WO2022145209A1 - メモリ制御装置及びメモリ制御方法 - Google Patents

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WO2022145209A1
WO2022145209A1 PCT/JP2021/045827 JP2021045827W WO2022145209A1 WO 2022145209 A1 WO2022145209 A1 WO 2022145209A1 JP 2021045827 W JP2021045827 W JP 2021045827W WO 2022145209 A1 WO2022145209 A1 WO 2022145209A1
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arbiter
command
bank
bank group
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PCT/JP2021/045827
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孝博 五十嵐
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
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    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device

Definitions

  • the present disclosure relates to a memory control device and a memory control method.
  • a memory composed of a plurality of bank groups, each including a plurality of banks, is known (see, for example, Patent Document 1).
  • One aspect of the present disclosure provides a memory control device and a memory control method capable of suppressing a decrease in data transfer efficiency.
  • the memory control device includes an arbiter that accepts an access request to a memory including a plurality of bank groups each having a plurality of banks, and a memory controller that issues a command corresponding to the access request received by the arbiter.
  • an arbiter that accepts an access request to a memory including a plurality of bank groups each having a plurality of banks
  • a memory controller that issues a command corresponding to the access request received by the arbiter.
  • the memory control method corresponds to an arbiter accepting an access request to a memory including a plurality of bank groups each having a plurality of banks, and a memory controller responding to an access request received by the arbiter.
  • the arbiter accepts an access request to the first bank group among a plurality of bank groups
  • the arbiter suspends the acceptance of other access requests to the first bank group, including issuing a command to the first bank group. ..
  • the minimum unit is called a burst length 16 and a burst length 32 in which two prefetches are continuously performed, and is specified when the WRITE / READ command is issued.
  • a system in which two or more masters share memory is generally used very widely in a SoC (system on chip) that requires a large amount of memory space.
  • SoC system on chip
  • Large scale refers to large capacity and wide band, but when wide band is required, SDRAM (Synchronous Dynamic Random Access Memory) is known as a device that meets price and performance, and even wider band memory will be required in the future. It is said that it is said to be.
  • the large-scale memory space is realized by physical memory, and the same address, command, and data input / output interface are shared.
  • the management of the memory space may be performed by the system-specific firmware that controls the hardware, or may be performed by the memory control mechanism dynamically allocated by the OS.
  • the address space used by more than one master is explicitly determined at the time the master accesses memory, and this address space determination is referred to herein.
  • the involvement of arbiters and memory controllers is not essential.
  • SoCs that require a wider band of memory require high frequencies, require highly reliable signal transmission / reception I / O, and advanced board design, and are costly in design, evaluation, and operation. Since a wide band memory is used at a high cost, it is possible to improve the processing performance of the SoC and increase the added value by improving the data transfer efficiency as much as possible and performing effective data transfer. Further, by increasing the data transfer efficiency, if the necessary data transfer can be achieved even if the frequency is lowered, the SoC can be operated with low power consumption. It is expected that increasing the data transfer efficiency in this way will generate profits.
  • the data I / F can be maintained at 100%.
  • the disclosed techniques may be useful in order to further improve data transfer efficiency while satisfying such requirements and constraints.
  • the disclosed technology is related to command issuance scheduling that takes into account bank groups and, if necessary, command issuance conflicts, burst lengths, etc.
  • the disclosed technique may be useful, especially when the clock frequencies of the command and the data are different, the burst length is not limited to one type, and the like.
  • the first embodiment is a diagram showing an example of a schematic configuration of a memory system in which the memory control device according to the embodiment is used.
  • the memory system 100 includes a memory 10, a master M, and a memory control device 20.
  • master M there are a plurality of master Ms, and each master M is referred to as master 0, master 1, master M, and master 3 so that they can be distinguished from each other.
  • the number of masters M is not limited to the example shown in FIG.
  • the memory 10 is, for example, a DRAM or an SDRAM, each of which includes a plurality of bank groups including a plurality of banks.
  • FIG. 2 is a diagram showing an example of a bank group configuration.
  • the memory 10 includes four bank groups: bank group BG0, bank group BG1, bank group BG3, and bank group BG3.
  • Each bank group includes four banks, bank BA0, bank BA1, bank BA2 and bank BA3.
  • the number of bank groups and the number of banks included in the memory 10 are not limited to the example shown in FIG.
  • the master M issues an access request to the memory 10 and sends it to the memory control device 20.
  • Examples of the master M are CPU, DMAC, Pcle, ISP and the like.
  • the access request issued by the master M includes the address specification in the memory 10 in addition to the request contents such as WRITE / READ. Addresses are specified, for example, by bank group, bank, row and column. Access requests follow a given protocol. Examples of protocols are AHB (Advanced High-performance Bus), AXI (Advanced eXtensible Interface), OCP (Open Core Protocol), and the like.
  • AHB Advanced High-performance Bus
  • AXI Advanced eXtensible Interface
  • OCP Open Core Protocol
  • the memory control device 20 is provided between the master M and the memory 10.
  • the memory control device 20 issues a command corresponding to the access request from the master M. Examples of commands are the READ command, the WRITE command, and the like. In addition to this, various commands such as an ACT command, a PREpb command, and a REFpb command are issued as needed.
  • the memory control device 20 includes an arbiter 21, a FIFO 22 (First In First Out), a memory controller 23, and a PHY 24.
  • the arbiter 21 mediates the access request from the master M.
  • An example of arbitration is determining the order of accepting multiple access requests, the details of which will be described later.
  • the arbiter 21 outputs the received access request to the FIFA 22 (Push).
  • the FIFA 22 stores the access requests received by the arbiter 21 in order.
  • the access requests stored in the FIFA 22 are fetched (POPed) by the memory controller 23 in the storage order.
  • the memory controller 23 issues a command corresponding to the access request based on the arbitration result of the arbiter 21. That is, the memory controller 23 retrieves the access request from the FIFA 22 in which the access request is stored in the order of reception of the arbiter 21, and issues a command corresponding to the fetched access request. The memory controller 23 transmits the issued command to the PHY 24.
  • the PHY 24 is provided between the memory controller 23 and the memory 10.
  • the PHY 24 is a physical layer interface and converts a command issued by the memory controller 23 into a physical quantity.
  • the PHY 24 causes an electric signal (voltage signal or the like) corresponding to a command to appear at a terminal (for example, a parallel terminal) such as an IC (not shown).
  • the electrical signal is sent to the memory 10.
  • the memory 10 operates according to a command issued by the memory controller 23, more specifically, an electric signal from the PHY 24. For example, an ACT command is issued and the access destination bank transitions to the Activate state (from the Idle state). A READ command is issued, and data is transferred from the memory 10 to the master M.
  • the memory 10 is controlled by the memory control device 20 based on various clocks.
  • the control operation clock of the memory controller 23 is referred to as a command clock.
  • the operating clock for data transfer in the memory 10 is referred to as a data clock.
  • the command clock frequency may be lower than the data clock frequency.
  • An example of the ratio of the command clock frequency to the data clock frequency is 1: 4, for example, the command clock frequency is 800 MHz and the data clock frequency is 3200 MHz.
  • the command issuance scheduling may be N parallelized (N is an integer of 2 or more), and in that case, the control of the memory controller 23 may be synchronized with a clock frequency of 1 / N of the command clock frequency.
  • the operating clock of the arbiter 21 may be arbitrarily set as long as the FIFO 22 supports an asynchronous clock.
  • the frequency of the operating clock of the arbiter 21 is set to, for example, the same clock frequency as the CPU system in which the latency requirement from the access request to the data is strict, or the same clock frequency as the master M having the widest data width. Unless otherwise specified, the operating clock frequency of the arbiter 21 will be described as being 1 ⁇ 2 of the command clock frequency (for example, 400 MHz).
  • the arbiter 21 determines the order of accepting the access requests. If all the access destinations are in the IDLE state, the command can be issued in the shortest time regardless of which access request is received, so it is not necessary to determine the order in particular. However, if this is not the case, it is desirable to give priority to the access request that can issue the corresponding command earlier in order to improve the data transfer efficiency.
  • immediate issuance of an ACT command corresponding to a further access request to a bank group (such as a row address with a different bank) that is in the ACTIVE state due to the ACT command issued immediately before may be prohibited due to restrictions or the like. be.
  • the PREpb command must be issued once, and the ACT command must be issued after returning from the Prechanging state to the Idle state, which takes time. In this case, it is desirable to preferentially accept an access request to another bank group that can issue the corresponding command as soon as possible.
  • the arbiter 21 accepts an access request when there is only an access request to the same bank group as the bank group that issued the command immediately before in the acceptable (selectable) access request. Withhold. In the meantime, when an access request to a different bank group is issued, the arbiter 21 accepts the access request. That is, when the arbiter 21 receives an access request to the first bank group among the plurality of bank groups, the arbiter 21 suspends the acceptance of other access requests to the first bank group. When the arbiter 21 receives an access request to a bank group other than the first bank group, the arbiter 21 releases the hold.
  • the holding period may be set to be the same as the above-mentioned first period (tCCD_L).
  • the arbiter 21 may count the hold period. In that case, when the arbiter 21 receives the access request to the first bank group, the arbiter 21 starts counting indicating that the first bank group is in a busy state.
  • a busy state is a state that requires an ACT / PRE operation (tRAS, tRPpb, tRCD).
  • the arbiter 21 releases the hold when the count value reaches a predetermined value.
  • the predetermined value is set according to the holding period.
  • the hold period may be set to a period until the amount of access request data stored in the FIFA 22 falls below a predetermined amount of data (threshold value). Since the access request stored in the FIFA 22 is taken out (POP) by the memory controller 23 over time, it does not wait forever and deadlock.
  • POP taken out
  • the hold is done by masking the access request. That is, the arbiter 21 ignores the access request from the master M only during the mask period. This will be described with reference to FIGS. 3 and 4. 3 and 4 are diagrams schematically showing an example of the operation of the first method.
  • FIG. 3 schematically shows an example of the timing of accepting an access request.
  • the time t is indicated by the horizontal axis.
  • Value indicates the issuance status of the access request, and when it is high, the access request is being issued (asserted).
  • Ready indicates acceptance of the access request by the arbiter 21, and when it is high, the access request is accepted.
  • Addr is an address, and the figure illustrates bank groups and banks among the elements that specify the address.
  • the target of the access request from the master 0 is the access request to the bank BA0 of the bank group BG0.
  • the target of the access request from the master 1 is the bank BA0 of the bank group BG1.
  • the target of the access request from the master 2 is the bank BA1 of the bank group BG0.
  • the target of the access request from the master 3 is the bank BA1 of the bank group BG1.
  • the arbiter 21 receives an access request from the master 0 to the bank group BA0 of the bank group BG0.
  • the arbiter 21 masks the access request to the bank group BG0.
  • the access request from the master 2 to the bank BA1 of the bank group BG0 is masked as shown by hatching.
  • the arbiter 21 does not accept the access request from the master 2 (holds the acceptance).
  • the arbiter 21 receives an access request from the master 1 to the bank BA0 of the bank group BG0.
  • the arbiter 21 unmasks the access request to the bank group BG0. That is, the mask of the access request from the master 2 is released. At the same time, the arbiter 21 masks the access request to the bank group BG1. In this example, the access request from the master 3 to the bank BA1 of the bank group BG1 is masked. The arbiter 21 does not accept the access request from the master 3.
  • the arbiter 21 receives an access request from the master 2 to the bank BA1 of the bank group BG0.
  • the arbiter 21 unmasks the access request to the bank group BG1. That is, the mask of the access request from the master 3 is released. Although not shown in the figure, if there is an access request to the bank group BG0 from another master at this time, the arbiter 21 masks the access request to the bank group BG0 again.
  • the arbiter 21 receives an access request from the master 3 to the bank BA1 of the bank group BG1.
  • FIG. 4 schematically shows an example of command issuance timing.
  • the issued commands the ACT command and the READ command are exemplified.
  • the memory controller 23 issues an ACT command to the bank group BA0 of the bank group BG0.
  • This ACT command corresponds to the access request from the master 0 received at the time t1 to the time t2 in FIG.
  • the memory controller 23 issues an ACT command to bank BA0 of bank group BG1.
  • This ACT command corresponds to the access request from the master 1 received at the time t2 to the time t3 in FIG.
  • the memory controller 23 issues a READ command to bank BA0 of bank group BG0.
  • This READ command is a command following the ACT command issued at the previous time t11, and corresponds to the access request from the master 0 received at the time t1 to the time t2 in FIG.
  • the memory controller 23 issues an ACT command to bank BA1 of bank group BG0.
  • This ACT command corresponds to the access request from the master 2 received at the time t3 to the time t4 in FIG.
  • the memory controller 23 issues a READ command to bank BA0 of bank group BG1.
  • This READ command is a command following the ACT command issued at the previous time t12, and corresponds to the access request from the master 1 received at the time t2 to the time t3 in FIG.
  • the memory controller 23 issues an ACT command to bank BA1 of bank group BG1.
  • This ACT command corresponds to the access request from the master 3 received at the time t4 to the time t5 in FIG.
  • the memory controller 23 issues a READ command to bank BA1 of bank group BG0.
  • This READ command is a command following the ACT command issued at the previous time t14, and corresponds to the access request from the master 2 received at the time t3 to the time t4 in FIG.
  • the memory controller 23 issues a READ command to bank BA1 of bank group BG1.
  • This READ command is a command following the ACT command issued at the previous time t16, and corresponds to the access request from the master 3 received from the time t4 to the time t5 in FIG.
  • the arbiter 21 masks the access request to the same bank group so as not to continuously accept the access request to the same bank group. This makes it possible to secure a command issuance interval for the same bank group.
  • FIG. 5 is a flowchart showing an example of the process (memory control method) executed in the first method.
  • step S1 the arbiter 21 receives the access request from the master M.
  • the arbiter 21 receives an access request from the master 0 to the bank group BG0.
  • the received access request is stored in the FIFA 22 and taken out by the memory controller 23.
  • step S2 the memory controller 23 issues a command.
  • the memory controller 23 issues a command corresponding to an access request from the master 0 to the bank group BG0.
  • step S3 the arbiter 21 masks the access request to the bank group and cancels the previous mask. For example, the arbiter 21 masks an access request to the bank group BG0. For example, when the access request to the bank group BG1 is received in step S1 of the previous flow and the access request to the bank group BG1 is masked in step S3, the arbiter 21 unmasks the access request to the bank group BG1.
  • FIG. 6 is a diagram schematically showing an example of the operation of the comparative example.
  • FIG. 7 is a diagram schematically showing an example of the operation of the first method.
  • FIG. 6 schematically shows an example of the timing of accepting an access request and issuing a command in the comparative example.
  • Master 0, Master 1 and Master 2 are illustrated. All access requests from master 0 target bank group BG0. All access requests from the master 1 target the bank group BG1. The access request of the master 2 targets the bank group BG2.
  • access requests R1 to access request R20 are referred to as access requests R1 to access request R20 and are shown in the figure.
  • the access request R1, the access request R3, the access request R5, the access request R8, the access request R10, the access request R13, the access request R14, the access request R17, and the access request R18 are access requests from the master 0.
  • the access request R2, access request R4, access request R6, access request R11, access request R15, and access request R19 are access requests from the master 1.
  • the access request R7, access request R9, access request R12, access request R16 and access request R20 are access requests from the master 2.
  • the commands issued in order corresponding to the access request R1 to the access request R20 are referred to as commands C1 to C20 and are shown in the figure.
  • issuing each command requires two command clocks.
  • the access request R13 and the access request R14 are continuously received, and the access request R17 and the access request R18 are also continuously received.
  • the corresponding commands C13 and C14 are issued in succession, and the commands C17 and C18 are also issued in succession.
  • FIG. 7 schematically shows an example of the timing of accepting an access request and issuing a command in the first method.
  • the arbiter 21 After receiving the access request 13 from the master 0 to the bank group BG0, the arbiter 21 masks the access request to the bank group BG0 (illustrated by hatching). During this time, the arbiter 21 does not accept the access request from the master 0. Instead, the arbiter 21 receives an access request R14 from the master 1 to the bank group BG1. After that, the arbiter 21 sequentially receives the access request R15 from the master 2 to the bank group BG2 and the access request R16 from the master 1 to the bank group BG1.
  • the arbiter 21 masks the access request to the bank group BG0, receives the access request R17 from the master 1 to the bank group BG1, and then receives the access request R18 from the master 1 to the bank group BG1 again. After that, the arbiter 21 sequentially receives the access request R19 from the master 2 to the bank group BG2 and the access request R20 from the master 0 to the bank group BG0.
  • the issuance intervals of the commands C13 and C14 corresponding to the access request R13 and the access request R14, and the issuance intervals of the commands C17 and the command C18 corresponding to the access request R17 and the access request R18 are all 8 command clocks or more. , The constraint is met.
  • the memory controller 23 evaluates the state of the bank that is the target of the access request fetched from the FIFA 22. The state evaluation is performed based on the command issued by the memory controller 23 immediately before.
  • the memory controller 23 issues an ACT command. As a result, the bank transitions from the Idle state to the Bank Activate state. After that, the memory controller 23 further issues a WRITE command if the access request is WRITE, and issues a READ command if the access request is READ. In this way, the memory controller 23 issues one or more commands for one access request.
  • the memory controller 23 includes a buffer (not shown) that holds a plurality of access requests taken out from the FIFA 22, and issues a mixture of a plurality of commands corresponding to the plurality of access requests (mixed in chronological order). For example, it is possible that the WRITE command corresponding to the access request of the first buffer and the ACT command corresponding to the access request of the second buffer can be issued at the same time.
  • the issuance of a plurality of commands may conflict (collision occurs). In this case, it is necessary to decide which command issuance is prioritized.
  • the memory controller 23 determines the priority of command issuance based on the statistical information of the access request.
  • the statistical information is acquired when it is accepted (selected) by the arbiter 21.
  • Statistical information is information that indicates the calculated value of the period during which the access request is asserted for each bank group and / or for each bank. That is, the arbiter 21 calculates the assert period from the occurrence of the access request to the acceptance of the access request for each bank group and / or for each bank.
  • the memory controller 23 preferentially issues a command corresponding to one of the access requests based on the calculated value of the assert period calculated by the arbiter 21. .. For example, the memory controller 23 preferentially issues a command corresponding to the access request having the largest calculated value of the assert period among the plurality of access requests.
  • the arbiter 21 obtains the calculated value of the period during which the access request is asserted for each bank group.
  • the calculated value may be an additive value during the period during which the access request is asserted. If the access request follows AXI (an example of a protocol), the arbiter 21 adds the period during which the AWVALUE, ARVALUE signals are asserted (eg, high). The arbiter 21 subtracts or resets (clears 0) the calculated value of the bank group for which there is no access request from any master M.
  • the arbiter 21 When the calculated value exceeds the threshold value, the arbiter 21 notifies the memory controller 23 of the bank group.
  • the notification may be performed by adding information to the access request via the FIFA 22, or may be performed on a channel different from the FIFA 22.
  • the memory controller 23 always gives priority to issuing commands to the bank group notified by the arbiter 21. If there are restrictions on the command issuance timing due to standards, etc., the command may be issued in the shortest time within the range that does not violate it.
  • the arbiter 21 obtains a calculated value for the period during which the access request is asserted for each bank.
  • the arbiter 21 notifies the memory controller 23 of the bank.
  • the memory controller 23 always gives priority to issuing a command to the bank notified by the arbiter 21.
  • FIG. 8 is a flowchart showing an example of the process (memory control method) executed in the second method.
  • step S11 the arbiter 21 calculates the calculated value of the assert period. For example, the arbiter 21 calculates the calculated value of the assert period of the access request for each of the bank group BG0 to the bank group BG3. The calculated value is sent to the memory controller 23. For example, a bank group whose calculated value exceeds the threshold value is notified to the memory controller 23. The arbiter 21 may calculate the calculated value of the assert period of the access request for each of banks BA1 to BA3. In that case, the memory controller 23 is notified of the bank whose calculated value exceeds the threshold value.
  • step S12 the memory controller 23 determines whether or not the command issuance conflicts. If the command issuance conflicts (Yes in step S12), the process proceeds to step S13. If not (No in step S12), the process proceeds to step S14.
  • step S13 the memory controller 23 gives priority to issuing one of the commands based on the calculated value. For example, when the bank group BG0 is notified from the arbiter 21, the memory controller 23 preferentially issues a command corresponding to an access request to the bank group BG0. When the bank BA1 is notified from the arbiter 21, the memory controller 23 preferentially issues a command corresponding to the access request to the bank BA1.
  • step S14 the memory controller 23 issues a command. That is, in this case, since there is no conflict in issuing commands, the memory controller 23 issues commands in order as usual.
  • FIG. 9 schematically shows an example of the frequency of access requests for each bank group.
  • the arrows indicate that the bank is in a busy state requiring an ACT / PRE operation (tRAS, tRPpb, tRCD).
  • ACT ACT / PRE operation
  • tRPpb ACT / PRE operation
  • tRCD ACT / PRE operation
  • the frequency of access requests to the bank BA0 of the bank group BG0 is the highest. Therefore, the command issuance (ACT, WRITE, READ, PREpb) to the bank BA0 of the bank group BG0 is prioritized.
  • FIG. 10 schematically shows an example of the frequency of access requests for each bank.
  • the frequency of access requests to the bank group BG0 is the highest. Therefore, the command issuance to the bank group BG0 has priority.
  • the issuance frequency of the access request having the burst length 32 is 50% for the bank group BG0 and 25% for each of the bank group BG1 and the bank group BG2.
  • the data transfer efficiency of the surplus bank group BG0 becomes 50%, and the overall efficiency becomes 80. %Become.
  • the access request to the bank group BG0 is always prioritized, and the commands are issued in the order of bank group BG0, bank group BG1, bank group BG0, bank group BG2, bank group BG0, and so on. publish.
  • bank group BG0 and bank group BG2 as the third command issuance option, but the command issuance to the bank group BG0 is prioritized.
  • bank group BG0 and bank group BG1 as the fifth command issuance option, but the command issuance to the bank group BG0 is prioritized. After that, the data transfer efficiency becomes 100% by repeating the process.
  • the arbiter 21 may accept a plurality of access requests in an order according to the burst length of each access request. Examples of burst lengths are burst length 16 and burst length 32. The command required to issue the command corresponding to the access request of any burst length has the same period (number of command clocks).
  • Addresses such as AXI and AHB are generally byte addresses, and if the data width is 64 bits, the address is a multiple of 8, and if the data width is 128 bits, the address is a multiple of 16.
  • the data width ⁇ length Since data is continuously handled by the data width ⁇ length, if the data width is 128 bits and the length is 16, 2048 bits of data can be transferred with one access request. For example, when the number of data pins per channel is 16, 256 bits of data are transferred by the WRITE command having a burst length of 16. In the WRITE command with a burst length of 32, 512 bits of data are transferred. The same applies to the READ command.
  • the data width is 128 bits and the length is 16, 2048 bits of data can be transferred with one access request, but whether it can be divided into burst lengths depends on the start address.
  • the address is 512 bit aligned, that is, a byte address that is a multiple of 64
  • 2048 bit can be transferred with four commands with a burst length of 32, such as 512 + 512 + 512 + 512.
  • the address is not 512-bit aligned, but the byte address is a multiple of 32, 2048-bit can be transferred with five commands with a burst length of 16 and a burst length of 32, such as 256 + 512 + 512 + 512 + 256.
  • the arbiter 21 or the memory controller 23 determines whether the burst length is the burst length 16 or the burst length 32 from the address, data width and length indicated in the access request (AXI, AHB, etc.). Can be uniquely determined. Therefore, the division may be performed by any of the front stage of the arbiter 21, the arbiter 21, the front stage of the memory controller 23, and the memory controller 23. What is important is that the arbiter 21 can grasp whether the access request that is about to be selected (acceptable) is an access request having a burst length of 16 or an access request having a burst length of 32.
  • the arbiter 21 sets the burst length as the next access request to be selected. Priority is given to the access request that becomes 32. That is, the arbiter 21 performs burst transfer at the time of writing data to the memory 10 (WRITE) and reading data from the memory 10 (READ) based on the address, data width, and length indicated in the access request. An access request whose burst length is the first burst length (for example, burst length 16) and an access request whose burst length is longer than the first burst length (for example, burst length 32). Accept in order.
  • This third method can also be implemented independently of the above-mentioned first method, and by using it in combination with the first method (implemented in parallel), the data transfer efficiency can be further improved.
  • FIG. 11 is a flowchart showing an example of the process (memory control method) executed in the third method.
  • the arbiter 21 receives an access request having a burst length of 16.
  • the arbiter 21 receives at least one access request having a burst length of 32. Even if the processes of steps S21 and S22 are repeatedly executed, the data transfer efficiency can be further improved.
  • 12 and 13 are diagrams schematically showing the operation of the comparative example. Only the command corresponding to the access request having a burst length of 16 is issued. From the viewpoint of facilitating understanding and the like, the read latency (RL) is described as 0 so that the free space for commands and data transfer is shown side by side.
  • RL read latency
  • command C31, command C33, command C35, command C37 and command C39 for bank group BG0 and command C32, command C34, command C36 and command C38 for bank group BG1 issue commands. It is issued alternately at intervals (for example, tCCD_S). The entire data transfer bandwidth (ie, 100%) is occupied by data D31 to data D9 transferred in response to the command.
  • the band for issuing commands is also filled, and other commands (for example, ACT commands) cannot be issued.
  • two ACT commands (ACT1 and ACT2) for the bank group BG2 are sequentially issued between the issuance of the command C34 and the issuance of the command C35.
  • ACT1 and ACT2 are sequentially issued between the issuance of the command C34 and the issuance of the command C35.
  • command C41, command C43, command C44 and command C47 are issued to the bank group BG0.
  • Command C41, command C43, and command C47 are issued in response to an access request having a burst length of 16.
  • the command C44 is issued in response to an access request having a burst length of 32.
  • Data D41, data D43, data D44 and data D47 are transferred in response to these commands.
  • the data D44 is separately transferred to the data D44-1 and the data D44-2.
  • Command C42, command C45 and command C46 are issued to the bank group BG1.
  • the command C45 is issued in response to an access request having a burst length of 16.
  • the command C42 is issued in response to an access request having a burst length of 32.
  • the command C46 may be issued in response to any access request having a burst length, and in this example, the command C46 is shown to correspond to an access request having a burst length of 32.
  • Data D42, data D45 and data D46 are transferred in response to these commands.
  • the data D42 is transferred separately to the data D42-1 and the data D42-2. The same applies to the data D46.
  • the ACT command for the bank group BG2 is issued between the issuance of the command C43 and the issuance of the command C44. Even in this case, there is no band in which data is not transferred. Further, an ACT command for the bank group BG3 is issued between the issuance of the command C45 and the issuance of the command C46. Even in this case, there is no band in which data is not transferred. As a result, the data transfer band can be set to 100%.
  • the ACT command can be issued by issuing a command corresponding to the access request having a burst length of 32 without crowding the access requests having a burst length of 16.
  • the access request column (request example) may be held in the buffer in the previous stage of the arbiter 21 and the access requests may be rearranged. For example, if there are two or more bank groups, banks, and rows among the addresses (bank groups, banks, rows, columns), they may be sorted so that they are issued consecutively. As a result, the number of times the PREpb and ACT commands are issued can be reduced, and the data transfer command can be issued faster.
  • the arbiter 21 may be divided into a plurality of layers (for example, a tournament) until the order is determined. For example, access requests from all masters M are classified by bank in the first layer, and access requests are selected. If the number of banks is 16, a maximum of 16 access requests are selected. Next, the access request selected in the first layer is classified by bank group in the second layer, and the access request is selected. When the number of bank groups is 4, a maximum of 4 access requests are selected. Finally, the order is determined between the access requests selected in the second hierarchy.
  • a tournament for example, access requests from all masters M are classified by bank in the first layer, and access requests are selected. If the number of banks is 16, a maximum of 16 access requests are selected. Next, the access request selected in the first layer is classified by bank group in the second layer, and the access request is selected. When the number of bank groups is 4, a maximum of 4 access requests are selected. Finally, the order is determined between the access requests selected in the second hierarchy.
  • statistical information may be notified from the master M to the arbiter 21.
  • the arbiter 21 may add up the information notified from the master M (incorporate it into the calculation) to obtain the entire statistical information.
  • the statistical information may be notified (returned) from the CPU to the arbiter 21 according to the application.
  • the arbiter 21 may obtain the entire statistical information by adding up the information notified by the CPU and the statistical information that the CPU itself accesses the arbiter 21 (for example, when the program area is in the memory 10).
  • the aligned access requests may be rearranged by the memory controller 23.
  • the memory controller 20 has an arbiter 21 and an arbiter 21 for receiving an access request to the memory 10 including a plurality of bank groups each having a plurality of banks. It includes a memory controller 23 that issues a command corresponding to the access request received by the 21.
  • the arbiter 21 receives an access request to the first bank group among the plurality of bank groups, the arbiter 21 suspends the acceptance of other access requests to the first bank group (for example, masks the access request).
  • access requests to the same bank group are not continuously accepted. For example, by accepting access requests to other bank groups in the meantime, it is possible to suppress a decrease in data transfer efficiency while ensuring a command issuance interval for the same bank group.
  • the arbiter 21 may release the hold (for example, remove the mask) when it receives an access request to a bank group other than the first bank group.
  • the command issuance interval for the same bank group can be set.
  • the arbiter 21 may start counting indicating that the first tapirus group is busy, and may release the hold when the count value reaches a predetermined value. .. For example, in this way, the command issuance interval for the same bank group can be secured.
  • the memory control device 20 includes a FIFA 22 that stores access requests received by the arbiter 21, and the memory controller 23 takes out and takes out the access requests stored in the FIFA 22.
  • the arbiter 21 may issue a command corresponding to the access request and release the hold when the amount of data of the access request stored in the FIFA 22 is less than the predetermined amount of data. As a result, it is possible to secure a command issuance interval for the same bank group while preventing the hold from being deadlocked.
  • the arbiter 21 calculates the assert period from the occurrence of the access request to the acceptance of the access request at least for each bank group, and the memory controller 23 corresponds to a plurality of access requests.
  • the command corresponding to any access request may be preferentially issued based on the calculated value of the assert period calculated by the arbiter 21.
  • the memory controller 23 may issue the command corresponding to the access request having the largest calculated value of the assert period among the plurality of access requests with priority.
  • the arbiter 21 may calculate the assert period for each bank. As a result, priority is given to issuing commands to bank groups and / or banks with a large statistical bias, and it is possible to suppress a decrease in data transfer efficiency by that amount.
  • the arbiter 21 writes data to and from memory 10 based on, for example, the address, data width and length indicated in the access request.
  • the access request that becomes 32) may be accepted in this order. This makes it possible to issue commands such as ACT commands and suppress a decrease in data transfer efficiency, as compared with the case where access requests having a first burst length are concentrated.
  • the arbiter 21 accepts an access request to the memory 10 including a plurality of bank groups each having a plurality of banks (step S1), and the memory controller 23 receives an access received by the arbiter 21.
  • the arbiter 21 receives the access request to the first bank group among the plurality of bank groups, the arbiter 21 includes issuing a command corresponding to the request (step S2), and the other to the first bank group. (For example, masking the access request) (step S3).
  • a memory control method can also suppress a decrease in data transfer efficiency.
  • the present technology can also take the following configurations.
  • An arbiter that accepts access requests to memory containing multiple bank groups, each with multiple banks, A memory controller that issues a command corresponding to the access request received by the arbiter, and Equipped with When the arbiter receives an access request to the first bank group among the plurality of bank groups, the arbiter suspends acceptance of other access requests to the first bank group. Memory control device.
  • (3) The arbiter When the access request to the first bank group is received, the count indicating that the first bank group is in a busy state is started, and the count is started.
  • the memory control device When the value of the count reaches a predetermined value, the hold is released.
  • the memory control device according to (1) or (2).
  • a FIFO that stores the access requests received by the arbiter is provided.
  • the memory controller retrieves the access request stored in the FIFO, issues a command corresponding to the fetched access request, and issues a command.
  • the arbiter releases the hold when the amount of access request data stored in the FIFO falls below a predetermined amount of data.
  • the memory control device according to any one of (1) to (3).
  • the arbiter calculates the assert period from the occurrence of the access request to the acceptance of the access request at least for each bank group.
  • the memory controller issues the command corresponding to one of the access requests with priority based on the calculated value of the assert period calculated by the arbiter.
  • the memory control device according to any one of (1) to (4). (6)
  • the memory controller preferentially issues a command corresponding to the access request having the largest calculated value of the assert period among the plurality of access requests.
  • the memory control device according to (5).
  • the arbiter calculates the assert period for each bank.
  • the arbiter is an access request in which the burst length of the burst transfer performed when writing data to the memory and reading data from the memory is the first burst length, and the burst length is the first burst. Accepts access requests that have a second burst length that is longer than the length, in that order.
  • the memory control device according to any one of (1) to (7).
  • the arbiter is an access request in which the burst length is the first burst length and an access in which the burst length is the second burst length, based on the address, data width and length indicated in the access request. Accept requests in this order, The memory control device according to (8).
  • the arbiter accepts a request to access memory containing multiple bank groups, each with multiple banks.
  • It is a memory control method including When the arbiter receives an access request to the first bank group among the plurality of bank groups, the arbiter suspends acceptance of other access requests to the first bank group. Memory control method.
  • Memory 20 Memory Controller 21 Arbiter 22 FIFO 23 Memory controller 100 Memory control system M master

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Abstract

メモリ制御装置（２０）は、各々が複数のバンクを有する複数のバンクグループを含むメモリ（１０）へのアクセス要求を受け付けるアービター（２１）と、アービター（２１）が受け付けたアクセス要求に対応するコマンドを発行するメモリコントローラ（２３）と、を備え、アービター（２１）は、複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、第１のバンクグループへの他のアクセス要求の受け付けを保留する。

Description

メモリ制御装置及びメモリ制御方法
　本開示は、メモリ制御装置及びメモリ制御方法に関する。
　各々が複数のバンクを含む複数のバンクグループで構成されたメモリが知られている（例えば特許文献１を参照）。
特開２００６－９９２９５号公報
　同じバンクグループに対するコマンド発行間隔に制約がある等の理由により、データ転送効率が低下しうる。この点について、特許文献１では具体的な検討は行われていない。
　本開示の一側面は、データ転送効率の低下を抑制することが可能なメモリ制御装置及びメモリ制御方法を提供する。
　本開示の一側面に係るメモリ制御装置は、各々が複数のバンクを有する複数のバンクグループを含むメモリへのアクセス要求を受け付けるアービターと、アービターが受け付けたアクセス要求に対応するコマンドを発行するメモリコントローラと、を備え、アービターは、複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、第１のバンクグループへの他のアクセス要求の受け付けを保留する。
　本開示の一側面に係るメモリ制御方法は、アービターが、各々が複数のバンクを有する複数のバンクグループを含むメモリへのアクセス要求を受け付けることと、メモリコントローラが、アービターが受け付けたアクセス要求に対応するコマンドを発行することと、を含み、アービターは、複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、第１のバンクグループへの他のアクセス要求の受け付けを保留する。
メモリシステムの概略構成の例を示す図である。 バンクグループ構成の例を示す図である。 第１の手法の動作の例を模式的に示す図である。 第１の手法の動作の例を模式的に示す図である。 第１の手法において実行される処理（メモリ制御方法）の例を示すフローチャートである。 比較例の動作の例を模式的に示す図である。 第１の手法の動作の例を模式的に示す図である。 第２の手法において実行される処理（メモリ制御方法）の例を示すフローチャートである。 アクセス要求の頻度の例を模式的に示す図である。 アクセス要求の頻度の例を模式的に示す図である。 第３の手法において実行される処理（メモリ制御方法）の例を示すフローチャートである。 比較例の動作を模式的に示す図である。 比較例の動作を模式的に示す図である。 第３の手法の動作の例を模式的に示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　以下に示す項目順序に従って本開示を説明する。
　　１．序
　　２．実施形態
　　　２．１　第１の手法の例
　　　２．２　第２の手法の例
　　　２．３　第３の手法の例
　　３．変形例
　　４．効果
１．序
　ＤＲＡＭ（Dynamic　Random　Access　Memory）の高速化に伴い、バンク数を増やし、ＤＲＡＭメモリセルの欠点であるページオープン・クローズのオーバーヘッドを隠蔽してＷＲＩＴＥ／ＲＥＡＤを連続して行うことができるようになった。この手法は、バンクインターリーブ等とも称される。
　近年は、バンクを複数（例えば４つ）のグループに分けるバンクグループが採用され、メモリセルアレイから並列で読み出すデータ数を維持したまま増やすことなくＩ／Ｏのデータ転送帯域を倍増させている。最小単位は、バースト長１６、及び、２回のｐｒｅｆｅｔｃｈを連続して行うバースト長３２と呼ばれ、ＷＲＩＴＥ／ＲＥＡＤコマンドの発行時に指定される。
　原理上は、バースト長１６のコマンドのみを連続発行し、ミクロに見ればデータ転送効率１００％（データ転送を行わない時間がなく、常にデータピンからデータが転送されている状態）を達成できる。ただし、バンクグループのインターリーブを行わず、同一バンクグループへのアクセス要求（単に「リクエスト」と呼ばれることもある。）が連続すると、バースト長によらず、データ転送効率は最大で５０％にとどまる。これを避けるためには、例えば、バンクグループを切り替えながらＷＲＩＴＥ／ＲＥＡＤコマンドを発行する必要がある。マスターがアクセス要求を出す際の論理アドレスを物理アドレスに変換するアドレスマッピングにおいて、シーケンシャルアクセスの（すなわちアドレスがインクリメントしながらアクセスする）際に、従来では、一例として、アドレスＬＳＢ（Least　Significant　Bit）からカラムアドレス、バンクアドレス、ロウアドレスの順でマッピングすることで、ＤＲＡＭを効率よく使っていた。さらに複数のチャネルにアドレス空間が分かれるような場合には、それぞれのチャネル識別ｂｉｔをどこかに割り当てる必要があった。バンクグループのインターリーブが必要な場合は、カラムアドレスのうち、バースト長１６に相当するｂｉｔのすぐ上にバンクグループｂｉｔを割り当てる必要がある。
　２つ以上のマスターがメモリを共有しているシステムは、一般的に大規模メモリ空間を必要とするＳｏＣ（システムオンチップ)において非常に広範に使用される。大規模とは、大容量と広帯域を指すが、広帯域が必要な場合において、ＳＤＲＡＭ（Synchronous　Dynamic　Random　Access　Memory）は、価格と性能を満たすデバイスとして知られており、今後もさらに広帯域なメモリが必要とされるといわれている。具体的な実現方法として物理メモリによってその大規模なメモリ空間を実現し、同一のアドレス・コマンド・データ入出力インタフェースを共有している。メモリ空間の管理は、ハードウェアを制御するシステム固有のファームウェアによって行われる場合もあれば、ＯＳによって動的に確保されるメモリ制御機構によって行われる場合もある。重要なことは、２つ以上のマスターが使用するアドレス空間は、そのマスターがメモリアクセスする時点で明示的に決められているという点であり、このアドレス空間の決定には、本開示で言及するアービター、メモリコントローラの関与は必須ではない。
　例えば、より広帯域のメモリを必要とするＳｏＣは高い周波数が必要であり、高信頼の信号送受信Ｉ／Ｏ、高度な基板設計を必要とし、設計・評価・運用においてコストがかかる。高いコストを支払って広帯域のメモリを使用するため、可能な限りデータ転送効率を高め有効データ転送を行うことでＳｏＣの処理性能を高め付加価値を高めることができる。また、データ転送効率を高めることで、周波数を下げても必要なデータ転送がまかなえるようになれば、低消費電力でＳｏＣを運用できることができる。このようにデータ転送効率を高めることは利益を生むことが期待される。
　データ転送効率を高めるためには、逆にどのようなときにデータ転送効率が悪化するのか、その要因を把握する必要がある。データ転送できない要因は、データ転送（ＷＲＩＴＥ、ＲＥＡＤ）以外のデータ保持のために必要なコマンド（ＲＥＦｐｂ、ＲＥＦａｂなど）を発行するとき、データ転送の準備のために必要なコマンド（ＡＣＴ、ＰＲＥｐｂ）を発行するとき、制約としてコマンドとコマンドの間を定められた間隔より開ける必要があるためにデータ転送コマンドが発行できないとき等である。メモリセルから並列に読みだしたデータをＰ／Ｓ変換し、データＩ／Ｆから順番に転送するバースト転送を行うため、データ転送コマンドを常に発行しなくてもデータ転送効率は１００％を維持することができる。コマンドクロックのうち、バースト長１６であればコマンドの５０％、バースト長３２であればコマンドの２５％をデータ転送コマンドで埋めることができれば、データＩ／Ｆは１００％を維持することができ、逆にそれ以上の頻度でデータ転送コマンドは発行できない制約がある。例えばこのような要求と制約を満たしつつデータ転送効率をより高めるために、開示される技術が有用となりうる。
　開示される技術は、バンクグループを考慮し、さらには、必要に応じてコマンド発行の衝突、バースト長等も考慮したコマンド発行スケジューリングに関する。開示される技術は、とくに、コマンドとデータのクロック周波数が異なる場合、バースト長が一種類に限定されていない場合等に有用となりうる。
２．実施形態
　図１は、実施形態に係るメモリ制御装置が用いられるメモリシステムの概略構成の例を示す図である。メモリシステム１００は、メモリ１０と、マスターＭと、メモリ制御装置２０とを含む。この例では、複数のマスターＭが存在し、各マスターＭを区別できるように、マスター０、マスター１、マスターＭ及びマスター３と称し図示する。なお、マスターＭの数は、図１に示される例に限定されない。
　メモリ１０は、例えばＤＲＡＭ又はＳＤＲＡＭであり、各々が複数のバンクを含む複数のバンクグループを備える。
　図２は、バンクグループ構成の例を示す図である。この例では、メモリ１０は、バンクグループＢＧ０、バンクグループＢＧ１、バンクグループＢＧ３及びバンクグループＢＧ３の４つのバンクグループを含む。各バンクグループは、バンクＢＡ０、バンクＢＡ１、バンクＢＡ２及びバンクＢＡ３の４つのバンクを含む。ただし、メモリ１０に含まれるバンクグループの数及びバンクの数は、図２に示される例に限定されない。
　図１に戻り、マスターＭは、メモリ１０へのアクセス要求を発行し、メモリ制御装置２０に送信する。マスターＭの例は、ＣＰＵ、ＤＭＡＣ、Ｐｃｌｅ、ＩＳＰ等である。
　マスターＭが発行するアクセス要求は、ＷＲＩＴＥ／ＲＥＡＤ等の要求内容の他に、メモリ１０中のアドレス指定を含む。アドレスは、例えば、バンクグループ、バンク、ロウ及びカラムによって特定される。アクセス要求は、所定のプロトコルに従う。プロトコルの例は、ＡＨＢ（Advanced　High-performance　Bus）、ＡＸＩ（Advanced　eXtensible　Interface）、ＯＣＰ（Open　Core　Protocol）等である。
　メモリ制御装置２０は、マスターＭとメモリ１０との間に設けられる。メモリ制御装置２０は、マスターＭからのアクセス要求に対応するコマンドを発行する。コマンドの例は、ＲＥＡＤコマンド、ＷＲＩＴＥコマンド等である。この他にも、ＡＣＴコマンド、ＰＲＥｐｂコマンド、ＲＥＦｐｂコマンド等のさまざまなコマンドが、必要に応じて発行される。
　メモリ制御装置２０は、アービター２１と、ＦＩＦＯ２２（First　In　First　Out）と、メモリコントローラ２３と、ＰＨＹ２４とを含む。
　アービター２１は、マスターＭからのアクセス要求の調停を行う。調停の例は、複数のアクセス要求の受け付け順序の決定であり、詳細については後に改めて説明する。アービター２１は、受け付けたアクセス要求を、ＦＩＦＯ２２に出力（Ｐｕｓｈ）する。
　ＦＩＦＯ２２は、アービター２１が受け付けたアクセス要求を順に格納する。ＦＩＦＯ２２に格納されたアクセス要求は、格納順に、メモリコントローラ２３によって取り出される（ＰＯＰされる）。
　メモリコントローラ２３は、アービター２１の調停結果に基づいて、アクセス要求に対応するコマンドを発行する。すなわち、メモリコントローラ２３は、アービター２１の受け付け順にアクセス要求が格納されたＦＩＦＯ２２からアクセス要求を取り出し、取り出したアクセス要求に対応するコマンドを発行する。メモリコントローラ２３は、発行したコマンドをＰＨＹ２４に送信する。
　ＰＨＹ２４は、メモリコントローラ２３とメモリ１０との間に設けられる。ＰＨＹ２４は、物理層インタフェースであり、メモリコントローラ２３によって発行されたコマンドを物理量に変換する。例えば、ＰＨＹ２４は、コマンドに対応する電気信号（電圧信号等）を、図示しないＩＣ等の端子（例えばパラレル端子）に出現させる。電気信号は、メモリ１０に送られる。
　メモリ１０は、メモリコントローラ２３が発行したコマンド、より具体的にはＰＨＹ２４からの電気信号に従って動作する。例えば、ＡＣＴコマンドが発行され、アクセス先のバンクが、（Ｉｄｌｅ状態から）Ａｃｔｉｖａｔｅ状態に遷移する。ＲＥＡＤコマンドが発行され、メモリ１０からマスターＭにデータが転送される。
　メモリ制御装置２０によるメモリ１０の制御は、各種のクロックに基づいて行われる。メモリコントローラ２３の制御動作クロックを、コマンドクロックと称する。メモリ１０のデータ転送の動作クロックを、データクロックと称する。コマンドクロック周波数は、データクロック周波数よりも低くてよい。コマンドクロック周波数とデータクロック周波数との比率の例は、１：４であり、例えば、コマンドクロック周波数が８００ＭＨｚであり、データクロック周波数が３２００ＭＨｚである。なお、コマンド発行スケジューリングをＮ並列化（Ｎは２以上の整数）してもよく、その場合、メモリコントローラ２３の制御は、コマンドクロック周波数のＮ分の１のクロック周波数と同期してよい。
　なお、アービター２１の動作クロックは、ＦＩＦＯ２２が非同期クロックに対応していれば、任意に設定されてよい。アービター２１の動作クロックの周波数は、例えば、アクセス要求からデータまでのレイテンシ要求が厳しいＣＰＵ系と同じクロック周波数、又は、最もデータ幅が広いマスターＭと同じクロック周波数等に設定される。なお、とくに説明がある場合を除き、アービター２１の動作クロック周波数が、コマンドクロック周波数の１／２（例えば４００ＭＨｚ）であるものとして説明する。
　冒頭で述べたように、メモリ１０のデータ転送効率を低下させるいくつかの要因が存在する。実施形態に係るメモリ制御装置２０では、次に例示するような手法により、データ転送効率の低下を抑制する。
２．１　第１の手法の例
　先にも述べたが、複数のマスターＭからの複数のアクセス要求が存在する場合、アービター２１は、アクセス要求の受け付け順序を決定する。アクセス先がいずれもＩＤＬＥ状態であれば、いずれのアクセス要求を受け付けても最短でコマンド発行が可能であるのでとくに順序決定しなくてよい。ただし、そうでない場合には、対応するコマンド発行が早く行えるアクセス要求を優先して受け付けることが、データ転送効率を高める意味で望ましい。
　例えば、直前に発行済みのＡＣＴコマンドによりＡＣＴＩＶＥ状態となっているバンクグループ（のバンクの異なるロウアドレス等）へのさらなるアクセス要求に対応するＡＣＴコマンドの即時発行が、制約等によって禁止されることがある。そのような制約のもとでは、一度ＰＲＥｐｂコマンドを発行し、ＰｒｅＣｈａｒｇｉｎｇ状態からＩｄｌｅ状態に戻した後でＡＣＴコマンドを発行しなければならず、時間がかかる。この場合、対応するコマンド発行を早く行える別のバンクグループへのアクセス要求を優先して受け付けることが望ましい。例えば、制約によっては、直前にＷＲＩＴＥコマンドを発行したバンクグループと同じバンクグループにＷＲＩＴＥコマンドを発行する場合、ある程度の期間（第１の期間（ｔＣＣＤ＿Ｌ））のコマンド発行間隔の確保が要求される。その一方で、別のバンクグループへのＷＲＩＴＥコマンドは、第１の期間（ｔＣＣＤ＿Ｌ）よりも短い期間（第２の期間（ｔＣＣＤ＿Ｓ））のコマンド発行間隔の確保しか要求されない。ＲＥＡＤコマンドについても同様のことがいえる。
　そこで、第１の手法では、アービター２１は、受け付け可能な（選択可能な）アクセス要求中に、直前にコマンドを発行したバンクグループと同じバンクグループへのアクセス要求しか存在しない場合、アクセス要求の受け付けを保留する。その間、異なるバンクグループへのアクセス要求が発行されると、アービター２１は、そのアクセス要求を受け付ける。すなわち、アービター２１は、複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、第１のバンクグループへの他のアクセス要求の受け付けを保留する。アービター２１は、第１のバンクグループ以外のバンクグループへのアクセス要求を受け付けると、保留を解除する。
　保留期間は、上述の第１の期間（ｔＣＣＤ＿Ｌ）と同じに設定されてよい。アービター２１は、保留期間をカウントしてよい。その場合、アービター２１は、第１のバンクグループへのアックセス要求を受け付けると、第１のバンクグループがビジー状態であることを示すカウントを開始する。ビジー状態の例は、ＡＣＴ／ＰＲＥ操作（ｔＲＡＳ、ｔＲＰｐｂ、ｔＲＣＤ）必要となる状態である。アービター２１は、カウントの値が所定値になると、保留を解除する。所定値は、保留期間に対応して設定される。
　保留期間は、ＦＩＦＯ２２に蓄積されているアクセス要求のデータ量が所定のデータ量（閾値）を下回るまでの期間に設定されてもよい。ＦＩＦＯ２２に蓄積されたアクセス要求は時間が経過すればメモリコントローラ２３によって取り出され（ＰＯＰされ）るので、永遠に待ちデッドロックすることはない。
　保留は、アクセス要求をマスクすることによって行われる。すなわち、アービター２１は、マスターＭからのアクセス要求を、マスク期間だけ無視する。これについて、図３及び図４も参照して説明する。図３及び図４は、第１の手法の動作の例を模式的に示す図である。
　図３には、アクセス要求の受け付けのタイミングの例が模式的に示される。時刻ｔが横軸で示される。「Ｖａｌｉｄ」は、アクセス要求の発行状態を示し、ハイのとき、アクセス要求が発行中（アサート中）である。「ｒｅａｄｙ」は、アービター２１によるアクセス要求の受け付けを示し、ハイのときにアクセス要求を受け付ける。「ａｄｄｒ」は、アドレスであり、図にはアドレスを特定する要素のうちバンクグループ及びバンクが例示される。
　この例では、マスター０からのアクセス要求の対象は、バンクグループＢＧ０のバンクＢＡ０へのアクセス要求である。マスター１からのアクセス要求の対象は、バンクグループＢＧ１のバンクＢＡ０である。マスター２からのアクセス要求の対象は、バンクグループＢＧ０のバンクＢＡ１である。マスター３からのアクセス要求の対象は、バンクグループＢＧ１のバンクＢＡ１である。
　時刻ｔ１～時刻ｔ２において、アービター２１は、マスター０からバンクグループＢＧ０のバンクグループＢＡ０へのアクセス要求を受け付ける。
　時刻ｔ２において、アービター２１は、バンクグループＢＧ０へのアクセス要求をマスクする。この例では、マスター２からバンクグループＢＧ０のバンクＢＡ１へのアクセス要求が、ハッチングで図示されるようにマスクされる。アービター２１は、マスター２からのアクセス要求を受け付けない（受け付けを保留する）。
　時刻ｔ２～時刻ｔ３において、アービター２１は、マスター１からバンクグループＢＧ０のバンクＢＡ０へのアクセス要求を受け付ける。
　時刻ｔ３において、アービター２１は、バンクグループＢＧ０へのアクセス要求のマスクを解除する。すなわち、マスター２からのアクセス要求のマスクが解除される。それとともに、アービター２１は、バンクグループＢＧ１へのアクセス要求をマスクする。この例では、マスター３からバンクグループＢＧ１のバンクＢＡ１へのアクセス要求がマスクされる。アービター２１は、マスター３からのアクセス要求を受け付けない。
　時刻ｔ３～時刻ｔ４において、アービター２１は、マスター２からバンクグループＢＧ０のバンクＢＡ１へのアクセス要求を受け付ける。
　時刻ｔ４において、アービター２１は、バンクグループＢＧ１へのアクセス要求のマスクを解除する。すなわち、マスター３からのアクセス要求のマスクが解除される。なお、図には現れないが、このとき他のマスターからバンクグループＢＧ０へのアクセス要求がある場合には、アービター２１は、バンクグループＢＧ０へのアクセス要求を再びマスクする。
　時刻ｔ４～時刻ｔ５において、アービター２１は、マスター３からバンクグループＢＧ１のバンクＢＡ１へのアクセス要求を受け付ける。
　図４には、コマンド発行のタイミングの例が模式的に示される。発行されるコマンドのうち、ＡＣＴコマンド及びＲＥＡＤコマンドが例示される。
　時刻ｔ１１において、メモリコントローラ２３は、バンクグループＢＧ０のバンクグループＢＡ０に対してＡＣＴコマンドを発行する。このＡＣＴコマンドは、図３の時刻ｔ１～時刻ｔ２において受け付けられたマスター０からのアクセス要求に対応する。
　時刻ｔ１２において、メモリコントローラ２３は、バンクグループＢＧ１のバンクＢＡ０に対してＡＣＴコマンドを発行する。このＡＣＴコマンドは、図３の時刻ｔ２～時刻ｔ３において受け付けられたマスター１からのアクセス要求に対応する。
　時刻ｔ１３において、メモリコントローラ２３は、バンクグループＢＧ０のバンクＢＡ０に対してＲＥＡＤコマンドを発行する。このＲＥＡＤコマンドは、先の時刻ｔ１１において発行されたＡＣＴコマンドに続くコマンドであり、図３の時刻ｔ１～時刻ｔ２において受け付けられたマスター０からのアクセス要求に対応する。
　時刻ｔ１４において、メモリコントローラ２３は、バンクグループＢＧ０のバンクＢＡ１に対してＡＣＴコマンドを発行する。このＡＣＴコマンドは、図３の時刻ｔ３～時刻ｔ４において受け付けられたマスター２からのアクセス要求に対応する。
　時刻ｔ１５において、メモリコントローラ２３は、バンクグループＢＧ１のバンクＢＡ０に対してＲＥＡＤコマンドを発行する。このＲＥＡＤコマンドは、先の時刻ｔ１２において発行されたＡＣＴコマンドに続くコマンドであり、図３の時刻ｔ２～時刻ｔ３において受け付けられたマスター１からのアクセス要求に対応する。
　時刻ｔ１６において、メモリコントローラ２３は、バンクグループＢＧ１のバンクＢＡ１に対してＡＣＴコマンドを発行する。このＡＣＴコマンドは、図３の時刻ｔ４～時刻ｔ５において受け付けられたマスター３からのアクセス要求に対応する。
　時刻ｔ１７において、メモリコントローラ２３は、バンクグループＢＧ０のバンクＢＡ１に対してＲＥＡＤコマンドを発行する。このＲＥＡＤコマンドは、先の時刻ｔ１４において発行されたＡＣＴコマンドに続くコマンドであり、図３の時刻ｔ３～時刻ｔ４において受け付けられたマスター２からのアクセス要求に対応する。
　時刻ｔ１８において、メモリコントローラ２３は、バンクグループＢＧ１のバンクＢＡ１に対してＲＥＡＤコマンドを発行する。このＲＥＡＤコマンドは、先の時刻ｔ１６において発行されたＡＣＴコマンドに続くコマンドであり、図３の時刻ｔ４～時刻ｔ５において受け付けられたマスター３からのアクセス要求に対応する。
　例えば以上のようにして、アービター２１は、同じバンクグループへのアクセス要求を連続して受け付けることの無いように、同じバンクグループへのアクセス要求をマスクする。これにより、同じバンクグループに対するコマンドの発行間隔を確保することができる。
　図５は、第１の手法において実行される処理（メモリ制御方法）の例を示すフローチャートである。
　ステップＳ１において、アービター２１は、マスターＭからのアクセス要求を受け付ける。例えば、アービター２１は、マスター０からバンクグループＢＧ０へのアクセス要求を受け付ける。受け付けられたアクセス要求は、ＦＩＦＯ２２に蓄積され、メモリコントローラ２３によって取り出される。
　ステップＳ２において、メモリコントローラ２３は、コマンドを発行する。例えば、メモリコントローラ２３は、マスター０からバンクグループＢＧ０へのアクセス要求に対応するコマンドを発行する。
　ステップＳ３において、アービター２１は、そのバンクグループへのアクセス要求をマスクするとともに、先のマスクを解除する。例えば、アービター２１は、バンクグループＢＧ０へのアクセス要求をマスクする。例えば前回フローのステップＳ１においてバンクグループＢＧ１へのアクセス要求を受け付けステップＳ３においてバンクグループＢＧ１へのアクセス要求がマスクされた場合、アービター２１は、バンクグループＢＧ１へのアクセス要求のマスクを解除する。
　例えば以上説明したステップＳ１～Ｓ３の処理が繰り返し実行されることにより、同じバンクグループに対するコマンドが連続して発行されることを防ぐことができる。その結果、同じバンクグループに対するコマンドの発行間隔を確保することができる。
　データ転送効率の改善の例について述べる。効率の悪いアクセス要求の受け付けによって発生するロスが１００サイクルあたりＬサイクルであるとする。従来の手法では、データ転送効率が１００／（１００＋Ｌ）となる。これに対し、実施形態に係る手法によれば、例えば(１００＋Ｌサイクル)あたりＥサイクルぶんのデータ転送を行える場合、データ転送効率は（１００＋Ｅ）／（１００＋Ｌ）となり、従来の手法よりもデータ転送効率が向上する。Ｅ＞Ｌのときには、データ転送効率は１００％となる。
　効果の例について、さらに、図６及び図７を参照して説明する。図６は、比較例の動作の例を模式的に示す図である。図７は、第１の手法の動作の例を模式的に示す図である。
　図６には、比較例でのアクセス要求の受け付け及びコマンド発行のタイミングの例が模式的に示される。理解を容易にするために、マスター０、マスター１及びマスター２の３つのマスターのみを例示する。マスター０からのアクセス要求は、いずれもバンクグループＢＧ０を対象とする。マスター１からのアクセス要求は、いずれもバンクグループＢＧ１を対象とする。マスター２のアクセス要求は、いずれもバンクグループＢＧ２を対象とする。
　アービター２１が順に受け付けるアクセス要求を、アクセス要求Ｒ１～アクセス要求Ｒ２０と称し図示する。このうち、アクセス要求Ｒ１、アクセス要求Ｒ３、アクセス要求Ｒ５、アクセス要求Ｒ８、アクセス要求Ｒ１０、アクセス要求Ｒ１３、アクセス要求Ｒ１４、アクセス要求Ｒ１７及びアクセス要求Ｒ１８は、マスター０からのアクセス要求である。アクセス要求Ｒ２、アクセス要求Ｒ４、アクセス要求Ｒ６、アクセス要求Ｒ１１、アクセス要求Ｒ１５及びアクセス要求Ｒ１９は、マスター１からのアクセス要求である。アクセス要求Ｒ７、アクセス要求Ｒ９、アクセス要求Ｒ１２、アクセス要求Ｒ１６及びアクセス要求Ｒ２０は、マスター２からのアクセス要求である。
　アクセス要求Ｒ１～アクセス要求Ｒ２０に対応して順に発行されるコマンドを、コマンドＣ１～コマンドＣ２０と称し図示する。この例では、各コマンドの発行は、２コマンドクロックを要する。マスター０からのアクセス要求のうち、アクセス要求Ｒ１３及びアクセス要求Ｒ１４が連続で受け付けられ、アクセス要求Ｒ１７及びアクセス要求Ｒ１８も連続で受け付けられる。その結果、破線内に示されるように、対応するコマンドＣ１３及びコマンドＣ１４が連続で発行され、コマンドＣ１７及びコマンドＣ１８も連続で発行される。
　仮に、コマンド発行間隔に８コマンドクロックの確保を要求する制約が存在する場合、図６に示される比較例では、コマンドＣ１３とコマンドＣ１４との発行間隔、及び、コマンドＣ１７とコマンドＣ１８との発行間隔がいずれも８コマンドクロックよりも短いため、制約を満たさない。
　図７には、第１の手法でのアクセス要求の受け付け及びコマンド発行のタイミングの例が模式的に示される。上述の比較例では満たすことのできなかった制約が満たされる。アービター２１は、マスター０からバンクグループＢＧ０へのアクセス要求１３を受け付けた後、バンクグループＢＧ０へのアクセス要求をマスク（ハッチングで図示）する。この間、アービター２１は、マスター０からのアクセス要求は受け付けない。代わりに、アービター２１は、マスター１からバンクグループＢＧ１へのアクセス要求Ｒ１４を受け付ける。その後、アービター２１は、マスター２からバンクグループＢＧ２へのアクセス要求Ｒ１５及びマスター１からバンクグループＢＧ１へのアクセス要求Ｒ１６を順に受け付ける。同様に、アービター２１は、バンクグループＢＧ０へのアクセス要求をマスクし、マスター１からバンクグループＢＧ１へのアクセス要求Ｒ１７を受け付けた後、再び、マスター１からバンクグループＢＧ１へのアクセス要求Ｒ１８を受け付ける。その後、アービター２１は、マスター２からバンクグループＢＧ２へのアクセス要求Ｒ１９及びマスター０からバンクグループＢＧ０へのアクセス要求Ｒ２０を順に受け付ける。その結果、アクセス要求Ｒ１３及びアクセス要求Ｒ１４に対応するコマンドＣ１３及びコマンドＣ１４の発行間隔、並びに、アクセス要求Ｒ１７及びアクセス要求Ｒ１８に対応するコマンドＣ１７及びコマンドＣ１８の発行間隔がいずれも８コマンドクロック以上となり、制約が満たされる。
２．２　第２の手法の例
　図１に戻り、メモリコントローラ２３についてさらに説明する。メモリコントローラ２３の動作は周知であるが、理解を容易にするために、いくつかの動作の例を説明する。メモリコントローラ２３は、ＦＩＦＯ２２から取り出したアクセス要求の対象となるバンクの状態（ステート）を評価する。状態評価は、メモリコントローラ２３が直前までに発行したコマンドに基づいて行われる。
　例えば、評価結果において、バンクがＩｄｌｅ状態であれば、メモリコントローラ２３は、ＡＣＴコマンドを発行する。これにより、バンクが、Ｉｄｌｅ状態から、Ｂａｎｋ　Ａｃｔｉｖｅａｔｅ状態に遷移する。その後、さらに、メモリコントローラ２３は、アクセス要求がＷＲＩＴＥであればＷＲＩＴＥコマンドを発行し、アクセス要求がＲＥＡＤであればＲＥＡＤコマンドを発行する。このように、メモリコントローラ２３は、１つのアクセス要求に対して、１つ以上のコマンドを発行する。
　メモリコントローラ２３は、ＦＩＦＯ２２から取り出した複数のアクセス要求を保持するバッファ（不図示）を備え、複数のアクセス要求に対応する複数のコマンドを混ぜて（時系列上に混在させて）発行する。例えば、１つ目のバッファのアクセス要求に対応するＷＲＩＴＥコマンドと、２つ目のバッファのアクセス要求に対応するＡＣＴコマンドとが同時に発行可能な状態になることも起こり得る。
　すなわち、メモリコントローラ２３においては、複数のコマンドの発行が競合する（衝突が生じる）ことがある。この場合、いずれのコマンド発行を優先するのかを決定する必要がある。
　そこで、第２の手法では、メモリコントローラ２３は、アクセス要求の統計情報に基づいて、コマンド発行の優先を決定する。統計情報は、アービター２１で受け付ける（選択する）際に取得される。統計情報は、アクセス要求がアサートされている期間の算出値を、バンクグループごと及び／又はバンクごとに示す情報である。すなわち、アービター２１は、アクセス要求が発生しってから受け付けるまでのアサート期間を、バンクグループごと及び／又はバンクごとに算出する。メモリコントローラ２３は、複数のアクセス要求に対応するコマンドの発行が衝突する場合、アービター２１によって算出されたアサート期間の算出値に基づいて、いずれかのアクセス要求に対応するコマンドを優先して発行する。例えば、メモリコントローラ２３は、複数のアクセス要求のうち、アサート期間の算出値が最も大きいアクセス要求に対応するコマンドを優先して発行する。
　統計情報がバンクグループごとの情報を示す場合、例えば、アービター２１は、バンクグループごとに、アクセス要求がアサートされている期間の算出値を求める。算出値は、アクセス要求がアサートされている期間の加算値であってよい。アクセス要求がＡＸＩ（プロトコルの一例）に従う場合、アービター２１は、ＡＷＶＡＬＩＤ、ＡＲＶＡＬＩＤ信号がアサートされている（例えばハイになっている）期間を加算する。アービター２１は、いずれのマスターＭからもアクセス要求が無いバンクグループの算出値を減算したりリセット（０クリア）したりする。
　算出値が閾値を超えた場合、アービター２１は、そのバンクグループをメモリコントローラ２３に通知する。通知は、ＦＩＦＯ２２を経由してアクセス要求に情報を付加することによって行われてもよいし、ＦＩＦＯ２２とは異なるチャネルで行われてもよい。
　メモリコントローラ２３は、アービター２１から通知されたバンクグループに対するコマンド発行を常に優先する。コマンド発行タイミングに規格等による制約がある場合は、それに違反しない範囲内で、最短でコマンドが発行されてよい。
　統計情報がバンクごとの情報を示す場合は、上記においてバンクグループをバンクに読み替えることによって説明される。すなわち、アービター２１は、バンクごとに、アクセス要求がアサートされている期間の算出値を求める。算出値が閾値を超えた場合、アービター２１は、そのバンクをメモリコントローラ２３に通知する。メモリコントローラ２３は、アービター２１から通知されたバンクに対するコマンド発行を常に優先する。
　図８は、第２の手法において実行される処理（メモリ制御方法）の例を示すフローチャートである。
　ステップＳ１１において、アービター２１は、アサート期間の算出値を算出する。例えば、アービター２１は、バンクグループＢＧ０～バンクグループＢＧ３それぞれについて、アクセス要求のアサート期間の算出値を算出する。算出値は、メモリコントローラ２３に送られる。例えば、算出値が閾値を超えるバンクグループが、メモリコントローラ２３に通知される。アービター２１は、バンクＢＡ１～バンクＢＡ３それぞれについて、アクセス要求のアサート期間の算出値を算出してもよい。その場合、算出値が閾値を超えるバンクが、メモリコントローラ２３に通知される。
　ステップＳ１２において、メモリコントローラ２３は、コマンド発行が衝突するか否かを判断する。コマンド発行が衝突する場合（ステップＳ１２でＹｅｓ）、ステップＳ１３に処理が進められる。そうでない場合（ステップＳ１２でＮｏ）、ステップＳ１４に処理が進められる。
　ステップＳ１３において、メモリコントローラ２３は、算出値に基づき、いずれかのコマンドを優先して発行する。例えば、バンクグループＢＧ０がアービター２１から通知された場合、メモリコントローラ２３は、バンクグループＢＧ０へのアクセス要求に対応するコマンドを優先して発行する。バンクＢＡ１がアービター２１から通知された場合、メモリコントローラ２３は、バンクＢＡ１へのアクセス要求に対応するコマンドを優先して発行する。
　ステップＳ１４において、メモリコントローラ２３は、コマンドを発行する。すなわち、この場合はコマンド発行の衝突が無いので、メモリコントローラ２３は、通常どおりコマンドを順に発行する。
　例えば以上説明したステップＳ１１～Ｓ１４の処理が繰り返し実行されることにより、統計的に偏りが大きいバンク及び／又はバンクグループへのコマンド発行が優先される。その結果、データ転送効率の低下が抑制される。アクセス要求の頻度の例を模式的に示す図９及び図１０も参照して説明する。
　図９には、バンクグループごとのアクセス要求の頻度の例が模式的に示される。図中、矢印は、そのバンクがＡＣＴ／ＰＲＥ操作（ｔＲＡＳ、ｔＲＰｐｂ、ｔＲＣＤ）が必要となるビジー状態であることを示す。この例では、各バンクのうち、バンクグループＢＧ０のバンクＢＡ０へのアクセス要求の頻度が最も大きい。したがって、バンクグループＢＧ０のバンクＢＡ０に対するコマンド発行（ＡＣＴ、ＷＲＩＴＥ、ＲＥＡＤ、ＰＲＥｐｂ）が優先される。
　図１０には、バンクごとのアクセス要求の頻度の例が模式的に示される。この例では、各バンクグループのうち、バンクグループＢＧ０へのアクセス要求の頻度が最も大きい。したがって、そのバンクグループＢＧ０に対するコマンド発行が優先される。
　効果の具体例について述べる。バースト長３２のアクセス要求の発行頻度が、バンクグループＢＧ０に対して５０％であり、バンクグループＢＧ１及びバンクグループＢＧ２それぞれに対して２５％であると仮定する。従来の手法により、バンクグループＢＧ０、バンクグループＢＧ１、バンクグループＢＧ２及びバンクグループＢＧ０…という順でコマンドが発行されると、余ったバンクグループＢＧ０のデータ転送効率が５０％となり、全体の効率が８０％になってしまう。これに対し、実施形態に係る手法によれば、バンクグループＢＧ０へのアクセス要求が常に優先され、バンクグループＢＧ０、バンクグループＢＧ１、バンクグループＢＧ０、バンクグループＢＧ２、バンクグループＢＧ０…という順でコマンドが発行される。特に、３つ目のコマンド発行の選択肢としてバンクグループＢＧ０及びバンクグループＢＧ２があるが、バンクグループＢＧ０へのコマンド発行が優先される。５つ目のコマンド発行の選択肢としてバンクグループＢＧ０及びバンクグループＢＧ１があるが、バンクグループＢＧ０へのコマンド発行が優先される。以下、その繰り返しで、データ転送効率１００％となる。
２．３　第３の手法の例
　図１に戻り、アービター２１は、複数のアクセス要求を、それぞれのアクセス要求のバースト長に応じた順で受け付けてよい。バースト長の例は、バースト長１６及びバースト長３２である。いずれのバースト長のアクセス要求に対応するコマンドも、発行に要する期間（コマンドクロック数）は同じである。
　アービター２１に入力されるアクセス要求の形式におけるＡＸＩ、ＡＨＢ等のアドレス、データ幅及び長さと、メモリ１０のアドレス（バンクグループ、バンク、ロウ、カラム）との対応付けについて述べる。ＡＸＩ、ＡＨＢ等のアドレスは、一般にバイトアドレスであり、データ幅が６４ｂｉｔであれば、アドレスは８の倍数となり、データ幅が１２８ｂｉｔであれば、アドレスは１６の倍数となる。
　データ幅×長さだけデータを連続して扱うため、データ幅が１２８ｂｉｔ、長さが１６であれば、２０４８ｂｉｔのデータを１つのアクセス要求で転送できる。例えば１チャンネルあたりのデータピン数が１６の場合、バースト長１６のＷＲＩＴＥコマンドでは、２５６ｂｉｔのデータが転送される。バースト長３２のＷＲＩＴＥコマンドでは、５１２ｂｉｔのデータが転送される。ＲＥＡＤコマンドについても同様である。
　例えば、データ幅が１２８ｂｉｔ、長さが１６であれば、２０４８ｂｉｔのデータを１つのアクセス要求で転送できるが、バースト長に分割できるかは開始アドレスによって決まる。アドレスが５１２ｂｉｔアラインすなわちバイトアドレスで６４の倍数であれば、２０４８ｂｉｔは５１２＋５１２＋５１２＋５１２のように、バースト長３２のコマンド４つで転送できる。アドレスが５１２ｂｉｔアラインでないが、バイトアドレスで３２の倍数であれば、２０４８ｂｉｔは２５６＋５１２＋５１２＋５１２＋２５６のように、バースト長１６とバースト長３２のコマンド５つで転送できる。
　留意すべきことは、アクセス要求に示される（ＡＸＩ、ＡＨＢ等の）アドレス、データ幅及び長さから、バースト長がバースト長１６及びバースト長３２のいずれであるかを、アービター２１又はメモリコントローラ２３は、一意に決定できることである。このため、分割は、アービター２１の前段、アービター２１、メモリコントローラ２３の前段及びメモリコントローラ２３のいずれで行われてもよい。重要なことは、アービター２１は、今まさに選択しようとしている（受け付け可能な）アクセス要求がバースト長１６になるアクセス要求及びバースト長３２になるアクセス要求のいずれであるかを把握できることである。
　そこで、第３の手法では、アービター２１は、直前に選択した（受け付けた）アクセス要求がバースト長１６に対応していた（を指定していた）場合、次に選択するアクセス要求として、バースト長３２になるアクセス要求を優先する。すなわち、アービター２１は、アクセス要求に示されるアドレス、データ幅及び長さに基づいて、メモリ１０へのデータの書き込み（ＷＲＩＴＥ）及びメモリ１０からのデータの読み出し（ＲＥＡＤ）の際に行われるバースト転送のバースト長が第１のバースト長（例えばバースト長１６）になるアクセス要求、及び、バースト長が第１のバースト長よりも長い第２のバースト長（例えばバースト長３２）になるアクセス要求をこの順に受け付ける。この第３の手法も、前述の第１の手法と独立して実施できるで、第１の手法と併用する（並列に実施する）ことで、データ転送効率をさらに高めることができる。
　図１１は、第３の手法において実行される処理（メモリ制御方法）の例を示すフローチャートである。ステップＳ１１において、アービター２１は、バースト長１６になるアクセス要求を受け付ける。ステップＳ１２において、アービター２１は、バースト長３２になるアクセス要求を少なくとも１つ受け付ける。このようなステップＳ２１及びステップＳ２２の処理が繰り返し実行されるだけでも、データ転送効率をさらに高めることができる。
　図１２及び図１３は、比較例の動作を模式的に示す図である。バースト長１６になるアクセス要求に対応するコマンドのみが発行される。なお、理解を容易にする等の観点から、コマンド及びデータ転送の空きが並べて図示されるよう、リードレイテンシー（ＲＬ）は０として説明する。図１２に示される比較例では、バンクグループＢＧ０に対するコマンドＣ３１、コマンドＣ３３、コマンドＣ３５、コマンドＣ３７及びコマンドＣ３９と、バンクグループＢＧ１に対するコマンドＣ３２、コマンドＣ３４、コマンドＣ３６、及びコマンドＣ３８とが、コマンド発行間隔（例えばｔＣＣＤ＿Ｓ）だけあけて、交互に発行される。データ転送の帯域はすべて（すなわち１００％）、コマンドに対応して転送されるデータＤ３１～データＤ９で占められる。ただし、コマンド発行の帯域も埋まっており、他のコマンド（例えばＡＣＴコマンド）の発行することができない。一方で、図１３に示される比較例では、コマンドＣ３４の発行とコマンドＣ３５の発行との間に、バンクグループＢＧ２に対する２つのＡＣＴコマンド（ＡＣＴ１及びＡＣＴ２）が順に発行される。このように２つのＡＣＴコマンドが間隔を空けずに発行される場合は、データＤ３４の転送とデータＤ３５の転送との間にデータが転送されない帯域が発生し、データ転送の帯域を１００％とすることができない。
　図１４は、第３の手法の動作を模式的に示す図である。上述の図１２及び図１３と同様に、リードレイテンシー（ＲＬ）＝０として説明する。図１４に示されるように、バースト長１６になるアクセス要求に対応するコマンドと、バースト長３２（「ＲＥＡＤＢＬ３２」として図示）になるアクセス要求に対応するコマンドとが、交互に発行される。
　具体的に、バンクグループＢＧ０に対しては、コマンドＣ４１、コマンドＣ４３、コマンドＣ４４及びコマンドＣ４７が発行される。コマンドＣ４１、コマンドＣ４３及びコマンドＣ４７は、バースト長１６になるアクセス要求に対応して発行される。コマンドＣ４４は、バースト長３２になるアクセス要求に対応して発行される。これらのコマンドに対応して、データＤ４１、データＤ４３、データＤ４４及びデータＤ４７が転送される。データＤ４４は、データＤ４４－１及びデータＤ４４－２に分けて転送される。
　バンクグループＢＧ１に対しては、コマンドＣ４２、コマンドＣ４５及びコマンドＣ４６が発行される。コマンドＣ４５は、バースト長１６になるアクセス要求に対応して発行される。コマンドＣ４２は、バースト長３２になるアクセス要求に対応して発行される。コマンドＣ４６は、いずれのバースト長になるアクセス要求に対応して発行されてもよく、この例ではバースト長３２になるアクセス要求に対応するよう図示される。これらのコマンドに対応して、データＤ４２、データＤ４５及びデータＤ４６が転送される。データＤ４２は、データＤ４２－１及びデータＤ４２－２に分けて転送される。データＤ４６についても同様である。
　この例では、コマンドＣ４３の発行とコマンドＣ４４の発行との間に、バンクグループＢＧ２に対するＡＣＴコマンドが発行される。この場合でも、データが転送されない帯域は発生しない。また、コマンドＣ４５の発行とコマンドＣ４６の発行との間に、バンクグループＢＧ３に対するＡＣＴコマンドが発行される。この場合でも、データが転送されない帯域は発生しない。その結果、データ転送の帯域を１００％とすることができる。
　例えば以上のように、バースト長１６になるアクセス要求が密集せず、バースト長３２になるアクセス要求に対応するコマンドが発行されることで、ＡＣＴコマンドを発行することが可能になる。従来の手法のようにバースト長１６になるアクセス要求が密集した際に、ＡＣＴコマンドを発行できないために発生するペナルティ（例えば上述の図１２）、ＡＣＴコマンドを発行することで生じるデータ転送効率の悪化（例えば上述の図１３）等を防ぐことができる。
３．変形例
　本開示は、上記の実施形態に限定されない。いくつかの変形例について述べる。
　上述の第１の手法において、アクセス要求の列（リクエスト例）を、アービター２１の前段のバッファに保持し、アクセス要求を並べ替えてもよい。例えば、アドレス（バンクグループ、バンク、ロウ、カラム）のうち、バンクグループ、バンク、ロウが２つ以上ある場合は、連続して発行するように並べ替えられてよい。これにより、ＰＲＥｐｂ、ＡＣＴコマンドの発行回数を減らし、よりデータ転送コマンドを早く発行できる。
　上記の並べ替えにおいて、アービター２１は、順序を決定するまで複数の階層（たとえばトーナメントのよう）に分けてもよい。例えば、すべてのマスターＭからのアクセス要求を、第１の階層において、バンクごとに分類し、アクセス要求を選択する。バンク数が１６の場合、最大で１６のアクセス要求が選択される。次に、第１の階層で選択されたアクセス要求を、第２の階層において、バンクグループごとに分類し、アクセス要求を選択する。バンクグループ数が４の場合、最大で４のアクセス要求が選択される。最後に、第２の階層で選択されたアクセス要求どうしの間で、順序を決定する。
　上述の第２の手法において、統計情報が、マスターＭからアービター２１に通知されてもよい。アービター２１は、マスターＭから通知された情報を合算し（算出に組み入れ）、全体の統計情報を得てよい。
　上述の第２の手法において、統計情報が、アプリケーションに応じてＣＰＵからアービター２１へ通知（返礼）されてよい。アービター２１は、ＣＰＵから通知された情報と、ＣＰＵ自身がアービター２１にアクセスする統計情報（例えばプログラム領域がメモリ１０にある場合）を合算し全体の統計情報を得てよい。
　上述の第３の手法において、整列されたアクセス要求がメモリコントローラ２３で再度並べ替えられてよい。
４．効果
　以上説明したメモリ制御装置２０は、例えば次のように特定される。図１～図５及び図７等を参照して説明したように、メモリ制御装置２０は、各々が複数のバンクを有する複数のバンクグループを含むメモリ１０へのアクセス要求を受け付けるアービター２１と、アービター２１が受け付けたアクセス要求に対応するコマンドを発行するメモリコントローラ２３と、を備える。アービター２１は、複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、第１のバンクグループへの他のアクセス要求の受け付けを保留する（例えばアクセス要求をマスクする）。
　上記のメモリ制御装置２０によれば、同じバンクグループへのアクセス要求を連続して受け付けることが無い。例えば、その間に他のバンクグループへのアクセス要求を受け付けることで、同じバンクグループに対するコマンド発行間隔を確保しつつ、データ転送効率の低下を抑制することができる。
　図３等を参照して説明したように、アービター２１は、第１のバンクグループ以外のバンクグループへのアクセス要求を受け付けると、保留を解除（例えばマスクを解除）してよい。これにより、同じバンクグループに対するコマンドの発行間隔することができる。
　アービター２１は、第１のバンクグループへのアクセス要求を受け付けると、第１のバクグループがビジー状態であることを示すカウントを開始し、カウントの値が所定値になると、保留を解除してよい。例えばこのようにして、同じバンクグループに対するコマンドの発行間隔を確保することができる。
　図１等を参照して説明したように、メモリ制御装置２０は、アービター２１によって受け付けられたアクセス要求を蓄積するＦＩＦＯ２２を備え、メモリコントローラ２３は、ＦＩＦＯ２２に蓄積されたアクセス要求を取り出し、取り出したアクセス要求に対応するコマンドを発行し、アービター２１は、ＦＩＦＯ２２に蓄積されているアクセス要求のデータ量が所定のデータ量を下回ると、保留を解除してよい。これにより、保留がデッドロックすることを防ぎつつ、同じバンクグループに対するコマンドの発行間隔を確保することができる。
　図８等を参照して説明したように、アービター２１は、アクセス要求が発生してから受け付けるまでのアサート期間を、少なくともバンクグループごとに算出し、メモリコントローラ２３は、複数のアクセス要求に対応するコマンドの発行が衝突する場合、アービター２１によって算出されたアサート期間の算出値に基づいて、いずれかのアクセス要求に対応するコマンドを優先して発行してよい。メモリコントローラ２３は、複数のアクセス要求のうち、アサート期間の算出値が最も大きいアクセス要求に対応するコマンドを優先して発行してよい。アービター２１は、アサート期間をバンクごとに算出してもよい。これにより、統計的に偏りが大きいバンクグループ及び／又はバンクへのコマンド発行が優先され、その分、データ転送効率の低下を抑制することができる。
　図１１及び図１４等を参照して説明したように、アービター２１は、例えばアクセス要求に示されるアドレス、データ幅及び長さに基づいて、メモリ１０へのデータの書き込み及びメモリ１０からのデータの読み出しの際に行われるバースト転送のバースト長が第１のバースト長（例えばバースト長１６）になるアクセス要求、及び、バースト長が第１のバースト長よりも長い第２のバースト長（例えばバースト長３２）になるアクセス要求をこの順に受け付けてよい。これにより、第１のバースト長になるアクセス要求が密集する場合と比較して、ＡＣＴコマンド等のコマンド発行を可能としつつ、データ転送効率の低下を抑制することができる。
　図５等を参照して説明したメモリ制御方法も、本開示の一態様である。すなわち、メモリ制御方法は、アービター２１が、各々が複数のバンクを有する複数のバンクグループを含むメモリ１０へのアクセス要求を受け付けること（ステップＳ１）と、メモリコントローラ２３が、アービター２１が受け付けたアクセス要求に対応するコマンドを発行すること（ステップＳ２）と、を含み、アービター２１は、複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、第１のバンクグループへの他のアクセス要求の受け付けを保留する（例えばアクセス要求をマスクする）（ステップＳ３）。このようなメモリ制御方法によっても、これまで説明したように、データ転送効率の低下を抑制することができる。
　本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　本技術は以下のような構成も取ることができる。
（１）
　各々が複数のバンクを有する複数のバンクグループを含むメモリへのアクセス要求を受け付けるアービターと、
　前記アービターが受け付けたアクセス要求に対応するコマンドを発行するメモリコントローラと、
　を備え、
　前記アービターは、前記複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、前記第１のバンクグループへの他のアクセス要求の受け付けを保留する、
　メモリ制御装置。
（２）
　前記アービターは、前記第１のバンクグループ以外のバンクグループへのアクセス要求を受け付けると、前記保留を解除する、
　（１）に記載のメモリ制御装置。
（３）
　前記アービターは、
　　前記第１のバンクグループへのアクセス要求を受け付けると、前記第１のバンクグループがビジー状態であることを示すカウントを開始し、
　　前記カウントの値が所定値になると、前記保留を解除する、
　（１）又は（２）に記載のメモリ制御装置。
（４）
　前記アービターによって受け付けられたアクセス要求を蓄積するＦＩＦＯを備え、
　前記メモリコントローラは、前記ＦＩＦＯに蓄積されたアクセス要求を取り出し、取り出したアクセス要求に対応するコマンドを発行し、
　前記アービターは、前記ＦＩＦＯに蓄積されているアクセス要求のデータ量が所定のデータ量を下回ると、前記保留を解除する、
　（１）～（３）のいずれかに記載のメモリ制御装置。
（５）
　前記アービターは、アクセス要求が発生してから受け付けるまでのアサート期間を、少なくともバンクグループごとに算出し、
　前記メモリコントローラは、複数のアクセス要求に対応するコマンドの発行が衝突する場合、前記アービターによって算出された前記アサート期間の算出値に基づいて、いずれかのアクセス要求に対応するコマンドを優先して発行する、
　（１）～（４）のいずれかに記載のメモリ制御装置。
（６）
　前記メモリコントローラは、前記複数のアクセス要求のうち、前記アサート期間の算出値が最も大きいアクセス要求に対応するコマンドを優先して発行する、
　（５）に記載のメモリ制御装置。
（７）
　前記アービターは、前記アサート期間をバンクごとに算出する、
　（５）又は（６）に記載のメモリ制御装置。
（８）
　前記アービターは、前記メモリへのデータの書き込み及びメモリからのデータの読み出しの際に行われるバースト転送のバースト長が第１のバースト長になるアクセス要求、及び、前記バースト長が前記第１のバースト長よりも長い第２のバースト長になるアクセス要求をこの順に受け付ける、
　（１）～（７）のいずれかに記載のメモリ制御装置。
（９）
　前記アービターは、アクセス要求に示されるアドレス、データ幅及び長さに基づいて、前記バースト長が前記第１のバースト長になるアクセス要求、及び、前記バースト長が前記第２のバースト長になるアクセス要求をこの順に受け付ける、
　（８）に記載のメモリ制御装置。
（１０）
　アービターが、各々が複数のバンクを有する複数のバンクグループを含むメモリへのアクセス要求を受け付けることと、
　メモリコントローラが、前記アービターが受け付けたアクセス要求に対応するコマンドを発行することと、
　を含むメモリ制御方法であって、
　前記アービターは、前記複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、前記第１のバンクグループへの他のアクセス要求の受け付けを保留する、
　メモリ制御方法。
　１０　メモリ
　２０　メモリ制御装置
　２１　アービター
　２２　ＦＩＦＯ
　２３　メモリコントローラ
１００　メモリ制御システム
　　Ｍ　マスター

Claims (10)

  1. 　各々が複数のバンクを有する複数のバンクグループを含むメモリへのアクセス要求を受け付けるアービターと、
    　前記アービターが受け付けたアクセス要求に対応するコマンドを発行するメモリコントローラと、
    　を備え、
    　前記アービターは、前記複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、前記第１のバンクグループへの他のアクセス要求の受け付けを保留する、
    　メモリ制御装置。
  2. 　前記アービターは、前記第１のバンクグループ以外のバンクグループへのアクセス要求を受け付けると、前記保留を解除する、
    　請求項１に記載のメモリ制御装置。
  3. 　前記アービターは、
    　　前記第１のバンクグループへのアクセス要求を受け付けると、前記第１のバンクグループがビジー状態であることを示すカウントを開始し、
    　　前記カウントの値が所定値になると、前記保留を解除する、
    　請求項１に記載のメモリ制御装置。
  4. 　前記アービターによって受け付けられたアクセス要求を蓄積するＦＩＦＯを備え、
    　前記メモリコントローラは、前記ＦＩＦＯに蓄積されたアクセス要求を取り出し、取り出したアクセス要求に対応するコマンドを発行し、
    　前記アービターは、前記ＦＩＦＯに蓄積されているアクセス要求のデータ量が所定のデータ量を下回ると、前記保留を解除する、
    　請求項１に記載のメモリ制御装置。
  5. 　前記アービターは、アクセス要求が発生してから受け付けるまでのアサート期間を、少なくともバンクグループごとに算出し、
    　前記メモリコントローラは、複数のアクセス要求に対応するコマンドの発行が衝突する場合、前記アービターによって算出された前記アサート期間の算出値に基づいて、いずれかのアクセス要求に対応するコマンドを優先して発行する、
    　請求項１に記載のメモリ制御装置。
  6. 　前記メモリコントローラは、前記複数のアクセス要求のうち、前記アサート期間の算出値が最も大きいアクセス要求に対応するコマンドを優先して発行する、
    　請求項５に記載のメモリ制御装置。
  7. 　前記アービターは、前記アサート期間をバンクごとに算出する、
    　請求項５に記載のメモリ制御装置。
  8. 　前記アービターは、前記メモリへのデータの書き込み及びメモリからのデータの読み出しの際に行われるバースト転送のバースト長が第１のバースト長になるアクセス要求、及び、前記バースト長が前記第１のバースト長よりも長い第２のバースト長になるアクセス要求をこの順に受け付ける、
    　請求項１に記載のメモリ制御装置。
  9. 　前記アービターは、アクセス要求に示されるアドレス、データ幅及び長さに基づいて、前記バースト長が前記第１のバースト長になるアクセス要求、及び、前記バースト長が前記第２のバースト長になるアクセス要求をこの順に受け付ける、
    　請求項８に記載のメモリ制御装置。
  10. 　アービターが、各々が複数のバンクを有する複数のバンクグループを含むメモリへのアクセス要求を受け付けることと、
    　メモリコントローラが、前記アービターが受け付けたアクセス要求に対応するコマンドを発行することと、
    　を含むメモリ制御方法であって、
    　前記アービターは、前記複数のバンクグループのうちの第１のバンクグループへのアクセス要求を受け付けると、前記第１のバンクグループへの他のアクセス要求の受け付けを保留する、
    　メモリ制御方法。
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