WO2022120911A1 - 一种存储器件以及电子装置 - Google Patents

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WO2022120911A1
WO2022120911A1 PCT/CN2020/136889 CN2020136889W WO2022120911A1 WO 2022120911 A1 WO2022120911 A1 WO 2022120911A1 CN 2020136889 W CN2020136889 W CN 2020136889W WO 2022120911 A1 WO2022120911 A1 WO 2022120911A1
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gate
nanowire
layer
drain
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Inventor
孔繁生
周华
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光华临港工程应用技术研发(上海)有限公司
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Definitions

  • the present invention relates to the field of electronic storage, in particular to a storage device and an electronic device.
  • Subthreshold leakage (off state) is the dominant leakage current in nanoscale MOSFET devices and is highly temperature dependent. Due to the non-scalability of the device subthreshold slope (SS), the subthreshold leakage current increases as the device shrinks. Simultaneously with the continuous reduction of the supply voltage (Vdd), it is necessary to lower the threshold voltage (Vth) to maintain the performance of the device.
  • Vdd threshold voltage
  • transistor improvements are required, although some novel transistor devices are currently proposed, such as carbon nanotube-based FETs, impact ionization MOSFETs, and NEMS-based FETs, TFETs have the advantage of being compatible with CMOS processes and have extremely low the OFF state current. Other device manufacturing processes have the disadvantage of incompatibility, and the high voltage required for operation affects the reliability of the device.
  • the present invention provides a storage device, the storage device includes at least:
  • a first nanowire, a second nanowire, a third nanowire and a fourth nanowire formed on the substrate and perpendicular to the substrate;
  • a fifth gate of a fifth transistor of the first type is disposed around the third nanowire;
  • a sixth gate of a sixth transistor of the first type is disposed around the fourth nanowire;
  • the fifth drain of the fifth transistor is connected to the first bit line
  • the sixth source of the sixth transistor is connected to the second bit line
  • the fifth gate of the fifth transistor is connected to the first bit line.
  • Two word lines, the sixth gate of the sixth transistor is connected to the first word line.
  • the first source electrode and the first drain electrode are disposed in the first nanowire on both sides of the first gate electrode; and/or
  • the second source electrode and the second drain electrode are disposed in the first nanowire on both sides of the second gate electrode; and/or
  • the third source electrode and the third drain electrode are disposed in the second nanowire on both sides of the third gate electrode;
  • the fourth source electrode and the fourth drain electrode are disposed in the second nanowire on both sides of the fourth gate electrode;
  • the fifth source electrode and the fifth drain electrode are disposed in the third nanowire on both sides of the fifth gate electrode;
  • the sixth source electrode and the sixth drain electrode are disposed in the fourth nanowire on both sides of the sixth gate electrode.
  • the third nanowires, the second nanowires, the fourth nanowires and the first nanowires are distributed at the top corners of the square structure in a clockwise direction.
  • a first layer is formed on the substrate, a first connection structure is formed in the first layer, one end of the first connection structure is connected to the first source, and the first connection structure is connected to the first source. The other end of a connecting structure is connected to the third source.
  • a third layer is formed on the second layer, a second connection structure and a third connection structure are formed in the third layer, and the second connection structure is respectively connected to the second source electrode is connected to the fifth source electrode, and the third connection structure is respectively connected to the fourth source electrode and the sixth drain electrode.
  • a first connection extension portion connected to the second connection structure is further formed in the third layer, and the first connection extension portion extends toward the space between the third nanowire and the second nanowire. area extension between;
  • a second connection extension part connected to the third connection structure is also formed in the third layer, and the second connection extension part extends to the area between the first nanowire and the fourth nanowire .
  • a fourth gate extension portion connected to the fourth gate and extending in the direction of the third nanowire is formed in the fourth layer.
  • a fifth layer is further formed on the fourth layer, a fourth connection structure is formed in the fifth layer, and one end of the fourth connection structure is connected to the second drain, so The other end of the fourth connection structure is connected to the fourth drain.
  • the memory device further includes a first through hole and a second through hole, one end of the first through hole is connected to the first gate extension portion, and the other end of the first through hole is connected to the a second gate extension;
  • the present invention also provides an electronic device, which includes the aforementioned storage device.
  • the 6T SRAM cell in the present application made of vertical nanowire gate surrounding fin field effect transistor (GAA FET), in which transistors are arranged in different layers, can further reduce the cell size.
  • GAA FET vertical nanowire gate surrounding fin field effect transistor
  • FIG. 1 shows a schematic three-dimensional structure diagram of the memory device according to an embodiment of the present application
  • FIG. 4 shows a schematic top view of the fifth layer in the memory device according to an embodiment of the present application
  • a first nanowire, a second nanowire, a third nanowire and a fourth nanowire formed on the substrate and perpendicular to the substrate;
  • a fifth gate of a fifth transistor of the first type is disposed around the third nanowire;
  • FIG. 1 shows a three-dimensional schematic diagram of the memory device in an embodiment of the present application
  • FIG. 2 shows a top view of the third layer in the memory device in an embodiment of the present application
  • FIG. 3 shows A schematic top view of the fourth layer in the memory device according to an embodiment of the present application is shown
  • FIG. 4 is a top schematic view of the fifth layer in the memory device according to an embodiment of the present application.
  • the memory device includes the first transistor 101 , the second transistor 102 , the third transistor 103 , the fourth transistor 104 , the sixth transistor 106 and the fifth transistor 105 .
  • the first transistor 101 and the second transistor 102 constitute a first inverter.
  • the third transistor 103 and the fourth transistor 104 constitute a second inverter.
  • the storage device includes a read terminal and a write terminal; wherein, the write terminal is provided with a fifth transistor 105, and the gate of the fifth transistor 105 is connected to a second word line, such as a write word line, so the The source of the fifth transistor 105 is connected to the first storage node, and the drain of the fifth transistor 105 is connected to the first bit line, eg, a write bit line.
  • the first gate of the first transistor 101 of the first type and the second gate of the second transistor 102 of the second type are respectively arranged around the first nanowire; and the second transistor 102 is arranged on the upper layer of the first transistor 101 .
  • the third gate of the third transistor 103 of the first type and the fourth gate of the fourth transistor 104 of the second type are respectively disposed around the second nanowire; and the fourth transistor 104 is disposed on the third upper layer of transistor 103 .
  • the fifth gate of the fifth transistor 105 of the first type is arranged around the third nanowire; the sixth gate of the sixth transistor 106 of the first type is arranged around the fourth nanowire.
  • first nanowire, the second nanowire, the third nanowire and the fourth nanowire are formed on the substrate and are perpendicular to the substrate; and the first nanowire, the second nanowire The wire, the third nanowire, and the fourth nanowire are located at the four top corners of the square pattern.
  • the substrate may be at least one of the following materials: silicon, silicon-on-insulator (SOI), silicon-on-insulator (SSOI), silicon germanium-on-insulator (S-SiGeOI), and germanium-on-insulator Silicon (SiGeOI) etc.
  • SOI silicon-on-insulator
  • SSOI silicon-on-insulator
  • SiGeOI silicon germanium-on-insulator
  • SiGeOI germanium-on-insulator Silicon
  • the first gate includes, but is not limited to, silicon, polysilicon, doped polysilicon, and polysilicon-germanium alloy materials (ie, doped with from about 1 ⁇ 10 18 to about 1 ⁇ 10 22 dopant atoms per cubic centimeter) concentration) and polycide materials (doped polysilicon/metal silicide stacks).
  • the first gate is selected from polysilicon.
  • the structures of the second transistor 102 , the third transistor 103 , the fourth transistor 104 , the sixth transistor 106 and the fifth transistor 105 may refer to the related description of the first transistor 101 , except for different device types, other structure settings are the same.
  • the transistors are distributed in different layers, wherein the first transistor 101 and the third transistor 103 are formed in the same layer, the second transistor 102, the fourth transistor 104, the sixth transistor 106 and the fifth transistor 105 is formed in the upper layer of the first transistor 101 and the third crystal.
  • a first layer, a second layer, a third layer, a fourth layer and a fifth layer are sequentially formed on the substrate from bottom to top.
  • the third gate of the third transistor of the first type and the fourth gate of the fourth transistor of the second type are respectively disposed around the second nanowire;

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Abstract

本发明公开了一种存储器件以及电子装置。存储器件至少包括：衬底；第一纳米线、第二纳米线、第三纳米线以及第四纳米线；第一晶体管的第一栅极和第二晶体管的第二栅极分别环绕第一纳米线设置；第三晶体管的第三栅极和第四晶体管的第四栅极分别环绕第二纳米线设置；第五晶体管的第五栅极环绕第三纳米线设置；第六晶体管的第六栅极环绕第四纳米线设置。其中，第一晶体管的第一漏极和第二晶体管的第二源极连接至第一存储节点，第三晶体管的第三漏极和第四晶体管的第四源极连接至第二存储节点，第一晶体管的第一栅极和第二晶体管的第二栅极连接至第二存储节点，第三晶体管的第三栅极和第四晶体管的第四栅极连接至第一存储节点。

Description

一种存储器件以及电子装置
说明书
技术领域
本发明涉及电子存储领域，具体而言涉及一种存储器件以及电子装置。
背景技术
随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM(Static Random Access Memory，静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。
由于功耗的增加，通过缩放MOSFET以改善器件性能并增加器件的密度面临巨大挑战。在纳米级MOSFET器件中亚阈值漏电流(Subthreshold leakage)(关闭状态)是主要的漏电流，而且具有很高的温度依赖。由于设备亚阈值斜率(SS)的不可伸缩性，亚阈值漏电流随设备缩小而增加。同时电源电压的连续降低(Vdd)，需要降低阈值电压(Vth)来维持器件的性能。为了解决这个问题，需要对晶体管进行改进，虽然目前提出一些新颖的晶体管器件，例如基于碳纳米管的FET，冲击电离MOSFET和基于NEMS的FET，TFET具有与CMOS工艺兼容的优势，并具有极低的OFF状态电流。其他器件的制造工艺具有不兼容的缺点，以及运行时需要高电压对于器件的可靠性造成影响。
因此需要对目前的存储器件进行改进，以消除目前存在的上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供了一种存储器件，所述存储器件至少包括：
衬底；
第一纳米线、第二纳米线、第三纳米线以及第四纳米线，形成于所述衬底上并垂直于所述衬底；
第一类型的第一晶体管的第一栅极和第二类型的第二晶体管的第二栅极分别环绕所述第一纳米线设置；
第一类型的第三晶体管的第三栅极和第二类型的第四晶体管的第四栅极分别环绕所述第二纳米线设置；
第一类型的第五晶体管的第五栅极环绕所述第三纳米线设置；
第一类型的第六晶体管的第六栅极环绕所述第四纳米线设置；
其中，所述第一晶体管的第一漏极和所述第二晶体管的第二源极连接至第一存储节点，所述第三晶体管的第三漏极和所述第四晶体管的第四源极连接至第二存储节点，所述第一晶体管的第一栅极和所述第二晶体管的第二栅极连接至所述第二存储节点，所述第三晶体管的第三栅极和所述第四晶体管的第四栅极连接至所述第一存储节点，所述第一晶体管的第一源极和所述第三晶体管的第三源极连接，所述第二晶体管的第二漏极和所述第四晶体管的第四漏极连接，所述第五晶体管的第五源极连接至所述第一存储节点，所述第六晶体管的第六漏极连接至所述第二存储节点。
可选地，所述第五晶体管的第五漏极连接至第一位线，所述第六晶体管的第六源极连接至第二位线，所述第五晶体管的第五栅极与第二字线，所述第六晶体管的第六栅极与第一字线连接。
可选地，所述第一源极和所述第一漏极设置于所述第一栅极两侧的所述第一纳米线中；和/或
所述第二源极和所述第二漏极设置于所述第二栅极两侧的所述第一纳米线中；和/或
所述第三源极和所述第三漏极设置于所述第三栅极两侧的所述第二纳米线中；和/或
所述第四源极和所述第四漏极设置于所述第四栅极两侧的所述第二纳米线中；和/或
所述第五源极和所述第五漏极设置于所述第五栅极两侧的所述第三纳米线中；和/或
所述第六源极和所述第六漏极设置于所述第六栅极两侧的所述第四纳米线中。
可选地，所述第三纳米线、所述第二纳米线、所述第四纳米线和所述第一纳米线按照顺时针方向分布于方形结构的顶角处。
可选地，在所述衬底上形成有第一层，在所述第一层中形成有第一连接结构，所述第一连接结构的一端与所述第一源极连接，所述第一连接结构的另一端与所述第三源极连接。
可选地，在所述第一层上形成有第二层，在所述第二层中形成有与所述第一栅极连接并向所述第四纳米线方向延伸的第一栅极延伸部；以及
在所述第二层中形成有与所述第三栅极连接并向所述第三纳米线方向延伸的第三栅极延伸部。
可选地，在所述第二层上形成有第三层，在所述第三层中形成有第二连接结构和第三连接结构，所述第二连接结构分别与所述第二源极和第五源极连接，所述第三连接结构分别与所述第四源极和所述第六漏极连接。
可选地，所述第三层中还形成有与所述第二连接结构连接的第一连接延伸部，所述第一连接延伸部向所述第三纳米线和所述第二纳米线之间的区域延伸；以及
所述第三层中还形成有与所述第三连接结构连接的第二连接延伸部，所述第二连接延伸部向所述第一纳米线和所述第四纳米线之间的区域延伸。
可选地，在所述第三层上还形成有第四层，在所述第四层中形成有与所述第二栅极连接并向所述第四纳米线方向延伸的第二栅极延伸部；以及
在所述第四层中形成有与所述第四栅极连接并向所述第三纳米线方向延伸的第四栅极延伸部。
可选地，在所述第四层上还形成有第五层，在所述第五层中形成有第四连接结构，所述第四连接结构的一端与所述第二漏极连接，所述第四连接结构的另一端与所述第四漏极连接。
可选地，所述存储器件还包括第一通孔和第二通孔，所述第一通孔的一端连接所述第一栅极延伸部，所述第一通孔的另一端连接所述第二栅极延伸部；
所述第二通孔的一端连接所述第三栅极延伸部，所述第二通孔的另一端连接所述第三栅极延伸部。
可选地，所述第一连接延伸部与所述第二通孔连接，所述第二连接延伸部与所述第一通孔连接。
可选地，所述第二漏极和所述第四漏极连接至电源线，所述第一源极和所述第三源极连接至接电线。
本发明还提供了一种电子装置，所述电子装置包括前文所述的存储器件。
本申请中所述存储器件中形成有垂直于衬底的垂直纳米线，以所述垂直的纳米线为沟道，晶体管的栅极环绕纳米线设置，通过所述设置提供了高集成度，从而使每单位面积形成更多器件的数量。
本申请中由垂直纳米线的栅环绕鳍片场效应晶体管(GAA FET)制成的6T SRAM单元，在所述6T SRAM单元中晶体管设置于不同层中，可以进一步可减小单元尺寸。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本申请一实施例中所述存储器件的立体结构示意图；
图2示出了本申请一实施例中所述存储器件中第三层的俯视示意图；
图3示出了本申请一实施例中所述存储器件中第四层的俯视示意图；
图4示出了本申请一实施例中所述存储器件中第五层的俯视示意图；
图5示出了本申请一实施例中电子装置的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语 第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决目前存在的问题，本申请的第一方面提供了一种存储器件， 所述存储器件至少包括：
衬底；
第一纳米线、第二纳米线、第三纳米线以及第四纳米线，形成于所述衬底上并垂直于所述衬底；
第一类型的第一晶体管的第一栅极和第二类型的第二晶体管的第二栅极分别环绕所述第一纳米线设置；
第一类型的第三晶体管的第三栅极和第二类型的第四晶体管的第四栅极分别环绕所述第二纳米线设置；
第一类型的第五晶体管的第五栅极环绕所述第三纳米线设置；
第一类型的第六晶体管的第六栅极环绕所述第四纳米线设置；
其中，所述第一晶体管的第一漏极和所述第二晶体管的第二源极连接至第一存储节点，所述第三晶体管的第三漏极和所述第四晶体管的第四源极连接至第二存储节点，所述第一晶体管的第一栅极和所述第二晶体管的第二栅极连接至所述第二存储节点，所述第三晶体管的第三栅极和所述第四晶体管的第四栅极连接至所述第一存储节点，所述第一晶体管的第一源极和所述第三晶体管的第三源极连接，所述第二晶体管的第二漏极和所述第四晶体管的第四漏极连接，所述第五晶体管的第五源极连接至所述第一存储节点，所述第六晶体管的第六漏极连接至所述第二存储节点。
本申请中所述存储器件中形成有垂直于衬底的垂直纳米线，以所述垂直的纳米线为沟道，晶体管的栅极环绕纳米线设置，通过所述设置提供了高集成度，从而使每单位面积形成更多器件的数量。
本申请中由垂直纳米线的栅环绕鳍片场效应晶体管(GAA FET)制成的6T SRAM单元，在所述6T SRAM单元中晶体管设置于不同层中，可以进一步可减小单元尺寸。
下面结合附图对所述存储器件进行详细的说明。其中，+图1示出了本申请一实施例中所述存储器件的立体结构示意图；图2示出了本申请一实施例中所述存储器件中第三层的俯视示意图；图3示出了本申请一实施例中所述存储器件中第四层的俯视示意图；图4示出了本申请一实施例中所述存储器件中第五层的俯视示意图。
其中，所述存储器件包括读出端和写入端；其中所述读出端的第六晶体管106(读传输晶体管)通过第一字线，例如读字线控制，以实现信息的读取，所述写入端的第五晶体管105(写传输晶体管)通过第二字线，例如写字线控制，以实现信息的输入。
具体地，所述存储器件的尺寸在很大程度上决定了SRAM芯片的尺寸，因此，需要使存储器件的尺寸尽可能地小。存储器件包括所述第一晶体管101、第二晶体管102、第三晶体管103、第四晶体管104、第六晶体管106和第五晶体管105。其中，所述第一晶体管101、第二晶体管102构成第一反相器。第三晶体管103、第四晶体管104构成第二反相器。
第一反相器和第二反相器连接在第一存储节点与第二存储节点之间，其中第一反相器的输入端与第二反相器的输出端连接至第一存储节点，第一反相器的输出端与第二反相器的输入端连接至第二存储节点。该存储器件的第一反相器和第二反相器形成锁存电路，用以锁存第一存储节点和第二存储节点的数据。
第一反相器和第二反相器可以为CMOS单元。第一反相器包括第一晶体管101和第二晶体管102。第二反相器包括第三晶体管103和第四晶体管104。
所述存储器件包括一个读出端和一个写入端；其中，所述写入端设置有第五晶体管105，所述第五晶体管105的栅极连接至第二字线，例如写字线，所述第五晶体管105的源极连接至第一存储节点，所述第五晶体管105的漏极连接至所述第一位线，例如写位线。
所述读出端端设置有第六晶体管106，所述第六晶体管106的栅极连接至第一存储节点或第二存储节点，所述第六晶体管106的源极连接至第一字线，例如读字线，所述第六晶体管106的漏极连接至所述第二位线，例如读位线。
可选地，所述第二漏极和所述第四漏极连接至电源线，所述第一源极和所述第三源极连接至接电线。
可选地，第五晶体管105和第六晶体管106为NMOS晶体管。同样的，如上文所述的，NMOS晶体管主要的载流子是电子，迁移率高，电流相对较大，方便进行信号传输。当然，本发明无意对第五晶体管105以及第六晶体管106的类型进行限定。在本发明未示出的其他实施例中，第五晶体管105和以及第六晶体管106还可以为其他类型的晶体管，例如PMOS晶体管。
可选地，所述第一晶体管101和所述第三晶体管103为PMOS晶体管，所述第二晶体管102和所述第四晶体管104为NMOS晶体管。当然，本发明无意对第一晶体管101至第四晶体管104的类型进行限定。
在本申请中，第一类型的第一晶体管101的第一栅极和第二类型的第 二晶体管102的第二栅极分别环绕所述第一纳米线设置；并且所述第二晶体管102设置于所述第一晶体管101的上层。
第一类型的第三晶体管103的第三栅极和第二类型的第四晶体管104的第四栅极分别环绕所述第二纳米线设置；并且所述第四晶体管104设置于所述第三晶体管103的上层。
第一类型的第五晶体管105的第五栅极环绕所述第三纳米线设置；第一类型的第六晶体管106的第六栅极环绕所述第四纳米线设置。
其中，所述第一纳米线、第二纳米线、第三纳米线以及第四纳米线，形成于所述衬底上并垂直于所述衬底；并且所述第一纳米线、第二纳米线、第三纳米线以及第四纳米线位于方形图案的四个顶角处。
在本申请一实施例中，所述第三纳米线、所述第二纳米线、所述第四纳米线和所述第一纳米线按照顺时针方向分布于方形结构的顶角处。
所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。
下面以第一晶体管101为例对晶体管的具体结构进行说明。在所述第一晶体管101中，所述第一栅极环绕所述第一纳米线设置，并且所述第一源极和所述第一漏极设置于所述第一栅极两侧的所述第一纳米线中。
所述第一源极可以通过执行离子注入的方法形成。其中，所述离子注入的能量、剂量以及深度均可以根据实际需要进行选择，并不局限于某一数值范围。
可选地，所述注入的离子能量为1kev-10kev，注入的离子剂量为5×10 14-5×10 16原子/cm 2。
所述第一晶体管101包括第一栅极、第一沟道以及第一栅极介电层；所述第一栅极介电层设置于所述第一沟道与所述第一栅极之间，所述第一栅极介电层可以选用常规的材料。
所述第一栅极包含但不限于硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×10 18到大约1×10 22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。在本申请的一实施例中，所述第一栅极选用多晶硅。
所述第一栅极环绕所述第一沟道设置，所述第一沟道为所述第一纳米线的一部分。
其中，所述第一纳米线可以为MOS 2或无定型硅中的一种，但并不局 限于所述示例。
所述第一栅极上方的所述第一纳米线中形成有第一漏极。即在所述第一沟道的上方中形成有漏极。具体地，通过执行离子注入的方法，对所述第一纳米线进行掺杂，进而形成第一漏极。
其中，所述第二晶体管102、第三晶体管103、第四晶体管104、第六晶体管106和第五晶体管105的结构可以参照第一晶体管101的相关描述，除了器件类型不同，其他结构设置相同。
在本申请中所述晶体管分布于不同层中，其中所述第一晶体管101和第三晶体管103形成于同一层，所述第二晶体管102、第四晶体管104、第六晶体管106和第五晶体管105形成于所述第一晶体管101和第三晶体的上一层中。
下面对各个晶体管之间的相互连接关系进行详细的说明。在本申请中，在所述衬底上由下至上依次形成有第一层、第二层、第三层、第四层和第五层。
首先，如图1所示，在所述第一层中形成有第一连接结构107，所述第一连接结构107的一端与所述第一源极连接，所述第一连接结构107的另一端与所述第三源极连接。
在所述第五层中形成有第四连接结构111，所述第四连接结构111的一端与所述第二漏极连接，所述第四连接结构111的另一端与所述第四漏极连接。
其中，所述第一连接结构107和所述第四连接结构111位于不同层中，两者在水平面上的投影可以重叠，即两者形状完全相同。
可选地，所述第一连接结构107和所述第四连接结构111如图4所示，均包括两个横向设置连接部和竖向设置的连接部，通过所述横向设置连接部和竖向设置的连接部实现上述连接功能。
所述第一连接结构107和所述第四连接结构111可以选用常规的导电材料，例如常规的金属材料铜等。
在所述第二层中形成有与所述第一栅极连接并向所述第四纳米线方向延伸的第一栅极延伸部108；以及在所述第二层中形成有与所述第三栅极连接并向所述第三纳米线方向延伸的第三栅极延伸部114。
其中，所述第一栅极延伸部108与所述第一栅极一体设置，用于后续将第一栅极引出电连接。可选地，所述第一栅极延伸部108例如可以为栅极焊盘等。类似地，所述第三栅极延伸部114与所述第三栅极一体设置， 用于后续将第三栅极引出电连接。可选地，所述第三栅极延伸部114例如可以为栅极焊盘等。
如图2所示，在所述第三层中形成有第二连接结构112和第三连接结构113，所述第二连接结构112分别与所述第二源极和第五源极连接，所述第三连接结构113分别与所述第四源极和所述第六漏极连接。
所述第三层中还形成有与所述第二连接结构112连接的第一连接延伸部，所述第一连接延伸部向所述第三纳米线和所述第二纳米线之间的区域延伸；以及所述第三层中还形成有与所述第三连接结构113连接的第二连接延伸部，所述第二连接延伸部向所述第一纳米线和所述第四纳米线之间的区域延伸。
所述第二连接结构112与所述第一连接延伸部可以一体设置，选用常规的导电材料。所述第三连接结构113与所述第二连接延伸部可以一体设置，选用常规的导电材料。
如图3所示，在所述第四层中形成有与所述第二栅极连接并向所述第四纳米线方向延伸的第二栅极延伸部109；以及在所述第四层中形成有与所述第四栅极连接并向所述第三纳米线方向延伸的第四栅极延伸部110。
其中，所述第二栅极延伸部109与所述第二栅极一体设置，用于后续将第二栅极引出电连接。可选地，所述第二栅极延伸部109例如可以为栅极焊盘等。类似地，所述第四栅极延伸部110与所述第四栅极一体设置，用于后续将第四栅极引出电连接。可选地，所述第四栅极延伸部110例如可以为栅极焊盘等。
此外，所述存储器件还包括第一通孔和第二通孔，所述第一通孔的一端连接所述第一栅极延伸部108，所述第一通孔的另一端连接所述第二栅极延伸部109；所述第二通孔的一端连接所述第三栅极延伸部114，所述第二通孔的另一端连接所述第三栅极延伸部114。
其中，所述第一通孔和第二通孔可以为常规的通孔、插塞和硅通孔中的至少一种。
所述第一通孔和第二通孔贯穿所述第三层，并且在第三层中所述第一连接延伸部与所述第二通孔连接，为所述第一存储节点；所述第二连接延伸部与所述第一通孔连接，为所述第二存储节点。
本申请中所述存储器件中形成有垂直于衬底的垂直纳米线，以所述垂直的纳米线为沟道，晶体管的栅极环绕纳米线设置，通过所述设置提供了高集成度，从而使每单位面积更多器件的数量。
本发明的第二方面还提供了一种电子装置，其包括层神经网络权重存储器件，该层神经网络权重存储器件为前述实施例一中的层神经网络权重存储器件，或根据实施例二所述的层神经网络权重存储器件的制备方法所制得的层神经网络权重存储器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体的中间产品，例如：具有该集成电路的手机主板等。
其中，图5示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的所述存储器件，至少包括：
衬底；
第一纳米线、第二纳米线、第三纳米线以及第四纳米线，形成于所述衬底上并垂直于所述衬底；
第一类型的第一晶体管的第一栅极和第二类型的第二晶体管的第二栅极分别环绕所述第一纳米线设置；
第一类型的第三晶体管的第三栅极和第二类型的第四晶体管的第四栅极分别环绕所述第二纳米线设置；
第一类型的第五晶体管的第五栅极环绕所述第三纳米线设置；
第一类型的第六晶体管的第六栅极环绕所述第四纳米线设置；
其中，所述第一晶体管的第一漏极和所述第二晶体管的第二源极连接至第一存储节点，所述第三晶体管的第三漏极和所述第四晶体管的第四源极连接至第二存储节点，所述第一晶体管的第一栅极和所述第二晶体管的第二栅极连接至所述第二存储节点，所述第三晶体管的第三栅极和所述第四晶体管的第四栅极连接至所述第一存储节点，所述第一晶体管的第一源极和所述第三晶体管的第三源极连接，所述第二晶体管的第二漏极和所述第四晶体管的第四漏极连接，所述第五晶体管的第五源极连接至所述第一存储节点，所述第六晶体管的第六漏极连接至所述第二存储节点。
本申请所述电子装置由于采用了前文所述的存储器件，因此具有存储器件的所有优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例 范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

  1. 一种存储器件，其特征在于，所述存储器件至少包括：
    衬底；
    第一纳米线、第二纳米线、第三纳米线以及第四纳米线，形成于所述衬底上并垂直于所述衬底；
    第一类型的第一晶体管的第一栅极和第二类型的第二晶体管的第二栅极分别环绕所述第一纳米线设置；
    第一类型的第三晶体管的第三栅极和第二类型的第四晶体管的第四栅极分别环绕所述第二纳米线设置；
    第一类型的第五晶体管的第五栅极环绕所述第三纳米线设置；
    第一类型的第六晶体管的第六栅极环绕所述第四纳米线设置；
    其中，所述第一晶体管的第一漏极和所述第二晶体管的第二源极连接至第一存储节点，所述第三晶体管的第三漏极和所述第四晶体管的第四源极连接至第二存储节点，所述第一晶体管的第一栅极和所述第二晶体管的第二栅极连接至所述第二存储节点，所述第三晶体管的第三栅极和所述第四晶体管的第四栅极连接至所述第一存储节点，所述第一晶体管的第一源极和所述第三晶体管的第三源极连接，所述第二晶体管的第二漏极和所述第四晶体管的第四漏极连接，所述第五晶体管的第五源极连接至所述第一存储节点，所述第六晶体管的第六漏极连接至所述第二存储节点。
  2. 根据权利要求1所述的存储器件，其特征在于，所述第五晶体管的第五漏极连接至第一位线，所述第六晶体管的第六源极连接至第二位线，所述第五晶体管的第五栅极与第二字线，所述第六晶体管的第六栅极与第一字线连接。
  3. 根据权利要求2所述的存储器件，其特征在于，所述第一源极和所述第一漏极设置于所述第一栅极两侧的所述第一纳米线中；和/或
    所述第二源极和所述第二漏极设置于所述第二栅极两侧的所述第一纳米线中；和/或
    所述第三源极和所述第三漏极设置于所述第三栅极两侧的所述第二纳米线中；和/或
    所述第四源极和所述第四漏极设置于所述第四栅极两侧的所述第二纳米线中；和/或
    所述第五源极和所述第五漏极设置于所述第五栅极两侧的所述第三 纳米线中；和/或
    所述第六源极和所述第六漏极设置于所述第六栅极两侧的所述第四纳米线中。
  4. 根据权利要求1所述的存储器件，其特征在于，所述第三纳米线、所述第二纳米线、所述第四纳米线和所述第一纳米线按照顺时针方向分布于方形结构的顶角处。
  5. 根据权利要求1至4之一所述的存储器件，其特征在于，在所述衬底上形成有第一层，在所述第一层中形成有第一连接结构，所述第一连接结构的一端与所述第一源极连接，所述第一连接结构的另一端与所述第三源极连接。
  6. 根据权利要求5所述的存储器件，其特征在于，在所述第一层上形成有第二层，在所述第二层中形成有与所述第一栅极连接并向所述第四纳米线方向延伸的第一栅极延伸部；以及
    在所述第二层中形成有与所述第三栅极连接并向所述第三纳米线方向延伸的第三栅极延伸部。
  7. 根据权利要求6所述的存储器件，其特征在于，在所述第二层上形成有第三层，在所述第三层中形成有第二连接结构和第三连接结构，所述第二连接结构分别与所述第二源极和第五源极连接，所述第三连接结构分别与所述第四源极和所述第六漏极连接。
  8. 根据权利要求7所述的存储器件，其特征在于，所述第三层中还形成有与所述第二连接结构连接的第一连接延伸部，所述第一连接延伸部向所述第三纳米线和所述第二纳米线之间的区域延伸；以及
    所述第三层中还形成有与所述第三连接结构连接的第二连接延伸部，所述第二连接延伸部向所述第一纳米线和所述第四纳米线之间的区域延伸。
  9. 根据权利要求8所述的存储器件，其特征在于，在所述第三层上还形成有第四层，在所述第四层中形成有与所述第二栅极连接并向所述第四纳米线方向延伸的第二栅极延伸部；以及
    在所述第四层中形成有与所述第四栅极连接并向所述第三纳米线方向延伸的第四栅极延伸部。
  10. 根据权利要求9所述的存储器件，其特征在于，在所述第四层上还形成有第五层，在所述第五层中形成有第四连接结构，所述第四连接结 构的一端与所述第二漏极连接，所述第四连接结构的另一端与所述第四漏极连接。
  11. 根据权利要求10所述的存储器件，其特征在于，所述存储器件还包括第一通孔和第二通孔，所述第一通孔的一端连接所述第一栅极延伸部，所述第一通孔的另一端连接所述第二栅极延伸部；
    所述第二通孔的一端连接所述第三栅极延伸部，所述第二通孔的另一端连接所述第三栅极延伸部。
  12. 根据权利要求11所述的存储器件，其特征在于，所述第一连接延伸部与所述第二通孔连接，所述第二连接延伸部与所述第一通孔连接。
  13. 根据权利要求1所述的存储器件，其特征在于，所述第二漏极和所述第四漏极连接至电源线，所述第一源极和所述第三源极连接至接电线。
  14. 一种电子装置，其特征在于，所述电子装置包括权利要求1至13之一所述的存储器件。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241521A (zh) * 2013-06-18 2014-12-24 北京大学 存储阵列及其操作方法和制造方法
CN106158867A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20180122793A1 (en) * 2016-10-28 2018-05-03 Synopsys, Inc. Memory cells including vertical nanowire transistors
US20180374857A1 (en) * 2017-06-27 2018-12-27 Globalfoundries Inc. Vertical sram structure
CN110634870A (zh) * 2019-09-23 2019-12-31 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990372B (zh) * 2015-02-17 2019-04-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241521A (zh) * 2013-06-18 2014-12-24 北京大学 存储阵列及其操作方法和制造方法
CN106158867A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20180122793A1 (en) * 2016-10-28 2018-05-03 Synopsys, Inc. Memory cells including vertical nanowire transistors
US20180374857A1 (en) * 2017-06-27 2018-12-27 Globalfoundries Inc. Vertical sram structure
CN110634870A (zh) * 2019-09-23 2019-12-31 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备

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