WO2022102424A1 - 固体撮像素子およびその製造方法 - Google Patents

固体撮像素子およびその製造方法 Download PDF

Info

Publication number
WO2022102424A1
WO2022102424A1 PCT/JP2021/039805 JP2021039805W WO2022102424A1 WO 2022102424 A1 WO2022102424 A1 WO 2022102424A1 JP 2021039805 W JP2021039805 W JP 2021039805W WO 2022102424 A1 WO2022102424 A1 WO 2022102424A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench
insulating film
film
substrate
solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2021/039805
Other languages
English (en)
French (fr)
Inventor
慎一 吉田
良治 蓮見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to US18/251,879 priority Critical patent/US12598830B2/en
Publication of WO2022102424A1 publication Critical patent/WO2022102424A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H10F39/182—Colour image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/805—Coatings
    • H10F39/8057—Optical shielding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/806—Optical elements or arrangements associated with the image sensors
    • H10F39/8063—Microlenses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment

Definitions

  • the present disclosure relates to a solid-state image sensor and a method for manufacturing the same.
  • the system control unit 45 is composed of a timing generator or the like that generates various timing signals, and the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, or the like is based on the various timing signals generated by the timing generator. Drive control is performed.
  • a fixed charge film 232 and a pixel separation film 233 are provided on the second surface F2 of the semiconductor substrate 218, and a light-shielding film 214 is further provided on the fixed charge film 232.
  • the light-shielding film 214 is provided along the trench TR so as to overlap the trench TR when viewed from above the second surface F2 (that is, in the Z direction).
  • the light-shielding film 214 is made of a metal material having a high light-shielding property.
  • the sacrificial film 302 is isotropically etched and removed by using a hard mask 303 as a mask and using a CDE (Chemical Dry Etching) method or the like. At this time, since the side wall of the trench TR is covered with the insulating film 301, it is not etched.
  • CDE Chemical Dry Etching
  • the end portion of the pixel separation film 233 on the first surface F1 side is not exposed from the side surface S234 of the element separation film 234, and the pixel separation film 233 is depleted. It is separated from the layer 300.
  • the thermal oxide film 311 of the trench TR2 is not removed. Therefore, the surface of the substrate 218 having a high interface state density caused by the removal of the thermal oxide film 311 is not exposed on the side surface S234 of the element separation film 234. Further, the pixel separation membrane 233 does not come into contact with the depletion layer 300. As a result, the junction leak can be suppressed, and the dark current and the inflow of electric charge into the floating diffusion FD can be suppressed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Element Separation (AREA)

Abstract

［課題］画素におけるランダムノイズを低減し、隣接する画素間におけるクロストークを抑制することができる固体撮像素子を提供する。 ［解決手段］本開示による固体撮像素子は、基板と、基板内に設けられた複数の光電変換部と、複数の光電変換部のうち互いに隣接する複数の光電変換部の間に設けられ、基板の第１面と該第１面とは反対側の第２面との間を貫通するトレンチの内壁に設けられた固定電荷を有する第１絶縁膜と、トレンチ内において第１絶縁膜の内側に設けられている第２絶縁膜と、基板の第１面上に設けられた少なくとも１つのトランジスタと、第１面から見たときに、トレンチの両側あるいは該トレンチ上に沿って設けられている第３絶縁膜とを備える。

Description

固体撮像素子およびその製造方法
　本開示は、固体撮像素子およびその製造方法に関する。
　固体撮像素子において、隣接する複数の画素が貫通トレンチによって物理的に分離されている場合がある。このような貫通トレンチの側壁には、固定電荷膜が形成されており、固定電荷膜は、貫通トレンチの側壁周辺に電荷蓄積領域を誘起する。
　しかし、この電荷蓄積領域が画素のトランジスタのソース拡散層またはドレイン拡散層に接触すると、高濃度のＰＮ接合部が形成され、このＰＮ接合が強電界を発生する。この強電界は、暗電流を発生させ、ランダムノイズの原因となる。
　また、画素トランジスタの形成前に貫通トレンチを形成する場合、貫通トレンチを埋め込む材料は、画素トランジスタの形成工程における高温処理に耐え得る耐熱性の材料である必要がある。このため、耐熱性の低い金属材料を用いることができず、耐熱性の高いポリシリコン、シリコン窒化膜、シリコン酸化膜等を用いる必要がある。しかし、ポリシリコン、シリコン窒化膜、シリコン酸化膜等は、遮光性が低いため、隣接する画素間において光が漏洩しクロストークの原因となる。
国際特許公開第２０１９／０９３１５０号公報
　画素におけるランダムノイズを低減し、隣接する画素間における光の漏洩を抑制することができる固体撮像素子を提供する。
　本開示の一側面の固体撮像素子は、基板と、基板内に設けられた複数の光電変換部と、複数の光電変換部のうち互いに隣接する複数の光電変換部の間に設けられ、基板の第１面と該第１面とは反対側の第２面との間を貫通するトレンチの内壁に設けられた固定電荷を有する第１絶縁膜と、トレンチ内において第１絶縁膜の内側に設けられている第２絶縁膜と、基板の第１面上に設けられた少なくとも１つのトランジスタと、第１面から見たときに、トレンチの両側あるいは該トレンチ上に沿って設けられている第３絶縁膜とを備える。
　第３絶縁膜は、第１電荷膜に隣接する基板の表面に形成される電荷誘起層とトランジスタのソースまたはドレインとの間に介在する。
　電荷誘起層は、第１導電型の高濃度電荷層であり、トランジスタのソースまたはドレインは、第２導電型の高濃度不純物拡散層である。
　電荷誘起層は、第１導電型不純物拡散層である。
　第３絶縁膜は、第１面側において第１および第２絶縁膜の端部を被覆している。
　第１および第２絶縁膜の第１面側の端部は、第３絶縁膜を貫通している。
　基板の第１面上に設けられ、トランジスタに電気的に接続された配線層と、基板の第２面上に設けられたレンズとをさらに備える。
　トレンチ内において第２絶縁膜の内側に設けられている遮光膜をさらに備える。
　第３絶縁膜は、第１面に対して垂直方向から基板を見たときに、第１および第２絶縁膜に重複している。
　第１面に対して略垂直方向から基板を見たときに、第３絶縁膜の幅は、トレンチの幅よりも大きい。
　第１面に対して略垂直方向から基板を見たときに、第３絶縁膜の幅は、トレンチの両側にある電荷誘起層の幅よりも大きい。
　第３絶縁膜の第１面からの深さは、第３絶縁膜に隣接するトランジスタの拡散層の深さよりも深い。
　本開示の一側面の固体撮像素子の製造方法は、基板内に複数の光電変換部を形成し、基板の第１面において、複数の光電変換部のうち互いに隣接する光電変換部の間に第３絶縁膜を形成し、隣接する複数の光電変換部の間に、基板の第１面と該第１面とは反対側の第２面との間を貫通するトレンチを形成し、トレンチの内壁に固定電荷を有する第１絶縁膜を形成し、トレンチ内において第１絶縁膜の内側に第２絶縁膜を形成し、基板の第１面上に少なくとも１つのトランジスタを形成することを具備する。
　トレンチの内壁に第１導電型の不純物を導入し、該トレンチの内壁に電荷誘起層を形成することをさらに具備する。
　トレンチは、第３絶縁膜を貫通する。
　本開示の一側面の固体撮像素子は、基板と、基板内に設けられた複数の光電変換部と、複数の光電変換部のうち互いに隣接する複数の光電変換部の間に設けられ、基板の第１面と該第１面とは反対側の第２面との間を貫通するトレンチ内に設けられた第２絶縁膜と、基板の第１面上に設けられ、第１面から見たときに、トレンチの両側あるいは該トレンチ上に沿って設けられた、第２絶縁膜よりも幅の広い第３絶縁膜と、基板の第１面上に設けられ、第３絶縁膜の側面に接する不純物拡散層とを備え、第２絶縁膜は、第３絶縁膜の側面から露出されていない。
　第２絶縁膜と第３絶縁膜との界面は、第３絶縁膜内にある。
　第２絶縁膜と第３絶縁膜との界面は、トレンチ内にある。
　第２絶縁膜は、複数の部分膜を含む積層膜である。
　複数の部分膜は、固定電荷膜、低屈折率膜、酸化膜、金属膜のいずれかである。
　第２絶縁膜内に空洞がある。
　固体撮像素子は、基板の第１面上に設けられ、不純物拡散層に電気的に接続された配線層と、基板の第２面上に設けられたレンズとをさらに備える。
　本開示の一側面の固体撮像素子の製造方法は、基板内に複数の光電変換部を形成し、複数の光電変換部のうち互いに隣接する光電変換部の間に、基板の第１面から該第１面とは反対側の第２面へ延伸するトレンチを形成し、トレンチ内に犠牲膜を形成し、基板の第１面において、第１面から見たときに、トレンチの両側あるいは該トレンチ上に沿ってトレンチよりも幅の広い第３絶縁膜を形成し、基板の第２面側からトレンチ内の犠牲膜を除去し、基板の第２面側からトレンチ内に第２絶縁膜を形成することを具備する。
　犠牲膜を除去する際に、第３絶縁膜の側面までトレンチが広がらないように第３絶縁膜の上部を除去し、第２絶縁膜を形成する際に、第２絶縁膜は、第３絶縁膜の側面から露出されないように形成される。
　犠牲膜の形成後、基板の第１面側から犠牲膜の一部を除去して該犠牲膜の上面を第１面よりも低下させ、第３絶縁膜の形成の際に、犠牲膜の上面を第３絶縁膜の底面よりも下方のトレンチ内まで低下させ、記基板の第２面側から犠牲膜を除去し、基板の第２面側からトレンチ内に第２絶縁膜を形成する。
本開示の電子機器の一例である撮像装置の構成例を示すブロック図。 撮像素子の構成例を示すブロック図。 画素アレイ部を構成する複数の画素のうち１つの画素の構成例を示す平面図。 画素の構成例を示す等価回路図。 本実施形態による画素の構成例を示す断面図。 画素を第２面から見たレイアウトの一例を示す平面図。 第１実施形態の固体撮像素子の製造方法の一例を示す断面図。 第１実施形態の固体撮像素子の製造方法の一例を示す断面図。 第１実施形態の固体撮像素子の製造方法の一例を示す断面図。 第１実施形態の固体撮像素子の製造方法の一例を示す断面図。 第１実施形態の固体撮像素子の製造方法の一例を示す断面図。 第１実施形態の固体撮像素子の製造方法の一例を示す断面図。 第１実施形態の固体撮像素子の製造方法の一例を示す断面図。 第２実施形態による画素の構成例を示す断面図。 第３実施形態による画素の構成例を示す断面図。 第４実施形態による画素の構成例を示す断面図。 第５実施形態による画素の構成例を示す断面図。 第６実施形態による画素の構成例を示す断面図。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図。 撮像部の設置位置の例を示す図。 第７実施形態による画素の部分的な構成例を示す断面図。 第７実施形態の固体撮像素子の製造方法の一例を示す断面図。 図２２に続く製造方法の一例を示す断面図。 図２３に続く製造方法の一例を示す断面図。 図２４に続く製造方法の一例を示す断面図。 図２５に続く製造方法の一例を示す断面図。 第８実施形態による画素の部分的な構成例を示す断面図。 第８実施形態の固体撮像素子の製造方法の一例を示す断面図。 図２８に続く製造方法の一例を示す断面図。 図２９に続く製造方法の一例を示す断面図。 図３０に続く製造方法の一例を示す断面図。 図３１に続く製造方法の一例を示す断面図。 図３２に続く製造方法の一例を示す断面図。 第９実施形態による画素の部分的な構成例を示す断面図。 第１０実施形態の変形例による画素の部分的な構成例を示す断面図。 第１１実施形態による画素の部分的な構成例を示す断面図。 第１１実施形態による画素の部分的な構成例を示す断面図。 第１１実施形態による画素の部分的な構成例を示す断面図。 第１１実施形態による画素の部分的な構成例を示す断面図。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
　（第１実施形態）
　図１は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図１に示すように、撮像装置１０は、レンズ群１１等を含む光学系、撮像素子１２、カメラ信号処理部であるＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８等を有している。ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８は、バスライン１９を介して相互に接続された構成となっている。ＣＰＵ２０は、撮像装置１０内の各部を制御する。
　レンズ群１１は、被写体からの入射光（像光）を取り込んで撮像素子１２の撮像面上に結像する。撮像素子１２は、レンズ群１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１２として、以下に説明する画素を含む撮像素子（イメージセンサ）を用いることができる。
　表示部１５は、液晶表示部や有機ＥＬ(electro luminescence)表示部等のパネル型表示部からなり、撮像素子１２で撮像された動画または静止画を表示する。記録部１６は、撮像素子１２で撮像された動画または静止画を、ＨＤＤ(Hard Disk Drive)、ＳＳＤ(Solid State Drive)等の記録媒体に記録する。
　操作系１７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１８は、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、及び、操作系１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　図２は、撮像素子１２の構成例を示すブロック図である。撮像素子１２は、被写体を撮像し、撮像画像を電気信号として得るＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサでよい。撮像素子１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５で構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
　画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
　画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに第１信号線としての垂直信号線ＶＳＬ）が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。　
　撮像素子１２はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、撮像素子１２とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも良いし、撮像素子１２と同じ基板上に搭載してもよい。
　垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
　読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
　この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
　垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線ＶＳＬの各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線ＶＳＬを通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部４３または信号処理部４８は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、ＡＤ（アナログ－デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
　水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
　システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、　カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
　信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
　図３は、画素アレイ部４１を構成する複数の画素のうち１つの画素１００の構成例を示す平面図である。図４は、画素１００の構成例を示す等価回路図である。画素アレイ部４１は、例えば、アレイ状に二次元配置された複数の画素１００を有する。各画素１００は、入射光を光電変換し、撮像画像の画素信号を出力する。
　画素１００は、フォトダイオード（ＰＤ）２１９、転送トランジスタ（ＴＧ）１１２、リセットトランジスタ（ＲＳＴ）１１３、増幅トランジスタ（ＡＭＰ）１１４、および選択トランジスタ（ＳＥＬ）１１５を有する。なお、トランジスタおよびフォトダイオード２１９以外の領域には、例えば、他の画素と電気的に分離するために素子分離領域が設けられている。素子分離領域は、絶縁膜により構成される。電子読出しの場合、ｐ型領域によって素子分離領域を形成してもよい。トランジスタ１１２～１１５は、ｎ型トランジスタでもよく、ｐ型トランジスタでもよい。ここでは、トランジスタ１１２～１１５は、ｎ型トランジスタとして説明する。
　フォトダイオード２１９は、受光した光をその光量に応じた量の電荷（ここでは、電子）に光電変換してその電荷を蓄積する。フォトダイオード２１９のアノードは画素領域のグランドに接続され、カソードは転送トランジスタ１１２を介して浮遊拡散領域としてのフローティングディフュージョンＦＤに接続される。尚、フォトダイオード２１９のカソードが画素領域の電源（画素電源）に接続され、アノードが転送トランジスタ１１２を介してフローティングディフュージョンＦＤに接続されてもよい。この場合、画素１００は、電荷を正孔として読み出す方式となる。
　転送トランジスタ１１２は、フォトダイオード２１９からの光電荷の読み出しを制御する。転送トランジスタ１１２の一端としてのソースはフォトダイオード２１９のカソードに接続されている。転送トランジスタ１１２の他端としてのドレインは、フローティングディフュージョンＦＤに接続されている。また、転送トランジスタ１１２のゲートには、転送制御信号が供給される。フォトダイオード２１９からの電荷の読み出しは、この転送制御信号により制御される。例えば、転送制御信号（すなわち、転送トランジスタ１１２のゲート電位）がロウレベルである場合、転送トランジスタ１１２はオフ状態（非導通状態）となり、フォトダイオード２１９から電荷は転送されない。転送制御信号（すなわち、転送トランジスタ１１２のゲート電位）がハイレベルである場合、転送トランジスタ１１２はオン状態（導通状態）となり、フォトダイオード２１９に蓄積された電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤは、電荷を一時的に蓄積可能な拡散層であり、半導体基板２１８の表面領域に設けられている。　
　リセットトランジスタ１１３は、画素１００内の電荷をリセットする。リセット動作は、例えば、フォトダイオード２１９やフローティングディフュージョンＦＤの電荷（例えば電子）を電源ＶＤＤへ排除する動作、あるいは、ホールをグランドに排除する動作である。リセットトランジスタ１１３のドレインは電源ＶＤＤに接続され、リセットトランジスタ１１３のソースはフローティングディフュージョンＦＤに接続され、フローティングディフュージョンＦＤを介して転送トランジスタ１１２のドレインに接続されている。即ち、リセットトランジスタ１１３は、転送トランジスタ１１２のドレインと電源ＶＤＤとの間に接続されている。また、リセットトランジスタ１１３のゲートには、リセット制御信号が供給される。画素１００内の電荷のリセットは、このリセット制御信号により制御される。例えば、リセット制御信号（すなわち、リセットトランジスタ１１３のゲート電位）がロウレベルである場合、リセットトランジスタ１１３は、オフ状態となり、リセットは行われない。リセット制御信号（すなわち、リセットトランジスタ１１３のゲート電位）がハイレベルである場合、リセットトランジスタ１１３は、オン状態となり、画素１００内の電荷を電源ＶＤＤへ排除し、フローティングディフュージョンＦＤおよびフォトダイオード２１９をリセットする。
　増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電圧に応じた導通状態となる。増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電圧変化を増幅し、電気信号（アナログ信号）として選択トランジスタ１１５を介して垂直信号線ＶＳＬへ出力する。即ち、増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電圧を読み出す読み出し回路として機能する。増幅トランジスタ１１４のゲートは、フローティングディフュージョンＦＤに接続されている。増幅トランジスタ１１４のドレインはソースフォロワ電源電圧（ＶＤＤ）に接続され、ソースは選択トランジスタ１１５のドレインに接続されている。即ち、増幅トランジスタ１１４は、電源（ＶＤＤ）と垂直信号線ＶＳＬとの間に接続されている。例えば、増幅トランジスタ１１４は、リセットされた状態のフローティングディフュージョンＦＤの電位に対応するリセットレベル（Ｐ相）の電圧を選択トランジスタ１１５に出力する。また、増幅トランジスタ１１４は、フォトダイオード２１９からの信号電荷を蓄積したフローティングディフュージョンＦＤの電位に対応するデータレベル（Ｄ相）の電圧を選択トランジスタ１１５に出力する。
　選択トランジスタ１１５は、増幅トランジスタ１１４から垂直信号線ＶＳＬへの電気信号の出力を制御する。選択トランジスタ１１５のゲートは、図２の画素駆動線４６に接続されており、選択制御信号を受ける。選択トランジスタ１１５のドレインは増幅トランジスタ１１４のソースに接続され、選択トランジスタ１１５のソースは第１信号線としての垂直信号線ＶＳＬに接続されている。即ち、選択トランジスタ１１５は、増幅トランジスタ１１４と垂直信号線ＶＳＬとの間に接続されている。増幅トランジスタ１１４および選択トランジスタ１１５は、電源ＶＤＤと垂直信号線ＶＳＬとの間に直列に接続されている。また、選択トランジスタ１１５は、増幅トランジスタ１１４から垂直信号線ＶＳＬへの電気信号の出力を選択制御信号に基づいて制御する。例えば、画素１００が非選択の場合、選択制御信号（すなわち、選択トランジスタ１１５のゲート電位）は、ロウレベルである。この場合、選択トランジスタ１１５は、オフ状態となり、増幅トランジスタ１１４からのリセットレベルまたはデータレベルの電気信号を垂直信号線ＶＳＬに出力しない。画素１００が選択された場合、選択制御信号（すなわち、選択トランジスタ１１５のゲート電位）はハイレベルとなる。この場合、選択トランジスタ１１５は、オン状態となり、増幅トランジスタ１１４を垂直信号線ＶＳＬに電気的に接続してフローティングディフュージョンＦＤの電圧に応じた電気信号を垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬは、画素１００の外にあるＡ／Ｄ変換回路に接続されており、Ａ／Ｄ変換回路に電気信号を転送する。Ａ／Ｄ変換回路は、リセットレベルおよびデータレベルの電気信号をＡＤ変換する。カラム処理部４３または信号処理部は、デジタル信号へ変換された電気信号をＣＤＳ処理する。
　以上のように、各画素１００は、入射光に応じた電気信号を垂直信号線ＶＳＬへ出力することができる。
　次に、画素１００の構造を説明する。
　図５は、本実施形態による画素１００の構成例を示す断面図である。図６は、画素１００を第２面Ｆ２から見たレイアウトの一例を示す平面図である。図５は、図６のＡ－Ａに沿った断面に対応する。
　図５に示すように、画素１００は、半導体基板２１８と、フォトダイオード（ＰＤ）２１９と、電荷誘起層２２０と、固定電荷膜２３２と、画素分離膜２３３と、素子分離膜２３４と、遮光膜２１４と、平坦化膜２１３、カラーフィルタ２１２と、オンチップレンズ（ＯＣＬ）２１１と、トランジスタ２５０と、配線２６１と、層間絶縁膜２６２とを備えている。尚、画素１００は、カラーフィルタ２１２およびオンチップレンズ（ＯＣＬ）２１１を有しない場合もある。
　半導体基板２１８は、例えば、シリコン基板である。半導体基板２１８は、第１面Ｆ１と、第１面Ｆ１とは反対側にある第２面Ｆ２とを有している。半導体基板２１８には、例えば、ｎ型半導体領域およびｐ型半導体領域からなるフォトダイオード２１９が設けられている。フォトダイオード２１９は、第２面Ｆ２のオンチップレンズ２１１等を通過してきた入射光を電荷（例えば、電子）に変換する光電変換部である。フォトダイオード２１９は、光電変換された電荷をｎ型半導体領域に蓄積する電荷蓄積領域としても機能する。フォトダイオード２１９は、固定電荷膜２３２および画素分離膜２３３によって画素１００ごとに分離されており、画素１００ごとに光電変換を行う。フォトダイオード２１９は、半導体基板２１８の第２面Ｆ２側にｐ型半導体領域を有する。
　図６に示すように、固定電荷膜２３２および画素分離膜２３３は、第１面Ｆ１または第２面Ｆ２に対して略垂直方向（Ｚ方向）から見たときに、隣接する複数の画素１００間に介在しており、格子状に設けられている。固定電荷膜２３２および画素分離膜２３３は、互いに隣接する複数の光電変換部の間に設けられる。固定電荷膜２３２および画素分離膜２３３は、画素１００ごとにフォトダイオード２１９を区画し、各画素１００のフォトダイオード２１９を電気的および光学的に分離している。尚、図６の画素１００が四方に繰り返し配列されることによって図２の画素アレイ部４１が構成されている。
　第１絶縁膜としての固定電荷膜２３２は、半導体基板２１８の第１面Ｆ１と第２面との間を貫通するトレンチＴＲ内に設けられており、トレンチＴＲの内壁を被覆している。トレンチＴＲは、第１面Ｆ１または第２面Ｆ２に対して略垂直方向から見たときに、隣接する複数の画素１００間に設けられており、格子状に画素１００を区画する（図６参照）。従って、固定電荷膜２３２は、トレンチＴＲに沿って設けられ、トレンチＴＲと同様に隣接する画素１００間に設けられる。
　固定電荷膜２３２は、固定電荷を有する絶縁膜であり、例えば、負電荷を有する。固定電荷膜２３２としては、半導体基板２１８上に堆積することにより、固定電荷を発生させてピニングを強化させることが可能な材料が好ましい。固定電荷膜２３２をトレンチＴＲの内壁に設けることによって、電荷（例えば、正電荷）は、固定電荷膜２３２に隣接する半導体基板２１８の表面の電荷誘起層２２０に誘起される。
　固定電荷膜２３２には、例えば、負の電荷を有する高屈折率材料膜または高誘電体膜を用いてもよい。例えば、固定電荷膜２３２には、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）及びチタン（Ｔｉ）のうち少なくとも１つの元素を含む金属酸化物または金属窒化物を用いてよい。また、固定電荷膜２３２には、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）及びイットリウム（Ｙ）のうち少なくとも１つの元素を含む酸化物または窒化物等を用いてもよい。さらに、固定電荷膜２３２には、酸窒化ハフニウム膜または酸窒化アルミニウム膜を用いてもよい。
　固定電荷膜２３２の材料には、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でイオン注入の阻止能力を上げることが可能になる。
　トレンチＴＲの内壁および半導体基板２１８の第２面Ｆ２に負電荷を有する固定電荷膜２３２が設けられている。このため、固定電荷膜２３２に接するトレンチＴＲの内壁および半導体基板２１８の第２面Ｆ２に反転層（ｐ型の電荷誘起層）が形成される。電荷誘起層により、シリコン界面がピンニングされるため、暗電流の発生が抑制される。また、トレンチＴＲを形成するときに、トレンチＴＲの内壁に物理的ダメージが発生し、トレンチＴＲの周辺部でピニング外れが発生する可能性がある。これに対し、本実施形態では、トレンチＴＲの内壁に固定電荷を有する固定電荷膜２３２を設けることにより、ピニング外れを抑制することができる。
　尚、固定電荷膜２３２の成膜方法としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、ＡＬＤ(Atomic Layer Deposition)法等でよい。
　第２絶縁膜としての画素分離膜２３３は、トレンチＴＲ内において固定電荷膜２３２の内側にトレンチＴＲを埋め込むように設けられている。画素分離膜２３３は、トレンチＴＲに沿って設けられ、トレンチＴＲと同様に隣接する画素１００間に設けられる。画素分離膜２３３は、トレンチＴＲを埋め込み、隣接する画素１００間を電気的および光学的に分離している。画素分離膜２３３には、例えば、固定電荷膜２３２とは異なる屈折率を有する材料を用いることが好ましく、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、樹脂などを用いることができる。また、画素分離膜２３３には、例えば、正の固定電荷を持たない、または、正の固定電荷が少ない材料を用いてもよい。
　画素分離膜２３３に絶縁性および遮光性の高い材料を用いることによって、隣接する画素に入射光および信号電荷が漏れ込み難くなる。このため、画素１００間の入射光の漏れ（クロストーク）を抑制することができる。また、飽和電荷量（Ｑｓ）を超えた信号電荷が発生しても、信号電荷が隣接する画素へ漏れることを抑制することができる。
　電荷誘起層２２０は、例えば、ｐ型の高濃度電荷層であり、固定電荷膜２３２の固定電荷（例えば、負電荷）によって誘起された正電荷層である。電荷誘起層２２０は、ｐ型不純物を導入して形成されたｐ型不純物拡散層であってもよい。あるいは、電荷誘起層２２０は、固定電荷膜２３２によって誘起されればよく、ｐ型不純物は必ずしも導入されていなくてもよい（第２実施形態参照）。
　第３絶縁膜としての素子分離膜２３４は、第１面Ｆ１側において固定電荷膜２３２および画素分離膜２３３の端部を被覆している。素子分離膜２３４は、半導体基板２１８の第１面Ｆ１上において、図６に示すようにトランジスタ２５０を形成するためのアクティブエリアＡＡを規定するために設けられており、アクティブエリアＡＡ間を電気的に分離している。第１面Ｆ１に対して略垂直方向に（Ｚ方向に）見たときに、図６に示すように、素子分離膜２３４は、隣接する画素１００間に設けられており、固定電荷膜２３２および画素分離膜２３３に重複している。従って、図６に示すように、第１面Ｆ１上には、素子分離膜２３４が現れており、固定電荷膜２３２および画素分離膜２３３は素子分離膜２３４の下にあり、第１面Ｆ１には現れていない。本実施形態によれば、素子分離膜２３４は、固定電荷膜２３２および画素分離膜２３３の端部を被覆することによって、電荷誘起層２２０とトランジスタ２５０のソースまたはドレインとの間に介在してそれらを分離している。これにより、高濃度のＰ＋電荷を有する電荷誘起層２２０と高濃度のＮ＋電荷を有するソースまたはドレイン拡散層２５２とのｐｎ接合が画素１００内に形成されることを抑制することができる。
　トランジスタ２５０は、半導体基板２１８の第１面Ｆ１上に設けられており、ゲート２５１、ソースおよびドレインの拡散層（以下、単に、拡散層ともいう）２５２を有する。拡散層２５２は、電荷誘起層２２０とは逆導電型のｎ＋型不純物を有する高濃度不純物拡散層である。
　トランジスタ２５０は、図３に示す画素１００を構成するトランジスタの少なくとも１つであり、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、選択トランジスタ１１５のいずれでもよい。
　層間絶縁膜２６２および配線２６１は、第１面Ｆ１上に設けられている。トランジスタ２５０は層間絶縁膜２６２によって被覆されている。配線２６１は、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、選択トランジスタ１１５のいずれかに電気的に接続され、信号電荷に対応する信号電圧を選択トランジスタ１１５から垂直信号線ＶＳＬへ読み出す。
　一方、半導体基板２１８の第２面Ｆ２上には、固定電荷膜２３２および画素分離膜２３３が設けられており、さらにその上に遮光膜２１４が設けられている。遮光膜２１４は、第２面Ｆ２の上方（即ち、Ｚ方向）から見たときに、トレンチＴＲに沿って、トレンチＴＲと重複するように設けられている。遮光膜２１４は、遮光性の高い金属材料で構成されている。例えば、遮光膜２１４には、タングステン、アルミニウム等の単一金属材料、あるいは、アルミニウムとバリアメタル（例えば、チタン、コバルト等）との積層膜、タングステンとバリアメタル（例えば、チタン、コバルト等）との積層膜、アルミニウムとコバルトとの積層膜等を用いることができる。遮光膜２１４は、貫通トレンチＴＲ内に入射光が進入することを抑制し、画素１００におけるランダムノイズを低減させることができる。
　平坦化膜２１３は、第２面Ｆ２上に設けられており、遮光膜２１４を被覆する。平坦化膜２１３の表面は、平坦化されており、カラーフィルタ２１２に平坦面を与える。平坦化膜２１３には、例えば、シリコン酸化膜等の絶縁膜を用いている。平坦化膜２１３およびカラーフィルタ２１２は、光透過性のある材料で構成されている。
　カラーフィルタ２１２は、平坦化膜２１３上に設けられている。カラーフィルタ２１２には、例えば、ＲＧＢ等の特定の色の光を透過させる樹脂等を用いている。
　オンチップレンズ２１１は、カラーフィルタ２１２上に設けられており、入射光を画素１００のフォトダイオード２１９へ集光させる。
　入射光は、第２面Ｆ２から画素１００のフォトダイオード２１９へ入射する。本実施形態による固体撮像素子は、トランジスタ２５０および配線２６１が設けられた第１面（表面）Ｆ１とは反対側の第２面（裏面）Ｆ２側から光を取り込むため、裏面照射型ＣＩＳ（Complementary Metal Oxide Semiconductor Image Sensor）である。ただし、本技術は、表面照射型ＣＩＳに適用してもよい。
　入射光は、オンチップレンズ２１１、カラーフィルタ２１２および平坦化膜２１３を介してフォトダイオード２１９へ入り、フォトダイオード２１９において光電変換される。　
　フォトダイオード２１９のアノードは接地されており、正電荷（ホール）はグランドへ排除され、負電荷（電子）はフォトダイオード２１９に蓄積される。フォトダイオード２１９に蓄積された電子は、転送トランジスタ等を介して読み出され、電気信号として、図３の垂直信号線ＶＳＬに出力される。
　このように、本実施形態によれば、素子分離膜２３４は、第１面Ｆ１に対して略垂直方向から見たときに、トレンチＴＲの両側に沿って設けられている。また、素子分離膜２３４は、第１面Ｆ１に対して略垂直方向から見たときに、トレンチＴＲ上に、トレンチＴＲに重複するように設けられている。これにより、高濃度のＰ＋電荷を有する電荷誘起層２２０と高濃度のＮ＋電荷を有する拡散層２５２とで構成される高濃度ｐｎ接合が画素１００内に形成されることを抑制することができる。
　もし、素子分離膜２３４がトレンチＴＲ、固定電荷膜２３２および画素分離膜２３３の端部を被覆していない場合、図５の電荷誘起層２２０が第１面Ｆ１まで形成される。この場合、電荷誘起層２２０と拡散層２５２とが高濃度ｐ＋電荷層と高濃度ｎ＋拡散層とからなる高濃度ｐｎ接合を構成する。高濃度ｐｎ接合がある場合、この高濃度ｐｎ接合において高電界が発生し、暗電流の原因となる。暗電流は、画素１００のランダムノイズの原因となり、固定電荷膜２３２のピニングによる暗電流の抑制効果が薄れてしまう。
　これに対し、本実施形態では、素子分離膜２３４が、貫通トレンチＴＲに沿って、固定電荷膜２３２および画素分離膜２３３の端部を被覆する。素子分離膜２３４は、電荷誘起層２２０とトランジスタ２５０のソースおよびドレイン拡散層２５２との間を絶縁分離している。これにより、高濃度のｐｎ接合が形成されること抑制し、高電界の発生を抑制する。その結果、暗電流が抑制され、画素１００におけるランダムノイズを低減することができる。
　次に、図５を参照して、素子分離膜２３４のサイズについてより詳細に説明する。
　素子分離膜２３４は、第１面Ｆ１に対して垂直方向に（即ち、Ｚ方向に）半導体基板２１８を見たときに、トレンチＴＲの両側およびトレンチＴＲ上に沿って、トレンチＴＲに重複するように設けられている。また、素子分離膜２３４の幅Ｗ２３４は、トレンチＴＲの幅Ｗｔｒよりも大きい。トレンチＴＲの幅Ｗｔｒは、固定電荷膜２３２の幅または画素分離膜２３３の幅と同じかそれよりも大きい。従って、幅Ｗ２３４は、トレンチＴＲ、固定電荷膜２３２および画素分離膜２３３のいずれの幅よりも大きい。尚、幅Ｗ２３４および幅Ｗｔｒは、図５に示すように、第１面Ｆ１上におけるトレンチＴＲ、固定電荷膜２３２および画素分離膜２３３の延伸方向（即ち、Ｘ方向）に対して略垂直方向の断面における幅である。さらに、素子分離膜２３４は、図５に示すように、電荷誘起層２２０よりもフォトダイオード２１９側（即ち、±Ｘ方向）へ突出している。従って、素子分離膜２３４の幅Ｗ２３４は、１つのトレンチＴＲおよび該トレンチＴＲの両側にある２つの電荷誘起層２２０の幅Ｗ２２０よりも大きい。これにより、電荷誘起層２２０が素子分離膜２３４の側面に形成（誘起）されることを抑制し、素子分離膜２３４は、電荷誘起層２２０と拡散層２５２とをより確実に分離することができる。
　また、素子分離膜２３４のＺ方向における深さ（厚み）Ｄ２３４は、拡散層２５２の深さ（厚み）Ｄ２５２よりも深い（厚い）。これにより、素子分離膜２３４は、電荷誘起層２２０と拡散層２５２とをさらに確実に分離することができる。
　次に、本実施形態の固体撮像素子の製造方法を説明する。
　図７～図１３は、第１実施形態の固体撮像素子の製造方法の一例を示す断面図である。　
　（フロントエンド工程）
　半導体基板２１８の第１面Ｆ１からの加工工程を行う。
　まず、半導体基板２１８の第１面Ｆ１側に素子分離膜２３４を形成する。素子分離膜２３４は、ＳＴＩ（Shallow Trench Isolation）として、アクティブエリアＡＡを規定するために形成される。また、本実施形態では、素子分離膜２３４は、隣接する画素１００間のトレンチＴＲの形成領域に形成される。素子分離膜２３４は、リソグラフィ技術およびエッチング技術を用いて素子分離領域の半導体基板２１８の上部を除去する。その後、素子分離領域にシリコン酸化膜等の絶縁膜を埋め込むことによって、素子分離膜２３４が形成される。素子分離膜２３４は、上述するトレンチＴＲおよび電荷誘起層２２０よりも幅広くなるように形成される。
　次に、リソグラフィ技術およびエッチング技術を用いて、隣接する画素１００間にトレンチＴＲを形成する。トレンチＴＲは、半導体基板２１８の第１面Ｆ１から第２面Ｆ２へ向かって半導体基板２１８に形成される。このとき、トレンチＴＲは、半導体基板２１８を貫通してもよいが、この段階では、半導体基板２１８を貫通していなくてもよい。この場合、リアエンド工程で、半導体基板２１８の第２面Ｆ２を研磨して、トレンチＴＲが半導体基板２１８を貫通させてもよい。
　次に、トレンチＴＲの内壁に向かって、ｐ型不純物を傾斜方向にイオン注入する。あるいは、プラズマドーピング法を用いて、トレンチＴＲの内壁にｐ型不純物を導入してもよい。さらに、固相拡散法を用いてトレンチＴＲの内壁にｐ型不純物を導入してもよい。これにより、トレンチＴＲの側壁にｐ型拡散層が電荷誘起層２２０として形成される。
　次に、トレンチＴＲの内壁にシリコン酸化膜等の絶縁膜３０１を堆積し、その後、トレンチＴＲ内部をポリシリコン等の犠牲膜３０２で充填する。犠牲膜３０２は、絶縁膜３０１に対して選択的にエッチング可能な材料である。トレンチＴＲは、素子分離膜２３４の中心部分も貫通する。従って、トレンチＴＲ、絶縁膜３０１および犠牲膜３０２の形成後、シリコン酸化膜で素子分離膜２３４のトレンチＴＲ部分を埋め戻す。これにより、図７に示す構造が得られる。尚、トレンチＴＲ、絶縁膜３０１および犠牲膜３０２の形成後に、素子分離膜２３４を形成してもよい。この場合、素子分離膜２３４のトレンチＴＲ部分をシリコン酸化膜で埋め戻す必要がなくなる。
　次に、フォトダイオード２１９、トランジスタ２５０を第１面Ｆ１上に形成する。さらに、トランジスタ２５０上に層間絶縁膜２６２および配線２６１を形成する。これにより、図８に示す構造が得られる。トランジスタ２５０を形成するときに、ソースおよびドレイン拡散層２５２も形成される。拡散層２５２の深さは、素子分離膜２３４の深さよりも浅くなるように形成される。
　（リアエンド工程）
　次に、半導体基板２１８の第２面Ｆ２からの加工工程を行う。
　ＣＭＰ（Chemical Mechanical Polishing）法等を用いて、第２面Ｆ２側から半導体基板２１８を研磨し、半導体基板２１８を所望の厚みに薄膜化する。これにより、図９に示す構造が得られる。
　次に、図１０に示すように、ハードマスク３０３の材料（例えば、シリコン酸化膜）を第２面Ｆ２上に堆積する。次に、リソグラフィ技術およびエッチング技術を用いてトレンチＴＲの領域を開口するようにハードマスク３０３の材料を加工する。
　次に、図１１に示すように、ハードマスク３０３をマスクとして用いて、ＣＤＥ（Chemical　Dry Etching）法等を用いて犠牲膜３０２を等方的にエッチングして除去する。このとき、トレンチＴＲの側壁は、絶縁膜３０１によって被覆されているので、エッチングされない。
　次に、図１２に示すように、ＣＤＥ法等を用いて絶縁膜３０１を除去するとともに、第２面Ｆ２上のハードマスク３０３も除去する。
　次に、図１３に示すように、トレンチＴＲの内壁に固定電荷膜２３２を堆積する。このとき、固定電荷膜２３２は、トレンチＴＲを埋め込まないように、トレンチＴＲの内壁に薄く堆積する。固定電荷膜２３２がトレンチＴＲの内壁に形成されることによって、トレンチＴＲの内壁近傍の半導体基板２１８に電荷（正電荷）が誘起される。
　次に、トレンチＴＲ内に画素分離膜２３３を充填する。これにより、図１３に示す構造が得られる。
　その後、遮光膜２１４、平坦化膜２１３、カラーフィルタ２１２を形成し、さらに、オンチップレンズ２１１をカラーフィルタ２１２上に形成する。これにより、第１実施形態による固体撮像素子が完成する。
　本実施形態によれば、素子分離膜２３４が、貫通トレンチＴＲに沿って、固定電荷膜２３２および画素分離膜２３３の端部を被覆するように形成される。これにより、電荷誘起層２２０と拡散層２５２との間を絶縁分離することができ、画素１００の暗電流を抑制することができる。
　また、本実施形態によれば、フロントエンド工程において、トレンチＴＲは、絶縁膜３０１および犠牲膜３０２で埋め込まれる。絶縁膜３０１および犠牲膜３０２は、例えば、シリコン酸化膜、ポリシリコン等の耐熱性の高い材料で形成されている。従って、トランジスタ２５０および配線２６１等を第１面Ｆ１上に形成するフロントエンド工程において、高温プロセスを用いることができる。
　もし、フロントエンド工程において、金属材料のような耐熱性の低い材料がトレンチＴＲ内に充填されていると、フロントエンド工程において必要な高温プロセスを用いることができなくなってしまう。
　これに対し、本実施形態によれば、フロントエンド工程において、トレンチＴＲは、金属材料よりも耐熱性の高い絶縁膜３０１および犠牲膜３０２で充填されている。従って、フロントエンド工程において、高温プロセスを用いることができる。
　一方、リアエンド工程において、トレンチＴＲの内壁に固定電荷膜２３２を形成することができる。固定電荷膜２３２は、トレンチＴＲの内壁近傍の電荷誘起層２２０に電荷を誘起する。これにより、暗電流が抑制され、画素１００のランダムノイズを抑制することができる。
　（第２実施形態）
　図１４は、第２実施形態による画素１００の構成例を示す断面図である。第２実施形態による画素１００の平面図は、図６と基本的に同じでよい。
　第２実施形態では、遮光膜２３５がトレンチＴＲ内において画素分離膜２３３の内側に設けられている。遮光膜２３５は、第１面Ｆ１の上方から見たときにトレンチＴＲに沿って設けられており、第１面Ｆ１と第２面Ｆ２との間にＺ方向に延伸している。従って、遮光膜２３５は、隣接する複数の画素１００間に設けられ、画素１００間を光学的に分離する。これにより、複数の画素１００間におけるクロストークをさらに抑制することができる。
　遮光膜２３５は、遮光性の高い金属材料で構成される。遮光膜２３５には、例えば、タングステン、アルミニウム等の単一金属材料、あるいは、アルミニウムとバリアメタル（例えば、チタン、コバルト等）との積層膜、タングステンとバリアメタル（例えば、チタン、コバルト等）との積層膜、アルミニウムとコバルトとの積層膜等を用いることができる。第２実施形態のその他の構成は、第１実施形態と同様でよい。
　第２実施形態による画素１００の製造方法では、トレンチＴＲ内に固定電荷膜２３２を成膜した後、画素分離膜２３３をトレンチＴＲ内の固定電荷膜２３２上に成膜する。このとき、画素分離膜２３３の材料は、トレンチＴＲ内を完全に埋め込まず、固定電荷膜２３２上に薄く成膜する。
　次に、遮光膜２３５の材料をトレンチＴＲの内部に埋め込む。これにより、トレンチＴＲの中心部に、画素分離膜２３３によって被覆された遮光膜２３５が形成される。
　第２実施形態のその他の製造方法は、第１実施形態の対応する製造方法と同じでよい。これにより、第２実施形態による固体撮像素子が完成する。
　第２実施形態によれば、リアエンド工程において、トレンチＴＲ内に遮光膜２３５が形成される。よって、遮光膜２３５に耐熱性の低い金属材料が用いられても、フロントエンド工程において、高温プロセスを実行することが可能である。また、第２実施形態は、第１実施形態と同様の効果を得ることができる。
　（第３実施形態）
　図１５は、第３実施形態による画素１００の構成例を示す断面図である。第３実施形態による画素１００の平面図は、図６と基本的に同じでよい。
　第３実施形態では、電荷誘起層２２０は、固定電荷膜２３２によって誘起されたｐ型電荷層であり、トレンチＴＲの内壁に不純物は導入されていない。固定電荷膜２３２によってｐ型電荷層がトレンチＴＲの内壁に十分に誘起されれば、電荷誘起層２２０の領域に不純物を導入しなくても、電荷誘起層２２０が形成される。これにより、暗電流を抑制することができる。この場合、トレンチＴＲの内壁に不純物を導入する工程を省略することができる。第３実施形態のその他の構成および製造方法は、第１実施形態と同様でよい。
　よって、第３実施形態によれば、第１実施形態と同じ効果を得ることができる。また、第３実施形態によれば、第１実施形態よりも製造プロセスを短縮することができる。
　（第４実施形態）
　図１６は、第４実施形態による画素１００の構成例を示す断面図である。第４実施形態は、第２および第３実施形態の組み合わせである。従って、第４実施形態による画素１００は、遮光膜２３５をトレンチＴＲ内にさらに備え、かつ、電荷誘起層２２０にはｐ型不純物が導入されていない。第４実施形態のその他の構成および製造方法は、第２または第３実施形態と同様でよい。よって、第４実施形態は、第２および第３実施形態の効果を有することができる。
　（第５実施形態）
　図１７は、第５実施形態による画素１００の構成例を示す断面図である。第５実施形態による画素１００では、トレンチＴＲが第１面Ｆ１から素子分離膜２３４を貫通して層間絶縁膜２６２へ向かって突出している。これに伴い、固定電荷膜２３２および画素分離膜２３３の第１面Ｆ１側の端部が第１面Ｆ１から素子分離膜２３４を貫通して層間絶縁膜２６２へ向かって突出している。
　このように、固定電荷膜２３２および画素分離膜２３３が素子分離膜２３４を貫通していても、素子分離膜２３４は、固定電荷膜２３２および画素分離膜２３３の両側に依然として設けられており、第１面Ｆ１においてトレンチＴＲに沿って設けられている。第５実施形態のその他の構成は、第１実施形態の構成と同様でよい。従って、第５実施形態による固体撮像素子は、第１実施形態と同様の効果を得ることができる。
　第５実施形態による固体撮像素子の製造方法では、図７～図１１に示す工程を経た後、図１２に示す工程において、絶縁膜３０１を除去するとともに、トレンチＴＲの底部において、素子分離膜２３４および層間絶縁膜２６２の一部をエッチングする。これにより、トレンチＴＲは、素子分離膜２３４を貫通し、層間絶縁膜２６２に達するように形成される。その後、図１３を参照して説明した工程を経て第５実施形態による固体撮像素子が完成する。
　（第６実施形態）
　図１８は、第６実施形態による画素１００の構成例を示す断面図である。第６実施形態による画素１００では、トレンチＴＲが第１面Ｆ１から素子分離膜２３４を貫通して層間絶縁膜２６２へ向かって突出している。これに伴い、固定電荷膜２３２、画素分離膜２３３および遮光膜２３５が、第１面Ｆ１から素子分離膜２３４を貫通して層間絶縁膜２６２へ向かって突出している。
　このように、固定電荷膜２３２、画素分離膜２３３および遮光膜２３５が素子分離膜２３４を貫通していても、素子分離膜２３４は、固定電荷膜２３２および画素分離膜２３３の両側に設けられており、第１面Ｆ１においてトレンチＴＲに沿って設けられている。第６実施形態のその他の構成は、第２実施形態の構成と同様でよい。従って、第６実施形態による固体撮像素子は、第２実施形態と同様の効果を得ることができる。
　第６実施形態による固体撮像素子の製造方法は、第２および第５実施形態の製造方法から容易に類推できるので、その説明を省略する。
　第６実施形態によれば、遮光膜２３５も素子分離膜２３４を貫通して層間絶縁膜２６２へ向かって突出しているので、隣接する画素１００間の遮光特性を向上させ、クロストークをさらに抑制することができる。
　（車載定型文）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。本開示による固体撮像素子１は、撮像部１２０３１に備えられていてもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。本開示による固体撮像素子１は、撮像部１２０３１であってもよく、あるいは、撮像部１２０３１とは別体として設けられていてもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。　
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。　
　図２０は、撮像部１２０３１の設置位置の例を示す図である。
　図２０では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る固体撮像素子は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。これにより、撮像部１２０３１は、上記実施形態の効果を得ることができる。　
（第７実施形態）
　図２１は、第７実施形態による画素１００の部分的な構成例を示す断面図である。図２１には、第１面Ｆ１側のトレンチＴＲの端部の断面を示している。第７実施形態も、裏面照射型ＣＩＳまたは表面照射型ＣＩＳに適用してよい。第７実施形態の平面図は、基本的に図６の平面図と同様でよい。従って、素子分離膜２３４は、基板２１８の第１面Ｆ１上に設けられ、第１面Ｆ１から見たときに、トレンチＴＲの両側あるいは該トレンチＴＲ上に沿って設けられている。また、第１面Ｆ１から見たときに、素子分離膜２３４は、画素分離膜２３３よりも幅広く形成されている。尚、画素分離膜２３３は、第１面Ｆ１と第２面Ｆ２との間の基板２１８を貫通する、所謂、ＦＴＩ（Full Trench Isolation）であり、素子分離膜２３４は、画素分離膜２３３よりも浅く第１面Ｆ１の表面領域に形成された、所謂、ＳＴＩ（Shallow Trench Isolation）である。
　さらに、第７実施形態では、拡散層２５２が素子分離膜２３４の側面Ｓ２３４に接している。拡散層２５２は、電荷誘起層２２０とは逆導電型のｎ＋型不純物を有する高濃度不純物拡散層である。従って、拡散層２５２の周囲の基板２１８には、空乏層３００が広がる。拡散層２５２は、トランジスタ２５０のソースおよびドレインの拡散層であってもよいが、浮遊拡散領域等の他の拡散層であってもよい。一方、画素分離膜２３３の第１面Ｆ１側の端部は、素子分離膜２３４の側面Ｓ２３４から露出されていない。従って、画素分離膜２３３は、空乏層３００と離間しており、空乏層３００に接触しないように構成されている。即ち、画素分離膜２３３と素子分離膜２３４との間の界面は、素子分離膜２３４内にあり、素子分離膜２３４の側面Ｓ２３４には露出されていない（面していない）。これにり、画素分離膜２３３は、空乏層３００と接触しないように構成されている。
　画素分離膜２３３は、素子分離膜２３４およびトレンチＴＲの形成後、第２面Ｆ２側から埋込み材を充填して形成される場合がある。この場合、トレンチＴＲ内に予め埋め込まれた犠牲膜を基板２１８の第２面Ｆ２側から除去してから、トレンチＴＲ内に画素分離膜２３３の埋込み材料（例えば、シリコン酸化膜）を埋め込む。ここで、犠牲膜を除去する一連の工程の中で、素子分離膜２３４の埋込み材（例えば、シリコン酸化膜）の一部が同時に除去され、トレンチＴＲを介して素子分離膜２３４内に空洞が形成される場合がある。もし、この空洞が素子分離膜２３４の側面Ｓ２３４に達していると、界面準位密度の比較的高い基板２１８（例えば、シリコン基板）が素子分離膜２３４の側面Ｓ２３４において空洞内に露出される。この場合、画素分離膜２３３の埋込み材料をトレンチＴＲおよび上記空洞内に埋め込むと、画素分離膜２３３は、素子分離膜２３４の側面Ｓ２３４にも形成されることになり、画素分離膜２３３と素子分離膜２３４の側面Ｓ２３４に露出された基板２１８との間の界面準位密度が高くなる。素子分離膜２３４の側面Ｓ２３４に達した画素分離膜２３３が拡散層２５２から延びる空乏層３００と接すると、画素分離膜２３３と空乏層３００との界面において発生するノイズ電荷により接合リークが生じ、暗電流などの画質劣化が起こる。また、画素分離膜２３３が負の固定電荷を含む場合、画素分離膜２３３と空乏層３００との界面に正の電荷誘起層２２０を生じ、その部分の電界が高くなることで更なる接合リークを誘発し、画質の劣化を招く。
　これに対し、第７実施形態では、画素分離膜２３３の第１面Ｆ１側の端部は、素子分離膜２３４の側面Ｓ２３４から露出されておらず、画素分離膜２３３は、空乏層３００と離間している。このため、界面準位密度の高い基板２１８の表面が素子分離膜２３４の側面Ｓ２３４に露出することはなく、画素分離膜２３３は、空乏層３００と接触しない。これにより、接合リークを抑制し、暗電流等による画質の劣化を抑えることができる。
　第７実施形態のその他の構成は、上記第１～第６実施形態のいずれかと同じでよい。これにより、第７実施形態は、第１～第６実施形態と同様の効果も得ることができる。
　図２２～図２６は、第７実施形態の固体撮像素子の製造方法の一例を示す断面図である。
　（フロントエンド工程）
　半導体基板２１８の第１面Ｆ１からの加工工程を行う。
　まず、ハードマスクＨＭを第１面Ｆ１上に形成し、リソグラフィ技術およびエッチング技術を用いて、ハードマスクＨＭを加工する。ハードマスクＨＭは、例えば、シリコン酸化膜またはシリコン窒化膜等の絶縁膜である。ハードマスクＨＭをマスクとして用いて、隣接する画素１００間にトレンチＴＲをエッチング技術で形成する。トレンチＴＲは、半導体基板２１８の第１面Ｆ１から第２面Ｆ２へ向かって基板２１８に形成される。このとき、トレンチＴＲは、半導体基板２１８を貫通してもよいが、この段階では、半導体基板２１８を貫通していなくてもよい。この場合、リアエンド工程で、半導体基板２１８の第２面Ｆ２を研磨して、トレンチＴＲが半導体基板２１８を貫通させてもよい。尚、第７実施形態では、トレンチＴＲが素子分離膜２３４よりも先に形成されているが、第１実施形態のように素子分離膜２３４をトレンチＴＲよりも先に形成してもよい。
　次に、必要に応じて、トレンチＴＲの側壁にｐ型拡散層が電荷誘起層（図２２では図示せず）として形成される。
　次に、トレンチＴＲの内壁にシリコン酸化膜等の絶縁膜（ライナ層）３０１を形成し、その後、トレンチＴＲ内部をポリシリコン等の犠牲膜３０２で充填する。犠牲膜３０２は、絶縁膜３０１に対して選択的にエッチング可能な材料である。犠牲膜３０２は、例えば、ポリシリコン、アモルファスシリコン等の絶縁膜３０１に対して選択的にエッチング可能な材料で形成される。次に、ＣＭＰまたはウェットエッチングを用いてハードマスクＨＭ上の犠牲膜３０２の材料を除去するとともに、犠牲膜３０２のトレンチＴＲ内の高さを調整する。これにより、図２２に示す構造が得られる。
　次に、半導体基板２１８の第１面Ｆ１側にトレンチＴＲ２を形成する。トレンチＴＲ２は、隣接する画素１００間の素子分離膜２３４の形成領域に形成される。トレンチＴＲ２は、リソグラフィ技術およびエッチング技術を用いて素子分離領域の半導体基板２１８の上部を除去する。これにより、素子分離領域にトレンチＴＲよりも浅いトレンチＴＲ２が形成される。その後、トレンチＴＲ２の内壁に基板２１８の熱酸化膜３１１を形成し、熱酸化膜３１１の内側にシリコン酸化膜等の絶縁膜３１２を埋め込む。これにより、素子分離膜２３４が形成される。ここで、素子分離膜２３４（即ちトレンチＴＲ２）は、トレンチＴＲおよび電荷誘起層２２０よりも幅広く形成される。さらに、第１面Ｆ１の上方（Ｚ方向）から見た平面視において、素子分離膜２３４は、後に素子分離膜２３４内に形成される画素分離膜２３３の幅よりも広く形成される。これにより、画素分離膜２３３が素子分離膜２３４の側面Ｓ２３４から露出されないようにしている。
　第７実施形態のフロントエンド工程のその他の工程は、第１実施形態のフロントエンド工程の対応する工程と同様でよい。例えば、各種イオン注入、ゲート電極の形成、活性化アニール、配線層の形成等を行う。さらに、ロジック回路を有する他の半導体チップを第１面Ｆ１に接続する。尚、図２２以降、フォトダイオード２１９、トランジスタ２５０、配線２６１、接合された他の半導体チップ等の図示は省略されている。
（リアエンド工程）
　次に、半導体基板２１８の第２面Ｆ２からの加工工程を行う。
　ＣＭＰ法等を用いて、第２面Ｆ２側から半導体基板２１８を研磨し、半導体基板２１８を所望の厚みに薄膜化する。これにより、トレンチＴＲが基板２１８を貫通し、犠牲膜３０２の一端が第２面Ｆ２から露出される。
　次に、図２４に示すように、ハードマスク３０３の材料（例えば、シリコン酸化膜）を第２面Ｆ２上に堆積する。次に、リソグラフィ技術およびエッチング技術を用いてトレンチＴＲの領域を開口するようにハードマスク３０３の材料を加工する。
　次に、ハードマスク３０３をマスクとして用いて、ＣＤＥ等を用いて犠牲膜３０２を等方的にエッチングして除去する。次に、ハードマスク３０３を除去する。このとき、ハードマスク３０３は、シリコン酸化膜により構成されているので、図２５に示すように、トレンチＴＲの側壁の絶縁膜３０１、並びに、トレンチＴＲ２内に形成された熱酸化膜３１１および絶縁膜３１２の一部もハードマスク３０３と同時に除去されてしまう。この場合、トレンチＴＲの空洞３２０が素子分離膜２３４内にまで広がり、熱酸化膜３１１の一部も除去される。しかし、空洞３２０は、素子分離膜２３４の側面Ｓ２３４に達しないように形成される。つまり、トレンチＴＲが素子分離膜２３４の側面Ｓ２３４にまで広がらないように素子分離膜２３４の上部のみを除去する。空洞３２０の幅Ｗ２３３は、素子分離膜２３４の幅Ｗ２３４よりも小さい。これにより、トレンチＴＲの空洞３２０は、素子分離膜２３４の上面の一部において基板２１８を露出し基板２１８に接するものの、素子分離膜２３４の側面Ｓ２３４において基板２１８を露出せず基板２１８に接しない。
　次に、必要に応じて、トレンチＴＲの内壁に固定電荷膜（図示せず）を堆積する。
　次に、図２６に示すように、トレンチＴＲ内に画素分離膜２３３を充填する。このとき、画素分離膜２３３は、空洞３２０内にも充填される。従って、空洞３２０の幅Ｗ２３３は、画素分離膜２３３の幅になる。画素分離膜２３３の幅Ｗ２３３は、素子分離膜２３４の幅Ｗ２３４よりも小さい。これにより、素子分離膜２３４内の画素分離膜２３３は、素子分離膜２３４の上面の一部において露出され、基板２１８に接するものの、素子分離膜２３４の側面Ｓ２３４からは露出されず、基板２１８に接しない。即ち、素子分離膜２３４の側面Ｓ２３４において、画素分離膜２３３は、基板２１８と界面を持たない。画素分離膜２３３と素子分離膜２３４との界面は、素子分離膜２３４内にあるものの、その側面Ｓ２３４において露出していない。尚、画素分離膜２３３は、単体の絶縁材料であってもよい。しかし、画素分離膜２３３は、複数種の材料膜の積層構造でもよい。
　その後、他の実施形態と同様に、遮光膜、平坦化膜、カラーフィルタを形成し、さらに、オンチップレンズをカラーフィルタ上に形成する。これにより、第７実施形態による固体撮像素子が完成する。
　第７実施形態によれば、トレンチＴＲ２の内壁の熱酸化膜３１１が除去されることによって生じる界面準位密度の高い基板２１８の表面は、素子分離膜の側面Ｓ２３４に露出することがなく、裏面工程において形成した画素分離膜２３３は空乏層３００と離間している。これにより、画素分離膜２３３と空乏層３００とが接触した場合に空乏層３００内で生じるノイズ電荷による接合リークを抑制することができる。画素分離膜２３３に固定電荷が含まれる場合に生ずる電荷誘起層２２０が空乏層３００内に存在することによって起こる高電界化による接合リークの発生を抑制することができる。また、画質の観点からは暗電流の発生および拡散層２５２によって形成されたフローティングディフュージョンＦＤへの電荷の流入を抑制することができる。
（第８実施形態）
　図２７は、第８実施形態による画素１００の部分的な構成例を示す断面図である。図２７には、第１面Ｆ１側のトレンチＴＲの端部の断面を示している。第８実施形態も、裏面照射型ＣＩＳまたは表面照射型ＣＩＳに適用してよい。第８実施形態の平面図は、基本的に図６の平面図と同様でよい。従って、素子分離膜２３４は、基板２１８の第１面Ｆ１上に設けられ、第１面Ｆ１から見たときに、トレンチＴＲの両側あるいは該トレンチＴＲ上に沿って設けられている。また、第１面Ｆ１から見たときに、素子分離膜２３４は、画素分離膜２３３よりも幅広く形成されている。
　第８実施形態では、第７実施形態と同様に、画素分離膜２３３は、素子分離膜２３４の側面Ｓ２３４から露出されていない。さらに、第８実施形態では、画素分離膜２３３と素子分離膜２３４との界面は、トレンチＴＲ内にある。即ち、第２面Ｆ２から画素分離膜２３３と素子分離膜２３４との界面までの距離は、第２面Ｆ２からトレンチＴＲの下端までの距離よりも短い。第８実施形態において、画素分離膜２３３と素子分離膜２３４との界面は、第７実施形態よりも第２面Ｆ２側に近く設けられている。この場合、画素分離膜２３３は、素子分離領域内にまで達していない。
　第８実施形態でも、第７実施形態と同様に、画素分離膜２３３の第１面Ｆ１側の端部は、素子分離膜２３４の側面Ｓ２３４から露出されておらず、画素分離膜２３３は、空乏層３００と離間している。また、第８実施形態では、トレンチＴＲ２の熱酸化膜３１１は除去されない。従って、熱酸化膜３１１が除去されることによって生じる界面準位密度の高い基板２１８の表面は、素子分離膜２３４の側面Ｓ２３４には露出されない。また、画素分離膜２３３は、空乏層３００と接触しない。これにより、接合リークを抑制し、暗電流およびフローティングディフュージョンＦＤへの電荷の流入を抑制することができる。
　第８実施形態のその他の構成は、上記第１～第７実施形態のいずれかと同じでよい。これにより、第８実施形態は、第１～第７実施形態と同様の効果も得ることができる。
　図２８～図３３は、第８実施形態の固体撮像素子の製造方法の一例を示す断面図である。
　（フロントエンド工程）
　半導体基板２１８の第１面Ｆ１からの加工工程を行う。
　まず、第７実施形態と同様の工程を経て、図２２に示す構造を形成する。次に、ウェットエッチング法を用いて、第１面Ｆ１側から犠牲膜３０２の一部を除去して、犠牲膜３０２の上面を第１面Ｆ１よりも低下させる。犠牲膜３０２の上面は、トレンチＴＲ内にまでリセスされる。犠牲膜３０２の上面の後退量は、後述のリアエンド工程において素子分離膜２３４の材料がエッチングされる量を考慮し、空洞３２０が素子分離領域（トレンチＴＲ２）まで達しないように調整される。これにより、図２８に示す構造が得られる。尚、トレンチＴＲの内壁は、絶縁膜（ライナ層）３０１によって保護されている。
　次に、半導体基板２１８の第１面Ｆ１側にトレンチＴＲ２を形成する。トレンチＴＲ２は、隣接する画素１００間の素子分離膜２３４の形成領域に形成される。トレンチＴＲ２は、リソグラフィ技術およびエッチング技術を用いて素子分離領域の半導体基板２１８の上部を除去する。これにより、素子分離領域にトレンチＴＲよりも浅いトレンチＴＲ２が形成される。また、トレンチＴＲ２の形成の際に、半導体基板２１８の加工とともに、犠牲膜３０２の上面をエッチングする。犠牲膜３０２は、例えば、ポリシリコンまたはアモルファスシリコンで構成されているため、基板２１８のエッチングとともに、エッチング可能である。これにより、犠牲膜３０２の上面は、トレンチＴＲ２の底面よりも下方のトレンチＴＲ内にまで低下させることができる。これにより、図２９に示す構造が得られる。尚、トレンチＴＲの内壁は、絶縁膜３０１によって保護されている。
　その後、図３０に示すように、トレンチＴＲ２の内壁に基板２１８の熱酸化膜３１１を形成し、熱酸化膜３１１の内側にシリコン酸化膜等の絶縁膜３１２を埋め込む。これにより、素子分離膜２３４が形成される。ここで、素子分離膜２３４の材料は、トレンチＴＲ内の犠牲膜３０２の上面まで埋め込まれる。よって、素子分離膜２３４と犠牲膜３０２との界面は、トレンチＴＲ内に形成される。
　第８実施形態のフロントエンド工程のその他の工程は、第１実施形態のフロントエンド工程の対応する工程と同様でよい。例えば、各種イオン注入、ゲート電極の形成、活性化アニール、配線層の形成等を行う。さらに、ロジック回路を有する他の半導体チップを第１面Ｆ１に接続する。
（リアエンド工程）
　次に、半導体基板２１８の第２面Ｆ２からの加工工程を行う。
　ＣＭＰ法等を用いて、第２面Ｆ２側から半導体基板２１８を研磨し、半導体基板２１８を所望の厚みに薄膜化する。これにより、トレンチＴＲが基板２１８を貫通し、犠牲膜３０２の一端が第２面Ｆ２から露出される。
　次に、図３１に示すように、ハードマスク３０３の材料（例えば、シリコン酸化膜）を第２面Ｆ２上に堆積する。次に、リソグラフィ技術およびエッチング技術を用いてトレンチＴＲの領域を開口するようにハードマスク３０３の材料を加工する。
　次に、ハードマスク３０３をマスクとして用いて、ＣＤＥ等を用いて犠牲膜３０２を等方的にエッチングして除去する。ここで、犠牲膜３０２と素子分離膜２３４との界面はトレンチＴＲ内にある。よって、犠牲膜３０２の除去によって、素子分離膜２３４の上面は、トレンチＴＲ内にとどまり、空洞３２０は、素子分離領域（トレンチＴＲ２）に達しない。次に、ハードマスク３０３を除去する。このとき、ハードマスク３０３は、シリコン酸化膜により構成されているので、図３２に示すように、トレンチＴＲの側壁の絶縁膜３０１およびトレンチＴＲ内の絶縁膜３１２の一部もハードマスク３０３と同時に除去される。しかし、第８実施形態では、空洞３２０は、素子分離領域（トレンチＴＲ２）に達していない。従って、トレンチＴＲの空洞３２０は、素子分離膜２３４の側面Ｓ２３４にまで達しない。これにより、素子分離膜２３４の側面Ｓ２３４の熱酸化膜３１１は維持される。
　次に、必要に応じて、トレンチＴＲの内壁に固定電荷膜（図示せず）を堆積する。
　次に、図３３に示すように、トレンチＴＲ内に画素分離膜２３３を充填する。このとき、画素分離膜２３３は、空洞３２０内にも充填される。画素分離膜２３３と素子分離膜２３４との界面は、トレンチＴＲ内に形成される。これにより、画素分離膜２３３は、トレンチＴＲ内にとどまり、素子分離領域（トレンチＴＲ２）内には形成されない。画素分離膜２３３は、素子分離膜２３４の側面Ｓ２３４からは露出されず、基板２１８に接しない。即ち、素子分離膜２３４の側面Ｓ２３４において、画素分離膜２３３は、基板２１８と界面を持たない。画素分離膜２３３と素子分離膜２３４との界面は、トレンチＴＲ内にあり、素子分離膜２３４の側面Ｓ２３４において露出していない。
　その後、他の実施形態と同様に、遮光膜、平坦化膜、カラーフィルタを形成し、さらに、オンチップレンズをカラーフィルタ上に形成する。これにより、第８実施形態による固体撮像素子が完成する。
　第８実施形態によれば、画素分離膜２３３の第１面Ｆ１側の端部は、素子分離膜２３４の側面Ｓ２３４から露出されておらず、画素分離膜２３３は、空乏層３００と離間している。これにより、第８実施形態は第７実施形態と同様の効果を得ることができる。
（第９実施形態）
　図３４は、第９実施形態による画素１００の部分的な構成例を示す断面図である。第９実施形態では、画素分離膜２３３が積層膜で構成されている。第９実施形態のその他の構成は、第７または第８実施形態の対応する構成と同様でよい。
　画素分離膜２３３は、複数の部分膜２３３ａ～２３３ｄを含む積層膜である。部分膜２３３ｄは、トレンチＴＲの内壁を被覆している。部分膜２３３ｃは、部分膜２３３ｄを介して、トレンチＴＲの内壁を被覆している。部分膜２３３ｂは、部分膜２３３ｄおよび２３３ｃを介して、トレンチＴＲの内壁を被覆している。さらに、部分膜２３３ａは、部分膜２３３ｂ～２３３ｄを介して、トレンチＴＲの内壁に充填されている。部分膜２３３ａは、例えば、シリコン酸化膜等の絶縁膜であり、部分膜２３３ｂ、２３３ｃは、例えば、遮光性の高い金属膜（例えば、銅、タングステン等）であり、部分膜２３３ｄは、例えば、シリコン酸化膜等の絶縁膜であり、部分膜２３３ｂ、２３３ｃと基板２１８とを電気的に分離する。また、部分膜２３３ｄは、固定電荷膜または低屈折率膜であってもよい。
　第９実施形態のその他の構成は、第７実施形態と同様でよい。従って、第９実施形態は、第７実施形態と同様の効果を得ることができる。
（第１０実施形態）
　図３５は、第１０実施形態の変形例による画素１００の部分的な構成例を示す断面図である。第１０実施形態は、第８実施形態と第９実施形態との組み合わせである。従って、第１０実施形態では、画素分離膜２３３が積層膜で構成されており、かつ、画素分離膜２３３と素子分離膜２３４との界面がトレンチＴＲ内にある。画素分離膜２３３の構成は、第９実施形態のそれと同じでよい。第１０実施形態のその他の構成は、第８実施形態と同様でよい。従って、第１０実施形態は、第８および第９実施形態と同様の効果を得ることができる。
（第１１実施形態）
　図３６～図３９は、第１１実施形態による画素１００の部分的な構成例を示す断面図である。第１１実施形態では、画素分離膜２３３内に空洞（エアギャップ、ボイド、またはシーム）３５０が形成されている。図３６～図３９は、それぞれ第７～第１０実施形態に対応し、それぞれの画素分離膜２３３に空洞３５０が設けられている。このように、空洞３５０が画素分離膜２３３内に設けられたとしてもそれぞれの実施形態の効果に変わりはない。
　なお、本技術は、以下のような構成をとることができる。
　（１）
　基板と、
　前記基板内に設けられた複数の光電変換部と、
　前記複数の光電変換部のうち互いに隣接する複数の光電変換部の間に設けられ、前記基板の第１面と該第１面とは反対側の第２面との間を貫通するトレンチの内壁に設けられた固定電荷を有する第１絶縁膜と、
　前記トレンチ内において前記第１絶縁膜の内側に設けられている第２絶縁膜と、
　前記基板の前記第１面上に設けられた少なくとも１つのトランジスタと、
　前記第１面から見たときに、前記トレンチの両側あるいは該トレンチ上に沿って設けられている第３絶縁膜とを備えた固体撮像素子。
　（２）
　前記第３絶縁膜は、前記第１絶縁膜に隣接する前記基板の表面に形成される電荷誘起層と前記トランジスタのソースまたはドレインとの間に介在する、（１）に記載の固体撮像素子。
　（３）
　前記電荷誘起層は、第１導電型の高濃度電荷層であり、
　前記トランジスタのソースまたはドレインは、第２導電型の高濃度不純物拡散層である、（２）に記載の固体撮像素子。
　（４）
　前記電荷誘起層は、第１導電型不純物拡散層である、（２）または（３）に記載の固体撮像素子。
　（５）
　前記第３絶縁膜は、前記第１面側において前記第１および第２絶縁膜の端部を被覆している、（１）から（４）のいずれか一項に記載の固体撮像素子。
　（６）
　前記第１および第２絶縁膜の前記第１面側の端部は、前記第３絶縁膜を貫通している、（１）から（４）のいずれか一項に記載の固体撮像素子。
　（７）
　前記基板の前記第１面上に設けられ、前記トランジスタに電気的に接続された配線層と、
　前記基板の前記第２面上に設けられたレンズとをさらに備えた、（１）から（６）のいずれか一項に記載の固体撮像素子。
　（８）
　前記トレンチ内において前記第２絶縁膜の内側に設けられている遮光膜をさらに備えた、（１）から（７）のいずれか一項に記載の固体撮像素子。
　（９）
　前記第３絶縁膜は、前記第１面に対して垂直方向から前記基板を見たときに、前記第１および第２絶縁膜に重複している、（１）から（８）のいずれか一項に記載の固体撮像素子。
　（１０）
　前記第１面に対して略垂直方向から前記基板を見たときに、前記第３絶縁膜の幅は、前記トレンチの幅よりも大きい、（１）から（８）のいずれか一項に記載の固体撮像素子。
　（１１）
　前記第１面に対して略垂直方向から前記基板を見たときに、前記第３絶縁膜の幅は、前記トレンチの両側にある前記電荷誘起層の幅よりも大きい、（２）から（４）のいずれか一項に記載の固体撮像素子。
　（１２）
　前記第３絶縁膜の前記第１面からの深さは、前記第３絶縁膜に隣接する前記トランジスタの拡散層の深さよりも深い、（１）から（１１）のいずれか一項に記載の固体撮像素子。
　（１３）
　基板内に複数の光電変換部を形成し、
　前記基板の第１面において、前記複数の光電変換部のうち互いに隣接する光電変換部の間に第３絶縁膜を形成し、
　前記隣接する複数の光電変換部の間に、前記基板の前記第１面と該第１面とは反対側の第２面との間を貫通するトレンチを形成し、
　前記トレンチの内壁に固定電荷を有する第１絶縁膜を形成し、
　前記トレンチ内において前記第１絶縁膜の内側に第２絶縁膜を形成し、
　前記基板の前記第１面上に少なくとも１つのトランジスタを形成することを具備する、固体撮像素子の製造方法。
　（１４）
　前記トレンチの内壁に第１導電型の不純物を導入し、該トレンチの内壁に電荷誘起層を形成することをさらに具備する、（１３）に記載の方法。
　（１５）
　前記トレンチは、前記第３絶縁膜を貫通する、（１３）または（１４）に記載の方法。　
　（１６）
　基板と、
　前記基板内に設けられた複数の光電変換部と、
　前記複数の光電変換部のうち互いに隣接する複数の光電変換部の間に設けられ、前記基板の第１面と該第１面とは反対側の第２面との間を貫通するトレンチ内に設けられた第２絶縁膜と、
　前記基板の前記第１面上に設けられ、前記第１面から見たときに、前記トレンチの両側あるいは該トレンチ上に沿って設けられた、前記第２絶縁膜よりも幅の広い第３絶縁膜と、
　前記基板の前記第１面上に設けられ、前記第３絶縁膜の側面に接する不純物拡散層とを備え、
　前記第２絶縁膜は、前記第３絶縁膜の前記側面から露出されていない、固体撮像素子。
　（１７）
　前記第２絶縁膜と前記第３絶縁膜との界面は、前記第３絶縁膜内にある、（１６）に記載の固体撮像素子。
　（１８）
　前記第２絶縁膜と前記第３絶縁膜との界面は、前記トレンチ内にある、（１６）に記載の固体撮像素子。
　（１９）
　前記第２絶縁膜は、複数の部分膜を含む積層膜である、（１６）から（１８）のいずれか一項に記載の固体撮像素子。
　（２０）
　前記複数の部分膜は、固定電荷膜、低屈折率膜、酸化膜、金属膜のいずれかである、（１６）１９に記載の固体撮像素子。
　（２１）
　前記第２絶縁膜内に空洞がある、（１６）から（２０）のいずれか一項に記載の固体撮像素子。
　（２２）
　前記基板の前記第１面上に設けられ、前記不純物拡散層に電気的に接続された配線層と、
　前記基板の前記第２面上に設けられたレンズとをさらに備えた、（１６）から（２１）のいずれか一項に記載の固体撮像素子。
　（２３）
　基板内に複数の光電変換部を形成し、
　前記複数の光電変換部のうち互いに隣接する光電変換部の間に、前記基板の第１面から該第１面とは反対側の第２面へ延伸するトレンチを形成し、
　前記トレンチ内に犠牲膜を形成し、
　前記基板の前記第１面において、前記第１面から見たときに、前記トレンチの両側あるいは該トレンチ上に沿って前記トレンチよりも幅の広い第３絶縁膜を形成し、
　前記基板の前記第２面側から前記トレンチ内の前記犠牲膜を除去し、
　前記基板の第２面側から前記トレンチ内に第２絶縁膜を形成することを具備する、固体撮像素子の製造方法。
　（２４）
　前記犠牲膜を除去する際に、前記第３絶縁膜の側面まで前記トレンチが広がらないように前記第３絶縁膜の上部を除去し、
　前記第２絶縁膜を形成する際に、前記第２絶縁膜は、前記第３絶縁膜の前記側面から露出されないように形成される、（２３）に記載の方法。
　（２５）
　前記犠牲膜の形成後、前記基板の前記第１面側から前記犠牲膜の一部を除去して該犠牲膜の上面を前記第１面よりも低下させ、
　前記第３絶縁膜の形成の際に、前記犠牲膜の上面を前記第３絶縁膜の底面よりも下方の前記トレンチ内まで低下させ、
前記前記基板の前記第２面側から前記犠牲膜を除去し、前記基板の第２面側から前記トレンチ内に第２絶縁膜を形成する、（２３）に記載の方法。
　尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　１００　画素、２１８　半導体基板、２１９　フォトダイオード、２２０　電荷誘起層、２３２　固定電荷膜、２３３　素子分離膜、２３４　素子分離膜、２１４　遮光膜、２１３　平坦化膜、２１２　カラーフィルタ、２１１　オンチップレンズ、２５０　トランジスタ、２５２　拡散層、２６１　配線、２６２　層間絶縁膜、遮光膜　２３５

Claims (25)

  1. 　基板と、
    　前記基板内に設けられた複数の光電変換部と、
    　前記複数の光電変換部のうち互いに隣接する複数の光電変換部の間に設けられ、前記基板の第１面と該第１面とは反対側の第２面との間を貫通するトレンチの内壁に設けられた固定電荷を有する第１絶縁膜と、
    　前記トレンチ内において前記第１絶縁膜の内側に設けられている第２絶縁膜と、
    　前記基板の前記第１面上に設けられた少なくとも１つのトランジスタと、
    　前記第１面から見たときに、前記トレンチの両側あるいは該トレンチ上に沿って設けられている第３絶縁膜とを備えた固体撮像素子。
  2. 　前記第３絶縁膜は、前記第１絶縁膜に隣接する前記基板の表面に形成される電荷誘起層と前記トランジスタのソースまたはドレインとの間に介在する、請求項１に記載の固体撮像素子。
  3. 　前記電荷誘起層は、第１導電型の高濃度電荷層であり、
    　前記トランジスタのソースまたはドレインは、第２導電型の高濃度不純物拡散層である、請求項２に記載の固体撮像素子。
  4. 　前記電荷誘起層は、第１導電型不純物拡散層である、請求項２に記載の固体撮像素子。
  5. 　前記第３絶縁膜は、前記第１面側において前記第１および第２絶縁膜の端部を被覆している、請求項１に記載の固体撮像素子。
  6. 　前記第１および第２絶縁膜の前記第１面側の端部は、前記第３絶縁膜を貫通している、請求項１に記載の固体撮像素子。
  7. 　前記基板の前記第１面上に設けられ、前記トランジスタに電気的に接続された配線層と、
    　前記基板の前記第２面上に設けられたレンズとをさらに備えた、請求項１に記載の固体撮像素子。
  8. 　前記トレンチ内において前記第２絶縁膜の内側に設けられている遮光膜をさらに備えた、請求項１に記載の固体撮像素子。
  9. 　前記第３絶縁膜は、前記第１面に対して垂直方向から前記基板を見たときに、前記第１および第２絶縁膜に重複している、請求項１に記載の固体撮像素子。
  10. 　前記第１面に対して略垂直方向から前記基板を見たときに、前記第３絶縁膜の幅は、前記トレンチの幅よりも大きい、請求項１に記載の固体撮像素子。
  11. 　前記第１面に対して略垂直方向から前記基板を見たときに、前記第３絶縁膜の幅は、前記トレンチの両側にある前記電荷誘起層の幅よりも大きい、請求項２に記載の固体撮像素子。
  12. 　前記第３絶縁膜の前記第１面からの深さは、前記第３絶縁膜に隣接する前記トランジスタの拡散層の深さよりも深い、請求項１に記載の固体撮像素子。
  13. 　基板内に複数の光電変換部を形成し、
    　前記基板の第１面において、前記複数の光電変換部のうち互いに隣接する光電変換部の間に第３絶縁膜を形成し、
    　前記隣接する複数の光電変換部の間に、前記基板の前記第１面と該第１面とは反対側の第２面との間を貫通するトレンチを形成し、
    　前記トレンチの内壁に固定電荷を有する第１絶縁膜を形成し、
    　前記トレンチ内において前記第１絶縁膜の内側に第２絶縁膜を形成し、
    　前記基板の前記第１面上に少なくとも１つのトランジスタを形成することを具備する、固体撮像素子の製造方法。
  14. 　前記トレンチの内壁に第１導電型の不純物を導入し、該トレンチの内壁に電荷誘起層を形成することをさらに具備する、請求項１３に記載の方法。
  15. 　前記トレンチは、前記第３絶縁膜を貫通する、請求項１３に記載の方法。
  16. 　基板と、
    　前記基板内に設けられた複数の光電変換部と、
    　前記複数の光電変換部のうち互いに隣接する複数の光電変換部の間に設けられ、前記基板の第１面と該第１面とは反対側の第２面との間を貫通するトレンチ内に設けられた第２絶縁膜と、
    　前記基板の前記第１面上に設けられ、前記第１面から見たときに、前記トレンチの両側あるいは該トレンチ上に沿って設けられた、前記第２絶縁膜よりも幅の広い第３絶縁膜と、
    　前記基板の前記第１面上に設けられ、前記第３絶縁膜の側面に接する不純物拡散層とを備え、
    　前記第２絶縁膜は、前記第３絶縁膜の前記側面から露出されていない、固体撮像素子。
  17. 　前記第２絶縁膜と前記第３絶縁膜との界面は、前記第３絶縁膜内にある、請求項１６に記載の固体撮像素子。
  18. 　前記第２絶縁膜と前記第３絶縁膜との界面は、前記トレンチ内にある、請求項１６に記載の固体撮像素子。
  19. 　前記第２絶縁膜は、複数の部分膜を含む積層膜である、請求項１６に記載の固体撮像素子。
  20. 　前記複数の部分膜は、固定電荷膜、低屈折率膜、酸化膜、金属膜のいずれかである、請求項１９に記載の固体撮像素子。
  21. 　前記第２絶縁膜内に空洞がある、請求項１６に記載の固体撮像素子。
  22. 　前記基板の前記第１面上に設けられ、前記不純物拡散層に電気的に接続された配線層と、
    　前記基板の前記第２面上に設けられたレンズとをさらに備えた、請求項１６に記載の固体撮像素子。
  23. 　基板内に複数の光電変換部を形成し、
    　前記複数の光電変換部のうち互いに隣接する光電変換部の間に、前記基板の第１面から該第１面とは反対側の第２面へ延伸するトレンチを形成し、
    　前記トレンチ内に犠牲膜を形成し、
    　前記基板の前記第１面において、前記第１面から見たときに、前記トレンチの両側あるいは該トレンチ上に沿って前記トレンチよりも幅の広い第３絶縁膜を形成し、
    　前記基板の前記第２面側から前記トレンチ内の前記犠牲膜を除去し、
    　前記基板の第２面側から前記トレンチ内に第２絶縁膜を形成することを具備する、固体撮像素子の製造方法。
  24. 　前記犠牲膜を除去する際に、前記第３絶縁膜の側面まで前記トレンチが広がらないように前記第３絶縁膜の上部を除去し、
    　前記第２絶縁膜を形成する際に、前記第２絶縁膜は、前記第３絶縁膜の前記側面から露出されないように形成される、請求項２３に記載の方法。
  25. 　前記犠牲膜の形成後、前記基板の前記第１面側から前記犠牲膜の一部を除去して該犠牲膜の上面を前記第１面よりも低下させ、
    　前記第３絶縁膜の形成の際に、前記犠牲膜の上面を前記第３絶縁膜の底面よりも下方の前記トレンチ内まで低下させ、
    前記前記基板の前記第２面側から前記犠牲膜を除去し、前記基板の第２面側から前記トレンチ内に第２絶縁膜を形成する、請求項２３に記載の方法。
PCT/JP2021/039805 2020-11-12 2021-10-28 固体撮像素子およびその製造方法 Ceased WO2022102424A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/251,879 US12598830B2 (en) 2020-11-12 2021-10-28 Solid-state imaging element and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-188719 2020-11-12
JP2020188719A JP2023182872A (ja) 2020-11-12 2020-11-12 固体撮像素子およびその製造方法

Publications (1)

Publication Number Publication Date
WO2022102424A1 true WO2022102424A1 (ja) 2022-05-19

Family

ID=81601117

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/039805 Ceased WO2022102424A1 (ja) 2020-11-12 2021-10-28 固体撮像素子およびその製造方法

Country Status (4)

Country Link
US (1) US12598830B2 (ja)
JP (1) JP2023182872A (ja)
TW (1) TW202236507A (ja)
WO (1) WO2022102424A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI863609B (zh) * 2023-08-17 2024-11-21 台灣積體電路製造股份有限公司 像素感測器陣列及其形成方法
WO2025018018A1 (ja) * 2023-07-14 2025-01-23 ソニーセミコンダクタソリューションズ株式会社 光検出装置、撮像装置および光検出装置の製造方法
WO2025028309A1 (ja) * 2023-07-28 2025-02-06 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2025074746A1 (ja) * 2023-10-06 2025-04-10 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2025110044A1 (ja) * 2023-11-20 2025-05-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び光検出装置の製造方法
WO2025135153A1 (ja) * 2023-12-20 2025-06-26 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び光検出装置の製造方法並びに電子機器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9363451B2 (en) * 2011-12-19 2016-06-07 Sony Corporation Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013175494A (ja) * 2011-03-02 2013-09-05 Sony Corp 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP2014131083A (ja) * 2014-04-03 2014-07-10 Sony Corp 固体撮像装置、及び電子機器
JP2015162679A (ja) * 2014-02-27 2015-09-07 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 負の電荷物質を含むトレンチを有するイメージセンサー及びその製造方法
US20150372031A1 (en) * 2014-06-23 2015-12-24 Junho YOON Image sensor and method of fabricating the same
US20180190692A1 (en) * 2016-12-29 2018-07-05 Samsung Electronics Co., Ltd. Image sensor
US20190115375A1 (en) * 2017-10-13 2019-04-18 Samsung Electronics Co., Ltd. Image Sensor
JP2019145544A (ja) * 2018-02-16 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 撮像素子
JP2020013817A (ja) * 2018-07-13 2020-01-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105539B2 (en) * 2012-01-23 2015-08-11 Sony Corporation Solid-state imaging device and manufacturing method of the same, and electronic apparatus
EP3709357A4 (en) 2017-11-09 2020-12-23 Sony Semiconductor Solutions Corporation IMAGE CAPTURE ELEMENT AND ELECTRONIC DEVICE
CN112970117A (zh) 2018-11-19 2021-06-15 索尼半导体解决方案公司 固态成像装置和电子设备
KR102651721B1 (ko) * 2019-01-09 2024-03-26 삼성전자주식회사 이미지 센서

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013175494A (ja) * 2011-03-02 2013-09-05 Sony Corp 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP2015162679A (ja) * 2014-02-27 2015-09-07 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 負の電荷物質を含むトレンチを有するイメージセンサー及びその製造方法
JP2014131083A (ja) * 2014-04-03 2014-07-10 Sony Corp 固体撮像装置、及び電子機器
US20150372031A1 (en) * 2014-06-23 2015-12-24 Junho YOON Image sensor and method of fabricating the same
US20180190692A1 (en) * 2016-12-29 2018-07-05 Samsung Electronics Co., Ltd. Image sensor
US20190115375A1 (en) * 2017-10-13 2019-04-18 Samsung Electronics Co., Ltd. Image Sensor
JP2019145544A (ja) * 2018-02-16 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 撮像素子
JP2020013817A (ja) * 2018-07-13 2020-01-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025018018A1 (ja) * 2023-07-14 2025-01-23 ソニーセミコンダクタソリューションズ株式会社 光検出装置、撮像装置および光検出装置の製造方法
WO2025028309A1 (ja) * 2023-07-28 2025-02-06 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
TWI863609B (zh) * 2023-08-17 2024-11-21 台灣積體電路製造股份有限公司 像素感測器陣列及其形成方法
WO2025074746A1 (ja) * 2023-10-06 2025-04-10 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2025110044A1 (ja) * 2023-11-20 2025-05-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び光検出装置の製造方法
WO2025135153A1 (ja) * 2023-12-20 2025-06-26 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び光検出装置の製造方法並びに電子機器
WO2025134576A1 (ja) * 2023-12-20 2025-06-26 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び光検出装置の製造方法並びに電子機器

Also Published As

Publication number Publication date
US12598830B2 (en) 2026-04-07
TW202236507A (zh) 2022-09-16
US20240014240A1 (en) 2024-01-11
JP2023182872A (ja) 2023-12-27

Similar Documents

Publication Publication Date Title
US12598830B2 (en) Solid-state imaging element and manufacturing method thereof
JP7504951B2 (ja) 撮像素子、撮像素子の製造方法、及び、電子機器
JP7366751B2 (ja) 固体撮像装置、および電子機器
US11652115B2 (en) Solid-state imaging device and electronic apparatus
CN111226318B (zh) 摄像器件和电子设备
JP2020047616A (ja) 固体撮像装置および電子機器
US20200321367A1 (en) Solid-state imaging device and electronic equipment
US20240258348A1 (en) Solid-state imaging element, method of manufacturing solid-state imaging element, and electronic equipment
US20220013557A1 (en) Solid-state imaging device and electronic apparatus
EP4060740B1 (en) Solid-state imaging element and method for manufacturing same
TW202220200A (zh) 攝像元件及電子機器
WO2020045142A1 (ja) 撮像装置および電子機器
WO2024242014A1 (ja) 光検出装置および電子機器
US20240387580A1 (en) Imaging apparatus and manufacturing method for the same, and electronic equipment
US20250267962A1 (en) Imaging element and electronic device
WO2025173725A1 (en) Semiconductor element
JP2020115516A (ja) 撮像装置
US20240014230A1 (en) Solid-state imaging element, method of manufacturing the same, and electronic device
CN118451552A (zh) 光检测装置
JP2025019415A (ja) 撮像素子および電子機器
WO2025028296A1 (ja) 電子機器、固体撮像素子及び信号処理装置
WO2022080124A1 (ja) 撮像装置および撮像装置の製造方法
JP2024146132A (ja) 光検出装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21891671

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18251879

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21891671

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP

WWG Wipo information: grant in national office

Ref document number: 18251879

Country of ref document: US