WO2022060028A1 - 적층 구조의 다이플렉서를 갖는 전자 장치 - Google Patents

적층 구조의 다이플렉서를 갖는 전자 장치 Download PDF

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WO2022060028A1
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ground
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박종현
김태영
양동일
나효석
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삼성전자 주식회사
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    • H03H7/17—Structural details of sub-circuits of frequency selective networks
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    • H03H7/1766—Parallel LC in series path
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    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/46—Networks for connecting several sources or loads, working on different frequencies or frequency bands, to a common load or source
    • H03H7/463—Duplexers

Definitions

  • Various embodiments relate to an electronic device configured to transmit/receive RF signals of multiple frequency bands using a single antenna using a diplexer.
  • the diplexer divides the RF signal received from the antenna into an RF signal of a first frequency band and an RF signal of a second frequency band, outputs it to a wireless communication circuit (eg, a transceiver) through another signal path, and receives from the wireless communication circuit It may be configured to output an RF signal to the antenna.
  • a wireless communication circuit eg, a transceiver
  • the diplexer may be disposed on one surface of the substrate.
  • an external component eg, a lumped device
  • a diplexer may be disposed on the surface of a PCB by surface mounter technology.
  • the material cost may increase. Since the diplexer is disposed on one surface of the substrate, it may occupy a part of the internal space of the electronic device. Therefore, it may be difficult to secure a space for arranging parts inside an electronic device (eg, a smart phone).
  • the diplexer When the diplexer is disposed on one surface of the substrate included in the electronic device, the diplexer may be damaged or separated from the substrate during external impact or assembly.
  • An electronic device may include an antenna; wireless communication circuitry; and a diplexer coupled to the antenna and the wireless communication circuit.
  • the diplexer may include: a first port connected to the antenna; a second port coupled to the wireless communication circuit; a third port coupled to the wireless communication circuit; a low pass filter (LPF) configured to filter an RF signal of a low frequency band from a signal received from one of the first port and the second port and output it to the other one of the first port and the second port; and a high pass filter (HPF) configured to filter a RF signal of a high frequency band from a signal received from one of the first port and the third port and output it to the other one of the first port and the third port.
  • LPF low pass filter
  • HPF high pass filter
  • the LPF may include a capacitor disposed on a surface of a printed circuit board (PCB) and an inductor formed in a pattern on the PCB.
  • the HPF may include an inductor disposed on a surface of the PCB and a capacitor formed in a pattern on the PCB.
  • a diplexer that is easy to be disposed in an electronic device and is inexpensive.
  • the electronic device may transmit/receive RF signals of multiple frequency bands through one antenna using such a diplexer.
  • various effects directly or indirectly identified through this document may be provided.
  • FIG. 1 is a block diagram of an electronic device in a network environment, according to various embodiments of the present disclosure
  • FIG. 2 is a block diagram of an electronic device configured to transmit/receive RF signals of multiple frequency bands with one antenna, according to an embodiment.
  • FIG. 3A is a circuit diagram of the LPF of FIG. 2
  • FIGS. 3B and 3C show a stacked structure of the LPF according to various embodiments
  • FIG. 3D is a graph illustrating filtering performance of the LPF.
  • FIG. 4A is a circuit diagram of the HPF of FIG. 2
  • FIGS. 4B and 4C show a stacked structure of the HPF according to various embodiments
  • FIG. 4D is a graph illustrating filtering performance of the HPF.
  • FIG. 5A shows a surface of a PCB including a diplexer according to an embodiment
  • FIG. 5B shows a stacked structure of a diplexer in a PCB
  • FIG. 5C shows a stacked structure of a ground in a PCB do.
  • FIG. 6A illustrates a cross-section of a PCB including a diplexer, according to an embodiment, and FIG. 6B illustrates a stacked structure of the diplexer in the PCB.
  • FIG. 1 is a block diagram of an electronic device 101 in a network environment 100 according to various embodiments.
  • an electronic device 101 communicates with an electronic device 102 through a first network 198 (eg, a short-range wireless communication network) or a second network 199 . It may communicate with the electronic device 104 or the server 108 through (eg, a long-distance wireless communication network). According to an embodiment, the electronic device 101 may communicate with the electronic device 104 through the server 108 .
  • a first network 198 eg, a short-range wireless communication network
  • a second network 199 e.g., a second network 199
  • the electronic device 101 may communicate with the electronic device 104 through the server 108 .
  • the electronic device 101 includes a processor 120 , a memory 130 , an input module 150 , a sound output module 155 , a display module 160 , an audio module 170 , and a sensor module ( 176), interface 177, connection terminal 178, haptic module 179, camera module 180, power management module 188, battery 189, communication module 190, subscriber identification module 196 , or an antenna module 197 may be included.
  • at least one of these components eg, the connection terminal 178
  • may be omitted or one or more other components may be added to the electronic device 101 .
  • some of these components are integrated into one component (eg, display module 160 ). can be
  • the processor 120 for example, executes software (eg, a program 140) to execute at least one other component (eg, a hardware or software component) of the electronic device 101 connected to the processor 120 . It can control and perform various data processing or operations. According to one embodiment, as at least part of data processing or operation, the processor 120 converts commands or data received from other components (eg, the sensor module 176 or the communication module 190 ) to the volatile memory 132 . may be stored in the volatile memory 132 , and may process commands or data stored in the volatile memory 132 , and store the result data in the non-volatile memory 134 .
  • software eg, a program 140
  • the processor 120 converts commands or data received from other components (eg, the sensor module 176 or the communication module 190 ) to the volatile memory 132 .
  • the volatile memory 132 may be stored in the volatile memory 132 , and may process commands or data stored in the volatile memory 132 , and store the result data in the non-volatile memory 134 .
  • the processor 120 is the main processor 121 (eg, a central processing unit or an application processor) or a secondary processor 123 (eg, a graphic processing unit, a neural network processing unit) a neural processing unit (NPU), an image signal processor, a sensor hub processor, or a communication processor).
  • the main processor 121 e.g, a central processing unit or an application processor
  • a secondary processor 123 eg, a graphic processing unit, a neural network processing unit
  • NPU neural processing unit
  • an image signal processor e.g., a sensor hub processor, or a communication processor.
  • the main processor 121 e.g, a central processing unit or an application processor
  • a secondary processor 123 eg, a graphic processing unit, a neural network processing unit
  • NPU neural processing unit
  • an image signal processor e.g., a sensor hub processor, or a communication processor.
  • the main processor 121 e.g, a central processing unit or an application processor
  • a secondary processor 123
  • the auxiliary processor 123 is, for example, on behalf of the main processor 121 while the main processor 121 is in an inactive (eg, sleep) state, or the main processor 121 is active (eg, executing an application). ), together with the main processor 121, at least one of the components of the electronic device 101 (eg, the display module 160, the sensor module 176, or the communication module 190) It is possible to control at least some of the related functions or states.
  • the coprocessor 123 eg, an image signal processor or a communication processor
  • may be implemented as part of another functionally related component eg, the camera module 180 or the communication module 190. there is.
  • the auxiliary processor 123 may include a hardware structure specialized for processing an artificial intelligence model.
  • Artificial intelligence models can be created through machine learning. Such learning may be performed, for example, in the electronic device 101 itself on which artificial intelligence is performed, or may be performed through a separate server (eg, the server 108).
  • the learning algorithm may include, for example, supervised learning, unsupervised learning, semi-supervised learning, or reinforcement learning, but in the above example not limited
  • the artificial intelligence model may include a plurality of artificial neural network layers.
  • Artificial neural networks include deep neural networks (DNNs), convolutional neural networks (CNNs), recurrent neural networks (RNNs), restricted boltzmann machines (RBMs), deep belief networks (DBNs), bidirectional recurrent deep neural networks (BRDNNs), It may be one of deep Q-networks or a combination of two or more of the above, but is not limited to the above example.
  • the artificial intelligence model may include, in addition to, or alternatively, a software structure in addition to the hardware structure.
  • the memory 130 may store various data used by at least one component of the electronic device 101 (eg, the processor 120 or the sensor module 176 ).
  • the data may include, for example, input data or output data for software (eg, the program 140 ) and instructions related thereto.
  • the memory 130 may include a volatile memory 132 or a non-volatile memory 134 .
  • the program 140 may be stored as software in the memory 130 , and may include, for example, an operating system 142 , middleware 144 , or an application 146 .
  • the input module 150 may receive a command or data to be used in a component (eg, the processor 120 ) of the electronic device 101 from the outside (eg, a user) of the electronic device 101 .
  • the input module 150 may include, for example, a microphone, a mouse, a keyboard, a key (eg, a button), or a digital pen (eg, a stylus pen).
  • the sound output module 155 may output a sound signal to the outside of the electronic device 101 .
  • the sound output module 155 may include, for example, a speaker or a receiver.
  • the speaker can be used for general purposes such as multimedia playback or recording playback.
  • the receiver may be used to receive an incoming call. According to one embodiment, the receiver may be implemented separately from or as part of the speaker.
  • the display module 160 may visually provide information to the outside (eg, a user) of the electronic device 101 .
  • the display module 160 may include, for example, a control circuit for controlling a display, a hologram device, or a projector and a corresponding device.
  • the display module 160 may include a touch sensor configured to sense a touch or a pressure sensor configured to measure the intensity of a force generated by the touch.
  • the audio module 170 may convert a sound into an electric signal or, conversely, convert an electric signal into a sound. According to an embodiment, the audio module 170 acquires a sound through the input module 150 or an external electronic device (eg, a sound output module 155 ) directly or wirelessly connected to the electronic device 101 . A sound may be output through the electronic device 102 (eg, a speaker or headphones).
  • an external electronic device eg, a sound output module 155
  • a sound may be output through the electronic device 102 (eg, a speaker or headphones).
  • the sensor module 176 detects an operating state (eg, power or temperature) of the electronic device 101 or an external environmental state (eg, user state), and generates an electrical signal or data value corresponding to the sensed state. can do.
  • the sensor module 176 may include, for example, a gesture sensor, a gyro sensor, a barometric pressure sensor, a magnetic sensor, an acceleration sensor, a grip sensor, a proximity sensor, a color sensor, an IR (infrared) sensor, a biometric sensor, It may include a temperature sensor, a humidity sensor, or an illuminance sensor.
  • the interface 177 may support one or more designated protocols that may be used by the electronic device 101 to directly or wirelessly connect with an external electronic device (eg, the electronic device 102 ).
  • the interface 177 may include, for example, a high definition multimedia interface (HDMI), a universal serial bus (USB) interface, an SD card interface, or an audio interface.
  • HDMI high definition multimedia interface
  • USB universal serial bus
  • SD card interface Secure Digital Card
  • the connection terminal 178 may include a connector through which the electronic device 101 can be physically connected to an external electronic device (eg, the electronic device 102 ).
  • the connection terminal 178 may include, for example, an HDMI connector, a USB connector, an SD card connector, or an audio connector (eg, a headphone connector).
  • the haptic module 179 may convert an electrical signal into a mechanical stimulus (eg, vibration or movement) or an electrical stimulus that the user can perceive through tactile or kinesthetic sense.
  • the haptic module 179 may include, for example, a motor, a piezoelectric element, or an electrical stimulation device.
  • the camera module 180 may capture still images and moving images. According to an embodiment, the camera module 180 may include one or more lenses, image sensors, image signal processors, or flashes.
  • the power management module 188 may manage power supplied to the electronic device 101 .
  • the power management module 188 may be implemented as, for example, at least a part of a power management integrated circuit (PMIC).
  • PMIC power management integrated circuit
  • the battery 189 may supply power to at least one component of the electronic device 101 .
  • battery 189 may include, for example, a non-rechargeable primary cell, a rechargeable secondary cell, or a fuel cell.
  • the communication module 190 is a direct (eg, wired) communication channel or a wireless communication channel between the electronic device 101 and an external electronic device (eg, the electronic device 102, the electronic device 104, or the server 108). It can support establishment and communication performance through the established communication channel.
  • the communication module 190 may include one or more communication processors that operate independently of the processor 120 (eg, an application processor) and support direct (eg, wired) communication or wireless communication.
  • the communication module 190 is a wireless communication module 192 (eg, a cellular communication module, a short-range communication module, or a global navigation satellite system (GNSS) communication module) or a wired communication module 194 (eg, : It may include a LAN (local area network) communication module, or a power line communication module).
  • GNSS global navigation satellite system
  • a corresponding communication module among these communication modules is a first network 198 (eg, a short-range communication network such as Bluetooth, wireless fidelity (WiFi) direct, or infrared data association (IrDA)) or a second network 199 (eg, legacy It may communicate with the external electronic device 104 through a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (eg, a telecommunication network such as a LAN or a WAN).
  • a first network 198 eg, a short-range communication network such as Bluetooth, wireless fidelity (WiFi) direct, or infrared data association (IrDA)
  • a second network 199 eg, legacy It may communicate with the external electronic device 104 through a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (eg, a telecommunication network such as a LAN or a WAN).
  • a telecommunication network
  • the wireless communication module 192 uses the subscriber information (eg, International Mobile Subscriber Identifier (IMSI)) stored in the subscriber identification module 196 within a communication network such as the first network 198 or the second network 199 .
  • the electronic device 101 may be identified or authenticated.
  • the wireless communication module 192 may support a 5G network after a 4G network and a next-generation communication technology, for example, a new radio access technology (NR).
  • NR access technology includes high-speed transmission of high-capacity data (eMBB (enhanced mobile broadband)), minimization of terminal power and access to multiple terminals (mMTC (massive machine type communications)), or high reliability and low latency (URLLC (ultra-reliable and low-latency) -latency communications)).
  • eMBB enhanced mobile broadband
  • mMTC massive machine type communications
  • URLLC ultra-reliable and low-latency
  • the wireless communication module 192 may support a high frequency band (eg, mmWave band) to achieve a high data rate, for example.
  • a high frequency band eg, mmWave band
  • the wireless communication module 192 includes various technologies for securing performance in a high-frequency band, for example, beamforming, massive multiple-input and multiple-output (MIMO), all-dimensional multiplexing. It may support technologies such as full dimensional MIMO (FD-MIMO), an array antenna, analog beam-forming, or a large scale antenna.
  • the wireless communication module 192 may support various requirements specified in the electronic device 101 , an external electronic device (eg, the electronic device 104 ), or a network system (eg, the second network 199 ).
  • the wireless communication module 192 may include a peak data rate (eg, 20 Gbps or more) for realizing eMBB, loss coverage (eg, 164 dB or less) for realizing mMTC, or U-plane latency for realizing URLLC ( Example: downlink (DL) and uplink (UL) each 0.5 ms or less, or round trip 1 ms or less).
  • a peak data rate eg, 20 Gbps or more
  • loss coverage eg, 164 dB or less
  • U-plane latency for realizing URLLC
  • the antenna module 197 may transmit or receive a signal or power to the outside (eg, an external electronic device).
  • the antenna module 197 may include an antenna including a conductor formed on a substrate (eg, a PCB) or a radiator formed of a conductive pattern.
  • the antenna module 197 may include a plurality of antennas (eg, an array antenna). In this case, at least one antenna suitable for a communication method used in a communication network such as the first network 198 or the second network 199 is connected from the plurality of antennas by, for example, the communication module 190 . can be selected. A signal or power may be transmitted or received between the communication module 190 and an external electronic device through the selected at least one antenna.
  • other components eg, a radio frequency integrated circuit (RFIC)
  • RFIC radio frequency integrated circuit
  • the antenna module 197 may form a mmWave antenna module.
  • the mmWave antenna module comprises a printed circuit board, an RFIC disposed on or adjacent to a first side (eg, underside) of the printed circuit board and capable of supporting a designated high frequency band (eg, mmWave band); and a plurality of antennas (eg, an array antenna) disposed on or adjacent to a second side (eg, top or side) of the printed circuit board and capable of transmitting or receiving signals of the designated high frequency band. can do.
  • peripheral devices eg, a bus, general purpose input and output (GPIO), serial peripheral interface (SPI), or mobile industry processor interface (MIPI)
  • GPIO general purpose input and output
  • SPI serial peripheral interface
  • MIPI mobile industry processor interface
  • the command or data may be transmitted or received between the electronic device 101 and the external electronic device 104 through the server 108 connected to the second network 199 .
  • Each of the external electronic devices 102 or 104 may be the same as or different from the electronic device 101 .
  • all or a part of operations executed in the electronic device 101 may be executed in one or more external electronic devices 102 , 104 , or 108 .
  • the electronic device 101 may perform the function or service itself instead of executing the function or service itself.
  • one or more external electronic devices may be requested to perform at least a part of the function or the service.
  • One or more external electronic devices that have received the request may execute at least a part of the requested function or service, or an additional function or service related to the request, and transmit a result of the execution to the electronic device 101 .
  • the electronic device 101 may process the result as it is or additionally and provide it as at least a part of a response to the request.
  • cloud computing distributed computing, mobile edge computing (MEC), or client-server computing technology may be used.
  • the electronic device 101 may provide an ultra-low latency service using, for example, distributed computing or mobile edge computing.
  • the external electronic device 104 may include an Internet of things (IoT) device.
  • Server 108 may be an intelligent server using machine learning and/or neural networks.
  • the external electronic device 104 or the server 108 may be included in the second network 199 .
  • the electronic device 101 may be applied to an intelligent service (eg, smart home, smart city, smart car, or health care) based on 5G communication technology and IoT-related technology.
  • the electronic device may have various types of devices.
  • the electronic device may include, for example, a portable communication device (eg, a smart phone), a computer device, a portable multimedia device, a portable medical device, a camera, a wearable device, or a home appliance device.
  • a portable communication device eg, a smart phone
  • a computer device e.g., a smart phone
  • a portable multimedia device e.g., a portable medical device
  • a camera e.g., a portable medical device
  • a camera e.g., a portable medical device
  • a camera e.g., a portable medical device
  • a wearable device e.g., a smart bracelet
  • a home appliance device e.g., a home appliance
  • first, second, or first or second may be used simply to distinguish the element from other elements in question, and may refer to elements in other aspects (e.g., importance or order) is not limited. It is said that one (eg, first) component is “coupled” or “connected” to another (eg, second) component, with or without the terms “functionally” or “communicatively”. When referenced, it means that one component can be connected to the other component directly (eg by wire), wirelessly, or through a third component.
  • module used in various embodiments of this document may include a unit implemented in hardware, software, or firmware, and is interchangeable with terms such as, for example, logic, logic block, component, or circuit.
  • a module may be an integrally formed part or a minimum unit or a part of the part that performs one or more functions.
  • the module may be implemented in the form of an application-specific integrated circuit (ASIC).
  • ASIC application-specific integrated circuit
  • one or more instructions stored in a storage medium may be implemented as software (eg, the program 140) including
  • a processor eg, processor 120
  • a device eg, electronic device 101
  • the one or more instructions may include code generated by a compiler or code executable by an interpreter.
  • the device-readable storage medium may be provided in the form of a non-transitory storage medium.
  • 'non-transitory' only means that the storage medium is a tangible device and does not include a signal (eg, electromagnetic wave), and this term is used in cases where data is semi-permanently stored in the storage medium and It does not distinguish between temporary storage cases.
  • a signal eg, electromagnetic wave
  • the method according to various embodiments disclosed in this document may be included and provided in a computer program product.
  • Computer program products may be traded between sellers and buyers as commodities.
  • the computer program product is distributed in the form of a machine-readable storage medium (eg compact disc read only memory (CD-ROM)), or via an application store (eg Play Store TM ) or on two user devices ( It can be distributed online (eg download or upload), directly between smartphones (eg smartphones).
  • a part of the computer program product may be temporarily stored or temporarily generated in a machine-readable storage medium such as a memory of a server of a manufacturer, a server of an application store, or a relay server.
  • each component (eg, module or program) of the above-described components may include a singular or a plurality of entities, and some of the plurality of entities may be separately disposed in other components. there is.
  • one or more components or operations among the above-described corresponding components may be omitted, or one or more other components or operations may be added.
  • a plurality of components eg, a module or a program
  • the integrated component may perform one or more functions of each component of the plurality of components identically or similarly to those performed by the corresponding component among the plurality of components prior to the integration. .
  • operations performed by a module, program, or other component are executed sequentially, in parallel, repeatedly, or heuristically, or one or more of the operations are executed in a different order, or omitted. or one or more other operations may be added.
  • FIG. 2 is a block diagram of an electronic device 200 configured to transmit/receive RF signals of multiple frequency bands with one antenna, according to an embodiment.
  • the electronic device 200 eg, the electronic device 101 of FIG. 1
  • the electronic device 200 includes an antenna 210 , a diplexer 220 , a first duplexer 230 , and a second It may include a second duplexer 240 , a first switch circuit 250 , a second switch circuit 260 , and/or a transceiver 270 .
  • the diplexer 220 may include a low pass filter (LPF) 220a and a high pass filter (HPF) 220b.
  • LPF low pass filter
  • HPF high pass filter
  • the LPF 220a may filter and output an RF signal having a low frequency band (eg, about 3 GHz or less) from the input RF signal.
  • the HPF 220b may filter and output an RF signal having a high frequency band (eg, about 3 GHz or more) from the input RF signal.
  • the diplexer 220 includes a first port 221 connected to the antenna 210 , a second port 222 connected to the first coupler 291 , and a third port 223 connected to the second coupler 292 .
  • the LPF 220a filters an RF signal having a low frequency band from a signal received through one of the first port 221 and the second port 222 to the first port 221 and the second port 222. It can be configured to output to another port.
  • the HPF 220b filters an RF signal having a high frequency band from a signal received through one of the first port 221 and the third port 223, and the first port 221 and the third port 223 ) can be configured to output to another port.
  • the first duplexer 230 outputs an RF signal of a first transmission frequency band designated to be used for data transmission to a network (eg, the first network 198 of FIG. 1 ).
  • a band pass filter (BPF) 230a, the 1-2 BPF 230b, and the 1-1 BPF 230a outputting an RF signal of a first reception frequency band designated to be used for data reception from the network , and the first 1-2 BPF 230b and the first 1-1 port 231 connected to the first switch circuit 250, the first transmission port 271a of the transceiver 270 through the power amplifier 280)
  • It may include a 1-2 port 232 connected to the, and a 1-3 port 233 connected to the first reception port 272a of the transceiver 270 .
  • the 1-1 BPF 230a filters the RF signal having the first transmission frequency band from the signal received from the first transmission port 271a of the transceiver 270 through the 1-2 port 232, It may be configured to output to one port 231 .
  • the 1-2-th BPF (230b) filters the RF signal having the first reception frequency band from the signal received through the 1-1 port 231, and the second of the transceiver 270 through the 1-3 port 233. It may be configured to output to one receiving port 272a.
  • the second duplexer 240 outputs an RF signal of a second transmission frequency band designated to be used for data transmission to a network (eg, the first network 198 of FIG. 1 ).
  • BPF (240a), 2-2 BPF (240b), 2-1 BPF (240a), and 2-2 BPF (240b) outputting an RF signal of a second reception frequency band designated to be used for data reception from the network
  • the second port 242 connected to the second transmission port 271b of the transceiver 270 through the second port 241 and the power amplifier 280 connected to and connected to the second switch circuit 260 (242) , and a second-third port 243 connected to the second receiving port 272b of the transceiver 270 .
  • the 2-1 BPF 240a filters the RF signal having the second transmission frequency band from the signal received from the second transmission port 271b of the transceiver 270 through the 2-2 port 242, It may be configured to output to one port 241 .
  • the 2-2 BPF 240b filters the RF signal having the second reception frequency band from the signal received through the 2-1 port 241 and receives the second signal of the transceiver 270 through the 2-3 port 243 2 It may be configured to output to the receiving port 272b.
  • the transmission frequency band is a frequency band designated to be used in a frequency division duplexing (FDD) communication scheme in 5G or a legacy network (eg, the second network 199 of FIG. 1 ) defined by 3GPP. It may include an uplink (uplink) band in one of the frequency bands.
  • the reception frequency band may include a downlink band in the frequency band.
  • the uplink band may be lower or higher than the downlink band.
  • the legacy network may include a second generation (2G), 3G, 4G, or long term evolution (LTE) network.
  • the BPFs 230a , 230b , 240a , and 240b may include a surface acoustic wave (SAW) filter.
  • SAW surface acoustic wave
  • the first switch circuit (or front end circuit) 250 is the second port 222 of the diplexer 220 and the first port 1-1 of the first duplexer 230 . It may be disposed on a transmission line connecting 231 .
  • the first switch circuit 250 may output the RF signal received from the antenna 210 through the diplexer 220 to the first duplexer 230 .
  • the first switch circuit 250 may output the RF signal received from the transceiver 270 through the first duplexer 230 to the diplexer 220 .
  • the second switch circuit 260 is disposed on a transmission line connecting the third port 223 of the diplexer 220 and the 2-1 port 241 of the second duplexer 240 .
  • the second switch circuit 260 may pre-process the RF signal received from the antenna 210 through the diplexer 220 and output it to the transceiver 270 through the second duplexer 240 .
  • the second switch circuit 260 may pre-process the RF signal received from the transceiver 270 through the second duplexer 240 and output it to the antenna 210 through the diplexer 220 .
  • the electronic device 200 may further include a first amplifier circuit and/or a second amplifier circuit.
  • the first amplifier circuit eg, a low noise amplifier or a variable gain amplifier
  • a second amplifier circuit eg, a low noise amplifier or a variable gain amplifier
  • the transceiver 270 may be an element constituting the wireless communication module 192 (eg, a wireless communication circuit supporting communication with a cellular network).
  • the transceiver 270 converts the baseband signal received from the processor into an RF signal and outputs it to the antenna 210 through the first transmission port 271a or the second transmission port 271b.
  • the transceiver 270 may convert the RF signal received from the antenna 210 through the first reception port 272a or the second reception port 272b into a baseband signal and output it to the processor in the reception mode. .
  • the electronic device 200 may further include a power amplifier 280 , a first coupler 291 , and/or a second coupler 292 .
  • the power amplifier 280 may amplify the power of the RF signal received from the first transmission port 271a of the transceiver 270 and output the amplified power to the first-2 port 232 of the first duplexer 230 .
  • the power amplifier 280 may amplify the power of the RF signal received from the second transmission port 271b of the transceiver 270 and output it to the 2-2 port 242 of the second duplexer 240 .
  • the first coupler 291 is disposed on a transmission line connecting the second port 222 of the diplexer 220 and the first switch circuit 250 and is an RF output from the transceiver 270 to the antenna 210 .
  • the power of the signal may be obtained and output to the transceiver 270 .
  • the second coupler 292 is disposed on a transmission line connecting the third port 223 of the diplexer 220 and the second switch circuit 260 , and the RF output from the transceiver 270 to the antenna 210 .
  • the power of the signal may be obtained and output to the transceiver 270 .
  • FIG. 3A is a circuit diagram of the LPF 220a of FIG. 2
  • FIGS. 3B and 3C show a stacked structure of the LPF 220a according to various embodiments
  • FIG. 3D shows the filtering performance of the LPF 220a It is a graph.
  • the LPF 220a is a first capacitor (LPF capacitor) 1) 311, a second capacitor (LC2) 312, a third capacitor (LC3) (313), a first inductor ( It may include an LPF inductor (LL)1) 321 and/or a second inductor (LL2) 322 .
  • one end A of the LL1 321 may be connected to the first port 221 , and the other end B of the LL1 321 may be connected to one end C of the LL2 322 .
  • the other end D of the LL2 322 may be connected to the second port 222 .
  • One end Q of the LC1 311 may be connected to one end A of the LL1 321 , and the other end R of the LC1 311 may be connected to the other end B of the LL1 321 .
  • One end E of the LC2 312 may be connected to one end C of the LL2 322 , and the other end F of the LC2 312 may be connected to the other end D of the LL2 322 .
  • One end G of the LC3 313 may be connected between the other end B of the LL1 321 and the end C of the LL2 322 .
  • the other end H of the LC3 313 may be connected to a ground formed on the PCB.
  • the LC1 311 may be omitted from the circuit configuration of FIG. 3 as it is implemented as a parasitic capacitance between both ends of the LL1 321 .
  • the combination of LL1 ( 321 ), LL2 ( 322 ), and LC3 ( 313 ) operates as a filter that passes the RF signal of the low frequency band
  • the combination of LL1 ( 321 ) and LC1 ( 311 ) and a combination of LL2 322 and LC2 322 may operate as a filter that blocks passage of RF signals in a high frequency band.
  • the LL1 321 and LL2 322 may be formed (eg, embedded) in a pattern on the PCB, and the LC2 312 and LC3 313 may be lumped devices disposed on the surface of the PCB.
  • the PCB may include a first layer 391 , a second layer 392 , and a third layer 393 .
  • the first layer 391 may include a PCB surface on which lumped devices are disposed.
  • the first-first pad 312a , the 1-2-th pad 312b , the second-first pad 313a , and/or the second-second pad 313b are formed on the first layer 391 . can be formed.
  • One end E of the LC2 312 is attached to the 1-1 pad 312a, and the other end F of the LC2 312 is attached to the 1-2 pad 312b separated from the 1-1 pad 312b. ) can be attached.
  • the first-second pad 312b may be connected to the second port 222 .
  • a first contact point 381 extending from the first-second pad 312b may be connected to the second port 222 .
  • the first contact point 381 may be, for example, the other end D of the LL2 322 .
  • the 2-1 th pad 313a may be connected to the 1-1 th pad 312a, and one end G of the LC3 313 may be attached to the 2-1 th pad 313a.
  • the second-second pad 313b separated from the second-first pad 313a may be connected to the ground, and the other end H of the LC3 313 may be attached to the second-second pad 313b and connected to the ground.
  • the first-first pad 312a, the 1-2-th pad 312b, the second-first pad 313a, and/or the second-second pad 313b may be formed in the form of conductive patches.
  • the first portion 321a of the LL1 321 and the first portion 322a of the LL2 322 may be formed on the second layer 392 .
  • One end 321a_1 of the first portion 321a of the LL1 321 may be connected to the first-first pad 312a through the first via 371 .
  • one end 321a_1 of the first portion 321a of the LL1 321 may be the other end B of the LL1 321 .
  • the first portion 322a of the LL2 322 is spaced apart from the first portion 321a of the LL1 321 , and the end 322a_1 of the first portion 322a of the LL2 322 is connected to the second via ( 372 may be connected to the first-second pad 312b.
  • One end 322a_1 of the first portion 322a of the LL2 322 may be, for example, the other end D of the LL2 322 .
  • the first portion 321a of the LL1 321 is from the other end 321a_2 of the first portion 321a of the LL1 321 to the one end 321a_1 of the first portion 321a of the LL1 321 It may include a conductive line in the form of a coil extending to the.
  • the first portion 322a of the LL2 322 is from one end 322a_1 of the first portion 322a of the LL2 322 to the other end 322a_2 of the first portion 322a of the LL2 322 . It may be formed in the form of an extended, curved conductive line.
  • the second portion 321b of the LL1 321 and the second portion 322b of the LL2 322 may be formed on the third layer 393 .
  • One end 321b_1 of the second portion 321b of the LL1 321 may be connected to the other end 321a_2 of the first portion 321a of the LL1 321 through a third via 373 .
  • the other end 321b_2 of the second portion 321b of the LL1 321 may be connected to the first port 221 .
  • the other end 321b_2 of the second portion 321b of the LL1 321 may be, for example, the end A of the LL1 321 .
  • One end 322b_1 of the second portion 322b of the LL2 322 may be connected to one end 321a_1 of the first portion 321a of the LL1 321 through a fourth via 374 .
  • the other end 322b_2 of the second portion 322b of the LL2 322 may be connected to the other end 322a_2 of the first portion 322a of the LL2 322 through the fifth via 375 .
  • the second portion 321b of the LL1 321 is from one end 321b_1 of the second portion 321b of the LL1 321 to the other end 321b_2 of the second portion 321b of the LL1 321 .
  • the second portion 322b of the LL2 322 is from one end 322b_1 of the second portion 322b of the LL2 322 to the other end 322b_2 of the second portion 322b of the LL2 322 . It may be formed in the form of an extended, curved conductive line.
  • the first portion 321a of the LL1 321 , the second portion 321b of the LL1 321 , and the second-first pad 313a overlap each other.
  • at least a portion of the first portion 322a of the LL2 322 , the second portion 322b of the LL2 322 , and the 1-2 pads 312b may overlap. there is.
  • an RF signal when an RF signal is input to one of the first port 221 and the second port 222 , for example, an RF signal of about 3 GHz or less (eg, long term evolution (LTE) band) is transmitted. It can be output to another port through the LPF 220a without loss.
  • An RF signal of about 3 GHz or higher eg, N77 (new radio (NR) frequency band 77), N79, N79
  • the cut-off frequency of the LPF 220a may be 3 GHz and the cut-off frequency band may be about 3 GHz or more.
  • the capacitance of the capacitors eg, LC1 ( 311 ), LC2 ( 312 ), and LC3 ( 313 )
  • the inductance of the inductors eg, LL1 ( 321 ), LL2 ( 322 )
  • the frequency can be changed.
  • FIG. 4A is a circuit diagram of the HPF 220b of FIG. 2
  • FIGS. 4B and 4C show a stacked structure of the HPF 220b according to various embodiments
  • FIG. 4D shows the filtering performance of the HPF 220b It is a graph.
  • the HPF 220b includes a first capacitor HC (HPF capacitor) 1 410 , a second capacitor HC2 420 , a third capacitor HC3 430 , and an inductor HL1 . ) (440).
  • one end I of the HC1 410 may be connected to the first port 221 , and the other end J of the HC1 410 may be connected to one end K of the HC2 420 .
  • the other end L of the HC2 420 may be connected to the third port 223 .
  • One end M of HC3 430 may be connected to one end I of HC1 410 , and the other end N of HC3 430 may be connected to the other end L of HC2 420 .
  • One end O of HL1 440 may be connected between the other end J of HC1 410 and one end K of HC2 420 .
  • the other end P of the HL1 440 may be connected to a ground formed on the PCB.
  • the combination of HC1 410 , HC2 420 , and HL1 440 operates as a filter that passes the RF signal of the high frequency band of the received signal, and HC3 430 operates as the low frequency band It can act as a filter that blocks the passage of RF signals.
  • HC1 410 and HC2 420 may be formed in a pattern on the PCB, and HC3 430 and HL1 440 may be lumped devices disposed on the surface of the PCB.
  • the PCB may include a first layer 491 , a second layer 492 , and a third layer 493 .
  • the first layer 491 may be the same layer as the first layer 391 of FIG. 3B .
  • the second layer 492 may be the same layer as the second layer 392 of FIG. 3B or a different layer.
  • the third layer 493 may be the same layer as the third layer 393 of FIG. 3B or a different layer.
  • the first layer 491 includes a first pad 441 , a second pad 442 , a first portion 411 of HC1 410 , and a first portion 421 of HC2 420 .
  • One end O of the HL1 440 may be attached to the first pad 441
  • the other end P of the HL1 440 may be attached to the second pad 442 separated from the first pad 441 .
  • the second pad 442 may be connected to the ground.
  • One end M of the HC3 430 may be attached to the first portion 411 of the HC1 410
  • the other end N of the HC3 430 may be attached to the first portion 421 of the HC2 420 . there is.
  • first portion 411 of the HC1 410 and the first portion 421 of the HC2 420 two edges 411a and 421a adjacent to each other are used as pads to which the HC3 430 is to be attached.
  • the first portion 411 of the HC1 410 may be connected to the first port 221 .
  • the second contact points 481 (I) extending from the first portion 411 may be connected to the first port 221 .
  • the first portion 421 of the HC2 420 may be connected to the third port 223 .
  • third contact points 482 (L) extending from the first portion 421 may be connected to the third port 223 .
  • the second portion 412 of the HC1 410 and the second portion 422 of the HC2 420 may be formed on the second layer 492 .
  • the second portion 412 of the HC1 410 and the second portion 422 of the HC2 420 may be connected to each other and may be connected to the first pad 441 through the sixth via 471 .
  • at least a portion of the first portion 411 of the HC1 410 may overlap the second portion 412 of the HC1 410 .
  • at least a portion of the first portion 421 of the HC2 420 may overlap the second portion 422 of the HC2 420 .
  • the third portion 413 of the HC1 410 and the third portion 423 of the HC2 420 separated therefrom may be formed on the third layer 493 .
  • the third portion 413 of the HC1 410 may be connected to the first portion 411 .
  • a fourth contact 483 separated from the second portion 412 of the HC1 410 may be formed on the second layer 492 .
  • the fifth contact 484 extending from the third portion 413 of the HC1 410 is connected to the fourth contact 483 through the seventh via 472, and the fourth contact 483 is the eighth via ( 473 ) may be connected to the second contact 481 .
  • the third portion 423 of the HC2 420 may be connected to the first portion 421 .
  • a sixth contact 485 separated from the second portion 422 of the HC2 420 may be formed on the second layer 492 .
  • the seventh contact 486 extending from the third portion 423 of the HC2 420 is connected to the sixth contact 485 through the ninth via 474, and the sixth contact 485 is the tenth via ( 475 may be connected to the third contact 482 .
  • at least a portion of the second portion 412 of the HC1 410 may overlap the third portion 413 of the HC1 410 .
  • at least a portion of the second portion 421 of the HC2 420 may overlap the third portion 423 of the HC2 420 .
  • an RF signal of about 3 GHz or higher is output to the other port through the HPF 220b without loss.
  • an RF signal of about 3 GHz or higher may not substantially pass through the HPF 220b.
  • the cut-off frequency of the HPF 220b may be 3 GHz and the cut-off frequency band may be about 3 GHz or less.
  • the cutoff frequency may be changed by varying the capacitance of the capacitors (eg, HC1 410 , HC2 420 , and HC3 430 ) and/or the inductance of HL1 440 .
  • FIG. 5A shows a surface of a PCB 500 including a diplexer 220 according to an embodiment
  • FIG. 5B shows a stacked structure of the diplexer 220 in the PCB 500
  • FIG. 5C shows a stacked structure of the ground in the PCB 500 .
  • Components that are structurally and/or functionally identical to those described in FIGS. 3 and 4 may be denoted by the same names and reference numerals or briefly described without detailed description.
  • the PCB 500 may include a diplexer 220 including an LPF 220a and an HPF 220b.
  • the first port 221 , the second port 222 , and the third port 223 may be formed on the first layer 510 of the PCB 500 .
  • the first port 221 may be connected to the second contact 481 in the HPF 220b (eg, one end I of the HC1 410 in FIG. 4A ).
  • the second port 222 may be connected to the first contact 381 in the LPF 220a (eg, the other end D of the LL2 322 in FIG. 3A ).
  • the third port 223 may be connected to a third contact 482 in the HPF 220b (eg, the other end L of the HC2 420 in FIG. 4A ).
  • LC2 312 , LC3 313 , HC3 430 , and/or HL1 440 may be lumped devices disposed on the first layer 510 .
  • the lumped device may be selectively disposed on the PCB 500 . For example, when designing the diplexer 220 , a lumped element having a value tuned to the filtering performance of the diplexer 220 may be selected.
  • LL1 321 and LL2 322 may be formed in a pattern on the PCB 500 .
  • HC1 410 and HC2 420 may be formed in a pattern on the PCB 500 .
  • a ground connected to the second-second pad 313b and the second pad 442 may be formed on the PCB 500 .
  • the first ground pattern 591 may be formed on the first layer 510 in a shape (eg, a rectangle) surrounding at least a portion of the LPF 220a or the HPF 220b.
  • the 2-2 pad 313b may be formed as a part of the first ground pattern 591 .
  • the second pad 442 may be connected to the first ground pattern 591 through a conductive pattern (eg, wiring, via) formed under the first layer 510 of the PCB 500 .
  • a conductive pattern eg, wiring, via
  • the first ground pattern 591 may be formed on another layer of the PCB 500 .
  • the PCB 500 includes a second layer 520 , a third layer 530 , a fourth layer 540 , and/or a fifth layer 550 in addition to the first layer 510 .
  • the ground 590 is, in addition to the first ground pattern 591 , a second ground pattern 592 formed on the second layer 520 , a third ground pattern 593 formed on the third layer 530 , and/or a second ground pattern 593 formed on the third layer 530 .
  • a fourth ground pattern 594 formed on the fourth layer 540 may be further included.
  • the second layer 520 includes a first portion 321a of LL1 321 , a first portion 322a of LL2 322 , a second portion 412 of HC1 410 , and a second portion of HC2 420 .
  • Two portions 422 may be formed.
  • the second ground pattern 592 may be disposed to surround the portions 321a , 322a , 412 , and 422 .
  • the second ground pattern 592 may be aligned with the first ground pattern 591 and may have substantially the same shape (eg, a rectangle) as the first ground pattern 591 . For example, when viewed in the z-axis direction, the second ground pattern 592 may overlap the first ground pattern 591 .
  • the first wiring 521 extending from any one point 592a of the first side of the second ground pattern 592 to any one point 592b of the second side parallel to the first side is the second It may be formed in addition to the layer 520 .
  • the second pad 442 may be connected to a point (eighth contact) 521a of the first wiring 521 through the eleventh via 571 .
  • the second pad 442 may be connected to the second ground pattern 592 through the eleventh via 571 and the eighth contact 521a formed on the first wiring 521 .
  • the third layer 530 includes a second portion 321b of LL1 321 , a second portion 322b of LL2 322 , a third portion 413 of HC1 410 , and/or Alternatively, the third portion 423 of the HC2 420 may be formed.
  • the third ground pattern 593 may surround the portions 321b , 322b , 413 , and 423 .
  • the third ground pattern 593 may be aligned with the second ground pattern 592 and may have substantially the same shape (eg, a rectangle) as the second ground pattern 592 . For example, when viewed in the z-axis direction, at least a portion of the third ground pattern 593 may overlap the second ground pattern 592 .
  • the second wiring 531 extending from a point 593a of any one side of the third ground pattern 593 (eg, a side aligned with the second side of the second ground pattern 592 ). ) may be additionally formed on the third layer 530 .
  • the eighth contact 521a may be connected to the ninth contact 531a of the second wiring 531 formed in the third layer 530 through the twelfth via 572 .
  • the tenth contact 521b of the first wiring 521 may be connected to the eleventh contact 531b of the second wiring 531 through a thirteenth via 573 .
  • the second pad 442 formed on the first layer 510 may also be connected to the third ground pattern 593 through the second wiring 531 and the thirteenth via 573 .
  • a third wiring 532 connecting the second portion 321b of the LL1 321 to the fifth contact 484 may be additionally formed in the third layer 530 . Accordingly, the LPF 220a may be connected to the first port 221 through the fifth contact 484 .
  • the fourth ground pattern 594 formed on the fourth layer 540 may be aligned with the third ground pattern 593 and may have substantially the same shape (eg, a rectangle). For example, when viewed in the z-axis direction, at least a portion of the third ground pattern 593 may overlap the fourth ground pattern 594 .
  • a fourth wiring 541 aligned with the first wiring 521 and having the same shape may be additionally formed in the fourth layer 540 . For example, when viewed in the z-axis direction, at least a portion of the first wiring 521 may overlap the fourth wiring 541 .
  • the ninth contact 531a may be connected to the twelfth contact 541a of the fourth wiring 541 through a fourteenth via 574 .
  • the eleventh contact 531b may be connected to the thirteenth contact 541b of the fourth wiring 541 through the fifteenth via 575 .
  • the second pad 442 formed on the first layer 510 may be connected to the fourth ground pattern 594 through the fourth wiring 541 .
  • a shielding sheet 560 may be formed on the fifth layer 550 .
  • the shielding sheet 560 may be formed of a single metal plate, and may overlap the ground 590 when facing the PCB 500 in the Z-axis direction.
  • the shielding sheet 560 may be used to isolate the diplexer 220 from external electronic components.
  • the shielding sheet 560 is to reduce the effect of the RF signal transmitted and received from the diplexer 220 on external electronic components located under the fifth layer 550 (eg -z-axis direction).
  • the shielding sheet 560 may serve as a ground by being connected to the fourth ground pattern 594 through, for example, the sixteenth via 576 .
  • the ground 590 may be implemented as a casing structure to improve isolation from external electronic components around the diplexer 220 or other conductive parts within the PCB 500 .
  • a plurality of vias electrically connecting the ground patterns 591 , 592 , 593 , and 594 are formed along edges of the ground patterns 591 , 592 , 593 , and 594 .
  • the PCB 500 may further include one or more layers.
  • the fifth layer 550 eg, in the -z-axis direction
  • another diplexer or other conductive lines or components configured in substantially the same pattern as the above-described diplexer 220 may be located.
  • FIG. 6A shows a cross-section of a PCB 600 including a diplexer 220 according to an embodiment
  • FIG. 6B shows a stacked structure of the diplexer 220 in the PCB 600 .
  • Components that are structurally and/or functionally identical to those described in FIGS. 3 and 4 may be denoted by the same names and reference numerals or briefly described without detailed description.
  • the PCB 600 includes a first layer 601 , a second layer 602 , a third layer 603 , a fourth layer 604 , a fifth layer 605 , and a sixth layer ( 606 ), a seventh layer 607 , an eighth layer 608 , a ninth layer 609 , and/or a tenth layer 610 .
  • a first port 221 may be formed in the fifth layer 605
  • a second port 222 may be formed in the second layer 602
  • a third port 223 may be formed in the eighth layer 608 .
  • LC2 312 , LC3 313 , and/or HL1 440 may be disposed on the first layer 510 as a lumped device.
  • the other elements (LL1 321 , LL2 322 , HC1 410 , HC2 420 , HC3 620 ) of the diplexer 220 are patterned on the PCB 600 .
  • the ground 680 connected to the 2-2 pad 313b and the second pad 442 includes a plurality of ground patterns 681 , 682 , 683 formed on each layer of the PCB 600 , 684, 685, 686, 687, 688, 689, 690).
  • the first layer 601 includes a 1-1 pad 312a, a 1-2 pad 312b, a 2-1 pad 313a, a 2-2 pad 313b, and a second pad 313b.
  • a first pad 441 and/or a second pad 442 may be formed.
  • the first ground pattern 681 may be formed on the first layer 601 in a shape (eg, a rectangle) surrounding at least a portion of the pads.
  • the 2-2 pad 313b and the second pad 442 may be formed as a part of the first ground pattern 681 .
  • the first portion 321a of the LL1 321 and the first portion 322a of the LL2 322 may be formed on the second layer 602 .
  • the second ground pattern 682 may be formed to surround the portions 321a and 322a.
  • the second ground pattern 682 overlaps at least partially with the first ground pattern 681 and has substantially the same shape (eg, a rectangle) as the first ground pattern 681 .
  • the 14th contact 631 (eg, the other end (D) of the LL2 322 in FIG. 3A ) extending from one end 322a_1 of the first part 322a of the LL2 322 is a wiring Through , it may be connected to the second port 222 .
  • a fifteenth contact 632 may be additionally formed on the second layer 602 , and the fifteenth contact 632 may be electrically connected to the first pad 441 through a via.
  • the second portion 321b of the LL1 321 and the second portion 322b of the LL2 322 may be formed on the third layer 603 .
  • the third ground pattern 683 may be formed to surround the portions 321b and 322b.
  • the third ground pattern 683 overlaps at least partially with the second ground pattern 682 and has substantially the same shape (eg, a rectangle) as the second ground pattern 682 .
  • a sixteenth contact 633 may be additionally formed on the third layer 603 , and the sixteenth contact 633 is connected to the first pad 441 through the fifteenth contact 632 and vias. can be connected
  • the fourth ground pattern 684 formed on the fourth layer 604 may be connected to the third ground pattern 683 through one or more nineteenth vias 653 .
  • the fourth ground pattern 684 is implemented as a single metal plate to be used as a shielding sheet for isolating the upper layer (eg, the +z-axis direction) and the lower layer (eg, the -z-axis direction) based on the fourth layer 604 .
  • the fourth layer 604 may be the ground layer of the PCB 600 .
  • a seventeenth contact 634 and/or an eighteenth contact 635 separated from the fourth ground pattern 684 may be additionally formed on the fourth layer 604 .
  • the seventeenth contact 634 may be electrically connected to the first pad 441 through the fifteenth contact 632 , the sixteenth contact 633 , and vias.
  • the eighteenth contact 635 may be electrically connected to the other end 321b_2 of the second portion 321b of the LL1 321 through a via.
  • the fifth layer 605 has a second contact 481 , a first portion 411 of HC1 410 , a second portion 422 of HC2 420 , and a sixth contact 485 .
  • a fifth ground pattern 685 may be formed to surround the portions 411 and 422 .
  • the fifth ground pattern 685 at least partially overlaps the third ground pattern 683 and has substantially the same shape as the third ground pattern 683 (eg, a rectangle). can have
  • the second contact 481 (eg, one end (I) of the HC1 410 in FIG. 4A ) extending from the first portion 411 of the HC1 410 is a fifth It may be connected to the first port 221 formed in the layer 605 .
  • one end of the HC1 410 may be connected to the first port 221 through the second contact 481 .
  • the second contact 481 may be connected to the 18th contact 635 through a via.
  • one end of the LL1 321 may be connected to the first port 221 through the eighteenth contact 635 .
  • the 19th contact 636 extending from the second portion 422 of the HC2 420 may be connected to the 17th contact 634 through a via.
  • the second portion 422 of the HC2 420 may be connected to the first pad 441 through the 19th contact 636 .
  • the third contact 482 , the fourth contact 483 , the second portion 412 of the HC1 410 , and/or the first portion of the HC2 420 may be disposed on the sixth layer 606 .
  • 421 may be formed.
  • the sixth ground pattern 686 may be formed to surround at least a portion of the portions 412 and 421 .
  • the sixth ground pattern 686 overlaps at least partially with the fifth ground pattern 685 and has substantially the same shape (eg, a rectangle) as the fifth ground pattern 685 .
  • a third contact 482 extending from the first portion 421 of the HC2 420 eg, the other end L of the HC2 420 in FIG. 4A
  • the other end L of the HC2 420 may be electrically connected to the third port 223 .
  • the twentieth contact 637 extending from the second portion 412 of the HC1 410 may be connected to the nineteenth contact 636 through a via.
  • the second portion 412 of the HC1 410 may be electrically connected to the first pad 441 and the second portion 422 of the HC2 420 through the twentieth contact 637 .
  • the third portion 413 of the HC1 410 , the third portion 423 of the HC2 420 , and the fifth contact 484 may be formed on the seventh layer 607 .
  • the seventh ground pattern 687 may be formed to surround at least a portion of the portions 413 and 423 .
  • the seventh ground pattern 687 overlaps at least partially with the sixth ground pattern 686 and has substantially the same shape (eg, a rectangle) as the sixth ground pattern 686 . can have
  • a twenty-first contact 638 extending from the third portion 423 of the HC2 420 may be additionally formed on the seventh layer 570 .
  • the twenty-first contact 638 may be connected to the twentieth contact 637 through a via.
  • the third portion 423 of the HC2 420 may be connected to the first pad 441 through the 21st contact 638 .
  • a 22nd contact 639 separated from the third portion 423 of the HC2 420 may be additionally formed on the seventh layer 570 .
  • the 22nd contact 639 may be connected to the third contact 482 through a via.
  • the first portion 621 of the HC3 620 may be formed on the eighth layer 608 .
  • the eighth ground pattern 688 may be formed to surround the first portion 621 of the HC3 620 .
  • the eighth ground pattern 688 when viewed in the +z-axis direction, at least partially overlaps the seventh ground pattern 687 and has substantially the same shape (eg, a rectangle) as the seventh ground pattern 687 . can have
  • the 23rd contact 621a extending from the first portion 621 of the HC3 620 may be connected to the 22nd contact 639 through a via.
  • the first portion 621 of the HC3 620 may be connected to the third port 223 through the 23rd contact 621a.
  • the twenty-fourth contact 640 and the twenty-fifth contact 641 connected thereto may be additionally formed on the eighth layer 580 .
  • the twenty-fourth contact 640 may be connected to the fifth contact 484 through a via.
  • the second portion 622 of the HC3 620 may be formed on the ninth layer 609 .
  • the ninth ground pattern 689 may be formed to surround the second portion 622 of the HC3 620 .
  • the ninth ground pattern 689 overlaps at least partially with the eighth ground pattern 688 and has substantially the same shape (eg, a rectangle) as the eighth ground pattern 688 . can have
  • the 26th contact 622a extending from the second portion 622 of the HC3 620 may be connected to the 25th contact 641 through a via.
  • the second portion 622 of the HC3 620 may be connected to the first port 221 through the 26th contact 622a.
  • the tenth ground pattern 690 formed on the tenth layer 610 is at least partially overlapped with the ninth ground pattern 689 and has substantially the same shape (eg, a rectangle) when viewed in the +z-axis direction. ) can have
  • the ground 680 is implemented in a caged structure using a plurality of vias as shown in FIG. 5C.
  • the first to tenth ground patterns 681 to 690 may be electrically connected using a plurality of vias.
  • the first to tenth ground patterns 681 to 690 may be electrically connected to a ground included in the PCB 600 .
  • the first to third layers 681 to 683 may form an LPF (eg, the LPF 220a of FIG. 3A ).
  • the fifth to ninth layers 685 to 689 may form an HPF (eg, the HPF 220b of FIG. 4A ).
  • the diplexer stacked structure of FIG. 6 is thicker than the diplexer stacked structure of FIG. 5 because the number of used layers of the PCB is higher, but the used area (XY plane) can be further saved. Accordingly, the structure of FIG. 5 or 6 may be selectively used according to the structure of the internal space of the set (eg, a smartphone).
  • An electronic device may include an antenna; wireless communication circuitry; and a diplexer (eg, a diplexer 220) connected to the antenna and the wireless communication circuit.
  • the diplexer may include: a first port connected to the antenna; a second port coupled to the wireless communication circuit; a third port coupled to the wireless communication circuit; A low pass filter (LPF) configured to filter an RF signal of a low frequency band from a signal received from one of the first port and the second port and output it to the other one of the first port and the second port ( Example: LPF(220a)); and a high pass filter (HPF) configured to filter a RF signal of a high frequency band from a signal received from one of the first port and the third port and output it to the other one of the first port and the third port.
  • LPF low pass filter
  • HPF high pass filter
  • the LPF may include a capacitor disposed on a surface of a printed circuit board (PCB) and an inductor formed in a pattern on the PCB.
  • the HPF may include an inductor disposed on a surface of the PCB and a capacitor formed in a pattern on the PCB.
  • the LPF may include an LPF capacitor (LC)2, LC3, an LPF inductor (LL)1, and LL2, and the HPF may include an HPF capacitor (HC)1, HC2, HC3, and an HPF inductor (HL)1.
  • One end of the LL1 may be connected to the first port, the other end of the LL1 may be connected to one end of the LL2, and the other end of the LL2 may be connected to the second port.
  • One end of the LC2 may be connected to one end of the LL2, and the other end of the LC2 may be connected to the other end of the LL2.
  • One end of the LC3 may be connected to the other end of the LL1 and one end of the LL2, and the other end of the LC3 may be connected to a ground formed on the PCB.
  • One end of the HC1 may be connected to the first port and the other end of the HC1 may be connected to one end of the HC2.
  • the other end of the HC2 may be connected to the third port 223 .
  • One end of the HC3 may be connected to one end of the HC1 and the other end of the HC3 may be connected to the other end of the HC2.
  • One end of the HL1 may be connected to the other end of the HC1 and one end of the HC2.
  • the other end of the HL1 may be connected to a ground formed on the PCB.
  • the LC2, the LC3, and the HL1 may be lumped devices disposed on the surface of the PCB, and the LL1, the LL2, the HC1, and the HC2 may be configured as a pattern on the PCB.
  • the HC3 may be a lumped device disposed on the surface of the PCB or may be configured as a pattern on the PCB.
  • the HC3 is a lumped device disposed on the surface of the PCB, wherein the PCB includes the PCB surface, and pads for arranging the lumped device, the first portion of the HC1, and the first portion of the HC2 are formed first floor; a second layer located under the first layer and having a first portion of LL1, a first portion of LL2, a second portion of HC1, and a second portion of HC2; A third layer positioned under the second layer and including the second portion of the LL1, the second portion of the LL2, the third portion of the HC1, and the third portion of the HC2.
  • the PCB may further include a shielding sheet positioned under the third layer.
  • the ground may include a ground pattern formed on each layer of the PCB.
  • the ground may include a first ground pattern formed on the first layer to surround the pads, the first portion of the HC1, and the first portion of the HC2; a second ground pattern formed on the second layer to surround the first portion of the LL1, the first portion of the LL2, the second portion of the HC1, and the second portion of the HC2; and a third ground pattern formed on the third layer to surround the second portion of the LL1, the second portion of the LL2, the third portion of the HC1, and the third portion of the HC2.
  • a pad to which the other end of the LC3 is attached may be configured as a part of the first ground pattern.
  • the ground patterns may be aligned side by side, and a plurality of vias connecting the ground patterns may be formed along edges of the ground patterns.
  • the HC3 is configured in a pattern on the PCB, wherein the PCB includes: a first layer including a surface of the PCB and formed with pads for arranging lumped devices; a second layer positioned under the first layer and formed with a first portion of the LL1 and a first portion of the LL2; a third layer located under the second layer, wherein the second portion of the LL1 and the second portion of the LL2 are formed; a fourth layer positioned under the third layer and comprising a shielding sheet; a fifth layer positioned under the fourth layer and formed with the first portion of the HC1 and the first portion of the HC2; a sixth layer positioned under the fifth layer and formed with the second portion of the HC1 and the second portion of the HC2; a seventh layer located under the sixth layer and formed with a third portion of the HC1 and a third portion of the HC2; an eighth layer positioned under the seventh layer and formed with the first portion of the HC3; and a ninth layer located under the eighth
  • the ground may include a ground pattern formed on each layer of the PCB.
  • the ground may include a first ground pattern formed on the first layer to surround the pads; a second ground pattern formed on the second layer to surround the first portion of the LL1 and the first portion of the LL2; a third ground pattern formed on the third layer to surround the second portion of the LL1 and the second portion of the LL2; a fourth ground pattern including the shielding sheet and formed on the fourth layer; a fifth ground pattern formed on the fifth layer to surround the first portion of the HC1 and the first portion of the HC2; a sixth ground pattern formed on the sixth layer to surround the second portion of the HC1 and the second portion of the HC2; a seventh ground pattern formed on the seventh layer to surround the third portion of the HC1 and the third portion of the HC2; an eighth ground pattern formed on the eighth layer to surround the first portion of the HC3; and a ninth ground pattern formed on the ninth layer to surround the second portion of the HC3.
  • a pad to which the other end of the LC3 is attached may be configured as a part of the first ground pattern.
  • a pad to which the other end of the HL1 is attached may be configured as a part of the first ground pattern.
  • the ground patterns may be aligned side by side, and a plurality of vias connecting the ground patterns may be formed along edges of the ground patterns.
  • the first port, the second port, and the third port may be formed on a surface of the PCB.
  • a ground pattern connected to the LPF and the HPF may be formed on the PCB to surround the LPF and the HPF, and may be formed outside the first port, the second port, and the third port of the ground pattern. there is.
  • the low frequency band may be about 3 GHz or less, and the high frequency band may be about 3 GHz or more.

Landscapes

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Abstract

다양한 실시예에 따른 전자 장치는, 안테나; 무선 통신 회로; 및 상기 안테나 및 상기 무선 통신 회로에 연결된 다이플렉서를 포함할 수 있다. 상기 다이플렉서는, 상기 안테나에 연결된 제1포트; 상기 무선 통신 회로에 연결된 제2포트; 상기 무선 통신 회로에 연결된 제3포트; 상기 제1포트 및 상기 제2포트 중 하나의 포트로부터 수신된 신호에서 저주파수 대역의 RF 신호를 걸러서 상기 제1포트 및 상기 제2포트 중 다른 하나의 포트로 출력하도록 구성된 LPF(low pass filter); 및 상기 제1포트 및 상기 제3포트 중 하나의 포트로부터 수신된 신호에서 고주파수 대역의 RF 신호를 걸러서 상기 제1포트 및 상기 제3포트 중 다른 하나의 포트로 출력하도록 구성된 HPF(high pass filter) 를 포함할 수 있다. 상기 LPF는 PCB(printed circuit board)의 표면에 배치된 커패시터와 상기 PCB에 패턴으로 형성된 인덕터를 포함할 수 있다. 상기 HPF는 상기 PCB의 표면에 배치된 인덕터와 상기 PCB에 패턴으로 형성된 커패시터를 포함할 수 있다. 그 외에도, 다양한 실시예들이 가능할 수 있다.

Description

적층 구조의 다이플렉서를 갖는 전자 장치
다양한 실시예는 다이플렉서를 이용하여 하나의 안테나로 다중 주파수 대역의 RF 신호를 송수신하도록 구성된 전자 장치에 관한 것이다.
다이플렉서는 안테나로부터 수신된 RF 신호를 제1주파수 대역의 RF 신호 및 제2주파수 대역의 RF 신호로 나눠서 다른 신호 경로를 통해 무선 통신 회로(예: 트랜시버)로 출력하고, 무선 통신 회로로부터 수신된 RF 신호를 안테나로 출력하도록 구성될 수 있다.
다이플렉서는 기판의 일면에 배치될 수 있다. 예컨대, 표면실장기술(surface mounter technology)에 의해 다이플렉서로서 외장형 부품(예: lumped 소자)이 PCB 표면에 배치될 수 있다. 다이플렉서를 외장형 부품으로 구현하게 됨에 따라 재료비가 증가할 수 있다. 다이플렉서가 기판의 일면에 배치되기 때문에 전자 장치의 내부 공간의 일부를 차지할 수 있다. 따라서, 전자 장치(예: 스마트 폰) 내부에 부품들을 배치하기 위한 공간 확보가 어려울 수 있다. 전자 장치에 포함된 기판의 일면에 다이플렉서가 배치된 경우, 외부 충격이나 조립 시 상기 다이플렉서가 파손되거나 기판에서 분리될 수 있다.
다양한 실시예는, 다이플렉서를 위한 전자 장치의 내부 공간을 감소할 수 있고, 보다 낮은 재료비로 구현된 다이플렉서를 포함한 전자 장치를 제공할 수 있다. 본 발명에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있다.
다양한 실시예에 따른 전자 장치는, 안테나; 무선 통신 회로; 및 상기 안테나 및 상기 무선 통신 회로에 연결된 다이플렉서를 포함할 수 있다. 상기 다이플렉서는, 상기 안테나에 연결된 제1포트; 상기 무선 통신 회로에 연결된 제2포트; 상기 무선 통신 회로에 연결된 제3포트; 상기 제1포트 및 상기 제2포트 중 하나의 포트로부터 수신된 신호에서 저주파수 대역의 RF 신호를 걸러서 상기 제1포트 및 상기 제2포트 중 다른 하나의 포트로 출력하도록 구성된 LPF(low pass filter); 및 상기 제1포트 및 상기 제3포트 중 하나의 포트로부터 수신된 신호에서 고주파수 대역의 RF 신호를 걸러서 상기 제1포트 및 상기 제3포트 중 다른 하나의 포트로 출력하도록 구성된 HPF(high pass filter) 를 포함할 수 있다. 상기 LPF는 PCB(printed circuit board)의 표면에 배치된 커패시터와 상기 PCB에 패턴으로 형성된 인덕터를 포함할 수 있다. 상기 HPF는 상기 PCB의 표면에 배치된 인덕터와 상기 PCB에 패턴으로 형성된 커패시터를 포함할 수 있다.
다양한 실시예에 따르면, 전자 장치에 배치하기 용이하고 값싼 다이플렉서를 제공할 수 있다. 전자 장치는 이러한 다이플렉서를 이용하여 하나의 안테나로 다중 주파수 대역의 RF 신호를 송수신할 수 있다. 이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은, 다양한 실시예에 따른, 네트워크 환경 내의 전자 장치의 블록도이다.
도 2는, 일 실시예에 따른, 하나의 안테나로 다중 주파수 대역의 RF 신호를 송수신하도록 구성된 전자 장치의 블록도이다.
도 3a는 도 2의 LPF의 회로도이고, 도 3b 및 도 3c는, 다양한 실시예에 따른, LPF의 적층 구조를 도시하고, 도 3d는 LPF의 필터링 성능을 나타내는 그래프이다.
도 4a는 도 2의 HPF의 회로도이고, 도 4b 및 도 4c는, 다양한 실시예에 따른, HPF의 적층 구조를 도시하고, 도 4d는 HPF의 필터링 성능을 나타내는 그래프이다.
도 5a는, 일 실시예에 따른, 다이플렉서를 포함하는 PCB의 표면을 도시하고, 도 5b는 PCB에서 다이플렉서의 적층 구조를 도시하고, 도 5 c는 PCB에서 접지의 적층 구조를 도시한다.
도 6a는, 일 실시예에 따른, 다이플렉서를 포함하는 PCB의 단면을 도시하고, 도 6b는 PCB에서 다이플렉서의 적층 구조를 도시한다.
도 1은, 다양한 실시예들에 따른, 네트워크 환경(100) 내의 전자 장치(101)의 블록도이다. 도 1을 참조하면, 네트워크 환경(100)에서 전자 장치(101)는 제 1 네트워크(198)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(102)와 통신하거나, 또는 제 2 네트워크(199)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(104) 또는 서버(108)와 통신할 수 있다. 일 실시예에 따르면, 전자 장치(101)는 서버(108)를 통하여 전자 장치(104)와 통신할 수 있다. 일 실시예에 따르면, 전자 장치(101)는 프로세서(120), 메모리(130), 입력 모듈(150), 음향 출력 모듈(155), 디스플레이 모듈(160), 오디오 모듈(170), 센서 모듈(176), 인터페이스(177), 연결 단자(178), 햅틱 모듈(179), 카메라 모듈(180), 전력 관리 모듈(188), 배터리(189), 통신 모듈(190), 가입자 식별 모듈(196), 또는 안테나 모듈(197)을 포함할 수 있다. 어떤 실시예에서는, 전자 장치(101)에는, 이 구성요소들 중 적어도 하나(예: 연결 단자(178))가 생략되거나, 하나 이상의 다른 구성요소가 추가될 수 있다. 어떤 실시예에서는, 이 구성요소들 중 일부들(예: 센서 모듈(176), 카메라 모듈(180), 또는 안테나 모듈(197))은 하나의 구성요소(예: 디스플레이 모듈(160))로 통합될 수 있다.
프로세서(120)는, 예를 들면, 소프트웨어(예: 프로그램(140))를 실행하여 프로세서(120)에 연결된 전자 장치(101)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일 실시예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(120)는 다른 구성요소(예: 센서 모듈(176) 또는 통신 모듈(190))로부터 수신된 명령 또는 데이터를 휘발성 메모리(132)에 저장하고, 휘발성 메모리(132)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(134)에 저장할 수 있다. 일 실시예에 따르면, 프로세서(120)는 메인 프로세서(121)(예: 중앙 처리 장치 또는 어플리케이션 프로세서) 또는 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(123)(예: 그래픽 처리 장치, 신경망 처리 장치(NPU: neural processing unit), 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 예를 들어, 전자 장치(101)가 메인 프로세서(121) 및 보조 프로세서(123)를 포함하는 경우, 보조 프로세서(123)는 메인 프로세서(121)보다 저전력을 사용하거나, 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(123)는 메인 프로세서(121)와 별개로, 또는 그 일부로서 구현될 수 있다.
보조 프로세서(123)는, 예를 들면, 메인 프로세서(121)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(121)를 대신하여, 또는 메인 프로세서(121)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(121)와 함께, 전자 장치(101)의 구성요소들 중 적어도 하나의 구성요소(예: 디스플레이 모듈(160), 센서 모듈(176), 또는 통신 모듈(190))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일 실시예에 따르면, 보조 프로세서(123)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성요소(예: 카메라 모듈(180) 또는 통신 모듈(190))의 일부로서 구현될 수 있다. 일 실시예에 따르면, 보조 프로세서(123)(예: 신경망 처리 장치)는 인공지능 모델의 처리에 특화된 하드웨어 구조를 포함할 수 있다. 인공지능 모델은 기계 학습을 통해 생성될 수 있다. 이러한 학습은, 예를 들어, 인공지능이 수행되는 전자 장치(101) 자체에서 수행될 수 있고, 별도의 서버(예: 서버(108))를 통해 수행될 수도 있다. 학습 알고리즘은, 예를 들어, 지도형 학습(supervised learning), 비지도형 학습(unsupervised learning), 준지도형 학습(semi-supervised learning) 또는 강화 학습(reinforcement learning)을 포함할 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은, 복수의 인공 신경망 레이어들을 포함할 수 있다. 인공 신경망은 심층 신경망(DNN: deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), RBM(restricted boltzmann machine), DBN(deep belief network), BRDNN(bidirectional recurrent deep neural network), 심층 Q-네트워크(deep Q-networks) 또는 상기 중 둘 이상의 조합 중 하나일 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은 하드웨어 구조 이외에, 추가적으로 또는 대체적으로, 소프트웨어 구조를 포함할 수 있다.
메모리(130)는, 전자 장치(101)의 적어도 하나의 구성요소(예: 프로세서(120) 또는 센서 모듈(176))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(140)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(130)는, 휘발성 메모리(132) 또는 비휘발성 메모리(134)를 포함할 수 있다.
프로그램(140)은 메모리(130)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(142), 미들 웨어(144) 또는 어플리케이션(146)을 포함할 수 있다.
입력 모듈(150)은, 전자 장치(101)의 구성요소(예: 프로세서(120))에 사용될 명령 또는 데이터를 전자 장치(101)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 모듈(150)은, 예를 들면, 마이크, 마우스, 키보드, 키(예: 버튼), 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.
음향 출력 모듈(155)은 음향 신호를 전자 장치(101)의 외부로 출력할 수 있다. 음향 출력 모듈(155)은, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있다. 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일 실시예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.
디스플레이 모듈(160)은 전자 장치(101)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 디스플레이 모듈(160)은, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일 실시예에 따르면, 디스플레이 모듈(160)은 터치를 감지하도록 설정된 터치 센서, 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 압력 센서를 포함할 수 있다.
오디오 모듈(170)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일 실시예에 따르면, 오디오 모듈(170)은, 입력 모듈(150)을 통해 소리를 획득하거나, 음향 출력 모듈(155), 또는 전자 장치(101)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(102))(예: 스피커 또는 헤드폰)를 통해 소리를 출력할 수 있다.
센서 모듈(176)은 전자 장치(101)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일 실시예에 따르면, 센서 모듈(176)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.
인터페이스(177)는 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일 실시예에 따르면, 인터페이스(177)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.
연결 단자(178)는, 그를 통해서 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일 실시예에 따르면, 연결 단자(178)는, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.
햅틱 모듈(179)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일 실시예에 따르면, 햅틱 모듈(179)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.
카메라 모듈(180)은 정지 영상 및 동영상을 촬영할 수 있다. 일 실시예에 따르면, 카메라 모듈(180)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.
전력 관리 모듈(188)은 전자 장치(101)에 공급되는 전력을 관리할 수 있다. 일 실시예에 따르면, 전력 관리 모듈(188)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.
배터리(189)는 전자 장치(101)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 일 실시예에 따르면, 배터리(189)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.
통신 모듈(190)은 전자 장치(101)와 외부 전자 장치(예: 전자 장치(102), 전자 장치(104), 또는 서버(108)) 간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(190)은 프로세서(120)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일 실시예에 따르면, 통신 모듈(190)은 무선 통신 모듈(192)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(194)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제 1 네트워크(198)(예: 블루투스, WiFi(wireless fidelity) direct 또는 IrDA(infrared data association)와 같은 근거리 통신 네트워크) 또는 제 2 네트워크(199)(예: 레거시 셀룰러 네트워크, 5G 네트워크, 차세대 통신 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부의 전자 장치(104)와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성요소(예: 단일 칩)로 통합되거나, 또는 서로 별도의 복수의 구성요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(192)은 가입자 식별 모듈(196)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크 내에서 전자 장치(101)를 확인 또는 인증할 수 있다.
무선 통신 모듈(192)은 4G 네트워크 이후의 5G 네트워크 및 차세대 통신 기술, 예를 들어, NR 접속 기술(new radio access technology)을 지원할 수 있다. NR 접속 기술은 고용량 데이터의 고속 전송(eMBB(enhanced mobile broadband)), 단말 전력 최소화와 다수 단말의 접속(mMTC(massive machine type communications)), 또는 고신뢰도와 저지연(URLLC(ultra-reliable and low-latency communications))을 지원할 수 있다. 무선 통신 모듈(192)은, 예를 들어, 높은 데이터 전송률 달성을 위해, 고주파 대역(예: mmWave 대역)을 지원할 수 있다. 무선 통신 모듈(192)은 고주파 대역에서의 성능 확보를 위한 다양한 기술들, 예를 들어, 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO(multiple-input and multiple-output)), 전차원 다중입출력(FD-MIMO: full dimensional MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 또는 대규모 안테나(large scale antenna)와 같은 기술들을 지원할 수 있다. 무선 통신 모듈(192)은 전자 장치(101), 외부 전자 장치(예: 전자 장치(104)) 또는 네트워크 시스템(예: 제 2 네트워크(199))에 규정되는 다양한 요구사항을 지원할 수 있다. 일 실시예에 따르면, 무선 통신 모듈(192)은 eMBB 실현을 위한 Peak data rate(예: 20Gbps 이상), mMTC 실현을 위한 손실 Coverage(예: 164dB 이하), 또는 URLLC 실현을 위한 U-plane latency(예: 다운링크(DL) 및 업링크(UL) 각각 0.5ms 이하, 또는 라운드 트립 1ms 이하)를 지원할 수 있다.
안테나 모듈(197)은 신호 또는 전력을 외부(예: 외부의 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일 실시예에 따르면, 안테나 모듈(197)은 서브스트레이트(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 안테나를 포함할 수 있다. 일 실시예에 따르면, 안테나 모듈(197)은 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다. 이런 경우, 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(190)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(190)과 외부의 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시예에 따르면, 방사체 이외에 다른 부품(예: RFIC(radio frequency integrated circuit))이 추가로 안테나 모듈(197)의 일부로 형성될 수 있다.
다양한 실시예에 따르면, 안테나 모듈(197)은 mmWave 안테나 모듈을 형성할 수 있다. 일 실시예에 따르면, mmWave 안테나 모듈은 인쇄 회로 기판, 상기 인쇄 회로 기판의 제 1 면(예: 아래 면)에 또는 그에 인접하여 배치되고 지정된 고주파 대역(예: mmWave 대역)을 지원할 수 있는 RFIC, 및 상기 인쇄 회로 기판의 제 2 면(예: 윗 면 또는 측 면)에 또는 그에 인접하여 배치되고 상기 지정된 고주파 대역의 신호를 송신 또는 수신할 수 있는 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다.
상기 구성요소들 중 적어도 일부는 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))을 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.
일 실시예에 따르면, 명령 또는 데이터는 제 2 네트워크(199)에 연결된 서버(108)를 통해서 전자 장치(101)와 외부의 전자 장치(104)간에 송신 또는 수신될 수 있다. 외부의 전자 장치(102, 또는 104) 각각은 전자 장치(101)와 동일한 또는 다른 종류의 장치일 수 있다. 일 실시예에 따르면, 전자 장치(101)에서 실행되는 동작들의 전부 또는 일부는 외부의 전자 장치들(102, 104, 또는 108) 중 하나 이상의 외부의 전자 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(101)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부의 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부의 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(101)로 전달할 수 있다. 전자 장치(101)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 모바일 에지 컴퓨팅(MEC: mobile edge computing), 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다. 전자 장치(101)는, 예를 들어, 분산 컴퓨팅 또는 모바일 에지 컴퓨팅을 이용하여 초저지연 서비스를 제공할 수 있다. 다른 실시예에 있어서, 외부의 전자 장치(104)는 IoT(internet of things) 기기를 포함할 수 있다. 서버(108)는 기계 학습 및/또는 신경망을 이용한 지능형 서버일 수 있다. 일 실시예에 따르면, 외부의 전자 장치(104) 또는 서버(108)는 제 2 네트워크(199) 내에 포함될 수 있다. 전자 장치(101)는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스(예: 스마트 홈, 스마트 시티, 스마트 카, 또는 헬스 케어)에 적용될 수 있다.
본 문서에 개시된 다양한 실시예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치(예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시예들로 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 문서의 다양한 실시예들에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 일 실시예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 문서의 다양한 실시예들은 기기(machine)(예: 전자 장치(101)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(136) 또는 외장 메모리(138))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(140))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(101))의 프로세서(예: 프로세서(120))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, ‘비일시적’은 저장 매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.
일 실시예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory(CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어TM)를 통해 또는 두 개의 사용자 장치들(예: 스마트 폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있으며, 복수의 개체 중 일부는 다른 구성요소에 분리 배치될 수도 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.
도 2는, 일 실시예에 따른, 하나의 안테나로 다중 주파수 대역의 RF 신호를 송수신하도록 구성된 전자 장치(200)의 블록도이다. 도 2를 참조하면, 전자 장치(200)(예: 도 1의 전자 장치(101))는 안테나(210), 다이플렉서(diplexer)(220), 제1듀플렉서(duplexer)(230), 제2듀플렉서(240), 제1스위치회로(250), 제2스위치회로(260), 및/또는 트랜시버(270)를 포함할 수 있다.
일 실시예에 따르면, 다이플렉서(220)는 저역 통과 필터(LPF; low pass filter)(220a), 및 고역 통과 필터(HPF; high pass filter)(220b)를 포함할 수 있다. 예를 들어, LPF(220a)는 입력된 RF 신호에서 저 주파수 대역(예: 약 3GHz 이하)을 갖는 RF 신호를 걸러서 출력할 수 있다. 예를 들어, HPF(220b)는 입력된 RF 신호에서 고 주파수 대역(예: 약 3 GHz 이상)을 갖는 RF 신호를 걸러서 출력할 수 있다. 다이플렉서(220)는 안테나(210)에 연결된 제1포트(221), 제1커플러(291)에 연결된 제2포트(222), 및 제2커플러(292)에 연결된 제3포트(223)를 포함할 수 있다. LPF(220a)는 제1포트(221) 및 제2포트(222) 중 하나의 포트를 통해 수신된 신호에서 저 주파수 대역을 갖는 RF 신호를 걸러서 제1포트(221) 및 제2포트(222) 중 다른 포트로 출력하도록 구성될 수 있다. HPF(220b)는, 제1포트(221) 및 제3포트(223) 중 하나의 포트를 통해 수신된 신호에서 고 주파수 대역을 갖는 RF 신호를 걸러서 제1포트(221) 및 제3포트(223) 중 다른 포트로 출력하도록 구성될 수 있다.
일 실시예에 따르면, 제1듀플렉서(230)는, 네트워크(예: 도 1의 제1 네트워크(198))로 데이터 전송에 사용되도록 지정된 제1송신 주파수 대역의 RF 신호를 출력하는 제 1-1 대역 통과 필터(BPF; band pass filter)(230a), 네트워크로부터 데이터 수신에 사용되도록 지정된 제1수신 주파수 대역의 RF 신호를 출력하는 제 1-2 BPF(230b), 제 1-1 BPF(230a), 및 제 1-2 BPF(230b)와 연결되고 제1스위치 회로(250)에 연결된 제1-1포트(231), 전력 증폭기(280)를 통해 트랜시버(270)의 제1송신포트(271a)에 연결된 제1-2포트(232), 및 트랜시버(270)의 제1수신포트(272a)에 연결된 제1-3포트(233)를 포함할 수 있다. 제1-1 BPF(230a)는 제1-2 포트(232)를 통해 트랜시버(270)의 제1송신포트(271a)로부터 수신된 신호에서 제1송신 주파수 대역을 갖는 RF 신호를 걸러서 제1-1 포트(231)로 출력하도록 구성될 수 있다. 제1-2 BPF(230b)는 제1-1 포트(231)를 통해 수신된 신호에서 제1수신 주파수 대역을 갖는 RF 신호를 걸러서 제1-3 포트(233)를 통해 트랜시버(270)의 제1수신포트(272a)로 출력하도록 구성될 수 있다.
일 실시예에 따르면, 제2듀플렉서(240)는, 네트워크(예: 도 1의 제1 네트워크(198))로 데이터 전송에 사용되도록 지정된 제2송신 주파수 대역의 RF 신호를 출력하는 제 2-1 BPF(240a), 네트워크로부터 데이터 수신에 사용되도록 지정된 제2수신 주파수 대역의 RF 신호를 출력하는 제 2-2 BPF(240b), 제 2-1 BPF(240a) 및 제 2-2 BPF(240b)와 연결되고 제2스위치 회로(260)에 연결된 제2-1포트(241), 전력 증폭기(280)를 통해 트랜시버(270)의 제2송신포트(271b)에 연결된 제2-2포트(242), 및 트랜시버(270)의 제2수신포트(272b)에 연결된 제2-3포트(243)를 포함할 수 있다. 제2-1 BPF(240a)는 제2-2 포트(242)를 통해 트랜시버(270)의 제2송신포트(271b)로부터 수신된 신호에서 제2송신 주파수 대역을 갖는 RF 신호를 걸러서 제2-1 포트(241)로 출력하도록 구성될 수 있다. 제2-2 BPF(240b)는 제2-1 포트(241)를 통해 수신된 신호에서 제2수신 주파수 대역을 갖는 RF 신호를 걸러서 제2-3 포트(243)를 통해 트랜시버(270)의 제2수신포트(272b)로 출력하도록 구성될 수 있다.
다양한 실시예에서, 송신 주파수 대역은, 3GPP에서 정의하는 5G 또는 레거시(legacy) 네트워크(예: 도 1의 제 2 네트워크(199))에서 FDD(frequency division duplexing) 통신 방식에 사용되도록 지정된 주파수 대역들 중 하나의 주파수 대역에서 업링크(uplink) 대역을 포함할 수 있다. 수신 주파수 대역은 상기 주파수 대역에서 다운링크(downlink) 대역을 포함할 수 있다. 업링크 대역은 다운링크 대역보다 낮거나 높을 수 있다. 예를 들어, 레거시 네트워크는 2세대(2G), 3G, 4G, 또는 long term evolution(LTE) 네트워크를 포함할 수 있다. 다양한 실시예에서, BPF들(230a, 230b, 240a, 240b)은 표면 탄성파(SAW; surface acoustic wave) 필터를 포함할 수 있다.
다양한 실시예에서, 제1스위치 회로(또는, 프런트엔드(front end) 회로)(250)는 다이플렉서(220)의 제2포트(222)와 제1듀플렉서(230)의 제1-1포트(231)를 연결하는 전송 선로 상에 배치될 수 있다. 제1스위치 회로(250)는 다이플렉서(220)를 통해 안테나(210)로부터 수신된 RF 신호를 제1듀플렉서(230)로 출력할 수 있다. 제1스위치 회로(250)는 제1듀플렉서(230)를 통해 트랜시버(270)로부터 수신된 RF 신호를 다이플렉서(220) 로 출력할 수 있다.
다양한 실시예에서, 제2스위치 회로(260)는 다이플렉서(220)의 제3포트(223)와 제2듀플렉서(240)의 제2-1포트(241)를 연결하는 전송 선로 상에 배치될 수 있다. 제2스위치 회로(260)는 다이플렉서(220)를 통해 안테나(210)로부터 수신된 RF 신호를 전처리하여 제2듀플렉서(240)를 통해 트랜시버(270)로 출력할 수 있다. 제2스위치 회로(260)는 제2듀플렉서(240)를 통해 트랜시버(270)로부터 수신된 RF 신호를 전처리하여 다이플렉서(220)를 통해 안테나(210)로 출력할 수 있다.
다양한 실시예에서, 전자 장치(200)는, 제1증폭 회로 및/또는 제2증폭 회로를 더 포함할 수 있다. 예를 들어, 제1증폭 회로(예: 저 잡음 증폭기(low noise amplifier) 또는 가변 이득 증폭기(variable gain amplifier))는 제1-2 BPF(230b)를 통해 안테나(210)로부터 수신된 RF 신호를 증폭하여 제1수신포트(272a)를 통해 트랜시버(270)로 출력할 수 있다. 제2증폭 회로(예: 저 잡음 증폭기(low noise amplifier) 또는 가변 이득 증폭기(variable gain amplifier))는 제2-2 BPF(240b)를 통해 안테나(210)로부터 수신된 RF 신호를 증폭하여 제2수신포트(272b)를 통해 트랜시버(270)로 출력할 수 있다.
다양한 실시예에서, 트랜시버(270)는 무선 통신 모듈(192)을 구성하는 요소(예: 셀룰러 네트워크와 통신을 지원하는 무선 통신 회로)일 수 있다. 트랜시버(270)는, 송신 모드 시, 프로세서로부터 수신된 기저대역의 신호를 RF 신호로 변환하여 제1송신 포트(271a) 또는 제2송신 포트(271b)를 통해 안테나(210)로 출력할 수 있다. 트랜시버(270)는, 수신 모드 시, 제1수신 포트(272a) 또는 제2수신 포트(272b)를 통해 안테나(210)로부터 수신된 RF 신호를 기저대역의 신호로 변환하여 프로세서로 출력할 수 있다.
다양한 실시예에서, 전자 장치(200)는 전력증폭기(280), 제1커플러(291), 및/또는 제2커플러(292)를 더 포함할 수 있다. 전력 증폭기(280)는 트랜시버(270)의 제1송신 포트(271a)로부터 수신된 RF 신호의 전력을 증폭하여 제1듀플렉서(230)의 제1-2포트(232)로 출력할 수 있다. 전력 증폭기(280)는 트랜시버(270)의 제2송신 포트(271b)로부터 수신된 RF 신호의 전력을 증폭하여 제2듀플렉서(240)의 제2-2포트(242)로 출력할 수 있다. 제1커플러(291)는 다이플렉서(220)의 제2포트(222)와 제1스위치 회로(250)를 연결하는 전송 선로 상에 배치되고 트랜시버(270)에서 안테나(210)로 출력되는 RF 신호의 전력을 획득하여 트랜시버(270)로 출력할 수 있다. 제2커플러(292)는 다이플렉서(220)의 제3포트(223)와 제2스위치 회로(260)를 연결하는 전송 선로 상에 배치되고 트랜시버(270)에서 안테나(210)로 출력되는 RF 신호의 전력을 획득하여 트랜시버(270)로 출력할 수 있다.
도 3a는 도 2의 LPF(220a)의 회로도이고, 도 3b 및 도 3c는, 다양한 실시예에 따른, LPF(220a)의 적층 구조를 도시하고, 도 3d는 LPF(220a)의 필터링 성능을 나타내는 그래프이다.
도 3a를 참조하면, LPF(220a)는 제1 커패시터(LC(LPF capacitor)1)(311), 제2커패시터(LC2)(312), 제3커패시터(LC3)(313), 제1인덕터(LL(LPF inductor)1)(321), 및/또는 제2인덕터(LL2)(322)를 포함할 수 있다.
다양한 실시예에서, LL1(321)의 일단(A)은 제1포트(221)에 연결되고 LL1(321)의 타단(B)은 LL2(322)의 일단(C)에 연결될 수 있다. LL2(322)의 타단(D)은 제2포트(222)에 연결될 수 있다. LC1(311)의 일단(Q)은 LL1(321)의 일단(A)에 연결되고 LC1(311)의 타단(R)은 LL1(321)의 타단(B)에 연결될 수 있다. LC2(312)의 일단(E)은 LL2(322)의 일단(C)에 연결되고 LC2(312)의 타단(F)은 LL2(322)의 타단(D)에 연결될 수 있다. LC3(313)의 일단(G)은 LL1(321)의 타단(B) 및 LL2(322)의 일단(C) 사이에 연결될 수 있다. LC3(313)의 타단(H)은 PCB에 형성된 접지에 연결될 수 있다. 일 실시예에서, LC1(311)은 LL1(321)의 양단 사이의 기생 커패시턴스(parasitic capacitance)로 구현됨에 따라 도 3의 회로 구성에서 생략될 수 있다.
도 3a와 같은 회로 구성에서, LL1(321), LL2(322), 및 LC3(313)의 조합은 저주파수 대역의 RF 신호를 통과시키는 필터로서 동작하고, LL1(321)과 LC1(311)의 조합과 LL2(322)와 LC2(322)의 조합은 고주파수 대역의 RF 신호의 통과를 저지하는 필터로서 동작할 수 있다.
다양한 실시예에서, LL1(321)과 LL2(322)는 PCB에 패턴으로 형성(예: embedded)될 수 있고 LC2(312)와 LC3(313)은 PCB의 표면에 배치된 lumped 소자일 수 있다. 도 3b 및 도 3c를 참조하면, PCB는 제1층(391), 제2층(392), 및 제3층(393)을 포함할 수 있다.
다양한 실시예에서, 제1층(391)은 lumped 소자가 배치되기 위한 PCB 표면을 포함할 수 있다. 예를 들어, 제1-1패드(312a), 제1-2패드(312b), 제2-1패드(313a), 및/또는 제2-2패드(313b)가 제1층(391)에 형성될 수 있다. 제1-1패드(312a)에 LC2(312)의 일단(E)이 부착되고, 제1-1패드(312b)와 분리된 제1-2패드(312b)에 LC2(312)의 타단(F)이 부착될 수 있다. 제1-2패드(312b)는 제2포트(222)와 연결될 수 있다. 예를 들어, 도시하지는 않지만, 제1-2패드(312b)로부터 연장된 제1접점(contact point)(381)이 제2포트(222)에 연결될 수 있다. 제1접점(contact point)(381)은 예를 들어, LL2(322)의 타단(D)일 수 있다. 제2-1패드(313a)는 제1-1패드(312a)와 연결되고, LC3(313)의 일단(G)이 제2-1패드(313a)에 부착될 수 있다. 제2-1패드(313a)로부터 분리된 제2-2패드(313b)는 접지와 연결되고, LC3(313)의 타단(H)이 제2-2패드(313b)에 부착되어 접지에 연결될 수 있다. 일 실 시예에서, 제1-1패드(312a), 제1-2패드(312b), 제2-1패드(313a), 및/또는 제2-2패드(313b)는 도전성 패치 형태로 형성될 수 있다.
다양한 실시예에서, 제2층(392)에는 LL1(321)의 제1부분(321a)과 LL2(322)의 제1부분(322a)이 형성될 수 있다. LL1(321)의 제1부분(321a)의 일단(321a_1)은 제1비아(371)를 통해 제1-1패드(312a)에 연결될 수 있다. 예를 들어, LL1(321)의 제1부분(321a)의 일단(321a_1)은 LL1(321)의 타단(B)일 수 있다. LL2(322)의 제1부분(322a)은 LL1(321)의 제1부분(321a)으로부터 이격되어 배치되고, LL2(322)의 제1부분(322a)의 일단(322a_1)은 제2비아(372)를 통해 제1-2패드(312b)에 연결될 수 있다. LL2(322)의 제1부분(322a)의 일단(322a_1)은 예를 들어, LL2(322)의 타단(D)일 수 있다.
다양한 실시 예에서, LL1(321)의 제1부분(321a)은 LL1(321)의 제1부분(321a)의 타단(321a_2)에서 LL1(321)의 제1부분(321a)의 일단(321a_1)으로 연장되는 코일 형태의 도전성 라인을 포함할 수 있다. 또 다른 예로, LL2(322)의 제1부분(322a)은 LL2(322)의 제1부분(322a)의 일단(322a_1)에서 LL2(322)의 제1부분(322a)의 타단(322a_2)으로 연장되며, 굴곡이 있는 도전성 라인 형태로 형성될 수 있다.
다양한 실시예에서, 제3층(393)에는 LL1(321)의 제2부분(321b)과 LL2(322)의 제2부분(322b)이 형성될 수 있다. LL1(321)의 제2부분(321b)의 일단(321b_1)은 제3비아(373)를 통해 LL1(321)의 제1부분(321a)의 타단(321a_2)에 연결될 수 있다. LL1(321)의 제2부분(321b)의 타단(321b_2)은 제1포트(221)에 연결될 수 있다. LL1(321)의 제2부분(321b)의 타단(321b_2)은 예를 들어, LL1(321)의 일단(A)일 수 있다. LL2(322)의 제2부분(322b)의 일단(322b_1)은 제4비아(374)를 통해 LL1(321)의 제1부분(321a)의 일단(321a_1)에 연결될 수 있다. LL2(322)의 제2부분(322b)의 타단(322b_2)은 제5비아(375)를 통해 LL2(322)의 제1부분(322a)의 타단(322a_2)에 연결될 수 있다.
다양한 실시예에서, LL1(321)의 제2부분(321b)은 LL1(321)의 제2부분(321b)의 일단(321b_1)에서 LL1(321)의 제2부분(321b)의 타단(321b_2)으로 연장되며, 굴곡이 있는 도전성 라인 형태로 형성될 수 있다. 또 다른 예로, LL2(322)의 제2부분(322b)은 LL2(322)의 제2부분(322b)의 일단(322b_1)에서 LL2(322)의 제2부분(322b)의 타단(322b_2)으로 연장되며, 굴곡이 있는 도전성 라인 형태로 형성될 수 있다.
다양한 실시 예에 따르면, z축 방향에서 볼 경우, LL1(321)의 제1부분(321a), LL1(321)의 제2부분(321b) 및 제2-1패드(313a)의 적어도 일부는 중첩될 수 있다. 또 다른 예로, z축 방향에서 볼 경우, LL2(322)의 제1부분(322a), LL2(322)의 제2부분(322b) 및 제1-2패드(312b)의 적어도 일부는 중첩될 수 있다.
도 3d를 참조하면, 제1포트(221) 및 제2포트(222) 중 하나의 포트로 RF 신호가 입력될 때 예컨대, 약 3GHz 이하(예: LTE(long term evolution) band)의 RF 신호가 손실 없이 LPF(220a)를 통해 다른 포트로 출력될 수 있다. 약 3GHz 이상(예: N77(NR(new radio) frequency band 77), N79, N79)의 RF 신호는 실질적으로 LPF(220a)를 통과하지 못할 수 있다. 예컨대, LPF(220a)의 차단 주파수는 3GHz이고 차단 주파수 대역은 약 3GHz 이상일 수 있다. 일 실시 예에서, 커패시터(예: LC 1(311), LC2(312), LC3(313))의 커패시턴스 및/또는 인덕터(예: LL1(321), LL2(322))의 인덕턴스가 가변됨으로써 차단 주파수가 변경될 수 있다.
도 4a는 도 2의 HPF(220b)의 회로도이고, 도 4b 및 도 4c는, 다양한 실시예에 따른, HPF(220b)의 적층 구조를 도시하고, 도 4d는 HPF(220b)의 필터링 성능을 나타내는 그래프이다.
도 4a를 참조하면, HPF(220b)는 제1커패시터(HC(HPF capacitor)1)(410), 제2커패시터(HC2)(420), 제3커패시터(HC3)(430), 및 인덕터(HL1)(440)를 포함할 수 있다.
다양한 실시예에서, HC1(410)의 일단(I)은 제1포트(221)에 연결되고 HC1(410)의 타단(J)은 HC2(420)의 일단(K)에 연결될 수 있다. HC2(420)의 타단(L)은 제3포트(223)에 연결될 수 있다. HC3(430)의 일단(M)은 HC1(410)의 일단(I)에 연결되고 HC3(430)의 타단(N)은 HC2(420)의 타단(L)에 연결될 수 있다. HL1(440)의 일단(O)은 HC1(410)의 타단(J) 및 HC2(420)의 일단(K) 사이에 연결될 수 있다. HL1(440)의 타단(P)은 PCB에 형성된 접지에 연결될 수 있다.
도 4a와 같은 회로 구성에서, HC1(410), HC2(420), 및 HL1(440)의 조합은 수신한 신호의 고주파수 대역의 RF 신호를 통과시키는 필터로서 동작하고, HC3(430)는 저주파수 대역의 RF 신호의 통과를 저지하는 필터로서 동작할 수 있다.
다양한 실시예에서, HC1(410)과 HC2(420)는 PCB에 패턴으로 형성될 수 있고 HC3(430)와 HL1(440)은 PCB의 표면에 배치된 lumped 소자일 수 있다. 도 4b 및 도 4b를 참조하면, PCB는 제1층(491), 제2층(492), 및 제3층(493)을 포함할 수 있다. 제1층(491)은 도 3b의 제1층(391)과 동일 층일 수 있다. 제2층(492)는 도 3b의 제2층(392)과 동일 층이거나 다른 층일 수 있다. 제3층(493)은 도 3b의 제3층(393)과 동일 층이거나 다른 층일 수 있다.
다양한 실시예에서, 제1층(491)에는 제1패드(441), 제2패드(442), HC1(410)의 제1부분(411), 및 HC2(420)의 제1부분(421)이 형성될 수 있다. 제1패드(441)에 HL1(440)의 일단(O)이 부착되고, 제1패드(441)와 분리된 제2패드(442)에 HL1(440)의 타단(P)이 부착될 수 있다. 제2패드(442)는 접지에 연결될 수 있다. HC1(410)의 제1부분(411)에 HC3(430)의 일단(M)이 부착되고, HC2(420)의 제1부분(421)에 HC3(430)의 타단(N)이 부착될 수 있다. 예를 들어, HC1(410)의 제1부분(411)과 HC2(420)의 제1부분(421)에 있어서 서로 인접하는 두 가장자리들(411a, 421a)이 HC3(430)가 부착될 패드로 이용될 수 있다. HC1(410)의 제1부분(411)은 제1포트(221)에 연결될 수 있다. 예를 들어, 제1부분(411)으로부터 연장된 제2접점(481)(I)이 제1포트(221)에 연결될 수 있다. HC2(420)의 제1부분(421)은 제3포트(223)에 연결될 수 있다. 예를 들어, 제1부분(421)으로부터 연장된 제3접점(482)(L)이 제3포트(223)에 연결될 수 있다.
다양한 실시예에서, 제2층(492)에는 HC1(410)의 제2부분(412)과 HC2(420)의 제2부분(422)이 형성될 수 있다. HC1(410)의 제2부분(412)과 HC2(420)의 제2부분(422)은 서로 연결되고, 제6비아(471)를 통해 제1패드(441)와 연결될 수 있다. 일 실시 예에서, z축 방향에서 볼 때, HC1(410)의 제1부분(411)의 적어도 일부는 HC1(410)의 제2부분(412)과 중첩될 수 있다. 또 다른 예로, z축 방향에서 볼 때, HC2(420)의 제1부분(421)의 적어도 일부는 HC2(420)의 제2부분(422)과 중첩될 수 있다.
다양한 실시예에서, 제3층(493)에는, HC1(410)의 제3부분(413) 및 이와 분리된 HC2(420)의 제3부분(423)이 형성될 수 있다. HC1(410)의 제3부분(413)은 제1부분(411)과 연결될 수 있다. 예를 들어, 제2층(492)에는 HC1(410)의 제2부분(412)과 분리된 제4접점(483)이 형성될 수 있다. HC1(410)의 제3부분(413)으로부터 연장된 제5접점(484)은 제7비아(472)를 통해 제4접점(483)에 연결되고, 제4접점(483)은 제8비아(473)를 통해 제2접점(481)에 연결될 수 있다. HC2(420)의 제3부분(423)은 제1부분(421)과 연결될 수 있다. 예를 들어, 제2층(492)에는 HC2(420)의 제2부분(422)와 분리된 제6접점(485)이 형성될 수 있다. HC2(420)의 제3부분(423)으로부터 연장된 제7접점(486)은 제9비아(474)를 통해 제6접점(485)에 연결되고, 제6접점(485)는 제10비아(475)를 통해 제3접점(482)에 연결될 수 있다. 일 실시 예에서, z축 방향에서 볼 때, HC1(410)의 제2부분(412)의 적어도 일부는 HC1(410)의 제3부분(413)과 중첩될 수 있다. 또 다른 예로, z축 방향에서 볼 때, HC2(420)의 제2부분(421)의 적어도 일부는 HC2(420)의 제3부분(423)과 중첩될 수 있다.
도 4d를 참조하면, 제1포트(221) 및 제3포트(223) 중 하나의 포트로 RF 신호가 입력될 때 예컨대, 약 3GHz 이상의 RF 신호가 손실 없이 HPF(220b)를 통해 다른 포트로 출력될 수 있다. 약 3GHz 이하의 RF 신호는 실질적으로 HPF(220b)를 통과하지 못할 수 있다. 예컨대, HPF(220b)의 차단 주파수는 3GHz이고 차단 주파수 대역은 약 3GHz 이하일 수 있다. 일 실시 예에서, 커패시터(예: HC1(410), HC2(420), HC3(430))의 커패시턴스 및/또는 HL1(440)의 인덕턴스가 가변됨으로써 차단 주파수가 변경될 수 있다.
도 5a는, 일 실시예에 따른, 다이플렉서(220)를 포함하는 PCB(500)의 표면을 도시하고, 도 5b는 PCB(500)에서 다이플렉서(220)의 적층 구조를 도시하고, 도 5 c는 PCB(500)에서 접지의 적층 구조를 도시한다. 도 3 및 도 4에서 설명된 구성과 구조적 및/또는 기능적으로 동일한 구성은 상세한 설명 없이 동일한 명칭과 도면 부호로 나타내거나 간략히 기재될 수 있다.
도 5a를 참조하면, PCB(500)는 LPF(220a)와 HPF(220b)를 포함하는 다이플렉서(220)를 포함할 수 있다. 일 실시 예에서, 제1포트(221), 제2포트(222), 및 제3포트(223)는 PCB(500)의 제1층(510)에 형성될 수 있다. 제1포트(221)는 HPF(220b) 내 제2접점(481)(예: 도 4a에서 HC1(410)의 일단(I))에 연결될 수 있다. 제2포트(222)는 LPF(220a) 내 제1접점(381)(예: 도 3a에서 LL2(322)의 타단(D))에 연결될 수 있다. 제3포트(223)는 HPF(220b) 내 제3접점(482)(예: 도 4a에서 HC2(420)의 타단(L))에 연결될 수 있다. 일 실시 예에서, LC2(312), LC3(313), HC3(430), 및/또는 HL1(440)는 제1층(510)에 배치된 lumped 소자일 수 있다. lumped 소자는 PCB(500)에 선택적으로 배치 가능하다. 예를 들어, 다이플렉서(220) 설계 시, 다이플렉서(220)의 필터링 성능에 동조하는 값을 갖는 lumped 소자를 선택할 수 있다.
도 5a에 도시되어 있지는 않지만, LL1(321) 및 LL2(322)는 PCB(500)에 패턴으로 형성될 수 있다. 도 5a에 그 일부분들(411, 421)이 도시된 바와 같이, HC1(410)과 HC2(420)는 PCB(500)에 패턴으로 형성될 수 있다. 제2-2패드(313b) 및 제2패드(442)와 연결되는 접지가 PCB(500)에 형성될 수 있다. 예를 들어, 제1그라운드 패턴(591)이 LPF(220a) 또는 HPF(220b)의 적어도 일부를 둘러싸는 형태(예: 직사각형)로 제1층(510)에 형성될 수 있다. 일 실시 예에서, 도시된 바와 같이, 제2-2패드(313b)는 제1그라운드 패턴(591)의 일부분으로서 형성할 수 있다. 도 5a에 도시되어 있지는 않지만, 제2패드(442)는 PCB(500)의 제1층(510) 아래에 형성된 도전성 패턴(예: 배선, 비아)을 통해 제1그라운드 패턴(591)에 연결될 수 있다. 또 다른 예로, 제1그라운드 패턴(591)이 제1 층(510)에 형성되는 것으로 도시하였으나, 제1그라운드 패턴(591)은 PCB(500)의 다른 층에 형성될 수도 있다.
도 5b를 참조하면, PCB(500)는 제1층(510)외에, 제2층(520), 제3층(530), 제4층(540), 및/또는 제5층(550)을 더 포함할 수 있다. 접지(590)는 제1그라운드 패턴(591) 외에, 제2층(520)에 형성된 제2그라운드 패턴(592), 제3층(530)에 형성된 제3그라운드 패턴(593), 및/또는 제4층(540)에 형성된 제4그라운드 패턴(594)를 더 포함할 수 있다.
제2층(520)에는 LL1(321)의 제1부분(321a), LL2(322)의 제1부분(322a), HC1(410)의 제2부분(412), 및 HC2(420)의 제2부분(422)이 형성될 수 있다. 제2그라운드 패턴(592)은 상기 부분들(321a, 322a, 412, 422)을 둘러싸도록 배치될 수 있다. 일 실시 예에서, 제2그라운드 패턴(592)은 제1그라운드 패턴(591)과 나란히 정렬되고 제1그라운드 패턴(591)과 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다. 예를 들어, z축 방향에서 볼 때, 제2그라운드 패턴(592)은 제1그라운드 패턴(591)과 중첩될 수 있다.
일 실시 예에서, 제2그라운드 패턴(592)의 제1변의 어느 한 지점(592a)에서부터 제1변에 평행한 제2변의 어느 한 지점(592b)까지 연장된 제1배선(521)이 제2층(520)에 추가적으로 형성될 수 있다.
일 실시 예에서, 제2패드(442)는 제11비아(571)를 통해 제1배선(521)의 일 지점(제8접점)(521a)에 연결될 수 있다. 예컨대, 제2패드(442)는 제11비아(571)와 제1배선(521)에 형성된 제8접점(521a)을 통해 제2그라운드 패턴(592)에 연결될 수 있다.
일 실시 예에서, 제3층(530)에는 LL1(321)의 제2부분(321b), LL2(322)의 제2부분(322b), HC1(410)의 제3부분(413), 및/또는 HC2(420)의 제3부분(423)이 형성될 수 있다. 제3그라운드 패턴(593)은 상기 부분들(321b, 322b, 413, 423)을 둘러싸도록 수 있다. 일 실시 예에서, 제3그라운드 패턴(593)은 제2그라운드 패턴(592)과 나란히 정렬되고 제2그라운드 패턴(592)과 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다. 예를 들어, z축 방향에서 볼 때, 제3그라운드 패턴(593)의 적어도 일부는 제2그라운드 패턴(592)과 중첩될 수 있다.
일 실시 예에서, 제3그라운드 패턴(593)의 어느 한 변(예: 제2그라운드 패턴(592)의 제2변과 나란히 정렬된 변)의 일 지점(593a)으로부터 연장된 제2배선(531)이 제3층(530)에 추가적으로 형성될 수 있다.
일 실시 예에서, 제8접점(521a)은 제12비아(572)를 통해 제3층(530)에 형성된 제2배선(531)의 제9접점(531a)에 연결될 수 있다. 제1배선(521)의 제10접점(521b)은 제13비아(573)을 통해 제2배선(531)의 제11접점(531b)에 연결될 수 있다. 예컨대, 제1층(510)에 형성된 제2패드(442)는 제2배선(531) 및 제13비아(573)를 통해 제3그라운드 패턴(593)과도 연결될 수 있다.
일 실시 예에서, LL1(321)의 제2부분(321b)을 제5접점(484)에 연결해주는 제3배선(532)이 제3층(530)에 추가적으로 형성될 수 있다. 이에 따라, LPF(220a)는 제5접점(484)를 통해 제1포트(221)에 연결될 수 있다.
일 실시 예에서, 제4층(540)에 형성된 제4그라운드 패턴(594)은, 제3그라운드 패턴(593)과 나란히 정렬되고 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다. 예를 들어, z축 방향에서 볼 때, 제3그라운드 패턴(593)의 적어도 일부는 제4그라운드 패턴(594)과 중첩될 수 있다. 일 실시 예에서, 제1배선(521)과 나란히 정렬되며 동일한 형태를 갖는 제4배선(541)이 제4층(540)에 추가적으로 형성될 수 있다. 예를 들어, z축 방향에서 볼 때, 제1배선(521)의 적어도 일부는 제4배선(541)과 중첩될 수 있다.
일 실시 예에서, 제9접점(531a)은 제14비아(574)를 통해 제4배선(541)의 제12접점(541a)에 연결될 수 있다. 제11접점(531b)은 제15비아(575)를 통해 제4배선(541)의 제13접점(541b)에 연결될 수 있다. 예컨대, 제1층(510)에 형성된 제2패드(442)는 제4배선(541)을 통해 제4그라운드 패턴(594)에 연결될 수 있다.
일 실시 예에서, 제5층(550)에는 차폐 시트(shielding sheet)(560)가 형성될 수 있다. 차폐 시트(560)는 하나의 금속판으로 형성되며, Z축 방향에서 PCB(500)를 마주하고 볼 때, 접지(590)와 중첩될 수 있다. 차폐 시트(560)는 다이플렉서(220)를 외부 전자 부품과 격리하기 위한 용도일 수 있다. 예를 들어, 차폐 시트(560)는 다이플렉서(220)에서 송수신되는 RF신호가 제5층(550) 아래(예: -z축 방향)에 위치한 외부 전자부품에 대해 영향을 주는 것을 감소 시킬 수 있다. 차폐 시트(560)는 예를 들어, 제16비아(576)를 통해 제4그라운드 패턴(594)과 연결됨으로써 접지 역할을 할 수 있다.
일 실시 예에서, 다이플렉서(220) 주변의 외부 전자부품 또는 PCB(500) 내의 다른 도전성 부분들과 격리도(isolation)를 향상시키기 위해 접지(590)가 케이징(caging) 구조로 구현될 수 있다. 예를 들면, 도 5c에 도시된 바와 같이, 그라운드 패턴들(591, 592, 593, 594)을 전기적으로 연결하는 복수의 비아들이 그라운드 패턴들(591, 592, 593, 594)의 가장자리를 따라 형성될 수 있다.
일 실시 예에서, PCB(500)는 하나 이상의 층을 더 포함할 수 있다. 예를 들어, 제5층(550) 아래(예: -z축 방향)로, 상술한 다이플렉서(220)와 실질적으로 동일한 패턴으로 구성된 또 다른 다이플렉서 또는 다른 도전성 라인 또는 구성들이 위치할 수 있다.
도 6a는, 일 실시예에 따른, 다이플렉서(220)를 포함하는 PCB(600)의 단면을 도시하고, 도 6b는 PCB(600)에서 다이플렉서(220)의 적층 구조를 도시한다. 도 3 및 도 4에서 설명된 구성과 구조적 및/또는 기능적으로 동일한 구성은 상세한 설명 없이 동일한 명칭과 도면 부호로 나타내거나 간략히 기재될 수 있다.
도 6a를 참조하면, PCB(600)는 제1층(601), 제2층(602), 제3층(603), 제4층(604), 제5층(605), 제6층(606), 제7층(607), 제8층(608), 제9층(609), 및/또는 제10층(610)을 포함할 수 있다. 제5층(605)에 제1포트(221), 제2층(602)에 제2포트(222), 그리고 제8층(608)에 제3포트(223)가 형성될 수 있다. 일 실시 예로, LC2(312), LC3(313), 및/또는 HL1(440)가 lumped 소자로서 제1층(510)에 배치될 수 있다.
도 6b를 참조하면, 다이플렉서(220)의 다른 소자들((LL1(321), LL2(322), HC1(410), HC2(420), HC3(620))은 PCB(600)에 패턴으로 형성될 수 있다. 제2-2패드(313b) 및 제2패드(442)와 연결되는 접지(680)는 PCB(600)의 각 층에 형성된 복수의 그라운드 패턴들(681, 682, 683, 684, 685, 686, 687, 688, 689, 690)을 포함할 수 있다.
일 실시 예에 따르면, 제1층(601)에는 제1-1패드(312a), 제1-2패드(312b), 제2-1패드(313a), 제2-2패드(313b), 제1패드(441), 및/또는 제2패드(442)이 형성될 수 있다. 제1그라운드 패턴(681)은 상기 패드들의 적어도 일부를 둘러싼 형태(예: 직사각형)로 제1층(601)에 형성될 수 있다. 도시된 바와 같이, 일 실시 예에서, 제2-2패드(313b)와 제2패드(442)는 제1그라운드 패턴(681)의 일부분으로서 형성될 수 있다.
일 실시 예에 따르면, 제2층(602)에는 LL1(321)의 제1부분(321a)과 LL2(322)의 제1부분(322a)이 형성될 수 있다. 제2그라운드 패턴(682)은 상기 부분들(321a, 322a)을 둘러싸도록 형성될 수 있다. 예를 들어, +z축 방향에서 볼 때, 제2그라운드 패턴(682)은 제1그라운드 패턴(681)과 적어도 일부 중첩되며 제1그라운드 패턴(681)과 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다.
일 실시 예에 따르면, LL2(322)의 제1부분(322a)의 일단(322a_1)으로부터 연장된 제14접점(631)(예: 도 3a에서 LL2(322)의 타단(D))이, 배선을 통해, 제2포트(222)에 연결될 수 있다.
일 실시 예에 따르면, 제2층(602)에는 제15접점(632)이 추가적으로 형성될 수 있고, 제15접점(632)은 비아를 통해 제1패드(441)에 전기적으로 연결될 수 있다.
일 실시 예에 따르면, 제3층(603)에는 LL1(321)의 제2부분(321b)과 LL2(322)의 제2부분(322b)이 형성될 수 있다. 제3그라운드 패턴(683)은 상기 부분들(321b, 322b)을 둘러싸도록 형성될 수 있다. 예를 들어, +z축 방향에서 볼 때, 제3그라운드 패턴(683)은 제2그라운드 패턴(682)과 적어도 일부 중첩되고 제2그라운드 패턴(682)과 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다.
일 실시 예에 따르면, 제3층(603)에는 제16접점(633)이 추가적으로 형성될 수 있고, 제16접점(633)은 제15접점(632) 및 비아를 통해 제1패드(441)에 연결될 수 있다.
일 실시 예에 따르면, 제4층(604)에 형성된 제4그라운드 패턴(684)은 하나 이상의 제19비아(653)를 통해 제3그라운드 패턴(683)과 연결될 수 있다. 제4그라운드 패턴(684)은 하나의 금속판으로 구현됨으로써 제4층(604)을 기준으로 위층(예: +z축 방향)과 아래층(예: -z축 방향)을 격리하기 위한 차폐 시트로 활용할 수 있다. 일 실시 예에서, 제 4 층(604)은 PCB(600)의 그라운드 층일 수 있다.
일 실시 예에 따르면, 제4층(604)에는 제4그라운드 패턴(684)으로부터 분리된 제17접점(634) 및/또는 제18접점(635)이 추가적으로 형성될 수 있다. 제17접점(634)은 제15접점(632), 제16접점(633) 및 비아를 통해 제1패드(441)에 전기적으로 연결될 수 있다. 제18접점(635)는 비아를 통해 LL1(321)의 제2부분(321b)의 타단(321b_2)에 전기적으로 연결될 수 있다.
일 실시 예에 따르면, 제5층(605)에는 제2접점(481), HC1(410)의 제1부분(411), HC2(420)의 제2부분(422), 및 제6접점(485)이 형성될 수 있다. 제5그라운드 패턴(685)은 상기 부분들(411, 422)을 둘러싸도록 형성될 수 있다. 예를 들어, +z축 방향에서 볼 때, 제5그라운드 패턴(685)은 제3그라운드 패턴(683)과 적어도 일부 중첩되고, 제3그라운드 패턴(683)과 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다.
일 실시 예에 따르면, HC1(410)의 제1부분(411)으로부터 연장된 제2접점(481)(예: 도 4a에서 HC1(410)의 일단(I))이, 배선을 통해, 제5층(605)에 형성된 제1포트(221)에 연결될 수 있다. 예컨대, HC1(410)의 일단이 제2접점(481)을 통해 제1포트(221)에 연결될 수 있다. 제2접점(481)은 비아를 통해 제18접점(635)에 연결될 수 있다. 예컨대, LL1(321)의 일단이 제18접점(635)을 통해 제1포트(221)에 연결될 수 있다.
일 실시 예에 따르면, HC2(420)의 제2부분(422)으로부터 연장된 제19접점(636)이 제17접점(634)에 비아를 통해 연결될 수 있다. 예컨대, HC2(420)의 제2부분(422)은 제19접점(636)을 통해 제1패드(441)에 연결될 수 있다.
일 실시 예에 따르면, 제6층(606)에는 제3접점(482), 제4접점(483), HC1(410)의 제2부분(412), 및/또는 HC2(420)의 제1부분(421)이 형성될 수 있다. 제6그라운드 패턴(686)은 상기 부분들(412, 421)의 적어도 일부를 둘러싸도록 형성될 수 있다. 예를 들어, +z축 방향에서 볼 때, 제6그라운드 패턴(686)은 제5그라운드 패턴(685)과 적어도 일부 중첩되며 제5그라운드 패턴(685)과 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다. HC2(420)의 제1부분(421)으로부터 연장된 제3접점(482)(예: 도 4a에서 HC2(420)의 타단(L))이, 배선을 통해, 제3포트(223)에 연결될 수 있다. 예컨대, HC2(420)의 타단(L)이 제3포트(223)에 전기적으로 연결될 수 있다.
일 실시 예에 따르면, HC1(410)의 제2부분(412)으로부터 연장된 제20접점(637)이 비아를 통해 제19접점(636)에 연결될 수 있다. 예컨대, HC1(410)의 제2부분(412)은 제20접점(637)을 통해 제1패드(441)와 HC2(420)의 제2부분(422)에 전기적으로 연결될 수 있다.
일 실시 예에 따르면, 제7층(607)에는 HC1(410)의 제3부분(413), HC2(420)의 제3부분(423), 및 제5접점(484)이 형성될 수 있다. 제7그라운드 패턴(687)은 상기 부분들(413, 423)의 적어도 일부를 둘러싸도록 형성될 수 있다. 예를 들어, +z축 방향에서 볼 때, 제7그라운드 패턴(687)은 제6그라운드 패턴(686)과 적어도 일부 중첩되며 제6그라운드 패턴(686)과 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다.
일 실시 예에 따르면, HC2(420)의 제3부분(423)으로부터 연장된 제21접점(638)이 제7층(570)에 추가적으로 형성될 수 있다. 제21접점(638)은 비아를 통해 제20접점(637)에 연결될 수 있다. 예컨대, HC2(420)의 제3부분(423)은 제21접점(638)을 통해 제1패드(441)에 연결될 수 있다.
일 실시 예에 따르면, HC2(420)의 제3부분(423)과 분리된 제22접점(639)이 제7층(570)에 추가적으로 형성될 수 있다. 제22접점(639)는 비아를 통해 제3접점(482)에 연결될 수 있다.
일 실시 예에 따르면, 제8층(608)에는 HC3(620)의 제1부분(621)이 형성될 수 있다. 제8그라운드 패턴(688)은 HC3(620)의 제1부분(621)을 둘러싸도록 형성될 수 있다. 예를 들어, +z축 방향에서 볼 때, 제8그라운드 패턴(688)은 제7그라운드 패턴(687)과 적어도 일부 중첩되며 제7그라운드 패턴(687)과 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다.
일 실시 예에 따르면, HC3(620)의 제1부분(621)으로부터 연장된 제23접점(621a)은 비아를 통해 제22접점(639)에 연결될 수 있다. 예컨대, HC3(620)의 제1부분(621)이 제23접점(621a)를 통해 제3포트(223)에 연결될 수 있다.
일 실시 예에 따르면, 제24접점(640) 및 이와 연결된 제25접점(641)이 제8층(580)에 추가적으로 형성될 수 있다. 제24접점(640)은 비아를 통해 제5접점(484)에 연결될 수 있다.
일 실시 예에 따르면, 제9층(609)에는 HC3(620)의 제2부분(622)이 형성될 수 있다. 제9그라운드 패턴(689) HC3(620)의 제2부분(622)을 둘러싸도록 형성될 가질 수 있다. 예를 들어, +z축 방향에서 볼 때, 제9그라운드 패턴(689)은 제8그라운드 패턴(688)과 적어도 일부 중첩되며 제8그라운드 패턴(688)과 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다.
일 실시 예에 따르면, HC3(620)의 제2부분(622)으로부터 연장된 제26접점(622a)은 비아를 통해 제25접점(641)에 연결될 수 있다. 예컨대, HC3(620)의 제2부분(622)은 제26접점(622a)을 통해 제1포트(221)에 연결될 수 있다.
일 실시 예에 따르면, 제10층(610)에 형성된 제10그라운드 패턴(690)은 +z축 방향에서 볼 때, 제9그라운드 패턴(689)과 적어도 일부 중처되고 실질적으로 동일한 형태(예: 직사각형)를 가질 수 있다.
일 실시 예에 따르면, 다이플렉서(220) 주변의 외부 전자부품과 격리도(isolation)를 향상시키기 위해 접지(680)는 도 5c와 같은 복수의 비아를 이용하여 케이징(caging) 구조로 구현될 수 있다. 예를 들어, 복수의 비아를 이용하여 제1 내지 제10 그라운드 패턴(681 내지 690)을 전기적으로 연결할 수 있다. 또 다른 예로, 제1 내지 제10 그라운드 패턴(681 내지 690)은 PCB(600)에 포함된 그라운드와 전기적으로 연결될 수 있다.
일 실시 예에 따르면, 제1 내지 제 3 층(681 내지 683)은 LPF(예: 도 3a의 LPF(220a))를 형성할 수 있다. 또 다른 예로, 제 5 내지 제 9 층(685 내지 689)은 HPF(예: 도 4a의 HPF(220b))를 형성할 수 있다.
도 6의 다이플렉서 적층 구조는 PCB의 사용 층수가 더 많아 도 5의 다이플렉서 적층 구조보다 두껍지만, 사용 면적(XY 평면)은 좀 더 절약될 수 있다. 따라서, 세트(예: 스마트폰)의 내부 공간의 구조에 따라 도 5 또는 도 6의 구조가 선택적으로 사용될 수 있다.
다양한 실시예에 따른 전자 장치는, 안테나; 무선 통신 회로; 및 상기 안테나 및 상기 무선 통신 회로에 연결된 다이플렉서(예: 다이플렉서(220))를 포함할 수 있다. 상기 다이플렉서는, 상기 안테나에 연결된 제1포트; 상기 무선 통신 회로에 연결된 제2포트; 상기 무선 통신 회로에 연결된 제3포트; 상기 제1포트 및 상기 제2포트 중 하나의 포트로부터 수신된 신호에서 저주파수 대역의 RF 신호를 걸러서 상기 제1포트 및 상기 제2포트 중 다른 하나의 포트로 출력하도록 구성된 LPF(low pass filter)(예: LPF(220a)); 및 상기 제1포트 및 상기 제3포트 중 하나의 포트로부터 수신된 신호에서 고주파수 대역의 RF 신호를 걸러서 상기 제1포트 및 상기 제3포트 중 다른 하나의 포트로 출력하도록 구성된 HPF(high pass filter)(예: HPF(220b))를 포함할 수 있다. 상기 LPF는 PCB(printed circuit board)의 표면에 배치된 커패시터와 상기 PCB에 패턴으로 형성된 인덕터를 포함할 수 있다. 상기 HPF는 상기 PCB의 표면에 배치된 인덕터와 상기 PCB에 패턴으로 형성된 커패시터를 포함할 수 있다.
상기 LPF는 LC(LPF capacitor)2, LC3, LL(LPF inductor)1, 및 LL2를 포함하고 상기 HPF는 HC(HPF capacitor)1, HC2, HC3, 및 HL(HPF inductor)1을 포함할 수 있다. 상기 LL1의 일단은 상기 제1포트에 연결되고 상기 LL1의 타단은 상기 LL2의 일단에 연결되고 상기 LL2의 타단은 상기 제2포트에 연결될 수 있다. 상기 LC2의 일단은 상기 LL2의 일단에 연결되고 상기 LC2의 타단은 상기 LL2의 타단에 연결될 수 있다. 상기 LC3의 일단은 상기 LL1의 타단 및 상기 LL2의 일단에 연결되고 상기 LC3의 타단은 상기 PCB에 형성된 접지에 연결될 수 있다. 상기 HC1의 일단은 상기 제1포트에 연결되고 상기 HC1의 타단은 상기 HC2의 일단에 연결될 수 있다. 상기 HC2의 타단은 상기 제3포트(223)에 연결될 수 있다. 상기 HC3의 일단은 상기 HC1의 일단에 연결되고 상기 HC3의 타단은 상기 HC2의 타단에 연결될 수 있다. 상기 HL1의 일단은 상기 HC1의 타단 및 상기 HC2의 일단에 연결될 수 있다. 상기 HL1의 타단은 상기 PCB에 형성된 접지에 연결될 수 있다. 상기 LC2, 상기 LC3, 및 상기 HL1은 상기 PCB 표면에 배치된 lumped 소자이고, 상기 LL1, 상기 LL2, 상기 HC1, 및 상기 HC2는 상기 PCB에 패턴으로 구성될 수 있다. 상기 HC3는 상기 PCB 표면에 배치된 lumped 소자이거나 상기 PCB에 패턴으로 구성될 수 있다.
상기 HC3는 상기 PCB의 표면에 배치된 lumped 소자이되, 상기 PCB는, 상기 PCB 표면을 포함하고, lumped 소자를 배치하기 위한 패드들, 상기 HC1의 제1부분, 및 상기 HC2의 제1부분이 형성된 제1층; 상기 제1층 아래에 위치하고, 상기 LL1의 제1부분, 상기 LL2의 제1부분, 상기 HC1의 제2부분, 및 상기 HC2의 제2부분이 형성된 제2층; 상기 제2층 아래에 위치하고, 상기 LL1의 제2부분, 상기 LL2의 제2부분, 상기 HC1의 제3부분, 및 상기 HC2의 제3부분이 형성된 제3층을 포함할 수 있다.
상기 PCB는 상기 제3층 아래에 위치하는 차폐 시트를 더 포함할 수 있다. 상기 접지는 상기 PCB의 각 층에 형성된 그라운드 패턴을 포함할 수 있다. 상기 접지는, 상기 패드들, 상기 HC1의 제1부분, 및 상기 HC2의 제1부분을 둘러싸는 형태로 상기 제1층에 형성된 제1그라운드 패턴; 상기 LL1의 제1부분, 상기 LL2의 제1부분, 상기 HC1의 제2부분, 및 상기 HC2의 제2부분을 둘러싸는 형태로 상기 제2층에 형성된 제2그라운드 패턴; 및 상기 LL1의 제2부분, 상기 LL2의 제2부분, 상기 HC1의 제3부분, 및 상기 HC2의 제3부분을 둘러싸는 형태로 상기 제3층에 형성된 제3그라운드 패턴을 포함할 수 있다. 상기 패드들 중 상기 LC3의 타단이 부착되는 패드는 상기 제1그라운드 패턴의 일부로 구성될 수 있다. 상기 그라운드 패턴들은 나란히 정렬되되, 상기 그라운드 패턴들을 연결하는 복수의 비아들이, 상기 그라운드 패턴들의 가장자리를 따라 형성될 수 있다.
상기 HC3는 상기 PCB에 패턴으로 구성되되, 상기 PCB는, 상기 PCB 표면을 포함하고, lumped 소자를 배치하기 위한 패드들이 형성된 제1층; 상기 제1층 아래에 위치하고, 상기 LL1의 제1부분 및 상기 LL2의 제1부분이 형성된 제2층; 상기 제2층 아래에 위치하고, 상기 LL1의 제2부분 및 상기 LL2의 제2부분이 형성된 제3층; 상기 제3층 아래에 위치하고, 차폐 시트를 포함하는 제4층; 상기 제4층 아래에 위치하고, 상기 HC1의 제1부분 및 상기 HC2의 제1부분이 형성된 제5층; 상기 제5층 아래에 위치하고, 상기 HC1의 제2부분 및 상기 HC2의 제2부분이 형성된 제6층; 상기 제6층 아래에 위치하고, 상기 HC1의 제3부분 및 상기 HC2의 제3부분이 형성된 제7층; 상기 제7층 아래에 위치하고, 상기 HC3의 제1부분이 형성된 제8층; 및 상기 제8층 아래에 위치하고, 상기 HC3의 제2부분이 형성된 제9층을 포함할 수 있다.
상기 접지는 상기 PCB의 각 층에 형성된 그라운드 패턴을 포함할 수 있다. 상기 접지는, 상기 패드들을 둘러싸는 형태로 상기 제1층에 형성된 제1그라운드 패턴; 상기 LL1의 제1부분 및 상기 LL2의 제1부분을 둘러싸는 형태로 상기 제2층에 형성된 제2그라운드 패턴; 상기 LL1의 제2부분 및 상기 LL2의 제2부분을 둘러싸는 형태로 상기 제3층에 형성된 제3그라운드 패턴; 상기 차폐 시트를 포함하고 상기 제4층에 형성된 제4그라운드 패턴; 상기 HC1의 제1부분 및 상기 HC2의 제1부분을 둘러싸는 형태로 상기 제5층에 형성된 제5그라운드 패턴; 상기 HC1의 제2부분 및 상기 HC2의 제2부분을 둘러싸는 형태로 상기 제6층에 형성된 제6그라운드 패턴; 상기 HC1의 제3부분 및 상기 HC2의 제3부분을 둘러싸는 형태로 상기 제7층에 형성된 제7그라운드 패턴; 상기 HC3의 제1부분을 둘러싸는 형태로 상기 제8층에 형성된 제8그라운드 패턴; 및 상기 HC3의 제2부분을 둘러싸는 형태로 상기 제9층에 형성된 제9그라운드 패턴을 포함할 수 있다. 상기 패드들 중 상기 LC3의 타단이 부착되는 패드는 상기 제1그라운드 패턴의 일부로 구성될 수 있다. 상기 패드들 중 상기 HL1의 타단이 부착되는 패드는 상기 제1그라운드 패턴의 일부로 구성될 수 있다. 상기 그라운드 패턴들은 나란히 정렬되되, 상기 그라운드 패턴들을 연결하는 복수의 비아들이, 상기 그라운드 패턴들의 가장자리를 따라 형성될 수 있다.
상기 제1포트, 상기 제2포트, 및 상기 제3포트는 상기 PCB의 표면에 형성될 수 있다. 상기 LPF 및 상기 HPF와 연결되는 그라운드 패턴이 상기 LPF 및 상기 HPF를 둘러싸는 형태로 상기 PCB에 형성되되, 상기 제1포트, 상기 제2포트, 및 상기 제3포트 상기 그라운드 패턴 외곽에 형성될 수 있다.
상기 저주파수 대역은 약 3GHz 이하이고 상기 고주파수 대역은 약 3GHz 이상일 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 실시예에 따른 기술 내용을 쉽게 설명하고 본 발명의 실시예의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 실시예의 범위를 한정하고자 하는 것은 아니다. 따라서 본 발명의 다양한 실시예의 범위는 여기에 개시된 실시예들 이외에도 본 발명의 다양한 실시예의 기술적 사상을 바탕으로 도출되는 모든 변경 또는 변형된 형태가 본 발명의 다양한 실시예의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 전자 장치에 있어서,
    안테나;
    무선 통신 회로; 및
    상기 안테나 및 상기 무선 통신 회로에 연결된 다이플렉서를 포함하고,
    상기 다이플렉서는,
    상기 안테나에 연결된 제1포트;
    상기 무선 통신 회로에 연결된 제2포트;
    상기 무선 통신 회로에 연결된 제3포트;
    상기 제1포트 및 상기 제2포트 중 하나의 포트로부터 수신된 신호에서 저주파수 대역의 RF 신호를 걸러서 상기 제1포트 및 상기 제2포트 중 다른 하나의 포트로 출력하도록 구성된 LPF(low pass filter); 및
    상기 제1포트 및 상기 제3포트 중 하나의 포트로부터 수신된 신호에서 고주파수 대역의 RF 신호를 걸러서 상기 제1포트 및 상기 제3포트 중 다른 하나의 포트로 출력하도록 구성된 HPF(high pass filter)를 포함하고,
    상기 LPF는 PCB(printed circuit board)의 표면에 배치된 커패시터와 상기 PCB에 패턴으로 형성된 인덕터를 포함하고,
    상기 HPF는 상기 PCB의 표면에 배치된 인덕터와 상기 PCB에 패턴으로 형성된 커패시터를 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 LPF는 LC(LPF capacitor)2, LC3, LL(LPF inductor)1, 및 LL2를 포함하고 상기 HPF는 HC(HPF capacitor)1, HC2, HC3, 및 HL(HPF inductor)1을 포함하되,
    상기 LL1의 일단은 상기 제1포트에 연결되고 상기 LL1의 타단은 상기 LL2의 일단에 연결되고,
    상기 LL2의 타단은 상기 제2포트에 연결되고
    상기 LC2의 일단은 상기 LL2의 일단에 연결되고 상기 LC2의 타단은 상기 LL2의 타단에 연결되고,
    상기 LC3의 일단은 상기 LL1의 타단 및 상기 LL2의 일단에 연결되고 상기 LC3의 타단은 상기 PCB에 형성된 접지에 연결되고,
    상기 HC1의 일단은 상기 제1포트에 연결되고 상기 HC1의 타단은 상기 HC2의 일단에 연결되고,
    상기 HC2의 타단은 상기 제3포트(223)에 연결되고,
    상기 HC3의 일단은 상기 HC1의 일단에 연결되고 상기 HC3의 타단은 상기 HC2의 타단에 연결되고,
    상기 HL1의 일단은 상기 HC1의 타단 및 상기 HC2의 일단에 연결되고,
    상기 HL1의 타단은 상기 PCB에 형성된 접지에 연결되고,
    상기 LC2, 상기 LC3, 및 상기 HL1은 상기 PCB 표면에 배치된 lumped 소자이고,
    상기 LL1, 상기 LL2, 상기 HC1, 및 상기 HC2는 상기 PCB에 패턴으로 구성되고,
    상기 HC3는 상기 PCB 표면에 배치된 lumped 소자이거나 상기 PCB에 패턴으로 구성된 전자 장치.
  3. 제2항에 있어서, 상기 HC3는 상기 PCB의 표면에 배치된 lumped 소자이되, 상기 PCB는,
    상기 PCB 표면을 포함하고, lumped 소자를 배치하기 위한 패드들, 상기 HC1의 제1부분, 및 상기 HC2의 제1부분이 형성된 제1층;
    상기 제1층 아래에 위치하고, 상기 LL1의 제1부분, 상기 LL2의 제1부분, 상기 HC1의 제2부분, 및 상기 HC2의 제2부분이 형성된 제2층; 및
    상기 제2층 아래에 위치하고, 상기 LL1의 제2부분, 상기 LL2의 제2부분, 상기 HC1의 제3부분, 및 상기 HC2의 제3부분이 형성된 제3층을 포함하는 전자 장치.
  4. 제3항에 있어서, 상기 PCB는 상기 제3층 아래에 위치하는 차폐 시트를 더 포함하는 전자 장치.
  5. 상기 제3항에 있어서, 상기 접지는,
    상기 패드들, 상기 HC1의 제1부분, 및 상기 HC2의 제1부분을 둘러싸는 형태로 상기 제1층에 형성된 제1그라운드 패턴;
    상기 LL1의 제1부분, 상기 LL2의 제1부분, 상기 HC1의 제2부분, 및 상기 HC2의 제2부분을 둘러싸는 형태로 상기 제2층에 형성된 제2그라운드 패턴; 및
    상기 LL1의 제2부분, 상기 LL2의 제2부분, 상기 HC1의 제3부분, 및 상기 HC2의 제3부분을 둘러싸는 형태로 상기 제3층에 형성된 제3그라운드 패턴을 포함하는 전자 장치.
  6. 제5항에 있어서,
    상기 패드들 중 상기 LC3의 타단이 부착되는 패드는 상기 제1그라운드 패턴의 일부로 구성되는 전자 장치.
  7. 제5항에 있어서, 상기 그라운드 패턴들은 나란히 정렬되되,
    상기 그라운드 패턴들을 연결하는 복수의 비아들이, 상기 그라운드 패턴들의 가장자리를 따라 형성된 전자 장치.
  8. 제2항에 있어서, 상기 HC3는 상기 PCB에 패턴으로 구성되되, 상기 PCB는,
    상기 PCB 표면을 포함하고, lumped 소자를 배치하기 위한 패드들이 형성된 제1층;
    상기 제1층 아래에 위치하고, 상기 LL1의 제1부분 및 상기 LL2의 제1부분이 형성된 제2층;
    상기 제2층 아래에 위치하고, 상기 LL1의 제2부분 및 상기 LL2의 제2부분이 형성된 제3층;
    상기 제3층 아래에 위치하고, 차폐 시트를 포함하는 제4층;
    상기 제4층 아래에 위치하고, 상기 HC1의 제1부분 및 상기 HC2의 제1부분이 형성된 제5층;
    상기 제5층 아래에 위치하고, 상기 HC1의 제2부분 및 상기 HC2의 제2부분이 형성된 제6층;
    상기 제6층 아래에 위치하고, 상기 HC1의 제3부분 및 상기 HC2의 제3부분이 형성된 제7층;
    상기 제7층 아래에 위치하고, 상기 HC3의 제1부분이 형성된 제8층; 및
    상기 제8층 아래에 위치하고, 상기 HC3의 제2부분이 형성된 제9층을 포함하는 전자 장치.
  9. 제8항에 있어서, 상기 접지는,
    상기 패드들을 둘러싸는 형태로 상기 제1층에 형성된 제1그라운드 패턴;
    상기 LL1의 제1부분 및 상기 LL2의 제1부분을 둘러싸는 형태로 상기 제2층에 형성된 제2그라운드 패턴;
    상기 LL1의 제2부분 및 상기 LL2의 제2부분을 둘러싸는 형태로 상기 제3층에 형성된 제3그라운드 패턴;
    상기 차폐 시트를 포함하고 상기 제4층에 형성된 제4그라운드 패턴;
    상기 HC1의 제1부분 및 상기 HC2의 제1부분을 둘러싸는 형태로 상기 제5층에 형성된 제5그라운드 패턴;
    상기 HC1의 제2부분 및 상기 HC2의 제2부분을 둘러싸는 형태로 상기 제6층에 형성된 제6그라운드 패턴;
    상기 HC1의 제3부분 및 상기 HC2의 제3부분을 둘러싸는 형태로 상기 제7층에 형성된 제7그라운드 패턴;
    상기 HC3의 제1부분을 둘러싸는 형태로 상기 제8층에 형성된 제8그라운드 패턴; 및
    상기 HC3의 제2부분을 둘러싸는 형태로 상기 제9층에 형성된 제9그라운드 패턴을 포함하는 전자 장치.
  10. 제9항에 있어서,
    상기 패드들 중 상기 LC3의 타단이 부착되는 패드는 상기 제1그라운드 패턴의 일부로 구성되고,
    상기 패드들 중 상기 HL1의 타단이 부착되는 패드는 상기 제1그라운드 패턴의 다른 일부로 구성되는 전자 장치.
  11. 제9항에 있어서, 상기 그라운드 패턴들은 나란히 정렬되되,
    상기 그라운드 패턴들을 연결하는 복수의 비아들이, 상기 그라운드 패턴들의 가장자리를 따라 형성된 전자 장치.
  12. 제1항에 있어서, 상기 LPF 및 상기 HPF와 연결되는 그라운드 패턴이 상기 LPF 및 상기 HPF를 둘러싸는 형태로 상기 PCB에 형성되되,
    상기 제1포트, 상기 제2포트, 및 상기 제3포트는, 상기 PCB의 표면에 형성되되, 상기 그라운드 패턴 외곽에 형성된 전자 장치.
  13. 제1항에 있어서, 상기 저주파수 대역은 약 3GHz 이하이고 상기 고주파수 대역은 약 3GHz 이상인 전자 장치.
  14. 제1항에 있어서,
    상기 무선 통신 회로로부터 수신된 신호에서 제1송신 주파수 대역을 갖는 RF 신호를 걸러서 상기 LPF로 출력하고, 상기 LPF로부터 수신된 신호에서 제1수신 주파수 대역을 갖는 RF 신호를 걸러서 상기 무선 통신 회로로 출력하는 제1듀플렉서; 및
    상기 무선 통신 회로로부터 수신된 신호에서 제2송신 주파수 대역을 갖는 RF 신호를 걸러서 상기 HPF로 출력하고, 상기 HPF로부터 수신된 신호에서 제2수신 주파수 대역을 갖는 RF 신호를 걸러서 상기 무선 통신 회로로 출력하는 제2듀플렉서를 더 포함하는 전자 장치.
  15. 제14항에 있어서,
    상기 무선 통신 회로로부터 수신된 신호의 전력을 증폭하여 상기 제1듀플렉서 또는 상기 제2듀플렉서로 출력하는 전력 증폭기를 더 포함하는 전자 장치.
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