WO2022054501A1 - 固体撮像装置及びその製造方法、並びに電子機器 - Google Patents

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Definitions

  • the present technology (technology according to the present disclosure) is applied to a solid-state imaging device, a manufacturing method thereof, and an electronic device, and particularly to a solid-state imaging device having two semiconductor substrates bonded to each other, a manufacturing method thereof, and an electronic device. It is about effective technology.
  • the Cu electrode provided on each semiconductor member and the interlayer insulating film are flattened (CMP) on the same surface, and the facing Cu electrodes and the interlayer insulating film are bonded to each other (CuCu bonding). ..
  • An object of the present technology is to provide a solid-state image sensor capable of ensuring continuity between opposing electrodes, a method for manufacturing the same, and an electronic device.
  • the solid-state imaging device includes a first semiconductor substrate, a second semiconductor substrate bonded to the first semiconductor substrate, and a conductive polymer, and the first semiconductor substrate is photoelectrically converted.
  • the first semiconductor layer provided with the photoelectric conversion unit, the first multilayer wiring layer laminated on the first semiconductor layer, and the side of the first multilayer wiring layer opposite to the surface on the first semiconductor layer side.
  • the second semiconductor substrate has a first metal pad formed on the surface of the surface, a second semiconductor layer provided with an active element, and a second multilayer wiring layer laminated on the second semiconductor layer.
  • the second metal pad formed on the surface of the second multilayer wiring layer opposite to the surface on the second semiconductor layer side, and the conductive polymer is the first metal pad and the first metal pad. It is interposed between the two metal pads and electrically conducts the first metal pad and the second metal pad.
  • a method for manufacturing a solid-state imaging device includes a first semiconductor layer provided with a photoelectric conversion unit for performing photoelectric conversion, a first multilayer wiring layer laminated on the first semiconductor layer, and the first layer. It is laminated on the first semiconductor substrate having the first metal pad provided on the side opposite to the first semiconductor layer side of the one multilayer wiring layer, the second semiconductor layer provided with the active element, and the second semiconductor layer. A second multilayer wiring layer and a second semiconductor substrate having a second metal pad provided on the side opposite to the second semiconductor layer side of the second multilayer wiring layer are prepared. The conductive polymer is oriented to at least one of the first metal pad and the second metal pad. The first multilayer wiring layer of the first semiconductor substrate and the second multilayer wiring layer of the second semiconductor substrate are bonded together. Including that.
  • the electronic device includes the above-mentioned solid-state image sensor.
  • FIG. 3 is an enlarged cross-sectional view of a main part showing an enlarged view of the conductive polymer film of FIG. It is a figure which shows an example of the conductive polymer which concerns on embodiment of this technique. It is a figure which shows another example of the conductive polymer which concerns on embodiment of this technique.
  • FIG. 15A It is a schematic process diagram following the wafer joining process which concerns on embodiment of this technique. It is a schematic process sectional view explaining the wafer joining process which concerns on embodiment of this technique. It is a schematic process diagram following FIG. 15A. It is a schematic process sectional view following FIG. 15B. It is a schematic process diagram following FIG. 16A. It is a schematic process sectional view following FIG. 16B. It is a schematic process diagram following FIG. 17A. It is a schematic process sectional view following FIG. 17B. It is a schematic process diagram following FIG. 18A. It is a schematic process sectional view following FIG. 18B. It is a schematic process diagram following FIG. 19A. It is a schematic process sectional view following FIG. 19B.
  • each drawing is a schematic one and may differ from the actual one.
  • the following embodiments exemplify devices and methods for embodying the technical idea of the present invention, and do not specify the configuration to the following. That is, the technical idea of the present invention can be modified in various ways within the technical scope described in the claims.
  • the first direction and the second direction orthogonal to each other in the same plane are set to the X direction and the Y direction, respectively, and the first direction and the second direction are defined.
  • the third direction orthogonal to each of the second directions is defined as the Z direction.
  • the thickness direction of the semiconductor layer will be described as the Z direction.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1 is mainly composed of a sensor chip 2 having a rectangular two-dimensional planar shape when viewed in a plan view. That is, the solid-state image sensor 1 is mounted on the sensor chip 2.
  • the sensor chip 2 includes a rectangular pixel region 2A arranged in a central portion in a two-dimensional plane, and a peripheral region 2B arranged outside the pixel region 2A so as to surround the pixel region 2A.
  • the pixel region 2A is a light receiving surface that receives light collected by an optical system (not shown). Then, in the pixel region 2A, a plurality of pixels 3 are arranged in a matrix in a two-dimensional plane including the X direction and the Y direction.
  • a plurality of electrode pads 4 are arranged in the peripheral region 2B. Each of the plurality of electrode pads 4 is arranged along four sides in a two-dimensional plane of the sensor chip 2, for example. Each of the plurality of electrode pads 4 is an input / output terminal used when the sensor chip 2 is electrically connected to an external device (not shown).
  • the sensor chip 2 includes a bias voltage applying unit 5 together with a pixel region 2A.
  • the bias voltage applying unit 5 applies a bias voltage to each of the plurality of pixels 3 arranged in the pixel region 2A.
  • each pixel 3 of the plurality of pixels 3 is a quenching resistor composed of, for example, an APD (Avalanche photodiode) element 6 as a photoelectric conversion element and, for example, a p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor). It includes an element 7 and an inverter 8 made of, for example, a complementary MOSFET (Conplementary MOS).
  • APD Anavalanche photodiode
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the anode is connected to the bias voltage application unit 5 (see FIG. 3), and the cathode is connected to the source terminal of the quenching resistance element 7.
  • a bias voltage V B is applied to the anode of the APD element 6 from the bias voltage application unit 5.
  • the APD element 6 is a photoelectric conversion element capable of forming an avalanche multiplying region (depletion layer) by applying a large negative voltage to the cathode and multiplying the electrons generated by the incident of one font.
  • the quenching resistance element 7 is connected in series with the APD element 6, the source terminal is connected to the cathode of the APD element 6, and the drain terminal is connected to a power supply (not shown).
  • An excitation voltage VE is applied from the power source to the drain terminal of the quenching resistance element 7.
  • the quenching resistance element 7 emits the multiplied electrons in the APD element 6 to return the voltage to the initial voltage. Perform (quenting).
  • the input terminal is connected to the cathode of the APD element 6 and the source terminal of the quenching resistance element 7, and the output terminal is connected to a subsequent arithmetic processing unit (not shown).
  • the inverter 8 outputs a light receiving signal based on the electrons multiplied by the APD element 6. More specifically, the inverter 8 shapes the voltage generated by the electrons multiplied by the APD element 6. Then, the inverter 8 outputs a light receiving signal (APDOUT) at which a pulse waveform shown in FIG. 3, for example, is generated starting from the arrival time of one font to the arithmetic processing unit.
  • the arithmetic processing unit performs arithmetic processing for obtaining the distance to the subject based on the timing at which a pulse indicating the arrival time of one font is generated in each received light signal, and obtains the distance for each pixel 3. Then, based on those distances, a distance image in which the distances to the subject detected by the plurality of pixels 3 are arranged in a plane is generated.
  • the sensor chip 2 includes a first semiconductor substrate (photoelectric conversion substrate portion) 10 and a second semiconductor substrate (circuit board portion) 30 bonded to each other so as to face each other.
  • the pixel region 2A described above is configured in the first semiconductor substrate 10.
  • the second semiconductor substrate 30 has a read circuit that outputs a pixel signal based on the charge output from the bias voltage application unit 5, the quenching resistance element 7, the inverter 8, the electrode pad 4, and the pixel 3 of the pixel region 2A.
  • a logic circuit including a vertical drive circuit, a column signal processing circuit, a horizontal drive circuit, an output circuit, and the like is configured.
  • the first semiconductor substrate 10 has a first semiconductor layer 11 and first surfaces S1 and second surfaces S1 and second surfaces located opposite to each other in the thickness direction (Z direction) of the first semiconductor layer 11. It is provided with a first multilayer wiring layer 21 arranged on the first surface (main surface) S1 side of the surface S2. Further, the first semiconductor substrate 10 includes a flattening film 71 and a microlens layer 72 sequentially laminated from the second surface S2 side on the second surface S2 side of the first semiconductor layer 11.
  • the first surface S1 of the first semiconductor layer 11 may be referred to as a main surface or an element forming surface
  • the second surface S2 may be referred to as a back surface or a light incident surface.
  • the second semiconductor substrate 30 is arranged on the second surface side of the second semiconductor layer 31 and the first surface and the second surface located on opposite sides of the second semiconductor layer 31.
  • the multilayer wiring layer 41 and the like are provided.
  • a MOSFET 32 which will be described later, is provided on the first surface of the second semiconductor substrate 30. Then, the first semiconductor substrate 10 and the second semiconductor substrate 30 are bonded by bonding the first multilayer wiring layer 21 and the second multilayer wiring layer 41.
  • the first multilayer wiring layer 21 and the second multilayer wiring layer 41 are electrically and mechanically connected to each other.
  • first multilayer wiring layer 21 and the second multilayer wiring layer 41 wiring for supplying a voltage applied to the APD element 6 from the bias voltage application unit 5 and electrons generated by the APD element 6 are transferred to the first semiconductor substrate 10. Wiring for taking out from is formed.
  • the pixel 3 includes a pixel forming region 10a of the first semiconductor substrate 10 and a separating portion 10b for partitioning the pixel forming region 10a.
  • the pixel forming region 10a is repeatedly arranged via the separation portion 10b in each of the X and Y directions orthogonal to each other.
  • the pixel forming region 10a is electrically and optically separated from the adjacent pixel forming region 10a by the separating portion 10b.
  • the above-mentioned APD element 6 is configured in each of the pixel forming regions 10a of the plurality of pixel forming regions 10a.
  • the separation portion 10b extends over the first surface S1 and the second surface S2 of the first semiconductor layer 11, and electrically and optically separates the adjacent pixel forming regions 10a.
  • the separation portion 10b has, for example, a single-layer structure made of silicon oxide (SiO 2 ) or a multi-layer structure in which both sides of a metal film are sandwiched between insulating films.
  • each pixel 3 of the plurality of pixels 3 includes an APD element 6.
  • the APD element 6 has a p-type well region 13 provided in the pixel forming region 10a of the first semiconductor substrate 10 from the first surface S1 to the second surface S2 of the first semiconductor substrate 10, and the p-type well region 13.
  • the well region 13 has a light absorbing portion 14 and a multiplying portion 15 sequentially provided from the second surface S2 side to the first surface S1 side of the first semiconductor substrate 10.
  • the APD element 6 has an n-type first contact region 16 provided in the pixel forming region 10a of the first semiconductor substrate 10 by being electrically connected to an n-type second electrode region 15b, which will be described later, and a second. 1
  • the pixel forming region 10a of the semiconductor substrate 10 has a p-type second contact region 17 provided by being electrically connected to a p-type first electrode region 15a, which will be described later.
  • the APD element 6 has a p-type well region and a p-type charge storage region 12 provided by being electrically connected to a p-type well region and a p-type second contact region 17.
  • the light absorption unit 14 is mainly composed of a p-type well region 13, and absorbs light incident from the second surface S2 side (light incident surface side) of the first semiconductor substrate 10 to generate electrons (carriers). It is a photoelectric conversion unit. Then, the light absorption unit 14 transfers the electrons generated by the photoelectric conversion to the multiplication unit 15 by an electric field.
  • the p-type well region 13 is composed of a p-type semiconductor region having the lowest impurity concentration among the semiconductor regions constituting the APD element 6.
  • the multiplying unit 15 multiplies the electrons transferred from the light absorbing unit 14 by the avalanche.
  • the multiplying portion 15 includes a p-type first electrode region 15a provided on the first surface S1 side of the first semiconductor substrate 10 and a p-type first electrode from the first surface S1 of the first semiconductor substrate 10.
  • the n-type second electrode region 15b provided by forming a pn junction with the p-type first electrode region 15a at a position shallower than the region 15a is included, and the avalanche multiplying region 15c is formed at the interface portion of the pn junction.
  • the p-type first electrode region 15a and the n-type second electrode region 15b forming the pn junction are the second surface S2 of the first semiconductor substrate 10 in the p-type well region 13. They are sequentially arranged from the side toward the first surface S1 side.
  • the n-type second electrode region 15b extends in the depth direction from the first surface S1 of the first semiconductor substrate 10.
  • the p-type first electrode region 15a is composed of a p-type semiconductor region having a higher impurity concentration than the p-type well region 13, and the n-type second electrode region 15b has a higher impurity concentration than the p-type well region 13. It is composed of a high n-type semiconductor region.
  • the avalanche multiplication region 15c is formed at the interface between the p-type first electrode region 15a and the n-type second electrode region 15b at the pn junction by a large negative voltage applied to the n-type second electrode region 15b. It is a high electric field region (depletion layer) to be generated, and the electron (e ⁇ ) generated by one font incident on the APD element 6 is multiplied.
  • the p-type charge storage region 12 is provided along the wall surface of the separation portion 10b. In this embodiment, the charge storage region 12 is provided along the bottom surface of the lower portion of the pixel forming region 10a on the second surface S2 side.
  • the charge storage region 12 is provided so as to surround the well region 13 with a first portion 12a in contact with the side surface of the well region 13 and a second portion 12b in contact with the bottom surface of the well region 13.
  • the p-type charge storage region 12 is composed of a p-type semiconductor region having a higher impurity concentration than the p-type well region 13 and the p-type first electrode region 15a, and accumulates holes as carriers.
  • the p-type charge storage region 12 is electrically connected to the p-type second contact region 17 that functions as an anode, and enables bias adjustment. As a result, the hole concentration in the p-type charge storage region 12 is strengthened and the pinning is strengthened, so that, for example, the generation of dark current can be suppressed.
  • the p-type second contact region 17 surrounds the outer periphery of the well region 13 in the surface layer portion on the first surface S1 side of the first semiconductor layer 11 and overlaps with the first portion 12a of the p-type charge storage region 12. It is provided in this way.
  • the p-type second contact region 17 reduces the ohmic contact resistance with the contact electrode 23b described later and functions as an anode.
  • the p-type second contact region 17 is composed of a p-type semiconductor region having a higher impurity concentration than the p-type first electrode region 15a.
  • the n-type first contact region 16 is provided between the first surface S1 of the first semiconductor layer 11 and the n-type second electrode region 15b.
  • the n-type first contact region 16 is composed of an n-type semiconductor region having a higher impurity concentration than the n-type second electrode region 15b, reduces ohmic contact resistance with the contact electrode 23a described later, and serves as a cathode. Function.
  • the first multilayer wiring layer 21 of the first semiconductor substrate 10 is laminated on the first semiconductor layer 11, and the wiring layer is laminated in, for example, two stages via the first interlayer insulating film 22. It has a layered wiring structure.
  • the first interlayer insulating film 22 may include, at least in part, a TEOS insulating film formed by using a tetraethoxysilane (TetraEthOxy Silane: TEOS) gas.
  • the first metal wiring 24a and the second metal wiring 24b are provided on the wiring layer of the first layer counting from the first semiconductor layer 11 side.
  • the first metal pad (first substrate side metal pad) 27a and 27b are provided on the second wiring layer counting from the first semiconductor layer 11 side.
  • the first metal pads 27a and 27b are formed on the third surface S3 of the first multilayer wiring layer 21, which is a surface opposite to the surface on the first semiconductor layer 11 side. .. That is, the first metal pads 27a and 27b are surfaces (third surface) of the first interlayer insulating film 22 (insulating layer) laminated on the first semiconductor layer 11 opposite to the surface on the first semiconductor layer 11 side. It is formed in S3).
  • the surface of the first multilayer wiring layer 21 on the first semiconductor layer 11 side corresponds to the surface of the first semiconductor substrate 10 on the first multilayer wiring layer 21 side (bonding surface to be joined to the second semiconductor substrate 30).
  • the surface of the first semiconductor substrate 10 on the side of the first multilayer wiring layer 21 may be referred to as a third surface S3.
  • the first metal pad 27a is provided in the first recess 26a
  • the first metal pad 27b is provided in the first recess 26b.
  • the first recesses 26a and 26b are formed on the surface (third surface S3) of the first multilayer wiring layer 21 opposite to the surface on the first semiconductor layer 11 side.
  • the first recess 26a has an opening 28a in the third surface S3, and the first recess 26b has an opening 28b in the third surface S3.
  • each of the first metal pads 27a and 27b has a first recess 26a and a first recess in each of the first recess 26a and the first recess 26b provided in the insulating layer of the uppermost layer of the first multilayer wiring layer 21. It is individually embedded in a state where the joint surface side is exposed from the openings 28a and 28b of 26b.
  • the contact electrodes 23a and 23b are embedded in the first interlayer insulating film 22 between the first wiring layer and the first semiconductor layer 11. Further, contact electrodes 25a and 25b are embedded in the first interlayer insulating film 22 between the first wiring layer and the second wiring layer.
  • the contact electrode 23a electrically connects the n-type first contact region 16 and the first metal wiring 24a.
  • the contact electrode 23b electrically connects the p-shaped second contact region 17 and the second metal wiring 24b.
  • the contact electrode 25a electrically connects the first metal wiring 24a and the first metal pad 27a.
  • the contact electrode 25b electrically connects the second metal wiring 24b and the first metal pad 27b.
  • the first metal pads 27a and 27b are formed by the second metal pads (second substrate side metal pads) 47a and 47b provided on the second multilayer wiring layer 41 of the second semiconductor substrate 30, which will be described later, and the conductive polymer film 50a. It is electrically connected via.
  • the first metal pads 27a and 27b and the second metal pads 47a and 47b are made of metals such as copper (Cu), silver (Ag), and gold (Au), and are made of copper here. Will be explained as.
  • the second semiconductor layer 31 of the second semiconductor substrate 30 has, for example, a plurality of field effect transistors (active elements) constituting circuits such as a bias voltage application unit 5, a readout circuit, and a logic circuit.
  • a semiconductor substrate made of, for example, single crystal silicon is used as the second semiconductor layer 31 in which the MOSFET 32 of the above is configured.
  • the second multilayer wiring layer (multilayer wiring layer) 41 of the second semiconductor substrate 30 is laminated on the second semiconductor layer 31, and the wiring layer is, for example, seven stages via the second interlayer insulating film 42. It has a 7-layer wiring structure laminated to each other.
  • the second interlayer insulating film 42 may include a TEOS insulating film at least in part.
  • Wiring 43 is provided in each of the wiring layers of the first to fifth layers counting from the second semiconductor layer 31 side. The wiring 43 of each of the first to fifth layers is electrically connected to the wiring 43 of different wiring layers via the contact electrodes embedded in the second interlayer insulating film 42.
  • the wiring 43 of the first wiring layer is electrically connected to the MOSFET 32 of the second semiconductor layer 31 via a contact electrode embedded in the second interlayer insulating film 42.
  • FIG. 4 shows, as an example, a configuration in which the wiring 43 of the first wiring layer is electrically connected to the gate electrode 33 of the MOSFET 32 via the contact electrode.
  • Electrode pads 44a and 44b are provided on the sixth wiring layer counting from the second semiconductor layer 31 side.
  • the second metal pads 47a and 47b are provided on the wiring layer on the seventh layer counting from the second semiconductor layer 31 side.
  • the second metal pads 47a and 47b are formed on the fourth surface S4 of the second multilayer wiring layer 41, which is a surface opposite to the surface on the second semiconductor layer 31 side. .. That is, the second metal pads 47a and 47b are the surfaces of the second interlayer insulating film 42 (insulating layer) laminated on the second semiconductor layer 31 opposite to the surface on the second semiconductor layer 31 side. It is formed on the surface S4 of.
  • the surface of the second multilayer wiring layer 41 on the second semiconductor layer 31 side corresponds to the surface of the second semiconductor substrate 30 on the second multilayer wiring layer 41 side (the bonding surface to be bonded to the first semiconductor substrate 10).
  • the surface of the second semiconductor substrate 30 on the second multilayer wiring layer 41 side may be referred to as a fourth surface S4.
  • the second metal pad 47a is provided in the second recess 46a
  • the second metal pad 47b is provided in the second recess 46b.
  • the second recesses 46a and 46b are formed on the fourth surface S4 of the second multilayer wiring layer 41, which is a surface opposite to the surface on the second semiconductor layer 31 side.
  • the second recess 46a has an opening 48a in the fourth surface S4, and the second recess 46b has an opening 48b in the fourth surface S4.
  • each of the second metal pads 47a and 47b has a second recess 46a and a second recess in each of the second recess 46a and the second recess 46b provided in the insulating layer of the uppermost layer of the second multilayer wiring layer 41. It is individually embedded in a state where the joint surface side is exposed from the openings 48a and 48b of 46b.
  • the contact electrodes 45a and 45b are provided on the second interlayer insulating film 42 between the sixth wiring layer and the seventh wiring layer.
  • the contact electrode 45a electrically connects the electrode pad 44a and the second metal pad 47a.
  • the contact electrode 45b electrically connects the electrode pad 44b and the second metal pad 47b.
  • the electrode pads 44a and 44b are electrically connected to the wiring 43 of the lower wiring layer.
  • the second metal pad 47a is electrically bonded to the first metal pad 27a on the first semiconductor substrate 10 side via the conductive polymer film 50a, and the second metal pad 47b is the first metal pad on the first semiconductor substrate 10 side. It is electrically bonded to 27b via a conductive polymer film 50b.
  • the surface (S4) of the second interlayer insulating film 42 (insulating layer) opposite to the surface of the second semiconductor layer 31 is the side of the first semiconductor layer 11 of the first interlayer insulating film 22 (insulating layer). It is bonded to the surface (S3) on the opposite side to the surface.
  • the electrode pad 44a is electrically connected to the MOSFET 32 of the second semiconductor layer 31 via the wiring 43 of each wiring layer and the contact electrode of each second interlayer insulating film 42. And is electrically connected to the contact electrode 45a and the second metal pad 47a.
  • the first metal pad 27a is electrically connected to the n-type first contact region 16 via the contact electrode 25a, the first metal wiring 24a, and the contact electrode 23a.
  • the second metal pad 47a of the second semiconductor substrate 30 is electrically bonded to the first metal pad 27a of the first semiconductor substrate 10 via the conductive polymer film 50a.
  • the electrode pad 44b is electrically connected to the MOSFET 32 of the second semiconductor layer 31 via the wiring 43 of each wiring layer and the contact electrode of each second interlayer insulating film 42. And is electrically connected to the contact electrode 45b and the second metal pad 47b.
  • the first metal pad 27a is electrically connected to the p-type second contact region 17 of the first semiconductor layer 11 via the contact electrode 25b, the second metal wiring 24b, and the contact electrode 23b. Is connected.
  • the second metal pad 47b of the second semiconductor substrate 30 is electrically bonded to the first metal pad 27b of the first semiconductor substrate 10 via the conductive polymer film 50b. In this way, the equivalent circuit shown in FIG. 3 is realized.
  • the first metal pad 27 shown in FIG. 5 corresponds to the above-mentioned first metal pads 27a and 27b, and the alphanumerical characters at the end of the reference numerals are omitted.
  • the first recess 26 corresponds to the above-mentioned first recess 26a and first recess 26b, and the alphanumerical characters at the end of the code are omitted.
  • the opening 28 corresponds to the above-mentioned openings 28a and 28b, and the alphanumerical characters at the end of the code are omitted.
  • the second metal pad 47 corresponds to the above-mentioned second metal pads 47a and 47b, and the alphanumerical characters at the end of the code are omitted.
  • the second recess 46 corresponds to the above-mentioned second recess 46a and second recess 46b, and the alphanumerical characters at the end of the code are omitted.
  • the opening 48 corresponds to the above-mentioned openings 48a and 48b, and the alphanumerical characters at the end of the code are omitted.
  • the conductive polymer film 50 corresponds to the above-mentioned conductive polymer films 50a and 50b, and the alphanumerical characters at the end of the reference numerals are omitted.
  • the first metal pad 27 of the first semiconductor substrate 10 is electrically and mechanically connected to the second metal pad 47 of the second semiconductor substrate 30 via the conductive polymer film 50. ..
  • the first metal pad 27 of the first semiconductor substrate 10 is recessed from the third surface S3 of the first multilayer wiring layer 21.
  • the amount of retreat is the distance from the third surface S3 of the first multilayer wiring layer 21 to the surface 27S of the first metal pad 27, as shown in FIG. This distance is defined as the first recess amount h1.
  • the second metal pad 47 of the second semiconductor substrate 30 is recessed from the fourth surface S4 of the second multilayer wiring layer 41.
  • the amount of retreat is the distance from the fourth surface S4 of the second multilayer wiring layer 41 to the surface 47S of the second metal pad 47, as shown in FIG. This distance is defined as the second recess amount h2.
  • the metal layer is deposited so as to embed the recess on the multilayer wiring layer in which the recess is formed, and then the metal layer is selectively left in the recess.
  • the metal layer on the wiring is removed and the surface of the multilayer wiring layer is flattened by CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • the conductive polymer film 50 is interposed between the first metal pad 27 and the second metal pad 47 as a spacer to electrically conduct the first metal pad 27 and the second metal pad 47. Is secured.
  • the conductive polymer film 50 includes a plurality of conductive polymers 51.
  • the conductive polymer 51 is interposed between the first metal pad 27 and the second metal pad 47, and conducts the first metal pad 27 and the second metal pad 47.
  • the plurality of conductive polymers 51 are attracted to each other by a van der Waals force, whereby the conductive polymer film 50 including the plurality of conductive polymers 51 is formed. Since the plurality of conductive polymers 51 are self-assembled into a metal to form a molecular film, they are called self-assembled molecules (SAM). That is, the conductive polymer 51 is a conductive SAM.
  • SAM self-assembled molecules
  • each of the conductive polymers 51 contains a polymer 52 obtained by polymerizing n (n ⁇ 2) molecules having conductivity. .. Further, the number of molecules to be polymerized is defined as the degree of polymerization n as shown in FIGS. 6A to 6D.
  • the conductive polymer 51 contains a polymer 52 and functional groups 53 provided at both ends of the polymer 52. That is, the conductive polymer 51 has functional groups at both ends thereof.
  • SH is shown as the functional group 53.
  • S of SH is a sulfur atom
  • H is a hydrogen atom.
  • one of the functional groups 53 at both ends of the polymer 52 is bonded to the first metal pad 27, and the other is bonded to the second metal pad 47.
  • the conductive polymer 51 electrically conducts the first metal pad 27 and the second metal pad 47.
  • the configuration of the functional group 53 will be described.
  • the conductive polymer 51 is selectively oriented to the metals constituting the first metal pad 27 and the second metal pad 47.
  • the orientation is a state in which the functional group of the conductive polymer 51 is bonded to the metal and the conductive polymer 51 is raised, for example, standing vertically.
  • the metal constituting the first metal pad 27 and the second metal pad 47 in the present embodiment is Cu, as shown in FIGS. 6A to 6D, the conductive polymer 51 is a functional group 53 capable of binding to Cu.
  • a certain SH is provided at both ends.
  • both ends of the conductive polymer 51 By setting both ends of the conductive polymer 51 to such a functional group 53, one end of the conductive polymer 51 is bonded to the first metal pad 27, and the other end is bonded to the second metal pad 47. be able to. As a result, the first metal pad 27 and the second metal pad 47 can be electrically connected.
  • an organic sulfur molecule is known as a functional group 53 that self-assembles with Cu. Molecules with sulfur at the end of the alkyl chain self-assemble into a metal to form a molecular film.
  • R and R' indicate an alkyl chain.
  • the metal constituting the first metal pad 27 and the second metal pad 47 there are materials such as gold (Au) and aluminum (Al) other than Cu.
  • Au gold
  • Al aluminum
  • a functional group 53 that can be well bonded to the material may be selected. An example of the functional group 53 bonded to each metal is shown in FIG.
  • the functional group 53 of the organic sulfur molecule is R-SH (alkylthiol) or platinum (alkylthiol) that binds to gold (Au), silver (Ag), copper (Cu) and mercury (Hg).
  • R-SH alkylthiol
  • platinum alkylthiol
  • Au gold
  • Au gold
  • Ag silver
  • Cu copper
  • Hg mercury
  • RS-SR' dialkyldisulfide
  • R-SCN thiocyanate, thiocyanate
  • iron Fe
  • Ni nickel
  • Zn zinc
  • the functional group 53 of the organic selenium / tellurium molecule is R-SeH (alkylselenolate), R-TeH (-tellurolate,) which binds to gold (Au) and silver (Ag). -Tellurorat) etc.
  • the functional group 53 is R-NC (isocyanide (isonitrile), isocyanide), R-NCO (isocyanate, isocyanate) that binds to gold (Au), platinum (Pt) and palladium (Pd). ).
  • the functional group 53 is R-SiH 3 , R-Si (CH 3 ) 2H, R - Si (CH 3 ) 3 (alkylsilane, alkylsilane) that bind to gold (Au). There is.
  • an appropriate functional group 53 may be selected according to the metal constituting the metal pad. Next, the structure of the polymer 52 will be described.
  • ⁇ Polymer composition> (Type of polymer)
  • the polymer 52 is a polymer having a ⁇ -conjugated system, and as shown in FIG. 8, it is roughly classified into an aliphatic type, an aromatic type, a mixed type, a heterocycle, a heteroatom-containing atom, a double chain type, and a two-dimensional type according to the molecular structure. can do. In this technique, any structure can be used. As shown in FIG.
  • polyacetylene as an aliphatic conjugated system
  • poly (p-phenylene) as an aromatic conjugated system
  • poly (p-phenylene vinylene) as a mixed conjugated system
  • polypyrrole polythiophene
  • PEDOT PEDOT
  • Polyaniline as a heteroatomic conjugated system
  • polyacetylene (virtual molecule) as a double-chain conjugated system
  • graphene as a two-dimensional conjugated system, and the like.
  • the degree of polymerization n of the polymer 52 will be described by taking poly (p-phenylene vinylene) having a relatively large molecular size as an example. Further, as an example, the degree of polymerization n is a case where the first recess amount h1 of the first metal pad 27 shown in FIG. 5 is 3 nm and the second recess amount h2 of the second metal pad 47 is 3 nm, for a total of 6 nm. Will be explained.
  • the conductive polymer 51 having a molecular weight of 3000 to 100,000 (polymerization degree n is 14 to 48) is sufficiently large as a spacer.
  • the degree of polymerization may be such that the chain length of the polymer 52 fills the recess amount h.
  • the degree of polymerization n may be set so that the chain length of the polymer 52 is equal to or greater than the recess amount h.
  • the chain length of the polymer 52 may be regarded as the chain length of the conductive polymer 51.
  • the polymer 52 is a polymer having a ⁇ -conjugated system. As shown in FIG. 10A, there are ⁇ -conjugated polymers having electrical conductivity from a semiconductor to a conductor (metal). Further, as an example of the electric conductivity of the polymer 52, there is one shown in FIG. 10B. As shown in FIG. 10B, the electrical conductivity of polyacetylene (PA) is 2 ⁇ 10 5 S / cm, and the electrical conductivity of polythiophene (PT) is 5 ⁇ 10 2 S / cm. Further, as shown in FIG.
  • PA polyacetylene
  • PT polythiophene
  • Heeger et al. (A. J. Heeger et al., Synth. Met., 1988, 22, 371) estimated the inherent electrical conductivity of polyacetylene to be 2.0 ⁇ 108 S / m, which is the value of Cu. It is about 3 times the electrical conductivity (6.4 ⁇ 107 S / m). Therefore, it is considered possible to obtain a conductive polymer 51 having an electric conductivity equivalent to that of Cu, depending on conditions such as polymerization conditions, post-treatment conditions, and the type of dopant.
  • the molecular weight of a polymer has a distribution depending on the degree of polymerization. For example, as shown in FIG. 11A, the number of molecules (number of polymers) relative to the molecular weight of the polymer has a distribution. The fact that there is a distribution in the molecular weight of the polymer indicates that there is also a distribution in the degree of polymerization of the polymer and the length (chain length) of the polymer. That is, a mixture of long polymer chains and short polymer chains.
  • the conductive polymer film 50 contains a mixture of conductive polymers 51 having different chain lengths.
  • the conductive polymer 51 of the conductive polymer film 50 has a first conductive polymer 51a having a first chain length and a second conductive polymer 51 having a second chain length shorter than the first chain length. Includes the sex polymer 51b.
  • the recess amount h may also vary within the surface of the semiconductor wafer and between the semiconductor wafers. Even in such a case, since the chain length of the conductive polymer 51 is distributed, the first metal pad 27 and the second metal pad 47 are electrically bonded by the conductive polymer 51.
  • the chain length of the second conductive polymer 51b is smaller than the recess amount h, so that the first metal pad 27 and the second metal pad 47 cannot be connected.
  • the first conductive polymer 51a having a chain length larger than that of the second conductive polymer 51b can connect the first metal pad 27 and the second metal pad 47.
  • electricity passes between the first metal pad 27 and the second metal pad 47 via the first conductive polymer 51a having a long chain length.
  • the second conductive polymer 51b having a small chain length connects the first metal pad 27 and the second metal pad 47, and further, the recess.
  • the first conductive polymer 51a having a chain length larger than the amount h also connects the first metal pad 27 and the second metal pad 47 by bending. Since the conductive polymer 51 has flexibility, it can be bent. As a result, electricity passes between the first metal pad 27 and the second metal pad 47 via both the first conductive polymer 51a having a long chain length and the second conductive polymer 51b having a short chain length.
  • the first conductive polymer 51a having a large chain length serves as a spacer and conducts electricity, but the second conductive polymer 51b having a small chain length does not contribute to energization. It will be. On the contrary, when the recess amount h is small, it contributes to energization regardless of the size of the chain length.
  • electricity can be passed through the conductive polymer 51 having a chain length according to the recess amount with respect to the recess amount h that varies within the surface of the semiconductor wafer and between the semiconductor wafers. Further, since the conductive polymer 51 has flexibility, it can contribute to the conduction between the first metal pad 27 and the second metal pad 47 by bending.
  • a conductive polymer 51 is synthesized as shown in FIG.
  • polyacetylene diol which is a conductive SAM
  • acetylene is polymerized by a Ziegler-Natta catalyst ((TiCl4), AlEt3), and further SH is added by a Ziegler-Natta catalyst.
  • SH may use an SH protecting group as the case may be.
  • FIG. 13A is a diagram showing a planar configuration of a wafer.
  • FIG. 13B is a diagram showing the configuration of the chip forming region by enlarging the region A of FIG. 13A.
  • the solid-state image sensor 1 is manufactured in the chip forming region 62 of the semiconductor wafer 60.
  • the chip forming region 62 is partitioned by a scribe line 61, and a plurality of chip forming regions 62 are arranged in a matrix.
  • FIG. 13B shows nine chip forming regions 62.
  • the sensor chip 2 equipped with the solid-state image pickup device 1 is formed.
  • the individualization of the chip forming region 62 is performed after the manufacturing process described below is performed.
  • the scribe line 61 is not physically formed.
  • the first semiconductor wafer 63 including the first semiconductor substrate 10 and the second semiconductor wafer 64 including the second semiconductor substrate 30 are bonded together (see FIG. 20A).
  • a semiconductor wafer 60 (see FIG. 13A) including the first semiconductor layer 11 and the second semiconductor layer 31 is formed.
  • the first semiconductor wafer 63 and the second semiconductor wafer 64 will be described with reference to FIG. 4, and the first multilayer wiring layer 21 of the first semiconductor substrate 10 and the second multilayer wiring layer 41 of the second semiconductor substrate 30 will be described.
  • the third surface S3 of the first multilayer wiring layer 21 and the fourth surface S4 of the second multilayer wiring layer 41 face each other.
  • the second surface side of the first semiconductor layer 11 is ground and polished by, for example, the CMP method to reduce the thickness of the first semiconductor layer 11 so as to be on the second surface S2 side of the first semiconductor layer 11.
  • the flattening film 71 and the microlens layer 72 are sequentially laminated.
  • the bonding process between the first semiconductor wafer 63 including the first semiconductor substrate 10 and the second semiconductor wafer 64 including the second semiconductor substrate 30 will be mainly described, and other detailed manufacturing processes of the solid-state imaging device 1 will be described. Omits the explanation.
  • the conductive polymer film 50 is formed before bonding the first semiconductor wafer 63 including the first semiconductor substrate 10 and the second semiconductor wafer 64 including the second semiconductor substrate 30. Therefore, regarding the wafer bonding process including the formation of the conductive polymer film 50 to the bonding of the first semiconductor substrate 10 and the second semiconductor substrate 30, the flowchart of FIG. 14 is used with reference to FIGS. 15A to 21B. , Explained below. 15A, 16A, 17A, 18A, 19A, and 20A show the wafer state, and FIGS. 15B, 16B, 17B, 18B, 19B, and 20B show the metal pad portion. ..
  • the conductive polymer 51 constituting the conductive polymer film 50 is selected (step S01). Specifically, the molecule of the polymer 52 of the conductive polymer 51, the degree of polymerization n of the molecule, and the functional group are selected. The type of polymer is selected based on the electrical conductivity required in the solid-state image sensor. The degree of polymerization n of the molecule constituting the polymer 52 of the conductive polymer 51 is selected according to the recess amount h, that is, the chain length of the conductive polymer 51 is longer than the recess amount h. Select the degree of polymerization.
  • a functional group that can be bonded to the metal constituting the first metal pad 27 and the second metal pad 47 is selected.
  • the conductive polymer 51 selected in this way is applied to the wafer in a state of being dissolved in a solvent.
  • step S02 it is determined whether or not the selected conductive polymer 51 is affected by the plasma treatment. This is to determine whether or not there is an influence such as the polymer being cut by the collision of ions in the plasma treatment. If it is determined to be affected (step S02: YES), the process proceeds to step S03.
  • step S03 plasma treatment is performed on each of the first semiconductor wafer 63 including the first semiconductor substrate 10 and the second semiconductor wafer 64 including the second semiconductor substrate 30, and the third surface of the first semiconductor substrate 10 is subjected to plasma treatment. It activates the fourth surface S4 of S3 and the second semiconductor substrate 30.
  • the solvent L1 in which the conductive polymer 51 is dissolved is applied to the first semiconductor wafer 63 including the first semiconductor substrate 10 (step S04), and the extra conductivity applied to the surface of the first interlayer insulating film 22.
  • the polymer 51 is removed with the rinse solvent L2 (step S05), and the rinse solvent L2 remaining on the first semiconductor wafer 63 is removed by washing with water L3 (step S06).
  • the second semiconductor wafer 64 including the second semiconductor substrate 30 and the first semiconductor wafer 63 including the first semiconductor substrate 10 cleaned in step S06 are bonded together (step S07), and the process is completed.
  • step S02 If it is determined in step S02 that the selected conductive polymer 51 is not affected by the collision of ions in the plasma treatment (step S02: NO), the process proceeds to step S08 and the conductive polymer 51 is melted.
  • the solvent L1 is applied to the first semiconductor wafer 63 including the first semiconductor substrate 10 (step S08).
  • the excess conductive polymer 51 applied to the surface of the first interlayer insulating film 22 is removed by the rinsing solvent L2 (step S09), and the rinsing remaining on the first semiconductor wafer 63 by washing with the washing water L3.
  • step S10 The solvent L2 is removed (step S10), and plasma treatment is performed on each of the second semiconductor wafer 64 including the second semiconductor substrate 30 and the first semiconductor wafer 63 including the first semiconductor substrate 10 after washing with water (step S11). ), The process proceeds to step S07.
  • steps S08 to S11 are different from steps S03 to S07 in that the conductive polymer 51 is first oriented to the first metal pad 27 and then plasma-treated, but the individual steps S08, S9, and S10. , S11 are the same as the corresponding steps S04, S05, S06, S03 described above.
  • step S03 when the surfaces of the first semiconductor wafer 63 and the second semiconductor wafer 64 are activated by plasma treatment as shown in FIG. 15A, the activated first interlayer insulating film 22 and the second interlayer insulating film 42 are activated. An OH group is generated on the surface of the. In FIG. 15B, an OH group is generated on the surface of the first interlayer insulating film 22.
  • the solvent L1 in which the conductive polymer 51 is dissolved is applied to the third surface S3 of the first semiconductor wafer 63.
  • the solvent L1 in which the conductive polymer 51 is dissolved is potted on the third surface S3 of the first semiconductor wafer 63, the first semiconductor wafer 63 is rotated, and the entire surface of the first semiconductor wafer 63 is coated. This is performed by so-called spin coating, in which the solvent L1 is spread thinly and applied.
  • the conductive polymer 51 adheres to the entire surface of the first semiconductor wafer 63.
  • the first metal pad 27 is Cu and the functional group 53 of the conductive polymer 51 is SH that binds to Cu
  • one of the functional groups 53 at both ends of the conductive polymer 51 is as shown in FIG. Selectively binds to the first metal pad 27.
  • the conductive polymers 51 in which the functional group 53 is selectively bonded to Cu come to stand by interacting with each other by van der Waals force and self-assemble with Cu.
  • the conductive polymer film 50 including such a plurality of conductive polymers 51 is formed.
  • the conductive polymer 51 is also present on the first interlayer insulating film 22.
  • SH which is the functional group 53, does not interact (for example, hydrogen bond) with the OH group generated on the surface of the first interlayer insulating film 22. Therefore, the excess conductive polymer 51 is removed by washing and does not remain on the first interlayer insulating film 22.
  • the first semiconductor wafer 63 is washed with the rinsing solvent L2 as shown in FIG. 17A.
  • the conductive polymer 51 applied to the surface of the first interlayer insulating film 22 is removed as shown in FIG. 17B, and the conductive polymer 51 contains a plurality of conductive polymers 51 oriented on the first metal pad 27.
  • the polymer film 50 remains selectively.
  • the first semiconductor wafer 63 is washed by washing with washing water L3 as shown in FIGS. 18A and 18B.
  • the rinsing solvent L2 remaining on the surface of the first interlayer insulating film 22 is removed.
  • the conductive polymer film 50 does not change due to this step.
  • the first semiconductor wafer 63 is bonded to the second semiconductor wafer 64.
  • a second semiconductor wafer 64 to be bonded to the first semiconductor wafer 63 is prepared.
  • the first semiconductor wafer 63 and the second semiconductor wafer 64 are bonded together.
  • bonding means that the first semiconductor wafer 63 and the second semiconductor wafer 64 are bonded as shown in FIGS. 20A and 20B, and the first semiconductor wafer 63 and the second semiconductor wafer 64 are bonded together for annealing. It is to be.
  • the bonding between the first semiconductor wafer 63 and the second semiconductor wafer 64 will be described.
  • the functional groups 53 at both ends of the conductive polymer 51 are brought into contact with each other.
  • the other that is, the functional group 53 that is not bound to the first metal pad 27, selectively binds to the second metal pad 47, as shown in FIG.
  • the first metal pad 27 is electrically connected to the second metal pad 47 via the conductive polymer film 50.
  • the first interlayer insulating film 22 and the second interlayer insulating film 42 are bonded to each other. Then, by annealing (heat-treating) the bonded first semiconductor wafer 63 and the second semiconductor wafer 64, the OH groups on the surface of the first interlayer insulating film 22 and the OH groups on the surface of the second interlayer insulating film 42 are formed. It is completed by a dehydration condensation reaction. In the bonding between the surface of the first interlayer insulating film 22 and the surface of the second interlayer insulating film 42, hydrogen bonds are converted into covalent bonds by annealing. As a result, the bond between the first interlayer insulating film 22 and the second interlayer insulating film 42 becomes stronger.
  • the Cu constituting the first metal pad 27 and the second metal pad 47 expands due to heat.
  • the recess amount h before annealing is 6 nm as shown in FIG. 21A.
  • the first metal pad 27 and the second metal pad 47 expand by 0.5 nm each after annealing, and the recess amount h after annealing becomes 5 nm, as shown in FIG. 21B.
  • the conductive polymer 51c has flexibility even when the recess amount h is reduced by annealing, the functional group 53 is bonded to the first metal pad 27 and the second metal pad 47 as shown in FIG. 21B. It is possible to bend as it is. As a result, even when the recess amount h is reduced by annealing, the electrical conduction between the first metal pad 27 and the second metal pad 47 by the conductive polymer 51 can be maintained.
  • wafers have been bonded by setting the annealing temperature to about 400 ° C.
  • the annealing temperature can be lowered (for example, about 200 ° C.), it is possible to apply an organic material such as the conductive polymer 51 to the device.
  • the conductive polymer film is formed.
  • the 50 By interposing the 50 as a spacer between the first metal pad 27 and the second metal pad 47, poor connection between the first metal pad 27 and the second metal pad 47 is improved, and electrical continuity is ensured. can.
  • the conductive polymer 51 is selectively oriented to the metal forming the first metal pad 27 and the second metal pad 47, adjacent metal pads, for example, the figure.
  • the first metal pad 27a and the second metal pad 47a shown in 4 and the first metal pad 27b and the second metal pad 47b do not short-circuit.
  • the conductive polymer 51 included in the conductive polymer film 50 has flexibility and can be bent, so that it is compared with the technique of joining the metal pads so as to engage with the unevenness. Therefore, the interlayer insulating films can be more reliably contacted and bonded to each other.
  • both ends of the conductive polymer 51 are made into functional groups 53 that can be bonded to the metals constituting the first metal pad 27 and the second metal pad 47, the conductive polymer. 51 can electrically connect the first metal pad 27 and the second metal pad 47.
  • the first conductive polymer 51a having a long chain length and the second conductive polymer 51b having a shorter chain length than the second conductive polymer 51a are mixed, so that the semiconductor wafer surface Even if the recess amount h varies between the inside and the semiconductor wafer, the first metal pad 27 and the second metal pad 47 can be electrically connected.
  • the solid-state image sensor may be an image sensor that generates a two-dimensional image.
  • the chain length of the conductive polymer 51 may be as long as the recess amount h, for example, the same length as the recess amount h.
  • the polymer molecule is selected based on the electric conductivity required in the solid-state imaging device 1 has been described in step S01 of FIG. 14, but the first metal pad 27 and the second metal have been described.
  • a molecule having the same electrical conductivity as the metal forming the pad 47 may be selected.
  • the conductive polymer 51 of the conductive polymer film 50 is oriented on the first metal pad 27
  • the conductive polymer 51 of the conductive polymer film 50 is attached to the second metal pad 47. It may be oriented. Further, the conductive polymer 51 of the conductive polymer film 50 may be oriented on both the first metal pad 27 and the second metal pad 47. In that case, when the first semiconductor wafer 63 and the second semiconductor wafer 64 are brought into contact with each other, the other of the functional groups 53 at both ends of the conductive polymer 51 formed on the first metal pad 27, that is, the first metal pad 27.
  • the unbonded functional group 53 passes through the gaps between the plurality of conductive polymers 51 formed on the second metal pad 47 and is bonded to the second metal pad 47. This is because the conductive polymers 51 are attracted to each other by van der Waals force but are not bonded to each other, so that there is a gap between them.
  • the other of the functional groups 53 at both ends of the conductive polymer 51 formed on the second metal pad 47, that is, the functional group 53 not bonded to the second metal pad 47, is similarly attached to the first metal pad 27. It passes through the gaps between the formed plurality of conductive polymers 51 and is bonded to the first metal pad 27.
  • bonding the first semiconductor wafer 63 and the second semiconductor wafer 64 means that the first semiconductor wafer 63 and the second semiconductor wafer 64 are brought into contact with each other and bonded, and annealed in a bonded state.
  • the case where the surface of the first interlayer insulating film 22 and the surface of the second interlayer insulating film 42 are bonded to each other has been described, but the functional group 53 and the first metal of the conductive polymer 51 have been described. As long as the bonding strength between the pad 27 and the second metal pad 47 is high, the surface of the first interlayer insulating film 22 and the surface of the second interlayer insulating film 42 may not be bonded.
  • Example 1 the material constituting the first metal pad 271 and the second metal pad 471 of the solid-state image sensor 1 is Cu, and the material between the first metal pad 271 and the second metal pad 471 shown in FIG. 22A is The recess amount h is 6.0 nm.
  • Example 1 polyacetylene (PA) shown in FIG. 22C is used for the polymer 521 of the conductive polymer 511 shown in FIGS. 22A and 22B, and the functional group 531 shown in FIGS. 22A and 22B is used. SH that binds to Cu was used.
  • PA polyacetylene
  • the length of the polyacetylene molecule is 0.25 nm as shown in FIG. 22C.
  • a conductive polymer film 501 containing a plurality of conductive polymers 511 is formed between the first metal pad 271 and the second metal pad 471.
  • the material constituting the first metal pad 272 and the second metal pad 472 of the solid-state image sensor 1 is Ag, and the recess between the first metal pad 272 and the second metal pad 472 shown in FIG. 23A.
  • the amount h is 6.0 nm.
  • polyacetylene (PA) shown in FIG. 22C is used for the polymer 522 of the conductive polymer 512 shown in FIGS. 23A and 23B, and the functional group 532 shown in FIGS. 23A and 23B is used. Any one of SH, SeH and TeH that binds to Ag was used.
  • the length of the polyacetylene molecule is 0.25 nm as shown in FIG. 22C.
  • a conductive polymer film 502 containing a plurality of conductive polymers 512 is formed between the first metal pad 272 and the second metal pad 472.
  • the material constituting the first metal pad 273 and the second metal pad 473 of the solid-state image sensor 1 is Au, and the recess between the first metal pad 273 and the second metal pad 473 shown in FIG. 24A.
  • the amount h is 6.0 nm.
  • Example 3 polyacetylene (PA) shown in FIG. 22C is used as the polymer 523 of the conductive polymer 513 shown in FIGS. 24A and 24B, and the functional group 533 shown in FIGS. 24A and 24B is used. Any one of SH, SeH, TeH, NCO, and SiH 3 that binds Au was used.
  • the length of one molecule of polyacetylene is 0.25 nm as shown in FIG. 22C.
  • a conductive polymer film 503 containing a plurality of conductive polymers 513 is formed between the first metal pad 273 and the second metal pad 473.
  • the distance image device 201 as an electronic device includes an optical system 202, a sensor chip 2X, an image processing circuit 203, a monitor 204, and a memory 205.
  • the distance image device 201 acquires a distance image according to the distance to the subject by receiving light (modulated light or pulsed light) that is projected from the light source device 211 toward the subject and reflected on the surface of the subject. can do.
  • the optical system 202 is configured to have one or a plurality of lenses, and guides the image light (incident light) from the subject to the sensor chip 2X and forms an image on the light receiving surface (sensor unit) of the sensor chip 2X.
  • a sensor chip 2 equipped with the solid-state image sensor 1 of the above-described embodiment is applied, and a distance signal indicating a distance obtained from a light receiving signal (APD OUT) output from the sensor chip 2X is an image processing circuit. It is supplied to 203.
  • the image processing circuit 203 performs image processing for constructing a distance image based on the distance signal supplied from the sensor chip 2X, and the distance image (image data) obtained by the image processing is supplied to the monitor 204 and displayed. Or it is supplied to the memory 205 and stored (recorded).
  • the distance image device 201 configured in this way, by applying the sensor chip 2 described above, the distance to the subject is calculated based only on the received light signal from the highly stable pixel 3, and the distance image with high accuracy is obtained. Can be generated. That is, the distance image device 201 can acquire a more accurate distance image.
  • the sensor chip 2 (image sensor) described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray, as described below.
  • ⁇ For safe driving such as automatic stop, recognition of the driver's condition, etc.
  • Devices and user gestures used for traffic such as in-vehicle sensors that capture images of the rear, surroundings, and interior of vehicles, surveillance cameras that monitor traveling vehicles and roads, and distance measuring sensors that measure distance between vehicles.
  • Equipment used for medical and healthcare surveillance cameras for crime prevention, cameras for person authentication, etc.
  • equipment used for security skin measuring instruments for taking pictures of the skin, and taking pictures of the scalp
  • Devices used for beauty such as microscopes, action cameras and wearable cameras for sports applications, devices used for sports, cameras for monitoring the condition of fields and crops, etc.
  • the present technology may have the following configuration. (1) With the first semiconductor substrate, The second semiconductor substrate bonded to the first semiconductor substrate and With a conductive polymer,
  • the first semiconductor substrate is A first semiconductor layer provided with a photoelectric conversion unit that performs photoelectric conversion, and
  • the first multilayer wiring layer laminated on the first semiconductor layer and It has a first metal pad formed on a surface of the first multilayer wiring layer opposite to the surface on the side of the first semiconductor layer.
  • the second semiconductor substrate is The second semiconductor layer provided with the active element and The second multilayer wiring layer laminated on the second semiconductor layer and The second multilayer wiring layer has a second metal pad formed on a surface opposite to the surface on the second semiconductor layer side.
  • the conductive polymer is interposed between the first metal pad and the second metal pad, and electrically conducts the first metal pad and the second metal pad.
  • Solid-state image sensor (2) The solid-state image pickup device according to (1) above, wherein the conductive polymer has a functional group bonded to the first metal pad and the second metal pad at both ends thereof.
  • the chain length of the conductive polymer is a length equal to or greater than the recess amount, which is the total of the retreat amount of the first metal pad and the retreat amount of the second metal pad, according to the above (1) or (2).
  • the solid-state imaging device includes a first conductive polymer having a first chain length and a second conductive polymer having a second chain length shorter than the first chain length.
  • the solid-state image sensor according to any one of (1) to (3) above, wherein the conductive polymer has flexibility.
  • the insulating layer of the first multilayer wiring layer of the first semiconductor substrate is any of the above (1) to (5), which is bonded to the insulating layer of the second multilayer wiring layer of the second semiconductor substrate.
  • a second semiconductor substrate having a second metal pad provided on the side opposite to the second semiconductor layer side is prepared.
  • the conductive polymer is oriented to at least one of the first metal pad and the second metal pad.
  • the first multilayer wiring layer of the first semiconductor substrate and the second multilayer wiring layer of the second semiconductor substrate are bonded together.
  • a method of manufacturing a solid-state image sensor including the above. (8) Prior to orienting the conductive polymer, a functional group capable of binding to the metal constituting the first metal pad and the second metal pad is selected as the functional group provided at both ends of the conductive polymer.
  • the method for manufacturing a solid-state imaging device according to (7) Before orienting the conductive polymer, the chain length of the conductive polymer is equal to or greater than the recess amount, which is the sum of the retreat amount of the first metal pad and the retreat amount of the second metal pad.
  • a solid-state image pickup apparatus provided with a first semiconductor substrate, a second semiconductor substrate bonded to the first semiconductor substrate, and a conductive polymer.
  • An optical system that forms an image of image light from a subject on the solid-state image sensor, Equipped with The first semiconductor substrate is A first semiconductor layer provided with a photoelectric conversion unit that performs photoelectric conversion, and The first multilayer wiring layer laminated on the first semiconductor layer and It has a first metal pad formed on a surface of the first multilayer wiring layer opposite to the surface on the side of the first semiconductor layer.
  • the second semiconductor substrate is The second semiconductor layer provided with the active element and The second multilayer wiring layer laminated on the second semiconductor layer and The second multilayer wiring layer has a second metal pad formed on a surface opposite to the surface on the second semiconductor layer side.
  • the conductive polymer is interposed between the first metal pad and the second metal pad, and electrically conducts the first metal pad and the second metal pad. Electronics.
  • Solid image pickup device 2 Sensor chip 10 ... First semiconductor substrate 10a ... Pixel forming region 10b ... Separation unit 11 ... First semiconductor layer 12 ... Charge storage region 13 ... Well region 14 ... Light absorption unit 15 ... Multiplying unit 15a ... 1st electrode region 15b ... 2nd electrode region 15c ... Avalanche multiplying region 16 ... n-type first contact region 17 ... p-type second contact region 21 ... 1st multilayer wiring layer 22 ... 1st interlayer insulating film 23a , 23b ... Contact electrode 24a ... First metal wiring 24b ... Second metal wiring 25a, 25b ... Contact electrodes 27, 27a, 27b ... First metal pad 28, 28a, 28b ...

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Abstract

対向する電極間の導通を確保する。固体撮像装置は、第１半導体基体と、第１半導体基体と接合された第２半導体基体と、導電性ポリマーと、を備え、第１半導体基体は、光電変換を行う光電変換部が設けられた第１半導体層と、第１半導体層に積層された第１多層配線層と、第１多層配線層の、第１半導体層側の面とは反対側の面に形成された第１メタルパッドと、を有し、第２半導体基体は、能動素子が設けられた第２半導体層と、第２半導体層に積層された第２多層配線層と、第２多層配線層の、第２半導体層側の面とは反対側の面に形成された第２メタルパッドと、を有し、導電性ポリマーは、第１メタルパッドと第２メタルパッドとの間に介在し、第１メタルパッドと第２メタルパッドとを電気的に導通させる。

Description

固体撮像装置及びその製造方法、並びに電子機器
　本技術（本開示に係る技術）は、固体撮像装置及びその製造方法並びに電子機器に関し、特に、互いに向かい合って貼り合わされた２つの半導体基体を有する固体撮像装置及びその製造方法、並びに電子機器に適用して有効な技術に関するものである。
　近年、半導体部材同士を貼り合わせて３次元集積回路等を作製する方法の中に半導体部材の貼り合せ面に設けられた電極同士を直接接合する方法がある。例えば、受光素子が形成された第１基板と周辺回路が形成された第２基板とを、各々の基板に設けられた例えばＣｕ電極（ＣｕＰａｄ）によって接合する方法がある。
　この様な方法では、それぞれの半導体部材に設けられたＣｕ電極と層間絶縁膜とを同一面に平坦化（ＣＭＰ）して、対向するＣｕ電極同士及び層間絶縁膜同士を接合する（ＣｕＣｕ接合）。
特開２００６－１９１０８１号公報 特開２０１６－１７４０１６号公報
　上述のような接合、例えばＣｕＣｕ接合では、今後、Ｃｕ電極ピッチの微細化が求められるようになる。しかしながら、Ｃｕ電極が小さくなるにつれて、Ｃｕ電極と層間絶縁膜を同一面に平坦化する際にＣｕ電極の方の研磨が進行し易くなり、層間絶縁膜に対してＣｕ電極が凹むことで（ＣｕＰａｄリセス）、平坦化が困難になってきている。Ｃｕ電極が凹んでいると、基板を貼り合せた際に対向するＣｕ電極同士が接続できない可能性があり、電気が流れない接続不良を招く可能性がある。
　また、Ｃｕ電極と層間絶縁膜の平坦化を行った後にＳｉ膜を成膜し、熱処理によりＣｕ電極上のＳｉ膜をシリサイド化させる場合、シリサイド化がＣｕ電極上以外にも及ぶと、隣り合うＣｕ電極間でショートすることが懸念される。
　本技術は、対向する電極の間の導通を確保することが可能な固体撮像装置及びその製造方法、並びに電子機器を提供することを目的とする。
　本技術の一態様に係る固体撮像装置は、第１半導体基体と、上記第１半導体基体と接合された第２半導体基体と、導電性ポリマーと、を備え、上記第１半導体基体は、光電変換を行う光電変換部が設けられた第１半導体層と、上記第１半導体層に積層された第１多層配線層と、上記第１多層配線層の、上記第１半導体層側の面と反対側の面に形成された第１メタルパッドと、を有し、上記第２半導体基体は、能動素子が設けられた第２半導体層と、上記第２半導体層に積層された第２多層配線層と、上記第２多層配線層の、上記第２半導体層側の面と反対側の面に形成された第２メタルパッドと、を有し、上記導電性ポリマーは、上記第１メタルパッドと上記第２メタルパッドとの間に介在され、上記第１メタルパッドと上記第２メタルパッドとを電気的に導通させる。
　本技術の他の態様に係る固体撮像装置の製造方法は、光電変換を行う光電変換部が設けられた第１半導体層、上記第１半導体層に積層された第１多層配線層、及び上記第１多層配線層の上記第１半導体層側とは反対側に設けられた第１メタルパッドを有する第１半導体基体と、能動素子が設けられた第２半導体層、上記第２半導体層に積層された第２多層配線層、及び上記第２多層配線層の上記第２半導体層側とは反対側に設けられた第２メタルパッドを有する第２半導体基体と、を準備し、
　上記第１メタルパッド及び上記第２メタルパッドのうち少なくとも何れか一方に導電性ポリマーを配向し、
　上記第１半導体基体の上記第１多層配線層と、上記第２半導体基体の上記第２多層配線層とを貼り合わせる、
　ことを含む。
　本技術の他の態様に係る電子機器は、上記固体撮像装置を備える。
本技術の実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。 本技術の実施形態に係る固体撮像装置の一構成例を示すブロック図である。 画素の一構成例を示す等価回路図である。 図２のII－II切断線に沿った断面構造を示す要部断面図である。 図４の導電性ポリマー膜を拡大して示す要部拡大断面図である。 本技術の実施形態に係る導電性ポリマーの一例を示す図である。 本技術の実施形態に係る導電性ポリマーの他の一例を示す図である。 本技術の実施形態に係る導電性ポリマーの他の一例を示す図である。 本技術の実施形態に係る導電性ポリマーの他の一例を示す図である。 本技術の実施形態に係る導電性ポリマーの官能基の種類を例示する図である。 本技術の実施形態に係る導電性ポリマーの重合体の種類を例示する図である。 本技術の実施形態に係る重合体の重合度を説明する図である。 共役系高分子の電気伝導度を示す図である。 導電性ポリマーの重合体の電気伝導度の例を示す図である。 ポリマーの分子量に対する分子数を示す図である。 導電性ポリマーの鎖長のばらつきを示す図である。 リセス量が大きい場合を示す図である。 リセス量が小さい場合を示す図である。 本技術の実施形態に係る導電性ポリマーの合成例を示す図である。 ウエハの平面構成を示す図である。 図１３ＡのＡ領域を拡大してチップ形成領域の構成を示す図である。 本技術の実施形態に係るウエハ接合処理を説明するフローチャートである。 本技術の実施形態に係るウエハ接合処理を説明する模式的工程図である。 本技術の実施形態に係るウエハ接合処理を説明する模式的工程断面図である。 図１５Ａに続く模式的工程図である。 図１５Ｂに続く模式的工程断面図である。 図１６Ａに続く模式的工程図である。 図１６Ｂに続く模式的工程断面図である。 図１７Ａに続く模式的工程図である。 図１７Ｂに続く模式的工程断面図である。 図１８Ａに続く模式的工程図である。 図１８Ｂに続く模式的工程断面図である。 図１９Ａに続く模式的工程図である。 図１９Ｂに続く模式的工程断面図である。 本技術の実施形態に係るウエハ接合処理において、アニール前の導電性ポリマーを示す工程断面図である。 本技術の実施形態に係るウエハ接合処理において、アニール後の導電性ポリマーを示す工程断面図である。 本技術の実施例を示す図である。 本技術の実施例を示す図である。 本技術の実施例を示す図である。 本技術の他の実施例を示す図である。 本技術の他の実施例を示す図である。 本技術の他の実施例を示す図である。 本技術の他の実施例を示す図である。 本技術のセンサチップを利用した距離画像機器の一構成例を示すブロック図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　なお、本技術の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
　また、各図面は模式的なものであって、現実のものとは異なる場合がある。また、以下の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。すなわち、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、半導体層の厚さ方向をＺ方向として説明する。
　〔実施形態〕
　この実施形態では、光検出器として、裏面照射型のＣＭＯＳ（Ｃomplementary Ｍetal Ｏxide Ｓemiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　≪実施形態の全体構成≫
　図１に示すように、本技術の実施形態に係る固体撮像装置１は、平面視したときの二次元平面形状が矩形のセンサチップ２を主体に構成されている。すなわち、固体撮像装置１は、センサチップ２に搭載されている。センサチップ２は、二次元平面において、中央部に配置された矩形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして配置された周辺領域２Ｂとを備えている。
　画素領域２Ａは、図示しない光学系により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において、複数の画素３が行列状に配置されている。
　周辺領域２Ｂには、複数の電極パッド４が配置されている。複数の電極パッド４の各々は、例えば、センサチップ２の二次元平面における４つの辺に沿って配列されている。複数の電極パッド４の各々は、センサチップ２を図示しない外部装置と電気的に接続する際に用いられる入出力端子である。
　図２に示すように、センサチップ２は、画素領域２Ａとともにバイアス電圧印加部５を備えている。バイアス電圧印加部５は、画素領域２Ａに配置された複数の画素３の各々に対してバイアス電圧を印加する。
　図３に示すように、複数の画素３の各々の画素３は、光電変換素子として例えばＡＰＤ（アバランシェフォトダイオード）素子６と、例えばｐ型ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）からなるクエンチング抵抗素子７と、例えば相補型ＭＯＳＦＥＴ（Ｃonplementary ＭＯＳ）からなるインバータ８とを備えている。
　ＡＰＤ素子６は、アノードがバイアス電圧印加部５（図３参照）と接続され、カソードがクエンチング抵抗素子７のソース端子と接続されている。ＡＰＤ素子６のアノードには、バイアス電圧印加部５からバイアス電圧ＶＢが印加される。ＡＰＤ素子６は、カソードに大きな負電圧が印加されることによってアバランシェ増倍領域（空乏層）を形成し、１フォントの入射で発生する電子をアバランシェ増倍させることができる光電変換素子である。
　クエンチング抵抗素子７は、ＡＰＤ素子６と直列に接続され、ソース端子がＡＰＤ素子６のカソードと接続され、ドレイン端子が図示しない電源と接続されている。クエンチング抵抗素子７のドレイン端子には、電源から励起電圧ＶＥが印加される。クエンチング抵抗素子７は、ＡＰＤ素子６でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、ＡＰＤ素子６で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチング（quenting）を行う。
　図３に示すように、インバータ８は、入力端子がＡＰＤ素子６のカソード及びクエンチング抵抗素子７のソース端子と接続され、出力端子が図示しない後段の演算処理部と接続されている。インバータ８は、ＡＰＤ素子６で増倍された電子に基づいて受光信号を出力する。より具体的には、インバータ８は、ＡＰＤ素子６で増倍された電子により発生する電圧を整形する。そして、インバータ８は、１フォントの到来時刻を始点として例えば図３に示すパルス波形が発生する受光信号（ＡＰＤＯＵＴ）を演算処理部に出力する。例えば、演算処理部は、それぞれの受光信号において１フォントの到来時刻を示すパルスが発生したタイミングに基づいて、被写体までの距離を求める演算処理を行って、画素３ごとに距離を求める。そして、それらの距離に基づいて、複数の画素３により検出された被写体までの距離を平面的に並べた距離画像が生成される。
　＜センサチップの構成＞
　図４に示すように、センサチップ２は、互いに向かい合って接合された第１半導体基体（光電変換基板部）１０及び第２半導体基体（回路基板部）３０を備えている。第１半導体基体１０には、上述の画素領域２Ａが構成されている。第２半導体基体３０には、上述のバイアス電圧印加部５、クエンチング抵抗素子７、インバータ８、電極パッド４や、画素領域２Ａの画素３から出力された電荷に基づく画素信号を出力する読み出し回路や、垂直駆動回路、カラム信号処理回路、水平駆動回路及び出力回路などを含むロジック回路が構成されている。
　図４に示すように、第１半導体基体１０は、第１半導体層１１と、この第１半導体層１１の厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２のうちの第１の面（主面）Ｓ１側に配置された第１多層配線層２１とを備えている。また、第１半導体基体１０は、第１半導体層１１の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層された平坦化膜７１及びマイクロレンズ層７２を備えている。
　ここで、第１半導体層１１の第１の面Ｓ１を主面又は素子形成面、第２の面Ｓ２を裏面又は光入射面と呼ぶこともある。
　第２半導体基体３０は、第２半導体層３１と、この第２半導体層３１の互いに反対側に位置する第１の面及び第２の面のうちの第１の面側に配置された第２多層配線層４１と、を備えている。第２半導体基体３０の第１の面には、後述するＭＯＳＦＥＴ３２が設けられている。そして、第１半導体基体１０と第２半導体基体３０とは、第１多層配線層２１と第２多層配線層４１とが貼り合わされることにより、貼り合わされる。そして、第１多層配線層２１と第２多層配線層４１とが電気的及び機械的に接続されている。
　第１多層配線層２１及び第２多層配線層４１には、バイアス電圧印加部５からＡＰＤ素子６に印加する電圧を供給するための配線や、ＡＰＤ素子６で発生した電子を第１半導体基体１０から取り出すための配線などが形成されている。
　＜第１半導体基体の構成＞
　（第１半導体層の構成）
　図４に示すように、画素３は、第１半導体基体１０の画素形成領域１０ａと、この画素形成領域１０ａを区画する分離部１０ｂとを含む。そして、画素形成領域１０ａは、互いに直交するＸ方向及びＹ方向のそれぞれの方向に分離部１０ｂを介して繰り返し配置されている。画素形成領域１０ａは、隣り合う画素形成領域１０ａと分離部１０ｂによって電気的及び光学的に分離されている。複数の画素形成領域１０ａの各々の画素形成領域１０ａには、上述のＡＰＤ素子６が構成されている。
　分離部１０ｂは、第１半導体層１１の第１の面Ｓ１及び第２の面Ｓ２に亘って延伸し、隣り合う画素形成領域１０ａ間を電気的及び光学的に分離している。分離部１０ｂは、例えば酸化シリコン（ＳｉＯ２）からなる単層構造、或いは金属膜の両側を絶縁膜で挟んだ多層構造になっている。
　複数の画素３の各々の画素３は、上述したように、ＡＰＤ素子６を備えている。ＡＰＤ素子６は、第１半導体基体１０の画素形成領域１０ａに第１半導体基体１０の第１の面Ｓ１から第２の面Ｓ２に亘って設けられたｐ型のウエル領域１３と、このｐ型のウエル領域１３に第１半導体基体１０の第２の面Ｓ２側から第１の面Ｓ１側に向かって順次設けられた光吸収部１４及び増倍部１５と、を有する。
　また、ＡＰＤ素子６は、第１半導体基体１０の画素形成領域１０ａに、後述するｎ型の第２電極領域１５ｂと電気的に接続して設けられたｎ型の第１コンタクト領域１６と、第１半導体基体１０の画素形成領域１０ａに、後述するｐ型の第１電極領域１５ａと電気的に接続して設けられたｐ型の第２コンタクト領域１７と、を有する。
　また、ＡＰＤ素子６は、ｐ型のウエル領域及１３びｐ型の第２コンタクト領域１７と電気的に接続して設けられたｐ型の電荷蓄積領域１２を有する。
　光吸収部１４は、主にｐ型のウエル領域１３で構成され、第１半導体基体１０の第２の面Ｓ２側（光入射面側）から入射した光を吸収して電子（キャリア）を生成する光電変換部である。そして、光吸収部１４は、光電変換により生成された電子を増倍部１５へ電界により転送する。ｐ型のウエル領域１３は、ＡＰＤ素子６を構成する半導体領域の中で最も不純物濃度が低いｐ型の半導体領域で構成されている。
　増倍部１５は、光吸収部１４から転送された電子をアバランシェ増倍する。増倍部１５は、第１半導体基体１０の第１の面Ｓ１側に設けられたｐ型の第１電極領域１５ａ、及び第１半導体基体１０の第１の面Ｓ１からｐ型の第１電極領域１５ａよりも浅い位置にｐ型の第１電極領域１５ａとｐｎ接合をなして設けられたｎ型の第２電極領域１５ｂを含み、かつｐｎ接合の界面部にアバランシェ増倍領域１５ｃが形成される。
　図４に示すように、ｐｎ接合をなすｐ型の第１電極領域１５ａ及びｎ型の第２電極領域１５ｂは、ｐ型のウエル領域１３内において、第１半導体基体１０の第２の面Ｓ２側から第１の面Ｓ１側に向かって順次配置されている。この実施形態において、ｎ型の第２電極領域１５ｂは、第１半導体基体１０の第１の面Ｓ１から深さ方向に伸びている。ｐ型の第１電極領域１５ａはｐ型のウエル領域１３よりも不純物濃度が高いｐ型の半導体領域で構成され、ｎ型の第２電極領域１５ｂはｐ型のウエル領域１３よりも不純物濃度が高いｎ型の半導体領域で構成されている。
　アバランシェ増倍領域１５ｃは、ｎ型の第２電極領域１５ｂに印加される大きな負電圧によって、ｐ型の第１電極領域１５ａとｎ型の第２電極領域１５ｂとのｐｎ接合の界面部に形成される高電界領域（空乏層）であり、ＡＰＤ素子６に入射する１フォントで生成された電子（ｅ－）を増倍する。
　ｐ型の電荷蓄積領域１２は、分離部１０ｂの壁面に沿って設けられている。そして、この実施形態では、電荷蓄積領域１２は、画素形成領域１０ａの第２の面Ｓ２側である下部の底面に沿って設けられている。すなわち、電荷蓄積領域１２は、ウエル領域１３の側面と接する第１部分１２ａと、ウエル領域１３の底面と接する第２部分１２ｂとでウエル領域１３を囲むようにして設けられている。
　ｐ型の電荷蓄積領域１２は、ｐ型のウエル領域１３及びｐ型の第１電極領域１５ａよりも不純物濃度が高いｐ型の半導体領域で構成され、キャリアとして正孔（ホール）を蓄積する。ｐ型の電荷蓄積領域１２は、アノードとして機能するｐ型の第２コンタクト領域１７と電気的に接続されており、バイアス調整を可能とする。これにより、ｐ型の電荷蓄積領域１２の正孔濃度が強化され、ピニングが強固になることによって、例えば暗電流の発生を抑制することができる。
　ｐ型の第２コンタクト領域１７は、第１半導体層１１の第１の面Ｓ１側の表層部において、ウエル領域１３の外周を囲い、かつｐ型の電荷蓄積領域１２の第１部分１２ａと重なるようにして設けられている。ｐ型の第２コンタクト領域１７は、後述するコンタクト電極２３ｂとのオーミックコンタクト抵抗を低減するとともに、アノードとして機能する。ｐ型の第２コンタクト領域１７は、ｐ型の第１電極領域１５ａよりも不純物濃度が高いｐ型の半導体領域で構成されている。
　図４に示すように、ｎ型の第１コンタクト領域１６は、第１半導体層１１の第１の面Ｓ１とｎ型の第２電極領域１５ｂとの間に設けられている。ｎ型の第１コンタクト領域１６は、ｎ型の第２電極領域１５ｂよりも不純物濃度が高いｎ型の半導体領域で構成され、後述するコンタクト電極２３ａとのオーミックコンタクト抵抗を低減するとともに、カソードとして機能する。
　（第１多層配線層の構成）
　図４に示すように、第１半導体基体１０の第１多層配線層２１は、第１半導体層１１に積層され、第１層間絶縁膜２２を介して配線層が例えば２段に積層された２層配線構造になっている。第１層間絶縁膜２２は、少なくとも一部に、テトラエトキシシラン（ＴetarＥthＯxy Ｓilane：ＴＥＯＳ）ガスを用いて成膜されたＴＥＯＳ絶縁膜を含んでいても良い。第１半導体層１１側から数えて１層目の配線層には、第１メタル配線２４ａ及び第２メタル配線２４ｂが設けられている。第１半導体層１１側から数えて２層目の配線層には、第１メタルパッド（第１基体側メタルパッド）２７ａ及び２７ｂが設けられている。
　図４に示すように、第１メタルパッド２７ａ及び２７ｂは、第１多層配線層２１の、第１半導体層１１側の面とは反対側の面である第３の面Ｓ３に形成されている。すなわち、第１メタルパッド２７ａ及び２７ｂは、第１半導体層１１に積層された第１層間絶縁膜２２（絶縁層）の、第１半導体層１１側の面と反対側の面（第３の面Ｓ３）に形成されている。
　ここで、第１多層配線層２１の第１半導体層１１側の面は第１半導体基体１０の第１多層配線層２１側の面（第２半導体基体３０と接合する接合面）に対応するので、第１半導体基体１０の第１多層配線層２１側の面を第３の面Ｓ３と呼ぶこともある。
　図４に示すように、第１メタルパッド２７ａは第１凹部２６ａ内に設けられ、第１メタルパッド２７ｂは第１凹部２６ｂ内に設けられている。第１凹部２６ａ及び２６ｂは、第１多層配線層２１の、第１半導体層１１側の面と反対側の面（第３の面Ｓ３）に形成されている。第１凹部２６ａは第３の面Ｓ３に開口２８ａを有し、第１凹部２６ｂは第３の面Ｓ３に開口２８ｂを有する。すなわち、第１メタルパッド２７ａ及び２７ｂの各々は、第１多層配線層２１の最上層の絶縁層に設けられた第１凹部２６ａ及び第１凹部２６ｂの各々に、第１凹部２６ａ及び第１凹部２６ｂの開口２８ａ，２８ｂから接合面側が露出する状態で個別に埋め込まれている。
　そして、１層目の配線層と第１半導体層１１との間の第１層間絶縁膜２２には、コンタクト電極２３ａ及び２３ｂが埋め込まれている。また、１層目の配線層と２層目の配線層との間の第１層間絶縁膜２２には、コンタクト電極２５ａ及び２５ｂが埋め込まれている。
　コンタクト電極２３ａは、ｎ型の第１コンタクト領域１６と第１メタル配線２４ａとを電気的に接続している。コンタクト電極２３ｂは、ｐ型の第２コンタクト領域１７と第２メタル配線２４ｂとを電気的に接続している。コンタクト電極２５ａは、第１メタル配線２４ａと第１メタルパッド２７ａとを電気的に接続している。コンタクト電極２５ｂは、第２メタル配線２４ｂと第１メタルパッド２７ｂとを電気的に接続している。
　第１メタルパッド２７ａ及び２７ｂは、後述する第２半導体基体３０の第２多層配線層４１に設けられた第２メタルパッド（第２基体側メタルパッド）４７ａ及び４７ｂと、導電性ポリマー膜５０ａを介して電気的に接続されている。
　第１メタルパッド２７ａ及び２７ｂ、並びに第２メタルパッド４７ａ及び４７ｂは、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などの金属で構成され、ここでは銅を用いて構成されているものとして、説明する。
　＜第２半導体基体の構成＞
　（第２半導体層の構成）
　図４に示すように、第２半導体基体３０の第２半導体層３１には、バイアス電圧印加部５、読み出し回路、及びロジック回路などの回路を構成する電界効果トランジスタ（能動素子）として、例えば複数のＭＯＳＦＥＴ３２が構成されている第２半導体層３１としては、例えば単結晶シリコンかなる半導体基板を用いている。
　（第２多層配線層の構成）
　図４に示すように、第２半導体基体３０の第２多層配線層（多層配線層）４１は、第２半導体層３１に積層され、第２層間絶縁膜４２を介して配線層が例えば７段に積層された７層配線構造になっている。第２層間絶縁膜４２は、少なくとも一部にＴＥＯＳ絶縁膜を含んでいても良い。第２半導体層３１側から数えて１層目～５層目の配線層の各々には、配線４３が設けられている。この１層目～５層目の各配線層の配線４３は、第２層間絶縁膜４２に埋め込まれたコンタクト電極を介して、異なる配線層の配線４３と電気的に接続されている。そして、１層目の配線層の配線４３は、第２層間絶縁膜４２に埋め込まれたコンタクト電極を介して第２半導体層３１のＭＯＳＦＥＴ３２と電気的に接続されている。図４では、１層目の配線層の配線４３がコンタクト電極を介してＭＯＳＦＥＴ３２のゲート電極３３と電気的に接続された構成を一例として示している。
　第２半導体層３１側から数えて６層目の配線層には、電極パッド４４ａ及び４４ｂが設けられている。第２半導体層３１側から数えて７層目の配線層には、第２メタルパッド４７ａ及び４７ｂが設けられている。
　図４に示すように、第２メタルパッド４７ａ及び４７ｂは、第２多層配線層４１の、第２半導体層３１側の面とは反対側の面である第４の面Ｓ４に形成されている。すなわち、第２メタルパッド４７ａ及び４７ｂは、第２半導体層３１に積層された第２層間絶縁膜４２（絶縁層）の、第２半導体層３１側の面とは反対側の面である第４の面Ｓ４に形成されている。
　ここで、第２多層配線層４１の第２半導体層３１側の面は第２半導体基体３０の第２多層配線層４１側の面（第１半導体基体１０と接合する接合面）に対応するので、第２半導体基体３０の第２多層配線層４１側の面を第４の面Ｓ４と呼ぶこともある。
　図４に示すように、第２メタルパッド４７ａは第２凹部４６ａ内に設けられ、第２メタルパッド４７ｂは第２凹部４６ｂ内に設けられている。第２凹部４６ａ及び４６ｂは、第２多層配線層４１の、第２半導体層３１側の面とは反対側の面である第４の面Ｓ４に形成されている。第２凹部４６ａは第４の面Ｓ４に開口４８ａを有し、第２凹部４６ｂは第４の面Ｓ４に開口４８ｂを有する。すなわち、第２メタルパッド４７ａ及び４７ｂの各々は、第２多層配線層４１の最上層の絶縁層に設けられた第２凹部４６ａ及び第２凹部４６ｂの各々に、第２凹部４６ａ及び第２凹部４６ｂの開口４８ａ，４８ｂから接合面側が露出する状態で個別に埋め込まれている。
　そして、６層目の配線層と７層目の配線層との間の第２層間絶縁膜４２には、コンタクト電極４５ａ及び４５ｂが設けられている。コンタクト電極４５ａは、電極パッド４４ａと第２メタルパッド４７ａとを電気的に接続している。コンタクト電極４５ｂは、電極パッド４４ｂと第２メタルパッド４７ｂとを電気的に接続している。電極パッド４４ａ及び４４ｂは、下層の配線層の配線４３と電気的に接続されている。
　第２メタルパッド４７ａは第１半導体基体１０側の第１メタルパッド２７ａと導電性ポリマー膜５０ａを介して電気的に接合され、第２メタルパッド４７ｂは第１半導体基体１０側の第１メタルパッド２７ｂと導電性ポリマー膜５０ｂを介して電気的に接合されている。そして、第２層間絶縁膜４２（絶縁層）の第２半導体層３１側の面とは反対側の面（Ｓ４）は、第１層間絶縁膜２２（絶縁層）の第１半導体層１１側の面とは反対側の面（Ｓ３）と貼り合わされている。
　（導電経路の構成）
　図４に示すように、第２半導体基体３０では、電極パッド４４ａが各配線層の配線４３及び各第２層間絶縁膜４２のコンタクト電極を介して第２半導体層３１のＭＯＳＦＥＴ３２と電気的に接続され、かつコンタクト電極４５ａ及び第２メタルパッド４７ａと電気的に接続されている。そして、第１半導体基体１０では、第１メタルパッド２７ａが、コンタクト電極２５ａ、第１メタル配線２４ａ及びコンタクト電極２３ａを介して、ｎ型の第１コンタクト領域１６と電気的に接続されている。そして、第２半導体基体３０の第２メタルパッド４７ａは、導電性ポリマー膜５０ａを介して第１半導体基体１０の第１メタルパッド２７ａと電気的に接合されている。
　また、図４に示すように、第２半導体基体３０では、電極パッド４４ｂが各配線層の配線４３及び各第２層間絶縁膜４２のコンタクト電極を介して第２半導体層３１のＭＯＳＦＥＴ３２と電気的に接続され、かつコンタクト電極４５ｂ及び第２メタルパッド４７ｂと電気的に接続されている。そして、第１半導体基体１０では、第１メタルパッド２７ａが、コンタクト電極２５ｂ、第２メタル配線２４ｂ、コンタクト電極２３ｂ、を介して、第１半導体層１１のｐ型の第２コンタクト領域１７と電気的に接続されている。そして、第２半導体基体３０の第２メタルパッド４７ｂは、導電性ポリマー膜５０ｂを介して第１半導体基体１０の第１メタルパッド２７ｂと電気的に接合されている。
　このようにして、図３に示す等価回路が実現される。
　＜メタルパッドの接合部分の構成＞
　次に、上述の第１メタルパッド２７ａ及び２７ｂと第２メタルパッド４７ａ及び４７ｂとの間の接合部分について、図を参照しながら説明する。
　図５に示す第１メタルパッド２７は、上述の第１メタルパッド２７ａ及び２７ｂに対応し、符号の末尾の英数字を省略したものである。同様に、第１凹部２６は、上述の第１凹部２６ａ及び第１凹部２６ｂに対応し、符号の末尾の英数字を省略したものである。同様に、開口２８は、上述の開口２８ａ及び２８ｂに対応し、符号の末尾の英数字を省略したものである。同様に、第２メタルパッド４７は、上述の第２メタルパッド４７ａ及び４７ｂに対応し、符号の末尾の英数字を省略したものである。同様に、第２凹部４６は、上述の第２凹部４６ａ及び第２凹部４６ｂに対応し、符号の末尾の英数字を省略したものである。同様に、開口４８は、上述の開口４８ａ及び４８ｂに対応し、符号の末尾の英数字を省略したものである。同様に、導電性ポリマー膜５０は、上述の導電性ポリマー膜５０ａ及び５０ｂに対応し、符号の末尾の英数字を省略したものである。
　図５に示すように、第１半導体基体１０の第１メタルパッド２７は、導電性ポリマー膜５０を介して第２半導体基体３０の第２メタルパッド４７と電気的及び機械的に接続されている。
　＜リセス量＞
　図５に示すように、第１半導体基体１０の第１メタルパッド２７は、第１多層配線層２１の第３の面Ｓ３から後退している。そして、その後退量は、図５に示すように、第１多層配線層２１の第３の面Ｓ３から第１メタルパッド２７の表面２７Ｓまでの距離である。この距離を、第１リセス量ｈ１とする。また、第２半導体基体３０の第２メタルパッド４７は、図５に示すように、第２多層配線層４１の第４の面Ｓ４から後退している。そして、その後退量は、図５に示すように、第２多層配線層４１の第４の面Ｓ４から第２メタルパッド４７の表面４７Ｓまでの距離である。この距離を、第２リセス量ｈ２とする。そして、第１リセス量ｈ１と第２リセス量ｈ２の合計を、リセス量ｈとする（ｈ＝ｈ１＋ｈ２）。すなわち、リセス量ｈは、第１メタルパッド２７の表面２７Ｓと第２メタルパッド４７の表面４７Ｓとの間に生じた距離である。
　ここで、メタルパッドを形成するためには、凹部が形成された多層配線層上に凹部を埋め込むようにしてメタル層を堆積し、その後、凹部内にメタル層が選択的に残存するように多層配線上のメタル層を除去すると共に多層配線層の表面をＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）により平坦化する。この形成方法では、メタルパッドの寸法が小さくなるにつれ、メタル層の研磨が多層配線層の層間絶縁膜の研磨より進行し易くなる。その結果、上述のようなメタルパッドの後退が生じる場合がある。
　この実施形態では、導電性ポリマー膜５０をスペーサーとして第１メタルパッド２７と第２メタルパッド４７との間に介在させることにより、第１メタルパッド２７と第２メタルパッド４７との電気的な導通を確保している。
　＜導電性ポリマー膜の構成＞
　図５に示すように、導電性ポリマー膜５０は、複数の導電性ポリマー５１を含む。導電性ポリマー５１は、第１メタルパッド２７と第２メタルパッド４７との間に介在し、第１メタルパッド２７と第２メタルパッド４７とを導通させている。複数の導電性ポリマー５１は、ファンデワールス力により互いに引き寄せ合い、これにより、複数の導電性ポリマー５１を含む導電性ポリマー膜５０が形成されている。複数の導電性ポリマー５１は、金属に自己組織化し分子膜を形成することから、自己組織化分子（Ｓelf-Ａssembly Ｍolecular：ＳＡＭ）と呼ばれている。つまり、導電性ポリマー５１は導電性ＳＡＭである。
　そして、図５及び図６Ａから図６Ｄに示すように、導電性ポリマー５１のそれぞれは、導電性を有する分子をｎ（ｎ≧２）個重合して得られた重合体（ポリマー）５２を含む。また、重合される分子の個数を、図６Ａから図６Ｄに示すように、重合度ｎとする。
　さらに、図５及び図６Ａから図６Ｄに示すように、導電性ポリマー５１は、重合体５２と、重合体５２の両終端に設けられた官能基５３とを含む。つまり、導電性ポリマー５１は、その両終端に官能基を備えている。図６Ａから図６Ｄの例では、官能基５３としてＳＨが示されている。ここで、ＳＨのＳは硫黄原子であり、Ｈは水素原子である。重合体５２の両終端の官能基５３は、図５示すように、一方が第１メタルパッド２７に結合し、他方が第２メタルパッド４７と結合している。これにより、導電性ポリマー５１は、第１メタルパッド２７と第２メタルパッド４７とを電気的に導通させている。
　図６Ａに示すように、導電性ポリマー５１は、分子がｎ個重合されたポリアセチレンと、その両終端に設けられたＳＨとを含んでも良い。また、導電性ポリマー５１は、図６Ｂに示すように、分子がｎ個重合されたポリ（ｐ－フェニレンビニレン）と、その両終端に設けられたＳＨとを含んでも良い。また、導電性ポリマー５１は、図６Ｃに示すように、分子がｎ個重合されたポリアニリン（Ｘ＝ＮＨ/Ｎ）又はポリ（ｐ－フェニレンスルフィド）（Ｘ＝Ｓ）と、その両終端に設けられたＳＨとを含んでも良い。また、導電性ポリマー５１は、図６Ｄに示すように、分子がｎ個重合されたポリピロール（Ｘ＝ＮＨ）又はポリチオフェン（Ｘ＝Ｓ）と、その両終端に設けられたＳＨとを含んでも良い。
　以下、官能基５３の構成から説明する。
　＜官能基の構成＞
　本技術では、第１メタルパッド２７及び第２メタルパッド４７を構成する金属に、導電性ポリマー５１を選択的に配向させている。ここで、配向するとは、導電性ポリマー５１の官能基が金属に結合して、導電性ポリマー５１が起き上がっている、例えば垂直に立っている状態である。本実施形態において第１メタルパッド２７及び第２メタルパッド４７を構成する金属はＣｕであるので、図６Ａから図６Ｄに示すように、導電性ポリマー５１は、Ｃｕと結合可能な官能基５３であるＳＨを両終端において備えている。
　導電性ポリマー５１の両終端をこの様な官能基５３にしておくことで、導電性ポリマー５１の一方の終端を第１メタルパッド２７に結合させ、他方の終端を第２メタルパッド４７に結合させることができる。そして、これにより、第１メタルパッド２７と第２メタルパッド４７とを電気的に接続することができる。
　図７に示すように、Ｃｕと自己組織化する官能基５３として、有機硫黄分子が知られている。アルキル鎖の末端が硫黄になっている分子は、金属に自己組織化し分子膜を形成する。ここで、図７の“Ｒ”及び“Ｒ’”はアルキル鎖を示している。
　また、第１メタルパッド２７及び第２メタルパッド４７を構成する金属として、Ｃｕ以外にも金（Ａｕ）やアルミ（Ａｌ）等の材質がある。Ｃｕ以外の材質をメタルパッドとして用いた場合、その材質と良く結合できる官能基５３を選定すれば良い。各金属に結合する官能基５３の例を、図７に示す。
　図７に示すように、有機硫黄分子の官能基５３は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）及び水銀（Ｈｇ）と結合するＲ－ＳＨ（alkylthiol、アルキルチオール）、プラチナ（Ｐｔ）及びパラジウム（Ｐｄ）と結合するＲＳ－ＳＲ’（dialkyldisulfide、ジアルキルジスルフィド）、鉄（Ｆｅ）、ニッケル（Ｎｉ）及び亜鉛（Ｚｎ）と結合するＲ－ＳＣＮ（thiocyanate、チオシアネート）等がある。
　また、図７に示すように、有機セレン／テルル分子の官能基５３は、金（Ａｕ）及び銀（Ａｇ）と結合するＲ－ＳｅＨ（alkylselenolate、アルキルセレノラート）、Ｒ－ＴｅＨ（－tellurolate、－テルロラート）等がある。
　また、図７に示すように、官能基５３は、金（Ａｕ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｄ）と結合するＲ-ＮＣ（isocyanide (isonitrile)、イソシアニド）、Ｒ-ＮＣＯ（isocyanate、イソシアネート）がある。
　また、図７に示すように、官能基５３は、金（Ａｕ）と結合するＲ－ＳｉＨ３、Ｒ－Ｓｉ（ＣＨ３）２Ｈ、Ｒ－Ｓｉ（ＣＨ３）３（alkylsilane、アルキルシラン）がある。
　このように、官能基５３として様々な材料があるので、メタルパッドを構成する金属に応じて、適切な官能基５３を選定すれば良い。次に、重合体５２の構成について、説明する。
　＜重合体の構成＞
　（重合体の種類）
　重合体５２の種類として、例えば、図８に示す材料がある。重合体５２はπ共役系を持つ高分子であり、図８に示すように、分子構造により脂肪族、芳香族、混合型、複素環、含ヘテロ原子、複鎖型、二次元型に大別することができる。本技術では、どの様な構造であっても用いることができる。図８に示すように、脂肪族共役系としてポリアセチレン、芳香族共役系としてポリ（ｐ－フェニレン）、混合型共役系としてポリ（ｐ－フェニレンビニレン）、複素環共役系としてポリピロール、ポリチオフェン、及びＰＥＤＯＴ、含ヘテロ原子共役系としてポリアニリン、複鎖型共役系としてポリアセン（仮想分子）、二次元型共役系としてグラフェン等がある。
　（重合体の重合度）
　比較的分子サイズが大きいポリ（ｐ－フェニレンビニレン）を例として、重合体５２の重合度ｎについて説明する。また、図５に示す第１メタルパッド２７の第１リセス量ｈ１が３ｎｍ、第２メタルパッド４７の第２リセス量ｈ２が３ｎｍ、計６ｎｍのリセス量ｈがある場合を例として、重合度ｎについて説明する。
　図９に示すように、ポリ（ｐ－フェニレンビニレン）は、分子の長さが１．１４ｎｍである。リセス量ｈが６ｎｍであるので、重合度ｎが６以上（ｎ≧６）であれば、重合されたポリ（ｐ－フェニレンビニレン）の長さ（鎖長）は分子の長さの６倍以上、すなわち１．１４ｎｍ×６＝６．８４ｎｍ以上となる。これにより、重合されたポリ（ｐ－フェニレンビニレン）を含む導電性ポリマー５１は、リセス量ｈを補い、第１メタルパッド２７と第２メタルパッド４７の間を接続することができる。
　例えば、合成法に依存するが、分子量３０００から１０００００（重合度ｎは１４から４８）の導電性ポリマー５１は、スペーサーとしては十分な大きさである。重合度は、重合体５２の鎖長がリセス量ｈを埋める程度の値であれば良い。このように、重合体５２の鎖長がリセス量ｈ以上になるように、重合度ｎが設定されていれば良い。また、重合体５２の鎖長を導電性ポリマー５１の鎖長と見なしても良い。
　（電気伝導度）
　重合体５２はπ共役系を持つ高分子である。π共役系高分子として、図１０Ａに示すように、半導体から導体（金属）までの電気伝導度を有するものが存在する。また、重合体５２の電気伝導度の例として、図１０Ｂに示すものがある。図１０Ｂに示すように、ポリアセチレン（polyacetylene、ＰＡ）の電気伝導度は２×１０５Ｓ／ｃｍであり、ポリチオフェン（polythiophene、ＰＴ）の電気伝導度は５×１０２Ｓ／ｃｍである。また、図１０Ｂに示すように、ポリ（3-メチルチオフェン）（poly(3-methylthiophene)、ＰＭｅＴ）の電気伝導度は５×１０２Ｓ／ｃｍであり、ポリピロール（polypyrrole、ＰＰｙ）の電気伝導度は５×１０２Ｓ／ｃｍである。
　また、Heegerら（A. J. Heeger et al., Synth. Met., 1988, 22, 371）は、ポリアセチレンの固有の電気伝導度を２．０×１０８Ｓ／ｍと見積もっており、これはＣｕの電気伝導度(６．４×１０７Ｓ／ｍ)の約３倍である。よって、重合条件、後処理条件、ドーパントの種類等の条件によっては、Ｃｕと同等の電気伝導度を有する導電性ポリマー５１を得ることは可能と考えられる。
　（分子量分布、フレキシブル性）
　一般的に、ポリマーの分子量は、重合度の違いにより分布を有する。例えば、図１１Ａに示すように、ポリマーの分子量に対する分子数（ポリマーの数）は、分布を有する。ポリマーの分子量に分布があるということは、ポリマーの重合度及びポリマーの長さ（鎖長）にも分布があることを示す。つまりポリマー鎖が長いものと、短いものが混在する。
　よって、導電性ポリマー膜５０には、鎖長が異なる導電性ポリマー５１が混在している。例えば、導電性ポリマー膜５０の導電性ポリマー５１は、図１１Ｂに示すように、第１鎖長を有する第１導電性ポリマー５１ａと、第１鎖長より短い第２鎖長を有する第２導電性ポリマー５１ｂとを含む。また、リセス量ｈについても、半導体ウエハ面内及び半導体ウエハ間でばらつきが生じる場合がある。そのような場合であっても、導電性ポリマー５１の鎖長に分布があるので、第１メタルパッド２７と第２メタルパッド４７とが導電性ポリマー５１により電気的に接合される。
　例えば、リセス量ｈが大きいときは、図１１Ｃに示すように、第２導電性ポリマー５１ｂはその鎖長がリセス量ｈより小さいため、第１メタルパッド２７と第２メタルパッド４７とを接続できないが、第２導電性ポリマー５１ｂより鎖長が大きい第１導電性ポリマー５１ａは、第１メタルパッド２７と第２メタルパッド４７とを接続できる。これにより、鎖長が長い第１導電性ポリマー５１ａを介して第１メタルパッド２７と第２メタルパッド４７との間に電気が通る。
　また、例えば、リセス量ｈが小さいときは、図１１Ｄに示すように、鎖長が小さい第２導電性ポリマー５１ｂが第１メタルパッド２７と第２メタルパッド４７とを接続し、さらには、リセス量ｈより鎖長が大きい第１導電性ポリマー５１ａも、折り曲がることで第１メタルパッド２７と第２メタルパッド４７とを接続する。導電性ポリマー５１はフレキシブル性を有するので、折り曲がることが可能である。これにより、鎖長が長い第１導電性ポリマー５１ａ及び鎖長が短い第２導電性ポリマー５１ｂの両方を介して第１メタルパッド２７と第２メタルパッド４７との間に電気が通る。
　このように、リセス量ｈが大きい場合は、鎖長が大きい第１導電性ポリマー５１ａがスペーサーとしての役割を果たして電気を通すが、鎖長が小さい第２導電性ポリマー５１ｂは、通電に寄与しないことになる。逆にリセス量ｈが小さい場合は、鎖長の大小に関わらず通電に寄与する。
　つまり、半導体ウエハ面内及び半導体ウエハ間でばらつきのあるリセス量ｈに対して、リセス量に応じた鎖長の導電性ポリマー５１により電気を流すことができる。また、導電性ポリマー５１はフレキシブル性を有するので、折り曲がることにより第１メタルパッド２７と第２メタルパッド４７との間の導通に寄与できる。
　＜導電性ポリマーの合成＞
　このような導電性ポリマー５１がどのように合成されたものであるのか、一例を用いて説明する。例えば、導電性ＳＡＭであるポリアセチレンジオールは、図１２に示すように合成される。アセチレンは、図１２に示すように、チーグラー・ナッタ（Ziegler Natta）触媒（(TiCl4),AlEt3）により重合し、さらにチーグラー・ナッタ触媒によりＳＨを付ける。ここで、ＳＨは、場合によってＳＨ保護基を使用しても良い。
　≪固体撮像装置の製造方法≫
　次に、この実施形態に係る固体撮像装置１の製造方法について、図を参照しながら説明する。図１３Ａは、ウエハの平面構成を示す図である。図１３Ｂは、図１３ＡのＡ領域を拡大してチップ形成領域の構成を示す図である。図１３Ａ及び図１３Ｂに示すように、固体撮像装置１は、半導体ウエハ６０のチップ形成領域６２に製作される。チップ形成領域６２は、スクライブライン６１で区画され、行列状に複数配置されている。図１３Ｂでは、９個のチップ形成領域６２を示している。そして、この複数のチップ形成領域６２をスクライブライン６１に沿って個々に個片化することにより、固体撮像装置１を搭載したセンサチップ２が形成される。チップ形成領域６２の個片化は、以下に説明する製造工程が施された後に行われる。
　なお、スクライブライン６１は物理的に形成されているものではない。
　この実施形態に係る固体撮像装置１の製造方法では、第１半導体基体１０を含む第１半導体ウエハ６３と第２半導体基体３０を含む第２半導体ウエハ６４とを貼り合わせて（図２０Ａ参照）、第１半導体層１１及び第２半導体層３１を含む半導体ウエハ６０（図１３Ａ参照）が形成される。このとき、第１半導体ウエハ６３と第２半導体ウエハ６４は、図４を参照して説明すると、第１半導体基体１０の第１多層配線層２１と第２半導体基体３０の第２多層配線層４１とが向かい合う状態、すなわち、第１多層配線層２１の第３の面Ｓ３と第２多層配線層４１の第４の面Ｓ４が向かい合う状態で貼り合わせる。
　次に、第１半導体層１１の第２の面側を例えばＣＭＰ法などにより研削及び研磨して第１半導体層１１の厚さを薄くし、第１半導体層１１の第２の面Ｓ２側に平坦化膜７１及びマイクロレンズ層７２を順次積層する。
　ここでは、第１半導体基体１０を含む第１半導体ウエハ６３と第２半導体基体３０を含む第２半導体ウエハ６４との接合処理について主に説明し、その他の固体撮像装置１の詳細な製造工程については、説明を省略する。
　＜ウエハ接合処理の説明＞
　導電性ポリマー膜５０は、第１半導体基体１０を含む第１半導体ウエハ６３と第２半導体基体３０を含む第２半導体ウエハ６４とを貼り合わせる前に形成される。そこで、導電性ポリマー膜５０の形成から第１半導体基体１０と第２半導体基体３０との貼り合わせまでを含むウエハ接合処理について、図１５Ａから図２１Ｂを参照しながら、図１４のフローチャートを用いて、以下に説明する。なお、図１５Ａ，図１６Ａ，図１７Ａ，図１８Ａ，図１９Ａ，図２０Ａは、ウエハ状態を示し、図１５Ｂ，図１６Ｂ，図１７Ｂ，図１８Ｂ，図１９Ｂ，図２０Ｂは、メタルパッド部を示す。
　まず、図１４に示すように、導電性ポリマー膜５０を構成する導電性ポリマー５１を選定する（ステップＳ０１）。具体的には、導電性ポリマー５１の重合体５２の分子及び分子の重合度ｎと、官能基とを選定する。重合体の種類は、固体撮像装置において必要な電気伝導度に基づいて選定する。導電性ポリマー５１の重合体５２を構成する分子の重合度ｎは、リセス量ｈに応じた重合度を選定する、すなわち、導電性ポリマー５１の鎖長がリセス量ｈ以上の長さとなるように重合度を選定する。そして、官能基は、第１メタルパッド２７及び第２メタルパッド４７を構成する金属に結合可能な官能基を選定する。このように選定された導電性ポリマー５１は、溶媒に溶けた状態でウエハに塗布されることになる。
　次に、選定された導電性ポリマー５１がプラズマ処理により影響を受けるか否か、判定する（ステップＳ０２）。これは、プラズマ処理において、イオンが衝突することによりポリマーが切れる等の影響があるか否かを判定するものである。影響を受けると判定された場合（ステップＳ０２：ＹＥＳ）、ステップＳ０３に移行する。
　ステップＳ０３においては、第１半導体基体１０を含む第１半導体ウエハ６３及び第２半導体基体３０を含む第２半導体ウエハ６４のそれぞれに対してプラズマ処理を行い、第１半導体基体１０の第３の面Ｓ３及び第２半導体基体３０の第４の面Ｓ４を活性化させる。
　次に、導電性ポリマー５１が溶けた溶媒Ｌ１を、第１半導体基体１０を含む第１半導体ウエハ６３に塗布し（ステップＳ０４）、第１層間絶縁膜２２の表面に塗布された余分な導電性ポリマー５１をリンス溶媒Ｌ２により除去し（ステップＳ０５）、洗浄水Ｌ３を用いた水洗により第１半導体ウエハ６３上に残ったリンス溶媒Ｌ２を除去する（ステップＳ０６）。そして、第２半導体基体３０を含む第２半導体ウエハ６４と、ステップＳ０６により洗浄された第１半導体基体１０を含む第１半導体ウエハ６３とを貼り合わせて（ステップＳ０７）、処理は終了する。
　なお、ステップＳ０２において、選定された導電性ポリマー５１がプラズマ処理においてイオンの衝突により影響を受けないと判定された場合（ステップＳ０２：ＮＯ）、ステップＳ０８に移行して、導電性ポリマー５１が溶けた溶媒Ｌ１を、第１半導体基体１０を含む第１半導体ウエハ６３に塗布する（ステップＳ０８）。そして、第１層間絶縁膜２２の表面に塗布された余分な導電性ポリマー５１をリンス溶媒Ｌ２により除去し（ステップＳ０９）、洗浄水Ｌ３を用いた水洗により第１半導体ウエハ６３上に残ったリンス溶媒Ｌ２を除去し（ステップＳ１０）、第２半導体基体３０を含む第２半導体ウエハ６４及び水洗後の第１半導体基体１０を含む第１半導体ウエハ６３のそれぞれに対してプラズマ処理を行い（ステップＳ１１）、ステップＳ０７に移行する。これらステップＳ０８からステップＳ１１では、先に導電性ポリマー５１を第１メタルパッド２７に配向させてからプラズマ処理している点で、ステップＳ０３からステップＳ０７と異なるが、個々のステップＳ０８、Ｓ９、Ｓ１０、Ｓ１１は、対応する上述のステップＳ０４、Ｓ０５、Ｓ０６、Ｓ０３と同じである。
　以下、上述のステップＳ０３、Ｓ０４、Ｓ０５、Ｓ０６について、図面を参照してより詳細に説明する。ステップＳ０３において、第１半導体ウエハ６３及び第２半導体ウエハ６４の表面を、図１５Ａに示すように、プラズマ処理により活性化すると、活性化された第１層間絶縁膜２２及び第２層間絶縁膜４２の表面には、ＯＨ基が生成される。図１５Ｂでは、第１層間絶縁膜２２の表面に、ＯＨ基が生成されている。
　次のステップＳ０４において、図１６Ａに示すように、導電性ポリマー５１が溶けた溶媒Ｌ１を、第１半導体ウエハ６３の第３の面Ｓ３に対して塗布する。この塗布は、第１半導体ウエハ６３の第３の面Ｓ３に対して導電性ポリマー５１が溶けた溶媒Ｌ１をポッティングし、第１半導体ウエハ６３を回転させ、第１半導体ウエハ６３の全面に対して溶媒Ｌ１を薄く広げて塗布する、いわゆるスピンコートにより行われる。塗布後は、図１６Ｂに示すように、導電性ポリマー５１が第１半導体ウエハ６３の全面に付着している。
　第１メタルパッド２７に溶媒Ｌ１が塗布されると、導電性ポリマー５１の両終端の官能基５３のうちの一方が第１メタルパッド２７と結合する。これにより、導電性ポリマー５１が第１メタルパッド２７に配向される。
　ここで、第１メタルパッド２７はＣｕであり、導電性ポリマー５１の官能基５３はＣｕと結合するＳＨであるので、導電性ポリマー５１の両終端の官能基５３の一方は、図５示すように、第１メタルパッド２７に選択的に結合する。そして、官能基５３がＣｕと選択的に結合した導電性ポリマー５１同士は、図５示すように、ファンデワールス力で相互作用して立つようになり、Ｃｕと自己組織化する。そして、このような複数の導電性ポリマー５１を含む導電性ポリマー膜５０が形成される。
　また、この時点では、第１層間絶縁膜２２上にも導電性ポリマー５１が存在している。しかし、官能基５３であるＳＨは、第１層間絶縁膜２２の表面に生成されたＯＨ基と相互作用（例えば水素結合）しない。よって、余分な導電性ポリマー５１は洗浄により除去され、第１層間絶縁膜２２上に残ることは無い。
　次のステップＳ０５において、第１半導体ウエハ６３は、図１７Ａに示すように、リンス溶媒Ｌ２により洗浄される。これにより、第１層間絶縁膜２２の表面に塗布された導電性ポリマー５１は、図１７Ｂに示すように除去され、第１メタルパッド２７上に配向された複数の導電性ポリマー５１を含む導電性ポリマー膜５０が選択的に残る。
　そして、次のステップＳ０６において、第１半導体ウエハ６３は、図１８Ａ、図１８Ｂに示すように、洗浄水Ｌ３を用いた水洗により洗浄される。これにより、第１層間絶縁膜２２の表面に残留していたリンス溶媒Ｌ２が除去される。導電性ポリマー膜５０は、図１８Ｂに示すように、この工程による変化はない。
　次のステップＳ０５において、第１半導体ウエハ６３は第２半導体ウエハ６４と貼り合わされる。まず、図１９Ａ及び図１９Ｂに示すように、第１半導体ウエハ６３と貼り合わされる第２半導体ウエハ６４を準備する。そして、第１半導体ウエハ６３と第２半導体ウエハ６４とを貼り合わせる。ここで、貼り合わせるとは、第１半導体ウエハ６３と第２半導体ウエハ６４を図２０Ａ及び図２０Ｂに示すように接合し、さらに第１半導体ウエハ６３と第２半導体ウエハ６４を接合した状態でアニールすることである。
　まず、第１半導体ウエハ６３と第２半導体ウエハ６４との接合について、説明する。図２０Ａ及び図２０Ｂに示すように、第１半導体ウエハ６３の第３の面Ｓ３と第２半導体ウエハ６４の第４の面Ｓ４とを接触させると、導電性ポリマー５１の両終端の官能基５３の他方、すなわち第１メタルパッド２７に結合していない方の官能基５３は、図５示すように、第２メタルパッド４７に選択的に結合する。これにより、第１メタルパッド２７は、導電性ポリマー膜５０を介して第２メタルパッド４７と電気的に接続される。
　さらに、第１半導体ウエハ６３の第３の面Ｓ３と第２半導体ウエハ６４の第４の面Ｓ４とを接触させると、第１層間絶縁膜２２と第２層間絶縁膜４２とが接合する。そして、接合された第１半導体ウエハ６３と第２半導体ウエハ６４をアニール（熱処理）することで、第１層間絶縁膜２２の表面のＯＨ基と第２層間絶縁膜４２の表面のＯＨ基とが脱水縮合反応することで完了する。この第１層間絶縁膜２２の表面と第２層間絶縁膜４２の表面との接合は、アニールすることにより水素結合が共有結合に変換される。これにより、第１層間絶縁膜２２と第２層間絶縁膜４２との結合がより強くなる。
　また、このアニールにより、第１メタルパッド２７及び第２メタルパッド４７を構成するＣｕが熱により膨張する。例えば、図２１Ａに示すように、アニール前のリセス量ｈが６ｎｍである場合を考える。また、導電性ポリマー膜５０に含まれ、第１メタルパッド２７と第２メタルパッド４７とを、真直ぐな状態で電気的に接続している導電性ポリマー５１ｃについて考える。さらに、アニール後において、図２１Ｂに示すように、例えば第１メタルパッド２７及び第２メタルパッド４７がそれぞれ０．５ｎｍずつ膨張し、アニール後のリセス量ｈが５ｎｍになった場合を考える。
　アニールによってリセス量ｈが減少した場合であっても、導電性ポリマー５１ｃはフレキシブル性を有するので、図２１Ｂに示すように、官能基５３が第１メタルパッド２７及び第２メタルパッド４７に結合したまま折り曲がることが可能である。これにより、アニールによってリセス量ｈが減少した場合であっても、導電性ポリマー５１による第１メタルパッド２７と第２メタルパッド４７との間の電気的な導通を維持することができる。
　また、従来、アニールの温度を４００℃程度にしてウエハの接合を行っていた。しかし、アニールの温度を低温（例えば２００℃程度）化できるようになったので、導電性ポリマー５１等の有機材料をデバイスに適用することが可能になっている。
　≪実施形態の効果≫
　次に、この実施形態の主な効果について説明する。
　この実施形態の固体撮像装置１では、第１メタルパッド２７及び第２メタルパッド４７が後退してリセス量ｈが生じている場合であっても、導電性ポリマー膜５０をスペーサーとして第１メタルパッド２７と第２メタルパッド４７との間に介在させることにより、第１メタルパッド２７と第２メタルパッド４７との間の接続不良を改善し、電気的な導通を確保できる。
　また、この実施形態の固体撮像装置１では、第１メタルパッド２７及び第２メタルパッド４７が熱処理により膨張しても互いに接合しない程度にリセス量ｈが大きい場合であっても、導電性ポリマー膜５０をスペーサーとして第１メタルパッド２７と第２メタルパッド４７との間に介在させることにより、第１メタルパッド２７と第２メタルパッド４７との間の接続不良を改善し、電気的導通を確保できる。
　また、この実施形態の固体撮像装置１では、第１メタルパッド２７及び第２メタルパッド４７を形成する金属に導電性ポリマー５１が選択的に配向されているので、隣り合うメタルパッド同士、例えば図４に示す第１メタルパッド２７ａ及び第２メタルパッド４７ａと第１メタルパッド２７ｂ及び第２メタルパッド４７ｂとがショートすることはない。
　また、この実施形態の固体撮像装置１では、導電性ポリマー膜５０が備える導電性ポリマー５１はフレキシブル性を有し折れ曲がることが可能であるので、メタルパッドが凹凸にかみ合う様に接合する技術と比べて、層間絶縁膜同士の接触や貼り合せをより確実に行うことができる。また、メタルパッドが凹凸にかみ合う様に接合する技術では凹側を貼り合せのアライメント精度を考慮したデザインにする必要があったが、この実施形態の固体撮像装置１では、第１メタルパッド２７及び第２メタルパッド４７のサイズを同じにできるので、設計制約が少なくなる。
　また、この実施形態の固体撮像装置１では、導電性ポリマー５１の両終端を第１メタルパッド２７及び第２メタルパッド４７を構成する金属に結合可能な官能基５３にしてあるので、導電性ポリマー５１は、第１メタルパッド２７と第２メタルパッド４７とを電気的に接続することができる。
　また、この実施形態の固体撮像装置１では、鎖長の長い第１導電性ポリマー５１ａと鎖長が第２導電性ポリマー５１ａより短い第２導電性ポリマー５１ｂが混在しているので、半導体ウエハ面内及び半導体ウエハ間でリセス量ｈにばらつきがあったとしても、第１メタルパッド２７と第２メタルパッド４７とを電気的に接続することができる。
　なお、上述の実施形態では、固体撮像装置１の例として距離画像を生成するイメージセンサについて説明したが、固体撮像装置は２次元画像を生成するイメージセンサであっても良い。
　また、上述の実施形態では導電性ポリマー５１はフレキシブル性を有している場合について説明したが、フレキシブル性を有していなくても良い。その場合、導電性ポリマー５１の鎖長は、リセス量ｈと同程度の長さ、例えばリセス量ｈと同じ長さを有していればよい。
　また、上述の実施形態では、図１４のステップＳ０１において、固体撮像装置１において必要な電気伝導度に基づいて重合体の分子を選定する場合について説明したが、第１メタルパッド２７及び第２メタルパッド４７を形成する金属と電気伝導度が同等の分子を選定しても良い。
　また、上述の実施形態では、第１メタルパッド２７に導電性ポリマー膜５０の導電性ポリマー５１を配向する場合について説明したが、第２メタルパッド４７に導電性ポリマー膜５０の導電性ポリマー５１を配向しても良い。
　さらに、第１メタルパッド２７及び第２メタルパッド４７の両方に導電性ポリマー膜５０の導電性ポリマー５１を配向しても良い。その場合、第１半導体ウエハ６３と第２半導体ウエハ６４とを接触させると、第１メタルパッド２７に形成された導電性ポリマー５１の両終端の官能基５３の他方、すなわち第１メタルパッド２７に結合していない方の官能基５３は、第２メタルパッド４７に形成された複数の導電性ポリマー５１の隙間を通過して、第２メタルパッド４７と結合する。それは、導電性ポリマー５１は、ファンデワールス力で互いに引き寄せ合っているが結合していないので、その間に隙間があるからである。第２メタルパッド４７に形成された導電性ポリマー５１の両終端の官能基５３の他方、すなわち第２メタルパッド４７に結合していない方の官能基５３も、同様に、第１メタルパッド２７に形成された複数の導電性ポリマー５１の隙間を通過して、第１メタルパッド２７と結合する。
　また、上述の実施形態においては、第１半導体ウエハ６３と第２半導体ウエハ６４を貼り合わせるとは、第１半導体ウエハ６３と第２半導体ウエハ６４とを接触させて接合し、接合した状態でアニールすることとして説明したが、アニールを行わず、第１半導体ウエハ６３と第２半導体ウエハ６４とを接触させて接合するだけでも良い。
　また、上述の実施形態においては、第１層間絶縁膜２２の表面と第２層間絶縁膜４２の表面とが接合されている場合について説明したが、導電性ポリマー５１の官能基５３と第１メタルパッド２７及び第２メタルパッド４７との結合強度が高ければ、第１層間絶縁膜２２の表面と第２層間絶縁膜４２の表面とは接合されていなくても良い。
　≪固体撮像装置の実施例≫
　（実施例１）
　この実施例１において、固体撮像装置１の第１メタルパッド２７１及び第２メタルパッド４７１を構成する材料はＣｕであり、図２２Ａに示す第１メタルパッド２７１と第２メタルパッド４７１との間のリセス量ｈは、６.０ｎｍである。
　また、この実施例１において、図２２Ａ及び図２２Ｂに示す導電性ポリマー５１１の重合体５２１には、図２２Ｃに示すポリアセチレン（ＰＡ）を使用し、図２２Ａ及び図２２Ｂに示す官能基５３１にはＣｕと結合するＳＨを使用した。
　また、ポリアセチレンの分子の長さは、図２２Ｃに示すように、０．２５ｎｍである。この場合、重合度ｎの必要量は、ｎ＝６．０／０．２５＝２４より、２４となる。
　そして、図２２Ａに示すように、第１メタルパッド２７１と第２メタルパッド４７１との間に、複数の導電性ポリマー５１１を含む導電性ポリマー膜５０１が形成される。
　（実施例２）
　この実施例２において、固体撮像装置１の第１メタルパッド２７２及び第２メタルパッド４７２を構成する材料はＡｇであり、図２３Ａに示す第１メタルパッド２７２と第２メタルパッド４７２の間のリセス量ｈは、６.０ｎｍである。
　また、この実施例２において、図２３Ａ及び図２３Ｂに示す導電性ポリマー５１２の重合体５２２には、図２２Ｃに示すポリアセチレン（ＰＡ）を使用し、図２３Ａ及び図２３Ｂに示す官能基５３２にはＡｇと結合するＳＨ、ＳｅＨ及びＴｅＨのうちのいずれか１つを使用した。
　また、ポリアセチレンの分子の長さは、図２２Ｃに示すように、０．２５ｎｍである。この場合、重合度ｎの必要量は、ｎ＝６．０／０．２５＝２４より、２４となる。
　そして、図２３Ａに示すように、第１メタルパッド２７２と第２メタルパッド４７２との間に、複数の導電性ポリマー５１２を含む導電性ポリマー膜５０２が形成される。
　（実施例３）
　この実施例３において、固体撮像装置１の第１メタルパッド２７３及び第２メタルパッド４７３を構成する材料はＡｕであり、図２４Ａに示す第１メタルパッド２７３と第２メタルパッド４７３の間のリセス量ｈは、６.０ｎｍである。
　また、この実施例３において、図２４Ａ及び図２４Ｂに示す導電性ポリマー５１３の重合体５２３には、図２２Ｃに示すポリアセチレン（ＰＡ）を使用し、図２４Ａ及び図２４Ｂに示す官能基５３３にはＡｕと結合するＳＨ、ＳｅＨ、ＴｅＨ、ＮＣＯ、及びＳｉＨ３のうちのいずれか１つを使用した。
　また、ポリアセチレンの一分子の長さは、図２２Ｃに示すように、０．２５ｎｍである。この場合、重合度ｎの必要量は、ｎ＝６．０／０．２５＝２４より、２４となる。
　そして、図２４Ａに示すように、第１メタルパッド２７３と第２メタルパッド４７３との間に、複数の導電性ポリマー５１３を含む導電性ポリマー膜５０３が形成される。
　≪電子機器の構成例≫
　図２５に示すように、電子機器としての距離画像機器２０１は、光学系２０２、センサチップ２Ｘ、画像処理回路２０３、モニタ２０４、及びメモリ２０５を備えて構成される。距離画像機器２０１は、光源装置２１１から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
　光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）をセンサチップ２Ｘに導き、センサチップ２Ｘの受光面（センサ部）に結像させる。
　センサチップ２Ｘとしては、上述した実施形態の固体撮像装置１を搭載したセンサチップ２が適用され、センサチップ２Ｘから出力される受光信号（ＡＰＤ　ＯＵＴ）から求められる距離を示す距離信号が画像処理回路２０３に供給される。
　画像処理回路２０３は、センサチップ２Ｘから供給された距離信号に基づいて距離画像を構築する画像処理を行い、その画像処理により得られた距離画像（画像データ）は、モニタ２０４に供給されて表示されたり、メモリ２０５に供給されて記憶（記録）されたりする。
　このように構成された距離画像機器２０１では、上述したセンサチップ２を適用することで、安定性の高い画素３からの受光信号のみに基づいて被写体までの距離を演算し、精度の高い距離画像を生成することが可能となる。すなわち、距離画像機器２０１は、より正確な距離画像を取得することができる。
　≪イメージセンサの使用例≫
　上述したセンサチップ２（イメージセンサ）は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本技術は、以下のような構成としてもよい。
（１）
　第１半導体基体と、
　前記第１半導体基体と接合された第２半導体基体と、
　導電性ポリマーと、を備え、
　前記第１半導体基体は、
　光電変換を行う光電変換部が設けられた第１半導体層と、
　前記第１半導体層に積層された第１多層配線層と、
　前記第１多層配線層の、前記第１半導体層側の面と反対側の面に形成された第１メタルパッドと、を有し、
　前記第２半導体基体は、
　能動素子が設けられた第２半導体層と、
　前記第２半導体層に積層された第２多層配線層と、
　前記第２多層配線層の、前記第２半導体層側の面と反対側の面に形成された第２メタルパッドと、を有し、
　前記導電性ポリマーは、前記第１メタルパッドと前記第２メタルパッドとの間に介在し、前記第１メタルパッドと前記第２メタルパッドとを電気的に導通させる、
　固体撮像装置。
（２）
　前記導電性ポリマーは、その両終端に前記第１メタルパッド及び前記第２メタルパッドに結合する官能基を備える、上記（１）に記載の固体撮像装置。
（３）
　前記導電性ポリマーの鎖長は、前記第１メタルパッドの後退量と前記第２メタルパッドの後退量との合計であるリセス量以上の長さである、上記（１）または（２）に記載の固体撮像装置。
（４）
　前記導電性ポリマーは、第１鎖長を有する第１導電性ポリマーと、前記第１鎖長より短い第２鎖長を有する第２導電性ポリマーを含む、請求項１に記載の固体撮像装置。
（５）
　前記導電性ポリマーは、フレキシブル性を有する、上記（１）から（３）の何れかに記載の固体撮像装置。
（６）
　前記第１半導体基体の前記第１多層配線層の絶縁層は、前記第２半導体基体の前記第２多層配線層の絶縁層と貼り合わされている、上記（１）から（５）の何れかに記載の固体撮像装置。
（７）
　光電変換を行う光電変換部が設けられた第１半導体層、前記第１半導体層に積層された前記第１多層配線層、及び前記第１多層配線層の前記第１半導体層側とは反対側に設けられた第１メタルパッドを有する第１半導体基体と、能動素子が設けられた第２半導体層、前記第２半導体層に積層された第２多層配線層、及び前記第２多層配線層の前記第２半導体層側とは反対側に設けられた第２メタルパッドを有する第２半導体基体と、を準備し、
　前記第１メタルパッド及び前記第２メタルパッドのうち少なくとも何れか一方に導電性ポリマーを配向し、
　前記第１半導体基体の前記第１多層配線層と、前記第２半導体基体の前記第２多層配線層とを貼り合わせる、
　ことを含む固体撮像装置の製造方法。
（８）
　前記導電性ポリマーを配向する前に、前記導電性ポリマーがその両終端に備える官能基として、前記第１メタルパッド及び前記第２メタルパッドを構成する金属に結合可能な官能基を選定する、上記（７）に記載の固体撮像装置の製造方法。
（９）
　前記導電性ポリマーを配向する前に、前記導電性ポリマーの鎖長が前記第１メタルパッドの後退量と前記第２メタルパッドの後退量との合計であるリセス量以上の長さとなるように、前記導電性ポリマーを構成する分子の重合度を選定する、上記（７）または（８）に記載の固体撮像装置の製造方法。
（１０）
　第１半導体基体、前記第１半導体基体と接合された第２半導体基体、及び導電性ポリマーを備えた固体撮像装置と、
　前記固体撮像装置に被写体からの像光を結像させる光学系と、
　を備え、
　前記第１半導体基体は、
　光電変換を行う光電変換部が設けられた第１半導体層と、
　前記第１半導体層に積層された第１多層配線層と、
　前記第１多層配線層の、前記第１半導体層側の面と反対側の面に形成された第１メタルパッドと、を有し、
　前記第２半導体基体は、
　能動素子が設けられた第２半導体層と、
　前記第２半導体層に積層された第２多層配線層と、
　前記第２多層配線層の、前記第２半導体層側の面と反対側の面に形成された第２メタルパッドと、を有し、
　前記導電性ポリマーは、前記第１メタルパッドと前記第２メタルパッドとの間に介在し、前記第１メタルパッドと前記第２メタルパッドとを電気的に導通させる、
　電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１…固体撮像装置
　２…センサチップ
　１０…第１半導体基体
　１０ａ…画素形成領域
　１０ｂ…分離部
　１１…第１半導体層
　１２…電荷蓄積領域
　１３…ウエル領域
　１４…光吸収部
　１５…増倍部
　１５ａ…第１電極領域
　１５ｂ…第２電極領域
　１５ｃ…アバランシェ増倍領域
　１６…ｎ型の第１コンタクト領域
　１７…ｐ型の第２コンタクト領域
　２１…第１多層配線層
　２２…第１層間絶縁膜
　２３ａ、２３ｂ…コンタクト電極
　２４ａ…第１メタル配線
　２４ｂ…第２メタル配線
　２５ａ、２５ｂ…コンタクト電極
　２７、２７ａ、２７ｂ…第１メタルパッド
　２８、２８ａ、２８ｂ…開口
　３０…第２半導体基体
　３１…第２半導体層
　３２…ＭＯＳＦＥＴ
　３３…ゲート電極
　４１…第２多層配線層
　４２…第２層間絶縁膜
　４３…配線
　４４…電極パッド
　４５…コンタクト電極
　４７、４７ａ、４７ｂ…第２メタルパッド
　４８、４８ａ、４８ｂ…開口
　５０、５０１、５０２、５０３…導電性ポリマー膜
　５１、５１ａ、５１ｂ、５１ｃ、５１１、５１２、５１３…導電性ポリマー
　５２、５２１、５２２、５２３…重合体
　５３、５３１、５３２、５３３…官能基
　６０…半導体ウエハ
　６３…第１半導体ウエハ
　６４…第２半導体ウエハ
　７１…平坦化膜
　７２…マイクロレンズ層
　２０１…距離画像機器

Claims (10)

  1. 　第１半導体基体と、
    　前記第１半導体基体と接合された第２半導体基体と、
    　導電性ポリマーと、を備え、
    　前記第１半導体基体は、
    　光電変換を行う光電変換部が設けられた第１半導体層と、
    　前記第１半導体層に積層された第１多層配線層と、
    　前記第１多層配線層の、前記第１半導体層側の面とは反対側の面に形成された第１メタルパッドと、を有し、
    　前記第２半導体基体は、
    　能動素子が設けられた第２半導体層と、
    　前記第２半導体層に積層された第２多層配線層と、
    　前記第２多層配線層の、前記第２半導体層側の面と反対側の面に形成された第２メタルパッドと、を有し、
    　前記導電性ポリマーは、前記第１メタルパッドと前記第２メタルパッドとの間に介在し、前記第１メタルパッドと前記第２メタルパッドとを電気的に導通させる、
    　固体撮像装置。
  2. 　前記導電性ポリマーは、その両終端に前記第１メタルパッド及び前記第２メタルパッドに結合する官能基を備える、請求項１に記載の固体撮像装置。
  3. 　前記導電性ポリマーの鎖長は、前記第１メタルパッドの後退量と前記第２メタルパッドの後退量との合計であるリセス量以上の長さである、請求項１に記載の固体撮像装置。
  4. 　前記導電性ポリマーは、第１鎖長を有する第１導電性ポリマーと、前記第１鎖長より短い第２鎖長を有する第２導電性ポリマーを含む、請求項１に記載の固体撮像装置。
  5. 　前記導電性ポリマーは、フレキシブル性を有する、請求項１に記載の固体撮像装置。
  6. 　前記第１半導体基体の前記第１多層配線層の絶縁層は、前記第２半導体基体の前記第２多層配線層の絶縁層と貼り合わされている、請求項１に記載の固体撮像装置。
  7. 　光電変換を行う光電変換部が設けられた第１半導体層、前記第１半導体層に積層された第１多層配線層、及び前記第１多層配線層の前記第１半導体層側とは反対側に設けられた第１メタルパッドを有する第１半導体基体と、
    　能動素子が設けられた第２半導体層、前記第２半導体層に積層された第２多層配線層、及び前記第２多層配線層の前記第２半導体層側とは反対側に設けられた第２メタルパッドを有する第２半導体基体と、を準備し、
    　前記第１メタルパッド及び前記第２メタルパッドのうち少なくとも何れか一方に導電性ポリマーを配向し、
    　前記第１半導体基体の前記第１多層配線層と、前記第２半導体基体の前記第２多層配線層とを貼り合わせる、
    　ことを含む固体撮像装置の製造方法。
  8. 　前記導電性ポリマーを配向する前に、前記導電性ポリマーが前記導電性ポリマーの両終端に備える官能基として、前記第１メタルパッド及び前記第２メタルパッドを構成する金属に結合可能な官能基を選定する、請求項７に記載の固体撮像装置の製造方法。
  9. 　前記導電性ポリマーを配向する前に、前記導電性ポリマーの鎖長が前記第１メタルパッドの後退量と前記第２メタルパッドの後退量との合計であるリセス量以上の長さとなるように、前記導電性ポリマーを構成する分子の重合度を選定する、請求項７に記載の固体撮像装置の製造方法。
  10. 　第１半導体基体、前記第１半導体基体と接合された第２半導体基体、及び導電性ポリマーを備えた固体撮像装置と、
    　前記固体撮像装置に被写体からの像光を結像させる光学系と、
    　を備え、
    　前記第１半導体基体は、
    　光電変換を行う光電変換部が設けられた第１半導体層と、
    　前記第１半導体層に積層された第１多層配線層と、
    　前記第１多層配線層の、前記第１半導体層側の面と反対側の面に形成された第１メタルパッドと、を有し、
    　前記第２半導体基体は、
    　能動素子が設けられた第２半導体層と、
    　前記第２半導体層に積層された第２多層配線層と、
    　前記第２多層配線層の、前記第２半導体層側の面とは反対側の面に形成された第２メタルパッドと、を有し、
    　前記導電性ポリマーは、前記第１メタルパッドと前記第２メタルパッドとの間に介在し、前記第１メタルパッドと前記第２メタルパッドとを電気的に導通させる、
    　電子機器。
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