WO2021259915A1 - Digital audio processing system - Google Patents

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WO2021259915A1
WO2021259915A1 PCT/EP2021/066957 EP2021066957W WO2021259915A1 WO 2021259915 A1 WO2021259915 A1 WO 2021259915A1 EP 2021066957 W EP2021066957 W EP 2021066957W WO 2021259915 A1 WO2021259915 A1 WO 2021259915A1
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WO
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elementary
input
output
digital
chain
Prior art date
Application number
PCT/EP2021/066957
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French (fr)
Inventor
Alexandre Huffenus
Nicholas Peter Sedcole
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Devialet
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    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step

Definitions

  • the present invention relates to an audio processing chain, of the type comprising:
  • - a processing unit receiving as input the digital audio signal to be processed and suitable for providing audio processing
  • the headset has one or more microphones making it possible to detect ambient noise as well as an audio processing chain for the signals obtained by the microphone or microphones.
  • This chain is suitable for producing an anti-noise signal returned to the user through the electro-acoustic transducers of the headphones.
  • the superposition of the ambient noise and of the noise-canceling signal diffused by the electro-acoustic transducers leads to a cancellation or at the very least a reduction of the noise perceived by the wearer of the helmet.
  • the processing chain commonly includes at the output of the microphone an SD type analog-to-digital converter leading to one-bit digitization of the sound picked up by the microphone.
  • a low-pass filter is provided at the output of the analog-to-digital converter to convert the signal initially encoded on one bit into a multibit signal, of sixteen bits for example.
  • the signal, encoded on sixteen bits is sent to a computer, such as a DSP which implements a sixteen-bit processing algorithm making it possible to generate the noise-canceling signal.
  • a computer such as a DSP which implements a sixteen-bit processing algorithm making it possible to generate the noise-canceling signal.
  • the signal is filtered again and then introduced into a digital-analog converter in order to produce a signal which, after amplification, is applied to the electro-acoustic transducers of the headphones.
  • the conversion system formed by the low-pass filter necessary to ensure a conversion of the signals into sixteen bits, is a source of latency which represents of the order of 50% of the processing time of the entire processing chain. In applications such as noise reduction, it is necessary that the processing times be as short as possible, otherwise the efficiency of the noise reduction system is reduced.
  • the aim of the invention is to provide a chain for processing an audio signal having a low latency time.
  • the invention relates to an audio processing chain of the aforementioned type, characterized in that the processing unit comprises:
  • each elementary processing module comprising a network of arithmetic operators and, at the output of the network, an elementary SD modulator for reducing the coding to less than 6 bits;
  • the processing chain has one or more of the following characteristics:
  • It includes at least one SD type upstream analog-to-digital converter, the output of which is connected to the digital input through the communication network;
  • each elementary processing module has 1-bit input and 1-bit output
  • the processing unit comprises several elementary processing modules which all have the same structure
  • each elementary processing module is a recursive linear filter of order n with n32; each elementary processing module comprises a feedback loop connecting the output of the elementary modulator SD for lowering the coding to less than 6 bits to at least one point of the network of arithmetic operators of the elementary processing module;
  • the feedback loop is formed by the communication network encoded on the reduced number of bits
  • each network of arithmetic operators comprises, from the input, n branches each comprising a multiplier and a chain of n summators connected in series with interposition downstream of each summator of an integrator, the output of each multiplier being connected to a input of a summator, the output of the chain being connected through a multiplier to an input of a final summator, another input of which is connected to the input of the network of arithmetic operators through a multiplier, the output of the arithmetic operator network being formed at the output of the final adder;
  • each network of arithmetic operators comprises, connected to the feedback loop, n branches each comprising a multiplier, the output of each of the multipliers being connected to an input of an adder;
  • the chain of n summers comprises between the summers means for interrupting the chain of summers and means for selective connection of the elementary modulator SD in the chain of summers;
  • the arithmetic operator networks comprise elementary arithmetic modules and the arithmetic operator networks comprise, on the one hand, means for selective connection of the elementary arithmetic modules to each other, to the communication network and to the elementary modulators SD and, d 'on the other hand, means for controlling selective connection means as a function of a predetermined connection diagram;
  • the communication network coded on the reduced number of bits comprises a front bus and a rear bus, the front bus being connected to the digital input and the rear bus being connected to the elementary modulators SD, each elementary arithmetic module comprising elementary inputs connected to the front and rear buses;
  • the processing chain is suitable for implementing an algorithm for defining an anti-noise at the output from a noise received at the input;
  • the invention further comprises a noise reduction system comprising a processing chain as above, at least one microphone at the input of the processing chain and at least one electro-acoustic transducer at the output of the processing chain.
  • Figure 1 is a schematic view of a noise reduction system according to the invention.
  • Figure 2 is a schematic view of an elementary processing module of the noise reduction system of Figure 1;
  • Figure 3 is a schematic view of a signal addition module forming part of the noise reduction system of Figure 1.
  • Figure 4 is a view identical to that of Figure 2 of an alternative embodiment of an elementary processing module
  • Figure 5 is a schematic view of one embodiment of the noise reduction system of Figure 1;
  • Figure 6 is a schematic view of an elementary arithmetic module forming part of an elementary processing module as illustrated in Figures 2 and 4;
  • Figure 7 is a schematic view of an embodiment of a processing unit forming part of the noise reduction system of Figure 1.
  • the system 10 illustrated in FIG. 1 is a noise reduction system integrated into an audio headset.
  • It comprises one or more microphones 12 connected to a processing chain 14, the output of which is connected through an amplifier 15 to one or more electro-acoustic transducers 16 of the headphones.
  • a single microphone and a single electro-acoustic transducer will be considered in the description.
  • the headphones have an input 18 for a digital audio signal produced by an audio source 18A, and in particular a musical signal suitable for being reproduced by the transducers 16 of the headphones.
  • the processing chain 14 firstly comprises, for each microphone 12, an analog-to-digital converter 20 of the SD type, connected to the output of the or each microphone.
  • Each converter 20 is able to supply, at its output, a digital audio signal to be processed encoded on a reduced number of bits and in particular a number of bits less than six.
  • the coding is carried out on one bit.
  • the output of the or each analog-to-digital converter 20 is connected to an input 24 of a processing unit 26 for the digital audio signal to be processed.
  • the processing block 26 is suitable for ensuring processing on one bit of the signal to be processed.
  • the output denoted 27 of the processing unit is connected to the input of a digital-analog converter 28 of the SD type suitable for producing an analog signal addressed to the amplifier 15 to which the electro-acoustic transducer (s) 16 of the audio headset are connected. .
  • the processing unit 26 comprises at least two elementary processing modules 32A, ... 32N with input and output on one bit. Two modules 32A and 32N are illustrated in FIG. 1, but in practice their number is much greater.
  • Each elementary processing module 32A, ... 32N comprises a network 34 of arithmetic operators and, at the output of the network 34, an elementary modulator 36 of the SD type for lowering the coding to one bit.
  • each elementary processing module 32A, ... 32N is connected to the input of one or more other elementary processing modules of the processing unit 26 or to the digital output 27.
  • each elementary processing module 32A, ... 32N is also connected to a statistical module 37 suitable for analyzing the characteristics of the signal.
  • the input 18 is connected to an adder 38 through an SD modulator denoted 39, suitable for ensuring a reduction in the number of coding bits, by converting a multibit signal at its input into a signal coded on one bit.
  • the adder 38 is interposed in the chain formed of the elementary processing modules 32A, ... 32N or placed at the start of the latter.
  • the adder is suitable for ensuring the digital superposition of the digital audio signal coming from the input 18 with the digital audio signal output from an elementary processing module 32A, ... 32N, or from the input 24, these two signals being encoded on one bit. Its structure will be described later.
  • the elementary processing modules 32A, ... 32N are of identical structures and differ only by coefficients such as will be described later.
  • each elementary processing module 32A, ... 32N is a recursive linear filter of order n with n integer greater than or equal to 2.
  • each elementary processing module 32A, ... 32N is a recursive linear filter of order 2 sometimes referred to as bi-quad in English.
  • FIG. 2 An exemplary embodiment of such a bi-quad filter is illustrated in FIG. 2, where one finds in FIG. 2 the network of arithmetic operators 34 and, at the output, the modulator
  • the network 34 comprises an elementary input for a signal u received from the input 24 for the first elementary processing module 32A and from the output of the preceding elementary processing module for the following elementary processing modules.
  • the network of arithmetic operators 34 comprises, from the elementary input, two branches 42A, 42B each comprising a multiplier 44A, 44B adapted to ensure a multiplication of the bit received at the input by a coefficient bi and b2 respectively.
  • the multiplier coefficients b1 and b2 are coded over several bits, so that the output of the multipliers which are nodes internal to the network 34 are multibit signals. Since the input signal to the multiplier is only -1 or +1, the multiplication is no more complex to achieve than a multiplexer.
  • b1 and b2 are powers of 2.
  • the network of arithmetic operators 34 further comprises a chain of two summers 46A, 46B connected in series with interposition at the output of each adder of an integrator 48A, 48B.
  • each multiplier 44A, 44B is connected to an input of an adder 46A, 46B.
  • the output of the chain is connected through a multiplier 50 suitable for ensuring a multiplication by a coefficient c to an input of a final adder 52, another input of which is connected to the elementary input to receive the signal u through a multiplier 54 suitable for ensuring the multiplication by a coefficient d.
  • the output of the final adder 52 forms the output of the arithmetic operator network 34 and is connected to the input of the SD modulator 36.
  • the coefficient c is advantageously chosen equal to the power of 2, so that, once again, the multiplication is not complex than a multiplexer.
  • the SD modulator 36 is suitable for ensuring a reduction in the number of coding bits, converting a multibit signal at its input into a signal coded on one bit.
  • the output of the SD modulator 36 is connected by a feedback loop 56 to at least one point of the arithmetic operator network 34 to reintroduce the digital output signal encoded on one bit.
  • the feedback loop 56 is connected to the adder 46A, 46B of the chain of summers through multipliers 58A, 58B suitable for ensuring a multiplication by a coefficient a1 and a2 respectively.
  • Each of the multipliers 44A, 44B, 50, 54, 58A and 58B is connected to a control unit 60 ensuring the parameterization of the multiplying coefficient.
  • the multipliers of all the elementary processing modules are connected to the same control unit 60.
  • the multibit signal obtained at the output of the adder 52 is transformed into a signal coded on one bit by the SD module 36, thus ensuring the coding of the signal on only one bit at the input of the next elementary processing module, or even at the output of the processing unit 26 when the elementary processing module is the last in the chain.
  • the signal is encoded on one bit and between each processing module, the signal is again encoded on one bit even if temporarily, the information is encoded on a greater number of bits during processing in the arithmetic operator network 34 of an elementary processing module.
  • the adder 38 comprising an input for a signal u1 from the converter 20 and an input for a signal u2 from the input 18 for receiving an audio signal.
  • the adder 38 has the same structure as the elementary processing modules 32A, ... 32N and in particular here is formed from the same components as the two-quad filter 32A.
  • the components are arranged in a similar way, but certain components or links are deactivated by programming means. These components or links have been crossed out in FIG. 3 by a cross.
  • the adder comprises the chain of integrators and summers 46A, 46B, 48A, 48B. Integrators being transformed by programming into simple registers that do not integrate.
  • the multiplier 50 as well as the SD modulator 36 are maintained at the output of the chain of summers and integrators.
  • the inputs receiving the signals u1 and u2 are connected to the summers 46B and 46A respectively through the multipliers 44A, 44B.
  • the output of adder 38 is formed at the output of SD modulator 36. It will be understood that such an adder 38 makes it possible to add the signals u1 and u2 coded on one bit each previously multiplied by a coefficient b2 and b1. The multibit signal obtained at the output of the multiplier 50 is then re-modulated into a one-bit signal by the SD modulator 36.
  • the processing chain 26 described here is programmed, by choosing the coefficients of each of the arithmetic operator networks to implement one or more noise reduction algorithms.
  • the processing chain 14 is reconfigured on demand, in order to modify the noise reduction algorithm implemented by modifying the multiplicative parameters, some of them being able to be set to zero.
  • the modification of the noise reduction processing algorithm is performed automatically, for example depending on the external noise conditions to optimize the algorithm used for the type of noise that can be processed.
  • Using a one-bit input / output processing block that does most of the processing on a reduced number of bits before recoding to one-bit can reduce processing time. No latency results from using a low pass filter to encode the signal into sixteen bits.
  • the elementary processing module 32A comprises a chain of summers comprising k summators and k integrators downstream of each summator, that is to say, that it additionally comprises summators 46A , 46B and integrators 48A, 48B, summers 46C to 46K and integrators 48C to 48K.
  • additional branches 42C to 42N each provided with a multiplier 44C to 44K of coefficient b3 to b k connect the input receiving the signal u to the summers 46C to 46K.
  • the output 4 of the SD modulator 36 is connected to the summers 46C to 46K by multipliers 58C to 58N with coefficients a3 to a k respectively.
  • the processing block 26 comprises a communication network 75 with coding on the reduced number of bits less than 6 and in particular advantageously coding on 1 bit.
  • Each microphone 12, each electro-acoustic transducer 16 and the audio source 18 are each connected to the network 75 through the analog-to-digital converter 20, an SD modulator 39 and the digital-to-analog converter 28.
  • Each of the elementary processing modules 32A, 32B ... 32 N is also connected to the network 75.
  • the inputs of the arithmetic operator networks 34 are connected to the network 75 to receive the bits to be processed by the multipliers 44A - 44K and 58A-58K.
  • the outputs of the elementary SD modulators 36 are connected to this same network 75 to address the output bits at the input of a network of arithmetic operators 34 of the same elementary processing module or of another elementary processing module or again to digital output 27.
  • multibit links 77 directly connect the arithmetic operator networks 34 of different elementary processing modules 32A-32 N to one another.
  • the digital signal is encoded on a high number of bits greater than the reduced number of bits.
  • the high number of bits is greater than or equal to 8.
  • These multibit links 77 make it possible to combine the arithmetic operator networks 34 of different elementary processing modules 32A-32 N with a single elementary modulator SD 36, so as for example to create a filter of a higher order than that possible with a elementary processing module 32A-32 N.
  • FIG 6 is illustrated an elementary arithmetic module 70 entering into the composition of a filter as illustrated in Figures 2 and 4 and more generally in a real arrangement as illustrated in Figures 1, 5 and 7.
  • This elementary arithmetic module comprises an adder 46A, the output of which is connected to an integrator 48A. At the output of adder 46A is provided an arithmetic shift module 78 capable of ensuring a multiplication by a power of 2 and providing when necessary the role of multiplier 50, the coefficient then being the power of 2.
  • adder 46A The other two inputs of adder 46A are connected to elementary inputs for signals u and v through multipliers 44A and 58A ensuring a multiplication by a coefficient b and a respectively.
  • adder 46 On yet another input of adder 46 is connected the output of a selection member 79 receiving as input under the control of the module 60 a zero bit or a bit received from another elementary arithmetic module 70 placed downstream thus making it possible to reconstitute a chain of summers and integrators as present in the filters of figures 2 and 4.
  • multipliers 44A and 58A are controlled by the control unit 60.
  • a processing unit 26 comprising five elementary processing modules 32A, 32B, 32C, 32D, 32E successively connected in series.
  • Each elementary processing module 32A, 32B, 32C, 32D, 32E comprises two elementary arithmetic modules 70 as illustrated in FIG. 6 connected together and together forming a network of arithmetic operators 34. It further comprises an elementary SD converter 36 output.
  • the output of an elementary arithmetic module 70 is connected to an input of the selection member 79 of the downstream elementary arithmetic module 70 by a multibit link 80.
  • the output of the downstream elementary arithmetic module 70 is connected to the input of the upstream elementary arithmetic module 70 of another elementary processing module 32 through a multi-bit link 77 shown opposite FIG. 5 and visible between the elementary processing modules 32A - 32E in Figure 7.
  • the communication network 75 includes a front bus 82 and a rear bus 84.
  • the front bus is connected to input 24 and to audio source 18A through the modulator
  • the rear bus 84 forms the return loop 56 for each elementary processing module, being connected to the outputs of the SD modulators 36.
  • the elementary inputs for the signals u and v of the elementary arithmetic modules 70 are each connected respectively to the front bus 82 and to the rear bus 84 by a controlled selector 86. These selectors 86 are controlled by the control unit 60. These selectors ensure selectively transmitting a zero bit or a bit received from the bus to which it is connected according to its command.
  • the outputs of the elementary arithmetic modules 70 are connected to a selector 88 controlled from the control unit 60 and the output of which is connected to an adder corresponding to the adder 52.
  • One of the inputs of the adder 52 is connected by the multiplier 54 to one of the inputs of the elementary arithmetic module connected to the front bus 82.
  • the output of adder 52 is as in the embodiments of Figures 2 and 4 connected to the input of elementary modulator SD 36.
  • the multiplier 54 is suitable for ensuring a multiplication by a coefficient + d or - d under the control of the control unit 60.
  • the output of the elementary SD modulator 36 is connected to the rear bus 84 as well as to the front bus 82.
  • a processing chain structure comprising a multiplicity of elementary processing modules of the same structure, themselves formed of identical arithmetic elementary modules, each of the connections and the multiplicative coefficients being configurable from the control unit 60, it is possible to easily define, from a single physical structure, noise reduction algorithms, most of the processing of which is carried out on one bit.
  • the input signals of each of the elementary processing modules being coded on one bit and the output signals of these same successive elementary processing modules themselves being coded on one bit, the latency times of the processing chain are very reduced.
  • the presence of a 1-bit 75 communication network enables fast and simple end-to-end processing.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)

Abstract

The audio processing system comprises: - a digital input for a digital audio signal to be processed, encoded over a reduced number of bits fewer than 6, - a processing unit receiving, as input, the digital audio signal to be processed, and - a digital output for a processed digital audio signal. The processing unit comprises: - at least two elementary processing modules with input encoded over the reduced number of bits (32A,... 32N), each elementary module (32A,... 32N) comprising an array (34) of arithmetic operators and, at the output of the network (34), an elementary ΣΔ modulator (36) truncating the encoding to fewer than 6 bits; - a communication network (75), to which the digital input, the digital output and the elementary modules (32A,... 32N) are connected; and - at least one multi-bit link (77) with encoding over a high number of bits higher than the reduced number of bits, connecting at least two arrays (34) of arithmetic operators.

Description

TITRE : Chaîne numérique de traitement audio TITLE: Digital audio processing chain
La présente invention concerne une chaîne de traitement audio, du type comportant :The present invention relates to an audio processing chain, of the type comprising:
- au moins une entrée numérique pour un signal numérique audio à traiter, codé sur un nombre réduit de bits inférieur à 6, - at least one digital input for a digital audio signal to be processed, encoded on a reduced number of bits less than 6,
- un bloc de traitement recevant en entrée le signal numérique audio à traiter et propre à assurer un traitement audio, et - a processing unit receiving as input the digital audio signal to be processed and suitable for providing audio processing, and
- une sortie numérique pour un signal numérique audio traité. - a digital output for a processed digital audio signal.
On connaît des casques de restitution audio comportant un système de réduction de bruit permettant d’annuler les bruits ambiants pour l’utilisateur du casque. There are known audio reproduction headsets comprising a noise reduction system making it possible to cancel ambient noise for the user of the headset.
A cet effet, le casque comporte un ou plusieurs microphones permettant de détecter les bruits ambiants ainsi qu’une chaîne de traitement audio des signaux obtenus par le ou les microphones. Cette chaîne est propre à produire un signal antibruit restitué à l’utilisateur au travers des transducteurs électro-acoustiques du casque. To this end, the headset has one or more microphones making it possible to detect ambient noise as well as an audio processing chain for the signals obtained by the microphone or microphones. This chain is suitable for producing an anti-noise signal returned to the user through the electro-acoustic transducers of the headphones.
La superposition du bruit ambiant et du signal antibruit diffusé par les transducteurs électro-acoustiques conduit à une annulation ou à tout le moins une réduction du bruit perçu par le porteur du casque. The superposition of the ambient noise and of the noise-canceling signal diffused by the electro-acoustic transducers leads to a cancellation or at the very least a reduction of the noise perceived by the wearer of the helmet.
Dans l’état de la technique, la chaîne de traitement comporte couramment en sortie du microphone un convertisseur analogique-numérique de type SD conduisant à une numérisation en un bit du son capté par le microphone. In the state of the art, the processing chain commonly includes at the output of the microphone an SD type analog-to-digital converter leading to one-bit digitization of the sound picked up by the microphone.
Un filtre passe-bas est prévu en sortie du convertisseur analogique-numérique pour assurer une conversion du signal initialement codé sur un bit en un signal multibit, de seize bits par exemple. A low-pass filter is provided at the output of the analog-to-digital converter to convert the signal initially encoded on one bit into a multibit signal, of sixteen bits for example.
Après décimation en sortie du filtre passe-bas, le signal, codé sur seize bits est adressé à un calculateur, tel qu’un DSP qui met en œuvre un algorithme de traitement sur seize bits permettant d’engendrer le signal antibruit. After decimation at the output of the low-pass filter, the signal, encoded on sixteen bits is sent to a computer, such as a DSP which implements a sixteen-bit processing algorithm making it possible to generate the noise-canceling signal.
En sortie du calculateur, le signal est à nouveau filtré puis introduit dans un convertisseur numérique-analogique afin de produire un signal qui après amplification, est appliqué aux transducteurs électro-acoustiques du casque. At the output of the computer, the signal is filtered again and then introduced into a digital-analog converter in order to produce a signal which, after amplification, is applied to the electro-acoustic transducers of the headphones.
Le système de conversion formé du filtre passe-bas, nécessaire pour assurer une conversion des signaux en seize bits est une source de latence qui représente de l’ordre de 50% du temps de traitement de l’ensemble de la chaîne de traitement. Dans des applications telles que la réduction de bruit, il est nécessaire que les temps de traitement soient aussi réduits que possible sans quoi l’efficacité du système de réduction de bruit se trouve amoindrie. The conversion system formed by the low-pass filter, necessary to ensure a conversion of the signals into sixteen bits, is a source of latency which represents of the order of 50% of the processing time of the entire processing chain. In applications such as noise reduction, it is necessary that the processing times be as short as possible, otherwise the efficiency of the noise reduction system is reduced.
L’invention a pour but de proposer une chaîne de traitement d’un signal audio ayant un faible temps de latence. The aim of the invention is to provide a chain for processing an audio signal having a low latency time.
A cet effet, l’invention a pour objet une chaîne de traitement audio du type précité, caractérisée en ce le bloc de traitement comporte : To this end, the invention relates to an audio processing chain of the aforementioned type, characterized in that the processing unit comprises:
- au moins deux modules élémentaires de traitement à entrée sur le nombre réduit de bits, chaque module élémentaire de traitement comportant un réseau d’opérateurs arithmétiques et, en sortie du réseau un modulateur élémentaire SD d’abaissement du codage sur moins de 6 bits ; - at least two elementary processing modules with input on the reduced number of bits, each elementary processing module comprising a network of arithmetic operators and, at the output of the network, an elementary SD modulator for reducing the coding to less than 6 bits;
- un réseau de communication codé sur le nombre de bits réduits, auquel sont connectés l’entrée numérique, la sortie numérique et les modules élémentaires de traitement ; et - a communication network coded on the reduced number of bits, to which the digital input, the digital output and the elementary processing modules are connected; and
- au moins une liaison multi-bit avec un codage sur un nombre élevé de bits supérieur au nombre réduit de bits, reliant au moins deux réseaux d’opérateurs arithmétiques de deux modules élémentaires de traitement. - at least one multi-bit link with coding on a high number of bits greater than the reduced number of bits, connecting at least two arithmetic operator networks of two elementary processing modules.
Suivant des modes particuliers de réalisation, la chaîne de traitement comporte l’une ou plusieurs des caractéristiques suivantes : According to particular embodiments, the processing chain has one or more of the following characteristics:
- elle comporte au moins un convertisseur analogique-numérique amont de type SD dont la sortie est reliée à l’entrée numérique au travers du réseau de communication ; - It includes at least one SD type upstream analog-to-digital converter, the output of which is connected to the digital input through the communication network;
- elle comporte une entrée pour un signal audio numérique à reproduire reliée à au moins un module élémentaire de traitement au travers du réseau de communication ; it comprises an input for a digital audio signal to be reproduced linked to at least one elementary processing module through the communication network;
- elle comporte un convertisseur numérique-analogique aval de type SD dont l’entrée est reliée à la sortie numérique ; - it includes a downstream digital-to-analog converter of the SD type, the input of which is connected to the digital output;
- elle comporte un module statistique relié aux sorties des modules élémentaires de traitement ; it comprises a statistical module linked to the outputs of the elementary processing modules;
- chaque module élémentaire de traitement est à entrée sur 1 bit et à sortie sur 1 bit ; - each elementary processing module has 1-bit input and 1-bit output;
- le bloc de traitement comporte plusieurs modules élémentaires de traitement qui ont tous la même structure ; the processing unit comprises several elementary processing modules which all have the same structure;
- le ou chaque module élémentaire de traitement est un filtre linéaire récursif d’ordre n avec n³2 ; - chaque module élémentaire de traitement comporte une boucle de retour reliant la sortie du modulateur élémentaire SD d’abaissement du codage sur moins de 6 bits à au moins un point du réseau d’opérateurs arithmétiques du module élémentaire de traitement ; the or each elementary processing module is a recursive linear filter of order n with n³2; each elementary processing module comprises a feedback loop connecting the output of the elementary modulator SD for lowering the coding to less than 6 bits to at least one point of the network of arithmetic operators of the elementary processing module;
- la boucle de retour est formée par le réseau de communication codé sur le nombre réduit de bits ; - the feedback loop is formed by the communication network encoded on the reduced number of bits;
- chaque réseau d’opérateurs arithmétiques comporte, depuis l’entrée, n branches comportant chacune un multiplicateur et une chaîne de n sommateurs reliés en série avec interposition en aval de chaque sommateur d’un intégrateur, la sortie de chaque multiplicateur étant reliée à une entrée d’un sommateur, la sortie de la chaîne étant reliée au travers d’un multiplicateur à une entrée d’un sommateur final dont une autre entrée est connectée à l’entrée du réseau d’opérateurs arithmétiques au travers d’un multiplicateur, la sortie du réseau d’opérateurs arithmétiques étant formée en sortie du sommateur final ; - each network of arithmetic operators comprises, from the input, n branches each comprising a multiplier and a chain of n summators connected in series with interposition downstream of each summator of an integrator, the output of each multiplier being connected to a input of a summator, the output of the chain being connected through a multiplier to an input of a final summator, another input of which is connected to the input of the network of arithmetic operators through a multiplier, the output of the arithmetic operator network being formed at the output of the final adder;
- chaque réseau d’opérateurs arithmétiques comporte, reliée à la boucle de retour, n branches comportant chacune un multiplicateur, la sortie de chacun des multiplicateurs étant reliée à une entrée d’un sommateur ; - each network of arithmetic operators comprises, connected to the feedback loop, n branches each comprising a multiplier, the output of each of the multipliers being connected to an input of an adder;
- elle comporte des moyens de modification des coefficients multiplicatifs des multiplicateurs ; - It comprises means for modifying the multiplicative coefficients of the multipliers;
- la chaîne de n sommateurs comporte entre les sommateurs des moyens d’interruption de la chaîne de sommateurs et des moyens de connexion sélective du modulateur élémentaire SD dans la chaîne de sommateurs ; - the chain of n summers comprises between the summers means for interrupting the chain of summers and means for selective connection of the elementary modulator SD in the chain of summers;
- les réseaux d’opérateurs arithmétiques comportent des modules élémentaires arithmétiques et les réseaux d’opérateurs arithmétiques comportent, d’une part, des moyens de connexion sélective des modules élémentaires arithmétiques entre eux, au réseau de communication et aux modulateurs élémentaires SD et, d’autre part, des moyens de commande des moyens de connexion sélective en fonction d’un schéma de connexion prédéterminé ; - the arithmetic operator networks comprise elementary arithmetic modules and the arithmetic operator networks comprise, on the one hand, means for selective connection of the elementary arithmetic modules to each other, to the communication network and to the elementary modulators SD and, d 'on the other hand, means for controlling selective connection means as a function of a predetermined connection diagram;
- le réseau de communication codé sur le nombre réduit de bit comporte un bus avant et un bus arrière, le bus avant étant relié à l’entrée numérique et le bus arrière étant relié aux modulateurs élémentaires SD, chaque module élémentaire arithmétique comportant des entrées élémentaires reliées aux bus avant et au bus arrière ; - the communication network coded on the reduced number of bits comprises a front bus and a rear bus, the front bus being connected to the digital input and the rear bus being connected to the elementary modulators SD, each elementary arithmetic module comprising elementary inputs connected to the front and rear buses;
- la chaîne de traitement est propre à mettre en œuvre un algorithme de définition d’un anti-bruit en sortie à partir d’un bruit reçu en entrée ; - the processing chain is suitable for implementing an algorithm for defining an anti-noise at the output from a noise received at the input;
L’invention comporte en outre un système de réduction de bruit comportant une chaîne de traitement telle que ci-dessus, au moins un microphone en entrée de la chaîne de traitement et au moins un transducteur électro-acoustique en sortie de la chaîne de traitement. L’invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d’exemple et faite en référence aux dessins sur lesquels : The invention further comprises a noise reduction system comprising a processing chain as above, at least one microphone at the input of the processing chain and at least one electro-acoustic transducer at the output of the processing chain. The invention will be better understood on reading the description which follows, given solely by way of example and made with reference to the drawings in which:
- [Fig 1] la figure 1 est une vue schématique d’un système de réduction de bruit selon l’invention ; - [Fig 1] Figure 1 is a schematic view of a noise reduction system according to the invention;
- [Fig 2] la figure 2 est une vue schématique d’un module élémentaire de traitement du système de réduction de bruit de la figure 1 ; - [Fig 2] Figure 2 is a schematic view of an elementary processing module of the noise reduction system of Figure 1;
- [Fig 3] la figure 3 est une vue schématique d’un module d’addition de signaux entrant dans la composition du système de réduction de bruit de la figure 1 . - [Fig 3] Figure 3 is a schematic view of a signal addition module forming part of the noise reduction system of Figure 1.
- [Fig 4] la figure 4 est une vue identique à celle de la figure 2 d’une variante de réalisation d’un module élémentaire de traitement ; - [Fig 4] Figure 4 is a view identical to that of Figure 2 of an alternative embodiment of an elementary processing module;
- [Fig 5] la figure 5 est une vue schématique d’un mode de réalisation du système de réduction de bruit de la figure 1 ; - [Fig 5] Figure 5 is a schematic view of one embodiment of the noise reduction system of Figure 1;
- [Fig 6] la figure 6 est une vue schématique d’un module arithmétique élémentaire entrant dans la constitution d’un module élémentaire de traitement tel qu’illustré sur les figures 2 et 4 ; et - [Fig 6] Figure 6 is a schematic view of an elementary arithmetic module forming part of an elementary processing module as illustrated in Figures 2 and 4; and
- [Fig 7] la figure 7 est une vue schématique d’un mode de réalisation d’un bloc de traitement entrant dans la composition du système de réduction de bruit de la figure 1 . - [Fig 7] Figure 7 is a schematic view of an embodiment of a processing unit forming part of the noise reduction system of Figure 1.
Le système 10 illustré sur la figure 1 est un système de réduction de bruit intégré dans un casque audio. The system 10 illustrated in FIG. 1 is a noise reduction system integrated into an audio headset.
Il comporte un ou plusieurs microphones 12 reliés à une chaîne de traitement 14 dont la sortie est reliée au travers d’un amplificateur 15 à un ou plusieurs transducteurs électro-acoustiques 16 du casque. Dans la suite, un unique microphone et un unique transducteur électro-acoustique seront considérés dans la description. It comprises one or more microphones 12 connected to a processing chain 14, the output of which is connected through an amplifier 15 to one or more electro-acoustic transducers 16 of the headphones. In the following, a single microphone and a single electro-acoustic transducer will be considered in the description.
En outre, le casque comporte une entrée 18 pour un signal audio numérique produit par une source audio 18A, et notamment un signal musical propre à être reproduit par les transducteurs 16 du casque. In addition, the headphones have an input 18 for a digital audio signal produced by an audio source 18A, and in particular a musical signal suitable for being reproduced by the transducers 16 of the headphones.
La chaîne de traitement 14 comporte d’abord, pour chaque microphone 12, un convertisseur analogique-numérique 20 de type SD, relié en sortie du ou de chaque microphone. Chaque convertisseur 20 est propre à fournir, à sa sortie, un signal numérique audio à traiter codé sur un nombre réduit de bits et notamment un nombre de bits inférieur à six. Avantageusement, le codage s’effectue sur un bit. The processing chain 14 firstly comprises, for each microphone 12, an analog-to-digital converter 20 of the SD type, connected to the output of the or each microphone. Each converter 20 is able to supply, at its output, a digital audio signal to be processed encoded on a reduced number of bits and in particular a number of bits less than six. Advantageously, the coding is carried out on one bit.
La sortie du ou de chaque convertisseur analogique numérique 20 est reliée à une entrée 24 d’un bloc de traitement 26 pour le signal numérique audio à traiter. The output of the or each analog-to-digital converter 20 is connected to an input 24 of a processing unit 26 for the digital audio signal to be processed.
Le bloc de traitement 26 est propre à assurer un traitement sur un bit du signal à traiter. La sortie notée 27 du bloc de traitement est reliée à l’entrée d’un convertisseur numérique-analogique 28 de type SD propre à produire un signal analogique adressé à l’amplificateur 15 auquel sont reliés le ou les transducteurs électro-acoustiques16 du casque audio. The processing block 26 is suitable for ensuring processing on one bit of the signal to be processed. The output denoted 27 of the processing unit is connected to the input of a digital-analog converter 28 of the SD type suitable for producing an analog signal addressed to the amplifier 15 to which the electro-acoustic transducer (s) 16 of the audio headset are connected. .
Le bloc de traitement 26 comporte au moins deux modules élémentaires de traitement 32A, ... 32N à entrée et sortie sur un bit. Deux modules 32A et 32N sont illustrés sur la figure 1 , mais en pratique leur nombre est très supérieur. Chaque module élémentaire de traitement 32A, ...32N comporte un réseau 34 d’opérateurs arithmétiques et, en sortie du réseau 34, un modulateur élémentaire 36 de type SD d’abaissement du codage sur un bit. The processing unit 26 comprises at least two elementary processing modules 32A, ... 32N with input and output on one bit. Two modules 32A and 32N are illustrated in FIG. 1, but in practice their number is much greater. Each elementary processing module 32A, ... 32N comprises a network 34 of arithmetic operators and, at the output of the network 34, an elementary modulator 36 of the SD type for lowering the coding to one bit.
La sortie de chaque module élémentaire de traitement 32A, ... 32N est connectée à l’entrée d’un ou plusieurs autres modules élémentaires de traitement du bloc de traitement 26 ou à la sortie numérique 27. The output of each elementary processing module 32A, ... 32N is connected to the input of one or more other elementary processing modules of the processing unit 26 or to the digital output 27.
La sortie de chaque module élémentaire de traitement 32A, ... 32N est également reliée à un module statistique 37 propre à analyser les caractéristiques du signal. The output of each elementary processing module 32A, ... 32N is also connected to a statistical module 37 suitable for analyzing the characteristics of the signal.
L’entrée 18 est reliée à un sommateur 38 au travers d’un modulateur SD noté 39, propre à assurer une réduction du nombre de bits de codage, en convertissant un signal multibit à son entrée en un signal codé sur un bit. The input 18 is connected to an adder 38 through an SD modulator denoted 39, suitable for ensuring a reduction in the number of coding bits, by converting a multibit signal at its input into a signal coded on one bit.
Le sommateur 38 est interposé dans la chaîne formée des modules élémentaires de traitement 32A, ... 32N ou placé au début de celle-ci. Le sommateur est propre à assurer la superposition numérique du signal numérique audio issu de l’entrée 18 avec le signal numérique audio de sortie d’un module élémentaire de traitement 32A, ...32N, ou de l’entrée 24, ces deux signaux étant codés sur un bit. Sa structure sera décrite ultérieurement. The adder 38 is interposed in the chain formed of the elementary processing modules 32A, ... 32N or placed at the start of the latter. The adder is suitable for ensuring the digital superposition of the digital audio signal coming from the input 18 with the digital audio signal output from an elementary processing module 32A, ... 32N, or from the input 24, these two signals being encoded on one bit. Its structure will be described later.
Avantageusement, les modules de traitement élémentaires 32A, ... 32N sont de structures identiques et ne diffèrent que par des coefficients tels que cela sera décrit ultérieurement. Advantageously, the elementary processing modules 32A, ... 32N are of identical structures and differ only by coefficients such as will be described later.
Avantageusement, chaque module élémentaire de traitement 32A, ... 32N est un filtre linéaire récursif d’ordre n avec n entier supérieur ou égal à 2. Advantageously, each elementary processing module 32A, ... 32N is a recursive linear filter of order n with n integer greater than or equal to 2.
Suivant un mode particulier de réalisation, chaque module élémentaire de traitement 32A, ... 32N est un filtre linéaire récursif d’ordre 2 parfois désigné par bi-quad en anglais. According to a particular embodiment, each elementary processing module 32A, ... 32N is a recursive linear filter of order 2 sometimes referred to as bi-quad in English.
Un exemple de réalisation d’un tel filtre bi-quad est illustré sur la figure 2, où l’on retrouve sur la figure 2 le réseau d’opérateurs arithmétiques 34 et, en sortie, le modulateur Sur cette figure, le réseau 34 comporte une entrée élémentaire pour un signal u reçu de l’entrée 24 pour le premier module élémentaire de traitement 32A et de la sortie du module de traitement élémentaire précédent pour les modules de traitement élémentaires suivants. An exemplary embodiment of such a bi-quad filter is illustrated in FIG. 2, where one finds in FIG. 2 the network of arithmetic operators 34 and, at the output, the modulator In this figure, the network 34 comprises an elementary input for a signal u received from the input 24 for the first elementary processing module 32A and from the output of the preceding elementary processing module for the following elementary processing modules.
Le réseau d’opérateurs arithmétiques 34 comporte, depuis l’entrée élémentaire, deux branches 42A, 42B comportant chacune un multiplicateur 44A, 44B adapté pour assurer une multiplication du bit reçu en entrée par un coefficient bi et b2 respectivement. Les coefficients multiplicateurs b1 et b2 sont codés sur plusieurs bits, de sorte que la sortie des multiplicateurs qui sont des nœuds internes au réseau 34 sont des signaux multibits. Vu que le signal d’entrée du multiplicateur n’est que -1 ou + 1, la multiplication n’est pas plus complexe à réaliser qu’un multiplexeur. Avantageusement, b1 et b2 sont des puissances de 2. The network of arithmetic operators 34 comprises, from the elementary input, two branches 42A, 42B each comprising a multiplier 44A, 44B adapted to ensure a multiplication of the bit received at the input by a coefficient bi and b2 respectively. The multiplier coefficients b1 and b2 are coded over several bits, so that the output of the multipliers which are nodes internal to the network 34 are multibit signals. Since the input signal to the multiplier is only -1 or +1, the multiplication is no more complex to achieve than a multiplexer. Advantageously, b1 and b2 are powers of 2.
Le réseau d’opérateurs arithmétiques 34 comporte en outre une chaîne de deux sommateurs 46A, 46B reliés en série avec interposition en sortie de chaque sommateur d’un intégrateur 48A, 48B. The network of arithmetic operators 34 further comprises a chain of two summers 46A, 46B connected in series with interposition at the output of each adder of an integrator 48A, 48B.
La sortie de chaque multiplicateur 44A, 44B est reliée à une entrée d’un sommateur 46A, 46B. The output of each multiplier 44A, 44B is connected to an input of an adder 46A, 46B.
La sortie de la chaîne est reliée au travers d’un multiplicateur 50 propre à assurer une multiplication par un coefficient c à une entrée d’un sommateur final 52 dont une autre entrée est connectée à l’entrée élémentaire pour recevoir le signal u au travers d’un multiplicateur 54 propre à assurer la multiplication par un coefficient d. La sortie du sommateur final 52 forme la sortie du réseau d’opérateurs arithmétiques 34 et est reliée à l’entrée du modulateur SD 36. Le coefficient c est choisi avantageusement égal à la puissance de 2, de sorte que, une fois encore, la multiplication n’est pas complexe qu’un multiplexeur. The output of the chain is connected through a multiplier 50 suitable for ensuring a multiplication by a coefficient c to an input of a final adder 52, another input of which is connected to the elementary input to receive the signal u through a multiplier 54 suitable for ensuring the multiplication by a coefficient d. The output of the final adder 52 forms the output of the arithmetic operator network 34 and is connected to the input of the SD modulator 36. The coefficient c is advantageously chosen equal to the power of 2, so that, once again, the multiplication is not complex than a multiplexer.
Le modulateur SD 36 est propre à assurer une réduction du nombre de bits de codage, convertissant un signal multibit à son entrée en un signal codé sur un bit. The SD modulator 36 is suitable for ensuring a reduction in the number of coding bits, converting a multibit signal at its input into a signal coded on one bit.
La sortie du modulateur SD 36 est reliée par une boucle de retour 56 à au moins un point du réseau d’opérateurs arithmétiques 34 pour réintroduire le signal numérique de sortie codé sur un bit. The output of the SD modulator 36 is connected by a feedback loop 56 to at least one point of the arithmetic operator network 34 to reintroduce the digital output signal encoded on one bit.
Dans le mode de réalisation de la figure 2, la boucle de retour 56 est reliée au sommateur 46A, 46B de la chaîne de sommateurs au travers de multiplicateurs 58A, 58B propres à assurer une multiplication par un coefficient respectivement a1 et a2. In the embodiment of FIG. 2, the feedback loop 56 is connected to the adder 46A, 46B of the chain of summers through multipliers 58A, 58B suitable for ensuring a multiplication by a coefficient a1 and a2 respectively.
Chacun des multiplicateurs 44A, 44B, 50, 54, 58A et 58B est relié à une unité de commande 60 assurant le paramétrage du coefficient multiplicateur. Les multiplicateurs de l’ensemble des modules élémentaires de traitement sont reliés à la même unité de commande 60. Each of the multipliers 44A, 44B, 50, 54, 58A and 58B is connected to a control unit 60 ensuring the parameterization of the multiplying coefficient. The multipliers of all the elementary processing modules are connected to the same control unit 60.
La fonction de transfert du filtre bi-quad, décrit sur la figure 2, assurant un traitement à entrée et sortie sur 1 bit s’écrit : The transfer function of the bi-quad filter, described in Figure 2, providing 1-bit input and output processing is written:
[Math 1]
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[Math 1]
Figure imgf000009_0001
On conçoit que le signal u introduit en entrée du module élémentaire de traitement 32A de la figure 2, codé sur un bit, conduit en sortie du sommateur 52 à un signal sur plusieurs bits. It can be seen that the signal u introduced at the input of the elementary processing module 32A of FIG. 2, encoded on one bit, leads at the output of the adder 52 to a signal on several bits.
Le signal multibit obtenu en sortie du sommateur 52 est transformé en un signal codé sur un bit par le module SD 36, assurant ainsi le codage du signal sur seulement un bit à l’entrée du module de traitement élémentaire suivant, ou encore à la sortie du bloc de traitement 26 lorsque le module de traitement élémentaire est le dernier de la chaîne. The multibit signal obtained at the output of the adder 52 is transformed into a signal coded on one bit by the SD module 36, thus ensuring the coding of the signal on only one bit at the input of the next elementary processing module, or even at the output of the processing unit 26 when the elementary processing module is the last in the chain.
Ainsi, en entrée et en sortie du bloc de traitement 26, le signal est codé sur un bit et entre chaque module de traitement, le signal est à nouveau codé sur un bit même si temporairement, l’information est codée sur un nombre supérieur de bits lors du traitement dans le réseau d’opérateurs arithmétiques 34 d’un module élémentaire de traitement. Thus, at the input and at the output of processing block 26, the signal is encoded on one bit and between each processing module, the signal is again encoded on one bit even if temporarily, the information is encoded on a greater number of bits during processing in the arithmetic operator network 34 of an elementary processing module.
Sur la figure 3 est décrit le sommateur 38 comportant une entrée pour un signal u1 issu du convertisseur 20 et une entrée pour un signal issu u2 de l’entrée 18 de réception d’un signal audio. In Figure 3 is described the adder 38 comprising an input for a signal u1 from the converter 20 and an input for a signal u2 from the input 18 for receiving an audio signal.
Le sommateur 38 est de même structure que les modules élémentaires de traitement 32A, ... 32N et notamment ici est formé à partir des mêmes composants que le filtre bi-quad 32A. Les composants sont agencés de manière analogue, mais certains composants ou liaisons sont désactivés par des moyens de programmation. Ces composants ou liaisons ont été barrés sur la figure 3 par une croix. The adder 38 has the same structure as the elementary processing modules 32A, ... 32N and in particular here is formed from the same components as the two-quad filter 32A. The components are arranged in a similar way, but certain components or links are deactivated by programming means. These components or links have been crossed out in FIG. 3 by a cross.
Ainsi, le sommateur comporte la chaîne d’intégrateurs et de sommateurs 46A, 46B, 48A, 48B. Les intégrateurs étant transformés par programmation en registres simples ne faisant pas d’intégration. Le multiplicateur 50 ainsi que le modulateur SD 36 sont maintenus en sortie de la chaîne de sommateurs et d’intégrateurs. Thus, the adder comprises the chain of integrators and summers 46A, 46B, 48A, 48B. Integrators being transformed by programming into simple registers that do not integrate. The multiplier 50 as well as the SD modulator 36 are maintained at the output of the chain of summers and integrators.
Les entrées recevant les signaux u1 et u2 sont reliées aux sommateurs respectivement 46B et 46A au travers des multiplicateurs 44A, 44B. The inputs receiving the signals u1 and u2 are connected to the summers 46B and 46A respectively through the multipliers 44A, 44B.
La boucle désignée par 56 sur la figure 2 est supprimée. The loop designated by 56 in Figure 2 is deleted.
La sortie du sommateur 38 est formée en sortie du modulateur SD 36. On conçoit qu’un tel sommateur 38 permet d’ajouter les signaux u1 et u2 codés sur un bit chacun préalablement multiplié par un coefficient b2 et b1. Le signal multibit obtenu en sortie du multiplicateur 50, est alors remodulé en un signal un bit par le modulateur SD 36. The output of adder 38 is formed at the output of SD modulator 36. It will be understood that such an adder 38 makes it possible to add the signals u1 and u2 coded on one bit each previously multiplied by a coefficient b2 and b1. The multibit signal obtained at the output of the multiplier 50 is then re-modulated into a one-bit signal by the SD modulator 36.
Selon l’invention, la chaîne de traitement 26 décrite ici est programmée, par choix des coefficients de chacun des réseaux d’opérateurs arithmétiques pour mettre en œuvre un ou plusieurs algorithmes de réduction de bruit. According to the invention, the processing chain 26 described here is programmed, by choosing the coefficients of each of the arithmetic operator networks to implement one or more noise reduction algorithms.
Grâce à l’unité de commande 60, la chaîne de traitement 14 est reconfigurée à la demande, afin de modifier l’algorithme de réduction de bruit mis en œuvre par modification des paramètres multiplicatifs, certains d’entre eux pouvant être mis à zéro. Thanks to the control unit 60, the processing chain 14 is reconfigured on demand, in order to modify the noise reduction algorithm implemented by modifying the multiplicative parameters, some of them being able to be set to zero.
La modification de l’algorithme de traitement antibruit est effectuée automatiquement par exemple en fonction des conditions de bruit extérieur pour optimiser l’algorithme utilisé au type de bruit pouvant être traité. The modification of the noise reduction processing algorithm is performed automatically, for example depending on the external noise conditions to optimize the algorithm used for the type of noise that can be processed.
Le recours à un bloc de traitement à entrée et sortie en un bit et assurant l’essentiel des traitements sur un nombre réduit de bits avant un recodage en un bit peuvent réduire le temps de traitement. Aucune latence ne résulte de l’usage d’un filtre passe-bas pour un codage du signal sur seize bits. Using a one-bit input / output processing block that does most of the processing on a reduced number of bits before recoding to one-bit can reduce processing time. No latency results from using a low pass filter to encode the signal into sixteen bits.
Dans le mode de réalisation de la figure 4, le module élémentaire de traitement 32A comporte une chaîne de sommateurs comportant k sommateurs et k intégrateurs en aval de chaque sommateur, c’est-à-dire, qu’elle comporte en plus des sommateurs 46A, 46B et des intégrateurs 48A, 48B, des sommateurs 46C à 46K et des intégrateurs 48C à 48K. In the embodiment of FIG. 4, the elementary processing module 32A comprises a chain of summers comprising k summators and k integrators downstream of each summator, that is to say, that it additionally comprises summators 46A , 46B and integrators 48A, 48B, summers 46C to 46K and integrators 48C to 48K.
De même, des branches supplémentaires 42C à 42N chacune munie d’un multiplicateur 44C à 44K de coefficient b3 à bk relient l’entrée recevant le signal u aux sommateurs 46C à 46K. Enfin, la sortie 4 du modulateur SD 36 est reliée aux sommateurs 46C à 46K par des multiplicateurs 58C à 58N de coefficients a3 à ak respectivement. Likewise, additional branches 42C to 42N each provided with a multiplier 44C to 44K of coefficient b3 to b k connect the input receiving the signal u to the summers 46C to 46K. Finally, the output 4 of the SD modulator 36 is connected to the summers 46C to 46K by multipliers 58C to 58N with coefficients a3 to a k respectively.
La fonction de transfert s’écrit alors pour ce filtre d’ordre k sous la forme : The transfer function is then written for this filter of order k in the form:
[Math 2]
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[Math 2]
Figure imgf000010_0001
Sur la figure 5 est illustré un mode de réalisation pratique du système de la figure 1. Les éléments identiques sont désignés par les mêmes numéros de référence. In Figure 5 is illustrated a practical embodiment of the system of Figure 1. Like elements are designated by like reference numerals.
Le bloc de traitement 26 comporte un réseau de communication 75 avec un codage sur le nombre réduit de bits inférieur à 6 et notamment avantageusement un codage sur 1 bit. Chaque microphone 12, chaque transducteur électro-acoustique 16 et la source audio 18 sont chacun reliés au réseau 75 au travers du convertisseur analogique- numérique 20, d’un modulateur SD 39 et du convertisseur numérique-analogique 28. The processing block 26 comprises a communication network 75 with coding on the reduced number of bits less than 6 and in particular advantageously coding on 1 bit. Each microphone 12, each electro-acoustic transducer 16 and the audio source 18 are each connected to the network 75 through the analog-to-digital converter 20, an SD modulator 39 and the digital-to-analog converter 28.
Chacun des modules élémentaires de traitement 32A, 32B ...32 N est relié également au réseau 75. En particulier, les entrées des réseaux d’opérateurs arithmétiques 34 sont reliés au réseau 75 pour recevoir les bits à traiter par les multiplicateurs 44A - 44K et 58A-58K. De même, les sorties des modulateurs élémentaires SD 36 sont reliés à ce même réseau 75 pour adresser les bits de sortie en entrée d’un réseau d’opérateurs arithmétiques 34 du même module élémentaire de traitement ou d’un autre module élémentaire de traitement ou encore vers la sortie numérique 27. Each of the elementary processing modules 32A, 32B ... 32 N is also connected to the network 75. In particular, the inputs of the arithmetic operator networks 34 are connected to the network 75 to receive the bits to be processed by the multipliers 44A - 44K and 58A-58K. Likewise, the outputs of the elementary SD modulators 36 are connected to this same network 75 to address the output bits at the input of a network of arithmetic operators 34 of the same elementary processing module or of another elementary processing module or again to digital output 27.
Par ailleurs, des liaisons multibits 77 relient directement entre eux les réseaux d’opérateurs arithmétiques 34 de modules élémentaires de traitement 32A-32 N différents. Sur ces liaisons, le signal numérique est codé sur un nombre élevé de bits supérieur au nombre réduit de bits. En particulier, le nombre élevé de bits est supérieur ou égal à 8. Furthermore, multibit links 77 directly connect the arithmetic operator networks 34 of different elementary processing modules 32A-32 N to one another. On these links, the digital signal is encoded on a high number of bits greater than the reduced number of bits. In particular, the high number of bits is greater than or equal to 8.
Ces liaisons multibits 77 permettent de combiner les réseaux d’opérateurs arithmétiques 34 de différents modules élémentaires de traitement 32A-32 N avec un seul modulateur élémentaire SD 36, de façon par exemple à créer un filtre d’ordre plus élevé que celui possible avec un module élémentaire de traitement 32A-32 N. These multibit links 77 make it possible to combine the arithmetic operator networks 34 of different elementary processing modules 32A-32 N with a single elementary modulator SD 36, so as for example to create a filter of a higher order than that possible with a elementary processing module 32A-32 N.
Sur la figure 6 est illustré un module arithmétique élémentaire 70 entrant dans la composition d’un filtre tel qu’illustré sur les figures 2 et 4 et plus généralement dans un agencement réel tel qu’illustré sur les figures 1 , 5 et 7. In Figure 6 is illustrated an elementary arithmetic module 70 entering into the composition of a filter as illustrated in Figures 2 and 4 and more generally in a real arrangement as illustrated in Figures 1, 5 and 7.
Ce module arithmétique élémentaire comporte un sommateur 46A dont la sortie est reliée à un intégrateur 48A. En sortie du sommateur 46A est prévu un module de décalage arithmétique 78 propre à assurer une multiplication par une puissance de 2 et assurant lorsque nécessaire le rôle de multiplicateur 50, le coefficient étant alors la puissance de 2. This elementary arithmetic module comprises an adder 46A, the output of which is connected to an integrator 48A. At the output of adder 46A is provided an arithmetic shift module 78 capable of ensuring a multiplication by a power of 2 and providing when necessary the role of multiplier 50, the coefficient then being the power of 2.
Les deux autres entrées du sommateur 46A sont reliées à des entrées élémentaires pour des signaux u et v au travers des multiplicateurs 44A et 58A assurant une multiplication par un coefficient b et a respectivement. The other two inputs of adder 46A are connected to elementary inputs for signals u and v through multipliers 44A and 58A ensuring a multiplication by a coefficient b and a respectively.
Sur encore une autre entrée du sommateur 46 est reliée la sortie d’un organe de sélection 79 recevant en entrée sous la commande du module 60 un bit nul ou un bit reçu d’un autre module arithmétique élémentaire 70 placé en aval permettant ainsi de reconstituer une chaîne de sommateurs et d’intégrateurs comme présents dans les filtres des figures 2 et 4. On yet another input of adder 46 is connected the output of a selection member 79 receiving as input under the control of the module 60 a zero bit or a bit received from another elementary arithmetic module 70 placed downstream thus making it possible to reconstitute a chain of summers and integrators as present in the filters of figures 2 and 4.
Comme précédemment, les multiplicateurs 44A et 58A sont commandés par l’unité de commande 60. Sur la figure 7 est représenté un bloc de traitement 26 comportant cinq modules de traitement élémentaires 32A, 32B, 32C, 32D, 32E reliés successivement en série. As before, the multipliers 44A and 58A are controlled by the control unit 60. In FIG. 7 is shown a processing unit 26 comprising five elementary processing modules 32A, 32B, 32C, 32D, 32E successively connected in series.
Chaque module de traitement élémentaire 32A, 32B, 32C, 32D, 32E comporte deux modules élémentaires arithmétiques 70 tels qu’illustrés sur la figure 6 reliés ensemble et formant ensemble un réseau d’opérateurs arithmétiques 34. Il comporte en outre un convertisseur élémentaire SD 36 en sortie. Each elementary processing module 32A, 32B, 32C, 32D, 32E comprises two elementary arithmetic modules 70 as illustrated in FIG. 6 connected together and together forming a network of arithmetic operators 34. It further comprises an elementary SD converter 36 output.
La sortie d’un module élémentaire arithmétique 70 est relié sur une entrée de l’organe de sélection 79 du module élémentaire arithmétique aval 70 par une liaison multibit 80. The output of an elementary arithmetic module 70 is connected to an input of the selection member 79 of the downstream elementary arithmetic module 70 by a multibit link 80.
La sortie du module élémentaire arithmétique aval 70 est reliée à l’entrée du module élémentaire arithmétique amont 70 d’un autre module de traitement élémentaire 32 au travers d’une liaison multi-bit 77 présentée en regard de la figure 5 et visible entre les modules de traitement élémentaire 32A - 32E sur la figure 7. The output of the downstream elementary arithmetic module 70 is connected to the input of the upstream elementary arithmetic module 70 of another elementary processing module 32 through a multi-bit link 77 shown opposite FIG. 5 and visible between the elementary processing modules 32A - 32E in Figure 7.
Dans cet agencement, le réseau de communication 75 comporte un bus avant 82 et un bus arrière 84. In this arrangement, the communication network 75 includes a front bus 82 and a rear bus 84.
Le bus avant est relié à l’entrée 24 et à la source audio 18A au travers du modulateurThe front bus is connected to input 24 and to audio source 18A through the modulator
SD 39. SD 39.
Le bus arrière 84 forme pour chaque module élémentaire de traitement la boucle de retour 56, en étant relié aux sorties des modulateurs SD 36. The rear bus 84 forms the return loop 56 for each elementary processing module, being connected to the outputs of the SD modulators 36.
Les entrées élémentaires pour les signaux u et v des modules arithmétiques élémentaires 70 sont reliées chacun respectivement au bus avant 82 et au bus arrière 84 par un sélecteur commandé 86. Ces sélecteurs 86 sont commandés par l’unité de commande 60. Ces sélecteurs assurent de manière sélective la transmission d’un bit nul ou d’un bit reçu du bus auquel il est connecté en fonction de sa commande. The elementary inputs for the signals u and v of the elementary arithmetic modules 70 are each connected respectively to the front bus 82 and to the rear bus 84 by a controlled selector 86. These selectors 86 are controlled by the control unit 60. These selectors ensure selectively transmitting a zero bit or a bit received from the bus to which it is connected according to its command.
Les sorties des modules arithmétiques élémentaires 70 sont reliées à un sélecteur 88 commandé depuis l’unité de commande 60 et dont la sortie est reliée à un sommateur correspondant au sommateur 52. The outputs of the elementary arithmetic modules 70 are connected to a selector 88 controlled from the control unit 60 and the output of which is connected to an adder corresponding to the adder 52.
L’une des entrées du sommateur 52 est reliée par le multiplicateur 54 à l’une des entrées du module arithmétique élémentaire connectée au bus avant 82. One of the inputs of the adder 52 is connected by the multiplier 54 to one of the inputs of the elementary arithmetic module connected to the front bus 82.
La sortie du sommateur 52 est comme dans les modes de réalisation des figures 2 et 4 reliée à l’entrée du modulateur élémentaire SD 36. The output of adder 52 is as in the embodiments of Figures 2 and 4 connected to the input of elementary modulator SD 36.
Le multiplicateur 54 est propre à assurer une multiplication par un coefficient + d ou - d sous la commande de l’unité de commande 60. The multiplier 54 is suitable for ensuring a multiplication by a coefficient + d or - d under the control of the control unit 60.
La sortie du modulateur élémentaire SD 36 est reliée au bus arrière 84 ainsi qu’au bus avant 82. On conçoit qu’avec une telle structure de chaîne de traitement, comportant une multiplicité de modules élémentaires de traitement de même structure, formés eux-mêmes de modules élémentaires arithmétiques identiques, chacune des connexions et les coefficients multiplicatifs étant paramétrables depuis l’unité de commande 60, il est possible de définir facilement à partir d’une même structure physique des algorithmes de réduction de bruit dont l’essentiel des traitements s’effectue sur un bit. Les signaux d’entrée de chacun des modules élémentaires de traitement étant codés sur un bit et les signaux de sortie de ces mêmes modules élémentaires de traitement successifs étant eux-mêmes codés sur un bit, les temps de latence de la chaîne de traitement sont très réduits. La présente d’un réseau de communication 75 sur 1 bit permet un traitement simple et rapide de bout en bout. The output of the elementary SD modulator 36 is connected to the rear bus 84 as well as to the front bus 82. It will be understood that with such a processing chain structure, comprising a multiplicity of elementary processing modules of the same structure, themselves formed of identical arithmetic elementary modules, each of the connections and the multiplicative coefficients being configurable from the control unit 60, it is possible to easily define, from a single physical structure, noise reduction algorithms, most of the processing of which is carried out on one bit. The input signals of each of the elementary processing modules being coded on one bit and the output signals of these same successive elementary processing modules themselves being coded on one bit, the latency times of the processing chain are very reduced. The presence of a 1-bit 75 communication network enables fast and simple end-to-end processing.

Claims

REVENDICATIONS
1. Chaîne de traitement audio (14) comportant : 1. Audio processing chain (14) comprising:
- au moins une entrée numérique (24) pour un signal numérique audio à traiter, codé sur un nombre réduit de bits inférieur à 6, - at least one digital input (24) for a digital audio signal to be processed, encoded on a reduced number of bits less than 6,
- un bloc de traitement (26) recevant en entrée le signal numérique audio à traiter et propre à assurer un traitement audio, et - a processing unit (26) receiving as input the digital audio signal to be processed and suitable for providing audio processing, and
- une sortie numérique (27) pour un signal numérique audio traité dans laquelle le bloc de traitement (26) comporte : - a digital output (27) for a processed digital audio signal in which the processing unit (26) comprises:
- au moins deux modules élémentaires de traitement à entrée sur le nombre réduit de bits (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E), chaque module élémentaire de traitement (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E) comportant un réseau (34) d’opérateurs arithmétiques et, en sortie du réseau (34) un modulateur élémentaire SD (36) d’abaissement du codage sur moins de 6 bits ; - at least two elementary processing modules with input on the reduced number of bits (32A, ... 32N; 32A, 32B, 32C, 32D, 32E), each elementary processing module (32A, ... 32N; 32A, 32B, 32C, 32D, 32E) comprising a network (34) of arithmetic operators and, at the output of the network (34) an elementary SD modulator (36) for lowering the coding to less than 6 bits;
- un réseau de communication (75) codé sur le nombre réduit de bits, auquel sont connectés l’entrée numérique (24), la sortie numérique (27) et les modules élémentaires de traitement (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E) ; et - a communication network (75) coded on the reduced number of bits, to which are connected the digital input (24), the digital output (27) and the elementary processing modules (32A, ... 32N; 32A, 32B , 32C, 32D, 32E); and
- au moins une liaison multi-bit (77) avec un codage sur un nombre élevé de bits supérieur au nombre réduit de bits, reliant au moins deux réseaux d’opérateurs arithmétiques (34) de deux modules élémentaires de traitement (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E), caractérisé en ce que les réseaux d’opérateurs arithmétiques (34) comportent des modules élémentaires arithmétiques (70) et les réseaux d’opérateurs arithmétiques (34) comportent, d’une part, des moyens (79, 86) de connexion sélective des modules élémentaires arithmétiques (70) entre eux, au réseau de communication (75) et aux modulateurs élémentaires SD (36) et, d’autre part, des moyens (60) de commande des moyens de connexion sélective (79, 86) en fonction d’un schéma de connexion prédéterminé. - at least one multi-bit link (77) with coding on a high number of bits greater than the reduced number of bits, connecting at least two arithmetic operator networks (34) of two elementary processing modules (32A, .. . 32N; 32A, 32B, 32C, 32D, 32E), characterized in that the arithmetic operator networks (34) comprise elementary arithmetic modules (70) and the arithmetic operator networks (34) comprise, of a on the one hand, means (79, 86) for the selective connection of the elementary arithmetic modules (70) to each other, to the communication network (75) and to the elementary SD modulators (36) and, on the other hand, means (60) of controlling selective connection means (79, 86) according to a predetermined connection diagram.
2. Chaîne de traitement audio (14) selon la revendication 1 , caractérisée en ce qu’elle comporte au moins un convertisseur analogique-numérique amont (20) de type SD dont la sortie est reliée à l’entrée numérique (24) au travers du réseau de communication (75). 2. audio processing system (14) according to claim 1, characterized in that it comprises at least one upstream analog-to-digital converter (20) of the SD type, the output of which is connected to the digital input (24) through of the communication network (75).
3. Chaîne de traitement audio (14) selon la revendication 2, caractérisée en ce qu’elle comporte une entrée (18) pour un signal audio numérique à reproduire reliée à au moins un module élémentaire de traitement (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E) au travers du réseau de communication (75). 3. audio processing system (14) according to claim 2, characterized in that it comprises an input (18) for a digital audio signal to be reproduced connected to at least one elementary processing module (32A, ... 32N; 32A, 32B, 32C, 32D, 32E) through the communication network (75).
4. Chaîne de traitement audio (14) selon l’une quelconque des revendications précédentes, caractérisée en ce qu’elle comporte un convertisseur numérique-analogique aval (28) de type SD dont l’entrée est reliée à la sortie numérique (27). 4. Audio processing system (14) according to any one of the preceding claims, characterized in that it comprises a downstream digital-to-analog converter (28) of the SD type, the input of which is connected to the digital output (27). .
5. Chaîne de traitement audio (14) selon la revendication 4, caractérisée en ce qu’elle comporte module statistique (37) relié aux sorties des modules élémentaires de traitement (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E). 5. Audio processing system (14) according to claim 4, characterized in that it comprises statistical module (37) connected to the outputs of the elementary processing modules (32A, ... 32N; 32A, 32B, 32C, 32D, 32E).
6. Chaîne de traitement audio (14) selon l’une quelconque des revendications précédentes, caractérisée en ce que chaque module élémentaire de traitement (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E) est à entrée sur 1 bit et à sortie sur 1 bit. 6. Audio processing system (14) according to any one of the preceding claims, characterized in that each elementary processing module (32A, ... 32N; 32A, 32B, 32C, 32D, 32E) has input on 1 bit and output on 1 bit.
7. Chaîne de traitement audio (14) selon l’une quelconque des revendications précédentes, caractérisée en ce que le bloc de traitement (26) comporte plusieurs modules élémentaires de traitement (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E) qui ont tous la même structure. 7. Audio processing system (14) according to any one of the preceding claims, characterized in that the processing unit (26) comprises several elementary processing modules (32A, ... 32N; 32A, 32B, 32C, 32D , 32E) which all have the same structure.
8. Chaîne de traitement audio (14) selon l’une quelconque des revendications précédentes, caractérisée en ce que le ou chaque module élémentaire de traitement (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E) est un filtre linéaire récursif d’ordre n avec n³2. 8. Audio processing system (14) according to any one of the preceding claims, characterized in that the or each elementary processing module (32A, ... 32N; 32A, 32B, 32C, 32D, 32E) is a filter. linear recursive order n with n³2.
9. Chaîne de traitement audio (14) selon la revendication 8, caractérisée en ce que chaque module élémentaire de traitement (32A, ... 32N ; 32A, 32B, 32C, 32D, 32E) comporte une boucle de retour (56) reliant la sortie du modulateur élémentaire SD (36) d’abaissement du codage sur moins de 6 bits à au moins un point du réseau d’opérateurs arithmétiques (34) du module élémentaire de traitement (32A, 32B). 9. audio processing system (14) according to claim 8, characterized in that each elementary processing module (32A, ... 32N; 32A, 32B, 32C, 32D, 32E) comprises a return loop (56) connecting the output of the elementary SD modulator (36) for lowering the coding to less than 6 bits at at least one point of the network of arithmetic operators (34) of the elementary processing module (32A, 32B).
10. Chaîne de traitement audio (14) selon la revendication 9, caractérisé en ce que la boucle de retour (56) est formée par le réseau de communication (75) codé sur le nombre réduit de bits. 10. Audio processing chain (14) according to claim 9, characterized in that the return loop (56) is formed by the communication network (75) encoded on the reduced number of bits.
11. Chaîne de traitement audio (14) selon l’une quelconque des revendications 8 à 10, caractérisée en ce que chaque réseau d’opérateurs arithmétiques (34) comporte, depuis l’entrée, n branches (42A, 42B) comportant chacune un multiplicateur (44A, 44B) et une chaîne de n sommateurs (46A, 46B) reliés en série avec interposition en aval de chaque sommateur (46A, 46B) d’un intégrateur (48A, 48B), la sortie de chaque multiplicateur (42A, 44B) étant reliée à une entrée d’un sommateur (46A, 46B), la sortie de la chaîne étant reliée au travers d’un multiplicateur (50) à une entrée d’un sommateur final (52) dont une autre entrée est connectée à l’entrée du réseau d’opérateurs arithmétiques (34) au travers d’un multiplicateur (54), la sortie du réseau d’opérateurs arithmétiques (34) étant formée en sortie du sommateur final (52). 11. Audio processing chain (14) according to any one of claims 8 to 10, characterized in that each network of arithmetic operators (34) comprises, from the input, n branches (42A, 42B) each comprising a multiplier (44A, 44B) and a chain of n summers (46A, 46B) connected in series with interposition downstream of each adder (46A, 46B) of an integrator (48A, 48B), the output of each multiplier (42A, 44B) being connected to an input of an adder (46A, 46B), the output of the chain being connected through a multiplier (50) to an input of a final adder (52), another input of which is connected to the input of the arithmetic operator network (34) through a multiplier (54), the output of the arithmetic operator network (34) being formed at the output of the final summator (52).
12. Chaîne de traitement audio (14) selon la revendication 11 prise avec les revendications 9 ou 10, caractérisée en ce que chaque réseau d’opérateurs arithmétiques (34) comporte, reliée à la boucle de retour (56), n branches comportant chacune un multiplicateur (58A, 58B), la sortie de chacun des multiplicateurs (58A, 58B) étant reliée à une entrée d’un sommateur (46A, 46B). 12. An audio processing chain (14) according to claim 11 taken with claims 9 or 10, characterized in that each network of arithmetic operators (34) comprises, connected to the feedback loop (56), n branches each comprising a multiplier (58A, 58B), the output of each of the multipliers (58A, 58B) being connected to an input of an adder (46A, 46B).
13. Chaîne de traitement audio (14) selon la revendication 11 ou 12, caractérisée en ce qu’elle comporte des moyens (60) de modification des coefficients multiplicatifs des multiplicateurs (44A, 44B, 58A, 58B, 50, 54). 13. Audio processing system (14) according to claim 11 or 12, characterized in that it comprises means (60) for modifying the multiplicative coefficients of the multipliers (44A, 44B, 58A, 58B, 50, 54).
14. Chaîne de traitement audio (14) selon l’une quelconque des revendications 11 à 13, caractérisée en ce que la chaîne de n sommateurs (46A, 46B) comporte, entre les sommateurs (46A, 46B), des moyens (79) d’interruption de la chaîne de sommateurs (46A, 46B) et des moyens (88) de connexion sélective du modulateur élémentaire SD (36) dans la chaîne de sommateurs (46A, 46B). 14. Audio processing chain (14) according to any one of claims 11 to 13, characterized in that the chain of n summators (46A, 46B) comprises, between the summers (46A, 46B), means (79) interrupting the chain of summers (46A, 46B) and means (88) for selective connection of the elementary SD modulator (36) in the chain of summers (46A, 46B).
15. Chaîne de traitement audio (14) selon l’une quelconque des revendications précédentes, caractérisée en ce que le réseau de communication (75) codé sur le nombre réduit de bit comporte un bus avant (82) et un bus arrière (84), le bus avant étant relié à l’entrée numérique (24) et le bus arrière (84) étant relié aux modulateurs élémentaires SD (36), chaque module élémentaire arithmétique (70) comportant des entrées élémentaires reliées aux bus avant (82) et au bus arrière (84). 15. Audio processing chain (14) according to any one of the preceding claims, characterized in that the communication network (75) encoded on the reduced number of bits comprises a front bus (82) and a rear bus (84). , the front bus being connected to the digital input (24) and the rear bus (84) being connected to the elementary SD modulators (36), each elementary arithmetic module (70) comprising elementary inputs connected to the front buses (82) and to the rear bus (84).
16. Chaîne de traitement audio (14) selon l’une quelconque des revendications précédentes, caractérisée en ce que la chaîne de traitement (14) est propre à mettre en œuvre un algorithme de définition d’un anti-bruit en sortie à partir d’un bruit reçu en entrée. 16. Audio processing chain (14) according to any one of the preceding claims, characterized in that the processing chain (14) is suitable for implementing an algorithm for defining an anti-noise output from it. 'a noise received at the input.
17. Système de réduction de bruit (10) comportant une chaîne de traitement audio (14) selon la revendication 16, au moins un microphone (12) en entrée de la chaîne de traitement (14) et au moins un transducteur électro-acoustique (16) en sortie de la chaîne de traitement (14). 17. Noise reduction system (10) comprising an audio processing chain (14) according to claim 16, at least one microphone (12) at the input of the processing chain (14) and at least one electro-acoustic transducer ( 16) at the output of the processing line (14).
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