WO2021250737A1 - 情報処理システム及び情報処理システムの制御方法 - Google Patents

情報処理システム及び情報処理システムの制御方法 Download PDF

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WO2021250737A1
WO2021250737A1 PCT/JP2020/022517 JP2020022517W WO2021250737A1 WO 2021250737 A1 WO2021250737 A1 WO 2021250737A1 JP 2020022517 W JP2020022517 W JP 2020022517W WO 2021250737 A1 WO2021250737 A1 WO 2021250737A1
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克久 小笠原
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Mitsubishi Electric Corp
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • This disclosure relates to an information processing system and a control method of the information processing system.
  • a processor having a dynamic voltage frequency control (DVFS; Dynamic Voltage and Frequency Scaling) function which is one of the mechanisms for reducing power consumption.
  • the DVFS function is realized by a power saving mechanism that gives the processor several kinds of operating frequencies and operating voltages and changes the operating frequency and operating voltage of the processor according to the load condition of the processor.
  • Patent Document 1 proposes a method of controlling to reduce the computing power when the memory bandwidth is dominant in terms of performance, based on the statistical information on the memory performance.
  • Patent Document 2 compares the calculation amount of the central processing unit (CPU; Central Processing Unit) with the access amount to the cache memory, and proposes a method of enabling the power saving mechanism of the processor when the latter is dominant. do.
  • CPU Central Processing Unit
  • Patent Document 1 has a problem that since statistical information on memory access is used only inside the processor, it is not possible to perform power performance control with high accuracy adapted to the algorithm of the arithmetic application. be. Further, this method has a problem that the power saving control is delayed because the calculation strength of the calculation application is not used, and the frequency of the processor remains low, particularly when high calculation performance is required. Further, in this method, since the operating frequency of the processor and the instruction issuance width are only controlled, the on / off control of the multi-core and the operating frequency of the main storage device are not controlled, and sufficient power saving control is performed. There is a problem that it cannot be done.
  • This disclosure was made in view of these problems. It is an object of the present disclosure to enable performance power control adapted to an algorithm of an arithmetic application. The present disclosure also aims to prevent delays in performance power control.
  • This disclosure relates to an information processing system.
  • the information processing system includes an execution block calculation strength data area, a roofline model data storage unit, a calculation strength data acquisition unit, and a performance power control unit.
  • the execution block calculation strength data area holds the calculation strength data of each execution block constituting the calculation application operating in the operating environment of the processor equipped with the power saving mechanism and the computer system equipped with the main storage device.
  • the roofline model data storage unit holds a roofline model corresponding to the operating frequency and number of cores of the processor and the operating frequency of the main storage device.
  • the calculation strength data acquisition unit acquires the calculation strength data of each execution block from the execution block calculation strength data area.
  • the performance power control unit controls the operating frequency and number of cores of the processor and the operating frequency of the main memory based on the roofline model and the calculation strength data of each execution block.
  • This disclosure is also directed to the control method of the information processing system.
  • performance power control is performed based on the calculation strength data of each execution block constituting the calculation application. This enables performance power control adapted to the algorithm of the arithmetic application. In addition, performance power control is performed in a feedforward manner based on predefined calculation intensity data. This makes it possible to prevent a delay in performance power control.
  • FIG. 1 It is a block diagram schematically illustrating the hardware configuration of the information processing system of Embodiment 1. It is a block diagram schematically illustrating the functional configuration of the information processing system of Embodiment 1. It is a flowchart which illustrates the operation flow of the system basic software installed in the information processing system of Embodiment 1.
  • FIG. It is a figure which illustrates the example of the roofline model held in the roofline storage part provided in the information processing system of Embodiment 1.
  • FIG. 1 It is a figure which illustrates the relationship between the selectable operating frequency and the bandwidth of the main storage device which constitutes the roofline model held in the roofline storage part provided in the information processing system of Embodiment 1.
  • FIG. It is a figure which illustrates the example of the information held in the execution block calculation strength data area provided in the information processing system of Embodiment 1.
  • FIG. It is a flowchart which illustrates the operation flow of the performance power determination unit provided in the information processing system of Embodiment 1.
  • FIG. It is a figure which illustrates the example of the policy of the power saving control when the execution block is memory intensive, which is performed by the information processing system of Embodiment 1.
  • FIG. It is a figure which illustrates the example of the policy of the power saving control when the execution block is arithmetic intensive, which is performed by the information processing system of Embodiment 1.
  • FIG. It is a figure which illustrates the example of the overhead time required to perform each control in the information processing system of Embodiment 1.
  • FIG. It is a figure which illustrates the operation procedure of the power control latency data unit and the performance power command unit provided in the information processing system of the first embodiment.
  • It is a flowchart which illustrates the operation flow of the performance power determination unit provided in the information processing system of Embodiment 2.
  • FIG. 1 It is a figure which illustrates the example of the policy of the power saving control when the execution block is memory intensive, which is performed by the information processing system of Embodiment 2. It is a figure which illustrates the example of the policy of the power saving control when the execution block is arithmetic intensive, which is performed by the information processing system of Embodiment 2. FIG. It is a figure which illustrates the example of the policy of the power saving control when the execution block is arithmetic intensive, which is performed by the information processing system of Embodiment 2. FIG.
  • FIG. 1 is a block diagram schematically showing a hardware configuration of the information processing system of the first embodiment.
  • the information processing system 1000 of the first embodiment includes a computer system 10.
  • the computer system 10 includes a processor 11, a main storage device 12, and an auxiliary storage device 13.
  • the processor 11 includes a central processing unit (CPU; Central Processing Unit), a graphics processing unit (GPU; Graphics Processing Unit), a digital signal processor (DSP; Digital Signal Processor), and the like.
  • the processor 11 includes a power saving mechanism. The power saving mechanism dynamically changes the operating frequency and / or the number of cores of the processor 11.
  • the main storage device 12 is a random access memory (RAM; RandomAccessMemory) or the like.
  • the auxiliary storage device 13 is a hard disk drive, a solid state drive, a RAM disk, or the like.
  • FIG. 2 is a block diagram schematically illustrating the functional configuration of the information processing system of the first embodiment.
  • the system basic software 1100 and the arithmetic application 1200 are installed in the information processing system 1000.
  • the system basic software 1100 and the calculation application 1200 operate in the operating environment of the computer system 10.
  • the system basic software 1100 may be an operating system.
  • the algorithm is an algorithm or the like that controls a self-driving car that is executed at a fixed cycle.
  • the information processing system 1000 includes a roofline model data storage unit 1110, an operating environment acquisition unit 1120, a calculation strength data acquisition unit 1130, and a performance power control unit 1140. These elements are configured by the processor 1 executing the system basic software 1100 loaded from the auxiliary storage device 13 to the main storage device 12.
  • the roofline model data storage unit 1110 holds performance information related to the computer system 10.
  • the operating environment acquisition unit 1120 acquires the current operating environment of the computer system 10.
  • the calculation strength data acquisition unit 1130 acquires the calculation strength data of each execution block constituting the calculation application 1200 from the execution block calculation strength data area 1230 described below.
  • the performance power control unit 1140 performs performance power control based on the held performance information and the acquired calculation strength data of each execution block.
  • the performance information about the held computer system 10 includes a roofline model corresponding to the operating frequency and the number of cores of the processor 11 and the operating frequency of the main storage device 12.
  • the acquired current operating environment of the computer system 10 includes the current operating frequency and the number of cores of the processor 11 and the current operating frequency of the main storage device 12.
  • performing performance power control based on the performance information and the calculation strength data of each execution block is the operating frequency and the number of cores of the processor 11 based on the roofline model included in the performance information and the calculation strength data of each execution block. It also includes controlling the operating frequency of the main storage device 12.
  • Using the current operating environment of the computer system 10 includes using the current operating frequency and number of cores of the processor 11 and the current operating frequency of the main memory 12 included in the current operating environment of the computer system 10.
  • the performance power control unit 1140 includes a performance power determination unit 1141, an execution time measurement unit 1142, a power control latency data unit 1143, and a performance power command unit 1144.
  • the performance power determination unit 1141 determines the performance power control policy from the roofline model to be held and the calculation strength data of each execution block.
  • the execution time measurement unit 1142 measures the execution time of each execution block.
  • the power control latency data unit 1143 determines whether or not to cause the performance power command unit 1144 to perform the performance power control from the overhead time required when the performance power control is performed by the performance power command unit 1144.
  • the performance power command unit 1144 outputs a control command according to the determined performance power control policy.
  • the performance power command unit 1144 outputs a control command when it is determined by the power control latency data unit 1143 that the performance power control unit 1144 is to perform the performance power control.
  • the determined performance power control policy includes the operating frequency and the number of cores of the processor 11 and the operating frequency of the main storage device 12.
  • following the determined performance power control policy includes following the operating frequency and number of cores of the processor 11 and the operating frequency of the main storage device 12 included in the determined performance power control policy.
  • the output of the control command is performed in order to control the operating frequency and the number of cores of the processor 11 and the operating frequency of the main storage device 12.
  • the information processing system 1000 includes a program area 1210, a data area 1220, and an execution block calculation intensity data area 1230. These elements are secured in at least one of the main storage device 12 and the auxiliary storage device 13.
  • the program area 1210 holds the programs constituting the arithmetic application 1200.
  • the data area 1220 holds variables, arrays, etc. that make up the arithmetic application 1200.
  • the execution block calculation strength data area 1230 holds the calculation strength data of each execution block constituting the calculation application 1200 and the deadline time of each execution block.
  • the deadline time of each execution block indicates the time when the processing of each execution block must be completed.
  • performance power control is performed based on the calculation intensity data of each execution block constituting the calculation application 1200. This enables performance power control adapted to the algorithm of the arithmetic application 1200.
  • the performance power control is performed in a feedforward manner based on the predetermined calculation intensity data. This makes it possible to prevent a delay in performance power control.
  • the operating frequency of the main storage device 12 is controlled. As a result, it is possible to prevent the main storage device 12 from consuming more power than necessary.
  • FIG. 3 is a flowchart illustrating the operation flow of the system basic software installed in the information processing system of the first embodiment.
  • the system basic software 1100 executes steps S100 to S105 shown in FIG.
  • step S100 the operating environment acquisition unit 1120 acquires the current operating environment of the computer system 10. At that time, the operating environment acquisition unit 1120 acquires the current operating frequency and the number of cores of the processor 11 and the current operating frequency of the main storage device 12.
  • the operating environment acquisition unit 1120 selects a roofline model corresponding to the acquired current operating environment of the computer system 10.
  • steps S100 and S101 it becomes possible to refer to the roofline model corresponding to the current operating environment of the computer system 10.
  • the calculation strength data acquisition unit 1130 acquires the calculation strength data of the execution block to be executed next.
  • the performance power control unit 1140 collates the selected roofline model with the acquired calculation intensity data of the execution block. Further, the performance power control unit 1140 selects the operating environment of the computer system 10. At that time, the performance power control unit 1140 selects the operating frequency and the number of cores of the processor 11 and the operating frequency of the main storage device 12.
  • step S104 when the performance power control unit 1140 changes the operating environment of the computer system 10 from the current operating environment to the operating environment selected in step S103, the execution time of the execution block is the deadline time due to the control delay. To determine whether or not to exceed.
  • the control delay is generated by the overhead time that occurs when the operating environment of the computer system 10 is changed from the current operating environment to the selected operating environment.
  • the performance power control unit 1140 determines that the execution time of the execution block exceeds the deadline time, the performance power control unit 1140 ends the operation without executing step S105. On the other hand, if the performance power control unit 1140 determines that the execution time of the execution block does not exceed the deadline time, the performance power control unit 1140 executes step S105 and then ends the operation.
  • step S105 the performance power control unit 1140 controls the performance power.
  • the performance power control unit 1140 sets the operating frequency and the number of cores of the processor 11 and the operating frequency of the main storage device 12 to those selected.
  • FIG. 4 is a diagram illustrating an example of a roofline model held in a roofline storage unit provided in the information processing system of the first embodiment.
  • the calculation strength is taken on the horizontal axis.
  • the performance of floating point arithmetic is taken on the vertical axis.
  • the roofline model defines an upper limit for the performance of floating-point arithmetic with respect to the arithmetic strength for each of the selectable arithmetic performance of the processor 11 and each of the selectable memory performance of the main storage device 12.
  • the roofline model may specify an upper limit for performance other than the performance of floating point arithmetic.
  • the arithmetic performance of the processor 11 is a combination of the operating frequency of the processor 11 and the number of cores.
  • the memory performance of the main storage device 12 is the operating frequency of the main storage device 12 or the like.
  • the roofline data corresponding to the operating frequency of the main storage device 12 can be referred to.
  • the roofline model is the processor 11 with selectable operating frequencies "2.6 GHz”, “2.4 GHz”, “1.8 GHz” and "1.0 GHz” respectively and the main storage device 12.
  • the upper limit of the performance of floating-point arithmetic with respect to the arithmetic strength is specified.
  • the roofline model from the calculation strength of the execution block constituting the calculation application 1200, either the calculation performance of the processor 11 or the memory performance of the main storage device 12 in the performance of floating-point arithmetic when the execution block is executed. Can be visually determined whether is dominant. Details of the roofline model are described in Samuel Williams, Andrew Waterman and David Patterson, "Roofline: An Insightful Visual Performance Model for Floating-Point Programs and Multicore, (2009)".
  • FIG. 5 shows a combination of selectable operating frequencies and number of cores of a processor and an upper limit of the performance of floating-point arithmetic, which constitutes a roofline model held in the roofline storage unit provided in the information processing system of the first embodiment. It is a figure which illustrates the relationship with a value.
  • the roofline model defines an upper limit of the performance of floating-point arithmetic with respect to the arithmetic intensity for each of the selectable arithmetic performances of the processor 11.
  • the upper limit of the performance of the floating-point arithmetic does not depend on the arithmetic strength.
  • the upper limit of the floating-point arithmetic performance with respect to the arithmetic strength for each of the selectable arithmetic performances of the processor 11 can be specified. For example, depending on the relationship between the combination of the selectable operating frequency and the number of cores of the processor 11 and the upper limit of the performance of floating-point arithmetic shown in FIG. 5, the combination of the selectable operating frequency and the number of cores of the processor 11 For each, the upper limit of the performance of floating-point arithmetic can be specified for the arithmetic strength.
  • FIG. 6 is a diagram illustrating the relationship between the selectable operating frequency and the bandwidth of the main storage device constituting the roofline model held in the roofline storage unit provided in the information processing system of the first embodiment. be.
  • the roofline model defines an upper limit of the performance of floating-point arithmetic with respect to the arithmetic strength for each of the selectable memory performances of the main storage device 12.
  • the bandwidth of the main storage device 12 has a one-to-one relationship with the operating frequency of the main storage device 12. Therefore, for each of the selectable bandwidths, the upper limit of the performance of floating-point arithmetic with respect to the arithmetic strength is defined, and the relationship between the selectable operating frequency of the main memory and the bandwidth shown in FIG. 6 is prepared. By doing so, it is possible to specify the upper limit of the performance of floating-point arithmetic with respect to the arithmetic intensity for each of the selectable operating frequencies of the main storage device 12.
  • FIG. 7 is a diagram illustrating an example of information held in the execution block calculation strength data area provided in the information processing system of the first embodiment.
  • the execution block calculation strength data area 1230 holds the execution address of each execution block, the calculation strength data of each execution block, and the deadline time of each execution block.
  • a file containing information that can specify an execution block, calculation intensity data, and deadline time pairing data is created in advance.
  • the file is created as a file separate from the source code file of the arithmetic application 1200.
  • the information that can specify the execution block is the name of the function corresponding to the execution block or the like.
  • compilation is performed to create an executable file of the arithmetic application 1200 from the source code file of the arithmetic application 1200 and the created file.
  • the executable and linkable format (ELF; Executable and Linkable Format) is adopted in the created executable file
  • the section dedicated to the calculation strength data of each execution block is executed in the execution format file. It may be newly established as. In this case, the information of the newly established section is added to the ELF header and the section header.
  • the corresponding machine language part in the program area 1210 is specified from the information that can specify the execution block, and an instruction to generate a software interrupt is inserted in the specified machine language part.
  • the instruction that generates a software interrupt is an INT3 instruction or the like when the processor 11 is an x86-based processor.
  • An instruction that generates a software interrupt can replace the first byte of the original instruction as a breakpoint. Further, the execution address of the specified machine language portion is acquired, and the acquired execution address is added to the execution block calculation strength data area 1230.
  • an interrupt handler that executes a series of processes included in the performance power control unit 1140 is registered in the corresponding interrupt number in the interrupt descriptor table.
  • a software interrupt occurs every time each block is reached.
  • Loading and execution of the arithmetic application 1200 is initiated by the exec memory in a UNIX® environment. For example, if the instruction that causes the software interrupt is the INT3 instruction, the SIGTRAP signal is notified to the system basic software 1100.
  • the system basic software 1100 an interrupt handler registered in advance in the interrupt descriptor table is activated in conjunction with the occurrence of a software interrupt, and a series of processes included in the performance power control unit 1140 are executed. To.
  • the calculation strength data acquisition unit 1130 acquires the calculation strength data of each execution block and the deadline time of each execution block based on the execution address of each execution block. At that time, the calculation strength data acquisition unit 1130 identifies an execution block corresponding to the address loaded in the main storage device 12 from the currently executed address, and the calculation strength data of the specified execution block and the said execution block. Get the deadline time of the execution block. Further, the calculated intensity data acquisition unit 1130 passes the acquired calculated intensity data of each execution block and the deadline time of each execution block to the performance power determination unit 1141.
  • FIG. 8 is a flowchart illustrating the operation flow of the performance power determination unit provided in the information processing system of the first embodiment.
  • the performance power control unit 1140 receives the roofline model corresponding to the current operating environment from the roofline model data storage unit 1110, and the calculation strength data and deadline time of the execution block to be executed next from the calculation strength data acquisition unit 1130. After receiving the above, steps S200 to S207 shown in FIG. 8 are executed.
  • step S200 the performance power determination unit 1141 plots the calculated intensity data of the received execution block on the received roofline model. Further, the performance power determination unit 1141 collates the roofline model with the calculation strength data of the execution block.
  • the performance power determination unit 1141 determines whether or not the execution block is memory intensive.
  • the performance power determination unit 1141 determines whether the memory performance of the main storage device 12 or the calculation performance of the processor 11 is the rate-determining factor in terms of the performance of the calculation application 1200, and the memory performance of the main storage device 12 is the rate-determining factor. If it is determined that there is, it is determined that the execution block is memory intensive, and if it is determined that the arithmetic performance of the processor 11 is a rate-determining factor, it is determined that the execution block is not memory intensive, that is, it is arithmetic intensive. do.
  • steps S202 to S204 are executed. If it is determined that the execution block is not memory intensive, steps S205 to S207 are executed.
  • step S202 the performance power determination unit 1141 raises the operating frequency of the main storage device 12. At that time, the performance power determination unit 1141 selects an operating frequency higher than the current operating frequency of the main storage device 12 from the selectable operating frequencies of the main storage device 12 held in the roofline model data storage unit 1110. ..
  • the performance power determination unit 1141 updates the roofline model. At that time, the performance power determination unit 1141 updates the roofline model based on the operating frequency of the selected main storage device 12.
  • the performance power determination unit 1141 determines the operating frequency and / or the operating frequency of the processor 11 so that the discontinuity between the slope portion of the roofline model and the flat portion of the roofline model is located on the calculated strength. Reduce the number of cores. At that time, the performance power determination unit 1141 is based on the current operating frequency and / or the number of cores of the processor 11 from the selectable operating frequency and / or the number of cores of the processor 11 held in the roofline model data storage unit 1110. Select a small operating frequency and / or number of cores.
  • the gradient portion of the roofline model exists in the range of calculation strength in which the memory performance of the main storage device 12 is a rate-determining factor.
  • the flat portion of the roofline model exists in the range of the calculation strength in which the calculation performance of the processor 11 is a rate-determining factor.
  • step S205 the performance power determination unit 1141 raises the operating frequency and / or the number of cores of the processor 11. At that time, the performance power determination unit 1141 is based on the current operating frequency and / or the number of cores of the processor 11 from the selectable operating frequency and / or the number of cores of the processor 11 held in the roofline model data storage unit 1110. Select a large operating frequency and / or number of cores.
  • the performance power determination unit 1141 updates the roofline model. At that time, the performance power determination unit 1141 updates the roofline model based on the operating frequency and / or the number of cores of the selected processor 11.
  • the performance power determination unit 1141 determines the operating frequency of the main storage device 12 so that the discontinuity between the slope portion of the roofline model and the flat portion of the roofline model is located on the calculated strength. Lower. At that time, the performance power determination unit 1141 selects an operating frequency smaller than the current operating frequency of the main storage device 12 from the selectable operating frequencies of the main storage device 12 held in the roofline model data storage unit 1110. ..
  • FIG. 9 is a diagram illustrating an example of a power saving control policy when the execution block is memory intensive, which is performed by the information processing system of the first embodiment.
  • the performance when the execution block is executed with respect to the memory performance of the current main storage device 12 and the arithmetic performance of the processor 11 shown by the broken line It is decided to increase the memory performance of the main storage device 12 which is a hindrance to the memory performance of the main storage device 12 illustrated by the solid line gradient portion, and the performance requirement is satisfied. Further, it is determined to reduce the arithmetic performance of the processor 11 to the arithmetic performance of the processor 11 illustrated by the solid flat portion so that the discontinuity between the gradient portion and the flat portion is located on the arithmetic strength, thereby saving power. Is planned.
  • the memory performance of the main storage device 12 and the calculation performance of the processor 11 are shifted so that the memory performance of the main storage device 12 and the calculation performance of the processor 11 shift to the memory performance of the main storage device 12 and the calculation performance of the processor 11 shown by the solid line.
  • the calculation performance of is selected.
  • FIG. 10 is a diagram illustrating an example of a power saving control policy when the execution block is arithmetic intensive, which is performed by the information processing system of the first embodiment.
  • the performance when the execution block is executed with respect to the memory performance of the current main storage device 12 and the arithmetic performance of the processor 11 shown by the broken line It is determined that the arithmetic performance of the processor 11 that is a hindrance is increased to the arithmetic performance of the processor 11 illustrated by the solid line flat portion, and the performance requirement is satisfied. Further, it is decided to reduce the memory performance of the main storage device 12 to the memory performance of the main storage device 12 illustrated by the solid line gradient portion so that the discontinuity point between the gradient portion and the flat portion is located on the calculation strength. It is possible to save power.
  • the memory performance of the main storage device 12 and the calculation performance of the processor 11 are shifted so that the memory performance of the main storage device 12 and the calculation performance of the processor 11 shift to the memory performance of the main storage device 12 and the calculation performance of the processor 11 shown by the solid line.
  • the calculation performance of is selected.
  • power saving can be performed while satisfying the required performance requirements.
  • FIG. 11 is a diagram illustrating an example of an overhead time required to perform each control in the information processing system of the first embodiment.
  • the overhead time required to perform each control shown in FIG. 11 is predefined.
  • the overhead time required to perform each of the controls includes the operating frequency of the processor 11, the ON / OFF of the core of the processor 11, and the overhead time required to control the operating frequency of the main storage device 12.
  • FIG. 12 is a diagram illustrating an operation procedure of a power control latency data unit and a performance power command unit provided in the information processing system of the first embodiment.
  • the processing related to the performance power control by the system basic software 1100 is executed before each execution block constituting the arithmetic application is executed by the software interrupt.
  • the execution time measuring unit 1142 can measure the execution time of each execution block by acquiring the current time before and after the process. ..
  • the power control latency data unit 1143 holds the execution time of each measured execution block. Further, the power control latency data unit 1143 determines whether or not to perform performance power control from the measured execution time of each execution block and the overhead time required to perform each control shown in FIG. 11. do.
  • the total of the execution time and the overhead time of the execution block in the previous cycle is the deadline time of the execution block acquired by the calculation intensity data acquisition unit 1130.
  • an instruction for performing performance power control for the execution block is output to the performance power command unit 1144.
  • the power control latency data unit 1143 outputs an instruction for not performing performance power control for the execution block to the performance power command unit 1144.
  • the performance power control is performed from the roofline model corresponding to the current operating environment of the computer system 10 based only on the calculation strength data of each execution block constituting the calculation application 1200.
  • the operating environment is the operating frequency and the number of cores of the processor 11 and the operating frequency of the main storage device 12.
  • the actual performance when the arithmetic application 1200 is executed does not necessarily match the limit performance of the computer system 10 shown by the roofline model.
  • the actual calculation performance when the calculation application 1200 is executed is used to have higher accuracy. Performance power control is realized.
  • the calculated performance used is referred to as "actual calculation performance”.
  • the actual calculation performance of each execution block is such that the total number of floating-point operations specified from the calculation strength data of each execution block acquired by the calculation strength data acquisition unit 1130 is held by the power control latency data unit 1143 in each execution block. It can be calculated by dividing by the execution time of.
  • FIG. 13 is a flowchart illustrating the operation flow of the performance power determination unit provided in the information processing system of the second embodiment.
  • the performance power control unit 1140 executes steps S300 to S309 shown in FIG.
  • step S300 the performance power determination unit 1141 plots the calculated intensity data of the received execution block on the received roofline model. Further, the performance power determination unit 1141 collates the roofline model with the calculation strength data of the execution block.
  • the performance power determination unit 1141 determines whether or not the execution block is memory intensive.
  • steps S302 to S305 are executed. If it is determined that the execution block is not memory intensive, steps S306 to S309 are executed.
  • step S302 the performance power determination unit 1141 determines whether or not the actual calculation performance of the execution block has reached the peak performance of the memory performance of the main storage device 12 in the current operating environment.
  • steps S303 to S305 are executed. If it is determined that the actual calculation performance of the execution block has not reached the peak performance of the memory performance, step S305 is executed.
  • step S303 the performance power determination unit 1141 raises the operating frequency of the main storage device 12. At that time, the performance power determination unit 1141 selects an operating frequency higher than the current operating frequency of the main storage device 12 from the selectable operating frequencies of the main storage device 12 held in the roofline model data storage unit 1110. ..
  • the performance power determination unit 1141 updates the roofline model. At that time, the performance power determination unit 1141 updates the roofline model based on the operating frequency of the selected main storage device 12.
  • the performance power determination unit 1141 determines the operating frequency and / or the operating frequency of the processor 11 so that the discontinuity between the slope portion of the roofline model and the flat portion of the roofline model is located on the calculated strength. Reduce the number of cores. At that time, the performance power determination unit 1141 is based on the current operating frequency and / or the number of cores of the processor 11 from the selectable operating frequency and / or the number of cores of the processor 11 held in the roofline model data storage unit 1110. Select a small operating frequency and / or number of cores.
  • steps S302 to S305 if the actual calculation performance of the execution block does not reach the peak performance of the memory performance of the main storage device 12, the current operating environment is mainly stored with respect to the operating frequency of the main storage device 12. It is determined that the memory performance requirements of the device 12 are met and the selection is not made.
  • step S306 the performance power determination unit 1141 determines whether or not the actual calculation performance of the execution block has reached the peak performance of the calculation performance of the processor 11 in the current operating environment.
  • steps S307 to S309 are executed. If it is determined that the actual calculation performance of the execution block has not reached the peak performance of the calculation performance of the processor 11, step S309 is executed.
  • step S307 the performance power determination unit 1141 raises the operating frequency and / or the number of cores of the processor 11. At that time, the performance power determination unit 1141 is based on the current operating frequency and / or the number of cores of the processor 11 from the selectable operating frequency and / or the number of cores of the processor 11 held in the roofline model data storage unit 1110. Select a large operating frequency and / or number of cores.
  • the performance power determination unit 1141 updates the roofline model. At that time, the performance power determination unit 1141 updates the roofline model based on the operating frequency and / or the number of cores of the selected processor 11.
  • the performance power determination unit 1141 determines the operating frequency of the main storage device 12 so that the discontinuity between the slope portion of the roofline model and the flat portion of the roofline model is located on the calculated strength. Lower. At that time, the performance power determination unit 1141 selects an operating frequency smaller than the current operating frequency of the main storage device 12 from the selectable operating frequencies of the main storage device 12 held in the roofline model data storage unit 1110. ..
  • steps S306 to S309 if the actual calculation performance of the execution block does not reach the peak performance of the calculation performance of the processor 11, the current operating environment of the processor 11 is the operating frequency and the number of cores of the processor 11. It is determined that the requirements for computing performance are met and the selection is not made.
  • FIGS. 14 and 15 are diagrams illustrating an example of a power saving control policy when the execution block is memory intensive, which is performed by the information processing system of the second embodiment.
  • the actual calculation performance of the execution block reaches the peak performance of the memory performance of the main storage device 12 in the current operating environment. Therefore, the memory performance of the main storage device 12, which is a hindrance to the performance when the execution block is executed, is raised to the memory performance shown by the solid line gradient portion, and the performance requirement is satisfied. Further, the calculation performance of the processor 11 is reduced to the calculation performance shown by the solid line flat portion so that the discontinuity point between the gradient portion and the flat portion is located on the calculation strength, and power saving is achieved. As a result, the memory performance of the main storage device 12 and the arithmetic performance of the processor 11 shift to those shown by the solid line.
  • the actual calculation performance of the execution block does not reach the peak performance of the memory performance of the main storage device 12 in the current operating environment. Therefore, the memory performance of the main storage device 12 that does not hinder the performance when the execution block is executed is maintained. Further, the calculation performance of the processor 11 is reduced to the calculation performance of the processor 11 illustrated by the solid line flat portion so that the discontinuity point between the gradient portion and the flat portion is located on the calculation strength, thereby saving power. Be done. As a result, the memory performance of the main storage device 12 and the arithmetic performance of the processor 11 shift to those shown by the solid line.
  • 16 and 17 are diagrams illustrating an example of a power saving control policy when the execution block is arithmetic intensive, which is performed by the information processing system of the second embodiment.
  • the actual calculation performance of the execution block reaches the peak performance of the calculation performance of the processor 11 in the current operating environment. Therefore, the arithmetic performance of the processor 11, which is a hindrance to the performance when the execution block is executed, is raised to the arithmetic performance of the processor 11 illustrated by the solid line flat portion, and the performance requirement is satisfied. Further, the memory performance of the main storage device 12 is reduced to the memory performance of the main storage device 12 illustrated by the solid line gradient portion so that the discontinuity point between the gradient portion and the flat portion is located on the calculation strength. Electricity will be achieved. As a result, the memory performance of the main storage device 12 and the arithmetic performance of the processor 11 shift to those shown by the solid line.
  • the actual calculation performance of the execution block does not reach the peak performance of the calculation performance of the processor 11 in the current operating environment. Therefore, the arithmetic performance of the processor 11 that does not hinder the performance when the execution block is executed is maintained. Further, the memory performance of the main storage device 12 is reduced to the memory performance of the main storage device 12 illustrated by the solid line gradient portion so that the discontinuity point between the gradient portion and the flat portion is located on the calculation strength. Electricity will be achieved. As a result, the memory performance of the main storage device 12 and the arithmetic performance of the processor 11 shift to those shown by the solid line.
  • Computer system 11 Processor, 12 Main memory device, 13 Auxiliary storage device, 1000 Information processing system, 1100 System basic software, 1200 Calculation application, 1110 Roofline model data storage unit, 1120 Operating environment acquisition unit, 1130 Calculation strength data acquisition Unit 1140 Performance power control unit 1141 Performance power judgment unit 1142 Execution time measurement unit 1143 Power control latency data unit 1144 Performance power command unit 1210 Program area 1220 Data area 1230 Execution block calculation strength data area.

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Abstract

演算アプリケーションのアルゴリズムに適応した性能電力制御を可能にし、性能電力制御の遅れを防ぐ。情報処理システムは、実行ブロック演算強度データ領域、ルーフラインモデルデータ記憶部、演算強度データ取得部及び性能電力制御部を備える。実行ブロック演算強度データ領域は、省電力機構を備えるプロセッサ及び主記憶装置を備える計算機システムの動作環境で動作する演算アプリケーションを構成する各実行ブロックの演算強度データを保持する。ルーフラインモデルデータ記憶部は、プロセッサの動作周波数及びコア数並びに主記憶装置の動作周波数に対応するルーフラインモデルを保持する。演算強度データ取得部は、各実行ブロックの演算強度データを取得する。性能電力制御部は、ルーフラインモデル及び各実行ブロックの演算強度データに基づいてプロセッサの動作周波数及びコア数並びに主記憶装置の動作周波数を制御する。

Description

情報処理システム及び情報処理システムの制御方法
　本開示は、情報処理システム及び情報処理システムの制御方法に関する。
　近年、組込みシステムに実装されたプロセッサにおいては、アプリケーションの複雑化及び高速化への需要の高まりに伴い、ひとつのコアあたりの動作周波数を高くすること、マルチコア化、グラフィックス処理ユニット（ＧＰＵ；Graphics Processing Unit）、専用アクセラレータの内蔵等により複数の演算器を搭載すること等により、性能の向上が図られている。
　また、消費電力を減らす仕組みのひとつである動的電圧周波数制御（ＤＶＦＳ；Dynamic Voltage and Frequency Scaling）機能を有するプロセッサも開発されている。ＤＶＦＳ機能は、数種類の動作周波数及び動作電圧をプロセッサに持たせてプロセッサの動作周波数及び動作電圧をプロセッサの負荷状況に応じて変更する省電力機構により実現される。
　組込みシステムに実装されたプロセッサの進化に伴って、スループットは大きくなってきている。一方で、組込みシステムにおいては、放熱制御及び装置の小型化が要件として求められる。このため、アプリケーションの性能要件を満たしながらプロセッサの省電力制御を行うことが求められている。
　従来から、プロセッサの省電力制御として、プロセッサの負荷状況を監視し、プロセッサの負荷状況が高負荷である場合には高い周波数でプロセッサを動作させ、プロセッサの負荷状況が低負荷である場合には低い周波数でプロセッサを動作させる制御方法が知られている。特許文献１は、メモリ性能に関する統計情報に基づいて、メモリ帯域幅が性能面において支配的である場合に演算能力を下げる制御を行う方法を提案する。特許文献２は、中央処理ユニット（ＣＰＵ；Central Processing Unit）の演算量とキャッシュメモリへのアクセス量とを比較し、後者が支配的である場合にプロセッサの省電力機構を有効にする方法を提案する。
国際公開第２００８／１２０２７４号 特開２００８－４０７３４号公報
　特許文献１により提案される方法には、メモリアクセスに関する統計情報がプロセッサの内部のみにおいて利用されるため、演算アプリケーションのアルゴリズムに適応した高い精度を有する電力性能制御を行うことができないという問題点がある。また、当該方法には、演算アプリケーションの演算強度が利用されないため、省電力制御に遅れが生じ、特に、高い演算性能が必要である場合にプロセッサの周波数が低いままとなるという問題点がある。また、当該方法には、プロセッサの動作周波数及び命令発行幅の制御が行われるに留まるため、マルチコアのオン／オフ制御及び主記憶装置の動作周波数の制御が行われず、十分な省電力制御を行うことができないという問題点がある。
　特許文献２により提案される方法には、計算機により実行される実行コードに関して、ＣＰＵの実行比率が高い領域においては性能電力制御が行われないため、主記憶装置において必要以上の電力が消費されるという問題点がある。
　本開示は、これらの問題点に鑑みてなされた。本開示は、演算アプリケーションのアルゴリズムに適応した性能電力制御を可能にすることを目的とする。また、本開示は、性能電力制御の遅れを防ぐことを目的とする。
　本開示は、情報処理システムに関する。
　情報処理システムは、実行ブロック演算強度データ領域と、ルーフラインモデルデータ記憶部と、演算強度データ取得部と、性能電力制御部と、を備える。
　実行ブロック演算強度データ領域は、省電力機構を備えるプロセッサ及び主記憶装置を備える計算機システムの動作環境で動作する演算アプリケーションを構成する各実行ブロックの演算強度データを保持する。
　ルーフラインモデルデータ記憶部は、プロセッサの動作周波数及びコア数並びに主記憶装置の動作周波数に対応するルーフラインモデルを保持する。
　演算強度データ取得部は、実行ブロック演算強度データ領域から各実行ブロックの演算強度データを取得する。
　性能電力制御部は、ルーフラインモデル及び各実行ブロックの演算強度データに基づいてプロセッサの動作周波数及びコア数並びに主記憶装置の動作周波数の制御を行う。
　本開示は、情報処理システムの制御方法にも向けられる。
　本開示によれば、演算アプリケーションを構成する各実行ブロックの演算強度データに基づいて性能電力制御が行われる。これにより、演算アプリケーションのアルゴリズムに適応した性能電力制御が可能になる。また、予め定義された演算強度データに基づいてフィードフォワード的に性能電力制御が行われる。これにより、性能電力制御の遅れを防ぐことができる。
　本開示の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１の情報処理システムのハードウェア構成を模式的に図示するブロック図である。 実施の形態１の情報処理システムの機能構成を模式的に図示するブロック図である。 実施の形態１の情報処理システムにインストールされたシステム基本ソフトウェアの動作の流れを図示するフローチャートである。 実施の形態１の情報処理システムに備えられるルーフライン記憶部に保持されるルーフラインモデルの例を図示する図である。 実施の形態１の情報処理システムに備えられるルーフライン記憶部に保持されるルーフラインモデルを構成する、プロセッサの選択可能な動作周波数及びコア数の組み合わせと浮動小数点演算の性能の上限値との関係を図示する図である。 実施の形態１の情報処理システムに備えられるルーフライン記憶部に保持されるルーフラインモデルを構成する、主記憶装置の選択可能な動作周波数と帯域幅との関係を図示する図である。 実施の形態１の情報処理システムに備えられる実行ブロック演算強度データ領域に保持される情報の例を図示する図である。 実施の形態１の情報処理システムに備えられる性能電力判断部の動作の流れを図示するフローチャートである。 実施の形態１の情報処理システムにより行われる、実行ブロックがメモリインテンシブである場合の省電力制御の方針の例を図示する図である。 実施の形態１の情報処理システムにより行われる、実行ブロックが演算インテンシブである場合の省電力制御の方針の例を図示する図である。 実施の形態１の情報処理システムにおける、各制御を行うのにかかるオーバヘッド時間の例を図示する図である。 実施の形態１の情報処理システムに備えられる電力制御レイテンシデータ部及び性能電力指令部の動作の手順を図示する図である。 実施の形態２の情報処理システムに備えられる性能電力判断部の動作の流れを図示するフローチャートである。 実施の形態２の情報処理システムにより行われる、実行ブロックがメモリインテンシブである場合の省電力制御の方針の例を図示する図である。 実施の形態２の情報処理システムにより行われる、実行ブロックがメモリインテンシブである場合の省電力制御の方針の例を図示する図である。 実施の形態２の情報処理システムにより行われる、実行ブロックが演算インテンシブである場合の省電力制御の方針の例を図示する図である。 実施の形態２の情報処理システムにより行われる、実行ブロックが演算インテンシブである場合の省電力制御の方針の例を図示する図である。
　＜実施の形態１＞
　図１は、実施の形態１の情報処理システムのハードウェア構成を模式的に図示するブロック図である。
　図１に図示されるように、実施の形態１の情報処理システム１０００は、計算機システム１０を備える。
　図１に図示されるように、計算機システム１０には、プロセッサ１１、主記憶装置１２及び補助記憶装置１３を備える。
　プロセッサ１１は、中央処理ユニット（ＣＰＵ；Central Processing Unit）、グラフィックス処理ユニット（ＧＰＵ；Graphics Processing Unit）、デジタル信号プロセッサ（ＤＳＰ；Digital Signal Processor）等を含む。プロセッサ１１は、省電力機構を備える。省電力機構は、プロセッサ１１の動作周波数及び／又はコア数を動的に変更する。
　主記憶装置１２は、ランダムアクセスメモリ（ＲＡＭ；Random Access Memory）等である。
　補助記憶装置１３は、ハードディスクドライブ、ソリッドステートドライブ、ＲＡＭディスク等である。
　図２は、実施の形態１の情報処理システムの機能構成を模式的に図示するブロック図である。
　図２に図示されるように、情報処理システム１０００には、システム基本ソフトウェア１１００及び演算アプリケーション１２００がインストールされる。
　システム基本ソフトウェア１１００及び演算アプリケーション１２００は、計算機システム１０の動作環境で動作する。システム基本ソフトウェア１１００は、オペレーティング・システムであってもよい。演算アプリケーション１２００のアルゴリズムには制約が存在しない。当該アルゴリズムは、定周期で実行される自動運転車の車両制御を行うアルゴリズム等である。
　図２に図示されるように、情報処理システム１０００は、ルーフラインモデルデータ記憶部１１１０、動作環境取得部１１２０、演算強度データ取得部１１３０及び性能電力制御部１１４０を備える。これらの要素は、補助記憶装置１３から主記憶装置１２にロードされたシステム基本ソフトウェア１１００をプロセッサ１が実行することにより構成される。
　ルーフラインモデルデータ記憶部１１１０は、計算機システム１０に関する性能情報を保持する。
　動作環境取得部１１２０は、計算機システム１０の現在の動作環境を取得する。
　演算強度データ取得部１１３０は、下述する実行ブロック演算強度データ領域１２３０から演算アプリケーション１２００を構成する各実行ブロックの演算強度データを取得する。
　性能電力制御部１１４０は、保持された性能情報及び取得された各実行ブロックの演算強度データに基づいて性能電力制御を行う。
　実施の形態１においては、保持された計算機システム１０に関する性能情報は、プロセッサ１１の動作周波数及びコア数並びに主記憶装置１２の動作周波数に対応するルーフラインモデルを含む。また、取得された計算機システム１０の現在の動作環境は、プロセッサ１１の現在の動作周波数及びコア数並びに主記憶装置１２の現在の動作周波数を含む。また、性能情報及び各実行ブロックの演算強度データに基づいて性能電力制御を行うことは、性能情報に含まれるルーフラインモデル及び各実行ブロックの演算強度データに基づいてプロセッサ１１の動作周波数及びコア数並びに主記憶装置１２の動作周波数の制御を行うことを含む。計算機システム１０の現在の動作環境を用いることは、計算機システム１０の現在の動作環境に含まれるプロセッサ１１の現在の動作周波数及びコア数並びに主記憶装置１２の現在の動作周波数を用いることを含む。
　性能電力制御部１１４０は、性能電力判断部１１４１、実行時間計測部１１４２、電力制御レイテンシデータ部１１４３及び性能電力指令部１１４４を備える。
　性能電力判断部１１４１は、保持されるルーフラインモデル及び各実行ブロックの演算強度データから性能電力制御の方針を決定する。
　実行時間計測部１１４２は、各実行ブロックの実行時間を計測する。
　電力制御レイテンシデータ部１１４３は、性能電力制御を性能電力指令部１１４４に行わせた場合にかかるオーバヘッド時間から性能電力制御を性能電力指令部１１４４に行わせるか否かを判定する。
　性能電力指令部１１４４は、決定された性能電力制御の方針に従って制御指令を出力する。性能電力指令部１１４４は、電力制御レイテンシデータ部１１４３により性能電力制御を性能電力指令部１１４４に行わせると判定された場合に、制御指令を出力する。
　実施の形態１においては、決定される性能電力制御の方針は、プロセッサ１１の動作周波数及びコア数並びに主記憶装置１２の動作周波数を含む。また、決定された性能電力制御の方針に従うことは、決定された性能電力制御の方針に含まれるプロセッサ１１の動作周波数及びコア数並びに主記憶装置１２の動作周波数に従うことを含む。また、制御指令を出力することは、プロセッサ１１の動作周波数及びコア数並びに主記憶装置１２の動作周波数の制御を行うために行われる。
　図２に図示されるように、情報処理システム１０００は、プログラム領域１２１０、データ領域１２２０及び実行ブロック演算強度データ領域１２３０を備える。これらの要素は、主記憶装置１２及び補助記憶装置１３の少なくとも一方に確保される。
　プログラム領域１２１０は、演算アプリケーション１２００を構成するプログラムを保持する。
　データ領域１２２０は、演算アプリケーション１２００を構成する変数、配列等を保持する。
　実行ブロック演算強度データ領域１２３０は、演算アプリケーション１２００を構成する各実行ブロックの演算強度データ及び各実行ブロックのデッドライン時間を保持する。各実行ブロックのデッドライン時間は、各実行ブロックの処理を終了しなければならない時間を示す。
　情報処理システム１０００においては、演算アプリケーション１２００を構成する各実行ブロックの演算強度データに基づいて性能電力制御が行われる。これにより、演算アプリケーション１２００のアルゴリズムに適応した性能電力制御が可能になる。
　また、情報処理システム１０００においては、予め定義された演算強度データに基づいてフィードフォワード的に性能電力制御が行われる。これにより、性能電力制御の遅れを防ぐことができる。
　また、情報処理システム１０００においては、主記憶装置１２の動作周波数の制御が行われる。これにより、主記憶装置１２により必要以上の電力が消費されることを抑制することができる。
　図３は、実施の形態１の情報処理システムにインストールされたシステム基本ソフトウェアの動作の流れを図示するフローチャートである。
　システム基本ソフトウェア１１００は、図３に図示されるステップＳ１００からＳ１０５までを実行する。
　ステップＳ１００においては、動作環境取得部１１２０が、計算機システム１０の現在の動作環境を取得する。動作環境取得部１１２０は、その際に、プロセッサ１１の現在の動作周波数及びコア数並びに主記憶装置１２の現在の動作周波数を取得する。
　続くステップＳ１０１においては、動作環境取得部１１２０が、取得した計算機システム１０の現在の動作環境に対応するルーフラインモデルを選択する。
　ステップＳ１００及びＳ１０１によれば、計算機システム１０の現在の動作環境に対応するルーフラインモデルを参照することができるようになる。
　続くステップＳ１０２においては、演算強度データ取得部１１３０が、次に実行される実行ブロックの演算強度データを取得する。
　続くステップＳ１０３においては、性能電力制御部１１４０が、選択されたルーフラインモデルと取得された実行ブロックの演算強度データとを照合する。また、性能電力制御部１１４０が、計算機システム１０の動作環境を選択する。性能電力制御部１１４０は、その際に、プロセッサ１１の動作周波数及びコア数並びに主記憶装置１２の動作周波数を選択する。
　続くステップＳ１０４においては、性能電力制御部１１４０が、計算機システム１０の動作環境を現在の動作環境からステップＳ１０３において選択された動作環境に変更した場合に制御遅延により実行ブロックの実行時間がデッドライン時間を超過するか否かを判定する。当該制御遅延は、計算機システム１０の動作環境を現在の動作環境から選択された動作環境に変更した場合に発生するオーバヘッド時間により発生する。
　性能電力制御部１１４０は、実行ブロックの実行時間がデッドライン時間を超過すると判定した場合は、ステップＳ１０５を実行せずに動作を終了する。一方、性能電力制御部１１４０は、実行ブロックの実行時間がデッドライン時間を超過しないと判定した場合は、ステップＳ１０５を実行してから動作を終了する。
　ステップＳ１０５においては、性能電力制御部１１４０が、性能電力制御を行う。性能電力制御部１１４０は、その際に、プロセッサ１１の動作周波数及びコア数並びに主記憶装置１２の動作周波数を、選択されたそれらに設定する。
　図４は、実施の形態１の情報処理システムに備えられるルーフライン記憶部に保持されるルーフラインモデルの例を図示する図である。当該図においては、演算強度が横軸にとられている。また、浮動小数点演算の性能が縦軸にとられている。
　ルーフラインモデルは、ひとつの計算機システム１０に対してひとつ存在し、ひとつの計算機システム１０に備えられるプロセッサ１１及び主記憶装置１２に応じた内容を有する。ルーフラインモデルは、プロセッサ１１の選択可能な演算性能の各々及び主記憶装置１２の選択可能なメモリ性能の各々について、演算強度に対する浮動小数点演算の性能の上限値を規定する。ルーフラインモデルが、浮動小数点演算の性能以外の性能の上限値を規定してもよい。プロセッサ１１の演算性能は、プロセッサ１１の動作周波数及びコア数の組み合わせ等である。主記憶装置１２のメモリ性能は、主記憶装置１２の動作周波数等である。プロセッサ１１の演算性能がプロセッサ１１の動作周波数及びコア数の組み合わせであり、主記憶装置１２のメモリ性能が主記憶装置１２の動作周波数である場合は、プロセッサ１１の動作周波数及びコア数の組み合わせ並びに主記憶装置１２の動作周波数に対応するルーフラインデータを参照することができる。図４に図示される例においては、ルーフラインモデルは、プロセッサ１１の選択可能な動作周波数「2.6GHz」、「2.4GHz」、「1.8GHz」及び「1.0GHz」の各々並びに主記憶装置１２の選択可能な動作周波数に対応する帯域幅「25.4GB/s」、「16.4GB/s」及び「10.6GB/s」の各々について、演算強度に対する浮動小数点演算の性能の上限値を規定する。ルーフラインモデルによれば、演算アプリケーション１２００を構成する実行ブロックの演算強度から、当該実行ブロックが実行される際の浮動小数点演算の性能においてプロセッサ１１の演算性能及び主記憶装置１２のメモリ性能のいずれが支配的であるのかを視覚的に判別することができる。ルーフラインモデルの詳細は、Samuel Williams, Andrew Waterman and David Patterson, "Roofline: An Insightful Visual Performance Model for Floating-Point Programs and Multicore, (2009)"に記載されている。
　図５は、実施の形態１の情報処理システムに備えられるルーフライン記憶部に保持されるルーフラインモデルを構成する、プロセッサの選択可能な動作周波数及びコア数の組み合わせと浮動小数点演算の性能の上限値との関係を図示する図である。
　上述したように、ルーフラインモデルは、プロセッサ１１の選択可能な演算性能の各々について、演算強度に対する浮動小数点演算の性能の上限値を規定する。ただし、プロセッサ１１の選択可能な演算性能の各々について規定される演算強度に対する浮動小数点演算の性能の上限値においては、浮動小数点演算の性能の上限値が演算強度に依存しない。このため、プロセッサ１１の選択可能な演算性能の各々について浮動小数点演算の性能の上限値を規定することにより、プロセッサ１１の選択可能な演算性能の各々について演算強度に対する浮動小数点演算の性能の上限値を規定することができる。例えば、図５に図示される、プロセッサ１１の選択可能な動作周波数及びコア数の組み合わせと浮動小数点演算の性能の上限値との関係により、プロセッサ１１の選択可能な動作周波数及びコア数の組み合わせの各々について演算強度に対する浮動小数点演算の性能の上限値を規定することができる。
　図６は、実施の形態１の情報処理システムに備えられるルーフライン記憶部に保持されるルーフラインモデルを構成する、主記憶装置の選択可能な動作周波数と帯域幅との関係を図示する図である。
　上述したように、ルーフラインモデルは、主記憶装置１２の選択可能なメモリ性能の各々について、演算強度に対する浮動小数点演算の性能の上限値を規定する。ただし、主記憶装置１２の帯域幅は、主記憶装置１２の動作周波数と１対１の関係を有する。このため、選択可能な帯域幅の各々について演算強度に対する浮動小数点演算の性能の上限値を規定し、図６に図示される、主記憶装置の選択可能な動作周波数と帯域幅との関係を準備することにより、主記憶装置１２の選択可能な動作周波数の各々について演算強度に対する浮動小数点演算の性能の上限値を規定することができる。
　図７は、実施の形態１の情報処理システムに備えられる実行ブロック演算強度データ領域に保持される情報の例を図示する図である。
　図７に図示されるように、実行ブロック演算強度データ領域１２３０は、各実行ブロックの実行アドレス、各実行ブロックの演算強度データ及び各実行ブロックのデッドライン時間を保持する。
　図７に図示される情報によれば、より細かい粒度で性能及び消費電力を考慮した性能電力制御を行うことができる。また、ユーザが演算アプリケーション１２００のソースコード・ファイルに手を加えることなく、所望の実行ブロックの演算強度データを取得することができる。
　図７に図示される情報が作成される際には、予め、実行ブロックを特定することができる情報と演算強度データ及びデッドライン時間とが対をなすデータを含むファイルが作成される。当該ファイルは、演算アプリケーション１２００のソースコード・ファイルとは別のファイルとして作成される。実行ブロックを特定することができる情報は、実行ブロックに相当する関数の名称等である。
　続いて、コンパイルが行われて演算アプリケーション１２００のソースコード・ファイル及び作成されたファイルから演算アプリケーション１２００の実行形式ファイルが作成される。作成される実行形式ファイルに実行可能及びリンク可能フォーマット（ＥＬＦ；Executable and Linkable Format）が採用される場合は、各実行ブロックの演算強度データ専用のセクションが実行形式ファイルに実行ブロック演算強度データ領域１２３０として新設されてもよい。この場合は、新設されたセクションの情報がＥＬＦ・ヘッダ及びセクション・ヘッダに追加される。
　コンパイルが行われる際には、実行ブロックを特定することができる情報からプログラム領域１２１０内の対応する機械語部分が特定され、特定された機械語部分にソフトウェア割込みを発生させる命令が挿入される。ソフトウェア割込みを発生させる命令は、プロセッサ１１がx86系プロセッサである場合は、INT3命令等である。ソフトウェア割込みを発生させる命令は、元の命令の最初のバイトをブレークポイントとして置き換えることができる。また、特定された機械語部分の実行アドレスが取得され、取得された実行アドレスが実行ブロック演算強度データ領域１２３０に追加される。
　これらとは別に、演算アプリケーション１２００が実行される前に、性能電力制御部１１４０に含まれる一連の処理を実行する割込みハンドラが、割込み記述子テーブル内の対応する割込み番号に登録される。
　これらにより、システム基本ソフトウェア１１００により演算アプリケーション１２００が主記憶装置１２にロードされプロセッサ１１により実行されると、各ブロックに差し掛かるたびにソフトウェア割込みが発生する。演算アプリケーション１２００のロード及び実行は、ＵＮＩＸ（登録商標）環境においてはexecメモリにより開始される。例えば、ソフトウェア割込みを発生させる命令がINT3命令である場合は、SIGTRAPシグナルがシステム基本ソフトウェア１１００に通知される。システム基本ソフトウェア１１００においては、ソフトウェア割込みが発生するのに連動して、予め割込み記述子テーブル内に登録されていた割込みハンドラが起動させられ、性能電力制御部１１４０に含まれる一連の処理が実行される。このとき、演算強度データ取得部１１３０は、各実行ブロックの実行アドレスに基づいて各実行ブロックの演算強度データ及び各実行ブロックのデッドライン時間を取得する。演算強度データ取得部１１３０は、その際に、現在実行されているアドレスから、主記憶装置１２にロードされた、当該アドレスに対応する実行ブロックを特定し、特定した実行ブロックの演算強度データ及び当該実行ブロックのデッドライン時間を取得する。また、演算強度データ取得部１１３０は、取得した各実行ブロックの演算強度データ及び各実行ブロックのデッドライン時間を性能電力判断部１１４１に渡す。
　図８は、実施の形態１の情報処理システムに備えられる性能電力判断部の動作の流れを図示するフローチャートである。
　性能電力制御部１１４０は、ルーフラインモデルデータ記憶部１１１０から現在の動作環境に対応するルーフラインモデルを受け取り、演算強度データ取得部１１３０から次に実行される実行ブロックの演算強度データ及びデッドライン時間を受け取った後に、図８に図示されるステップＳ２００からＳ２０７までを実行する。
　ステップＳ２００においては、性能電力判断部１１４１が、受け取ったルーフラインモデル上に受け取った実行ブロックの演算強度データをプロットする。また、性能電力判断部１１４１が、ルーフラインモデルと実行ブロックの演算強度データとを照合する。
　続くステップＳ２０１においては、性能電力判断部１１４１が、当該実行ブロックがメモリインテンシブであるか否かを判定する。性能電力判断部１１４１は、主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能のいずれが演算アプリケーション１２００の性能面における律速要因であるのかを判定し、主記憶装置１２のメモリ性能が律速要因であると判定した場合は、当該実行ブロックがメモリインテンシブであると判定し、プロセッサ１１の演算性能が律速要因であると判定した場合は、当該実行ブロックがメモリインテンシブでない、すなわち演算インテンシブであると判定する。
　当該実行ブロックがメモリインテンシブであると判定された場合は、ステップＳ２０２からＳ２０４までが実行される。当該実行ブロックがメモリインテンシブでないと判定された場合は、ステップＳ２０５からＳ２０７までが実行される。
　ステップＳ２０２においては、性能電力判断部１１４１が、主記憶装置１２の動作周波数を上げる。性能電力判断部１１４１は、その際に、ルーフラインモデルデータ記憶部１１１０に保持されている主記憶装置１２の選択可能な動作周波数から主記憶装置１２の現在の動作周波数より大きい動作周波数を選択する。
　続くステップＳ２０３においては、性能電力判断部１１４１が、ルーフラインモデルを更新する。性能電力判断部１１４１は、その際に、選択した主記憶装置１２の動作周波数に基づいてルーフラインモデルを更新する。
　続くステップＳ２０４においては、性能電力判断部１１４１が、ルーフラインモデルの勾配部とルーフラインモデルの平坦部との間の不連続点が演算強度上に位置するようにプロセッサ１１の動作周波数及び／又はコア数を下げる。性能電力判断部１１４１は、その際に、ルーフラインモデルデータ記憶部１１１０に保持されているプロセッサ１１の選択可能な動作周波数及び／又はコア数からプロセッサ１１の現在の動作周波数及び／又はコア数より小さい動作周波数及び／又はコア数を選択する。
　ルーフラインモデルの勾配部は、主記憶装置１２のメモリ性能が律速要因となる演算強度の範囲に存在する。ルーフラインモデルの平坦部は、プロセッサ１１の演算性能が律速要因となる演算強度の範囲に存在する。
　ステップＳ２０５においては、性能電力判断部１１４１が、プロセッサ１１の動作周波数及び／又はコア数を上げる。性能電力判断部１１４１は、その際に、ルーフラインモデルデータ記憶部１１１０に保持されているプロセッサ１１の選択可能な動作周波数及び／又はコア数からプロセッサ１１の現在の動作周波数及び／又はコア数より大きい動作周波数及び／又はコア数を選択する。
　続くステップＳ２０６においては、性能電力判断部１１４１が、ルーフラインモデルを更新する。性能電力判断部１１４１は、その際に、選択したプロセッサ１１の動作周波数及び／又はコア数に基づいてルーフラインモデルを更新する。
　続くステップＳ２０７においては、性能電力判断部１１４１が、ルーフラインモデルの勾配部とルーフラインモデルの平坦部との間の不連続点が演算強度上に位置するように主記憶装置１２の動作周波数を下げる。性能電力判断部１１４１は、その際に、ルーフラインモデルデータ記憶部１１１０に保持されている主記憶装置１２の選択可能な動作周波数から主記憶装置１２の現在の動作周波数より小さい動作周波数を選択する。
　図９は、実施の形態１の情報処理システムにより行われる、実行ブロックがメモリインテンシブである場合の省電力制御の方針の例を図示する図である。
　図９に図示される省電力制御の方針の例においては、破線により図示される現在の主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能に対して、実行ブロックが実行される際の性能の足かせとなる主記憶装置１２のメモリ性能を実線勾配部により図示される主記憶装置１２のメモリ性能に上げることが決定されて性能要求が満たされる。また、勾配部と平坦部との間の不連続点が演算強度上に位置するようにプロセッサ１１の演算性能を実線平坦部により図示されるプロセッサ１１の演算性能に下げることが決定されて省電力化が図られる。これらにより、主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能が実線により図示される主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能に移行するように主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能が選択される。
　図１０は、実施の形態１の情報処理システムにより行われる、実行ブロックが演算インテンシブである場合の省電力制御の方針の例を図示する図である。
　図１０に図示される省電力制御の方針の例においては、破線により図示される現在の主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能に対して、実行ブロックが実行される際の性能の足かせとなるプロセッサ１１の演算性能を実線平坦部により図示されるプロセッサ１１の演算性能に上げることが決定されて性能要求が満たされる。また、勾配部と平坦部との間の不連続点が演算強度上に位置するように主記憶装置１２のメモリ性能を実線勾配部により図示される主記憶装置１２のメモリ性能に下げることが決定されて省電力化が図られる。これらにより、主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能が実線により図示される主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能に移行するように主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能が選択される。
　図９及び図１０に図示される省電力制御の方針によれば、必要な性能要求を満たしながら、省電力化を行うことができる。
　図１１は、実施の形態１の情報処理システムにおける、各制御を行うのにかかるオーバヘッド時間の例を図示する図である。
　図１１に図示される、各制御を行うのにかかるオーバヘッド時間は、予め定義されている。当該各制御を行うのにかかるオーバヘッド時間は、プロセッサ１１の動作周波数、プロセッサ１１のコアのON/OFF及び主記憶装置１２の動作周波数の制御にかかるオーバヘッド時間を含む。
　図１２は、実施の形態１の情報処理システムに備えられる電力制御レイテンシデータ部及び性能電力指令部の動作の手順を図示する図である。
　システム基本ソフトウェア１１００による性能電力制御に関する処理は、図１２に図示されるように、ソフトウェア割込みにより演算アプリケーションを構成する各実行ブロックが実行される前に実行される。
　システム基本ソフトウェア１１００による性能電力制御に関する処理が実行された後には、実行時間計測部１１４２は、当該処理の前後に現在の時刻を取得することにより、各実行ブロックの実行時間を計測することができる。電力制御レイテンシデータ部１１４３は、計測された各実行ブロックの実行時間を保持する。また、電力制御レイテンシデータ部１１４３は、計測された各実行ブロックの実行時間と、図１１に図示される、各制御を行うのにかかるオーバヘッド時間と、から性能電力制御を行うか否かを判断する。実施の形態１においては、電力制御レイテンシデータ部１１４３は、ひとつ前の周期における実行ブロックの実行時間及びオーバヘッド時間の合計が、演算強度データ取得部１１３０により取得された当該実行ブロックのデッドライン時間を超えない場合は、当該実行ブロックについて性能電力制御を行う命令を性能電力指令部１１４４に出力する。一方、電力制御レイテンシデータ部１１４３は、そうでない場合は、当該実行ブロックについて性能電力制御を行わない命令を性能電力指令部１１４４に出力する。
　これにより、各実行ブロックのデッドライン時間を遵守しながら各実行ブロックについて性能電力制御を行うことができる。
　＜実施の形態２＞
　以下では、実施の形態２が実施の形態１と異なる点が説明される。説明されない点については、実施の形態１において採用された構成が実施の形態２においても採用される。
　実施の形態１においては、演算アプリケーション１２００を構成する各実行ブロックの演算強度データのみに基づいて、計算機システム１０の現在の動作環境に対応するルーフラインモデルから性能電力制御が行われる。当該動作環境は、プロセッサ１１の動作周波数及びコア数並びに主記憶装置１２の動作周波数である。しかし、演算アプリケーション１２００が実行される際の実際の性能は、必ずしもルーフラインモデルにより示される計算機システム１０の限界性能と一致しない。
　そこで、実施の形態２においては、演算アプリケーション１２００を構成する各実行ブロックの演算強度データに加えて、演算アプリケーション１２００が実行される際の実際の演算性能を利用することにより、より高い精度を有する性能電力制御が実現される。以下では、利用される当該演算性能が「実演算性能」と呼ばれる。
　各実行ブロックの実演算性能は、演算強度データ取得部１１３０により取得された各実行ブロックの演算強度データから特定される浮動小数点演算の総数を、電力制御レイテンシデータ部１１４３により保持される各実行ブロックの実行時間で割ることにより求めることができる。
　図１３は、実施の形態２の情報処理システムに備えられる性能電力判断部の動作の流れを図示するフローチャートである。
　性能電力制御部１１４０は、図１３に図示されるステップＳ３００からＳ３０９までを実行する。
　ステップＳ３００においては、性能電力判断部１１４１が、受け取ったルーフラインモデル上に受け取った実行ブロックの演算強度データをプロットする。また、性能電力判断部１１４１が、ルーフラインモデルと実行ブロックの演算強度データとを照合する。
　続くステップＳ３０１においては、性能電力判断部１１４１が、当該実行ブロックがメモリインテンシブであるか否かを判定する。
　当該実行ブロックがメモリインテンシブであると判定された場合は、ステップＳ３０２からＳ３０５までが実行される。当該実行ブロックがメモリインテンシブでないと判定された場合は、ステップＳ３０６からＳ３０９までが実行される。
　ステップＳ３０２においては、性能電力判断部１１４１が、当該実行ブロックの実演算性能が現在の動作環境における主記憶装置１２のメモリ性能のピーク性能に到達しているか否かを判定する。
　当該実行ブロックの実演算性能が主記憶装置１２のメモリ性能のピーク性能に到達していると判定された場合は、ステップＳ３０３からＳ３０５までが実行される。当該実行ブロックの実演算性能がメモリ性能のピーク性能に到達していないと判定された場合は、ステップＳ３０５が実行される。
　ステップＳ３０３においては、性能電力判断部１１４１が、主記憶装置１２の動作周波数を上げる。性能電力判断部１１４１は、その際に、ルーフラインモデルデータ記憶部１１１０に保持されている主記憶装置１２の選択可能な動作周波数から主記憶装置１２の現在の動作周波数より大きい動作周波数を選択する。
　続くステップＳ３０４においては、性能電力判断部１１４１が、ルーフラインモデルを更新する。性能電力判断部１１４１は、その際に、選択した主記憶装置１２の動作周波数に基づいてルーフラインモデルを更新する。
　続くステップＳ３０５においては、性能電力判断部１１４１が、ルーフラインモデルの勾配部とルーフラインモデルの平坦部との間の不連続点が演算強度上に位置するようにプロセッサ１１の動作周波数及び／又はコア数を下げる。性能電力判断部１１４１は、その際に、ルーフラインモデルデータ記憶部１１１０に保持されているプロセッサ１１の選択可能な動作周波数及び／又はコア数からプロセッサ１１の現在の動作周波数及び／又はコア数より小さい動作周波数及び／又はコア数を選択する。
　ステップＳ３０２からＳ３０５までにおいては、当該実行ブロックの実演算性能が主記憶装置１２のメモリ性能のピーク性能に到達していない場合は、主記憶装置１２の動作周波数に関して、現在の動作環境が主記憶装置１２のメモリ性能の要件を満たすと判断されて、その選択が行われない。
　ステップＳ３０６においては、性能電力判断部１１４１が、当該実行ブロックの実演算性能が現在の動作環境におけるプロセッサ１１の演算性能のピーク性能に到達しているか否かを判定する。
　当該実行ブロックの実演算性能がプロセッサ１１の演算性能のピーク性能に到達していると判定された場合は、ステップＳ３０７からＳ３０９までが実行される。当該実行ブロックの実演算性能がプロセッサ１１の演算性能のピーク性能に到達していないと判定された場合は、ステップＳ３０９が実行される。
　ステップＳ３０７においては、性能電力判断部１１４１が、プロセッサ１１の動作周波数及び／又はコア数を上げる。性能電力判断部１１４１は、その際に、ルーフラインモデルデータ記憶部１１１０に保持されているプロセッサ１１の選択可能な動作周波数及び／又はコア数からプロセッサ１１の現在の動作周波数及び／又はコア数より大きい動作周波数及び／又はコア数を選択する。
　続くステップＳ３０８においては、性能電力判断部１１４１が、ルーフラインモデルを更新する。性能電力判断部１１４１は、その際に、選択したプロセッサ１１の動作周波数及び／又はコア数に基づいてルーフラインモデルを更新する。
　続くステップＳ３０９においては、性能電力判断部１１４１が、ルーフラインモデルの勾配部とルーフラインモデルの平坦部との間の不連続点が演算強度上に位置するように主記憶装置１２の動作周波数を下げる。性能電力判断部１１４１は、その際に、ルーフラインモデルデータ記憶部１１１０に保持されている主記憶装置１２の選択可能な動作周波数から主記憶装置１２の現在の動作周波数より小さい動作周波数を選択する。
　ステップＳ３０６からＳ３０９までにおいては、当該実行ブロックの実演算性能がプロセッサ１１の演算性能のピーク性能に到達していない場合は、プロセッサ１１の動作周波数及びコア数に関して、現在の動作環境がプロセッサ１１の演算性能の要件を満たすと判断されて、その選択が行われない。
　図１４及び図１５は、実施の形態２の情報処理システムにより行われる、実行ブロックがメモリインテンシブである場合の省電力制御の方針の例を図示する図である。
　図１４に図示される省電力制御の方針の例においては、当該実行ブロックの実演算性能が現在の動作環境における主記憶装置１２のメモリ性能のピーク性能に到達している。このため、当該実行ブロックが実行される際の性能の足かせとなっている主記憶装置１２のメモリ性能が実線勾配部により図示されるメモリ性能に上げられて性能要求が満たされる。また、勾配部と平坦部との間の不連続点が演算強度上に位置するようにプロセッサ１１の演算性能が実線平坦部により図示される演算性能に下げられて省電力化が図られる。これらにより、主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能が実線により図示されるそれに移行する。
　図１５に図示される省電力制御の方針の例においては、当該実行ブロックの実演算性能が現在の動作環境における主記憶装置１２のメモリ性能のピーク性能に到達していない。このため、当該実行ブロックが実行される際の性能の足かせとなっていない主記憶装置１２のメモリ性能が維持される。また、勾配部と平坦部との間の不連続点が演算強度上に位置するようにプロセッサ１１の演算性能が実線平坦部により図示されるプロセッサ１１の演算性能に下げられて省電力化が図られる。これらにより、主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能が実線により図示されるそれに移行する。
　図１６及び図１７は、実施の形態２の情報処理システムにより行われる、実行ブロックが演算インテンシブである場合の省電力制御の方針の例を図示する図である。
　図１６に図示される省電力制御の方針の例においては、当該実行ブロックの実演算性能が現在の動作環境におけるプロセッサ１１の演算性能のピーク性能に到達している。このため、当該実行ブロックが実行される際の性能の足かせとなっているプロセッサ１１の演算性能が実線平坦部により図示されるプロセッサ１１の演算性能に上げられて性能要求が満たされる。また、勾配部と平坦部との間の不連続点が演算強度上に位置するように主記憶装置１２のメモリ性能が実線勾配部により図示される主記憶装置１２のメモリ性能に下げられて省電力化が図られる。これらにより、主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能が実線により図示されるそれに移行する。
　図１７に図示される省電力制御の方針の例においては、当該実行ブロックの実演算性能が現在の動作環境におけるプロセッサ１１の演算性能のピーク性能に到達していない。このため、当該実行ブロックが実行される際の性能の足かせとなっていないプロセッサ１１の演算性能が維持される。また、勾配部と平坦部との間の不連続点が演算強度上に位置するように主記憶装置１２のメモリ性能が実線勾配部により図示される主記憶装置１２のメモリ性能に下げられて省電力化が図られる。これらにより、主記憶装置１２のメモリ性能及びプロセッサ１１の演算性能が実線により図示されるそれに移行する。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　実施の形態は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、実施の形態がそれに限定されるものではない。例示されていない無数の変形例が、想定され得るものと解される。
　１０　計算機システム、１１　プロセッサ、１２　主記憶装置、１３　補助記憶装置、１０００　情報処理システム、１１００　システム基本ソフトウェア、１２００　演算アプリケーション、１１１０　ルーフラインモデルデータ記憶部、１１２０　動作環境取得部、１１３０　演算強度データ取得部、１１４０　性能電力制御部、１１４１　性能電力判断部、１１４２　実行時間計測部、１１４３　電力制御レイテンシデータ部、１１４４　性能電力指令部、１２１０　プログラム領域、１２２０　データ領域、１２３０　実行ブロック演算強度データ領域。

Claims (10)

  1. 　省電力機構を備えるプロセッサ及び主記憶装置を備える計算機システムの動作環境で動作する演算アプリケーションを構成する各実行ブロックの演算強度データを保持する実行ブロック演算強度データ領域と、
    　前記プロセッサの動作周波数及びコア数並びに前記主記憶装置の動作周波数に対応するルーフラインモデルを保持するルーフラインモデルデータ記憶部と、
    　前記実行ブロック演算強度データ領域から前記各実行ブロックの演算強度データを取得する演算強度データ取得部と、
    　前記ルーフラインモデル及び前記各実行ブロックの演算強度データに基づいて前記プロセッサの動作周波数及びコア数並びに前記主記憶装置の動作周波数の制御を行う性能電力制御部と、
    を備える情報処理システム。
  2. 　前記プロセッサの現在の動作周波数及びコア数並びに前記主記憶装置の現在の動作周波数を取得する動作環境取得部を備える
    請求項１の情報処理システム。
  3. 　前記実行ブロック演算強度データ領域は、前記各実行ブロックの実行アドレス、前記各実行ブロックの演算強度データ、及び前記各実行ブロックの処理を終了しなければならない時間を示す前記各実行ブロックのデッドライン時間を保持する
    請求項１又は２の情報処理システム。
  4. 　前記演算強度データ取得部は、前記各実行ブロックの実行アドレスに基づいて前記各実行ブロックの演算強度データ及び前記各実行ブロックのデッドライン時間を取得する
    請求項３の情報処理システム。
  5. 　前記ルーフラインモデルは、前記プロセッサの選択可能な動作周波数及びコア数の組み合わせの各々及び前記主記憶装置の選択可能な動作周波数の各々について演算強度に対する性能の上限値を規定する
    請求項１から４までのいずれかの情報処理システム。
  6. 　前記性能電力制御部は、
    　前記ルーフラインモデル及び前記各実行ブロックの演算強度データから前記プロセッサの動作周波数及びコア数並びに前記主記憶装置の動作周波数を決定する性能電力判断部と、
    　前記各実行ブロックの実行時間を計測する実行時間計測部と、
    　前記性能電力判断部により決定された前記プロセッサの動作周波数及びコア数並びに前記主記憶装置の動作周波数に従って前記制御を行う性能電力指令部と、
    　前記制御を前記性能電力指令部に行わせた場合にかかるオーバヘッド時間から前記制御を前記性能電力指令部に行わせるか否かを判定する電力制御レイテンシデータ部と、
    を備える
    請求項１から５までのいずれかの情報処理システム。
  7. 　前記性能電力判断部は、
    　前記ルーフラインモデルと前記各実行ブロックの演算強度データとを照合し、
    　前記主記憶装置のメモリ性能及び前記プロセッサの演算性能のいずれが前記演算アプリケーションの性能面における律速要因であるのかを判定し、
    　前記メモリ性能が前記律速要因であると判定した場合は、前記ルーフラインモデルデータ記憶部に保持されている前記主記憶装置の選択可能な動作周波数から前記主記憶装置の現在の動作周波数より大きい動作周波数を選択し、
    　前記演算性能が前記律速要因であると判定した場合は、前記ルーフラインモデルデータ記憶部に保持されている前記プロセッサの選択可能な動作周波数及び／又はコア数から現在の動作周波数及び／又はコア数より大きい動作周波数及び／又はコア数を選択する
    請求項６の情報処理システム。
  8. 　前記電力制御レイテンシデータ部は、前記実行時間計測部により計測された前記各実行ブロックの実行時間と、予め定義された各制御を行うのにかかるオーバヘッド時間と、から前記制御を行うか否かを判断する
    請求項６又は７の情報処理システム。
  9. 　前記性能電力指令部は、前記電力制御レイテンシデータ部により前記制御を行うと判断された場合に、前記性能電力判断部により決定された前記プロセッサの動作周波数及びコア数並びに前記主記憶装置の動作周波数を、前記プロセッサの動作周波数及びコア数並びに前記主記憶装置の動作周波数に設定する
    請求項６から８までのいずれかの情報処理システム。
  10. 　a) 省電力機構を備えるプロセッサ及び主記憶装置を備える計算機システムの動作環境で動作する演算アプリケーションを構成する各実行ブロックの演算強度データを保持する工程と、
    　b) 前記各実行ブロックの演算強度データを取得する工程と、
    　c) 前記プロセッサの動作周波数及びコア数並びに前記主記憶装置の動作周波数に対応するルーフラインモデルを記憶する工程と、
    　d) 前記ルーフラインモデル及び前記各実行ブロックの演算強度データから前記プロセッサの動作周波数及びコア数並びに前記主記憶装置の動作周波数の制御を行う工程と、
    を備える情報処理システムの制御方法。
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