WO2021245895A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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gate electrode
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章文 今井
哲郎 林田
拓真 南條
達郎 綿引
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    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • a semiconductor device using Si (silicon) as a base material is known.
  • Examples of the structure of the semiconductor device include GTO (Gate Turn-Off thyristor) and IGBT (Insulated Gate Bipolar Transistor). These have a so-called vertical structure.
  • GTO Gate Turn-Off thyristor
  • IGBT Insulated Gate Bipolar Transistor
  • Patent Document 1 proposes a field-effect transistor based on a compound semiconductor having a better physical characteristic constant than Si.
  • the material of the compound semiconductor is, for example, SiC (silicon carbide), GaN (gallium nitride), and AlN (aluminum nitride).
  • the nitride semiconductor exemplified by GaN and AlN has a high saturated electron velocity, a semiconductor device using the nitride semiconductor as a base material is expected to be driven well at high frequencies.
  • Patent Document 2 proposes a semiconductor device having a structure utilizing such modulation.
  • the hetero interface in which the two-dimensional electron gas is induced can be formed by adopting a nitride semiconductor.
  • Two-dimensional electron gas contributes to lowering the resistance of semiconductor devices.
  • Patent Document 3 proposes a semiconductor device having a structure utilizing such a contribution.
  • N nitrogen
  • nitride semiconductor when p-type impurities are introduced by using the gas phase epitaxial growth method, hydrogen is incorporated in the gas phase reaction.
  • the incorporated hydrogen terminates the acceptor impurities and electrically inactivates the acceptor impurities (which can also be described as “electrically” inactivating ").
  • the difficulty in electrically activating p-type impurities in nitride semiconductors tends to reduce the effective acceptor impurity concentration in p-type semiconductors. Such a decrease is not desirable from the viewpoint of controllability of the threshold voltage and suppression of punch-through current in the semiconductor device using the pn junction.
  • the "polarization barrier” refers to a barrier induced by a polarization charge.
  • the polarization barrier can be caused by spontaneous polarization due to the high electronegativity of N, or by piezo polarization due to the difference in lattice constant at the hetero interface, spontaneous polarization and It can also be caused by both piezo polarization.
  • the polarization barrier in a nitride semiconductor is formed by bandgap modulation due to the addition of Al.
  • the present disclosure has been made to solve the above problems, and an object of the present disclosure is to provide a semiconductor device having high punch-through resistance and a method for manufacturing the semiconductor device.
  • the semiconductor device is a semiconductor having an n-type conductivity, which is located on a first layer having a first surface and a second surface facing each other and the first surface, and has an n-type conductivity.
  • the semiconductor is a second layer having a first band gap, a second layer located on the second layer, having a second band gap larger than the first band gap, and having n-type conductivity. It has a third layer, which is a true semiconductor, and a third band gap, which is located on the third layer, has a third surface on the opposite side of the third layer, and is smaller than the second band gap.
  • the fourth layer which is a semiconductor having n-type conductivity, the drain electrode electrically connected to the first layer on the second surface, and the fourth layer electrically connected to the fourth layer on the third surface.
  • the source electrode is located along the first direction in which the second layer, the third layer, and the fourth layer are laminated, and is insulated from the second layer, the third layer, and the fourth layer. At least the third layer is sandwiched between the gate electrode facing the third layer in a second direction different from the first direction and the gate electrode in the second direction, and between the third layer.
  • the conduction band is a semiconductor forming a discontinuous interface, or includes a fifth layer having no charge contributing to conduction.
  • the method for manufacturing a semiconductor device is a semiconductor having an conductivity of n-type on the first surface of a first layer having a first surface and a second surface facing each other. It is a semiconductor and forms a second layer having a first bandgap, has a second bandgap larger than the first bandgap on the second layer, and is n-type or intrinsically conductive.
  • the third layer which is a semiconductor of the above, is formed, and the third layer has a third surface on the opposite side of the third layer, and has a third band gap smaller than the second band gap, and is conductive.
  • a fourth layer which is a semiconductor having an n-type property, is formed, and the first region of the third surface penetrates the fourth layer and the third layer to reach the second layer, and then reaches the first layer. Instead, a groove (first groove) that exposes the second layer is formed, and a gate electrode that fills the groove (first groove) and the insulating film are formed via an insulating film.
  • the first aspect of the manufacturing method is to inject ions into a second region of the third surface away from the first region to electrically inactivate at least a part of the third layer.
  • a source electrode that contacts the third surface at a position sandwiched between the first region and the second region and does not contact the gate electrode is formed, and a drain electrode is formed on the second surface.
  • the second layer of the third surface which is separated from the first region, penetrates the fourth layer and the third layer to reach the second layer, and the second layer is formed.
  • a second groove to be exposed is formed, and the second groove is filled with a semiconductor having a conduction band discontinuous interface with the third layer or a layer having no charge contributing to conduction.
  • a source electrode that contacts the third surface at a position sandwiched between the first region and the second region and does not contact the gate electrode is formed, and a drain electrode is formed on the second surface. ..
  • the semiconductor device according to the present disclosure high punch-through resistance can be obtained. According to the method for manufacturing a semiconductor device according to the present disclosure, the semiconductor device according to the present disclosure can be obtained.
  • FIG. It is sectional drawing which schematically illustrates the structure of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which illustrates the modification of the manufacturing method of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which schematically illustrates the structure of the semiconductor device which concerns on Embodiment 2.
  • FIG. It is sectional drawing which schematically illustrates the structure of the semiconductor device which concerns on Embodiment 3.
  • FIG. It is sectional drawing which schematically illustrates the structure of the semiconductor device which concerns on Embodiment 4.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present disclosure are not limited to these embodiments, and may be appropriately modified without departing from the gist thereof.
  • the scale and aspect ratio of each member or each member may differ from the actual scale and aspect ratio, and the same applies between the drawings.
  • FIG. 1 is a cross-sectional view schematically illustrating the structure of the semiconductor device 101 according to the first embodiment.
  • the semiconductor device 101 includes a first layer 1, a second layer 2, a third layer 3, a fourth layer 4, a fifth layer 8, and an insulated gate electrode 103.
  • the first layer 1, the second layer 2, the third layer 3, and the fourth layer 4 are laminated in this order from the bottom to the top in the example in FIG.
  • the direction from the first layer 1 to the fourth layer 4 is expressed as the stacking direction X.
  • the stacking direction X is shown as a direction from the bottom to the top.
  • the direction orthogonal to the stacking direction X is expressed as the direction Y.
  • the direction Y is shown as a direction from left to right.
  • the expression “vertical direction” is adopted as a general term for the stacking direction X and the direction opposite to the stacking direction X. Such a concept of “vertical” is consistent with “vertical” in so-called vertical structures.
  • the first layer 1 is an n-type conductive GaN layer.
  • n-type conductive means that the conductivity is n-type.
  • the surface 1a of the first layer 1 is in contact with the second layer 2.
  • the surface 1a is, for example, a c-plane ((0001) plane) showing Ga polarity.
  • the first layer 1 functions as a substrate of the second layer 2.
  • the second layer 2 is an n-type conductive GaN layer.
  • the second layer 2 functions as a drift layer of the semiconductor device 101.
  • the third layer 3 is an n-type conductive Al b Ga (1-b) N layer.
  • the third layer 3 functions as a channel layer of the semiconductor device 101.
  • b 0.18 is selected.
  • the fourth layer 4 is an n-type conductive GaN layer.
  • the fourth layer 4 functions as an electron supply layer of the semiconductor device 101.
  • the second layer 2, the third layer 3, and the fourth layer 4 are collectively regarded as a laminated semiconductor 102.
  • the first layer 1, the second layer 2, the third layer 3, the fourth layer 4, and the laminated semiconductor 102 are all nitride semiconductors. It can be said that the first layer 1 is a substrate of the laminated semiconductor 102.
  • the bandgap of the third layer 3 is larger than either the bandgap of the second layer 2 or the bandgap of the fourth layer 4.
  • the bandgap of the fourth layer 4 is smaller than the bandgap of the third layer 3.
  • a hetero interface is formed between the third layer 3 and the second layer 2 and between the third layer 3 and the fourth layer 4, and a polarization barrier is generated.
  • the insulated gate electrode 103 penetrates the 4th layer 4 and the 3rd layer 3 from the surface 4a of the 4th layer 4 opposite to the 2nd layer 2 in the vertical direction, and extends to the 2nd layer 2.
  • the surface 103a of the insulated gate electrode 103 closer to the first layer 1 is separated from the surface 1a.
  • the second layer 2 exists between the surface 1a and the surface 103a.
  • the insulated gate electrode 103 exists in the groove 5 and the surface 4a.
  • the groove 5 is formed in the laminated semiconductor 102 and opens in the stacking direction X. It is considered that a part of the insulated gate electrode 103 is embedded in the groove 5.
  • the insulated gate electrode 103 has a gate insulating film 6 and a gate electrode 7.
  • the gate electrode 7 faces at least the third layer 3 in the lateral direction. In the example of FIG. 1, the gate electrode 7 faces the third layer 3 as well as the fourth layer 4 and a part of the second layer 2 in the lateral direction.
  • the gate insulating film 6 exists between the gate electrode 7 and the laminated semiconductor 102.
  • the surface 103a is a part of the region where the gate insulating film 6 comes into contact with the laminated semiconductor 102.
  • the gate insulating film 6 covers the gate electrode 7 in both the vertical direction and the horizontal direction. In the example of FIG. 1, the gate electrode 7 does not cover the surface 4a in the stacking direction X. The gate insulating film 6 comes into contact with the surface 4a around the gate electrode 7 in the lateral direction.
  • the material of the gate insulating film 6 is, for example, silicon oxide (SiO 2 ).
  • the material of the gate electrode 7 is, for example, polycrystalline silicon (poly—Si).
  • the fifth layer 8 sandwiches at least the third layer 3 between the fifth layer 8 and the gate electrode 7 in the lateral direction.
  • the fifth layer 8 sandwiches the third layer 3 and the gate insulating film 6 between the fifth layer 8 and the gate electrode 7 in the lateral direction.
  • the fifth layer 8 faces the insulating gate electrode 103 with the third layer 3 interposed therebetween in the lateral direction.
  • the fifth layer 8 penetrates the fourth layer 4 and the third layer 3 from the surface 4a in the vertical direction, and extends to the second layer 2.
  • the surface 8a of the fifth layer 8 closer to the first layer 1 is separated from the surface 1a.
  • the second layer 2 exists between the surface 1a and the surface 8a.
  • the fifth layer 8 sandwiches at least the second layer 2 between the fifth layer 8 and the first layer 1 in the vertical direction.
  • the fifth layer 8 faces the first layer 1 in the vertical direction with at least the second layer 2 interposed therebetween.
  • the fifth layer 8 is considered to narrow the third layer 3 in the lateral direction. From this point of view, the fifth layer 8 can also be referred to as a stenosis layer.
  • the fifth layer 8 is a layer having no electric charge that contributes to conduction.
  • the fifth layer 8 is, for example, an insulating layer, and may be air.
  • the fifth layer 8 is, for example, an electrically activated semiconductor having no impurities. The case where the material of the fifth layer 8 has a charge contributing to conduction will be described later.
  • the semiconductor device 101 further includes an interlayer insulating film 9, a source electrode 10, and a drain electrode 11.
  • the surface 7a on the X-side in the stacking direction of the gate electrode 7 is covered with the interlayer insulating film 9.
  • FIG. 1 the case where the insulating gate electrode 103 is covered with the interlayer insulating film 9 on the X side in the stacking direction is exemplified.
  • the gate insulating film 6 covering the fourth layer 4 is covered with the interlayer insulating film 9.
  • the interlayer insulating film 9 has a function of insulating between the gate electrode 7 and the source electrode 10.
  • the interlayer insulating film 9 faces the surface 4a in the vertical direction via the gate insulating film 6.
  • the portion of the surface 4a that is not covered by the gate insulating film 6 is in contact with the source electrode 10, and the fourth layer 4 and the source electrode 10 are electrically connected.
  • the case where the fifth layer 8 and the interlayer insulating film 9 are covered with the source electrode 10 on the X side in the stacking direction is exemplified.
  • the drain electrode 11 covers the surface 1b of the first layer 1, and the first layer 1 and the drain electrode 11 are electrically connected to each other.
  • the surface 1a and the surface 1b face each other with the first layer 1 considered excluding the surfaces 1a and 1b interposed therebetween.
  • the stacking direction X is the direction from the surface 1b to the surface 1a.
  • the surface 1b is a c-bar surface ((0001 bar) surface) showing N polarity.
  • “c bar” means a notation in which an overline is added to the symbol "c" in the normal notation
  • “1 bar” means the symbol "1" in the normal notation. Means the notation with an overline added to.
  • the source electrode 10 and the drain electrode 11 both have a laminated structure of Ti (titanium) / Al / Ni (nickel) / Au (gold), for example.
  • Ti titanium
  • Al aluminum
  • Ni nickel
  • Au gold
  • the semiconductor device 101 has a polarization barrier between the fourth layer 4 which is an electron supply layer and the third layer 3 which is a channel layer, and is between the second layer 2 which is a drift layer and the third layer 3 which is a channel layer. Has a polarization barrier.
  • p-type conductive nitride semiconductor a nitride semiconductor having p-type conductivity
  • p-type conductive nitride semiconductor a nitride semiconductor having p-type conductivity
  • avoiding this need enhances the controllability of the threshold voltage (hereinafter referred to as “threshold controllability") in the semiconductor device using the nitride semiconductor as a base material, as compared with the semiconductor device using the pn junction.
  • threshold controllability the threshold voltage in the semiconductor device using the nitride semiconductor as a base material
  • the semiconductor device 101 functions as a vertical trench MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • the effect of fixing the potential with the p-type conductive nitride semiconductor may not be obtained in the semiconductor device 101. Regardless of the presence or absence of such an effect, in the semiconductor device 101, the punch-through current when a high voltage is applied is reduced by the fifth layer 8.
  • the third layer 3 functions as a channel layer, and punch-through is more likely to occur in the channel layer far from the gate electrode 7 than in the channel layer near the gate electrode 7.
  • the semiconductor device 101 has a structure in which a portion of the third layer 3 that functions as a channel layer, in which punch-through is likely to occur, is replaced by the fifth layer 8 as compared with the semiconductor device in which the fifth layer 8 does not exist. ..
  • the substitution reduces the region where punch-through is likely to occur in the third layer 3, and contributes to the reduction of the punch-through current.
  • the semiconductor device 101 has high punch-through resistance as compared with the case where the fifth layer 8 is not present.
  • the characteristics of the semiconductor device 101 are unlikely to depend on the impurity activation rate in the p-type conductive nitride semiconductor. The low possibility contributes to the excellent threshold controllability of the semiconductor device 101.
  • the thickness, composition, and doping concentration of the second layer 2, the third layer 3, and the fourth layer 4 are designed according to the specifications required for the semiconductor device 101.
  • the thickness of the second layer 2 (length in the stacking direction X: the same applies hereinafter) is 10 ⁇ m
  • the thickness of the third layer 3 is 1 ⁇ m
  • the thickness of the fourth layer 4 is 0.1 ⁇ m.
  • These film thicknesses are just an example. Even if the film thickness is other than the above values, it can be arbitrarily selected as long as it does not deviate from the purpose of the present disclosure. These film thicknesses can be appropriately selected according to the requirements based on one or both of the withstand voltage and the on-resistance of the semiconductor device 101.
  • the Al a Ga (1-a) N layer may be adopted in the second layer 2, or the Al c Ga (1-c) N layer may be adopted in the fourth layer 4.
  • both the second layer 2 and the fourth layer 4 have a smaller Al composition than the third layer 3. According to the illustrated composition ratio, the setting of b> a and b> c is adopted.
  • Two types of AlGaN layers bonded with different Al compositions are subjected to an epitaxial growth method (for example, a metalorganic vapor phase epoxy: hereinafter referred to as "MOVPE"). Realized using.
  • MOVPE metalorganic vapor phase epoxy
  • cracks may occur at the interface where the two types of AlGaN layers are joined due to the mismatch of the lattice constants.
  • the Al composition of the third layer 3 is smaller as it is closer to the second layer 2 (as it goes to the side opposite to the stacking direction X) when viewed from the center of the third layer 3.
  • the Al composition of the third layer 3 may be larger as it is closer to the center of the third layer 3.
  • the Al composition of the third layer 3 does not have to be uniform along the stacking direction X.
  • the energy at which the conduction band becomes discontinuous in the polarization barrier is designed to be, for example, 10 times or more the thermal energy (0.026 eV) corresponding to room temperature.
  • the discontinuity of the conduction band at the interface where the third layer 3 and the fourth layer 4 are joined is 0.35 eV or more.
  • bc ⁇ 0.1 in the above composition ratio is 0.35 eV or more.
  • ba ⁇ 0.1 A similar relationship is desired between the third layer 3 and the second layer 2, and ba ⁇ 0.1.
  • the second layer 2 is a GaN layer
  • composition b of Al in the third layer 3 is less than 1. From the viewpoint of avoiding the occurrence of cracks due to lattice mismatch during epitaxial growth, b ⁇ 0.8 is desirable, and b ⁇ 0.5 is more desirable.
  • the Al compositions a, b, and c are 0 ⁇ a ⁇ b-0.1, 0 ⁇ c ⁇ b-0.1, and b ⁇ 1 (preferably b ⁇ 0.8, further. Desirably, b ⁇ 0.5) is satisfied.
  • the laminated semiconductor 102 may include an n-type conductive semiconductor and an intrinsic semiconductor (so-called i-type), but it is not necessary to include a p-type conductive semiconductor.
  • the AlGaN layer When the AlGaN layer is used as the third layer 3, it may be manufactured intentionally as an intrinsic semiconductor. This is because a so-called UID (unintentionally doped) semiconductor can be obtained.
  • Si and oxygen (O) become impurities and are incorporated into the AlGaN layer semiconductor to obtain an AlGaN layer having weak n-type conductivity.
  • the above-mentioned Si and O are desorbed from the inner wall of the growth furnace used for epitaxial growth.
  • N pores in the step of forming the AlGaN layer an AlGaN layer having weak n-type conductivity can also be obtained.
  • the surface 1a may be a c-bar surface showing N polarity.
  • the surface 1b is the c surface indicating the Ga polarity.
  • the film thickness of the gate insulating film 6 is designed to be, for example, 30 to 100 nm.
  • the film thickness of the gate insulating film 6 is 50 nm.
  • the material of the gate insulating film 6 As the material of the gate insulating film 6, a material having a bandgap larger than the bandgap of the nitride semiconductor selected for the third layer 3 functioning as the channel layer is selected.
  • the electron affinity of the gate insulating film 6 is small, the amount of discontinuity on the conduction band side is large, and an electron barrier between the gate insulating film 6 and the third layer 3 can be easily obtained.
  • examples of the material of the gate insulating film 6 include SiO 2 , aluminum oxide (Al 2 O 3 ), silicon nitride (Si 3 N 4 ), aluminum nitride (Al N), hafnium oxide (HfO 2 ), and the like. Examples thereof include lanthanum oxide (La 2 O 3 ) and gadolinium oxide (Gd 2 O 3).
  • the materials exemplified here are binary systems, but a mixed crystal system or a multilayer composite film in which two or more of these are combined may be adopted as the gate insulating film 6.
  • the material of the gate insulating film 6 is SiO 2 .
  • the gate electrode 7 is polycrystalline silicon doped with phosphorus (P) or boron (B).
  • a metal may be used as the material of the gate electrode 7, or titanium nitride (TiN) may be used.
  • the gate electrode 7 does not have to be a single layer, and may have, for example, a laminated structure of a metal and polycrystalline silicon.
  • the thickness of the interlayer insulating film 9 is not as restricted as that of the gate insulating film 6 in which the controllability of the semiconductor device 101 is taken into consideration.
  • the film thickness of the interlayer insulating film 9 is designed according to the withstand voltage required for the semiconductor device 101.
  • the film thickness of the interlayer insulating film 9 has little influence on the purpose of the present disclosure.
  • the thickness of the interlayer insulating film 9 is 100 nm, but it may be larger than 100 nm.
  • the film thickness of the interlayer insulating film 9 may be arbitrarily set within a technically common sense range.
  • the material of the interlayer insulating film 9 for example, a material having a small electron affinity is used as in the material of the gate insulating film 6.
  • the SiO 2 , Al 2 O 3 , Si 3 N 4 , Al N, HfO 2 , La 2 O 3 , and Gd 2 O mentioned above are the same as the material of the gate insulating film 6. 3 is mentioned.
  • Zirconium oxide (ZrO 2 ), gallium oxide (Ga 2 O 3 ), and tantalum oxide (Ta 2 O 3 ) may be used as the material of the interlayer insulating film 9.
  • the materials exemplified here are binary systems, but a mixed crystal system or a multilayer composite film in which two or more of these are combined may be adopted as the interlayer insulating film 9.
  • the material of the interlayer insulating film 9 is SiO 2 .
  • the resistivity of the fifth layer 8 is, for example, 10 M ⁇ cm or more.
  • the material of the fifth layer 8 may have a charge that contributes to conduction.
  • the case where the material of the fifth layer 8 is a nitride semiconductor is illustrated below.
  • the resistivity of a semiconductor is inversely proportional to the product of the carrier density of the semiconductor and the mobility of the carriers. Decreasing the carrier density, reducing the carrier mobility, or reducing both the carrier density and the carrier mobility contributes to the increase in the resistivity of the semiconductor.
  • Nitride semiconductors doped with impurities that form deep acceptor levels have a low carrier density and can be used as the fifth layer 8.
  • impurities iron (Fe) and carbon (C) are well known, and there are also cobalt (Co), manganese (Mn), and vanadium (V).
  • Nitride semiconductors having an amorphous structure do not have a long-distance period like a crystal structure, and carrier mobility is small.
  • a nitride semiconductor having an amorphous structure may be adopted as the fifth layer 8.
  • the material of the fifth layer 8 has a charge that contributes to conduction, electron conduction between the fifth layer 8 and the laminated semiconductor 102, particularly between the third layer 3 which functions as a channel layer. A material that forms an interface that inhibits the charge is adopted.
  • the fifth layer 8 is not included in the path through which the electrons supplied from the fourth layer 4 flow to the second layer 2 due to the inhibition of electron conduction.
  • Examples of the material include semiconductors in which a heterojunction is formed at the interface between the fifth layer 8 and the third layer 3 and the conduction band is discontinuous at the interface.
  • Such a semiconductor is formed, for example, by using Al d Ga (1-d) N, which is b ⁇ d, when the third layer 3 is formed by using Al b Ga (1-b) N.
  • the thermal energy corresponding to room temperature is 0.026 eV
  • a semiconductor whose conduction band is discontinuous due to an energy difference of 1.0 eV or more is adopted for the fifth layer 8.
  • the semiconductor adopted for the fifth layer 8 is referred to as a "stenosis semiconductor" from the viewpoint that the fifth layer 8 narrows the third layer 3.
  • the electric field applied between the third layer 3 and the gate electrode 7 is also high due to the voltage.
  • the electric field for example, a semiconductor whose conduction band is discontinuous due to an energy difference of 1.5 eV or more at the interface is adopted for the fifth layer 8.
  • the range can be preliminarily assumed according to various conditions, for example, the Al composition of the third layer 3 and the range of the voltage applied to the gate electrode 7.
  • Such a condition affects the distance that the depletion layer spreads (the width of the depletion layer), and the upper limit of the range is influenced by the width of the depletion layer.
  • the upper limit is 1 ⁇ m.
  • the lateral distance between the fifth layer 8 and the insulating gate electrode 103 is 1 ⁇ m or less.
  • Both the source electrode 10 and the drain electrode 11 make ohmic contact with the n-type conductive nitride semiconductor.
  • a multilayer structure is adopted.
  • the material of the layer (contact layer) in contact with the nitride semiconductor for example, Ti, tantalum (Ta), V, and Al are used.
  • the material of the layer connected to the nitride semiconductor via the contact layer for example, niobium (Nb), molybdenum (Mo), Ni, copper (Cu), platinum (Pt), and Au are used.
  • Both the source electrode 10 and the drain electrode 11 may be a single layer.
  • a metal suitable for the function is appropriately selected.
  • FIGS. 2 to 10 are cross-sectional views illustrating the manufacturing method of the semiconductor device 101 according to the first embodiment in the order of processes.
  • the laminated semiconductor 102 is formed on the surface 1a of the first layer 1 to obtain the structure shown in FIG. Surface cleaning is performed on the surface 1a before the laminated semiconductor 102 is formed.
  • the laminated semiconductor 102 is formed by, for example, MOVPE.
  • the laminated semiconductor 102 has a structure in which the second layer 2, the third layer 3, and the fourth layer 4 are laminated in this order from the surface 1a. At this stage, the surface 4a is exposed (FIG. 2).
  • the c-plane may be adopted as the surface 1a, or the c-bar surface may be adopted.
  • the dielectric film 120 is formed on the surface 4a to obtain the structure shown in FIG.
  • the dielectric film 120 covers the laminated semiconductor 102 on the side opposite to the first layer 1.
  • the material of the dielectric film 120 is, for example, SiO 2 .
  • the dielectric film 120 is formed, for example, by a plasma-enhanced chemical vapor deposition (hereinafter referred to as “PECVD”).
  • PECVD plasma-enhanced chemical vapor deposition
  • the dielectric film 120 is molded to obtain the dielectric film 12, and the residue described later is removed to obtain the structure shown in FIG.
  • the dielectric film 12 is used as a mask in etching (described later) for forming the groove 5.
  • the dielectric film 12 partially exposes the surface 4a in the region 41.
  • Molding of the dielectric film 120 is performed, for example, by etching the dielectric film 120 by inductive coupled plasma reactive ion etching (hereinafter referred to as "ICP-RIE") using a resist pattern as a mask.
  • the resist pattern is obtained by performing photolithography on a resist mask (not shown) formed on the dielectric film 120. In the photolithography, the pattern for forming the groove 5 is transferred to the resist mask. The pattern of the dielectric film 12 reflects the pattern transferred to the resist mask.
  • the etching gas in ICP-RIE is tetrafluoromethane (CF 4 ) and trifluoromethane (CHF 3).
  • CF 4 tetrafluoromethane
  • CHF 3 trifluoromethane
  • the resist mask may be present as a residue. Acid cleaning and organic cleaning are used in combination to remove the residuals.
  • the laminated semiconductor 102 is etched using the dielectric film 12 as a mask to form (drill) a groove 5, and the structure shown in FIG. 5 is obtained.
  • ICP-RIE is adopted for the etching.
  • a chlorine-based gas is adopted as the etching gas when ICP-RIE is adopted and the laminated semiconductor 102 is etched.
  • etching gases are chlorine (Cl 2 ), boron trichloride (BCl 3 ), or silicon tetrachloride (SiCl 4 ).
  • the depth (length in the vertical direction) in which the laminated semiconductor 102 is etched is set in consideration of the groove 5 being embedded by the insulating gate electrode 103.
  • the insulating gate electrode 103 exists from the surface 4a through the fourth layer 4 and the third layer 3 to the second layer 2 in the vertical direction.
  • the groove 5 penetrates the fourth layer 4 and the third layer 3 from the surface 4a in the vertical direction and reaches the second layer 2.
  • the groove 5 exposes the second layer 2.
  • the thickness of the third layer 3 is 1 ⁇ m
  • the thickness of the fourth layer 4 is 0.1 ⁇ m
  • the total of both is 1.1 ⁇ m.
  • the depth of the groove 5 is 1.1 ⁇ m or more.
  • the depth at which the laminated semiconductor 102 is etched is, for example, 1.3 ⁇ m as a guide in consideration of the process likelihood.
  • the dielectric film 12 is removed by using either or both of acid cleaning and alkaline cleaning.
  • the surface of the laminated semiconductor 102 damaged by etching (hereinafter referred to as “damage layer”), for example, the inner wall of the groove 5 is also removed by using one or both of acid cleaning and alkaline cleaning.
  • the oxide film exemplified by SiO 2 is used as the dielectric film 120
  • acid cleaning using, for example, hydrofluoric acid (HF) or buffered hydrofluoric acid (BHF) is adopted for removing the dielectric film 12.
  • HF hydrofluoric acid
  • BHF buffered hydrofluoric acid
  • the damaged layer is a nitride semiconductor having a reduced bond strength.
  • acid washing using sulfuric acid / hydrogen peroxide mixture (SPM) may be adopted, or alkali using, for example, tetramethylammonium hydroxide (TMAH) may be adopted. Cleaning may be employed.
  • SPM sulfuric acid / hydrogen peroxide mixture
  • TMAH tetramethylammonium hydroxide
  • raising the temperature of the cleaning liquid improves the reactivity. Excessively raising the temperature of the cleaning liquid may spread damage to the laminated semiconductor 102 other than the damaged layer.
  • the dielectric film 12 and the damaged layer are removed from the structure shown in FIG. 5, and the exposed portion of the laminated semiconductor 102 is cleaned.
  • the insulating film 60 that covers the portion is formed, and the structure shown in FIG. 6 is obtained.
  • the insulating film 60 has a recess 66 that opens in the stacking direction X, reflecting the shape of the groove 5.
  • the insulating film 60 is later patterned and used as the gate insulating film 6.
  • the material of the insulating film 60 the material of the gate insulating film 6 described above is adopted.
  • Examples of the method for forming the insulating film 60 include an atomic layer deposition method (Atomic layer deposition: hereinafter referred to as “ALD”), a PECVD method, and a sputtering method.
  • ALD atomic layer deposition
  • PECVD PECVD
  • sputtering method a relatively gentle forming method, for example, a method in which ALD forms the insulating film 60 is adopted.
  • the film thickness of the gate insulating film 6 reflects the film thickness of the insulating film 60. Assuming that the step covering property (so-called step coverage) of the insulating film 60 with respect to the groove 5 is good, in the first embodiment, 50 nm is adopted as the film thickness of the insulating film 60 as in the gate insulating film 6.
  • a heat treatment intended to improve the film quality of the insulating film 60 may be applied.
  • the environment, such as temperature, atmospheric gas, and pressure in the heat treatment is appropriately designed.
  • a temperature selected from the range of, for example, 700 to 1000 degrees Celsius is adopted for the heat treatment.
  • the heat treatment at a temperature deviating from this range it is assumed that polycrystals are formed in the laminated semiconductor 102. In polycrystals, leak currents can flow through grain boundaries.
  • the insulating film 60 is heat-treated, for example, under the condition that polycrystals are not formed in the laminated semiconductor 102.
  • the gate electrode 7 is formed, and the structure shown in FIG. 7 is obtained.
  • the gate electrode 7 fills the recess 66 of the insulating film 60 but does not exist at a position facing the surface 4a in the vertical direction.
  • the position of the surface 7a in the stacking direction X coincides with the position of the surface 60a where the insulating film 60 is exposed on the opposite side of the fourth layer 4 in the stacking direction X.
  • the groove 5 is filled with the gate electrode 7 via the insulating film 60.
  • the thickness of the gate electrode 7 is about the same as the thickness of the groove 5.
  • the thickness of the gate electrode 7 is designed to be 1.3 ⁇ m.
  • a method with a high deposition rate is adopted for forming the thick gate electrode 7.
  • polycrystalline silicon is once formed by the CVD method on the entire surface of the insulating film 60 on the X side in the stacking direction.
  • the formed polycrystalline silicon is etched back to obtain the gate electrode 7.
  • TiN is once formed by the sputtering method on the entire surface of the insulating film 60 on the X side in the stacking direction.
  • the formed TiN is etched using a mask to obtain the gate electrode 7.
  • the gate electrode 7 may be formed by using the lift-off method.
  • a metal other than TiN may be adopted as the material of the gate electrode 7.
  • the insulating film 90 is formed from the side opposite to the first layer 1, and the structure shown in FIG. 8 is obtained.
  • the insulating film 90 covers the insulating film 60 and the gate electrode 7.
  • the insulating film 90 is later patterned and used as the interlayer insulating film 9.
  • the material of the insulating film 90 the material of the interlayer insulating film 9 described above is adopted.
  • the interlayer insulating film 9 has less restrictions on the film thickness than the gate insulating film 6.
  • the insulating film 90 is formed, it is less necessary to consider the damage to the laminated semiconductor 102 than when the insulating film 60 is formed.
  • the step covering property of the insulating film 60 is less serious than the step covering property of the insulating film 90 with respect to the groove 5. This situation expands the options for the method of forming the insulating film 90 as compared with the insulating film 60.
  • the method for forming the insulating film 90 not only the ALD, PECVD, and sputtering method but also the coating method and the sol-gel method may be adopted.
  • the insulating film 90 is formed by PECVD.
  • the mask 131 is formed on the surface of the insulating film 90 on the X side in the stacking direction.
  • the mask 131 covers at least the groove 5.
  • the mask 131 is formed of, for example, a resist patterned by photolithography.
  • the insulating films 60 and 90 not covered by the mask 131 are removed by etching using the mask 131, for example, dry etching. By such removal, the insulating film 60 is formed into the gate insulating film 6, and the insulating film 90 is formed into the interlayer insulating film 9, so that the structure shown in FIG. 9 is obtained.
  • the interlayer insulating film 9 faces at least the groove 5 in the vertical direction.
  • the interlayer insulating film 9 spreads laterally with respect to at least the groove 5.
  • the gate insulating film 6 is covered with the interlayer insulating film 9 and exists on the surface 4a. The surface 4a is exposed in the region where the insulating films 60 and 90 have been removed.
  • SiO 2 is adopted for both the insulating films 60 and 90, and a nitride semiconductor is adopted for the fourth layer 4 having the surface 4a.
  • a mixed gas of a fluorine-based gas and oxygen described for dry etching of the dielectric film 120 is used as the etching gas for removing the insulating films 60 and 90.
  • the mask 131 is removed by using, for example, a known ashing method for the structure shown in FIG.
  • the mask 132 is formed on the surface of the interlayer insulating film 9 on the stacking direction X side and the surface 4a exposed around the interlayer insulating film 9 (see FIG. 10).
  • the surface 4a is covered with the gate insulating film 6 and the mask 132 located around the gate insulating film 6.
  • FIG. 9 shows a region 42 in which the surface 4a is not covered by the mask 132.
  • the interlayer insulating film 9 and the gate insulating film 6 are damaged or removed when the mask 132 is removed.
  • the mask 132 is formed by, for example, a resist patterned by photolithography.
  • the fifth layer 8 is formed, and the structure shown in FIG. 10 is obtained.
  • ion implantation is adopted for introducing impurities.
  • the fifth layer 8 is formed along the vertical direction on the laminated semiconductor 102 in the region 42 (see FIG. 9) not covered by the mask 132. In the illustration according to FIG. 10, the fifth layer 8 penetrates the fourth layer 4 and the third layer 3 from the surface 4a in the vertical direction, and extends to the second layer 2.
  • Impurities to the laminated semiconductor 102 are introduced as follows. As described above, the resistivity of the fifth layer 8 is, for example, 10 M ⁇ cm or more. The impurities used to obtain such resistivity have already been exemplified.
  • the crystallinity of the semiconductor decreases and it tends to change to an amorphous structure.
  • the semiconductor has low carrier mobility and the resistivity of the semiconductor is high.
  • ions are injected into the laminated semiconductor 102 by the energy adopted for accelerating the ions of the above-mentioned impurities (so-called acceleration energy), and the fifth layer 8 is obtained.
  • acceleration energy the energy adopted for accelerating the ions of the above-mentioned impurities
  • the concentration distribution of impurities tends to be uneven.
  • multi-stage implantation and gradient implantation using a plurality of acceleration energies tend to make the impurity concentration distribution in the ion-implanted semiconductor uniform.
  • tilted implantation is ion implantation along the channeling axis.
  • the c-axis of the nitride semiconductor is adopted as the channeling axis. Ion implantation along the channeling axis tends to extend the range of ions in the semiconductor. Ion implantation along the channeling axis makes it easy to bring the surface 8a closer to the surface 1a if the embodiment 1 is followed.
  • the concentration of impurities introduced or activated in the laminated semiconductor 102 to obtain the fifth layer 8 is, for example, 10 16 cm -3 or more and less than 10 21 cm -3.
  • the concentration distribution of the introduced impurities may be adjusted by adopting thermal diffusion.
  • the heat treatment adopted for such heat diffusion it is assumed that impurities are activated and the acceptor level is compensated.
  • An example of inviting such compensation is the case where the impurity introduced into the nitride semiconductor is an element forming a donor level in the nitride semiconductor.
  • the first embodiment four-stage injection of Fe and heat treatment at 600 degrees Celsius are adopted. Forming the entire area other than the region where the insulated gate electrode 103 is formed as the fifth layer 8 hinders the connection between the source electrode 10 and the surface 4a, for example.
  • a structure in which the mask 132 covers the exposed surface 4a around the interlayer insulating film 9 and the fifth layer 8 is not formed on the surface 4a around the interlayer insulating film 9 is exemplified.
  • the region where the surface 4a is exposed is not limited to the above embodiment as long as the positional relationship connected to the source electrode 10 can be obtained.
  • the mask 132 is removed by using, for example, a known ashing method.
  • the source electrode 10 is formed on at least the surface 4a, the drain electrode 11 is formed on the surface 1b, and the semiconductor device 101 shown in FIG. 1 is obtained.
  • the source electrode 10 comes into contact with the surface 4a at a position sandwiched between the regions 41 and 42 (see FIGS. 4 and 9, respectively).
  • the source electrode 10 does not come into contact with the gate electrode 7 due to the presence of the interlayer insulating film 9.
  • the case where the source electrode 10 is also formed on the fifth layer 8 and the source electrode 10 is formed so as to cover the insulated gate electrode 103 is exemplified.
  • the interlayer insulating film 9 blocks the connection between the source electrode 10 and the gate electrode 7.
  • the source electrode 10 is formed as a laminated structure of Ti / Al / Ni / Au by a vapor deposition method. For example, a lift-off method is adopted for patterning the source electrode 10.
  • a sputtering method is used to deposit a metal thin film to form the source electrode 10.
  • a metal thin film is once deposited on the entire surface to be deposited by sputtering, and then the metal thin film is patterned.
  • the patterning conditions are selected, for example, according to the material of the deposited metal thin film.
  • the drain electrode 11 is also formed in the same manner as the source electrode 10 and is patterned as needed.
  • the heat treatment may be performed after the source electrode 10 and the drain electrode 11 are formed.
  • the heat treatment causes mutual diffusion at the interface between the source electrode 10 and the fourth layer 4. Such mutual diffusion leads to an improvement in the adhesion between the source electrode 10 and the fourth layer 4 and a reduction in contact resistance.
  • the heat treatment causes mutual diffusion at the interface between the drain electrode 11 and the first layer 1. Such mutual diffusion leads to an improvement in the adhesion between the drain electrode 11 and the first layer 1 and a reduction in contact resistance.
  • the heat treatment conditions are selected according to the metal used for the source electrode 10 and the drain electrode 11.
  • the heat treatment conditions may further take into account the effects on the components that have already been formed. For example, when the fifth layer 8 is formed by the constriction semiconductor, the temperature in the heat treatment is selected to be less than 700 degrees Celsius in order to prevent the impurities contained in the constriction semiconductor from being electrically activated.
  • the combination of the introduced impurity elements and the heat treatment conditions may affect the distribution of impurities and recrystallization in the fifth layer 8. There is sex.
  • FIG. 11 is a cross-sectional view illustrating a modification of the manufacturing method of the semiconductor device 101.
  • the laminated semiconductor 102 is removed until the second layer 2 is exposed, and the structure illustrated in FIG. 11 is obtained.
  • dry etching using a mask 132 is adopted.
  • a groove 14 is formed which exposes the third layer 3 and the fourth layer 4 in the horizontal direction and exposes the second layer 2 in the vertical direction and the horizontal direction.
  • the fifth layer 8 that fills the groove 14 is formed, and the semiconductor device 101 exemplified in FIG. 1 is obtained.
  • a known insulating material may be adopted for the fifth layer 8.
  • a nitride semiconductor may epitaxially grow as a narrowing semiconductor to fill the groove 14 to form the fifth layer 8.
  • MOVPE is adopted for the epitaxial growth, and one or more of the elements forming a deep acceptor level in the above-mentioned nitride semiconductor are doped as impurities.
  • the stenosis semiconductor may be deposited in the groove 14 by the CVD method to obtain the fifth layer 8.
  • FIG. 12 is a cross-sectional view schematically illustrating the structure of the semiconductor device 201 according to the second embodiment.
  • the semiconductor device 201 includes a first layer 1, a laminated semiconductor 102, an insulating gate electrode 103, a fifth layer 8, an interlayer insulating film 9, a source electrode 10, and a drain electrode 11.
  • the second layer 2, the third layer 3, and the fourth layer 4 are collectively regarded as the laminated semiconductor 102.
  • the insulated gate electrode 103 penetrates the fourth layer 4 and the third layer 3 from the surface 4a in the vertical direction, and extends to the second layer 2.
  • the second layer 2 exists between the surface 103a and the surface 1a of the insulated gate electrode 103.
  • the insulating gate electrode 103 has a gate insulating film 6 and a gate electrode 7.
  • the semiconductor device 201 differs from the semiconductor device 101 exemplified in the first embodiment only in the position of the surface 8a of the fifth layer 8 in the stacking direction X.
  • the semiconductor device 201 not only the second layer 2 but also the third layer 3 exists between the surfaces 8a and 1a.
  • the fifth layer 8 penetrates the surface 4a to the fourth layer 4 in the vertical direction, and extends to the third layer 3.
  • the fifth layer 8 sandwiches not only the second layer 2 but also the third layer 3 between the fifth layer 8 and the first layer 1 in the vertical direction.
  • the fifth layer 8 faces the first layer 1 in the vertical direction with the third layer 3 as well as the second layer 2 interposed therebetween.
  • the position of the surface 8a in the vertical direction is within the range in which the second layer 2 extends in the vertical direction.
  • the position of the surface 8a in the vertical direction is within the range in which the third layer 3 extends in the vertical direction.
  • the structure of the semiconductor device 201 is the same as that of the semiconductor device 101 except for the position of the surface 8a in the vertical direction.
  • the fifth layer 8 and the insulated gate electrode 103 are located apart from each other in the lateral direction.
  • the material of the element of the semiconductor device 201 the material exemplified as the material of the element corresponding to the element of the semiconductor device 101 is adopted.
  • the fifth layer 8 From the viewpoint of suppressing the punch-through current in the third layer 3 that functions as the channel layer, it is not necessary for the fifth layer 8 to reach the second layer 2 that functions as the drift layer.
  • a hetero interface is formed between the second layer 2 and the third layer 3.
  • a two-dimensional quantum well will be formed in the region on the second layer 2 side of the hetero interface.
  • the electrons that have passed through the channel reach the quantum well.
  • the fifth layer 8 does not prevent the electrons reaching the quantum well from diffusing in the lateral direction (here, the direction away from the insulated gate electrode 103).
  • the second layer of the hetero interface formed between the second layer 2 and the third layer 3 is formed.
  • High concentrations of carriers are likely to be induced in the region on the second side.
  • the carrier is realized by two-dimensional electron gas generated by spontaneous polarization and piezo polarization in the second layer 2 and the third layer 3, respectively.
  • the surface 8a in the semiconductor device 201 does not narrow the heterointerface between the third layer 3 and the second layer 2 as compared with the surface 8a in the semiconductor device 101, and is less likely to prevent the induction of two-dimensional electron gas.
  • the electrons that have passed through the fourth layer 4 to the third layer 3 are likely to be diffused laterally due to the effect of the two-dimensional quantum well or the two-dimensional quantum well and the two-dimensional electron gas. Due to such lateral diffusion, it can be said that the second layer 2 functions as a current spreading layer (Current Spreading Layer). Such diffusion of electrons increases the current density of the semiconductor device 201. Similar to the semiconductor device 101, the semiconductor device 201 has high punch-through resistance and has a high current density when operating, and is suitable for driving in which a large current is used.
  • the manufacturing method exemplified by using FIGS. 2 to 10 is adopted.
  • the fifth layer 8 is formed by introducing impurities into the laminated semiconductor 102 using the mask 132
  • the conditions for introducing impurities are different from those in the manufacturing process of the semiconductor device 101. This is because the positions of the surfaces 8a in the vertical direction of the semiconductor devices 101 and 201 are different from each other.
  • the acceleration energy adopted in ion implantation is lower in the introduction of impurities in the semiconductor device 201 than in the introduction of impurities in the semiconductor device 101.
  • the manufacturing process of the source electrode 10 and the drain electrode 11 in the semiconductor device 201 is the same as the manufacturing process of the source electrode 10 and the drain electrode 11 in the semiconductor device 101, for example.
  • the groove 14 may be formed prior to the formation of the fifth layer 8.
  • the groove 14 in the second embodiment exposes the fourth layer 4 in the horizontal direction and exposes the third layer 3 in the vertical and horizontal directions.
  • dry etching is adopted for forming the groove 14.
  • the dry etching conditions in the semiconductor device 201 are different from the dry etching conditions in the semiconductor device 101. This is because the semiconductor devices 101 and 201 have different vertical positions of the surface 8a from each other.
  • the fifth layer 8 is formed by filling the groove 14 with a known insulating material or a nitride semiconductor obtained by epitaxial growth, as in the modification of the first embodiment.
  • a known insulating material or a nitride semiconductor obtained by epitaxial growth as in the modification of the first embodiment.
  • the polarity of the surface 1a which is the base of the laminated semiconductor 102, is set to the second layer 2 side of the hetero interface formed between the third layer 3 and the second layer 2. It will be reflected.
  • the c-plane is adopted as the plane 1a.
  • FIG. 13 is a cross-sectional view schematically illustrating the structure of the semiconductor device 301 according to the third embodiment.
  • the semiconductor device 301 includes a first layer 1, a laminated semiconductor 102, an insulating gate electrode 103, a fifth layer 8, an interlayer insulating film 9, a source electrode 10, and a drain electrode 11.
  • the second layer 2, the third layer 3, and the fourth layer 4 are collectively regarded as the laminated semiconductor 102.
  • the insulated gate electrode 103 penetrates the fourth layer 4 and the third layer 3 from the surface 4a in the vertical direction, and extends to the second layer 2.
  • the second layer 2 exists between the surface 103a and the surface 1a of the insulated gate electrode 103.
  • the insulating gate electrode 103 has a gate insulating film 6 and a gate electrode 7.
  • the material of the element of the semiconductor device 301 the material exemplified as the material of the element corresponding to the element of the semiconductor device 101 is adopted.
  • the semiconductor device 301 has an insulated gate electrode having a length (thickness) of the fifth layer 8 in the vertical direction in both the semiconductor device 101 exemplified by the first embodiment and the semiconductor device 201 exemplified by the second embodiment. The difference is that the distance from 103 is longer (thicker).
  • the voltage applied to the gate electrode 7 is controlled when they are driven, and the depletion layer extends from the insulated gate electrode 103 to the laminated semiconductor 102.
  • the depletion layer holds an electric field generated in the laminated semiconductor 102.
  • the function of the depletion layer that holds this electric field decreases as the position is farther from the insulating gate electrode 103. Such a decrease in the function of holding the electric field tends to cause damage to the laminated semiconductor 102.
  • the fifth layer 8 having a thicker thickness in the vertical direction is adopted, so that such damage can be easily avoided. Such avoidance improves the withstand voltage of the semiconductor device 301.
  • the surface 8a approaches the first layer 1 as the distance from the insulating gate electrode 103 increases, and has an inclination in both the vertical direction and the horizontal direction.
  • the electrons moving in the second layer 2 are diffused according to the electric field.
  • the direction of the electric field applied to the electrons is inclined toward the insulating gate electrode 103 from the first layer 1 to the third layer 3 due to the presence of the fifth layer 8. Reflecting the direction of the electric field, the electrons moving in the second layer 2 diffuse in the direction away from the insulating gate electrode 103 toward the first layer 1.
  • the inclination of the surface 8a in the semiconductor device 301 does not easily hinder the movement of electrons diffusing in the direction.
  • Such an inclination of the surface 8a is such that when the diffusion of electrons by the two-dimensional electron gas in the lateral direction is small, for example, the c-bar surface of the second layer 2 (which indicates N polarity) with respect to the third layer 3 It may be adopted when it comes into contact.
  • the semiconductor device 301 since the semiconductor device 301 includes the fifth layer 8 having the surface 8a having the above-mentioned shape, it obtains high punch-through resistance like the semiconductor device 201 and has a high current density when operating.
  • the surface 8a of the structure exemplified in FIG. 13 also exists in the range where the second layer 2 spreads in the vertical direction.
  • the lateral position of the surface 8a includes a position where the third layer 3 does not exist and the second layer 2 exists between the surface 8a and the surface 1a. From this point of view, the surfaces 8a of the semiconductor devices 101 and 301 have common features.
  • the surface 8a of the structure exemplified in FIG. 13 is located in the range where the third layer 3 spreads in the vertical direction at the position closest to the insulating gate electrode 103 in the lateral direction, and the third layer 3 is located between the surface 8a and the surface 1a. Not only the second layer 2 but also the third layer 3 exists. From this point of view, the surfaces 8a of the semiconductor devices 201 and 301 have common features.
  • the position where the entire surface 8a exists in the vertical direction may be in a range in which the second layer 2 extends in the vertical direction as in the semiconductor device 101, or the third layer 3 may be in the vertical direction as in the semiconductor device 201. It may be in a wide range.
  • the position where the entire surface 8a exists in the vertical direction is two-dimensional because the third layer 3 is in the range extending in the vertical direction. It is easy to obtain the advantages of electron gas.
  • the surface 8b of the fifth layer 8 farther from the first layer 1 exhibits an inclination toward the first layer 1 as the distance from the insulating gate electrode 103 increases.
  • the fifth layer 8 comes into contact with the source electrode 10 at a position farther from the insulating gate electrode 103 than the surface 8b.
  • the region where the fourth layer 4 and the source electrode 10 come into contact with each other is wider than that of the semiconductor devices 101 and 201.
  • the contact resistance between the fourth layer 4 and the source electrode 10 is small while suppressing the punch-through current in the third layer 3. A small contact resistance leads to a small on-resistance.
  • FIG. 13 exemplifies a shape in which the position of the surface 8b in the vertical direction straddles both the range in which the third layer 3 spreads in the vertical direction and the range in which the fourth layer 4 spreads in the vertical direction.
  • the position where the entire surface 8b exists in the vertical direction may be in a range where the third layer 3 spreads in the vertical direction.
  • the fifth layer 8 may be further separated from the source electrode 10.
  • the shapes of the surfaces 8a and 8b are planar and appear linearly in a cross-sectional view.
  • the shapes of the surfaces 8a and 8b may be curved in a cross-sectional view.
  • the semiconductor device 301 includes the fifth layer 8 having the surface 8b having the shape as described above, not only the high punch-through resistance is obtained like the semiconductor device 101, but also the on-resistance is small.
  • the manufacturing method exemplified by using FIGS. 2 to 10 is adopted.
  • the fifth layer 8 is formed by introducing impurities into the laminated semiconductor 102 using the mask 132, the conditions for introducing impurities are different from those in the manufacturing process of the semiconductor device 101. This is because the positions of the surfaces 8a in the vertical direction of the semiconductor devices 101 and 301 are different from each other. Further, unlike the semiconductor device 101, the fifth layer 8 of the semiconductor device 301 has a surface 8b separated from the source electrode 10.
  • the fifth layer 8 having the surfaces 8a and 8b is formed by implanting ions incident on the laminated semiconductor 102 in a direction inclined with respect to the vertical direction.
  • the first layer 1 is rotated or revolved, or the first layer 1 is rotated and revolved to perform ion implantation. This is done to form the fifth layer 8.
  • the fifth layer 8 may be formed with longitudinally parallel ion implantation.
  • the tilt angle of the ion implantation with respect to the laminated semiconductor 102 is determined depending on the thickness of the mask 132 and the length (width) at which the mask 132 exposes the laminated semiconductor 102 (more specifically, the surface 4a) in the lateral direction. It is a design matter.
  • the groove 14 may be formed prior to the formation of the fifth layer 8 in the third embodiment as well.
  • dry etching is adopted for forming the groove 14.
  • the dry etching conditions are different from the manufacturing process of the semiconductor device 101. This is because the groove 14 in the present embodiment has a shape reflected in the shapes of the surfaces 8a and 8b.
  • the groove 14 is formed in the laminated semiconductor 102 by dry etching using particles incident on the laminated semiconductor 102 in a direction inclined with respect to the vertical direction.
  • dry etching one or both of the rotation and revolution of the first layer 1 are adopted.
  • the manufacturing process of the source electrode 10 and the drain electrode 11 in the semiconductor device 301 is the same as the manufacturing process of the source electrode 10 and the drain electrode 11 in the semiconductor device 101, for example.
  • the fifth layer 8 is formed by filling the groove 14 with a known insulating material or a nitride semiconductor obtained by epitaxial growth, as in the modification of the first embodiment.
  • a known insulating material or a nitride semiconductor obtained by epitaxial growth as in the modification of the first embodiment.
  • air is adopted for the fifth layer 8, it is not necessary to fill the groove 14.
  • FIG. 14 is a cross-sectional view schematically illustrating the structure of the semiconductor device 401 according to the fourth embodiment.
  • the semiconductor device 401 includes a first layer 1, a laminated semiconductor 102, an insulating gate electrode 103, a fifth layer 8, an interlayer insulating film 9, a source electrode 10, and a drain electrode 11.
  • the second layer 2, the third layer 3, and the fourth layer 4 are collectively regarded as the laminated semiconductor 102.
  • the insulated gate electrode 103 penetrates the fourth layer 4 and the third layer 3 from the surface 4a in the vertical direction, and extends to the second layer 2.
  • the second layer 2 exists between the surface 103a and the surface 1a of the insulated gate electrode 103.
  • the insulating gate electrode 103 has a gate insulating film 6 and a gate electrode 7.
  • the material of the element of the semiconductor device 401 the material exemplified as the material of the element corresponding to the element of the semiconductor device 101 is adopted.
  • the semiconductor device 401 is different from the semiconductor device 201 exemplified by the second embodiment in that the fifth layer 8 does not come into contact with the source electrode 10.
  • the side of the semiconductor device 201 far from the first layer 1 of the fifth layer 8 comes into contact with the source electrode 10 (see FIG. 2).
  • the fifth layer 8 in the semiconductor device 401 has a surface 8c on the side far from the first layer 1.
  • a third layer 3 and a fourth layer 4 are present between the surface 8c and the source electrode 10.
  • the position of the surface 8c in the vertical direction is within the range in which the third layer 3 extends in the vertical direction.
  • the structure of the semiconductor device 401 is the same as that of the semiconductor device 201 except for the position of the surface 8c in the vertical direction.
  • the fifth layer 8 and the insulating gate electrode 103 are located apart from each other in the lateral direction.
  • the vertical position of the surface 8a is within the range in which the third layer 3 extends in the vertical direction.
  • the electrons that have passed through the fourth layer 4 to the third layer 3 are likely to be diffused in the lateral direction.
  • the diffusion increases the current density of the semiconductor device 401.
  • the c-plane is adopted as the plane 1a.
  • the semiconductor device 401 includes the fifth layer 8 having the surface 8a having the shape as described above, not only the high punch-through resistance is obtained like the semiconductor device 101, but also a large current is used like the semiconductor device 201. Suitable for driving.
  • the adoption of the surface 8c of the semiconductor device 401 makes it easy to suppress the punch-through current in the third layer 3 while expanding the region where the fourth layer 4 and the source electrode 10 come into contact with each other, similarly to the surface 8b of the semiconductor device 301.
  • the semiconductor device 401 includes the fifth layer 8 having the surface 8c having the shape as described above, not only the high punch-through resistance is obtained as in the semiconductor device 101, but also the source electrode 10 and the source electrode 10 are similarly used in the semiconductor device 301.
  • the contact resistance with the laminated semiconductor 102 is small.
  • the manufacturing method exemplified by using FIGS. 2 to 10 is adopted.
  • the fifth layer 8 is formed by introducing impurities into the laminated semiconductor 102 using the mask 132
  • the conditions for introducing impurities are different from those in the manufacturing process of the semiconductor device 101. This is because the positions of the surfaces 8a in the vertical direction are different from each other in the semiconductor devices 101 and 401, and the fifth layer 8 of the semiconductor device 401 has the surface 8c.
  • the acceleration energy adopted in ion implantation is adjusted so that the surfaces 8a and 8c are arranged at the above-mentioned positions.
  • the acceleration energy used in ion implantation is adjusted so that the fifth layer 8 is formed in contact with the third layer 3 without contacting either the second layer 2 or the fourth layer 4.
  • the manufacturing process of the source electrode 10 and the drain electrode 11 in the semiconductor device 401 for example, the manufacturing process of the source electrode 10 and the drain electrode 11 in the semiconductor device 101 is adopted.
  • the feature (I) common to the semiconductor devices 101, 201, 301, 401 is expressed by, for example, the following (Ia), (Ib), (Ic), (Id), (Ie).
  • the semiconductor devices 101, 201, 301, 401 include a first layer 1, a second layer 2, a third layer 3, a fourth layer 4, a gate electrode 7, a fifth layer 8, a source electrode 10, and a drain electrode 11. including.
  • the first layer 1 is a semiconductor having n-type conductivity and has surfaces 1a and 1b facing each other.
  • the second layer 2 is a semiconductor having n-type conductivity and is located on the surface 1a.
  • the third layer 3 is an n-type or intrinsic semiconductor having a larger bandgap than the second layer 2 and is located on the second layer 2.
  • the fourth layer 4 is an n-type semiconductor having a smaller bandgap than the third layer 3, is located on the third layer 3, and has a surface 4a on the opposite side of the third layer 3. Assuming that the band gap of the second layer 2 is the first band gap, the band gap of the third layer 3 is the second band gap, and the band gap of the fourth layer 4 is the third band gap, the second band gap is used. Is larger than the first bandgap.
  • the third bandgap is smaller than the second bandgap.
  • the source electrode 10 is electrically connected to the fourth layer 4 on the surface 4a.
  • the drain electrode 11 is electrically connected to the first layer 1 on the surface 1b.
  • the gate electrode 7 is located along the stacking direction X in which the second layer 2, the third layer 3, and the fourth layer 4 are laminated.
  • the gate electrode 7 is insulated by, for example, the gate insulating film 6 in any of the second layer 2, the third layer 3, and the fourth layer 4.
  • the gate electrode 7 faces the third layer 3 in a second direction different from the stacking direction X, for example, in the lateral direction.
  • the fifth layer 8 sandwiches at least the third layer 3 between the fifth layer 8 and the gate electrode 7 in the second direction.
  • the fifth layer 8 is a semiconductor in which the conduction band forms a discontinuous interface with the third layer 3, or has no charge that contributes to conduction.
  • the second layer 2, the third layer 3, and the fourth layer 4 function as a drift layer, a channel layer, and an electron supply layer, respectively, and the semiconductor devices 101, 201, 301, and 401 all function as so-called vertical trench MOSFETs. Since the conductive type is not p-type in any of the second layer 2, the third layer 3, and the fourth layer 4, the drift layer, the channel layer, and the electron supply layer using the nitride semiconductor, which is difficult to obtain the p-type conductive type, are formed. It will be realized. Generally, the adoption of a nitride semiconductor in a semiconductor device is advantageous from the viewpoint of driving the semiconductor device at a high frequency. The semiconductor devices 101, 201, 301, 401 can be driven at high frequencies.
  • the potential is fixed when the third layer 3 which is an n-type conductive type or a true semiconductor is adopted. May not be effective.
  • the fifth layer 8 reduces the punch-through current when a high voltage is applied.
  • the semiconductor devices 201, 301, 401 are common in that they have the following feature (II) in addition to the feature (I).
  • the fifth layer 8 sandwiches the second layer 2 and the third layer 3 between the fifth layer 8 and the first layer 1 in the stacking direction X.
  • the effect of the well can be easily obtained. Due to this effect, the electrons that have moved from the channel to the second layer 2 are likely to be diffused in the lateral direction. The diffusion is suitable for driving where a large current is used.
  • the semiconductor devices 201, 301, 401 may have further feature (III).
  • Both the second layer 2 and the third layer 3 are nitride semiconductors, and the c-plane of the second layer 2 comes into contact with the third layer 3.
  • the effect of the two-dimensional electron gas in the second layer 2 close to the third layer 3 can be further easily obtained. This effect is suitable for driving in which a large current is used.
  • the semiconductor device 301 has the following feature (IV) in addition to the feature (I) or feature (II).
  • the fifth layer 8 approaches the first layer 1 on the first layer 1 side as the distance from the gate electrode 7 increases.
  • Feature (IV) is specifically realized by the inclination of the surface 8a, and it does not hinder the movement of electrons diffusing in the direction of the electric field applied to the electrons. Such a configuration is suitable for driving in which a large current is used.
  • the semiconductor device 301 may have further features (Va).
  • Both the second layer 2 and the third layer 3 are nitride semiconductors, and the c-bar surface of the second layer 2 comes into contact with the third layer 3.
  • the semiconductor devices 301 and 401 are common in that they have the following features (VI) in addition to the features (I).
  • the fifth layer 8 sandwiches the third layer 3 and the fourth layer 4 between the fifth layer 8 and the source electrode 10 in the stacking direction X. Due to the feature (VI), the region where the fourth layer 4 and the source electrode 10 come into contact with each other is wide, and the contact resistance between the two is small. A small contact resistance causes a small on-resistance of the semiconductor devices 301 and 401.
  • the semiconductor device 301 has the following feature (VII) in addition to the feature (I), feature (II), feature (III), feature (IV), feature (Va), or feature (VI).
  • the length (thickness) of the fifth layer 8 in the stacking direction X is longer (thicker) as it is separated from the gate electrode 7.
  • the withstand voltage of the semiconductor device 301 is high due to the feature (VII).
  • the Al composition of the third layer 3 becomes smaller as it approaches the second layer 2 from the center of the third layer 3, and becomes smaller as it approaches the fourth layer 4 from the center of the third layer 3. You may. Alternatively, the closer to the center of the third layer 3, the larger the Al composition of the third layer 3. Such distribution of the Al composition of the third layer 3 reduces the possibility of cracks occurring from the interface between the second layer 2 and the third layer 3 and the interface between the third layer 3 and the fourth layer 4. ..
  • each of the semiconductor devices 101, 201, 301, and 401 may have the following characteristics (VIII).
  • Each of the semiconductor devices 101, 201, 301, and 401 may have the following features (IX).
  • the second layer 2, the third layer 3, and the fourth layer 4 are all GaN or AlGaN, and the Al composition of the third layer 3 is closer to the second layer 2 when viewed from the center of the third layer 3. It is small, and the closer it is to the fourth layer 4 when viewed from the center of the third layer 3, the smaller it is.
  • the fifth layer 8 sandwiches at least the second layer 2 between the fifth layer 8 and the first layer 1 in the vertical direction.
  • the manufacturing method of the semiconductor device 101 includes the following features (Xa), (Xb), (Xc), (Xd), (Xe), (Xf), (Xg), and (Xh).
  • the manufacturing method does not require that these features be carried out in this order.
  • a third layer 3 having a second band gap larger than the first band gap and having a conductivity of n-type or a true semiconductor is formed on the second layer 2.
  • a fourth semiconductor having a surface 4a on the third layer 3 on the opposite side to the third layer 3, a third bandgap smaller than the second bandgap, and an n-type conductivity. Layer 4 is formed (see FIG. 3).
  • a gate electrode 7 that fills the groove 5 via the gate insulating film 6 and a gate insulating film 6 are formed (see FIG. 9).
  • (Xf) Ions are injected into the region 42 (see FIG. 9) of the surface 4a away from the region 41, and at least a part of the third layer 3 is electrically inactivated (see FIG. 10). ..
  • a source electrode 10 is formed that contacts the surface 4a at a position sandwiched between the (Xg) regions 41 and 42 and does not contact the gate electrode 7.
  • the drain electrode 11 is formed on the second surface.
  • the manufacturing method may be adopted as a manufacturing method for the semiconductor devices 201, 301, 401.
  • the manufacturing method of the semiconductor devices 101, 201, 301 includes the above-mentioned features (Xa), (Xb), (Xc), (Xd), (Xe), (Xg), (Xh), and further features (Xf). It may be provided by substituting the features (XIf1) and (XIf2).
  • a groove 14 is formed from a region 42 away from the region 41 of the surface 4a, penetrating the fourth layer 4 and the third layer 3 to reach the second layer 2 and exposing the second layer 2 (FIG. 11). reference).
  • the (XIf2) groove 14 is a semiconductor in which the conduction band forms a discontinuous interface with the third layer 3, or has no charge that contributes to conduction (for example, an insulating layer or is electrically inert). Semiconductor) It is filled with the fifth layer 8.

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Abstract

半導体装置（１０１）は、ｎ型半導体である第１層（１）上に位置してｎ型半導体である第２層（２）と、前記第２層上に位置してｎ型または真性の半導体である第３層（３）と、前記第３層上に位置してｎ型半導体である第４層（４）と、前記第２層、前記第３層、前記第４層が積層される第１方向に沿って位置して前記第２層、前記第３層、前記第４層のいずれとも絶縁され、前記第１方向とは異なる第２方向において前記第３層と対向するゲート電極（７）と、前記第３層との間において伝導帯が不連続な界面を形成する半導体であるか、または電導に寄与する電荷を有しない第５層（５）とを備える。前記第５層は前記第２方向において前記ゲート電極との間に少なくとも前記第３層を挟む。前記第３層のバンドギャップは前記第２層のバンドギャップおよび前記第４層のバンドギャップのいずれよりも大きい。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関する。
　Ｓｉ（シリコン）を基材とした半導体装置が公知である。当該半導体装置の構造の例として、ＧＴＯ（Gate Turn-Off thyristor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）が挙げられる。これらはいわゆる縦型の構造を有する。縦型の構造を有する半導体装置は、高耐圧および大電流を用いた駆動という要求に対応して、基板の面積あたりの効率を向上させる。オン抵抗と耐圧とのトレードオフの観点からは、従来の半導体装置の性能は、Ｓｉの物性定数に起因する限界に迫っている。
　例えば特許文献１においては、Ｓｉよりも物性定数が良好な化合物半導体を基材とした電界効果トランジスタが提案されている。当該化合物半導体の材質は、例えばＳｉＣ（炭化シリコン）、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）である。
　ＧａＮ、ＡｌＮによって例示される窒化物半導体は飽和電子速度が大きいので、窒化物半導体を基材とする半導体装置には高周波における良好な駆動が期待される。
　Ａｌ（アルミニウム）の添加によって窒化物半導体のバンドギャップが変調される。例えば特許文献２においては、このような変調を活用した構造を有する半導体装置が提案される。
　２次元電子ガスが誘起されるヘテロ界面は、窒化物半導体を採用して形成され得る。２次元電子ガスは半導体装置の低抵抗化に寄与する。例えば特許文献３においては、このような寄与を活用した構造を有する半導体装置が提案される。
特許第５６１７１７５号公報 特許第４８５０９９７号公報 特許第５６７２７３４号公報
　窒化物半導体を基材とする半導体装置において、Ｓｉを基材とする半導体装置と同様に、ｐｎ接合を障壁に利用した構造を採用することも考えられる。しかし窒化物半導体においてはｐ型不純物を電気的に活性化させにくい。
　例えば窒化物半導体において、Ｓｉと同様にイオン注入と熱処理とを用いてｐ型不純物の電気的な活性化が図られる場合を想定する。この場合には熱処理時に窒化物半導体の表面においてＮ（窒素）が解離する。このような解離は空孔（いわゆる「Ｎ空孔」）を生成し、Ｎ空孔がアクセプタ不純物を補償してしまう。
　例えば窒化物半導体において、気相エピタキシャル成長法を用いてｐ型不純物の導入を図る場合には、気相反応において水素が取り込まれる。取り込まれた水素はアクセプタ不純物を終端し、アクセプタ不純物を電気的に不活性にしてしまう（電気的な「不活性化」とも説明され得る）。
　窒化物半導体においてｐ型不純物を電気的に活性化させにくいことは、ｐ型半導体における実効的なアクセプタ不純物濃度を低下させやすい。かかる低下は、ｐｎ接合を利用した半導体装置における閾値電圧の制御性、およびパンチスルー電流の抑制という観点において、望ましくない。
　窒化物半導体を基材とする半導体装置において、分極障壁を採用することも考えられる。ここにおいて「分極障壁」とは、分極電荷によって誘起される障壁を指す。例えば分極障壁は、Ｎの電気的陰性度が大きいことに由来する自発分極によって発生することもあるし、ヘテロ界面における格子定数の差に由来するピエゾ分極によって発生することもあるし、自発分極およびピエゾ分極の両方によって発生することもある。例えば窒化物半導体における分極障壁は、Ａｌの添加に起因するバンドギャップの変調によって形成される。
　窒化物半導体を基材として分極障壁を利用した半導体装置において、高電圧が印加されたときに流れるパンチスルー電流の抑制は考慮されていなかった。
　本開示は上記の問題を解決するためになされたものであり、高いパンチスルー耐性を有する半導体装置、および当該半導体装置の製造方法を提供することを目的とする。
　本開示による半導体装置は、導電性がｎ型の半導体であって、互いに対向する第１面と第２面とを有する第１層と、前記第１面上に位置し、導電性がｎ型の半導体であって第１バンドギャップを有する第２層と、前記第２層上に位置し、前記第１バンドギャップよりも大きな第２バンドギャップを有し、導電性がｎ型であるかまたは真性の半導体である第３層と、前記第３層上に位置し、前記第３層と反対側に第３面を有し、前記第２バンドギャップよりも小さな第３バンドギャップを有し、導電性がｎ型の半導体である第４層と、前記第２面において前記第１層と電気的に接続されるドレイン電極と、前記第３面において前記第４層と電気的に接続されるソース電極と、前記第２層、前記第３層、前記第４層が積層される第１方向に沿って位置し、前記第２層、前記第３層、前記第４層のいずれとも絶縁され、前記第１方向とは異なる第２方向において前記第３層と対向するゲート電極と、前記第２方向において前記ゲート電極との間に少なくとも前記第３層を挟み、前記第３層との間において伝導帯が不連続な界面を形成する半導体であるか、または電導に寄与する電荷を有しない第５層とを備える。
　本開示による半導体装置の製造方法は、導電性がｎ型の半導体であって互いに対向する第１面と第２面とを有する第１層の前記第１面上に、導電性がｎ型の半導体であって第１バンドギャップを有する第２層を形成し、前記第２層上に、前記第１バンドギャップよりも大きな第２バンドギャップを有し、導電性がｎ型であるかまたは真性の半導体である第３層を形成し、前記第３層上に、前記第３層と反対側に第３面を有し、前記第２バンドギャップよりも小さな第３バンドギャップを有し、導電性がｎ型の半導体である第４層を形成し、前記第３面の第１領域から前記第４層および前記第３層を貫通して前記第２層に至り、前記第１層に至らずに前記第２層を露出させる溝（第１溝）を形成し、絶縁膜を介して前記溝（第１溝）を埋めるゲート電極と前記絶縁膜とを形成する。
　当該製造方法の第１の態様は、前記第３面のうち前記第１領域から離れた第２領域に対してイオンを注入して、少なくとも前記第３層の一部を電気的に不活性化し、前記第１領域と前記第２領域とに挟まれた位置において前記第３面と接触し、前記ゲート電極と接触しないソース電極を形成し、前記第２面上にドレイン電極を形成する。
　当該製造方法の第２の態様は、前記第３面のうち前記第１領域から離れた第２領域から前記第４層および前記第３層を貫通して第２層に至り前記第２層を露出させる第２溝を形成し、前記第２溝を、前記第３層との間において伝導帯が不連続な界面を形成する半導体であるか、または電導に寄与する電荷を有しない層によって埋めることと、前記第１領域と前記第２領域とに挟まれた位置において前記第３面と接触し、前記ゲート電極と接触しないソース電極を形成し、前記第２面上にドレイン電極を形成する。
　本開示による半導体装置によれば高いパンチスルー耐性が得られる。本開示による半導体装置の製造方法によれば本開示による半導体装置が得られる。
　本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１にかかる半導体装置の構造を模式的に例示する断面図である。 実施の形態１にかかる半導体装置の製造方法を例示する断面図である。 実施の形態１にかかる半導体装置の製造方法を例示する断面図である。 実施の形態１にかかる半導体装置の製造方法を例示する断面図である。 実施の形態１にかかる半導体装置の製造方法を例示する断面図である。 実施の形態１にかかる半導体装置の製造方法を例示する断面図である。 実施の形態１にかかる半導体装置の製造方法を例示する断面図である。 実施の形態１にかかる半導体装置の製造方法を例示する断面図である。 実施の形態１にかかる半導体装置の製造方法を例示する断面図である。 実施の形態１にかかる半導体装置の製造方法を例示する断面図である。 実施の形態１にかかる半導体装置の製造方法の変形を例示する断面図である。 実施の形態２にかかる半導体装置の構造を模式的に例示する断面図である。 実施の形態３にかかる半導体装置の構造を模式的に例示する断面図である。 実施の形態４にかかる半導体装置の構造を模式的に例示する断面図である。
　本開示にかかる半導体装置およびその半導体装置の製造方法が、図面を用いて以下の実施の形態において説明される。
　本開示にかかる半導体装置およびその半導体装置の製造方法は、これらの実施の形態により限定されるものではなく、その要旨を逸脱しない範囲において適宜に変更されてもよい。図面においては、理解の容易のため、各部材あるいは各部材の縮尺及び縦横比が現実の縮尺及び縦横比と異なる場合があり、図面同士の間においても同様である。
　［実施の形態１］
　＜構造＞
　図１は実施の形態１にかかる半導体装置１０１の構造を模式的に例示する断面図である。半導体装置１０１は、第１層１、第２層２、第３層３、第４層４、第５層８、絶縁ゲート電極１０３を含む。
　第１層１、第２層２、第３層３、第４層４はこの順に、図１における例示においては下方から上方へ向かって、積層される。便宜上、第１層１から第４層４へ向かう方向が積層方向Ｘと表現される。図面において積層方向Ｘは下方から上方へ向かう方向として図示される。
　便宜上、積層方向Ｘと直交する方向が方向Ｙと表現される。図面において方向Ｙは左から右へ向かう方向として図示される。便宜上、積層方向Ｘおよび積層方向Ｘと反対の方向の総称として「縦方向」との表現が採用される。このような「縦」の概念はいわゆる縦型の構造における「縦」と整合する。
　また「横方向」との表現が、方向Ｙのみならず、方向Ｙとは反対の方向をも含めて採用される。
　第１層１はｎ型導電のＧａＮ層である。ここにおいて「ｎ型導電の」は、導電性がｎ型であることを指す。第１層１の面１ａが第２層２に接する。面１ａは例えばＧａ極性を示すｃ面（（０００１）面）である。第１層１は第２層２の基板として機能する。
　第２層２はｎ型導電のＧａＮ層である。第２層２は半導体装置１０１のドリフト層として機能する。第３層３はｎ型導電のＡｌｂＧａ（１－ｂ）Ｎ層である。第３層３は半導体装置１０１のチャネル層として機能する。例えばｂ＝０．１８が選定される。第４層４はｎ型導電のＧａＮ層である。第４層４は半導体装置１０１の電子供給層として機能する。第２層２、第３層３、第４層４は纏まって、積層半導体１０２として捉えられる。第１層１、第２層２、第３層３、第４層４、積層半導体１０２はいずれも窒化物半導体である。第１層１は積層半導体１０２の基板であるといえる。
　第３層３のバンドギャップは第２層２のバンドギャップおよび第４層４のバンドギャップのいずれよりも大きい。第４層４のバンドギャップは第３層３のバンドギャップよりも小さい。第３層３と第２層２との間、および第３層３と第４層４との間のいずれにおいても、ヘテロ界面が形成され、分極障壁が発生する。
　絶縁ゲート電極１０３は縦方向において、第４層４の第２層２とは反対側の面４ａから、第４層４および第３層３を貫通し、第２層２まで存在する。絶縁ゲート電極１０３の第１層１に近い方の面１０３ａは面１ａと離れる。面１ａと面１０３ａとの間には第２層２が存在する。
　絶縁ゲート電極１０３は溝５および面４ａにおいて存在する。溝５は積層半導体１０２において形成され、積層方向Ｘに向いて開口する。絶縁ゲート電極１０３の一部が溝５に埋め込まれている、と捉えられる。
　絶縁ゲート電極１０３はゲート絶縁膜６とゲート電極７とを有する。ゲート電極７は横方向において、少なくとも第３層３と対向する。図１の例示においては、ゲート電極７は横方向において、第３層３の他、第４層４と、第２層２の一部とも対向する。
　ゲート絶縁膜６はゲート電極７と積層半導体１０２との間に存在する。面１０３ａはゲート絶縁膜６が積層半導体１０２と接触する領域の一部である。溝５においてゲート絶縁膜６はゲート電極７を縦方向にも横方向にも覆う。図１の例示においてはゲート電極７は積層方向Ｘにおいて面４ａを覆わない。ゲート電極７の横方向における周囲においてゲート絶縁膜６が面４ａに接触する。
　ゲート絶縁膜６の材質は例えば酸化ケイ素（ＳｉＯ２）である。ゲート電極７の材質は例えば多結晶シリコン（ｐｏｌｙ－Ｓｉ）である。
　第５層８は横方向においてゲート電極７との間に少なくとも第３層３を挟む。例えば第５層８は横方向においてゲート電極７との間に第３層３とゲート絶縁膜６とを挟む。第５層８は横方向において第３層３を挟んで絶縁ゲート電極１０３と対向する。
　半導体装置１０１においては第５層８が縦方向において、面４ａから第４層４および第３層３を貫通し、第２層２まで存在する。第５層８の第１層１に近い方の面８ａは面１ａと離れる。面１ａと面８ａとの間には第２層２が存在する。第５層８は縦方向において第１層１との間に少なくとも第２層２を挟む。第５層８は縦方向において少なくとも第２層２を挟んで第１層１と対向する。
　第５層８が採用されない構造と比較すると、第５層８は横方向において第３層３を狭める、と捉えられる。この観点で第５層８を狭窄用層ということもできる。
　例えば第５層８は、電導に寄与する電荷を有しない層である。第５層８は例えば絶縁層であり、空気であってもよい。第５層８は例えば、電気的な活性化がなされた不純物を有しない半導体である。第５層８の材質が電導に寄与する電荷を有する場合については後述される。
　半導体装置１０１は、層間絶縁膜９と、ソース電極１０と、ドレイン電極１１とを更に含む。ゲート電極７の積層方向Ｘ側の面７ａは層間絶縁膜９によって覆われる。図１においては絶縁ゲート電極１０３は、その積層方向Ｘ側において層間絶縁膜９によって覆われる場合が例示される。
　図１の例示においては、第４層４を覆うゲート絶縁膜６が層間絶縁膜９によって覆われる。層間絶縁膜９はゲート電極７とソース電極１０との間を絶縁する機能を有する。層間絶縁膜９は縦方向において、ゲート絶縁膜６を介して面４ａと対向する。面４ａのうちゲート絶縁膜６に覆われない部分と、ソース電極１０とが接触し、第４層４とソース電極１０とが電気的に接続される。図１の例示においては、第５層８および層間絶縁膜９が、その積層方向Ｘ側においてソース電極１０に覆われる場合が例示される。
　ドレイン電極１１は第１層１の面１ｂを覆い、第１層１とドレイン電極１１とが電気的に接続される。面１ａ，１ｂを除いて考えた第１層１を挟んで、面１ａと面１ｂとが対向する。図１の例示においては、積層方向Ｘは、面１ｂから面１ａへ向かう方向である。面１ａがｃ面であるとき面１ｂはＮ極性を示すｃバー面（（０００１バー）面）である。本実施の形態および以下の実施の形態において「ｃバー」は通常の表記においては記号「ｃ」に上線が付記される表記を意味し、「１バー」は通常の表記においては記号「１」に上線が付記される表記を意味する。
　ソース電極１０およびドレイン電極１１は、例えば、いずれもＴｉ（チタン）／Ａｌ／Ｎｉ（ニッケル）／Ａｕ（金）の積層構造を有する。ソース電極１０においてはＴｉ層が面４ａと接触する。ドレイン電極１１においてはＴｉ層が面１ｂと接触する。
　半導体装置１０１は、電子供給層たる第４層４とチャネル層たる第３層３との間に分極障壁を有し、ドリフト層たる第２層２とチャネル層たる第３層３との間に分極障壁を有する。
　窒化物半導体においてはｐ型不純物を活性化させることは難しい。半導体装置１０１においては導電性がｐ型である窒化物半導体（以下「ｐ型導電の窒化物半導体」と称す）が採用される必要性がない。かかる必要性の回避は、ｐｎ接合を利用した半導体装置と比較して、窒化物半導体を基材とする半導体装置における閾値電圧の制御性（以下「閾値制御性」と称す）を高める。半導体装置１０１によれば、チャネル層にｐ型導電の窒化物半導体が用いられなくても、分極障壁を利用した電子電流をスイッチングによって制御することが可能である。
　半導体装置１０１は縦型トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）として機能する。チャネル層にｐ型導電の窒化物半導体を用いない縦型トレンチＭＯＳＦＥＴの動作は、例えば特許文献３において公知であるので、本開示においては省略される。
　ｐ型導電の窒化物半導体によって電位を固定する効果は、半導体装置１０１において得られないかも知れない。かかる効果の有無に依らず、半導体装置１０１においては高電圧が印加されたときのパンチスルー電流が第５層８によって低減される。
　第３層３はチャネル層として機能し、ゲート電極７に近いチャネル層よりも、ゲート電極７から遠いチャネル層においてパンチスルーが発生しやすい。半導体装置１０１は、第５層８が存在しない半導体装置と比較して、チャネル層として機能する第３層３のうち、パンチスルーが発生しやすい部分が第５層８によって置換された構造を有する。
　当該置換は第３層３においてパンチスルーが発生しやすい領域を低減し、パンチスルー電流の低減に寄与する。半導体装置１０１は、第５層８が存在しない場合と比較して高いパンチスルー耐性を有する。
　半導体装置１０１の特性は、ｐ型導電の窒化物半導体における不純物活性化率に依存する可能性が低い。かかる可能性が低いことは、半導体装置１０１が閾値制御性に優れることに寄与する。
　＜緒元の設計＞
　第２層２、第３層３、第４層４の厚みや組成、ドーピング濃度は半導体装置１０１に要求される仕様に応じて設計される。
　例えば第２層２の厚さ（積層方向Ｘにおける長さ：以下同様）は１０μｍであり、第３層３の厚さは１μｍであり、第４層４の厚さは０．１μｍである。これらの膜厚は一例に過ぎない。上記の値以外の膜厚であっても、本開示の趣旨を逸脱しない範囲において任意に選択され得る。これらの膜厚は、半導体装置１０１の耐圧およびオン抵抗の何れか一方、あるいはこれらの両方に基づく要求に従って適当に選択され得る。
　第２層２においてＡｌａＧａ（１－ａ）Ｎ層が採用されてもよいし、第４層４においてＡｌｃＧａ（１－ｃ）Ｎ層が採用されてもよい。但し第２層２および第４層４のいずれも、第３層３と比較してＡｌ組成が小さい。例示された組成比に即すると、ｂ＞aかつｂ＞ｃという設定が採用される。
　Ａｌ組成が異なって（Ａｌ組成が０の場合も含め）接合される２種のＡｌＧａＮ層は、エピタキシャル成長法（例えば有機金属気相成長法（metalorganic vapor phase epitaxy：以下「ＭＯＶＰＥ」と称す））を用いて実現される。この場合、当該２種のＡｌＧａＮ層が接合される界面において、格子定数の不整合に由来してクラックが発生する可能性がある。当該２種のＡｌＧａＮ層におけるＡｌ組成の相違が大きいほど、２種のＡｌＧａＮ層の界面からクラックが発生する可能性は高い。
　かかるクラックが発生する可能性を低減する観点から、第３層３のＡｌ組成は、第３層３の中央からみて第２層２に近いほど（積層方向Ｘと反対側に進むほど）小さく、第３層３の中央からみて第４層４に近いほど（積層方向Ｘに進むほど）小さい。第３層３のＡｌ組成は第３層３の中央に近いほど大きくてもよい。第３層３のＡｌ組成は積層方向Ｘに沿って均一である必要はない。
　ＡｌＧａＮ半導体は、そのＡｌ組成が大きいほど、絶縁破壊電界強度が高い。第２層２におけるＡｌ組成が大きいほど、半導体装置１０１の耐圧が向上する。ＡｌＧａＮ半導体は、そのＡｌ組成が大きいほど合金散乱による電子移動度が小さく、抵抗率が高い。第２層２におけるＡｌ組成が大きいほど、半導体装置１０１のオン抵抗が大きい。大電流を用いて半導体装置１０１を駆動するには、第２層２においてＡｌ組成が小さくされ、半導体装置１０１のオン抵抗が小さくされる。かかる観点から、実施の形態１においては第２層２がＧａＮ層である（つまりa＝０）場合が例示される。
　第４層４のＡｌ組成が小さいほど、第４層４とソース電極１０とが接合される界面における伝導帯の不連続量は低下する傾向にある。第４層４のＡｌ組成が小さいと、第４層４とソース電極１０との間におけるコンタクト抵抗が小さい。かかる観点から、実施の形態１においては第４層４がＧａＮ層である（つまりｃ＝０）場合が例示される。
　電子電流を阻止する機能を果たす分極障壁を実現する観点から、分極障壁において伝導帯が不連続となるエネルギーは、室温に対応する熱エネルギー（０．０２６ｅＶ）の例えば１０倍以上に設計される。
　例えば第３層３と第４層４とが接合される界面における伝導帯の不連続量は０．３５ｅＶ以上である。かかる不連続量が得られる例として、上述の組成比を用いて言えば、ｂ－ｃ≧０．１である。第４層４がＧａＮ層であるときにはｃ＝０であり、上述において例示されたｂ＝０．１８はｂ－ｃ≧０．１を満足する。
　第３層３と第２層２との間にも同様の関係が望まれ、ｂ－ａ≧０．１である。第２層２がＧａＮ層であるときにはａ＝０であり、上述において例示されたｂ＝０．１８はｂ－ａ≧０．１を満足する。
　第３層３におけるＡｌの組成ｂは１未満である。エピタキシャル成長の途中において格子の不整合に起因したクラックの発生を回避する観点においては、ｂ≦０．８が望ましく、ｂ≦０．５がより望ましい。
　上記を纏めるとＡｌ組成ａ，ｂ，ｃは、０≦ａ≦ｂ－０．１、かつ、０≦ｃ≦ｂ－０．１、かつ、ｂ＜１（望ましくはｂ≦０．８、更に望ましくはｂ≦０．５）を満足する。
　積層半導体１０２にはｎ型導電の半導体、真性半導体（いわゆるｉ型）が含まれ得るが、ｐ型導電の半導体が含まれる必要はない。第３層３としてＡｌＧａＮ層が用いられる場合、真性半導体を意図して作製されてもよい。いわゆるＵＩＤ（unintentionally doped：意図されずにドーピングされた）半導体が得られるからである。
　ＡｌＧａＮ層を成膜する工程において、Ｓｉや酸素（Ｏ）が不純物となってＡｌＧａＮ層半導体に取り込まれることにより、弱いｎ型の導電性を有するＡｌＧａＮ層が得られる。例えばエピタキシャル成長に用いられる成長炉の内壁から、上述のＳｉやＯが脱離する。ＡｌＧａＮ層を成膜する工程においてＮ空孔が形成されることによっても、弱いｎ型の導電性を有するＡｌＧａＮ層が得られる。
　面１ａはＮ極性を示すｃバー面であってもよい。このとき、面１ｂはＧａ極性を示すｃ面である。積層半導体１０２をエピタキシャル成長法によって作製するとき、面４ａがＧａ極性とＮ極性のいずれを示すかは、面１ａがＧａ極性とＮ極性のいずれを示すかに依存する。実施の形態１において面１ａ，４ａがＧａ極性とＮ極性のいずれを示すかは不問である。
　ゲート絶縁膜６の膜厚が大きいとゲート絶縁膜６の絶縁破壊を誘発する電圧は高い。ゲート絶縁膜６の膜厚が大きいと半導体装置１０１の閾値電圧が高く、ゲート電極７を用いた半導体装置１０１の制御性が低い。ゲート絶縁膜６の膜厚が小さいと閾値電圧が低く、かつゲート絶縁膜６の絶縁破壊が誘発されやすい。かかる観点から、ゲート絶縁膜６の膜厚は例えば３０～１００ｎｍに設計される。例えば実施の形態１においてはゲート絶縁膜６の膜厚は５０ｎｍである。
　ゲート絶縁膜６の材質には、チャネル層として機能する第３層３に選定された窒化物半導体のバンドギャップよりも大きいバンドギャップを有する材質が選定される。ゲート絶縁膜６の電子親和力が小さいと、伝導帯側の不連続量が大きく、ゲート絶縁膜６と第３層３との間の電子障壁が得られやすい。
　かかる観点に鑑みて、ゲート絶縁膜６の材質の例として、ＳｉＯ２、酸化アルミニウム（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）が挙げられる。
　ここに例示された材質は全て２元系であるが、これらが２種類以上組み合わさった混晶系や多層の複合膜がゲート絶縁膜６に採用されてもよい。例えば実施の形態１においてはゲート絶縁膜６の材質はＳｉＯ２である。
　ゲート電極７の材質の例として、リン（Ｐ）あるいはホウ素（Ｂ）がドーピングされた多結晶シリコンが挙げられる。ゲート電極７の材質として金属が用いられてもよいし、窒化チタン（ＴｉＮ）が用いられてもよい。ゲート電極７は単層である必要はなく、例えば、金属と多結晶シリコンとの積層構造を有してもよい。
　層間絶縁膜９の厚さは、半導体装置１０１の制御性が考慮されるゲート絶縁膜６ほどには制約されない。例えば層間絶縁膜９の膜厚は半導体装置１０１に要求される耐圧によって設計される。層間絶縁膜９の膜厚が本開示の趣旨に与える影響は小さい。例えば実施の形態１においては層間絶縁膜９の厚さは１００ｎｍであるが、１００ｎｍより大きくてもよい。層間絶縁膜９の膜厚は技術的に常識的な範囲において任意に設定してよい。
　層間絶縁膜９の材質も、ゲート絶縁膜６の材質と同様に、例えば電子親和力の小さな材質が用いられる。層間絶縁膜９の材質の例として、ゲート絶縁膜６の材質と同様に、先に挙げたＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＡｌＮ、ＨｆＯ２、Ｌａ２Ｏ３、Ｇｄ２Ｏ３が挙げられる。層間絶縁膜９の材質として酸化ジルコニウム（ＺｒＯ２）、酸化ガリウム（Ｇａ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ３）が用いられてもよい。
　ここに例示された材質は全て２元系であるが、これらが２種類以上組み合わさった混晶系や多層の複合膜が層間絶縁膜９に採用されてもよい。例えば実施の形態１においては層間絶縁膜９の材質はＳｉＯ２である。
　第５層８の抵抗率は、例えば１０ＭΩｃｍ以上である。第５層８の材質が電導に寄与する電荷を有してもよい。第５層８の材質が窒化物半導体である場合について以下に例示する。半導体の抵抗率は半導体のキャリア密度とキャリアの移動度との積に反比例する。キャリア密度を低下させる、キャリア移動度を低下させる、あるいはキャリア密度とキャリア移動度との両方を低下させることが、半導体の抵抗率の増大に寄与する。
　深いアクセプタ準位を形成する不純物がドープされた窒化物半導体は、そのキャリア密度が小さく、第５層８として採用できる。当該不純物の例として、鉄（Ｆｅ）や炭素（Ｃ）がよく知られており、その他にもコバルト（Ｃｏ）、マンガン（Ｍｎ）、バナジウム（Ｖ）がある。非晶質構造を有する窒化物半導体は結晶構造のような長距離周期を有さず、キャリアの移動度が小さい。非晶質構造を有する窒化物半導体が、第５層８として採用されてもよい。
　第５層８の材質が電導に寄与する電荷を有している場合には、第５層８が積層半導体１０２との間、特にチャネル層として機能する第３層３との間において、電子伝導を阻害する界面を形成する材質が採用される。電子伝導が阻害されることにより、第４層４から供給された電子が第２層２へ流れる経路には第５層８は含まれない。
　当該材質としては、例えば第５層８と第３層３との界面においてヘテロ接合が形成され、当該界面において伝導帯が不連続となる半導体が挙げられる。かかる半導体は例えば、第３層３をＡｌｂＧａ（１－ｂ）Ｎを用いて形成したとき、ｂ＜ｄであるＡｌｄＧａ（１－ｄ）Ｎを用いて形成される。
　室温に対応する熱エネルギーが０．０２６ｅＶであるので、例えば１．０ｅＶ以上のエネルギー差によって伝導帯を不連続とする半導体が、第５層８に採用される。後の説明の便宜上、第５層８に採用される半導体を第５層８が第３層３を狭める観点から、当該半導体は「狭窄用半導体」と称される。
　ゲート電極７に高い電圧が印加される時には、当該電圧を原因として第３層３とゲート電極７との間に印加される電界も高い。当該電界が考慮され、例えば界面において１．５ｅＶ以上のエネルギー差によって伝導帯を不連続とする半導体が、第５層８に採用される。
　第５層８と絶縁ゲート電極１０３との間の横方向における距離が大きいと、第５層８と絶縁ゲート電極１０３との間の積層半導体１０２において、パンチスルー電流が発生しやすい可能性がある。かかる観点から、第５層８と絶縁ゲート電極１０３との間の距離には、好適な範囲が存在することが想定される。
　当該範囲、特に当該範囲の上限は、種々の条件、例えば第３層３のＡｌ組成およびゲート電極７に印加される電圧の範囲に応じて予め想定され得る。かかる条件は空乏層が拡がる距離（空乏層の幅）に影響を与え、当該範囲の上限は空乏層の幅に影響される。例えば実施の形態１において当該上限は１μｍである。第５層８と絶縁ゲート電極１０３との間の横方向における距離は１μｍ以下である。
　ソース電極１０およびドレイン電極１１のいずれも、ｎ型導電の窒化物半導体とオーミック接触する。ソース電極１０およびドレイン電極１１には、例えば多層構造が採用される。窒化物半導体と接触する層（コンタクト層）の材質として、例えばＴｉ、タンタル（Ｔａ）、Ｖ、Ａｌが用いられる。コンタクト層を介して窒化物半導体と接続される層の材質として、例えばニオブ（Ｎｂ）、モリブデン（Ｍｏ）、Ｎｉ、銅（Ｃｕ）、白金（Ｐｔ）、Ａｕが用いられる。
　ソース電極１０およびドレイン電極１１のいずれもが単層であってもよい。コンタクト抵抗の低減および防蝕によって例示される機能性の発現を期待する場合、当該機能に適した金属が適宜に選択される。
　＜製造方法＞
　以下に、半導体装置１０１の製造方法が、図２から図１０を参照して説明される。図２から図１０は、実施の形態１にかかる半導体装置１０１の製造方法を工程順に例示する断面図である。
　第１層１の面１ａ上に積層半導体１０２が形成されて図２に示される構造が得られる。積層半導体１０２が形成される前に面１ａに対して表面洗浄が実施される。積層半導体１０２は例えばＭＯＶＰＥによって形成される。積層半導体１０２は、面１ａから第２層２、第３層３、第４層４の順に積層された構造を有する。この段階においては面４ａが露出している（図２）。
　面１ａ上に積層半導体１０２がエピタキシャル成長する際、面４ａには積層半導体１０２の下地となる面１ａの極性が反映される。実施の形態１において面１ａにはｃ面が採用されてもよいし、ｃバー面が採用されてもよい。
　面４ａ上に誘電膜１２０が形成されて図３に示される構造が得られる。誘電膜１２０は第１層１とは反対側において積層半導体１０２を覆う。誘電膜１２０の材質は例えばＳｉＯ２である。誘電膜１２０は例えばプラズマ援用化学気相成長法（plasma-enhanced chemical vapor deposition：以下「ＰＥＣＶＤ」と称す）によって形成される。
　誘電膜１２０が成形されて誘電膜１２が得られ、後述する残渣が除去されて図４に示される構造が得られる。誘電膜１２は溝５を形成するためのエッチング（後述）におけるマスクとして利用される。誘電膜１２は部分的に領域４１において面４ａを露出させる。
　誘電膜１２０の成形は、例えばレジストパターンをマスクとした誘導結合プラズマ反応性イオンエッチング（inductive coupled plasma-reactive ion etching：以下「ＩＣＰ－ＲＩＥ」と称す）による誘電膜１２０のエッチングによって行われる。当該レジストパターンは、誘電膜１２０上に形成されたレジストマスク（不図示）に対してフォトリソグラフィを行うことにより得られる。当該フォトリソグラフィにおいては、溝５を形成するためのパターンがレジストマスクに対して転写される。誘電膜１２のパターンは、レジストマスクに対して転写されたパターンを反映する。
　誘電膜１２０の材質が、Ｓｉ系の誘電膜（例えば上記において例示されたＳｉＯ２）である場合は、ＩＣＰ－ＲＩＥにおけるエッチングガスの例は、テトラフルオロメタン（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）、六フッ化硫黄（ＳＦ６）によって例示されるフッ素系ガスと、酸素との混合ガスである。
　誘電膜１２０のエッチングが完了し、誘電膜１２が得られた後、レジストマスクが残渣として存在する可能性がある。酸洗浄と有機洗浄とが併用されて当該残差が除去される。
　積層半導体１０２に対して、誘電膜１２がマスクとして利用されるエッチングが行われて溝５が形成され（掘られ）、図５に示される構造が得られる。当該エッチングには例えばＩＣＰ－ＲＩＥが採用される。
　積層半導体１０２の材質が窒化物半導体であるとき、ＩＣＰ－ＲＩＥが採用されて積層半導体１０２がエッチングされる場合のエッチングガスには、塩素系のガスが採用される。エッチングガスの例は、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、あるいは四塩化ケイ素（ＳｉＣｌ４）である。
　積層半導体１０２がエッチングされる深さ（縦方向の長さ）は、溝５が絶縁ゲート電極１０３によって埋め込まれることを考慮して設定される。半導体装置１０１においては絶縁ゲート電極１０３が縦方向において、面４ａから第４層４および第３層３を貫通して第２層２まで存在する。溝５は縦方向において面４ａから第４層４および第３層３を貫通して第２層２に至る。溝５は第２層２を露出させる。
　上述の例示においては第３層３の厚さは１μｍであり、第４層４の厚さは０．１μｍであり、両者の合計は１．１μｍである。この場合、溝５の深さは１．１μｍ以上である。積層半導体１０２がエッチングされる深さは、プロセス尤度を考慮して、例えば１．３μｍが目安とされる。
　溝５が形成された後、誘電膜１２は酸洗浄およびアルカリ洗浄のいずれか一方もしくは両方が用いられて除去される。エッチングによってダメージを受けた積層半導体１０２の表面（以下「ダメージ層」と仮称）、例えば溝５の内壁も、酸洗浄およびアルカリ洗浄のいずれか一方もしくは両方が用いられて除去される。
　誘電膜１２０として、ＳｉＯ２によって例示される酸化膜が用いられる場合、誘電膜１２の除去には例えばフッ酸（ＨＦ）あるいは緩衝フッ酸（ＢＨＦ）を用いた酸洗浄が採用される。
　積層半導体１０２の材質が窒化物半導体であるとき、ダメージ層は結合強度が低下した窒化物半導体である。ダメージ層の除去には、例えば硫酸過水（sulfuric acid/hydrogen peroxide mixture：ＳＰＭ）を用いた酸洗浄が採用されてもよいし、例えば水酸化テトラメチルアンモニウム（Tetramethylammonium hydroxide：ＴＭＡＨ）を用いたアルカリ洗浄が採用されてもよい。
　酸洗浄およびアルカリ洗浄のいずれにおいても、洗浄液の温度を上昇させることは、反応性を向上させる。洗浄液の温度を過剰に上昇させることはダメージ層以外の積層半導体１０２へダメージを拡大させる可能性がある。
　図５に示される構造から誘電膜１２およびダメージ層が除去されて、積層半導体１０２が露出する部位が清浄化される。当該部位を被覆する絶縁膜６０が形成されて図６に示される構造が得られる。絶縁膜６０は溝５の形状を反映して積層方向Ｘに向かって開口する凹部６６を有する。
　絶縁膜６０は後にパターニングされてゲート絶縁膜６として利用される。絶縁膜６０の材質には、既述されたゲート絶縁膜６の材質が採用される。
　絶縁膜６０を形成する手法の例として、原子層堆積法（Atomic layer deposition：以下「ＡＬＤ」と称す）、ＰＥＣＶＤ、スパッタリング法が挙げられる。例えばプラズマ状の粒子あるいはスパッタされた粒子が、積層半導体１０２の露出面へ飛来するとき、これらの粒子が有するエネルギーが低いことは、絶縁膜６０と積層半導体１０２との界面への損傷を低減することに寄与する。かかる観点から、比較的穏やかな形成手法、例えばＡＬＤが絶縁膜６０を形成する手法に採用される。
　ゲート絶縁膜６の膜厚は絶縁膜６０の膜厚を反映する。絶縁膜６０の溝５に対する段差被覆性（いわゆるステップカバレッジ）が良好である場合を想定し、実施の形態１においては絶縁膜６０の膜厚としてゲート絶縁膜６と同様に５０ｎｍが採用される。
　絶縁膜６０が形成された直後に、絶縁膜６０の膜質の改善を意図した熱処理を加えてもよい。当該熱処理における環境、例えば温度、雰囲気ガス、圧力は適宜に設計される。実施の形態１において絶縁膜６０に例えばＳｉＯ２が採用されるとき、例えば摂氏７００～１０００度の範囲から選択された温度が当該熱処理に採用される。当該範囲から逸脱した温度における熱処理によると、積層半導体１０２において多結晶が形成される場合が想定される。多結晶においては結晶粒界を介したリーク電流が流れ得る。絶縁膜６０は、例えば積層半導体１０２において多結晶が形成されない条件において、熱処理される。
　絶縁膜６０の形成後にゲート電極７が形成されて、図７に示される構造が得られる。実施の形態１においては、ゲート電極７は絶縁膜６０の凹部６６を埋めるが、縦方向において面４ａと対向する位置には存在しない場合が例示される。例えば積層方向Ｘにおける面７ａの位置は、絶縁膜６０が第４層４とは反対側において露出する面６０ａの積層方向Ｘにおける位置と一致する。
　溝５は絶縁膜６０を介してゲート電極７によって埋められる。例えばゲート電極７の厚さは溝５の厚さと同程度である。実施の形態１においてはゲート電極７の厚さは１．３μｍに設計される。
　厚いゲート電極７の形成には、堆積レートが高い方法が採用される。例えば絶縁膜６０の積層方向Ｘ側の全面に、多結晶シリコンが一旦ＣＶＤ法によって形成される。形成された多結晶シリコンがエッチバックされてゲート電極７が得られる。
　例えば絶縁膜６０の積層方向Ｘ側の全面に、ＴｉＮが一旦スパッタリング法によって形成される。形成されたＴｉＮに対してマスクを利用したエッチングを行ってゲート電極７が得られる。当該マスクには、例えばフォトリソグラフィによるパターニングを受けたレジストが採用される。あるいはゲート電極７はリフトオフ法を用いて形成されてもよい。リフトオフ法が採用される場合には、ＴｉＮ以外の金属がゲート電極７の材質として採用されてもよい。
　図７によって示される構造に対して、第１層１とは反対側から絶縁膜９０が形成されて、図８に示される構造が得られる。絶縁膜９０は絶縁膜６０およびゲート電極７を覆う。
　絶縁膜９０は後にパターニングされて層間絶縁膜９として利用される。絶縁膜９０の材質には、既述された層間絶縁膜９の材質が採用される。
　層間絶縁膜９はゲート絶縁膜６と比較して膜厚についての制約が緩和される。絶縁膜９０が形成される際、絶縁膜６０が形成される際よりも、積層半導体１０２が受ける損傷が考慮される必要性は小さい。絶縁膜６０の段差被覆性は、溝５に対する絶縁膜９０の段差被覆性よりも深刻性が小さい。かかる事情は絶縁膜６０と比較して、絶縁膜９０の形成方法の選択肢を拡げる。
　例えば絶縁膜９０の形成方法には、ＡＬＤ、ＰＥＣＶＤ、スパッタリング法のみならず、塗布法やゾルゲル法が採用されてもよい。例えば実施の形態１においてはＰＥＣＶＤにより絶縁膜９０が形成される。
　図８に示される構造に対して、絶縁膜９０の積層方向Ｘ側の表面にマスク１３１が形成される。マスク１３１は少なくとも溝５を覆う。マスク１３１は、例えばフォトリソグラフィによるパターニングを受けたレジストによって形成される。
　マスク１３１を用いたエッチング、例えばドライエッチングによって、マスク１３１に覆われていない絶縁膜６０，９０が除去される。かかる除去によって絶縁膜６０がゲート絶縁膜６へと成形され、絶縁膜９０が層間絶縁膜９へと成形されて、図９に示される構造が得られる。層間絶縁膜９は縦方向において少なくとも溝５と対向する。層間絶縁膜９は少なくとも溝５に対して横方向へ広がる。ゲート絶縁膜６は層間絶縁膜９に覆われて面４ａ上に存在する。絶縁膜６０，９０が除去された領域において面４ａが露出する。
　実施の形態１においては絶縁膜６０，９０のいずれにもＳｉＯ２が採用され、面４ａを有する第４層４には窒化物半導体が採用される。例えば絶縁膜６０，９０を除去するためのエッチングガスとしては、誘電膜１２０のドライエッチングについて説明された、フッ素系ガスと酸素との混合ガスが用いられる。
　図９に示される構造に対して例えば公知のアッシング方法が用いられて、マスク１３１が除去される。少なくとも、層間絶縁膜９の積層方向Ｘ側の表面、および層間絶縁膜９の周囲において露出する面４ａに、マスク１３２が形成される（図１０参照）。面４ａはゲート絶縁膜６およびその周囲に位置するマスク１３２によって覆われる。図９には、面４ａがマスク１３２によって覆われない領域４２が示される。
　マスク１３２の材質として、絶縁膜６０，９０と同種の物質（例えばＳｉＯ２）が用いられたならば、マスク１３２が除去される際に層間絶縁膜９、ゲート絶縁膜６は損傷もしくは除去される可能性がある。マスク１３２は、例えばフォトリソグラフィによるパターニングを受けたレジストによって形成される。
　積層半導体１０２へのマスク１３２を利用した不純物導入によって、第５層８が形成され、図１０に示される構造が得られる。不純物導入には例えばイオン注入が採用される。
　第５層８はマスク１３２によって覆われていない領域４２（図９参照）において積層半導体１０２に縦方向に沿って形成される。図１０による例示においては第５層８は縦方向において、面４ａから、第４層４および第３層３を貫通し、第２層２まで存在する。
　積層半導体１０２への不純物は以下のように導入される。上述の様に第５層８の抵抗率は、例えば１０ＭΩｃｍ以上である。このような抵抗率を得るために用いられる不純物は既に例示された。
　エネルギーが高い粒子が半導体に照射されると、当該半導体の結晶性は低下して非晶質な構造へ変化しやすい。非晶質な構造において半導体はキャリアの移動度が小さく、当該半導体の抵抗率は大きい。例えば積層半導体１０２に上述の不純物のイオンの加速に採用されるエネルギー（いわゆる加速エネルギー）によってイオンが注入され、第５層８が得られる。イオン注入による結晶性の低下は、上述の不純物以外のイオンを用いても期待される。
　加速エネルギーを一定としてイオン注入を行うと、不純物の濃度分布が不均一となりやすい。例えば、複数の加速エネルギーを用いた多段注入、傾斜注入は、イオン注入された半導体における不純物濃度分布を均一にしやすい。
　傾斜注入の例は、チャネリング軸に沿ったイオン注入である。窒化物半導体においてチャネリング軸には、例えば窒化物半導体のｃ軸が採用される。チャネリング軸に沿ったイオン注入によると、半導体中のイオンの飛程が伸びやすい。チャネリング軸に沿ったイオン注入は、実施の形態１に沿っていえば、面８ａを面１ａに近づけやすい。
　第５層８を得るために積層半導体１０２に導入あるいは活性化される不純物の濃度は、例えば１０１６ｃｍ－３以上１０２１ｃｍ－３未満である。
　導入された不純物の濃度分布は、熱拡散が採用されて調整されてもよい。かかる熱拡散に採用される熱処理が行われる場合には、不純物が活性化してアクセプタ準位が補償されることが想定される。かかる補償を招来する例として、窒化物半導体に導入される不純物が窒化物半導体においてドナー準位を形成する元素である場合が挙げられる。
　例えば実施の形態１においては、Ｆｅの４段注入と、摂氏６００度の熱処理とが採用される。絶縁ゲート電極１０３が形成される領域以外の全域を第５層８として形成することは、例えばソース電極１０と面４ａとの接続を阻む。実施の形態１においてはマスク１３２が、層間絶縁膜９の周囲において露出する面４ａを覆い、層間絶縁膜９の周囲における面４ａには第５層８が形成されない構造が例示される。ソース電極１０と接続される位置関係が得られるのであれば、面４ａが露出する領域は上記の例示に限定されない。
　図１０に示される構造が得られた後、例えば公知のアッシング方法が用いられて、マスク１３２が除去される。その後、ソース電極１０が少なくとも面４ａ上に形成され、面１ｂ上にドレイン電極１１が形成され、図１に示される半導体装置１０１が得られる。ソース電極１０は領域４１，４２（それぞれ図４、図９参照）に挟まれた位置において面４ａと接触する。ソース電極１０はゲート電極７とは、層間絶縁膜９の介在によって、接触しない。
　実施の形態１において、ソース電極１０は第５層８上にも形成され、ソース電極１０は絶縁ゲート電極１０３を覆って形成される場合が例示される。層間絶縁膜９は、ソース電極１０とゲート電極７との接続を阻止する。
　実施の形態１においてはソース電極１０が、蒸着法によってＴｉ／Ａｌ／Ｎｉ／Ａｕの積層構造として形成される。ソース電極１０のパターニングには、例えばリフトオフ法が採用される。
　ソース電極１０の膜厚を厚くする場合や段差被覆性を向上させる場合には、例えばスパッタリング法が用いられて金属薄膜が堆積され、ソース電極１０が形成される。例えば堆積される対象となる面の全体に、一旦スパッタリングを用いて金属薄膜が堆積してから、当該金属薄膜がパターニングされる。当該パターニングの条件は、例えば堆積された金属薄膜の材質に応じて選択される。
　ドレイン電極１１もソース電極１０と同様に形成され、必要に応じてパターニングされる。
　ソース電極１０およびドレイン電極１１が形成された後に熱処理が実施されてもよい。当該熱処理は、ソース電極１０と第４層４との界面における相互拡散を招来する。このような相互拡散は、ソース電極１０と第４層４との間における密着力の向上やコンタクト抵抗の低減を招来する。当該熱処理は、ドレイン電極１１と第１層１との界面における相互拡散を招来する。このような相互拡散は、ドレイン電極１１と第１層１との間における密着力の向上やコンタクト抵抗の低減を招来する。当該熱処理の条件は、ソース電極１０およびドレイン電極１１に採用される金属に応じて選択される。当該熱処理の条件は更に、既に形成済みの構成要素への影響が考慮されてもよい。例えば第５層８が狭窄用半導体によって形成されるとき、狭窄用半導体が有する不純物が電気的に活性化されないことを企図して、当該熱処理における温度は摂氏７００度未満に選定される。
　第５層８が形成される際にイオン注入が採用される場合、導入される不純物元素と熱処理の条件との組合せは、第５層８における不純物の分布状況や再結晶化に影響を及ぼす可能性がある。
　＜変形＞
　実施の形態１は、第５層８を形成する手法を、積層半導体１０２への不純物導入に限定しない。図１１は半導体装置１０１の製造方法の変形を例示する断面図である。
　例えば、図９によって示される構造に対し、領域４２において、積層半導体１０２が第２層２が露出するまで除去されて、図１１に例示される構造が得られる。当該除去には、例えばマスク１３２を用いたドライエッチングが採用される。当該ドライエッチングにより、横方向において第３層３、第４層４を露出させ、縦方向および横方向に第２層２を露出させる溝１４が形成される。
　溝１４を埋める第５層８が形成されて、図１に例示される半導体装置１０１が得られる。この場合の第５層８には公知の絶縁材が採用されてもよい。あるいは溝１４において、狭窄用半導体として窒化物半導体がエピタキシャル成長して溝１４を埋め、第５層８が形成されてもよい。当該エピタキシャル成長には例えばＭＯＶＰＥが採用され、上述した窒化物半導体中において深いアクセプタ準位を形成する元素の１種以上が不純物としてドーピングされる。溝１４において狭窄用半導体がＣＶＤ法によって堆積されて第５層８が得られても良い。あるいは第５層８に空気が採用される場合には、溝１４を埋める必要はない。
　［実施の形態２］
　＜構造＞
　図１２は実施の形態２にかかる半導体装置２０１の構造を模式的に例示する断面図である。半導体装置２０１は、第１層１と、積層半導体１０２と、絶縁ゲート電極１０３と、第５層８と、層間絶縁膜９と、ソース電極１０と、ドレイン電極１１とを含む。
　半導体装置２０１においても半導体装置１０１と同様に、第２層２、第３層３、第４層４が纏まって積層半導体１０２として捉えられる。半導体装置２０１においても半導体装置１０１と同様に、絶縁ゲート電極１０３は縦方向において、面４ａから第４層４および第３層３を貫通し、第２層２まで存在する。絶縁ゲート電極１０３の面１０３ａと面１ａとの間には第２層２が存在する。半導体装置２０１においても半導体装置１０１と同様に、絶縁ゲート電極１０３はゲート絶縁膜６とゲート電極７とを有する。
　半導体装置２０１は実施の形態１において例示された半導体装置１０１と、第５層８の面８ａの積層方向Ｘにおける位置のみ相違する。半導体装置２０１においては面８ａと面１ａとの間には第２層２のみならず第３層３も存在する。半導体装置２０１においては第５層８が縦方向において、面４ａから第４層４を貫通し、第３層３まで存在する。
　半導体装置２０１において第５層８は、縦方向において第１層１との間に第２層２のみならず第３層３をも挟む。半導体装置２０１において第５層８は、縦方向において第２層２のみならず第３層３をも挟んで第１層１と対向する。
　半導体装置１０１において、面８ａの縦方向における位置は第２層２が縦方向に広がる範囲にある。半導体装置２０１において、面８ａの縦方向における位置は第３層３が縦方向に広がる範囲にある。
　面８ａの縦方向における位置以外においては、半導体装置２０１の構造は半導体装置１０１と共通する。例えば半導体装置１０１，２０１のいずれにおいても、第５層８と絶縁ゲート電極１０３とは横方向において互いに離れて位置する。半導体装置２０１が有する要素の材質には、半導体装置１０１が有する当該要素に対応した要素の材質として例示された材質が採用される。
　チャネル層として機能する第３層３におけるパンチスルー電流の抑制という観点からは、ドリフト層として機能する第２層２まで第５層８が到達する必要はない。第５層８の抵抗率が高いほど、面８ａの位置は浅くても、例えば面８ａが縦方向において第２層２から離れても、パンチスルー電流は抑制されやすい。
　半導体装置１０１，２０１のいずれにおいても、ゲート電極７に印加される電圧が制御されて第３層３にチャネルが形成されると、第４層４から供給された電子がチャネルを通過する。チャネルを通過した電子は第２層２内を拡散してドレイン電極１１へ向かう。
　実施の形態１において説明されたように、第２層２と第３層３との間にはヘテロ界面が形成される。ヘテロ界面の第２層２側の領域には、２次元の量子井戸が形成される可能性が高い。当該量子井戸が形成される場合、チャネルを通過した電子は当該量子井戸に到達する。半導体装置２０１において第５層８は、量子井戸に到達した電子が横方向（ここにおいては絶縁ゲート電極１０３から離れる向き）に拡散することを妨げない。
　特に、第３層３に対して第２層２のｃ面（これはＧａ極性を示す）が接する場合、第２層２と第３層３との間に形成されるヘテロ界面の第２層２側の領域において高濃度のキャリアが誘起される可能性が高い。当該キャリアは第２層２および第３層３のそれぞれにおける自発分極及びピエゾ分極によって発生する２次元電子ガスによって実現される。半導体装置２０１における面８ａは半導体装置１０１における面８ａと比較して第３層３と第２層２との間のヘテロ界面を狭めず、２次元電子ガスの誘起を妨げにくい。
　半導体装置２０１によれば、第４層４から第３層３を通過してきた電子は、２次元量子井戸の効果、あるいは２次元量子井戸および２次元電子ガスによって、横方向へ拡散されやすい。このような横方向への拡散により、第２層２は電流拡散層（Current Spreading Layer）として機能するともいえる。かかる電子の拡散は、半導体装置２０１の電流密度を高める。半導体装置２０１は半導体装置１０１と同様に高いパンチスルー耐性を得るほか、動作するときの電流密度が高く、大電流が用いられる駆動に適する。
　＜製造方法＞
　半導体装置２０１の製造には例えば、半導体装置１０１と同様に、図２から図１０を用いて例示された製造方法が採用される。積層半導体１０２へのマスク１３２を利用した不純物導入によって、第５層８が形成される際、不純物導入の条件が半導体装置１０１の製造工程とは異なる。面８ａの縦方向における位置が半導体装置１０１，２０１は互いに異なるからである。例えばイオン注入において採用される加速エネルギーは、半導体装置１０１における不純物導入よりも、半導体装置２０１における不純物導入の方が低い。
　半導体装置２０１におけるソース電極１０、ドレイン電極１１の製造工程は、例えば半導体装置１０１におけるソース電極１０、ドレイン電極１１の製造工程と同様である。
　実施の形態１の変形において説明されたように、実施の形態２においても第５層８の形成に先だって溝１４が形成されてもよい。但し実施の形態２における溝１４は、横方向において第４層４を露出させ、縦方向および横方向に第３層３を露出させる。例えば実施の形態１と同様に、溝１４の形成にはドライエッチングが採用される。但し、半導体装置２０１におけるドライエッチングの条件は、半導体装置１０１におけるドライエッチングの条件とは異なる。面８ａの縦方向の位置が半導体装置１０１，２０１は互いに異なるからである。
　実施の形態２においても、例えば実施の形態１の変形と同様に、公知の絶縁材、あるいはエピタキシャル成長によって得られた窒化物半導体によって溝１４を埋めて第５層８が形成される。第５層８として空気が採用される場合には溝１４を埋める必要はない。
　面１ａ上に積層半導体１０２がエピタキシャル成長する際、積層半導体１０２の下地となる面１ａの極性が、第３層３と第２層２との間に形成されるヘテロ界面の第２層２側に反映される。上述の２次元電子ガスの利用が企図される場合には面１ａにｃ面が採用される。
　［実施の形態３］
　＜構造＞
　図１３は実施の形態３にかかる半導体装置３０１の構造を模式的に例示する断面図である。半導体装置３０１は、第１層１と、積層半導体１０２と、絶縁ゲート電極１０３と、第５層８と、層間絶縁膜９と、ソース電極１０と、ドレイン電極１１とを含む。
　半導体装置３０１においても半導体装置１０１と同様に、第２層２、第３層３、第４層４が纏まって積層半導体１０２として捉えられる。半導体装置３０１においても半導体装置１０１と同様に、絶縁ゲート電極１０３は縦方向において、面４ａから第４層４および第３層３を貫通し、第２層２まで存在する。絶縁ゲート電極１０３の面１０３ａと面１ａとの間には第２層２が存在する。半導体装置３０１においても半導体装置１０１と同様に、絶縁ゲート電極１０３はゲート絶縁膜６とゲート電極７とを有する。半導体装置３０１が有する要素の材質には、半導体装置１０１が有する当該要素に対応した要素の材質として例示された材質が採用される。
　半導体装置３０１は実施の形態１によって例示された半導体装置１０１および実施の形態２によって例示された半導体装置２０１のいずれとも、第５層８の縦方向における長さ（厚さ）が、絶縁ゲート電極１０３から離れる程長い（厚い）点において相違する。
　半導体装置１０１，２０１，３０１のいずれにおいても、それらが駆動される際にはゲート電極７へ印加される電圧が制御されて絶縁ゲート電極１０３から積層半導体１０２へ空乏層が延びる。当該空乏層は積層半導体１０２に発生する電界を保持する。この電界を保持する空乏層の機能は、絶縁ゲート電極１０３から遠い位置ほど低下する。このような電界を保持する機能の低下は、積層半導体１０２の損傷を招来しやすい。絶縁ゲート電極１０３から離れる程、縦方向における厚さが厚い第５層８が採用されることにより、かかる損傷は回避されやすい。かかる回避は半導体装置３０１の耐圧を向上させる。
　図１３によって例示される構造において面８ａは、絶縁ゲート電極１０３から離れるに従って第１層１に近づき、縦方向に対しても横方向に対しても傾斜を有する。実施の形態２において説明された２次元電子ガス、２次元量子井戸による電子の横方向への拡散が小さいとき、第２層２を移動する電子は電界に応じて拡散する。
　電子に印加される電界の方向は、第５層８の存在により、第１層１から第３層３に向かうにつれて絶縁ゲート電極１０３へ近づく傾斜を呈する。当該電界の方向を反映し、第２層２を移動する電子は第１層１に向かうにつれて絶縁ゲート電極１０３から離れる方向に拡散する。半導体装置３０１における面８ａの傾斜は当該方向へ拡散する電子の移動を妨げにくい。
　このような面８ａの傾斜は、２次元電子ガスによる電子の横方向への拡散が小さい場合、例えば第３層３に対して第２層２のｃバー面（これはＮ極性を示す）が接する場合に採用されてもよい。
　半導体装置３０１は、上述のような形状を呈する面８ａを有する第５層８を含むので、半導体装置２０１と同様に高いパンチスルー耐性を得て、動作するときの電流密度が高い。
　図１３に例示される構造の面８ａは、第２層２が縦方向において広がる範囲においても存在する。面８ａの横方向の位置には、面８ａと面１ａとの間に第３層３が存在せず第２層２が存在する位置を含む。この観点においては半導体装置１０１，３０１の面８ａは共通する特徴を有する。
　図１３に例示される構造の面８ａは、横方向において絶縁ゲート電極１０３に最も近い位置において、第３層３が縦方向において広がる範囲に位置し、面８ａと面１ａとの間には第２層２のみならず第３層３も存在する。この観点においては半導体装置２０１，３０１の面８ａは共通する特徴を有する。
　面８ａの全体が縦方向に存在する位置は、半導体装置１０１と同様に第２層２が縦方向において広がる範囲にあってもよいし、半導体装置２０１と同様に第３層３が縦方向において広がる範囲にあってもよい。第３層３に対して第２層２のｃ面が接する場合には、面８ａの全体が縦方向に存在する位置が、第３層３が縦方向において広がる範囲にあることによって、２次元電子ガスの利点が得られやすい。
　第５層８が第１層１から遠い方に有する面８ｂは、絶縁ゲート電極１０３から離れるに従って第１層１から遠ざかる傾斜を呈する。第５層８は面８ｂよりも絶縁ゲート電極１０３から離れた位置においてソース電極１０と接触する。
　半導体装置３０１においては面８ｂが採用されるので、第４層４とソース電極１０とが接触する領域は、半導体装置１０１，２０１と比較して広い。半導体装置３０１においては第３層３におけるパンチスルー電流の抑制が得られながら、第４層４とソース電極１０との間のコンタクト抵抗が小さい。小さなコンタクト抵抗は小さなオン抵抗を招来する。
　図１３においては、面８ｂの縦方向における位置が、第３層３が縦方向において広がる範囲と第４層４が縦方向において広がる範囲との両方に跨った形状が例示される。
　面８ｂの全体が縦方向に存在する位置は、第３層３が縦方向において広がる範囲にあってもよい。このとき更に第５層８がソース電極１０から離れてもよい。
　図１３における例示においては面８ａ，８ｂの形状は平面状であって断面視において直線状に現れる。面８ａ，８ｂの形状は、断面視において曲線状であってもよい。
　積層半導体１０２に形成される等電位面が断面視において現れる曲線と、面８ａ，８ｂが断面視において現れる曲線とが直交することは、面８ａ，８ｂが積層半導体１０２における電界の方向に沿う観点において好適である。但し等電位面はゲート電極７、ソース電極１０、ドレイン電極１１のそれぞれに印加される電圧に依存するので、形状が固定された第５層８において上記直交が常に実現されるとは限らない。
　半導体装置３０１は、上述のような形状を呈する面８ｂを有する第５層８を含むので、半導体装置１０１と同様に高いパンチスルー耐性を得るのみならず、オン抵抗が小さい。
　＜製造方法＞
　半導体装置３０１の製造には例えば、半導体装置１０１と同様に、図２から図１０を用いて例示された製造方法が採用される。積層半導体１０２へのマスク１３２を利用した不純物導入によって、第５層８が形成される際、不純物導入の条件が半導体装置１０１の製造工程とは異なる。面８ａの縦方向における位置が半導体装置１０１，３０１は互いに異なるからである。また半導体装置１０１とは異なって、半導体装置３０１の第５層８はソース電極１０と離れる面８ｂを有するからである。
　例えば積層半導体１０２へ、縦方向に対して傾斜する方向に入射するイオン注入を行って、面８ａ，８ｂを有する第５層８が形成される。例えば第１層１、積層半導体１０２、絶縁ゲート電極１０３、層間絶縁膜９、マスク１３２が形成された状態において、第１層１を自転させ、あるいは公転させ、あるいは自転および公転させてイオン注入が行われて、第５層８が形成される。縦方向に平行なイオン注入が伴われて第５層８が形成されてもよい。
　イオン注入の積層半導体１０２に対する傾斜角は、マスク１３２の厚さおよびマスク１３２が横方向において積層半導体１０２（より具体的には面４ａ）を露出させる長さ（幅）に依存して決定される設計事項である。
　実施の形態１の＜変形＞において説明されたように、実施の形態３においても第５層８の形成に先だって溝１４が形成されてもよい。例えば実施の形態１と同様に、溝１４の形成にはドライエッチングが採用される。但し、ドライエッチングの条件が半導体装置１０１の製造工程とは異なる。本実施の形態における溝１４は、面８ａ，８ｂの形状に反映される形状を有するからである。
　例えば積層半導体１０２へ、縦方向に対して傾斜する方向に入射する粒子を採用したドライエッチングによって溝１４が形成される。例えば当該ドライエッチングにおいて第１層１の自転および公転の一方または両方が採用される。
　半導体装置３０１におけるソース電極１０、ドレイン電極１１の製造工程は、例えば半導体装置１０１におけるソース電極１０、ドレイン電極１１の製造工程と同様である。
　実施の形態３においても、例えば実施の形態１の変形と同様に、公知の絶縁材、あるいはエピタキシャル成長によって得られた窒化物半導体によって溝１４を埋めて第５層８が形成される。あるいは第５層８に空気が採用される場合には、溝１４を埋める必要はない。
　［実施の形態４］
　＜構造＞
　図１４は実施の形態４にかかる半導体装置４０１の構造を模式的に例示する断面図である。半導体装置４０１は、第１層１と、積層半導体１０２と、絶縁ゲート電極１０３と、第５層８と、層間絶縁膜９と、ソース電極１０と、ドレイン電極１１とを含む。
　半導体装置４０１においても半導体装置１０１と同様に、第２層２、第３層３、第４層４が纏まって積層半導体１０２として捉えられる。半導体装置４０１においても半導体装置１０１と同様に、絶縁ゲート電極１０３は縦方向において、面４ａから第４層４および第３層３を貫通し、第２層２まで存在する。絶縁ゲート電極１０３の面１０３ａと面１ａとの間には第２層２が存在する。半導体装置４０１においても半導体装置１０１と同様に、絶縁ゲート電極１０３はゲート絶縁膜６とゲート電極７とを有する。半導体装置４０１が有する要素の材質には、半導体装置１０１が有する当該要素に対応した要素の材質として例示された材質が採用される。
　半導体装置４０１は、実施の形態２によって例示された半導体装置２０１と、第５層８がソース電極１０と接触しない点において相違する。半導体装置２０１における第５層８の第１層１から遠い側はソース電極１０と接触する（図２参照）。半導体装置４０１における第５層８は、第１層１から遠い側に面８ｃを有する。面８ｃとソース電極１０との間には第３層３および第４層４が存在する。半導体装置４０１において、面８ｃの縦方向における位置は第３層３が縦方向に広がる範囲にある。
　面８ｃの縦方向における位置以外においては、半導体装置４０１の構造は半導体装置２０１と共通する。例えば半導体装置２０１，４０１のいずれにおいても、第５層８と絶縁ゲート電極１０３とは横方向において互いに離れて位置する。
　半導体装置４０１においても、半導体装置２０１と同様に、面８ａの縦方向の位置は第３層３が縦方向に広がる範囲にある。半導体装置４０１によれば、半導体装置２０１と同様に、第４層４から第３層３を通過してきた電子が横方向に拡散されやすい。当該拡散は半導体装置４０１の電流密度を高める。第２層２における２次元電子ガスの利用が企図される場合には、面１ａにｃ面が採用される。
　半導体装置４０１は、上述のような形状を呈する面８ａを有する第５層８を含むので、半導体装置１０１と同様に高いパンチスルー耐性を得るのみならず、半導体装置２０１と同様に大電流を用いた駆動に適する。
　半導体装置４０１の面８ｃの採用は、半導体装置３０１の面８ｂと同様に、第４層４とソース電極１０とが接触する領域を広げつつ、第３層３におけるパンチスルー電流を抑制しやすい。
　半導体装置４０１は、上述のような形状を呈する面８ｃを有する第５層８を含むので、半導体装置１０１と同様に高いパンチスルー耐性を得るのみならず、半導体装置３０１と同様にソース電極１０と積層半導体１０２との間の接触抵抗が小さい。
　＜製造方法＞
　半導体装置４０１の製造には例えば、半導体装置１０１と同様に、図２から図１０を用いて例示された製造方法が採用される。積層半導体１０２へのマスク１３２を利用した不純物導入によって、第５層８が形成される際、不純物導入の条件が半導体装置１０１の製造工程とは異なる。面８ａの縦方向における位置が半導体装置１０１，４０１は互いに異なり、半導体装置４０１の第５層８は面８ｃを有するからである。
　例えばイオン注入において採用される加速エネルギーが調整されて、面８ａ，８ｃを上述の位置に配置される。例えばイオン注入において採用される加速エネルギーが調整されて、第５層８が第２層２および第４層４のいずれにも接触せずに第３層３に接触して形成される。
　半導体装置４０１におけるソース電極１０、ドレイン電極１１の製造工程には、例えば半導体装置１０１におけるソース電極１０、ドレイン電極１１の製造工程が採用される。
　［複数の実施の形態に共通の特徴と個別の特徴］
　半導体装置１０１，２０１，３０１，４０１に共通する特徴（Ｉ）は、例えば以下の（Ｉａ），（Ｉｂ），（Ｉｃ），（Ｉｄ），（Ｉｅ）に分けて表現される。
　（Ｉａ）半導体装置１０１，２０１，３０１，４０１は、第１層１、第２層２、第３層３、第４層４、ゲート電極７、第５層８、ソース電極１０、ドレイン電極１１を含む。
　（Ｉｂ）第１層１は導電性がｎ型の半導体であって、互いに対向する面１ａ，１ｂを有する。第２層２は導電性がｎ型の半導体であって、面１ａ上に位置する。第３層３は導電性がｎ型であるかまたは真性の半導体であって第２層２よりもバンドギャップが大きく、第２層２上に位置する。第４層４は導電性がｎ型の半導体であって第３層３よりもバンドギャップが小さく、第３層３上に位置し、第３層３と反対側に面４ａを有する。第２層２が有するバンドギャップを第１バンドギャップとし、第３層３が有するバンドギャップを第２バンドギャップとし、第４層４が有するバンドギャップを第３バンドギャップとすると、第２バンドギャップは第１バンドギャップよりも大きい。第３バンドギャップは第２バンドギャップよりも小さい。
　（Ｉｃ）ソース電極１０は、面４ａにおいて第４層４と電気的に接続される。ドレイン電極１１は、面１ｂにおいて第１層１と電気的に接続される。
　（Ｉｄ）ゲート電極７は第２層２、第３層３，第４層４が積層される積層方向Ｘに沿って位置する。ゲート電極７は第２層２、第３層３、第４層４のいずれとも、例えばゲート絶縁膜６によって絶縁される。ゲート電極７は積層方向Ｘとは異なる第２方向、例えば横方向において第３層３と対向する。
　（Ｉｅ）第５層８は第２方向においてゲート電極７との間に少なくとも第３層３を挟む。第５層８は、第３層３との間において伝導帯が不連続な界面を形成する半導体であるか、または電導に寄与する電荷を有していない。
　特徴（Ｉａ），（Ｉｂ），（Ｉｃ），（Ｉｄ）は、下記の作用あるいは効果を招来する。第２層２、第３層３、第４層４がそれぞれドリフト層、チャネル層、電子供給層として機能し、半導体装置１０１，２０１，３０１，４０１はいずれもいわゆる縦型トレンチＭＯＳＦＥＴとして機能する。第２層２、第３層３、第４層４のいずれも導電型がｐ型ではないので、ｐ型の導電型を得にくい窒化物半導体を用いたドリフト層、チャネル層、電子供給層が実現される。一般に半導体装置において窒化物半導体が採用されることは、高周波において半導体装置が駆動される観点において有利である。半導体装置１０１，２０１，３０１，４０１は高周波において駆動され得る。
　特徴（Ｉｅ）により、第５層８が存在しない場合と比較して、第３層３においてパンチスルーしやすい位置が第５層８によって置換された構造が得られる。かかる構造を有することにより、半導体装置１０１，２０１，３０１，４０１はいずれも高いパンチスルー耐性を有する。
　導電型がｐ型の半導体である第３層３が採用される場合と比較すると、導電型がｎ型、もしくは真性の半導体である第３層３が採用される場合には、その電位を固定する効果がないかも知れない。半導体装置１０１，２０１，３０１，４０１においては第５層８によって、高電圧が印加されたときのパンチスルー電流が低減される。
　半導体装置２０１，３０１，４０１は、特徴（Ｉ）に加えて、下記の特徴（ＩＩ）を有する点において共通する。
　（ＩＩ）第５層８は積層方向Ｘにおいて第１層１との間に第２層２および第３層３を挟む。
　特徴（ＩＩ）により、第５層８が積層方向Ｘにおいて第１層１との間に第３層３を挟まない場合と比較して、第３層３に近い第２層２における２次元量子井戸の効果が得られやすい。当該効果により、チャネルから第２層２へ移動してきた電子が横方向に拡散されやすい。当該拡散は大電流が用いられる駆動に適する。
　半導体装置２０１，３０１，４０１は、更に特徴（ＩＩＩ）を有する場合がある。
　（ＩＩＩ）第２層２および第３層３のいずれもが窒化物半導体であって、第２層２のｃ面が第３層３に接触する。
　特徴（ＩＩＩ）により、第３層３に近い第２層２における２次元電子ガスの効果も更に得られやすい。当該効果は大電流が用いられる駆動に適する。
　半導体装置３０１は、特徴（Ｉ）または特徴（ＩＩ）に加えて、下記の特徴（ＩＶ）を有する。
　（ＩＶ）第５層８はその第１層１側において、ゲート電極７から離れるに従って第１層１に近づく。
　特徴（ＩＶ）は具体的には面８ａの傾斜によって実現され、電子に印加される電界の方向へ拡散する電子の移動を妨げにくい。かかる構成は大電流が用いられる駆動に適する。
　半導体装置３０１は、更に特徴（Ｖａ）を有する場合がある。
　（Ｖａ）第２層２および第３層３のいずれもが窒化物半導体であって、第２層２のｃバー面が第３層３に接触する。
　特徴（Ｖａ）によって第３層３に近い第２層２における２次元電子ガス、２次元量子井戸による電子の横方向へ拡散が小さくても、特徴（ＩＶ）による効果は妨げられにくい。
　半導体装置３０１，４０１は特徴（Ｉ）に加えて、下記の特徴（ＶＩ）を有する点において共通する。
　（ＶＩ）第５層８は積層方向Ｘにおいてソース電極１０との間に第３層３および第４層４を挟む。特徴（ＶＩ）により、第４層４とソース電極１０とが接触する領域が広く、両者間のコンタクト抵抗が小さい。小さなコンタクト抵抗は半導体装置３０１，４０１の小さなオン抵抗を招来する。
　半導体装置３０１は、特徴（Ｉ）、特徴（ＩＩ）、特徴（ＩＩＩ）、特徴（ＩＶ）、特徴（Ｖａ）、または特徴（ＶＩ）に加えて、下記の特徴（ＶＩＩ）を有する。
　（ＶＩＩ）第５層８の積層方向Ｘにおける長さ（厚さ）が、ゲート電極７から離れる程長い（厚い）。特徴（ＶＩＩ）によって半導体装置３０１の耐圧は高い。
　半導体装置１０１において説明されたように、第３層３のＡｌ組成は、第３層３の中央から第２層２に近づくほど小さく、第３層３の中央から第４層４に近づくほど小さくてもよい。あるいは、第３層３の中央に近いほど第３層３のＡｌ組成が大きくてもよい。このような第３層３のＡｌ組成の分布は、第２層２と第３層３との界面、および第３層３と第４層４との界面からクラックが発生する可能性を小さくする。
　半導体装置１０１，２０１，３０１，４０１は、いずれも共通して積層半導体１０２を採用するので、いずれについても下記の特徴（ＶＩＩＩ）を有してもよい。半導体装置１０１，２０１，３０１，４０１のいずれについても下記の特徴（ＩＸ）を有してもよい。
　（ＶＩＩＩ）第２層２、第３層３、第４層４はいずれもＧａＮもしくはＡｌＧａＮであり、第３層３のＡｌ組成は、第３層３の中央からみて第２層２に近いほど小さく、第３層３の中央からみて第４層４に近いほど小さい。（ＩＸ）第５層８は縦方向において第１層１との間に少なくとも第２層２を挟む。
　例えば半導体装置１０１の製造方法は以下の特徴（Ｘａ）、（Ｘｂ）、（Ｘｃ）、（Ｘｄ）、（Ｘｅ）、（Ｘｆ）、（Ｘｇ）、（Ｘｈ）を備えると説明され得る。但し、当該製造方法は、これらの特徴がこの順に実行されることを必須とはしない。
　（Ｘａ）導電性がｎ型の半導体であって互いに対向する面１ａ，１ｂを有する第１層１の面１ａ上に、導電性がｎ型の半導体であって第１バンドギャップを有する第２層２が形成される。
　（Ｘｂ）第２層２上に、第１バンドギャップよりも大きな第２バンドギャップを有し、導電性がｎ型であるかまたは真性の半導体である第３層３が形成される。
　（Ｘｃ）第３層３上に、第３層３と反対側に面４ａを有し、第２バンドギャップよりも小さな第３バンドギャップを有し、導電性がｎ型の半導体である第４層４が形成される（図３参照）。
　（Ｘｄ）面４ａの領域４１（図４参照）から第４層４および第３層３を貫通して第２層２に至り、第１層１に至らずに第２層２を露出させる溝５が形成される（図５参照）。
　（Ｘｅ）ゲート絶縁膜６を介して溝５を埋めるゲート電極７と、ゲート絶縁膜６とが形成される（図９参照）。
　（Ｘｆ）面４ａのうち領域４１から離れた領域４２（図９参照）に対してイオンを注入して、少なくとも第３層３の一部が電気的に不活性化される（図１０参照）。
　（Ｘｇ）領域４１，４２に挟まれた位置において面４ａと接触し、ゲート電極７と接触しないソース電極１０が形成される。
　（Ｘｈ）前記第２面上にドレイン電極１１が形成される。
　当該製造方法は半導体装置２０１，３０１，４０１の製造方法として採用されてもよい。
　半導体装置１０１，２０１，３０１の製造方法は、上記特徴（Ｘａ）、（Ｘｂ）、（Ｘｃ）、（Ｘｄ）、（Ｘｅ）、（Ｘｇ）、（Ｘｈ）を備え、更に特徴（Ｘｆ）を特徴（ＸＩｆ１）、（ＸＩｆ２）に置き換えて備えてもよい。
　（ＸＩｆ１）面４ａのうち領域４１から離れた領域４２から第４層４および第３層３を貫通して第２層２に至り第２層２を露出させる溝１４が形成される（図１１参照）。
　（ＸＩｆ２）溝１４が、第３層３との間において伝導帯が不連続な界面を形成する半導体であるか、または電導に寄与する電荷を有しない（例えば絶縁層、あるいは電気的に不活性な半導体）第５層８によって埋められる。
　上述された各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　本開示は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が想定され得るものと解される。
　１　第１層、１ａ，１ｂ，４ａ　面、２　第２層、３　第３層、４　第４層、５，１４　溝、７　ゲート電極、８　第５層、１０　ソース電極、１１　ドレイン電極、４１，４２　領域、１０１，２０１，３０１，４０１　半導体装置、Ｘ　積層方向、Ｙ　方向。

Claims (11)

  1. 　導電性がｎ型の半導体であって、互いに対向する第１面と第２面とを有する第１層と、
    　前記第１面上に位置し、導電性がｎ型の半導体であって第１バンドギャップを有する第２層と、
    　前記第２層上に位置し、前記第１バンドギャップよりも大きな第２バンドギャップを有し、導電性がｎ型であるかまたは真性の半導体である第３層と、
    　前記第３層上に位置し、前記第３層と反対側に第３面を有し、前記第２バンドギャップよりも小さな第３バンドギャップを有し、導電性がｎ型の半導体である第４層と、
    　前記第２面において前記第１層と電気的に接続されるドレイン電極と、
    　前記第３面において前記第４層と電気的に接続されるソース電極と、
    　前記第２層、前記第３層、前記第４層が積層される第１方向に沿って位置し、前記第２層、前記第３層、前記第４層のいずれとも絶縁され、前記第１方向とは異なる第２方向において前記第３層と対向するゲート電極と、
    　前記第２方向において前記ゲート電極との間に少なくとも前記第３層を挟み、前記第３層との間において伝導帯が不連続な界面を形成する半導体であるか、または電導に寄与する電荷を有しない第５層と
    を備える半導体装置。
  2. 　前記第５層は前記第１方向において前記第１層との間に前記第２層および前記第３層を挟む、請求項１に記載の半導体装置。
  3. 　前記第２層および前記第３層のいずれもが窒化物半導体であって、
    　前記第２層のｃ面が前記第３層に接触する、請求項２に記載の半導体装置。
  4. 　前記第５層はその前記第１層側において、ゲート電極から離れるに従って前記第１層に近づく、請求項１または２に記載の半導体装置。
  5. 　前記第２層および前記第３層のいずれもが窒化物半導体であって、
    　前記第２層のｃバー面が前記第３層に接触する、請求項４に記載の半導体装置。
  6. 　前記第５層は前記第１方向において前記ソース電極との間に前記第３層および前記第４層を挟む、請求項１に記載の半導体装置。
  7. 　前記第５層の前記第１方向における長さが、前記ゲート電極から離れる程長い、請求項１から６のいずれか１項に記載の半導体装置。
  8. 　前記第２層、前記第３層、前記第４層はいずれもＧａＮもしくはＡｌＧａＮであり、前記第３層のＡｌ組成は、前記第３層の中央からみて前記第２層に近いほど小さく、前記第３層の中央からみて前記第４層に近いほど小さい、請求項１から７のいずれか１項に記載の半導体装置。
  9. 　前記第５層は前記第１方向において前記第１層との間に少なくとも前記第２層を挟む、請求項１から８のいずれか１項に記載の半導体装置。
  10. 　導電性がｎ型の半導体であって互いに対向する第１面と第２面とを有する第１層の前記第１面上に、導電性がｎ型の半導体であって第１バンドギャップを有する第２層を形成し、
    　前記第２層上に、前記第１バンドギャップよりも大きな第２バンドギャップを有し、導電性がｎ型であるかまたは真性の半導体である第３層を形成し、
    　前記第３層上に、前記第３層と反対側に第３面を有し、前記第２バンドギャップよりも小さな第３バンドギャップを有し、導電性がｎ型の半導体である第４層を形成し、
    　前記第３面の第１領域から前記第４層および前記第３層を貫通して前記第２層に至り、前記第１層に至らずに前記第２層を露出させる溝を形成し、
    　絶縁膜を介して前記溝を埋めるゲート電極と前記絶縁膜とを形成し、
    　前記第３面のうち前記第１領域から離れた第２領域に対してイオンを注入して、少なくとも前記第３層の一部を電気的に不活性化し、
    　前記第１領域と前記第２領域とに挟まれた位置において前記第３面と接触し、前記ゲート電極と接触しないソース電極を形成し、
    　前記第２面上にドレイン電極を形成する、半導体装置の製造方法。
  11. 　導電性がｎ型の半導体であって互いに対向する第１面と第２面とを有する第１層の前記第１面上に、導電性がｎ型の半導体であって第１バンドギャップを有する第２層を形成し、
    　前記第２層上に、前記第１バンドギャップよりも大きな第２バンドギャップを有し、導電性がｎ型であるかまたは真性の半導体である第３層を形成し、
    　前記第３層上に、前記第３層と反対側に第３面を有し、前記第２バンドギャップよりも小さな第３バンドギャップを有し、導電性がｎ型の半導体である第４層を形成し、
    　前記第３面の第１領域から前記第４層および前記第３層を貫通して前記第２層に至り、前記第１層に至らずに前記第２層を露出させる第１溝を形成し、
    　絶縁膜を介して前記第１溝を埋めるゲート電極と前記絶縁膜とを形成し、
    　前記第３面のうち前記第１領域から離れた第２領域から前記第４層および前記第３層を貫通して前記第２層に至り前記第２層を露出させる第２溝を形成し、
    　前記第２溝を、前記第３層との間において伝導帯が不連続な界面を形成する半導体であるか、または電導に寄与する電荷を有しない層によって埋めることと、
    　前記第１領域と前記第２領域とに挟まれた位置において前記第３面と接触し、前記ゲート電極と接触しないソース電極を形成し、
    　前記第２面上にドレイン電極を形成する、半導体装置の製造方法。
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