WO2021165212A1 - Amplificateur de puissance radiofrequence - Google Patents

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Hervé Guegnaud
Stéphanie VENEC
Guillaume Blamon
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Stmicroelectronics International N.V.
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Definitions

  • Embodiments and implementations relate to radiofrequency power amplifiers, in particular power amplifiers with several amplifier stages.
  • a radio frequency power amplifier is typically used to amplify a radio frequency signal before delivering it to a radio antenna.
  • the last amplifier stage in particular the power stage, has an output connected to a radio frequency antenna.
  • Multistage amplifiers can be used in devices intended for the Internet of Things (also known by the acronym IOT for "Internet of Things”).
  • Each amplifier stage can be a CMOS amplifier ("Complementary Metal Oxide Semiconductor")
  • the radio antenna has an impedance which can vary depending on the environment in which the radio antenna is placed. In particular, in certain environments, especially when the radio antenna is located near a metallic element, its impedance may vary so that the antenna is no longer suitable for the power amplifier. In other words, the antenna has a high standing wave ratio.
  • the last amplifier stage of the power amplifier is not always configured to undergo such overvoltages.
  • the last amplifier stage can comprise transistors having a safe operating range below these surges. Thus, surges can damage the last amplifier stage of the power amplifier.
  • the last amplifier stage of certain power amplifiers includes a dedicated high voltage component, such as for example LDMOS transistors or MOS transistors with a thick oxide.
  • a dedicated high-voltage component has in particular a breakdown voltage greater than 15V.
  • high frequency components are less efficient at high frequencies, and their manufacture is more expensive.
  • high-performance transistors such as GaAs transistors, but these high-performance transistors have a higher manufacturing cost.
  • an integrated circuit comprising a power amplifier comprising:
  • a succession of at least two amplifier stages comprising a first amplifier stage configured to receive a radiofrequency signal at input and a last amplifier stage configured to deliver an amplified radiofrequency signal at output,
  • a safety circuit comprising: o control means configured to compare a voltage of the amplified radiofrequency signal with a threshold voltage, o gain reduction means configured to reduce a bias voltage of an amplifier stage upstream of the last stage amplifier when the voltage of the amplified radiofrequency signal is greater than the threshold voltage.
  • Amplifier stages amplify a radio frequency signal received by the first stage.
  • the voltage at the output of the last stage can be equal to the sum of a direct voltage at the drain of the last amplifier stage and the voltage excursion of the amplified radiofrequency signal (in English "voltage swing").
  • the control means are configured to measure the amplified radiofrequency signal at the output of the last amplifier stage then to compare this amplified radiofrequency signal with the threshold voltage.
  • the control means make it possible to control the voltage of the amplified signal at the output of the last amplifier stage by comparing it with a threshold voltage.
  • the gain reduction means make it possible to reduce the gain of an amplifier stage upstream of the last amplifier stage when the voltage at the output of the last amplifier stage exceeds the threshold voltage.
  • the gain reduction means make it possible to reduce the gain of the first amplifier stage.
  • the gain reduction means can make it possible to reduce the gain of the first amplifier stage or else the gain of an intermediate amplifier stage between the first amplifier stage and the last stage. amplifier.
  • the threshold voltage is chosen to be less than a minimum voltage that can damage the last amplifier stage.
  • the voltage swing of the amplified radio frequency signal is also reduced.
  • the maximum voltage of the amplified radiofrequency signal decreases to be below the threshold voltage. This keeps the voltage of the amplified radio frequency signal below a voltage that can damage the last amplifier stage.
  • the safety circuit makes it possible to protect the last amplifier stage.
  • the safety circuit does not interfere with the performance of the power amplifier.
  • the gain reduction means do not intervene during nominal operation of the antenna.
  • the safety circuit allows the use of simple and inexpensive amplifier stages.
  • this safety circuit is also inexpensive to manufacture.
  • control means comprise a threshold voltage generator.
  • the threshold voltage generator comprises a current source and a resistor.
  • this current source and / or this resistor can be modified so as to be able to adjust the threshold voltage.
  • control means further comprise:
  • a rectifier configured to rectify the voltage of the amplified radiofrequency signal
  • a comparator configured to compare the rectified voltage of the amplified radiofrequency signal with the threshold voltage and to generate at output a signal when the rectified voltage of the amplified radiofrequency signal is greater than the threshold voltage
  • a filter configured to remove the radio frequencies from the signal at the output of the comparator.
  • the gain reduction means are configured to reduce the gain of the upstream amplifier stage by reducing the bias voltage of this amplifier stage.
  • the gain reduction means comprise amplification means configured to amplify the signal at the output of the filter of the control means and to deliver this amplified signal to the input of said filter.
  • upstream amplifier stage to reduce the gate voltage of an input transistor of said upstream amplifier stage.
  • the power amplifier comprises only two amplifier stages, the first amplifier stage being a driver stage and the last amplifier stage being a power stage, the gain reduction means being configured to reduce a bias voltage of the driver stage when the voltage of the amplified radio frequency signal is greater than the threshold voltage.
  • the power amplifier may for example comprise three amplifier stages.
  • a first amplifier stage can be a pre-drive stage
  • a second amplifier stage can be a driver stage
  • a third stage can be a power stage.
  • the gain reduction means can be configured to reduce the gain of the pre-attack stage or that of the attack stage.
  • an object comprising:
  • the power amplifier being connected to the radio antenna so as to be able to deliver to the radio antenna a radio frequency signal amplified from a radio frequency signal received at the input of this power amplifier .
  • FIG 2 schematically illustrate embodiments and implementation of the invention.
  • Figure 1 illustrates an integrated circuit according to one embodiment of the invention.
  • the integrated circuit includes an AMP power amplifier.
  • the power amplifier AMP is configured to amplify an RF radio frequency signal received at the DSIN input and deliver the amplified radio frequency signal at the PSOUT output.
  • This amplified radio frequency signal can be delivered to a radio antenna (not shown).
  • Such an AMP power amplifier can in particular be integrated into an object comprising a radio antenna, in particular so as to be able to be used in the context of the Internet of Things.
  • the power amplifier AMP has two amplifier stages DS, PS.
  • a first amplifier stage is a DS driver stage.
  • the second amplifier is a PS power stage.
  • the first amplifier stage, the DS driver stage, is placed upstream of the second amplifier stage, the PS power stage.
  • the DS driver stage is configured to receive the RF radio frequency signal at the DSIN input, and the PS power stage is configured to output the amplified RF AMP radio frequency signal.
  • the DS driver stage and the PS power stage each include two cascaded transistors to amplify the signal they receive as input.
  • the DS driver stage is configured to receive a bias voltage on the gate of an input transistor of this driver stage.
  • the bias voltage is defined by a direct voltage source VGDSO and by a resistor RI.
  • Resistance RI can be of the order of lkQ.
  • the AMP power amplifier also includes an SFTC safety circuit.
  • the SFTC safety circuit comprises CM control means and GRM gain reduction means.
  • CM, GRM are configured to regulate the gain of the power amplifier AMP as a function of the voltage of the amplified radio frequency signal RF AMP at the output PSOUT of the power stage PS.
  • control means CM are configured to detect an overvoltage of the amplified radiofrequency signal RF AMP.
  • the control means CM comprise an RDS rectifier configured to receive the amplified radio frequency signal RF AMP and to deliver a continuous signal from this amplified radio frequency signal RF AMP.
  • the control means CM also include a threshold voltage generator GVTH.
  • the threshold voltage generator GVTH is configured to be able to generate a threshold voltage VTH.
  • the threshold voltage generator GVTH comprises a current source SCG and a resistor RO in series.
  • the resistor RO has a first terminal connected to the current source and a second terminal connected to ground GND.
  • the gate of the second transistor T0 is connected to the current source SCG and to the first terminal of the resistor RO so as to receive the threshold voltage VTH.
  • the current source is configured to deliver a current equal to Vbg / Rbg, where Vbg and Rbg are voltage and resistance parameters of the current source.
  • Vbg and Rbg are voltage and resistance parameters of the current source.
  • the threshold voltage VTH that can be received by the gate of the second transistor is equal to Vbg / Rbg * R0.
  • the threshold voltage VTH can be adjusted using a digital-to-analog converter DAC making it possible to adjust the current delivered by the current source SCG and / or the value of the resistor RO.
  • the digital-to-analog converter DAC makes it possible to adjust the current delivered by the current source SCG.
  • the threshold voltage is chosen to be less than a voltage at the output PSOUT of the power stage PS which may damage the latter.
  • the threshold voltage can be on the order of a volt.
  • control means CM also include a comparator COMP configured to compare the DC signal from the amplified radiofrequency signal with the threshold voltage VTH.
  • the comparator can be produced from two transistors T1, T0, in particular NMOS transistors.
  • the transistors T1, T0 each have a source connected to the source of the other transistor.
  • a first transistor T1 has a gate configured to receive the amplified radio frequency signal RF AMP.
  • a capacitive divider DCP can be provided upstream of the gate of the first transistor T1 in order to reduce the voltage of the signal.
  • radio frequency amplified RF AMP in order to adapt it to the first transistor T1.
  • This DCP capacitive divider comprises two series capacitors Ct, Cb.
  • a first capacitor Ct has a first terminal connected to the output of the power stage DS, in particular to a drain of an output transistor of the power stage.
  • this first capacitor Ct is configured to receive a voltage VDRAIN from the output of the power stage.
  • the first capacitor Ct also has a second terminal connected to a first terminal of a second capacitor Cb of the capacitive divider DCP.
  • the second capacitor Cb has a second terminal connected to a ground GND.
  • the gate of the first transistor Tl is connected to the second terminal of the capacitor Ct and to the first terminal of the capacitor Cb.
  • a resistor Rb has a first terminal connected to the gate of the first transistor, to the second terminal of the capacitor Ct and to the first terminal of the capacitor Cb.
  • the second transistor T0 of the comparator has a gate configured to receive the threshold voltage VTH.
  • the source of the first transistor T1 and the source of the second transistor T0 are connected to a current source SCO and to a capacitor CPO connected in parallel.
  • the current source SCO can for example deliver a current of the order of I OmA.
  • the CPO capacitor can have a capacitance on the order of a few picofarads.
  • the second transistor T0 has a drain connected to a voltage source VDD and the first transistor T1 has a drain forming an output of the comparator.
  • the control means MC comprise a filter FT, shown in FIG. 1.
  • the filter FT is thus connected to the output of the comparator COMP.
  • This filter FT can be produced using a capacitor CFT having a first terminal connected to the drain of the first transistor T1 of the comparator COMP, and a second terminal connected to ground GND.
  • These amplification means AM include two current mirrors CM1, CM2.
  • a first current mirror CM1 comprises two PMOS transistors T2 and T3.
  • the transistor T2 has a drain connected to the filter output FT, that is to say to the first terminal of the capacitor CFT.
  • Transistor T2 also has a gate connected to a gate of transistor T3 and to the drain of transistor T2.
  • Transistor T2 and transistor T3 each have a source connected to voltage source VDD.
  • a second current mirror CM2 comprises two NMOS transistors T 4 and T 5.
  • transistor T4 has a drain connected to a drain of transistor T3 and a source connected to ground GND.
  • Transistor T4 has a gate connected to a gate of transistor T5 and to the drain of transistor T4.
  • Transistor T5 has a drain connected to the gate of the driver stage input transistor and a source connected to ground.
  • the drain of transistor T5 is connected to the first terminal of resistor RI.
  • the two current mirrors CM1, CM2 make it possible to multiply the current at the output of the filter by the ratios between the transistors T2, T3 and between the transistors T4 and T5.
  • This two current mirrors CM1, CM2 thus make it possible to generate a current IVGDS at the level of the drain of transistor T5.
  • This IVGDS current makes it possible to reduce the bias voltage of the gate of the input transistor of the driver stage.
  • This current IVGDS will be proportional to the current II leaving the filter and to a ratio k equal to a product of the ratios between the transistors T2, T3 and between the transistors T4 and T5.
  • the IVGDS current through the resistor RI makes it possible to obtain a voltage drop equal to (-k * Il * Rl).
  • driver stage gate voltage equal to (VGDS0- k * Il * Rl) is reduced.
  • the safety circuit thus makes it possible to limit the voltage of the amplified radiofrequency signal below a voltage which could damage the power stage.
  • a current mirror CM3 comprising the transistor T2 and a transistor T6 is provided to create an opposite current IVGDS N with respect to the current IVGDS.
  • Transistor T6 is a PMOS transistor. This transistor T6 has a gate connected to the gate of transistor T2, a drain connected to the second terminal of resistor RI and to the voltage source connected to the voltage source VGDSO. The transistor T6 also has a source connected to the voltage source VDD.
  • the opposite current IVGDS N is therefore generated at the level of the drain of the transistor and delivered at the output of the voltage source VGDSO. In this way, the VGDSO current will always be close to 0mA without any disturbance of the VGDSO voltage source.
  • the SFTC safety circuit protects the last amplifier stage.
  • the SFTC safety circuit does not interfere with the performance of the power amplifier.
  • the gain reduction means do not intervene during nominal operation of the antenna.
  • the fact of reducing the gain, not of the last amplifier stage, but of a stage upstream of the last amplifier stage, makes it possible to obtain a rapid reduction in the voltage of the amplified signal.
  • the safety circuit allows the use of simple and inexpensive amplifier stages.
  • this safety circuit is also inexpensive to manufacture.

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Abstract

Selon un aspect, il est proposé un circuit intégré comprenant un amplificateur de puissance comportant : • une succession d'au moins deux étages amplificateurs (DS, PS) comportant un premier étage amplificateur (DS) configuré pour recevoir en entrée un signal radiofréquence et un dernier étage amplificateur (PS) configuré pour délivrer en sortie un signal radiofréquence amplifié, • un circuit de sûreté comprenant : • des moyens de contrôle (CM) configurés pour comparer une tension du signal radiofréquence amplifié (RFAMP) à une tension seuil (VTH), • des moyens de réduction (GRM) de gain configurés pour réduire une tension de polarisation d'un étage amplificateur en amont (DS) du dernier étage (PS) lorsque la tension du signal radiofréquence amplifié (RFAMP) est supérieure à la tension seuil (VTH).

Description

DESCRIPTION
TITRE : AMPLIFICATEUR DE PUISSANCE RADIOFREQUENCE
Des modes de réalisation et de mise en œuvre concernent les amplificateurs de puissance radiofréquence, notamment les amplificateurs de puissance à plusieurs étages amplificateurs.
Un amplificateur de puissance radiofréquence est généralement utilisé pour amplifier un signal radiofréquence avant de le délivrer à une antenne radioélectrique.
Les amplificateurs de puissance à plusieurs étages (en anglais « multi-stage amplifiers ») sont généralement utilisés pour obtenir un gain élevé entre un signal arrivant en entrée de l’amplificateur de puissance et un signal en sortie de l’amplificateur de puissance. En particulier, un amplificateur de puissance à plusieurs étages peut comprendre un étage d’attaque (en anglais « driver stage ») et un étage de puissance (en anglais « power stage »).
Le dernier étage amplificateur, en particulier l’étage de puissance, comprend une sortie reliée à une antenne radiofréquence.
Les amplificateurs à plusieurs étages peuvent être utilisés dans des dispositifs destinés à l’Internet des Objets (connu également par l’acronyme IOT de l’anglais « Internet of Things »).
Chaque étage amplificateur peut être un amplificateur CMOS (acronyme de l’anglais («Complementary Métal Oxide Semiconductor»)
L’antenne radioélectrique présente une impédance qui peut varier selon l’environnement dans lequel l’antenne radioélectrique est placée. En particulier, dans certains environnements, notamment lorsque l’antenne radioélectrique se trouve à proximité d’un élément métallique, son impédance peut varier de sorte que l’antenne ne soit plus adaptée par rapport à l’amplificateur de puissance. En d’autres termes, l’antenne présente un rapport d’ondes stationnaires élevé.
Ces variations d’impédances peuvent entraîner des surtensions en sortie de l’amplificateur de puissance par rapport à un fonctionnement nominale de l’antenne.
Or, le dernier étage amplificateur de l’amplificateur de puissance n’est pas toujours configuré pour subir de telles surtensions. En particulier, le dernier étage amplificateur peut comprendre des transistors ayant une plage de fonctionnement sécurisé en-dessous de ces surtensions. Ainsi, les surtensions peuvent endommager le dernier étage amplificateur de l’amplificateur de puissance.
Afin de résoudre cet inconvénient, le dernier étage amplificateur de certains amplificateurs de puissance comprend un composant haute tension dédié, comme par exemple des transistors LDMOS ou des transistors MOS avec un oxyde épais. Un tel composant haute tension dédié présente notamment une tension de claquage supérieure à 15V. Néanmoins, de tels composants haute fréquence sont moins performants en hautes fréquences, et leur fabrication est plus coûteuse. Il existe aussi des transistors performants comme des transistors GaAs, mais ces transistors performants ont un coût de fabrication plus élevé.
En variante, il est possible d’augmenter le nombre de transistors en cascade du dernier étage amplificateur. Une telle solution présente l’inconvénient d’augmenter l’espace nécessaire pour le dernier étage amplificateur.
Par ailleurs, il est possible de mettre en œuvre un écrêtage permettant de limiter les surtensions en sortie du dernier étage amplificateur. Néanmoins, cette solution peut dégrader les performances de l’amplificateur.
Il existe donc un besoin de proposer un amplificateur de puissance protégé contre les surtensions pouvant survenir en sortie de son dernier étage amplificateur et présentant de bonnes performances tout en étant peu coûteux.
Selon un aspect, il est proposé un circuit intégré comprenant un amplificateur de puissance comportant :
- une succession d’au moins deux étages amplificateurs comportant un premier étage amplificateur configuré pour recevoir en entrée un signal radiofréquence et un dernier étage amplificateur configuré pour délivrer en sortie un signal radiofréquence amplifié,
- un circuit de sûreté comprenant : o des moyens de contrôle configurés pour comparer une tension du signal radiofréquence amplifié à une tension seuil, o des moyens de réduction de gain configurés pour réduire une tension de polarisation d’un étage amplificateur en amont du dernier étage amplificateur lorsque la tension du signal radiofréquence amplifié est supérieure à la tension seuil.
Les étages amplificateurs permettent d’amplifier un signal radiofréquence reçu par le premier étage.
La tension en sortie du dernier étage peut être égale à la somme d’une tension continue au drain du dernier étage amplificateur et de l’excursion de la tension du signal radiofréquence amplifié (en anglais « voltage swing »).
Seul le dernier étage amplificateur peut être relié à une antenne radioélectrique. Ainsi, il convient de protéger seulement le dernier étage amplificateur des surtensions.
Les moyens de contrôle sont configurés pour mesurer le signal radiofréquence amplifié en sortie du dernier étage amplificateur puis pour comparer ce signal radiofréquence amplifié à la tension seuil.
Les moyens de contrôle permettent de contrôler la tension du signal amplifié en sortie du dernier étage amplificateur en la comparant à une tension seuil.
Par ailleurs, les moyens de réduction de gain permettent de réduire le gain d’un étage amplificateur en amont du dernier étage amplificateur lorsque la tension en sortie du dernier étage amplificateur dépasse la tension seuil.
En particulier, lorsque l’amplificateur de puissance comporte seulement deux étages amplificateurs, les moyens de réduction de gain permettent de réduire le gain du premier étage amplificateur. Néanmoins, lorsque l’amplificateur de puissance comporte plus de deux étages amplificateurs, les moyens de réduction de gain peuvent permettre de réduire le gain du premier étage amplificateur ou bien le gain d’un étage amplificateur intermédiaire entre le premier étage amplificateur et le dernier étage amplificateur.
De préférence, la tension seuil est choisie pour être inférieure à une tension minimale pouvant endommager le dernier étage amplificateur.
En réduisant le gain d’un étage amplificateur en amont, l’excursion de tension du signal radiofréquence amplifiée est réduite également. Ainsi, en réduisant le gain d’un étage amplificateur en amont, la tension maximale du signal radiofréquence amplifié diminue pour être en-dessous de la tension seuil. Cela permet de maintenir la tension du signal radiofréquence amplifié en dessous d’une tension pouvant endommager le dernier étage amplificateur.
Ainsi, le circuit de sûreté permet de protéger le dernier étage amplificateur.
En outre, le circuit de sûreté ne perturbe pas les performances de l’amplificateur de puissance. En effet, les moyens de réduction de gain n’interviennent pas lors d’un fonctionnement nominal de l’antenne.
En outre, le fait de réduire le gain, non pas du dernier étage amplificateur, mais d’un étage en amont du dernier étage amplificateur permet d’obtenir une réduction de la tension du signal amplifié rapide.
Le circuit de sûreté permet l’utilisation d’étages amplificateurs simples et peu coûteux.
En outre, ce circuit de sûreté est également peu coûteux à fabriquer.
Dans un mode de réalisation avantageux, les moyens de contrôle comprennent un générateur de tension seuil.
Avantageusement, le générateur de tension seuil comprend une source de courant et une résistance. De préférence, cette source de courant et/ou cette résistance sont modifiables de façon à pouvoir ajuster la tension seuil.
De préférence, les moyens de contrôle comprennent en outre :
- un redresseur configuré pour redresser la tension du signal radiofréquence amplifié,
- un comparateur configuré pour comparer la tension redressée du signal radiofréquence amplifié à la tension seuil et pour générer en sortie un signal lorsque la tension redressée du signal radiofréquence amplifiée est supérieure à la tension seuil,
- un filtre configuré pour supprimer les fréquences radio du signal en sortie du comparateur.
Dans un mode de réalisation avantageux, les moyens de réduction de gain sont configurés pour réduire le gain de l’étage amplificateur en amont en diminuant la tension de polarisation de cet étage amplificateur.
De préférence, les moyens de réduction de gain comprennent des moyens d’amplification configurés pour amplifier le signal en sortie du filtre des moyens de contrôle et pour délivrer ce signal amplifié à l’entrée dudit étage amplificateur en amont afin de réduire la tension de grille d’un transistor d’entrée dudit étage amplificateur en amont.
Dans un mode de réalisation avantageux, l’amplificateur de puissance comprend uniquement deux étages amplificateurs, le premier étage amplificateur étant un étage d’attaque et le dernier étage amplificateur étant un étage de puissance, les moyens de réduction de gain étant configurés pour réduire une tension de polarisation de l’étage d’attaque lorsque la tension du signal radiofréquence amplifié est supérieure à la tension seuil.
En variante, l’amplificateur de puissance peut par exemple comprendre trois étages amplificateurs. Un premier étage amplificateur peut être un étage de pré-attaque, un deuxième étage amplificateur peut-être un étage d’attaque, et un troisième étage peut être un étage de puissance. Dans ce cas, les moyens de réduction de gain peuvent être configurés pour réduire le gain de l’étage de pré-attaque ou celui de l’étage d’attaque.
Selon un autre aspect, il est proposé un objet comprenant :
- une antenne radioélectrique,
- un circuit intégré tel que décrit précédemment, l’amplificateur de puissance étant relié à l’antenne radioélectrique de façon à pouvoir délivrer à l’antenne radioélectrique un signal radiofréquence amplifié à partir d’un signal radiofréquence reçu en entrée de cet amplificateur de puissance.
D'autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
[Fig 1]
[Fig 2] illustrent schématiquement des modes de réalisation et de mise en œuvre de l’invention.
La figure 1 illustre un circuit intégré selon un mode de réalisation de l’invention.
Le circuit intégré comprend un amplificateur de puissance AMP. L’amplificateur de puissance AMP est configuré pour amplifier un signal radiofréquence RF reçu en entrée DSIN et délivrer le signal radiofréquence amplifié en sortie PSOUT. Ce signal radiofréquence amplifié peut être délivré à une antenne radioélectrique (non représentée). Un tel amplificateur de puissance AMP peut notamment être intégré dans un objet comprenant une antenne radioélectrique, notamment de façon à pouvoir être utilisé dans le cadre de l’Internet des objets.
Dans le mode de réalisation représenté, l’amplificateur de puissance AMP comporte deux étages amplificateurs DS, PS. Un premier étage amplificateur est un étage d’attaque DS. Le deuxième amplificateur est un étage de puissance PS.
Le premier étage amplificateur, l’étage d’attaque DS, est placé en amont du deuxième étage amplificateur, l’étage de puissance PS.
En particulier, l’étage d’attaque DS est configuré pour recevoir en entrée DSIN le signal radiofréquence RF, et l’étage de puissance PS est configuré pour délivrer le signal radiofréquence amplifié RF AMP.
L’étage d’attaque DS et l’étage de puissance PS comprennent chacun deux transistors en cascade pour amplifier le signal qu’ils reçoivent en entrée.
L’étage d’attaque DS est configuré pour recevoir une tension de polarisation sur la grille d’un transistor d’entrée de cet étage d’attaque.
En fonctionnement nominal, la tension de polarisation est définie par une source de tension continu VGDSO et par une résistance RI . La résistance RI peut être de l’ordre de lkQ.
L’amplificateur de puissance AMP comprend également un circuit de sûreté SFTC. Le circuit de sûreté SFTC comprend des moyens de contrôle CM et des moyens de réduction de gain GRM.
Ces moyens CM, GRM sont configurés pour réguler le gain de l’amplificateur de puissance AMP en fonction de la tension du signal radiofréquence amplifié RF AMP en sortie PSOUT de l’étage de puissance PS.
En particulier, les moyens de contrôle CM sont configurés pour détecter une surtension du signal radiofréquence amplifié RF AMP.
Les moyens de contrôle CM comprennent un redresseur RDS configuré pour recevoir le signal radiofréquence amplifié RF AMP et pour délivrer un signal continu à partir de ce signal radiofréquence amplifié RF AMP. Les moyens de contrôle CM comprennent également un générateur de tension seuil GVTH. Le générateur de tension seuil GVTH est configuré pour pouvoir générer une tension seuil VTH.
En particulier, le générateur de tension seuil GVTH comprend une source de courant SCG et une résistance RO en série. En particulier, la résistance RO présente une première borne reliée à la source de courant et une deuxième borne reliée à la masse GND. Comme représenté à la figure 2, la grille du deuxième transistor T0 est reliée à la source de courant SCG et à la première borne de la résistance RO de façon à recevoir la tension de seuil VTH.
En particulier, la source de courant est configurée pour délivrer un courant égal à Vbg/Rbg, où Vbg et Rbg sont des paramètres de tension et de résistance de la source de courant. Ainsi, la tension seuil VTH pouvant être reçue par la grille du deuxième transistor est égale à Vbg/Rbg*R0.
De préférence, la tension de seuil VTH peut être ajustée à l’aide d’un convertisseur numérique-analogique DAC permettant de régler le courant délivré par la source de courant SCG et/ou la valeur de la résistance RO.
Dans le mode de réalisation représenté à la figure 1 , le convertisseur numérique-analogique DAC permet de régler le courant délivré par la source de courant SCG.
En particulier, la tension de seuil est choisie pour être inférieure à une tension en sortie PSOUT de l’étage de puissance PS pouvant endommager ce dernier. Par exemple, la tension de seuil peut être de l’ordre du volt.
En outre, les moyens de contrôle CM comprennent également un comparateur COMP configuré pour comparer le signal continu issu du signal radiofréquence amplifié à la tension seuil VTH.
Comme représenté à la figure 2, le comparateur peut être réalisé à partir de deux transistors Tl , T0, notamment des transistor NMOS. Les transistors Tl, T0 présentent chacun une source connectée à la source de l’autre transistor.
Un premier transistor Tl présente une grille configurée pour recevoir le signal radiofréquence amplifié RF AMP.
Plus particulièrement, un diviseur capacitif DCP peut être prévu en amont de la grille du premier transistor Tl afin de réduire la tension du signal radiofréquence amplifié RF AMP afin de l’adapter au premier transistor Tl . Ce diviseur capacitif DCP comprend deux condensateurs en série Ct, Cb.
Un premier condensateur Ct présente une première borne reliée à la sortie de l’étage de puissance DS, notamment à un drain d’un transistor de sortie de l’étage de puissance. Ainsi, ce premier condensateur Ct est configuré pour recevoir une tension VDRAIN de la sortie de l’étage de puissance.
Le premier condensateur Ct présente également une deuxième borne reliée à une première borne d’un deuxième condensateur Cb du diviseur capacitif DCP.
Le deuxième condensateur Cb présente une deuxième borne reliée à une masse GND.
La grille du premier transistor Tl est reliée à la deuxième borne du condensateur Ct et à la première borne du condensateur Cb.
En outre, une résistance Rb présente une première borne reliée à la grille du premier transistor, à la deuxième borne du condensateur Ct et à la première borne du condensateur Cb.
Par ailleurs, le deuxième transistor T0 du comparateur présente une grille configurée pour recevoir la tension seuil VTH.
Par ailleurs, la source du premier transistor Tl et la source du deuxième transistor T0 sont reliées à une source de courant SCO et à un condensateur CPO montés en parallèle.
La source de courant SCO peut par exemple délivrer un courant de l’ordre de I OmA.
Le condensateur CPO peut présenter une capacité de l’ordre de quelques picofarads.
Par ailleurs, le deuxième transistor T0 présente un drain relié à une source de tension VDD et le premier transistor Tl présente un drain formant une sortie du comparateur.
Ainsi, lorsque la tension divisée du signal radiofréquence amplifié RF AMP reçu par la grille du premier transistor est supérieure à la tension de seuil VTH, un courant II traverse le premier transistor Tl .
Ce courant II permet donc d’indiquer que la tension du signal radiofréquence RF AMP est trop élevée. Afin d’éliminer certaines fréquences du courant II, les moyens de contrôle MC comprennent un filtre FT, représenté sur la figure 1. Le filtre FT est ainsi relié à la sortie du comparateur COMP. Ce filtre FT peut être réalisé à l’aide d’un condensateur CFT présentant une première borne reliée au drain du premier transistor Tl du comparateur COMP, et une deuxième borne reliée à la masse GND.
Par ailleurs, les moyens de réduction de gain GRM comprennent des moyens d’amplification AM du courant II délivré par le filtre.
Ces moyens d’amplification AM comprennent deux miroirs de courant CM1 , CM2. Un premier miroir de courant CM1 comprend deux transistor PMOS T2 et T3.
En particulier, le transistor T2 présente un drain relié à la sortie filtre FT, c’est-à-dire à la première borne du condensateur CFT. Le transistor T2 présente également une grille reliée à une grille du transistor T3 et au drain du transistor T2. Le transistor T2 et le transistor T3 présentent chacun une source reliée à la source de tension VDD.
Un deuxième miroir de courant CM2 comprend deux transistor NMOS T 4 et T 5.
En particulier, le transistor T4 présente un drain relié à un drain du transistor T3 et une source reliée à la masse GND. Le transistor T4 présente une grille reliée à une grille du transistor T5 et au drain du transistor T4.
Le transistor T5 présente un drain relié à la grille du transistor d’entrée de l’étage d’attaque et une source reliée à la masse.
Ainsi, le drain du transistor T5 est relié à la première borne de la résistance RI .
Les deux miroirs de courant CM1, CM2 permettent de multiplier le courant en sortie du filtre par les rapports entre les transistors T2, T3 et entre les transistors T4 et T5.
Ces deux miroirs de courant CM1 , CM2 permettent ainsi de générer un courant IVGDS au niveau du drain du transistor T5. Ce courant IVGDS permet de réduire la tension de polarisation de la grille du transistor d’entrée de l’étage d’attaque. Ce courant IVGDS sera proportionnel au courant II sortant du filtre et à un ratio k égal à un produit des rapports entre les transistors T2, T3 et entre les transistors T4 et T5. Le courant IVGDS au travers de la résistance RI permet d’obtenir une chute de tension égale à (-k*Il *Rl).
Ainsi, la tension de grille de l’étage d’attaque égale à (VGDS0- k*Il *Rl) est réduite.
Cela permet de réduire le gain de cet étage d’attaque. La réduction du gain de l’étage d’attaque permet de réduire l’excursion de la tension du signal radiofréquence amplifié (en anglais « voltage swing »). Ainsi, lorsque la tension du signal radiofréquence amplifié est suffisamment réduite, la tension du signal radiofréquence amplifié au niveau du comparateur, c’est- à-dire au niveau de la grille du premier transistor Tl, devient inférieure à la tension seuil VTH. Dès lors, le courant II n’est plus généré de sorte que le courant de polarisation est celui défini par la source de tension VGDSO et par la résistance RI .
Le circuit de sûreté permet ainsi de limiter la tension du signal radiofréquence amplifié en dessous d’une tension pouvant endommager l’étage de puissance.
Par ailleurs, un miroir de courant CM3 comprenant le transistor T2 et un transistor T6 est prévu pour créer un courant opposé IVGDS N par rapport au courant IVGDS.
Le transistor T6 est un transistor PMOS. Ce transistor T6 présente une grille reliée à la grille du transistor T2, un drain relié à la deuxième borne de la résistance RI et à la source de tension reliée à la source de tension VGDSO. Le transistor T6 présente également une source reliée à la source de tension VDD.
Le courant opposé IVGDS N est donc généré au niveau du drain du transistor et délivré en sortie de la source de tension VGDSO. De la sorte, le courant VGDSO sera toujours proche de 0mA sans aucune perturbation de la source de tension VGDSO.
Comme vu précédemment, le circuit de sûreté SFTC permet de protéger le dernier étage amplificateur.
En outre, le circuit de sûreté SFTC ne perturbe pas les performances de l’amplificateur de puissance. En effet, les moyens de réduction de gain n’interviennent pas lors d’un fonctionnement nominal de l’antenne. En outre, le fait de réduire le gain, non pas du dernier étage amplificateur, mais d’un étage en amont du dernier étage amplificateur permet d’obtenir une réduction de la tension du signal amplifié rapide.
Le circuit de sûreté permet l’utilisation d’étages amplificateurs simples et peu coûteux.
En outre, ce circuit de sûreté est également peu coûteux à fabriquer.

Claims

REVENDICATIONS
1. Circuit intégré comprenant un amplificateur de puissance comportant :
- une succession d’au moins deux étages amplificateurs (DS, PS) comportant un premier étage amplificateur (DS) configuré pour recevoir en entrée un signal radiofréquence et un dernier étage amplificateur (PS) configuré pour délivrer en sortie un signal radiofréquence amplifié,
- un circuit de sûreté comprenant : o des moyens de contrôle (CM) configurés pour comparer une tension du signal radiofréquence amplifié (RFAMP) à une tension seuil (VTH), o des moyens de réduction (GRM) de gain configurés pour réduire une tension de polarisation d’un étage amplificateur en amont (DS) du dernier étage amplificateur (PS) lorsque la tension du signal radiofréquence amplifié (RFAMP) est supérieure à la tension seuil (VTH).
2. Circuit intégré selon la revendication 1, dans lequel les moyens de contrôle (CM) comprennent un générateur de tension seuil (GVTH).
3. Circuit intégré selon la revendication 2, dans lequel le générateur de tension seuil (GVTH) comprend une source de courant (SCG) et une résistance (RO), cette source de courant (SCG) et/ou cette résistance (RO) étant modifiables de façon à pouvoir ajuster la tension seuil.
4. Circuit intégré selon l’une quelconque des revendications 2 ou 3, dans lequel les moyens de contrôle (CM) comprennent en outre :
- un redresseur (RDS) configuré pour redresser la tension du signal radiofréquence amplifié,
- un comparateur (COMP) configuré pour comparer la tension redressée du signal radiofréquence amplifié (RFAMP) à la tension seuil (VTH) et pour générer en sortie un signal lorsque la tension redressée du signal radiofréquence amplifiée est supérieure à la tension seuil,
- un filtre (FT) configuré pour supprimer les fréquences radio du signal en sortie du comparateur.
5. Circuit intégré selon l’une des revendications 1 à 4, dans lequel les moyens de réduction de gain (GRM) sont configurés pour réduire le gain de l’étage amplificateur en amont en diminuant la tension de polarisation de cet étage amplificateur.
6. Circuit intégré selon l’une des revendications 4 ou 5, dans lequel les moyens de réduction de gain comprennent des moyens d’amplification (AM) configurés pour amplifier le signal en sortie du filtre (FT) des moyens de contrôle (MC) et pour délivrer ce signal amplifié à l’entrée dudit étage amplificateur en amont afin de réduire la tension de grille d’un transistor d’entrée dudit étage amplificateur en amont.
7. Circuit intégré selon l’une des revendications 1 à 6, dans lequel l’amplificateur de puissance comprend uniquement deux étages amplificateurs, le premier étage amplificateur étant un étage d’ attaque (DS) et le dernier étage amplificateur étant un étage de puissance (PS), les moyens de réduction de gain étant configurés pour réduire une tension de polarisation de l’étage d’attaque (DS) lorsque la tension du signal radiofréquence amplifié (RF AMP) est supérieure à la tension seuil (VTH).
8. Objet comprenant : - une antenne radioélectrique,
- un circuit intégré selon l’une des revendications 1 à 7, l’amplificateur de puissance étant relié à l’antenne radioélectrique de façon à pouvoir délivrer à l’antenne radioélectrique un signal radiofréquence amplifié à partir d’un signal radiofréquence reçu en entrée de cet amplificateur de puissance.
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