WO2021162516A1 - 반도체 발광소자 - Google Patents

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WO2021162516A1
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light emitting
semiconductor light
electrode
pad
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김경민
정겨울
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주식회사 에스엘바이오닉스
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present disclosure (Disclosure) relates generally to a semiconductor light emitting device (SEMICONDUCTOR LIGHT EMITTING DEVICE), in particular, to a highly reliable semiconductor light emitting device.
  • FIG. 1 is a view showing an example of a conventional semiconductor light emitting device chip.
  • the semiconductor light emitting device chip includes a growth substrate 10 (eg, a sapphire substrate), a buffer layer 20 on the growth substrate 10, a first semiconductor layer 30 having a first conductivity (eg, an n-type GaN layer), electrons and An active layer 40 (eg, INGaN/(In)GaN MQWs) that generates light through recombination of holes, and a second semiconductor layer 50 (eg, p-type GaN layer) having a second conductivity different from the first conductivity are sequentially formed is deposited with a light-transmitting conductive film 60 for current diffusion, an electrode 70 serving as a pad is formed thereon, and an electrode serving as a pad on the first semiconductor layer 30 exposed by etching ( 80: Example: Cr/Ni/Au laminated metal pad) is formed.
  • a growth substrate 10 eg, a sapphire substrate
  • a buffer layer 20 on the growth substrate 10 e.g, a buffer layer 20 on the growth substrate 10
  • a semiconductor light emitting device of the form shown in FIG. 1 is particularly referred to as a lateral chip.
  • the semiconductor light emitting device chip or the outside to which the semiconductor light emitting device is electrically connected means a printed circuit board (PCB), a submount, a thin film transistor (TFT), or the like.
  • FIG. 2 is a view showing another example of the semiconductor light emitting device chip presented in US Patent No. 7,262,436. Drawing symbols have been changed for convenience of explanation.
  • the semiconductor light emitting device chip includes a growth substrate 10, a first semiconductor layer 30 having a first conductivity on the growth substrate 10, an active layer 40 that generates light through recombination of electrons and holes, and a first conductivity
  • the first electrode film 90 may be an Ag reflective film
  • the second electrode film 91 may be a Ni diffusion barrier film
  • the third electrode film 92 may be an Au bonding layer.
  • An electrode 80 serving as a pad is formed on the etched and exposed first semiconductor layer 30 .
  • the electrode film 92 side when the electrode film 92 side is electrically connected to the outside, it becomes a mounting surface.
  • the semiconductor light emitting device chip of the form shown in FIG. 2 is referred to as a flip chip.
  • the electrode 80 formed on the first semiconductor layer 30 is lower than the electrode films 90 , 91 , and 92 formed on the second semiconductor layer, but may be formed at the same height. you can also make it
  • the reference of the height may be the height from the growth substrate 10 .
  • FIG. 3 is a view showing another example of the semiconductor light emitting device chip presented in US Patent No. 8,008,683. Drawing symbols have been changed for convenience of explanation.
  • the semiconductor light emitting device chip includes a first semiconductor layer 30 having a first conductivity, an active layer 40 generating light through recombination of electrons and holes, and a second semiconductor layer 50 having a second conductivity different from the first conductivity. ) are sequentially formed, and supplying current to the upper electrode 31 and the second semiconductor layer 50 formed on the side from which the growth substrate is removed, while supporting the semiconductor layers 30, 40, 50 ( 51 ), and a lower electrode 52 formed on the support substrate 51 .
  • the upper electrode 31 is electrically connected to the outside using wire bonding.
  • the lower electrode 52 side is electrically connected to the outside, it functions as a mounting surface.
  • a semiconductor light emitting device chip having a structure in which electrodes 31 and 52 are provided one above and below the active layer 40 is referred to as a vertical chip.
  • FIG. 4 is a diagram illustrating an example of a conventional semiconductor light emitting device.
  • the semiconductor light emitting device 100 is provided with lead frames 110 and 120 functioning as pads, a mold 130, and a vertical type light emitting device chip 150 (Vertical Type Light Emitting Chip) in the cavity 140,
  • the cavity 140 is filled with an encapsulant 170 containing a wavelength conversion material 160 .
  • a lower surface of the vertical semiconductor light emitting device chip 150 is directly electrically connected to the lead frame 110 , and an upper surface thereof is electrically connected to the lead frame 120 by a wire 180 .
  • Part of the light emitted from the vertical semiconductor light emitting device chip 150 excites the wavelength conversion material 160 to generate light of different colors, and two different lights are mixed to produce white light.
  • the semiconductor light emitting device chip 150 generates blue light, and the light generated by being excited by the wavelength conversion material 160 is yellow light, and blue light and yellow light are mixed to produce white light.
  • FIG. 4 shows a semiconductor light emitting device using the vertical semiconductor light emitting device chip 150 shown in FIG. 3, but using the semiconductor light emitting device chip shown in FIGS. It is also possible to manufacture devices.
  • FIG. 5 is a view showing an example of the LED display presented in Japanese Patent Laid-Open No. 1995-288341. Drawing symbols have been changed for convenience of explanation.
  • FIG. 5 is a plan view illustrating a structure 190 of one pixel in an LED display.
  • semiconductor light emitting device chips 194 , 195 , and 196 are electrically connected to a conductor layer 191 formed on a PCB.
  • the semiconductor light emitting device chip 194 emitting blue light is a lateral chip and is electrically connected to the conductor layer 191 through wire bonding and is adhered to the conductor layer 191 with an insulating adhesive 193 .
  • the semiconductor light emitting device chips 195 and 196 that emit green and red light are vertical chips and are electrically connected to the conductive layer 191 through a conductive adhesive 197 and wire bonding.
  • a sealing material covers the semiconductor light emitting device chips 194 , 195 , and 196 to protect the semiconductor light emitting device chips 194 , 195 , and 196 .
  • a semiconductor light emitting device using a mini or micro semiconductor light emitting device chip having a maximum side size of 300 ⁇ m or less has problems in the SMT process, such as short circuit and poor attachment, as the pad size and the spacing between the pads become smaller.
  • the present disclosure is to solve a problem in the SMT process in a semiconductor light emitting device using a mini or micro semiconductor light emitting device chip, and further to provide a semiconductor light emitting device suitable for a transparent display.
  • a rigid substrate having one or more holes penetrating the top and bottom; at least one semiconductor light emitting device chip provided on the substrate and including an electrode; a pad formed at a predetermined distance away from the electrode on a plane and electrically connected to the outside through a hole in the substrate; an electrical connection electrically connected to an electrode of at least one semiconductor light emitting device chip and connecting the pad and the electrode; And, there is provided a semiconductor light emitting device comprising; an encapsulant covering at least one semiconductor light emitting device chip.
  • a plurality of second holes penetrating the upper and lower portions and a rigid substrate having grooves formed therein; a substrate including a plurality of first holes formed inside the grooves; at least one semiconductor light emitting device chip provided on the substrate and including a plurality of electrodes; a pad formed to be spaced apart from a plurality of electrodes on a plane by a predetermined distance and electrically connected to the outside; through connections formed in the plurality of first holes and the plurality of second holes; a driving device provided in the groove and electrically connected to the pad and the semiconductor light emitting device chip; and a connection layer provided on the substrate to electrically connect the pad, the driving device, and the semiconductor light emitting device chip, wherein the connection layer is provided on the substrate and is disposed between the plurality of first and second holes Electrical connection for electrically connecting; And, the first hole not connected to the electrical connection is exposed, and an insulating layer covering the electrical
  • FIG. 1 is a view showing an example of a conventional semiconductor light emitting device chip
  • FIG. 2 is a view showing another example of the semiconductor light emitting device chip presented in US Patent No. 7,262,436;
  • FIG. 3 is a view showing another example of the semiconductor light emitting device chip presented in US Patent No. 8,008,683;
  • FIG. 4 is a view showing an example of a conventional semiconductor light emitting device
  • FIG. 5 is a view showing an example of the LED display presented in Japanese Patent Application Laid-Open No. 1995-288341;
  • FIG. 6 is a view showing an example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 7 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 8 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 9 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • Figure 10 is a view for explaining in detail A of Figure 9 (b),
  • FIG. 11 is a diagram illustrating examples of a pattern according to the present disclosure.
  • FIG. 12 is a view showing an example of a method of manufacturing a semiconductor light emitting device according to the present disclosure
  • FIG. 13 is a view showing another example of a method of manufacturing a semiconductor light emitting device according to the present disclosure.
  • FIG. 14 is a view for explaining a Zener diode according to the present disclosure.
  • FIG. 15 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • 16 to 18 are views showing another example of a semiconductor light emitting device according to the present disclosure.
  • 19 to 20 are views showing another example of a method of manufacturing a semiconductor light emitting device according to the present disclosure.
  • 21 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 22 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • 23 to 25 are views showing another example of a method of manufacturing a semiconductor light emitting device according to the present disclosure.
  • FIG. 6 is a diagram illustrating an example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 6(a) is a plan view of the semiconductor light emitting device 100
  • FIG. 6(b) is a cross-section taken along line AA′ of FIG. 6(a).
  • the semiconductor light emitting device 100 includes at least one semiconductor light emitting device chip 110 , a plurality of pads 121 , an electrical connection 123 , and an encapsulant 150 .
  • At least one semiconductor light emitting device chip 110 includes a plurality of electrodes 111 .
  • the plurality of pads 121 are formed to be spaced apart from at least one semiconductor light emitting device chip 110 by a predetermined distance on a plane.
  • the semiconductor light emitting device 100 is directly electrically connected to the outside through the pad 121 .
  • the plurality of pads 121 are not provided under at least one semiconductor light emitting device chip 110 . That is, a predetermined distance is formed between the plurality of pads 121 and at least one semiconductor light emitting device chip 110 .
  • a predetermined distance is formed between the plurality of pads 121 and at least one semiconductor light emitting device chip 110 .
  • the size of the pad 121 can be increased, and the interval between the pads 121 is increased to increase the SMT (Surface Mounting Technology: Surface). Mounted Technology), problems such as short circuits and poor attachment were solved.
  • elements constituting the semiconductor light emitting device 100 elements occupying a certain area, such as the pad 121 and the semiconductor light emitting device chip 110, are provided apart from each other, and when applied to a transparent display, the semiconductor light emitting device 100. can be made inconspicuous. Furthermore, light can be emitted through the gap between the pad 121 and the semiconductor light emitting device chip 110 , so that six-sided light emission is possible.
  • the plurality of pads 121 respectively correspond to the plurality of electrodes 111 .
  • the electrical connection 123 is provided between the plurality of pads 121 and the plurality of electrodes 111 .
  • the electrical connection 123 electrically connects the plurality of pads 121 and the plurality of electrodes 111 .
  • the electrical connection 123 may be formed on the same plane as the pad 121 .
  • the electrical connection 123 is formed as a single line in FIG. 6( a ).
  • the electrical connection 123 is formed with a single line, if the electrical connection 123 is cut, there may be a problem that the semiconductor light emitting device chip 110 cannot be driven, and a solution thereof will be described with reference to FIG. 7 .
  • the encapsulant 150 covers at least one semiconductor light emitting device chip 110 .
  • the light-transmitting encapsulant 150 , the semiconductor light emitting device chip 110 , and the pad 121 are formed to be spaced apart from each other by a predetermined distance, so that the present disclosure may be a semiconductor light emitting device capable of emitting light on six sides.
  • a plurality of pads 121 and electrical connections 123 may protrude from the encapsulant 150 . A case in which the plurality of pads 121 and the electrical connection 123 are formed in the encapsulant 150 will be described with reference to FIG. 7 .
  • the size of the pad 121 is greater than the size of the semiconductor light emitting device chip 110 , and a predetermined distance between the pad 121 and the semiconductor light emitting device chip 110 is greater than the size of the semiconductor light emitting device chip 110 .
  • the size of one semiconductor light emitting device chip 110 is a mini or micro semiconductor light emitting device chip with a maximum side size of 300 ⁇ m or less, and the size of one pad 121 has a maximum side size of 100 ⁇ m or more, and one The distance between the pad 121 and one semiconductor light emitting device chip 110 is 150 ⁇ m or more, and the size of the semiconductor light emitting device 100 is 300 ⁇ m or more.
  • FIG. 7 is a diagram illustrating another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 7(a) is a plan view of the semiconductor light emitting device 100
  • FIG. 7(b) is a cross-sectional view of the semiconductor light emitting device 100 of FIG. 7(a).
  • the electrical connection 123 forms a plurality of paths between the plurality of pads 121 and the plurality of electrodes 111 , respectively. Since the plurality of pads 121 and the plurality of electrodes 111 are electrically connected through a plurality of paths, even if one path is disconnected, the remaining paths between the plurality of pads 121 and the plurality of electrodes 111 are electrically connected to each other. is connected to Accordingly, when there is only one line as shown in FIG. 6( a ), the semiconductor light emitting device does not operate when one line is disconnected, but even if one line is disconnected, between the plurality of pads 121 and the plurality of electrodes 111 . Any one of the plurality of paths of the electrical connection 123 may be electrically connected to the . In addition, since the electrical connections 123 are spread thinly and widely without being dense, the back side of the semiconductor light emitting device 100 is more clearly visible.
  • the encapsulant 150 covers the electrical connection 123 , and at least a portion of the electrical connection 123 may be exposed.
  • the encapsulant 150 may cover the plurality of pads 121 and at least a portion of the pads may be exposed.
  • the Zener diode 130 is provided to prevent a reverse voltage applied to at least one semiconductor light emitting device chip 110 .
  • the Zener diode 130 is connected in parallel with the semiconductor light emitting device chip 110 , and when a reverse voltage is applied to the semiconductor light emitting device chip 110 , a current flows through the Zener diode 130 to the semiconductor light emitting device chip 110 . to protect
  • the Zener diode 130 has a plurality of Zener electrodes 131 , and one of the plurality of Zener electrodes 131 is in contact with a corresponding one of the plurality of pads 121 , and the plurality of Zener electrodes 131 .
  • the other Zener electrode 131 is electrically connected to at least one corresponding semiconductor light emitting device chip 110 in antiparallel.
  • one of the plurality of Zener electrodes 131 may be connected to one of the plurality of electrodes 121 of the semiconductor light emitting device chip 110 and may be connected to one of the plurality of pads 121 , It may be connected to the electrical connection 123 .
  • the Zener diode 130 will be described in detail with reference to FIG. 14 .
  • FIG. 8 is a diagram illustrating still other examples of a semiconductor light emitting device according to the present disclosure.
  • 8A is an example in which a plurality of paths are formed between the plurality of pads 121 and the plurality of electrodes 111 for the electrical connection 123 .
  • the electrical connection 123 is formed in a net shape.
  • the pattern of the electrical connection 123 is an example of a hexagonal shape formed in a honeycomb shape. This is an example in which the pattern is formed in a certain size. In the net type, the back side of the semiconductor light emitting device 100 is more visible.
  • FIG. 9 is a diagram illustrating still other examples of a semiconductor light emitting device according to the present disclosure.
  • FIG. 9A is a diagram illustrating an example of a semiconductor light emitting device 100 including a plurality of semiconductor light emitting device chips 110 according to the present disclosure.
  • At least one semiconductor light emitting device chip 110 includes a first semiconductor light emitting device chip 110 including a first electrode 111-1 and a second electrode 111-2, a third electrode 111-3, and The second semiconductor light emitting device chip 110 including the fourth electrode 111-4 and the third semiconductor light emitting device chip 110 including the fifth electrode 111-5 and the sixth electrode 111-6 may include.
  • the first electrode 111-1 and the second electrode 111-2 of one semiconductor light emitting device chip 110 have different polarities.
  • the first electrode 111-1 of the first semiconductor light emitting device chip 110 may be a - electrode
  • the second electrode 111-2 may be a + electrode.
  • the third electrode 111-3 of the second semiconductor light emitting device chip 110 may be a - electrode
  • the fourth electrode 111-4 may be a + electrode.
  • the fifth electrode 111 - 5 of the third semiconductor light emitting device chip 110 may be a - electrode
  • the sixth electrode 111 - 6 may be a + electrode.
  • the plurality of pads 121 includes a first pad 121-1, a second pad 121-2, a third pad 121-3, and a fourth pad 121-4.
  • the first pad 121-1 is electrically connected to the first electrode 111-1, the third electrode 111-3, and the fifth electrode 111-5.
  • the second pad 121 - 2 is electrically connected to the second electrode 111 - 2 .
  • the third pad 121-3 is connected to the fourth electrode 111-4.
  • the fourth pad 121-4 is connected to the sixth electrode 111-6.
  • the first pad 121-1, the second pad 121-2, the third pad 121-3, and the fourth pad 121-4 may have different polarities.
  • the first semiconductor light emitting device chip 110 the second semiconductor light emitting device chip 110 and the fourth pad 121-4 have the same polarity.
  • the third semiconductor light emitting device chip 110 is formed separately to control ON/OFF, respectively.
  • the electrical connection 123 includes a first electrical connection 123-1, a second electrical connection 123-2, a third electrical connection 123-3, and a fourth electrical connection 123-4.
  • the first electrical connection 123-1 electrically connects the first pad 121-1 and the first electrode 111-1, the third electrode 111-3, and the fifth electrode 111-5. do.
  • the second electrical connection 123 - 2 electrically connects the second pad 121 - 2 and the second electrode 111 - 2 .
  • the third electrical connection 123-3 electrically connects the third pad 121-3 and the fourth electrode 111-4.
  • the fourth electrical connection 123-4 electrically connects the fourth pad 121-4 and the sixth electrode 111-6.
  • the plurality of semiconductor light emitting device chips 110 may be turned on/off in various combinations to emit white light or various colors.
  • the plurality of semiconductor light emitting device chips 110 are gathered in the center and provided in the semiconductor light emitting device 100, one semiconductor light emitting device chip 110; 110-1, 110-2, 110-3 and one pad 121; 121-1, 121 -2,121-3), a certain distance may be formed.
  • the plurality of semiconductor light emitting device chips 110 Since the plurality of semiconductor light emitting device chips 110 have to mix colors well to form one pixel, the plurality of semiconductor light emitting device chips 110 cannot but be provided in the center of the semiconductor light emitting device 100 . If the plurality of pads 121 are provided under the plurality of semiconductor light emitting device chips 110 and the plurality of pads 121 are subjected to the SMT process, there may be a problem that a plurality of nearby pads 121 may be short-circuited. . Therefore, in the present disclosure, which is characterized in that the electrical connection 123 is made between the plurality of pads 121 and the semiconductor light emitting device chip 110 , a plurality of mini or micro semiconductor light emitting device chips 110 are placed in the center as shown in FIG. 9 . It is more effective when grouped together.
  • 9B is a diagram illustrating another example of the semiconductor light emitting device 100 including a plurality of semiconductor light emitting device chips 110 according to the present disclosure.
  • the electrical connection 123 formed of a single line described in FIG. 9( a ) may be formed in a net shape in order to solve the broken problem.
  • the electrical connection 123 is formed to be thinner, and the total area where the electrical connection 123 is formed is formed to be wide.
  • a plurality of paths are formed between the plurality of pads 121 and the plurality of electrodes 111 , so that even if a part of the thin electrical connection 123 is disconnected, the probability that a connected path exists is high. rises Accordingly, the probability that electricity does not pass through the semiconductor light emitting device chip 110 is reduced.
  • the electrical connection 123 may be formed to have a predetermined pattern.
  • the electrical connection 123 may be formed in a net shape.
  • the size of the pattern of the electrical connection 123 in contact with the plurality of pads 121 or the plurality of electrodes 111 is smaller than the size of the pattern not in contact with the plurality of pads 121 or the plurality of electrodes 111 . .
  • the detailed reason will be described with reference to FIG. 10 .
  • the first electrical connection 123-1 to the fourth electrical connection 123-4 are formed in a net shape.
  • the net shape is formed by connecting a plurality of patterns.
  • the pattern may be formed in a figure, and examples of the pattern will be described with reference to FIG. 11 .
  • the first electrical connection 123-1 to the fourth electrical connection 123-4 are formed in a net shape when the semiconductor light emitting device 100 is used in a transparent display, the electrical connection 123 of FIG. ), so that the back side of the semiconductor light emitting device 100 of FIG. 9(b) can be seen better than the back side of the semiconductor light emitting device 100 of FIG. 9(a).
  • FIG. 10 is a view for explaining in detail A of FIG. 9(b).
  • a third electrical connection 123-3 is positioned between the third pad 121-3 and the fourth electrode 111-4.
  • the size of the pattern (a) in contact with the third pad 121-3 and the fourth electrode 111-4 among the third electrical connections 123-3 decreases. This is because more paths can be formed when the size of the pattern a contacting the third pad 121-3 and the fourth electrode 111-4 is reduced. Since the area of the third electrical connection 123-3 that can contact the third pad 121-3 and the fourth electrode 111-4 is limited, in order to form more paths, the third pad 121- 3) and the size of the pattern (a) in contact with the third electrode 111-3 may be smaller than that of the pattern (b) not in contact.
  • the probability that the third electrical connection 123-3 between the first pad 121-1 and the third electrode 111-3 is disconnected can be reduced, and it is possible to reduce the probability that the third electrical connection 123-3 is disconnected.
  • a plurality of paths may be formed in the connection 121 .
  • FIG. 11 is a diagram illustrating examples of patterns according to the present disclosure.
  • the pattern may be formed in various shapes. 11(a)(b), it may be formed in various squares, as in FIG. 11(c), in a hexagonal shape as in FIG. 11(d), and as in a triangle as in FIG. 11(e).
  • the shape of the pattern is not limited to the illustrated drawings.
  • FIG. 12 is a diagram illustrating an example of a method of manufacturing a semiconductor light emitting device according to the present disclosure.
  • a substrate 140 is prepared as shown in FIG. 12A .
  • the semiconductor light emitting device chip 110 is temporarily fixed to the substrate 140 thereafter, and may be, for example, a silicon tape or the like.
  • the substrate 140 is not electrically connected to the semiconductor light emitting device chip 110 .
  • At least one semiconductor light emitting device chip 110 is provided on the substrate 140 as shown in FIG. 12B .
  • a Zener diode 130 (refer to FIG. 7 ) may be provided on the substrate 140 .
  • the Zener diode 130 may be provided to correspond to the at least one semiconductor light emitting device chip 110 , and the Zener diode 130 may be provided to be separated from the at least one semiconductor light emitting device chip 110 by a predetermined distance.
  • the encapsulant 150 is provided on the substrate 140 and at least one semiconductor light emitting device chip 110 as shown in FIG. 12C .
  • the semiconductor light emitting device chip 110 may be fixed by covering the encapsulant 150 on the substrate 140 .
  • the substrate 140 is removed as shown in FIG. 12( d ). Since it is a configuration for temporarily fixing the semiconductor light emitting device chip 110 , it can be removed.
  • An electrical connection 123 connecting them is formed.
  • the silver protrudes from the encapsulant 150 . Since the plurality of pads 121 and the electrical connection 123 are formed on one surface of the encapsulant 150 by a method such as deposition, the plurality of pads 121 and the electrical connection 123 are provided on the same plane.
  • FIG. 13 is a diagram illustrating another example of a method of manufacturing a semiconductor light emitting device according to the present disclosure.
  • a substrate 140 is prepared as shown in FIG. 13A .
  • the semiconductor light emitting device chip 110 is temporarily fixed to the substrate 140 thereafter, and may be, for example, a silicon tape or the like.
  • the substrate 140 is not electrically connected to the semiconductor light emitting device chip 110 .
  • At least one semiconductor light emitting device chip 110 is provided on the substrate 140 as shown in FIG. 13C .
  • the semiconductor light emitting device chip 110 may be positioned so as to be in contact with the electrical connection 123 .
  • at least one semiconductor light emitting device chip 110 and corresponding Zener diode 130 may be provided on the plurality of pads 121 .
  • the encapsulant 150 is provided on the substrate 140 and at least one semiconductor light emitting device chip 110 as shown in FIG. 13D .
  • the substrate 140 is removed as shown in FIG. 13(e). Since the encapsulant 150 is covered after the plurality of pads 121 and the electrical connection 123 are formed, the plurality of pads 121 and the electrical connection 123 are provided in the encapsulant 150 , and the substrate 140 . When removing , only one surface of the plurality of pads 121 and the electrical connection 123 that has been in contact with the substrate 140 is exposed.
  • the plurality of pads 121 and the electrical connection 123 are preferably provided in the encapsulant 150 . Because, as shown in FIG. 12( e ), when the plurality of pads 121 and the electrical connection 123 protrude out of the encapsulant 150 , the adhesive force between the encapsulant 150 and the plurality of pads 121 and the electrical connection 123 . This is because they are so weak that they can be separated from each other.
  • FIG. 14 is a view for explaining a Zener diode according to the present disclosure.
  • 14A is a diagram illustrating an example in which a Zener diode is mounted in a conventional semiconductor light emitting device.
  • a hole (H) is provided in the PCB substrate (240), and an electrical connection is formed along the hole (H) while forming the pad (221) provided under the PCB substrate (240), to the upper surface of the PCB substrate (240)
  • An electrical connection is formed so as to protrude.
  • the pad electrode 223 is formed on the upper surface of the PCB substrate 240 so as to be connected to the pad 221 , and the pad electrode 223 is also formed to protrude by the protruding electrical connection. Therefore, when the Zener electrode 131 of the Zener diode 130 is attached to the pad electrode 223 , a gap is created, and the Zener diode 130 is easily detached. Therefore, although not shown, the Zener diode 130 is provided at a portion other than the pad electrode 223 to avoid the hole H, and the Zener diode 130 is provided at a position that does not overlap the pad 221 .
  • FIG. 14(b) is a view showing a cross section BB′ of FIG. 7 .
  • One of the Zener electrodes 131 of the Zener diode 130 is in contact with one pad 121 . This is a possible structure in the present disclosure because the pad 121 is formed flat without the hole H (FIG. 14(a)) and the pad electrode 223 (FIG. 14(a)).
  • the pad 121 and the Zener diode 130 are configured to increase the optical loss, and the pad 121 is formed to be flat so that the Zener diode 130 can be positioned within the pad 121 on a planar view. It is formed so that the area of the zener diode 130 overlaps with the area of the zener diode 130, so that light loss can be reduced. In addition, when applied to a transparent display, since many portions of the pad 121 and the Zener diode 130 overlap, the transparency of the semiconductor light emitting device 100 can be increased.
  • 15 is a diagram illustrating another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 15A is a bottom view illustrating a lower surface of the semiconductor light emitting device 100 , and is an example in which one semiconductor light emitting device chip 110 is provided in the semiconductor light emitting device 100 .
  • Fig. 15(b) is a view showing a cross section AA' of Fig. 15(a).
  • the semiconductor light emitting device 100 may include an insulating layer 160 that covers the electrical connection 123 and exposes the plurality of pads 121 .
  • the risk of short circuit during soldering may be reduced by covering the electrical connection 123 with the insulating layer 160 .
  • the insulating layer 160 may be formed using a method such as silk screen printing after FIGS. 12(e) and 13(e).
  • the height h of the insulating layer 160 is preferably formed to be 10 ⁇ m or less. Since the insulating layer 160 is formed so that the plurality of pads 121 are exposed after FIG. 12E or 13E , the plurality of pads 121 may be formed lower than the insulating layer 160 . When electrically connected to the outside by soldering, the height h of the insulating layer 160 is preferably as thin as 10 ⁇ m or less in order for the solder material to contact the plurality of pads 121 well. Alternatively, after the formation of the insulating layer 160 , the heights of the plurality of pads 121 may be raised to the same as the dotted line 122 by plating or the like to be equal to or higher than the height h of the insulating layer 160 .
  • the insulating layer 160 may be formed of at least one of a transparent material or an opaque material.
  • the semiconductor light emitting device 100 may emit light on six sides.
  • the insulating layer 160 is formed of an opaque material, the semiconductor light emitting device 100 may emit light on five sides.
  • the insulating layer 160 may be formed of an opaque material.
  • the semiconductor light emitting device when the size of the semiconductor light emitting device is 500umX500um or less, the semiconductor light emitting device is not easily recognized even if the insulating layer is opaque, but as in the present disclosure, the gap between the pad and the semiconductor light emitting device chip is widened to increase the size of the semiconductor light emitting device 100 .
  • the semiconductor light emitting device 100 may be easily recognized when is larger than before (eg, a semiconductor light emitting device having a size of 1500 umX1500 um). In order to solve this problem, only the portion 170 indicated by the dotted line in FIG. 15(a) of the insulating layer 160 under the semiconductor light emitting device chip 110 is formed of an opaque material, and the remaining portion is formed of a transparent material.
  • the light emitted from the semiconductor light emitting device chip 110 is prevented from going down the semiconductor light emitting device 100 and the remaining portion is transparent, so that even when the size of the semiconductor light emitting device is increased according to the present disclosure, the light from the semiconductor light emitting device is moved downward. It can be applied to transparent displays where light does not need to go out.
  • the size of the portion 170 indicated by the dotted line is preferably 300 ⁇ m or less.
  • FIG. 15( c ) is a bottom view illustrating a lower surface of the semiconductor light emitting device 100 , and is an example in which the semiconductor light emitting device 100 is provided with a plurality of semiconductor light emitting device chips 110 .
  • Fig. 15(d) is a view showing a cross section BB' of Fig. 15(c).
  • FIGS. 15(a) and 15(b) may be applied to FIGS. 15(c) and 15(d).
  • 16 to 18 are diagrams illustrating another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 16 is a plan view of the semiconductor light emitting device 200
  • FIG. 17 is a cross-sectional view taken along line AA′ of FIG. 16
  • FIG. 18 is a rear view of the semiconductor light emitting device 200 .
  • the semiconductor light emitting device 200 includes a substrate 210 , a semiconductor light emitting device chip 220 , a pad 230 , an electrical connection 240 , and an encapsulant 250 .
  • the substrate 210 includes one or more holes 213 penetrating the upper portion 211 of the substrate 210 and the lower portion 212 of the substrate 210 , and is formed rigidly.
  • the substrate 210 is advantageous as the difference between the electrical connection 240 and the thermal strain coefficient is small. This is because, when the difference between the thermal strain coefficient of the substrate 210 and the electrical connection 240 is large, the design must be designed in consideration of the tolerance. Accordingly, the substrate 210 is preferably made of glass having a small difference between the electrical connection 240 and the thermal strain coefficient.
  • the semiconductor light emitting device chip 220 is provided on the substrate 210 and includes an electrode 221 .
  • the semiconductor light emitting device chip 220 may include a first electrode 221-1 and a second electrode 221-2.
  • the pad 230 includes an upper pad 232 provided on an upper portion 211 of the substrate 210 , a lower pad 233 provided on a lower portion 212 of the substrate 210 , and an upper pad 232 and lower pad 233 .
  • the pad 230 may include a through connection 231 provided between.
  • the pad 230 is formed to be separated from the electrode 221 of the semiconductor light emitting device chip 220 by a predetermined distance L on a plane.
  • the pad 230 is connected from the upper part 211 to the lower part 212 through one or more holes 213 of the substrate 210 .
  • the pad 230 is electrically connected to the outside.
  • the upper pad 232 may be omitted.
  • an electrical connection 240 may be connected to the upper portion of the hole 213 .
  • the electrical connection 240 may be provided between the pad 230 and the electrode 221 of the at least one semiconductor light emitting device chip 220 .
  • the electrical connection 240 electrically connects the pad 230 and the electrode 221 .
  • the electrical connection 240 may be formed of a light-transmitting material, and may be, for example, indium tin oxide (ITO). ITO functions as a solder resist so that solder does not stick without using a separate solder resist.
  • ITO indium tin oxide
  • the encapsulant 250 covers at least one semiconductor light emitting device chip 220 , the electrical connection 240 , and the upper pad 232 , and the encapsulant 250 includes at least one semiconductor light emitting device chip 220 , and an electrical connection. 240 and the upper pad 232 may be protected.
  • the semiconductor light emitting device 200 before FIG. 15 has a problem in that the size of the semiconductor light emitting device 200 is changed due to the shrinkage of the encapsulant 250 because there is no hard part. As the size of the semiconductor light emitting device 200 changes, there is a problem in that a short occurs or does not work properly because it is electrically connected to another place as the distance between electrodes is changed. In order to solve this problem, the size of the semiconductor light emitting device 200 is not changed by providing the substrate 210 that is not affected by the shrinkage of the encapsulant 250 .
  • the hole 213 may be simply formed in the substrate 210 through wet etching. Through this, the process of forming the hole 213 in the substrate 210 may be simplified, and cost may be reduced in that an expensive laser device is not used.
  • 19 to 20 are views showing another example of a method of manufacturing a semiconductor light emitting device according to the present disclosure.
  • a substrate 210 as shown in FIG. 19(a) is prepared.
  • a hole 213 is formed in the prepared substrate 210 as shown in FIG. 19( b ).
  • the hole 213 is formed to pass through the upper portion 211 and the lower portion 212 of the substrate 210 .
  • a through connection 231 may be formed in the hole 213 .
  • the method of forming the hole 213 is not shown, in brief, in a positive case, a portion where the hole 213 is to be formed is exposed, and the exposed portion is etched (etched) by an etchant. Then, the hole 213 is filled with a conductive material to form the through connection 231 , and an imbalance in the surface of the substrate 210 and foreign substances (a conductive material) on the surface of the substrate 210 may be removed.
  • a pad 230 is formed on the substrate 210 as shown in FIG. 19(c) .
  • the pad 230 may be formed on the upper portion 211 and the lower portion 212 of the substrate 210 , and the pad 230 of the lower portion 212 is electrically connected to the outside.
  • a through connection 231 is formed in the hole 213 electrically connecting the pad 230 of the upper part 211 and the lower part 212 .
  • a through connection 231 is formed between the pad 230 of the upper part 211 and the lower part 212 .
  • an electrical connection 240 electrically connected to the pad 230 is formed.
  • the electrical connection 240 is electrically connected to the semiconductor light emitting device chip 220 .
  • solder s is deposited on the electrical connection 230 as shown in FIG. 20( a ).
  • the solder (s) may be a SnCuNi alloy (SAC; one example).
  • the semiconductor light emitting device chip 220 is positioned so that the electrode 221 of the semiconductor light emitting device chip 220 is placed on the solder s as shown in FIG. 20(b) .
  • the solder (s) is melted in this step or melted in a step before this step to bond the electrode 221 and the electrical connection 230 of the semiconductor light emitting device chip 220 .
  • the encapsulant 250 is covered on the semiconductor light emitting device chip 220 as shown in FIG. 20( c ).
  • the hole 213 is formed in the substrate 210 by a positive process in which a portion receiving light is etched. no need to do
  • 21 is a diagram illustrating another example of a semiconductor light emitting device according to the present disclosure.
  • the semiconductor light emitting device 200 includes a plurality of semiconductor light emitting device chips 220 .
  • the plurality of semiconductor light emitting device chips 220 includes a first semiconductor light emitting device chip 220-1, a second semiconductor light emitting device chip 220-2, and a third semiconductor light emitting device chip 220-3.
  • the first semiconductor light emitting device chip 220-1 includes a first electrode 221-1 and a second electrode 221-2
  • the second semiconductor light emitting device chip 220-2 includes a third electrode 221 -3) and a fourth electrode 221-4
  • the third semiconductor light emitting device chip 220-3 may include a fifth electrode 221-5 and a sixth electrode 221-6. .
  • the electrical connection 240 includes a first electrical connection 240-1, a second electrical connection 240-2, a third electrical connection 240-3, and a fourth electrical connection 240-4.
  • the first electrical connection 240-1 is provided between the first electrode 221-1, the third electrode 221-3, and the fifth electrode 221-5 and the first upper pad 232-1.
  • the first electrode 221-1, the third electrode 221-3, and the fifth electrode 221-5 are electrically connected between the first upper pad 232-1.
  • the second electrical connection 240 - 2 is provided between the second electrode 221 - 2 and the second upper pad 232 - 2 , and the second electrode 221 - 2 and the second upper pad 232 - 2 .
  • the third electrical connection 240 - 3 is provided between the fourth electrode 221-4 and the third upper pad 232 - 3 , and the fourth electrode 221-4 and the third upper pad 232 - 3 .
  • the fourth electrical connection 240 - 4 is provided between the sixth electrode 221 - 6 and the fourth upper pad 232 - 4 , and the sixth electrode 221 - 6 and the fourth upper pad 232 - 4 . ) are electrically connected between
  • FIG. 22 is a diagram illustrating another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 22 (a) is a view showing a cross section AA′ of the semiconductor light emitting device 200 of FIG. 25 (b), and FIG. 22 (b) is a cross section BB′ of the semiconductor light emitting device 200 of FIG. 25 (b). the drawing shown.
  • the semiconductor light emitting device 200 includes a substrate 210 , at least one semiconductor light emitting device chip 220 ( FIG. 25 ), a pad 230 , a through connection 231 , a driving device 260 , a connection layer 290 , and a first It includes a first encapsulant 251 and a second encapsulant 252 .
  • the substrate 210 includes an upper portion 211 and a lower portion 212 , and a groove 215 is formed in the lower portion 212 of the substrate 210 .
  • the substrate 210 is rigidly formed, and the substrate 210 includes a plurality of second holes 217 and a plurality of first holes 219 penetrating the substrate 210 .
  • the plurality of second holes 217 are formed outside the groove 215 , and the plurality of first holes 219 are formed above the groove 215 .
  • the substrate 210 may be formed of glass, and is preferably formed of photosensitive glass. When the substrate 210 is formed of photosensitive glass, it may be easier to form the plurality of second holes 217 and the plurality of first holes 219 in the substrate 210 . Accordingly, there is an advantage in that the cost and the process are simplified.
  • the problem with the substrate 210 formed of glass is described in FIG. 18 , and there is a problem similar to that of FIG. 18 .
  • the number of second holes 217 and the number of first holes 219 may include six second holes 217 and nine first holes 219 .
  • the number of the second holes 217 and the number of the first holes 219 may vary depending on the driving element 260 .
  • a through connection 231 is provided inside the first hole 219 and the second hole 217 .
  • the through connection 231 is formed of an electrically conductive material.
  • At least one semiconductor light emitting device chip 220 emits light, is provided on the substrate 210 , and includes a plurality of electrodes 221 . At least one semiconductor light emitting device chip 220 may be provided in plurality. For example, the plurality of semiconductor light emitting device chips 220 may emit RED, GREEN, or BLUE light.
  • the pad 230 is provided on the lower portion 212 of the substrate 210 , contacts the outside (eg, a PCB, a submount, etc.), and is electrically connected to the outside.
  • the electrode 221 and the pad 230 of the semiconductor light emitting device chip 220 are formed apart from each other by a predetermined distance on a plane. Light may pass between the plurality of electrodes 221 and the pad 230 .
  • the pad 230 around the driving element 260 among the pads 230 may be formed to contact the driving element 260 , and the pad 230 in which heat generated from the driving element 260 is made of metal.
  • the heat dissipation effect of the driving element 260 can be enhanced by transmitting the heat to the outside through the .
  • the pad 230 and the driving element 260 are insulated and not electrically.
  • the electrical connection 240 is formed on the upper portion 211 of the substrate 210 , and is formed between the plurality of second holes 217 and the plurality of first holes 219 .
  • the electrical connection 240 may be formed of a light-transmitting material that allows light to pass therethrough.
  • the electrical connection 240 may be ITO.
  • the electrical connection 240 may be formed of a metal mesh, and the electrical connection 240 formed of the metal mesh may increase the transparency of the semiconductor light emitting device 200 .
  • the electrical connection 240 electrically connects the through connection 231 of the first hole 219 and the through connection 231 of the second hole 217 .
  • the through connection 231 includes a first through connection 231-1 and a second through connection 231-2.
  • the first through connection 231-1 is covered by the electrical connection 240
  • the second through connection 231 - 2 is not covered by the electrical connection 240 . Thereafter, it is denoted by the first through connection 231-1 covered by the electrical connection 240 .
  • the through connection 231 that is not covered by the electrical connection 240 is hereinafter referred to as a second through connection 231 - 2 .
  • the driving device 260 is provided in the groove 215 and is electrically connected to the pad 230 and the semiconductor light emitting device chip 220 .
  • the driving device 260 may control ON/OFF, brightness, etc. of the semiconductor light emitting device chip 220 .
  • connection layer 290 includes an electrical connection 240 , an insulating layer 270 , and a metal layer 280 ( FIG. 4B ).
  • the electrical connection 240 is provided on the upper portion 211 of the substrate 210 to electrically connect the pad 230 , the driving device 260 , and the semiconductor light emitting device chip 220 .
  • the insulating layer 270 exposes the first hole 219 not connected to the electrical connection 240 , and covers the electrical connection 240 to expose a portion of the electrical connection 240 .
  • the insulating layer 270 may be formed of a material that is transparent and does not conduct electricity. Therefore, the insulating layer 270 is preferably a material capable of a pattern process is used, for example, the insulating layer 270 may be formed by depositing an epoxy-based PR or SiO 2 .
  • the metal layer 280 is formed between the exposed electrical connection 241 and the electrode 221 of the semiconductor light emitting device chip 220 and between the exposed first hole 219 and the electrode 221 of the semiconductor light emitting device chip 220 . is formed
  • the metal layer 280 may include a first metal part 281 , a second metal part 282 , a third metal part 283 , and a fourth metal part 284 .
  • FIG. 22 only the first metal part 281, the second metal part 282, and the fourth metal part 284, which are some of them, are shown, which will be described in detail with reference to FIG. 24(b).
  • the first encapsulant 251 is provided on the upper portion 211 of the substrate 210 and may cover the semiconductor light emitting device chip 220 .
  • the second encapsulant 252 is provided in the groove 215 and may cover the driving element 260 positioned in the groove 215 .
  • the driving element 260 may directly contact the pad 230 , and the second encapsulant 252 may surround the driving element 260 to expose the lower portion 261 of the driving element 260 .
  • the first encapsulant 251 and the second encapsulant 252 may be formed of the same material.
  • the first encapsulant 251 and the second encapsulant 252 may be polymer-based, such as epoxy or silicone.
  • the semiconductor light emitting device chip 220 has a first hole 219 exposed by the insulating layer 270 and an electrical connection ( 241) and may be electrically connected to each other.
  • 22( b ) shows the fourth metal part 284 electrically connected to the exposed electrical connection 241 , and shows the first metal layer 281 electrically connected to the exposed through-connection 232 . This will be described in detail in FIG. 24 .
  • 23 to 25 are diagrams illustrating another example of a method of manufacturing a semiconductor light emitting device according to the present disclosure.
  • the substrate 210 having the groove 215 formed in the lower portion 212 ( FIG. 22 ) of the substrate 210 is prepared.
  • the substrate 210 is formed inside the plurality of second holes 217 penetrating the upper portion 211 (FIG. 22) and the lower portion 212 of the substrate 210 and the grooves 215 in a plan view to provide the substrate 210 with the substrate 210. and a plurality of first holes 219 passing therethrough.
  • Through-connections 231 are formed in the plurality of first holes 219 and the plurality of second holes 217 .
  • the through connection 231 is formed of a conductive material.
  • the groove 215 may be formed after the through connection 231 is formed.
  • connection 231 of the plurality of first holes 219 (FIG. 23A) formed in the upper portion 211 of the substrate 210 and the plurality of second holes 217 (FIG. 23(a)) )) through connection 231 is electrically connected to an electrical connection 240 .
  • Some of the through connections 231 are not covered by the electrical connections 240 , which are the second through connections 231 .
  • An insulating layer 270 is formed on the electrical connection 240 as shown in FIG. 24A .
  • the insulating layer 270 is formed except for the first hole 219 not connected by the electrical connection 240 .
  • the insulating layer 270 is formed except for a part of one electrical connection 240 . That is, the through connection 231 provided in the first hole 219 is exposed, and the exposed second through connection 231 - 2 is electrically connected to the semiconductor light emitting device chip 220 .
  • Electrical connection 240 includes an exposed electrical connection 241 whose insulating layer 270 is not covered.
  • a metal layer 280 is formed as shown in FIG. 24(b).
  • the metal layer 280 is in contact with the plurality of electrodes 221 ( FIG. 25 ) of the plurality of semiconductor light emitting device chips 220 ( FIG. 25 ).
  • the metal layer 280 may be formed to be wider than the plurality of electrodes 221 of the semiconductor light emitting device chip 220 , but since the metal layer 280 absorbs light, it is preferable to have a minimum width.
  • the metal layer 280 may be formed in such a size that one electrode 221 can contact each of the plurality of first holes 219 (FIG. 24A).
  • the exposed electrical connection 241 (FIG. 24(a)) and the electrically formed metal layer 280 may be formed to have a size that allows the plurality of semiconductor light emitting device chips 220 to contact each other.
  • the metal layer 280 may include a first metal part 281 , a second metal part 282 , a third metal part 283 , and a fourth metal part 284 .
  • a plurality of semiconductor light emitting device chips 220 are in contact with each other on the metal layer 280 .
  • the plurality of semiconductor light emitting device chips 220 includes a first semiconductor light emitting device chip 220-1, a second semiconductor light emitting device chip 220-2, and a third semiconductor light emitting device chip 220-3.
  • the first semiconductor light emitting device chip 220-1 includes a first electrode 221-1 and a second electrode 221-2
  • the second semiconductor light emitting device chip 220-2 includes a third electrode 221 -3) and a fourth electrode 221-4
  • the third semiconductor light emitting device chip 220-3 includes a fifth electrode 221-5 and a sixth electrode 221-6.
  • the first metal part 281 (FIG. 24) to the third metal part 283 (FIG. 24) are in contact with the exposed through connection 232, and the fourth metal part 284 (FIG. 24) is connected to the electrical connection 241 and can be contacted
  • the first metal part 281 is electrically connected to the first electrode 221-1 of the first semiconductor light emitting device chip 220-1.
  • the second metal part 282 is electrically connected to the third electrode 221-3 of the second semiconductor light emitting device chip 220 - 2 .
  • the third metal part 283 is electrically connected to the fifth electrode 221 - 5 of the third semiconductor light emitting device chip 220 - 3 .
  • the fourth metal part 284 includes the second electrode 221-2 of the first semiconductor light emitting device chip 220-1 and the fourth electrode 221-4 of the second semiconductor light emitting device chip 220-2. ) and the sixth electrode 221-6 of the third semiconductor light emitting device chip 220-3.
  • a first encapsulant 251 is provided to cover the semiconductor light emitting device chip 220 , the metal layer 280 and the insulating layer 270 ( FIG. 24A ) as shown in FIG. 25B .
  • a second encapsulant 252 may be provided on the lower portion 212 ( FIG. 22 ) of the substrate 210 ( FIG. 22 ) at the same time.
  • the second encapsulant 252 may be provided after the driving element 260 ( FIG. 23 ) is provided in the groove 215 ( FIG. 22 ) of the substrate 210 in FIG. 23A .
  • a semiconductor light emitting device comprising: a rigid substrate having at least one hole penetrating an upper portion and a lower portion thereof; a semiconductor light emitting device chip provided on the substrate and including an electrode; a pad formed at a predetermined distance away from the electrode on a plane and electrically connected to the outside through a hole in the substrate; an electrical connection electrically connected to the electrode of the semiconductor light emitting device chip and connecting the pad and the electrode; and an encapsulant covering at least one semiconductor light emitting device chip.
  • a semiconductor light emitting device comprising: a rigid substrate having one or more holes penetrating the upper part and the lower part; A first semiconductor light emitting device chip including a first electrode and a second electrode, a second semiconductor light emitting device chip including a third electrode and a fourth electrode, and a third semiconductor light emitting device chip including a fifth electrode and a sixth electrode ; The first electrode, the third electrode, and the first pad electrically connected to the fifth electrode, the second pad electrically connected to the second electrode, the third pad connected to the fourth electrode, and the sixth electrode connected to the sixth electrode 4 pads; A first electrical connection electrically connecting the first pad and the first electrode, the third electrode and the fifth electrode, a second electrical connection electrically connecting the second pad and the second electrode, and the third pad and the fourth electrode a third electrical connection electrically connecting the electrodes and a fourth electrical connection electrically connecting the fourth pad and the sixth electrode; and an encapsulant covering the first semiconductor light emitting device chip, the second semiconductor light emitting device chip, and the third semiconductor light emitting device, wherein
  • a semiconductor light emitting device comprising: a rigid substrate having a plurality of second holes penetrating an upper portion and a lower portion and a groove formed therein, the substrate including a plurality of first holes formed inside the grooves in a plan view; at least one semiconductor light emitting device chip provided on the substrate and including a plurality of electrodes; a pad formed to be spaced apart from a plurality of electrodes on a plane by a predetermined distance and electrically connected to the outside; a through connection formed in the plurality of first holes and the plurality of second holes, the through connection including the first through connection and the second through connection; a driving device provided in the groove and electrically connected to the pad and the semiconductor light emitting device chip; and a connection layer provided on the substrate to electrically connect the pad, the driving device, and the semiconductor light emitting device chip, the connection layer comprising: provided on the substrate, the first through connection of the plurality of first holes and the plurality of first through connections an electrical connection electrically connecting between the first through-connections of the two holes
  • an upper portion and a lower portion are electrically connected through a hole formed in a substrate.
  • the electrode and the pad are connected by an electrical connection.

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Abstract

본 개시는 반도체 발광소자(SEMICONDUCTOR LIGHT EMITTING DEVICE)에 있어서, 상부와 하부를 관통하는 하나 이상의 홀이 형성된 딱딱한 기판; 기판에 구비되며, 전극을 포함하는 적어도 하나 이상의 반도체 발광소자 칩; 평면상에서 전극과 일정거리 떨어져 형성되며, 기판의 홀을 통해 외부와 전기적으로 연결되는 패드; 적어도 하나 이상의 반도체 발광소자 칩의 전극과 전기적으로 연결되며, 패드와 전극 사이를 연결하는 전기적 연결; 그리고, 적어도 하나 이상의 반도체 발광소자 칩을 덮는 봉지재;를 포함하는 반도체 발광소자에 관한 것이다.

Description

반도체 발광소자
본 개시(Disclosure)는 전체적으로 반도체 발광소자(SEMICONDUCTOR LIGHT EMITTING DEVICE)에 관한 것으로, 특히 신뢰성이 높은 반도체 발광소자에 관한 것이다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art). 또한 본 명세서에서 상측/하측, 위/아래 등과 같은 방향 표시는 도면을 기준으로 한다.
도 1은 종래의 반도체 발광소자 칩의 일 예를 나타내는 도면이다.
반도체 발광소자 칩은 성장기판(10; 예: 사파이어 기판), 성장기판(10) 위에, 버퍼층(20), 제1 도전성을 가지는 제1 반도체층(30; 예: n형 GaN층), 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40; 예; INGaN/(In)GaN MQWs), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50; 예: p형 GaN층)이 순차로 증착되어 있으며, 그 위에 전류 확산을 위한 투광성 전도막(60)과, 패드로 역할하는 전극(70)이 형성되어 있고, 식각되어 노출된 제1 반도체층(30) 위에 패드로 역할하는 전극(80: 예: Cr/Ni/Au 적층 금속 패드)이 형성되어 있다. 도 1과 같은 형태의 반도체 발광소자를 특히 레터럴 칩(Lateral Chip)이라고 한다. 여기서, 성장기판(10) 측이 외부와 전기적으로 연결될 때 장착면이 된다. 본 명세서에서 반도체 발광소자 칩 또는 반도체 발광소자가 전기적으로 연결되는 외부는 PCB(Printed Circuit Board), 서브마운트, TFT(Thin Film Transistor) 등을 의미한다.
도 2는 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자 칩의 다른 예를 나타내는 도면이다. 설명의 편의를 위해 도면기호를 변경하였다.
반도체 발광소자 칩은 성장기판(10), 성장기판(10) 위에, 제1 도전성을 가지는 제1 반도체층(30), 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50)이 순차로 증착되어 있으며, 그 위에 성장기판(10) 측으로 빛을 반사시키기 위한 3층으로 된 전극막(90, 91, 92)이 형성되어 있다. 제1 전극막(90)은 Ag 반사막, 제2 전극막(91)은 Ni 확산 방지막, 제3 전극막(92)은 Au 본딩층일 수 있다. 식각되어 노출된 제1 반도체층(30) 위에 패드로 기능하는 전극(80)이 형성되어 있다. 여기서, 전극막(92) 측이 외부와 전기적으로 연결될 때 장착면이 된다. 도 2와 같은 형태의 반도체 발광소자 칩을 특히 플립 칩(Flip Chip)이라고 한다. 도 2에 도시된 플립 칩의 경우 제1 반도체층(30) 위에 형성된 전극(80)이 제2 반도체층 위에 형성된 전극막(90, 91, 92)보다 낮은 높이에 있지만, 동일한 높이에 형성될 수 있도록 할 수도 있다. 여기서 높이의 기준은 성장기판(10)으로부터의 높이일 수 있다.
도 3은 미국 등록특허공보 제8,008,683호에 제시된 반도체 발광소자 칩의 또 다른 예를 나타내는 도면이다. 설명의 편의를 위해 도면기호를 변경하였다.
반도체 발광소자 칩은 제1 도전성을 가지는 제1 반도체층(30), 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50)이 순차로 형성되어 있으며, 성장 기판이 제거된 측에 형성된 상부 전극(31), 제2 반도체층(50)에 전류를 공급하는 한편 반도체층(30, 40, 50)을 지지하는 지지 기판(51), 그리고 지지 기판(51)에 형성된 하부 전극(52)을 포함한다. 상부 전극(31)은 와이어 본딩을 이용하여 외부와 전기적으로 연결된다. 하부 전극(52)측이 외부와 전기적으로 연결될 때 장착면으로 기능한다. 도 3과 같이 전극(31, 52)이 활성층(40)의 위 및 아래에 1개씩 있는 구조의 반도체 발광소자 칩을 수직 칩(Vertical Chip)이라 한다.
도 4는 종래의 반도체 발광소자의 일 예를 나타내는 도면이다.
반도체 발광소자(100)는 패드로 기능하는 리드 프레임(110, 120), 몰드(130), 그리고 캐비티(140) 내에 수직형 반도체 발광소자 칩(150; Vertical Type Light Emitting Chip)이 구비되어 있고, 캐비티(140)는 파장 변환재(160)를 함유하는 봉지제(170)로 채워져 있다. 수직형 반도체 발광소자 칩(150)의 하면이 리드 프레임(110)에 전기적으로 직접 연결되고, 상면이 와이어(180)에 의해 리드 프레임(120)에 전기적으로 연결되어 있다. 수직형 반도체 발광소자 칩(150)에서 나온 광의 일부가 파장 변환재(160)를 여기 시켜 다른 색의 광을 만들어 두 개의 서로 다른 광이 혼합되어 백색광을 만들 수 있다. 예를 들어 반도체 발광소자 칩(150)은 청색광을 만들고 파장 변환재(160)에 여기 되어 만들어진 광은 황색광이며, 청색광과 황색광이 혼합되어 백색광을 만들 수 있다. 도 4는 도 3에 도시된 수직형 반도체 발광소자 칩(150)을 사용한 반도체 발광소자를 보여주고 있지만, 도 1 및 도 2에 도시된 반도체 발광소자 칩을 사용하여 도 4와 같은 형태의 반도체 발광소자를 제조할 수도 있다.
도 5는 일본 공개특허공보 제1995-288341호에 제시된 LED 디스플레이의 예를 나타내는 도면이다. 설명의 편의를 위해 도면기호를 변경하였다.
도 5는 LED 디스플레이에서 한 개의 픽셀(pixel) 구조(190)를 나타내는 평면도이다. 픽셀의 구조(190)는 PCB 위에 형성된 전도체층(191)에 반도체 발광소자 칩(194, 195, 196)이 전기적으로 연결되어 있다. 청색을 발광하는 반도체 발광소자 칩(194)은 래터럴 칩으로 와이어 본딩을 통해 전도체층(191)과 전기적으로 연결되고 전도체층(191) 위에 절연성 접착제(193)로 접착되어 있다. 녹색과 적색을 발광하는 반도체 발광소자 칩(195, 196)은 수직 칩으로서 도전성 접착제(197) 및 와이어 본딩을 통해 전도체층(191)과 전기적으로 연결되어 있다. 그리고 인접한 다른 픽셀과 구분하기 위해서 커버부품(192)으로 둘러싸여 있다. 도면에는 도시하지 않았지만 반도체 발광소자 칩(194, 195, 196)을 보호하기 위해서 밀봉재가 반도체 발광소자 칩(194, 195, 196)을 덮고 있다.
소형화 및 경량화 추세에 따라서 반도체 발광소자의 크기는 점점 소형화되었다. 그런데 최대 변의 크기가 300um 이하의 크기를 갖는 미니 또는 마이크로 반도체 발광소자 칩을 사용한 반도체 발광소자는 패드의 크기 및 패드 사이의 간격이 작아지면서 쇼트 및 부착불량 등 SMT 공정에서 문제가 발생하였다.
이에 본 개시는 미니 또는 마이크로 반도체 발광소자 칩을 사용한 반도체 발광소자에서 SMT 공정에서의 문제점을 해결하고 더 나아가 투명 디스플레이에 적합한 반도체 발광소자를 제공하고자 한다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 측면에 의하면(According to one aspect of the present disclosure), 반도체 발광소자에 있어서, 상부와 하부를 관통하는 하나 이상의 홀이 형성된 딱딱한 기판; 기판에 구비되며, 전극을 포함하는 적어도 하나 이상의 반도체 발광소자 칩; 평면상에서 전극과 일정거리 떨어져 형성되며, 기판의 홀을 통해 외부와 전기적으로 연결되는 패드; 적어도 하나 이상의 반도체 발광소자 칩의 전극과 전기적으로 연결되며, 패드와 전극 사이를 연결하는 전기적 연결; 그리고, 적어도 하나 이상의 반도체 발광소자 칩을 덮는 봉지재;를 포함하는 반도체 발광소자가 제공된다.
본 개시에 따른 또 다른 측면에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 상부와 하부를 관통하는 복수의 제2 홀 및 하부에 홈이 형성된 딱딱한 기판;으로서, 평면상에서 홈의 내측에 형성되는 복수의 제1 홀을 포함하는 기판; 기판에 구비되며, 복수의 전극을 포함하는 적어도 하나 이상의 반도체 발광소자 칩; 평면상에서 복수의 전극과 일정거리 떨어져 형성되며, 외부와 전기적으로 연결되는 패드; 복수의 제1 홀 및 복수의 제2 홀에 형성되는 관통 연결; 홈에 구비되며, 패드 및 반도체 발광소자 칩과 전기적으로 연결되는 구동소자; 그리고, 기판 위에 구비되어, 패드, 구동소자 및 반도체 발광소자 칩을 전기적으로 연결하는 연결층;을 포함하며, 연결층은: 기판 위에 구비되며, 복수의 제1 홀과 복수의 제2 홀 사이를 전기적으로 연결하는 전기적 연결;그리고, 전기적 연결과 연결되지 않은 제1 홀이 노출되며, 전기적 연결의 일부를 노출하도록 전기적 연결을 덮는 절연층;을 포함하며, 반도체 발광소자 칩은 절연층에 의해 노출된 제1 홀 및 절연층에 의해 노출된 전기적 연결과 각각 전기적으로 연결되는 반도체 발광소자가 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 종래의 반도체 발광소자 칩의 일 예를 나타내는 도면,
도 2는 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자 칩의 다른 예를 나타내는 도면,
도 3은 미국 등록특허공보 제8,008,683호에 제시된 반도체 발광소자 칩의 또 다른 예를 나타내는 도면,
도 4는 종래의 반도체 발광소자의 일 예를 나타내는 도면,
도 5는 일본 공개특허공보 제1995-288341호에 제시된 LED 디스플레이의 예를 나타내는 도면,
도 6은 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면,
도 7은 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면,
도 8은 본 개시에 따른 반도체 발광소자의 또 다른 예들을 나타내는 도면,
도 9는 본 개시에 따른 반도체 발광소자의 또 다른 예들을 나타내는 도면,
도 10은 도 9(b)의 A를 자세하게 설명하는 도면,
도 11은 본 개시에 따른 패턴의 예들을 나타내는 도면,
도 12는 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 13은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 다른 예를 나타내는 도면,
도 14는 본 개시에 따른 제너다이오드를 설명하는 도면,
도 15는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 16 내지 도 18은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타낸 도면,
도 19 내지 도 20은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 21은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 22는 본개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 23 내지 도 25는 본 개시에 따른 반도체 발광소자를 제조하는 방법의 또 다른 예를 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 6은 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면이다.
도 6(a)는 반도체 발광소자(100)의 평면도이며, 도 6(b)는 도 6(a)의 AA' 단면을 나타낸다.
반도체 발광소자(100)는 적어도 하나 이상의 반도체 발광소자 칩(110), 복수의 패드(121), 전기적 연결(123) 및 봉지재(150)를 포함한다.
적어도 하나 이상의 반도체 발광소자 칩(110)은 복수의 전극(111)을 포함한다.
복수의 패드(121)는 평면상에서 적어도 하나 이상의 반도체 발광소자 칩(110)과 일정거리 떨어져 형성된다. 반도체 발광소자(100)는 패드(121)를 통해 직접 외부와 전기적으로 연결된다.
복수의 패드(121)는 적어도 하나 이상의 반도체 발광소자 칩(110) 아래에 구비되지 않는다. 즉, 복수의 패드(121)와 적어도 하나 이상의 반도체 발광소자 칩(110) 사이에 일정거리가 형성된다. 복수의 패드(121)와 적어도 하나 이상의 반도체 발광소자 칩(110) 사이에 일정거리를 형성하여 패드(121)의 크기를 키울 수 있고 패드(121) 사이의 간격을 넓혀 SMT(표면실장기술: Surface Mounted Technology) 공정에서 쇼트 및 부착불량 등의 문제를 해결하였다. 또한 반도체 발광소자(100)를 구성하는 소자 중 패드(121) 및 반도체 발광소자 칩(110)과 같이 일정한 면적을 차지하는 소자가 밀집되지 않고 떨어져 구비되어 투명 디스플레이에 적용하는 경우 반도체 발광소자(100)가 눈에 잘 띄지 않게 할 수 있다. 더 나아가, 패드(121)와 반도체 발광소자 칩(110) 사이의 간격을 통해 빛이 나갈 수 있어 6면 발광이 가능하다. 이때, 복수의 패드(121)는 복수의 전극(111)과 각각 대응된다.
전기적 연결(123)은 복수의 패드(121)와 복수의 전극(111) 사이에 구비된다. 전기적 연결(123)은 복수의 패드(121)와 복수의 전극(111) 사이를 전기적으로 연결한다. 특히 전기적 연결(123)은 패드(121)와 동일한 평면에 형성될 수 있다.
전기적 연결(123)은 도 6(a)에서는 하나의 선으로 형성된다. 전기적 연결(123)이 하나의 선으로 형성되는 경우 전기적 연결(123)이 끊어지면 반도체 발광소자 칩(110)을 구동시킬 수 없는 문제점이 생길 수 있으며 이의 해결방안은 도 7에서 설명한다.
봉지재(150)는 적어도 하나 이상의 반도체 발광소자 칩(110)을 덮는다. 투광성의 봉지재(150)와 반도체 발광소자 칩(110)과 패드(121)가 일정 간격 떨어져 형성되어 본 개시는 6면 발광이 가능한 반도체 발광소자가 될 수 있다. 복수의 패드(121) 및 전기적 연결(123)이 봉지재(150)로부터 돌출될 수 있다. 복수의 패드(121) 및 전기적 연결(123)이 봉지재(150) 내에 형성되는 경우는 도 7에서 설명한다.
패드(121)의 크기는 반도체 발광소자 칩(110)의 크기보다 크고 패드(121)와 반도체 발광소자 칩(110) 사이의 일정 거리는 반도체 발광소자 칩(110)의 크기보다 큰 것이 바람직하다. 예를 들면, 하나의 반도체 발광소자 칩(110)의 크기는 최대 변의 크기가 300um이하의 미니 또는 마이크로 반도체 발광소자 칩이며, 하나의 패드(121)의 크기는 최대 변의 크기가 100um 이상이며, 하나의 패드(121)와 하나의 반도체 발광소자 칩(110) 사이의 거리는 최대 변의 크기가 150um 이상이며, 반도체 발광소자(100)의 크기는 최대 변의 크기가 300um 이상이다.
도 7은 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면이다.
도 7(a)는 반도체 발광소자(100)의 평면도를 나타낸 도면이며, 도 7(b)는 도 7(a)의 반도체 발광소자(100)의 단면을 나타낸 도면이다.
전기적 연결(123)은 복수의 패드(121)와 복수의 전극(111) 사이에 각각 복수의 경로를 형성한다. 복수의 경로를 통해서 복수의 패드(121)와 복수의 전극(111) 사이가 전기적으로 연결되기 때문에 하나의 경로가 단절되더라도 나머지 경로로 복수의 패드(121)와 복수의 전극(111) 사이는 전기적으로 연결된다. 따라서, 도 6(a)와 같이 하나의 선만 있는 경우에는 하나의 선이 단선되면 반도체 발광소자가 작동이 되지 않지만, 하나의 선이 단선되더라도 복수의 패드(121)와 복수의 전극(111) 사이에 전기적 연결(123)의 복수의 경로 중 하나라도 전기적으로 연결될 수 있다. 또한, 전기적 연결(123)이 밀집되지 않고 얇고 넓게 퍼지게 되므로 반도체 발광소자(100)의 뒷면이 더 잘 보이게 된다.
봉지재(150)가 전기적 연결(123)을 덮고 있으며 전기적 연결(123)의 적어도 일부분이 노출될 수 있다. 봉지재(150)가 복수의 패드(121)를 덮고 적어도 패드의 일부분이 노출될 수 있다.
제너다이오드(130)는 적어도 하나 이상의 반도체 발광소자 칩(110)에 걸리는 역전압을 방지하기 위해 구비된다. 제너다이오드(130)는 반도체 발광소자 칩(110)과 병렬 연결되며, 반도체 발광소자 칩(110)에 역전압이 걸렸을 때, 제너다이오드(130)로 전류가 흐르도록하여 반도체 발광소자 칩(110)을 보호한다.
그리고, 제너다이오드(130)는 복수의 제너전극(131)을 가지며, 복수의 제너전극(131) 중 하나는 복수의 패드(121) 중 대응되는 하나의 패드(121) 위에 접촉되고, 복수의 제너전극(131) 중 다른 제너전극(131)은 대응되는 적어도 하나 이상의 반도체 발광소자 칩(110)과 역병렬로 연결되도록 전기적으로 연결된다. 이때, 복수의 제너전극(131) 중 하나의 제너전극(131)은 반도체 발광소자 칩(110)의 복수의 전극(121) 중 하나와 연결될 수 있고 복수의 패드(121) 중 하나에 연결되거나, 전기적 연결(123)에 연결될 수 있다. 제너다이오드(130)는 도 14에서 자세히 설명하도록 한다.
도 8은 본 개시에 따른 반도체 발광소자의 또 다른 예들을 나타내는 도면이다.
도 8(a)는 전기적 연결(123)이 복수의 패드(121)와 복수의 전극(111) 사이에 복수의 경로가 형성된 일 예이다.
도 8(b)는 전기적 연결(123)이 네트형으로 형성된 일 예이다. 전기적 연결(123)의 패턴은 육각형으로서 벌집모양으로 형성된 일 예이다. 패턴이 일정한 크기로 형성된 예이다. 네트형은 반도체 발광소자(100)의 뒷면이 더 잘 보이게 된다.
도 9는 본 개시에 따른 반도체 발광소자의 또 다른 예들을 나타내는 도면이다.
도 9(a)는 본 개시에 따른 복수의 반도체 발광소자 칩(110)을 포함하는 반도체 발광소자(100)의 일 예를 나타내는 도면이다.
적어도 하나 이상의 반도체 발광소자 칩(110)은 제1 전극(111-1)과 제2 전극(111-2)을 포함하는 제1 반도체 발광소자 칩(110), 제3 전극(111-3)과 제4 전극(111-4)을 포함하는 제2 반도체 발광소자 칩(110) 및 제5 전극(111-5)과 제6 전극(111-6)을 포함하는 제3 반도체 발광소자 칩(110)을 포함할 수 있다. 하나의 반도체 발광소자 칩(110)의 제1 전극(111-1)과 제2 전극(111-2)은 서로 다른 극성을 가진다. 예를 들면, 제1 반도체 발광소자 칩(110)의 제1 전극(111-1)은 -전극이고, 제2 전극(111-2)은 +전극일 수 있다. 제2 반도체 발광소자 칩(110)의 제3 전극(111-3)은 -전극이고, 제4 전극(111-4)은 +전극일 수 있다. 제3 반도체 발광소자 칩(110)의 제5 전극(111-5)은 -전극이고, 제6 전극(111-6)은 +전극일 수 있다.
복수의 패드(121)는 제1 패드(121-1), 제2 패드(121-2), 제3 패드(121-3) 및 제4 패드(121-4)를 포함한다. 제1 패드(121-1)는 제1 전극(111-1), 제3 전극(111-3), 및 제5 전극(111-5)과 전기적으로 연결된다. 제2 패드(121-2)는 제2 전극(111-2)과 전기적으로 연결된다. 제3 패드(121-3)는 제4 전극(111-4)과 연결된다. 제4 패드(121-4)는 제6 전극(111-6)과 연결된다. 제1 패드(121-1)와 제2 패드(121-2), 제3 패드(121-3), 제4 패드(121-4)는 극성이 서로 다르게 형성될 수 있다. 제2 패드(121-2), 제3 패드(121-3) 및 제4 패드(121-4)는 극성이 같지만 제1 반도체 발광소자 칩(110), 제2 반도체 발광소자 칩(110) 및 제3 반도체 발광소자 칩(110)의 ON/OFF를 각각 제어하기 위해 분리되어 형성된다.
전기적 연결(123)은 제1 전기적 연결(123-1), 제2 전기적 연결(123-2), 제3 전기적 연결(123-3) 및 제4 전기적 연결(123-4)을 포함한다. 제1 전기적 연결(123-1)은 제1 패드(121-1)와 제1 전극(111-1), 제3 전극(111-3) 및 제5 전극(111-5) 사이를 전기적으로 연결한다. 제2 전기적 연결(123-2)은 제2 패드(121-2)와 제2 전극(111-2) 사이를 전기적으로 연결한다. 제3 전기적 연결(123-3)은 제3 패드(121-3)와 제4 전극(111-4) 사이를 전기적으로 연결한다. 제4 전기적 연결(123-4)은 제4 패드(121-4)와 제6 전극(111-6) 사이를 전기적으로 연결한다.
복수의 반도체 발광소자 칩(110)은 백색광을 내거나 여러 가지 색을 내기 위해서 여러 가지 조합으로 ON/OFF 될 수 있다. 복수의 반도체 발광소자 칩(110)은 가운데에 모여서 반도체 발광소자(100)에 구비되며, 하나의 반도체 발광소자 칩(110;110-1,110-2,110-3)과 하나의 패드(121;121-1,121-2,121-3) 사이에는 일정거리가 형성될 수 있다.
복수의 반도체 발광소자 칩(110)은 색이 잘 섞여서 하나의 화소를 구성해야 하기 때문에 복수의 반도체 발광소자 칩(110)이 반도체 발광소자(100)의 중앙에 구비될 수 밖에 없다. 복수의 반도체 발광소자 칩(110) 아래에 복수의 패드(121)가 구비되고, 복수의 패드(121)가 SMT 공정에 들어가게 되면 가까운 복수의 패드(121)가 쇼트 될 수 있는 문제가 생길 수 있다. 따라서 복수의 패드(121)와 반도체 발광소자 칩(110) 사이에 전기적 연결(123)을 하는 것을 특징으로 하는 본 개시는 도 9와 같이 복수의 미니 또는 마이크로 반도체 발광소자 칩(110)을 중앙에 모아서 배치하는 경우 더 효과적이다.
도 9(b)는 본 개시에 따른 복수의 반도체 발광소자 칩(110)을 포함하는 반도체 발광소자(100)의 다른 예를 나타내는 도면이다.
도 9(a)에서 설명한 하나의 선으로 형성된 전기적 연결(123)은 끊어지는 문제점을 해결하기 위해서 네트형으로 형성할 수 있다. 전기적 연결(123)은 더 얇게 형성되고 전기적 연결(123)이 형성되는 총 면적은 넓게 형성된다. 도 7에서 설명한 바와 같이 전기적 연결(123)은 복수의 패드(121)와 복수의 전극(111) 사이에 복수의 경로가 형성되어 얇은 전기적 연결(123)의 일부가 단선되더라도 연결된 경로가 존재할 확률이 높아진다. 따라서 반도체 발광소자 칩(110)에 전기가 통하지 않을 확률이 낮아진다.
전기적 연결(123)은 일정한 패턴을 가지도록 형성될 수 있다. 전기적 연결(123)은 네트형으로 형성될 수 있다. 복수의 패드(121) 또는 복수의 전극(111)에 접촉되는 전기적 연결(123)의 패턴의 크기가 복수의 패드(121) 또는 복수의 전극(111)에 접촉되지 않는 패턴의 크기보다 작게 형성된다. 자세한 이유는 도 10에서 설명한다.
제1 전기적 연결(123-1) 내지 제4 전기적 연결(123-4)은 네트형으로 형성된다. 네트형은 패턴이 복수 개 연결되어 형성된다. 패턴은 도형으로 형성될 수 있으며, 패턴의 예들은 도 11에서 설명한다. 제1 전기적 연결(123-1) 내지 제4 전기적 연결(123-4)을 네트형으로 형성하는 것은 투명 디스플레이에서 반도체 발광소자(100)가 사용되는 경우, 도 9(a)의 전기적 연결(123)보다 얇은 선으로 넓게 퍼져 있으므로, 도 9(a)의 반도체 발광소자(100) 뒷면 보다 도 9(b)의 반도체 발광소자(100)의 뒷면이 더 잘 보일 수 있다.
도 10은 도 9(b)의 A를 자세하게 설명하는 도면이다.
제3 패드(121-3)와 제4 전극(111-4) 사이에는 제3 전기적 연결(123-3)이 위치한다. 제3 전기적 연결(123-3) 중 제3 패드(121-3)와 제4 전극(111-4)에 접촉하는 패턴(a)의 크기는 작아진다. 왜냐하면 제3 패드(121-3)와 제4 전극(111-4)에 접촉하는 패턴(a)의 크기가 작아져야 더 많은 경로가 형성될 수 있기 때문이다. 제3 패드(121-3)와 제4 전극(111-4)에 닿을 수 있는 제3 전기적 연결(123-3)의 면적은 한정되어 있기 때문에 더 많은 경로를 형성하기 위해 제3 패드(121-3)와 제3 전극(111-3)에 접촉하는 패턴(a)의 크기를 접촉하지 않는 패턴 (b)보다 작게 형성할 수 있다. 따라서 제1 패드(121-1)와 제3 전극(111-3) 사이의 제3 전기적 연결(123-3)이 단선되는 확률을 낮출 수 있고, 하나의 크기를 가지는 패턴으로 형성하는 것보다 전기적 연결(121)에 복수의 경로가 형성될 수 있게 된다.
도 11은 본 개시에 따른 패턴의 예들을 나타내는 도면이다.
패턴은 다양한 도형으로 형성될 수 있다. 도 11(a)(b)와 같이 다양한 사각형, 도 11(c)와 같이 육각형 도 11(d)와 같이 원형 및 도 11(e)와 같이 삼각형으로 형성될 수 있다. 패턴의 모양은 도시된 도면으로 한정되지 않는다.
도 12는 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면이다.
적어도 하나 이상의 반도체 발광소자 칩(110)을 포함하는 반도체 발광소자(100)를 제조하는 방법에 있어서, 먼저, 도 12(a)와 같이 기판(140)을 준비한다. 기판(140)은 이후에 반도체 발광소자 칩(110)이 임시로 고정되며, 예를 들면, 실리콘 테이프 등일 수 있다. 기판(140)은 반도체 발광소자 칩(110)과 전기적으로 연결되지 않는다.
이후, 도 12(b)와 같이 기판(140) 위에 적어도 하나 이상의 반도체 발광소자 칩(110)을 구비한다. 이때, 도시하지는 않았지만 제너다이오드(130;도 7 참조)가 기판(140) 위에 구비될 수 있다. 제너다이오드(130)는 적어도 하나 이상의 반도체 발광소자 칩(110)과 대응되도록 구비되며, 적어도 하나 이상의 반도체 발광소자 칩(110)으로부터 일정거리 떨어지도록 제너다이오드(130)를 구비할 수 있다.
이후, 도 12(c)와 같이 기판(140)과 적어도 하나 이상의 반도체 발광소자 칩(110) 위에 봉지재(150)를 구비한다. 기판(140) 위에 봉지재(150)를 덮어서 반도체 발광소자 칩(110)이 고정되도록 할 수 있다.
이후, 도 12(d)과 같이 기판(140)을 제거한다. 임시로 반도체 발광소자 칩(110)을 고정하기 위한 구성이므로 이를 제거할 수 있다.
이후, 도 12(e)와 같이 봉지재(150)에 반도체 발광소자 칩(110)과 일정거리 떨어진 복수의 패드(121) 및 복수의 패드(121)와 적어도 하나 이상의 반도체 발광소자 칩(110) 사이를 연결하는 전기적 연결(123)을 형성한다. 봉지재(150)가 형성된 후 반도체 발광소자 칩(110)과 봉지재(150) 아래에 복수의 패드(121) 및 전기적 연결(123)이 형성되므로 복수의 패드(121) 및 전기적 연결(123)은 봉지재(150)로부터 돌출된다. 봉지재(150)의 일면에 증착 등과 같은 방법으로 복수의 패드(121) 및 전기적 연결(123)을 형성하기 때문에 복수의 패드(121) 및 전기적 연결(123)은 동일 평면상에 구비된다.
도 13은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 다른 예를 나타내는 도면이다.
적어도 하나 이상의 반도체 발광소자 칩(110)을 포함하는 반도체 발광소자(100)를 제조하는 방법에 있어서, 먼저, 도 13(a)와 같이 기판(140)을 준비한다. 기판(140)은 이후에 반도체 발광소자 칩(110)이 임시로 고정되며, 예를 들면, 실리콘 테이프 등일 수 있다. 기판(140)은 반도체 발광소자 칩(110)과 전기적으로 연결되지 않는다.
이후, 도 13(b)와 같이 기판(140)에 적어도 하나 이상의 반도체 발광소자 칩(110)과 일정거리 떨어진 복수의 패드(121) 및 복수의 패드(121)와 적어도 하나 이상의 반도체 발광소자 칩(110) 사이를 연결하는 전기적 연결(123)을 형성한다. 기판(140)의 일면에 증착 등과 같은 방법으로 복수의 패드(121) 및 전기적 연결(123)을 형성하기 때문에 복수의 패드(121) 및 전기적 연결(123)은 동일 평면상에 구비된다.
이후, 도 13(c)와 같이 기판(140)에 적어도 하나 이상의 반도체 발광소자 칩(110)을 구비한다. 반도체 발광소자 칩(110)은 전기적 연결(123)에 접촉할 수 있도록 위치할 수 있다. 이때, 도시하지는 않았지만 복수의 패드(121) 위에 적어도 하나 이상의 반도체 발광소자 칩(110)과 대응되는 제너다이오드(130)를 구비할 수 있다.
이후, 도 13(d)와 같이 기판(140)과 적어도 하나 이상의 반도체 발광소자 칩(110) 위에 봉지재(150)를 구비한다.
이후, 도 13(e)와 같이 기판(140)을 제거한다. 복수의 패드(121) 및 전기적 연결(123)을 형성한 후 봉지재(150)을 덮기 때문에 복수의 패드(121) 및 전기적 연결(123)은 봉지재(150) 내에 구비되고, 기판(140)을 제거하는 경우 복수의 패드(121) 및 전기적 연결(123)은 기판(140)과 접촉되어 있던 일 면만 노출된다.
복수의 패드(121) 및 전기적 연결(123)은 봉지재(150) 내에 구비되는 것이 바람직하다. 왜냐하면 도 12(e)와 같이 복수의 패드(121) 및 전기적 연결(123)이 봉지재(150) 밖으로 돌출되는 경우 봉지재(150)와 복수의 패드(121) 및 전기적 연결(123)의 접착력이 약해서 서로 분리될 수 있기 때문이다.
도 14는 본 개시에 따른 제너다이오드를 설명하는 도면이다.
도 14(a)는 종래의 반도체 발광소자에서 제너다이오드가 실장되는 일 예를 나타내는 도면이다.
PCB 기판(240)에는 홀(H)이 구비되고, PCB 기판(240) 아래에 구비된 패드(221)를 형성하면서 전기적 연결이 홀(H)을 따라 형성되고, PCB 기판(240)의 윗면으로 돌출되도록 전기적 연결이 형성된다. 패드(221)와 연결되도록 PCB 기판(240)의 윗면에 패드전극(223)을 형성하는데, 돌출된 전기적 연결에 의해서 패드전극(223)도 돌출되어 형성된다. 따라서 제너다이오드(130)의 제너전극(131)을 패드전극(223)에 부착하면 틈이 생겨서 제너다이오드(130)가 떨어지기 쉬운 문제점이 있었다. 따라서 도시하지는 않았지만 제너다이오드(130)는 홀(H)을 피해서 패드전극(223) 이외의 부분에 구비되며, 제너다이오드(130)는 패드(221)와도 중복되지 않는 위치에 구비되었다.
도 14(b)는 도 7의 BB' 단면을 나타내는 도면이다.
하나의 패드(121)에 제너다이오드(130)의 제너전극(131) 중 하나가 접촉되어 있다. 이는 본 개시는 홀(H;도 14(a)) 및 패드전극(223; 도 14(a)) 없이 패드(121)가 평탄하게 형성되기 때문에 가능한 구조이다.
패드(121)와 제너다이오드(130)는 광손실을 높일 수 있는 구성이며, 패드(121)가 평탄하게 형성되어 평면상에서 패드(121) 내에 제너다이오드(130)가 위치할 수 있어서 패드(121)의 면적과 제너다이오드(130)의 면적이 겹치도록 형성되어 광손실을 줄일 수 있다. 또한, 투명 디스플레이에 적용하는 경우에는 패드(121)와 제너다이오드(130)가 많은 부분이 겹치게 되므로 반도체 발광소자(100)의 투명도를 높일 수 있다.
도 15는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면이다.
도 15(a)는 반도체 발광소자(100)의 하면을 나타내는 저면도이며, 반도체 발광소자(100)에 하나의 반도체 발광소자 칩(110)이 구비된 예이다. 도 15(b)는 도 15(a)의 AA' 단면을 나타내는 도면이다.
반도체 발광소자(100)는 전기적 연결(123)을 덮고 복수의 패드(121)를 노출시키는 절연층(160)을 포함할 수 있다. 절연층(160)으로 전기적 연결(123)을 덮어 솔더링시 쇼트의 위험성을 줄일 수 있다. 전기적 연결(123)과 패드(121)가 봉지재(150) 내부에 구비되는 예를 나타내었지만 전기적 연결(123)과 패드(121)가 봉지재(150)로부터 돌출되는 예에도 적용할 수 있다. 절연층(160)은 도 12(e) 및 도 13(e) 이후에 실크 스크린 인쇄 등의 방법을 이용하여 형성할 수 있다.
절연층(160)의 높이(h)는 10um이하로 형성되는 것이 바람직하다. 절연층(160)은 도 12(e) 또는 도 13(e) 이후에 복수의 패드(121)가 노출되도록 형성하기 때문에 복수의 패드(121)가 절연층(160) 보다 낮게 형성될 수 있다. 솔더링에 의해 외부와 전기적으로 연결될 때, 솔더물질이 복수의 패드(121)와 잘 접촉하기 위해 절연층(160)의 높이(h)는 10um 이하로 얇은 것이 바람직하다. 또는 절연층(160)의 형성 이후에 도금 등의 방법으로 복수의 패드(121)의 높이를 점선(122)과 같이 높여 절연층(160)의 높이(h)와 같거나 높게 형성할 수 있다.
절연층(160)은 투명한 재질 또는 불투명한 재질 중 적어도 하나 이상으로 형성될 수 있다. 절연층(160)이 투명한 재질로 형성되는 경우에는 반도체 발광소자(100)는 6면 발광할 수 있다. 반면에, 절연층(160)이 불투명한 재질로 형성되는 경우에는 반도체 발광소자(100)는 5면 발광할 수 있다. 투명 디스플레이에 적용되는 경우 뒷면으로 빛이 나가지 않도록 해야 하는 경우도 있다. 따라서 절연층(160)을 불투명한 재질로 형성할 수 있다. 그러나 예를 들어 반도체 발광소자의 크기가 500umX500um 이하인 경우 절연층이 불투명해도 반도체 발광소자가 잘 시인되지 않지만 본 개시와 같이 패드와 반도체 발광소자 칩 사이의 간격을 넗혀서 반도체 발광소자(100)의 크기가 기존보다 큰 경우(예 : 1500umX1500um 크기의 반도체 발광소자)에 반도체 발광소자(100)가 잘 시인될 수 있다. 이와 같은 문제점을 해결하기 위해서 반도체 발광소자 칩(110) 아래의 절연층(160) 중 도 15(a)의 점선으로 표시된 부분(170)만 불투명한 재질로 형성되고 나머지 부분은 투명한 재질로 형성될 수 있다. 이 경우에 반도체 발광소자 칩(110)에서 나온 빛이 반도체 발광소자(100)의 아래로 나가는 것을 막고 나머지 부분은 투명하여 본 개시에 의해 반도체 발광소자의 크기가 커진 경우에도 반도체 발광소자의 아래로 빛이 나가지 않는 것이 필요한 투명 디스플레이에 적용할 수 있다. 이때, 점선으로 표시된 부분(170)의 크기는 300um 이하인 것이 바람직하다.
도 15(c)는 반도체 발광소자(100)의 하면을 나타내는 저면도이며, 반도체 발광소자(100)에 복수의 반도체 발광소자 칩(110)이 구비된 예이다. 도 15(d)는 도 15(c)의 BB' 단면을 나타내는 도면이다.
도 15(a) 및 도 15(b)에서 설명한 것들이 도 15(c)와 도 15(d)에 적용될 수 있다.
도 16 내지 도 18은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타낸 도면이다.
도 16은 반도체 발광소자(200)의 평면도를 나타내고, 도 17은 도 16의 AA'단면도를 나타내고, 도 18은 반도체 발광소자(200)의 배면도를 나타낸다.
반도체 발광소자(200)는 기판(210), 반도체 발광소자 칩(220), 패드(230), 전기적 연결(240) 및 봉지재(250)를 포함한다.
기판(210)은 기판(210)의 상부(211)와 기판(210)의 하부(212)를 관통하는 하나 이상의 홀(213)을 포함하고, 딱딱하게 형성된다. 기판(210)은 전기적 연결(240)과 열변형 계수의 차이가 적을수록 유리하다. 기판(210)과 전기적 연결(240)이 열변형 계수의 차이가 크면 이에 대한 공차를 고려해서 설계해야 하기 때문이다. 따라서, 기판(210)은 전기적 연결(240)과 열변형 계수의 차이가 적은 유리인 것이 바람직하다.
반도체 발광소자 칩(220)은 기판(210)에 구비되며, 전극(221)을 포함한다. 예를 들면, 반도체 발광소자 칩(220)은 제1 전극(221-1)과 제2 전극(221-2)을 포함할 수 있다.
패드(230)는 기판(210)의 상부(211)에 구비된 상부 패드(232), 기판(210) 하부(212)에 구비된 하부 패드(233) 및 상부 패드(232)와 하부 패드(233) 사이에 구비되는 관통 연결(231)을 포함할 수 있다. 패드(230)는 평면상에서 반도체 발광소자 칩(220)의 전극(221)과 일정거리(L) 떨어져 형성된다. 패드(230)는 기판(210)의 하나 이상의 홀(213)을 통해 상부(211)에서 하부(212)까지 연결된다. 패드(230)는 외부와 전기적으로 연결된다. 물론, 상부 패드(232)는 생략가능하다. 상부 패드(232) 대신 전기적 연결(240)이 홀(213)의 상부까지 연결될 수 있다.
전기적 연결(240)은 패드(230)와 적어도 하나 이상의 반도체 발광소자 칩(220)의 전극(221)의 사이에 구비될 수 있다. 전기적 연결(240)은 패드(230)와 전극(221) 사이를 전기적으로 연결한다. 전기적 연결(240)은 투광성 재료로 형성 될 수 있으며, 일 예로 ITO(Indium Tin Oxide)일 수 있다. ITO는 솔더레지스트 기능을 하여, 솔더레지스트를 따로 사용하지 않고 솔더가 붙지 않도록 할 수 있다.
봉지재(250)는 적어도 하나 이상의 반도체 발광소자 칩(220), 전기적 연결(240), 상부 패드(232)를 덮고, 봉지재(250)는 적어도 하나 이상의 반도체 발광소자 칩(220), 전기적 연결(240) 및 상부 패드(232)를 보호할 수 있다.
도 15 이전의 반도체 발광소자(200)는 딱딱한 부분이 없어서 봉지재(250)의 수축에 의해서 반도체 발광소자(200)의 사이즈가 변하는 문제점이 있었다. 반도체 발광소자(200)의 사이즈가 변하면서, 전극 사이의 거리 등이 변하면서 쇼트가 생기거나 다른 곳과 전기적으로 연결되어 제대로 동작하지 않는 문제점이 있었다. 이 문제점을 해결하기 위해 봉지재(250)의 수축에 의해서 영향을 받지 않는 기판(210)을 구비함으로서, 반도체 발광소자(200)의 사이즈가 변하지 않도록 한다.
또한, 일반적으로 유리로 형성된 기판(210)에 레이저를 사용하여 홀(213)을 형성하는 것은 시간이 오래 걸리고, 홀(213)을 쉽게 형성하기 어려운 단점이 있었다. 유리 중 기판(210)이 감광성 유리일 때, 습식 식각을 통해 기판(210)에 간단하게 홀(213)을 형성할 수 있다. 이를 통해, 기판(210)에 홀(213)을 형성하는 공정을 단순화 시키고, 비싼 레이저 기기를 사용하지 않는 점에서 비용을 줄일 수 있다.
도 19 내지 도 20은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 또 다른 예를 나타내는 도면이다
먼저, 도 19(a)와 같은 기판(210)을 준비한다.
이후, 도 19(b)와 같이 준비된 기판(210)에 홀(213)을 형성한다. 홀(213)은 기판(210)의 상부(211)와 하부(212)를 관통하도록 형성된다. 홀(213)에는 관통 연결(231)이 형성될 수 있다. 홀(213)을 형성하는 방법은 미도시 되었지만, 간단하게 설명하면, 포지티브 경우, 홀(213)이 형성될 부분을 노광하고, 노광된 부분이 에칭액에 의해 식각(에칭)될 수 있도록 한다. 그리고, 홀(213)을 도통 가능한 물질로 채워 관통 연결(231)을 형성하고, 기판(210)의 표면의 불균형 및 기판(210) 표면의 이물질(도통 가능한 물질)을 제거할 수 있다.
이후, 도 19(c)와 같이 기판(210)에는 패드(230)가 형성된다. 패드(230)는 기판(210)의 상부(211)와 하부(212)에 형성될 수 있으며, 하부(212)의 패드(230)는 외부와 전기적으로 연결된다. 상부(211) 및 하부(212)의 패드(230)를 전기적으로 연결되는 홀(213)에 관통 연결(231)이 형성된다. 상부(211) 및 하부(212)의 패드(230) 사이에는 관통 연결(231)이 형성된다. 또한, 패드(230)와 전기적으로 연결되는 전기적 연결(240)이 형성된다. 전기적 연결(240)은 반도체 발광소자 칩(220)과 전기적으로 연결된다.
이후, 도 20(a)와 같이 전기적 연결(230) 위에 솔더(s)가 증착된다. 솔더(s)는 SnCuNi합금(SAC;일 예)일 수 있다.
이후, 도 20(b)와 같이 솔더(s)에 반도체 발광소자 칩(220)의 전극(221)이 놓이도록 반도체 발광소자 칩(220)을 위치시킨다. 솔더(s)는 본 단계에서 녹거나 본 단계 이전 단계에서 녹아서 반도체 발광소자 칩(220)의 전극(221)과 전기적 연결(230)을 접착시킨다.
이후, 도 20(c)와 같이 반도체 발광소자 칩(220) 위에 봉지재(250)를 덮는다.
본 발명에서는 빛을 받는 부분이 식각되는 포지티브형 공정에 의해 기판(210)에 홀(213)을 형성하였으나, 빛을 받지 않는 부분이 식각되는 네거티브 공정을 이용해도 홀을 형성할 수 있는 것은 따로 설명할 필요가 없다.
도 21은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면이다.
반도체 발광소자(200)는 복수의 반도체 발광소자 칩(220)을 포함한다.
복수의 반도체 발광소자 칩(220)은 제1 반도체 발광소자 칩(220-1), 제2 반도체 발광소자 칩(220-2) 그리고, 제3 반도체 발광소자 칩(220-3)을 포함한다.
제1 반도체 발광소자 칩(220-1)은 제1 전극(221-1) 및 제2 전극(221-2)을 포함하며, 제2 반도체 발광소자 칩(220-2)은 제3 전극(221-3) 및 제4 전극(221-4)을 포함하며, 제3 반도체 발광소자 칩(220-3)은 제5 전극(221-5) 및 제6 전극(221-6)을 포함할 수 있다.
전기적 연결(240)은 제1 전기적 연결(240-1), 제2 전기적 연결(240-2), 제3 전기적 연결(240-3) 및 제4 전기적 연결(240-4)을 포함한다.
제1 전기적 연결(240-1)은 제1 전극(221-1), 제3 전극(221-3) 및 제5 전극(221-5)과 제1 상부 패드(232-1) 사이에 구비되어, 제1 전극(221-1), 제3 전극(221-3) 및 제5 전극(221-5)과 제1 상부 패드(232-1) 사이를 전기적으로 연결한다. 제2 전기적 연결(240-2)은 제2 전극(221-2)과 제2 상부 패드(232-2) 사이에 구비되며, 제2 전극(221-2)과 제2 상부 패드(232-2) 사이를 전기적으로 연결한다. 제3 전기적 연결(240-3)은 제4 전극(221-4)과 제3 상부 패드(232-3) 사이에 구비되며, 제4 전극(221-4)과 제3 상부 패드(232-3) 사이를 전기적으로 연결한다. 제4 전기적 연결(240-4)은 제6 전극(221-6)과 제4 상부 패드(232-4) 사이에 구비되며, 제6 전극(221-6)과 제4 상부 패드(232-4) 사이를 전기적으로 연결한다.
도 22는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면이다.
도 22(a)는 도 25(b)의 반도체 발광소자(200)의 AA' 단면을 나타낸 도면이고, 도 22(b)는 도 25(b)의 반도체 발광소자(200)의 BB' 단면을 나타낸 도면이다.
반도체 발광소자(200)는 기판(210), 적어도 하나 이상의 반도체 발광소자 칩(220;도 25), 패드(230), 관통 연결(231), 구동소자(260), 연결층(290), 제1 봉지재(251), 및 제2 봉지재(252)를 포함한다.
기판(210)은 상부(211)와 하부(212)를 포함하며, 기판(210)의 하부(212)에 홈(215)이 형성된다. 기판(210)은 딱딱하게 형성되고, 기판(210)은 기판(210)을 관통하는 복수의 제2 홀(217)과 복수의 제1 홀(219)을 포함한다. 복수의 제2 홀(217)은 홈(215)의 외측에 형성되며, 복수의 제1 홀(219)은 홈(215)의 상측에 형성된다. 기판(210)은 유리로 형성될 수 있으며, 감광성 유리로 형성되는 것이 바람직하다. 기판(210)이 감광성 유리로 형성되는 경우, 기판(210)에 복수의 제2 홀(217)과 복수의 제1 홀(219)을 형성하는 것이 쉬워질 수 있다. 따라서, 비용과 공정이 간단해지는 장점이 있다. 유리로 형성되는 기판(210)에 대한 문제점은 도 18에 기재하였으며, 도 18과 같은 문제점이 있었다.
제2 홀(217)의 개수와 제1 홀(219)의 개수는 도면과 같이 제2 홀(217)은 6개 형성될 수 있고, 제1 홀(219)은 9개 형성될 수 있다. 제2 홀(217)의 개수와 제1 홀(219)의 개수는 구동소자(260)에 따라서 달라질 수 있다.
제1 홀(219) 및 제2 홀(217)의 내부는 관통 연결(231)이 구비된다. 관통 연결(231)은 전기적으로 도통되는 재료로 형성된다.
적어도 하나 이상의 반도체 발광소자 칩(220)은 빛을 발광하며, 기판(210)에 구비되어, 복수의 전극(221)을 포함한다. 적어도 하나 이상의 반도체 발광소자 칩(220)은 복수개 구비될 수 있다. 예를 들어, 복수의 반도체 발광소자 칩(220)은 RED, GREEN, BLUE 빛을 낼 수 있다.
패드(230)는 기판(210)의 하부(212)에 구비되며, 외부(예;PCB, 서브마운트 등)와 접촉하며, 외부와 전기적으로 연결된다. 평면상에서 반도체 발광소자 칩(220)의 전극(221)과 패드(230)는 일정거리 떨어져 형성된다. 복수의 전극(221)과 패드(230) 사이로 빛이 통과할 수 있다. 또한, 패드(230) 중 구동소자(260) 주위의 패드(230)는 구동소자(260)와 접촉하도록 형성될 수 있으며, 구동소자(260)에서 발생하는 열이 금속으로 형성되는 패드(230)를 통해 외부로 전달하여, 구동소자(260)의 방열효과를 높일 수 있다. 특히, 패드(230)와 구동소자(260) 사이는 절연되어 전기적으로 되지 않는다.
전기적 연결(240)은 기판(210)의 상부(211)에 형성되며, 복수의 제2 홀(217) 및 복수의 제1 홀(219) 사이에 형성된다. 전기적 연결(240)은 빛을 통과시키는 투광성 재질로 형성될 수 있다. 일 예로 전기적 연결(240)은 ITO일 수 있다. 이를 통해, 전기적 연결(240)은 메탈 메쉬로 형성될 수 있고, 메탈 메쉬로 형성된 전기적 연결(240)은 반도체 발광소자(200)의 투명도를 증가시킬 수 있다.
전기적 연결(240)은 제1 홀(219)의 관통 연결(231)과 제2 홀(217)의 관통 연결(231) 사이를 전기적으로 연결한다. 관통 연결(231)은 제1 관통 연결(231-1)과 제2 관통 연결(231-2)을 포함한다. 제1 관통 연결(231-1)은 전기적 연결(240)에 의해 덮히고, 제2 관통 연결(231-2)은 전기적 연결(240)에 의해 덮히지 않는다. 이후로, 전기적 연결(240)에 의해 덮히는 제1 관통 연결(231-1)로 표시한다. 전기적 연결(240)에 덮히지 않은 관통 연결(231)은 이후로 제2 관통 연결(231-2)로 표시한다.
구동소자(260)는 홈(215)에 구비되며, 패드(230) 및 반도체 발광소자 칩(220)과 전기적으로 연결된다. 구동소자(260)는 반도체 발광소자 칩(220)의 ON/OFF, 밝기 등을 제어할 수 있다.
연결층(290)은 전기적 연결(240), 절연층(270) 및 금속층(280;도 4(b))을 포함한다.
전기적 연결(240)은 기판(210)의 상부(211)에 구비되어, 패드(230), 구동소자(260) 및 반도체 발광소자 칩(220)을 전기적으로 연결한다.
절연층(270)은 전기적 연결(240)과 연결되지 않은 제1 홀(219)이 노출되며, 전기적 연결(240)의 일부를 노출하도록 전기적 연결(240)을 덮는다. 절연층(270)은 투명하고 전기가 도통하지 않는 재료로 형성될 수 있다. 따라서 절연층(270)은 패턴 공정이 가능한 재료가 사용되는 것이 바람직하고, 예를 들어, 절연층(270)은 에폭시 계열 PR 이나 SiO2를 증착하여 형성될 수 있다.
금속층(280)은 노출된 전기적 연결(241)과 반도체 발광소자 칩(220)의 전극(221) 사이 및 노출된 제1 홀(219)과 반도체 발광소자 칩(220)의 전극(221) 사이에 형성된다. 금속층(280)은 제1 금속부(281), 제2 금속부(282), 제3 금속부(283) 및 제4 금속부(284)를 포함할 수 있다. 도 22는 이 중 일부인 제1 금속부(281), 제2 금속부(282) 및 제4 금속부(284)만 나타나 있으며, 이는 도 24(b)에 자세히 설명한다.
제1 봉지재(251)는 기판(210) 상부(211)에 구비되며, 반도체 발광소자 칩(220)을 덮을 수 있다.
제2 봉지재(252)는 홈(215)에 구비되며, 홈(215)에 위치하는 구동소자(260)를 덮을 수 있다. 또한, 구동소자(260)는 패드(230)와 직접 접촉할 수 있고, 구동소자(260)의 하부(261)를 노출하도록 제2 봉지재(252)가 구동소자(260)를 감쌀 수 있다.
제1 봉지재(251)와 제2 봉지재(252)는 같은 재료로 형성될 수 있다. 예를 들면, 제1 봉지재(251)와 제2 봉지재(252)는 에폭시, 실리콘 등 폴리머 계열 일 수 있다.
도시하지 않았지만, 금속층(280)이 형성되지 않는 경우, 반도체 발광소자 칩(220)은 절연층(270)에 의해 노출된 제1 홀(219) 및 절연층(270)에 의해 노출된 전기적 연결(241)과 각각 전기적으로 연결될 수 있다.
도 22(b)는 노출된 전기적 연결(241)과 전기적으로 연결된 제4 금속부(284)를 나타내고, 노출된 관통 연결(232)과 전기적 연결된 제1 금속층(281)을 나타낸다. 이는 도 24에서 자세히 설명한다.
도 23 내지 도 25는 본 개시에 따른 반도체 발광소자를 제조하는 방법의 또 다른 예를 나타내는 도면이다.
도 23(a)와 같이 기판(210)의 하부(212;도 22)에 형성된 홈(215)을 구비한 기판(210)을 준비한다. 기판(210)은 기판(210)의 상부(211;도 22)와 하부(212)를 관통하는 복수의 제2 홀(217)과 평면도상 홈(215)의 내측에 형성되어 기판(210)을 관통하는 복수의 제1 홀(219)을 포함한다. 복수의 제1 홀(219)과 복수의 제2 홀(217)에는 관통 연결(231)이 형성된다. 관통 연결(231)은 도통되는 물질로 형성된다. 홈(215)은 관통 연결(231)이 형성된 후 형성될 수도 있다.
도 23(b)와 기판(210)의 상부(211)에 형성된 복수의 제1 홀(219;도 23(a))의 관통 연결(231)과 복수의 제2 홀(217;도 23(a))의 관통 연결(231)은 전기적 연결(240)로 전기적으로 연결된다. 관통 연결(231) 중 일부는 전기적 연결(240)로 덮히지 않고, 이는 제2 관통 연결(231)이다.
도 24(a)와 같이 전기적 연결(240) 위에 절연층(270)을 형성한다. 절연층(270)은 전기적 연결(240)로 연결되지 않은 제1 홀(219)을 제외하고 형성된다. 동시에 절연층(270)은 하나의 전기적 연결(240)의 일부도 제외하고 형성된다. 즉, 제1 홀(219)에 구비되는 관통 연결(231)은 노출되며, 노출된 제2 관통 연결(231-2)은 반도체 발광소자 칩(220)과 전기적으로 연결된다. 전기적 연결(240)은 절연층(270)이 덮히지 않는 노출된 전기적 연결(241)을 포함한다.
도 24(b)와 같이 금속층(280)이 형성된다. 금속층(280)은 복수의 반도체 발광소자 칩(220;도 25)의 복수의 전극(221;도 25)과 접촉된다. 금속층(280)은 반도체 발광소자 칩(220)의 복수의 전극(221)보다 넓게 형성될 수 있지만, 금속층(280)은 빛을 흡수하므로, 최소한의 너비를 가지는 것이 바람직하다. 금속층(280)은 복수의 제1 홀(219;도 24(a))에 각각 하나의 전극(221)이 접촉될 수 있는 크기로 형성될 수 있다. 노출된 전기적 연결(241;도 24(a))과 전기적으로 형성되는 금속층(280)은 복수개의 반도체 발광소자 칩(220)이 접촉될 수 있는 크기로 형성될 수 있다.
예를 들어, 금속층(280)은 제1 금속부(281), 제2 금속부(282), 제3 금속부(283) 및 제4 금속부(284)를 포함할 수 있다.
도 25(a)와 같이 금속층(280) 위에 복수의 반도체 발광소자 칩(220)이 각각 접촉된다.
예를 들면, 복수의 반도체 발광소자 칩(220)은 제1 반도체 발광소자 칩(220-1), 제2 반도체 발광소자 칩(220-2) 및 제3 반도체 발광소자 칩(220-3)을 포함할 수 있다. 제1 반도체 발광소자 칩(220-1)은 제1 전극(221-1) 및 제2 전극(221-2)을 포함하고, 제2 반도체 발광소자 칩(220-2)은 제3 전극(221-3) 및 제4 전극(221-4)을 포함하고, 제3 반도체 발광소자 칩(220-3)은 제5 전극(221-5) 및 제6 전극(221-6)을 포함한다.
제1 금속부(281;도 24) 내지 제3 금속부(283;도 24)는 노출된 관통 연결(232)과 접촉하며, 제4 금속부(284;도 24)는 전기적 연결(241)과 접촉할 수 있다.
제1 금속부(281)는 제1 반도체 발광소자 칩(220-1)의 제1 전극(221-1)과 전기적으로 연결된다. 제2 금속부(282)는 제2 반도체 발광소자 칩(220-2)의 제3 전극(221-3)과 전기적으로 연결된다. 제3 금속부(283)는 제3 반도체 발광소자 칩(220-3)의 제5 전극(221-5)과 전기적으로 연결된다. 그리고, 제4 금속부(284)는 제1 반도체 발광소자 칩(220-1)의 제2 전극(221-2), 제2 반도체 발광소자 칩(220-2)의 제4 전극(221-4) 및 제3 반도체 발광소자 칩(220-3)의 제6 전극(221-6)과 전기적으로 연결된다.
도 25(b)와 같이 반도체 발광소자 칩(220), 금속층(280) 및 절연층(270;도 24(a))을 덮도록 제1 봉지재(251)가 구비된다. 미도시 되었지만, 동시에 기판(210;도 22)의 하부(212;도 22)에는 제2 봉지재(252;도 22)가 구비될 수 있다. 또한, 도 23(a)에서 기판(210)의 홈(215;도 22)에 구동소자(260;도 23)가 구비된 후 제2 봉지재(252)가 구비될 수 있다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 반도체 발광소자에 있어서, 상부와 하부를 관통하는 하나 이상의 홀이 형성된 딱딱한(rigid) 기판; 기판에 구비되며, 전극을 포함하는 반도체 발광소자 칩; 평면상에서 전극과 일정거리 떨어져 형성되며, 기판의 홀을 통해 외부와 전기적으로 연결되는 패드; 반도체 발광소자 칩의 전극과 전기적으로 연결되며, 패드와 전극 사이를 연결하는 전기적 연결; 그리고, 적어도 하나 이상의 반도체 발광소자 칩을 덮는 봉지재;를 포함하는 반도체 발광소자.
(2) 반도체 발광소자에 있어서, 상부와 하부를 관통하는 하나 이상의 홀이 형성된 딱딱한(rigid) 기판; 제1 전극과 제2 전극을 포함하는 제1 반도체 발광소자 칩, 제3 전극과 제4 전극을 포함하는 제2 반도체 발광소자 칩 및 제5 전극과 제6 전극을 포함하는 제3 반도체 발광소자 칩; 제1 전극, 제3 전극, 및 제5 전극과 전기적으로 연결되는 제1 패드, 제2 전극과 전기적으로 연결되는 제2 패드, 제4 전극과 연결되는 제3 패드 및 제6 전극과 연결되는 제4 패드; 제1 패드와 제1 전극, 제3 전극 및 제5 전극 사이를 전기적으로 연결하는 제1 전기적 연결, 제2 패드와 제2 전극 사이를 전기적으로 연결하는 제2 전기적 연결, 제3 패드와 제4 전극 사이를 전기적으로 연결하는 제3 전기적 연결 및 제4 패드와 제6 전극 사이를 전기적으로 연결하는 제4 전기적 연결; 그리고, 제1 반도체 발광소자 칩, 제2 반도체 발광소자 칩 및 제3 반도체 발광소자를 덮는 봉지재;를 포함하고, 제1 패드, 제2 패드, 제3 패드 및 제4 패드는 각각 평면상에서 제1 전극 내지 제6 전극과 일정거리 떨어져 형성되며, 적어도 하나 이상의 홀을 통해 외부와 전기적으로 연결되어 있는 반도체 발광소자.
(3) 반도체 발광소자에 있어서, 상부와 하부를 관통하는 복수의 제2 홀 및 하부에 홈이 형성된 딱딱한 기판;으로서, 평면상에서 홈의 내측에 형성되는 복수의 제1 홀을 포함하는 기판; 기판에 구비되며, 복수의 전극을 포함하는 적어도 하나 이상의 반도체 발광소자 칩; 평면상에서 복수의 전극과 일정거리 떨어져 형성되며, 외부와 전기적으로 연결되는 패드; 복수의 제1 홀 및 복수의 제2 홀에 형성되며, 제1 관통 연결과 제2 관통 연결을 포함하는 관통 연결; 홈에 구비되며, 패드 및 반도체 발광소자 칩과 전기적으로 연결되는 구동소자; 그리고, 기판 위에 구비되어, 패드, 구동소자 및 반도체 발광소자 칩을 전기적으로 연결하는 연결층;을 포함하며, 연결층은: 기판 위에 구비되며, 복수의 제1 홀의 제1 관통 연결과 복수의 제2 홀의 제1 관통 연결 사이를 전기적으로 연결하는 전기적 연결;그리고, 전기적 연결과 연결되지 않은 제1 홀의 제2 관통 연결이 노출되며, 전기적 연결의 일부를 노출하도록 전기적 연결을 덮는 절연층;을 포함하며, 반도체 발광소자 칩은 절연층에 의해 노출된 제2 관통 연결 및 절연층에 의해 노출된 전기적 연결과 각각 전기적으로 연결되는 반도체 발광소자.
(4) 노출된 전기적 연결과 반도체 발광소자 칩의 전극 사이 및 제2 관통 연결과 반도체 발광소자 칩의 전극 사이에 형성되는 금속층;을 포함하는 반도체 발광소자.
(5) 구동소자를 덮는 제2 봉지재;가 더 구비되는 반도체 발광소자.
본 개시에 따른 하나의 반도체 발광소자에 의하면, 기판에 형성된 홀을 통해 상부와 하부가 전기적으로 연결된다.
본 개시에 따른 또 하나의 반도체 발광소자에 의하면, 전극 및 패드가 전기적 연결에 의해 연결된다.
본 개시에 따른 또 하나의 반도체 발광소자에 의하면, 단단하게 형성된 기판에 의해 봉지재로 인해서 수축되지 않는다.

Claims (9)

  1. 반도체 발광소자에 있어서,
    상부와 하부를 관통하는 하나 이상의 홀이 형성된 딱딱한(rigid) 기판;
    기판에 구비되며, 전극을 포함하는 반도체 발광소자 칩;
    평면상에서 전극과 일정거리 떨어져 형성되며, 기판의 홀을 통해 외부와 전기적으로 연결되는 패드;
    반도체 발광소자 칩의 전극과 전기적으로 연결되며, 패드와 전극 사이를 연결하는 전기적 연결; 그리고,
    적어도 하나 이상의 반도체 발광소자 칩을 덮는 봉지재;를 포함하는 반도체 발광소자.
  2. 청구항 1에 있어서,
    전기적 연결은 투광성 재료로 형성되는 반도체 발광소자.
  3. 청구항 1에 있어서,
    전기적 연결은 ITO로 형성되는 반도체 발광소자.
  4. 청구항 1에 있어서,
    기판은 유리인 반도체 발광소자.
  5. 청구항 1에 있어서,
    기판은 감광성 유리인 반도체 발광소자.
  6. 청구항 1에 있어서,
    패드는 기판 상부에 구비되는 상부 패드와 기판 하부에 구비되는 하부 패드를 포함하는 반도체 발광소자.
  7. 청구항 6에 있어서,
    관통홀을 통해서 상부 패드와 하부 패드 사이를 전기적으로 연결하는 관통 전기적 연결;을 포함하는 반도체 발광소자.
  8. 청구항 1에 있어서,
    전기적 연결과 전극 사이에는 솔더가 구비되는 반도체 발광소자.
  9. 반도체 발광소자에 있어서,
    상부와 하부를 관통하는 하나 이상의 홀이 형성된 딱딱한(rigid) 기판;
    제1 전극과 제2 전극을 포함하는 제1 반도체 발광소자 칩, 제3 전극과 제4 전극을 포함하는 제2 반도체 발광소자 칩 및 제5 전극과 제6 전극을 포함하는 제3 반도체 발광소자 칩;
    제1 전극, 제3 전극, 및 제5 전극과 전기적으로 연결되는 제1 패드, 제2 전극과 전기적으로 연결되는 제2 패드, 제4 전극과 연결되는 제3 패드 및 제6 전극과 연결되는 제4 패드;
    제1 패드와 제1 전극, 제3 전극 및 제5 전극 사이를 전기적으로 연결하는 제1 전기적 연결, 제2 패드와 제2 전극 사이를 전기적으로 연결하는 제2 전기적 연결, 제3 패드와 제4 전극 사이를 전기적으로 연결하는 제3 전기적 연결 및 제4 패드와 제6 전극 사이를 전기적으로 연결하는 제4 전기적 연결; 그리고,
    제1 반도체 발광소자 칩, 제2 반도체 발광소자 칩 및 제3 반도체 발광소자를 덮는 봉지재;를 포함하고,
    제1 패드, 제2 패드, 제3 패드 및 제4 패드는 각각 평면상에서 제1 전극 내지 제6 전극과 일정거리 떨어져 형성되며, 적어도 하나 이상의 홀을 통해 외부와 전기적으로 연결되어 있는 반도체 발광소자.
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