WO2021060280A1 - 電流波形生成回路および発光素子駆動回路 - Google Patents

電流波形生成回路および発光素子駆動回路 Download PDF

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WO2021060280A1
WO2021060280A1 PCT/JP2020/035810 JP2020035810W WO2021060280A1 WO 2021060280 A1 WO2021060280 A1 WO 2021060280A1 JP 2020035810 W JP2020035810 W JP 2020035810W WO 2021060280 A1 WO2021060280 A1 WO 2021060280A1
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WO
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current
output
mirror
transistors
generation circuit
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PCT/JP2020/035810
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English (en)
French (fr)
Inventor
満志 田畑
貴志 増田
鈴木　大輔
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B28/00—Generation of oscillations by methods not covered by groups H03B5/00 - H03B27/00, including modification of the waveform to produce sinusoidal oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K4/00—Generating pulses having essentially a finite slope or stepped portions
    • H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform

Definitions

  • the present disclosure relates to a current waveform generation circuit and a light emitting element drive circuit.
  • a sine wave current may be supplied to the circuit that drives the light emitting element to drive the light emitting element.
  • a circuit for generating a sine wave current there are circuits described in Patent Document 1 and Patent Document 2.
  • a sine wave is generated by using a time constant consisting of the product of a resistor and a capacitor.
  • a sine wave is generated while changing the pulse width of the reference clock signal and changing the current.
  • Patent Document 1 and Patent Document 2 have room for improvement in finely adjusting the generated waveform.
  • the current waveform generation circuit includes a mirror source transistor that serves as a current mirror source, and a plurality of mirror destination transistors that serve as current mirror destinations of the mirror source transistor in a state of being electrically connected to the current mirror path.
  • the light emitting element drive circuit has a drive unit that generates a drive current based on the current waveform output from the above current waveform generation circuit, and the light emitting element is generated by the drive current generated by the drive unit. Drive.
  • FIG. 5 is a side view of the structure including the LDD chip and the LD array as viewed from the lower end side of FIG. 25A. It is a block diagram which shows the structure of an example of the distance measuring apparatus which concerns on 3rd Embodiment. It is a figure which shows the histogram of an example based on the time when the light receiving part received light, which is applicable to the 3rd Embodiment.
  • FIG. 1 is a block diagram showing a configuration of an example of a light source device applicable to each embodiment.
  • the light emitting element is a laser diode (LD).
  • Laser diodes are excellent in straightness and light collection, have a high response speed, and take advantage of their characteristics such as low power consumption, such as distance measurement, optical transmission, and electrophotographic printers. It is used in various fields.
  • the light emitting device applicable to the present disclosure is not limited to the laser diode.
  • an LED Light Emitting Diode
  • the light source device 1 includes a driver 10 which is a light emitting element drive circuit and a laser diode (LD) 12.
  • the controller 11 may be included in the light source device 1.
  • the driver 10 drives the laser diode 12 under the control of the controller 11 to cause the laser diode 12 to emit light.
  • the controller 11 includes, for example, a CPU (Central Processing Unit) and a memory, and supplies a control signal 40 generated by the CPU according to a program stored in the memory in advance to the driver 10 to control the driver 10.
  • a CPU Central Processing Unit
  • the driver 10 includes a drive unit 20 and a detection unit 21.
  • the drive unit 20 generates a drive current for causing the laser diode 12 to emit light according to the control signal 40 supplied from the controller 11, and supplies the generated drive current to the laser diode 12. Further, the drive unit 20 can control the on / off of the light emission of the laser diode 12 according to the control signal 43 supplied from the controller 11. Further, the drive unit 20 supplies the detection unit 21 with a signal 41 indicating the current value of the drive current that drives the laser diode 12. The detection unit 21 supplies the detection signal 42 based on the signal 41 supplied from the drive unit 20 to the controller 11. The controller 11 can detect the overcurrent of the drive current that drives the laser diode 12 based on the detection signal 42.
  • FIG. 2 is a diagram showing a configuration of an example of a driver according to an existing technique.
  • the drivers 10a and 10b correspond to the driver 10 of FIG. 1 described above, respectively.
  • the driver 10a includes a resistor R D, the transistor 203 is a MOS (Metal Oxide Semiconductor) transistor of P-channel, a current waveform generating circuit 103 as a current source for supplying a current I L, a.
  • the current IL is, for example, a current for causing the laser diode 12 to emit light with a predetermined amount of light.
  • one end of the resistor R D is connected to the power supply of the voltage V DD.
  • the other end of the resistor R D is connected to the anode of the laser diode 12 via the drain-source and coupling portion 202a of the transistor 203.
  • the cathode of the laser diode 12 is connected to the current waveform generation circuit 103 via the coupling portion 202b.
  • the light emission of the laser diode 12 can be controlled by controlling the operation of the current waveform generation circuit 103 by a drive circuit (not shown) included in the drive unit 20.
  • a drive circuit included in the drive unit 20.
  • the laser diode 12 can be made to emit light with an amount of light corresponding to the duty.
  • the coupling portions 202a and 202b are provided to connect the laser diode 12 and the driver 10a when they have different configurations.
  • the controller 11 outputs a control signal 43 for controlling the on / off of the light emission of the laser diode 12.
  • the control signal 43 is input to the gate of the transistor 203 of the driver 10a to control the on (closed) / off (open) of the transistor 203.
  • 3 and 4 are diagrams showing first and second examples of configurations when a plurality of laser diodes 12 are driven.
  • the LD arrays 1200a and 1200b are, for example, VCSELs (Vertical Cavity Surface Emitting LASER).
  • Each of the laser diodes 12 1 , 12 2 , ..., 12 n is connected to the current waveform generation circuits 103 1 , 103 2 , ..., 103 n , which can be controlled independently, one-to-one. That is, each current waveform generation circuit 103 1 , 103 2 , ..., 103 n is controlled by, for example, on / off of each current waveform generation circuit 103 1 , 103 2 , ..., 103 n by a drive circuit (not shown). The light emission of each of the laser diodes 12 1 , 12 2 , ..., 12 n corresponding to one-to-one can be controlled independently.
  • FIG. 3 is a diagram showing a configuration example of the driver 10b according to the first example when driving a plurality of laser diodes 12.
  • the laser diode 12 1, 12 2, ... show examples of LD arrays 1200a to each anode and each cathode is independent of the 12 n.
  • LD array 1200a the laser diode 12 1, 12 2, ..., each anode of the 12 n, coupling portions 100a 1, 100a 2, ..., are connected to the drain of the transistor 101 through the 100a n.
  • the cathodes of the laser diodes 12 1 , 12 2 , ..., 12 n are connected to the coupling portions 100b 1 , 100b 2 , ..., 100 b n, and the current waveform generation circuits 103 1 , 103 2 , ... , 103 n on a one-to-one basis.
  • FIG. 4 is a diagram showing a configuration example of the driver 10c according to the second example in the case of driving a plurality of laser diodes 12.
  • FIG. 4 shows an example of an LD array 1200b in which the anodes of the laser diodes 12 1 , 12 2 , ..., 12 n are commonly connected and the cathodes are independent.
  • the anodes of the laser diodes 12 1 , 12 2 , ..., 12 n are commonly connected to the coupling portion 100a, and are connected to the drain of the transistor 101 via the coupling portion 100a.
  • the cathodes of the laser diodes 12 1 , 12 2 , ..., 12 n are connected to the current waveform generation circuits 103 1 , 103 2 , ..., Through the coupling portions 100b 1 , 100b 2 , ..., 100 b n ,. It is connected to 103 n on a one-to-one basis.
  • FIG. 5 is a diagram showing an example of a driver 10d to which a capacitor 140 connected to the drain of the transistor 101 is added.
  • the capacitor 140 stores an electric charge corresponding to the voltage V DD of the power supply supplied via the transistor 101.
  • the current waveform generation circuits 103 1 to 103 n supply current to each laser diode 12 1 to 12 n included in the driver 10d by PWM (Pulse Width Modulation) drive, the current is stored in the capacitor 140. The current is supplied to the laser diode 12 by using the charged charge.
  • the voltage V DD of the power supply is supplied from the external substrate of the driver 10d to the pad on the chip of the driver 10d, for example, by wire bonding.
  • a steep voltage change occurs due to PWM drive, a large voltage drop occurs due to the inductance of the wire used for this wire bonding. Therefore, for each laser diode 12 1 ⁇ 12 n, by supplying the current I L on the basis of the charge stored in the capacitor 140, it is possible to avoid the influence of this voltage drop.
  • FIG. 6 is a diagram showing a current waveform generation circuit 103 according to the first comparative example.
  • the current waveform generation circuit 103 includes a current mirror unit CM, a current source 13, a switching unit SW, and a control unit 105.
  • the current waveform generation circuit 103 outputs the current waveform of the current mirror unit CM.
  • the current mirror unit CM includes a mirror source transistor Tr0 that is diode-connected and serves as a current mirror source, and a plurality of mirror destination transistors Tr1 that serve as current mirror destinations of the mirror source transistor Tr0 in a state of being electrically connected to the current mirror path. ⁇ Tr11 and.
  • the current mirror unit CM generates the current I_SIN, which is the output current.
  • the current I_SIN is a drive current for driving the laser diode which is a light emitting element.
  • the current mirror unit CM passes a current I_SIN, which is a drive current, through a laser diode, which is a light emitting element.
  • the laser diode emits light when the current I_SIN flows.
  • the capacitor C P is a parasitic capacitance generated in the signal line current I_SIN. Further, a parasitic resistor (not shown) exists in the signal line of the current I_SIN.
  • the current source 13 supplies a current to the mirror source transistor Tr0 of the current mirror unit CM.
  • the switching unit SW changes the number of effective mirror destination transistors among the plurality of mirror destination transistors Tr1 to Tr11 that are electrically connected to the current mirror path.
  • the switching unit SW has switches S1 to S11 having a one-to-one correspondence with the mirror destination transistors Tr1 to Tr11.
  • the switches S1 to S11 can be turned on or off by the output signals Oshift_reg1 to Oshift_reg11 of the shift registers SR1 to SR11.
  • a transfer gate can be used for each of the switches S1 to S11.
  • the control unit 105 controls the number of transistors that are effective as mirror destination transistors that are electrically connected by the switching unit SW based on the waveform shape of the current waveform to be generated.
  • the control unit 105 has shift registers SR1 to SR11.
  • the shift register SR1 has N flip-flops F1 to FN (N is an integer of 2 or more).
  • the flip-flops F1 to FN are, for example, D-type flip-flops.
  • the N flip-flops F1 to FN of the shift register SR1 are connected in cascade. That is, the shift register SR1 is composed of flip-flops F1 to FN which are connected in N stages.
  • a common clock is input to the N flip-flops F1 to FN.
  • Each time the common clock level changes the flip-flops F1 to FN of each stage send the stored data to the next stage.
  • the final stage flip-flop FN sends the stored data to the first stage flip-flop F1.
  • the output of the flip-flop FN in the final stage becomes the output signal of the shift register.
  • the final-stage flip-flop FN is output as the output signal Oshift_reg1 of the shift register SR1.
  • the other shift registers SR2 to SR11 also have the same configuration as the shift register SR1 and output the output signals Oshift_reg2 to Oshift_reg11.
  • the output signals Oshift_reg1 to Oshift_reg11 are input to the corresponding switches S1 to S11.
  • the switches S1 to S11 are turned on or off by the output signals Oshift_reg1 to Oshift_reg11.
  • FIG. 7 is a time chart showing an example of the output signals Oshift_reg1 to Oshift_reg11 output from the shift registers SR1 to SR11 of the control unit 105.
  • the shift registers SR1 to SR11 output waveform output signals Oshift_reg1 to Oshift_reg11, which rise at different times and fall at different times.
  • the waveform of the output signal Oshift_reg1 that rises first has the longest high-level period
  • the waveform of the output signal Oshift_reg11 that rises last has the shortest high-level period.
  • the output signal Oshift_reg1 has a low level at time T1, a high level at times T2 to T23, and a low level at time T24. Therefore, at times T2 to T23 when the output signal Oshift_reg1 is at a high level, the switch S1 corresponding to the shift register SR1 is turned on, and the corresponding transistor Tr1 becomes the mirror destination transistor.
  • the output signal Oshift_reg2 is low level at times T1 to T2, high level at times T3 to T22, and low level at times T23 to T24. Therefore, at times T3 to T22 when the output signal Oshift_reg2 is at a high level, the switch S2 corresponding to the shift register SR2 is turned on, and the corresponding transistor Tr2 becomes the mirror destination transistor.
  • the output signal Oshift_reg3 is low level at times T1 to T3, high level at times T4 to T21, and low level at times T22 to T24. Therefore, at times T4 to T21 when the output signal Oshift_reg3 is at a high level, the switch S3 corresponding to the shift register SR3 is turned on, and the corresponding transistor Tr3 becomes the mirror destination transistor.
  • the output signal Oshift_reg4 has a low level at times T1 to T4, a high level at times T5 to T20, and a low level at times T21 to T24. Therefore, the switch S4 (not shown) corresponding to the shift register SR4 is turned on, and the corresponding transistor Tr4 (not shown) becomes the mirror destination transistor.
  • the output signal Oshift_reg5 is low level at times T1 to T5, high level at times T6 to T19, and low level at times T20 to T24. Therefore, the switch S5 (not shown) corresponding to the shift register SR5 is turned on, and the corresponding transistor Tr5 (not shown) becomes the mirror destination transistor.
  • the output signal Oshift_reg6 is low level at times T1 to T6, high level at times T7 to T18, and low level at times T19 to T24. Therefore, the switch S6 (not shown) corresponding to the shift register SR6 is turned on, and the corresponding transistor Tr6 (not shown) becomes the mirror destination transistor.
  • the output signal Oshift_reg7 is low level at times T1 to T7, high level at times T8 to T17, and low level at times T18 to T24. Therefore, the switch S7 (not shown) corresponding to the shift register SR7 is turned on, and the corresponding transistor Tr7 (not shown) becomes the mirror destination transistor.
  • the output signal Oshift_reg8 is low level at times T1 to T8, high level at times T9 to T16, and low level at times T17 to T24. Therefore, the switch S8 (not shown) corresponding to the shift register SR8 is turned on, and the corresponding transistor Tr8 (not shown) becomes the mirror destination transistor.
  • the output signal Oshift_reg9 is low level at times T1 to T9, high level at times T10 to T15, and low level at times T16 to T24. Therefore, the switch S9 corresponding to the shift register SR9 is turned on, and the corresponding transistor Tr9 becomes the mirror destination transistor.
  • the output signal Oshift_reg10 is low level at times T1 to T10, high level at times T11 to T14, and low level at times T15 to T24. Therefore, the switch S10 corresponding to the shift register SR10 is turned on, and the corresponding transistor Tr10 becomes the mirror destination transistor.
  • the output signal Oshift_reg11 is low level at times T1 to T11, high level at times T12 to T13, and low level at times T14 to T24. Therefore, the switch S11 corresponding to the shift register SR11 is turned on, and the corresponding transistor Tr11 becomes the mirror destination transistor.
  • the number of transistors effective as mirror destination transistors at times T1 to T12 is gradually increased, and as mirror destination transistors at subsequent times T13 to T24.
  • the number of effective transistors can be gradually reduced.
  • the transistors Tr1 to Tr11 become effective as the transistors at the mirror destination, and the current I_SIN becomes the maximum value.
  • neither transistor is effective as a transistor at the mirror destination, and the current I_SIN becomes the minimum value.
  • the number of effective transistors as mirror destination transistors electrically connected to the current mirror path of the current mirror unit CM changes depending on the output signals Oshift_reg1 to Oshift_reg11. That is, the number of transistors effective as mirror destination transistors changes in the same manner as the output signals Oshift_reg1 to Oshift_reg11 shown in FIG. 7.
  • the value of the current I_SIN repeatedly changes between the maximum value and the minimum value.
  • Actual current I_SIN as shown in FIG. 7, rather than changed stepwise, gradually rises by the influence of the parasitic resistance of the capacitor C P, and the signal line is a parasitic capacitance, a waveform shape down falling slowly .. Therefore, the current I_SIN should have a waveform having a sinusoidal shape or a shape close to it.
  • FIG. 8 is a diagram showing a current waveform generation circuit 103'according to the second comparative example.
  • the current waveform generation circuit 103' according to the second comparative example has 22 mirror destination transistors Tr1 to Tr22. Therefore, as compared with the current waveform generation circuit 103 described with reference to FIG. 6, the number of mirror destination transistors of the current mirror unit CM'is doubled. Therefore, the switching unit SW'has twice as many switches S1 to S22 as the current waveform generation circuit 103 described with reference to FIG. Further, the control unit 105'has twice as many shift registers SR1 to SR22 as the current waveform generation circuit 103 described with reference to FIG.
  • FIG. 9 is a time chart showing an example of the output signals Oshift_reg1 to Oshift_reg22 output from the shift registers SR1 to SR22 of the control unit 105'.
  • the output signal Oshift_reg1 has a low level at time T1, a high level at times T2 to T12, and a low level at times T13 to T24. Therefore, at times T2 to T12 when the output signal Oshift_reg1 is at a high level, the switch S1 corresponding to the shift register SR1 is turned on, and the transistor Tr1 corresponding to the switched on is the transistor at the mirror destination.
  • the output signals Oshift_reg2 to Oshift_reg11 become high levels at different times T2 to T12, and the transistor corresponding to the switch to be turned on becomes the transistor at the mirror destination. Therefore, at times T1 to T12, the number of effective transistors as mirror destination transistors gradually increases.
  • the output signals Oshift_reg1 to Oshift_reg11 are low level at times T13 to T24. Therefore, at times T13 to T24, the number of effective transistors as mirror destination transistors is 0. Therefore, at times T2 to T12 when the output signals Oshift_reg1 to Oshift_reg11 are at a high level, the switches S1 to S11 corresponding to the shift registers SR1 to SR11 are turned on, and the corresponding transistors Tr1 to Tr11 become effective as the mirror destination transistor. .. As a result, the value of the current I_SIN gradually increases.
  • the output signals Oshift_reg12 to Oshift_reg22 are at a high level at time T13.
  • the number of transistors that are valid as mirror destination transistors gradually decreases.
  • the number of transistors that are valid as the transistors at the mirror destination is 0. Therefore, at times T3 to T23 when the output signals Oshift_reg12 to Oshift_reg22 are at a high level, the switches S12 to S22 corresponding to the shift registers SR12 to SR22 are turned on, and the corresponding transistors Tr12 to Tr22 become effective as the mirror destination transistor. .. As a result, the value of the current I_SIN gradually decreases.
  • the value of the current I_SIN repeatedly changes between the maximum value and the minimum value.
  • Actual current I_SIN as shown in FIG. 9, rather than changed stepwise, gradually rises by the influence of the capacitor C P is a parasitic capacitance, a waveform shape down falling slowly. Therefore, the current I_SIN should have a waveform having a sinusoidal shape or a shape close to it.
  • the waveform shape can be adjusted by the mirror destination transistors Tr1 to Tr11 at times T2 to T12 when the value of the current I_SIN increases. Further, at the times T13 to T23 when the value of the current I_SIN decreases, the waveform shape can be adjusted by the mirror destination transistors Tr12 to Tr22. As described above, the waveform shape can be adjusted by the separate mirror destination transistors Tr1 to Tr11 and Tr12 to Tr22 at the times T2 to T12 when the value of the current I_SIN increases and the times T13 to T23 when the value of the current I_SIN decreases. That is, the shape of the rising portion and the shape of the falling portion of the generated waveform (sine wave) can be adjusted separately.
  • FIG. 10 is a diagram showing an example of the waveform shape of the current I_SIN.
  • the current I_SIN may drop sharply in a short time.
  • the current I_SIN does not have a sine wave or a waveform having a shape close to it.
  • the current value is reduced from about 2.0 mA to about 1.0 mA in the portion corresponding to the time T12 to the time T13 in FIG.
  • the current waveform generation circuit according to the first embodiment when the number of transistors effective as mirror destination transistors is changed, a part of a plurality of mirror destination transistors at a certain time is mirrored at the next time by controlling a switch. By using a leading transistor and repeating it, the change in the current I_SIN is moderated. By doing so, the current I_SIN does not change abruptly, and the abrupt decrease of the current I_SIN shown in FIG. 10 is eliminated.
  • FIGS. 11A to 11C are diagrams showing the current waveform generation circuit 103a according to the first embodiment.
  • the current waveform generation circuit 103a according to the first embodiment is shown by FIGS. 11A to 11C.
  • the current waveform generation circuit 103a includes a current mirror unit CMa, a current source 13, and a switching unit SWa.
  • the current mirror unit CMa includes a mirror source transistor Tr0 which is a current mirror source, and a plurality of mirror destination transistors Tr1 to TrN (N) which are current mirror destinations of the mirror source transistor Tr0 in a state of being electrically connected to the current mirror path.
  • Tr0 which is a current mirror source
  • N plurality of mirror destination transistors Tr1 to TrN (N) which are current mirror destinations of the mirror source transistor Tr0 in a state of being electrically connected to the current mirror path.
  • the switching unit SWa has switches S1 to SN that have a one-to-one correspondence with the mirror destination transistors Tr1 to TrN.
  • a transfer gate can be used for each of the switches S1 to SN.
  • the current source 13 may be not a constant current source but a variable current source whose current value setting can be changed. Thereby, the amplitude of the generated waveform shape can be changed.
  • the current waveform generation circuit 103a has a control unit 105a and a selection unit 106.
  • the control unit 105a has shift registers SR1 to SRN.
  • the shift registers SR1 to SRN output the output signals Oshift_reg1 to Oshift_regN.
  • the shift registers SR1 to SRN have the configurations already described with reference to FIG.
  • the selection unit 106 inputs the output signals Oshift_reg1 to Oshift_regN of the shift registers SR1 to SRN.
  • the selection unit 106 outputs a signal for setting each switch S1 to SN of the switching unit SWa on or off.
  • the selection unit 106 has selectors SS11, SS12, SS21 to SS24, SS31 to SS34, ..., SSN1 to SSN3.
  • Each selector of the selection unit 106 is a 2-input 1-output selector, and one of the two input signals is selected based on the selection signal.
  • Each selector of the selection unit 106 selects the input signal on the “0” side when the selection signal is “L” level (low level), and “H” level (high level) when the selection signal is “H” level (high level). Select the input signal on the "1" side.
  • Each selector of the selection unit 106 outputs the selected signal as an output signal.
  • the selectors SS11, SS12 and SS13 always output the output signal Oshift_reg1 based on the selection signal input at the fixed "L" level.
  • the selector SS21 selects and outputs the output signal Oshift_reg1 or the output signal Oshift_reg2 based on the selection signal SEL_1.
  • the selector SS22 selects and outputs the output signal Oshift_reg1 or the output signal Oshift_reg2 based on the selection signal SEL_2.
  • the selectors SS23 and SS24 always output the output signal Oshift_reg2 based on the selection signal input at a fixed "H" level.
  • the selector SS31 selects and outputs the output signal Oshift_reg2 or the output signal Oshift_reg3 based on the selection signal SEL_3.
  • the selector SS32 selects and outputs the output signal Oshift_reg2 or the output signal Oshift_reg3 based on the selection signal SEL_4.
  • the selectors SS33 and SS34 always output the output signal Oshift_reg3 based on the selection signal input at a fixed “L” level.
  • the other selector also selects and outputs an output signal based on the fixed “L” level, fixed “H” level, “L” level, or “H” level selection signal.
  • the selector SSN1 selects and outputs an output signal Oshift_reg (N-1) or an output signal Oshift_regN (not shown) based on the selection signal SEL_N.
  • the selectors SSN2, SSN3 and SSN4 always output the output signal Oshift_regN based on the selection signal input at a fixed "H" level.
  • the output signal Oshift_reg1 is branched and input to the five selectors SS11, SS12, SS13, SS21, and SS22. Therefore, based on the selection signals SEL_1 and SEL_2, a maximum of five switches S1 to S5 can be turned on at the same time to obtain currents from the five mirror destination transistors. Also, pay attention to the output signal Oshift_reg2.
  • the output signal Oshift_reg2 is branched and input to the six selectors SS21, SS22, SS23, SS24, SS31, and SS32. Therefore, based on the selection signals SEL_1 to SEL_1, a maximum of six switches S4 to S9 can be turned on at the same time, and currents can be obtained from the six mirror destination transistors.
  • a plurality of switches including switches S1 to S3, for example, four switches S1 to S4 or five switches S1 to S5 are turned on at the same time.
  • a plurality of switches including switches S6 to S7 for example, three switches S5 to S7, three switches S6 to S8, or four switches S6 to S9 (switch S9 is not shown) are turned on at the same time.
  • switches S10 to S11 for example, four switches S8 to S11 (switches S9 to S11 are not shown), or three switches S9 to S11 (not shown), or The four switches S9 to S12 (not shown), the five switches S9 to S13 (not shown), or the four switches S10 to S13 (not shown) are turned on at the same time.
  • turning on a plurality of switches at the same time is repeated.
  • the number of switches to be turned on at the same time is not a fixed value, but the number of switches to be turned on at the same time is changed. Thereby, in the process of rising of the waveform, the shape of the rising can be adjusted.
  • the number of effective transistors as mirror destination transistors is maximized, and the current value of current I_SIN is maximized.
  • the plurality of switches are sequentially turned off from the state where the current value of the current I_SIN is maximized.
  • the last switched on that is, a plurality of switches including the switch SN are turned off at the same time.
  • a plurality of switches are repeatedly turned off at the same time until the switches turned on at the first time are turned off at the same time.
  • the number of switches to be turned off at the same time is not a fixed value, and by changing the number of switches to be turned off at the same time, the shape of the falling edge can be adjusted in the process of falling of the waveform.
  • the current waveform generation circuit 103a includes selectors SE1 to SEN, a logic unit 1050, an AND gate G1, a NOR gate G2, a delay element 14, and a D-type flip-flop. It has FF1 and.
  • Selectors SE1 to SEN output one of the two input signals based on the signal OUPDN described later.
  • Each selector SE1 to SEN selects the input signal on the "0" side when the signal OUPDN is "L” level (low level), and “1" when the signal OUPDN is “H” level (high level). Select the input signal on the side.
  • the outputs of the selectors SE1 to SEN are input to the corresponding selectors in the selection unit 106 as selection signals SEL_1 to SEL_N.
  • the AND gate G1 inputs the output signal Oshift_reg1 which is the first rising output signal and the Oshift_regN which is the last rising output signal.
  • the AND gate G1 outputs the result of logically ANDing the output signal Oshift_reg1 and the output signal Oshift_regN.
  • the AND gate G1 outputs a level "H” when both the output signal Oshift_reg1 and the output signal Oshift_regN are at the level "H”.
  • the AND gate G1 outputs the level "L” when at least one of the output signal Oshift_reg1 and the output signal Oshift_regN is the level "L”.
  • the output signal OAND of the AND gate G1 is input to the D-type flip-flop FF1 as a clock.
  • the NOR gate G2 receives the output signals Oshift_reg1 and Oshift_regN as inputs. The NOR gate G2 reverses and outputs the result of ORing the output signal Oshift_reg1 and the output signal Oshift_regN. The NOR gate G2 outputs a level “H” when both the output signal Oshift_reg1 and the output signal Oshift_regN are at the level "L”. The NOR gate G2 outputs a level "L” when at least one of the output signal Oshift_reg1 and the output signal Oshift_regN is the level "H".
  • the delay element 14 inputs the output signal of the NOR gate G2.
  • the delay element 14 outputs a signal delayed by a predetermined time.
  • the output signal of the NOR gate G2 delayed by the delay element 14 for a predetermined time becomes a reset signal RST to the D-type flip-flop FF1.
  • the D-type flip-flop FF1 inputs a fixed "H" level.
  • the D-type flip-flop FF1 outputs a signal OUPDN for switching between a state in which the current value of the current I_SIN increases and a state in which the current value of the current I_SIN decreases.
  • the signal OUPDN is a signal generated based on the output signal Oshift_reg1 that rises first and the output signal Oshift_regN that rises last.
  • the signal OUPDN switches between a state in which the current value of the output current increases and a state in which the current value of the output current decreases.
  • the logic unit 1050 outputs a preset signal.
  • the signal output from the logic unit 1050 is an input signal to each selector SE1 to SEN.
  • the logic unit 1050 turns on / off the switches S1 to SN of FIG. 11A and outputs a signal for obtaining a current I_SIN having a sine wave or a shape close to the sine wave.
  • the current value at each time is changed by setting the number of tradistas at the mirror destination to a predetermined set value.
  • the logic unit 1050 may turn on / off the switches S1 to SN of FIG. 11A to output a signal for obtaining a triangular wave or a current I_SIN having a shape close to the triangular wave.
  • the selectors SS11, SS12 and SS13 always output the output signal Oshift_reg1.
  • the selectors SS21 and SS22 may select the output signal Oshift_reg1 or the output signal Oshift_reg2.
  • the selector SS21 and SS22 both select the output signal Oshift_reg1, the selector SS21 selects the output signal Oshift_reg1, the selector SS22 selects the output signal Oshift_reg2, and both the selectors SS21 and SS22 select the output signal Oshift_reg2.
  • the selection signals SEL_1 and SEL_2 to the selectors SS21 and SS22 can match the number of transistors turned on at a certain time by the output signal Oshift_reg1 and the number of transistors turned on at the next time by the output signal Oshift_reg2.
  • the selection signals SEL_1 and SEL_2 to the selectors SS21 and SS22 can make the number of transistors turned on at a certain time by the output signal Oshift_reg1 different from the number of transistors turned on at the next time by the output signal Oshift_reg2. ..
  • the selection unit 106 shown in FIG. 11B includes a selector that outputs each output signal in a fixed manner corresponding to each output signal.
  • the selectors SS11 to SS13 corresponding to the output signal Oshift_reg1 output the output signal Oshift_reg1 in a fixed manner.
  • the selectors SS23 to SS24 corresponding to the output signal Oshift_reg2 output the output signal Oshift_reg2 in a fixed manner.
  • the selectors SS33 to SS34 corresponding to the output signal Oshift_reg3 output the output signal Oshift_reg3 in a fixed manner.
  • the other selector provided between the selectors that output each of these output signals in a fixed manner that is, the selector provided between the selectors provided between the adjacent output signals, outputs the output signal selected by the selected signal.
  • the two selectors SS21 and SS22 provided between the selector SS13 and the selector 23 both input the output signal Oshift_reg1 and the output signal Oshift_reg2 and output the output signal selected by the selection signals SEL_1 and SEL_2. To do.
  • the two selectors SS31 and SS32 provided between the selector SS24 and the selector 33 both input the output signal Oshift_reg2 and the output signal Oshift_reg3, and output the output signal selected by the selection signals SEL_3 and SEL_4. To do.
  • the selectors can be turned on or simultaneously at each time.
  • the number of transistors to be turned off can be the same.
  • the current value that increases or the current value that decreases at each time can be set to the same value.
  • selectors SS22 and SS23 two selectors that output fixedly corresponding to each output signal, and two selectors provided between adjacent output signals (for example, selectors SS22 and SS23) are provided.
  • selectors SS31 and SS32 are used.
  • three selectors for the output signals Oshift_reg1 and Oshift_regN located at both ends, three selectors (for example, selectors SS11 to SS13) that output fixedly corresponding to the output signal are provided between adjacent output signals.
  • the number of selectors provided is two (for example, selectors SS21 and SS22). That is, the correspondence between adjacent output signals overlaps.
  • the selectors SS21 and SS22 correspond to the output signal Oshift_reg1 and also to the output signal Oshift_reg2.
  • the selectors SS31 and SS32 correspond to the output signal Oshift_reg2 and also to the output signal Oshift_reg3.
  • the decrease in output current at the fourth time can be made larger than the decrease in output current at the third time.
  • the decrease in output current at the fourth time can be made smaller than the decrease in output current at the third time. In this way, the change in the current value of the current I_SIN can be adjusted by adjusting the number of output signals selected by the selector which is the selection unit.
  • the change in the current value of the current I_SIN can be adjusted by the selection signal to each selector. Therefore, the current value of the current I_SIN can be made into a desired waveform shape. Moreover, the change in the current value can be adjusted separately for the rising edge where the current value increases and the falling edge where the current value decreases. It should be noted that the rising edge where the current value increases and the falling edge where the current value decreases can be adjusted in the same manner.
  • FIG. 12 is a time chart showing the operation of the current waveform generation circuit 103a shown in FIGS. 11A to 11C.
  • FIG. 12 shows changes in the current I_SIN in FIG. 11A, the signal OUPDN in FIG. 11C, the reset signal RST, and the signal OAND and the output signals Oshift_reg1 to Oshift_regN in FIG. 11B.
  • “Current UP” of the current I_SIN indicates that the current value is increasing
  • “Current DN” of the current I_SIN indicates that the current value is decreasing.
  • the signal OUPDN is at a low level
  • the current value of the current I_SIN is in an increasing state.
  • the current value of the current I_SIN decreases with a slight delay.
  • the current value of the current I_SIN increases with a slight delay.
  • the signal OUPDN when the signal OUPDN is at a low level, the number of output signals Oshift_reg1 to Oshift_regN that change from low level to high level gradually increases. At this time, if the number of switches that are turned on is gradually increased, the number of transistors that are effective as mirror destination transistors gradually increases. Then, when all of the output signals Oshift_reg1 to Oshift_regN become high level, the signal OAND becomes high level. As a result, the signal OUPDN changes to a high level.
  • the signal OUPDN When the signal OUPDN is at a high level, the number of output signals Oshift_reg1 to Oshift_regN that change from high level to low level gradually increases. At this time, if the number of switches that are turned on is gradually reduced, the number of transistors that are effective as mirror destination transistors is gradually reduced. Then, when all of the output signals Oshift_reg1 to Oshift_regN become low level, the reset signal RST becomes high level. As a result, the signal OUPDN changes to a low level.
  • the number of switches S1 to SN that are turned on by the output signals Oshift_reg1 to Oshift_regN increases or decreases.
  • the number of effective transistors as mirror destination transistors increases or decreases.
  • the current value of the current I_SIN increases or decreases.
  • a sine wave or a current having a shape close to that of a sine wave can be obtained.
  • a plurality of switches are turned on at the same time at a certain time, and while the plurality of switches that have been turned on are turned on, another plurality of switches are turned on at the same time at the next time. Further, in the current waveform generation circuit 103a, a plurality of switches are simultaneously turned off at a certain time, and while the plurality of switches that have been turned off are turned off, the other plurality of switches are simultaneously turned off at the next time. In this way, the rising portion of the sine wave can be generated by gradually increasing the number of transistors effective as the mirror destination transistor. Further, by gradually reducing the number of transistors effective as mirror destination transistors, a falling portion of a sine wave can be generated.
  • the output signals Oshift_reg1 to Oshift_regN in the period when the signal OUPDN is at a low level correspond to the rising portion of the current waveform. Focusing on this rising portion, if the number of switches to be turned on at each time is the same normal setting, each step of the stepped waveform is the same. The greater the number of switches that are turned on, the greater the change (ie, increase) in that step. The smaller the number of switches that are turned on, the smaller the change (that is, the increase) in that step. Therefore, the shape of the rising portion can be adjusted by adjusting the number of switches to be turned on. The same applies to the shape of the falling portion.
  • the output signals Oshift_regN to Oshift_reg1 during the period when the signal OUPDN is at a high level correspond to the rising portion of the current waveform. Focusing on the falling part of this waveform, if the number of switches to be turned off at each time is the same normal setting, each step of the stepped waveform is the same. The greater the number of switches that are turned off, the greater the change (ie, decrease) in that step. The smaller the number of switches that are turned off, the smaller the change (ie, decrease) in that step. Therefore, the shape of the falling portion can be adjusted by adjusting the number of switches to be turned off.
  • FIG. 13 is a diagram showing a waveform in which the falling portion of the waveform shape is changed from the normal setting.
  • the normal setting is a state in which the waveform shape is not adjusted.
  • the waveform that changes stepwise as shown in FIG. 13 becomes a waveform that changes slowly as shown in FIG. 14 due to the influence of the parasitic capacitance of the capacitor CP and the parasitic resistance of the signal line.
  • FIG. 14 is a diagram showing a waveform in which the falling portion of the waveform shape is changed from the normal setting.
  • the waveform shape changes from the solid line to the broken line at the falling portion of the waveform shape.
  • the waveform shape can be changed from the broken line in FIG. 14 as shown by the solid line.
  • FIG. 15 is a diagram showing the discrete Fourier transform result of the waveform in which the falling portion of the waveform shape is changed from the normal setting.
  • the spectrum of the discrete Fourier transform result has a peak at a target frequency (eg, 210.0 MHz).
  • the spectrum other than the target frequency has a very small value.
  • FIG. 16 is a diagram showing a waveform in which the rising portion of the waveform shape is changed from the normal setting.
  • the waveform that changes stepwise as shown in FIG. 16 becomes a waveform that changes slowly as shown in FIG. 17 due to the influence of the parasitic capacitance of the capacitor CP and the parasitic resistance of the signal line.
  • FIG. 17 is a diagram showing a waveform in which the rising portion of the waveform shape is changed from the normal setting.
  • the waveform shape changes from a solid line to a broken line, for example.
  • the waveform shape can be changed from the broken line in FIG. 17 as shown by the solid line.
  • FIG. 18 is a diagram showing the discrete Fourier transform result of the waveform in which the falling portion of the waveform shape is changed from the normal setting.
  • the spectrum of the discrete Fourier transform result has a peak at a target frequency (eg, 210.0 MHz).
  • the spectrum other than the target frequency has a very small value.
  • VCSELs for VCSELs, a certain high voltage may be used and the voltage level may be shifted, causing the waveform shape to collapse.
  • the current waveform generation circuit 103a by adopting the current waveform generation circuit 103a, it is possible to adjust the waveform shape and correct the distortion of the waveform, and it is possible to generate an accurate sine wave or triangular wave.
  • FIG. 19 is a diagram showing a current waveform generation circuit 103b according to a modification 1 of the first embodiment.
  • the current waveform generation circuit 103b has a current mirror unit CMb and a switching unit SWb.
  • the current mirror unit CMb has transistors Tr1 to Tr11.
  • the switching unit SWb has switches S1 to S11 corresponding to the transistors Tr1 to Tr11.
  • FIG. 20 is an enlarged view of the shift register SR6 in FIG. As shown in FIG. 20, the shift register SR6 has 11 flip-flops F1 to F11.
  • the output signal Oshift_reg6'of the fifth flip-flop F6 of the shift register SR6 is taken out and used as the signal OUPDN described with reference to FIG. That is, instead of the signal OUPDN in FIG. 11C, the output signal Oshift_reg6'is input to each selector SE1 to SEN as a selection signal.
  • the output signal of the flip-flop in the middle of the multiple-stage flip-flop is taken out, and based on the signal, the state in which the current value of the output current increases and the state in which the current value of the output current decreases are switched.
  • FIG. 21 is a diagram showing the operation of the current waveform generation circuit 103b.
  • FIG. 21 shows the output signal Oshift_reg6'of the fifth flip-flop F5 of the shift register SR6.
  • the output signal Oshift_reg6' is the same as the signal OUPDN described with reference to FIG. 12, and by using the output signal Oshift_reg6'instead of the signal OUPDN, the current value of the current I_SIN increases or decreases. It is possible to determine whether it is in a state. Therefore, the current value of the current I_SIN can be gradually switched from an increasing state to a decreasing state.
  • the number of circuit elements can be reduced. Specifically, the AND gate G1, the NOR gate G2, the delay element 14, and the flip-flop FF1 described with reference to FIG. 11C are not required, and the mounting area can be reduced.
  • FIG. 22 is a diagram showing a current waveform generation circuit according to the second modification of the first embodiment.
  • the output signal Oshift_reg12 is the same as the signal obtained by inverting the output signal Oshift_reg1 and shifting the phase by 180 degrees. Therefore, as shown in FIG. 22, the output signal of the twelfth flip-flop F12 located between the 24 flip-flops F1 to F24 is taken out, and the signal is inverted by the inverting circuit 15.
  • the output signal of the flip-flop F24 is a signal A
  • the output signal of the flip-flop F12 is a signal B
  • the output signal of the inversion circuit 15 is a signal C.
  • FIG. 23 is a diagram showing signals of each part of the shift register SR shown in FIG. 22.
  • the signal A which is the output signal of the flip-flop F24
  • the signal B which is the output signal of the flip-flop F12
  • the signal C is obtained by taking out the output signal of the flip-flop F12 of FIG. 22 and inverting the signal by the inverting circuit 15.
  • the signal C is the same as the output signal Oshift_reg1.
  • the output signal of the flip-flop in the middle stage of the shift register is taken out, the signal is inverted by the inverting circuit, and the inverted signal is used in another shift register. Use instead of output.
  • the circuit elements can be reduced. Specifically, the number of shift registers can be reduced and the mounting area can be reduced.
  • the output signal Oshift_reg2 and output signal Oshift_reg10, the output signal Oshift_reg3 and output signal Oshift_reg9, the output signal Oshift_reg4 and output signal Oshift_reg8, and the output signal Oshift_reg5 and output signal Oshift_reg7 have the same relationship as above. Therefore, with the same configuration, the output signal of the flip-flop in the middle stage of the shift register can be taken out, and the signal can be inverted by the inverting circuit and used.
  • FIG. 24 is a diagram showing a current waveform generation circuit 103c according to a modification 3 of the first embodiment.
  • the current waveform generation circuit 103c according to the third modification of the first embodiment has a current mirror unit CMb, a current source 13, and a switching unit SWb.
  • the current mirror unit CMb includes a mirror source transistor Tr0 that serves as a current mirror source, and a plurality of mirror destination transistors Tr1 to Tr11 that serve as current mirror destinations of the mirror source transistor Tr0 in a state of being electrically connected to the current mirror path.
  • Has. It has transistors Tr1 to Tr11.
  • the switching unit SWb has switches S1 to S11 corresponding to the transistors Tr1 to Tr11.
  • the output signals Oshift_reg1 and Oshift_reg2 are input to all the selectors SS11, SS12, SS21, SS22a, SS23a, SS24a, SS25a, SS26a ... Regarding the selectors SS21, SS22a, SS23a, SS24a, SS25a, SS26a ..., Among the input signals, the signal selected based on the selection signals SEL_1, SEL_2, SEL_3, SEL_4, SEL_5, SEL_6 ... Is output.
  • the selectors SS22a, SS23a, SS24a, SS25a, SS26a are selectors with 3 inputs and 1 output.
  • the three-input, one-output selectors SS22a, SS23a, SS24a, SS25a, SS26a ... Select one of the three input signals based on the selection signal.
  • One of the three inputs of the selectors SS22a, SS23a, SS24a, SS25a, SS26a ... Is the reference potential. That is, the selectors SS22a, SS23a, SS24a, SS25a, SS26a ...
  • the selection signals SEL_2, SEL_3, SEL_4, SEL_5, SEL_6 ... are 2-bit signals in this example.
  • FIG. 24 shows a part of the selector, the switch, and the mirror destination transistor of the current waveform generation circuit 103c for the convenience of drawing.
  • a large number of selectors, switches, and mirror destination transistors are provided in the current waveform generation circuit 103c, and the selection conditions of the selector are set by the selection signal.
  • the selectors SS22a, SS23a, SS24a, SS25a, SS26a ... Select one of the three input signals based on the selection signals SEL_2, SEL_3, SEL_4, SEL_5, SEL_6 ...
  • the switch corresponding to the selector remains off and the mirror destination transistor corresponding to the switch is not used.
  • the above-mentioned current waveform generation circuits 103a, 103b, and 103c can be incorporated into the light emitting element drive circuit.
  • the light emitting element can be driven by the drive current based on the generated current waveform. That is, the light emitting element drive circuit incorporating the current waveform generation circuit has a drive unit that generates a drive current based on the generated current waveform, and drives the light emitting element by the drive current generated by the drive unit. ..
  • FIG. 25A is a diagram showing an implementation example of the light emitting element drive circuit according to the second embodiment of the present disclosure.
  • the LD array 1200b is arranged on a light emitting element drive circuit incorporating the current waveform generation circuits 103a, 103b or 103c, that is, an LDD (laser diode driver) chip 1000 in which each element included in the driver is arranged.
  • LDD laser diode driver
  • FIG. 25A shows the LDD chip 1000 and the LD array 1200b viewed from the surface (upper surface) on which the light emitting portion of each laser diode 12 included in the LD array 1200b is arranged.
  • the LD array 1200b is shown in a state where the side (back surface) connected to the LDD chip 1000 is seen through from the upper surface side where the light emitting portion of the laser diode 12 is arranged. There is.
  • the LDD chip 1000 is one semiconductor chip, and is connected to an external circuit by wire bonding, for example, to a plurality of pads 1001 arranged in a peripheral portion.
  • the LDD chip 1000 is supplied with a voltage V DD from the outside via the pad 1001.
  • FIG. 25B is a diagram schematically showing the configuration of the LD array 1200b. As shown in FIG. 25B, the cathode terminals 1201 of each of the plurality of laser diodes 12 included in the LD array 1200b and the anode terminals 1202 common to the plurality of laser diodes 12 are aligned with respect to the back surface of the LD array 1200b. Be placed.
  • the cathode terminals 1201 are arranged in the central portion of the LD array 1200b by a grid-like arrangement of C rows ⁇ L columns. That is, in this example, (C ⁇ L) laser diodes 1201 are arranged with respect to the LD array 1200b. Further, the anode terminals 1202 are arranged in a grid pattern of C rows ⁇ A 1 column on the left end side of the LD array 1200b and C rows ⁇ A 2 columns on the right end side.
  • each cathode terminal 1201 corresponds to, for example, the coupling portions 100b 1 , 100b 2 , ..., 100b n in FIG.
  • each anode terminal 1202 collectively corresponds to, for example, the coupling portion 100a in FIG.
  • FIG. 25C is a side view of the structure including the LDD chip 1000 and the LD array 1200b as viewed from the lower end side of FIG. 25A.
  • the LDD chip 1000 and the LD array 1200b have a structure in which the LD array 1200b is laminated on the LDD chip 1000.
  • Each cathode terminal 1201 and each anode terminal 1202 are connected to the LDD chip 1000 by, for example, micro bumps.
  • the third embodiment is an example in which the light source device including the light emitting element drive circuit according to the second embodiment is applied to a distance measuring device that performs distance measuring using a laser beam.
  • FIG. 26 is a block diagram showing a configuration of an example of the distance measuring device according to the third embodiment.
  • the laser diode 12, the laser diodes 12 1 to 12 n, and the like will be described by being represented by the laser diode 12. More preferably, it is conceivable to apply the configuration described with reference to FIG. 25B or FIG. 25C.
  • the distance measuring device 70 as an electronic device according to the third embodiment includes a driver 10, a laser diode 12, a controller 11, a distance measuring unit 51, and a light receiving unit 302.
  • the driver 10 is a light emitting element drive circuit incorporating the current waveform generation circuits 103a, 103b or 103c.
  • the driver 10 generates a drive signal that drives the laser diode 12 to emit light in a pulsed manner in response to the control signal supplied from the controller 11, and causes the laser diode 12 to emit light based on the generated drive signal.
  • the driver 10 passes a signal indicating the timing at which the laser diode 12 is made to emit light to the ranging unit 51.
  • the light receiving unit 302 includes a light receiving element that outputs a light receiving signal by photoelectric conversion based on the received laser light.
  • a single photon avalanche diode can be applied as the light receiving element.
  • the single photon avalanche diode is also called SPAD (Single Photon Avalanche Diode), and has a characteristic that electrons generated in response to the incident of one photon cause avalanche multiplication and a large current flows. By utilizing this characteristic of SPAD, the incident of one photon can be detected with high sensitivity.
  • the light receiving element 302 to which the light receiving unit 302 can be applied is not limited to SPAD, but an avalanche photodiode (APD) or an ordinary photodiode can also be applied.
  • APD avalanche photodiode
  • the distance measuring unit 51 calculates the distance D between the object 61 and the object 61 based on the time t 0 when the laser beam is emitted from the laser diode 12 and the time t 1 when the light is received by the light receiving unit 302.
  • the laser beam 60 emitted from the laser diode 12 at the timing of time t 0 is reflected by the object 61, for example, and is received by the light receiving unit 302 at the timing of time t 1 as the reflected light 62. ..
  • the ranging unit 51 determines the distance D to the object 61 based on the difference between the time t 1 when the reflected light 62 is received by the light receiving unit 302 and the time t 0 when the laser light is emitted by the laser diode 12. Ask.
  • the distance D is calculated as the speed of light constant c (2.9979 ⁇ 10 8 [m / sec]) by the following equation (1).
  • D (c / 2) ⁇ (t 1 ⁇ t 0 )... (1)
  • the ranging unit 51 repeats the above-mentioned processing a plurality of times.
  • the distance D may be calculated based on each light receiving timing in which the light receiving unit 302 includes a plurality of light receiving elements and the reflected light 62 is received by each light receiving element.
  • the ranging unit 51 classifies the time t m (called the light receiving time t m ) from the light emitting timing time t 0 to the light receiving timing when the light is received by the light receiving unit 302 based on the class (bins). Generate a histogram.
  • the light received by the light receiving unit 302 during the light receiving time t m is not limited to the reflected light 62 in which the light emitted by the laser diode 12 is reflected by the object to be measured.
  • the ambient light around the light receiving unit 302 is also received by the light receiving unit 302.
  • FIG. 27 is a diagram showing an example histogram based on the time when the light receiving unit 302 receives light, which is applicable to the third embodiment.
  • the horizontal axis indicates the bin and the vertical axis indicates the frequency for each bin.
  • the bins are obtained by classifying the light receiving time t m for each predetermined unit time d. Specifically, bin # 0 is 0 ⁇ t m ⁇ d, bin # 1 is d ⁇ t m ⁇ 2 ⁇ d, bin # 2 is 2 ⁇ d ⁇ t m ⁇ 3 ⁇ d, ..., Bin # (N). -2) is (N-2) ⁇ d ⁇ t m ⁇ (N-1) ⁇ d.
  • the ranging unit 51 counts the number of times the light receiving time t m is acquired based on the bins to obtain the frequency 310 for each bin, and generates a histogram.
  • the light receiving unit 302 also receives light other than the reflected light reflected from the light emitted from the laser diode 12.
  • the ambient light there is the above-mentioned ambient light.
  • the portion indicated by the range 311 in the histogram includes the ambient light component due to the ambient light.
  • the ambient light is light that is randomly incident on the light receiving unit 302 and becomes noise with respect to the reflected light of interest.
  • the target reflected light is light received according to a specific distance, and appears as an active light component 312 in the histogram.
  • the bin corresponding to the frequency of the peak in the active light component 312 becomes the bin corresponding to the distance D of the object to be measured 303.
  • the distance measuring unit 51 acquires the representative time of the bottle (for example, the time in the center of the bottle) as the time t 1 described above, and calculates the distance D to the object to be measured 303 according to the formula (1) described above. be able to. In this way, by using a plurality of light receiving results, it is possible to perform appropriate distance measurement for random noise.
  • the current waveform generation circuit 103a has a current mirror unit CMa, a switching unit SWa, and a control unit 105a, and outputs the output current of the current mirror unit CMa.
  • the current mirror unit CMa includes a mirror source transistor Tr0 that serves as a current mirror source, and a plurality of mirror destination transistors Tr1 to TrN that serve as current mirror destinations of the mirror source transistor Tr0 in a state of being electrically connected to the current mirror path.
  • the switching unit SWa changes the number of effective mirror destination transistors among the plurality of mirror destination transistors Tr1 to TrN that are electrically connected to the current mirror path.
  • the control unit 105a controls the number of transistors that are effective as mirror destination transistors that are electrically connected by the switching unit SWa based on the waveform shape of the current waveform to be generated.
  • the current waveform generation circuit 103a can adjust the change of the current value of the current I_SIN, which is the output current of the current mirror unit CMa. Therefore, the current waveform generation circuit 103a can make the current value of the current I_SIN into a desired waveform shape.
  • the control unit 105a forms a rising portion of the current waveform to be generated by gradually increasing the number of transistors that are effective as mirror destination transistors that are electrically connected to the current mirror path, and forms a rising portion of the current waveform to be generated, and the control unit 105a forms the rising portion of the current mirror path.
  • the switching unit SWa is controlled so as to form a falling portion of the current waveform to be generated.
  • the current waveform generation circuit 103a can separately adjust the change in the current value for the rising portion and the falling portion of the current waveform to be generated.
  • the switching unit SWa has a plurality of switches S1 to SN corresponding to each of the plurality of mirror destination transistors.
  • the switching unit SWa increases and decreases the number of transistors effective as mirror destination transistors by turning on and off a plurality of switches S1 to SN.
  • the current waveform generation circuit 103a can separately adjust the change in the current value for the rising portion and the falling portion of the current waveform to be generated.
  • the control unit 105a includes a plurality of shift registers SR1 to SRN.
  • the plurality of shift registers SR1 to SRN are waveforms that rise sequentially at different times and fall sequentially at different times, and the waveform of the output signal that rises first has the longest high-level period and is the output signal that rises last.
  • the waveform outputs each output signal with the shortest high-level period.
  • the current waveform generation circuit 103a has a selection unit 106 that selects and outputs the output signals of the plurality of shift registers SR1 to SRN.
  • the number of transistors effective as the mirror destination transistor is changed by turning on / off the plurality of switches S1 to SN by the output signal selected by the selection unit 106.
  • the current waveform generation circuit 103a can adjust the change of the current value of the current I_SIN, which is the output current of the current mirror unit CMa.
  • the current waveform generation circuit 103a can separately adjust the change in the current value for the rising portion and the falling portion of the current waveform to be generated.
  • the current waveform generation circuit 103a has a state in which the current value of the output current increases and a state in which the current value of the output current decreases, depending on the signal generated based on the output signal that rises first and the output signal that rises last. To switch.
  • the current waveform generation circuit 103a can separately adjust the change in the current value for the rising portion and the falling portion of the current waveform to be generated.
  • Each of the plurality of shift registers SR1 to SRN includes a plurality of stages of flip-flops connected in cascade.
  • the multi-stage flip-flop sends the data stored in each stage to the next stage each time the common clock level changes, and the final stage flip-flop transfers the stored data to the first stage flip-flop. send.
  • the output of the flip-flop in the final stage becomes the output signal of the shift register.
  • the current waveform generation circuit 103a can adjust the change in the current value of the current I_SIN.
  • the current waveform generation circuit 103a has a state in which the current value of the output current increases and a state in which the current value of the output current decreases, based on the signal obtained by extracting the output signal of the flip-flop in the middle of the flip-flops in the plurality of stages. May be switched.
  • the number of circuit elements can be reduced and the mounting area can be reduced.
  • the current waveform generation circuit 103a may take out the output signal of the flip-flop in the middle of the flip-flops of the plurality of stages and use the inverted signal instead of the output of another shift register.
  • the number of circuit elements can be reduced and the mounting area can be reduced.
  • the selection unit 106 turns on X of a plurality of switches (X is an integer of 2 or more) at the first time among the first and second consecutive times, and then at the second time.
  • X is an integer of 2 or more
  • Y is an integer of 2 or more
  • the output current at the second time is larger than the increase of the output current at the first time.
  • the output signal is selected so that the amount of increase in output current in the second time is smaller than the amount of increase in output current in the first time.
  • the selection unit 106 turns off X of a plurality of switches (X is an integer of 2 or more) at the third time among the third and fourth consecutive times, and then turns off the fourth switch.
  • X is an integer of 2 or more
  • Y is an integer of 2 or more
  • the output current is reduced at the fourth time rather than the decrease at the third time.
  • the output signal is selected so that the decrease in output current at the fourth time is smaller than the decrease in output current at the third time. ..
  • the current value of the current I_SIN can be adjusted by changing the increase or decrease in the number of transistors effective as the mirror destination transistor, and the waveform shape of the rising portion and the falling portion of the current I_SIN can be changed. be able to.
  • the selection unit 106 takes a plurality of output signals as inputs and outputs a signal selected by the selection signal.
  • the current waveform generation circuit 103a can adjust the change in the current value of the current I_SIN.
  • the selection unit 106 may input a plurality of output signals and reference potentials and output a signal selected by the selection signal.
  • the electrical connection state can be flexibly changed based on the selection signal even after the current waveform generation circuit 103a is incorporated in a semiconductor chip or the like. As a result, a desired waveform shape can be generated.
  • the signal line that outputs the output current of the current mirror unit CMa preferably has a parasitic capacitance and a parasitic resistance.
  • the output current has a waveform that changes slowly due to the influence of the parasitic capacitance of the capacitor and the parasitic resistance of the signal line.
  • the mirror source transistor Tr0 of the current mirror portion CMa is connected to a diode and serves as a current mirror source.
  • the transistor of the current mirror source can be obtained.
  • the light emitting element drive circuit includes a current waveform generation circuit 103a and a drive unit 20 that generates a drive current based on the current waveform output from the current waveform generation circuit 103a, and the light emitting element is generated by the drive current generated by the drive unit 20. Drives the laser diode 12 which is.
  • the present technology can also have the following configurations.
  • a current mirror unit having a mirror source transistor serving as a current mirror source and a plurality of mirror destination transistors serving as current mirror destinations of the mirror source transistor in a state of being electrically connected to the current mirror path.
  • a switching unit that changes the number of transistors that are effective as mirror destination transistors that are electrically connected to the current mirror path.
  • a control unit that controls the number of transistors that are effective as mirror destination transistors that are electrically connected by the switching unit based on the waveform shape of the current waveform to be generated.
  • a current waveform generation circuit that outputs the output current of the current mirror unit.
  • the control unit By gradually increasing the number of transistors that are effective as the mirror destination transistors that are electrically connected to the current mirror path, a rising portion of the current waveform to be generated is formed, and a rising portion of the current waveform to be generated is formed. By gradually reducing the number of transistors that are effective as the mirror destination transistors that are electrically connected to the current mirror path, the switching unit is controlled so as to form a falling portion of the current waveform to be generated.
  • the current waveform generation circuit according to (1) above.
  • the switching unit is It has a plurality of switches corresponding to each of the plurality of mirror destination transistors, and has a plurality of switches.
  • the current waveform generation circuit according to (1) or (2), wherein the number of transistors effective as the mirror destination transistor is increased or decreased by turning on / off the plurality of switches.
  • the control unit It is a waveform that rises sequentially at different times and falls sequentially at different times.
  • the waveform of the output signal that rises first has the longest high-level period, and the waveform of the output signal that rises last has the shortest high-level period.
  • the number of transistors effective as the mirror destination transistor is changed by turning on / off the plurality of switches according to the output signals selected by the selection unit (3).
  • the current waveform generation circuit described. (5) The signal generated based on the output signal that rises first and the output signal that rises last switches between a state in which the current value of the output current increases and a state in which the current value of the output current decreases.
  • Each of the plurality of shift registers includes a plurality of stages of flip-flops connected in cascade.
  • the multi-stage flip-flop sends the data stored in each stage to the next stage each time the common clock level changes, and the final stage flip-flop sends the stored data to the first stage flip-flop. Send to The output of the final stage flip-flop becomes the output signal of the shift register.
  • the current waveform generation circuit according to (6) The current waveform generation circuit according to (6).
  • the increase in the output current at the second time is smaller than the increase in the output current at the first time, and
  • X of the plurality of switches are turned off at the 3rd time among the 3rd and 4th consecutive times, and then Y of the multiple switches are turned off at the 4th time.
  • the decrease in output current at the fourth time is made larger than the decrease in output current at the third time, and by setting X> Y, the output at the third time is output.
  • the current waveform generation circuit according to any one of (4) to (8) above, wherein the decrease in output current at a fourth time is made smaller than the decrease in current.
  • the current waveform generation circuit according to any one of (1) to (12) above, wherein the mirror source transistor is connected to a diode and serves as a current mirror source. (14) It has a current waveform generation circuit according to any one of (1) to (13), and a drive unit that generates a drive current based on a current waveform output from the current waveform generation circuit.
  • a light emitting element drive circuit that drives a light emitting element by a drive current generated by the drive unit.

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Abstract

電流波形生成回路は、電流ミラー元となるミラー元トランジスタ（Ｔｒ０）と、電流ミラー経路に電気的に接続された状態でミラー元トランジスタ（Ｔｒ０）の電流ミラー先となる、複数のミラー先トランジスタ（Ｔｒ１～Ｔｒ８…）と、を有する電流ミラー部（ＣＭａ）と、複数のミラー先トランジスタ（Ｔｒ１～Ｔｒ８…）のうち、電流ミラー経路に電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を変化させる切替え部（ＳＷａ）と、生成すべき電流波形の波形形状に基づいて、切替え部（ＳＷａ）によって電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を制御する制御部と、を有し、電流ミラー部（ＣＭａ）の出力電流を出力する。

Description

電流波形生成回路および発光素子駆動回路
　本開示は、電流波形生成回路および発光素子駆動回路に関する。
　発光素子を駆動する回路に、正弦波の電流を供給し、発光素子を駆動することがある。正弦波の電流を生成する回路として、特許文献１、特許文献２に記載されている回路がある。特許文献１に開示の回路では、抵抗とコンデンサの容量との積からなる時定数を利用して正弦波を生成している。特許文献２に開示の回路では、基準のクロック信号のパルス幅を変えて、電流を変えながら正弦波を生成している。
特開２００２－１１１３８８号公報 特開２００４－３３６１５２号公報
　しかしながら、特許文献１、特許文献２に開示の技術は、生成する波形を細かく調整することについて改善の余地がある。
　そこで、本開示では、生成する波形を細かく調整することができる電流波形生成回路および発光素子駆動回路を提案する。
　本開示に係る電流波形生成回路は、電流ミラー元となるミラー元トランジスタと、電流ミラー経路に電気的に接続された状態で前記ミラー元トランジスタの電流ミラー先となる、複数のミラー先トランジスタと、を有する電流ミラー部と、前記複数のミラー先トランジスタのうち、前記電流ミラー経路に電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を変化させる切替え部と、生成すべき電流波形の波形形状に基づいて、前記切替え部によって電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を制御する制御部と、を有し、前記電流ミラー部の出力電流を出力する。
　また、本開示に係る発光素子駆動回路は、上記の電流波形生成回路から出力される電流波形に基づく駆動電流を生成する駆動部を有し、前記駆動部によって生成される駆動電流によって発光素子を駆動する。
各実施形態に適用可能な光源装置の構成例を示すブロック図である。 既存技術によるドライバの一例の構成を示す図である。 複数のレーザダイオードを駆動する場合の構成例を示す図である。 複数のレーザダイオードを駆動する場合の構成例を示す図である。 各トランジスタのドレインに共通して接続されるキャパシタを追加したドライバの例を示す図である。 第１の比較例による電流波形生成回路を示す図である。 シフトレジスタから出力される出力信号の例を示すタイムチャートである。 第２の比較例による電流波形生成回路を示す図である。 シフトレジスタから出力される出力信号の例を示すタイムチャートである。 電流の波形形状の例を示す図である。 第１の実施形態による電流波形生成回路を示す図である。 第１の実施形態による電流波形生成回路を示す図である。 第１の実施形態による電流波形生成回路を示す図である。 電流波形生成回路の動作を示すタイムチャートである。 通常設定から波形形状の立ち下り部分を変化させた波形を示す図である。 通常設定から波形形状の立ち下り部分を変化させた波形を示す図である。 通常設定から波形形状の立ち下り部分を変化させた波形の離散フーリエ変換結果を示す図である。 通常設定から波形形状の立ち上り部分を変化させた波形を示す図である。 通常設定から波形形状の立ち上り部分を変化させた波形を示す図である。 通常設定から波形形状の立ち下り部分を変化させた波形の離散フーリエ変換結果を示す図である。 第１の実施形態の変形例１による電流波形生成回路を示す図である。 図１９中のシフトレジスタを拡大して示す図である。 電流波形生成回路の動作を示す図である。 第１の実施形態の変形例２による電流波形生成回路を示す図である。 図２２に示すシフトレジスタの各部の信号を示す図である。 第１の実施形態の変形例３による電流波形生成回路を示す図である。 本開示の第２の実施形態にかかる発光素子駆動回路の実装例を示す図である。 ＬＤアレイの構成を模式的に示す図である。 ＬＤＤチップおよびＬＤアレイからなる構造を、図２５Ａの下端側から見た側面図である。 第３の実施形態に係る測距装置の一例の構成を示すブロック図である。 第３の実施形態に適用可能な、受光部が受光した時刻に基づく一例のヒストグラムを示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下に示す項目順序に従って本開示を説明する。
　０．各実施形態に共通の構成
　　０．１既存技術による構成例
　　０．２　第１の比較例
　　０．２．１　構成
　　０．２．２　動作
　　０．３　第２の比較例
　　０．３．１　構成
　　０．３．２　動作
　１．第１の実施形態
　　１．１　構成
　　１．２　動作
　　１．３　効果
　２．第１の実施形態の変形例１
　　２．１　構成
　　２．２　動作
　　２．３　効果
　３．第１の実施形態の変形例２
　　３．１　構成
　　３．２　動作
　　３．３　効果
　４．第１の実施形態の変形例３
　　４．１　構成
　　４．２　動作
　　４．３　効果
　５．第２の実施形態
　６．第３の実施形態
　７．まとめ
　［０．各実施形態に共通の構成］
　本開示は、レーザダイオードなどの、電流に応じて発光する発光素子の制御に関するものである。図１は、各実施形態に適用可能な光源装置の一例の構成を示すブロック図である。
　なお、以下では、発光素子がレーザダイオード（ＬＤ）であるものとして説明を行う。レーザダイオードは、光の直進性や集光性に優れ、応答速度が高速であり、また、低消費電力であるなどの特性を活かして、測距、光伝送、電子写真方式のプリンタなど、様々な分野に用いられている。なお、本開示に適用可能な発光素子は、レーザダイオードに限られない。例えば、発光素子としてＬＥＤ(Light　Emitting　Diode)を適用することもできる。
　図１において、光源装置１は、発光素子駆動回路であるドライバ１０と、レーザダイオード（ＬＤ）１２と、を含む。コントローラ１１を光源装置１に含めてもよい。ドライバ１０は、コントローラ１１の制御に従い、レーザダイオード１２を駆動し、レーザダイオード１２を発光させる。コントローラ１１は、例えばＣＰＵ(Central　Processing　Unit)およびメモリを含み、ＣＰＵによりメモリに予め記憶されたプログラムに従い生成した制御信号４０をドライバ１０に供給し、ドライバ１０を制御する。
　ドライバ１０は、駆動部２０および検出部２１を含む。駆動部２０は、コントローラ１１から供給される制御信号４０に従いレーザダイオード１２を発光させるための駆動電流を生成し、生成した駆動電流をレーザダイオード１２に供給する。また、駆動部２０は、コントローラ１１から供給される制御信号４３に応じて、レーザダイオード１２の発光のオン／オフを制御することができる。さらに、駆動部２０は、レーザダイオード１２を駆動する駆動電流の電流値を示す信号４１を検出部２１に供給する。検出部２１は、駆動部２０から供給された信号４１に基づく検出信号４２を、コントローラ１１に供給する。なお、コントローラ１１は、検出信号４２に基づいて、レーザダイオード１２を駆動する駆動電流の過電流を検出することができる。
　［０．１既存技術による構成例］
　次に、本開示の説明に先立って、既存技術によるレーザダイオード１２の駆動電流を検出するための構成例について、図２および図３を用いて説明する。図２は、既存技術によるドライバの一例の構成を示す図である。図２および図３において、ドライバ１０ａおよび１０ｂは、それぞれ、上述した図１のドライバ１０に対応する。
　ドライバ１０ａは、抵抗ＲDと、ＰチャネルのＭＯＳ(Metal　Oxide　Semiconductor)トランジスタであるトランジスタ２０３と、電流ＩLを供給する電流源となる電流波形生成回路１０３と、を含む。電流ＩLは、例えばレーザダイオード１２を所定の光量で発光させるための電流である。
　図２において、電圧ＶDDの電源に抵抗ＲDの一端が接続される。抵抗ＲDの他端がトランジスタ２０３のドレイン－ソースおよび結合部２０２ａを介してレーザダイオード１２のアノードに接続される。レーザダイオード１２のカソードは、結合部２０２ｂを介して電流波形生成回路１０３に接続される。
　例えば駆動部２０に含まれる図示されない駆動回路により、電流波形生成回路１０３の動作を制御することで、レーザダイオード１２の発光を制御できる。例えば、電流波形生成回路１０３によって所定のデューティの矩形波を生成することで、レーザダイオード１２をデューティに応じた光量で発光させることができる。
　なお、結合部２０２ａおよび２０２ｂは、レーザダイオード１２とドライバ１０ａとが異なる構成とされている場合に、これらを接続するために設けられている。
　この構成において、コントローラ１１は、レーザダイオード１２の発光のオン／オフを制御するための制御信号４３を出力する。制御信号４３は、ドライバ１０ａのトランジスタ２０３のゲートに入力され、トランジスタ２０３のオン（閉）／オフ（開）を制御する。
　図３および図４は、複数のレーザダイオード１２を駆動する場合の構成の第１および第２の例を示す図である。
　図３、図４は、それぞれ、トランジスタ１０１のドレインに対して複数のレーザダイオード１２1、１２2、…、１２nを含むＬＤ（レーザダイオード）アレイ１２００ａ、１２００ｂが接続されている。ＬＤアレイ１２００ａ、１２００ｂは、例えばＶＣＳＥＬ(Vertical　Cavity　Surface　Emitting　LASER)である。
　各レーザダイオード１２1、１２2、…、１２nそれぞれは、それぞれ独立して制御可能な電流波形生成回路１０３1、１０３2、…、１０３nそれぞれが一対一に接続される。すなわち、図示されない駆動回路により、各電流波形生成回路１０３1、１０３2、…、１０３nの例えばオン／オフをそれぞれ制御することで、各電流波形生成回路１０３1、１０３2、…、１０３nに一対一に対応する各レーザダイオード１２1、１２2、…、１２nの発光を、それぞれ独立して制御できる。
　図３は、複数のレーザダイオード１２を駆動する場合の第１の例によるドライバ１０ｂの構成例を示す図である。図３において、各レーザダイオード１２1、１２2、…、１２nの各アノードおよび各カソードが独立しているＬＤアレイ１２００ａの例を示す。ＬＤアレイ１２００ａにおいて、各レーザダイオード１２1、１２2、…、１２nの各アノードが、結合部１００ａ1、１００ａ2、…、１００ａnを介してトランジスタ１０１のドレインに接続される。
　また、各レーザダイオード１２1、１２2、…、１２nの各カソードが、結合部１００ｂ1、１００ｂ2、…、１００ｂnと、を介して、各電流波形生成回路１０３1、１０３2、…、１０３nに一対一で接続される。
　図４は、複数のレーザダイオード１２を駆動する場合の第２の例によるドライバ１０ｃの構成例を示す図である。図４において、各レーザダイオード１２1、１２2、…、１２nの各アノードが共通に接続され、各カソードが独立しているＬＤアレイ１２００ｂの例を示す。ＬＤアレイ１２００ｂにおいて、各レーザダイオード１２1、１２2、…、１２nの各アノードが結合部１００ａに共通に接続され、結合部１００ａを介してトランジスタ１０１のドレインに接続される。
　また、各レーザダイオード１２1、１２2、…、１２nの各カソードが、結合部１００ｂ1、１００ｂ2、…、１００ｂn、を介して、各電流波形生成回路１０３1、１０３2、…、１０３nに一対一で接続される。
　次に、ドライバに対してキャパシタをさらに配置する場合の例について、図５を用いて説明する。図５は、トランジスタ１０１のドレインに接続されるキャパシタ１４０を追加したドライバ１０ｄの例を示す図である。
　キャパシタ１４０は、トランジスタ１０１を介して供給された電源の電圧ＶDDに応じた電荷を蓄積する。各電流波形生成回路１０３1～１０３nによる、ドライバ１０ｄに含まれる各レーザダイオード１２1～１２nに対する電流の供給を、ＰＷＭ（Pulse　Width　Modulation）駆動によりを行う場合に、このキャパシタ１４０に蓄積された電荷を用いて、レーザダイオード１２に対する電流の供給を行う。
　すなわち、電源の電圧ＶDDは、ドライバ１０ｄの外部の基板からドライバ１０ｄのチップ上のパッドに対して、例えば、ワイヤボンディングにより供給される。ＰＷＭ駆動により急峻な電圧の変化が生じると、このワイヤボンディングに用いるワイヤのインダクタンスにより、大きな電圧降下が発生する。そのため、各レーザダイオード１２1～１２nに対して、キャパシタ１４０に蓄積された電荷に基づき電流ＩLを供給することで、この電圧降下の影響を回避することができる。
　本開示の実施形態の理解を容易にするため、比較例を先に説明する。
　［０．２　第１の比較例］
　図６は、第１の比較例による電流波形生成回路１０３を示す図である。
　［０．２．１　構成］
　図６において、電流波形生成回路１０３は、電流ミラー部ＣＭと、電流源１３と、切替え部ＳＷと、制御部１０５とを有する。電流波形生成回路１０３は、電流ミラー部ＣＭの電流波形を出力する。
　電流ミラー部ＣＭは、ダイオード接続されて電流ミラー元となるミラー元トランジスタＴｒ０と、電流ミラー経路に電気的に接続された状態でミラー元トランジスタＴｒ０の電流ミラー先となる、複数のミラー先トランジスタＴｒ１～Ｔｒ１１と、を有する。
　電流ミラー部ＣＭは、出力電流である電流Ｉ＿ＳＩＮを生成する。電流Ｉ＿ＳＩＮは、発光素子であるレーザダイオードを駆動するための駆動電流となる。電流ミラー部ＣＭは、発光素子であるレーザダイオードに、駆動電流である電流Ｉ＿ＳＩＮを流す。電流Ｉ＿ＳＩＮが流れることによって、レーザダイオードが発光する。なお、キャパシタＣＰは、電流Ｉ＿ＳＩＮの信号線路に生じる寄生容量である。また、電流Ｉ＿ＳＩＮの信号線路には、寄生抵抗（図示せず）が存在する。
　電流源１３は、電流ミラー部ＣＭのミラー元トランジスタＴｒ０に電流を供給する。
　切替え部ＳＷは、複数のミラー先トランジスタＴｒ１～Ｔｒ１１のうち、前記電流ミラー経路に電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を変化させる。切替え部ＳＷは、ミラー先トランジスタＴｒ１～Ｔｒ１１に一対一に対応するスイッチＳ１～Ｓ１１を有する。スイッチＳ１～Ｓ１１は、シフトレジスタＳＲ１～ＳＲ１１の出力信号Oshift_reg1～Oshift_reg11によってオンまたはオフに設定できる。各スイッチＳ１～Ｓ１１には、例えば、トランスファゲートを用いることができる。
　制御部１０５は、生成すべき電流波形の波形形状に基づいて、切替え部ＳＷによって電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を制御する。
　制御部１０５は、シフトレジスタＳＲ１～ＳＲ１１を有する。シフトレジスタＳＲ１は、Ｎ個のフリップフロップＦ１～ＦＮ（Ｎは２以上の整数）を有する。フリップフロップＦ１～ＦＮは、例えば、Ｄ型フリップフロップである。シフトレジスタＳＲ１のＮ個のフリップフロップＦ１～ＦＮは縦続接続される。すなわち、シフトレジスタＳＲ１はＮ段縦続接続されたフリップフロップＦ１～ＦＮによって構成される。Ｎ個のフリップフロップＦ１～ＦＮには共通のクロックが入力される。共通のクロックのレベルが遷移する毎に、各段のフリップフロップＦ１～ＦＮは、記憶しているデータを次段に送る。最終段のフリップフロップＦＮは、記憶しているデータを初段のフリップフロップＦ１に送る。最終段のフリップフロップＦＮの出力は、そのシフトレジスタの出力信号になる。
　Ｎ個のフリップフロップＦ１～ＦＮのうち、最終段のフリップフロップＦＮは、シフトレジスタＳＲ１の出力信号Oshift_reg1として出力される。他のシフトレジスタＳＲ２～ＳＲ１１も、シフトレジスタＳＲ１と同様の構成を有し、出力信号Oshift_reg2～Oshift_reg11を出力する。出力信号Oshift_reg1～Oshift_reg11は、対応するスイッチＳ１～Ｓ１１に入力される。スイッチＳ１～Ｓ１１は、出力信号Oshift_reg1～Oshift_reg11によってオンまたはオフに設定される。
　［０．２．２　動作］
　次に、図６に示す電流波形生成回路１０３の動作例について説明する。図７は、制御部１０５のシフトレジスタＳＲ１～ＳＲ１１から出力される出力信号Oshift_reg1～Oshift_reg11の例を示すタイムチャートである。シフトレジスタＳＲ１～ＳＲ１１は、互いに異なる時刻に立ち上がりかつ互いに異なる時刻に立ち下がる波形の出力信号Oshift_reg1～Oshift_reg11をそれぞれ出力する。出力信号Oshift_reg1～Oshift_reg11は、最先に立ち上がる出力信号Oshift_reg1の波形はハイレベルの期間が最も長く、最後に立ち上がる出力信号Oshift_reg11の波形はハイレベルの期間が最も短い。
　図７において、出力信号Oshift_reg1は、時刻Ｔ１においてローレベルで、時刻Ｔ２～Ｔ２３においてハイレベル、時刻Ｔ２４においてローレベルである。したがって、出力信号Oshift_reg1がハイレベルの時刻Ｔ２～Ｔ２３において、シフトレジスタＳＲ１に対応するスイッチＳ１がオンになり、対応するトランジスタＴｒ１がミラー先のトランジスタになる。
　出力信号Oshift_reg2は、時刻Ｔ１～Ｔ２においてローレベルで、時刻Ｔ３～Ｔ２２においてハイレベル、時刻Ｔ２３～Ｔ２４においてローレベルである。したがって、出力信号Oshift_reg2がハイレベルの時刻Ｔ３～Ｔ２２において、シフトレジスタＳＲ２に対応するスイッチＳ２がオンになり、対応するトランジスタＴｒ２がミラー先のトランジスタになる。
　出力信号Oshift_reg3は、時刻Ｔ１～Ｔ３においてローレベルで、時刻Ｔ４～Ｔ２１においてハイレベル、時刻Ｔ２２～Ｔ２４においてローレベルである。したがって、出力信号Oshift_reg3がハイレベルの時刻Ｔ４～Ｔ２１において、シフトレジスタＳＲ３に対応するスイッチＳ３がオンになり、対応するトランジスタＴｒ３がミラー先のトランジスタになる。
　以下、同様に、出力信号Oshift_reg4は、時刻Ｔ１～Ｔ４においてローレベルで、時刻Ｔ５～Ｔ２０においてハイレベル、時刻Ｔ２１～Ｔ２４においてローレベルである。このため、シフトレジスタＳＲ４に対応するスイッチＳ４（図示せず）がオンになり、対応するトランジスタＴｒ４（図示せず）がミラー先のトランジスタになる。
　出力信号Oshift_reg5は、時刻Ｔ１～Ｔ５においてローレベルで、時刻Ｔ６～Ｔ１９においてハイレベル、時刻Ｔ２０～Ｔ２４においてローレベルである。このため、シフトレジスタＳＲ５に対応するスイッチＳ５（図示せず）がオンになり、対応するトランジスタＴｒ５（図示せず）がミラー先のトランジスタになる。
　出力信号Oshift_reg6は、時刻Ｔ１～Ｔ６においてローレベルで、時刻Ｔ７～Ｔ１８においてハイレベル、時刻Ｔ１９～Ｔ２４においてローレベルである。このため、シフトレジスタＳＲ６に対応するスイッチＳ６（図示せず）がオンになり、対応するトランジスタＴｒ６（図示せず）がミラー先のトランジスタになる。
　出力信号Oshift_reg7は、時刻Ｔ１～Ｔ７においてローレベルで、時刻Ｔ８～Ｔ１７においてハイレベル、時刻Ｔ１８～Ｔ２４においてローレベルである。このため、シフトレジスタＳＲ７に対応するスイッチＳ７（図示せず）がオンになり、対応するトランジスタＴｒ７（図示せず）がミラー先のトランジスタになる。
　出力信号Oshift_reg8は、時刻Ｔ１～Ｔ８においてローレベルで、時刻Ｔ９～Ｔ１６においてハイレベル、時刻Ｔ１７～Ｔ２４においてローレベルである。このため、シフトレジスタＳＲ８に対応するスイッチＳ８（図示せず）がオンになり、対応するトランジスタＴｒ８（図示せず）がミラー先のトランジスタになる。
　出力信号Oshift_reg9は、時刻Ｔ１～Ｔ９においてローレベルで、時刻Ｔ１０～Ｔ１５においてハイレベル、時刻Ｔ１６～Ｔ２４においてローレベルである。このため、シフトレジスタＳＲ９に対応するスイッチＳ９がオンになり、対応するトランジスタＴｒ９がミラー先のトランジスタになる。
　出力信号Oshift_reg10は、時刻Ｔ１～Ｔ１０においてローレベルで、時刻Ｔ１１～Ｔ１４においてハイレベル、時刻Ｔ１５～Ｔ２４においてローレベルである。このため、シフトレジスタＳＲ１０に対応するスイッチＳ１０がオンになり、対応するトランジスタＴｒ１０がミラー先のトランジスタになる。
　出力信号Oshift_reg11は、時刻Ｔ１～Ｔ１１においてローレベルで、時刻Ｔ１２～Ｔ１３においてハイレベル、時刻Ｔ１４～Ｔ２４においてローレベルである。このため、シフトレジスタＳＲ１１に対応するスイッチＳ１１がオンになり、対応するトランジスタＴｒ１１がミラー先のトランジスタになる。
　以上のように、出力信号Oshift_reg1～Oshift_reg11を変化させることにより、時刻Ｔ１～Ｔ１２においてミラー先のトランジスタとして有効になるトランジスタの数を徐々に増加させ、その後の時刻Ｔ１３～Ｔ２４においてミラー先のトランジスタとして有効になるトランジスタの数を徐々に減少させることができる。そして、時刻Ｔ１２～Ｔ１３において、トランジスタＴｒ１～Ｔｒ１１がミラー先のトランジスタとして有効になり、電流Ｉ＿ＳＩＮは最大値になる。また、時刻Ｔ１および時刻Ｔ２４において、いずれのトランジスタもミラー先のトランジスタとして有効になっておらず、電流Ｉ＿ＳＩＮは最小値になる。このように、出力信号Oshift_reg1～Oshift_reg11によって、電流ミラー部ＣＭの電流ミラー経路に電気的に接続するミラー先トランジスタとして有効になるトランジスタの数が変化することになる。すなわち、ミラー先トランジスタとして有効になるトランジスタの数は、図７に示す出力信号Oshift_reg1～Oshift_reg11と同様に変化する。
　以上の動作が繰り返し行われることにより、電流Ｉ＿ＳＩＮの値は最大値と最小値との間で繰り返し変化する。実際の電流Ｉ＿ＳＩＮは、図７に示すように、階段状に変化するのではなく、寄生容量であるキャパシタＣＰおよび信号線路の寄生抵抗の影響によって緩やかに立ち上がり、緩やかに立ち下る波形形状になる。このため、電流Ｉ＿ＳＩＮは、正弦波形状またはそれに近い形状の波形になるはずである。
　［０．３　第２の比較例］
　図８は、第２の比較例による電流波形生成回路１０３’を示す図である。
　［０．３．１　構成］
　図８に示すように、第２の比較例による電流波形生成回路１０３’は、２２個のミラー先トランジスタＴｒ１～Ｔｒ２２を有する。このため、図６を参照して説明した電流波形生成回路１０３に比べて、電流ミラー部ＣＭ’のミラー先トランジスタの個数が２倍になっている。このため、切替え部ＳＷ’は、図６を参照して説明した電流波形生成回路１０３に比べて、２倍の個数のスイッチＳ１～Ｓ２２を有する。また、制御部１０５’は、図６を参照して説明した電流波形生成回路１０３に比べて、２倍の個数のシフトレジスタＳＲ１～ＳＲ２２を有する。
　［０．３．２　動作］
　次に、図８に示す電流波形生成回路１０３’の動作例について説明する。図９は、制御部１０５’のシフトレジスタＳＲ１～ＳＲ２２から出力される出力信号Oshift_reg1～Oshift_reg22の例を示すタイムチャートである。
　図９において、出力信号Oshift_reg1は、時刻Ｔ１においてローレベルで、時刻Ｔ２～Ｔ１２においてハイレベル、時刻Ｔ１３～Ｔ２４においてローレベルである。したがって、出力信号Oshift_reg1がハイレベルの時刻Ｔ２～Ｔ１２において、シフトレジスタＳＲ１に対応するスイッチＳ１がオンになり、オンになるスイッチに対応するトランジスタＴｒ１がミラー先のトランジスタになる。以下、同様に、出力信号Oshift_reg2～Oshift_reg11は、それぞれ別々の時刻Ｔ２～Ｔ１２にハイレベルになり、オンになるスイッチに対応するトランジスタがミラー先のトランジスタになる。したがって、時刻Ｔ１～Ｔ１２において、ミラー先のトランジスタとして有効になっているトランジスタの数が徐々に増加する。また、出力信号Oshift_reg1～Oshift_reg11は、時刻Ｔ１３～Ｔ２４においてローレベルである。このため、時刻Ｔ１３～Ｔ２４はミラー先のトランジスタとして有効になっているトランジスタの数が０である。このため、出力信号Oshift_reg1～Oshift_reg11がハイレベルの時刻Ｔ２～Ｔ１２において、シフトレジスタＳＲ１～ＳＲ１１に対応するスイッチＳ１～Ｓ１１がオンになり、対応するトランジスタＴｒ１～Ｔｒ１１がミラー先のトランジスタとして有効になる。これにより、電流Ｉ＿ＳＩＮの値は徐々に増加する。
　また、図９において、出力信号Oshift_reg12～Oshift_reg22は、時刻Ｔ１３においてハイレベルである。出力信号Oshift_reg12～Oshift_reg22がハイレベルの時刻Ｔ１３～Ｔ２３において、ミラー先のトランジスタとして有効になっているトランジスタの数が徐々に減少する。そして、時刻Ｔ２４はミラー先のトランジスタとして有効になっているトランジスタの数が０である。このため、出力信号Oshift_reg12～Oshift_reg22がハイレベルの時刻Ｔ３～Ｔ２３において、シフトレジスタＳＲ１２～ＳＲ２２に対応するスイッチＳ１２～Ｓ２２がオンになり、対応するトランジスタＴｒ１２～Ｔｒ２２がミラー先のトランジスタとして有効になる。これにより、電流Ｉ＿ＳＩＮの値は徐々に減少する。
　以上の動作が繰り返し行われることにより、電流Ｉ＿ＳＩＮの値は最大値と最小値との間で繰り返し変化する。実際の電流Ｉ＿ＳＩＮは、図９に示すように、階段状に変化するのではなく、寄生容量であるキャパシタＣＰの影響によって緩やかに立ち上がり、緩やかに立ち下る波形形状になる。このため、電流Ｉ＿ＳＩＮは、正弦波形状またはそれに近い形状の波形になるはずである。
　ここで、この波形形状に関して、電流Ｉ＿ＳＩＮの値が増加する時刻Ｔ２～Ｔ１２についてはミラー先トランジスタＴｒ１～Ｔｒ１１によって波形形状を調整できる。また、電流Ｉ＿ＳＩＮの値が減少する時刻Ｔ１３～Ｔ２３についてはミラー先トランジスタＴｒ１２～Ｔｒ２２によって波形形状を調整できる。このように、電流Ｉ＿ＳＩＮの値が増加する時刻Ｔ２～Ｔ１２、電流Ｉ＿ＳＩＮの値が減少する時刻Ｔ１３～Ｔ２３について、別々のミラー先トランジスタＴｒ１～Ｔｒ１１、Ｔｒ１２～Ｔｒ２２によって波形形状を調整できる。すなわち、生成する波形（正弦波）の立ち上がり部分の形状と立下り部分の形状とを別々に、調整できる。
　しかしながら、実際には、電流Ｉ＿ＳＩＮは、正弦波形状またはそれに近い形状の波形にならないことがある。図１０は、電流Ｉ＿ＳＩＮの波形形状の例を示す図である。図１０に示すように、電流Ｉ＿ＳＩＮが短い時間で急激に低下することがある。図１０に示す場合、電流Ｉ＿ＳＩＮは、正弦波またはそれに近い形状の波形になっていない。図１０に示す例では、図９の時刻Ｔ１２から時刻Ｔ１３に相当する部分において、電流値が２．０ｍＡ程度から１．０ｍＡ程度まで低下している。これはトランジスタＴｒ１～Ｔｒ１１がオンになっている状態から、トランジスタＴｒ１２～Ｔｒ２２がオンになっている状態へ遷移すると、遷移のタイミングの差によって短い期間に電流値が大きく変動するためである。なお、図１０に示すような、電流Ｉ＿ＳＩＮの急激な低下を防ぐには、例えば、ＰＶＴ（Process-Voltage-Temperature）を考慮して調整する必要がある。
　［１．第１の実施形態］
　次に、第１の実施形態による電流波形生成回路について、説明する。第１の実施形態による電流波形生成回路では、ミラー先トランジスタとして有効になるトランジスタの数を変化させる際、スイッチの制御によって、ある時刻の複数のミラー先トランジスタの一部を次の時刻においてもミラー先トランジスタとし、それを繰り返すことにより、電流Ｉ＿ＳＩＮの変化を緩やかにする。こうすることにより、電流Ｉ＿ＳＩＮが急激に変化することがなくなり、図１０に示す電流Ｉ＿ＳＩＮの急激な低下をなくす。
　［１．１　構成］
　図１１Ａから図１１Ｃは、第１の実施形態による電流波形生成回路１０３ａを示す図である。作図の都合により、第１の実施形態による電流波形生成回路１０３ａを図１１Ａから図１１Ｃによって示している。
　図１１Ａに示すように、第１の実施形態による電流波形生成回路１０３ａは、電流ミラー部ＣＭａと、電流源１３と、切替え部ＳＷａとを有する。電流ミラー部ＣＭａは、電流ミラー元となるミラー元トランジスタＴｒ０と、電流ミラー経路に電気的に接続された状態でミラー元トランジスタＴｒ０の電流ミラー先となる、複数のミラー先トランジスタＴｒ１～ＴｒＮ（Ｎは、２以上の整数、以下同じ）と、を有する。
　切替え部ＳＷａは、ミラー先トランジスタＴｒ１～ＴｒＮに一対一に対応するスイッチＳ１～ＳＮを有する。各スイッチＳ１～ＳＮには、例えば、トランスファゲートを用いることができる。
　なお、電流源１３を、定電流源ではなく、電流値の設定を変えることができる、可変電流源にしてもよい。これにより、生成する波形形状の振幅を変えることができる。
　図１１Ｂに示すように、第１の実施形態による電流波形生成回路１０３ａは、制御部１０５ａと、選択部１０６とを有する。制御部１０５ａは、シフトレジスタＳＲ１～ＳＲＮを有する。シフトレジスタＳＲ１～ＳＲＮは、出力信号Oshift_reg1～Oshift_regNを出力する。シフトレジスタＳＲ１～ＳＲＮは、図６を参照してすでに説明した構成を有する。
　選択部１０６は、シフトレジスタＳＲ１～ＳＲＮの出力信号Oshift_reg1～Oshift_regNを入力とする。選択部１０６は、切替え部ＳＷａの各スイッチＳ１～ＳＮをオンまたはオフに設定するための信号を出力する。
　選択部１０６は、セレクタＳＳ１１、ＳＳ１２、ＳＳ２１～ＳＳ２４、ＳＳ３１～ＳＳ３４、…、ＳＳＮ１～ＳＳＮ３を有する。選択部１０６の各セレクタは、２入力１出力のセレクタであり、２つの入力信号のうちの一方を、選択信号に基づいて選択する。選択部１０６の各セレクタは、選択信号が「Ｌ」レベル（ローレベル）である場合に「０」側の入力信号を選択し、選択信号が「Ｈ」レベル（ハイレベル）である場合に「１」側の入力信号を選択する。選択部１０６の各セレクタは、選択した信号を出力信号として出力する。
　セレクタＳＳ１１、ＳＳ１２およびＳＳ１３は、固定の「Ｌ」レベルで入力される選択信号に基づいて、出力信号Oshift_reg1を常に出力する。セレクタＳＳ２１は、選択信号ＳＥＬ＿１に基づいて、出力信号Oshift_reg1または出力信号Oshift_reg2を選択し、出力する。セレクタＳＳ２２は、選択信号ＳＥＬ＿２に基づいて、出力信号Oshift_reg1または出力信号Oshift_reg2を選択し、出力する。セレクタＳＳ２３およびＳＳ２４は、固定の「Ｈ」レベルで入力される選択信号に基づいて、出力信号Oshift_reg2を常に出力する。セレクタＳＳ３１は、選択信号ＳＥＬ＿３に基づいて、出力信号Oshift_reg2または出力信号Oshift_reg3を選択し、出力する。セレクタＳＳ３２は、選択信号ＳＥＬ＿４に基づいて、出力信号Oshift_reg2または出力信号Oshift_reg3を選択し、出力する。セレクタＳＳ３３およびＳＳ３４は、固定の「Ｌ」レベルで入力される選択信号に基づいて、出力信号Oshift_reg3を常に出力する。以下同様に、他のセレクタも固定の「Ｌ」レベル、固定の「Ｈ」レベル、「Ｌ」レベルまたは「Ｈ」レベルの選択信号に基づいて、出力信号を選択し、出力する。
　セレクタＳＳＮ１は、選択信号ＳＥＬ＿Ｎに基づいて、図示しない出力信号Oshift_reg(N-1)または出力信号Oshift_regNを選択し、出力する。セレクタＳＳＮ２、ＳＳＮ３およびＳＳＮ４は、固定の「Ｈ」レベルで入力される選択信号に基づいて、出力信号Oshift_regNを常に出力する。
　ここで、出力信号Oshift_reg1に着目する。出力信号Oshift_reg1は、分岐されて、５つのセレクタＳＳ１１、ＳＳ１２、ＳＳ１３、ＳＳ２１、および、ＳＳ２２に入力されている。したがって、選択信号ＳＥＬ＿１、ＳＥＬ＿２に基づき、最大５つのスイッチＳ１～Ｓ５を同時にオンさせ、５つのミラー先トランジスタによる電流を得ることができる。また、出力信号Oshift_reg2に着目する。出力信号Oshift_reg2は、分岐されて、６つのセレクタＳＳ２１、ＳＳ２２、ＳＳ２３、ＳＳ２４、ＳＳ３１、および、ＳＳ３２に入力されている。したがって、選択信号ＳＥＬ＿１～ＳＥＬ＿４に基づき、最大６つのスイッチＳ４～Ｓ９を同時にオンさせ、６つのミラー先トランジスタによる電流を得ることができる。
　本例では、最初の時刻においてスイッチＳ１～Ｓ３を含む複数のスイッチ、例えば４つのスイッチＳ１～Ｓ４または５つのスイッチＳ１～Ｓ５を同時にオンさせる。次の時刻においてスイッチＳ６～Ｓ７を含む複数のスイッチ、例えば３つのスイッチＳ５～Ｓ７、または３つのスイッチＳ６～Ｓ８、または４つのスイッチＳ６～Ｓ９（スイッチＳ９は不図示）を同時にオンさせる。さらに、次の時刻においてスイッチＳ１０～Ｓ１１（不図示）を含む複数のスイッチ、例えば４つのスイッチＳ８～Ｓ１１（スイッチＳ９～Ｓ１１は不図示）、または３つのスイッチＳ９～Ｓ１１（不図示）、または４つのスイッチＳ９～Ｓ１２（不図示）、または５つのスイッチＳ９～Ｓ１３（不図示）、または４つのスイッチＳ１０～Ｓ１３（不図示）を同時にオンさせる。以下同様に、複数のスイッチを同時にオンさせることを繰り返す。このとき、同時刻にオンさせるスイッチの数は固定値ではなく、同時にオンさせるスイッチの数を変化させる。これにより、波形の立ち上りの過程において、その立ち上りの形状を調整することができる。
　すべてのスイッチがオンになった状態では、ミラー先トランジスタとして有効になるトランジスタの数が最大になり、電流Ｉ＿ＳＩＮの電流値が最大になる。その後、電流Ｉ＿ＳＩＮの電流値が最大になった状態から、複数のスイッチを順次オフさせて行く。このとき、最後にオンさせたスイッチ、すなわちスイッチＳＮを含む複数のスイッチを同時にオフさせる。その後、最初の時刻おいてオンさせたスイッチを同時にオフさせるまで、複数のスイッチを同時刻にオフさせることを繰り返す。このとき、同時刻にオフさせるスイッチの数は固定値ではなく、同時にオフさせるスイッチの数を変化させることにより、波形の立ち下がりの過程において、その立ち下がりの形状を調整することができる。
　１つのトランジスタに着目すると、ある時刻にオンさせた状態にすると、その後は連続してオンさせた状態とする。すなわち、最大電流値に到達するまでオンさせたままの状態とする。そして、最大電流値に到達した後、各トランジスタは、最小電流値に向かう過程で複数個ずつ順次オフされる。
　図１１Ｃに示すように、第１の実施形態による電流波形生成回路１０３ａは、セレクタＳＥ１～ＳＥＮと、ロジック部１０５０と、ＡＮＤゲートＧ１と、ＮＯＲゲートＧ２と、遅延素子１４と、Ｄ型フリップフロップＦＦ１とを有する。
　セレクタＳＥ１～ＳＥＮは、後述する信号ＯＵＰＤＮに基づいて、２つの入力信号のうちの一方を出力する。各セレクタＳＥ１～ＳＥＮは、信号ＯＵＰＤＮが「Ｌ」レベル（ローレベル）である場合に「０」側の入力信号を選択し、信号ＯＵＰＤＮが「Ｈ」レベル（ハイレベル）である場合に「１」側の入力信号を選択する。セレクタＳＥ１～ＳＥＮの出力は、選択信号ＳＥＬ＿１～ＳＥＬ＿Ｎとして、選択部１０６内の対応するセレクタに入力される。
　ＡＮＤゲートＧ１は、最先に立ち上がる出力信号である出力信号Oshift_reg1と、最後に立ち上がる出力信号であるOshift_regNとを入力とする。ＡＮＤゲートＧ１は、出力信号Oshift_reg1と出力信号Oshift_regNとを論理積演算した結果を出力する。ＡＮＤゲートＧ１は、出力信号Oshift_reg1と出力信号Oshift_regNとが共にレベル「Ｈ」であるときにレベル「Ｈ」を出力する。ＡＮＤゲートＧ１は、出力信号Oshift_reg1と出力信号Oshift_regNとの少なくとも一方がレベル「Ｌ」であるときにレベル「Ｌ」を出力する。ＡＮＤゲートＧ１の出力信号ＯＡＮＤは、クロックとしてＤ型フリップフロップＦＦ１に入力される。
　ＮＯＲゲートＧ２は、出力信号Oshift_reg1およびOshift_regNを入力とする。ＮＯＲゲートＧ２は、出力信号Oshift_reg1と出力信号Oshift_regNとを論理和演算した結果を反転して出力する。ＮＯＲゲートＧ２は、出力信号Oshift_reg1と出力信号Oshift_regNとが共にレベル「Ｌ」であるときにレベル「Ｈ」を出力する。ＮＯＲゲートＧ２は、出力信号Oshift_reg1と出力信号Oshift_regNとの少なくとも一方がレベル「Ｈ」であるときにレベル「Ｌ」を出力する。
　遅延素子１４は、ＮＯＲゲートＧ２の出力信号を入力とする。遅延素子１４は、所定時間遅れた信号を出力する。遅延素子１４によって所定時間遅れた、ＮＯＲゲートＧ２の出力信号は、Ｄ型フリップフロップＦＦ１へのリセット信号ＲＳＴとなる。
　Ｄ型フリップフロップＦＦ１は、固定の「Ｈ」レベルを入力とする。Ｄ型フリップフロップＦＦ１は、電流Ｉ＿ＳＩＮの電流値が増加する状態と、電流Ｉ＿ＳＩＮの電流値が減少する状態とを切り替えるための信号ＯＵＰＤＮを出力する。信号ＯＵＰＤＮは、最先に立ち上がる出力信号Oshift_reg1と、最後に立ち上がる出力信号Oshift_regNとに基づいて生成される信号である。信号ＯＵＰＤＮによって、出力電流の電流値が増加する状態と出力電流の電流値が減少する状態とを切り替える。
　ロジック部１０５０は、予め設定された信号を出力する。ロジック部１０５０から出力される信号は、各セレクタＳＥ１～ＳＥＮへの入力信号となる。ロジック部１０５０は、図１１Ａの各スイッチＳ１～ＳＮをオンオフさせて正弦波またはそれに近い形状の電流Ｉ＿ＳＩＮを得るための信号を出力する。ミラー先のトラジスタの数を、予め決めておいた設定値にすることにより、各時刻における電流値を変更する。なお、ロジック部１０５０は、図１１Ａの各スイッチＳ１～ＳＮをオンオフさせて三角波またはそれに近い形状の電流Ｉ＿ＳＩＮを得るための信号を出力するようにしてもよい。
　再び図１１Ｂを参照すると、セレクタＳＳ１１、ＳＳ１２およびＳＳ１３は、出力信号Oshift_reg1を常に出力する。これに対し、セレクタＳＳ２１およびＳＳ２２は、出力信号Oshift_reg1を選択する場合と出力信号Oshift_reg2を選択する場合とがある。
　ここで、セレクタＳＳ２１およびＳＳ２２に着目すると、３通りの選択状態が考えられる。すなわち、セレクタＳＳ２１およびＳＳ２２の両方が出力信号Oshift_reg1を選択する状態、セレクタＳＳ２１が出力信号Oshift_reg1を選択し、セレクタＳＳ２２が出力信号Oshift_reg2を選択する状態、セレクタＳＳ２１およびＳＳ２２の両方が出力信号Oshift_reg2を選択する状態、の３通りである。したがって、セレクタＳＳ２１およびＳＳ２２への選択信号ＳＥＬ＿１、ＳＥＬ＿２によって、出力信号Oshift_reg1によってある時刻にオンさせるトランジスタの数と出力信号Oshift_reg2によって次の時刻にオンさせるトランジスタの数とを一致させることができる。また、セレクタＳＳ２１およびＳＳ２２への選択信号ＳＥＬ＿１、ＳＥＬ＿２によって、出力信号Oshift_reg1によってある時刻にオンさせるトランジスタの数と出力信号Oshift_reg2によって次の時刻にオンさせるトランジスタの数とが異なるようにすることができる。
　図１１Ｂに示す選択部１０６は、各出力信号に対応して、各出力信号を固定的に出力するセレクタを含む。例えば、出力信号Oshift_reg1に対応する、セレクタＳＳ１１～ＳＳ１３は、出力信号Oshift_reg1を固定的に出力する。出力信号Oshift_reg2に対応する、セレクタＳＳ２３～ＳＳ２４は、出力信号Oshift_reg2を固定的に出力する。出力信号Oshift_reg3に対応する、セレクタＳＳ３３～ＳＳ３４は、出力信号Oshift_reg3を固定的に出力する。これらの各出力信号を固定的に出力するセレクタ同士の間に設けられている他のセレクタすなわち、隣接する出力信号に同士の間に設けられているセレクタは、選択信号によって選択された出力信号を出力する。例えば、セレクタＳＳ１３とセレクタ２３との間に設けられている２つのセレクタＳＳ２１およびＳＳ２２は、いずれも出力信号Oshift_reg1と出力信号Oshift_reg2とを入力とし、選択信号ＳＥＬ＿１、ＳＥＬ＿２によって選択された出力信号を出力する。また、セレクタＳＳ２４とセレクタ３３との間に設けられている２つのセレクタＳＳ３１およびＳＳ３２は、いずれも出力信号Oshift_reg2と出力信号Oshift_reg3とを入力とし、選択信号ＳＥＬ＿３、ＳＥＬ＿４によって選択された出力信号を出力する。このように、各出力信号を固定的に出力するセレクタ同士の間に設けられている他のセレクタの数を複数個（本例では２個）としておくことにより、各時刻において同時にオンさせるまたは同時にオフさせるトランジスタの数を同じ数にすることができる。これにより、各時刻において増加する電流値または減少する電流値を同じ値にすることができる。本例では、原則として、各出力信号に対応して固定的に出力するセレクタを２個（例えば、セレクタＳＳ２２およびＳＳ２３）、隣接する出力信号に同士の間に設けられているセレクタを２個（例えば、セレクタＳＳ３１およびＳＳ３２）としている。例外として、両端に位置している出力信号Oshift_reg1、Oshift_regNについては、出力信号に対応して固定的に出力するセレクタを３個（例えば、セレクタＳＳ１１～ＳＳ１３）、隣接する出力信号に同士の間に設けられているセレクタを２個（例えば、セレクタＳＳ２１およびＳＳ２２）としている。つまり、隣接する出力信号同士の間で、対応関係が重複している。例えば、セレクタＳＳ２１およびＳＳ２２については、出力信号Oshift_reg1に対応するとともに、出力信号Oshift_reg2にも対応している。また、セレクタＳＳ３１およびＳＳ３２については、出力信号Oshift_reg2に対応するとともに、出力信号Oshift_reg3にも対応している。このように隣接する出力信号に重複して対応するセレクタを設けておくことにより、各時刻において増加または減少させる電流値を調整することができる。すなわち、ミラー先トランジスタとして有効になるトランジスタの数を各時刻において調整することができ、電流Ｉ＿ＳＩＮの電流値を各時刻において調整することができる。
　ここで、連続する第１および第２の時刻のうち、第１の時刻において複数のスイッチのうちＸ個（Ｘは２以上の整数）のスイッチをオンさせた後、第２の時刻において複数のスイッチのうちＹ個（Ｙは２以上の整数）のスイッチをオンさせる場合に、Ｘ＜Ｙとすることによって、第１の時刻における出力電流の増加分よりも第２の時刻における出力電流の増加分を大きくすることができる。逆に、Ｘ＞Ｙとすることによって、第１の時刻における出力電流の増加分よりも第２の時刻における出力電流の増加分を小さくすることができる。また、連続する第３および第４の時刻のうち、第３の時刻において複数のスイッチのうちＸ個のスイッチをオフさせた後、第４の時刻において複数のスイッチのうちＹ個のスイッチをオフさせる場合に、Ｘ＜Ｙとすることによって、第３の時刻における出力電流の減少分よりも第４の時刻における出力電流の減少分を大きくすることができる。逆に、Ｘ＞Ｙとすることによって、第３の時刻における出力電流の減少分よりも第４の時刻における出力電流の減少分を小さくすることができる。このように、選択部であるセレクタによって選択する出力信号の数を調整することによって、電流Ｉ＿ＳＩＮの電流値の変化を調整することができる。
　したがって、各セレクタへの選択信号によって、電流Ｉ＿ＳＩＮの電流値の変化を調整することができる。このため、電流Ｉ＿ＳＩＮの電流値を所望の波形形状にすることができる。しかも、電流値が増加する立ち上がりと、電流値が減少する立ち下がりとについて、別々に電流値の変化を調整できる。なお、電流値が増加する立ち上がりと、電流値が減少する立ち下がりとについて、同様に調整を行うこともできる。
　［１．２　動作］
　図１２は、図１１Ａから図１１Ｃに示す電流波形生成回路１０３ａの動作を示すタイムチャートである。図１２は、図１１Ａ中の電流Ｉ＿ＳＩＮ、図１１Ｃ中の信号ＯＵＰＤＮ、リセット信号ＲＳＴ、および、信号ＯＡＮＤ、図１１Ｂ中の出力信号Oshift_reg1～Oshift_regＮの変化を示す。
　図１２において、電流Ｉ＿ＳＩＮの「Current　UP」は電流値が増加する状態であることを示し、電流Ｉ＿ＳＩＮの「Current　DN」は電流値が減少する状態であることを示す。信号ＯＵＰＤＮがローレベルの間、電流Ｉ＿ＳＩＮの電流値は増加する状態である。信号ＯＵＰＤＮがローレベルからハイレベルに変化した後、少し遅れて電流Ｉ＿ＳＩＮの電流値が減少する状態になる。その後、信号ＯＵＰＤＮがハイレベルからローレベルに変化した後、少し遅れて電流Ｉ＿ＳＩＮの電流値が増加する状態になる。
　図１２に示すように、信号ＯＵＰＤＮがローレベルであるとき、出力信号Oshift_reg1～Oshift_regＮのうち、ローレベルからハイレベルに変化する信号数が徐々に増加する。このとき、オンさせているスイッチの数を徐々に増加させれば、ミラー先トランジスタとして有効になるトランジスタの数が徐々に増加する。そして、出力信号Oshift_reg1～Oshift_regＮのすべてがハイレベルになったとき、信号ＯＡＮＤがハイレベルになる。これにより、信号ＯＵＰＤＮがハイレベルに変化する。
　信号ＯＵＰＤＮがハイレベルであるとき、出力信号Oshift_reg1～Oshift_regＮのうち、ハイレベルからローレベルに変化する信号数が徐々に増加する。このとき、オンさせているスイッチの数を徐々に減少させれば、ミラー先トランジスタとして有効になるトランジスタの数が徐々に減少する。そして、出力信号Oshift_reg1～Oshift_regＮのすべてがローレベルになったとき、リセット信号ＲＳＴがハイレベルになる。これにより、信号ＯＵＰＤＮがローレベルに変化する。
　電流波形生成回路１０３ａが以上の動作を繰り返すことにより、スイッチＳ１～ＳＮのうち、出力信号Oshift_reg1～Oshift_regＮによってオンになる数が増加したり減少したりする。これにより、ミラー先トランジスタとして有効になるトランジスタの数が増加したり減少したりする。これにより、電流Ｉ＿ＳＩＮの電流値が増加したり減少したりする。その結果、正弦波またはそれに近い形状の電流を得ることができる。
　電流波形生成回路１０３ａでは、ある時刻に複数のスイッチを同時にオンさせ、オンさせた複数のスイッチをオンさせたまま、次の時刻において他の複数のスイッチを同時にオンさせる。また、電流波形生成回路１０３ａでは、ある時刻に複数のスイッチを同時にオフさせ、オフさせた複数のスイッチをオフさせたまま、次の時刻において他の複数のスイッチを同時にオフさせる。このように、ミラー先トランジスタとして有効になるトランジスタの数を徐々に増加させることにより、正弦波の立ち上がり部分を生成することができる。また、ミラー先トランジスタとして有効になるトランジスタの数を徐々に減少させることにより、正弦波の立ち下がり部分を生成することができる。ここで、信号ＯＵＰＤＮがローレベルの期間における出力信号Oshift_reg1～Oshift_regＮは、電流波形の立ち上がり部分に対応する。この立ち上がり部分に着目すると、各時刻においてオンさせるスイッチの数が同じ通常設定であるなら、階段状波形の各ステップは同じである。オンさせるスイッチの数を多くすると、そのステップの変化（つまり増加分）は大きくなる。オンさせるスイッチの数を少なくすると、そのステップの変化（つまり増加分）は小さくなる。したがって、オンさせるスイッチの数を調整することにより、立ち上がり部分の形状を調整できる。立ち下がり部分の形状についても同様である。すなわち、信号ＯＵＰＤＮがハイレベルの期間における出力信号Oshift_regＮ～Oshift_reg1は、電流波形の立ち上がり部分に対応する。この波形の立ち下がり部分に着目すると、各時刻においてオフさせるスイッチの数が同じ通常設定であるなら、階段状波形の各ステップは同じである。オフさせるスイッチの数を多くすると、そのステップの変化（つまり減少分）は大きくなる。オフさせるスイッチの数を少なくすると、そのステップの変化（つまり減少分）は小さくなる。したがって、オフさせるスイッチの数を調整することにより、立ち下がり部分の形状を調整できる。
　図１３は、通常設定から波形形状の立ち下り部分を変化させた波形を示す図である。通常設定とは、波形形状の調整を行っていない状態である。図１３に示すような階段状に変化する波形は、寄生容量であるキャパシタＣＰおよび信号線路の寄生抵抗の影響によって、図１４に示すような緩やかに変化する波形になる。
　図１４は、通常設定から波形形状の立ち下り部分を変化させた波形を示す図である。図１４に示すように、波形形状の立ち下り部分において、実線から破線のように波形形状が変化する。図１４に示すように、波形形状の立ち上り部分については、波形形状に変化はない。このように、波形形状の立ち下り部分だけを調整することができる。なお、ロジック部１０５０の設定によっては、図１４中の破線から実線のように波形形状を変化させることができる。
　図１５は、通常設定から波形形状の立ち下り部分を変化させた波形の離散フーリエ変換結果を示す図である。図１５に示すように、離散フーリエ変換結果のスペクトラムは、目標とする周波数（例えば、２１０．０ＭＨｚ）においてピークを有する。目標とする周波数以外のスペクトラムは非常に小さい値になっている。
　一方、図１６は、通常設定から波形形状の立ち上り部分を変化させた波形を示す図である。図１６に示すような階段状に変化する波形は、寄生容量であるキャパシタＣＰおよび信号線路の寄生抵抗の影響によって、図１７に示すような緩やかに変化する波形になる。
　図１７は、通常設定から波形形状の立ち上り部分を変化させた波形を示す図である。図１７に示すように、波形形状の立ち上り部分において、例えば、実線から破線のように波形形状が変化する。図１７に示すように、波形形状の立ち下り部分については、波形形状に変化はない。このように、波形形状の立ち上り部分だけを調整することができる。ロジック部１０５０の設定によっては、図１７中の破線から実線のように波形形状を変化させることができる。
　図１８は、通常設定から波形形状の立ち下り部分を変化させた波形の離散フーリエ変換結果を示す図である。図１８に示すように、離散フーリエ変換結果のスペクトラムは、目標とする周波数（例えば、２１０．０ＭＨｚ）においてピークを有する。目標とする周波数以外のスペクトラムは非常に小さい値になっている。
　［１．３　効果］
　以上説明した第１の実施形態の電流波形生成回路１０３ａによれば、より正確な正弦波や三角波を生成することができる。しかも、電流波形について、正確な正弦波や三角波を生成するのみならず、発光素子を駆動して得られる光について正確な正弦波や三角波に沿って変化させることができる。
　ＶＣＳＥＬを用いて測距精度を上げる方法として、ＶＣＳＥＬに流れる電流を正弦波にすることが考えられる。
　また、ＶＣＳＥＬについてはある程度の高い電圧を使用し、電圧レベルをシフトさせることがあり、波形形状が崩れることがある。そのような場合に、電流波形生成回路１０３ａを採用することによって、波形形状を調整して波形の歪みを補正することができ、正確な正弦波や三角波を生成することができる。
　［２．第１の実施形態の変形例１］
　次に、第１の実施形態による電流波形生成回路の変形例１について、説明する。第１の実施形態による電流波形生成回路の変形例１では、シフトレジスタの途中の出力を利用する。
　［２．１　構成］
　図１９は、第１の実施形態の変形例１による電流波形生成回路１０３ｂを示す図である。図１９において、電流波形生成回路１０３ｂは、電流ミラー部ＣＭｂと、切替え部ＳＷｂとを有する。電流ミラー部ＣＭｂは、トランジスタＴｒ１～Ｔｒ１１を有する。切替え部ＳＷｂは、トランジスタＴｒ１～Ｔｒ１１に対応するスイッチＳ１～Ｓ１１を有する。
　電流波形生成回路１０３ｂにおいては、２４個のシフトレジスタＳＲ１～ＳＲ１１の中心位置のシフトレジスタＳＲ６の途中の出力を利用する。図２０は、図１９中のシフトレジスタＳＲ６を拡大して示す図である。図２０に示すように、シフトレジスタＳＲ６は、１１個のフリップフロップＦ１～Ｆ１１を有する。シフトレジスタＳＲ６の５番目のフリップフロップＦ６の出力信号Oshift_reg6’を取り出し、図１２を参照して説明した信号ＯＵＰＤＮとして利用する。すなわち、図１１Ｃにおける信号ＯＵＰＤＮの代わりに、出力信号Oshift_reg6’を選択信号として、各セレクタＳＥ１～ＳＥＮに入力する。
　つまり、複数段のフリップフロップの途中の段のフリップフロップの出力信号を取り出し、その信号に基づいて、出力電流の電流値が増加する状態と出力電流の電流値が減少する状態とを切り替える。
　［２．２　動作］
　図２１は、電流波形生成回路１０３ｂの動作を示す図である。図２１には、出力信号Oshift_reg0～Oshift_reg11の他に、シフトレジスタＳＲ６の５番目のフリップフロップＦ５の出力信号Oshift_reg6’を示す。出力信号Oshift_reg6は時刻Ｔ７で立ち上り、出力信号Oshift_reg6’は５クロック分遅れて時刻Ｔ１２で立ち上がっている。このため、出力信号Oshift_reg6と出力信号Oshift_reg6’との位相差は、１５°×５＝７５°である。
　出力信号Oshift_reg6’は図１２を参照して説明した信号ＯＵＰＤＮと同じであり、出力信号Oshift_reg6’を信号ＯＵＰＤＮの代わりに利用することによって、電流Ｉ＿ＳＩＮの電流値が増加する状態であるか、減少する状態であるかを判別することができる。したがって、電流Ｉ＿ＳＩＮの電流値が増加する状態から減少する状態へ緩やかに切り替えることができる。
　［２．３　効果］
　電流波形生成回路１０３ｂによれば、回路要素を削減できる。具体的には、図１１Ｃを参照して説明した、ＡＮＤゲートＧ１、ＮＯＲゲートＧ２、遅延素子１４およびフリップフロップＦＦ１が不要になり、実装面積を小さくすることができる。
　［３．第１の実施形態の変形例２］
　次に、第１の実施形態による電流波形生成回路の変形例２について、説明する。第１の実施形態による電流波形生成回路の変形例２では、シフトレジスタの途中の段の出力を反転して利用する。図２２は、第１の実施形態の変形例２による電流波形生成回路を示す図である。
　［３．１　構成］
　制御部１０５を構成するシフトレジスタＳＲが２４個のフリップフロップＦ１～Ｆ２４を有する場合において、例えば、出力信号Oshift_reg12は、出力信号Oshift_reg1を反転して位相を１８０度ずらした信号と同じである。そこで、図２２に示すように、２４個のフリップフロップＦ１～Ｆ２４の中間に位置する、１２番目のフリップフロップＦ１２の出力信号を取り出し、その信号を反転回路１５によって反転する。フリップフロップＦ２４の出力信号を信号Ａ、フリップフロップＦ１２の出力信号を信号Ｂ、反転回路１５の出力信号を信号Ｃとする。
　［３．２　動作］
　図２３は、図２２に示すシフトレジスタＳＲの各部の信号を示す図である。図２３に示すように、フリップフロップＦ２４の出力信号である信号Ａと、フリップフロップＦ１２の出力信号である信号Ｂとは、位相が１８０度ずれている。このため、図２２のフリップフロップＦ１２の出力信号を取り出し、その信号を反転回路１５によって反転することにより、信号Ｃが得られる。信号Ｃは、出力信号Oshift_reg1と同じである。
　［３．３　効果］
　第１の実施形態による電流波形生成回路の変形例２では、シフトレジスタの途中の段のフリップフロップの出力信号を取り出し、その信号を反転回路で反転し、反転した信号を、他のシフトレジスタの出力の代わりに用いる。こうすることにより、回路要素を削減できる。具体的には、シフトレジスタの数を削減でき、実装面積を小さくすることができる。
　なお、出力信号Oshift_reg2と出力信号Oshift_reg10、出力信号Oshift_reg3と出力信号Oshift_reg9、出力信号Oshift_reg4と出力信号Oshift_reg8、出力信号Oshift_reg5と出力信号Oshift_reg7、についても上記と同じ関係である。このため、これらについても同様の構成により、シフトレジスタの途中の段のフリップフロップの出力信号を取り出し、その信号を反転回路で反転し、利用することができる。
　［４．第１の実施形態の変形例３］
　次に、第１の実施形態による電流波形生成回路の変形例３について、説明する。
　［４．１　構成］
　図２４は、第１の実施形態の変形例３による電流波形生成回路１０３ｃを示す図である。図２４に示すように、第１の実施形態の変形例３による電流波形生成回路１０３ｃは、電流ミラー部ＣＭｂと、電流源１３と、切替え部ＳＷｂとを有する。電流ミラー部ＣＭｂは、電流ミラー元となるミラー元トランジスタＴｒ０と、電流ミラー経路に電気的に接続された状態でミラー元トランジスタＴｒ０の電流ミラー先となる、複数のミラー先トランジスタＴｒ１～Ｔｒ１１と、を有する。トランジスタＴｒ１～Ｔｒ１１を有する。切替え部ＳＷｂは、トランジスタＴｒ１～Ｔｒ１１に対応するスイッチＳ１～Ｓ１１を有する。　
　第１の実施形態の変形例３による電流波形生成回路１０３ｃにおいては、出力信号Oshift_reg1、Oshift_reg2が、すべてのセレクタＳＳ１１、ＳＳ１２、ＳＳ２１、ＳＳ２２ａ、ＳＳ２３ａ、ＳＳ２４ａ、ＳＳ２５ａ、ＳＳ２６ａ…に入力されている。セレクタＳＳ２１、ＳＳ２２ａ、ＳＳ２３ａ、ＳＳ２４ａ、ＳＳ２５ａ、ＳＳ２６ａ…については、入力信号のうち、選択信号ＳＥＬ＿１、ＳＥＬ＿２、ＳＥＬ＿３、ＳＥＬ＿４、ＳＥＬ＿５、ＳＥＬ＿６…に基づいて選択された信号を出力する。
　ここで、セレクタＳＳ２２ａ、ＳＳ２３ａ、ＳＳ２４ａ、ＳＳ２５ａ、ＳＳ２６ａ…は、３入力１出力のセレクタである。３入力１出力のセレクタＳＳ２２ａ、ＳＳ２３ａ、ＳＳ２４ａ、ＳＳ２５ａ、ＳＳ２６ａ…は、３つの入力信号のうちの１つを、選択信号に基づいて選択する。セレクタＳＳ２２ａ、ＳＳ２３ａ、ＳＳ２４ａ、ＳＳ２５ａ、ＳＳ２６ａ…の３入力のうちの１つは基準電位である。すなわち、セレクタＳＳ２２ａ、ＳＳ２３ａ、ＳＳ２４ａ、ＳＳ２５ａ、ＳＳ２６ａ…は、３入力１出力のセレクタであり、２つの出力信号の他に基準電位を入力とする。３つの入力信号のうちの１つを選択するため、選択信号ＳＥＬ＿２、ＳＥＬ＿３、ＳＥＬ＿４、ＳＥＬ＿５、ＳＥＬ＿６…は、本例では２ビットの信号である。
　なお、図２４においては、作図の都合から電流波形生成回路１０３ｃのセレクタ、スイッチ、ミラー先トランジスタの一部を示している。セレクタ、スイッチ、ミラー先トランジスタは、電流波形生成回路１０３ｃ内に多数設けられ、選択信号によってセレクタの選択条件が設定される。
　［４．２　動作］
　セレクタＳＳ２２ａ、ＳＳ２３ａ、ＳＳ２４ａ、ＳＳ２５ａ、ＳＳ２６ａ…は、選択信号ＳＥＬ＿２、ＳＥＬ＿３、ＳＥＬ＿４、ＳＥＬ＿５、ＳＥＬ＿６…に基づいて、３つの入力信号のうちの１つを選択する。選択信号ＳＥＬ＿２、ＳＥＬ＿３、ＳＥＬ＿４、ＳＥＬ＿５、ＳＥＬ＿６…に基づいて基準電位が選択された場合、そのセレクタに対応するスイッチはオフのままとなり、そのスイッチに対応するミラー先トランジスタは使用されない。
　選択信号ＳＥＬ＿２、ＳＥＬ＿３、ＳＥＬ＿４、ＳＥＬ＿５、ＳＥＬ＿６…に基づいて出力信号Oshift_reg1、Oshift_reg2…を選択すれば、ミラー先トランジスタの接続数を変更することができ、所望の波形形状を得ることができる。
　［４．３　効果］
　電流波形生成回路１０３ｃに、セレクタならびにスイッチおよびミラー先トランジスタを多数用意しておけば、電流波形生成回路１０３ｃを半導体チップなどに組込んだ後でも選択信号に基づいて電気的な接続状態を柔軟に変更できる。その結果、所望の波形形状を発生させることができる。
　［５．第２の実施形態］
　上述した電流波形生成回路１０３ａ、１０３ｂ、１０３ｃを発光素子駆動回路に組込むことができる。図２から図５を参照して説明したように、電流波形生成回路１０３ａ、１０３ｂ、１０３ｃを発光素子駆動回路に組込むことにより、生成した形状の電流波形に基づく駆動電流によって発光素子を駆動できる。つまり、電流波形生成回路を組込んだ発光素子駆動回路は、生成した形状の電流波形に基づく駆動電流を生成する駆動部を有し、その駆動部によって生成される駆動電流によって発光素子を駆動する。
　図２５Ａは、本開示の第２の実施形態にかかる発光素子駆動回路の実装例を示す図である。図２５Ａは、電流波形生成回路１０３ａ、１０３ｂまたは１０３ｃを組込んだ発光素子駆動回路、すなわちドライバに含まれる各要素が配置されるＬＤＤ（レーザダイオードドライバ）チップ１０００上にＬＤアレイ１２００ｂが配置される様子を模式的に示す図である。図２５Ａは、ＬＤＤチップ１０００およびＬＤアレイ１２００ｂを、ＬＤアレイ１２００ｂに含まれる各レーザダイオード１２の発光部が配置される面（上面とする）から見た様子を示している。なお、この図２５Ａおよび後述する図２５Ｂにおいて、ＬＤアレイ１２００ｂは、ＬＤＤチップ１０００と接続される側（裏面）を、レーザダイオード１２の発光部が配置される上面側から透視した状態で示されている。
　ＬＤＤチップ１０００は、１つの半導体チップであって、周辺部に配置される複数のパッド１００１に対して、例えばワイヤボンディングにより、外部の回路と接続される。例えば、ＬＤＤチップ１０００に対して、パッド１００１を介して外部から電圧ＶDDの電源が供給される。
　図２５Ｂは、ＬＤアレイ１２００ｂの構成を模式的に示す図である。図２５Ｂに示すように、ＬＤアレイ１２００ｂの裏面に対し、ＬＤアレイ１２００ｂに含まれる複数のレーザダイオード１２それぞれのカソード端子１２０１と、当該複数のレーザダイオード１２に共通するアノード端子１２０２とが整列して配置される。
　図２５Ｂの例では、図の横方向を行、縦方向を列とするとき、カソード端子１２０１は、Ｃ行×Ｌ列の格子状の配列により、ＬＤアレイ１２００ｂの中央部に配置されている。すなわち、この例では、ＬＤアレイ１２００ｂに対して、（Ｃ×Ｌ）個のレーザダイオード１２０１が配置されることになる。また、アノード端子１２０２は、ＬＤアレイ１２００ｂの左端側にＣ行×Ａ1列、右端側にＣ行×Ａ2列の各格子状の配列により配置されている。
　ここで、各カソード端子１２０１は、例えば図４における結合部１００ｂ1、１００ｂ2、…、１００ｂnに対応する。また、各アノード端子１２０２は、纏めて、例えば図４における結合部１００ａに対応する。各レーザダイオード１２のアノードが共通して接続される結合部１００ａを複数のアノード端子１２０２により複数形成することで、当該各アノードをＬＤＤチップ１０００に接続する際の接続抵抗を低く抑えることが可能となる。
　図２５Ｃは、ＬＤＤチップ１０００およびＬＤアレイ１２００ｂからなる構造を、図２５Ａの下端側から見た側面図である。このように、ＬＤＤチップ１０００およびＬＤアレイ１２００ｂは、ＬＤＤチップ１０００に対してＬＤアレイ１２００ｂが積層された構造とされる。各カソード端子１２０１および各アノード端子１２０２は、例えばマイクロバンプによりＬＤＤチップ１０００に接続される。
　［６．第３の実施形態］
　次に、第３の実施形態について説明する。第３の実施形態は、第２の実施形態にかかる発光素子駆動回路を含む光源装置を、レーザ光を用いて測距を行う測距装置に適用した場合の例である。
　図２６は、第３の実施形態に係る測距装置の一例の構成を示すブロック図である。なお、以下では、レーザダイオード１２、レーザダイオード１２1～１２nなどを、レーザダイオード１２で代表させて説明を行う。より好ましくは、図２５Ｂまたは図２５Ｃを用いて説明した構成を適用することが考えられる。
　図２６において、第３の実施形態に係る、電子機器としての測距装置７０は、ドライバ１０と、レーザダイオード１２と、コントローラ１１と、測距部５１と、受光部３０２と、を含む。ドライバ１０は、電流波形生成回路１０３ａ、１０３ｂまたは１０３ｃを組込んだ発光素子駆動回路である。ドライバ１０は、コントローラ１１から供給される制御信号に応じて、レーザダイオード１２をパルス状に発光させるように駆動する駆動信号を生成し、生成した駆動信号に基づきレーザダイオード１２を発光させる。ドライバ１０は、レーザダイオード１２を発光させたタイミングを示す信号を、測距部５１に渡す。
　受光部３０２は、受光したレーザ光に基づく光電変換により受光信号を出力する受光素子を含む。受光素子としては、例えば単一フォトンアバランシェダイオードを適用することができる。単一フォトンアバランシェダイオードは、ＳＰＡＤ(Single　Photon　Avalanche　Diode)とも呼ばれ、１フォトンの入射に応じて発生した電子がアバランシェ増倍を生じ、大電流が流れる特性を有する。ＳＰＡＤのこの特性を利用することで、１フォトンの入射を高感度で検知することができる。受光部３０２適用可能な受光素子は、ＳＰＡＤに限らず、アバランシェフォトダイオード（ＡＰＤ）や、通常のフォトダイオードを適用することも可能である。
　測距部５１は、レーザダイオード１２からレーザ光が射出された時間ｔ0と、受光部３０２に光が受光された時間ｔ1とに基づき、対象物６１との間の距離Ｄを算出する。
　上述の構成において、レーザダイオード１２から例えば時間ｔ0のタイミングで射出されたレーザ光６０は、例えば対象物６１により反射され、反射光６２として、時間ｔ1のタイミングで受光部３０２に受光される。測距部５１は、受光部３０２で反射光６２が受光された時間ｔ1と、レーザダイオード１２にてレーザ光が射出された時間ｔ0との差分に基づき、対象物６１までの距離Ｄを求める。距離Ｄは、定数ｃを光速度（２．９９７９×１０8［ｍ／ｓｅｃ］）として次式（１）により計算される。
Ｄ＝(ｃ／２)×(ｔ1－ｔ0)　　…（１）
　測距部５１は、上述の処理を、複数回繰り返して実行する。受光部３０２が複数の受光素子を含み、各受光素子に反射光６２が受光された各受光タイミングに基づき距離Ｄをそれぞれ算出してもよい。測距部５１は、発光タイミングの時間ｔ0から受光部３０２に光が受光された受光タイミングまでの時間ｔm（受光時間ｔmと呼ぶ）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。
　なお、受光部３０２が受光時間ｔmに受光した光は、レーザダイオード１２が発光した光が被測定物により反射された反射光６２に限られない。例えば、受光部３０２の周囲の環境光も、受光部３０２に受光される。
　図２７は、第３の実施形態に適用可能な、受光部３０２が受光した時刻に基づく一例のヒストグラムを示す図である。図２７において、横軸はビン、縦軸は、ビン毎の頻度を示す。ビンは、受光時間ｔmを所定の単位時間ｄ毎に分類したものである。具体的には、ビン＃０が０≦ｔm＜ｄ、ビン＃１がｄ≦ｔm＜２×ｄ、ビン＃２が２×ｄ≦ｔm＜３×ｄ、…、ビン＃（Ｎ－２）が(Ｎ－２)×ｄ≦ｔm＜(Ｎ－１)×ｄとなる。受光部３０２の露光時間を時間ｔepとした場合、ｔep＝Ｎ×ｄである。
　測距部５１は、受光時間ｔmを取得した回数をビンに基づき計数してビン毎の頻度３１０を求め、ヒストグラムを生成する。ここで、受光部３０２は、レーザダイオード１２から射出された光が反射された反射光以外の光も受光する。このような、対象となる反射光以外の光の例として、上述した環境光がある。ヒストグラムにおいて範囲３１１で示される部分は、環境光による環境光成分を含む。環境光は、受光部３０２にランダムに入射される光であって、対象となる反射光に対するノイズとなる。
　一方、対象となる反射光は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分３１２として現れる。このアクティブ光成分３１２内のピークの頻度に対応するビンが、被測定物３０３の距離Ｄに対応するビンとなる。測距部５１は、そのビンの代表時間（例えばビンの中央の時間）を上述した時間ｔ1として取得することで、上述した式（１）に従い、被測定物３０３までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距を実行可能となる。
　［７．まとめ］
　電流波形生成回路１０３ａは、電流ミラー部ＣＭａと、切替え部ＳＷａと、制御部１０５ａとを有し、電流ミラー部ＣＭａの出力電流を出力する。電流ミラー部ＣＭａは、電流ミラー元となるミラー元トランジスタＴｒ０と、電流ミラー経路に電気的に接続された状態でミラー元トランジスタＴｒ０の電流ミラー先となる、複数のミラー先トランジスタＴｒ１～ＴｒＮと、を有する。切替え部ＳＷａは、複数のミラー先トランジスタＴｒ１～ＴｒＮのうち、電流ミラー経路に電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を変化させる。制御部１０５ａは、生成すべき電流波形の波形形状に基づいて、切替え部ＳＷａによって電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を制御する。
　これにより、電流波形生成回路１０３ａは、電流ミラー部ＣＭａの出力電流である、電流Ｉ＿ＳＩＮの電流値の変化を調整することができる。このため、電流波形生成回路１０３ａは、電流Ｉ＿ＳＩＮの電流値を所望の波形形状にすることができる。
　制御部１０５ａは、電流ミラー経路に電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を徐々に増加させることによって、生成すべき電流波形の立ち上がり部分を形成し、かつ、電流ミラー経路に電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を徐々に減少させることによって、生成すべき電流波形の立ち下がり部分を形成するように切替え部ＳＷａを制御する。
　これにより、電流波形生成回路１０３ａは、生成すべき電流波形の立ち上がり部分と立ち下がり部分とについて、別々に電流値の変化を調整できる。
　切替え部ＳＷａは、複数のミラー先トランジスタそれぞれに対応する複数のスイッチＳ１～ＳＮを有する。切替え部ＳＷａは、複数のスイッチＳ１～ＳＮをオンオフさせることによって、ミラー先トランジスタとして有効になるトランジスタの数を増加および減少させる。
　これにより、電流波形生成回路１０３ａは、生成すべき電流波形の立ち上がり部分と立ち下がり部分とについて、別々に電流値の変化を調整できる。
　制御部１０５ａは、複数のシフトレジスタＳＲ１～ＳＲＮを含む。複数のシフトレジスタＳＲ１～ＳＲＮは、互いに異なる時刻に順次立ち上がりかつ互いに異なる時刻に順次立ち下がる波形であり、最先に立ち上がる出力信号の波形はハイレベルの期間が最も長く、最後に立ち上がる出力信号の波形はハイレベルの期間が最も短い出力信号をそれぞれ出力する。
　さらに、電流波形生成回路１０３ａは、複数のシフトレジスタＳＲ１～ＳＲＮの出力信号を選択して出力する選択部１０６を有する。複数のシフトレジスタＳＲ１～ＳＲＮの出力信号のうち、選択部１０６によって選択された出力信号によって複数のスイッチＳ１～ＳＮをオンオフさせることにより、ミラー先トランジスタとして有効になるトランジスタの数を変化させる。
　これにより、電流波形生成回路１０３ａは、電流ミラー部ＣＭａの出力電流である、電流Ｉ＿ＳＩＮの電流値の変化を調整することができる。電流波形生成回路１０３ａは、生成すべき電流波形の立ち上がり部分と立ち下がり部分とについて、別々に電流値の変化を調整できる。
　電流波形生成回路１０３ａは、最先に立ち上がる出力信号と、最後に立ち上がる出力信号とに基づいて生成される信号によって、出力電流の電流値が増加する状態と出力電流の電流値が減少する状態とを切り替える。
　これにより、電流波形生成回路１０３ａは、生成すべき電流波形の立ち上がり部分と立ち下がり部分とについて、別々に電流値の変化を調整できる。
　複数のシフトレジスタＳＲ１～ＳＲＮは、それぞれ、縦続接続される複数段のフリップフロップを含む。複数段のフリップフロップは、共通のクロックのレベルが遷移する毎に、各段に記憶しているデータを次段に送り、最終段のフリップフロップは、記憶しているデータを初段のフリップフロップに送る。最終段のフリップフロップの出力は、そのシフトレジスタの出力信号になる。
　これにより、電流波形生成回路１０３ａは、電流Ｉ＿ＳＩＮの電流値の変化を調整することができる。
　電流波形生成回路１０３ａは、複数段のフリップフロップの途中の段のフリップフロップの出力信号を取り出した信号に基づいて、出力電流の電流値が増加する状態と出力電流の電流値が減少する状態とを切り替えるようにしてもよい。
　これにより、回路要素を削減でき、実装面積を小さくすることができる。
　電流波形生成回路１０３ａは、複数段のフリップフロップの途中の段のフリップフロップの出力信号を取り出して、反転した信号を、他のシフトレジスタの出力の代わりに用いるようにしてもよい。
　これにより、回路要素を削減でき、実装面積を小さくすることができる。
　選択部１０６は、連続する第１および第２の時刻のうち、第１の時刻において複数のスイッチのうちＸ個（Ｘは２以上の整数）のスイッチをオンさせた後、第２の時刻において複数のスイッチのうちＹ個（Ｙは２以上の整数）のスイッチをオンさせる場合に、Ｘ＜Ｙとすることによって、第１の時刻における出力電流の増加分よりも第２の時刻における出力電流の増加分を大きくし、Ｘ＞Ｙとすることによって、第１の時刻における出力電流の増加分よりも第２の時刻における出力電流の増加分が小さくなるように、出力信号を選択する。また、選択部１０６は、連続する第３および第４の時刻のうち、第３の時刻において複数のスイッチのうちＸ個（Ｘは２以上の整数）のスイッチをオフさせた後、第４の時刻において複数のスイッチのうちＹ個（Ｙは２以上の整数）のスイッチをオフさせる場合に、Ｘ＜Ｙとすることによって、第３の時刻における出力電流の減少分よりも第４の時刻における出力電流の減少分を大きくし、Ｘ＞Ｙとすることによって、第３の時刻における出力電流の減少分よりも第４の時刻における出力電流の減少分が小さくなるように、出力信号を選択する。
　これにより、ミラー先トランジスタとして有効になるトランジスタの数の増加数または減少数を変化させて電流Ｉ＿ＳＩＮの電流値を調整でき、電流Ｉ＿ＳＩＮの立ち上がり部分の波形形状、立ち下がり部分の波形形状を変化させることができる。
　選択部１０６は、複数の出力信号を入力とし、選択信号によって選択された信号を出力する。
　これにより、電流波形生成回路１０３ａは、電流Ｉ＿ＳＩＮの電流値の変化を調整することができる。
　選択部１０６は、複数の出力信号および基準電位を入力とし、選択信号によって選択された信号を出力するようにしてもよい。
　これにより、電流波形生成回路１０３ａを半導体チップなどに組込んだ後でも選択信号に基づいて電気的な接続状態を柔軟に変更できる。その結果、所望の波形形状を発生させることができる。
　電流ミラー部ＣＭａの出力電流を出力する信号線路は、寄生容量および寄生抵抗を有することが好ましい。
　寄生容量であるキャパシタおよび信号線路の寄生抵抗の影響により、出力電流は緩やかに変化する波形になる。
　電流ミラー部ＣＭａのミラー元トランジスタＴｒ０は、ダイオード接続されて電流ミラー元となることが好ましい。
　ダイオード接続により、電流ミラー元のトランジスタを得ることができる。
　発光素子駆動回路は、電流波形生成回路１０３ａと、電流波形生成回路１０３ａから出力される電流波形に基づく駆動電流を生成する駆動部２０を有し、駆動部２０によって生成される駆動電流によって発光素子であるレーザダイオード１２を駆動する。
　これにより、ＶＣＳＥＬの発光に強弱をつけることができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。また、本明細書に記載された構成は適宜組み合わせることが可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　電流ミラー元となるミラー元トランジスタと、電流ミラー経路に電気的に接続された状態で前記ミラー元トランジスタの電流ミラー先となる、複数のミラー先トランジスタと、を有する電流ミラー部と、
　前記複数のミラー先トランジスタのうち、前記電流ミラー経路に電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を変化させる切替え部と、
　生成すべき電流波形の波形形状に基づいて、前記切替え部によって電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を制御する制御部と、
　を有し、
前記電流ミラー部の出力電流を出力する電流波形生成回路。
（２）
　前記制御部は、
　前記電流ミラー経路に電気的に接続する前記ミラー先トランジスタとして有効になるトランジスタの数を徐々に増加させることによって、前記生成すべき電流波形の立ち上がり部分を形成し、かつ、
　前記電流ミラー経路に電気的に接続する前記ミラー先トランジスタとして有効になるトランジスタの数を徐々に減少させることによって、前記生成すべき電流波形の立ち下がり部分を形成するように前記切替え部を制御する
前記（１）に記載の電流波形生成回路。
（３）
　前記切替え部は、
　前記複数のミラー先トランジスタそれぞれに対応する複数のスイッチを有し、
　前記複数のスイッチをオンオフさせることによって、前記ミラー先トランジスタとして有効になるトランジスタの数を増加および減少させる前記（１）または（２）に記載の電流波形生成回路。
（４）
　前記制御部は、
　互いに異なる時刻に順次立ち上がりかつ互いに異なる時刻に順次立ち下がる波形であり、最先に立ち上がる出力信号の波形はハイレベルの期間が最も長く、最後に立ち上がる出力信号の波形はハイレベルの期間が最も短い出力信号をそれぞれ出力する複数のシフトレジスタを含み、
　さらに、前記複数のシフトレジスタの出力信号を選択して出力する選択部を有し、
　前記複数のシフトレジスタの出力信号のうち、前記選択部によって選択された出力信号によって前記複数のスイッチをオンオフさせることにより、前記ミラー先トランジスタとして有効になるトランジスタの数を変化させる前記（３）に記載の電流波形生成回路。
（５）
　前記最先に立ち上がる出力信号と、前記最後に立ち上がる出力信号とに基づいて生成される信号によって、前記出力電流の電流値が増加する状態と前記出力電流の電流値が減少する状態とを切り替える前記（４）に記載の電流波形生成回路。
（６）
　前記複数のシフトレジスタは、それぞれ、縦続接続される複数段のフリップフロップを含み、
　前記複数段のフリップフロップは、共通のクロックのレベルが遷移する毎に、各段に記憶しているデータを次段に送り、最終段のフリップフロップは、記憶しているデータを初段のフリップフロップに送り、
　前記最終段のフリップフロップの出力は、そのシフトレジスタの出力信号になる、
前記（５）に記載の電流波形生成回路。
（７）
　前記複数段のフリップフロップの途中の段のフリップフロップの出力信号を取り出した信号に基づいて、前記出力電流の電流値が増加する状態と前記出力電流の電流値が減少する状態とを切り替える、前記（６）に記載の電流波形生成回路。
（８）
　前記複数段のフリップフロップの途中の段のフリップフロップの出力信号を取り出して、反転した信号を、他のシフトレジスタの出力の代わりに用いる、前記（６）に記載の電流波形生成回路。
（９）
　前記選択部は、
　連続する第１および第２の時刻のうち、前記第１の時刻において前記複数のスイッチのうちＸ個（Ｘは２以上の整数）のスイッチをオンさせた後、前記第２の時刻において前記複数のスイッチのうちＹ個（Ｙは２以上の整数）のスイッチをオンさせる場合に、Ｘ＜Ｙとすることによって、前記第１の時刻における前記出力電流の増加分よりも前記第２の時刻における前記出力電流の増加分を大きくし、Ｘ＞Ｙとすることによって、前記第１の時刻における前記出力電流の増加分よりも前記第２の時刻における前記出力電流の増加分を小さくし、かつ、連続する第３および第４の時刻のうち、第３の時刻において複数のスイッチのうちＸ個のスイッチをオフさせた後、第４の時刻において複数のスイッチのうちＹ個のスイッチをオフさせる場合に、Ｘ＜Ｙとすることによって、第３の時刻における出力電流の減少分よりも第４の時刻における出力電流の減少分を大きくし、Ｘ＞Ｙとすることによって、第３の時刻における出力電流の減少分よりも第４の時刻における出力電流の減少分を小さくする前記（４）から（８）のいずれか１つに記載の電流波形生成回路。
（１０）
　前記選択部は、複数の前記出力信号を入力とし、選択信号によって選択された信号を出力する前記（４）から（８）のいずれか１つに記載の電流波形生成回路。
（１１）
　前記選択部は、複数の前記出力信号および基準電位を入力とし、選択信号によって選択された信号を出力する前記（４）から（８）のいずれか１つに記載の電流波形生成回路。
（１２）
　前記電流ミラー部の出力電流を出力する信号線路は、寄生容量および寄生抵抗を有する前記（１）から（１１）のいずれか１つに記載の電流波形生成回路。
（１３）
　前記ミラー元トランジスタは、ダイオード接続されて電流ミラー元となる前記（１）から（１２）のいずれか１つに記載の電流波形生成回路。
（１４）
　前記（１）から（１３）のいずれか１つに記載の電流波形生成回路と、前記電流波形生成回路から出力される電流波形に基づく駆動電流を生成する駆動部を有し、
　前記駆動部によって生成される駆動電流によって発光素子を駆動する
発光素子駆動回路。
１２　レーザダイオード
１３　電流源
２０　駆動部
２１　検出部
５１　測距部
６１　対象物
７０　測距装置
１０１　トランジスタ
１０３、１０３ａ、１０３ｂ、１０３ｃ　電流波形生成回路
１０５、１０５ａ　制御部
１０６　選択部
１４０　キャパシタ
１０５０　ロジック部
ＣＭ、ＣＭａ、ＣＭｂ　電流ミラー部
Ｓ１～Ｓ２２、ＳＮ　スイッチ
ＳＥ１～ＳＥＮ　セレクタ
ＳＲ１～-ＳＲ２２、ＳＲＮ　シフトレジスタ
ＳＷ、ＳＷａ、ＳＷｂ　切替え部
Ｔｒ０、Ｔｒ１～Ｔｒ２２、ＴｒＮ　トランジスタ

Claims (14)

  1. 　電流ミラー元となるミラー元トランジスタと、電流ミラー経路に電気的に接続された状態で前記ミラー元トランジスタの電流ミラー先となる、複数のミラー先トランジスタと、を有する電流ミラー部と、
    　前記複数のミラー先トランジスタのうち、前記電流ミラー経路に電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を変化させる切替え部と、
    　生成すべき電流波形の波形形状に基づいて、前記切替え部によって電気的に接続するミラー先トランジスタとして有効になるトランジスタの数を制御する制御部と、
    　を有し、
    前記電流ミラー部の出力電流を出力する電流波形生成回路。
  2. 　前記制御部は、
    　前記電流ミラー経路に電気的に接続する前記ミラー先トランジスタとして有効になるトランジスタの数を徐々に増加させることによって、前記生成すべき電流波形の立ち上がり部分を形成し、かつ、
    　前記電流ミラー経路に電気的に接続する前記ミラー先トランジスタとして有効になるトランジスタの数を徐々に減少させることによって、前記生成すべき電流波形の立ち下がり部分を形成するように前記切替え部を制御する
    請求項１に記載の電流波形生成回路。
  3. 　前記切替え部は、
    　前記複数のミラー先トランジスタそれぞれに対応する複数のスイッチを有し、
    　前記複数のスイッチをオンオフさせることによって、前記ミラー先トランジスタとして有効になるトランジスタの数を増加および減少させる請求項１に記載の電流波形生成回路。
  4. 　前記制御部は、
    　互いに異なる時刻に順次立ち上がりかつ互いに異なる時刻に順次立ち下がる波形であり、最先に立ち上がる出力信号の波形はハイレベルの期間が最も長く、最後に立ち上がる出力信号の波形はハイレベルの期間が最も短い出力信号をそれぞれ出力する複数のシフトレジスタを含み、
    　さらに、前記複数のシフトレジスタの出力信号を選択して出力する選択部を有し、
    　前記複数のシフトレジスタの出力信号のうち、前記選択部によって選択された出力信号によって前記複数のスイッチをオンオフさせることにより、前記ミラー先トランジスタとして有効になるトランジスタの数を変化させる請求項３に記載の電流波形生成回路。
  5. 　前記最先に立ち上がる出力信号と、前記最後に立ち上がる出力信号とに基づいて生成される信号によって、前記出力電流の電流値が増加する状態と前記出力電流の電流値が減少する状態とを切り替える請求項４に記載の電流波形生成回路。
  6. 　前記複数のシフトレジスタは、それぞれ、縦続接続される複数段のフリップフロップを含み、
    　前記複数段のフリップフロップは、共通のクロックのレベルが遷移する毎に、各段に記憶しているデータを次段に送り、最終段のフリップフロップは、記憶しているデータを初段のフリップフロップに送り、
    　前記最終段のフリップフロップの出力は、そのシフトレジスタの出力信号になる、
    請求項５に記載の電流波形生成回路。
  7. 　前記複数段のフリップフロップの途中の段のフリップフロップの出力信号を取り出し、その信号に基づいて、前記出力電流の電流値が増加する状態と前記出力電流の電流値が減少する状態とを切り替える、請求項６に記載の電流波形生成回路。
  8. 　前記複数段のフリップフロップの途中の段のフリップフロップの出力信号を取り出して、反転した信号を、他のシフトレジスタの出力の代わりに用いる、請求項６に記載の電流波形生成回路。
  9. 　前記選択部は、
    　連続する第１および第２の時刻のうち、前記第１の時刻において前記複数のスイッチのうちＸ個（Ｘは２以上の整数）のスイッチをオンさせた後、前記第２の時刻において前記複数のスイッチのうちＹ個（Ｙは２以上の整数）のスイッチをオンさせる場合に、Ｘ＜Ｙとすることによって、前記第１の時刻における前記出力電流の増加分よりも前記第２の時刻における前記出力電流の増加分を大きくし、Ｘ＞Ｙとすることによって、前記第１の時刻における前記出力電流の増加分よりも前記第２の時刻における前記出力電流の増加分を小さくし、かつ、連続する第３および第４の時刻のうち、第３の時刻において複数のスイッチのうちＸ個のスイッチをオフさせた後、第４の時刻において複数のスイッチのうちＹ個のスイッチをオフさせる場合に、Ｘ＜Ｙとすることによって、第３の時刻における出力電流の減少分よりも第４の時刻における出力電流の減少分を大きくし、Ｘ＞Ｙとすることによって、第３の時刻における出力電流の減少分よりも第４の時刻における出力電流の減少分を小さくする請求項４に記載の電流波形生成回路。
  10. 　前記選択部は、複数の前記出力信号を入力とし、選択信号によって選択された信号を出力する請求項４に記載の電流波形生成回路。
  11. 　前記選択部は、複数の前記出力信号および基準電位を入力とし、選択信号によって選択された信号を出力する請求項４に記載の電流波形生成回路。
  12. 　前記電流ミラー部の出力電流を出力する信号線路は、寄生容量および寄生抵抗を有する請求項１に記載の電流波形生成回路。
  13. 　前記ミラー元トランジスタは、ダイオード接続されて電流ミラー元となる請求項１に記載の電流波形生成回路。
  14. 　請求項１に記載の電流波形生成回路と、前記電流波形生成回路から出力される電流波形に基づく駆動電流を生成する駆動部を有し、
    　前記駆動部によって生成される駆動電流によって発光素子を駆動する
    発光素子駆動回路。
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