WO2021042597A1 - Fpga动态重配置方法、装置、设备及可读存储介质 - Google Patents

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Definitions

  • each FPGA module by dividing the boundaries of each FPGA module, the area that needs to be partially reconfigured is divided.
  • the static area does not need to be reloaded, the function of this part has been fixed, and the reloading part is only the dynamic area.
  • the heterogeneous acceleration cores in the FPGA chip are dynamically reconfigured.
  • Fig. 1 is an implementation flowchart of an FPGA dynamic reconfiguration method in an embodiment of the present invention

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Abstract

一种FPGA动态重配置方法、装置、设备和可读存储介质，该技术方案对目标工程执行板级支持包打平编译，获得静态区域；对目标工程执行板级支持包产生重配置信息编译，获得静态信息；利用静态信息修订静态区域，获得满足时序且不同的重配置编译参数分别对应重配置编译版本工程；导入预设异构加速内核至重配置编译版本工程后执行静态编译，获得各个重配置编译版本工程分别对应的时钟频率；利用时钟频率确定出时钟频率满足性能需求的目标重配置编译版本工程，并获得动态重配置编译版本工程文件。本技术方案得到的动态重配置编译版本工程文件既确保静态区域能够满足时序，又使得异构加速内核的运行时钟满足异构加速性能需求。

Description

FPGA动态重配置方法、装置、设备及可读存储介质
本申请要求于2019年09月3日提交至中国专利局、申请号为201910827664.8、发明名称为“FPGA动态重配置方法、装置、设备及可读存储介质”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及异构加速技术领域，特别是涉及一种FPGA动态重配置方法、装置、设备及可读存储介质。
背景技术
FPGA动态重配置作为逻辑设计中一种非常有用的设计方法，可以在运行时动态地对FPGA进行重编程，在线改变其功能，大幅节省了FPGA芯片内资源，为其它工作保留更多空间。在FPGA芯片运行时，通过加载重配置文件可以实现FPGA芯片专用逻辑运行时功能的动态切换，这种快速可重配置方式只要求加载较小的部分配置文件，不需要加载完整的配置文件，因而加载速度快。这一特性不仅可实现对FPGA芯片的分时复用，也增加了对异构加速平台的实时性与灵活性。
目前，一般的FPGA开发流程中对部分重配置方式是基于模块的PR(Module-based partial reconfiguration)，它允许重配置设计中特定的模块元件。为了要确保通过可重配置模块边界的通信，需要事先准备好一种特殊的总线宏单元。该总线宏单元作为一种固定的路由桥工作，连接设计中空余部分的可重配置模块。基于模块的局部重配置在设计规范阶段需要运行一套特定的Guidelines。最终为设计中的每个可重配置模块创建一个分立的bit流。这样的bit流即可被用来运行局部重配置。
也就是说，通过对FPGA各模块边界的划分，对需要进行部分重配置的区域进行划分。静态区域部分不需要重新加载，该部分功能已固定，需要的重新加载的部分仅为动态区域。
上述动态重配置实现方法，在普通的FPGA开发平台使用，对静态和动态区域的划分只是针对模块级来定义，根据模块功能边界需求划分FPGA的静态与动态区域。而针对异构加速平台，其硬件FPGA部分不仅包含基本的逻辑功能，也包含OpenCL(开放运算语言)异构加速核(kernel)部分，采用传统的FPGA部分重配置的方法实现会将kernel运行频率降低很多，性能达不到要求。
综上所述，如何有效地解决FPGA动态重配置等问题，是目前本领域技术人员急需解决的技术问题。
发明内容
本发明的目的是提供一种FPGA动态重配置方法、装置、设备及可读存储介质，以避免出现FPGA动态重配置后kernel运行频率降低的问题，动态重配置后性能达到异构加速要求。
为解决上述技术问题，本发明提供如下技术方案：
一种FPGA动态重配置方法，包括：
对目标工程执行板级支持包打平编译，获得所述目标工程对应FPGA芯片上的静态区域；
对所述目标工程执行板级支持包产生重配置信息编译，获得静态信息；
利用所述静态信息修订所述静态区域，获得满足时序且不同的重配置编译参数分别对应重配置编译版本工程；
导入预设异构加速内核至所述重配置编译版本工程后执行静态编译，获得各个所述重配置编译版本工程分别对应的时钟频率；
利用所述时钟频率确定出时钟频率满足性能需求的目标重配置编译版本工程，并利用所述目标重配置编译版本工程获得动态重配置编译版本工程文件。
优选地，所述对目标工程执行板级支持包打平编译，获得所述目标工程对应FPGA芯片上的静态区域，包括：
在不同的打平编译参数下对所述目标工程执行板级支持包打平编译，获得不同的所述打平编译参数分别对应的接口IP在所述FPGA芯片布局布线的空间位置信息；
按照静态域划分规则，利用所述空间位置信息确定所述静态区域。
优选地，对所述目标工程执行板级支持包产生重配置信息编译，获得静态信息，包括：
在不同的所述重配置编译参数下对所述目标工程执行板级支持包产生重配置信息编译，获得不同的所述重配置编译参数分别对应的原始重配置编译版本工程；
从多个所述原始重配置编译版本工程获取关键路径，将所述关键路径作为所述静态信息。
优选地，利用所述静态信息修订所述静态区域，获得满足时序且不同的重配置编译参数分别对应重配置编译版本工程，包括：
修正所述原始重配置编译版本工程对应的时序违例，利用所述关键信息修订所述静态区域，获得多个所述重配置编译版本工程。
优选地，所述导入预设异构加速内核至所述重配置编译版本工程后执行静态编译，获得各个所述重配置编译版本工程分别对应的时钟频率，包括：
依次导入预设异构加速内核至每个所述重配置编译版本工程后执行静态编译，获得每一个所述重配置编译版本工程在导入不同所述预设异构加速内核后分别对应的所述时钟频率。
优选地，利用所述时钟频率确定出目标重配置编译版本工程，并利用所述目标重配置编译版本工程获得动态重配置编译版本工程文件，包括：
利用所述时钟频率，计算每一个所述重配置编译版本工程在导入不同所述预设异构加速内核后对应的平均时钟频率；
将最大的所述平均时钟频率对应的所述重配置编译版本工程确定为所述目标重配置编译版本工程；
获取所述目标重配置编译版本工程对应最大所述时钟频率而生成的所述动态重配置编译版本工程文件。
优选地，在利用所述目标重配置编译版本工程获得动态重配置编译版本工程文件之后，包括：
在所述动态重配置编译版本工程文件的基础上，对所述FPGA芯片内的异构加速内核进行动态重配置。
一种FPGA动态重配置装置，包括：
静态区域确定模块，用于对目标工程执行板级支持包打平编译，获得所述目标工程对应FPGA芯片上的静态区域；
静态信息获取模块，用于对所述目标工程执行板级支持包产生重配置信息编译，获得静态信息；
重配置编译版本工程获取模块，用于利用所述静态信息修订所述静态区域，获得满足时序且不同的重配置编译参数分别对应重配置编译版本工程；
时钟频率获取模块，用于导入预设异构加速内核至所述重配置编译版本工程后执行静态编译，获得各个所述重配置编译版本工程分别对应的时钟频率；
动态重配置编译版本工程文件获取模块，用于利用所述时钟频率确定出时钟频率满足性能需求的目标重配置编译版本工程，并利用所述目标重配置编译版本工程获得动态重配置编译版本工程文件。
一种FPGA动态重配置设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现上述FPGA动态重配置方法的步骤。
一种可读存储介质，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述FPGA动态重配置方法的步骤。
在本方法中，考虑到异构加速平台，其硬件FPGA部分不仅包含基本的逻辑功能，也包含OpenCL(开放运算语言)异构加速核(kernel)部分。因此，在进行静态区域和动态区域的划分时，不能简单的根据模块功能边界需求划分FPGA的静态与动态区域。因此，本方法提出，通过对目标工程执行板级支持包打平编译，由于板级支持包打平编译可确定出主要的接口IP在FPGA芯片上布局布线的位置，因而可获得静态区域。
为了保障静态区域划分准确，且满足时序需求，还对目标工程进行板级支持包产生重配置信息编译，以获得静态信息。然后，基于静态信息可对静态区域进行修订，且可进行时序违例处理，获得不同满足时序且不同的重配置编译参数分别对应重配置编译版本工程。然后，向重配置编译版本工程导入预设异构加速内核进行静态编译，便可时钟频率。基于时钟频 率最终可挑选出时钟频率满足异构加速性能需求的目标重配置编译版本工程，以及目标重配置编译版本工程对应的动态重配置编译版本工程文件。该动态重配置编译版本工程文件即为精准划分动态区域和静态区域，且静态区域满足时序，动态区域内的异构加速内核的时钟频率能够满足异构加速性能需要。可见，本方法得到的动态重配置编译版本工程文件既确保静态区域能够满足时序，又使得异构加速内核的运行时钟满足异构加速性能需求。
相应地，本发明实施例还提供了与上述FPGA动态重配置方法相对应的FPGA动态重配置装置、设备和可读存储介质，具有上述技术效果，在此不再赘述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中一种FPGA动态重配置方法的实施流程图；
图2为本发明实施例中一种FPGA动态重配置方法的具体实现示意图；
图3为本发明实施例中一种FPGA动态重配置装置的结构示意图；
图4为本发明实施例中一种FPGA动态重配置设备的结构示意图；
图5为本发明实施例中一种FPGA动态重配置设备的具体结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一：
请参考图1，图1为本发明实施例中一种FPGA动态重配置方法的实施流 程图，该方法可应用于异构加速平台对应的计算机设备，该方法包括以下步骤：
S101、对目标工程执行板级支持包打平编译，获得目标工程对应FPGA芯片上的静态区域。
其中，目标工程即为需要搭载FPGA芯片上，被执行的异构加速工程，如图像处理、大数据分析，人工智能等数据加速处理任务/项目。
其中，板级支持包(BSP，Board Support Package)，为介于主板硬件和操作系统之间的一层，也可视其属于操作系统的一部分，主要目的是为了支持操作系统，使之能够更好的运行于硬件主板。而板级支持包打平编译，即将目标过程进行编译，以实现能够更好的运行于FPGA芯片。即，对目标工程执行flat编译模式(一种现有开发软件提供的可实现次编译效果的编译模式)，如此便可获得目标工程对应FPGA芯片上的静态区域。
其中，静态区域即指进行动态重配置过程中无需改动的区域。
优选地，为了提高静态区域划分的准确率，可在不同的打平编译参数的flat编译模式下对目标工程进行多次编译。其具体实现过程，包括：
步骤一、在不同的打平编译参数下对目标工程执行板级支持包打平编译，获得不同的打平编译参数分别对应的接口IP在FPGA芯片布局布线的空间位置信息；
步骤二、按照静态域划分规则，利用空间位置信息确定静态区域。
为便于描述，下面将上述两个步骤结合起来进行说明。
其中，打平编译参数为与flat编译模式对应的编译参数，即种子(seed)。在不同的种子下，以flat编译模式对目标工程编译，确定主要的接口IP(例如PCIE和DDR4控制器等)在FPGA芯片布局布线所放置的位置。其中，编译不同seed的原因在于，一方面可查看是否有关键路径时序问题，如果有时序问题，可去除该问题，保证工程时序满足；另一方面，可确定board基本底层逻辑框架在布局布线时所放置的位置。最终确定的静态区域，还应当具体满足一下静态取域划分规则：
1)、静态区域内部要不要包含DSP(FPGA内部数字信号处理单元)资源，需要将DSP的资源全部划分给kernel(异构加速内核)部分，即部分重配置部分；
2)、划分静态区域部分需要留有一部分资源余量，否则会造成静态部分时序拥塞，导致时序不满足，board部分性能较差；
3)、尽量少划分置凹面给静态区域部分。
确定出静态区域之后，便可执行步骤S102的操作。
S102、对目标工程执行板级支持包产生重配置信息编译，获得静态信息。
其中，板级支持包产生重配置信息编译可具体为base编译模式(一种现有开发软件提供的可实现此编译效果的编译模式)，为便于描述，下文将重配置编译版本工程称之为base版本工程。即，可进行base编译模式编译目标工程。具体的，对目标工程执行板级支持包产生重配置信息编译，可为对步骤S101编译后得到的BSP进行base编译，得到base版本工程。
其中，静态信息即为与划分静态区域相关的信息，例如，关键路径信息。
优选地，为了获得更为精准的静态信息，可在不同的编译参数下，对目标工程进行编译。具体实现过程，包括：
步骤一、在不同的重配置编译参数下对目标工程执行板级支持包产生重配置信息编译，获得不同的重配置编译参数分别对应的原始重配置编译版本工程；
步骤二、从多个原始重配置编译版本工程获取关键路径，将关键路径作为静态信息。
为便于描述，下面将上述两个步骤结合起来进行说明。
其中，重配置编译参数即为base编译模式的不同seed。即，执行上述两个步骤之后，便可获得不同seed下的base编译模式对目标工程进行编译的结果，即原始重配置编译版本工程。从多个原始重配置编译版本工程可获取关键路径。例如多个原始重配置编译版本工程均具有的路径即可视为关键路径，该关键路径可对静态路径进行修正，因此可将关键路径作为静态信息。
S103、利用静态信息修订静态区域，获得满足时序且不同的重配置编译参数分别对应重配置编译版本工程。
获得静态信息之后，可比对静态区域与静态信息是否匹配，如不匹配， 则将静态区域信息修订，使得静态区域与静态信息匹配即可。修订静态区域之后，可对时序为例进行处理，最终获得不同的seed对应的重配置编译版本工程。
即，满足时序且不同的重配置编译参数分别对应重配置编译版本工程，具体为修正原始重配置编译版本工程对应的时序违例，利用关键信息修订静态区域，获得多个重配置编译版本工程。不同的seed下编译多个版本的工程，这样做的原因在找到关键路径，解决每次都出现时序违例问题，重新再划分静态区域，以这样方式迭代直到满足时序不出现为例为止。
S104、导入预设异构加速内核至重配置编译版本工程后执行静态编译，获得各个重配置编译版本工程分别对应的时钟频率。
其中，异构加速内核即为异构加速逻辑。具体的，该异构加速内核可以代码方式进行呈现。本发明实施例对预设异构加速内核的具体逻辑并不限定。
其中，静态编译可具体为将异构加速内核导入之后进行模拟编译，其中静态编译可具体为base模式编译(一种现有开发软件提供的可实现此编译效果的编译模式)，以获得重配置编译版本工程导入异构加速内核之后，异构加速内核的时钟频率。即，本文所指的时钟频率为导入至重配置编译版本工程中的异构加速时钟频率。
优选地，为了验证各个重配置编译版本工程的可靠性，避免出现偶然性，还可向重配置编译版本工程导入不同的异构加速内核，且进行编译时，其对应的编译参数也可进行调整。具体实现可为依次导入预设异构加速内核至每个重配置编译版本工程后执行静态编译，获得每一个重配置编译版本工程在导入不同预设异构加速内核后分别对应的时钟频率。例如，当存在重配置编译版本工程包括：A1，A2，A3和A4，预设异构加速内核包括：B1，B3和B3，Seed包括：S1和S2时，所获得的时钟频率即为A1，A2，A3和A4分别各自导入B1，B3和B3，并依次在S1和S2下的编译后对应的时钟频率，即时钟频率的总数量共计4*3*2＝24。需要说明的是，在本发明实施例中对重配置编译版本工程、异构加速内核和seed的具体数量并不限定。
S105、利用时钟频率确定出时钟频率满足性能需求的目标重配置编译版本工程，并利用目标重配置编译版本工程获得动态重配置编译版本工程 文件。
多个时钟频率之后，便可以时钟频率作为筛选参数，确定出时钟频率满足性能需求的目标重配置编译版本工程。然后，基于该目标重配置编译版本工程获得动态重配置编译版本工程文件。
其中，确定出时钟频率满足性能需求的目标重配置编译版本工程，可具体为异构加速内核设置一个满足异构加速性能所需的时钟频率阈值，从多个时钟频率中选出大于时钟频率阈值的异构加速内核的载体重配置编译版本工程即可。
优选地，考虑到重配置编译版本工程需要在动态重加载后导入某个异构加速内核后需要性能达到需求，因此在选择确定目标重配置编译版本工程，可综合考虑依次导入的多个异构加速内核对应的时钟频率，以避免出现偶然性。具体实现过程，包括：
步骤一、利用时钟频率，计算每一个重配置编译版本工程在导入不同预设异构加速内核后对应的平均时钟频率；
步骤二、将最大的平均时钟频率对应的重配置编译版本工程确定为目标重配置编译版本工程；
步骤三、获取目标重配置编译版本工程对应最大时钟频率而生成的动态重配置编译版本工程文件。
为便于描述，下面将上述三个步骤结合起来进行说明。
在每个base版本工程上使用不同的kernel的文件进行import模式编译，获取每个base版本工程的kernel的平均率时钟频率，选择其中获得kernel最高时钟频率的base版本工程作为目标重配置编译版本工程。然后，获得kernel最高时钟频率的base版本工程所生成的base.qar文件(即动态重配置编译版本工程文件)，该文件包含静态区域(board)的布局布线以及时序部分的相关内容。
在利用目标重配置编译版本工程获得动态重配置编译版本工程文件之后，在动态重配置编译版本工程文件的基础上，对FPGA芯片内的异构加速内核进行动态重配置。之后，只需关于算法部分kernel的开发，进行开发的工程都可在此基础上进行工程编译。具体后续如何进行动态重配置，可具体参见现有的动态重配置过程，在此不再一一赘述。
应用本发明实施例所提供的方法，在本方法中，考虑到异构加速平台，其硬件FPGA部分不仅包含基本的逻辑功能，也包含OpenCL(开放运算语言)异构加速核(kernel)部分。因此，在进行静态区域和动态区域的划分时，不能简单的根据模块功能边界需求划分FPGA的静态与动态区域。因此，本方法提出，通过对目标工程执行板级支持包打平编译，由于板级支持包打平编译可确定出主要的接口IP在FPGA芯片上布局布线的位置，因而可获得静态区域。
为了保障静态区域划分准确，且满足时序需求，还对目标工程进行板级支持包产生重配置信息编译，以获得静态信息。然后，基于静态信息可对静态区域进行修订，且可进行时序违例处理，获得不同满足时序且不同的重配置编译参数分别对应重配置编译版本工程。然后，向重配置编译版本工程导入预设异构加速内核进行静态编译，便可时钟频率。基于时钟频率最终可挑选出时钟频率满足异构加速性能需求的目标重配置编译版本工程，以及目标重配置编译版本工程对应的动态重配置编译版本工程文件。该动态重配置编译版本工程文件即为精准划分动态区域和静态区域，且静态区域满足时序，动态区域内的异构加速内核的时钟频率能够满足异构加速性能需要。可见，本方法得到的动态重配置编译版本工程文件既确保静态区域能够满足时序，又使得异构加速内核的运行时钟满足异构加速性能需求。
为便于本领域技术人员更好地实现本发明实施例所提供的FPGA动态重配置方法，下面以具体的应用场景为例，对本发明实施例所提供的FPGA动态重配置方法进行详细说明。
请参考图2，图2为本发明实施例中一种FPGA动态重配置方法的具体实现示意图。
其中，BSP即为对目标工程进行flat编译后获得的板级支持包，在该板级支持包的基础上，按照不同的seed进行base编译，可获得多个base版本工程，然后在各个base版本工程上导入不同的预设异构加速内核(图0，1…m)，计算出各个base版本工程对应的平均时钟频率，选择最佳的base版本工程，并基于base版本工程，得到base.qar文件。
实施例二：
相应于上面的方法实施例，本发明实施例还提供了一种FPGA动态重配置装置，下文描述的FPGA动态重配置装置与上文描述的FPGA动态重配置方法可相互对应参照。
参见图3所示，该装置包括以下模块：
静态区域确定模块101，用于对目标工程执行板级支持包打平编译，获得目标工程对应FPGA芯片上的静态区域；
静态信息获取模块102，用于对目标工程执行板级支持包产生重配置信息编译，获得静态信息；
重配置编译版本工程获取模块103，用于利用静态信息修订静态区域，获得满足时序且不同的重配置编译参数分别对应重配置编译版本工程；
时钟频率获取模块104，用于导入预设异构加速内核至重配置编译版本工程后执行静态编译，获得各个重配置编译版本工程分别对应的时钟频率；
动态重配置编译版本工程文件获取模块105，用于利用时钟频率确定出时钟频率满足性能需求的目标重配置编译版本工程，并利用目标重配置编译版本工程获得动态重配置编译版本工程文件。
在本装置中，考虑到异构加速平台，其硬件FPGA部分不仅包含基本的逻辑功能，也包含OpenCL(开放运算语言)异构加速核(kernel)部分。因此，在进行静态区域和动态区域的划分时，不能简单的根据模块功能边界需求划分FPGA的静态与动态区域。因此，本装置提出，通过对目标工程执行板级支持包打平编译，由于板级支持包打平编译可确定出主要的接口IP在FPGA芯片上布局布线的位置，因而可获得静态区域。
为了保障静态区域划分准确，且满足时序需求，还对目标工程进行板级支持包产生重配置信息编译，以获得静态信息。然后，基于静态信息可对静态区域进行修订，且可进行时序违例处理，获得不同满足时序且不同的重配置编译参数分别对应重配置编译版本工程。然后，向重配置编译版本工程导入预设异构加速内核进行静态编译，便可时钟频率。基于时钟频率最终可挑选出时钟频率满足异构加速性能需求的目标重配置编译版本工程，以及目标重配置编译版本工程对应的动态重配置编译版本工程文件。该动态重配置编译版本工程文件即为精准划分动态区域和静态区域，且静态区域满足时序，动态区域内的异构加速内核的时钟频率能够满足异构加 速性能需要。可见，本装置得到的动态重配置编译版本工程文件既确保静态区域能够满足时序，又使得异构加速内核的运行时钟满足异构加速性能需求。
在本发明的一种具体实施方式中，静态区域确定模块101，具体用于在不同的打平编译参数下对目标工程执行板级支持包打平编译，获得不同的打平编译参数分别对应的接口IP在FPGA芯片布局布线的空间位置信息；按照静态域划分规则，利用空间位置信息确定静态区域。
在本发明的一种具体实施方式中，静态信息获取模块102，具体用于在不同的重配置编译参数下对目标工程执行板级支持包产生重配置信息编译，获得不同的重配置编译参数分别对应的原始重配置编译版本工程；从多个原始重配置编译版本工程获取关键路径，将关键路径作为静态信息。
在本发明的一种具体实施方式中，重配置编译版本工程获取模块103，具体用于修正原始重配置编译版本工程对应的时序违例，利用关键信息修订静态区域，获得多个重配置编译版本工程。
在本发明的一种具体实施方式中，时钟频率获取模块104，具体用于依次导入预设异构加速内核至每个重配置编译版本工程后执行静态编译，获得每一个重配置编译版本工程在导入不同预设异构加速内核后分别对应的时钟频率。
在本发明的一种具体实施方式中，动态重配置编译版本工程文件获取模块105，具体用于利用时钟频率，计算每一个重配置编译版本工程在导入不同预设异构加速内核后对应的平均时钟频率；将最大的平均时钟频率对应的重配置编译版本工程确定为目标重配置编译版本工程；获取目标重配置编译版本工程对应最大时钟频率而生成的动态重配置编译版本工程文件。
在本发明的一种具体实施方式中，包括：
动态重配置模块，用于在利用目标重配置编译版本工程获得动态重配置编译版本工程文件之后，在动态重配置编译版本工程文件的基础上，对FPGA芯片内的异构加速内核进行动态重配置。
实施例三：
相应于上面的方法实施例，本发明实施例还提供了一种FPGA动态重配 置设备，下文描述的一种FPGA动态重配置设备与上文描述的一种FPGA动态重配置方法可相互对应参照。
参见图4所示，该FPGA动态重配置设备包括：
存储器D1，用于存储计算机程序；
处理器D2，用于执行计算机程序时实现上述方法实施例的FPGA动态重配置方法的步骤。
具体的，请参考图5，图5为本实施例提供的一种FPGA动态重配置设备的具体结构示意图，该FPGA动态重配置设备可因配置或性能不同而产生比较大的差异，可以包括一个或一个以上处理器(central processing units，CPU)322(例如，一个或一个以上处理器)和存储器332，一个或一个以上存储应用程序342或数据344的存储介质330(例如一个或一个以上海量存储设备)。其中，存储器332和存储介质330可以是短暂存储或持久存储。存储在存储介质330的程序可以包括一个或一个以上模块(图示没标出)，每个模块可以包括对数据处理设备中的一系列指令操作。更进一步地，中央处理器322可以设置为与存储介质330通信，在FPGA动态重配置设备301上执行存储介质330中的一系列指令操作。
FPGA动态重配置设备301还可以包括一个或一个以上电源326，一个或一个以上有线或无线网络接口350，一个或一个以上输入输出接口358，和/或，一个或一个以上操作系统341。例如，Windows ServerTM，Mac OS XTM，UnixTM，LinuxTM，FreeBSDTM等。
上文所描述的FPGA动态重配置方法中的步骤可以由FPGA动态重配置设备的结构实现。
实施例四：
相应于上面的方法实施例，本发明实施例还提供了一种可读存储介质，下文描述的一种可读存储介质与上文描述的一种FPGA动态重配置方法可相互对应参照。
一种可读存储介质，可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现上述方法实施例的FPGA动态重配置方法的步骤。
该可读存储介质具体可以为U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁 碟或者光盘等各种可存储程序代码的可读存储介质。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

Claims (10)

  1. 一种FPGA动态重配置方法，其特征在于，包括：
    对目标工程执行板级支持包打平编译，获得所述目标工程对应FPGA芯片上的静态区域；
    对所述目标工程执行板级支持包产生重配置信息编译，获得静态信息；
    利用所述静态信息修订所述静态区域，获得满足时序且不同的重配置编译参数分别对应重配置编译版本工程；
    导入预设异构加速内核至所述重配置编译版本工程后执行静态编译，获得各个所述重配置编译版本工程分别对应的时钟频率；
    利用所述时钟频率确定出时钟频率满足性能需求的目标重配置编译版本工程，并利用所述目标重配置编译版本工程获得动态重配置编译版本工程文件。
  2. 根据权利要求1所述的FPGA动态重配置方法，其特征在于，所述对目标工程执行板级支持包打平编译，获得所述目标工程对应FPGA芯片上的静态区域，包括：
    在不同的打平编译参数下对所述目标工程执行板级支持包打平编译，获得不同的所述打平编译参数分别对应的接口IP在所述FPGA芯片布局布线的空间位置信息；
    按照静态域划分规则，利用所述空间位置信息确定所述静态区域。
  3. 根据权利要求1所述的FPGA动态重配置方法，其特征在于，对所述目标工程执行板级支持包产生重配置信息编译，获得静态信息，包括：
    在不同的所述重配置编译参数下对所述目标工程执行板级支持包产生重配置信息编译，获得不同的所述重配置编译参数分别对应的原始重配置编译版本工程；
    从多个所述原始重配置编译版本工程获取关键路径，将所述关键路径作为所述静态信息。
  4. 根据权利要求3所述的FPGA动态重配置方法，其特征在于，利用所述静态信息修订所述静态区域，获得满足时序且不同的重配置编译参数分别对应重配置编译版本工程，包括：
    修正所述原始重配置编译版本工程对应的时序违例，利用所述关键信 息修订所述静态区域，获得多个所述重配置编译版本工程。
  5. 根据权利要求1所述的FPGA动态重配置方法，其特征在于，所述导入预设异构加速内核至所述重配置编译版本工程后执行静态编译，获得各个所述重配置编译版本工程分别对应的时钟频率，包括：
    依次导入预设异构加速内核至每个所述重配置编译版本工程后执行静态编译，获得每一个所述重配置编译版本工程在导入不同所述预设异构加速内核后分别对应的所述时钟频率。
  6. 根据权利要求5所述的FPGA动态重配置方法，其特征在于，利用所述时钟频率确定出目标重配置编译版本工程，并利用所述目标重配置编译版本工程获得动态重配置编译版本工程文件，包括：
    利用所述时钟频率，计算每一个所述重配置编译版本工程在导入不同所述预设异构加速内核后对应的平均时钟频率；
    将最大的所述平均时钟频率对应的所述重配置编译版本工程确定为所述目标重配置编译版本工程；
    获取所述目标重配置编译版本工程对应最大所述时钟频率而生成的所述动态重配置编译版本工程文件。
  7. 根据权利要求1至6任一项所述的FPGA动态重配置方法，其特征在于，在利用所述目标重配置编译版本工程获得动态重配置编译版本工程文件之后，包括：
    在所述动态重配置编译版本工程文件的基础上，对所述FPGA芯片内的异构加速内核进行动态重配置。
  8. 一种FPGA动态重配置装置，其特征在于，包括：
    静态区域确定模块，用于对目标工程执行板级支持包打平编译，获得所述目标工程对应FPGA芯片上的静态区域；
    静态信息获取模块，用于对所述目标工程执行板级支持包产生重配置信息编译，获得静态信息；
    重配置编译版本工程获取模块，用于利用所述静态信息修订所述静态区域，获得满足时序且不同的重配置编译参数分别对应重配置编译版本工程；
    时钟频率获取模块，用于导入预设异构加速内核至所述重配置编译版 本工程后执行静态编译，获得各个所述重配置编译版本工程分别对应的时钟频率；
    动态重配置编译版本工程文件获取模块，用于利用所述时钟频率确定出时钟频率满足性能需求的目标重配置编译版本工程，并利用所述目标重配置编译版本工程获得动态重配置编译版本工程文件。
  9. 一种FPGA动态重配置设备，其特征在于，包括：
    存储器，用于存储计算机程序；
    处理器，用于执行所述计算机程序时实现如权利要求1至7任一项所述FPGA动态重配置方法的步骤。
  10. 一种可读存储介质，其特征在于，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述FPGA动态重配置方法的步骤。
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