CN109344115A - 一种通用化的fpga配置系统及方法与重配置系统及方法 - Google Patents

Abstract

本发明公开了一种通用化的FPGA配置系统及方法与重配置系统及方法，包括外部存储单元、FPGA配置单元、FPGA重配置单元和FPGA群；FPGA配置单元包括FPGA配置控制模块和配置监测模块；FPGA重配置单元包括FPGA重配置控制模块、配置监测模块和重配置定时器模块。FPGA配置过程由上电初始化、配置控制及状态判断组成，FPGA重配置过程由FPGA去同步和同步控制、重配置控制及状态判断组成。可独立并行实现多路不同类型FPGA的配置和动态重配置；通过重配置定时器模块实现以指定时间为周期的动态重配；外接存储系统的设计最大化满足了配置数据存储的灵活性；结构简单清晰，控制灵活高效，且通用性强、普适性高，易于实施，灵活应用于多类型、大规模FPGA配置控制系统或专用集成电路。

Description

一种通用化的FPGA配置系统及方法与重配置系统及方法

技术领域

本发明属于集成电路设计领域，涉及一种通用化的FPGA配置系统及方法与重配置系统及方法。

背景技术

现场可编程门阵列FPGA作为集成电路领域发展最快的一个分支，由于其具有ASIC电路的高性能和软件编程的灵活性，大规模FPGA在越来越多的数字逻辑系统中得到了非常广泛的应用。而FPGA的配置则正是使其具有高性能和灵活性必不可少的过程，通过配置不同的比特流文件来实现指定的FPGA逻辑功能。因此，有关FPGA比特流文件配置的控制就显得尤为重要。Xilinx公司的Virtex系列FPGA芯片，内部主要包含可配置逻辑块(CLB)、输入输出模块(IOB)、BlockRAM模块等，可以通过配置比特流文件(包括配置命令和配置数据)来实现指定的FPGA逻辑功能。一般来讲，FPGA配置加载分为配置(Configuration)和重配置(Reconfiguration)两部分。

通常FPGA的配置模式有以下几种：(1)JTAG模式，配置文件通过专用软件和硬件下载器少写到PROM中实现对FPGA的配置，只适用于开发调试阶段，且配置速率较低；(2)主串模式，配置文件存放在外部存储器中，存储器和FPGA通过串行接口连接，系统上电后，FPGA自动从存储器读取配置文件，但其灵活性差，配置文件升级换代困难；(3)主并模式，除存储器和FPGA通过并行接口连接外，与主串模式类似；(4)从串模式，FPGA通过串行接口连接到系统中的微处理器，微处理器读取存放在外部存储器或网络设备中的配置文件，下载到FPGA中，使用灵活；(5)从并模式，与从串类似，存储器和FPGA通过并行接口连接。主模式(主串、主并)与从模式(从串、从并)的另一个主要区别在于，主模式的下载同步时钟由FPGA提供，而从模式的下载时钟由外部时钟源或外部控制信号提供，主模式对下载时序的要求比从模式更加严格。同时，从串模式下FPGA芯片级联数目较多，配置时间较长、系统启动缓慢。而从并模式以其配置时间短、简单灵活等特性逐渐地应用于大规模FPGA系统中。

现如今，在航天星载电子系统中，由于电子设备的复杂度极高，功能多样化，性能要求苛刻，仅仅只依靠早期单一小规模的FPGA已无法满足当前航天应用的需求。因此，多类型大规模的FPGA群已逐渐替代原有的单一小规模FPGA。并得到了非常广泛的应用。同时这也就带来了一个新问题，单一小规模FPGA的控制简单，而多类型大规模FPGA的控制复杂，如何高效地控制大规模FPGA完成高效配置才是关键。然而，针对这一需求，基于上述几种配置模式，经检索相关文献，目前也没有一个能满足该需求更优的方法。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供一种通用化的FPGA配置系统及方法与重配置系统及方法。

为达到上述目的，本发明采用以下技术方案予以实现：

一种通用化的FPGA配置系统，包括外部存储单元、FPGA配置单元和FPGA群；其中：

外部存储单元用于配置数据的存储；

FPGA配置单元用于访问外部存储单元，并将获取的配置数据送至FPGA群；

FPGA群由若干片FPGA组成，用于接收配置数据，并执行配置功能。

本发明进一步的改进在于：

FPGA配置单元包括FPGA配置控制模块和配置监测模块；其中：

FPGA配置控制模块用于配置控制时序的产生；

配置监测模块用于配置过程中对FPGA工作状态的实时监测，并判断FPGA的功能状态。

一种通用化的FPGA重配置系统，包括外部存储单元、FPGA重配置单元和FPGA群；其中：

外部存储单元用于重配置数据的存储；

FPGA重配置单元用于访问外部存储单元，并将获取的重配置数据送至FPGA群；

FPGA群由若干片FPGA组成，用于接收重配置数据，并执行重配置功能。

FPGA重配置单元包括FPGA重配置控制模块、配置监测模块和重配置定时器模块；其中：

FPGA重配置控制模块用于重配置控制时序的产生；

配置监测模块用于重配置过程中对FPGA工作状态的实时监测，并判断FPGA的功能状态；

重配置定时器模块用于使FPGA周期性的执行重配置功能。

一种通用化的FPGA配置方法，包括以下步骤：

步骤1：进行FPGA群上电初始化，通过第一控制状态机产生PROG_B复位控制信号，构建成FPGA上电初始时序，通过FPGA配置单元将上电初始时序输出到FPGA群的控制端口，使FPGA群执行初始化功能，最终使FPGA群进入初始化完成等待状态；

步骤2：通过第一控制状态机控制片选、读写、时钟及数据信号的产生，得到配置控制时序，通过FPGA配置单元将配置控制时序输出到FPGA群的控制端口，使FPGA群执行配置功能；

步骤3：通过配置监测模块对FPGA群的完成指示及初始化信号进行监测，若完成指示信号拉高且初始化信号维持为高，则配置成功；若完成指示信号未拉高或初始化信号不为高，则配置未成功，返回步骤1重新开始新一轮配置，尝试三次后仍未成功，则由配监测置模块将配置失败信息提交给FPGA配置系统，最终传输到系统外。

通过第一控制状态机控制片选、读写、时钟及数据信号的产生，得到配置控制时序的具体方法为：

空状态完成状态清除功能，有配置操作转入时，依次进行，转入loadstart状态开始选中需要配置的目标FPGA，转入loadrst1再转入loadrst2完成对FPGA的初始化，进入loadprepare状态完成控制信号的准备，进入loaddata状态产生配置时钟和数据，同时监测配置是否完成，最终转回空状态。

一种通用化的FPGA重配置方法，包括以下步骤：

步骤a：进行FPGA群的去同步和同步控制，通过第二控制状态机对片选和读写信号进行控制，产生FPGA去同步和同步控制时序，通过FPGA重配置单元将FPGA去同步和同步时序输出到FPGA群的控制端口，使FPGA群进入重配置准备就绪状态；

步骤b：通过第二控制状态机控制片选、读写、时钟及数据信号的产生，得到重配置控制时序，通过FPGA重配置单元将重配置控制时序输出到FPGA群的控制端口，使FPGA群执行重配置功能；

步骤c：通过配置监测模块对FPGA群的完成指示及初始化信号进行监测，若完成指示信号拉高且初始化信号维持为高，则配置成功；若完成指示信号未拉高或初始化信号不为高，则重配置失败，返回步骤a重新开始新一轮重配置，尝试三次后仍未成功，则由配置监测模块将重配置失败信息提交给FPGA重配置系统，最终传输到系统外。

通过第二控制状态机控制片选、读写、时钟及数据信号的产生，得到重配置控制时序的具体方法为：

空状态完成状态清除功能，有重配置操作转入时，依次进行，转入scrubtimer状态开起重配置计时，转入scrubstart开始选中需要重配置的FPGA，转入scrubinit1再转入scrubinit2完成对FPGA的去同步和同步控制，进入scrubiprepare状态完成控制信号的准备，进入scrubdata状态产生重配置时钟和数据，同时监测重配置是否完成，最终转回空状态。

与现有技术相比，本发明具有以下有益效果：

本发明通过外部储存单元、FPGA配置单元和FPGA群三者交互的策略，可独立并行实现多路不同类型FPGA的配置和动态重配置，配置效率高、速度快，解决了大规模FPGA群配置系统的结构复杂、灵活性差等问题；通过设置重配置定时器模块，使动态重配置可根据应用需求进行定时设置，实现以指定时间周期性的动态重配，控制灵活简单；通过外接存储单元的设计最大化的满足了配置数据存储的灵活性，具有较强的普适性。配置过程由上电初始化、配置控制及状态判断组成，重配置过程由FPGA去同步和同步控制、重配置控制及状态判断组成，设计结构简单清晰，控制灵活高效，设计通用性强、普适性及可靠性高，易于实施，可灵活应用于多类型、大规模FPGA配置控制系统或专用集成电路中，达到了大规模FPGA群通过外部存储单元获取配置和重配置数据来实现高效灵活配置的目的。

附图说明

图1为本发明的FPGA配置与重配置控制结构示意图；

图2为本发明的FPGA配置流程图；

图3为本发明的FPGA重配置流程图；

图4为本发明的配置控制时序设计示意图；

图5为本发明的动态重配置控制时序设计示意图；

图6为本发明的FPGA配置控制状态机示意图；

图7为本发明的FPGA重配置控制状态机示意图；

图8为本发明在实施例电路系统中的应用示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面结合附图对本发明做进一步详细描述：

参见图1，本发明通用化的FPGA配置系统及方法与重配置系统及方法，采用外部存储单元、FPGA配置与重配置单元及FPGA群交互策略。外部存储单元实现对配置数据的灵活存储；配置监测单元实现对配置及重配置过程中状态的监测判断，重配置定时器实现FPGA周期性的执行重配置功能，通过配置与重配置系统对外部存储单元进行访问，将获取的配置数据载入到FPGA中；目标FPGA群规模根据需求而定；各机构通过图1中方式互连，实现对目标FPGA群的控制。

配置是将存储器存储的配置文件加载到FPGA的Block RAM内，通过FPGA内可配置逻辑块执行配置功能。参见图2，FPGA配置过程由上电初始化、配置控制及状态判断组成。上电初始化主要对PROG_B复位信号进行控制，产生FPGA初始化所需的时序，使FPGA进入初始化状态，同时该过程还监测INIT_B初始化信号判断FPGA初始化状态是否完成；配置控制主要控制片选、读写、时钟及数据信号的产生，得到满足配置要求的时序，将配置数据按照设计时序载入目标FPGA中；状态判断主要对完成指示及初始化信号进行监测，得到监测后的判断结果，来确定FPGA的配置是否完成。

重配置分为静态重配置和动态重配置，是将存储器存储的重配置文件加载到FPGA中支持重配置的Block RAM内，通过FPGA内可重配置逻辑块执行重配置功能，静态重配置会中断FPGA现有功能，而动态重配置则不会，在不影响正常能的情况下，实现对FPGA的重配置操作。FPGA的动态重配置基于配置完成后才能操作，参见图3，其过程由FPGA去同步和同步控制、重配置控制及状态判断组成。对片选和读写信号进行控制，产生FPGA去同步和同步所需的时序，使FPGA进入重配置准备就绪状态；重配置控制主要控制片选、读写、时钟及数据信号的产生，得到满足配置要求的时序，将重配置数据按照设计时序载入目标FPGA中；状态判断主要对完成指示及初始化信号进行监测，得到监测后的判断结果，来确定FPGA的配置是否完成。

通过配置与重配置时序控制目标FPGA执行配置与重配置功能。FPGA配置时序包括上电初始时序和加载时序两个部分，通过时钟控制的非连续方式进行加载。时钟未超过50MHz，忙信号无需控制，读写信号早于片选信号有效，晚于片选信号撤销。若配置成功，完成指示信号拉高，初始化信号维持为高。若完成指示信号拉低，初始化信号不为高，则配置未成功，返回上电初始化重新开始新一轮配置，尝试三次后仍未成功，则由配置监测单元将配置失败信息提交给FPGA配置系统，最终传输到系统外的主控设备，由主控设备决断如何处理该异常结果，如图4所示。动态重配置时序不同于配置时序，在一次正常配置完成后，无需上电初始化控制，只需完成FPGA去同步和同步的控制，整个动态重配置过程正常时，完成指示信号一直为高，否则初始化及完成指示信号会拉低。若重配置成功，完成指示信号拉高，初始化信号维持为高。若完成指示信号拉低，初始化信号不为高，则重配置未成功，返回去同步和同步控制重新开始新一轮重配置，尝试三次后仍未成功，则由重配置监测单元将重配置失败信息提交给FPGA重配置系统，最终传输到系统外的主控设备，由主控设备决断如何处理该异常结果，如图5所示。

核心控制部件——FPGA配置与重配置控制，由状态机实现。配置和重配置为同一个状态机下的两个子分支，图6为配置子状态机(第一控制状态机)，包括空状态、初始化准备状态、控制信号准备状态及配置数据状态；idle态为初始状态，完成状态清除功能，loadstart状态实现配置FPGA的开启，loadrst1和loadrst2完成FPGA的初始化，loadprepare完成控制信号的准备，loaddata产生配置的数据和时钟。状态机的运转过程为：空状态完成状态清除功能，有配置操作转入时，依次进行，转入loadstart状态开始选中需要配置的目标FPGA，转入loadrst1再转入loadrst2完成对FPGA的初始化，进入loadprepare状态完成控制信号的准备，进入loaddata状态产生配置时钟和数据，同时监测配置是否完成，最终转回空状态。图7为重配置子状态机(第二控制状态机)，包括空状态、重配置定时状态、FPGA去同步和同步状态、重配置控制信号准备状态及数据状态；与配置状态机共享idle态，scrubtimer为重配置计时状态，srubstart状态实现重配置FPGA的开启，scrubinit1和scrubinit1完成FPGA重配置前的去同步和同步功能，scrubprepare完成控制信号的准备，loaddata产生重配置的数据和时钟。状态机的运转过程为：空状态完成状态清除功能，有重配置操作转入时，依次进行，转入scrubtimer状态开起重配置计时，转入scrubstart开始选中需要重配置的FPGA，转入scrubinit1再转入scrubinit2完成对FPGA的去同步和同步控制，进入scrubiprepare状态完成控制信号的准备，进入scrubdata状态产生重配置时钟和数据，同时监测重配置是否完成，最终转回空状态。

实施例

本发明已成功应用于一款星载FPGA配置加载管理电路中，该电路使用了本发明中FPGA配置和动态重配置的方法，实现了从外部多种存储体组成的存储系统中获取配置数据，同时满足控制外接4路不同类型的FPGA配置和重配置。保证了多路FPGA灵活简单、高效有序地执行配置和重配置操作。

参见图8，FPGA配置与重配置系统主要通过本发明方法实现，应用中通过主控机与配置与重配置系统通信，经该系统对外挂存储体进行访问，实现外部存储体数据到目标FPGA器件配置载入。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (8)

1.一种通用化的FPGA配置系统，其特征在于，包括外部存储单元、FPGA配置单元和FPGA群；其中：

外部存储单元用于配置数据的存储；

FPGA配置单元用于访问外部存储单元，并将获取的配置数据送至FPGA群；

FPGA群由若干片FPGA组成，用于接收配置数据，并执行配置功能。

2.根据权利要求1所述通用化的FPGA配置系统，其特征在于，所述FPGA配置单元包括FPGA配置控制模块和配置监测模块；其中：

FPGA配置控制模块用于配置控制时序的产生；

配置监测模块用于配置过程中对FPGA工作状态的实时监测，并判断FPGA的功能状态。

3.一种通用化的FPGA重配置系统，其特征在于，包括外部存储单元、FPGA重配置单元和FPGA群；其中：

外部存储单元用于重配置数据的存储；

FPGA重配置单元用于访问外部存储单元，并将获取的重配置数据送至FPGA群；

FPGA群由若干片FPGA组成，用于接收重配置数据，并执行重配置功能。

4.根据权利要求3所述通用化的FPGA重配置系统，其特征在于，所述FPGA重配置单元包括FPGA重配置控制模块、配置监测模块和重配置定时器模块；其中：

FPGA重配置控制模块用于重配置控制时序的产生；

配置监测模块用于重配置过程中对FPGA工作状态的实时监测，并判断FPGA的功能状态；

重配置定时器模块用于使FPGA周期性的执行重配置功能。

5.一种通用化的FPGA配置方法，其特征在于，包括以下步骤：

步骤1：进行FPGA群上电初始化，通过第一控制状态机产生PROG_B复位控制信号，构建成FPGA上电初始时序，通过FPGA配置单元将上电初始时序输出到FPGA群的控制端口，使FPGA群执行初始化功能，最终使FPGA群进入初始化完成等待状态；

步骤2：通过第一控制状态机控制片选、读写、时钟及数据信号的产生，得到配置控制时序，通过FPGA配置单元将配置控制时序输出到FPGA群的控制端口，使FPGA群执行配置功能；

步骤3：通过配置监测模块对FPGA群的完成指示及初始化信号进行监测，若完成指示信号拉高且初始化信号维持为高，则配置成功；若完成指示信号未拉高或初始化信号不为高，则配置未成功，返回步骤1重新开始新一轮配置，尝试三次后仍未成功，则由配监测置模块将配置失败信息提交给FPGA配置系统，最终传输到系统外。

6.根据权利要求5所述通用化的FPGA配置方法，其特征在于，所述通过第一控制状态机控制片选、读写、时钟及数据信号的产生，得到配置控制时序的具体方法为：

空状态完成状态清除功能，有配置操作转入时，依次进行，转入loadstart状态开始选中需要配置的目标FPGA，转入loadrst1再转入loadrst2完成对FPGA的初始化，进入loadprepare状态完成控制信号的准备，进入loaddata状态产生配置时钟和数据，同时监测配置是否完成，最终转回空状态。

7.一种通用化的FPGA重配置方法，其特征在于，包括以下步骤：

步骤a：进行FPGA群的去同步和同步控制，通过第二控制状态机对片选和读写信号进行控制，产生FPGA去同步和同步控制时序，通过FPGA重配置单元将FPGA去同步和同步时序输出到FPGA群的控制端口，使FPGA群进入重配置准备就绪状态；

步骤b：通过第二控制状态机控制片选、读写、时钟及数据信号的产生，得到重配置控制时序，通过FPGA重配置单元将重配置控制时序输出到FPGA群的控制端口，使FPGA群执行重配置功能；

步骤c：通过配置监测模块对FPGA群的完成指示及初始化信号进行监测，若完成指示信号拉高且初始化信号维持为高，则配置成功；若完成指示信号未拉高或初始化信号不为高，则重配置失败，返回步骤a重新开始新一轮重配置，尝试三次后仍未成功，则由配置监测模块将重配置失败信息提交给FPGA重配置系统，最终传输到系统外。

8.根据权利要求7所述通用化的FPGA重配置方法，其特征在于，所述通过第二控制状态机控制片选、读写、时钟及数据信号的产生，得到重配置控制时序的具体方法为：

空状态完成状态清除功能，有重配置操作转入时，依次进行，转入scrubtimer状态开起重配置计时，转入scrubstart开始选中需要重配置的FPGA，转入scrubinit1再转入scrubinit2完成对FPGA的去同步和同步控制，进入scrubiprepare状态完成控制信号的准备，进入scrubdata状态产生重配置时钟和数据，同时监测重配置是否完成，最终转回空状态。