WO2020262771A1 - Ultra-wideband pulse generator - Google Patents

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WO2020262771A1
WO2020262771A1 PCT/KR2019/015501 KR2019015501W WO2020262771A1 WO 2020262771 A1 WO2020262771 A1 WO 2020262771A1 KR 2019015501 W KR2019015501 W KR 2019015501W WO 2020262771 A1 WO2020262771 A1 WO 2020262771A1
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WO
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voltage
ultra
delay
transistors
oscillator
Prior art date
Application number
PCT/KR2019/015501
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French (fr)
Korean (ko)
Inventor
김주성
마하무드하피즈우스만
한석균
이상국
Original Assignee
한밭대학교산학협력단
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/53—Generators characterised by the type of circuit or by the means used for producing pulses by the use of an energy-accumulating element discharged through the load by a switching device controlled by an external signal and not incorporating positive feedback
    • H03K3/57—Generators characterised by the type of circuit or by the means used for producing pulses by the use of an energy-accumulating element discharged through the load by a switching device controlled by an external signal and not incorporating positive feedback the switching device being a semiconductor device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors

Definitions

  • the present invention relates to an ultra-wideband pulse generating apparatus required for ultra-wideband (UWB) communication.
  • UWB ultra-wideband
  • Bluetooth technology which is currently actively used for short-range communication, is difficult to use for a long time because real-time transmission is not smoothly performed when there are many users, and the communication protocol is complex and power consumption is high.
  • the transmitter of the Impulse Radio UWB (Impulse Radio UWB; IR-UWB) system has a very narrow width of around 1 nsec or Gaussian monocycle pulse. Is intermittently transmitted.
  • the ultra-wideband pulse generator is for transmitting a large amount of digital data through a wide spectrum frequency at low power in a short range, and a spectrum mask prescribed by the US Federal Communications Commission (i.e., FCC spectrum mask) must be satisfied.
  • Some conventional ultra-wideband pulse generating apparatuses use a band pass filter to match the power spectral density (PSD) of the generated pulse to the FCC spectrum mask.
  • PSD power spectral density
  • Such a pulse generating device has a problem that it is not easy to generate a pulse of a desired shape because the shape and duration of the pulse depends on the transient response characteristic of the band pass filter, and an impedance matching circuit for an interface with the transmitting end antenna is additionally required. .
  • some of the conventional ultra-wideband pulse generating apparatuses employ a differential structure and use a balun for an interface between the differential output of the differential structure and the final single output.
  • a pulse generating device requires an additional balun, there is a problem in that energy efficiency is inferior.
  • it is necessary to generate and distribute a multiphase clock according to the number of pulses desired, which has a problem in that power consumption is large and the system is also large.
  • the present invention has been conceived to solve the above problems, and an object of the present invention is to provide an ultra-wideband pulse generating apparatus that can easily generate a pulse of a desired shape while conforming to the FCC spectrum mask.
  • an object of the present invention is to provide an ultra-wideband pulse generating apparatus capable of low-power operation, low-cost implementation, and increased energy efficiency.
  • an ultra-wideband pulse generating apparatus includes: a plurality of delay cells for converting an input step voltage into a square wave voltage; A plurality of transistors generating current by using a square wave voltage converted by each of the plurality of delay cells as an input voltage; An oscillator for generating a plurality of sinusoidal voltages that are exponentially attenuated by receiving currents generated by each of the plurality of transistors; And an output terminal connected to the plurality of transistors and the oscillator, and outputting an ultra-wideband pulse by synthesizing a plurality of sinusoidal voltages generated by the oscillator.
  • each of the plurality of delay cells may delay the step voltage by a predetermined time to output a delayed step voltage to a neighboring delay cell, or each of the plurality of delay cells may receive the delayed step voltage from a neighboring delay cell.
  • each of the plurality of delay cells may delay the step voltage by a predetermined time using an inverter.
  • each of the plurality of delay cells may convert the step voltage to a square wave voltage using the inverter and the AND gate.
  • the plurality of transistors may be connected to correspond to the plurality of delay cells in a 1:1 manner.
  • the shape of the ultra-wideband pulse output from the output terminal is characterized in that it varies depending on the magnitude of the current generated by each of the plurality of transistors.
  • the oscillator may include a resistor, an inductor, and a capacitor connected in parallel with each other.
  • a bypass capacitor may be connected to the output terminal to remove a DC component from the ultra-wideband pulse.
  • a plurality of delay cells provide a square wave voltage to a plurality of transistors according to a specific time period, the plurality of transistors transfer current to an oscillator according to the specific time period, and the oscillator receives the current and is exponentially functional. It is configured to generate a plurality of sinusoidal voltages that are attenuated to and output ultra-wideband pulses at the output stage. According to the present invention, since the side lobe of the ultra-wideband pulse generated by the ultra-wideband pulse generator is suppressed so as not to exceed the FCC spectrum mask, it is possible to meet the FCC spectrum mask.
  • the center frequency of the ultra-wideband pulse spectrum can be varied simply by adjusting the combined impedance of the resistor, the inductor and the capacitor constituting the oscillator, it is possible to easily generate a pulse of a desired shape.
  • the present invention even if a separate impedance matching circuit is not provided, impedance matching with an antenna can be easily performed through an oscillator.
  • the present invention does not require a separate balun or impedance matching circuit, and generates ultra-wideband pulses through digital pulses generated by a plurality of delay cells, enabling low-power operation of the device and implementation at low cost. In addition, energy efficiency can also be increased.
  • 1 is a diagram illustrating a principle of generating an ultra-wideband pulse using an oscillator based on an LC tank.
  • FIG. 2 is a diagram illustrating a principle of generating an output voltage of an RLC tank-based oscillator used in the present invention.
  • FIG. 3 is a diagram illustrating a state in which a triangular envelope pulse is generated due to the synthesis of output voltages generated by the oscillator shown in FIG. 2.
  • FIG. 4 is a diagram showing an ultra-wideband pulse generating apparatus according to an embodiment of the present invention.
  • FIG. 5 is a diagram showing the internal structure of the delay cell shown in FIG. 4.
  • FIG. 6 is a diagram illustrating a first delay cell among a plurality of delay cells shown in FIG. 4.
  • FIG. 7 is a timing diagram for each region of the delay cell shown in FIG. 6.
  • FIG. 8 is a diagram illustrating a second delay cell among the plurality of delay cells shown in FIG. 4.
  • FIG. 9 is a timing diagram for each region of the delay cell shown in FIG. 8.
  • FIG. 10 is a timing diagram for each zone of the ultra-wideband pulse generator shown in FIG. 4.
  • 11 is a simulation result of an ultra-wideband pulse generated by the apparatus shown in FIG. 4.
  • FIG. 12 is a simulation result of matching the device shown in FIG. 4 with the impedance of the antenna.
  • FIG. 13 is a simulation result of the power spectral density of the ultra-wideband pulse shown in FIG. 11.
  • the pulse in the multi-band IR-UWB system has a longer duration than the pulse in the single-band system, and is composed of a plurality of sinusoids.
  • Pulses in a multi-band IR-UWB system are generated by adjusting the amplitude of the oscillator, and thus, it is possible to have a pulse envelope of a shape such as a rectangle, a triangle, or a sine.
  • the center frequency of the oscillator defines the center frequency of the pulse spectrum.
  • the pulse spectrum provides different sidelobe suppression functions.
  • the side lobe suppression function means the difference between the main lobe and the side lobe in the pulse spectrum.
  • a rectangular envelope pulse provides approximately 12.86 dB of sidelobe suppression
  • a triangular envelope pulse provides approximately 26.61 dB of sidelobe suppression
  • a sinusoidal envelope pulse provides approximately 23 dB of sidelobe suppression.
  • the sidelobe suppression function is related to the frequency assigned by the Federal Communications Commission (FCC). That is, in order for the power spectral density (PSD) of the pulse generated by the ultra-wideband pulse generator to conform to the FCC spectrum mask, the greater the side lobe suppression function is, the more advantageous.
  • FCC Federal Communications Commission
  • generating a triangular envelope pulse may be advantageous in terms of power consumption or energy efficiency of the device. Accordingly, hereinafter, a method of generating a triangular envelope pulse as shown in FIG. 1 will be described, but the method of generating a triangular envelope pulse is also used when generating a rectangular, sine, or other shape envelope pulse. Likewise can be applied.
  • 1 is a diagram illustrating a principle of generating an ultra-wideband pulse using an oscillator based on an LC tank.
  • the triangular envelope pulse can be generated by controlling the amount of oscillation amplitude of an oscillator based on the LC tank through a transconductor (Gm).
  • the transconductor Gm may be formed of a plurality of transistors connected in parallel with each other, and each transistor has a transconductance that changes linearly.
  • a digital pulse of a square wave is input to the input terminal of the transconductor Gm.
  • the digital pulse of the square wave may be generated from delay lines coupled in a cascade.
  • the delay line may be manufactured based on an inverter. Further, by tuning the propagation delay of the delay line and the oscillation frequency of the LC tank, an ultra-wideband pulse having a triangular envelope having a desired shape may be generated.
  • FIG. 2 is a diagram illustrating a principle of generating an output voltage of an RLC tank-based oscillator used in the present invention.
  • the RLC tank-based oscillator shown on the left side of FIG. 2 is configured such that a resistor (R T ), an inductor (L T ), and a capacitor (C T ) are connected in parallel with each other, and the parasitic resistance (R ser ) of the inductor is the inductor (L T ) And is configured to be connected in series.
  • the energy delivered to the RLC tank is in the form of a current (I inj ) depending on the switching frequency (f SWITCH ) of the switching voltage (V SWITCH ).
  • graph 1 shows the switching voltage (V SWITCH ), and graph 2 shows the output voltage of the RLC tank-based oscillator.
  • Equation 1 When the current (I inj ) is transmitted to the RLC tank according to the square wave type switching voltage (V SWITCH ), the natural response of the RLC tank can be expressed in the form of a second-order differential equation as shown in Equation 1 below. have.
  • V OUT (t) is the output voltage of the RLC tank-based oscillator, Is, ego, to be.
  • Equation 2 Equation 2
  • V p is the amplitude of the output voltage, Represents the phase of the output voltage.
  • the output voltage of the RLC tank-based oscillator has a sine wave form that is exponentially attenuated.
  • FIG. 3 is a diagram illustrating a state in which a triangular envelope pulse is generated due to the synthesis of output voltages generated by the oscillator shown in FIG. 2.
  • the x-axis represents time and the y-axis represents voltage.
  • the switching voltage (V SWITCH, 1ST STAGE ) in the form of a square wave shown in FIG. 3a is time When the current (I inj,a ) is delivered to the RLC tank-based oscillator according to the switching voltage (V SWITCH, 1ST STAGE ) in the form of a square wave shown in FIG. 3a, FIG. 3c It shows the output voltage of the tank-based oscillator.
  • the switching voltage (V SWITCH, 2nd STAGE ) in the form of a square wave shown in FIG. 3b is also time
  • the switching voltage (V SWITCH, 2nd STAGE ) in the form of a square wave shown in FIG. 3b is 2 ⁇ compared to the switching voltage in the form of a square wave (V SWITCH, 1ST STAGE ) shown in FIG. 3a.
  • Figure 3d shows the output voltage of the RLC tank-based oscillator when the current (I inj,b ) is delivered to the RLC tank-based oscillator according to the square wave type switching voltage (V SWITCH, 2nd STAGE ) shown in Figure 3b. will be.
  • the output voltages (V OUT, 1ST STAGE , V OUT, 2ND STAGE ) of the RLC tank-based oscillator have a sinusoidal waveform that is exponentially attenuated.
  • the switching voltage (V SWITCH,2nd STAGE ) has a time delay of 2 ⁇ compared to the switching voltage (V SWITCH,1ST STAGE ), so the ON time of the output voltage (V OUT, 2ND STAGE ) is output.
  • the output voltage (V OUT, 2ND STAGE ) shown in Fig. 3d has a larger amplitude (V p ) than the output voltage (V OUT, 1ST STAGE ) shown in Fig. 3c.
  • V p the output voltage
  • V OUT, 1ST STAGE the output voltage
  • Fig. 3c the current (I inj,b ) delivered to the RLC tank-based oscillator in FIG. 3d is larger than the current (I inj,a ) delivered to the RLC tank-based oscillator in FIG. 3c (that is, I inj,a ⁇ I inj,b ).
  • FIG. 3e shows an output voltage (V OUT, COMBINED ) obtained by combining the output voltage (V OUT, 1ST STAGE ) shown in FIG. 3c and the output voltage (V OUT, 2ND STAGE ) shown in FIG. 3d.
  • a triangular envelope pulse can be generated.
  • the triangular envelope pulse generated as described above may provide a side lobe suppression function of the pulse spectrum so as not to exceed the power spectral density (PSD) of the FCC spectrum mask.
  • PSD power spectral density
  • an ultra-wideband pulse generating apparatus includes a plurality of delay cells 100, a plurality of transistors 200, an oscillator 300, and an output terminal 400.
  • the plurality of delay cells 100 convert the input step voltage to a square wave voltage.
  • the leftmost delay cell 101 receives a step voltage from the outside, and the remaining delay cells 102 to 107 receive the step voltage from the neighboring delay cells 101 to 106.
  • 5 is a diagram showing the internal structure of the delay cell shown in FIG. 4. 5 illustrates a delay cell 101 located at the far left of a plurality of delay cells 100, other delay cells 102 to 107 may also have the same internal structure.
  • the delay cell 101 includes a first delay line 11, a second delay line 21, and an AND gate 31.
  • the first delay line 11 delays and outputs the input step voltage by, for example, a time ⁇
  • the second delay line 21 delays the voltage input from the first delay line 11 again by a time ⁇ . Output as V out .
  • the AND gate 31 performs an AND operation on the step voltage input to the first delay line 11 and the voltage input to the second delay line 21 and outputs V SWITCH .
  • a first delay line 11 and the second delay line 21 is a time delay (time delay) of the respective tuning voltage V TUNE and the receive input, the tuning voltage V TUNE is each delay line (11, 21) It serves to tune.
  • the delay cell 100 delays the input step voltage by a predetermined time and outputs it as V out , and also serves to convert the step voltage into a square wave voltage and output it as V SWITCH .
  • a delay line included in the delay cell 100 may be formed based on an inverter.
  • FIG. 6 is a diagram illustrating a first delay cell among a plurality of delay cells shown in FIG. 4, and FIG. 7 is a timing diagram for each region of the delay cell shown in FIG. 6.
  • the delay lines 11 and 21 of the first delay cell 101 include inverters 11-1 and 21-1, and propagation delay of the inverters 11-1 and 21-1
  • the NMOS transistors 11-2 and 21-2 may be connected to the inverters 11-1 and 21-1.
  • FIG. 7(a) shows a step voltage input to the first delay line 11 of the first delay cell 101.
  • the first inverter 11-1 of the first delay line 11 delays and inverts the step voltage by a time ⁇
  • the voltage waveform as shown in Fig. 7(a) 1 is output.
  • the second inverter 21-1 of the second delay line 21 Is delayed and inverted by ⁇ again to output the voltage waveform as shown in FIG. 7(b)', that is, a step voltage delayed by 2 ⁇ compared to FIG. 7(a) as V out .
  • the step voltage V out output from the first delay cell 101 is input to the second delay cell 102.
  • the AND gate 31 of the first delay cell 101 has a step voltage input to the first delay line 11 (Fig. 7(a)) and a voltage input to the second delay line 21 (Fig. 7( a)
  • a voltage waveform as shown in Fig. 7(b) that is, a square wave voltage with a duration of ⁇ , is output as V SWITCH .
  • the square wave voltage V SWITCH output from the first delay cell 101 is input to the gate electrode of the transistor 201 to be described later.
  • each delay line The number of inverters included in (11, 21) may be two or more. At this time, two or more inverters may be cascaded to each other. In this case, when two or more inverters are ca-caded to each other, the on-time of the step voltage V out output from the first delay cell 101 is delayed more than 2 ⁇ , and the square wave voltage output from the first delay cell 101 The on-time of V SWITCH may also be delayed by the same amount of time.
  • FIG. 8 is a diagram showing a second delay cell among the plurality of delay cells shown in FIG. 4, and FIG. 9 is a timing diagram for each region of the delay cell shown in FIG. 8.
  • the delay lines 12 and 22 of the second delay cell 102 include inverters 12-1 and 22-1, and propagation delay of the inverters 12-1 and 22-1 NMOS transistors 12-2 and 22-2 may be connected to the inverters 12-1 and 22-1 in order to adjust.
  • FIG. 9(b)' shows the step voltage input to the first delay line 12 of the second delay cell 102, which is the same as that shown in FIG. 7(b)'.
  • the first inverter 12-1 of the first delay line 12 delays and inverts the step voltage by a time ⁇ . And outputs a voltage waveform as shown in Fig. 9(b)' 1 .
  • the AND gate 32 of the second delay cell 102 is a step voltage input to the first delay line 12 (Fig. 9(b)') and a voltage input to the second delay line 22 (Fig. 9).
  • (b) ' 1 ) is ANDed to output a voltage waveform as shown in Fig. 9(c), that is, a square wave voltage delayed by 2 ⁇ compared to the square wave voltage shown in Fig. 7(b) as V SWITCH .
  • V SWITCH square wave voltage
  • FIG. 8 shows that the first delay line 12 includes only one inverter 12-1 and the second delay line 22 also includes only one inverter 22-1, as in FIG. 6, ,
  • the number of inverters included in each of the delay lines 12 and 22 may be two or more. At this time, two or more inverters may be cascaded to each other. In this case, when two or more inverters are ca-caded to each other, the on-time of the step voltage V out output from the second delay cell 102 is delayed more than 2 ⁇ , and the square wave voltage V output from the second delay cell 102 The on-time of the SWITCH may also be delayed by the same amount of time.
  • the third delay cell 103 delays the step voltage input from the second delay cell 102 by a predetermined time (for example, 2 ⁇ ), and the fourth delay cell 104 And converting the step voltage input from the second delay cell 102 into a square wave voltage V SWITCH and inputting it to the gate electrode of the transistor 203. That is, in the present invention, each of the delay cells 101 to 106 is configured to output the delayed step voltage to the neighboring delay cells 102 to 107 by delaying the input step voltage by a predetermined time (for example, 2 ⁇ ). .
  • the seventh delay cell 107 located on the rightmost side in FIG. 4 only converts the step voltage received from the sixth delay cell 106 into a square wave voltage V SWITCH and inputs it to the gate electrode of the transistor 207.
  • the step voltage received from the sixth delay cell 106 is delayed by a predetermined time (for example, 2 ⁇ ) and is not output to another delay cell. That is, in the present invention, each of the delay cells 102 to 107 receives the delayed step voltage from the neighboring delay cells 101 to 106.
  • FIG. 10 is a timing diagram for each zone of the ultra-wideband pulse generator shown in FIG. 4. More specifically, FIG. 10(a) is a timing diagram of the step voltage input to the first delay cell 101, and FIGS. 10(b) to (h) are square waves output from each of the delay cells 101 to 107. It is a timing diagram of voltage, and V OUT of FIG. 10 is a timing diagram for a triangular envelope pulse output from the output terminal 400 to be described later.
  • the square wave voltage output from each of the delay cells 101 to 107 has a delay time of 2 ⁇ .
  • the square wave voltages shown in FIGS. 10B to 10H are individually applied to the plurality of transistors 200 (201 to 207).
  • the plurality of transistors 200 generate current by using the square wave voltage converted by each of the plurality of delay cells 100 as an input voltage.
  • the plurality of transistors 200 may be connected to correspond to the plurality of delay cells 100 in a 1:1 manner. Accordingly, the square wave voltage output from the first delay cell 101 may be input to the gate electrode of the first transistor 201.
  • the first transistor 201 receives the square wave voltage as described above, a channel is formed between the drain electrode and the source electrode of the first transistor 201 so that a predetermined amount of current can flow.
  • a square wave voltage output from other delay cells 102 to 107 may be input to the gate electrodes of the transistors 202 to 207.
  • the transistors 202 to 207 receive the square wave voltage as described above, a channel is formed between the drain electrode and the source electrode of the transistors 202 to 207 to allow current to flow.
  • the magnitudes of currents generated by each of the plurality of transistors 200 may all be different.
  • the transistor 204 disposed at the center generates the largest current
  • the transistors 201, 202, 203, 205, 206, and 207 disposed at both sides of the center generate the largest current.
  • the transistor 204 it is preferable to increase the size of the transistor 204 so that the transistor 204 disposed in the center of the plurality of transistors 200 generates the largest current.
  • the transistors 201, 202, 203, 205, 206, and 207 arranged on both sides of the center are linearly decreased from the center to both sides, It is desirable to create a reduced magnitude current.
  • the channel width W compared to the channel length L of the transistor 204 may be larger than the channel width (W) compared to the channel length (L). That is, the W/L of the transistor 204 disposed in the center can be made larger than that of the other transistors 201, 202, 203, 205, 206, and 207.
  • the transistors 201, 202, 203, 205, 206, and 207 disposed on both sides of the center are linearly adjusted to the channel length (L) of the transistor from the center to both sides. By reducing, it is possible to generate a current of a linearly reduced magnitude from the center toward the both sides.
  • the channel length (L) may be the same for all transistors 200, and therefore, in this case, the magnitude of the current generated by each transistor 200 is approximately proportional to the channel width (W) of the transistor 200 Is decided.
  • the channel length (L) of all the transistors 200 is the same
  • the nominal size of the transistor width is 12 ⁇ m
  • the size of the fourth transistor 204 disposed in the center in FIG. 4 is nominal It is configured to be 3.5 times the size
  • the third transistor 203 and the fifth transistor 205 disposed on both sides thereof may be configured to be 2.5 times the nominal size.
  • the second transistor 202 and the sixth transistor 206 are configured to be 1.5 times the nominal size, and the size of the first transistor 201 and the seventh transistor 207 disposed on the outermost side is 0.5 times the nominal size. can do.
  • the pulse spectrum of the triangular envelope pulse output from the output terminal 400 can provide an improved sidelobe suppression function.
  • the size of the plurality of transistors 200 may be variously configured.
  • the magnitude of the current generated by each of the plurality of transistors 200 may be configured differently from the case of generating the triangular envelope pulse. Therefore, in this case, it is required to determine the size of each of the plurality of transistors 200 differently from that shown in FIG. 4.
  • the magnitudes of currents generated by each of the plurality of transistors 200 may all be the same. Therefore, in this case, the sizes of the plurality of transistors 200 may be the same.
  • the oscillator 300 may be configured based on an RLC tank in which a resistor (R T ), an inductor (L T ), and a capacitor (C T ) are connected in parallel with each other as described above with respect to FIG. 2, and the resistance (R T ) ,
  • the inductor L T and the capacitor C T may be operated by the operating voltage of the operating voltage source V DD of the oscillator 300.
  • the oscillator 300 receives current generated by each of the plurality of transistors 200 and generates a plurality of sinusoidal voltages that are attenuated exponentially. Specifically, in the time period of 0 to 2 ⁇ shown in FIG. 10, a current corresponding to 0.5 times the nominal size of the transistor is transferred to the oscillator 300, and the amplitude of the output voltage of the oscillator 300 is adjusted as shown in FIG. 3c, and 2 ⁇ In the time period of ⁇ 4 ⁇ , a current corresponding to 1.5 times the nominal size of the transistor is transferred to the oscillator 300, so that the amplitude of the output voltage of the oscillator 300 can be adjusted as shown in FIG. 3d. In this way, the amplitude of the output voltage of the oscillator 300 may be adjusted in the time interval of 0 to 14 ⁇ .
  • the output terminal 400 is connected to the plurality of transistors 200 and the oscillator 300, and accordingly, the output terminal 400 synthesizes a plurality of sinusoidal voltages generated by the oscillator 300 to output a triangular envelope pulse. do.
  • the triangular envelope pulse output from the output terminal 400 has the same shape as V OUT shown in FIG. 10.
  • a bypass capacitor C BYPASS may be connected to the output terminal 400 to remove the DC component from the triangular envelope pulse. More specifically, the bypass capacitor (C BYPASS ) may be connected between the oscillator 300 and the output terminal 400, and due to the pass characteristic of the high-frequency band, it blocks not only the DC component but also the low frequency component in the triangle envelope pulse. can do.
  • the triangular envelope pulse output from the output terminal 400 is transmitted through the antenna.
  • the impedance of the antenna is, for example, 50 ⁇
  • the combined impedance of the resistor (R T ), the inductor (L T ), and the capacitor (C T ) constituting the oscillator 300 is also matched with 50 ⁇ , thereby transmitting the pulse efficiency of the antenna. Can be maximized.
  • FIG. 11 is a simulation result of an ultra-wideband pulse generated by the apparatus shown in FIG. 4.
  • the simulation result of FIG. 11 was performed at an operating voltage (V DD ) of 900 mV.
  • V DD operating voltage
  • the peak-to-peak voltage V pp of the ultra-wideband pulse was measured as 577mV, and the amplitude of the ultra-wideband pulse was It decreased linearly toward both sides from the center.
  • the effective pulse width t pulse of the ultra-wideband pulse was measured as 1.6 ns.
  • FIG. 12 is a simulation result of matching the device shown in FIG. 4 with the impedance of the antenna.
  • the combined impedance of the resistor (R T ), the inductor (L T ), and the capacitor (C T ) constituting the oscillator 300 was adjusted to match the impedance of the antenna to 50 ⁇ , and the synthesized impedance was adjusted to obtain a pulse spectrum.
  • the antenna and impedance matching are made at the point where the center frequency of is 4GHz. That is, by simply adjusting the combined impedance of the resistor (R T ), the inductor (L T ), and the capacitor (C T ) constituting the oscillator 300, the center frequency of the ultra-wideband pulse spectrum can be varied. It is possible to easily generate a pulse of a desired shape. In addition, even if a separate impedance matching circuit is not provided, impedance matching with an antenna can be easily performed through the oscillator 300.
  • FIG. 13 is a simulation result of the power spectral density of the ultra-wideband pulse shown in FIG. 11.
  • the center frequency of the main lobe was 4 GHz, and the power level at this time was -60.39 dBm.
  • the center frequency of the first side lobe was 3.1 GHz, and the power level at this time was -81.8 dBm.
  • the dotted line shown in FIG. 13 represents the FCC spectrum mask, and the power spectral density of the ultra-wideband pulse should not exceed the FCC spectrum mask.
  • the power spectral density of the ultra-wideband pulse generated in FIG. 11 matches the FCC spectrum mask, and in particular, it can be seen that the side lobe is properly suppressed so as not to exceed the FCC spectrum mask.

Abstract

The present invention is formed so that a plurality of delay cells provide square-wave voltages to a plurality of transistors in accordance with specific time periods, the plurality of transistors transfer current to an oscillator in accordance with the specific time periods, and the oscillator receives the current so as to generate a plurality of sinusoidal voltages exponentially attenuated, and thus ultra-wideband pulses are outputted from an output terminal. According to the present invention, the side lobe of the ultra-wideband pulses generated by an ultra-wideband pulse generator is suppressed so as not to exceed the federal communication commission (FCC) spectrum mask, and thus it is possible to conform to the FCC spectrum mask.

Description

초광대역 펄스 생성 장치Ultra-wideband pulse generator
본 발명은 초광대역(ultra-wideband; UWB) 통신에 필요한 초광대역 펄스 생성 장치에 관한 것이다. The present invention relates to an ultra-wideband pulse generating apparatus required for ultra-wideband (UWB) communication.
근거리 통신용으로 현재 활발히 사용되고 있는 블루투스 기술은 사용자가 많을 경우 실시간 전송이 원활하게 이루어지지 못하며, 통신 프로토콜이 복잡하고 전력 소모가 크기 때문에 장시간 사용에 어려움을 가지고 있다.Bluetooth technology, which is currently actively used for short-range communication, is difficult to use for a long time because real-time transmission is not smoothly performed when there are many users, and the communication protocol is complex and power consumption is high.
이에 따라 이를 극복하기 위한 통신 방식들이 제안되고 있는데, 이중에서도 2002년 4월 미국 연방통신위원회(Federal Communication Commission; FCC)의 주파수 할당 및 상업화 승인 이후, 초광대역 통신 기술에 대한 연구와 개발이 전 세계적으로 활발히 진행되고 있다. 2007년 IEEE 802.15.4a 국제 표준화 그룹에서는 무선 측위 기능까지 수반하는 저속 저전력 W-PAN(Wireless Personal Area Network)용 UWB 표준화를 제정하여 상용화 제품 개발에 속도를 더하고 있다.Accordingly, communication methods have been proposed to overcome this problem. Among them, research and development on ultra-wideband communication technology have been conducted worldwide after frequency allocation and commercialization approval by the Federal Communication Commission (FCC) in April 2002. It is actively progressing. In 2007, the IEEE 802.15.4a international standardization group enacted UWB standardization for low-speed, low-power W-PAN (Wireless Personal Area Network), which also accompanies wireless positioning functions, and is accelerating the development of commercial products.
연속적인 정현파를 사용하는 기존의 무선통신 시스템과는 달리, 임펄스 라디오 UWB(Impulse Radio UWB; IR-UWB) 시스템의 송신단에서는 1nsec 내외의 매우 좁은 폭을 갖는 펄스 혹은 가우시안 모노사이클 펄스(Gaussian monocycle pulse)를 단속적으로 전송한다. 초광대역 펄스 생성 장치는 단거리 구간에서 낮은 전력으로 넓은 스펙트럼 주파수를 통하여 많은 양의 디지털 데이터를 전송하기 위한 것으로서, 허가 받은 상용의 대역폭 신호를 해치지 않기 위해 미국 연방통신위원회에서 규약하는 스펙트럼 마스크(즉, FCC 스펙트럼 마스크)를 만족하여야 한다. Unlike conventional wireless communication systems that use continuous sine waves, the transmitter of the Impulse Radio UWB (Impulse Radio UWB; IR-UWB) system has a very narrow width of around 1 nsec or Gaussian monocycle pulse. Is intermittently transmitted. The ultra-wideband pulse generator is for transmitting a large amount of digital data through a wide spectrum frequency at low power in a short range, and a spectrum mask prescribed by the US Federal Communications Commission (i.e., FCC spectrum mask) must be satisfied.
종래 초광대역 펄스 생성 장치 중에는 생성한 펄스의 전력 스펙트럼 밀도(power spectral density; PSD)가 FCC 스펙트럼 마스크에 부합시키기 위하여 대역 통과 필터를 이용한 것이 있다. 하지만, 이러한 펄스 생성 장치는 펄스의 형태 및 지속이 대역 통과 필터의 과도 응답 특성에 좌우됨으로써 원하는 형태의 펄스 생성이 용이하지 않고, 송신단 안테나와의 인터페이스를 위한 임피던스 정합 회로가 추가적으로 필요하다는 문제점이 있다.Some conventional ultra-wideband pulse generating apparatuses use a band pass filter to match the power spectral density (PSD) of the generated pulse to the FCC spectrum mask. However, such a pulse generating device has a problem that it is not easy to generate a pulse of a desired shape because the shape and duration of the pulse depends on the transient response characteristic of the band pass filter, and an impedance matching circuit for an interface with the transmitting end antenna is additionally required. .
또한, 종래 초광대역 펄스 생성 장치 중에는 차동 구조를 채택하고, 상기 차동 구조의 차동 출력과 최종 단일 출력의 인터페이스를 위해 밸룬(balun)을 이용한 것이 있다. 하지만, 이러한 펄스 생성 장치는 추가적인 밸룬을 필요로 하기 때문에 에너지 효율이 떨어진다는 문제점이 있다. 또한, 원하는 펄스 개수에 따라 다상 클럭(multiphase clock)의 생성 및 분배가 필요하여, 전력 소모가 크고 시스템 역시 커진다는 문제점이 있다.In addition, some of the conventional ultra-wideband pulse generating apparatuses employ a differential structure and use a balun for an interface between the differential output of the differential structure and the final single output. However, since such a pulse generating device requires an additional balun, there is a problem in that energy efficiency is inferior. In addition, it is necessary to generate and distribute a multiphase clock according to the number of pulses desired, which has a problem in that power consumption is large and the system is also large.
[선행기술문헌][Prior technical literature]
[특허문헌][Patent Literature]
KR2010-0068809AKR2010-0068809A
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, FCC 스펙트럼 마스크에 부합하면서도, 원하는 형태의 펄스를 용이하게 생성할 수 있는 초광대역 펄스 생성 장치를 제공하는 것에 그 목적이 있다.The present invention has been conceived to solve the above problems, and an object of the present invention is to provide an ultra-wideband pulse generating apparatus that can easily generate a pulse of a desired shape while conforming to the FCC spectrum mask.
또한, 본 발명은 저전력 동작이 가능하고, 저가로 구현할 수 있으면서도, 에너지 효율은 상승시킬 수 있는 초광대역 펄스 생성 장치를 제공하는 것에 그 목적이 있다. In addition, an object of the present invention is to provide an ultra-wideband pulse generating apparatus capable of low-power operation, low-cost implementation, and increased energy efficiency.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 초광대역 펄스 생성 장치는, 입력 받은 스텝 전압을 구형파 전압으로 전환하는 복수 개의 딜레이 셀; 상기 복수 개의 딜레이 셀 각각에 의해 전환된 구형파 전압을 입력 전압으로 하여 전류를 생성하는 복수 개의 트랜지스터; 상기 복수 개의 트랜지스터 각각에 의해 생성된 전류를 전달 받아 지수함수적으로 감쇠되는 복수 개의 정현파 전압을 생성하는 발진기; 및 상기 복수 개의 트랜지스터 및 상기 발진기와 연결되며, 상기 발진기에서 생성되는 복수 개의 정현파 전압을 합성하여 초광대역 펄스를 출력하는 출력단을 포함한다.In order to achieve the above object, an ultra-wideband pulse generating apparatus according to the present invention includes: a plurality of delay cells for converting an input step voltage into a square wave voltage; A plurality of transistors generating current by using a square wave voltage converted by each of the plurality of delay cells as an input voltage; An oscillator for generating a plurality of sinusoidal voltages that are exponentially attenuated by receiving currents generated by each of the plurality of transistors; And an output terminal connected to the plurality of transistors and the oscillator, and outputting an ultra-wideband pulse by synthesizing a plurality of sinusoidal voltages generated by the oscillator.
여기서, 상기 복수 개의 딜레이 셀 각각은 상기 스텝 전압을 소정 시간만큼 지연시켜 이웃하는 딜레이 셀에 지연된 스텝 전압을 출력하거나, 상기 복수 개의 딜레이 셀 각각은 상기 지연된 스텝 전압을 이웃하는 딜레이 셀로부터 입력 받을 수 있다.Here, each of the plurality of delay cells may delay the step voltage by a predetermined time to output a delayed step voltage to a neighboring delay cell, or each of the plurality of delay cells may receive the delayed step voltage from a neighboring delay cell. have.
그리고 상기 복수 개의 딜레이 셀 각각은 인버터를 이용하여 상기 스텝 전압을 소정 시간만큼 지연시킬 수 있다.In addition, each of the plurality of delay cells may delay the step voltage by a predetermined time using an inverter.
또한, 상기 복수 개의 딜레이 셀 각각은 상기 인버터 및 앤드 게이트를 이용하여 상기 스텝 전압을 구형파 전압으로 전환할 수 있다.In addition, each of the plurality of delay cells may convert the step voltage to a square wave voltage using the inverter and the AND gate.
또한, 상기 복수 개의 트랜지스터는 상기 복수 개의 딜레이 셀과 1:1로 대응되도록 연결될 수 있다.In addition, the plurality of transistors may be connected to correspond to the plurality of delay cells in a 1:1 manner.
그리고 상기 출력단에서 출력되는 초광대역 펄스의 형태는 상기 복수 개의 트랜지스터 각각에서 생성되는 전류의 크기에 따라 달라지는 것을 특징으로 한다.In addition, the shape of the ultra-wideband pulse output from the output terminal is characterized in that it varies depending on the magnitude of the current generated by each of the plurality of transistors.
상기 발진기는 서로 병렬 연결된 저항, 인덕터 및 커패시터를 포함한 것일 수 있다.The oscillator may include a resistor, an inductor, and a capacitor connected in parallel with each other.
그리고 상기 출력단에는 상기 초광대역 펄스에서 DC 성분을 제거하기 위하여 바이패스 커패시터가 연결될 수 있다.In addition, a bypass capacitor may be connected to the output terminal to remove a DC component from the ultra-wideband pulse.
본 발명은 복수 개의 딜레이 셀이 특정 시간 구간에 따라 복수 개의 트랜지스터에 구형파 전압을 제공하고, 복수 개의 트랜지스터는 발진기에 상기 특정 시간 구간에 따라 전류를 전달하며, 발진기는 상기 전류를 전달 받아 지수함수적으로 감쇠되는 복수 개의 정현파 전압을 생성하여, 출력단에서 초광대역 펄스가 출력되도록 구성되어 있다. 이러한 본 발명에 의하면, 초광대역 펄스 생성 장치에서 생성된 초광대역 펄스의 사이드로브가 FCC 스펙트럼 마스크를 넘지 않도록 억압되기 때문에, FCC 스펙트럼 마스크에 부합할 수 있게 된다. In the present invention, a plurality of delay cells provide a square wave voltage to a plurality of transistors according to a specific time period, the plurality of transistors transfer current to an oscillator according to the specific time period, and the oscillator receives the current and is exponentially functional. It is configured to generate a plurality of sinusoidal voltages that are attenuated to and output ultra-wideband pulses at the output stage. According to the present invention, since the side lobe of the ultra-wideband pulse generated by the ultra-wideband pulse generator is suppressed so as not to exceed the FCC spectrum mask, it is possible to meet the FCC spectrum mask.
또한, 본 발명에 의하면, 발진기를 구성하는 저항, 인덕터 및 커패시터의 합성 임피던스를 조정하는 것만으로도 초광대역 펄스 스펙트럼의 중심 주파수를 가변할 수 있기 때문에, 원하는 형태의 펄스를 손쉽게 생성할 수 있다. Further, according to the present invention, since the center frequency of the ultra-wideband pulse spectrum can be varied simply by adjusting the combined impedance of the resistor, the inductor and the capacitor constituting the oscillator, it is possible to easily generate a pulse of a desired shape.
또한, 본 발명에 의하면, 별도의 임피던스 매칭 회로를 구비하지 않더라도 발진기를 통해 안테나와의 임피던스 매칭을 손쉽게 수행할 수 있다. 게다가, 본 발명은 별도의 밸룬이나 임피던스 매칭 회로가 필요하지 않을 뿐 아니라, 복수 개의 딜레이 셀에서 생성하는 디지털 펄스를 통해 초광대역 펄스를 생성하기 때문에, 장치의 저전력 동작이 가능하고, 저가로 구현할 수 있으며, 에너지 효율 또한 상승시킬 수 있게 된다. In addition, according to the present invention, even if a separate impedance matching circuit is not provided, impedance matching with an antenna can be easily performed through an oscillator. In addition, the present invention does not require a separate balun or impedance matching circuit, and generates ultra-wideband pulses through digital pulses generated by a plurality of delay cells, enabling low-power operation of the device and implementation at low cost. In addition, energy efficiency can also be increased.
도 1은 LC 탱크를 기반으로 한 발진기를 이용하여 초광대역 펄스를 생성하는 원리를 설명하기 위한 도면이다. 1 is a diagram illustrating a principle of generating an ultra-wideband pulse using an oscillator based on an LC tank.
도 2는 본 발명에서 이용하는 RLC 탱크 기반 발진기의 출력 전압 생성 원리를 설명하기 위한 도면이다. 2 is a diagram illustrating a principle of generating an output voltage of an RLC tank-based oscillator used in the present invention.
도 3은 도 2에 나타낸 발진기에서 생성된 출력 전압의 합성으로 인해 삼각형의 포락선 펄스가 생성되는 모습을 나타낸 도면이다.3 is a diagram illustrating a state in which a triangular envelope pulse is generated due to the synthesis of output voltages generated by the oscillator shown in FIG. 2.
도 4는 본 발명의 일 실시예에 따른 초광대역 펄스 생성 장치를 나타낸 도면이다.4 is a diagram showing an ultra-wideband pulse generating apparatus according to an embodiment of the present invention.
도 5는 도 4에 나타낸 딜레이 셀의 내부 구조를 나타낸 도면이다. 5 is a diagram showing the internal structure of the delay cell shown in FIG. 4.
도 6은 도 4에 나타낸 복수 개의 딜레이 셀 중 제1 딜레이 셀을 나타낸 도면이다. 6 is a diagram illustrating a first delay cell among a plurality of delay cells shown in FIG. 4.
도 7은 도 6에 나타낸 딜레이 셀의 각 구역에 대한 타이밍 다이아그램이다.7 is a timing diagram for each region of the delay cell shown in FIG. 6.
도 8은 도 4에 나타낸 복수 개의 딜레이 셀 중 제2 딜레이 셀을 나타낸 도면이다. 8 is a diagram illustrating a second delay cell among the plurality of delay cells shown in FIG. 4.
도 9는 도 8에 나타낸 딜레이 셀의 각 구역에 대한 타이밍 다이아그램이다.9 is a timing diagram for each region of the delay cell shown in FIG. 8.
도 10은 도 4에 나타낸 초광대역 펄스 생성 장치의 각 구역에 대한 타이밍 다이아그램이다.10 is a timing diagram for each zone of the ultra-wideband pulse generator shown in FIG. 4.
도 11은 도 4에 나타낸 장치를 통해 생성한 초광대역 펄스의 시뮬레이션 결과이다. 11 is a simulation result of an ultra-wideband pulse generated by the apparatus shown in FIG. 4.
도 12는 도 4에 나타낸 장치를 안테나의 임피던스와 매칭시킨 시뮬레이션 결과이다. 12 is a simulation result of matching the device shown in FIG. 4 with the impedance of the antenna.
도 13은 도 11에 나타낸 초광대역 펄스의 전력 스펙트럼 밀도에 관한 시뮬레이션 결과이다.13 is a simulation result of the power spectral density of the ultra-wideband pulse shown in FIG. 11.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 초광대역 펄스 생성 장치에 대해 상세하게 설명한다. 첨부한 도면들은 통상의 기술자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 어디까지나 예시적으로 제공되는 것으로서, 본 발명은 이하 제시되는 도면들로 한정되지 않고 다른 형태로 얼마든지 구체화될 수 있다. Hereinafter, an apparatus for generating ultra-wideband pulses according to the present invention will be described in detail with reference to the accompanying drawings. The accompanying drawings are provided by way of example only in order to sufficiently convey the technical idea of the present invention to those skilled in the art, and the present invention is not limited to the drawings presented below and may be embodied in any other form. have.
본 발명에 따른 초광대역 펄스 생성 장치에 대해 설명하기 전에, 먼저 도 1 내지 도 3을 참조하여 본 발명에서 초광대역 펄스를 생성하는 원리에 대해 설명하기로 한다.Before describing the ultra-wideband pulse generating apparatus according to the present invention, first, a principle of generating an ultra-wideband pulse in the present invention will be described with reference to FIGS. 1 to 3.
다중 대역 IR-UWB 시스템에서의 펄스는 단일 대역 시스템에서의 펄스에 비해 긴 지속 시간(duration)을 가지며, 복수 개의 정현파들로 이루어진다. 다중 대역 IR-UWB 시스템에서의 펄스는 발진기의 진폭을 조정함으로써 생성되며, 이로 인해 직사각형(rectangular), 삼각형(triangular), 사인형(sine) 등과 같은 형태의 펄스 포락선을 가질 수 있게 된다. 그리고 발진기의 중심 주파수는 펄스 스펙트럼의 중심 주파수를 정의한다. The pulse in the multi-band IR-UWB system has a longer duration than the pulse in the single-band system, and is composed of a plurality of sinusoids. Pulses in a multi-band IR-UWB system are generated by adjusting the amplitude of the oscillator, and thus, it is possible to have a pulse envelope of a shape such as a rectangle, a triangle, or a sine. And the center frequency of the oscillator defines the center frequency of the pulse spectrum.
펄스 포락선의 형태에 따라 펄스 스펙트럼은 상이한 사이드로브(sidelobe) 억압 기능을 제공한다. 여기서, 사이드로브 억압 기능은 펄스 스펙트럼에서 메인로브(main lobe)와 사이드로브 간의 차이를 의미한다. 예를 들어, 직사각형의 포락선 펄스는 약 12.86dB의 사이드로브 억압 기능을 제공하고, 삼각형의 포락선 펄스는 약 26.61dB의 사이드로브 억압 기능을 제공하며, 사인형의 포락선 펄스는 약 23dB의 사이드로브 억압 기능을 제공한다. 사이드로브 억압 기능은 미국 연방통신위원회(FCC)에서 할당한 주파수와 관련이 있다. 즉, 초광대역 펄스 생성 장치로 생성한 펄스의 전력 스펙트럼 밀도(PSD)가 FCC 스펙트럼 마스크에 부합하기 위해서는 사이드로브 억압 기능이 클수록 유리하다. Depending on the shape of the pulse envelope, the pulse spectrum provides different sidelobe suppression functions. Here, the side lobe suppression function means the difference between the main lobe and the side lobe in the pulse spectrum. For example, a rectangular envelope pulse provides approximately 12.86 dB of sidelobe suppression, a triangular envelope pulse provides approximately 26.61 dB of sidelobe suppression, and a sinusoidal envelope pulse provides approximately 23 dB of sidelobe suppression. Function. The sidelobe suppression function is related to the frequency assigned by the Federal Communications Commission (FCC). That is, in order for the power spectral density (PSD) of the pulse generated by the ultra-wideband pulse generator to conform to the FCC spectrum mask, the greater the side lobe suppression function is, the more advantageous.
또한, 직사각형의 포락선 펄스나 사인형의 포락선 펄스를 생성하는 것에 비해 삼각형의 포락선 펄스를 생성하는 것이 장치의 전력 소모나 에너지 효율 측면에서 유리할 수 있다. 이에 따라, 이하에서는 도 1에 나타낸 바와 같은 삼각형의 포락선 펄스를 생성하는 방법에 대해 설명하기로 하되, 삼각형의 포락선 펄스를 생성하는 방법은 직사각형, 사인형 기타 다른 형상의 포락선 펄스를 생성하는 경우에도 마찬가지로 적용될 수 있다.In addition, compared to generating a rectangular envelope pulse or a sinusoidal envelope pulse, generating a triangular envelope pulse may be advantageous in terms of power consumption or energy efficiency of the device. Accordingly, hereinafter, a method of generating a triangular envelope pulse as shown in FIG. 1 will be described, but the method of generating a triangular envelope pulse is also used when generating a rectangular, sine, or other shape envelope pulse. Likewise can be applied.
도 1은 LC 탱크를 기반으로 한 발진기를 이용하여 초광대역 펄스를 생성하는 원리를 설명하기 위한 도면이다. 1 is a diagram illustrating a principle of generating an ultra-wideband pulse using an oscillator based on an LC tank.
도 1에 나타낸 바와 같이, 삼각형의 포락선 펄스는 LC 탱크를 기반으로 한 발진기의 발진 진폭(oscillation amplitude)의 양을 트랜스컨덕터(transconductor; Gm)를 통해 제어함으로써 생성될 수 있다. 본 발명에서는 트랜스컨덕터(Gm)가 서로 병렬 연결된 복수 개의 트랜지스터로 이루어질 수 있으며, 각 트랜지스터는 선형적으로 변하는 트랜스컨덕턴스를 갖는다. As shown in FIG. 1, the triangular envelope pulse can be generated by controlling the amount of oscillation amplitude of an oscillator based on the LC tank through a transconductor (Gm). In the present invention, the transconductor Gm may be formed of a plurality of transistors connected in parallel with each other, and each transistor has a transconductance that changes linearly.
트랜스컨덕터(Gm)의 입력단에는 구형파의 디지털 펄스가 입력되며, 이때 상기 구형파의 디지털 펄스는 케스케이드(cascade) 결합된 딜레이 라인(delay lines)에서 생성될 수 있다. 여기서, 상기 딜레이 라인은 인버터를 기반으로 하여 제작될 수 있다. 그리고 상기 딜레이 라인의 전파 딜레이(propagation delay) 및 상기 LC 탱크의 발진 주파수를 튜닝함에 따라, 원하는 형상의 삼각 포락선을 갖는 초광대역 펄스를 생성할 수 있다. A digital pulse of a square wave is input to the input terminal of the transconductor Gm. In this case, the digital pulse of the square wave may be generated from delay lines coupled in a cascade. Here, the delay line may be manufactured based on an inverter. Further, by tuning the propagation delay of the delay line and the oscillation frequency of the LC tank, an ultra-wideband pulse having a triangular envelope having a desired shape may be generated.
도 2는 본 발명에서 이용하는 RLC 탱크 기반 발진기의 출력 전압 생성 원리를 설명하기 위한 도면이다. 2 is a diagram illustrating a principle of generating an output voltage of an RLC tank-based oscillator used in the present invention.
도 2의 좌측에 나타낸 RLC 탱크 기반 발진기는 저항(R T), 인덕터(L T) 및 커패시터(C T)가 서로 병렬 연결되도록 구성되며, 인덕터의 기생 저항(R ser)은 인덕터(L T)와 직렬 연결되도록 구성된다. 여기서, RLC 탱크에 전달되는 에너지는 스위칭 전압(V SWITCH)의 스위칭 주파수(f SWITCH)에 의존하는 전류(I inj) 형태이다. The RLC tank-based oscillator shown on the left side of FIG. 2 is configured such that a resistor (R T ), an inductor (L T ), and a capacitor (C T ) are connected in parallel with each other, and the parasitic resistance (R ser ) of the inductor is the inductor (L T ) And is configured to be connected in series. Here, the energy delivered to the RLC tank is in the form of a current (I inj ) depending on the switching frequency (f SWITCH ) of the switching voltage (V SWITCH ).
도 2의 우측에 나타낸 그래프 ①, ②에서 x축은 시간을, y축은 전압을 나타낸다. 그래프 ①은 스위칭 전압(V SWITCH)을 나타낸 것이고, 그래프 ②는 RLC 탱크 기반 발진기의 출력 전압을 나타낸 것이다. In the graphs ① and ② shown on the right side of Fig. 2, the x-axis represents time and the y-axis represents voltage. Graph ① shows the switching voltage (V SWITCH ), and graph ② shows the output voltage of the RLC tank-based oscillator.
구형파 형태의 스위칭 전압(V SWITCH)에 따라 RLC 탱크에 전류(I inj)가 전달될 경우, 상기 RLC 탱크의 자연 응답(natural response)은 다음의 수학식 1과 같이 2차 미분 방정식 형태로 나타낼 수 있다.When the current (I inj ) is transmitted to the RLC tank according to the square wave type switching voltage (V SWITCH ), the natural response of the RLC tank can be expressed in the form of a second-order differential equation as shown in Equation 1 below. have.
[수학식 1][Equation 1]
Figure PCTKR2019015501-appb-img-000001
Figure PCTKR2019015501-appb-img-000001
상기 수학식 1에서 V OUT(t)는 RLC 탱크 기반 발진기의 출력 전압이고,
Figure PCTKR2019015501-appb-img-000002
이며,
Figure PCTKR2019015501-appb-img-000003
이고,
Figure PCTKR2019015501-appb-img-000004
이다.In Equation 1, V OUT (t) is the output voltage of the RLC tank-based oscillator,
Figure PCTKR2019015501-appb-img-000002
Is,
Figure PCTKR2019015501-appb-img-000003
ego,
Figure PCTKR2019015501-appb-img-000004
to be.
그리고 상기 수학식 1에서 α<ω o(즉, underdamped system)라고 가정하면, 상기 수학식 1의 해는 다음의 수학식 2와 같이 나타낼 수 있다.And, assuming that α<ω o (ie, an underdamped system) in Equation 1, the solution of Equation 1 can be expressed as Equation 2 below.
[수학식 2][Equation 2]
Figure PCTKR2019015501-appb-img-000005
Figure PCTKR2019015501-appb-img-000005
상기 수학식 2에서 V p는 출력 전압의 진폭을,
Figure PCTKR2019015501-appb-img-000006
는 출력 전압의 위상을 나타낸다. 상기 수학식 2 및 그래프 ②에서 알 수 있듯이, RLC 탱크 기반 발진기의 출력 전압은 지수함수적으로 감쇠되는 정현파 형태를 갖는다.In Equation 2, V p is the amplitude of the output voltage,
Figure PCTKR2019015501-appb-img-000006
Represents the phase of the output voltage. As can be seen from Equation 2 and graph ②, the output voltage of the RLC tank-based oscillator has a sine wave form that is exponentially attenuated.
도 3은 도 2에 나타낸 발진기에서 생성된 출력 전압의 합성으로 인해 삼각형의 포락선 펄스가 생성되는 모습을 나타낸 도면이다. 도 3에서 x축은 시간을, y축은 전압을 나타낸다. 3 is a diagram illustrating a state in which a triangular envelope pulse is generated due to the synthesis of output voltages generated by the oscillator shown in FIG. 2. In FIG. 3, the x-axis represents time and the y-axis represents voltage.
도 3ⓐ에 나타낸 구형파 형태의 스위칭 전압(V SWITCH,1ST STAGE)은 시간
Figure PCTKR2019015501-appb-img-000007
동안만 온(on) 상태이며, 도 3ⓒ는 도 3ⓐ에 나타낸 구형파 형태의 스위칭 전압(V SWITCH,1ST STAGE)에 따라 RLC 탱크 기반 발진기에 전류(I inj,a)가 전달될 경우, RLC 탱크 기반 발진기의 출력 전압을 나타낸 것이다.The switching voltage (V SWITCH, 1ST STAGE ) in the form of a square wave shown in FIG. 3ⓐ is time
Figure PCTKR2019015501-appb-img-000007
When the current (I inj,a ) is delivered to the RLC tank-based oscillator according to the switching voltage (V SWITCH, 1ST STAGE ) in the form of a square wave shown in FIG. 3ⓐ, FIG. 3ⓒ It shows the output voltage of the tank-based oscillator.
도 3ⓑ에 나타낸 구형파 형태의 스위칭 전압(V SWITCH,2nd STAGE) 역시 시간
Figure PCTKR2019015501-appb-img-000008
동안만 온(on) 상태이며, 다만 도 3ⓑ에 나타낸 구형파 형태의 스위칭 전압(V SWITCH,2nd STAGE)은 도 3ⓐ에 나타낸 구형파 형태의 스위칭 전압(V SWITCH,1ST STAGE)에 비해 2τ 만큼의 시간 딜레이가 존재한다. 그리고 도 3ⓓ는 도 3ⓑ에 나타낸 구형파 형태의 스위칭 전압(V SWITCH,2nd STAGE)에 따라 RLC 탱크 기반 발진기에 전류(I inj,b)가 전달될 경우, RLC 탱크 기반 발진기의 출력 전압을 나타낸 것이다.The switching voltage (V SWITCH, 2nd STAGE ) in the form of a square wave shown in FIG. 3ⓑ is also time
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The switching voltage (V SWITCH, 2nd STAGE ) in the form of a square wave shown in FIG. 3ⓑ is 2τ compared to the switching voltage in the form of a square wave (V SWITCH, 1ST STAGE ) shown in FIG. 3ⓐ. There is a time delay. And Figure 3ⓓ shows the output voltage of the RLC tank-based oscillator when the current (I inj,b ) is delivered to the RLC tank-based oscillator according to the square wave type switching voltage (V SWITCH, 2nd STAGE ) shown in Figure 3ⓑ. will be.
도 3ⓒ 및 도 3ⓓ에서 알 수 있듯이, RLC 탱크 기반 발진기의 출력 전압(V OUT,1ST STAGE, V OUT,2ND STAGE)은 지수함수적으로 감쇠되는 정현파 형태를 갖는다. 다만, 스위칭 전압(V SWITCH,2nd STAGE)은 스위칭 전압(V SWITCH,1ST STAGE)에 비해 2τ 만큼의 시간 딜레이가 존재하기 때문에, 출력 전압(V OUT,2ND STAGE)의 온(ON) 시점은 출력 전압(V OUT,1ST STAGE)의 온 시점에 비해 2τ 만큼의 시간 딜레이가 존재한다. As can be seen from Figs. 3ⓒ and 3ⓓ, the output voltages (V OUT, 1ST STAGE , V OUT, 2ND STAGE ) of the RLC tank-based oscillator have a sinusoidal waveform that is exponentially attenuated. However, the switching voltage (V SWITCH,2nd STAGE ) has a time delay of 2τ compared to the switching voltage (V SWITCH,1ST STAGE ), so the ON time of the output voltage (V OUT, 2ND STAGE ) is output. There is a time delay of 2τ compared to the ON point of the voltage (V OUT, 1ST STAGE ).
그리고 도 3ⓓ에 나타낸 출력 전압(V OUT,2ND STAGE)은 도 3ⓒ에 나타낸 출력 전압(V OUT,1ST STAGE)에 비해 전체적으로 진폭(V p)이 더 크다. 이는 도 3ⓒ에서 RLC 탱크 기반 발진기에 전달되는 전류(I inj,a)에 비해, 도 3ⓓ에서 RLC 탱크 기반 발진기에 전달되는 전류(I inj,b)를 더 크게 하였기 때문이다(즉, I inj,a < I inj,b).And the output voltage (V OUT, 2ND STAGE ) shown in Fig. 3ⓓ has a larger amplitude (V p ) than the output voltage (V OUT, 1ST STAGE ) shown in Fig. 3ⓒ. This is because the current (I inj,b ) delivered to the RLC tank-based oscillator in FIG. 3ⓓ is larger than the current (I inj,a ) delivered to the RLC tank-based oscillator in FIG. 3ⓒ (that is, I inj,a <I inj,b ).
한편, 도 3ⓔ는 도 3ⓒ에 나타낸 출력 전압(V OUT,1ST STAGE)과 도 3ⓓ에 나타낸 출력 전압(V OUT,2ND STAGE)을 합성한 출력 전압(V OUT,COMBINED)을 나타낸 것이다. 도 3ⓔ에 나타낸 바와 같이, 도 3ⓒ에 나타낸 출력 전압(V OUT,1ST STAGE)과 도 3ⓓ에 나타낸 출력 전압(V OUT,2ND STAGE)을 합성할 경우 삼각형의 포락선 펄스를 생성할 수 있으며, 이와 같이 생성한 삼각형의 포락선 펄스는 FCC 스펙트럼 마스크의 전력 스펙트럼 밀도(PSD)를 넘지 않도록 펄스 스펙트럼의 사이드로브 억압 기능을 제공할 수 있다.Meanwhile, FIG. 3ⓔ shows an output voltage (V OUT, COMBINED ) obtained by combining the output voltage (V OUT, 1ST STAGE ) shown in FIG. 3ⓒ and the output voltage (V OUT, 2ND STAGE ) shown in FIG. 3ⓓ. As shown in Fig. 3ⓔ, when the output voltage shown in Fig. 3ⓒ (V OUT, 1ST STAGE ) and the output voltage shown in Fig. 3ⓓ (V OUT, 2ND STAGE ) are combined, a triangular envelope pulse can be generated. , The triangular envelope pulse generated as described above may provide a side lobe suppression function of the pulse spectrum so as not to exceed the power spectral density (PSD) of the FCC spectrum mask.
도 4는 본 발명의 일 실시예에 따른 초광대역 펄스 생성 장치를 나타낸 도면이다. 도 4에 나타낸 바와 같이, 본 발명의 일 실시예에 따른 초광대역 펄스 생성 장치는 복수 개의 딜레이 셀(100), 복수 개의 트랜지스터(200), 발진기(300) 및 출력단(400)을 포함한다.4 is a diagram showing an ultra-wideband pulse generating apparatus according to an embodiment of the present invention. As shown in FIG. 4, an ultra-wideband pulse generating apparatus according to an embodiment of the present invention includes a plurality of delay cells 100, a plurality of transistors 200, an oscillator 300, and an output terminal 400.
복수 개의 딜레이 셀(100)은 입력 받은 스텝 전압을 구형파 전압으로 전환한다. 여기서, 복수 개의 딜레이 셀(100) 중 가장 좌측에 위치한 딜레이 셀(101)은 외부로부터 스텝 전압을 입력 받으며, 나머지 딜레이 셀(102~107)은 이웃하는 딜레이 셀(101~106)로부터 스텝 전압을 입력 받는다.The plurality of delay cells 100 convert the input step voltage to a square wave voltage. Here, among the plurality of delay cells 100, the leftmost delay cell 101 receives a step voltage from the outside, and the remaining delay cells 102 to 107 receive the step voltage from the neighboring delay cells 101 to 106. Receive input
도 5는 도 4에 나타낸 딜레이 셀의 내부 구조를 나타낸 도면이다. 도 5는 복수 개의 딜레이 셀(100) 중 가장 좌측에 위치한 딜레이 셀(101)을 나타낸 것이지만, 다른 딜레이 셀(102~107)도 이와 동일한 내부 구조를 가질 수 있다.5 is a diagram showing the internal structure of the delay cell shown in FIG. 4. 5 illustrates a delay cell 101 located at the far left of a plurality of delay cells 100, other delay cells 102 to 107 may also have the same internal structure.
도 5를 참조하면, 딜레이 셀(101)은 제1 딜레이 라인(11), 제2 딜레이 라인(21) 및 앤드 게이트(31)를 포함한다. 제1 딜레이 라인(11)은 입력 받은 스텝 전압을 예를 들어 시간 τ만큼 지연시켜 출력하고, 제2 딜레이 라인(21)은 제1 딜레이 라인(11)으로부터 입력 받은 전압을 다시 시간 τ만큼 지연시켜 V out으로서 출력한다. Referring to FIG. 5, the delay cell 101 includes a first delay line 11, a second delay line 21, and an AND gate 31. The first delay line 11 delays and outputs the input step voltage by, for example, a time τ, and the second delay line 21 delays the voltage input from the first delay line 11 again by a time τ. Output as V out .
앤드 게이트(31)는 제1 딜레이 라인(11)에 입력되는 스텝 전압과, 제2 딜레이 라인(21)에 입력되는 전압을 AND 연산하여 V SWITCH로서 출력한다. 그리고 제1 딜레이 라인(11)과 제2 딜레이 라인(21)은 각각 튜닝 전압 V TUNE을 입력 받을 수 있으며, 이 튜닝 전압 V TUNE은 각 딜레이 라인(11, 21)의 시간 지연(time delay)을 튜닝하는 역할을 한다.The AND gate 31 performs an AND operation on the step voltage input to the first delay line 11 and the voltage input to the second delay line 21 and outputs V SWITCH . And a first delay line 11 and the second delay line 21 is a time delay (time delay) of the respective tuning voltage V TUNE and the receive input, the tuning voltage V TUNE is each delay line (11, 21) It serves to tune.
딜레이 셀(100)은 입력 받은 스텝 전압을 소정 시간만큼 지연시켜 V out으로서 출력하고, 이와 함께 상기 스텝 전압을 구형파 전압으로 전환하여 V SWITCH로서 출력하는 역할도 한다. 이를 위해 딜레이 셀(100)에 포함되어 있는 딜레이 라인은 인버터를 기반으로 하여 이루어질 수 있다.The delay cell 100 delays the input step voltage by a predetermined time and outputs it as V out , and also serves to convert the step voltage into a square wave voltage and output it as V SWITCH . To this end, a delay line included in the delay cell 100 may be formed based on an inverter.
도 6은 도 4에 나타낸 복수 개의 딜레이 셀 중 제1 딜레이 셀을 나타낸 도면이고, 도 7은 도 6에 나타낸 딜레이 셀의 각 구역에 대한 타이밍 다이아그램이다. 6 is a diagram illustrating a first delay cell among a plurality of delay cells shown in FIG. 4, and FIG. 7 is a timing diagram for each region of the delay cell shown in FIG. 6.
도 6에 나타낸 바와 같이, 제1 딜레이 셀(101)의 딜레이 라인(11, 21)은 인버터(11-1, 21-1)를 포함하며, 인버터(11-1, 21-1)의 전파 지연(propagation delay)을 조정하기 위하여 NMOS 트랜지스터(11-2, 21-2)가 인버터(11-1, 21-1)에 연결될 수 있다.6, the delay lines 11 and 21 of the first delay cell 101 include inverters 11-1 and 21-1, and propagation delay of the inverters 11-1 and 21-1 In order to adjust the propagation delay, the NMOS transistors 11-2 and 21-2 may be connected to the inverters 11-1 and 21-1.
도 7(a)는 제1 딜레이 셀(101)의 제1 딜레이 라인(11)에 입력되는 스텝 전압을 나타낸 것이다. 도 7(a)와 같은 스텝 전압이 제1 딜레이 라인(11)에 입력될 경우, 제1 딜레이 라인(11)의 제1 인버터(11-1)는 상기 스텝 전압을 시간 τ만큼 지연 및 반전시켜 도 7(a) 1과 같은 전압 파형을 출력한다. 7(a) shows a step voltage input to the first delay line 11 of the first delay cell 101. When the step voltage as shown in FIG. 7(a) is input to the first delay line 11, the first inverter 11-1 of the first delay line 11 delays and inverts the step voltage by a time τ The voltage waveform as shown in Fig. 7(a) 1 is output.
계속해서, 도 7(a) 1과 같은 전압 파형이 제1 딜레이 셀(101)의 제2 딜레이 라인(21)에 입력될 경우, 제2 딜레이 라인(21)의 제2 인버터(21-1)는 상기 전압 파형을 다시 τ만큼 지연 및 반전시켜 도 7(b)'와 같은 전압 파형, 즉 도 7(a)에 비해 2τ만큼 지연된 스텝 전압을 V out으로서 출력한다. 그리고 이와 같이 제1 딜레이 셀(101)에서 출력하는 스텝 전압 V out은 제2 딜레이 셀(102)에 입력된다.Subsequently, when the voltage waveform as shown in FIG. 7(a) 1 is input to the second delay line 21 of the first delay cell 101, the second inverter 21-1 of the second delay line 21 Is delayed and inverted by τ again to output the voltage waveform as shown in FIG. 7(b)', that is, a step voltage delayed by 2τ compared to FIG. 7(a) as V out . In this way, the step voltage V out output from the first delay cell 101 is input to the second delay cell 102.
제1 딜레이 셀(101)의 앤드 게이트(31)는 제1 딜레이 라인(11)에 입력되는 스텝 전압(도 7(a))과, 제2 딜레이 라인(21)에 입력되는 전압(도 7(a) 1)을 AND 연산하여 도 7(b)와 같은 전압 파형, 즉 지속 시간이 τ인 구형파 전압을 V SWITCH로서 출력한다. 그리고 이와 같이 제1 딜레이 셀(101)에서 출력하는 구형파 전압 V SWITCH은 후술하는 트랜지스터(201)의 게이트 전극에 입력된다.The AND gate 31 of the first delay cell 101 has a step voltage input to the first delay line 11 (Fig. 7(a)) and a voltage input to the second delay line 21 (Fig. 7( a) By AND operation 1 ), a voltage waveform as shown in Fig. 7(b), that is, a square wave voltage with a duration of τ, is output as V SWITCH . In this way, the square wave voltage V SWITCH output from the first delay cell 101 is input to the gate electrode of the transistor 201 to be described later.
비록 도 6에서는 제1 딜레이 라인(11)이 하나의 인버터(11-1)만을 포함하고, 제2 딜레이 라인(21)도 하나의 인버터(21-1)만을 포함하는 것으로 나타냈지만, 각 딜레이 라인(11, 21)에 포함되는 인버터의 개수는 둘 이상일 수 있다. 이때, 둘 이상의 인버터는 서로 케스케이드 결합될 수 있다. 그리고 이와 같이 둘 이상의 인버터가 서로 케이케이드 결합될 경우에는 제1 딜레이 셀(101)에서 출력하는 스텝 전압 V out의 온 시점이 2τ보다 더 지연되며, 제1 딜레이 셀(101)에서 출력하는 구형파 전압 V SWITCH의 온 시점 역시 동일한 시간만큼 지연될 수 있다.Although FIG. 6 shows that the first delay line 11 includes only one inverter 11-1 and the second delay line 21 also includes only one inverter 21-1, each delay line The number of inverters included in (11, 21) may be two or more. At this time, two or more inverters may be cascaded to each other. In this case, when two or more inverters are ca-caded to each other, the on-time of the step voltage V out output from the first delay cell 101 is delayed more than 2τ, and the square wave voltage output from the first delay cell 101 The on-time of V SWITCH may also be delayed by the same amount of time.
도 8은 도 4에 나타낸 복수 개의 딜레이 셀 중 제2 딜레이 셀을 나타낸 도면이고, 도 9는 도 8에 나타낸 딜레이 셀의 각 구역에 대한 타이밍 다이아그램이다. FIG. 8 is a diagram showing a second delay cell among the plurality of delay cells shown in FIG. 4, and FIG. 9 is a timing diagram for each region of the delay cell shown in FIG. 8.
도 8에 나타낸 바와 같이, 제2 딜레이 셀(102)의 딜레이 라인(12, 22)은 인버터(12-1, 22-1)를 포함하며, 인버터(12-1, 22-1)의 전파 지연을 조정하기 위하여 NMOS 트랜지스터(12-2, 22-2)가 인버터(12-1, 22-1)에 연결될 수 있다.As shown in FIG. 8, the delay lines 12 and 22 of the second delay cell 102 include inverters 12-1 and 22-1, and propagation delay of the inverters 12-1 and 22-1 NMOS transistors 12-2 and 22-2 may be connected to the inverters 12-1 and 22-1 in order to adjust.
도 9(b)'는 제2 딜레이 셀(102)의 제1 딜레이 라인(12)에 입력되는 스텝 전압을 나타낸 것으로서, 이는 도 7(b)'에 나타낸 것과 동일한 것이다. 도 9(b)'와 같은 스텝 전압이 제1 딜레이 라인(12)에 입력될 경우, 제1 딜레이 라인(12)의 제1 인버터(12-1)는 상기 스텝 전압을 시간 τ만큼 지연 및 반전시켜 도 9(b)' 1과 같은 전압 파형을 출력한다. 9(b)' shows the step voltage input to the first delay line 12 of the second delay cell 102, which is the same as that shown in FIG. 7(b)'. When the step voltage as shown in FIG. 9(b)' is input to the first delay line 12, the first inverter 12-1 of the first delay line 12 delays and inverts the step voltage by a time τ. And outputs a voltage waveform as shown in Fig. 9(b)' 1 .
계속해서, 도 9(b)' 1과 같은 전압 파형이 제2 딜레이 셀(102)의 제2 딜레이 라인(22)에 입력될 경우, 제2 딜레이 라인(22)의 제2 인버터(22-1)는 상기 전압 파형을 다시 τ만큼 지연 및 반전시켜 도 9(c)'와 같은 전압 파형, 즉 도 9(b)'에 비해 2τ만큼 지연된 스텝 전압을 V out으로서 출력한다. 그리고 이와 같이 제2 딜레이 셀(102)에서 출력하는 스텝 전압 V out은 제3 딜레이 셀(103)에 입력된다.Subsequently, when a voltage waveform as shown in FIG. 9(b)' 1 is input to the second delay line 22 of the second delay cell 102, the second inverter 22-1 of the second delay line 22 ) Delays and inverts the voltage waveform by τ again, and outputs a voltage waveform as shown in FIG. 9(c)', that is, a step voltage delayed by 2τ compared to FIG. 9(b)' as V out . In this way, the step voltage V out output from the second delay cell 102 is input to the third delay cell 103.
제2 딜레이 셀(102)의 앤드 게이트(32)는 제1 딜레이 라인(12)에 입력되는 스텝 전압(도 9(b)')과, 제2 딜레이 라인(22)에 입력되는 전압(도 9(b)' 1)을 AND 연산하여 도 9(c)와 같은 전압 파형, 즉 지속 시간이 τ이되 도 7(b)에 나타낸 구형파 전압에 비해 시간 2τ만큼 지연된 구형파 전압을 V SWITCH로서 출력한다. 그리고 이와 같이 제2 딜레이 셀(102)에서 출력하는 구형파 전압 V SWITCH은 트랜지스터(202)의 게이트 전극에 입력된다. The AND gate 32 of the second delay cell 102 is a step voltage input to the first delay line 12 (Fig. 9(b)') and a voltage input to the second delay line 22 (Fig. 9). (b) ' 1 ) is ANDed to output a voltage waveform as shown in Fig. 9(c), that is, a square wave voltage delayed by 2τ compared to the square wave voltage shown in Fig. 7(b) as V SWITCH . In this way, the square wave voltage V SWITCH output from the second delay cell 102 is input to the gate electrode of the transistor 202.
비록 도 8에서는 도 6과 마찬가지로 제1 딜레이 라인(12)이 하나의 인버터(12-1)만을 포함하고, 제2 딜레이 라인(22)도 하나의 인버터(22-1)만을 포함하는 것으로 나타냈지만, 각 딜레이 라인(12, 22)에 포함되는 인버터의 개수는 둘 이상일 수 있다. 이때, 둘 이상의 인버터는 서로 케스케이드 결합될 수 있다. 이와 같이 둘 이상의 인버터가 서로 케이케이드 결합될 경우에는 제2 딜레이 셀(102)에서 출력하는 스텝 전압 V out의 온 시점이 2τ보다 더 지연되며, 제2 딜레이 셀(102)에서 출력하는 구형파 전압 V SWITCH의 온 시점 역시 동일한 시간만큼 지연될 수 있다.Although FIG. 8 shows that the first delay line 12 includes only one inverter 12-1 and the second delay line 22 also includes only one inverter 22-1, as in FIG. 6, , The number of inverters included in each of the delay lines 12 and 22 may be two or more. At this time, two or more inverters may be cascaded to each other. In this case, when two or more inverters are ca-caded to each other, the on-time of the step voltage V out output from the second delay cell 102 is delayed more than 2τ, and the square wave voltage V output from the second delay cell 102 The on-time of the SWITCH may also be delayed by the same amount of time.
또한, 상술한 바와 마찬가지의 방식으로, 제3 딜레이 셀(103)은 제2 딜레이 셀(102)로부터 입력 받은 스텝 전압을 소정 시간(예를 들어, 2τ)만큼 지연시켜 제4 딜레이 셀(104)에 출력하고, 이와 함께 제2 딜레이 셀(102)로부터 입력 받은 스텝 전압을 구형파 전압 V SWITCH으로 전환하여 트랜지스터(203)의 게이트 전극에 입력시킨다. 즉, 본 발명에서 각각의 딜레이 셀(101~106)은 입력 받은 스텝 전압을 소정 시간(예를 들어, 2τ)만큼 지연시켜 이웃하는 딜레이 셀(102~107)에 지연된 스텝 전압을 출력하도록 구성된다.In addition, in the same manner as described above, the third delay cell 103 delays the step voltage input from the second delay cell 102 by a predetermined time (for example, 2τ), and the fourth delay cell 104 And converting the step voltage input from the second delay cell 102 into a square wave voltage V SWITCH and inputting it to the gate electrode of the transistor 203. That is, in the present invention, each of the delay cells 101 to 106 is configured to output the delayed step voltage to the neighboring delay cells 102 to 107 by delaying the input step voltage by a predetermined time (for example, 2τ). .
다만, 도 4에서 가장 우측에 위치한 제7 딜레이 셀(107)은 제6 딜레이 셀(106)로부터 입력 받은 스텝 전압을 구형파 전압 V SWITCH으로 전환하여 트랜지스터(207)의 게이트 전극에 입력시키기만 할 뿐, 제6 딜레이 셀(106)로부터 입력 받은 스텝 전압을 소정 시간(예를 들어, 2τ)만큼 지연시켜 다른 딜레이 셀에 출력하지는 않는다. 즉, 본 발명에서 각각의 딜레이 셀(102~107)은 상기 지연된 스텝 전압을 이웃하는 딜레이 셀(101~106)로부터 입력 받는다.However, the seventh delay cell 107 located on the rightmost side in FIG. 4 only converts the step voltage received from the sixth delay cell 106 into a square wave voltage V SWITCH and inputs it to the gate electrode of the transistor 207. , The step voltage received from the sixth delay cell 106 is delayed by a predetermined time (for example, 2τ) and is not output to another delay cell. That is, in the present invention, each of the delay cells 102 to 107 receives the delayed step voltage from the neighboring delay cells 101 to 106.
도 10은 도 4에 나타낸 초광대역 펄스 생성 장치의 각 구역에 대한 타이밍 다이아그램이다. 보다 구체적으로, 도 10(a)는 제1 딜레이 셀(101)에 입력되는 스텝 전압의 타이밍 다이아그램이고, 도 10(b)~(h)는 각 딜레이 셀(101~107)에서 출력하는 구형파 전압의 타이밍 다이아그램이며, 도 10의 V OUT은 후술하는 출력단(400)에서 출력하는 삼각형의 포락선 펄스에 대한 타이밍 다이아그램이다.10 is a timing diagram for each zone of the ultra-wideband pulse generator shown in FIG. 4. More specifically, FIG. 10(a) is a timing diagram of the step voltage input to the first delay cell 101, and FIGS. 10(b) to (h) are square waves output from each of the delay cells 101 to 107. It is a timing diagram of voltage, and V OUT of FIG. 10 is a timing diagram for a triangular envelope pulse output from the output terminal 400 to be described later.
도 10(b)~(h)에서 알 수 있듯이, 각 딜레이 셀(101~107)에서 출력하는 구형파 전압은 2τ만큼의 지연 시간이 존재한다. 그리고 도 10(b)~(h)에 나타낸 구형파 전압은 복수 개의 트랜지스터(200: 201~207)에 개별적으로 인가된다.As can be seen from FIGS. 10(b) to (h), the square wave voltage output from each of the delay cells 101 to 107 has a delay time of 2τ. In addition, the square wave voltages shown in FIGS. 10B to 10H are individually applied to the plurality of transistors 200 (201 to 207).
복수 개의 트랜지스터(200)는 복수 개의 딜레이 셀(100) 각각에 의해 전환된 구형파 전압을 입력 전압으로 하여 전류를 생성한다. 여기서, 복수 개의 트랜지스터(200)는 복수 개의 딜레이 셀(100)과 1:1로 대응되도록 연결될 수 있다. 이에 따라, 제1 딜레이 셀(101)에서 출력하는 구형파 전압은 제1 트랜지스터(201)의 게이트 전극에 입력될 수 있다. 그리고 제1 트랜지스터(201)가 이와 같이 상기 구형파 전압을 입력 받을 경우에는, 제1 트랜지스터(201)의 드레인 전극과 소스 전극 사이에 채널이 형성되어 일정 크기의 전류가 흐를 수 있게 된다. 이와 마찬가지로, 그 외 다른 딜레이 셀(102~107)에서 출력하는 구형파 전압은 트랜지스터(202~207)의 게이트 전극에 입력될 수 있다. 그리고 트랜지스터(202~207)가 이와 같이 상기 구형파 전압을 입력 받을 경우에는, 트랜지스터(202~207)의 드레인 전극과 소스 전극 사이에 채널이 형성되어 전류가 흐를 수 있게 된다.The plurality of transistors 200 generate current by using the square wave voltage converted by each of the plurality of delay cells 100 as an input voltage. Here, the plurality of transistors 200 may be connected to correspond to the plurality of delay cells 100 in a 1:1 manner. Accordingly, the square wave voltage output from the first delay cell 101 may be input to the gate electrode of the first transistor 201. In addition, when the first transistor 201 receives the square wave voltage as described above, a channel is formed between the drain electrode and the source electrode of the first transistor 201 so that a predetermined amount of current can flow. Likewise, a square wave voltage output from other delay cells 102 to 107 may be input to the gate electrodes of the transistors 202 to 207. In addition, when the transistors 202 to 207 receive the square wave voltage as described above, a channel is formed between the drain electrode and the source electrode of the transistors 202 to 207 to allow current to flow.
이때, 복수 개의 트랜지스터(200) 각각에서 생성되는 전류의 크기는 모두 다를 수 있다. 예를 들어, 복수 개의 트랜지스터(200) 중 중앙에 배치되는 트랜지스터(204)는 가장 큰 전류를 생성하고, 상기 중앙을 기준으로 양측에 배치되는 트랜지스터(201, 202, 203, 205, 206, 207)는 상기 중앙에서 상기 양측으로 갈수록 선형적으로 감소된 크기의 전류를 생성할 수 있다. 이는 도 10(b)~(h)에 나타낸 바와 같은 2τ만큼의 시간 간격으로 발진기(300)에 서로 다른 크기의 전류를 공급하여, 발진기(300)의 진폭 조정을 통해 삼각형의 포락선 펄스를 생성하기 위함이다. In this case, the magnitudes of currents generated by each of the plurality of transistors 200 may all be different. For example, among the plurality of transistors 200, the transistor 204 disposed at the center generates the largest current, and the transistors 201, 202, 203, 205, 206, and 207 disposed at both sides of the center generate the largest current. May generate a current having a linearly reduced magnitude from the center toward both sides. This is to generate a triangular envelope pulse by adjusting the amplitude of the oscillator 300 by supplying currents of different sizes to the oscillator 300 at intervals of 2τ as shown in FIGS. 10(b) to (h). It is for sake.
여기서, 복수 개의 트랜지스터(200) 중 중앙에 배치되는 트랜지스터(204)가 가장 큰 전류를 생성하도록 하기 위하여 상기 트랜지스터(204)의 크기를 가장 크게 하는 것이 바람직하다. 그리고 상기 중앙을 기준으로 상기 양측에 배치되는 트랜지스터(201, 202, 203, 205, 206, 207)는 상기 중앙에서 양측으로 갈수록 트랜지스터의 크기를 선형적으로 감소시킴으로써, 상기 중앙에서 상기 양측으로 갈수록 선형적으로 감소된 크기의 전류를 생성하도록 하는 것이 바람직하다. Here, it is preferable to increase the size of the transistor 204 so that the transistor 204 disposed in the center of the plurality of transistors 200 generates the largest current. In addition, the transistors 201, 202, 203, 205, 206, and 207 arranged on both sides of the center are linearly decreased from the center to both sides, It is desirable to create a reduced magnitude current.
보다 구체적으로, 복수 개의 트랜지스터(200) 중 중앙에 배치되는 트랜지스터(204)가 가장 큰 전류를 생성하도록 하기 위한 방안 중 하나로, 상기 트랜지스터(204)의 채널 길이(L) 대비 채널 폭(W)을 다른 트랜지스터(201, 202, 203, 205, 206, 207)의 채널 길이(L) 대비 채널 폭(W)에 비해 더 크게 할 수 있다. 즉, 중앙에 배치되는 트랜지스터(204)의 W/L를 다른 트랜지스터(201, 202, 203, 205, 206, 207)의 W/L에 비해 더 크게 할 수 있는 것이다. 이때, 상기 중앙을 기준으로 상기 양측에 배치되는 트랜지스터(201, 202, 203, 205, 206, 207)는 상기 중앙에서 양측으로 갈수록 트랜지스터의 채널 길이(L) 대비 채널 폭(W)을 선형적으로 감소시킴으로써, 상기 중앙에서 상기 양측으로 갈수록 선형적으로 감소된 크기의 전류를 생성하도록 할 수 있다. More specifically, as one of the methods for allowing the transistor 204 disposed in the center of the plurality of transistors 200 to generate the largest current, the channel width W compared to the channel length L of the transistor 204 The other transistors 201, 202, 203, 205, 206, 207 may be larger than the channel width (W) compared to the channel length (L). That is, the W/L of the transistor 204 disposed in the center can be made larger than that of the other transistors 201, 202, 203, 205, 206, and 207. At this time, the transistors 201, 202, 203, 205, 206, and 207 disposed on both sides of the center are linearly adjusted to the channel length (L) of the transistor from the center to both sides. By reducing, it is possible to generate a current of a linearly reduced magnitude from the center toward the both sides.
더불어 채널 길이(L)는 모든 트랜지스터(200)에서 동일하게 제작될 수 있으며, 따라서 이 경우에는 트랜지스터(200)의 채널 폭(W)에 대략 비례해서 각각의 트랜지스터(200)에서 생성되는 전류의 크기가 결정되게 된다. 예를 들어, 모든 트랜지스터(200)의 채널 길이(L)가 동일한 경우, 트랜지스터 폭의 공칭 크기(nominal size)가 12μm일 경우, 도 4에서 중앙에 배치된 제4 트랜지스터(204)의 크기는 공칭 크기의 3.5배로 구성하고, 그 양측에 배치된 제3 트랜지스터(203) 및 제5 트랜지스터(205)는 공칭 크기의 2.5배로 구성할 수 있다. 그리고 제2 트랜지스터(202) 및 제6 트랜지스터(206)는 공칭 크기의 1.5배로 구성하고, 최외각에 배치된 제1 트랜지스터(201) 및 제7 트랜지스터(207)의 크기는 공칭 크기의 0.5배로 구성할 수 있다. 이와 같이 복수 개의 트랜지스터(200) 크기를 중앙에서 양측으로 갈수록 선형적으로 감소하도록 구성할 경우, 출력단(400)에서 출력되는 삼각형 포락선 펄스의 펄스 스펙트럼은 향상된 사이드로브 억압 기능을 제공할 수 있게 된다. In addition, the channel length (L) may be the same for all transistors 200, and therefore, in this case, the magnitude of the current generated by each transistor 200 is approximately proportional to the channel width (W) of the transistor 200 Is decided. For example, when the channel length (L) of all the transistors 200 is the same, when the nominal size of the transistor width is 12 μm, the size of the fourth transistor 204 disposed in the center in FIG. 4 is nominal It is configured to be 3.5 times the size, and the third transistor 203 and the fifth transistor 205 disposed on both sides thereof may be configured to be 2.5 times the nominal size. In addition, the second transistor 202 and the sixth transistor 206 are configured to be 1.5 times the nominal size, and the size of the first transistor 201 and the seventh transistor 207 disposed on the outermost side is 0.5 times the nominal size. can do. When the sizes of the plurality of transistors 200 are linearly decreased from the center toward both sides, the pulse spectrum of the triangular envelope pulse output from the output terminal 400 can provide an improved sidelobe suppression function.
다만, 삼각형의 포락선 펄스를 생성할 경우에는 이와 같이 복수 개의 트랜지스터(200) 크기를 중앙에서 양측으로 갈수록 선형적으로 감소하도록 구성하는 것이 바람직하지만, 반드시 선형적으로 감소하도록 구성하는 것만으로 한정되는 것은 아니며, 복수 개의 트랜지스터(200)의 크기는 얼마든지 다양하게 구성할 수 있다.However, in the case of generating a triangular envelope pulse, it is preferable to linearly decrease the size of the plurality of transistors 200 from the center to both sides, but it is limited to only linearly decreasing the size of the transistors 200. In addition, the size of the plurality of transistors 200 may be variously configured.
한편, 사인형의 포락선 펄스를 생성하고자 할 경우에는, 복수 개의 트랜지스터(200) 각각에서 생성되는 전류의 크기를, 상기 삼각형의 포락선 펄스를 생성하는 경우와는 달리 구성할 수 있다. 따라서, 이 경우에는 복수 개의 트랜지스터(200) 각각의 크기를 도 4에 도시된 바와는 달리 정할 것이 요구된다. 그리고 직사각형의 포락선 펄스를 생성하고자 할 경우에는, 복수 개의 트랜지스터(200) 각각에서 생성되는 전류의 크기를 모두 동일하게 할 수 있다. 따라서, 이 경우에는 복수 개의 트랜지스터(200) 크기를 모두 동일하게 할 수 있다. Meanwhile, in the case of generating a sine-shaped envelope pulse, the magnitude of the current generated by each of the plurality of transistors 200 may be configured differently from the case of generating the triangular envelope pulse. Therefore, in this case, it is required to determine the size of each of the plurality of transistors 200 differently from that shown in FIG. 4. In addition, in the case of generating a rectangular envelope pulse, the magnitudes of currents generated by each of the plurality of transistors 200 may all be the same. Therefore, in this case, the sizes of the plurality of transistors 200 may be the same.
발진기(300)는 도 2에 관해 상술한 바와 같이 저항(R T), 인덕터(L T) 및 커패시터(C T)가 서로 병렬 연결된 RLC 탱크를 기반으로 하여 구성될 수 있으며, 저항(R T), 인덕터(L T) 및 커패시터(C T)는 발진기(300)의 동작 전압원(V DD)의 동작 전압에 의해 동작할 수 있다. The oscillator 300 may be configured based on an RLC tank in which a resistor (R T ), an inductor (L T ), and a capacitor (C T ) are connected in parallel with each other as described above with respect to FIG. 2, and the resistance (R T ) , The inductor L T and the capacitor C T may be operated by the operating voltage of the operating voltage source V DD of the oscillator 300.
발진기(300)는 복수 개의 트랜지스터(200) 각각에 의해 생성된 전류를 전달 받아 지수함수적으로 감쇠되는 복수 개의 정현파 전압을 생성한다. 구체적으로, 도 10에 나타낸 0~2τ의 시간 구간에서는 트랜지스터 공칭 크기의 0.5배에 상응하는 전류가 발진기(300)에 전달되어 도 3ⓒ와 같이 발진기(300) 출력 전압의 진폭이 조정되고, 2τ~4τ의 시간 구간에서는 트랜지스터 공칭 크기의 1.5배에 상응하는 전류가 발진기(300)에 전달되어 도 3ⓓ와 같이 발진기(300) 출력 전압의 진폭이 조정될 수 있다. 그리고 이와 같은 방식으로 0~14τ의 시간 구간에서 발진기(300) 출력 전압의 진폭이 조정될 수 있다.The oscillator 300 receives current generated by each of the plurality of transistors 200 and generates a plurality of sinusoidal voltages that are attenuated exponentially. Specifically, in the time period of 0 to 2τ shown in FIG. 10, a current corresponding to 0.5 times the nominal size of the transistor is transferred to the oscillator 300, and the amplitude of the output voltage of the oscillator 300 is adjusted as shown in FIG. 3ⓒ, and 2τ In the time period of ~4τ, a current corresponding to 1.5 times the nominal size of the transistor is transferred to the oscillator 300, so that the amplitude of the output voltage of the oscillator 300 can be adjusted as shown in FIG. 3ⓓ. In this way, the amplitude of the output voltage of the oscillator 300 may be adjusted in the time interval of 0 to 14τ.
출력단(400)은 복수 개의 트랜지스터(200) 및 발진기(300)와 연결되어 있으며, 이에 따라 출력단(400)에서는 상기 발진기(300)에서 생성되는 복수 개의 정현파 전압을 합성하여 삼각형의 포락선 펄스를 출력하게 된다. 출력단(400)에서 출력하는 삼각형의 포락선 펄스는 도 10에 나타낸 V OUT과 같은 형태를 갖게 된다.The output terminal 400 is connected to the plurality of transistors 200 and the oscillator 300, and accordingly, the output terminal 400 synthesizes a plurality of sinusoidal voltages generated by the oscillator 300 to output a triangular envelope pulse. do. The triangular envelope pulse output from the output terminal 400 has the same shape as V OUT shown in FIG. 10.
한편, 출력단(400)에는 삼각형의 포락선 펄스에서 DC 성분을 제거하기 위하여 바이패스 커패시터(C BYPASS)가 연결될 수 있다. 보다 구체적으로, 바이패스 커패시터(C BYPASS)는 발진기(300)와 출력단(400) 사이에 연결될 수 있으며, 고주파 대역의 통과 특성으로 인해 삼각형의 포락선 펄스에서 DC 성분뿐 아니라 저주파 성분의 차단 역할도 수행할 수 있다. Meanwhile, a bypass capacitor C BYPASS may be connected to the output terminal 400 to remove the DC component from the triangular envelope pulse. More specifically, the bypass capacitor (C BYPASS ) may be connected between the oscillator 300 and the output terminal 400, and due to the pass characteristic of the high-frequency band, it blocks not only the DC component but also the low frequency component in the triangle envelope pulse. can do.
한편, 출력단(400)에서 출력하는 삼각형의 포락선 펄스는 안테나를 통해 송출된다. 이때, 안테나의 임피던스가 예를 들어 50Ω일 경우, 발진기(300)를 구성하는 저항(R T), 인덕터(L T) 및 커패시터(C T)의 합성 임피던스 역시 50Ω으로 매칭시킴으로써 안테나의 펄스 송출 효율을 최대로 할 수 있다. Meanwhile, the triangular envelope pulse output from the output terminal 400 is transmitted through the antenna. At this time, when the impedance of the antenna is, for example, 50 Ω, the combined impedance of the resistor (R T ), the inductor (L T ), and the capacitor (C T ) constituting the oscillator 300 is also matched with 50 Ω, thereby transmitting the pulse efficiency of the antenna. Can be maximized.
도 11은 도 4에 나타낸 장치를 통해 생성한 초광대역 펄스의 시뮬레이션 결과이다. 도 11의 시뮬레이션 결과는 900mV의 동작 전압(V DD)에서 수행한 것으로서, 초광대역 펄스의 피크-대-피크(peak-to-peak) 전압 V pp는 577mV로 측정되었고, 초광대역 펄스의 진폭은 중앙을 기준으로 양측으로 갈수록 선형적으로 감소하였다. 그리고 초광대역 펄스의 유효 펄스 폭(effective pulse width) t pulse는 1.6ns로 측정되었다.11 is a simulation result of an ultra-wideband pulse generated by the apparatus shown in FIG. 4. The simulation result of FIG. 11 was performed at an operating voltage (V DD ) of 900 mV. The peak-to-peak voltage V pp of the ultra-wideband pulse was measured as 577mV, and the amplitude of the ultra-wideband pulse was It decreased linearly toward both sides from the center. And the effective pulse width t pulse of the ultra-wideband pulse was measured as 1.6 ns.
도 12는 도 4에 나타낸 장치를 안테나의 임피던스와 매칭시킨 시뮬레이션 결과이다. 발진기(300)를 구성하는 저항(R T), 인덕터(L T) 및 커패시터(C T)의 합성 임피던스를 조정하여 안테나의 임피던스와 동일하게 50Ω으로 매칭시켰으며, 상기 합성 임피던스를 조절하여 펄스 스펙트럼의 중심 주파수가 4GHz인 지점에서 안테나와 임피던스 매칭이 이루어지도록 하였다. 즉, 발진기(300)를 구성하는 저항(R T), 인덕터(L T) 및 커패시터(C T)의 합성 임피던스를 조정하는 것만으로도 초광대역 펄스 스펙트럼의 중심 주파수를 가변시킬 수 있으며, 이에 따라 원하는 형태의 펄스를 손쉽게 생성할 수 있게 된다. 또한, 별도의 임피던스 매칭 회로를 구비하지 않더라도 발진기(300)를 통해 안테나와의 임피던스 매칭 역시 손쉽게 수행할 수 있다.12 is a simulation result of matching the device shown in FIG. 4 with the impedance of the antenna. The combined impedance of the resistor (R T ), the inductor (L T ), and the capacitor (C T ) constituting the oscillator 300 was adjusted to match the impedance of the antenna to 50 Ω, and the synthesized impedance was adjusted to obtain a pulse spectrum. The antenna and impedance matching are made at the point where the center frequency of is 4GHz. That is, by simply adjusting the combined impedance of the resistor (R T ), the inductor (L T ), and the capacitor (C T ) constituting the oscillator 300, the center frequency of the ultra-wideband pulse spectrum can be varied. It is possible to easily generate a pulse of a desired shape. In addition, even if a separate impedance matching circuit is not provided, impedance matching with an antenna can be easily performed through the oscillator 300.
한편, 도 13은 도 11에 나타낸 초광대역 펄스의 전력 스펙트럼 밀도에 관한 시뮬레이션 결과이다. 도 13에 나타난 바와 같이, 메인로브의 중심 주파수는 4GHz이며, 이때의 전력 레벨(power level)은 -60.39dBm으로 나타났다. 그리고 제1 사이드로브의 중심 주파수는 3.1GHz이며, 이때의 전력 레벨은 -81.8dBm으로 나타났다. 도 13에 표시되어 있는 점선은 FCC 스펙트럼 마스크를 나타낸 것으로서, 초광대역 펄스의 전력 스펙트럼 밀도는 FCC 스펙트럼 마스크를 넘지 않아야 한다. 도 13에 의하면, 도 11에서 생성한 초광대역 펄스의 전력 스펙트럼 밀도는 FCC 스펙트럼 마스크에 부합한다는 것을 알 수 있으며, 특히 사이드로브가 FCC 스펙트럼 마스크를 넘지 않도록 적절히 억압되어 있다는 것을 알 수 있다. Meanwhile, FIG. 13 is a simulation result of the power spectral density of the ultra-wideband pulse shown in FIG. 11. As shown in FIG. 13, the center frequency of the main lobe was 4 GHz, and the power level at this time was -60.39 dBm. And the center frequency of the first side lobe was 3.1 GHz, and the power level at this time was -81.8 dBm. The dotted line shown in FIG. 13 represents the FCC spectrum mask, and the power spectral density of the ultra-wideband pulse should not exceed the FCC spectrum mask. Referring to FIG. 13, it can be seen that the power spectral density of the ultra-wideband pulse generated in FIG. 11 matches the FCC spectrum mask, and in particular, it can be seen that the side lobe is properly suppressed so as not to exceed the FCC spectrum mask.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것이 아니라 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 기술적 사상은 청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명의 기술적 사상의 범주에 속한다고 할 것이다.As described above, although the present invention has been described by the limited embodiments and drawings, the present invention is not limited to the above embodiments, and various modifications and variations are made from these descriptions to those of ordinary skill in the field to which the present invention pertains. It is possible. Therefore, the technical idea of the present invention should be grasped only by the claims, and all equivalent or equivalent modifications thereof will be said to belong to the scope of the technical idea of the present invention.
[부호의 설명][Explanation of code]
11, 12: 제1 딜레이 셀11, 12: first delay cell
11-1, 21-1: 인버터11-1, 21-1: inverter
11-2, 21-2: NMOS 트랜지스터11-2, 21-2: NMOS transistor
21, 22: 제2 딜레이 셀21, 22: second delay cell
31, 32: 앤드 게이트31, 32: and gate
100(101, 102, 103, 104, 105, 106, 107): 딜레이 셀100 (101, 102, 103, 104, 105, 106, 107): delay cell
200(201, 202, 203, 204, 205, 206, 207): 트랜지스터200 (201, 202, 203, 204, 205, 206, 207): transistor
300: 발진기300: oscillator
400: 출력단400: output stage

Claims (8)

  1. 입력 받은 스텝 전압을 구형파 전압으로 전환하는 복수 개의 딜레이 셀; A plurality of delay cells for converting the input step voltage to a square wave voltage;
    상기 복수 개의 딜레이 셀 각각에 의해 전환된 구형파 전압을 입력 전압으로 하여 전류를 생성하는 복수 개의 트랜지스터; A plurality of transistors generating current by using a square wave voltage converted by each of the plurality of delay cells as an input voltage;
    상기 복수 개의 트랜지스터 각각에 의해 생성된 전류를 전달 받아 지수함수적으로 감쇠되는 복수 개의 정현파 전압을 생성하는 발진기; 및An oscillator for generating a plurality of sinusoidal voltages that are exponentially attenuated by receiving currents generated by each of the plurality of transistors; And
    상기 복수 개의 트랜지스터 및 상기 발진기와 연결되며, 상기 발진기에서 생성되는 복수 개의 정현파 전압을 합성하여 초광대역 펄스를 출력하는 출력단;을 포함하는 초광대역 펄스 생성 장치.And an output terminal connected to the plurality of transistors and the oscillator and outputting an ultra-wideband pulse by synthesizing a plurality of sinusoidal voltages generated by the oscillator.
  2. 제1항에 있어서,The method of claim 1,
    상기 복수 개의 딜레이 셀 각각은 상기 스텝 전압을 소정 시간만큼 지연시켜 이웃하는 딜레이 셀에 지연된 스텝 전압을 출력하거나,Each of the plurality of delay cells delays the step voltage by a predetermined time to output a delayed step voltage to a neighboring delay cell, or
    상기 복수 개의 딜레이 셀 각각은 상기 지연된 스텝 전압을 이웃하는 딜레이 셀로부터 입력 받는 것을 특징으로 하는 초광대역 펄스 생성 장치.Each of the plurality of delay cells receives the delayed step voltage from a neighboring delay cell.
  3. 제2항에 있어서,The method of claim 2,
    상기 복수 개의 딜레이 셀 각각은 인버터를 이용하여 상기 스텝 전압을 소정 시간만큼 지연시키는 것을 특징으로 하는 초광대역 펄스 생성 장치. Each of the plurality of delay cells uses an inverter to delay the step voltage by a predetermined time.
  4. 제3항에 있어서,The method of claim 3,
    상기 복수 개의 딜레이 셀 각각은 상기 인버터 및 앤드 게이트를 이용하여 상기 스텝 전압을 구형파 전압으로 전환하는 것을 특징으로 하는 초광대역 펄스 생성 장치.Each of the plurality of delay cells converts the step voltage into a square wave voltage using the inverter and the AND gate.
  5. 제1항에 있어서,The method of claim 1,
    상기 복수 개의 트랜지스터는 상기 복수 개의 딜레이 셀과 1:1로 대응되도록 연결된 것을 특징으로 하는 초광대역 펄스 생성 장치.The plurality of transistors are connected to correspond to the plurality of delay cells in a 1:1 manner.
  6. 제5항에 있어서,The method of claim 5,
    상기 출력단에서 출력되는 초광대역 펄스의 형태는 상기 복수 개의 트랜지스터 각각에서 생성되는 전류의 크기에 따라 달라지는 것을 특징으로 하는 초광대역 펄스 생성 장치.The ultra-wideband pulse generating apparatus, characterized in that the shape of the ultra-wideband pulse output from the output terminal varies according to the magnitude of the current generated by each of the plurality of transistors.
  7. 제1항에 있어서,The method of claim 1,
    상기 발진기는 서로 병렬 연결된 저항, 인덕터 및 커패시터를 포함하는 초광대역 펄스 생성 장치.The oscillator includes a resistor, an inductor, and a capacitor connected in parallel with each other.
  8. 제1항에 있어서,The method of claim 1,
    상기 출력단에는 상기 초광대역 펄스에서 DC 성분을 제거하기 위하여 바이패스 커패시터가 연결되어 있는 것을 특징으로 하는 초광대역 펄스 생성 장치.The ultra-wideband pulse generating apparatus, characterized in that the bypass capacitor is connected to the output terminal to remove a DC component from the ultra-wideband pulse.
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