WO2020255805A1 - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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貴史 二木
憲次 永井
卓 上入佐
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    • H10W20/495—Capacitive arrangements or effects of, or between wiring layers

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • the front end of a mobile communication terminal such as a mobile phone is equipped with a high frequency switch (RF-SW) that handles high frequency (Radio Frequency: RF) electric signals.
  • RF-SW high frequency switch
  • the resistance also referred to as the on resistance
  • the capacitance of the FET in the off state It is desired to reduce (also called off capacity). That is, in a high frequency switch, it is desired to reduce the product (Ron * Coff) of the on-resistance and the off-capacity, and various studies have been conducted (see, for example, Patent Document 1).
  • the semiconductor device is provided on the gate electrode, the semiconductor layer having the source region and the drain region between the gate electrodes, the source region, and the drain region, respectively.
  • a first low dielectric constant region provided in at least one region below the lower surface, between the contact plug and the gate electrode in the in-plane direction, and the first low dielectric constant region in the stacking direction. It is provided with a second low dielectric constant region provided in at least one region below the region, and the second low dielectric constant region is at least a part of a plane region in which the first low dielectric constant region is provided. It is provided in a different plane region.
  • the method for manufacturing a semiconductor device includes a step of forming a gate electrode on the upper surface side of a semiconductor layer, and forming a source region and a drain region in the semiconductor layer with the gate electrode in between.
  • the first low includes a step of forming a second low dielectric constant region between the contact plug and the gate electrode and in at least any region below the first low dielectric constant region in the stacking direction.
  • the second low dielectric constant region is formed in a plane region that is at least partially different from the plane region in which the dielectric constant region is formed.
  • the first metal is provided between each of the first metals in the in-plane direction of the semiconductor layer and in the stacking direction of the semiconductor layers.
  • a first low dielectric constant region in at least one region below the lower surface of the surface, between the contact plug and the gate electrode in the in-plane direction, and above the first low dielectric constant region in the stacking direction.
  • FIG. 7 It is a schematic diagram which showed the positional relationship in the XY in-plane direction of the 1st low dielectric constant region, the 2nd low dielectric constant region, and a multilayer wiring part in the semiconductor device shown in FIG. 7. It is a vertical cross-sectional view which shows the cross-sectional structure in the XV-XV line of FIG. It is a vertical cross-sectional view which shows the cross-sectional structure in the XVIA-XVIB line of FIG. It is a vertical cross-sectional view which shows the cross-sectional structure in the XVIIB-XVIIC line of FIG. It is a vertical cross-sectional view which shows the cross-sectional structure in the XVIIIC-XVIIID line of FIG.
  • FIG. 1 is a schematic diagram showing a configuration of a high-frequency switch having a number of input / output ports of 1 to 10
  • FIG. 2 is a schematic diagram showing a configuration of a high-frequency switch having a number of input / output ports of 1 to 1. is there.
  • the high frequency switch is an electronic component mainly used for signal processing in the radio frequency (Radio Frequency: RF) band.
  • the high frequency switch is used, for example, in the front end of a mobile information terminal such as a mobile phone.
  • High-frequency switches include SPST (Single Pole Single Throw: single pole single throw), SPDT (Single Pole Double Throw: single pole double throw), SP3T, ... SPNT (N is a real number), etc., depending on the number of input / output ports. It can take various configurations.
  • the high frequency switch 1 shown in FIG. 1 is an example of an SP10T switch.
  • the high-frequency switch 1 which is an SP10T switch includes, for example, one pole connected to the antenna ANT and ten contacts, and can control the contacts connected from among the ten contacts.
  • the high frequency switch 1A shown in FIG. 2 is an example of an SPST switch.
  • the high frequency switch 1A, which is an SPST switch includes, for example, one pole connected to the antenna ANT and one contact, and can control the on or off of one contact.
  • the high frequency switch can have a configuration other than the configurations shown in FIGS. 1 and 2.
  • the high-frequency switch can have various configurations by combining the circuits of the SPST switch shown in FIG.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the high frequency switch 1A shown in FIG.
  • FIG. 4 is a circuit diagram showing an equivalent circuit when the high frequency switch 1A shown in FIG. 2 is in the on state
  • FIG. 5 is a circuit diagram showing an equivalent circuit when the high frequency switch 1A shown in FIG. 2 is in the off state. is there.
  • the high-frequency switch 1A which is an SPST, includes, for example, a first port Port1 connected to an antenna ANT, a second port Port2 on the output side, a first switching element FET1, and a second switching element FET2. And.
  • the first switching element FET1 is provided between the first port Port1 and the ground, and the second switching element FET2 is provided between the first port Port1 and the second port Port2.
  • Such a high frequency switch 1A controls an on state or an off state of the switch by applying control voltages Vc1 and Vc2 to the gates of the first switching element FET1 and the second switching element FET2 via a resistor. Can be done.
  • the second switching element FET 2 When the high frequency switch 1A is on, the second switching element FET 2 is in a conductive state and the first switching element FET 1 is in a non-conducting state, as shown in FIG. Further, when the high frequency switch 1A is in the off state, as shown in FIG. 5, the first switching element FET1 is in a conductive state and the second switching element FET2 is in a non-conducting state.
  • the first switching element FET1 and the second switching element FET2 are equivalent to a resistor in a conductive state and equivalent to a capacitor in a non-conducting state. Therefore, in the first switching element FET1 and the second switching element FET2, a resistance called on resistance is generated in the conductive state, and a capacitance called off capacitance is generated in the non-conducting state.
  • the on-resistance and off capacitance of the first switching element FET1 and the second switching element FET2 are Ron [ ⁇ mm] and Coff [fF / mm] per unit length of the field-effect transistor, and the field-effect transistor.
  • the gate widths Wg 1 and Wg 2 [mm] they can be expressed as Ron / Wg 1 , Ron / Wg 2 , Coff * Wg 1 , and Coff * Wg 2 , respectively. That is, in the field effect transistor, the on-resistance is inversely proportional to the gate widths Wg 1 and Wg 2 , and the off capacitance is proportional to the gate widths Wg 1 and Wg 2 .
  • the loss due to the off capacitance becomes large.
  • the on-resistance of the field-effect transistor does not depend on the frequency of the signal, but the off capacitance increases as the frequency of the signal increases. Therefore, in a high frequency switch that handles high frequency signals, the loss due to off capacitance becomes even larger.
  • the technology related to this disclosure was made in view of the above circumstances.
  • the technique according to the present disclosure is to reduce the on-resistance and the off capacitance of a field-effect transistor by reducing the parasitic capacitance of a semiconductor device such as a field-effect transistor.
  • the technique according to the present disclosure can be suitably used for a high frequency switch or the like provided in an electronic device that handles a high frequency signal.
  • FIG. 6 is a plan view showing the overall configuration of the semiconductor device according to the present embodiment.
  • the semiconductor device 10 includes, for example, a gate electrode 20 provided on a semiconductor layer (not shown), a source electrode 30S, and a drain electrode 30D.
  • the gate electrode 20 is shaded.
  • the semiconductor device 10 is, for example, a field effect transistor for a high-frequency device constituting the first switching element FET1 or the second switching element FET2 included in the high-frequency switch 1A shown in FIG.
  • the gate electrode 20 is provided with a multi-finger structure having a plurality of finger portions 21 extended in one direction and a connecting portion 22 for connecting the plurality of finger portions 21 to each other.
  • the gate width Wg of the field-effect transistor used in the high-frequency switch is larger than that of the field-effect transistor used in a logic circuit or the like in order to reduce the loss, and is, for example, several hundred ⁇ m to several mm. Further, the length (finger length) L21 of the finger portion 21 is, for example, several tens of ⁇ m.
  • the connecting portion 22 is connected to a gate contact (not shown).
  • the direction in which the finger portion 21 of the gate electrode 20 extends is the Y direction. Further, the direction orthogonal to the Y direction and extending the connecting portion 22 is defined as the X direction. Further, a direction orthogonal to both the X direction and the Y direction (that is, a direction perpendicular to the plane of the semiconductor layer (not shown) is defined as the Z direction.
  • the source electrode 30S is a connecting portion 32S that connects a finger portion 31S extended in one direction (for example, the Y direction) and a plurality of finger portions 31S and is connected to a source contact (not shown). Has.
  • the drain electrode 30D has a finger portion 31D extended in one direction (for example, the Y direction) and a connecting portion 32D that connects a plurality of finger portions 31D and is connected to a drain contact (not shown).
  • the finger portion 21 of the gate electrode 20, the finger portion 31S of the source electrode 30S, and the finger portion 31D of the drain electrode 30D are arranged inside the active region AA activated by the introduction of conductive impurities. Specifically, the finger portions 31S of the source electrode 30S and the finger portions 31D of the drain electrode 30D are alternately arranged between the finger portions 21 of the gate electrode 20.
  • the connecting portion 22 of the gate electrode 20, the connecting portion 32S of the source electrode 30S, and the connecting portion 32D of the drain electrode 30D are arranged in an element separation region (not shown) provided outside the active region AA.
  • FIG. 7 is a vertical cross-sectional view showing a cross-sectional structure taken along line VII-VII of FIG.
  • FIG. 7 shows a cross-sectional configuration including one of the finger portions 21 of the gate electrode 20, the finger portions 31S of the source electrode 30S arranged on both sides of the finger portion 21, and the finger portions 31D of the drain electrode 30D.
  • the semiconductor device 10 includes, for example, the above-mentioned gate electrode 20, the semiconductor layer 50, the contact plugs 60S and 60D, the above-mentioned source electrode 30S, and the first metal M1 including the drain electrode 30D.
  • a first low dielectric constant region 70 and a second low dielectric constant region 71 are provided.
  • the gate electrode 20 is provided on the semiconductor layer 50 via the gate insulating film 23.
  • the gate electrode 20 may be made of polysilicon with a thickness of, for example, 100 nm to 200 nm.
  • the gate insulating film 23 may be made of silicon oxide (SiO x ) having a thickness of 5 nm to 15 nm, for example.
  • the semiconductor layer 50 may be made of a semiconductor such as silicon (Si), for example.
  • the semiconductor layer 50 is provided with a source region 50S and a drain region 50D made of first conductive type (n +) silicon on both sides of the gate electrode 20. Further, on the surface side of the source region 50S and the drain region 50D, a low resistance composed of a higher concentration first conductive type (n ++) silicon or silicide for connection with the contact plugs 60S and 60D. Areas 51S and 51D are provided. Further, between the source region 50S and the gate electrode 20, and between the drain region 50D and the gate electrode 20, extension regions 52S and 52D composed of low-concentration first conductive type (n ⁇ ) silicon are formed. Provided.
  • the semiconductor layer 50 is provided on the support substrate 53 via, for example, the embedded oxide film 54.
  • the support substrate 53 may be composed of, for example, a high resistance silicon (Si) substrate
  • the embedded oxide film 54 may be composed of, for example, silicon oxide (SiO x ). That is, the support substrate 53, the embedded oxide film 54, and the semiconductor layer 50 can form a so-called SOI (Silicon On Insulator) substrate 55.
  • SOI Silicon On Insulator
  • the support substrate 53 of the SOI substrate 55 is a high resistance silicon substrate
  • the technique according to the present disclosure is not limited to the above examples.
  • the support substrate 53 may be a sapphire substrate.
  • the SOI substrate 55 can form a so-called SOS (Silicon On Sapphire) substrate. Since the sapphire substrate has an insulating property, the field-effect transistor formed on the SOS substrate exhibits characteristics closer to those of a compound-based field-effect transistor such as GaAs.
  • the technique according to the present disclosure is not limited to the case where the support substrate 53 is an SOI substrate or an SOS substrate, and is similarly applicable when the support substrate 53 is a bulk silicon substrate.
  • the contact plugs 60S and 60D are provided on the low resistance regions 51S and 51D on the surface of the source region 50S and the drain region 50D.
  • the contact plugs 60S and 60D can be configured by, for example, laminating a titanium (Ti) layer, a titanium nitride (TiN) layer, and a tungsten (W) layer in this order from the semiconductor layer 50 side.
  • the titanium layer is provided to reduce the contact resistance between the contact plugs 60S and 60D and the lower low resistance regions 51S and 51D.
  • the titanium nitride layer is provided as a barrier metal that suppresses diffusion of silicon or the like from the semiconductor layer 50 to the tungsten layer.
  • the first metal M1 includes, for example, a source electrode 30S provided on the contact plug 60S and a drain electrode 30D provided on the contact plug 60D.
  • the first metal M1 may be made of, for example, aluminum (Al) having a thickness of 500 nm to 1000 nm.
  • the first low dielectric constant region 70 is, for example, at least between each of the first metal M1s in the XY in-plane direction of the semiconductor layer 50 and below the lower surface of the first metal M1 in the Z lamination direction of the semiconductor layer 50. It is provided in that area. Specifically, the first low dielectric constant region 70 is located between the source electrode 30S and the drain electrode 30D in the XY in-plane direction of the semiconductor layer 50, and from the lower surface of the first metal M1 in the Z stacking direction of the semiconductor layer 50. Is also below and is provided in the region above the gate electrode 20.
  • the first low dielectric constant region 70 may be continuously provided up to a region further above the above-mentioned region in the Z stacking direction.
  • the first low dielectric constant region 70 is a region between each of the first metal M1s in the XY in-plane direction of the semiconductor layer 50 and between the lower surface and the upper surface of the first metal M1 in the Z lamination direction. It may be further provided in.
  • the 1 low dielectric constant region 70 may be further provided between each of the first metal M1s in the XY in-plane direction of the semiconductor layer 50 and in a region above the upper surface of the first metal M1 in the Z lamination direction. Good.
  • the second low dielectric constant region 71 is the first low dielectric constant region 70 between each of the contact plugs 60S and 60D in the in-plane direction of the semiconductor layer 50 and the gate electrode 20 and in the Z stacking direction of the semiconductor layer 50. It is provided in at least one area below. Specifically, the second low dielectric constant region 71 is provided on both side surfaces of the gate electrode 20 in the XY in-plane direction of the semiconductor layer 50. The second low dielectric constant region 71 may be provided continuously with the first low dielectric constant region 70, or may be provided separately from the first low dielectric constant region 70.
  • At least a part of the second low dielectric constant region 71 is provided in a region different from the region where the first low dielectric constant region 70 is provided when the semiconductor layer 50 is viewed in a plan view from the stacking direction Z. Specifically, at least a part of the second low dielectric constant region 71 is provided in the outer peripheral region of the region where the first low dielectric constant region 70 is provided in the XY in-plane direction of the semiconductor layer 50. According to this, the semiconductor device 10 can form the first low dielectric constant region 70 and the second low dielectric constant region 71 in a more complicated shape.
  • FIG. 8 is a vertical cross-sectional view schematically showing the off capacitance of a general field effect transistor 11 for each element.
  • the components corresponding to the components of the semiconductor device 10 shown in FIG. 7 are designated by the same reference numerals.
  • the off capacitance of the field effect transistor 11 having a general structure includes the source region 50S, the drain region 50D, the intrinsic component Cin generated in the SOI substrate 55 and the like, and the gate electrode 20.
  • the contact plugs 60S and 60D and the external component Cex generated in the first metal M1 and the like are included.
  • the internal component Cin is a capacitance Cssub, Cdsub generated between the source region 50S or the drain region 50D and the support substrate 53, and a capacitance Csg, Cdg, a source generated between the source region 50S or the drain region 50D and the gate electrode 20.
  • the external component Cex is a capacitance CgM between the gate electrode 20 and the contact plugs 60S, 60D or the first metal M1, and a capacitance CMM1 generated between the first metal M1.
  • the gate electrode 20 is provided by providing the first low dielectric constant region 70 and the second low dielectric constant region 71, which have a lower relative permittivity than the surrounding regions, in the above-mentioned regions.
  • the off-capacity external component Cex generated between the contact plugs 60S and 60D and the first metal M1 can be reduced. Therefore, the semiconductor device 10 can reduce the product (Ron * Coff) of the on-resistance and the off-capacity by more effectively reducing the external component CeX. According to this, the semiconductor device 10 applied to the high frequency switch can further reduce the loss of the high frequency switch.
  • FIG. 10 shows the results of simulating the size of the off-capacity external component CeX with respect to the semiconductor device 10 shown in FIG. 7 and the semiconductor device 12 according to the comparative example shown in FIG.
  • FIG. 9 is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 12 according to the comparative example.
  • the semiconductor device 12 according to the comparative example has the contact plugs 60S and 60D and the gate electrode 20 in the XY in-plane direction of the semiconductor layer 50 as compared with the semiconductor device 10 according to the present embodiment.
  • the difference is that the second low dielectric constant region is not provided below the first low dielectric constant region 70 in the Z stacking direction of the semiconductor layer 50. That is, although the semiconductor device 12 according to the comparative example is provided with the same first low dielectric constant region 70 as compared with the semiconductor device 10 according to the present embodiment, the gate is in the XY in-plane direction of the semiconductor layer 50.
  • the second low dielectric constant region 71 is not provided on both sides of the electrode 20.
  • the simulation result of the external component CeX in the semiconductor device 10 according to the present embodiment is shown as an example, and the simulation result of the external component CeX in the semiconductor device 12 according to the comparative example is shown as a comparative example.
  • the size of the external component Cex in the examples is smaller than the size of the external component Cex in the comparative example. Therefore, it can be seen that the semiconductor device 10 according to the present embodiment can further reduce the off capacitance by further providing the second low dielectric constant region 71.
  • the semiconductor device 10 shown in FIG. 7 has an insulating film 80 having at least one layer or more provided on the semiconductor layer 50 so as to cover the gate electrode 20, and the gate electrode 20 from the upper surface of the insulating film 80 having at least one layer or more. It is further provided with an opening P provided toward the upper surface of the.
  • the opening P is provided in a plane region corresponding to the gate electrode 20 when at least one or more layers of the insulating film 80 are viewed in a plane from the stacking direction Z. Since the opening P is provided between the source electrode 30S and the drain electrode 30D, the opening width WP of the opening P is, for example, about 100 nm to 1000 nm.
  • the first low dielectric constant region 70 is preferably provided inside such an opening P. Further, it is preferable that the second low dielectric constant region 71 is provided spatially continuously with the opening P and is provided spatially continuously with the first low dielectric constant region 70 provided inside the opening P. ..
  • the first low dielectric constant region 70 and the second low dielectric constant region 71 may be provided so that the centers of the regions coincide with each other in either the X direction or the Y direction, and are provided in regions independent of each other. May be done.
  • the insulating film 80 having at least one layer or more includes a plurality of insulating films formed of materials having different etching rates. According to this, in the insulating film 80 having at least one layer or more, the etching stop position of the opening P can be controlled with high accuracy in the manufacturing process described later by using the difference in the etching rate of each insulating film. It becomes.
  • the insulating film 80 having at least one layer or more may be configured to include the first insulating film 81, the second insulating film 82, and the third insulating film 83.
  • the first insulating film 81 is provided so as to cover the surface of the gate electrode 20 (that is, the upper surface and the side surface of the gate electrode 20) and the upper surface of the semiconductor layer 50.
  • the second insulating film 82 is provided so as to cover the surface of the first insulating film 81.
  • the second insulating film 82 is not provided on the surface of the first insulating film 81 provided on the surface of the gate electrode 20 (that is, the upper surface and the side surface of the gate electrode 20), and the first insulating film 81 is not provided. Is exposed with respect to the second low dielectric constant region 71. This is because, as will be described in the manufacturing process described later, in the semiconductor device 10, the second insulating film 82 is removed, so that the second low dielectric constant is formed between the first insulating film 81 and the third insulating film 83. This is because the rate region 71 is formed.
  • the third insulating film 83 is provided between the surface of the second insulating film 82 and the lower surface of the first metal M1.
  • the third insulating film 83 is provided so as to embed the gate electrode 20, and forms a second low dielectric constant region 71 with the first insulating film 81.
  • the second insulating film 82 is preferably made of a material having an etching rate different from that of the material constituting the first insulating film 81 and the third insulating film 83.
  • the second insulating film 82 is composed of a silicon nitride (SiN) film
  • the first insulating film 81 and the third insulating film 83 are silicon oxide (SiO x ) having an etching rate different from that of silicon nitride (SiN). It is preferably composed of a film.
  • the semiconductor device 10 by making the second insulating film 82 function as an etching stopper layer, an opening P that penetrates the third insulating film 83 and reaches the upper surface of the second insulating film 82 is easily formed. You will be able to do it. Further, the second low dielectric constant region 71 can be easily formed below the opening P by performing isotropic etching through the opening P and selectively removing the second insulating film 82. Will be.
  • the insulating film 80 having at least one layer or more may be configured to further include the fourth insulating film 84.
  • the fourth insulating film 84 may be provided so as to cover the upper surface of the third insulating film 83 and the surface of the first metal M1 (that is, the upper surface and the side surface of the first metal M1).
  • the opening P is provided so as to penetrate the fourth insulating film 84 and the third insulating film 83 from the upper surface of the fourth insulating film 84.
  • the fourth insulating film 84 may be composed of, for example, a silicon oxide (SiO x ) film.
  • the insulating film 80 having at least one layer or more may be configured to further include the fifth insulating film 85.
  • the fifth insulating film 85 may be provided on the fourth insulating film 84 and may close the upper part of the opening P.
  • the fifth insulating film 85 may be composed of, for example, a silicon oxide (SiO x ) film.
  • a sixth insulating film 86 made of, for example, a silicon oxide (SiO x ) film may be provided on the upper layer of the fifth insulating film 85, if necessary.
  • a gap AG Air Gap
  • the void AG of the first low dielectric constant region 70 is spatially continuously provided below the first low dielectric constant region 70 with the second low dielectric constant region 71 also formed as the void AG. May be good.
  • the first low dielectric constant region 70 and the second low dielectric constant region 71 are lower than the silicon oxide (SiO x : relative permittivity 3.9) film constituting the third insulating film 83 and the fourth insulating film 84.
  • the configuration inside the region is not particularly limited.
  • the first low dielectric constant region 70 and the second low dielectric constant region 71 may be configured to contain air (relative permittivity 1.0) inside the gap AG so that the inside of the gap AG becomes a vacuum. It may be configured in.
  • the first low dielectric constant region 70 and the second low dielectric constant region 71 may be formed by embedding a part or all of the inside of the void AG with a low dielectric constant material.
  • the low dielectric constant material represents, for example, a dielectric material having a relative permittivity of 3 or less.
  • the upper portion of the void AG is blocked by the fifth insulating film 85, so that the void AG becomes the fifth insulating film. It is hermetically sealed by 85.
  • a part of the fifth insulating film 85 may enter the inside of the void AG. In such a case, the fifth insulating film 85 covers a part of the side surface or the bottom surface of the opening P.
  • the width in which the first low dielectric constant region 70 and the second low dielectric constant region 71 are formed in the XY in-plane direction is not particularly limited.
  • the width at which the first low dielectric constant region 70 is formed may be smaller than the width of the first insulating film 81 provided on the surface of the gate electrode 20 in one cross section cut in the stacking direction Z, for example.
  • the width W70 of the first low dielectric constant region 70 may be smaller than the width W81 of the first insulating film 81 covering the upper surface and the side surface of the gate electrode 20.
  • the width W70 of the first low dielectric constant region 70 covers the upper surface and the side surface of the gate electrode 20. It may be smaller than the width of the first insulating film 81 and the second insulating film 82. Further, when the first insulating film 81 is not formed on the upper surface and the side surface of the gate electrode 20, the width W70 of the first low dielectric constant region 70 may be smaller than the width of the gate electrode 20.
  • the width at which the second low dielectric constant region 71 is formed may be larger than the width of the first insulating film 81 provided on the surface of the gate electrode 20 in one cross section cut in the stacking direction Z.
  • the width W71 of the second low dielectric constant region 71 may be larger than the width W81 of the first insulating film 81 covering the upper surface and the side surface of the gate electrode 20 and smaller than the width between the contact plugs 60S and 60D. Good.
  • the width W71 of the second low dielectric constant region 71 covers the upper surface and the side surface of the gate electrode 20. It may be larger than the width of the first insulating film 81 and the second insulating film 82. Further, when the first insulating film 81 is not formed on the upper surface and the side surface of the gate electrode 20, the width W71 of the second low dielectric constant region 71 may be larger than the width of the gate electrode 20.
  • the multi-layer wiring unit 90 is provided with wiring for transmitting signals taken out from each electrode of the semiconductor device 10.
  • FIG. 11 is a schematic view showing the positional relationship between the first low dielectric constant region 70 and the second low dielectric constant region 71 in the semiconductor device 10 shown in FIG. 7 and the multilayer wiring portion 90 in the Z stacking direction. ..
  • the multilayer wiring unit 90 includes, for example, a first wiring layer 91 and a second wiring layer 92.
  • the first wiring layer 91 is provided, for example, in the same layer as the first metal M1 including the source electrode 30S and the drain electrode 30D.
  • the second wiring layer 92 is provided above the first wiring layer 91, and is connected to the first wiring layer 91 via, for example, a contact plug 93.
  • the first low dielectric constant region 70 and the second low dielectric constant region 71 in the semiconductor device 10 are provided inside the element region AA1 of the active region AA activated by introducing conductive impurities into the semiconductor layer 50. ..
  • the multilayer wiring portion 90 is provided inside the active region AA and inside the wiring region AA2 outside the element region AA1.
  • the element region AA1 and the wiring region AA2 are separated from each other by, for example, an element separation layer 100 formed by the STI (Shallow Trench Isolation) method.
  • the first low dielectric constant region 70 and the second low dielectric constant region 71 may not be provided between each of the first wiring layers 91 of the multilayer wiring portion 90 and between each of the second wiring layers 92. Good. That is, the first low dielectric constant region 70 and the second low dielectric constant region 71 are provided at least in the semiconductor device 10 in the element region AA1 in the active region AA.
  • FIG. 12 is a schematic view showing the positional relationship between the first low dielectric constant region 70 and the second low dielectric constant region 71 in the semiconductor device 10 shown in FIG. 7 and the multilayer wiring portion 90 in the XY in-plane direction. is there.
  • a semiconductor device 10 As shown in FIG. 12, a semiconductor device 10, a first low dielectric constant region 70, and a second low dielectric constant region 71 are provided inside the active region AA.
  • an element separation layer 100 formed by the STI method is provided over the entire surface, and a gate contact GC is provided.
  • the active region AA is provided with the finger portion 21 of the gate electrode 20, the finger portion 31S of the source electrode 30S, and the finger portion 31D of the drain electrode 30D.
  • the finger portion 21 of the gate electrode 20 is provided so as to extend in one direction (for example, the Y direction).
  • the finger portion 31S of the source electrode 30S and the finger portion 31D of the drain electrode 30D are stretched in a direction parallel to the stretching direction of the finger portion 21 of the gate electrode 20 and are provided on both sides of the finger portion 21 of the gate electrode 20.
  • the contact plugs 60S and 60D are stretched in a direction parallel to the stretching direction of the finger portion 21 of the gate electrode 20 and are provided below the finger portion 31S of the source electrode 30S and the finger portion 31D of the drain electrode 30D.
  • the first low dielectric constant region 70 is stretched in a direction parallel to the stretching direction of the finger portion 21 of the gate electrode 20 and is provided on the finger portion 21 of the gate electrode 20. Further, the second low dielectric constant region 71 is stretched in a direction parallel to the stretching direction of the finger portion 21 of the gate electrode 20 and is provided on the side of the finger portion 21 of the gate electrode 20. That is, when the semiconductor layer 50 is viewed in a plan view from the Z stacking direction, the first low dielectric constant region 70 is provided in a region that overlaps with the finger portion 21 of the gate electrode 20 in the XY in-plane direction, and has a second low dielectric constant. Regions 71 are provided in regions on both sides of the finger portion 21 of the gate electrode 20 in the in-plane direction of the XY.
  • the element separation region AB is provided with a connecting portion 22 of the gate electrode 20, a connecting portion 32S of the source electrode 30S, and a connecting portion 32D of the drain electrode 30D.
  • the connecting portion 22 of the gate electrode 20 is connected to the gate contact GC. Further, the connecting portion 32S of the source electrode 30S is connected to a source contact (not shown), and the connecting portion 32D of the drain electrode 30D is connected to a drain contact (not shown).
  • FIG. 13 is a vertical cross-sectional view showing a cross-sectional structure taken along the line XV-XV of FIG. 14 is a vertical cross-sectional view showing the cross-sectional structure of the XVIA-XVIB line of FIG. 12
  • FIG. 15 is a vertical cross-sectional view showing the cross-sectional structure of the XVIIB-XVIIC line of FIG. 12
  • FIG. 16 is a vertical cross-sectional view of FIG. It is a vertical cross-sectional view which shows the cross-sectional structure in the XVIIIC-XVIIID line of.
  • the connecting portion 22 of the gate electrode 20, the gate contact plug 24, and the gate contact layer 25 are sequentially provided on the element separation layer 100 formed by the STI method.
  • the gate contact plug 24 has the same configuration as the contact plugs 60S and 60D, and is provided in the same layer as the contact plugs 60S and 60D.
  • the gate contact layer 25 has the same configuration as the source electrode 30S and the drain electrode 30D, and is provided in the same layer as the first metal M1 including the source electrode 30S and the drain electrode 30D.
  • the first low dielectric constant region 70 is preferably provided so as to avoid the gate contact GC. This is because when the first low dielectric constant region 70 is provided on the connecting portion 22 of the gate contact GC, it becomes difficult to provide the gate contact plug 24 on the connecting portion 22. Further, when the first low dielectric constant region 70 is not provided on the connecting portion 22 of the gate contact GC, the second low dielectric constant region 71 is also not provided. Further, the gate contact GC is preferably covered with at least one or more insulating films 80 (that is, the first insulating film 81 to the sixth insulating film 86), similarly to the gate electrode 20. According to this, since the gate contact GC can be protected by at least one or more layers of the insulating film 80 without exposing the gate contact GC, the reliability of the gate contact GC can be maintained.
  • FIGS. 17 to 29 are vertical cross-sectional views showing each process of manufacturing the semiconductor device 10.
  • an SOI substrate 55 in which an embedded oxide film 54 and a semiconductor layer 50 are laminated on a support substrate 53 is prepared.
  • the element region AA1 is defined in the active region AA by forming the element separation layer 100 on the semiconductor layer 50 of the SOI substrate 55 using the STI method.
  • the gate electrode 20 is formed on the semiconductor layer 50 via the gate insulating film 23.
  • a second conductive type impurity for example, a p-type impurity such as boron (B) or aluminum (Al)
  • B boron
  • Al aluminum
  • Well implantation and channel implantation are performed in the active region AA, and then the impurity membrane is removed.
  • a thermal oxidation method for example, a gate insulating film 23 made of silicon oxide is formed with a thickness of about 5 nm to 15 nm.
  • a gate electrode material film (not shown) made of polysilicon is formed on the semiconductor layer 50 and the gate insulating film 23 with a thickness of about 100 nm to 200 nm by using a CVD (Chemical Vapor Deposition) method. ..
  • the gate electrode 20 is formed on the upper surface of the semiconductor layer 50 by processing the formed gate electrode material film using photolithography and etching.
  • the first conductive type impurities for example, n-type impurities such as arsenic (As) or phosphorus (P)
  • the gate electrode 20 and an offset spacer are implanted using the gate electrode 20 and an offset spacer (not shown) as a mask.
  • extension regions 52S and 52D are formed in the semiconductor layers 50 on both sides of the gate electrode 20.
  • sidewalls are formed on both side surfaces of the gate electrode 20, and implantation S / D IMPL of the first conductive type impurity is performed again.
  • the source region 50S and the drain region 50D can be formed on the semiconductor layers 50 on both sides of the gate electrode 20.
  • the sidewall is removed after forming the source region 50S and the drain region 50D.
  • a first insulating film 81 made of silicon oxide is formed on the surface of the gate electrode 20 and the upper surface of the semiconductor layer 50 with a thickness of about 10 nm to 100 nm by using, for example, a CVD method. To do.
  • a second insulating film 82 made of silicon oxide forming the first insulating film 81 and silicon nitride having a different etching rate is formed on the surface of the first insulating film 81. It is formed with a thickness of about 10 nm to 100 nm.
  • a third insulating film 83 made of silicon oxide is formed on the second insulating film 82 with a thickness of about 500 nm to 1500 nm.
  • the third insulating film 83, the second insulating film 82, and the first insulating film 81 at positions corresponding to the source region 50S and the drain region 50D are used.
  • the contact hole H1 that exposes the source region 50S and the drain region 50D is formed.
  • the contact hole H1 is provided so as to extend in a direction parallel to the extending direction of the finger portion 21 of the gate electrode 20.
  • an implantation Cnt IMPL of a high concentration of first conductive impurities (for example, n-type impurities such as arsenic (As) or phosphorus (P)) is sourced through the contact hole H1.
  • first conductive impurities for example, n-type impurities such as arsenic (As) or phosphorus (P)
  • the contact hole H1 By performing in the region 50S and the drain region 50D, the low resistance regions 51S and 51D are formed in the semiconductor layer 50.
  • the contact plugs 60S and 60D having a laminated structure are formed by laminating the titanium layer, the titanium nitride layer, and the tungsten layer in order in the contact hole H1.
  • the contact plugs 60S and 60D can be electrically connected to the source region 50S and the drain region 50D via the low resistance regions 51S and 51D.
  • the contact plugs 60S and 60D are provided so as to be stretched in a direction parallel to the stretching direction of the finger portion 21 of the gate electrode 20.
  • a source electrode 30S made of aluminum (Al) and a drain electrode 30D are formed as the first metal M1 on the contact plugs 60S and 60D.
  • the finger portion 31S of the source electrode 30S and the finger portion 31D of the drain electrode 30D are provided so as to extend in a direction parallel to the extending direction of the finger portion 21 of the gate electrode 20.
  • the CVD method is used to form the fourth insulating film 84 made of silicon oxide on the upper surface of the third insulating film and the surface of the first metal M1.
  • an opening P is formed which penetrates the fourth insulating film 84 and the third insulating film 83 and exposes the second insulating film 82.
  • the resist 65 for forming a low dielectric constant region is patterned by using photolithography.
  • the opening P is formed by removing a part of the fourth insulating film 84 and the third insulating film 83 by dry etching using the patterned low dielectric constant region forming resist 65 as a mask.
  • the etching for forming the opening P is performed by dry etching having high anisotropy. By using such highly anisotropic etching, it is possible to form an opening P having a high aspect ratio in a desired region with high accuracy.
  • the opening P is provided in the region between the first metal M1 in the XY in-plane direction of the semiconductor layer 50. Specifically, the opening P is provided in the region between the source electrode 30S and the drain electrode 30D (that is, above the gate electrode 20).
  • the opening width WP of the opening P is, for example, about 100 nm to 1000 nm. Since the second insulating film 82 functions as an etching stopper in the formation of the opening P, the etching of the opening P proceeds to the fourth insulating film 84 made of silicon oxide and the third insulating film 83, and the second insulating film 82 Stop at the top surface.
  • the void AG inside the opening P formed in this step becomes the first low dielectric constant region 70.
  • a part of the second insulating film 82 is etched through the opening P with the resist 65 for forming the low dielectric constant region left, so that the first metal M1 is sandwiched between the first metal M1.
  • a void AG continuous with the provided void AG is formed on the side of the gate electrode 20.
  • the etching for removing a part of the second insulating film 82 is performed by using isotropic dry etching, wet etching, or the like. By using such isotropic etching, the second insulating film 82 provided on the upper surface and the side surface of the gate electrode 20 can be efficiently etched, and the void AG can be formed in a wider area.
  • the void AG formed by removing the second insulating film 82 becomes the second low dielectric constant region 71. That is, since the void AG that becomes the first low dielectric constant region 70 is formed above the gate electrode 20, and the void AG that becomes the second low dielectric constant region 71 is formed on the side of the gate electrode 20, the semiconductor device 10 Can further reduce off-capacity external components.
  • a CVD method under a condition of low embedding property in the void AG is used on the fourth insulating film 84.
  • a fifth insulating film 85 made of silicon oxide is formed.
  • the fifth insulating film 85 is deposited on the upper part of the opening P while overhanging. According to this, before the inside of the opening P is embedded with the fifth insulating film 85, the upper part of the opening P is closed with the fifth insulating film 85, so that the void sealed inside the opening P is airtightly sealed. AG is formed. At this time, the side surface of the opening P and the upper surface of the first insulating film 81 covering the gate electrode 20 may be covered with the fifth insulating film 85 that has entered the inside of the opening P.
  • the first low dielectric constant region It functions as 70 and a second low dielectric constant region 71.
  • the inside of the void AG may be a vacuum, and air (relative permittivity 1.0) may be present.
  • the inside of the void AG is embedded with a material having a relative permittivity lower than that of silicon oxide (relative permittivity 3.9) forming the third insulating film 83, the fourth insulating film 84, and the fifth insulating film 85. It may be.
  • the first low dielectric constant region 70 including at least one region between the first metal M1 in the in-plane direction of the XY and below the lower surface of the first metal M1 in the Z lamination method, and the XY plane.
  • the second low dielectric constant region 71 including at least one region below the first low dielectric constant region 70 in the Z lamination method between the contact plugs 60S and 60D and the gate electrode 20 in the inward direction.
  • a void AG will be provided in the region.
  • the void AG in the first low dielectric constant region 70 and the void AG in the second low dielectric constant region 71 are formed spatially continuously.
  • the sixth insulating film 86 is formed on the fifth insulating film 85 as needed, so that the semiconductor device 10 shown in FIG. 7 is formed.
  • the second metal M2 and the second metal M2 are further formed by sequentially forming the metal layer and the insulating film on the fifth insulating film 85 in the same manner as the first metal M1 and the fourth insulating film 84. Can also form a third metal M3.
  • the semiconductor device 10 is provided with the first low dielectric constant region 70 and the second low dielectric constant region 71 in the above-mentioned regions, so that the gate electrode 20, the contact plugs 60S, 60D, and the first It is possible to reduce the capacitance CgM between the one metal M1 and the capacitance CMM1 generated between the first metal M1. Therefore, the semiconductor device 10 can reduce the off-capacity external component CeX. According to this, since the semiconductor device 10 can reduce the product (Ron * Coff) of the on-resistance and the off-capacity, it is possible to promote the reduction of loss, which is an important characteristic of the high-frequency switch. ..
  • the first low dielectric constant region 70 is further extended to a region between the lower surface and the upper surface of the first metal M1 in the Z stacking direction and a region above the upper surface of the first metal M1. May be provided.
  • the semiconductor device 10 can further reduce the capacitance CgM between the gate electrode 20, the contact plugs 60S and 60D, and the first metal M1, and the capacitance CMM1 generated between the first metal M1. Will be.
  • the semiconductor device 10 is configured by providing at least one or more insulating films 80 including insulating films formed of materials having different etching rates on the semiconductor layer 50. According to this, in the semiconductor device 10, the etching stop position of the opening P used for forming the first low dielectric constant region 70 and the second low dielectric constant region 71 is determined by using the difference in the etching rate of each insulating film. It is possible to control with high precision. Therefore, according to the present embodiment, the semiconductor device 10 can be manufactured more stably and with high reliability.
  • the state of embedding the fifth insulating film 85 in the opening P shown in the vertical cross-sectional view of FIG. 7 and the like, and the state of covering the side surface of the opening P and the upper surface of the first insulating film 81 covering the gate electrode 20 are as follows. It is merely an example and does not limit the structure of the semiconductor device 10 according to the present embodiment.
  • FIG. 30 is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 10A according to the present embodiment.
  • FIG. 30 shows the cross-sectional structure of the line VII-VII of FIG. 6, similarly to FIG. 7.
  • the semiconductor device 10A expands the range of isotropic etching of the second insulating film 82 performed through the opening P with respect to the semiconductor device 10 shown in FIG.
  • the difference is that the void AG that becomes the first low dielectric constant region 70 and the second low dielectric constant region 71 is enlarged by making the mixture.
  • the semiconductor device 10A in addition to the second insulating film 82, the first insulating film 81 that covers the upper surface of the gate electrode 20, the third insulating film 83 on the side surface of the opening P, and the fourth insulating film 84 are provided. By removing it, the void AG can be formed in a wider range. According to this, the semiconductor device 10A has an off-capacity external component including a capacitance CgM between the gate electrode 20 and the contact plugs 60S, 60D or the first metal M1, and a capacitance CMM1 generated between the first metal M1. It is possible to further reduce Cex.
  • the opening width WP of the opening P is expanded, the side surface and the bottom surface (that is, the upper surface of the gate electrode 20) of the opening P are thicker than the semiconductor device 10 shown in FIG.
  • a fifth insulating film 85 having a thickness may be deposited.
  • the fifth insulating film 85 deposited on the bottom surface of the opening P functions to protect the upper surface of the gate electrode 20 exposed inside the opening P by isotropic etching.
  • the embedded state of the fifth insulating film 85 in the opening P shown in FIG. 30, the side surface of the opening P, and the coating state on the upper surface of the gate electrode 20 are merely examples. Therefore, the structure of the semiconductor device 10A according to the present embodiment is not limited.
  • FIG. 31 is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 10B according to the present embodiment.
  • FIG. 31 shows the cross-sectional structure of the line VII-VII of FIG. 6, similarly to FIG. 7.
  • the semiconductor device 10B according to the present embodiment has a second low dielectric constant while keeping the width W70 of the gap AG in the first low dielectric constant region 70 similar to that of the semiconductor device 10 shown in FIG.
  • the gap AG in the region 71 can be expanded as compared with the semiconductor device 10A shown in FIG.
  • the opening P having a narrower opening width WP is formed by making the opening width of the low dielectric constant region forming resist 65 used when forming the opening P narrower.
  • the semiconductor device 10B expands the range of isotropic etching of the second insulating film 82 performed through the opening P, and covers the upper surface and the side surface of the gate electrode 20 in addition to the second insulating film 82.
  • the void AG can be formed in a wider range.
  • the opening width WP of the opening P widens before and after etching.
  • the opening width WP of the opening P is excessively widened by etching to form the void AG, and the fifth insulating film is formed. It is possible to prevent the upper portion of the opening P from being difficult to be closed by the 85.
  • isotropic etching for forming the void AG is performed by controlling the etching amount so that the semiconductor layer 50 is not exposed. Specifically, the isotropic etching for forming the void AG is performed by controlling the etching amount so that the first insulating film 81 provided on the upper surface of the semiconductor layer 50 does not disappear. This is because when the semiconductor layer 50 in the vicinity of the gate insulating film 23 is exposed or the gate insulating film 23 is side-etched, the variation in the gate length and the threshold voltage may become large.
  • the semiconductor device 10B in addition to the second insulating film 82, the first insulating film 81 covering the upper surface and the side surface of the gate electrode 20, the third insulating film 83 on the side surface of the opening P, and the fourth insulating film 84 are removed. Therefore, the void AG can be formed in a wider range. According to this, the semiconductor device 10B has an off-capacity external component including a capacitance CgM between the gate electrode 20 and the contact plugs 60S, 60D or the first metal M1, a capacitance CMM1 generated between the first metal M1 and the like. It is possible to further reduce Cex.
  • the opening width WP of the opening P is about the same as that of the semiconductor device 10 shown in FIG. 7, it is deposited on the side surface and the bottom surface (that is, the upper surface of the gate electrode 20) of the opening P.
  • the film thickness of the fifth insulating film 85 can be reduced. According to this, the semiconductor device 10B can prevent the void AG that becomes the first low dielectric constant region 70 and the second low dielectric constant region 71 from being excessively embedded by the fifth insulating film 85. ..
  • the embedded state of the fifth insulating film 85 in the opening P shown in FIG. 31, the side surface of the opening P, and the coating state on the upper surface of the gate electrode 20 are merely examples. Therefore, the structure of the semiconductor device 10B according to the present embodiment is not limited.
  • FIG. 32 is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 10C according to the present embodiment.
  • FIG. 32 shows the cross-sectional structure of the line VII-VII of FIG. 6, similarly to FIG. 7.
  • the semiconductor device 10C according to the present embodiment has a first low dielectric constant by embedding a part of the opening P in the fifth insulating film 85 with respect to the semiconductor device 10 shown in FIG. The difference is that the rate region 70 and the second low dielectric constant region 71 are not spatially continuous and are isolated.
  • the fifth insulating film 85 that closes the upper portion of the opening P when the fifth insulating film 85 that closes the upper portion of the opening P is formed, the fifth insulating film 85 is formed by a CVD method under conditions of high embedding property. More fifth insulating film 85 is deposited inside the opening P. As a result, the semiconductor device 10C couples the fifth insulating film 85 deposited on the side surface and the bottom surface (that is, the upper surface of the first insulating film 81) of the opening P, and the first low dielectric constant region 70 and the second The low dielectric constant region 71 can be separated from each other. As a result, the first low dielectric constant region 70 is provided above the gate electrode 20, and the second low dielectric constant region 71 is provided so as to surround the side surface of the gate electrode 20 so as to be separated from each other.
  • the semiconductor device 10C has the gate electrode 20 and the contact plugs 60S, 60D or the first metal M1 as in the semiconductor device 10 shown in FIG. It is possible to reduce the off-capacity external component Cex including the capacitance CgM between and the capacitance CMM1 generated between the first metal M1.
  • the embedded state of the fifth insulating film 85 in the opening P shown in FIG. 32, the side surface of the opening P, and the covering state of the upper surface of the first insulating film 81 are limited to the last. It is an example and does not limit the structure of the semiconductor device 10C according to the present embodiment.
  • FIG. 33 is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 10D according to the present embodiment.
  • FIG. 33 shows the cross-sectional structure of the line VII-VII of FIG. 6, similarly to FIG. 7.
  • the opening P is embedded in the fifth insulating film 85 with respect to the semiconductor device 10 shown in FIG. 7, so that the first low dielectric constant region 70 The difference is that the region corresponding to is embedded in the fifth insulating film 85.
  • the fifth insulating film 85 that closes the upper portion of the opening P is formed, the fifth insulating film 85 is formed by a CVD method under the condition that the opening P is highly embedded. As a result, the region from the upper surface of the first insulating film 81 of the opening P to the opening surface is embedded in the fifth insulating film 85. As a result, the opening P below the lower surface of the first metal M1 and above the upper surface of the first insulating film 81 is embedded with the fifth insulating film 85.
  • the fifth insulating film 85 is first formed in the same manner as the semiconductor device 10 shown in FIG. It can function as a low dielectric constant region 70.
  • the second low dielectric constant region 71 is composed of a void AG surrounding the side surface of the gate electrode 20.
  • the semiconductor device 10D has the gate electrode 20 and the contact plugs 60S, 60D or the first metal M1 as in the semiconductor device 10 shown in FIG. It is possible to reduce the off-capacity external component Cex including the capacitance CgM between and the capacitance CMM1 generated between the first metal M1.
  • the embedded state of the fifth insulating film 85 in the opening P shown in FIG. 33 is merely an example and limits the structure of the semiconductor device 10D according to the present embodiment. is not.
  • FIG. 34 is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 10E according to the present embodiment.
  • FIG. 34 shows the cross-sectional structure of the line VII-VII of FIG. 6, similarly to FIG. 7.
  • the semiconductor device 10E according to the present embodiment is different in that the fifth insulating film 85 is formed by applying a fluid material to the semiconductor device 10D shown in FIG. 33.
  • the fifth insulating film 85 is used by using SOG (Spin On Glass) which is a low-dielectric film, coating film formation of an organic resin film, or pasting film formation of an organic resin film.
  • SOG Spin On Glass
  • the upper part of the opening P is closed. Since the SOG and the organic resin have high fluidity, the region from the opening surface to the upper surface of the first insulating film 81 of the opening P can be easily embedded in the fifth insulating film 85 as compared with the CVD method.
  • the opening P below the lower surface of the first metal M1 and above the upper surface of the first insulating film 81 is embedded with the fifth insulating film 85 made of SOG or an organic resin, which is a low dielectric film. Similar to the semiconductor device 10 shown in FIG. 7, it can function as the first low dielectric constant region 70. Further, the second low dielectric constant region 71 is composed of a void AG surrounding the side surface of the gate electrode 20.
  • the semiconductor device 10E has the gate electrode 20 and the contact plugs 60S, 60D or the first metal M1 as in the semiconductor device 10 shown in FIG. It is possible to reduce the off-capacity external component Cex including the capacitance CgM between and the capacitance CMM1 generated between the first metal M1.
  • the embedded state of the fifth insulating film 85 in the opening P shown in FIG. 34 is merely an example and limits the structure of the semiconductor device 10E according to the present embodiment. is not.
  • FIG. 35 is a vertical cross-sectional view showing a cross-sectional configuration of the semiconductor device 10F according to the present embodiment.
  • FIG. 35 shows the cross-sectional structure of the line VII-VII of FIG. 6, similarly to FIG. 7.
  • the semiconductor device 10F has the second metal M2 provided between the fourth insulating film 84 and the fifth insulating film 85 with respect to the semiconductor device 10 shown in FIG. The difference is that the surface of the second metal M2 and the seventh insulating film 87 covering the upper surface of the fourth insulating film 84 are further provided.
  • the fourth insulating film 84 is provided by embedding the first metal M1 and the contact plug 61 provided on the upper surface of the first metal M1. Further, a second metal M2 connected to the first metal M1 via the contact plug 61 is provided on the fourth insulating film 84, and the surface of the second metal M2 and the upper surface of the fourth insulating film are formed on the surface of the second metal M2. A seventh insulating film 87 is provided. The opening P is formed from the upper surface of the seventh insulating film 87, and the upper portion is closed by the fifth insulating film 85 provided on the seventh insulating film 87.
  • the materials constituting the second metal M2, the seventh insulating film 87, and the contact plug 61 are substantially the same as those of the first metal M1, the fourth insulating film 84, and the contact plugs 60S and 60D, respectively. The description of is omitted.
  • the first low dielectric constant region 70 made of the void AG can be extended between the second metal M2 provided on the first metal M1.
  • the semiconductor device 10F is provided with the gate electrode 20 in addition to the capacitance CgM between the gate electrode 20 and the contact plugs 60S, 60D or the first metal M1 and the capacitance CMM1 generated between the first metal M1. It is possible to reduce the capacitance Cg between the second metal M2 and the capacitance CMM2 generated between the second metal M2. Therefore, the semiconductor device 10F can reduce the off-capacity external component Cex including these capacitances.
  • the embedded state of the fifth insulating film 85 in the opening P shown in FIG. 35, the side surface of the opening P, and the covering state of the upper surface of the first insulating film 81 are limited to the last. It is an example and does not limit the structure of the semiconductor device 10F according to the present embodiment.
  • FIG. 36 is a schematic view showing an example of the configuration of the wireless communication device.
  • the wireless communication device 3 includes, for example, an antenna ANT, a high frequency switch 1, a high power amplifier HPA, a high frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a base band portion BB, and audio output.
  • a unit MIC, a data output unit DT, and an interface unit I / F are provided.
  • the wireless communication device 3 is a high-frequency module used in a mobile phone system having multiple functions such as voice, data communication, and LAN (Local Area Network) connection.
  • the high frequency switch 1 includes any of the semiconductor devices 10, 10A to 10F according to the first to seventh embodiments.
  • the wireless communication device 3 When the transmission signal is output from the transmission system of the wireless communication device 3 to the antenna ANT (that is, at the time of transmission), the wireless communication device 3 outputs the transmission signal output from the baseband portion BB to the high frequency integrated circuit RFIC and the high power amplifier HPA. , And output to the antenna ANT via the high frequency switch 1.
  • the wireless communication device 3 transmits the received signal via the high frequency switch 1 and the high frequency integrated circuit RFIC. Input to the baseband section BB.
  • the received signal processed by the baseband unit BB is output from an output unit such as an audio output unit MIC, a data output unit DT, or an interface unit I / F.
  • the first conductive type impurity is an n-type impurity such as arsenic (As) or phosphorus (P), and the second conductive type impurity is boron (B), aluminum (Al) or the like.
  • the first conductive type impurity is a p-type impurity such as boron (B) or aluminum (Al)
  • the second conductive type impurity is an n-type impurity such as arsenic (As) or phosphorus (P). You may.
  • the configurations of the high-frequency switch 1, the semiconductor device 10 such as the field-effect transistor, and the wireless communication device 3 have been specifically described as embodiments of the technology according to the present disclosure.
  • the present invention is not limited to those including all of the illustrated components, and it is possible to replace some of the components with other components.
  • the semiconductor device 10 includes a high frequency switch (RF-SW), a PA (Power Amplifier), and the like. It can also be applied to other high frequency devices.
  • RF-SW high frequency switch
  • PA Power Amplifier
  • each layer described in the above embodiment, the film forming method, and the like are not limited to the above, and may be another shape, material, and thickness, or another film forming method. May be.
  • the terms used in this specification include those used only for convenience of explanation and not limiting the configuration and operation.
  • the terms “right”, “left”, “top”, and “bottom” only indicate the direction on the referenced drawing.
  • the terms “inside” and “outside” indicate a direction toward the center of the attention element and a direction away from the center of the attention element, respectively. The same applies to terms similar to these and terms having a similar purpose.
  • the technology according to the present disclosure can also have the following configuration. According to the technique according to the present disclosure having the following configuration, the off capacitance of the field effect transistor can be reduced.
  • the effects exerted by the techniques according to the present disclosure are not necessarily limited to the effects described herein, and may be any of the effects described in the present disclosure.
  • the semiconductor device according to any one of (1) to (3), wherein the second low dielectric constant region is continuously provided with the first low dielectric constant region.
  • the first low dielectric constant region and the second low dielectric constant region each include voids.
  • the semiconductor device according to (4), wherein the voids included in the first low dielectric constant region and the voids included in the second low dielectric constant region are continuously provided.
  • the semiconductor device according to any one of (1) to (5) above, wherein the first low dielectric constant region is provided inside the opening.
  • the insulating film having one or more layers is A first insulating film covering the surface of the gate electrode and the surface of the semiconductor layer, A second insulating film that covers the surface of the first insulating film and It includes a third insulating film provided between the surface of the second insulating film and the lower surface of the first metal.
  • the first insulating film is formed of a material having an etching rate different from that of the second insulating film.
  • the one or more layers of the insulating film further include a fourth insulating film that covers the upper surface of the third insulating film and the surface of the first metal.
  • the one or more layers of the insulating film further include a fifth insulating film provided on the fourth insulating film.
  • a second metal provided between the fourth insulating film and the fifth insulating film is further provided.
  • the one or more layers of the insulating film further include a seventh insulating film that covers the upper surface of the fourth insulating film and the surface of the second metal.
  • the fifth insulating film is made of a material having a dielectric constant lower than that of the third insulating film and the material forming the fourth insulating film.
  • the insulating film having one or more layers is A first insulating film covering the surface of the gate electrode and the surface of the semiconductor layer, A second insulating film that covers the surface of the first insulating film and A third insulating film provided between the surface of the second insulating film and the lower surface of the first metal, and A fourth insulating film that covers the upper surface of the third insulating film and the surface of the first metal, A fifth insulating film provided on the fourth insulating film and closing the opening is included.
  • the second low dielectric constant region includes voids provided in a region where at least one of the first insulating film, the second insulating film, or the third insulating film is formed in the stacking direction.
  • the fifth insulating film is made of a material having a dielectric constant lower than that of the third insulating film and the material forming the fourth insulating film.
  • the second low dielectric constant region includes a region embedded in the fifth insulating film.
  • the gate electrode is provided so as to extend in one direction in the in-plane direction.
  • the contact plug, the first metal, the first low dielectric constant region, and the second low dielectric constant region are provided so as to be stretched in the in-plane direction in a direction parallel to the stretching direction of the gate electrode.
  • the semiconductor device according to any one of (1) to (24).
  • (26) The semiconductor device according to (25), wherein the first low dielectric constant region and the second low dielectric constant region are stretched in the in-plane direction in a direction intersecting the stretching direction of the gate electrode. ..
  • the gate electrode includes a plurality of finger portions extended in the same direction and a connecting portion for connecting the plurality of finger portions.
  • the first low dielectric constant region is provided above the finger portion or above at least a part of the connecting portion.
  • (28) In the in-plane direction The source region, the element region including the drain region, and A wiring region having a multi-layer wiring portion and being partitioned from the element region by an element separation layer, Is provided,

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Abstract

本開示の一実施形態に係る半導体装置は、半導体層の面内方向において第１メタルの各々の間、かつ前記半導体層の積層方向において前記第１メタルの下面よりも下方の領域に設けられた第１低誘電率領域と、前記面内方向においてコンタクトプラグとゲート電極との間、かつ前記積層方向において前記第１低誘電率領域よりも下方の領域に設けられ、少なくとも一部の平面領域が前記第１低誘電率領域と異なる第２低誘電率領域とを備える。

Description

半導体装置、及び半導体装置の製造方法
　本開示は、半導体装置、及び半導体装置の製造方法に関する。
　携帯電話などの携帯通信端末のフロントエンドには、高周波（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ：ＲＦ）の電気信号を取り扱う高周波スイッチ（ＲＦ－ＳＷ）が搭載されている。
　このような高周波スイッチでは、通過する電気信号の損失を低減するために、オン状態の電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）の抵抗（オン抵抗とも称される）、及びオフ状態のＦＥＴの容量（オフ容量とも称される）を下げることが望まれている。すなわち、高周波スイッチでは、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減することが望まれており、様々な検討が行われている（例えば、特許文献１参照）。
特開２０１５－２０７６４０号公報
　したがって、高周波スイッチに用いられる電界効果トランジスタなどの半導体装置において、オン抵抗とオフ容量との積を低減することが望まれている。
　よって、オフ容量をより低減することが可能な半導体装置、及び半導体装置の製造方法が提供されることが望ましい。
　本開示の一実施形態に係る半導体装置は、ゲート電極と、前記ゲート電極を間にしてソース領域、及びドレイン領域を有する半導体層と、前記ソース領域、及び前記ドレイン領域の上にそれぞれ設けられたコンタクトプラグと、前記コンタクトプラグの各々の上に積層された第１メタルと、前記半導体層の面内方向において前記第１メタルの各々の間、かつ前記半導体層の積層方向において前記第１メタルの下面よりも下方の少なくともいずれかの領域に設けられた第１低誘電率領域と、前記面内方向において前記コンタクトプラグと前記ゲート電極との間、かつ前記積層方向において前記第１低誘電率領域よりも下方の少なくともいずれかの領域に設けられた第２低誘電率領域とを備え、前記第２低誘電率領域は、前記第１低誘電率領域が設けられる平面領域とは少なくとも一部が異なる平面領域に設けられるものである。
　本開示の一実施形態に係る半導体装置の製造方法は、半導体層の上面側にゲート電極を形成する工程と、前記半導体層に、前記ゲート電極を間にしてソース領域、及びドレイン領域を形成する工程と、前記ソース領域、及び前記ドレイン領域の各々の上にコンタクトプラグを形成する工程と、前記コンタクトプラグの各々の上に第１メタルを積層する工程と、前記半導体層の面内方向において前記第１メタルの各々の間、かつ前記半導体層の積層方向において前記第１メタルの下面よりも下方の少なくともいずれかの領域に第１低誘電率領域を形成する工程と、前記面内方向において前記コンタクトプラグと前記ゲート電極との間、かつ前記積層方向において前記第１低誘電率領域よりも下方の少なくともいずれかの領域に第２低誘電率領域を形成する工程とを含み、前記第１低誘電率領域が形成される平面領域とは少なくとも一部が異なる平面領域に前記第２低誘電率領域を形成するものである。
　本開示の一実施形態に係る半導体装置、及び半導体装置の製造方法によれば、前記半導体層の面内方向において前記第１メタルの各々の間、かつ前記半導体層の積層方向において前記第１メタルの下面よりも下方の少なくともいずれかの領域に第１低誘電率領域と、前記面内方向において前記コンタクトプラグと前記ゲート電極との間、かつ前記積層方向において前記第１低誘電率領域よりも下方の少なくともいずれかの領域に第２低誘電率領域とを設けることで、コンタクトプラグとゲート電極との間の空間の誘電率を低下させることができる。
入出力ポート数が１対１０である高周波スイッチの構成を示した模式図である。 入出力ポート数が１対１である高周波スイッチの構成を示した模式図である。 図２に示す高周波スイッチの等価回路を示す回路図である。 図２に示す高周波スイッチがオン状態の場合の等価回路を示す回路図である。 図２に示す高周波スイッチがオフ状態の場合の等価回路を示す回路図である。 本開示の第１の実施形態に係る半導体装置の全体構成を示す平面図である。 同実施形態に係る半導体装置の図６のＶＩＩ－ＶＩＩ線における断面構成を示す縦断面図である。 一般的な電界効果トランジスタのオフ容量を要素ごとに分けて模式的に示した縦断面図である。 比較例に係る半導体装置の積層構造を示す縦断面図である。 図７に示す半導体装置と、図９に示す比較例に係る半導体装置との外部成分Ｃｅｘの大きさをシミュレーションした結果を示すグラフ図である。 図７で示した半導体装置における第１低誘電率領域、及び第２低誘電率領域と、多層配線部とのＺ積層方向の位置関係を示した模式図である。 図７で示した半導体装置における第１低誘電率領域、及び第２低誘電率領域と、多層配線部とのＸＹ面内方向の位置関係を示した模式図である。 図１２のＸＶ－ＸＶ線における断面構成を示す縦断面図である。 図１２のＸＶＩＡ－ＸＶＩＢ線における断面構成を示す縦断面図である。 図１２のＸＶＩＩＢ－ＸＶＩＩＣ線における断面構成を示す縦断面図である。 図１２のＸＶＩＩＩＣ－ＸＶＩＩＩＤ線における断面構成を示す縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 同実施形態に係る半導体装置を製造する一工程を示した縦断面図である。 本開示の第２の実施形態に係る半導体装置の断面構成を示す縦断面図である。 本開示の第３の実施形態に係る半導体装置の断面構成を示す縦断面図である。 本開示の第４の実施形態に係る半導体装置の断面構成を示す縦断面図である。 本開示の第５の実施形態に係る半導体装置の断面構成を示す縦断面図である。 本開示の第６の実施形態に係る半導体装置の断面構成を示す縦断面図である。 本開示の第７の実施形態に係る半導体装置の断面構成を示す縦断面図である。 本開示の第１～第７の実施形態に係る半導体装置が適用される無線通信装置の構成の一例を示す模式図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるものではない。また、本開示の各図に示す各構成要素の配置、寸法、及び寸法比等についても、各図に示すものに限定されるものではない。
　なお、説明は以下の順序で行う。
　１．第１の実施形態
　　１．１．高周波スイッチの構成
　　１．２．半導体装置の構成
　　１．３．半導体装置の製造方法
　２．第２の実施形態
　３．第３の実施形態
　４．第４の実施形態
　５．第５の実施形態
　６．第６の実施形態
　７．第７の実施形態
　８．適用例
　＜１．第１の実施形態＞
　（１．１．高周波スイッチの構成）
　まず、図１～図５を参照して、本開示の第１の実施形態に係る半導体装置を含む高周波スイッチの構成について説明する。図１は、入出力ポート数が１対１０である高周波スイッチの構成を示した模式図であり、図２は、入出力ポート数が１対１である高周波スイッチの構成を示した模式図である。
　高周波スイッチは、主として無線周波数（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ：ＲＦ）帯域の信号処理に用いられる電子部品である。高周波スイッチは、例えば、携帯電話等の携帯情報端末のフロントエンド等に用いられる。高周波スイッチは、入出力のポート数によって、ＳＰＳＴ（Ｓｉｎｇｌｅ　Ｐｏｌｅ　Ｓｉｎｇｌｅ　Ｔｈｒｏｗ：単極単投）、ＳＰＤＴ（Ｓｉｎｇｌｅ　Ｐｏｌｅ　Ｄｏｕｂｌｅ　Ｔｈｒｏｗ：単極双投）、ＳＰ３Ｔ、・・・ＳＰＮＴ（Ｎは実数）などの様々な構成を取ることができる。
　例えば、図１に示す高周波スイッチ１は、ＳＰ１０Ｔスイッチの一例である。ＳＰ１０Ｔスイッチである高周波スイッチ１は、例えば、アンテナＡＮＴに接続された１つの極と、１０個の接点とを備え、１０個の接点の内から接続する接点を制御することができる。また、図２に示す高周波スイッチ１Ａは、ＳＰＳＴスイッチの一例である。ＳＰＳＴスイッチである高周波スイッチ１Ａは、例えば、アンテナＡＮＴに接続された１つの極と、１個の接点とを備え、１個の接点のオン又はオフを制御することができる。
　なお、高周波スイッチは、図１及び図２で示した構成以外の構成を取ることも可能である。具体的には、高周波スイッチは、図２で示したＳＰＳＴスイッチの回路を組み合わせることで、多様な構成を取ることができる。
　続いて、図２に示す高周波スイッチ１Ａの等価回路を図３～図５に示す。図３は、図２に示す高周波スイッチ１Ａの等価回路を示す回路図である。図４は、図２に示す高周波スイッチ１Ａがオン状態の場合の等価回路を示す回路図であり、図５は、図２に示す高周波スイッチ１Ａがオフ状態の場合の等価回路を示す回路図である。
　図３に示すように、ＳＰＳＴである高周波スイッチ１Ａは、例えば、アンテナＡＮＴに接続された第１ポートＰｏｒｔ１と、出力側の第２ポートＰｏｒｔ２と、第１スイッチング素子ＦＥＴ１と、第２スイッチング素子ＦＥＴ２とを備える。第１スイッチング素子ＦＥＴ１は、第１ポートＰｏｒｔ１とグランドとの間に設けられており、第２スイッチング素子ＦＥＴ２は、第１ポートＰｏｒｔ１と第２ポートＰｏｒｔ２との間に設けられている。
　このような高周波スイッチ１Ａは、抵抗を介して、第１スイッチング素子ＦＥＴ１、及び第２スイッチング素子ＦＥＴ２のゲートにコントロール電圧Ｖｃ１、Ｖｃ２を印加することにより、スイッチのオン状態又はオフ状態を制御することができる。
　高周波スイッチ１Ａがオン状態の時には、図４に示すように、第２スイッチング素子ＦＥＴ２が導通状態となり、第１スイッチング素子ＦＥＴ１が非導通状態となる。また、高周波スイッチ１Ａがオフ状態の時には、図５に示すように、第１スイッチング素子ＦＥＴ１が導通状態となり、第２スイッチング素子ＦＥＴ２が非導通状態となる
　第１スイッチング素子ＦＥＴ１、及び第２スイッチング素子ＦＥＴ２は、導通状態では抵抗と等価となり、非導通状態ではキャパシタと等価となる。そのため、第１スイッチング素子ＦＥＴ１、及び第２スイッチング素子ＦＥＴ２には、導通状態ではオン抵抗と呼ばれる抵抗が発生し、非導通状態ではオフ容量と呼ばれる容量が発生する。
　ここで、第１スイッチング素子ＦＥＴ１、及び第２スイッチング素子ＦＥＴ２のオン抵抗、及びオフ容量は、電界効果トランジスタにおける単位長あたりのＲｏｎ［Ωｍｍ］、及びＣｏｆｆ［ｆＦ／ｍｍ］と、電界効果トランジスタのゲート幅Ｗｇ1，Ｗｇ2［ｍｍ］とを用いて、それぞれＲｏｎ／Ｗｇ1、Ｒｏｎ／Ｗｇ2、Ｃｏｆｆ＊Ｗｇ1、Ｃｏｆｆ＊Ｗｇ2と表すことができる。すなわち、電界効果トランジスタにおいて、オン抵抗はゲート幅Ｗｇ1，Ｗｇ2に反比例し、オフ容量はゲート幅Ｗｇ1，Ｗｇ2に比例する。
　したがって、電界効果トランジスタにおいて、オン抵抗による損失を低減するためにゲート幅Ｗｇを大きくした場合、オフ容量による損失が大きくなってしまう。また、電界効果トランジスタのオン抵抗は信号の周波数に依存しないが、オフ容量は信号の周波数が高くなると増大する。そのため、高周波信号を扱う高周波スイッチでは、オフ容量による損失がさらに大きくなってしまう。
　そのため、高周波スイッチに用いられる電界効果トランジスタを低損失化するためには、単位長あたりのＲｏｎ、及びＣｏｆｆを共に小さくすること、すなわち、Ｒｏｎ＊Ｃｏｆｆ（積）を小さくすることが重要となる。
　本開示に係る技術は、上記事情を鑑みてなされたものである。本開示に係る技術は、電界効果トランジスタ等の半導体装置の寄生容量を低減することで、電界効果トランジスタにおけるオン抵抗、及びオフ容量を低減するものである。本開示に係る技術は、高周波信号を扱う電子機器に備えられる高周波スイッチなどに好適に用いられ得る。
　（１．２．半導体装置の構成）
　次に、図６及び図７を参照して、本開示の第１の実施形態に係る半導体装置の構成について説明する。図６は、本実施形態に係る半導体装置の全体構成を示す平面図である。
　図６に示すように、本実施形態に係る半導体装置１０は、例えば、図示しない半導体層の上に設けられたゲート電極２０と、ソース電極３０Ｓと、ドレイン電極３０Ｄとを備える。なお、図６では、ゲート電極２０に斜線を付した。
　半導体装置１０は、例えば、図３で示した高周波スイッチ１Ａが備える第１スイッチング素子ＦＥＴ１、又は第２スイッチング素子ＦＥＴ２を構成する高周波デバイス用の電界効果トランジスタである。
　ゲート電極２０は、一方向に延伸された複数のフィンガー部２１と、複数のフィンガー部２１を互いに連結する連結部２２とを有するマルチフィンガー構造で設けられる。高周波スイッチに用いられる電界効果トランジスタのゲート幅Ｗｇは、低損失化を図るために、ロジック回路などに用いられる電界効果トランジスタと比較して大きく、例えば、数百μｍ～数ｍｍである。また、フィンガー部２１の長さ（フィンガー長）Ｌ２１は、例えば、数十μｍである。なお、連結部２２は、図示しないゲートコンタクトに接続される。
　以下の説明では、ゲート電極２０のフィンガー部２１が延伸する方向をＹ方向とする。また、Ｙ方向と直交し、連結部２２が延伸する方向をＸ方向とする。さらに、Ｘ方向、及びＹ方向の両方と直交する方向（すなわち、図示しない半導体層の面に垂直な方向）をＺ方向とする。
　ソース電極３０Ｓは、ゲート電極２０と同様に、一方向（例えば、Ｙ方向）に延伸されたフィンガー部３１Ｓと、複数のフィンガー部３１Ｓを連結し、図示しないソースコンタクトに接続される連結部３２Ｓとを有する。
　ドレイン電極３０Ｄは、ゲート電極２０と同様に、一方向（例えば、Ｙ方向）に延伸されたフィンガー部３１Ｄと、複数のフィンガー部３１Ｄを連結し、図示しないドレインコンタクトに接続される連結部３２Ｄとを有する。
　ゲート電極２０のフィンガー部２１、ソース電極３０Ｓのフィンガー部３１Ｓ、及びドレイン電極３０Ｄのフィンガー部３１Ｄは、導電型不純物が導入されることで活性化されたアクティブ領域ＡＡの内側に配置される。具体的には、ソース電極３０Ｓのフィンガー部３１Ｓ、及びドレイン電極３０Ｄのフィンガー部３１Ｄは、ゲート電極２０のフィンガー部２１の各々の間に交互に配置される。一方、ゲート電極２０の連結部２２、ソース電極３０Ｓの連結部３２Ｓ、及びドレイン電極３０Ｄの連結部３２Ｄは、アクティブ領域ＡＡの外側に設けられた素子分離領域（図示せず）に配置される。
　続いて、図７を参照して、本実施形態に係る半導体装置１０の断面構成について説明する。図７は、図６のＶＩＩ－ＶＩＩ線における断面構成を示す縦断面図である。図７では、ゲート電極２０のフィンガー部２１の１つと、フィンガー部２１の両側に配置されたソース電極３０Ｓのフィンガー部３１Ｓ、及びドレイン電極３０Ｄのフィンガー部３１Ｄとを含む断面構成を示している。
　図７に示すように、半導体装置１０は、例えば、上述したゲート電極２０と、半導体層５０と、コンタクトプラグ６０Ｓ，６０Ｄと、上述したソース電極３０Ｓ、及びドレイン電極３０Ｄを含む第１メタルＭ１と、第１低誘電率領域７０と、第２低誘電率領域７１とを備える。
　ゲート電極２０は、半導体層５０の上に、ゲート絶縁膜２３を介して設けられる。ゲート電極２０は、例えば、１００ｎｍ～２００ｎｍの厚さのポリシリコンにて構成され得る。ゲート絶縁膜２３は、例えば、５ｎｍ～１５ｎｍの厚さの酸化シリコン（ＳｉＯx）にて構成され得る。
　半導体層５０は、例えば、シリコン（Ｓｉ）等の半導体にて構成され得る。半導体層５０には、ゲート電極２０を挟んで両側に、第１導電型（ｎ＋）シリコンにて構成されるソース領域５０Ｓ、及びドレイン領域５０Ｄが設けられる。また、ソース領域５０Ｓ、及びドレイン領域５０Ｄの表面側には、コンタクトプラグ６０Ｓ，６０Ｄとの接続のために、より高濃度の第１導電型（ｎ＋＋）シリコン、又はシリサイドにて構成される低抵抗領域５１Ｓ，５１Ｄが設けられる。さらに、ソース領域５０Ｓとゲート電極２０との間、及びドレイン領域５０Ｄとゲート電極２０との間には、低濃度の第１導電型（ｎ－）シリコンにて構成されるエクステンション領域５２Ｓ，５２Ｄが設けられる。
　ここで、半導体層５０は、例えば、埋め込み酸化膜５４を介して、支持基板５３の上に設けられる。支持基板５３は、例えば、高抵抗シリコン（Ｓｉ）基板にて構成され、埋め込み酸化膜５４は、例えば、酸化シリコン（ＳｉＯx）にて構成され得る。すなわち、支持基板５３、埋め込み酸化膜５４、及び半導体層５０は、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板５５を構成することができる。
　上記では、ＳＯＩ基板５５の支持基板５３が高抵抗シリコン基板である場合について説明したが、本開示に係る技術は上記例示に限定されない。支持基板５３は、サファイア基板であってもよい。このような場合、ＳＯＩ基板５５は、いわゆるＳＯＳ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｓａｐｐｈｉｒｅ）基板を構成することができる。サファイア基板は絶縁性を有するので、ＳＯＳ基板上に形成された電界効果トランジスタは、ＧａＡｓなどの化合物系の電界効果トランジスタにより近い特性を示すことになる。また、本開示に係る技術は、支持基板５３がＳＯＩ基板、又はＳＯＳ基板である場合に限られず、支持基板５３がバルクのシリコン基板である場合にも同様に適用可能である。
　コンタクトプラグ６０Ｓ，６０Ｄは、ソース領域５０Ｓ、及びドレイン領域５０Ｄの表面の低抵抗領域５１Ｓ，５１Ｄの上に設けられる。コンタクトプラグ６０Ｓ，６０Ｄは、例えば、半導体層５０側から、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層、及びタングステン（Ｗ）層を順に積層することで構成され得る。なお、チタン層は、コンタクトプラグ６０Ｓ，６０Ｄと、下層の低抵抗領域５１Ｓ，５１Ｄと間の接触抵抗を低減するために設けられる。また、窒化チタン層は、半導体層５０からタングステン層へのシリコン等の拡散を抑制するバリアメタルとして設けられる。
　第１メタルＭ１は、例えば、コンタクトプラグ６０Ｓの上に設けられたソース電極３０Ｓと、コンタクトプラグ６０Ｄの上に設けられたドレイン電極３０Ｄとを含む。第１メタルＭ１は、例えば、５００ｎｍ～１０００ｎｍの厚さのアルミニウム（Ａｌ）にて構成され得る。
　第１低誘電率領域７０は、例えば、半導体層５０のＸＹ面内方向において第１メタルＭ１の各々の間、かつ半導体層５０のＺ積層方向において第１メタルＭ１の下面よりも下方の少なくともいずれかの領域に設けられる。具体的には、第１低誘電率領域７０は、半導体層５０のＸＹ面内方向においてソース電極３０Ｓ、及びドレイン電極３０Ｄの間、かつ半導体層５０のＺ積層方向において第１メタルＭ１の下面よりも下方であり、ゲート電極２０の上方の領域に設けられる。
　また、第１低誘電率領域７０は、Ｚ積層方向において、上述した領域よりもさらに上方の領域まで連続して設けられてもよい。具体的には、第１低誘電率領域７０は、半導体層５０のＸＹ面内方向において第１メタルＭ１の各々の間、かつＺ積層方向において第１メタルＭ１の下面と上面との間の領域にさらに設けられてもよい。また、１低誘電率領域７０は、半導体層５０のＸＹ面内方向において第１メタルＭ１の各々の間、かつＺ積層方向において第１メタルＭ１の上面よりも上方の領域にさらに設けられてもよい。
　第２低誘電率領域７１は、半導体層５０のＸＹ面内方向においてコンタクトプラグ６０Ｓ，６０Ｄの各々と、ゲート電極２０との間、かつ半導体層５０のＺ積層方向において第１低誘電率領域７０よりも下方の少なくともいずれかの領域に設けられる。具体的には、第２低誘電率領域７１は、半導体層５０のＸＹ面内方向においてゲート電極２０の両側面の側方に設けられる。なお、第２低誘電率領域７１は、第１低誘電率領域７０と連続して設けられてもよく、第１低誘電率領域７０と離隔して設けられてもよい。
　第２低誘電率領域７１の少なくとも一部は、半導体層５０を積層方向Ｚから平面視した際に、第１低誘電率領域７０が設けられた領域と異なる領域に設けられる。具体的には、第２低誘電率領域７１の少なくとも一部は、半導体層５０のＸＹ面内方向において、第１低誘電率領域７０が設けられた領域の外周の領域に設けられる。これによれば、半導体装置１０は、第１低誘電率領域７０、及び第２低誘電率領域７１をより複雑な形状にて構成することができる。
　ここで、図８を参照して、電界効果トランジスタのオフ容量について説明する。図８は、一般的な電界効果トランジスタ１１のオフ容量を要素ごとに分けて模式的に示した縦断面図である。図８では、図７にて示す半導体装置１０の構成要素と対応する構成要素には同一の符号を付した。
　図８に示すように、一般的な構造の電界効果トランジスタ１１のオフ容量には、ソース領域５０Ｓ、及びドレイン領域５０Ｄ、並びにＳＯＩ基板５５等に生じる内部（ｉｎｔｒｉｎｓｉｃ）成分Ｃｉｎと、ゲート電極２０、コンタクトプラグ６０Ｓ，６０Ｄ、及び第１メタルＭ１等に生じる外部（ｅｘｔｒｉｎｓｉｃ）成分Ｃｅｘとが含まれる。
　例えば、内部成分Ｃｉｎは、ソース領域５０Ｓ又はドレイン領域５０Ｄと支持基板５３との間に生じる容量Ｃｓｓｕｂ，Ｃｄｓｕｂ、ソース領域５０Ｓ又はドレイン領域５０Ｄとゲート電極２０との間に生じる容量Ｃｓｇ，Ｃｄｇ、ソース領域５０Ｓとドレイン領域５０Ｄとの間に生じる容量Ｃｄｓ、及びソース領域５０Ｓ又はドレイン領域５０Ｄと半導体層５０の下部（ボディ）との間に生じる容量Ｃｓｂ，Ｃｄｂなどである。
　例えば、外部成分Ｃｅｘは、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄ又は第１メタルＭ１との間の容量ＣｇＭ、及び第１メタルＭ１の間に生じる容量ＣＭＭ１などである。
　これらのオフ容量を低減するためには、特に、外部成分Ｃｅｘを低減することが有効である。本実施形態に係る半導体装置１０は、上述した領域に、周囲の領域よりも比誘電率が低い第１低誘電率領域７０、及び第２低誘電率領域７１を設けることにより、ゲート電極２０、コンタクトプラグ６０Ｓ，６０Ｄ、及び第１メタルＭ１の間に生じるオフ容量の外部成分Ｃｅｘを低減することができる。したがって、半導体装置１０は、より効果的に外部成分Ｃｅｘを低減することで、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減することができる。これによれば、高周波スイッチに適用された半導体装置１０は、高周波スイッチをさらに低損失化することが可能である。
　ここで、図７に示す半導体装置１０と、図９に示す比較例に係る半導体装置１２とについて、オフ容量の外部成分Ｃｅｘの大きさをシミュレーションした結果を図１０に示す。
　図９は、比較例に係る半導体装置１２の断面構成を示す縦断面図である。図９に示すように、比較例に係る半導体装置１２は、本実施形態に係る半導体装置１０と比較して、半導体層５０のＸＹ面内方向においてコンタクトプラグ６０Ｓ，６０Ｄの各々と、ゲート電極２０との間、かつ半導体層５０のＺ積層方向において第１低誘電率領域７０よりも下方に第２低誘電率領域が設けられていない点が異なる。すなわち、比較例に係る半導体装置１２は、本実施形態に係る半導体装置１０と比較して、同様の第１低誘電率領域７０が設けられているものの、半導体層５０のＸＹ面内方向においてゲート電極２０の両側方に第２低誘電率領域７１が設けられていない点が異なる。
　図１０では、本実施形態に係る半導体装置１０における外部成分Ｃｅｘのシミュレーション結果を実施例として示し、比較例に係る半導体装置１２における外部成分Ｃｅｘのシミュレーション結果を比較例として示す。図１０にて示されるように、実施例における外部成分Ｃｅｘの大きさは、比較例における外部成分Ｃｅｘの大きさに対して、低減していることがわかる。したがって、本実施形態に係る半導体装置１０は、第２低誘電率領域７１をさらに設けることで、オフ容量をさらに低減することができることがわかる。
　ここで、図７に戻って、本実施形態に係る半導体装置１０の構成についての説明を再開する。
　図７に示す半導体装置１０は、半導体層５０の上に、ゲート電極２０を覆うように設けられた少なくとも１層以上の絶縁膜８０と、少なくとも１層以上の絶縁膜８０の上面からゲート電極２０の上面に向けて設けられた開口Ｐとをさらに備える。
　開口Ｐは、積層方向Ｚから、少なくとも１層以上の絶縁膜８０を平面視した場合に、ゲート電極２０に対応する平面領域に設けられる。開口Ｐは、ソース電極３０Ｓ、及びドレイン電極３０Ｄの間に設けられるため、開口Ｐの開口幅ＷＰは、例えば、１００ｎｍ～１０００ｎｍ程度となる。
　第１低誘電率領域７０は、このような開口Ｐの内部に設けられることが好ましい。また、第２低誘電率領域７１は、開口Ｐと空間的に連続して設けられ、開口Ｐの内部に設けられた第１低誘電率領域７０と空間的に連続して設けられることが好ましい。第１低誘電率領域７０、及び第２低誘電率領域７１は、Ｘ方向又はＹ方向のいずれかの方向において、領域の中心が一致するように設けられてもよく、互いに独立した領域に設けられてもよい。
　少なくとも１層以上の絶縁膜８０は、エッチングレートの異なる材料でそれぞれ形成された絶縁膜を複数含んで構成されることが好ましい。これによれば、少なくとも１層以上の絶縁膜８０は、各々の絶縁膜のエッチングレートの差を用いることで、後述する製造工程にて開口Ｐのエッチング停止位置を高精度に制御することが可能となる。
　具体的には、少なくとも１層以上の絶縁膜８０は、第１絶縁膜８１と、第２絶縁膜８２と、第３絶縁膜８３とを含んで構成され得る。
　第１絶縁膜８１は、ゲート電極２０の表面（すなわち、ゲート電極２０の上面、及び側面）と、半導体層５０の上面とを覆うように設けられる。
　第２絶縁膜８２は、第１絶縁膜８１の表面を覆うように設けられる。ただし、第２絶縁膜８２は、ゲート電極２０の表面（すなわち、ゲート電極２０の上面、及び側面）に設けられた第１絶縁膜８１の表面には設けられておらず、第１絶縁膜８１を第２低誘電率領域７１に対して露出させている。これは、後述する製造工程にて説明するように、半導体装置１０では、第２絶縁膜８２を除去することで、第１絶縁膜８１と、第３絶縁膜８３との間に第２低誘電率領域７１を形成しているためである。
　第３絶縁膜８３は、第２絶縁膜８２の表面と第１メタルＭ１の下面との間に設けられる。第３絶縁膜８３は、ゲート電極２０を埋め込むように設けられ、第１絶縁膜８１との間に第２低誘電率領域７１を形成する。
　ここで、第２絶縁膜８２は、第１絶縁膜８１、及び第３絶縁膜８３を構成する材料とエッチングレートが異なる材料により構成されることが好ましい。例えば、第２絶縁膜８２は、窒化シリコン（ＳｉＮ）膜により構成され、第１絶縁膜８１、及び第３絶縁膜８３は、窒化シリコン（ＳｉＮ）とはエッチングレートが異なる酸化シリコン（ＳｉＯx）膜により構成されることが好ましい。これによれば、半導体装置１０では、第２絶縁膜８２をエッチングストッパ層として機能させることで、第３絶縁膜８３を貫通して第２絶縁膜８２の上面に達する開口Ｐを容易に形成することができるようになる。また、開口Ｐを介して、等方的なエッチングを行い、第２絶縁膜８２を選択的に除去することで、開口Ｐの下方に第２低誘電率領域７１を容易に形成することができるようになる。
　また、少なくとも１層以上の絶縁膜８０は、第４絶縁膜８４をさらに含んで構成されてもよい。具体的には、第４絶縁膜８４は、第３絶縁膜８３の上面、及び第１メタルＭ１の表面（すなわち、第１メタルＭ１の上面、及び側面）を覆うように設けられてもよい。このような場合、開口Ｐは、第４絶縁膜８４の上面から、第４絶縁膜８４、及び第３絶縁膜８３を貫通して設けられることになる。第４絶縁膜８４は、例えば、酸化シリコン（ＳｉＯx）膜により構成され得る。
　また、少なくとも１層以上の絶縁膜８０は、第５絶縁膜８５をさらに含んで構成されてもよい。具体的には、第５絶縁膜８５は、第４絶縁膜８４の上に設けられ、開口Ｐの上部を閉塞してもよい。第５絶縁膜８５は、例えば、酸化シリコン（ＳｉＯx）膜により構成され得る。
　さらに、第５絶縁膜８５の上層には、必要に応じて、例えば酸化シリコン（ＳｉＯx）膜にて構成される第６絶縁膜８６が設けられてもよい。
　本実施形態に係る半導体装置１０では、開口Ｐの内部の少なくとも一部に第１低誘電率領域７０として空隙ＡＧ（Ａｉｒ　Ｇａｐ）を設けることができる。例えば、第１低誘電率領域７０の空隙ＡＧは、第１低誘電率領域７０の下方に、同様に空隙ＡＧとして形成された第２低誘電率領域７１と空間的に連続して設けられてもよい。
　第１低誘電率領域７０、及び第２低誘電率領域７１は、第３絶縁膜８３、及び第４絶縁膜８４を構成する酸化シリコン（ＳｉＯx：比誘電率３．９）膜よりも低い比誘電率を有する領域であれば領域内部の構成については特に限定されない。例えば、第１低誘電率領域７０、及び第２低誘電率領域７１は、空隙ＡＧ内部に空気（比誘電率１．０）を含んで構成されてもよく、空隙ＡＧ内部が真空となるように構成されてもよい。また、第１低誘電率領域７０、及び第２低誘電率領域７１は、空隙ＡＧ内部の一部又は全部を低誘電率材料で埋め込まれて構成されてもよい。なお、低誘電率材料とは、例えば、比誘電率が３以下の誘電体材料を表す。
　第１低誘電率領域７０、及び第２低誘電率領域７１が空隙ＡＧで構成される場合、空隙ＡＧの上部が第５絶縁膜８５により閉塞されることで、空隙ＡＧは、第５絶縁膜８５により気密封止される。なお、空隙ＡＧを閉塞する際に、空隙ＡＧの内部に第５絶縁膜８５の一部が入り込むことがあり得る。このような場合、第５絶縁膜８５は、開口Ｐの側面又は底面の一部を被覆することになる。
　ＸＹ面内方向において、第１低誘電率領域７０、及び第２低誘電率領域７１が形成される幅については特に限定されない。ただし、第１低誘電率領域７０が形成される幅は、例えば、積層方向Ｚに切断した一断面において、ゲート電極２０の表面に設けられた第１絶縁膜８１の幅より小さくてもよい。具体的には、第１低誘電率領域７０の幅Ｗ７０は、ゲート電極２０の上面、及び側面を覆う第１絶縁膜８１の幅Ｗ８１より小さくともよい。
　ゲート電極２０の上面、及び側面の第１絶縁膜８１の表面に第２絶縁膜８２が形成される場合、第１低誘電率領域７０の幅Ｗ７０は、ゲート電極２０の上面、及び側面を覆う第１絶縁膜８１、及び第２絶縁膜８２の幅よりも小さくともよい。また、ゲート電極２０の上面、及び側面に第１絶縁膜８１が形成されない場合、第１低誘電率領域７０の幅Ｗ７０は、ゲート電極２０の幅よりも小さくともよい。
　また、第２低誘電率領域７１が形成される幅は、積層方向Ｚに切断した一断面において、ゲート電極２０の表面に設けられた第１絶縁膜８１の幅よりも大きくともよい。具体的には、第２低誘電率領域７１の幅Ｗ７１は、ゲート電極２０の上面、及び側面を覆う第１絶縁膜８１の幅Ｗ８１より大きく、コンタクトプラグ６０Ｓ，６０Ｄの間の幅より小さくともよい。
　ゲート電極２０の上面、及び側面の第１絶縁膜８１の表面に第２絶縁膜８２が形成される場合、第２低誘電率領域７１の幅Ｗ７１は、ゲート電極２０の上面、及び側面を覆う第１絶縁膜８１、及び第２絶縁膜８２の幅よりも大きくともよい。また、ゲート電極２０の上面、及び側面に第１絶縁膜８１が形成されない場合、第２低誘電率領域７１の幅Ｗ７１は、ゲート電極２０の幅よりも大きくともよい。
　さらに、図１１及び図１２を参照して、本実施形態に係る半導体装置１０における第１低誘電率領域７０、及び第２低誘電率領域７１と、多層配線部９０との位置関係について説明する。多層配線部９０には、半導体装置１０の各電極から取り出した信号を伝達する配線が設けられる。
　図１１は、図７で示した半導体装置１０における第１低誘電率領域７０、及び第２低誘電率領域７１と、多層配線部９０とのＺ積層方向の位置関係を示した模式図である。
　図１１に示すように、多層配線部９０は、例えば、第１配線層９１と、第２配線層９２とを含む。第１配線層９１は、例えば、ソース電極３０Ｓ、及びドレイン電極３０Ｄを含む第１メタルＭ１と同層に設けられる。第２配線層９２は、第１配線層９１の上方に設けられ、例えば、コンタクトプラグ９３を介して、第１配線層９１と接続される。
　半導体装置１０における第１低誘電率領域７０、及び第２低誘電率領域７１は、半導体層５０に導電型不純物を導入することで活性化されたアクティブ領域ＡＡの素子領域ＡＡ１の内側に設けられる。一方、多層配線部９０は、アクティブ領域ＡＡの内側、かつ素子領域ＡＡ１の外側の配線領域ＡＡ２の内側に設けられる。素子領域ＡＡ１と、配線領域ＡＡ２とは、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法にて形成された素子分離層１００により分離される。
　なお、第１低誘電率領域７０、及び第２低誘電率領域７１は、多層配線部９０の第１配線層９１の各々の間、及び第２配線層９２の各々の間に設けられなくともよい。すなわち、第１低誘電率領域７０、及び第２低誘電率領域７１は、アクティブ領域ＡＡにおける素子領域ＡＡ１内の半導体装置１０に少なくとも設けられる。
　図１２は、図７で示した半導体装置１０における第１低誘電率領域７０、及び第２低誘電率領域７１と、多層配線部９０とのＸＹ面内方向の位置関係を示した模式図である。
　図１２に示すように、アクティブ領域ＡＡの内側には、半導体装置１０、第１低誘電率領域７０、及び第２低誘電率領域７１が設けられる。一方、アクティブ領域ＡＡの外側の素子分離領域ＡＢには、半導体層５０に替えて、ＳＴＩ法にて形成された素子分離層１００が全面に亘って設けられており、ゲートコンタクトＧＣが設けられる。
　より具体的には、アクティブ領域ＡＡには、ゲート電極２０のフィンガー部２１と、ソース電極３０Ｓのフィンガー部３１Ｓと、ドレイン電極３０Ｄのフィンガー部３１Ｄとが設けられる。
　ゲート電極２０のフィンガー部２１は、一方向（例えば、Ｙ方向）に延伸されて設けられる。ソース電極３０Ｓのフィンガー部３１Ｓ、及びドレイン電極３０Ｄのフィンガー部３１Ｄは、ゲート電極２０のフィンガー部２１の延伸方向と平行な方向に延伸して、ゲート電極２０のフィンガー部２１の両側に設けられる。
　コンタクトプラグ６０Ｓ，６０Ｄは、ゲート電極２０のフィンガー部２１の延伸方向と平行な方向に延伸して、ソース電極３０Ｓのフィンガー部３１Ｓ、及びドレイン電極３０Ｄのフィンガー部３１Ｄの下方に設けられる。
　第１低誘電率領域７０は、ゲート電極２０のフィンガー部２１の延伸方向と平行な方向に延伸して、ゲート電極２０のフィンガー部２１の上に設けられる。また、第２低誘電率領域７１は、ゲート電極２０のフィンガー部２１の延伸方向と平行な方向に延伸して、ゲート電極２０のフィンガー部２１の側方に設けられる。すなわち、半導体層５０をＺ積層方向から平面視した際に、第１低誘電率領域７０は、ＸＹ面内方向においてゲート電極２０のフィンガー部２１と重畳する領域に設けられ、第２低誘電率領域７１は、ＸＹ面内方向においてゲート電極２０のフィンガー部２１の両側の領域に設けられる。
　素子分離領域ＡＢには、ゲート電極２０の連結部２２と、ソース電極３０Ｓの連結部３２Ｓと、ドレイン電極３０Ｄの連結部３２Ｄとが設けられる。
　ゲート電極２０の連結部２２は、ゲートコンタクトＧＣに接続される。また、ソース電極３０Ｓの連結部３２Ｓは、図示しないソースコンタクトに接続され、ドレイン電極３０Ｄの連結部３２Ｄは、図示しないドレインコンタクトに接続される。
　ここで、図１３～図１６を参照して、図１２で示す各構成のＺ積層方向における断面構成について説明する。図１３は、図１２のＸＶ－ＸＶ線における断面構成を示す縦断面図である。図１４は、図１２のＸＶＩＡ－ＸＶＩＢ線における断面構成を示す縦断面図であり、図１５は、図１２のＸＶＩＩＢ－ＸＶＩＩＣ線における断面構成を示す縦断面図であり、図１６は、図１２のＸＶＩＩＩＣ－ＸＶＩＩＩＤ線における断面構成を示す縦断面図である。
　図１２に示すように、ゲートコンタクトＧＣは、ＳＴＩ法によって形成された素子分離層１００の上に、ゲート電極２０の連結部２２と、ゲートコンタクトプラグ２４と、ゲートコンタクト層２５とを順に設けることで構成され得る。ゲートコンタクトプラグ２４は、コンタクトプラグ６０Ｓ，６０Ｄと同様の構成を備え、コンタクトプラグ６０Ｓ，６０Ｄと同層に設けられる。ゲートコンタクト層２５は、ソース電極３０Ｓ、及びドレイン電極３０Ｄと同様の構成を備え、ソース電極３０Ｓ、及びドレイン電極３０Ｄを含む第１メタルＭ１と同層に設けられる。
　図１２～図１６に示すように、第１低誘電率領域７０は、ゲートコンタクトＧＣを避けて設けられることが好ましい。これは、第１低誘電率領域７０がゲートコンタクトＧＣの連結部２２の上に設けられる場合、連結部２２の上にゲートコンタクトプラグ２４を設けることが困難となるためである。また、ゲートコンタクトＧＣの連結部２２の上に第１低誘電率領域７０が設けられない場合、同様に、第２低誘電率領域７１も設けられない。また、ゲートコンタクトＧＣは、ゲート電極２０と同様に、少なくとも１層以上の絶縁膜８０（すなわち、第１絶縁膜８１～第６絶縁膜８６）により覆われていることが好ましい。これによれば、ゲートコンタクトＧＣを露出させずに、少なくとも１層以上の絶縁膜８０によってゲートコンタクトＧＣを保護することができるため、ゲートコンタクトＧＣの信頼性を維持することが可能となる。
　（１．３．半導体装置の製造方法）
　続いて、図１７～図２９を参照して、本実施形態に係る半導体装置１０の製造方法について説明する。図１７～図２９は、半導体装置１０を製造する各工程を示した縦断面図である。
　まず、図１７に示すように、支持基板５３の上に埋め込み酸化膜５４、及び半導体層５０を積層したＳＯＩ基板５５を用意する。次に、ＳＴＩ法を用いて、ＳＯＩ基板５５の半導体層５０に素子分離層１００を形成することで、アクティブ領域ＡＡ内に素子領域ＡＡ１を画定する。
　次に、図１８に示すように、ゲート絶縁膜２３を介して、半導体層５０の上にゲート電極２０を形成する。
　具体的には、例えば、熱酸化法を用いて、酸化シリコン膜からなるインプラスルー膜を形成した後、第２導電型不純物（例えば、ホウ素（Ｂ）、又はアルミニウム（Ａｌ）等のｐ型不純物）のウェルインプランテーション、及びチャネルインプランテーションをアクティブ領域ＡＡに行ったのち、インプラスルー膜を除去する。その後、熱酸化法を用いて、例えば、酸化シリコンからなるゲート絶縁膜２３を５ｎｍ～１５ｎｍ程度の厚さで形成する。
　続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ポリシリコンからなるゲート電極材料膜（図示せず）を半導体層５０、及びゲート絶縁膜２３の上に１００ｎｍ～２００ｎｍ程度の厚さで形成する。次に、フォトリソグラフィ、及びエッチングを用いて、形成したゲート電極材料膜を加工することで、半導体層５０の上面にゲート電極２０を形成する。
　続いて、図１９に示すように、ゲート電極２０、及び図示しないオフセットスペーサをマスクとして、第１導電型不純物（例えば、ヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物）のインプランテーションＳ／Ｄ　ＩＭＰＬを行うことで、ゲート電極２０の両側の半導体層５０にエクステンション領域５２Ｓ，５２Ｄを形成する。次に、ゲート電極２０の両側面に図示しないサイドウォールを形成し、再度、第１導電型不純物のインプランテーションＳ／Ｄ　ＩＭＰＬを行う。これにより、ゲート電極２０を挟んで両側の半導体層５０にソース領域５０Ｓ、及びドレイン領域５０Ｄを形成することができる。なお、サイドウォールは、ソース領域５０Ｓ、及びドレイン領域５０Ｄを形成した後、除去される。
　次に、図２０に示すように、例えば、ＣＶＤ法を用いて、酸化シリコンからなる第１絶縁膜８１をゲート電極２０の表面、及び半導体層５０の上面に１０ｎｍ～１００ｎｍ程度の厚さで形成する。
　続いて、図２１に示すように、例えば、ＣＶＤ法を用いて、第１絶縁膜８１を形成する酸化シリコンとエッチングレートが異なる窒化シリコンからなる第２絶縁膜８２を第１絶縁膜８１の表面に１０ｎｍ～１００ｎｍ程度の厚さで形成する。その後、例えば、ＣＶＤ法を用いて、酸化シリコンからなる第３絶縁膜８３を第２絶縁膜８２の上に５００ｎｍ～１５００ｎｍ程度の厚さで形成する。
　次に、図２２に示すように、フォトリソグラフィ、及びエッチングを用いて、ソース領域５０Ｓ、及びドレイン領域５０Ｄに対応する位置の第３絶縁膜８３、第２絶縁膜８２、及び第１絶縁膜８１を除去する。これにより、ソース領域５０Ｓ、及びドレイン領域５０Ｄを露出させるコンタクトホールＨ１を形成する。コンタクトホールＨ１は、図１２で示したように、ゲート電極２０のフィンガー部２１の延伸方向と平行な方向に延伸して設けられる。
　続いて、図２３に示すように、コンタクトホールＨ１を介して、高濃度の第１導電型不純物（例えば、ヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物）のインプランテーションＣｎｔ　ＩＭＰＬをソース領域５０Ｓ、及びドレイン領域５０Ｄに行うことにより、半導体層５０に低抵抗領域５１Ｓ，５１Ｄを形成する。
　次に、図２４に示すように、コンタクトホールＨ１内に、チタン層、窒化チタン層、及びタングステン層を順に積層することで、積層構造を有するコンタクトプラグ６０Ｓ，６０Ｄを形成する。これにより、コンタクトプラグ６０Ｓ，６０Ｄは、低抵抗領域５１Ｓ，５１Ｄを介して、ソース領域５０Ｓ、及びドレイン領域５０Ｄと電気的に接続することができる。コンタクトプラグ６０Ｓ，６０Ｄは、図１２で示したように、ゲート電極２０のフィンガー部２１の延伸方向と平行な方向に延伸して設けられる。
　その後、図２５に示すように、コンタクトプラグ６０Ｓ，６０Ｄの上に、第１メタルＭ１として、アルミニウム（Ａｌ）からなるソース電極３０Ｓ、及びドレイン電極３０Ｄを形成する。ソース電極３０Ｓのフィンガー部３１Ｓ、及びドレイン電極３０Ｄのフィンガー部３１Ｄは、図１２で示したように、ゲート電極２０のフィンガー部２１の延伸方向と平行な方向に延伸して設けられる。
　続いて、図２６に示すように、例えば、ＣＶＤ法を用いて、第３絶縁膜の上面、及び第１メタルＭ１の表面に酸化シリコンからなる第４絶縁膜８４を形成する。
　次に、図２７に示すように、第４絶縁膜８４、及び第３絶縁膜８３を貫通し、第２絶縁膜８２を露出させる開口Ｐを形成する。
　具体的には、まず、フォトリソグラフィを用いて、低誘電率領域形成用レジスト６５をパターニングする。その後、パターニングされた低誘電率領域形成用レジスト６５をマスクとするドライエッチングによって、第４絶縁膜８４、及び第３絶縁膜８３の一部を除去することで、開口Ｐを形成する。なお、開口Ｐを形成するエッチングは、異方性の高いドライエッチングにて行われる。このような異方性の高いエッチングを用いることにより、アスペクト比の高い開口Ｐを所望の領域に高精度で形成することが可能となる。
　ここで、開口Ｐは、半導体層５０のＸＹ面内方向において第１メタルＭ１の間の領域に設けられる。具体的には、開口Ｐは、ソース電極３０Ｓ、及びドレイン電極３０Ｄの間の領域（すなわち、ゲート電極２０の上方）に設けられる。開口Ｐの開口幅ＷＰは、例えば、１００ｎｍ～１０００ｎｍ程度である。開口Ｐの形成において、第２絶縁膜８２がエッチングストッパとして機能するため、開口Ｐのエッチングは、酸化シリコンからなる第４絶縁膜８４、及び第３絶縁膜８３まで進み、第２絶縁膜８２の上面で停止する。この工程で形成された開口Ｐの内部の空隙ＡＧが第１低誘電率領域７０となる。
　続いて、図２８に示すように、低誘電率領域形成用レジスト６５を残した状態で、開口Ｐを介して第２絶縁膜８２の一部をエッチングすることで、第１メタルＭ１の間に設けられた空隙ＡＧと連続する空隙ＡＧをゲート電極２０の側方に形成する。なお、第２絶縁膜８２の一部を除去するエッチングは、等方的なドライエッチング、又はウェットエッチング等を用いて行われる。このような等方的なエッチングを用いることにより、ゲート電極２０の上面、及び側面に設けられた第２絶縁膜８２を効率的にエッチングし、より広い領域に空隙ＡＧを形成することができる。
　この工程において、第２絶縁膜８２を除去することで形成された空隙ＡＧが第２低誘電率領域７１となる。すなわち、ゲート電極２０の上方に第１低誘電率領域７０となる空隙ＡＧが形成され、ゲート電極２０の側方に第２低誘電率領域７１となる空隙ＡＧが形成されるため、半導体装置１０は、オフ容量の外部成分をさらに低減することができる。
　次に、図２９に示すように、低誘電率領域形成用レジスト６５を剥離した後、例えば、空隙ＡＧ内部への埋め込み性が低い条件のＣＶＤ法を用いて、第４絶縁膜８４の上に酸化シリコンからなる第５絶縁膜８５を形成する。このような条件のＣＶＤ法では、第５絶縁膜８５は、開口Ｐの上部にオーバーハングしながら堆積する。これによれば、開口Ｐの内部が第５絶縁膜８５にて埋め込まれる前に、開口Ｐの上部が第５絶縁膜８５にて閉塞されるため、開口Ｐの内部に気密封止された空隙ＡＧが形成される。このとき、開口Ｐの側面、及びゲート電極２０を覆う第１絶縁膜８１の上面は、開口Ｐの内部に入り込んだ第５絶縁膜８５で被覆されてもよい。
　空隙ＡＧは、第３絶縁膜８３、第４絶縁膜８４、及び第５絶縁膜８５を形成する酸化シリコン（比誘電率３．９）よりも比誘電率が低いため、第１低誘電率領域７０、及び第２低誘電率領域７１として機能する。空隙ＡＧの内側は、真空であってもよく、空気（比誘電率１．０）が存在してもよい。または、空隙ＡＧの内側は、第３絶縁膜８３、第４絶縁膜８４、及び第５絶縁膜８５を形成する酸化シリコン（比誘電率３．９）よりも比誘電率が低い材料で埋め込まれていてもよい。
　以上の工程により、ＸＹ面内方向において第１メタルＭ１の間、かつＺ積層方法において第１メタルＭ１の下面よりも下方の少なくともいずれかの領域を含む第１低誘電率領域７０と、ＸＹ面内方向においてコンタクトプラグ６０Ｓ，６０Ｄとゲート電極２０との間、かつＺ積層方法において第１低誘電率領域７０よりも下方の少なくともいずれかの領域を含む第２低誘電率領域７１とに対応する領域に空隙ＡＧが設けられることになる。このとき、第１低誘電率領域７０の空隙ＡＧと、第２低誘電率領域７１の空隙ＡＧとは、空間的に連続して形成される。
　その後、第５絶縁膜８５の上に、必要に応じて第６絶縁膜８６が形成されることで、図７に示した半導体装置１０が形成される。なお、図示しないが、第５絶縁膜８５の上に、第１メタルＭ１、及び第４絶縁膜８４と同様に、金属層、及び絶縁膜の形成を順次行うことで、第２メタルＭ２、さらには第３メタルＭ３を形成することも可能である。
　以上にて説明したように、半導体装置１０は、上述した領域に第１低誘電率領域７０、及び第２低誘電率領域７１を設けることにより、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄ、及び第１メタルＭ１との間の容量ＣｇＭ、及び第１メタルＭ１の間に生じる容量ＣＭＭ１を低減することができる。したがって、半導体装置１０は、オフ容量の外部成分Ｃｅｘを低減することができる。これによれば、半導体装置１０は、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減することができるため、高周波スイッチの重要な特性である低損失化を促進することが可能となる。
　また、半導体装置１０では、第１低誘電率領域７０は、Ｚ積層方向において第１メタルＭ１の下面と上面との間の領域、及び第１メタルＭ１の上面よりも上方の領域にもさらに延伸して設けられてもよい。このような場合、半導体装置１０は、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄ、及び第１メタルＭ１との間の容量ＣｇＭ、及び第１メタルＭ１の間に生じる容量ＣＭＭ１をさらに低減することが可能となる。
　さらに、半導体装置１０は、エッチングレートが異なる材料でそれぞれ形成された絶縁膜を含む少なくとも１層以上の絶縁膜８０を半導体層５０の上に設けて構成されることが好ましい。これによれば、半導体装置１０では、各絶縁膜によるエッチングレートの差を用いて、第１低誘電率領域７０、及び第２低誘電率領域７１の形成に用いられる開口Ｐのエッチング停止位置を高精度に制御することが可能となる。したがって、本実施形態によれば、半導体装置１０をより安定的かつ高い信頼性にて製造することが可能となる。
　なお、図７等の縦断面図にて示した開口Ｐにおける第５絶縁膜８５の埋め込み状態、並びに開口Ｐの側面、及びゲート電極２０を覆う第１絶縁膜８１の上面への被覆状態は、あくまで例示であって、本実施形態に係る半導体装置１０の構造を限定するものではない。
　＜２．第２の実施形態＞
　次に、図３０を参照して、本開示の第２の実施形態に係る半導体装置の構成について説明する。図３０は、本実施形態に係る半導体装置１０Ａの断面構成を示す縦断面図である。図３０は、図７と同様に、図６のＶＩＩ－ＶＩＩ線における断面構成を示す。
　図３０に示すように、本実施形態に係る半導体装置１０Ａは、図７で示す半導体装置１０に対して、開口Ｐを介して行われる第２絶縁膜８２の等方的なエッチングの範囲を拡大させることで、第１低誘電率領域７０、及び第２低誘電率領域７１となる空隙ＡＧを拡大させている点が異なる。
　具体的には、半導体装置１０Ａでは、第２絶縁膜８２に加えてゲート電極２０の上面を覆う第１絶縁膜８１、さらに開口Ｐの側面の第３絶縁膜８３、及び第４絶縁膜８４を除去することで、より広い範囲に空隙ＡＧを形成することができる。これによれば、半導体装置１０Ａは、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄ又は第１メタルＭ１との間の容量ＣｇＭ、及び第１メタルＭ１の間に生じる容量ＣＭＭ１などを含むオフ容量の外部成分Ｃｅｘをさらに低減することが可能である。
　本実施形態に係る半導体装置１０Ａでは、開口Ｐの開口幅ＷＰが拡大するため、開口Ｐの側面、及び底面（すなわち、ゲート電極２０の上面）には、図７で示す半導体装置１０よりも厚い膜厚の第５絶縁膜８５が堆積することがあり得る。このとき、開口Ｐの底面に堆積した第５絶縁膜８５は、等方的なエッチングによって開口Ｐの内部に露出したゲート電極２０の上面を保護する機能を奏する。
　なお、第１の実施形態でも言及したが、図３０で示した開口Ｐにおける第５絶縁膜８５の埋め込み状態、並びに開口Ｐの側面、及びゲート電極２０の上面への被覆状態は、あくまで例示であって、本実施形態に係る半導体装置１０Ａの構造を限定するものではない。
　＜３．第３の実施の形態＞
　続いて、図３１を参照して、本開示の第３の実施形態に係る半導体装置の構成について説明する。図３１は、本実施形態に係る半導体装置１０Ｂの断面構成を示す縦断面図である。図３１は、図７と同様に、図６のＶＩＩ－ＶＩＩ線における断面構成を示す。
　図３１に示すように、本実施形態に係る半導体装置１０Ｂは、第１低誘電率領域７０となる空隙ＡＧの幅Ｗ７０を図７で示す半導体装置１０と同程度としつつ、第２低誘電率領域７１となる空隙ＡＧを図３０で示す半導体装置１０Ａよりも拡大することができる。
　具体的には、半導体装置１０Ｂでは、開口Ｐを形成する際に用いる低誘電率領域形成用レジスト６５の開口幅をより狭くすることで、より狭い開口幅ＷＰを有する開口Ｐを形成する。その上で、半導体装置１０Ｂは、開口Ｐを介して行われる第２絶縁膜８２の等方的なエッチングの範囲を拡大し、第２絶縁膜８２に加えてゲート電極２０の上面及び側面を覆う第１絶縁膜８１、さらに開口Ｐの側面の第３絶縁膜８３、及び第４絶縁膜８４を除去することで、より広い範囲に空隙ＡＧを形成することができる。
　開口Ｐを介した第１絶縁膜８１、第２絶縁膜８２、第３絶縁膜８３、及び第４絶縁膜８４の等方的なエッチングは、空隙ＡＧを拡大するために長時間行われるため、開口Ｐの開口幅ＷＰはエッチング前後で広がってしまう。本実施形態に係る半導体装置１０Ｂでは、あらかじめ開口幅ＷＰを狭くして開口Ｐを形成しているため、空隙ＡＧを形成するエッチングにて開口Ｐの開口幅ＷＰが過度に広がり、第５絶縁膜８５による開口Ｐの上部の閉塞が困難となることを防止することができる。
　なお、半導体装置１０Ｂでは、空隙ＡＧを形成するための等方的なエッチングは、半導体層５０が露出しないようにエッチング量を制御して行われる。具体的には、空隙ＡＧを形成するための等方的なエッチングは、半導体層５０の上面に設けられた第１絶縁膜８１が消失しない程度にエッチング量を制御して行われる。これは、ゲート絶縁膜２３の近傍の半導体層５０が露出したり、ゲート絶縁膜２３がサイドエッチングされたりした場合、ゲート長、及び閾値電圧のばらつきが大きくなる可能性があるためである。
　半導体装置１０Ｂでは、第２絶縁膜８２に加えてゲート電極２０の上面及び側面を覆う第１絶縁膜８１、さらに開口Ｐの側面の第３絶縁膜８３、及び第４絶縁膜８４を除去することで、さらに広い範囲に空隙ＡＧを形成することができる。これによれば、半導体装置１０Ｂは、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄ又は第１メタルＭ１との間の容量ＣｇＭ、及び第１メタルＭ１の間に生じる容量ＣＭＭ１などを含むオフ容量の外部成分Ｃｅｘをさらに低減することが可能である。
　本実施形態に係る半導体装置１０Ｂでは、開口Ｐの開口幅ＷＰが図７で示す半導体装置１０と同程度であるため、開口Ｐの側面、及び底面（すなわち、ゲート電極２０の上面）に堆積する第５絶縁膜８５の膜厚を薄くすることができる。これによれば、半導体装置１０Ｂは、第１低誘電率領域７０、及び第２低誘電率領域７１となる空隙ＡＧが過度に第５絶縁膜８５によって埋め込まれてしまうことを抑制することができる。
　なお、第１の実施形態でも言及したが、図３１で示した開口Ｐにおける第５絶縁膜８５の埋め込み状態、並びに開口Ｐの側面、及びゲート電極２０の上面への被覆状態は、あくまで例示であって、本実施形態に係る半導体装置１０Ｂの構造を限定するものではない。
　＜４．第４の実施の形態＞
　次に、図３２を参照して、本開示の第４の実施形態に係る半導体装置の構成について説明する。図３２は、本実施形態に係る半導体装置１０Ｃの断面構成を示す縦断面図である。図３２は、図７と同様に、図６のＶＩＩ－ＶＩＩ線における断面構成を示す。
　図３２に示すように、本実施形態に係る半導体装置１０Ｃは、図７で示す半導体装置１０に対して、開口Ｐの一部が第５絶縁膜８５にて埋め込まれることで、第１低誘電率領域７０と、第２低誘電率領域７１とが空間的に連続しておらず孤立している点が異なる。
　具体的には、半導体装置１０Ｃでは、開口Ｐの上部を閉塞する第５絶縁膜８５を形成する際に、埋め込み性が高い条件のＣＶＤ法にて第５絶縁膜８５を成膜することで、開口Ｐの内部により多くの第５絶縁膜８５を堆積させる。これにより、半導体装置１０Ｃは、開口Ｐの側面、及び底面（すなわち、第１絶縁膜８１の上面）に堆積された第５絶縁膜８５を結合させ、第１低誘電率領域７０と、第２低誘電率領域７１とを互いに分離することができる。これにより、第１低誘電率領域７０は、ゲート電極２０の上方に設けられ、第２低誘電率領域７１は、ゲート電極２０の側面を囲むように互いに離隔して設けられる。
　したがって、本実施形態に係る半導体装置１０Ｃのような構成であっても、図７で示す半導体装置１０と同様に、半導体装置１０Ｃは、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄ又は第１メタルＭ１との間の容量ＣｇＭ、及び第１メタルＭ１の間に生じる容量ＣＭＭ１などを含むオフ容量の外部成分Ｃｅｘを低減することが可能である。
　なお、第１の実施形態でも言及したが、図３２で示した開口Ｐにおける第５絶縁膜８５の埋め込み状態、並びに開口Ｐの側面、及び第１絶縁膜８１の上面への被覆状態は、あくまで例示であって、本実施形態に係る半導体装置１０Ｃの構造を限定するものではない。
　＜５．第５の実施の形態＞
　続いて、図３３を参照して、本開示の第５の実施形態に係る半導体装置の構成について説明する。図３３は、本実施形態に係る半導体装置１０Ｄの断面構成を示す縦断面図である。図３３は、図７と同様に、図６のＶＩＩ－ＶＩＩ線における断面構成を示す。
　図３３に示すように、本実施形態に係る半導体装置１０Ｄは、図７で示す半導体装置１０に対して、開口Ｐが第５絶縁膜８５にて埋め込まれることで、第１低誘電率領域７０に対応する領域が第５絶縁膜８５にて埋め込まれている点が異なる。
　具体的には、半導体装置１０Ｄでは、開口Ｐの上部を閉塞する第５絶縁膜８５を形成する際に、開口Ｐの埋め込み性が高い条件のＣＶＤ法にて第５絶縁膜８５を成膜することで、開口Ｐの第１絶縁膜８１の上面から開口面にかけての領域を第５絶縁膜８５にて埋め込む。これにより、第１メタルＭ１の下面より下方、かつ第１絶縁膜８１の上面よりも上方の開口Ｐは、第５絶縁膜８５で埋め込まれる。しかしながら、第５絶縁膜８５を第３絶縁膜８３、及び第４絶縁膜８４よりも比誘電率が低い材料で形成することで、図７で示す半導体装置１０と同様に、上記領域を第１低誘電率領域７０として機能させることができる。また、第２低誘電率領域７１は、ゲート電極２０の側面を囲む空隙ＡＧにて構成される。
　したがって、本実施形態に係る半導体装置１０Ｄのような構成であっても、図７で示す半導体装置１０と同様に、半導体装置１０Ｄは、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄ又は第１メタルＭ１との間の容量ＣｇＭ、及び第１メタルＭ１の間に生じる容量ＣＭＭ１などを含むオフ容量の外部成分Ｃｅｘを低減することが可能である。
　なお、第１の実施形態でも言及したが、図３３で示した開口Ｐにおける第５絶縁膜８５の埋め込み状態は、あくまで例示であって、本実施形態に係る半導体装置１０Ｄの構造を限定するものではない。
　＜６．第６の実施の形態＞
　次に、図３４を参照して、本開示の第６の実施形態に係る半導体装置の構成について説明する。図３４は、本実施形態に係る半導体装置１０Ｅの断面構成を示す縦断面図である。図３４は、図７と同様に、図６のＶＩＩ－ＶＩＩ線における断面構成を示す。
　図３４に示すように、本実施形態に係る半導体装置１０Ｅは、図３３で示す半導体装置１０Ｄに対して、流動性を有する材料の塗布によって第５絶縁膜８５を形成している点が異なる。具体的には、半導体装置１０Ｅでは、低誘電体膜であるＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）、若しくは有機樹脂膜の塗布成膜、又は有機樹脂膜の貼り付け成膜を用いて、第５絶縁膜８５を形成することで、開口Ｐの上部を閉塞する。ＳＯＧ及び有機樹脂は流動性が高いため、開口面から開口Ｐの第１絶縁膜８１の上面にかけての領域をＣＶＤ法よりも容易に第５絶縁膜８５にて埋め込むことができる。
　これにより、第１メタルＭ１の下面より下方、かつ第１絶縁膜８１の上面よりも上方の開口Ｐは、低誘電体膜であるＳＯＧ又は有機樹脂からなる第５絶縁膜８５で埋め込まれるため、図７で示す半導体装置１０と同様に、第１低誘電率領域７０として機能することができる。また、第２低誘電率領域７１は、ゲート電極２０の側面を囲む空隙ＡＧにて構成される。
　したがって、本実施形態に係る半導体装置１０Ｅのような構成であっても、図７で示す半導体装置１０と同様に、半導体装置１０Ｅは、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄ又は第１メタルＭ１との間の容量ＣｇＭ、及び第１メタルＭ１の間に生じる容量ＣＭＭ１などを含むオフ容量の外部成分Ｃｅｘを低減することが可能である。
　なお、第１の実施形態でも言及したが、図３４で示した開口Ｐにおける第５絶縁膜８５の埋め込み状態は、あくまで例示であって、本実施形態に係る半導体装置１０Ｅの構造を限定するものではない。
　＜７．第７の実施形態＞
　続いて、図３５を参照して、本開示の第７の実施形態に係る半導体装置の構成について説明する。図３５は、本実施形態に係る半導体装置１０Ｆの断面構成を示す縦断面図である。図３５は、図７と同様に、図６のＶＩＩ－ＶＩＩ線における断面構成を示す。
　図３５に示すように、本実施形態に係る半導体装置１０Ｆは、図７で示す半導体装置１０に対して、第４絶縁膜８４と第５絶縁膜８５との間に設けられた第２メタルＭ２と、第２メタルＭ２の表面、及び第４絶縁膜８４の上面を覆う第７絶縁膜８７とがさらに設けられている点が異なる。
　具体的には、半導体装置１０Ｆでは、第４絶縁膜８４は、第１メタルＭ１、及び第１メタルＭ１の上面に設けられたコンタクトプラグ６１を埋め込んで設けられる。また、第４絶縁膜８４の上には、コンタクトプラグ６１を介して第１メタルＭ１と接続する第２メタルＭ２が設けられ、第２メタルＭ２の表面、及び第４絶縁膜の上面には、第７絶縁膜８７が設けられる。開口Ｐは、第７絶縁膜８７の上面から形成されており、第７絶縁膜８７の上に設けられた第５絶縁膜８５によって上部を閉塞される。
　第２メタルＭ２、第７絶縁膜８７、及びコンタクトプラグ６１を構成する材料は、それぞれ第１メタルＭ１、第４絶縁膜８４、及びコンタクトプラグ６０Ｓ，６０Ｄと実質的に同様であるため、ここでの説明は省略する。
　本実施形態に係る半導体装置１０Ｆでは、第１メタルＭ１の上に設けられる第２メタルＭ２の間にも空隙ＡＧからなる第１低誘電率領域７０を延伸させることができる。これによれば、半導体装置１０Ｆは、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄ又は第１メタルＭ１との間の容量ＣｇＭ、及び第１メタルＭ１の間に生じる容量ＣＭＭ１に加えて、ゲート電極２０と第２メタルＭ２との間の容量Ｃｇ、及び第２メタルＭ２の間に生じる容量ＣＭＭ２を低減することが可能である。したがって、半導体装置１０Ｆは、これらの容量を含むオフ容量の外部成分Ｃｅｘを低減することが可能である。
　なお、第１の実施形態でも言及したが、図３５で示した開口Ｐにおける第５絶縁膜８５の埋め込み状態、並びに開口Ｐの側面、及び第１絶縁膜８１の上面への被覆状態は、あくまで例示であって、本実施形態に係る半導体装置１０Ｆの構造を限定するものではない。
　＜８．適用例＞
　さらに、図３６を参照して、本開示の第１～第７の実施形態に係る半導体装置の適用例である無線通信装置の構成について説明する。図３６は、無線通信装置の構成の一例を示す模式図である。
　図３６に示すように、無線通信装置３は、例えば、アンテナＡＮＴと、高周波スイッチ１と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗｉｒｅｌｅｓｓ　Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ：Ｗ－ＬＡＮ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）など）とを備える。無線通信装置３は、例えば、音声、データ通信、及びＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）接続などの多機能を有する携帯電話システムに用いられる高周波モジュールである。
　高周波スイッチ１は、第１～第７の実施形態に係る半導体装置１０、１０Ａ～１０Ｆのいずれかを含んで構成される。
　無線通信装置３の送信系から送信信号をアンテナＡＮＴへ出力する場合（すなわち、送信時）、無線通信装置３は、ベースバンド部ＢＢから出力される送信信号を高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、及び高周波スイッチ１を介してアンテナＡＮＴへと出力する。
　一方、アンテナＡＮＴで受信した受信信号を無線通信装置３の受信系へ入力させる場合（すなわち、受信時）、無線通信装置３は、高周波スイッチ１、及び高周波集積回路ＲＦＩＣを介して、受信信号をベースバンド部ＢＢに入力する。ベースバンド部ＢＢで処理された受信信号は、音声出力部ＭＩＣ、データ出力部ＤＴ、又はインタフェース部Ｉ／Ｆなどの出力部から出力される。
　以上、第１～第７の実施形態を挙げて本開示に係る技術を説明したが、本開示に係る技術は上記実施形態に限定されるものではなく、種々の変形が可能である。
　例えば、上記実施形態では、第１導電型不純物は、ヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物であり、第２導電型不純物は、ホウ素（Ｂ）、又はアルミニウム（Ａｌ）等のｐ型不純物であるとしたが、これらの導電型は逆であってもよい。すなわち、第１導電型不純物は、ホウ素（Ｂ）、又はアルミニウム（Ａｌ）等のｐ型不純物であり、第２導電型不純物は、ヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物であってもよい。
　例えば、上記実施形態では、本開示に係る技術の実施形態として、高周波スイッチ１、電界効果トランジスタ等の半導体装置１０、及び無線通信装置３の構成を具体的に挙げて説明したが、これらは、図示した構成要素を全て備えるものに限定されるものではなく、一部の構成要素を他の構成要素に置換することも可能である。
　また、上記実施形態では、半導体装置１０を無線通信装置３の高周波スイッチ１に適用する例を説明したが、半導体装置１０は、高周波スイッチ（ＲＦ－ＳＷ）のほか、ＰＡ（Ｐｏｗｅｒ　Ａｍｐｌｉｆｉｅｒ）などの他の高周波デバイスにも適用可能である。
　さらに、上記実施形態において説明した各層の形状、材料、及び厚み、又は成膜方法等は上記に限定されるものではなく、他の形状、材料、及び厚みとしてもよく、又は他の成膜方法としてもよい。
　各実施形態で説明した構成および動作の全てが本開示の構成及び動作として必須であるとは限らない。たとえば、各実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」又は「含まれる」という用語は、「含まれるものとして記載されたものに限定されない」と解釈されるべきである。「有する」という用語は、「有するものとして記載されたものに限定されない」と解釈されるべきである。そして、添付の特許請求の範囲を逸脱することなく本開示の実施の形態に変更を加えることができることは、当業者には明らかであろう。
　本明細書で使用した用語には、単に説明の便宜のために用いたものであって、構成および動作を限定したものではないものが含まれる。たとえば、「右」、「左」、「上」、「下」といった用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示す。これらに類似する用語や同様の趣旨の用語についても同様である。
　なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示にかかる技術によれば、電界効果トランジスタのオフ容量を低減することができる。本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
　ゲート電極と、
　前記ゲート電極を間にしてソース領域、及びドレイン領域を有する半導体層と、
　前記ソース領域、及び前記ドレイン領域の上にそれぞれ設けられたコンタクトプラグと、
　前記コンタクトプラグの各々の上に積層された第１メタルと、
　前記半導体層の面内方向において前記第１メタルの各々の間、かつ前記半導体層の積層方向において前記第１メタルの下面よりも下方の少なくともいずれかの領域に設けられた第１低誘電率領域と、
　前記面内方向において前記コンタクトプラグと前記ゲート電極との間、かつ前記積層方向において前記第１低誘電率領域よりも下方の少なくともいずれかの領域に設けられた第２低誘電率領域と
を備え、
　前記第２低誘電率領域は、前記第１低誘電率領域が設けられる平面領域とは少なくとも一部が異なる平面領域に設けられる、半導体装置。
（２）
　前記第１低誘電率領域は、前記積層方向において前記第１メタルの上面と下面との間の少なくともいずれかの領域にさらに延伸して設けられる、前記（１）に記載の半導体装置。
（３）
　前記第１低誘電率領域は、前記積層方向において前記第１メタルの上面よりも上方の少なくともいずれかの領域にさらに延伸して設けられる、前記（２）に記載の半導体装置。
（４）
　前記第２低誘電率領域は、前記第１低誘電率領域と連続して設けられる、前記（１）～（３）のいずれか一項に記載の半導体装置。
（５）
　前記第１低誘電率領域、及び前記第２低誘電率領域は、それぞれ空隙を含み、
　前記第１低誘電率領域に含まれる空隙と、前記第２低誘電率領域に含まれる空隙とは連続して設けられる、前記（４）に記載の半導体装置。
（６）
　前記ゲート電極を覆うように前記半導体層の上に設けられた１層以上の絶縁膜と、
　前記１層以上の絶縁膜の上面から、前記ゲート電極に対応する平面領域に設けられた開口と
をさらに備え、
　前記第１低誘電率領域は、前記開口の内部に設けられる、前記（１）～（５）のいずれか一項に記載の半導体装置。
（７）
　前記１層以上の絶縁膜は、エッチングレートが異なる材料でそれぞれ形成された絶縁膜を含む、前記（６）に記載の半導体装置。
（８）
　前記１層以上の絶縁膜は、
　前記ゲート電極の表面、及び前記半導体層の表面を覆う第１絶縁膜と、
　前記第１絶縁膜の表面を覆う第２絶縁膜と、
　前記第２絶縁膜の表面と前記第１メタルの下面との間に設けられた第３絶縁膜と
を含み、
　前記第１絶縁膜は、前記第２絶縁膜の材料とは異なるエッチングレートの材料で形成される、前記（７）に記載の半導体装置。
（９）
　前記積層方向の一断面において、前記第１低誘電率領域の幅は、前記ゲート電極の表面に設けられた前記第１絶縁膜の幅よりも小さい、前記（８）に記載の半導体装置。
（１０）
　前記開口は、前記ゲート電極の上の前記第３絶縁膜を少なくとも貫通して設けられる、前記（８）又は（９）に記載の半導体装置。
（１１）
　前記開口は、前記ゲート電極の上の前記第２絶縁膜、又は前記第２絶縁膜及び前記第１絶縁膜をさらに貫通して設けられる、前記（１０）に記載の半導体装置。
（１２）
　前記１層以上の絶縁膜は、前記第３絶縁膜の上面、及び前記第１メタルの表面を覆う第４絶縁膜をさらに含み、
　前記開口は、前記第４絶縁膜の上面から設けられる、前記（１０）又は（１１）に記載の半導体装置。
（１３）
　前記１層以上の絶縁膜は、前記第４絶縁膜の上に設けられた第５絶縁膜をさらに含み、
　前記第５絶縁膜は、前記開口の上部を閉塞する、前記（１２）に記載の半導体装置。
（１４）
　前記第４絶縁膜と前記第５絶縁膜との間に設けられた第２メタルをさらに備え、
　前記１層以上の絶縁膜は、前記第４絶縁膜の上面、及び前記第２メタルの表面を覆う第７絶縁膜をさらに含み、
　前記開口は、前記第７絶縁膜の上面から設けられる、前記（１３）に記載の半導体装置。
（１５）
　前記第５絶縁膜は、前記開口の側面の少なくとも一部を被覆する、前記（１３）又は（１４）に記載の半導体装置。
（１６）
　前記第５絶縁膜は、前記第３絶縁膜、及び前記第４絶縁膜を形成する材料よりも誘電率が低い材料にて形成されており、
　前記第１低誘電率領域は、前記第５絶縁膜にて埋め込まれた前記開口の少なくとも一部を含む、前記（１３）～（１５）のいずれか一項に記載の半導体装置。
（１７）
　前記１層以上の絶縁膜は、
　前記ゲート電極の表面、及び前記半導体層の表面を覆う第１絶縁膜と、
　前記第１絶縁膜の表面を覆う第２絶縁膜と、
　前記第２絶縁膜の表面と前記第１メタルの下面との間に設けられた第３絶縁膜と、
　前記第３絶縁膜の上面、及び前記第１メタルの表面を覆う第４絶縁膜と、
　前記第４絶縁膜の上に設けられ、前記開口を閉塞する第５絶縁膜と
を含み、
　前記第２低誘電率領域は、前記積層方向において、前記第１絶縁膜、前記第２絶縁膜、又は前記第３絶縁膜の少なくともいずれかが形成された領域に設けられた空隙を含む、前記（６）に記載の半導体装置。
（１８）
　前記第２低誘電率領域に含まれる空隙は、前記第１絶縁膜の少なくとも一部を露出させる、前記（１７）に記載の半導体装置。
（１９）
　前記第２低誘電率領域に含まれる空隙は、前記半導体層の表面に設けられた前記第１絶縁膜を露出させる、前記（１８）に記載の半導体装置。
（２０）
　前記第２低誘電率領域に含まれる空隙は、前記ゲート電極の少なくとも一部をさらに露出させる、前記（１９）に記載の半導体装置。
（２１）
　前記第２低誘電率領域に含まれる空隙は、前記第４絶縁膜の上面から前記ゲート電極の上の前記第３絶縁膜を少なくとも貫通して設けられる前記開口と連続して設けられる、前記（１７）～（２０）のいずれか一項に記載の半導体装置。
（２２）
　前記第５絶縁膜は、前記第２低誘電率領域に含まれる空隙の側面、又は底面の少なくとも一部を被覆する、前記（２１）に記載の半導体装置。
（２３）
　前記積層方向の一断面において、前記第２低誘電率領域が設けられた領域の幅は、前記ゲート電極の表面に設けられた前記第１絶縁膜の幅よりも大きい、前記（１７）～（２２）のいずれか一項に記載の半導体装置。
（２４）
　前記第５絶縁膜は、前記第３絶縁膜、及び前記第４絶縁膜を形成する材料よりも誘電率が低い材料にて形成されており、
　前記第２低誘電率領域は、前記第５絶縁膜にて埋め込まれた領域を含む、前記（１７）～（２３）のいずれか一項に記載の半導体装置。
（２５）
　前記ゲート電極は、前記面内方向に一方向に延伸されて設けられ、
　前記コンタクトプラグ、前記第１メタル、前記第１低誘電率領域、及び前記第２低誘電率領域は、前記面内方向において、前記ゲート電極の延伸方向と平行方向に延伸されて設けられる、前記（１）～（２４）のいずれか一項に記載の半導体装置。
（２６）
　前記第１低誘電率領域、及び前記第２低誘電率領域は、前記面内方向において、前記ゲート電極の延伸方向と交差する方向に延伸されて設けられる、前記（２５）に記載の半導体装置。
（２７）
　前記ゲート電極は、同一方向に延伸された複数のフィンガー部と、前記複数のフィンガー部を連結する連結部とを含み、
　前記第１低誘電率領域は、前記フィンガー部の上方、又は前記連結部の少なくとも一部の上方に設けられ、
　前記第２低誘電率領域は、前記フィンガー部の側壁、又は前記連結部の少なくとも一部の側壁に設けられる、前記（１）～（２６）のいずれか一項に記載の半導体装置。
（２８）
　前記面内方向において、
　前記ソース領域、及び前記ドレイン領域を含む素子領域と、
　多層配線部を有し、素子分離層によって前記素子領域と区画される配線領域と、
が設けられ、
　前記第１低誘電率領域、及び前記第２低誘電率領域は、前記素子領域内に設けられる、前記（１）～（２７）のいずれか一項請求項１に記載の半導体装置。
（２９）
　前記面内方向において、
　前記素子領域、及び前記配線領域を含むアクティブ領域と、
　前記素子分離層を含み、前記アクティブ領域の外側に設けられた素子分離領域と、
が設けられ、
　前記素子分離領域の前記素子分離層の上には、前記ゲート電極と接続されたゲートコンタクトが設けられ、
　前記第１低誘電率領域、及び前記第２低誘電率領域は、前記ゲートコンタクトを回避して設けられる、前記（２８）に記載の半導体装置。
（３０）
　高周波デバイス用の電界効果トランジスタとして用いられる、前記（１）～（２９）のいずれか一項に記載の半導体装置。
（３１）
　半導体層の上面側にゲート電極を形成する工程と、
　前記半導体層に、前記ゲート電極を間にしてソース領域、及びドレイン領域を形成する工程と、
　前記ソース領域、及び前記ドレイン領域の各々の上にコンタクトプラグを形成する工程と、
　前記コンタクトプラグの各々の上に第１メタルを積層する工程と、
　前記半導体層の面内方向において前記第１メタルの各々の間、かつ前記半導体層の積層方向において前記第１メタルの下面よりも下方の少なくともいずれかの領域に第１低誘電率領域を形成する工程と、
　前記面内方向において前記コンタクトプラグと前記ゲート電極との間、かつ前記積層方向において前記第１低誘電率領域よりも下方の少なくともいずれかの領域に第２低誘電率領域を形成する工程と
を含み、
　前記第１低誘電率領域が形成される平面領域とは少なくとも一部が異なる平面領域に前記第２低誘電率領域を形成する、半導体装置の製造方法。
　本出願は、日本国特許庁において２０１９年６月２０日に出願された日本国特許出願番号第２０１９－１１４３３９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範疇に含まれるものであることが理解される。

Claims (31)

  1. 　ゲート電極と、
    　前記ゲート電極を間にしてソース領域、及びドレイン領域を有する半導体層と、
    　前記ソース領域、及び前記ドレイン領域の上にそれぞれ設けられたコンタクトプラグと、
    　前記コンタクトプラグの各々の上に積層された第１メタルと、
    　前記半導体層の面内方向において前記第１メタルの各々の間、かつ前記半導体層の積層方向において前記第１メタルの下面よりも下方の少なくともいずれかの領域に設けられた第１低誘電率領域と、
    　前記面内方向において前記コンタクトプラグと前記ゲート電極との間、かつ前記積層方向において前記第１低誘電率領域よりも下方の少なくともいずれかの領域に設けられた第２低誘電率領域と
    を備え、
    　前記第２低誘電率領域は、前記第１低誘電率領域が設けられる平面領域とは少なくとも一部が異なる平面領域に設けられる、半導体装置。
  2. 　前記第１低誘電率領域は、前記積層方向において前記第１メタルの上面と下面との間の少なくともいずれかの領域にさらに延伸して設けられる、請求項１に記載の半導体装置。
  3. 　前記第１低誘電率領域は、前記積層方向において前記第１メタルの上面よりも上方の少なくともいずれかの領域にさらに延伸して設けられる、請求項２に記載の半導体装置。
  4. 　前記第２低誘電率領域は、前記第１低誘電率領域と連続して設けられる、請求項１に記載の半導体装置。
  5. 　前記第１低誘電率領域、及び前記第２低誘電率領域は、それぞれ空隙を含み、
    　前記第１低誘電率領域に含まれる空隙と、前記第２低誘電率領域に含まれる空隙とは連続して設けられる、請求項４に記載の半導体装置。
  6. 　前記ゲート電極を覆うように前記半導体層の上に設けられた１層以上の絶縁膜と、
    　前記１層以上の絶縁膜の上面から、前記ゲート電極に対応する平面領域に設けられた開口と
    をさらに備え、
    　前記第１低誘電率領域は、前記開口の内部に設けられる、請求項１に記載の半導体装置。
  7. 　前記１層以上の絶縁膜は、エッチングレートが異なる材料でそれぞれ形成された絶縁膜を含む、請求項６に記載の半導体装置。
  8. 　前記１層以上の絶縁膜は、
    　前記ゲート電極の表面、及び前記半導体層の表面を覆う第１絶縁膜と、
    　前記第１絶縁膜の表面を覆う第２絶縁膜と、
    　前記第２絶縁膜の表面と前記第１メタルの下面との間に設けられた第３絶縁膜と
    を含み、
    　前記第１絶縁膜は、前記第２絶縁膜の材料とは異なるエッチングレートの材料で形成される、請求項７に記載の半導体装置。
  9. 　前記積層方向の一断面において、前記第１低誘電率領域の幅は、前記ゲート電極の表面に設けられた前記第１絶縁膜の幅よりも小さい、請求項８に記載の半導体装置。
  10. 　前記開口は、前記ゲート電極の上の前記第３絶縁膜を少なくとも貫通して設けられる、請求項８に記載の半導体装置。
  11. 　前記開口は、前記ゲート電極の上の前記第２絶縁膜、又は前記第２絶縁膜及び前記第１絶縁膜をさらに貫通して設けられる、請求項１０に記載の半導体装置。
  12. 　前記１層以上の絶縁膜は、前記第３絶縁膜の上面、及び前記第１メタルの表面を覆う第４絶縁膜をさらに含み、
    　前記開口は、前記第４絶縁膜の上面から設けられる、請求項１０に記載の半導体装置。
  13. 　前記１層以上の絶縁膜は、前記第４絶縁膜の上に設けられた第５絶縁膜をさらに含み、
    　前記第５絶縁膜は、前記開口の上部を閉塞する、請求項１２に記載の半導体装置。
  14. 　前記第４絶縁膜と前記第５絶縁膜との間に設けられた第２メタルをさらに備え、
    　前記１層以上の絶縁膜は、前記第４絶縁膜の上面、及び前記第２メタルの表面を覆う第７絶縁膜をさらに含み、
    　前記開口は、前記第７絶縁膜の上面から設けられる、請求項１３に記載の半導体装置。
  15. 　前記第５絶縁膜は、前記開口の側面の少なくとも一部を被覆する、請求項１３に記載の半導体装置。
  16. 　前記第５絶縁膜は、前記第３絶縁膜、及び前記第４絶縁膜を形成する材料よりも誘電率が低い材料にて形成されており、
    　前記第１低誘電率領域は、前記第５絶縁膜にて埋め込まれた前記開口の少なくとも一部を含む、請求項１３に記載の半導体装置。
  17. 　前記１層以上の絶縁膜は、
    　前記ゲート電極の表面、及び前記半導体層の表面を覆う第１絶縁膜と、
    　前記第１絶縁膜の表面を覆う第２絶縁膜と、
    　前記第２絶縁膜の表面と前記第１メタルの下面との間に設けられた第３絶縁膜と、
    　前記第３絶縁膜の上面、及び前記第１メタルの表面を覆う第４絶縁膜と、
    　前記第４絶縁膜の上に設けられ、前記開口を閉塞する第５絶縁膜と
    を含み、
    　前記第２低誘電率領域は、前記積層方向において、前記第１絶縁膜、前記第２絶縁膜、又は前記第３絶縁膜の少なくともいずれかが形成された領域に設けられた空隙を含む、請求項６に記載の半導体装置。
  18. 　前記第２低誘電率領域に含まれる空隙は、前記第１絶縁膜の少なくとも一部を露出させる、請求項１７に記載の半導体装置。
  19. 　前記第２低誘電率領域に含まれる空隙は、前記半導体層の表面に設けられた前記第１絶縁膜を露出させる、請求項１８に記載の半導体装置。
  20. 　前記第２低誘電率領域に含まれる空隙は、前記ゲート電極の少なくとも一部をさらに露出させる、請求項１９に記載の半導体装置。
  21. 　前記第２低誘電率領域に含まれる空隙は、前記第４絶縁膜の上面から前記ゲート電極の上の前記第３絶縁膜を少なくとも貫通して設けられる前記開口と連続して設けられる、請求項１７に記載の半導体装置。
  22. 　前記第５絶縁膜は、前記第２低誘電率領域に含まれる空隙の側面、又は底面の少なくとも一部を被覆する、請求項２１に記載の半導体装置。
  23. 　前記積層方向の一断面において、前記第２低誘電率領域が設けられた領域の幅は、前記ゲート電極の表面に設けられた前記第１絶縁膜の幅よりも大きい、請求項１７に記載の半導体装置。
  24. 　前記第５絶縁膜は、前記第３絶縁膜、及び前記第４絶縁膜を形成する材料よりも誘電率が低い材料にて形成されており、
    　前記第２低誘電率領域は、前記第５絶縁膜にて埋め込まれた領域を含む、請求項１７に記載の半導体装置。
  25. 　前記ゲート電極は、前記面内方向に一方向に延伸されて設けられ、
    　前記コンタクトプラグ、前記第１メタル、前記第１低誘電率領域、及び前記第２低誘電率領域は、前記面内方向において、前記ゲート電極の延伸方向と平行方向に延伸されて設けられる、請求項１に記載の半導体装置。
  26. 　前記第１低誘電率領域、及び前記第２低誘電率領域は、前記面内方向において、前記ゲート電極の延伸方向と交差する方向に延伸されて設けられる、請求項２５に記載の半導体装置。
  27. 　前記ゲート電極は、同一方向に延伸された複数のフィンガー部と、前記複数のフィンガー部を連結する連結部とを含み、
    　前記第１低誘電率領域は、前記フィンガー部の上方、又は前記連結部の少なくとも一部の上方に設けられ、
    　前記第２低誘電率領域は、前記フィンガー部の側壁、又は前記連結部の少なくとも一部の側壁に設けられる、請求項１に記載の半導体装置。
  28. 　前記面内方向において、
    　前記ソース領域、及び前記ドレイン領域を含む素子領域と、
    　多層配線部を有し、素子分離層によって前記素子領域と区画される配線領域と、
    が設けられ、
    　前記第１低誘電率領域、及び前記第２低誘電率領域は、前記素子領域内に設けられる、請求項１に記載の半導体装置。
  29. 　前記面内方向において、
    　前記素子領域、及び前記配線領域を含むアクティブ領域と、
    　前記素子分離層を含み、前記アクティブ領域の外側に設けられた素子分離領域と、
    が設けられ、
    　前記素子分離領域の前記素子分離層の上には、前記ゲート電極と接続されたゲートコンタクトが設けられ、
    　前記第１低誘電率領域、及び前記第２低誘電率領域は、前記ゲートコンタクトを回避して設けられる、請求項２８に記載の半導体装置。
  30. 　高周波デバイス用の電界効果トランジスタとして用いられる、請求項１に記載の半導体装置。
  31. 　半導体層の上面側にゲート電極を形成する工程と、
    　前記半導体層に、前記ゲート電極を間にしてソース領域、及びドレイン領域を形成する工程と、
    　前記ソース領域、及び前記ドレイン領域の各々の上にコンタクトプラグを形成する工程と、
    　前記コンタクトプラグの各々の上に第１メタルを積層する工程と、
    　前記半導体層の面内方向において前記第１メタルの各々の間、かつ前記半導体層の積層方向において前記第１メタルの下面よりも下方の少なくともいずれかの領域に第１低誘電率領域を形成する工程と、
    　前記面内方向において前記コンタクトプラグと前記ゲート電極との間、かつ前記積層方向において前記第１低誘電率領域よりも下方の少なくともいずれかの領域に第２低誘電率領域を形成する工程と
    を含み、
    　前記第１低誘電率領域が形成される平面領域とは少なくとも一部が異なる平面領域に前記第２低誘電率領域を形成する、半導体装置の製造方法。
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