WO2020209009A1 - センサチップ及び電子機器 - Google Patents

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WO2020209009A1
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pixel
spad
avalanche photodiode
sensor chip
region
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PCT/JP2020/011368
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八木　慎一郎
悠介 大竹
恭佑 伊東
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ソニーセミコンダクタソリューションズ株式会社
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Priority to JP2021513534A priority patent/JPWO2020209009A1/ja
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Definitions

  • the present disclosure relates to a sensor chip and an electronic device, and more particularly to a sensor chip and an electronic device capable of improving the characteristics of a SPAD pixel.
  • a distance image sensor that measures a distance by the ToF (Time-of-Flight) method has attracted attention.
  • a distance image sensor is formed by using CMOS (Complementary Metal Oxide Semiconductor) semiconductor integrated circuit technology so that a plurality of SPAD (Single Photon Avalanche Diode) pixels having an avalanche photodiode element are arranged in a plane.
  • SPAD Single Photon Avalanche Diode
  • avalanche amplification occurs when one photon enters the PN junction region of a high electric field in a state where a voltage much larger than the yield voltage is applied.
  • Patent Document 1 describes a sensor chip in which SPAD pixels are arranged in an array in a predetermined pixel region.
  • a peripheral region is provided outside the image region, and a pad region is provided outside the peripheral region.
  • the periodicity of the SPAD pixels tends to collapse in the outer peripheral region of the pixel region. If the periodicity of the SPAD pixel is disrupted, the SPAD device characteristics become abnormal, which may cause bias fluctuation or current increase that also affects the characteristics of the entire sensor chip.
  • the present disclosure has been made in view of such a problem, and provides a sensor chip and an electronic device having improved characteristics of a SPAD pixel having an avalanche photodiode element.
  • the sensor chip amplifies carriers by a pixel array portion having a pixel region in which a plurality of pixels are arranged in a matrix and a high electric potential region provided for each pixel.
  • the pixel array portion has a dummy pixel region located near the outer periphery of the pixel region, and is arranged in the dummy pixel region, including wiring provided in a wiring layer laminated on a surface opposite to the light receiving surface.
  • the cathode potential and the anode potential of the avalanche photodiode element are the same, or at least one of the cathode potential and the anode potential is floating.
  • the electronic device includes an avalanche photodiode element that amplifies carriers by a pixel array portion having a pixel region in which a plurality of pixels are arranged in a matrix and a high electric potential region provided for each pixel. And the inter-pixel separation part that insulates and separates from other adjacent pixels in the semiconductor substrate on which the avalanche photodiode element is formed, and the opposite side of the light receiving surface of the semiconductor substrate so as to cover at least the high potential region.
  • the pixel array unit has a dummy pixel region located near the outer periphery of the pixel region, and is provided with wiring provided in a wiring layer laminated with respect to the surface to be the surface, and is an avalanche photodiode arranged in the dummy pixel region.
  • a sensor chip is provided in which the cathode potential and the anode potential of the device are the same, or at least one of the cathode potential and the anode potential is floating.
  • FIG. 1 is a schematic view showing the configuration of the SPAD pixel forming surface of the sensor chip 10.
  • FIG. 2A is a block diagram showing a configuration example of the sensor chip 10 to which the present technology is applied.
  • 2 (B) and 2 (C) are circuit diagrams showing the configurations of the SPAD pixels 21 and 22 included in the sensor chip 10, respectively.
  • the pixel array unit 11 has a pixel region A1, a peripheral region A2 provided outside the pixel region A1, and a pad region A3 formed outside the peripheral region A2.
  • the pixel region A1 is a light receiving surface that receives light collected by an optical system (not shown).
  • a plurality of SPAD pixels 21 and 22 are arranged in a matrix in the pixel area A1.
  • a plurality of wiring electrode pads (hereinafter referred to as electrode pads) 23 are formed in the pad region A3.
  • the electrode pad 23 is used, for example, to connect the sensor chip 10 to an external device (not shown).
  • the peripheral area A2 is an area between the pixel area A1 and the pad area A3.
  • the peripheral region A2 is composed of, for example, an n-type semiconductor region and a p-type semiconductor region, and the p-type semiconductor region is connected to the ground (GND).
  • the sensor chip 10 includes a bias voltage application unit 12 together with a pixel array unit 11.
  • the bias voltage application unit 12 applies a bias voltage to each of the plurality of SPAD pixels 21 arranged in the pixel array unit 11.
  • the pixel area A1 of the pixel array unit 11 has a reference pixel area RA located in the center of the pixel area A1 and a dummy pixel area DA located near the outer periphery of the pixel area A1 and surrounding the reference pixel area RA. There is.
  • the SPAD pixel 21 is a pixel arranged in the reference pixel area RA.
  • the SPAD pixel 21 is an effective SPAD pixel (hereinafter referred to as a reference pixel) that outputs a light receiving signal (APD OUT) in which a pulse waveform is generated starting from the arrival time of one photon.
  • APD OUT light receiving signal
  • 24 SPAD pixels 21 are arranged side by side in 6 vertical ⁇ 8 horizontal arrangement, but the arrangement is an example and is not limited to this.
  • the SPAD pixel 22 is a pixel arranged in the dummy pixel area DA.
  • the dummy pixel region DA is located near the outer periphery of the pixel array unit 11, and is a region in which the process at the time of forming the SPAD pixel 22 tends to be unstable.
  • the SPAD pixel 22 formed in the dummy pixel region DA is liable to lose its shape or the periodicity of arrangement. Therefore, the SPAD pixel 22 is regarded as an invalid SPAD pixel (hereinafter referred to as a dummy pixel) that does not function as a general SPAD pixel, that is, does not output the above-mentioned light receiving signal (APD OUT). Note that FIG.
  • the SPAD pixels 22 arranged in the dummy pixel area DA are arranged so as to be sufficiently smaller than the SPAD pixels 21 arranged in the reference pixel area RA.
  • the deformation of the shape of the SPAD pixel 22 and the collapse of the periodicity of the arrangement are caused by the peripheral area A2 and the pad area A3 being arranged around the pixel area A1 in which the SPAD pixels 21 and 22 are arranged on the matrix. Occurs.
  • a resist having an opening in the pixel region A1 is formed in order to inject impurity ions into the SPAD pixel forming region. Since the resist formed in the peripheral region A2 and the pad region A3 does not have an opening corresponding to the formation position of the SPAD pixels 21 and 22, the resist amount is larger than that of the resist formed in the pixel region A1. Therefore, the resist formed in the peripheral region A2 and the pad region A3 is likely to be deformed by its own weight.
  • Deformation of the resist which serves as a mask when implanting impurity ions, tends to cause process defects. That is, a process defect is likely to occur in the opening portion formed inside the peripheral region A2 and the pad region A3 (near the outer periphery of the pixel region A1). Therefore, the SPAD pixel 22 formed in the dummy pixel region DA is liable to lose its shape or the periodicity of arrangement.
  • the sensor chip 10 using only the output of the SPAD pixel 21 formed in the central region of the pixel region A1 with the SPAD pixel 22 formed in the peripheral region of the pixel region A1 as a dummy pixel can obtain good characteristics. it can.
  • the SPAD pixel 21 which is a reference pixel and the SPAD pixel 22 which is a dummy pixel will be described in detail.
  • the SPAD pixel 21 which is a reference pixel includes a SPAD element 31, a p-type MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) 32, and an inverter 33.
  • a SPAD element 31 a SPAD element 31, a p-type MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) 32, and an inverter 33.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • the anode is connected to the bias voltage application unit 12, and the cathode is connected to the source terminal of the quenching resistor 32 described later.
  • a bias voltage VB is applied to the anode of the SPAD element 31 from the bias voltage application unit 12.
  • the SPAD element 31 is an avalanche photodiode element capable of forming an avalanche multiplier region by applying a large negative voltage to the cathode and multiplying the electrons generated by the incident of one photon.
  • the quenching resistor 32 is connected in series with the SPAD element 31, the source terminal is connected to the cathode of the SPAD element 31, and the drain terminal is connected to a power supply (not shown).
  • the quenching resistor 32 can be composed of a transistor or a resistor, and for example, a p-type MOSFET can be used.
  • An excitation voltage VE is applied from the power source to the drain terminal of the quenching resistor 32.
  • the quenching resistor 32 performs quenching to return the voltage to the initial voltage.
  • the cathode voltage of the SPAD element 31 reaches the negative voltage VBD
  • the quenching resistor 32 performs quenching by emitting electrons multiplied by the SPAD element 31.
  • the input terminal is connected to the cathode of the SPAD element 31 and the source terminal of the quenching resistor 32, and the output terminal is connected to a subsequent arithmetic processing unit (not shown).
  • the inverter 33 is, for example, a CMOS inverter.
  • the inverter 33 outputs a light receiving signal based on the electrons multiplied by the SPAD element 31. More specifically, the inverter 33 shapes the voltage generated by the electrons multiplied by the SPAD element 31. Then, the inverter 33 outputs a light receiving signal (APD OUT) in which the pulse waveform shown in FIG. 2B is generated, starting from the arrival time of one photon, to the arithmetic processing unit.
  • the SPAD pixel 22 which is a dummy pixel, includes the SPAD element 31, the p-type MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) 32, and the inverter 33, similarly to the SPAD pixel 21. I have.
  • the SPAD pixel 22 is different from the SPAD pixel 21 in that the wiring is different.
  • the anode of the SPAD element 31 is connected to the bias voltage application unit 12.
  • the cathode of the SPAD element 31 is not connected to the source terminal of the quenching resistor 32 and is in a floating state. That is, in the pixel region A1, the cathode potential of the SPAD element 31 of the SPAD pixel 22 formed in the dummy pixel region DA located near the outer periphery of the pixel region A1 is floating. Therefore, a large negative voltage is not applied to the cathode of the SPAD element 31, and it is in a state of substantially no function.
  • the quenching resistor 32 is in a floating state without the source terminal being connected to the cathode of the SPAD element 31. Therefore, the quenching resistor 32 is configured so as not to perform quenching.
  • the inverter 33 is in a floating state without the input terminal being connected to the cathode of the SPAD element 31 and the source terminal of the quenching resistor 32. Therefore, the inverter 33 is configured not to output a light receiving signal (APD OUT).
  • Anodes are connected by common wiring.
  • a light receiving signal is output for each SPAD pixel 21 and supplied to a subsequent arithmetic processing unit.
  • the arithmetic processing unit performs arithmetic processing for obtaining the distance of each received signal from the SPAD pixel 21 based on the timing at which a pulse indicating the arrival time of one photon is generated, and the distance to the subject for each SPAD pixel 21. Ask for. Then, based on the calculated distance, a distance image in which the distances to the subject detected by the plurality of SPAD pixels 21 are arranged in a plane is generated. At this time, since the light receiving signal is not output from the SPAD pixel 22, the SPAD pixel 22 does not contribute to the generation of the distance image described above.
  • FIG. 3 is a cross-sectional view showing a configuration example of the SPAD pixel 21.
  • the reference pixel region RA of the sensor chip 10 has a laminated structure in which the sensor substrate 41, the sensor-side wiring layer 42, and the logic-side wiring layer 43 are laminated, with respect to the logic-side wiring layer 43. Therefore, logic circuit boards (not shown) are laminated.
  • the bias voltage application unit 12 shown in FIG. 2A, the quenching resistor 32, the inverter 33, and the like are formed on the logic circuit board.
  • the sensor board 41 and the logic circuit board are electrically connected by the sensor-side wiring layer 42 and the logic-side wiring layer 43, which are wiring layers.
  • the sensor chip 10 is provided with the sensor-side wiring layer 42 facing the sensor board 41, and is provided with the logic-side wiring layer 43 facing the logic circuit board, and then the sensor-side wiring layer 42 and the logic-side wiring layer. It can be manufactured by a manufacturing method in which 43 is joined at a joining surface (the surface shown by the broken line in FIG. 3).
  • the sensor substrate 41 is, for example, a semiconductor substrate obtained by thinly slicing single crystal silicon.
  • the concentration of p-type or n-type impurities is controlled, and a SPAD element 31 is formed for each SPAD pixel 21.
  • the surface facing the lower side of the sensor substrate 41 is a light receiving surface that receives light, and the sensor side wiring layer 42 with respect to the surface opposite to the light receiving surface (the surface facing upward in FIG. 2). Are stacked.
  • the SPAD element 31 is composed of an N well 51, a P-type diffusion layer 52, an N-type diffusion layer 53, a hole accumulation layer 54, a pinning layer 55, and a high-concentration P-type diffusion layer 56 formed on the sensor substrate 41. Then, in the SPAD element 31, the avalanche multiplication region 57 is formed by the depletion layer formed in the region where the P-type diffusion layer 52 and the N-type diffusion layer 53 are connected.
  • the N-well 51 is formed by controlling the impurity concentration of the sensor substrate 41 to be n-type, and forms an electric field that transfers electrons generated by photoelectric conversion in the SPAD element 31 to the avalanche multiplication region 57.
  • the impurity concentration of the sensor substrate 41 may be controlled to be p-type to form the P well.
  • the P-type diffusion layer 52 is a dense P-type diffusion layer (P +) formed near the front surface of the sensor substrate 41 and on the back surface side (lower side of FIG. 3) with respect to the N-type diffusion layer 53, and is a SPAD. It is formed so as to cover almost the entire surface of the element 31.
  • the N-type diffusion layer 53 is a dense N-type diffusion layer (N +) formed near the surface of the sensor substrate 41 and on the surface side (upper side of FIG. 3) with respect to the P-type diffusion layer 52, and is a SPAD element. It is formed so as to cover almost the entire surface of 31. Further, a part of the N-type diffusion layer 53 is formed up to the surface of the sensor substrate 41 in order to connect to the contact electrode 71 for supplying a negative voltage for forming the avalanche multiplication region 57. It has a convex shape.
  • the hole accumulation layer 54 is a P-type diffusion layer (P) formed so as to surround the side surface and the bottom surface of the N well 51, and accumulates holes. Further, the hole storage layer 54 is electrically connected to the anode of the SPAD element 31 and enables bias adjustment. As a result, the hole concentration of the hole accumulation layer 54 is strengthened, and the pinning including the pinning layer 55 is strengthened, so that, for example, the generation of dark current can be suppressed.
  • P P-type diffusion layer
  • the pinning layer 55 is a dense P-type diffusion layer (P +) formed on the outer surface of the hole storage layer 54 (the back surface of the sensor substrate 41 and the side surface in contact with the insulating film 62), and is similar to the hole storage layer 54. In addition, for example, the generation of dark current is suppressed.
  • P + dense P-type diffusion layer
  • the high-concentration P-type diffusion layer 56 is a dense P-type diffusion layer (P ++) formed so as to surround the outer periphery of the N well 51 in the vicinity of the surface of the sensor substrate 41, and the hole accumulation layer 54 is used as the anode of the SPAD element 31. It is used for connection with the contact electrode 72 for electrically connecting with.
  • P ++ dense P-type diffusion layer
  • the avalanche multiplication region 57 is a high electric field region formed on the interface between the P-type diffusion layer 52 and the N-type diffusion layer 53 by a large negative voltage applied to the N-type diffusion layer 53, and is incident on the SPAD element 31.
  • the electron (e-) generated by one photon is multiplied.
  • the sensor chip 10 is provided with an inter-pixel separation unit 63 formed between adjacent SPAD elements 31.
  • the inter-pixel separation portion 63 is formed by a metal film 61 and an insulating film 62 in a double structure.
  • the inter-pixel separation portion 63 is formed so as to penetrate from the back surface to the front surface of the sensor substrate 41, for example.
  • the SPAD element 31 is electrically and optically separated from the adjacent SPAD element 31 by the inter-pixel separation unit 63.
  • the metal film 61 is a film formed of a metal that reflects light (for example, tungsten).
  • the insulating film 62 is a film having an insulating property such as SiO2.
  • the inter-pixel separation portion 63 is formed, for example, by being embedded in the sensor substrate 41 so that the surface of the metal film 61 is covered with the insulating film 62.
  • Contact electrodes 71 to 73, metal wirings 74 to 76, contact electrodes 77 to 79, and metal pads 80 to 82 are formed on the sensor side wiring layer 42.
  • the contact electrode 71 connects the N-type diffusion layer 53 and the metal wiring 74.
  • the contact electrode 72 connects the high-concentration P-type diffusion layer 56 and the metal wiring 75.
  • the contact electrode 73 connects the metal film 61 and the metal wiring 76.
  • the metal wiring 74 is formed wider than the avalanche multiplier region 57 so as to cover at least the avalanche multiplier region 57. Then, as shown by the white arrow in FIG. 3, the metal wiring 74 reflects the light transmitted through the SPAD element 31 to the SPAD element 31.
  • the metal wiring 75 is formed so as to surround the outer periphery of the metal wiring 74 and overlap with the high-concentration P-type diffusion layer 56.
  • the metal wiring 76 is formed so as to connect to the metal film 61 at the four corners of the SPAD pixel 21, for example.
  • the contact electrode 77 connects the metal wiring 74 and the metal pad 80.
  • the contact electrode 78 connects the metal wiring 75 and the metal pad 81.
  • the contact electrode 79 connects the metal wiring 76 and the metal pad 82.
  • the metal pads 80 to 82 are used to electrically and mechanically join the metal pads 101 to 103 formed on the logic side wiring layer 43 by the metals (Cu) forming each of them.
  • Electrodes 91 to 93, an insulating layer 94, contact electrodes 95 to 100, and metal pads 101 to 103 are formed on the logic side wiring layer 43.
  • the electrode pads 91 to 93 are connected to logic circuit boards (not shown), and the insulating layer 94 insulates the electrode pads 91 to 93 from each other.
  • the contact electrodes 95 and 96 connect the electrode pad 91 and the metal pad 101, the contact electrodes 97 and 98 connect the electrode pad 92 and the metal pad 102, and the contact electrodes 99 and 100 connect the electrode pad 93 and the metal. Connect to the pad 103.
  • the metal pad 101 is joined to the metal pad 80, the metal pad 102 is joined to the metal pad 81, and the metal pad 103 is joined to the metal pad 82.
  • the electrode pad 91 is connected to the N-type diffusion layer 53 via the contact electrodes 95 and 96, the metal pad 101, the metal pad 80, the contact electrode 77, the metal wiring 74, and the contact electrode 71. Has been done. Therefore, in the SPAD pixel 21, a large negative voltage applied to the N-type diffusion layer 53 can be supplied from the logic circuit board to the electrode pad 91.
  • the electrode pad 92 is connected to the high-concentration P-type diffusion layer 56 via the contact electrodes 97 and 98, the metal pad 102, the metal pad 81, the contact electrode 78, the metal wiring 75, and the contact electrode 72. Therefore, in the SPAD pixel 21, the anode of the SPAD element 31 electrically connected to the hole storage layer 54 is connected to the electrode pad 92, so that the bias of the hole storage layer 54 can be adjusted via the electrode pad 92. can do.
  • the electrode pad 93 has a connection configuration in which it is connected to the metal film 61 via the contact electrodes 99 and 100, the metal pad 103, the metal pad 82, the contact electrode 79, the metal wiring 76, and the contact electrode 73. There is. Therefore, in the SPAD pixel 21, the bias voltage supplied from the logic circuit board to the electrode pad 93 can be applied to the metal film 61.
  • the metal wiring 74 is formed wider than the avalanche multiplication region 57 so as to cover at least the avalanche multiplication region 57, and the metal film 61 penetrates the sensor substrate 41. It is formed to do. That is, the SPAD pixel 21 is formed so as to have a reflection structure in which the metal wiring 74 and the metal film 61 surround all other than the light incident surface of the SPAD element 31. As a result, the SPAD pixel 21 can prevent the occurrence of optical crosstalk due to the effect of reflecting light by the metal wiring 74 and the metal film 61, and can improve the sensitivity of the SPAD element 31.
  • the SPAD pixel 21 can adjust the bias by surrounding the side surface and the bottom surface of the N well 51 with the hole storage layer 54 and electrically connecting the hole storage layer 54 to the anode of the SPAD element 31. it can. Further, the SPAD pixel 21 can form an electric field that assists the carrier in the avalanche multiplication region 57 by applying a bias voltage to the metal film 61 of the inter-pixel separation unit 63.
  • FIG. 4 is a cross-sectional view showing a configuration example of the SPAD pixel 22.
  • the dummy pixel region DA of the sensor chip 10 has a laminated structure in which the sensor substrate 41, the sensor side wiring layer 42, and the logic side wiring layer 43 are laminated, similarly to the reference pixel region RA. ..
  • the SPAD pixel 22 includes a SPAD element 31, a quenching resistor 32, and an inverter 33. Further, contact electrodes 72 and 73, metal wirings 74 to 76, contact electrodes 77 to 79, and metal pads 80 to 82 are formed on the sensor side wiring layer 42. Further, electrode pads 91 to 93, an insulating layer 94, contact electrodes 95 to 100, and metal pads 101 to 103 are formed on the logic side wiring layer 43.
  • the SPAD pixel 22 differs from the SPAD pixel 21 in that the cathode of the SPAD element 31 is not connected to the source terminal of the quenching resistor 32 and is in a floating state. As shown in FIG. 4, the SPAD pixel 22 is not provided with the contact electrode 71 in order to make the cathode potential of the SPAD element 31 floating, and the SPAD element 31 is not electrically connected to the metal wiring 74. This is different from the SPAD pixel 21. Other configurations are the same as those of the SPAD pixel 21.
  • the SPAD element which is an avalanche photodiode
  • the SPAD element has been used as an image sensor in recent years, and characteristics more than those of the conventional ones are required.
  • Avalanche photodiodes are larger in size than common photodiodes. Therefore, when the avalanche photodiode of the SPAD pixel is formed, the shape of the mask formed by using the resist is easily distorted due to the large amount of resist used. Therefore, by using the configuration of the sensor chip of the present disclosure, the characteristics of the sensor chip 10 are improved by using the SPAD pixels formed on the outer peripheral portion of the pixel array portion, which is likely to cause a formation abnormality, as invalid pixels. The effect will be higher.
  • the sensor chip 10 according to the first embodiment configured as described above has the following effects.
  • the SPAD pixel 22 which is liable to lose its shape or the periodicity of arrangement, does not output a light receiving signal (APD OUT). Therefore, the sensor chip 10 can output only the light receiving signal from the highly stable SPAD pixel 21. As a result, the distance to the subject can be calculated based only on the received signal from the highly stable SPAD pixel 21, and a highly accurate distance image can be generated.
  • the sensor chip 10 can suppress the generation of a large current in the SPAD pixel 22. Therefore, it is possible to prevent a large current from flowing through the SPAD pixel 22 and increase the power consumption of the entire sensor chip 10.
  • the sensor chip 10 can suppress the generation of a large current in the SPAD pixel 22. Therefore, it is possible to prevent the anode potential of the SPAD pixel 21 from dropping due to the large current generated in the SPAD pixel 22, and the sensing accuracy of the SPAD pixel 21 from being lowered.
  • the sensor chip 10 can suppress the generation of a large current in the SPAD pixel 22. Therefore, the occurrence of crosstalk between the SPAD pixels 21 in the reference pixel region RA due to the large current of the SPAD pixel 22 is suppressed, and the sensitivity of the SPAD element 31 of the SPAD pixel 21 is improved.
  • the sensor chip according to the second embodiment will be described with reference to FIGS. 2 to 4 with reference to FIG.
  • the sensor chip 10A according to the second embodiment is different from the sensor chip 10 according to the first embodiment in that it has a SPAD pixel 22A as a dummy pixel instead of the SPAD pixel 22.
  • the other parts of the SPAD pixel 22B are formed in the same manner as the SPAD pixel 22 of the sensor chip 10 of the first embodiment.
  • the SPAD element 31 of the SPAD pixel 22 which is a dummy pixel, is in a floating state without the anode being connected to the bias voltage application unit 12. Further, the cathode of the SPAD element 31 is in a floating state without being connected to the source terminal of the quenching resistor 32. That is, in the pixel region A1, the cathode potential and the anode potential of the SPAD element 31 of the SPAD pixel 22B formed in the dummy pixel region DA located near the outer periphery of the pixel region A1 are floating. Therefore, a large negative voltage is not applied to the cathode of the SPAD element 31, and it is in a state of substantially no function.
  • FIG. 4 is a cross-sectional view showing a configuration example of the SPAD pixel 22A.
  • the SPAD pixel 22A includes a SPAD element 31, a quenching resistor 32, and an inverter 33, similarly to the SPAD pixels 21 and 22. Further, the contact electrode 73, the metal wiring 74 to 76, the contact electrodes 77 to 79, and the metal pads 80 to 82 are formed on the sensor side wiring layer 42. The configuration of the logic side wiring layer 43 is the same as that of the SPAD pixel 22.
  • the SPAD pixel 22A is not provided with a contact electrode for electrically connecting the SPAD element 31 and the metal wiring 74 in order to make the cathode potential of the SPAD element 31 floating. Further, the SPAD pixel 22A is not provided with a contact electrode for electrically connecting the SPAD element 31 to the metal wiring 75 in order to make the anode potential of the SPAD element 31 floating.
  • the sensor chip 10A according to the second embodiment configured as described above has the same effects as (1) to (4) in the first embodiment.
  • the sensor chip may have at least one of the cathode potential and the anode potential floating.
  • the sensor chip 10 in which the cathode potential of the SPAD pixel 22 formed in the dummy pixel region DA is floating and the sensor chip 10A in which the cathode potential and the anode potential are floating have been described.
  • the SPAD pixel of the sensor chip may have a configuration in which the cathode potential of the SPAD element 31 is floating.
  • the SPAD pixel has the contact electrode 71 described in the SPAD pixel 21 shown in FIG. 2 and does not have the contact electrode 72.
  • the sensor chip according to the third embodiment will be described with reference to FIGS. 2 to 4 with reference to FIGS. 6 and 7.
  • the sensor chip 10B according to the third embodiment is different from the sensor chip 10 according to the first embodiment in that it has a SPAD pixel 22B instead of the SPAD pixel 22 as a dummy pixel. Further, the SPAD pixel 21 which is a reference pixel is formed in the same manner as the SPAD pixel 21 of the sensor chip 10 of the first embodiment.
  • the differences between the SPAD pixel 22B and the SPAD pixel 21 will be described.
  • the anode of the SPAD element 31 of the SPAD pixel 22B which is a dummy pixel, is connected to the bias voltage application unit 12, but the cathode of the SPAD element 31 is the source terminal of the quenching resistor 32. Not connected. Further, the cathode and the anode of the SPAD element 31 are short-circuited. That is, the cathode potential and the anode potential of the SPAD element 31 formed in the dummy pixel region DA located near the outer periphery of the pixel region A1 are set to have the same potential.
  • the other parts of the SPAD pixel 22B are formed in the same manner as the SPAD pixel 22 of the sensor chip 10 of the first embodiment.
  • FIG. 7 is a cross-sectional view showing a configuration example of the SPAD pixel 22B.
  • the SPAD pixel 22B includes a SPAD element 31, a quenching resistor 32, and an inverter 33, similarly to the SPAD pixels 21 and 22. Further, contact electrodes 71 to 73, metal wirings 74B and 76, contact electrodes 78 and 79, and metal pads 80 to 82 are formed on the sensor-side wiring layer 42. The configuration of the logic side wiring layer 43 is the same as that of the SPAD pixel 22.
  • the contact electrodes 71 and 72 are connected to one metal wiring 74B in order to make the cathode potential and the anode potential of the SPAD element 31 the same potential. As a result, the cathode and anode of the SPAD element 31 are short-circuited. Further, the SPAD pixel 22B is not provided with a contact electrode for connecting the metal wiring 74B and the metal pad 80, and the SPAD element 31 is not electrically connected to the quenching resistor 32 and the inverter 33.
  • the sensor chip 10B according to the second embodiment configured as described above has the same effects as (1) to (4) in the first embodiment.
  • the sensor chip according to the fourth embodiment will be described with reference to FIGS. 2 to 4 with reference to FIGS. 8A to 8C.
  • the sensor chip 10C according to the fourth embodiment has a SPAD pixel 21C as a reference pixel instead of the SPAD pixel 21, and has a SPAD pixel 22C as a dummy pixel instead of the SPAD pixel 22. It is different from the sensor chip 10 according to the form.
  • the differences between the SPAD pixel 21C and the SPAD pixel 22C will be described with respect to the SPAD pixel 21 and the SPAD pixel 22.
  • the configurations of the SPAD pixel 21C and the SPAD pixel 22C are the same as those of the SPAD pixel 21 and the SPAD pixel 22B.
  • the wiring of the SPAD element 31, the quenching resistor 32, and the inverter 33 in the SPAD pixel 22C is the same as that of the SPAD pixel 22B.
  • the anodes of the plurality of SPAD pixels 21C arranged in a matrix are connected by a common wiring, and the anodes of the plurality of SPAD pixels 22C are connected by a common wiring.
  • the sensor chip 10C is different from the sensor chip 10 of the first embodiment in that the anodes of the plurality of SPAD pixels 21C and the anodes of the plurality of SPAD pixels 22C are separated.
  • the sensor chip 10C according to the fourth embodiment configured as described above exhibits the following effects in addition to (1) to (4) in the first embodiment.
  • the anode of the SPAD pixel 21C and the anode of the SPAD pixel 22C are separated. Therefore, even when a large current flows through the SPAD pixel 22C in the dummy pixel region DA, the large current does not affect the SPAD pixel 22C in the reference pixel region. Therefore, it is possible to prevent the anode potential of the SPAD pixel 21C from dropping and prevent the sensor chip 10C from deteriorating the sensing accuracy.
  • the sensor chip according to the fifth embodiment will be described with reference to FIGS. 2 to 4 with reference to FIGS. 9 and 10.
  • the sensor chip 10D according to the fifth embodiment has the SPAD pixel 22D in which the anode and the cathode of the SPAD element 31 are short-circuited in the logic side wiring layer 43 as dummy pixels, and the present invention relates to the first embodiment. It is different from the sensor chip 10. Further, the SPAD pixel 21 which is a reference pixel is formed in the same manner as the SPAD pixel 21 of the sensor chip 10 of the first embodiment.
  • the differences between the SPAD pixel 22D and the SPAD pixel 21 will be described.
  • the anode of the SPAD element 31 of the SPAD pixel 22D which is a dummy pixel, is connected to the bias voltage application unit 12.
  • the cathode of the SPAD element 31 is connected to the source terminal of the quenching resistor 32, but is not connected to the inverter 33. Further, the cathode and the anode of the SPAD element 31 are short-circuited in the logic side wiring layer 43.
  • the cathode potential and the anode potential of the SPAD element 31 formed in the dummy pixel region DA located near the outer periphery of the pixel region A1 are set to have the same potential. Therefore, a large negative voltage is not applied to the cathode of the SPAD element 31, and it is in a state of substantially no function.
  • FIG. 10 is a cross-sectional view showing a configuration example of the SPAD pixel 22D.
  • the SPAD pixel 22D includes a SPAD element 31, a quenching resistor 32, and an inverter 33, similarly to the SPAD pixels 21 and 22.
  • the configuration of the sensor-side wiring layer 42 is the same as that of the SPAD pixel 22 of the first embodiment. Electrodes 91D and 93, an insulating layer 94, contact electrodes 95 to 100, and metal pads 101 to 103 are formed on the logic side wiring layer 43.
  • the contact electrodes 95 to 98 are connected to one electrode pad 91D in order to make the cathode potential and the anode potential of the SPAD element 31 the same potential.
  • the cathode and anode of the SPAD element 31 are short-circuited in the logic side wiring layer 43.
  • the wiring is such that the SPAD element 31, the quenching resistor 32, and the inverter 33 are not electrically connected in the logic side wiring layer 43.
  • the sensor chip 10D according to the fifth embodiment configured as described above has the same effects as (1) to (4) in the first embodiment.
  • the sensor chip according to the sixth embodiment will be described with reference to FIGS. 2 to 4 with reference to FIGS. 11 and 12.
  • the sensor chip 10E according to the sixth embodiment is different from the sensor chip 10 according to the first embodiment in that it has a SPAD pixel 22E as a dummy pixel instead of the SPAD pixel 22. Further, the SPAD pixel 21 which is a reference pixel is formed in the same manner as the SPAD pixel 21 of the sensor chip 10 of the first embodiment.
  • the SPAD pixel 22E which is a dummy pixel, includes the SPAD element 31, but differs from the SPAD pixel 21 in that it does not include the quenching resistor 32 and the inverter 33. Further, contact electrodes 71 to 73, metal wirings 74B and 76, contact electrodes 78 and 79, and metal pads 80 to 82 are formed on the sensor-side wiring layer 42. The configuration of the logic side wiring layer 43 is the same as that of the SPAD pixel 22.
  • the anode is connected to the bias voltage application unit 12, and the cathode is connected to the anode without being connected to the source terminal of the quenching resistor 32. That is, in the pixel region A1, the cathode potential and the anode potential of the SPAD element 31 formed in the dummy pixel region DA located near the outer periphery of the pixel region A1 are set to have the same potential. Therefore, a large negative voltage is not applied to the cathode of the SPAD element 31, and it is in a state of substantially no function.
  • the logic side wiring layer 43 is not provided with the inverter 33, the anode and the cathode of the SPAD element 31 are short-circuited so that the anode potential and the cathode potential are the same potential. As a result, the current does not flow through the SPAD pixel 22E, and the deterioration of the characteristics of the sensor chip 10E is more reliably prevented.
  • the anode and cathode of the SPAD element 31 may be in a floating state.
  • FIG. 12 is a cross-sectional view showing a configuration example of the SPAD pixel 22E.
  • the SPAD pixel 22E has the SPAD element 31 formed on the sensor substrate 41. Further, contact electrodes 71 to 73, metal wirings 74E and 76, contact electrodes 78 and 79, and metal pads 80 to 82 are formed on the sensor-side wiring layer 42. Electrodes 92, 93, an insulating layer 94, contact electrodes 97 to 100, and metal pads 102, 103 are formed on the logic side wiring layer 43.
  • the contact electrodes 71 and 72 are connected to one metal wiring 74B in order to make the cathode potential and the anode potential of the SPAD element 31 the same potential. Further, the SPAD pixel 22E is not provided with the wiring of the logic side wiring layer 43 that is electrically connected to the cathode of the SPAD element 31.
  • the sensor chip 10E according to the fifth embodiment configured as described above has the same effects as (1) to (4) in the first embodiment.
  • FIG. 13 is a block diagram showing a configuration example of a distance image sensor which is an electronic device using the sensor chip 10.
  • the distance image sensor 201 includes an optical system 202, a sensor chip 10, an image processing circuit 203, a monitor 204, and a memory 205.
  • the distance image sensor 201 acquires a distance image according to the distance to the subject by receiving light (modulated light or pulsed light) that is projected from the light source device 211 toward the subject and reflected on the surface of the subject. can do.
  • the optical system 202 is configured to have one or a plurality of lenses, guides the image light (incident light) from the subject to the sensor chip 10, and forms an image on the light receiving surface (sensor unit) of the sensor chip 10.
  • the sensor chip 10 of each of the above-described embodiments is applied, and a distance signal indicating a distance obtained from a light receiving signal (APD OUT) output from the sensor chip 10 is supplied to the image processing circuit 203. ..
  • the image processing circuit 203 performs image processing for constructing a distance image based on the distance signal supplied from the sensor chip 10, and the distance image (image data) obtained by the image processing is supplied to the monitor 204 and displayed. Or it is supplied to the memory 205 and stored (recorded).
  • the distance image sensor 201 configured in this way, by applying the sensor chip 10 described above, the distance to the subject is calculated based only on the received signal from the highly stable SPAD pixel 21, and the distance to the subject is calculated with high accuracy. It is possible to generate a distance image. That is, the distance image sensor 201 can acquire a more accurate distance image.
  • the above-mentioned image sensor can be used in various cases of sensing light such as visible light, infrared light, ultraviolet light, and X-ray, as described below.
  • Devices that take images for viewing such as digital cameras and portable devices with camera functions.
  • For safe driving such as automatic stop and recognition of the driver's condition, in front of the car Devices and user gestures used for traffic, such as in-vehicle sensors that photograph the rear, surroundings, and interior of vehicles, surveillance cameras that monitor traveling vehicles and roads, and distance measurement sensors that measure distance between vehicles.
  • Devices and endoscopes used in home appliances such as TVs, refrigerators, and air conditioners, and devices that take blood vessels by receiving infrared light, etc., in order to take pictures and operate the equipment according to the gesture.
  • Equipment used for agriculture such as microscopes, action cameras and wearable cameras for sports applications, equipment used for sports, cameras for monitoring the condition of fields and crops, etc. , Equipment used for agriculture
  • the present technology may have the following configuration.
  • a pixel array unit having a pixel area in which a plurality of pixels are arranged in a matrix, An avalanche photodiode element that amplifies carriers by a high electric field region provided for each pixel.
  • a pixel-to-pixel separator that insulates and separates the adjacent other pixels.
  • Wiring provided in the wiring layer laminated with respect to the surface opposite to the light receiving surface of the semiconductor substrate so as to cover at least the high electric field region.
  • the pixel array unit has a dummy pixel region located near the outer periphery of the pixel region.
  • the sensor substrate on which the avalanche photodiode element is formed and The logic circuit board on which the quenching resistor and the inverter are formed It has a sensor-side wiring layer provided so as to face the sensor board and a logic-side wiring layer that is provided so as to face the logic circuit board, and electrically connects the sensor board and the logic circuit board. Wiring layer and With The sensor chip according to (1) or (2) above, wherein the cathode and the anode of the avalanche photodiode element arranged in the dummy pixel region are short-circuited in the logic side wiring layer.
  • the pixel array unit has a reference pixel area located in the center of the pixel area.
  • the anodes of the plurality of avalanche photodiode elements arranged in the reference pixel region are connected by common wiring.
  • the anodes of the plurality of avalanche photodiode elements arranged in the dummy pixel region are connected by common wiring.
  • the anodes of the plurality of avalanche photodiode elements arranged in the reference pixel region and the anodes of the plurality of avalanche photodiode elements arranged in the dummy pixel region are separated from the above-mentioned (1) to (3). ) Is described in any of the sensor chips.
  • the pixels arranged in the reference pixel area are With the avalanche photodiode element A quenching resistor connected in series with the avalanche photodiode element, It has an inverter that outputs a light receiving signal based on the electrons multiplied by the avalanche photodiode element.
  • the pixels arranged in the reference pixel area are Having the avalanche photodiode element From (1) above, which does not have a quenching resistor connected in series with the avalanche photodiode element and an inverter that outputs a light receiving signal based on the electrons multiplied by the avalanche photodiode element (1).
  • the sensor chip according to any one of 4).
  • a pixel array unit having a pixel area in which a plurality of pixels are arranged in a matrix, An avalanche photodiode element that amplifies carriers by a high electric field region provided for each pixel.
  • a pixel-to-pixel separator that insulates and separates the adjacent other pixels. Wiring provided in the wiring layer laminated with respect to the surface opposite to the light receiving surface of the semiconductor substrate so as to cover at least the high electric field region.
  • the pixel array unit has a dummy pixel region located near the outer periphery of the pixel region.
  • An electronic device including a sensor chip in which the cathode potential and the anode potential of the avalanche photodiode element arranged in the dummy pixel region are the same, or at least one of the cathode potential and the anode potential is floating.
  • Pixel array unit 12 Bias voltage application unit 21,21C, 22, 22A, 22B, 22C, 22D, 22E SPAD pixel 23 Electrode pad 31 SPAD element 32 Quenching resistance 33 Inverter 41 Sensor board 42 Sensor side wiring layer 43 Logic side wiring layer 51 N well 52 P type diffusion layer 53 N type diffusion layer 54 Hole storage layer 55 Pinning layer 56 High concentration P type diffusion layer 57 Avalanche multiplication area 61 Metal film 62 Insulation film 63 Inter-pixel separation part 71, 72, 73 Contact electrodes 74, 74B, 74E, 75, 76 Metal wiring 77, 78, 79 Contact electrodes 80, 81, 82, 101, 102, 103 Metal pads 91, 91D, 92 , 93 Electrode pad 94 Insulation layer 95, 96, 97, 78, 99, 100 Contact electrode A1 Pixel area A2 Peripheral area A3 Pad area DA Dummy pixel area RA Reference pixel

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Abstract

アバランシェフォトダイオード素子を有するＳＰＡＤ画素の特性を向上させたセンサチップ及び電子機器を提供する。センサチップは、複数の画素が行列状に配置された画素領域を有する画素アレイ部と、画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の画素との間を絶縁して分離する画素間分離部と、高電界領域を少なくとも覆うように、半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、を備え、画素アレイ部は、画素領域の外周近傍に位置するダミー画素領域を有し、ダミー画素領域に配置されたアバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである。

Description

センサチップ及び電子機器
　本開示は、センサチップ及び電子機器に関し、特に、ＳＰＡＤ画素の特性向上を図ることができるようにしたセンサチップ及び電子機器に関する。
　近年、ＴｏＦ（Time-of-Flight）法により距離計測を行う距離画像センサが注目されている。例えば、距離画像センサには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）半導体集積回路技術を用いて、アバランシェフォトダイオード素子を有する複数のＳＰＡＤ（Single Photon Avalanche Diode）画素が平面的に配置されるように形成された画素アレイを利用することができる。ＳＰＡＤ画素では、降伏電圧よりもはるかに大きい電圧を印加した状態で、高電界のＰＮ接合領域へ１個のフォトンが入ると、アバランシェ増幅が発生する。その際の瞬間的に電流が流れた時間を検出することで、高精度に距離を計測することができる。
　例えば、特許文献１には、ＳＰＡＤ画素が所定の画素領域にアレイ状に配置されたセンサチップが記載されている。特許文献１のセンサチップでは、画像領域の外側に周辺領域が設けられ、周辺領域の外側にパッド領域が設けられている。
国際公開第２０１８／０７４５３０号
　しかしながら、センサチップにおいてＳＰＡＤ画素がアレイ状に配置された場合、画素領域の外周領域において、ＳＰＡＤ画素の周期性が崩れやすくなる。ＳＰＡＤ画素の周期性が崩れた場合、ＳＰＡＤデバイス特性が異常となり、センサチップ全体の特性にも影響を及ぼすようなバイアス変動や電流増加を引き起こす可能性がある。
　本開示は、このような問題に鑑みてなされたもので、アバランシェフォトダイオード素子を有するＳＰＡＤ画素の特性を向上させたセンサチップ及び電子機器を提供する。
　上記課題を解決するために、本開示の一態様に係るセンサチップは、複数の画素が行列状に配置された画素領域を有する画素アレイ部と、画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の画素との間を絶縁して分離する画素間分離部と、高電界領域を少なくとも覆うように、半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、を備え、画素アレイ部は、画素領域の外周近傍に位置するダミー画素領域を有し、ダミー画素領域に配置されたアバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである。
　また、本開示の他の態様に係る電子機器は、複数の画素が行列状に配置された画素領域を有する画素アレイ部と、画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の画素との間を絶縁して分離する画素間分離部と、高電界領域を少なくとも覆うように、半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、を備え、画素アレイ部は、画素領域の外周近傍に位置するダミー画素領域を有し、ダミー画素領域に配置されたアバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングであるセンサチップを備える。
本開示の第１実施形態に係るセンサチップのＳＰＡＤ画素形成面の構成を示す模式図である。 本開示の第１実施形態に係るセンサチップの一構成例を示すブロック図である。 本開示の第１実施形態に係るセンサチップのＳＰＡＤ画素の一構成例を示す断面図である。 本開示の第１実施形態に係るセンサチップのＳＰＡＤ画素の一構成例を示す断面図である。 本開示の第２実施形態に係るセンサチップのＳＰＡＤ画素の一構成例を示す断面図である。 本開示の第３実施形態に係るセンサチップの一構成例を示す回路図である。 本開示の第３実施形態に係るセンサチップのＳＰＡＤ画素の一構成例を示す断面図である。 本開示の第４実施形態に係るセンサチップの一構成例を示すブロック図である。 本開示の第５実施形態に係るセンサチップの一構成例を示す回路図である。 本開示の第５実施形態に係るセンサチップのＳＰＡＤ画素の一構成例を示す断面図である。 本開示の第６実施形態に係るセンサチップの一構成例を示す回路図である。 本開示の第６実施形態に係るセンサチップのＳＰＡＤ画素の一構成例を示す断面図である。 本開示のセンサチップを利用した電子機器である距離画像センサの構成例を示すブロック図である。
　以下、実施形態を通じて本開示を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。また、図面は特許請求の範囲にかかる発明を模式的に示すものであり、各部の幅、厚さ等の寸法は現実のものとは異なり、これらの比率も現実のものとは異なる。
　以下、図面を参照して本開示の各実施形態の各態様について説明する。
１．第１実施形態
　第１実施形態に係るセンサチップについて、図１から図４を用いて説明する。
＜センサチップの構成例＞
　図１は、センサチップ１０のＳＰＡＤ画素形成面の構成を示す模式図である。図２（Ａ）は、本技術を適用したセンサチップ１０の一構成例を示すブロック図である。また、図２（Ｂ）及び図２（Ｃ）は、センサチップ１０が備えるＳＰＡＤ画素２１，２２の構成をそれぞれ示す回路図である。
　図１に示すように、画素アレイ部１１は、画素領域Ａ１と、画素領域Ａ１の外側に設けられた周辺領域Ａ２と、周辺領域Ａ２の外側に形成されたパッド領域Ａ３を有している。
　画素領域Ａ１は、図示しない光学系により集光される光を受光する受光面である。画素領域Ａ１には、複数のＳＰＡＤ画素２１，２２が行列状に配置されている。
　パッド領域Ａ３には、複数の配線用電極パッド（以下、電極パッドという）２３が形成されている。電極パッド２３は、例えばセンサチップ１０を、図示しない外部装置と接続するために用いられる。
　周辺領域Ａ２は、画素領域Ａ１とパッド領域Ａ３との間の領域である。周辺領域Ａ２は、例えばｎ型半導体領域とｐ型半導体領域とで構成されており、ｐ型半導体領域がグランド（ＧＮＤ）に接続されている。
　図２（Ａ）に示すように、センサチップ１０は、画素アレイ部１１とともにバイアス電圧印加部１２を備えている。
　バイアス電圧印加部１２は、画素アレイ部１１に配置される複数のＳＰＡＤ画素２１それぞれに対してバイアス電圧を印加する。
　画素アレイ部１１の画素領域Ａ１は、画素領域Ａ１の中央に位置するリファレンス画素領域ＲＡと、画素領域Ａ１の外周近傍に位置し、リファレンス画素領域ＲＡを取り囲むダミー画素領域ＤＡと、を有している。
　ＳＰＡＤ画素２１は、リファレンス画素領域ＲＡに配置された画素である。ＳＰＡＤ画素２１は、１フォトンの到来時刻を始点としてパルス波形が発生する受光信号（ＡＰＤ　ＯＵＴ）を出力する有効なＳＰＡＤ画素（以下、リファレンス画素という）である。なお、図２（Ａ）において、２４個のＳＰＡＤ画素２１が縦６個×横８個に並んで配置された様子を示しているが、当該配置は一例であり、これに限られない。
　一方、ＳＰＡＤ画素２２は、ダミー画素領域ＤＡに配置された画素である。ダミー画素領域ＤＡは、画素アレイ部１１の外周近傍に位置しており、ＳＰＡＤ画素２２形成時におけるプロセスが不安定となりやすい領域である。ダミー画素領域ＤＡに形成されたＳＰＡＤ画素２２は、形状の崩れや配置の周期性の崩れが生じやすい。このため、ＳＰＡＤ画素２２は、一般的なＳＰＡＤ画素として機能しない、すなわち上述した受光信号（ＡＰＤ　ＯＵＴ）を出力しない無効なＳＰＡＤ画素（以下、ダミー画素という）とされている。なお、図２（Ａ）において、６０個のＳＰＡＤ画素２２がダミー画素領域ＤＡに並んで配置された様子を示しているが、当該配置は一例であり、これに限られない。実際のセンサチップ１０においては、ダミー画素領域ＤＡに配置されたＳＰＡＤ画素２２が、リファレンス画素領域ＲＡに配置されたＳＰＡＤ画素２１よりも十分少なくなるように配置される。
　ＳＰＡＤ画素２２の形状の崩れや配置の周期性の崩れは、ＳＰＡＤ画素２１，２２が行列上に配置される画素領域Ａ１の周辺に、周辺領域Ａ２及びパッド領域Ａ３が配置されることに起因して生じる。ＳＰＡＤ画素２１，２２を形成する際、不純物イオンをＳＰＡＤ画素形成領域に注入するために、画素領域Ａ１に開口を有するレジストが形成される。周辺領域Ａ２及びパッド領域Ａ３に形成されたレジストは、ＳＰＡＤ画素２１，２２の形成位置に対応する開口が設けられないことから、画素領域Ａ１に形成されたレジストよりもレジスト量が多くなる。このため、周辺領域Ａ２及びパッド領域Ａ３に形成されたレジストは、自重により変形が生じやすくなる。不純物イオン注入時のマスクとなるレジストが変形することで、プロセス不良が生じやすくなる。すなわち、周辺領域Ａ２及びパッド領域Ａ３の内側（画素領域Ａ１の外周近傍）に形成された開口部分において、プロセス不良が生じやすくなる。このため、ダミー画素領域ＤＡに形成されたＳＰＡＤ画素２２は、形状の崩れや配置の周期性の崩れが生じやすくなる。
　したがって、画素領域Ａ１の周辺領域に形成されたＳＰＡＤ画素２２をダミー画素とし、画素領域Ａ１の中心領域に形成されたＳＰＡＤ画素２１の出力のみを用いるセンサチップ１０は、良好な特性を得ることができる。
　以下、リファレンス画素であるＳＰＡＤ画素２１及びダミー画素であるＳＰＡＤ画素２２について詳細に説明する。
（リファレンス画素の回路構成）
　図２（Ｂ）に示すように、リファレンス画素であるＳＰＡＤ画素２１は、ＳＰＡＤ素子３１、ｐ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）３２、及びインバータ３３を備えている。
　ＳＰＡＤ素子３１は、アノードがバイアス電圧印加部１２と接続され、カソードが後述するクエンチング抵抗３２のソース端子と接続されている。ＳＰＡＤ素子３１のアノードには、バイアス電圧印加部１２からバイアス電圧ＶＢが印加される。ＳＰＡＤ素子３１は、カソードに大きな負電圧が印加されることによってアバランシェ増倍領域を形成し、１フォトンの入射で発生する電子をアバランシェ増倍させることができるアバランシェフォトダイオード素子である。
　クエンチング抵抗３２は、ＳＰＡＤ素子３１と直列に接続され、ソース端子がＳＰＡＤ素子３１のカソードと接続され、ドレイン端子が図示しない電源と接続されている。クエンチング抵抗３２は、トランジスタや抵抗で構成することができ、例えばｐ型ＭＯＳＦＥＴを用いることができる。クエンチング抵抗３２のドレイン端子には、電源から励起電圧ＶＥが印加される。クエンチング抵抗３２は、ＳＰＡＤ素子３１でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、当該電圧を初期電圧に戻すクエンチング（quenting）を行う。クエンチング抵抗３２は、ＳＰＡＤ素子３１のカソード電圧が負電圧ＶＢＤに達すると、ＳＰＡＤ素子３１で増倍された電子を放出させることによりクエンチングを行う。
　インバータ３３は、入力端子がＳＰＡＤ素子３１のカソード及びクエンチング抵抗３２のソース端子と接続され、出力端子が図示しない後段の演算処理部と接続されている。インバータ３３は、例えばＣＭＯＳインバータである。インバータ３３は、ＳＰＡＤ素子３１で増倍された電子に基づいて受光信号を出力する。より具体的には、インバータ３３は、ＳＰＡＤ素子３１で増倍された電子により発生する電圧を整形する。そして、インバータ３３は、１フォトンの到来時刻を始点として例えば図２（Ｂ）に示すパルス波形が発生する受光信号（ＡＰＤ　ＯＵＴ）を演算処理部に出力する。
（ダミー画素の回路構成）
　図２（Ｃ）に示すように、ダミー画素であるＳＰＡＤ画素２２は、ＳＰＡＤ画素２１と同様に、ＳＰＡＤ素子３１、ｐ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）３２、及びインバータ３３を備えている。ＳＰＡＤ画素２２は、配線が異なる点でＳＰＡＤ画素２１と相違する。
　ＳＰＡＤ素子３１は、アノードがバイアス電圧印加部１２と接続されている。一方、ＳＰＡＤ素子３１のカソードは、クエンチング抵抗３２のソース端子とは接続されずにフローティング状態となっている。すなわち、画素領域Ａ１のうち、画素領域Ａ１の外周近傍に位置するダミー画素領域ＤＡに形成されるＳＰＡＤ画素２２のＳＰＡＤ素子３１のカソード電位をフローティングとしている。このため、ＳＰＡＤ素子３１のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
　具体的には、ＳＰＡＤ画素２２のＳＰＡＤ素子３１においてブレイクダウンが生じ続け、センサチップ１０や、センサチップ１０と接続される外部装置にも影響を及ぼすようなバイアス変動や電流増加を防止することができる。センサチップ１０では、ＳＰＡＤ画素２２のＳＰＡＤ素子３１において大電流が流れることによるセンサチップ１０の消費電力の向上を抑制することができる。また、センサチップ１０では、ＳＰＡＤ素子３１において大電流が流れることによってＳＰＡＤ画素２１のアノード電位がドロップし、センシング精度が低下することを抑制することができる。
　クエンチング抵抗３２は、ソース端子がＳＰＡＤ素子３１のカソードと接続されずにフローティング状態となっている。このため、クエンチング抵抗３２は、クエンチング（quenting）を行わないように構成されている。
　インバータ３３は、入力端子がＳＰＡＤ素子３１のカソード及びクエンチング抵抗３２のソース端子と接続されずにフローティング状態となっている。このため、インバータ３３は受光信号（ＡＰＤ　ＯＵＴ）の出力を行わないように構成されている。
　センサチップ１０では、図２（Ａ）に一例を示すように、行列状に配置されたＳＰＡＤ画素２１及びＳＰＡＤ画素２２のうち、行方向に配置された複数のＳＰＡＤ画素２１のアノード及びＳＰＡＤ画素２２のアノードをそれぞれ共通の配線で接続している。
　このように構成されたセンサチップ１０からは、受光信号がＳＰＡＤ画素２１ごとに出力されて後段の演算処理部に供給される。例えば、演算処理部は、ＳＰＡＤ画素２１からの受光信号それぞれについて、１フォトンの到来時刻を示すパルスが発生したタイミングに基づいて距離を求める演算処理を行って、ＳＰＡＤ画素２１ごとに被写体までの距離を求める。そして、演算した距離に基づいて、複数のＳＰＡＤ画素２１により検出された被写体までの距離を平面的に並べた距離画像が生成される。
　このとき、ＳＰＡＤ画素２２からは受光信号が出力されないため、ＳＰＡＤ画素２２は上述した距離画像の生成に寄与しない。
（リファレンス画素の構造）
　図２（Ｂ）及び図３を用いて、センサチップ１０に形成されるリファレンス画素であるＳＰＡＤ画素２１の一構成例について説明する。図３は、ＳＰＡＤ画素２１の一構成例を示す断面図である。
　図３に示すように、センサチップ１０のリファレンス画素領域ＲＡは、センサ基板４１、センサ側配線層４２及びロジック側配線層４３が積層された積層構造となっており、ロジック側配線層４３に対して、図示しないロジック回路基板が積層されている。
　ロジック回路基板には、例えば、図２（Ａ）に示すバイアス電圧印加部１２や、クエンチング抵抗３２、インバータ３３などが形成されている。センサ基板４１及びロジック回路基板は、配線層であるセンサ側配線層４２及びロジック側配線層４３により電気的に接続される。例えば、センサチップ１０は、センサ基板４１に対向してセンサ側配線層４２を設けるともに、ロジック回路基板に対向してロジック側配線層４３を設けた後、センサ側配線層４２及びロジック側配線層４３を接合面（図３の破線で示す面）で接合する製造方法により製造することができる。
　センサ基板４１は、例えば、単結晶のシリコンを薄くスライスした半導体基板である。センサ基板４１は、ｐ型またはｎ型の不純物の濃度が制御されており、ＳＰＡＤ画素２１ごとにＳＰＡＤ素子３１が形成される。また、図３においてセンサ基板４１の下側を向く面が光を受光する受光面とされ、その受光面の反対側となる面（図２において上側を向く面）に対してセンサ側配線層４２が積層されている。
　センサ側配線層４２及びロジック側配線層４３には、バイアス電圧印加部１２からＳＰＡＤ素子３１に印加する電圧を供給するための配線や、ＳＰＡＤ素子３１で発生した電子をセンサ基板４１から取り出ための配線などが形成される。
　ＳＰＡＤ素子３１は、センサ基板４１に形成されるＮウェル５１、Ｐ型拡散層５２、Ｎ型拡散層５３、ホール蓄積層５４、ピニング層５５、及び高濃度Ｐ型拡散層５６により構成される。そして、ＳＰＡＤ素子３１では、Ｐ型拡散層５２とＮ型拡散層５３とが接続する領域に形成される空乏層によって、アバランシェ増倍領域５７が形成される。
　Ｎウェル５１は、センサ基板４１の不純物濃度がｎ型に制御されることにより形成され、ＳＰＡＤ素子３１における光電変換により発生する電子をアバランシェ増倍領域５７へ転送する電界を形成する。なお、Ｎウェル５１に替えて、センサ基板４１の不純物濃度をｐ型に制御してＰウェルを形成してもよい。
　Ｐ型拡散層５２は、センサ基板４１の表面近傍であってＮ型拡散層５３に対して裏面側（図３の下側）に形成される濃いＰ型の拡散層（Ｐ＋）であり、ＳＰＡＤ素子３１のほぼ全面に亘るように形成される。
　Ｎ型拡散層５３は、センサ基板４１の表面近傍であってＰ型拡散層５２に対して表面側（図３の上側）に形成される濃いＮ型の拡散層（Ｎ＋）であり、ＳＰＡＤ素子３１のほぼ全面に亘るように形成される。また、Ｎ型拡散層５３は、アバランシェ増倍領域５７を形成するための負電圧を供給するためのコンタクト電極７１と接続するために、その一部がセンサ基板４１の表面まで形成されるような凸形状となっている。
　ホール蓄積層５４は、Ｎウェル５１の側面及び底面を囲うように形成されるＰ型の拡散層（Ｐ）であり、ホールを蓄積している。また、ホール蓄積層５４は、ＳＰＡＤ素子３１のアノードと電気的に接続されており、バイアス調整を可能とする。これにより、ホール蓄積層５４のホール濃度が強化され、ピニング層５５を含むピニングが強固になることによって、例えば、暗電流の発生を抑制することができる。
　ピニング層５５は、ホール蓄積層５４よりも外側の表面（センサ基板４１の裏面や絶縁膜６２と接する側面）に形成される濃いＰ型の拡散層（Ｐ＋）であり、ホール蓄積層５４と同様に、例えば、暗電流の発生を抑制する。
　高濃度Ｐ型拡散層５６は、センサ基板４１の表面近傍においてＮウェル５１の外周を囲うように形成される濃いＰ型の拡散層（Ｐ＋＋）であり、ホール蓄積層５４をＳＰＡＤ素子３１のアノードと電気的に接続するためのコンタクト電極７２との接続に用いられる。
　アバランシェ増倍領域５７は、Ｎ型拡散層５３に印加される大きな負電圧によってＰ型拡散層５２及びＮ型拡散層５３の境界面に形成される高電界領域であって、ＳＰＡＤ素子３１に入射する１フォトンで発生する電子（ｅ－）を増倍する。
　センサチップ１０には、隣接するＳＰＡＤ素子３１どうしの間に形成される画素間分離部６３が設けられている。画素間分離部６３は、メタル膜６１及び絶縁膜６２によって二重構造で形成されている。画素間分離部６３は、例えばセンサ基板４１の裏面から表面まで貫通するように形成される。ＳＰＡＤ素子３１は、隣接するＳＰＡＤ素子３１と画素間分離部６３によって電気的及び光学的に分離される。
　メタル膜６１は、光を反射する金属（例えば、タングステンなど）により形成される膜である。
　絶縁膜６２は、ＳｉＯ２などの絶縁性を備えた膜である。
　画素間分離部６３は、例えばメタル膜６１の表面が絶縁膜６２で覆われるようにセンサ基板４１に埋め込まれることで形成される。
　センサ側配線層４２には、コンタクト電極７１～７３、メタル配線７４～７６、コンタクト電極７７～７９、並びにメタルパッド８０～８２が形成される。
　コンタクト電極７１は、Ｎ型拡散層５３とメタル配線７４とを接続する。コンタクト電極７２は、高濃度Ｐ型拡散層５６とメタル配線７５とを接続する。コンタクト電極７３は、メタル膜６１とメタル配線７６とを接続する。
　メタル配線７４は、例えば、図３に示すように、少なくともアバランシェ増倍領域５７を覆うように、アバランシェ増倍領域５７よりも広く形成される。そして、メタル配線７４は、図３において白抜きの矢印で示すように、ＳＰＡＤ素子３１を透過した光を、ＳＰＡＤ素子３１に反射する。
　メタル配線７５は、例えば、図３に示すように、メタル配線７４の外周を囲うように、高濃度Ｐ型拡散層５６と重なるように形成される。メタル配線７６は、例えば、ＳＰＡＤ画素２１の四隅でメタル膜６１に接続するように形成される。
　コンタクト電極７７は、メタル配線７４とメタルパッド８０とを接続する。コンタクト電極７８は、メタル配線７５とメタルパッド８１とを接続する。コンタクト電極７９は、メタル配線７６とメタルパッド８２とを接続する。
　メタルパッド８０～８２は、ロジック側配線層４３に形成されているメタルパッド１０１～１０３と、それぞれを形成する金属（Ｃｕ）どうしにより電気的及び機械的に接合するために用いられる。
　ロジック側配線層４３には、電極パッド９１～９３、絶縁層９４、コンタクト電極９５～１００、およびメタルパッド１０１～１０３が形成される。
　電極パッド９１～９３は、それぞれ図示しないロジック回路基板と接続され、絶縁層９４は、電極パッド９１～９３を互いに絶縁する。
　コンタクト電極９５及び９６は、電極パッド９１とメタルパッド１０１とを接続し、コンタクト電極９７及び９８は、電極パッド９２とメタルパッド１０２とを接続し、コンタクト電極９９及び１００は、電極パッド９３とメタルパッド１０３とを接続する。
　メタルパッド１０１は、メタルパッド８０と接合され、メタルパッド１０２は、メタルパッド８１と接合され、メタルパッド１０３は、メタルパッド８２と接合される。
　このような配線構造により、例えば、電極パッド９１は、コンタクト電極９５及び９６、メタルパッド１０１、メタルパッド８０、コンタクト電極７７、メタル配線７４、並びにコンタクト電極７１を介してＮ型拡散層５３に接続されている。したがって、ＳＰＡＤ画素２１では、Ｎ型拡散層５３に印加される大きな負電圧を、ロジック回路基板から電極パッド９１に対して供給することができる。
　また、電極パッド９２は、コンタクト電極９７及び９８、メタルパッド１０２、メタルパッド８１、コンタクト電極７８、メタル配線７５、並びにコンタクト電極７２を介して高濃度Ｐ型拡散層５６に接続されている。したがって、ＳＰＡＤ画素２１では、ホール蓄積層５４と電気的に接続されるＳＰＡＤ素子３１のアノードが電極パッド９２に接続されることで、電極パッド９２を介してホール蓄積層５４に対するバイアス調整を可能とすることができる。
　さらに、電極パッド９３は、コンタクト電極９９及び１００、メタルパッド１０３、メタルパッド８２、コンタクト電極７９、メタル配線７６、並びに、コンタクト電極７３を介して、メタル膜６１に接続される接続構成となっている。したがって、ＳＰＡＤ画素２１では、ロジック回路基板から電極パッド９３に供給されるバイアス電圧をメタル膜６１に印加することができる。
　そして、ＳＰＡＤ画素２１は、上述したように、メタル配線７４が、少なくともアバランシェ増倍領域５７を覆うように、アバランシェ増倍領域５７よりも広く形成されるとともに、メタル膜６１がセンサ基板４１を貫通するように形成されている。すなわち、ＳＰＡＤ画素２１は、メタル配線７４及びメタル膜６１によりＳＰＡＤ素子３１の光入射面以外を全て取り囲んだ反射構造となるように形成されている。これにより、ＳＰＡＤ画素２１は、メタル配線７４及びメタル膜６１により光を反射する効果によって光学的なクロストークの発生を防止することができるとともに、ＳＰＡＤ素子３１の感度を向上させることができる。
　また、ＳＰＡＤ画素２１は、Ｎウェル５１の側面及び底面をホール蓄積層５４で囲み、ホール蓄積層５４をＳＰＡＤ素子３１のアノードと電気的に接続する接続構成によって、バイアス調整を可能とすることができる。さらに、ＳＰＡＤ画素２１は、画素間分離部６３のメタル膜６１にバイアス電圧を印加することによって、キャリアをアバランシェ増倍領域５７にアシストする電界を形成することができる。
（ダミー画素の構成）
　図２（Ｃ）及び図４を用いて、センサチップ１０に形成されるダミー画素であるＳＰＡＤ画素２２の一構成例について説明する。図４は、ＳＰＡＤ画素２２の一構成例を示す断面図である。
　図４に示すように、センサチップ１０のダミー画素領域ＤＡは、リファレンス画素領域ＲＡと同様に、センサ基板４１、センサ側配線層４２及びロジック側配線層４３が積層された積層構造となっている。
　ＳＰＡＤ画素２２は、ＳＰＡＤ画素２１と同様に、ＳＰＡＤ素子３１、クエンチング抵抗３２、及びインバータ３３を備えている。
　また、センサ側配線層４２には、コンタクト電極７２及び７３、メタル配線７４～７６、コンタクト電極７７～７９、並びにメタルパッド８０～８２が形成される。
　さらに、ロジック側配線層４３には、電極パッド９１～９３、絶縁層９４、コンタクト電極９５～１００、およびメタルパッド１０１～１０３が形成される。
　図２（Ｃ）に示すように、ＳＰＡＤ画素２２は、ＳＰＡＤ素子３１のカソードがクエンチング抵抗３２のソース端子とは接続されずにフローティング状態となっている点で、ＳＰＡＤ画素２１と相違する。
　図４に示すように、ＳＰＡＤ画素２２は、ＳＰＡＤ素子３１のカソード電位をフローティングとするために、コンタクト電極７１が設けられておらずＳＰＡＤ素子３１がメタル配線７４と電気的に接続されていない点で、ＳＰＡＤ画素２１と相違する。その他の構成については、ＳＰＡＤ画素２１と同様である。
　アバランシェフォトダイオードであるＳＰＡＤ素子は、近年イメージセンサとして用いられるようになってきており、従来以上の特性が求められるようになってきている。アバランシェフォトダイオードは、その寸法が一般的なフォトダイオードと比較して大きい。このため、ＳＰＡＤ画素のアバランシェフォトダイオード形成時において、レジスト使用量が多いためにレジストを用いて形成したマスクの形状が歪みやすくなる。このため、本開示のセンサチップの構成を用いることにより、形成異常が発生する可能性が高い画素アレイ部の外周部に形成されたＳＰＡＤ画素を無効な画素とすることによるセンサチップ１０の特性向上効果がより高くなる。
＜第１実施形態の効果＞
　以上のように構成された第１実施形態に係るセンサチップ１０では、以下の効果を奏する。
（１）センサチップ１０では、形状の崩れや配置の周期性の崩れが生じやすいＳＰＡＤ画素２２が受光信号（ＡＰＤ　ＯＵＴ）を出力しないようにしている。このため、センサチップ１０では、安定性の高いＳＰＡＤ画素２１からの受光信号のみを出力することができる。これにより、安定性の高いＳＰＡＤ画素２１からの受光信号のみに基づいて被写体までの距離を演算し、精度の高い距離画像を生成することが可能となる。
（２）センサチップ１０では、ＳＰＡＤ画素２２における大電流の発生を抑制することができる。このため、ＳＰＡＤ画素２２において大電流が流れ、センサチップ１０全体の消費電力が向上することを抑制できる。
（３）センサチップ１０では、ＳＰＡＤ画素２２における大電流の発生を抑制することができる。このため、ＳＰＡＤ画素２２において大電流が生じたことによりＳＰＡＤ画素２１のアノード電位がドロップし、ＳＰＡＤ画素２１においてセンシング精度が低下することを抑制することができる。
（４）センサチップ１０では、ＳＰＡＤ画素２２における大電流の発生を抑制することができる。このため、ＳＰＡＤ画素２２の大電流に起因するリファレンス画素領域ＲＡのＳＰＡＤ画素２１間でのクロストークの発生が抑制され、ＳＰＡＤ画素２１のＳＰＡＤ素子３１の感度が向上する。
２．第２実施形態
　第２実施形態に係るセンサチップについて、図２から図４を参照しつつ、図５を用いて説明する。第２実施形態に係るセンサチップ１０Ａは、ダミー画素としてＳＰＡＤ画素２２に代えてＳＰＡＤ画素２２Ａを有している点で、第１実施形態に係るセンサチップ１０と相違する。
　ＳＰＡＤ画素２２Ｂのこれ以外の各部は、第１実施形態のセンサチップ１０のＳＰＡＤ画素２２と同様に形成される。
（ダミー画素の回路構成）
　以下、ＳＰＡＤ画素２２Ｂについて、ＳＰＡＤ画素２１との相違点を説明する。
　ダミー画素であるＳＰＡＤ画素２２のＳＰＡＤ素子３１は、アノードがバイアス電圧印加部１２と接続されずにフローティング状態となっている。また、ＳＰＡＤ素子３１のカソードは、クエンチング抵抗３２のソース端子とは接続されずにフローティング状態となっている。すなわち、画素領域Ａ１のうち、画素領域Ａ１の外周近傍に位置するダミー画素領域ＤＡに形成されるＳＰＡＤ画素２２ＢのＳＰＡＤ素子３１のカソード電位及びアノード電位をフローティングとしている。このため、ＳＰＡＤ素子３１のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
（ダミー画素の構成）
　図５を用いて、センサチップ１０Ａのダミー画素であるＳＰＡＤ画素２２Ａの一構成例について説明する。図４は、ＳＰＡＤ画素２２Ａの一構成例を示す断面図である。
　ＳＰＡＤ画素２２Ａは、ＳＰＡＤ画素２１，２２と同様に、ＳＰＡＤ素子３１、クエンチング抵抗３２、及びインバータ３３を備えている。
　また、センサ側配線層４２には、コンタクト電極７３、メタル配線７４～７６、コンタクト電極７７～７９、並びにメタルパッド８０～８２が形成される。
　ロジック側配線層４３の構成は、ＳＰＡＤ画素２２と同様である。
　図５に示すように、ＳＰＡＤ画素２２Ａは、ＳＰＡＤ素子３１のカソード電位をフローティングとするために、ＳＰＡＤ素子３１とメタル配線７４とを電気的に接続するコンタクト電極が設けられていない。また、ＳＰＡＤ画素２２Ａは、ＳＰＡＤ素子３１のアノード電位をフローティングとするために、ＳＰＡＤ素子３１がメタル配線７５とを電気的に接続するコンタクト電極が設けられていない。
＜第２実施形態の効果＞
　以上のように構成された第２実施形態に係るセンサチップ１０Ａでは、第１実施形態における（１）～（４）と同様の効果を奏する。
（変形例）
　ダミー画素領域ＤＡに形成されたＳＰＡＤ画素をダミー画素とするために、センサチップは、カソード電位及びアノード電位の少なくとも一方がフローティングであればよい。
　第１、第２実施形態では、ダミー画素領域ＤＡに形成されたＳＰＡＤ画素２２のカソード電位をフローティングとしたセンサチップ１０、カソード電位及びアノード電位をフローティングとしたセンサチップ１０Ａについてそれぞれ説明したが、当該構成に限られない。
　すなわち、センサチップのＳＰＡＤ画素は、ＳＰＡＤ素子３１のカソード電位をフローティングとした構成であっても良い。この場合、ＳＰＡＤ画素は、図２に記載のＳＰＡＤ画素２１に記載のコンタクト電極７１を有し、コンタクト電極７２を有していない構成となる。
３．第３実施形態
　第３実施形態に係るセンサチップについて、図２から図４を参照しつつ、図６及び図７を用いて説明する。第３実施形態に係るセンサチップ１０Ｂは、ダミー画素としてＳＰＡＤ画素２２に代えてＳＰＡＤ画素２２Ｂを有している点で、第１実施形態に係るセンサチップ１０と相違する。また、リファレンス画素であるＳＰＡＤ画素２１は、第１実施形態のセンサチップ１０のＳＰＡＤ画素２１と同様に形成される。
（ダミー画素の回路構成）
　以下、ＳＰＡＤ画素２２Ｂについて、ＳＰＡＤ画素２１との相違点を説明する。
　図６に示すように、ダミー画素であるＳＰＡＤ画素２２ＢのＳＰＡＤ素子３１のアノードは、バイアス電圧印加部１２と接続されているが、ＳＰＡＤ素子３１のカソードは、クエンチング抵抗３２のソース端子とは接続されていない。また、ＳＰＡＤ素子３１のカソードとアノードとが短絡されている。すなわち、画素領域Ａ１の外周近傍に位置するダミー画素領域ＤＡに形成されるＳＰＡＤ素子３１のカソード電位及びアノード電位が同電位とされている。このため、ＳＰＡＤ素子３１のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
　ＳＰＡＤ画素２２Ｂのこれ以外の各部は、第１実施形態のセンサチップ１０のＳＰＡＤ画素２２と同様に形成される。
（ダミー画素の構成）
　図７を用いて、センサチップ１０Ｂのダミー画素であるＳＰＡＤ画素２２Ｂの一構成例について説明する。図７は、ＳＰＡＤ画素２２Ｂの一構成例を示す断面図である。
　ＳＰＡＤ画素２２Ｂは、ＳＰＡＤ画素２１，２２と同様に、ＳＰＡＤ素子３１、クエンチング抵抗３２、及びインバータ３３を備えている。
　また、センサ側配線層４２には、コンタクト電極７１～７３、メタル配線７４Ｂ，７６、コンタクト電極７８，７９、並びにメタルパッド８０～８２が形成される。
　ロジック側配線層４３の構成は、ＳＰＡＤ画素２２と同様である。
　図７に示すように、ＳＰＡＤ画素２２Ｂでは、ＳＰＡＤ素子３１のカソード電位及びアノード電位を同電位とするために、コンタクト電極７１及び７２が一つのメタル配線７４Ｂに接続されている。これにより、ＳＰＡＤ素子３１のカソードとアノードとが短絡されている。また、ＳＰＡＤ画素２２Ｂでは、メタル配線７４Ｂとメタルパッド８０とを接続するコンタクト電極が設けられておらず、ＳＰＡＤ素子３１がクエンチング抵抗３２及びインバータ３３と電気的に接続されていない。
＜第３実施形態の効果＞
　以上のように構成された第２実施形態に係るセンサチップ１０Ｂでは、第１実施形態における（１）～（４）と同様の効果を奏する。
４．第４実施形態
　第４実施形態に係るセンサチップについて、図２から図４を参照しつつ、図８（Ａ）～図８（Ｃ）を用いて説明する。
　第４実施形態に係るセンサチップ１０Ｃは、リファレンス画素としてＳＰＡＤ画素２１に代えてＳＰＡＤ画素２１Ｃを有し、ダミー画素としてＳＰＡＤ画素２２に代えてＳＰＡＤ画素２２Ｃを有している点で、第１実施形態に係るセンサチップ１０と相違する。
（ダミー画素の回路構成）
　以下、ＳＰＡＤ画素２１Ｃ及びＳＰＡＤ画素２２Ｃについて、ＳＰＡＤ画素２１及びＳＰＡＤ画素２２との相違点を説明する。
　ＳＰＡＤ画素２１Ｃ及びＳＰＡＤ画素２２Ｃの構成は、ＳＰＡＤ画素２１及びＳＰＡＤ画素２２Ｂと同様である。また、図８（Ｂ）に示すように、ＳＰＡＤ画素２２ＣにおけるＳＰＡＤ素子３１、クエンチング抵抗３２、及びインバータ３３の配線についてもＳＰＡＤ画素２２Ｂと同様である。
　図８（Ａ）に示すように、行列状に配置された複数のＳＰＡＤ画素２１Ｃのアノードは、それぞれ共通の配線で接続され、複数のＳＰＡＤ画素２２Ｃのアノードは、それぞれ共通の配線で接続されている。すなわち、センサチップ１０Ｃでは、複数のＳＰＡＤ画素２１Ｃのアノードと、複数のＳＰＡＤ画素２２Ｃのアノードとが分離されている点で、第１実施形態のセンサチップ１０と相違する。
＜第４実施形態の効果＞
　以上のように構成された第４実施形態に係るセンサチップ１０Ｃでは、第１実施形態における（１）～（４）に加えて、以下の効果を奏する。
（５）センサチップ１０Ｃでは、ＳＰＡＤ画素２１Ｃのアノードと、ＳＰＡＤ画素２２Ｃのアノードとが分離されている。このため、ダミー画素領域ＤＡのＳＰＡＤ画素２２Ｃで大電流が流れた場合であっても、リファレンス画素領域のＳＰＡＤ画素２２Ｃに大電流による影響が及ばない。したがって、ＳＰＡＤ画素２１Ｃのアノード電位のドロップを防止し、センサチップ１０Ｃのセンシング精度の低下等を防止することができる。
５．第５実施形態
　第５実施形態に係るセンサチップについて、図２から図４を参照しつつ、図９及び図１０を用いて説明する。第５実施形態に係るセンサチップ１０Ｄは、ダミー画素として、ロジック側配線層４３においてＳＰＡＤ素子３１のアノードとカソードとをショートさせたＳＰＡＤ画素２２Ｄを有している点で、第１実施形態に係るセンサチップ１０と相違する。また、リファレンス画素であるＳＰＡＤ画素２１は、第１実施形態のセンサチップ１０のＳＰＡＤ画素２１と同様に形成される。
（ダミー画素の回路構成）
　以下、ＳＰＡＤ画素２２Ｄについて、ＳＰＡＤ画素２１との相違点を説明する。
　図９に示すように、ダミー画素であるＳＰＡＤ画素２２ＤのＳＰＡＤ素子３１は、アノードがバイアス電圧印加部１２と接続されている。また、ＳＰＡＤ素子３１のカソードは、クエンチング抵抗３２のソース端子と接続されているが、インバータ３３とは接続されていない。さらに、ＳＰＡＤ素子３１のカソードとアノードとが、ロジック側配線層４３において短絡されている。すなわち、画素領域Ａ１のうち、画素領域Ａ１の外周近傍に位置するダミー画素領域ＤＡに形成されるＳＰＡＤ素子３１のカソード電位及びアノード電位が同電位とされている。このため、ＳＰＡＤ素子３１のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
（ダミー画素の構成）
　図１０を用いて、センサチップ１０Ｄのダミー画素であるＳＰＡＤ画素２２Ｄの一構成例について説明する。図１０は、ＳＰＡＤ画素２２Ｄの一構成例を示す断面図である。
　ＳＰＡＤ画素２２Ｄは、ＳＰＡＤ画素２１，２２と同様に、ＳＰＡＤ素子３１、クエンチング抵抗３２、及びインバータ３３を備えている。
　センサ側配線層４２の構成は、第一の実施形態のＳＰＡＤ画素２２と同様である。
　ロジック側配線層４３には、電極パッド９１Ｄ，９３、絶縁層９４、コンタクト電極９５～１００、およびメタルパッド１０１～１０３が形成される。
　図１０に示すように、ＳＰＡＤ画素２２Ｄでは、ＳＰＡＤ素子３１のカソード電位及びアノード電位を同電位とするために、コンタクト電極９５～９８が一つの電極パッド９１Ｄに接続されている。これにより、ＳＰＡＤ素子３１のカソードとアノードとが、ロジック側配線層４３において短絡されている。また、ＳＰＡＤ画素２２Ｄでは、ロジック側配線層４３においてＳＰＡＤ素子３１及びクエンチング抵抗３２とインバータ３３とが電気的に接続されない配線となっている。
＜第５実施形態の効果＞
　以上のように構成された第５実施形態に係るセンサチップ１０Ｄでは、第１実施形態における（１）～（４）と同様の効果を奏する。
６．第６実施形態
　第６実施形態に係るセンサチップについて、図２から図４を参照しつつ、図１１及び図１２を用いて説明する。第６実施形態に係るセンサチップ１０Ｅは、ダミー画素としてＳＰＡＤ画素２２に代えてＳＰＡＤ画素２２Ｅを有している点で、第１実施形態に係るセンサチップ１０と相違する。また、リファレンス画素であるＳＰＡＤ画素２１は、第１実施形態のセンサチップ１０のＳＰＡＤ画素２１と同様に形成される。
（ダミー画素の回路構成）
　以下、ＳＰＡＤ画素２２Ｅについて、ＳＰＡＤ画素２１との相違点を説明する。
　図１１に示すように、ダミー画素であるＳＰＡＤ画素２２Ｅは、ＳＰＡＤ素子３１を備えているが、クエンチング抵抗３２及びインバータ３３を備えていない点でＳＰＡＤ画素２１と相違する。
　また、センサ側配線層４２には、コンタクト電極７１～７３、メタル配線７４Ｂ，７６、コンタクト電極７８，７９、並びにメタルパッド８０～８２が形成される。
　ロジック側配線層４３の構成は、ＳＰＡＤ画素２２と同様である。
　ＳＰＡＤ素子３１は、アノードがバイアス電圧印加部１２と接続され、カソードがクエンチング抵抗３２のソース端子と接続されずにアノードと接続された状態となっている。すなわち、画素領域Ａ１のうち、画素領域Ａ１の外周近傍に位置するダミー画素領域ＤＡに形成されるＳＰＡＤ素子３１のカソード電位及びアノード電位が同電位とされている。このため、ＳＰＡＤ素子３１のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
　また、ロジック側配線層４３には、インバータ３３が設けられていないものの、ＳＰＡＤ素子３１のアノードとカソードとを短絡させてアノード電位とカソード電位とが同電位とされている。これにより、ＳＰＡＤ画素２２Ｅに電流が流れないようにし、センサチップ１０Ｅの特性低下をより確実に防止する。
　なお、ＳＰＡＤ素子３１のアノード及びカソードは、フローティング状態とされても良い。
（ダミー画素の構成）
　図１２を用いて、センサチップ１０Ｅのダミー画素であるＳＰＡＤ画素２２Ｅの一構成例について説明する。図１２は、ＳＰＡＤ画素２２Ｅの一構成例を示す断面図である。
　ＳＰＡＤ画素２２Ｅは、上述したとおり、センサ基板４１にＳＰＡＤ素子３１が形成されている。
　また、センサ側配線層４２には、コンタクト電極７１～７３、メタル配線７４Ｅ，７６、コンタクト電極７８，７９、並びにメタルパッド８０～８２が形成される。
　ロジック側配線層４３には、電極パッド９２，９３、絶縁層９４、コンタクト電極９７～１００、およびメタルパッド１０２，１０３が形成される。
　図７に示すように、ＳＰＡＤ画素２２Ｅでは、ＳＰＡＤ素子３１のカソード電位及びアノード電位を同電位とするために、コンタクト電極７１及び７２が一つのメタル配線７４Ｂに接続されている。また、ＳＰＡＤ画素２２Ｅでは、ＳＰＡＤ素子３１のカソードと電気的に接続されるロジック側配線層４３の配線が設けられていない。
＜第６実施形態の効果＞
　以上のように構成された第５実施形態に係るセンサチップ１０Ｅでは、第１実施形態における（１）～（４）と同様の効果を奏する。
７．電子機器の構成例
　図１３は、センサチップ１０を利用した電子機器である距離画像センサの構成例を示すブロック図である。
　図１３に示すように、距離画像センサ２０１は、光学系２０２、センサチップ１０、画像処理回路２０３、モニタ２０４、及びメモリ２０５を備えて構成される。距離画像センサ２０１は、光源装置２１１から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
　光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）をセンサチップ１０に導き、センサチップ１０の受光面（センサ部）に結像させる。
　センサチップ１０としては、上述した各実施の形態のセンサチップ１０が適用され、センサチップ１０から出力される受光信号（ＡＰＤ　ＯＵＴ）から求められる距離を示す距離信号が画像処理回路２０３に供給される。
　画像処理回路２０３は、センサチップ１０から供給された距離信号に基づいて距離画像を構築する画像処理を行い、その画像処理により得られた距離画像（画像データ）は、モニタ２０４に供給されて表示されたり、メモリ２０５に供給されて記憶（記録）されたりする。
　このように構成されている距離画像センサ２０１では、上述したセンサチップ１０を適用することで、安定性の高いＳＰＡＤ画素２１からの受光信号のみに基づいて被写体までの距離を演算し、精度の高い距離画像を生成することが可能となる。すなわち、距離画像センサ２０１は、より正確な距離画像を取得することができる。
８．イメージセンサの使用例
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本技術は以下のような構成としてもよい。
（１）
　複数の画素が行列状に配置された画素領域を有する画素アレイ部と、
　前記画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、
　前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
　前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、
を備え、
　前記画素アレイ部は、前記画素領域の外周近傍に位置するダミー画素領域を有し、
　前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソード電
位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである
センサチップ。
（２）
　前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソードとアノードとが短絡されている
上述の（１）に記載のセンサチップ。
（３）
　前記アバランシェフォトダイオード素子が形成されているセンサ基板と、
　前記クエンチング抵抗及び前記インバータが形成されているロジック回路基板と、
　前記センサ基板に対向して設けられたセンサ側配線層と、前記ロジック回路基板に対向して設けられたロジック側配線層とを有し、前記センサ基板及び前記ロジック回路基板を電気的に接続する配線層と、
を備え、
　ダミー画素領域に配置された前記アバランシェフォトダイオード素子の前記カソードと前記アノードとが、前記ロジック側配線層において短絡されている
上述の（１）又は（２）に記載のセンサチップ。
（４）
　前記画素アレイ部は、前記画素領域の中央に位置するリファレンス画素領域を有し、
　前記リファレンス画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードは、それぞれ共通の配線で接続され、
　前記ダミー画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードは、それぞれ共通の配線で接続され、
　前記リファレンス画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードと、前記ダミー画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードとが分離されている
上述の（１）から（３）のいずれかに記載のセンサチップ。
（５）
　前記リファレンス画素領域に配置された画素は、
　前記アバランシェフォトダイオード素子と、
　前記アバランシェフォトダイオード素子と直列に接続されたクエンチング抵抗と、
　前記アバランシェフォトダイオード素子で増倍された電子に基づいて受光信号を出力するインバータと、を有し、
　前記リファレンス画素領域に配置された画素は、
　前記アバランシェフォトダイオード素子を有し、
　前記アバランシェフォトダイオード素子と直列に接続されたクエンチング抵抗と、前記アバランシェフォトダイオード素子で増倍された電子に基づいて受光信号を出力するインバータと、を有していない
上述の（１）から（４）のいずれかに記載のセンサチップ。
（６）
　複数の画素が行列状に配置された画素領域を有する画素アレイ部と、
　前記画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、
　前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
　前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、
を備え、
　前記画素アレイ部は、前記画素領域の外周近傍に位置するダミー画素領域を有し、
　前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである
センサチップを備える電子機器。
　本開示の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本開示が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本開示の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ　センサチップ
１１　画素アレイ部
１２　バイアス電圧印加部
２１，２１Ｃ，２２，２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ，２２Ｅ　ＳＰＡＤ画素
２３　電極パッド
３１　ＳＰＡＤ素子
３２　クエンチング抵抗
３３　インバータ
４１　センサ基板
４２　センサ側配線層
４３　ロジック側配線層
５１　Ｎウェル
５２　Ｐ型拡散層
５３　Ｎ型拡散層
５４　ホール蓄積層
５５　ピニング層
５６　高濃度Ｐ型拡散層
５７　アバランシェ増倍領域
６１　メタル膜
６２　絶縁膜
６３　画素間分離部
７１，７２，７３　コンタクト電極
７４，７４Ｂ，７４Ｅ，７５，７６　メタル配線
７７，７８，７９　コンタクト電極
８０，８１，８２，１０１，１０２，１０３　メタルパッド
９１，９１Ｄ，９２，９３　電極パッド
９４　絶縁層
９５，９６，９７，７８，９９，１００　コンタクト電極
Ａ１　画素領域
Ａ２　周辺領域
Ａ３　パッド領域
ＤＡ　ダミー画素領域
ＲＡ　リファレンス画素領域

Claims (6)

  1. 　複数の画素が行列状に配置された画素領域を有する画素アレイ部と、
    　前記画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、
    　前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
    　前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、
    を備え、
    　前記画素アレイ部は、前記画素領域の外周近傍に位置するダミー画素領域を有し、
    　前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである
    センサチップ。
  2. 　前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソードとアノードとが短絡されている
    請求項１に記載のセンサチップ。
  3. 　前記アバランシェフォトダイオード素子が形成されているセンサ基板と、
    　前記クエンチング抵抗及び前記インバータが形成されているロジック回路基板と、
    　前記センサ基板に対向して設けられたセンサ側配線層と、前記ロジック回路基板に対向して設けられたロジック側配線層とを有し、前記センサ基板及び前記ロジック回路基板を電気的に接続する配線層と、
    を備え、
    　ダミー画素領域に配置された前記アバランシェフォトダイオード素子の前記カソードと前記アノードとが、前記ロジック側配線層において短絡されている
    請求項１に記載のセンサチップ。
  4. 　前記画素アレイ部は、前記画素領域の中央に位置するリファレンス画素領域を有し、
    　前記リファレンス画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードは、それぞれ共通の配線で接続され、
    　前記ダミー画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードは、それぞれ共通の配線で接続され、
    　前記リファレンス画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードと、前記ダミー画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードとが分離されている
    請求項１に記載のセンサチップ。
  5. 　前記リファレンス画素領域に配置された画素は、
    　前記アバランシェフォトダイオード素子と、
    　前記アバランシェフォトダイオード素子と直列に接続されたクエンチング抵抗と、
    　前記アバランシェフォトダイオード素子で増倍された電子に基づいて受光信号を出力するインバータと、を有し、
    　前記リファレンス画素領域に配置された画素は、
    　前記アバランシェフォトダイオード素子を有し、
    　前記アバランシェフォトダイオード素子と直列に接続されたクエンチング抵抗と、前記アバランシェフォトダイオード素子で増倍された電子に基づいて受光信号を出力するインバータと、を有していない
    請求項１に記載のセンサチップ。
  6. 　複数の画素が行列状に配置された画素領域を有する画素アレイ部と、
    　前記画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、
    　前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
    　前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、
    を備え、
    　前記画素アレイ部は、前記画素領域の外周近傍に位置するダミー画素領域を有し、
    　前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである
    センサチップを備える電子機器。
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