WO2020189473A1 - 撮像装置および撮像装置の製造方法ならびに半導体装置 - Google Patents

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Definitions

  • the present disclosure relates to an image pickup device having a three-dimensional structure, a method for manufacturing the image pickup device, and a semiconductor device.
  • an image pickup device having a three-dimensional structure has been developed in order to further reduce the size of the image pickup device and increase the density of pixels.
  • an imaging device having a three-dimensional structure for example, a semiconductor substrate having a plurality of sensor pixels and a semiconductor substrate having a signal processing circuit for processing a signal obtained by each sensor pixel are laminated on each other.
  • the image pickup apparatus of the embodiment of the present disclosure outputs a pixel signal based on the charge output from the sensor pixels to the first semiconductor substrate having the sensor pixels for photoelectric conversion and the second semiconductor substrate. It has a readout circuit and extends in a direction parallel to the first semiconductor substrate between the second substrate laminated on the first substrate and the first semiconductor substrate and the second semiconductor substrate, and at least a part of the semiconductor. It is provided with a wiring having a laminated region in which a layer and a metal layer are laminated.
  • a first interlayer insulating film is formed on a first semiconductor substrate having sensor pixels for photoelectric conversion, and a first semiconductor substrate is formed on the first interlayer insulating film.
  • a semiconductor layer extending in a direction parallel to the above is formed, a first interlayer insulating film and a second interlayer insulating film are formed on the semiconductor layer, and a pixel signal based on the charge output from the sensor pixel is output.
  • a second semiconductor substrate having a circuit is formed, an opening penetrating to the semiconductor layer is formed in a predetermined region of the second semiconductor substrate, and a metal layer is laminated on the semiconductor layer in the opening to form at least a part thereof.
  • a wiring having a laminated region of a semiconductor layer and a metal layer is formed.
  • the semiconductor device is provided between the first device layer, the second device layer, the first device layer and the second device layer, and at least a part thereof includes a semiconductor layer and a metal layer. It is provided with a wiring having a laminated region in which the above-mentioned is laminated.
  • the image pickup apparatus and the method of manufacturing the image pickup apparatus and the semiconductor apparatus according to the embodiment of the present disclosure have a wiring structure having a laminated region in which a semiconductor layer and a metal layer are laminated at least partially, thereby forming a first semiconductor substrate.
  • Wiring can be formed between the semiconductor substrate and the second semiconductor substrate, and for example, the number of through wirings extending in the normal direction of the first semiconductor substrate is reduced. Alternatively, the sum of the heights of the through wiring is reduced.
  • FIG. 4C It is a figure which shows an example of the manufacturing process following FIG. 4C. It is a figure which shows an example of the manufacturing process following FIG. 4D. It is a figure which shows an example of the manufacturing process following FIG. 4E. It is a figure which shows an example of the manufacturing process following FIG. 4F. It is a figure which shows an example of the manufacturing process following FIG. 4G. It is a figure which shows an example of the manufacturing process following FIG. 4H.
  • FIG. 5 It is a cross-sectional schematic diagram in the vertical direction of a general image pickup apparatus.
  • FIG. 5 is a schematic cross-sectional view of the image pickup apparatus shown in FIG. 5 in the horizontal direction.
  • FIG. 5 is a schematic cross-sectional view of the image pickup apparatus shown in FIG. 5 in the horizontal direction.
  • FIG. 7 It is a figure which shows an example of the cross-sectional structure in the vertical direction of the image pickup apparatus which concerns on 1st Embodiment of this disclosure. It is a figure which shows an example of the schematic structure of the image pickup apparatus shown in FIG. 7. It is a figure which shows an example of the sensor pixel and a readout circuit shown in FIG. 7. It is a figure which shows an example of the sensor pixel and a readout circuit shown in FIG. 7. It is a figure which shows an example of the sensor pixel and a readout circuit shown in FIG. 7. It is a figure which shows an example of the sensor pixel and a readout circuit shown in FIG. 7. It is a figure which shows an example of the sensor pixel and a readout circuit shown in FIG. 7.
  • FIG. 7 It is a figure which shows an example of the connection mode of a plurality of read circuits and a plurality of vertical signal lines. It is a figure which shows an example of the cross-sectional structure in the horizontal direction of the image pickup apparatus shown in FIG. It is a figure which shows an example of the cross-sectional structure in the horizontal direction of the image pickup apparatus shown in FIG. It is a figure which shows an example of the cross-sectional structure in the horizontal direction of the image pickup apparatus shown in FIG. It is a figure which shows an example of the wiring layout in the horizontal plane of the image pickup apparatus shown in FIG. 7. It is a figure which shows an example of the wiring layout in the horizontal plane of the image pickup apparatus shown in FIG. 7.
  • FIG. 7 It is a figure which shows an example of the wiring layout in the horizontal plane of the image pickup apparatus shown in FIG. 7. It is a figure which shows an example of the wiring layout in the horizontal plane of the image pickup apparatus shown in FIG. 7. It is a cross-sectional schematic diagram in the vertical direction which shows the structure of the main part of the image pickup apparatus which concerns on 2nd Embodiment of this disclosure. It is sectional drawing in the horizontal direction which shows an example of the structure of the main part of the image pickup apparatus shown in FIG. It is sectional drawing in the horizontal direction which shows an example of the structure of the main part of the image pickup apparatus shown in FIG.
  • FIG. 38 It is a figure which shows an example of the schematic structure of the image pickup system provided with the image pickup apparatus which concerns on the said Embodiment and the modification. It is a figure which shows an example of the imaging procedure in the imaging system of FIG. 38. It is a block diagram which shows an example of the schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of the vehicle exterior information detection unit and the image pickup unit. It is a figure which shows an example of the schematic structure of the endoscopic surgery system. It is a block diagram which shows an example of the functional structure of a camera head and a CCU.
  • Third Embodiment Example in which wiring is provided directly on the gate of the transfer transistor
  • Fourth Embodiment Example in which the gate of the transfer transistor and the wiring are integrally formed
  • Fifth Embodiment Example of providing wiring having a laminated structure between the first semiconductor substrate and the second semiconductor substrate and between the second semiconductor substrate and the third semiconductor substrate
  • Modification example 6-1 Example of providing wiring having a laminated structure between the first semiconductor substrate and the second semiconductor substrate and between the second semiconductor substrate and the third semiconductor substrate
  • Modification example 6-1 Example using Modification 1 (Example using vertical TG) 6-2.
  • Deformation example 2 Example using Cu-Cu bonding at the outer edge of the panel
  • Modification 3 Example in which FD is provided for each sensor pixel
  • Modification 4 Example in which an offset is provided between the sensor pixel and the readout circuit 6-5.
  • Modification 5 (Example in which a silicon substrate provided with a readout circuit has an island shape) 6-6.
  • Modification 6 Example in which a silicon substrate provided with a readout circuit has an island shape
  • Modification 7 Example in which the column signal processing circuit is composed of a general column ADC circuit
  • Modification 8 Example in which the imaging device is configured by laminating three substrates
  • Modification 9 Example in which logic circuits are provided on the first and second boards
  • Modification 10 (Example in which a logic circuit is provided on a third substrate) 7.
  • FIG. 1 schematically shows an example of a cross-sectional configuration of a main part of a semiconductor device (semiconductor device 1) according to the first embodiment of the present disclosure in the vertical direction (Y-axis direction).
  • the semiconductor device 1 is a semiconductor device having a three-dimensional structure in which a device layer A1 and a device layer A2 are laminated, and a semiconductor layer W1 and a metal layer W2 are formed on a wiring layer B between the device layer A1 and the device layer A2. It has a configuration in which a wiring W in which and is laminated is provided.
  • This semiconductor device 1 can be applied to, for example, an imaging device having a three-dimensional structure. Therefore, the configuration of the image pickup apparatus 1A described later will be described. The detailed configuration of the image pickup apparatus 1A will be described later.
  • the image pickup apparatus 1A includes a first substrate 10 having a sensor pixel 12 that performs photoelectric conversion on the semiconductor substrate 11, and a readout circuit 22 that outputs an image signal based on the charge output from the sensor pixel 12 on the semiconductor substrate 21.
  • the second substrate 20 and the third substrate 30 having the logic circuit 32 (signal processing circuit) are laminated (see FIG. 7).
  • the semiconductor substrate 11 corresponds to the device layer A1
  • the semiconductor substrate 21 corresponds to the device layer A2.
  • the semiconductor layer 49A and the metal layer extend between the semiconductor substrate 11 and the semiconductor substrate 21 in a direction parallel to the semiconductor substrate 11.
  • a wiring 49 in which 49B is laminated is provided.
  • the semiconductor layer 49A, the metal layer 49B, and the wiring 49 correspond to the semiconductor layer W1, the metal layer W2, and the wiring W, respectively.
  • FIG. 2 shows an example of the sensor pixel 12, the readout circuit 22, and the logic circuit 32 (vertical drive circuit 33).
  • FIG. 3A shows the layout in the device layer A1
  • FIG. 3B shows the layout in the device layer A2 and the wiring layer B.
  • 3A and 3B illustrate the configuration of four 2x2 sensor pixels 12 sharing one floating diffusion FD.
  • the unit area corresponding to the four 2 ⁇ 2 sensor pixels 12 sharing this one floating diffusion FD will be referred to as a unit area 12X for convenience.
  • the cross section shown in FIG. 1 corresponds to the lines I-I and II-II shown in FIGS. 3A and 3B. However, it is assumed that the lines I-I and II-II are shown for convenience and do not completely coincide with FIG.
  • the first substrate 10 has a plurality of sensor pixels 12 that perform photoelectric conversion on the semiconductor substrate 11.
  • the semiconductor substrate 11 corresponds to a specific example of the "first semiconductor substrate” and the "first device layer” of the present disclosure.
  • the plurality of sensor pixels 12 are provided in a matrix in the pixel region 13 of the first substrate 10.
  • the first substrate 10 shares a floating diffusion FD that temporarily holds the electric charge output from the photodiode PD for each of the four sensor pixels 12.
  • Each sensor pixel 12 has a component common to each other.
  • the second substrate 20 has one readout circuit 22 for each of the four sensor pixels 12 on the semiconductor substrate 21 to output a pixel signal based on the charge output from the sensor pixel 12.
  • the semiconductor substrate 21 corresponds to a specific example of the "second semiconductor substrate” and the “second device layer” of the present disclosure.
  • the third substrate 30 has a logic circuit 32 for processing a pixel signal on the semiconductor substrate 31.
  • the semiconductor substrate 31 corresponds to a specific example of the "third semiconductor substrate” of the present disclosure.
  • the logic circuit 32 has, for example, a vertical drive circuit 33.
  • Each sensor pixel 12 is, for example, a floating diffusion that temporarily holds the electric charge output from the photodiode PD, the transfer transistor TR electrically connected to the photodiode PD, and the electric charge output from the photodiode PD via the transfer transistor TR. It has an FD.
  • the cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and the anode of the photodiode PD is electrically connected to the reference potential line (eg, ground).
  • the drain of the transfer transistor TR is electrically connected to the floating diffusion FD, and the gate of the transfer transistor TR is electrically connected to the vertical drive circuit 33 via, for example, the pixel drive line 23 described later.
  • the floating diffusion FD shared by the four sensor pixels 12 is electrically connected to the input end of the common read circuit 22.
  • the readout circuit 22 has, for example, a reset transistor RST, a selection transistor SEL, and an amplification transistor AMP.
  • the source of the reset transistor RST (the input end of the read circuit 22) is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power line VDD and the drain of the amplification transistor AMP.
  • the source of the amplification transistor AMP is electrically connected to the drain of the selection transistor SEL, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the first substrate 10 has a photodiode PD and a transfer transistor TR for each sensor pixel 12, and a floating diffusion FD is shared for each of the four sensor pixels 12.
  • the four transfer gates TG provided in each sensor pixel 12 in the unit area 12X are arranged so as to surround one floating diffusion FD.
  • the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP are arranged along a pair of opposite sides of the unit region 12X, respectively, as shown in FIG. 3B.
  • the semiconductor device 1 has a configuration in which the first substrate 10 and the second substrate 20 are laminated in this order.
  • the first substrate 10 is configured by laminating an insulating layer 46 as a part of the interlayer insulating film 51 on the surface (surface 11S1) of the semiconductor substrate 11.
  • the semiconductor substrate 11 is made of a silicon substrate.
  • the semiconductor substrate 11 has, for example, a p-well 42 composed of a p-type semiconductor region and a photodiode PD41 composed of a conductive (specifically n-type) semiconductor region different from the p-well 42. ing.
  • the semiconductor substrate 11 has a floating diffusion FD in the p-well 42 as a conductive type (specifically, n-type) semiconductor region different from the p-well 42.
  • the semiconductor substrate 11 has a contact diffusion layer 42P in the p-well 42, which is the same conductive type (specifically, p-type) as the p-well 42 and has a higher impurity concentration than the p-well 42. .. That is, the first substrate 10 has a transfer transistor TR, a floating diffusion FD, and a diffusion layer 42P for contact on a part of the surface 11S1 side (the side opposite to the light incident surface side, the second substrate 20 side) of the semiconductor substrate 11. It has a provided configuration.
  • the second substrate 20 is configured by laminating an insulating layer 52 as a part of the interlayer insulating film 51 on the semiconductor substrate 21.
  • the semiconductor substrate 21 is made of a silicon substrate.
  • the second substrate 20 has one readout circuit 22 for every four sensor pixels 12.
  • the second substrate 20 has a configuration in which a readout circuit 22 is provided on a part of the surface (surface 21S1) side of the semiconductor substrate 21.
  • the second substrate 20 further has an insulating layer 53 as a part of the interlayer insulating film 51 in the same layer as the semiconductor substrate 21.
  • the second substrate 20 has, for example, a connection portion 59 connected to a read circuit 22 (specifically, a reset transistor RST) in the insulating layer 52.
  • the second substrate 20 further has, for example, a connection wiring 55 on the insulating layer 52.
  • the connection wiring 55 connects the connection portion 59 and the through wiring 54 described later, whereby the floating diffusion FD and the read circuit 22 are electrically connected.
  • the laminate composed of the first substrate 10 and the second substrate 20 has a through wiring 54 provided in the interlayer insulating film 51.
  • the through wiring 54 corresponds to a specific example of the "first through wiring" of the present disclosure.
  • the laminated body has one through wiring 54 for each sensor pixel 12.
  • the through wiring 54 extends in the normal direction (Y-axis direction) of the semiconductor substrate 21, and is provided so as to penetrate the portion of the interlayer insulating film 51 including the insulating layer 53.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by a through wiring 54.
  • the through wiring 54 electrically connects the floating diffusion FD and the read circuit 22 together with the connection wiring 55 and the connection portion 59.
  • the laminate composed of the first substrate 10 and the second substrate 20 further has through wirings 47 and 48 provided in the interlayer insulating film 51.
  • the laminated body has, for example, one or more through wirings 47 and one through wiring 48 for each of the four sensor pixels 12.
  • the through wirings 47 and 48 extend in the normal direction of the semiconductor substrate 21, respectively, and are provided so as to penetrate the portion of the interlayer insulating film 51 including the insulating layer 53.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by through wirings 47 and 48.
  • the through wiring 47 electrically connects the contact diffusion layer 42P of the semiconductor substrate 11 and the wiring (specifically, the vertical signal line 24) in the second substrate 20.
  • one end of the through wiring 48 is provided between the semiconductor substrate 11 and the semiconductor substrate 21, and is connected to the wiring 49 extending in the direction parallel to the semiconductor substrate 11, and the other end is the second substrate. It is connected to the wiring inside 20 (specifically, the pixel drive line 23), and electrically connects the transfer gate TG of the transfer transistor TR and the vertical drive circuit 33.
  • the through wiring 48 is formed in, for example, the peripheral region 14 shown in FIG. 27, which will be described later.
  • the laminate composed of the first substrate 10 and the second substrate 20 further has a wiring 49 in the interlayer insulating film 51.
  • the wiring 49 corresponds to the wiring W and also corresponds to a specific example of the “wiring” of the present disclosure.
  • the wiring 49 is provided in the insulating layer 46 between the semiconductor substrate 11 constituting the first substrate 10 and the semiconductor substrate 21 constituting the second substrate 20.
  • the wiring 49 together with the via 49V and the through wiring 48, electrically connects the transfer gate TG of the transfer transistor TR and the vertical drive circuit 33.
  • One wiring 49 is provided for each of the four sensor pixels 12 arranged in the unit area 12X. That is, in the unit region 12X, as shown in FIG.
  • each wiring 49X1, 49X2, 49X3, 49X4 is arranged in a band shape, for example, between the reset transistor RST and the selection transistor SEL and the amplification transistor AMP. Have been placed.
  • Each wiring 49X1, 49X2, 49X3, 49X4 shifts vias 49V1, 49V2, 49V3, 49V4 connecting the transfer gate TG of each transfer transistor TR1, TR2, TR3, TR4 and each wiring 49X1, 49X2, 49X3, 49X4. By providing them, they can be formed independently of each other.
  • the wiring 49 has a laminated structure in which the semiconductor layer 49A and the metal layer 49B are laminated in order from the semiconductor substrate 11 side.
  • the material of the semiconductor layer 49A include Si, Ge, SiGe, SiC, ZnSe, GaAs, GaP, InP, InN, GaN, InGaN, GaAlAs, IGaAs, GaInNAs, InGaAlP, ZnO, IGZO, MoS 2 , MoSe 2 , Examples include polymers or amorphous or single crystals of MoTe 2 , WS 2 , WSe 2 , WTe 2 , ZrS 2 , ZrSe 2 , ZrTe 2 , HfS 2 , HfSe 2 , HfTe 2 , graphene, phospherene and carbon nanotubes.
  • the material of the metal layer 49B is, for example, one or more of tungsten (W), aluminum (Al), cobalt (Co), nickel (Ni) and platinum (Pt), or any of the above metals. Examples thereof include a compound (0045) with a heel silicon (Si).
  • the wiring 49 and the transfer gate TG are connected via the via 49V. Examples of the material of the via 49V include the semiconductors mentioned in the semiconductor layer 49A.
  • the wiring 49 and the vertical drive circuit 33 are connected via a through wiring 48. Examples of the material of the through wiring 48 include the metals mentioned in the metal layer 49B.
  • the p-well 42, the element separation portion 43, and the p-well layer 44 are formed on the semiconductor substrate 11.
  • the photodiode PD41, the transfer transistor TR, and the floating diffusion FD are formed on the semiconductor substrate 11 (FIG. 4A).
  • the sensor pixel 12 is formed on the semiconductor substrate 11.
  • the insulating layer 46A is formed on the semiconductor substrate 11.
  • the insulating layer 46B is formed on the insulating layer 46A and the semiconductor layer 49A (FIG. 4C). In this way, the first substrate 10 is formed.
  • an opening 21H penetrating the semiconductor substrate 21 is formed, and the semiconductor substrate 21 is separated into a plurality of blocks 21A.
  • the insulating layer 53 is formed so as to embed the opening 21H.
  • a readout circuit 22 including an amplification transistor AMP and the like is formed in each block 21A of the semiconductor substrate 21 (FIG. 4D).
  • an opening H1 penetrating the insulating layers 52A, 53, and 46 is formed at a position corresponding to the semiconductor layer 49A (FIG. 4E).
  • the metal layer 49B is formed on the semiconductor layer 49A (FIG. 4F).
  • the metal layer 49B can be formed using silicide. For example, cobalt (Co) or nickel (Ni) is sputtered onto the semiconductor layer 49A and then annealed. Then, the unreacted portion is removed and the annealing treatment is performed again. As a result, the metal layer 49B is formed on the semiconductor layer 49A.
  • the metal layer 49B may be formed by using selective CVD.
  • the metal layer 49B made of a W film can be selectively formed on the semiconductor layer 49A by selective CVD using tungsten fluoride (WF 6 ) and silane (SiH 4 ).
  • the insulating layer 52 is formed by forming an insulating layer on the insulating layer 52A and the metal layer 49B so as to embed the opening H1.
  • the interlayer insulating film 51 composed of the insulating layers 46, 52, and 53 is formed (FIG. 4G).
  • through holes 51H1, 51H2, 51H3, 51H4 are formed in the interlayer insulating film 51 (FIG. 4H).
  • a through hole 51H1 penetrating the insulating layer 52 is formed in the interlayer insulating film 51 at a position facing the readout circuit 22.
  • a through hole 51H2 penetrating the interlayer insulating film 51 is formed at a portion of the interlayer insulating film 51 facing the floating diffusion FD. Further, a through hole 51H3 penetrating the interlayer insulating film 51 is formed at a portion of the interlayer insulating film 51 facing the contact diffusion layer 42P. Furthermore, a through hole 51H4 penetrating the interlayer insulating film 51 is formed at a position facing the wiring 49.
  • the through wiring 54 is formed in the through hole 51H1 and the connection portion 59 is formed in the through hole 51H2. Further, a through wiring 47 is formed in the through hole 51H3, and a through wiring 48 is formed in the through hole 51H4. Subsequently, a connection wiring 55 that electrically connects the through wiring 54 and the connection portion 59 to each other is formed on the insulating layer 52 (FIG. 4I). In this way, the second substrate 20 is formed, and the semiconductor device 1 shown in FIG. 1 is manufactured.
  • FIG. 5 schematically shows a cross-sectional configuration in the vertical direction (Y-axis direction) of the semiconductor device 100 having a general three-dimensional structure corresponding to the semiconductor device 1 shown in FIG.
  • FIG. 6A shows the layout in the device layer A100
  • FIG. 6B shows the layout in the device layer A200.
  • the cross section shown in FIG. 5 corresponds to the lines III-III and IV-IV shown in FIGS. 6A and 6B. However, it is assumed that the lines III-III and IV-IV are shown for convenience and do not completely coincide with FIG.
  • a transfer transistor is formed around a through wiring 1054 that electrically connects the floating diffusion FD and the read circuit 1022.
  • a plurality of (four in the semiconductor device 100) through wires 1048 that electrically connect the transfer gate TG of the TR and the vertical drive line (not shown) are formed so as to run in parallel. Therefore, the capacitance (parasitic capacitance) between the through wiring 1054 and the through wiring 1048 becomes large.
  • the semiconductor layer W1 and the metal layer W2 are laminated in the wiring layer B between the device layer A1 and the device layer A2 in a direction parallel to the device layer A1.
  • the wiring W was formed.
  • the total number of through wirings extending in the stacking direction of the device layer A1 and the device layer A2 is reduced. This makes it possible to reduce the parasitic capacitance between the through wirings.
  • FIG. 7 shows an example of the vertical cross-sectional configuration of the image pickup apparatus (imaging apparatus 1A) according to the first embodiment of the present disclosure.
  • FIG. 8 shows an example of the schematic configuration of the image pickup apparatus 1A shown in FIG. 7.
  • three substrates first substrate 10, second substrate 20 and third substrate 30 are laminated in this order.
  • the first substrate 10 has a plurality of sensor pixels 12 that perform photoelectric conversion on the semiconductor substrate 11.
  • the plurality of sensor pixels 12 are provided in a matrix in the pixel region 13 of the first substrate 10.
  • the first substrate 10 shares a floating diffusion FD that temporarily holds the electric charge output from the photodiode PD for each of the four sensor pixels 12.
  • the second substrate 20 has one readout circuit 22 for each of the four sensor pixels 12 on the semiconductor substrate 21 to output a pixel signal based on the charge output from the sensor pixel 12.
  • the second substrate 20 has a plurality of pixel drive lines 23 extending in the row direction and a plurality of vertical signal lines 24 extending in the column direction.
  • the plurality of pixel drive lines 23 may be provided, for example, on the first substrate 10 side (for example, in the interlayer insulating film 51 between the semiconductor substrate 11 and the semiconductor substrate 21).
  • the third substrate 30 has a logic circuit 32 for processing a pixel signal on the semiconductor substrate 31.
  • the semiconductor substrate 31 corresponds to a specific example of the "third semiconductor substrate" of the present disclosure.
  • the logic circuit 32 includes, for example, a vertical drive circuit 33, a column signal processing circuit 34, a horizontal drive circuit 35, and a system control circuit 36.
  • the logic circuit 32 (specifically, the horizontal drive circuit 35) outputs the output voltage Vout for each sensor pixel 12 to the outside.
  • a low resistance region made of silicide formed by using a salicide (Self Aligned Silicide) process such as CoSi 2 or NiSi is formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode. You may.
  • the vertical drive circuit 33 selects a plurality of sensor pixels 12 in order in line units.
  • the column signal processing circuit 34 performs, for example, Correlated Double Sampling (CDS) processing on the pixel signals output from each sensor pixel 12 in the row selected by the vertical drive circuit 33.
  • CDS Correlated Double Sampling
  • the column signal processing circuit 34 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data according to the amount of light received by each sensor pixel 12.
  • the horizontal drive circuit 35 sequentially outputs the pixel data held in the column signal processing circuit 34 to the outside, for example.
  • the system control circuit 36 controls the drive of each block (vertical drive circuit 33, column signal processing circuit 34, and horizontal drive circuit 35) in the logic circuit 32, for example.
  • FIG. 9 shows an example of the sensor pixel 12 and the readout circuit 22.
  • FIG. 3A a case where the four sensor pixels 12 share one floating diffusion FD and one readout circuit 22 will be described.
  • “sharing” means that the outputs of the four sensor pixels 12 are input to the common floating diffusion FD and the read circuit 22.
  • Each sensor pixel 12 has a component common to each other.
  • an identification number (1, 2, 3, 4) is added to the end of the code of the component of each sensor pixel 12 in order to distinguish the components of each sensor pixel 12 from each other.
  • an identification number is given at the end of the code of the component of each sensor pixel 12, but the components of each sensor pixel 12 are distinguished from each other. If it is not necessary to do so, the identification number at the end of the code of the component of each sensor pixel 12 shall be omitted.
  • Each sensor pixel 12 is, for example, a floating diffusion that temporarily holds the electric charge output from the photodiode PD, the transfer transistor TR electrically connected to the photodiode PD, and the electric charge output from the photodiode PD via the transfer transistor TR. It has an FD.
  • the photodiode PD corresponds to a specific example of the "photoelectric conversion element" of the present disclosure.
  • the photodiode PD performs photoelectric conversion to generate an electric charge according to the amount of received light.
  • the cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and the anode of the photodiode PD is electrically connected to the reference potential line (eg, ground).
  • the drain of the transfer transistor TR is electrically connected to the floating diffusion FD, and the gate of the transfer transistor TR is electrically connected to the pixel drive line 23.
  • the transfer transistor TR is, for example, a CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • the floating diffusion FD shared by the four sensor pixels 12 is electrically connected to the input terminal of the common read circuit 22.
  • the readout circuit 22 has, for example, a reset transistor RST, a selection transistor SEL, and an amplification transistor AMP.
  • the selection transistor SEL may be omitted if necessary.
  • the source of the reset transistor RST (the input end of the read circuit 22) is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power line VDD and the drain of the amplification transistor AMP.
  • the gate of the reset transistor RST is electrically connected to the pixel drive line 23.
  • the source of the amplification transistor AMP is electrically connected to the drain of the selection transistor SEL, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the source of the selection transistor SEL (the output end of the readout circuit 22) is electrically connected to the vertical signal line 24, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 23.
  • the transfer transistor TR transfers the electric charge of the photodiode PD to the floating diffusion FD when the transfer transistor TR is turned on.
  • the gate (transfer gate TG) of the transfer transistor TR has, for example, a planar transfer gate TG as shown in FIG. 7, and is formed on the surface of the semiconductor substrate 11.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential. When the reset transistor RST is turned on, the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 22.
  • the amplification transistor AMP generates a voltage signal as a pixel signal according to the level of the electric charge held in the floating diffusion FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of electric charge generated by the photodiode PD.
  • the selection transistor SEL When the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the column signal processing circuit 34 via the vertical signal line 24.
  • the reset transistor RST, amplification transistor AMP and selection transistor SEL are, for example, CMOS transistors.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the drain of the power supply line VDD and the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 23.
  • the source of the amplification transistor AMP (the output end of the readout circuit 22) is electrically connected to the vertical signal line 24, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the FD transfer transistor FDG may be provided between the source of the reset transistor RST and the gate of the amplification transistor AMP.
  • the FD transfer transistor FDG is used when switching the conversion efficiency.
  • the FD transfer transistor FDG when the FD transfer transistor FDG is turned on, the gate capacitance for the FD transfer transistor FDG increases, so that the overall FD capacitance C increases. On the other hand, when the FD transfer transistor FDG is turned off, the overall FD capacitance C becomes smaller. By switching the FD transfer transistor FDG on and off in this way, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • FIG. 13 shows an example of a connection mode between the plurality of readout circuits 22 and the plurality of vertical signal lines 24.
  • the plurality of read circuits 22 are arranged side by side in the extending direction (for example, the column direction) of the vertical signal lines 24, even if one of the plurality of vertical signal lines 24 is assigned to each read circuit 22. Good.
  • the four vertical signal lines 24 are the read circuits 22. It may be assigned one for each.
  • an identification number (1, 2, 3, 4) is added to the end of the code of each vertical signal line 24 in order to distinguish each vertical signal line 24.
  • the image pickup apparatus 1A has a configuration in which the first substrate 10, the second substrate 20, and the third substrate 30 are laminated in this order, and further, on the back surface (light incident surface) side of the first substrate 10. , A color filter 40 and a light receiving lens 50.
  • One color filter 40 and one light receiving lens 50 are provided for each sensor pixel 12, for example. That is, the image pickup device 1A is a back-illuminated image pickup device.
  • the first substrate 10 is configured by laminating an insulating layer 46 on the surface (surface 11S1) of the semiconductor substrate 11.
  • the first substrate 10 has an insulating layer 46 as a part of the interlayer insulating film 51.
  • the insulating layer 46 is provided between the semiconductor substrate 11 and the semiconductor substrate 21 described later.
  • the semiconductor substrate 11 is made of a silicon substrate.
  • the semiconductor substrate 11 has, for example, a p-well 42 in a part of the surface or in the vicinity thereof, and in a region other than the p-well 42 (a region deeper than the p-well 42), a conductive type PD 41 different from the p-well 42. have.
  • the p-well 42 is composed of a p-type semiconductor region.
  • the PD 41 is composed of a conductive type (specifically, n type) semiconductor region different from the p-well 42.
  • the semiconductor substrate 11 has a floating diffusion FD in the p-well 42 as a conductive type (specifically, n-type) semiconductor region different from the p-well 42.
  • the first substrate 10 has a photodiode PD and a transfer transistor TR for each sensor pixel 12, and shares a floating diffusion FD for each of the four sensor pixels 12.
  • the first substrate 10 has a configuration in which a transfer transistor TR and a floating diffusion FD are provided on a part of the surface 11S1 side (the side opposite to the light incident surface side, the second substrate 20 side) of the semiconductor substrate 11. ..
  • the first substrate 10 has an element separation unit 43 that separates each sensor pixel 12.
  • the element separation unit 43 does not completely surround the sensor pixel 12 when viewed from the normal direction of the semiconductor substrate 11 (direction perpendicular to the surface of the semiconductor substrate 11), and the floating diffusion FD (through wiring 54). There is a gap (unformed region) in the vicinity of the above and in the vicinity of the through wiring 47. The gap allows the four sensor pixels 12 to share one through wiring 54 and the four sensor pixels 12A to share one through wiring 47.
  • the element separation unit 43 is made of, for example, silicon oxide. The element separation unit 43 penetrates, for example, the semiconductor substrate 11.
  • the first substrate 10 further has, for example, a p-well layer 44 which is a side surface of the element separating portion 43 and is in contact with the surface on the photodiode PD side.
  • the p-well layer 44 is composed of a conductive type (specifically, p-type) semiconductor region different from the photodiode PD.
  • the first substrate 10 further has, for example, a fixed charge film 45 in contact with the back surface (surface 11S2, other surface) of the semiconductor substrate 11.
  • the fixed charge film 45 is negatively charged in order to suppress the generation of dark current due to the interface state on the light receiving surface side of the semiconductor substrate 11.
  • the fixed charge film 45 is formed of, for example, an insulating film having a negative fixed charge.
  • the material of such an insulating film examples include hafnium oxide, zircon oxide, aluminum oxide, titanium oxide and tantalum oxide.
  • the electric field induced by the fixed charge film 45 forms a hole storage layer at the interface on the light receiving surface side of the semiconductor substrate 11.
  • the hole accumulation layer suppresses the generation of electrons from the interface.
  • the color filter 40 is provided on the back surface side of the semiconductor substrate 11.
  • the color filter 40 is provided, for example, in contact with the fixed charge film 45, and is provided at a position facing the sensor pixel 12 via the fixed charge film 45.
  • the light receiving lens 50 is provided, for example, in contact with the color filter 40, and is provided at a position facing the sensor pixel 12 via the color filter 40 and the fixed charge film 45.
  • the second substrate 20 is configured by laminating an insulating layer 52 on the semiconductor substrate 21.
  • the second substrate 20 has an insulating layer 52 as a part of the interlayer insulating film 51.
  • the insulating layer 52 is provided between the semiconductor substrate 21 and the semiconductor substrate 31.
  • the semiconductor substrate 21 is made of a silicon substrate.
  • the second substrate 20 has one readout circuit 22 for every four sensor pixels 12.
  • the second substrate 20 has a configuration in which a readout circuit 22 is provided on a part of the surface side of the semiconductor substrate 21 (the surface 21S1 facing the third substrate 30, one surface).
  • the second substrate 20 is attached to the first substrate 10 with the back surface (surface 21S2, other surface) of the semiconductor substrate 21 facing the front surface (surface 11S1) of the semiconductor substrate 11.
  • the second substrate 20 is attached to the first substrate 10 face-to-back.
  • the second substrate 20 further has an insulating layer 53 in the same layer as the semiconductor substrate 21.
  • the second substrate 20 has an insulating layer 53 as a part of the interlayer insulating film 51.
  • the insulating layer 53 is formed in the opening 21H penetrating the semiconductor substrate 21, and is provided so as to cover the side surfaces of the penetrating wirings 47, 48, 54 described above.
  • the second substrate 20 has, for example, a plurality of connecting portions 59 electrically connected to the readout circuit 22 and the semiconductor substrate 21 in the insulating layer 52.
  • the second substrate 20 further has, for example, a wiring layer 56 on the insulating layer 52.
  • the wiring layer 56 has, for example, an insulating layer 57, a plurality of pixel drive lines 23 provided in the insulating layer 57, and a plurality of vertical signal lines 24.
  • the wiring layer 56 further has, for example, a plurality of connection wirings 55 in the insulating layer 57, one for each of the four sensor pixels 12.
  • the connection wiring 55 electrically connects each through wiring 54 electrically connected to the floating diffusion FD included in the four sensor pixels 12 sharing the read circuit 22 to each other.
  • the wiring layer 56 further has, for example, a plurality of pad electrodes 58 in the insulating layer 57.
  • Each pad electrode 58 is made of, for example, a metal such as Cu (copper) or Al (aluminum).
  • Each pad electrode 58 is exposed on the surface of the wiring layer 56.
  • Each pad electrode 58 is used for electrical connection between the second substrate 20 and the third substrate 30 and for bonding the second substrate 20 and the third substrate 30.
  • the plurality of pad electrodes 58 are provided, for example, one for each of the pixel drive line 23 and the vertical signal line 24.
  • the total number of pad electrodes 58 (or the total number of joints between the pad electrodes 58 and the pad electrodes 64 (described later) is smaller than the total number of sensor pixels 12 included in the first substrate 10.
  • the third substrate 30 is configured by, for example, laminating an interlayer insulating film 61 on a semiconductor substrate 31. As will be described later, the third substrate 30 is attached to the second substrate 20 with the surfaces on the front side facing each other. Therefore, when explaining the configuration inside the third substrate 30, the upper and lower parts will be described. , It is the opposite of the vertical direction in the drawing.
  • the semiconductor substrate 31 is made of a silicon substrate.
  • the third substrate 30 has a configuration in which a logic circuit 32 is provided on a part of the surface (surface 31S1) side of the semiconductor substrate 31.
  • the third substrate 30 further has, for example, a wiring layer 62 on the interlayer insulating film 61.
  • the wiring layer 62 has, for example, an insulating layer 63 and a plurality of pad electrodes 64 provided in the insulating layer 63.
  • the plurality of pad electrodes 64 are electrically connected to the logic circuit 32.
  • Each pad electrode 64 is made of, for example, Cu (copper).
  • Each pad electrode 64 is exposed on the surface of the wiring layer 62.
  • Each pad electrode 64 is used for electrical connection between the second substrate 20 and the third substrate 30 and for bonding the second substrate 20 and the third substrate 30. Further, the number of pad electrodes 64 does not necessarily have to be plurality, and even one pad electrode 64 can be electrically connected to the logic circuit 32.
  • the second substrate 20 and the third substrate 30 are electrically connected to each other by joining the pad electrodes 58 and 64 to each other.
  • the third substrate 30 is attached to the second substrate 20 with the surface (surface 31S1) of the semiconductor substrate 31 facing the surface (surface 21S1) side of the semiconductor substrate 21. That is, the third substrate 30 is attached to the second substrate 20 face-to-face.
  • FIG. 14 shows an example of the cross-sectional configuration of the image pickup apparatus 1A in the horizontal direction.
  • the upper view of FIG. 14 is a diagram showing an example of the cross-sectional configuration of the cross section Sec1 of FIG. 7, and the lower view of FIG. 14 is a diagram showing an example of the cross-sectional configuration of the cross section Sec2 of FIG. ..
  • FIG. 14 illustrates a configuration in which two sets of four 2 ⁇ 2 sensor pixels 12 are arranged in the second direction H.
  • a diagram showing an example of the surface configuration of the semiconductor substrate 11 is superimposed on a diagram showing an example of the cross-sectional configuration of the cross section Sec1 of FIG. 7, and the insulating layer 46 is omitted.
  • a diagram showing an example of the surface configuration of the semiconductor substrate 21 is superimposed on a diagram showing an example of the cross-sectional configuration in the cross-sectional section Sec2 of FIG. 7.
  • the four sensor pixels 12 corresponding to the region will be referred to as four sensor pixels 12A for convenience.
  • the first substrate 10 shares the through wiring 47 for each of the four sensor pixels 12A.
  • the first direction V is parallel to one of the two arrangement directions (for example, the row direction and the column direction) of the plurality of sensor pixels 12 arranged in a matrix (for example, the column direction).
  • the four transfer gates TGs are arranged so as to surround one floating diffusion FD, for example, the four transfer gates TGs form a ring shape. It has a shape of.
  • the insulating layer 53 is composed of a plurality of blocks extending in the first direction V.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A extending in the first direction V and arranged side by side in the second direction H orthogonal to the first direction V via an insulating layer 53. ..
  • Each block 21A is provided with, for example, a plurality of sets of reset transistors RST, amplification transistor AMP, and selection transistor SEL.
  • One read-out circuit 22 shared by the four sensor pixels 12 is composed of, for example, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL in a region facing the four sensor pixels 12.
  • One readout circuit 22 shared by the four sensor pixels 12 includes, for example, an amplification transistor AMP in the block 21A to the left of the insulating layer 53 and a reset transistor RST in the block 21A to the right of the insulating layer 53. It is composed of a transistor SEL.
  • FIG. 15 shows another example of the horizontal cross-sectional configuration of the image pickup apparatus 1A.
  • the first substrate 10 has a photodiode PD and a transfer transistor TR for each sensor pixel 12, and shares a floating diffusion FD for each of the four sensor pixels 12. Further, the first substrate 10 has an element separation unit 43 that separates the photodiode PD and the transfer transistor TR for each sensor pixel 12.
  • the semiconductor substrate 21 provided with the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL is formed into an island shape for each of the four sensor pixels sharing one floating diffusion FD. It is different from the cross section Sec2 of.
  • FIG. 16 shows another example of the horizontal cross-sectional configuration of the image pickup apparatus 1A.
  • the first substrate 10 has a photodiode PD and a transfer transistor TR for each sensor pixel 12, and shares a floating diffusion FD for each of the four sensor pixels 12. Further, the first substrate 10 has an element separation unit 43 that separates the photodiode PD and the transfer transistor TR for each sensor pixel 12.
  • the semiconductor substrate 21 having an island shape for each of the four sensor pixels sharing one floating diffusion FD in FIG. 15 is arranged so as to be offset by one sensor pixel in the first direction V.
  • FIG. 17, FIG. 18, FIG. 19 and FIG. 20 show an example of the wiring layout of the image pickup apparatus 1A in the horizontal plane. 17 to 20 illustrate a case where one readout circuit 22 shared by the four sensor pixels 12 is provided in a region facing the four sensor pixels 12.
  • the wirings shown in FIGS. 17 to 20 are provided in different layers of the wiring layer 56, for example.
  • the through wiring 54 is electrically connected to the connection wiring 55, for example, as shown in FIG. Further, as shown in FIG. 17, the through wiring 54 further includes the gate of the amplification transistor AMP included in the left adjacent block 21A of the insulating layer 53 and the insulating layer 53 via the connecting wiring 55 and the connecting portion 59. It is electrically connected to the gate of the reset transistor RST included in the right adjacent block 21A.
  • the power supply line VDD is arranged at a position facing each read circuit 22 arranged side by side in the second direction H.
  • the power line VDD is electrically connected to the drain of the amplification transistor AMP and the drain of the reset transistor RST of each readout circuit 22 arranged side by side in the second direction H via the connection portion 59. Is connected.
  • the two pixel drive lines 23 are arranged at positions facing each of the read-out circuits 22 arranged side by side in the second direction H.
  • One pixel drive line 23 (second control line) is electrically connected to the gate of the reset transistor RST of each read circuit 22 arranged side by side in the second direction H, for example, as shown in FIG. Wiring RSTG.
  • the other pixel drive line 23 (third control line) is electrically connected to the gate of the selection transistor SEL of each readout circuit 22 arranged side by side in the second direction H, for example, as shown in FIG. Wiring SELG.
  • the source of the amplification transistor AMP and the drain of the selection transistor SEL are electrically connected to each other via the wiring 25, for example, as shown in FIG.
  • the two power supply lines VSS are arranged at positions facing each of the read-out circuits 22 arranged side by side in the second direction H, for example, as shown in the cross section Sec2 of FIG.
  • Each power line VSS is electrically connected to a plurality of through wirings 47 at a position facing each sensor pixel 12 arranged side by side in the second direction H, for example, as shown in the cross section Sec2 of FIG. ing.
  • the four pixel drive lines 23 (wiring 49) are arranged at positions facing each of the read-out circuits 22 arranged side by side in the second direction H, for example, as shown in the cross section Sec1 of FIG.
  • Each of the four pixel drive lines 23 is, for example, a through wiring of one of the four sensor pixels 12 corresponding to each read circuit 22 arranged side by side in the second direction H. It is a wiring TRG electrically connected to 48. That is, the four pixel drive lines 23 (wiring 49, first control line) are electrically connected to the gate (transfer gate TG) of the transfer transistor TR of each sensor pixel 12 arranged side by side in the second direction H. Has been done. In the cross section Sec1 of FIG. 19, an identifier (1, 2, 3, 4) is added to the end of each wiring TRG in order to distinguish each wiring TRG.
  • the vertical signal line 24 is arranged at a position facing each read-out circuit 22 arranged side by side in the first direction V.
  • the vertical signal line 24 (output line) is electrically connected to the output end (source of the amplification transistor AMP) of each read circuit 22 arranged side by side in the first direction V. ing.
  • the imaging device 1A of the present embodiment can be manufactured as follows, for example, following the manufacturing process of the semiconductor device 1 described with reference to FIGS. 4A to 4I.
  • the surface of the semiconductor substrate 21 is directed to the surface side of the semiconductor substrate 31, and the third substrate 30 on which the logic circuit 32 and the wiring layer 62 are formed is formed.
  • the pad electrode 58 of the second substrate 20 and the pad electrode 64 of the third substrate 30 are joined to each other to electrically connect the second substrate 20 and the third substrate 30 to each other. In this way, the image pickup apparatus 1A shown in FIG. 7 is manufactured.
  • a conventional MOS process is used in forming an upper layer device in which a readout circuit or the like is formed.
  • the conventional MOS process there is a high temperature process of 1000 ° C. or higher, so wiring is performed after the upper layer device is formed. For this reason, in an imaging device having a three-dimensional structure, wiring is likely to be redundant.
  • the transfer gate TG of the transfer transistor TR and the second substrate (device layer A200) are provided around the through wiring 1054 extending in the normal direction of the semiconductor substrate 1011.
  • a plurality of through wires 1048 that electrically connect to a pixel drive line (not shown) are formed so as to run in parallel, and a capacitance (parasitic capacitance) between the through wires 1054 and the through wires 1048. Becomes larger. As described above, in an imaging device having a three-dimensional structure, the parasitic capacitance tends to increase due to fringing or the like.
  • the wiring can be routed under the upper layer device, so that the parasitic capacitance can be minimized, but the quality of the upper layer device deteriorates. Specifically, the noise characteristics and the like in the read circuit deteriorate.
  • the direction parallel to the semiconductor substrate 11 is contained in the insulating layer 46 between the semiconductor substrate 11 constituting the first substrate 10 and the semiconductor substrate 21 constituting the second substrate 20.
  • the semiconductor layer 49A and the metal layer 49B are laminated to form a wiring 49.
  • the parallel running distance of the through wiring extending in the stacking direction of the first substrate 10 and the second substrate 20 is reduced.
  • the through wiring 1054 that electrically connects the floating diffusion FD and the read circuit 1022 shown in FIG. 5, and the gate (TG) of the transfer transistor TR and the vertical drive circuit 33 are electrically connected. As shown in FIG.
  • the parallel running distance with the penetrating wiring 1048 is reduced to the via 49V connecting the gate (TG) of the transfer transistor TR and the wiring 49.
  • the total number of through wirings extending in the stacking direction of the first substrate 10 and the second substrate 20 is reduced.
  • the first substrate 10 having the sensor pixel 12 that performs photoelectric conversion the second substrate 20 having the readout circuit 22 that outputs the image signal based on the charge output from the sensor pixel 12, and the third substrate having the logic circuit 32.
  • the image pickup apparatus 1A having a three-dimensional structure in which 30s are stacked it is possible to reduce the parasitic capacitance.
  • the wiring 49 since the wiring 49 has a laminated structure of the semiconductor layer 49A and the metal layer 49B, it is possible to reduce the resistance of the wiring 49 as compared with the case where the wiring 49 is formed only by the semiconductor layer 49A. .. That is, it is possible to form low resistance wiring between the semiconductor substrate 11 that constitutes the first substrate 10 and the semiconductor substrate 21 that constitutes the second substrate 20.
  • FIG. 21 schematically shows a cross-sectional configuration in the vertical direction of the semiconductor device (semiconductor device 2) according to the second embodiment of the present disclosure.
  • FIG. 22A shows the layout in the device layer A1
  • FIG. 22B shows the layout in the device layer A2 and the wiring layer B.
  • the cross section shown in FIG. 21 corresponds to the VV line and the VI-VI line shown in FIGS. 22A and 22B.
  • the semiconductor device 2 is formed on the device layer A1 (semiconductor substrate 11), the first substrate 10 having the sensor pixel 12 for photoelectric conversion, and the device layer A2 (semiconductor substrate 21).
  • a laminated body in which a second substrate 20 having a readout circuit 22 for outputting an image signal based on the charge output from the sensor pixel 12 is laminated.
  • the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP are arranged along a pair of opposite sides of the unit region 12X, and a wiring 49 is formed between them.
  • the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP may be arranged so as to project to the center of the unit region 12X as shown in FIG. 22B.
  • the four wirings 49X1, 49X2, 49X3, 49X4 arranged in a strip shape in the unit region 12X have a single layer structure of the semiconductor layer 49A in the region R1 having the semiconductor substrate 21 above, as shown in FIG.
  • the semiconductor layer 49A and the metal layer 49B are laminated as in the first embodiment.
  • the region R2 where the semiconductor substrate 21 is not above this corresponds to the “laminated region” of the present disclosure.
  • the semiconductor is located in the region R2 where the reset transistor RST, the selection transistor SEL and the amplification transistor AMP are not arranged.
  • FIG. 23 schematically shows a cross-sectional configuration in the vertical direction of the semiconductor device (semiconductor device 3) according to the third embodiment of the present disclosure.
  • the semiconductor device 3 has a device layer A1 (semiconductor substrate 11), a first substrate 10 having sensor pixels 12 for photoelectric conversion, and a device layer A2 (semiconductor substrate 21).
  • the wiring 49 is directly formed on the transfer gate TG of the transfer transistor TR without using the via 49V.
  • FIG. 24 schematically shows a cross-sectional configuration in the vertical direction of a main part of the semiconductor device (semiconductor device 4) according to the fourth embodiment of the present disclosure. Similar to the first embodiment, the semiconductor device 4 is formed on the device layer A1 (semiconductor substrate 11), the first substrate 10 having the sensor pixels 12 for photoelectric conversion, and the device layer A2 (semiconductor substrate 21). , A laminated body in which a second substrate 20 having a readout circuit 22 for outputting an image signal based on the charge output from the sensor pixel 12 is laminated.
  • the image pickup apparatus 1A of the present embodiment uses the transfer gate TG of the transfer transistor TR as the wiring 49.
  • the transfer gate TG that also serves as the wiring 49 is formed by using a semiconductor material such as polysilicon (semiconductor layer 49A), and when there is no semiconductor substrate 21 above, as shown in FIG. 24. , Has a laminated structure in which a semiconductor layer 49A and a metal layer 49B are laminated.
  • FIG. 25 schematically shows a cross-sectional configuration in the vertical direction of a main part of the semiconductor device (semiconductor device 5) according to the fifth embodiment of the present disclosure. Similar to the image pickup device 1A of the first embodiment, the semiconductor device 5 outputs the first substrate 10 having the sensor pixel 12 that performs photoelectric conversion on the semiconductor substrate 11 and the sensor pixel 12 on the semiconductor substrate 21.
  • This is an image pickup apparatus having a three-dimensional structure in which a second substrate 20 having a readout circuit 22 for outputting an image signal based on the charged charge and a third substrate 30 having a logic circuit 32 are laminated.
  • the semiconductor substrate 21 and the semiconductor substrate 31 extend between the semiconductor substrate 21 constituting the second substrate 20 and the semiconductor substrate 31 constituting the third substrate 30.
  • the wiring 73 having the region R2 in which the semiconductor layer 72A and the metal layer 72B are laminated is formed.
  • the semiconductor substrate 31 and the semiconductor substrate 31 are provided in the same layer as the semiconductor substrate 31 as the third substrate 30 on the second substrate 20, and the insulating layer 71 and the semiconductor substrate 31 and as a part of the interlayer insulating film 51 are provided. It is provided on the insulating layer 71 and has an insulating layer 72 as a part of the interlayer insulating film 51.
  • a logic circuit 32 is provided on the surface S2 of the semiconductor substrate 31.
  • the insulating layer 52 is provided with the wiring 73 as described above.
  • the wiring 73 has a laminated structure in which the metal layer 73B is laminated on the semiconductor layer 73A in the region R2 where the semiconductor substrate 31 is not above.
  • the degree of freedom of wiring routing is improved, and the number of penetrating wirings running in parallel with each other is further reduced. It becomes possible to do. Therefore, it is possible to further reduce the parasitic capacitance between the through wirings.
  • the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL that can form the read circuit 22 are formed on the same semiconductor substrate 21. It was. However, for example, in the second substrate 20 according to the first to fifth embodiments, at least one transistor included in the readout circuit 22 is formed on the semiconductor substrate 21, and the remaining transistors are formed on the semiconductor substrate 11 and the semiconductor substrate. It may be formed on a semiconductor substrate different from 21 (for example, semiconductor substrate 21X). At this time, although not shown, the second substrate 20 is formed by, for example, forming the insulating layers 52, 57, the connecting portion 59, and the connecting wiring 55 on the semiconductor substrate 21, and further laminating the semiconductor substrate 21X. May be good.
  • the semiconductor substrate 21X can be laminated in a region opposite to the semiconductor substrate 11 side in the positional relationship with the interlayer insulating film 51 to form a desired transistor.
  • the amplification transistor AMP can be formed on the semiconductor substrate 21, and the reset transistor RST and / or the selection transistor SEL can be formed on the semiconductor substrate 21X.
  • a plurality of new semiconductor substrates may be provided with respect to the second substrate 20 according to the first to fifth embodiments, and a desired transistor included in the readout circuit 22 may be provided for each.
  • the amplification transistor AMP can be formed on the semiconductor substrate 21.
  • the insulating layer, the connecting portion, and the connecting wiring can be laminated on the semiconductor substrate 21, and the semiconductor substrate 21X can be laminated on the insulating layer, the connecting portion, and the connecting wiring to form the reset transistor RST on the semiconductor substrate 21X.
  • the insulating layer, the connecting portion, and the connecting wiring can be laminated on the semiconductor substrate 21X, and the semiconductor substrate 21Y can be laminated on the insulating layer, the connecting portion, and the connecting wiring to form the selective transistor SEL on the semiconductor substrate 21Y.
  • the transistors formed on the semiconductor substrates 21, 21X, and 21Y may be any of the transistors constituting the readout circuit 22.
  • the area of the semiconductor substrate 21 occupied by one readout circuit 22 can be reduced. If the area of each readout circuit 22 can be reduced or each transistor can be miniaturized, the area of the chip can be reduced. Further, the area of a desired transistor among the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL that can form the read circuit 22 can be expanded. In particular, by expanding the area of the amplification transistor AMP, a noise reduction effect can be expected.
  • FIG. 26 shows an example of the vertical cross-sectional configuration of the image pickup apparatus (for example, the image pickup apparatus 1A) according to the modification (modification example 1) of the first to fifth embodiments.
  • the transfer transistor TR has a vertical transfer gate TG.
  • the vertical transfer gate TG extends from the surface of the semiconductor substrate 11 to a depth that penetrates the p-well 42 and reaches the PD 41. Even when the vertical transfer gate TG is used for the transfer transistor TR, the image pickup apparatus 1A has the same effect as that of the first embodiment.
  • FIG. 27 shows an example of the vertical cross-sectional configuration of the image pickup apparatus (for example, the image pickup apparatus 1A) according to the modification (modification example 2) of the first to fifth embodiments.
  • the second substrate 20 and the third substrate 30 are electrically connected in a region facing the peripheral region 14 of the first substrate 10.
  • the peripheral region 14 corresponds to the frame region of the first substrate 10, and is provided on the peripheral edge of the pixel region 13.
  • the second substrate 20 has a plurality of pad electrodes 58 in the region facing the peripheral region 14, and the third substrate 30 has a plurality of pad electrodes 58 in the region facing the peripheral region 14.
  • Has 64 The second substrate 20 and the third substrate 30 are electrically connected to each other by joining the pad electrodes 58 and 64 provided in the region facing the peripheral region 14.
  • the second substrate 20 and the third substrate 30 are electrically connected to each other by joining the pad electrodes 58 and 64 provided in the region facing the peripheral region 14.
  • the pad electrodes 58 and 64 are joined to each other in the region facing the pixel region 13. Therefore, in addition to the effects of the first embodiment, it is possible to provide an image pickup apparatus 1A having a three-layer structure having the same chip size as before and which does not hinder the miniaturization of the area per pixel. it can.
  • (6-3. Modification 3) 28 and 29 show an example of the horizontal cross-sectional configuration of the image pickup apparatus (for example, the image pickup apparatus 1A) according to the modification (modification example 3) of the first to fifth embodiments. .. 29 and 30 show a modified example of the cross-sectional configuration of FIG.
  • the first substrate 10 temporarily holds the electric charge output from the photodiode PD, the transfer transistor TR electrically connected to the photodiode PD, and the photodiode PD via the transfer transistor TR.
  • a floating diffusion FD is provided for each sensor pixel 12. Therefore, in this modification, a through wiring 54 is provided for each sensor pixel 12.
  • the first substrate 10 has an element separation unit 43 that separates the photodiode PD and the transfer transistor TR for each sensor pixel 12.
  • the element separation unit 43 completely surrounds the sensor pixels 12 when viewed from the normal direction of the semiconductor substrate 11, and electrically separates the sensor pixels 12 adjacent to each other.
  • the second substrate 20 has a readout circuit 22 for each of the four sensor pixels 12, as in the first embodiment.
  • FIGS. 28 and 29 illustrate a case where a plurality of through wires 54 and a plurality of through wires 47 are arranged side by side in two rows in the first direction V.
  • the first direction V is parallel to one of the two arrangement directions (for example, the row direction and the column direction) of the plurality of sensor pixels 12 arranged in a matrix (for example, the column direction).
  • the four floating diffusion FDs are arranged close to each other, for example, via the element separation unit 43.
  • the four transfer gates TGs are arranged so as to surround the four floating diffusion FDs, and for example, the four transfer gates TGs form a ring shape. ing.
  • FIG. 30 shows an example of the vertical cross-sectional configuration of the image pickup apparatus (for example, the image pickup apparatus 1A) according to the modification (modification example 4) of the first to fifth embodiments.
  • FIG. 31 shows another example of the vertical cross-sectional configuration of the image pickup apparatus (for example, the image pickup apparatus 1A) according to the modification (modification example 3) of the first to fifth embodiments.
  • the upper view of FIGS. 30 and 31 is a modification of the cross-sectional configuration of the cross section Sec1 of FIG. 7, and the lower view of FIG. 30 is a modification of the cross-sectional configuration of the cross section Sec2 of FIG. is there. In the upper sectional views of FIGS.
  • FIGS. 30 and 31 a diagram showing a modified example of the surface configuration of the semiconductor substrate 11 of FIG. 7 is superimposed on a diagram showing a modified example of the cross-sectional configuration of the cross section Sec1 of FIG. At the same time, the insulating layer 46 is omitted. Further, in the lower sectional views of FIGS. 30 and 31, a diagram showing a modified example of the surface configuration of the semiconductor substrate 21 is superimposed on a diagram showing a modified example of the cross-sectional configuration in the cross-sectional section Sec2 of FIG. There is.
  • the plurality of through wires 54, the plurality of through wires 48, and the plurality of through wires 47 are the surfaces of the first substrate 10. Inside, they are arranged side by side in a band shape in the first direction V (left-right direction in FIGS. 30 and 31). Note that FIGS. 30 and 31 illustrate a case where a plurality of through wires 54, a plurality of through wires 48, and a plurality of through wires 47 are arranged side by side in two rows in the first direction V.
  • the four floating diffusion FDs are arranged close to each other, for example, via the element separation unit 43.
  • the four transfer gates TGs (TG1, TG2, TG3, TG4) are arranged so as to surround the four floating diffusion FDs, for example, the four transfer gates TGs. It has a ring shape.
  • the insulating layer 53 is composed of a plurality of blocks extending in the first direction V.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A extending in the first direction V and arranged side by side in the second direction H orthogonal to the first direction V via an insulating layer 53. ..
  • Each block 21A is provided with, for example, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • One read-out circuit 22 shared by the four sensor pixels 12 is not arranged facing the four sensor pixels 12, for example, but is arranged so as to be offset in the second direction H.
  • one read-out circuit 22 shared by the four sensor pixels 12 is a reset transistor in the second substrate 20 in which the region facing the four sensor pixels 12 is shifted in the first direction V. It is composed of RST, amplification transistor AMP and selection transistor SEL.
  • One read-out circuit 22 shared by the four sensor pixels 12 is composed of, for example, an amplification transistor AMP, a reset transistor RST, and a selection transistor SEL in one block 21A.
  • one read-out circuit 22 shared by the four sensor pixels 12 is a reset transistor in the second substrate 20 in which the region facing the four sensor pixels 12 is shifted in the first direction V. It is composed of RST, amplification transistor AMP, selection transistor SEL and FD transfer transistor FDG.
  • One read-out circuit 22 shared by the four sensor pixels 12 is composed of, for example, an amplification transistor AMP, a reset transistor RST, a selection transistor SEL, and an FD transfer transistor FDG in one block 21A.
  • one readout circuit 22 shared by the four sensor pixels 12 is not arranged to face the four sensor pixels 12, for example, and is second from a position facing the four sensor pixels 12. They are arranged so as to be offset in the direction H.
  • the wiring 25 can be shortened, or the wiring 25 can be omitted and the source of the amplification transistor AMP and the drain of the selection transistor SEL can be configured in a common impurity region. ..
  • the size of the read circuit 22 can be reduced, and the size of other parts of the read circuit 22 can be increased.
  • FIG. 32 shows an example of the cross-sectional configuration in the horizontal direction of the imaging device (for example, the imaging device 1A) according to the modified example (modified example 5) of the modified example 3.
  • FIG. 32 shows a modified example of the cross-sectional configuration of FIG. 28.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A arranged side by side in the first direction V and the second direction H via the insulating layer 53.
  • Each block 21A is provided with, for example, a set of reset transistor RST, amplification transistor AMP, and selection transistor SEL.
  • the crosstalk between the readout circuits 22 adjacent to each other can be suppressed by the insulating layer 53, and the resolution deterioration on the reproduced image and the image quality deterioration due to color mixing can be suppressed.
  • FIG. 33 shows an example of the cross-sectional configuration in the horizontal direction of the imaging device (for example, the imaging device 1A) according to the modified example (modified example 6) of the modified example 3.
  • FIG. 33 shows a modified example of the cross-sectional configuration of FIG. 28.
  • one readout circuit 22 shared by the four sensor pixels 12 is not arranged facing the four sensor pixels 12, for example, but is arranged so as to be offset in the first direction V.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A arranged side by side in the first direction V and the second direction H via the insulating layer 53. There is.
  • Each block 21A is provided with, for example, a set of reset transistor RST, amplification transistor AMP, and selection transistor SEL.
  • a plurality of through wires 47 and a plurality of through wires 54 are further arranged in the second direction H.
  • the plurality of through wires 47 share four through wires 54 sharing a certain read circuit 22 and four through wires 22 adjacent to the second direction H of the read circuit 22. It is arranged between 54 and 54.
  • the crosstalk between the readout circuits 22 adjacent to each other can be suppressed by the insulating layer 53 and the through wiring 47, and the deterioration of the resolution on the reproduced image and the deterioration of the image quality due to the color mixing can be suppressed. Can be done.
  • FIG. 34 shows an example of the circuit configuration of the image pickup apparatus (for example, the image pickup apparatus 1A) according to the first to fifth embodiments and the modification examples (modification example 7) of the modification examples 1 to 6. ..
  • the image pickup apparatus 1A according to this modification is a CMOS image sensor equipped with a row-parallel ADC.
  • the image pickup apparatus 1A is vertically driven in addition to the pixel region 13 in which a plurality of sensor pixels 12 including a photoelectric conversion element are two-dimensionally arranged in a matrix shape.
  • the configuration includes a circuit 33, a column signal processing circuit 34, a reference voltage supply unit 38, a horizontal drive circuit 35, a horizontal output line 37, and a system control circuit 36.
  • the system control circuit 36 is based on the master clock MCK, and is a clock signal or control that serves as a reference for the operation of the vertical drive circuit 33, the column signal processing circuit 34, the reference voltage supply unit 38, the horizontal drive circuit 35, and the like.
  • a signal or the like is generated and given to the vertical drive circuit 33, the column signal processing circuit 34, the reference voltage supply unit 38, the horizontal drive circuit 35, and the like.
  • the vertical drive circuit 33 is formed on the first substrate 10 together with each sensor pixel 12 in the pixel region 13, and is further formed on the second substrate 20 on which the readout circuit 22 is formed.
  • the column signal processing circuit 34, the reference voltage supply unit 38, the horizontal drive circuit 35, the horizontal output line 37, and the system control circuit 36 are formed on the third substrate 30.
  • the sensor pixel 12 has a configuration including, for example, a transfer transistor TR that transfers the electric charge obtained by photoelectric conversion by the photodiode PD to the floating diffusion FD in addition to the photodiode PD. Can be used.
  • the readout circuit 22 includes, for example, a reset transistor RST that controls the potential of the floating diffusion FD, an amplification transistor AMP that outputs a signal corresponding to the potential of the floating diffusion FD, and pixel selection.
  • a 3-transistor configuration having a selection transistor SEL for performing the above can be used.
  • the sensor pixels 12 are two-dimensionally arranged, and the pixel drive lines 23 are wired for each row and the vertical signal lines 24 are wired for each column with respect to the pixel arrangement of m rows and n columns. There is.
  • Each end of each of the plurality of pixel drive lines 23 is connected to each output end corresponding to each line of the vertical drive circuit 33.
  • the vertical drive circuit 33 is composed of a shift register or the like, and controls the row address and row scan of the pixel region 13 via a plurality of pixel drive lines 23.
  • the column signal processing circuit 34 has, for example, ADCs (analog-to-digital conversion circuits) 34-1 to 34-m provided for each pixel row in the pixel region 13, that is, for each vertical signal line 24, and the pixel region 13
  • ADCs analog-to-digital conversion circuits
  • the reference voltage supply unit 38 has, for example, a DAC (digital-to-analog conversion circuit) 38A as a means for generating a reference voltage Vref of a so-called ramp (RAMP) waveform whose level changes in an inclined manner over time.
  • DAC digital-to-analog conversion circuit
  • the means for generating the reference voltage Vref of the lamp waveform is not limited to the DAC38A.
  • the DAC38A Under the control of the control signal CS1 given by the system control circuit 36, the DAC38A generates a reference voltage Vref of the lamp waveform based on the clock CK given by the system control circuit 36, and the ADC 34- of the column signal processing circuit 34. Supply for 1-34-m.
  • the exposure time of the sensor pixel 12 is 1 / N as compared with the normal frame rate mode in the progressive scanning method for reading the information of all the sensor pixels 12 and the normal frame rate mode.
  • the AD conversion operation corresponding to each operation mode such as a high-speed frame rate mode in which the frame rate is set to N times, for example, twice, can be selectively performed.
  • This operation mode switching is executed by control by the control signals CS2 and CS3 given from the system control circuit 36. Further, the system control circuit 36 is given instruction information for switching between the normal frame rate mode and the high-speed frame rate mode by an external system controller (not shown).
  • the ADC 34-m is configured to include a comparator 34A, a counting means such as an up / down counter (denoted as U / DNT in the figure) 34B, a transfer switch 34C, and a memory device 34D.
  • a comparator 34A a counting means such as an up / down counter (denoted as U / DNT in the figure) 34B, a transfer switch 34C, and a memory device 34D.
  • the comparator 34A has a signal voltage Vx of the vertical signal line 24 corresponding to the signal output from each sensor pixel 12 in the nth column of the pixel region 13 and a reference voltage Vref of the lamp waveform supplied from the reference voltage supply unit 38.
  • Vref the reference voltage
  • the output Vco becomes the "H" level
  • the reference voltage Vref is equal to or less than the signal voltage Vx
  • the output Vco becomes the "L" level. ..
  • the up / down counter 34B is an asynchronous counter, and a clock CK is given from the system control circuit 36 at the same time as the DAC18A under the control by the control signal CS2 given from the system control circuit 36, and is down in synchronization with the clock CK ( By performing a DOWN) count or an UP count, the comparison period from the start of the comparison operation to the end of the comparison operation in the comparator 34A is measured.
  • the comparison time at the time of the first reading is measured by performing a down count at the time of the first reading operation, and the second time.
  • the comparison time at the time of the second reading is measured by performing an upcount at the time of the reading operation of.
  • the count result for the sensor pixel 12 in one row is held as it is, and the sensor pixel 12 in the next row is continuously down-counted during the first read operation from the previous count result.
  • the comparison time at the time of the first reading is measured, and by performing the upcount at the time of the second reading operation, the comparison time at the time of the second reading is measured.
  • the transfer switch 34C is turned on (in the normal frame rate mode) when the counting operation of the up / down counter 34B for the sensor pixel 12 in a certain row is completed under the control of the control signal CS3 given from the system control circuit 36. In the closed state, the count result of the up / down counter 34B is transferred to the memory device 34D.
  • the sensor pixel 12 in one row remains in the off (open) state when the counting operation of the up / down counter 34B is completed, and the sensor in the next row continues.
  • the counting operation of the up / down counter 34B for the pixel 12 is completed, the state is turned on and the counting result for the two vertical pixels of the up / down counter 34B is transferred to the memory device 34D.
  • the analog signals supplied from each sensor pixel 12 in the pixel area 13 via the vertical signal line 24 for each row are generated by the comparator 34A and the up / down counter 34B in ADCs 34-1 to 34-m. By each operation, it is converted into an N-bit digital signal and stored in the memory device 34D.
  • the horizontal drive circuit 35 is composed of a shift register and the like, and controls the column addresses and column scans of ADCs 34-1 to 34-m in the column signal processing circuit 34. Under the control of the horizontal drive circuit 35, the N-bit digital signals AD-converted by each of the ADCs 34-1 to 34-m are sequentially read out to the horizontal output line 37 and passed through the horizontal output line 37. It is output as imaging data.
  • the count result of the up / down counter 34B can be selectively transferred to the memory apparatus 34D via the transfer switch 34C, so that the up / down counter 34B can be up / down. It is possible to independently control the counting operation of the down counter 34B and the reading operation of the counting result of the up / down counter 34B to the horizontal output line 37.
  • FIG. 35 shows an example in which the image pickup apparatus of FIG. 34 is configured by laminating three substrates (first substrate 10, second substrate 20, third substrate 30).
  • first substrate 10 a pixel region 13 including a plurality of sensor pixels 12 is formed in the central portion, and a vertical drive circuit 33 is formed around the pixel region 13.
  • second substrate 20 a read circuit region 15 including a plurality of read circuits 22 is formed in the central portion, and a vertical drive circuit 33 is formed around the read circuit region 15.
  • a column signal processing circuit 34, a horizontal drive circuit 35, a system control circuit 36, a horizontal output line 37, and a reference voltage supply unit 38 are formed on the third substrate 30.
  • the chip size becomes large and the miniaturization of the area per pixel is hindered due to the structure in which the substrates are electrically connected to each other.
  • the vertical drive circuit 33 may be formed only on the first substrate 10 or only on the second substrate 20.
  • FIG. 36 shows an example of the cross-sectional configuration of the image pickup apparatus (for example, the image pickup apparatus 1A) according to the first to fifth embodiments and the modification examples (modification example 9) of the modification examples 1 to 8. is there.
  • the image pickup apparatus 1A is configured by laminating three substrates (first substrate 10, second substrate 20, third substrate 30).
  • the two substrates first substrate 10, second substrate 20
  • the logic circuit 32 may be formed separately from the first substrate 10 and the second substrate 20.
  • a high dielectric constant film made of a material (for example, high-k) capable of withstanding a high temperature process and a metal gate electrode are laminated.
  • a transistor having a gate structure is provided.
  • the circuit 32B provided on the second substrate 20 side from the silicide formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode by using a salicide (Self Aligned Silicide) process such as CoSi 2 or NiSi.
  • a low resistance region 26 is formed.
  • the low resistance region made of silicide is formed of a compound of the material of the semiconductor substrate and the metal.
  • FIG. 37 shows a modified example of the cross-sectional configuration of the image pickup apparatus 1A according to the first to fourth embodiments and the modified examples 1 to 8 thereof (modified example 10).
  • salicide such as CoSi 2 or NiSi is formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • a low resistance region 37 made of silicide formed by using the (Self Aligned Silicide) process may be formed. As a result, a high temperature process such as thermal oxidation can be used when forming the sensor pixel 12.
  • the contact resistance can be reduced. As a result, the calculation speed in the logic circuit 32 can be increased.
  • the conductive type may be reversed.
  • the p-type may be read as the n-type and the n-type may be read as the p-type. Even in this case, the same effects as those of the first to fifth embodiments and the modified examples 1 to 10 can be obtained.
  • FIG. 38 shows an example of a schematic configuration of an imaging system 7 including an imaging device (for example, an imaging device 1A) according to the first to fifth embodiments and modifications 1 to 10 thereof.
  • an imaging device for example, an imaging device 1A
  • the imaging system 7 is, for example, an imaging device such as a digital still camera or a video camera, or an electronic device such as a mobile terminal device such as a smartphone or a tablet terminal.
  • the image pickup system 7 includes, for example, an optical system 141, a shutter device 142, an image pickup device 1A, a DSP circuit 143, a frame memory 144, a display unit 145, a storage unit 146, an operation unit 147, and a power supply unit 148.
  • the shutter device 142, the image pickup device 1A, the DSP circuit 143, the frame memory 144, the display unit 145, the storage unit 146, the operation unit 147, and the power supply unit 148 are connected to each other via a bus line 149. ..
  • the image pickup device 1A outputs image data according to the incident light.
  • the optical system 141 has one or a plurality of lenses, and guides the light (incident light) from the subject to the image pickup device 1A to form an image on the light receiving surface of the image pickup device 1A.
  • the shutter device 142 is arranged between the optical system 141 and the image pickup device 1A, and controls the light irradiation period and the light shielding period to the image pickup device 1A according to the control of the operation unit 147.
  • the DSP circuit 143 is a signal processing circuit that processes a signal (image data) output from the image pickup apparatus 1A.
  • the frame memory 144 temporarily holds the image data processed by the DSP circuit 143 in frame units.
  • the display unit 145 is composed of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the image pickup device 1A.
  • the storage unit 146 records image data of a moving image or a still image captured by the imaging device 1A on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 147 issues operation commands for various functions of the imaging system 7 according to the operation by the user.
  • the power supply unit 148 appropriately supplies various power sources serving as operating power sources for the image pickup device 1A, the DSP circuit 143, the frame memory 144, the display unit 145, the storage unit 146, and the operation unit 147 to these supply targets.
  • FIG. 39 shows an example of a flowchart of the imaging operation in the imaging system 7.
  • the user instructs the start of imaging by operating the operation unit 147 (step S101).
  • the operation unit 147 transmits an imaging command to the imaging device 1A (step S102).
  • the imaging device 1A specifically, the system control circuit 36
  • the image pickup device 1A outputs the light (image data) imaged on the light receiving surface via the optical system 141 and the shutter device 142 to the DSP circuit 143.
  • the image data is data for all pixels of the pixel signal generated based on the electric charge temporarily held in the floating diffusion FD.
  • the DSP circuit 143 performs predetermined signal processing (for example, noise reduction processing) based on the image data input from the image pickup apparatus 1A (step S104).
  • the DSP circuit 143 stores the image data subjected to the predetermined signal processing in the frame memory 144, and the frame memory 144 stores the image data in the storage unit 146 (step S105). In this way, imaging in the imaging system 7 is performed.
  • the imaging device 1A is applied to the imaging system 7.
  • the imaging device 1A can be miniaturized or high-definition, so that a small-sized or high-definition imaging system 7 can be provided.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 40 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a moving body control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • an imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 41 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has image pickup units 12101, 12102, 12103, 12104, 12105 as image pickup units 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as, for example, the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting the preceding vehicle, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 41 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle runs autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image pickup apparatus 1A according to the above-described embodiment and its modification can be applied to the image pickup unit 12031.
  • the technique according to the present disclosure to the imaging unit 12031, a high-definition captured image with less noise can be obtained, so that highly accurate control using the captured image can be performed in the moving body control system.
  • FIG. 42 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique according to the present disclosure (the present technique) can be applied.
  • FIG. 42 shows how an operator (doctor) 11131 is performing surgery on patient 11132 on patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as an abdominal tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 equipped with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 in which a region having a predetermined length from the tip is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid mirror having a rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. Good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101 to be an objective.
  • the observation target in the body cavity of the patient 11132 is once irradiated through the lens.
  • the endoscope 11100 may be a direct endoscope, a perspective mirror, or a side endoscope.
  • An optical system and an image sensor are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to the camera control unit (CCU: Camera Control Unit) 11201.
  • CCU Camera Control Unit
  • the CCU11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and comprehensively controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processes on the image signal for displaying an image based on the image signal, such as development processing (demosaic processing).
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on the image signal processed by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of, for example, a light source such as an LED (Light Emitting Diode), and supplies irradiation light to the endoscope 11100 when photographing an operating part or the like.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • the treatment tool control device 11205 controls the drive of the energy treatment tool 11112 for ablation of tissue, incision, sealing of blood vessels, and the like.
  • the pneumoperitoneum device 11206 uses a gas in the pneumoperitoneum tube 11111 to inflate the body cavity of the patient 11132 for the purpose of securing the field of view by the endoscope 11100 and securing the work space of the operator.
  • the recorder 11207 is a device capable of recording various information related to surgery.
  • the printer 11208 is a device capable of printing various information related to surgery in various formats such as texts, images, and graphs.
  • the light source device 11203 that supplies the irradiation light to the endoscope 11100 when photographing the surgical site can be composed of, for example, an LED, a laser light source, or a white light source composed of a combination thereof.
  • a white light source is configured by combining RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. Therefore, the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • the laser light from each of the RGB laser light sources is irradiated to the observation target in a time-division manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing to support each of RGB. It is also possible to capture the image in a time-division manner. According to this method, a color image can be obtained without providing a color filter on the image sensor.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changing the light intensity to acquire an image in a time-division manner and synthesizing the image, so-called high dynamic without blackout and overexposure. Range images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissue to irradiate light in a narrow band as compared with the irradiation light (that is, white light) in normal observation, the mucosal surface layer.
  • a so-called narrow band imaging is performed in which a predetermined tissue such as a blood vessel is photographed with high contrast.
  • fluorescence observation in which an image is obtained by fluorescence generated by irradiating with excitation light may be performed.
  • the body tissue is irradiated with excitation light to observe the fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is injected. It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be capable of supplying narrow band light and / or excitation light corresponding to such special light observation.
  • FIG. 43 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU11201 shown in FIG. 42.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a driving unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • CCU11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and CCU11201 are communicably connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup unit 11402 is composed of an image pickup element.
  • the image sensor constituting the image pickup unit 11402 may be one (so-called single plate type) or a plurality (so-called multi-plate type).
  • each image pickup element may generate an image signal corresponding to each of RGB, and a color image may be obtained by synthesizing them.
  • the image pickup unit 11402 may be configured to have a pair of image pickup elements for acquiring image signals for the right eye and the left eye corresponding to 3D (Dimensional) display, respectively.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each image pickup element.
  • the imaging unit 11402 does not necessarily have to be provided on the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and the zoom lens and the focus lens of the lens unit 11401 are moved by a predetermined distance along the optical axis under the control of the camera head control unit 11405. As a result, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the image pickup unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and / or information to specify the magnification and focus of the captured image. Contains information about the condition.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU11201 based on the acquired image signal. Good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are mounted on the endoscope 11100.
  • AE Auto Exposure
  • AF Automatic Focus
  • AWB Auto White Balance
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • Image signals and control signals can be transmitted by telecommunication, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site and the like by the endoscope 11100 and the display of the captured image obtained by the imaging of the surgical site and the like. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display an image captured by the surgical unit or the like based on the image signal processed by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image by using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edge of an object included in the captured image to remove surgical tools such as forceps, a specific biological part, bleeding, and mist when using the energy treatment tool 11112. Can be recognized.
  • the control unit 11413 may superimpose and display various surgical support information on the image of the surgical unit by using the recognition result. By superimposing and displaying the operation support information and presenting it to the operator 11131, it is possible to reduce the burden on the operator 11131 and to allow the operator 11131 to proceed with the operation reliably.
  • the transmission cable 11400 that connects the camera head 11102 and CCU11201 is an electric signal cable that supports electric signal communication, an optical fiber that supports optical communication, or a composite cable thereof.
  • the communication was performed by wire using the transmission cable 11400, but the communication between the camera head 11102 and the CCU11201 may be performed wirelessly.
  • the above is an example of an endoscopic surgery system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be suitably applied to the imaging unit 11402 provided on the camera head 11102 of the endoscope 11100 among the configurations described above.
  • the imaging unit 11402 can be miniaturized or have a high definition, so that a compact or high-definition endoscope 11100 can be provided.
  • the present disclosure can also have the following structure.
  • wiring is provided between the first semiconductor substrate and the second semiconductor substrate by adopting a wiring structure having a laminated region in which a semiconductor layer and a metal layer are laminated at least in part. It becomes possible to form, for example, the number of through wirings extending in the normal direction of the first semiconductor substrate is reduced. Alternatively, the sum of the heights of the through wiring is reduced. Therefore, it is possible to reduce the parasitic capacitance.
  • a first substrate having sensor pixels for photoelectric conversion on the first semiconductor substrate, The second semiconductor substrate has a readout circuit that outputs a pixel signal based on the electric charge output from the sensor pixel, and the second substrate laminated on the first substrate.
  • the semiconductor layer includes Si, Ge, SiGe, SiC, ZnSe, GaAs, GaP, InP, InN, GaN, InGaN, GaAlAs, IGaAs, GaInNAs, InGaAlP, ZnO, IGZO, MoS 2 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 , WTe 2 , ZrS 2 , ZrSe 2 , ZrTe 2 , HfS 2 , HfSe 2 , HfTe 2 , graphene, phospherene and carbon nanotube polymers or amorphous or single crystal forms of the above ( The imaging apparatus according to 1).
  • the metal layer is one or more of tungsten (W), aluminum (Al), cobalt (Co), nickel (Ni) and platinum (Pt), or one of the metals and silicon (Si).
  • the imaging apparatus according to (1) or (2) above which is formed by using the compound of.
  • the image pickup apparatus according to any one of (1) to (3) wherein in the laminated region, the semiconductor layer and the metal layer are laminated in this order from the first semiconductor substrate side.
  • the second semiconductor substrate has an opening penetrating in the stacking direction.
  • the imaging device according to any one of (1) to (4) above, wherein the laminated region of the wiring is provided at least at a position corresponding to the opening.
  • the laminate composed of the first substrate and the second substrate further has an interlayer insulating film between the first semiconductor substrate and the second semiconductor substrate and in the opening.
  • the laminate composed of the first substrate and the second substrate is provided in the interlayer insulating film and further has a first through wiring penetrating the inside of the opening.
  • the imaging device according to (6), wherein the first substrate and the second substrate are electrically connected by the first through wiring.
  • the sensor pixel includes a photoelectric conversion element, a transfer transistor electrically connected to the photoelectric conversion element, and a floating diffusion that temporarily holds the electric charge output from the photoelectric conversion element via the transfer transistor.
  • the readout circuit includes a reset transistor that resets the potential of the floating diffusion to a predetermined position, an amplification transistor that generates a voltage signal corresponding to the level of charge held in the floating diffusion as the pixel signal, and The imaging apparatus according to any one of (1) to (7), which has a selection transistor for controlling the output timing of the pixel signal from the amplification transistor.
  • the third semiconductor substrate further includes a third substrate having a signal processing circuit for processing the pixel signal.
  • a first interlayer insulating film is formed on a first semiconductor substrate having a sensor pixel that performs photoelectric conversion.
  • a semiconductor layer extending in a direction parallel to the first semiconductor substrate is formed on the first interlayer insulating film.
  • a second interlayer insulating film is formed on the first interlayer insulating film and the semiconductor layer.
  • a second semiconductor substrate having a readout circuit that outputs a pixel signal based on the charge output from the sensor pixel is formed.
  • An opening penetrating to the semiconductor layer is formed in a predetermined region of the second semiconductor substrate.
  • a method for manufacturing an image pickup apparatus in which a metal layer is laminated on the semiconductor layer in the opening to form a wiring having a laminated region of the semiconductor layer and the metal layer at least in a part thereof.
  • the method for manufacturing an image pickup apparatus according to (14) wherein a metal film is formed on the semiconductor layer by sputtering, and then the metal film is silicidalized by heat treatment to form the metal layer.

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Abstract

本開示の一実施形態の撮像装置は、第１半導体基板に、光電変換を行うセンサ画素を有する第１基板と、第２半導体基板に、センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有すると共に、第１基板に積層された第２基板と、第１半導体基板と第２半導体基板との間において第１半導体基板と平行な方向に延在すると共に、少なくとも一部が半導体層と金属層とが積層された積層領域を有する配線とを備える。

Description

撮像装置および撮像装置の製造方法ならびに半導体装置
　本開示は、３次元構造を有する撮像装置および撮像装置の製造方法ならびに半導体装置に関する。
　従来、２次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像装置のさらなる小型化および画素の高密度化を実現するため、３次元構造の撮像装置が開発されている。３次元構造の撮像装置では、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とが互いに積層されている。
特開２０１０－２４５５０６号公報
　ところで、３次元構造の撮像装置では、寄生容量の低下が望まれている。
　寄生容量を低減することが可能な撮像装置および撮像装置の製造方法ならびに半導体装置を提供することが望ましい。
　本開示の一実施形態の撮像装置は、第１半導体基板に、光電変換を行うセンサ画素を有する第１基板と、第２半導体基板に、センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有すると共に、第１基板に積層された第２基板と、第１半導体基板と第２半導体基板との間において第１半導体基板と平行な方向に延在すると共に、少なくとも一部が半導体層と金属層とが積層された積層領域を有する配線とを備えたものである。
　本開示の一実施形態の撮像装置の製造方法は、光電変換を行うセンサ画素を有する第１半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜上に第１半導体基板と平行な方向に延在する半導体層を形成し、第１の層間絶縁膜および半導体層上に第２の層間絶縁膜を形成し、センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２半導体基板を形成し、第２半導体基板の所定の領域に半導体層まで貫通する開口部を形成し、開口部内の半導体層上に金属層を積層することで、少なくとも一部に半導体層と金属層との積層領域を有する配線を形成する。
　本開示の一実施形態の半導体装置は、第１デバイス層と、第２デバイス層と、第１デバイス層と第２デバイス層との間に設けられると共に、少なくとも一部が半導体層と金属層とが積層された積層領域を有する配線とを備えたものである。
　本開示の一実施形態の撮像装置および撮像装置の製造方法ならびに半導体装置では、少なくとも一部に半導体層と金属層とが積層された積層領域を有する配線構造とすることで、第１半導体基板と第２半導体基板との間に配線を形成できるようになり、例えば第１半導体基板の法線方向に延びる貫通配線の数が削減する。もしくは、貫通配線の高さの和が減少する。
本開示の第１の実施の形態に係る半導体装置（撮像装置）の要部の構成を表す垂直方向の断面模式図である。 図１に示した撮像装置を構成するセンサ画素、読み出し回路およびロジック回路の一例を表す図である。 図１に示した撮像装置の下層デバイス層におけるレイアウトを表す模式図である。 図１に示した撮像装置の上層デバイス層および配線層におけるレイアウトを表す模式図である。 図１に示した撮像装置の製造過程の一例を表す図である。 図４Ａに続く製造過程の一例を表す図である。 図４Ｂに続く製造過程の一例を表す図である。 図４Ｃに続く製造過程の一例を表す図である。 図４Ｄに続く製造過程の一例を表す図である。 図４Ｅに続く製造過程の一例を表す図である。 図４Ｆに続く製造過程の一例を表す図である。 図４Ｇに続く製造過程の一例を表す図である。 図４Ｈに続く製造過程の一例を表す図である。 一般的な撮像装置の垂直方向の断面模式図である。 図５に示した撮像装置の水平方向の断面模式図である。 図５に示した撮像装置の水平方向の断面模式図である。 本開示の第１の実施の形態に係る撮像装置の垂直方向の断面構成の一例を表す図である。 図７に示した撮像装置の概略構成の一例を表す図である。 図７に示したセンサ画素および読み出し回路の一例を表す図である。 図７に示したセンサ画素および読み出し回路の一例を表す図である。 図７に示したセンサ画素および読み出し回路の一例を表す図である。 図７に示したセンサ画素および読み出し回路の一例を表す図である。 複数の読み出し回路と複数の垂直信号線との接続態様の一例を表す図である。 図７に示した撮像装置の水平方向の断面構成の一例を表す図である。 図７に示した撮像装置の水平方向の断面構成の一例を表す図である。 図７に示した撮像装置の水平方向の断面構成の一例を表す図である。 図７に示した撮像装置の水平面内での配線レイアウトの一例を表す図である。 図７に示した撮像装置の水平面内での配線レイアウトの一例を表す図である。 図７に示した撮像装置の水平面内での配線レイアウトの一例を表す図である。 図７に示した撮像装置の水平面内での配線レイアウトの一例を表す図である。 本開示の第２の実施の形態に係る撮像装置の要部の構成を表す垂直方向の断面模式図である。 図２１に示した撮像装置の要部の構成の一例を表す水平方向の断面模式図である。 図２１に示した撮像装置の要部の構成の一例を表す水平方向の断面模式図である。 本開示の第３の実施の形態に係る撮像装置の要部の構成を表す垂直方向の断面模式図である。 本開示の第４の実施の形態に係る撮像装置の要部の構成を表す垂直方向の断面模式図である。 本開示の第５の実施の形態に係る撮像装置の要部の構成を表す垂直方向の断面模式図である。 本開示の変形例１に係る撮像装置の垂直方向の断面構成の一例を表す図である。 本開示の変形例２に係る撮像装置の垂直方向の断面構成の一例を表す図である。 本開示の変形例３に係る撮像装置の水平方向の断面構成の一例を表す図である。 本開示の変形例３に係る撮像装置の水平方向の断面構成の他の例を表す図である。 本開示の変形例４に係る撮像装置の水平方向の断面構成の一例を表す図である。 本開示の変形例４に係る撮像装置の水平方向の断面構成の一例を表す図である。 本開示の変形例５に係る撮像装置の水平方向の断面構成の一例を表す図である。 本開示の変形例６に係る撮像装置の水平方向の断面構成の他の例を表す図である。 本開示の変形例７に係る撮像装置に撮像装置の回路構成の一例を表す図である。 本開示の変形例８に係る図３４の撮像装置を３つの基板を積層して構成した例を表す図である。 本開示の変形例９に係るロジック回路を、センサ画素の設けられた基板と、読み出し回路の設けられた基板とに分けて形成した例を表す図である。 本開示の変形例１０に係るロジック回路を、第３基板に形成した例を表す図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図３８の撮像システムにおける撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示における一実施形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．第１の実施の形態（第１半導体基板と第２半導体基板との間に積層構造を有する配線を設けた例）
　　　１－１．半導体装置の構成
　　　１－２．半導体装置の製造方法
　　　１－３．撮像装置の構成
　　　１－４．作用・効果
　２．第２の実施の形態（第１半導体基板と第２半導体基板との間に部分的に積層構造を有する配線を設けた例）
　３．第３の実施の形態（転送トランジスタのゲート上に直接配線を設けた例）
　４．第４の実施の形態（転送トランジスタのゲートと配線を一体形成した例）
　５．第５の実施の形態（第１半導体基板と第２半導体基板との間および第２半導体基板と第３半導体基板との間に積層構造を有する配線を設けた例）
　６．変形例
　　　６－１．変形例１（縦型ＴＧを用いた例）
　　　６－２．変形例２（パネル外縁でＣｕ－Ｃｕ接合を用いた例）
　　　６－３．変形例３（ＦＤをセンサ画素ごとに設けた例）
　　　６－４．変形例４（センサ画素と読み出し回路との間にオフセットを設けた例）
　　　６－５．変形例５（読み出し回路の設けられたシリコン基板が島状となっている例）
　　　６－６．変形例６（読み出し回路の設けられたシリコン基板が島状となっている例）
　　　６－７．変形例７（カラム信号処理回路を一般的なカラムＡＤＣ回路で構成した例）
　　　６－８．変形例８（撮像装置を、３つの基板を積層して構成した例）
　　　６－９．変形例９（ロジック回路を第１基板、第２基板に設けた例）
　　　６－１０．変形例１０（ロジック回路を第３基板に設けた例）
　７．適用例
　８．応用例
＜１．第１の実施の形態＞
（１－１．半導体装置の構成）
　図１は、本開示の第１の実施の形態に係る半導体装置（半導体装置１）の要部の垂直方向（Ｙ軸方向）の断面構成の一例を模式的に表したものである。半導体装置１は、デバイス層Ａ１とデバイス層Ａ２とが積層された３次元構造を有する半導体装置であり、デバイス層Ａ１とデバイス層Ａ２との間の配線層Ｂに、半導体層Ｗ１と金属層Ｗ２とが積層された配線Ｗが設けられた構成を有する。この半導体装置１は、例えば、３次元構造を有する撮像装置に適用することが可能である。よって、後述する撮像装置１Ａの構成を用いて説明する。撮像装置１Ａの詳細な構成については後述する。
　撮像装置１Ａは、半導体基板１１に、光電変換を行うセンサ画素１２を有する第１基板１０と、半導体基板２１に、センサ画素１２から出力された電荷に基づく画像信号を出力する読み出し回路２２を有する第２基板２０と、ロジック回路３２（信号処理回路）を有する第３基板３０とが積層されたものである（図７参照）。この半導体基板１１が上記デバイス層Ａ１に、半導体基板２１が上記デバイス層Ａ２に相当する。半導体装置１では、第１基板１０および第２基板２０の積層体において、半導体基板１１と半導体基板２１との間に、半導体基板１１と平行な方向に延在すると共に、半導体層４９Ａと金属層４９Ｂとが積層された配線４９が設けられている。この半導体層４９Ａ、金属層４９Ｂおよび配線４９が、それぞれ、上記半導体層Ｗ１、金属層Ｗ２および配線Ｗに相当する。
　図２は、センサ画素１２、読み出し回路２２およびロジック回路３２（垂直駆動回路３３）の一例を表したものである。図３Ａは、デバイス層Ａ１におけるレイアウトを表したものであり、図３Ｂは、デバイス層Ａ２および配線層Ｂにおけるレイアウトを表したものである。図３Ａおよび図３Ｂには、１つのフローティングディフュージョンＦＤを共有する２×２の４つのセンサ画素１２の構成が例示されている。この１つのフローティングディフュージョンＦＤを共有する２×２の４つのセンサ画素１２に対応する単位領域を、便宜的に、単位領域１２Ｘと称することとする。なお、図１に示した断面は、図３Ａおよび図３Ｂに示したＩ－Ｉ線およびＩＩ－ＩＩ線に対応したものである。但し、Ｉ－Ｉ線およびＩＩ－ＩＩ線は便宜的に示したものであり、図１と完全に一致するものではないとする。
　第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。半導体基板１１は、本開示の「第１半導体基板」および「第１デバイス層」の一具体例に相当する。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第１基板１０は、フォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。各センサ画素１２は、互いに共通の構成要素を有している。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。半導体基板２１は、本開示の「第２半導体基板」および「第２デバイス層」の一具体例に相当する。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。半導体基板３１は、本開示の「第３半導体基板」の一具体例に相当する。ロジック回路３２は、図２に示したように、例えば、垂直駆動回路３３を有している。
　各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤのカソードは転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードは基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインはフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは、例えば、後述する画素駆動線２３を介して垂直駆動回路３３に電気的に接続されている。
　４つのセンサ画素１２が共有するフローティングディフュージョンＦＤは、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）はフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインは電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートはリセットトランジスタＲＳＴのソースに電気的に接続されている。本実施の形態では、第１基板１０は、上記のように、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。単位領域１２Ｘ内において各センサ画素１２に設けられた４つの転送ゲートＴＧは、１つのフローティングディフュージョンＦＤを囲むように配置されている。また、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとは、図３Ｂに示したように、単位領域１２Ｘの対向する一対の辺に沿って、それぞれ配置されている。
　次に、半導体装置１の垂直方向の断面構成について図１を用いて説明する。半導体装置１は、上記のように、第１基板１０および第２基板２０がこの順に積層された構成を有する。
　第１基板１０は、半導体基板１１の表面（面１１Ｓ１）上に、層間絶縁膜５１の一部として絶縁層４６を積層して構成されている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えばｐ型の半導体領域で構成されたｐウェル４２と、ｐウェル４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されたフォトダイオードＰＤ４１とを有している。半導体基板１１は、ｐウェル４２内に、ｐウェル４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。また、半導体基板１１は、ｐウェル４２内に、ｐウェル４２と同一の導電型（具体的にはｐ型）且つ、ｐウェル４２よりも不純物濃度の高いコンタクト用拡散層４２Ｐを有している。つまり、第１基板１０は、半導体基板１１の面１１Ｓ１側（光入射面側とは反対側、第２基板２０側）の一部に、転送トランジスタＴＲ、フローティングディフュージョンＦＤおよびコンタクト用拡散層４２Ｐが設けられた構成となっている。
　第２基板２０は、半導体基板２１上に、層間絶縁膜５１の一部として絶縁層５２を積層して構成されている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面（面２１Ｓ１）側の一部に読み出し回路２２が設けられた構成となっている。第２基板２０は、さらに、半導体基板２１と同一の層内に、層間絶縁膜５１の一部として絶縁層５３を有している。第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２（具体的には、リセットトランジスタＲＳＴ）に接続される接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に接続配線５５を有している。接続配線５５は、接続部５９と、後述する貫通配線５４とを接続するものであり、これにより、フローティングディフュージョンＦＤと読み出し回路２２とは電気的に接続されている。
　第１基板１０および第２基板２０からなる積層体は、層間絶縁膜５１内に設けられた貫通配線５４を有している。貫通配線５４は、本開示の「第１貫通配線」の一具体例に相当する。上記積層体は、センサ画素１２ごとに、１つの貫通配線５４を有している。貫通配線５４は、半導体基板２１の法線方向（Ｙ軸方向）に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線５４によって互いに電気的に接続されている。具体的には、貫通配線５４は、接続配線５５および接続部５９と共に、フローティングディフュージョンＦＤと読み出し回路２２とを電気的に接続している。
　第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８を有している。上記積層体は、４つのセンサ画素１２ごとに、例えば１つ以上の貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のコンタクト用拡散層４２Ｐと、第２基板２０内の配線（具体的には、垂直信号線２４）とを電気的に接続している。貫通配線４８は、詳細は後述するが、一端が半導体基板１１と半導体基板２１との間に設けられると共に、半導体基板１１と平行方向に延在する配線４９に接続され、他端が第２基板２０内の配線（具体的には、画素駆動線２３）に接続され、転送トランジスタＴＲの転送ゲートＴＧと、垂直駆動回路３３とを電気的に接続している。この貫通配線４８は、例えば、後述する図２７に示した周辺領域１４に形成されている。
　第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に配線４９を有している。配線４９は、上記配線Ｗに相当すると共に、本開示の「配線」の一具体例に相当する。配線４９は、具体的には、第１基板１０を構成する半導体基板１１と、第２基板２０を構成する半導体基板２１との間の絶縁層４６内に設けられている。配線４９は、ビア４９Ｖおよび貫通配線４８と共に、転送トランジスタＴＲの転送ゲートＴＧと垂直駆動回路３３とを電気的に接続するものである。配線４９は、単位領域１２Ｘ内に配置された４つのセンサ画素１２のそれぞれに１つずつ設けられている。即ち、単位領域１２Ｘ内には、図３Ｂに示したように、４つの配線４９Ｘ１，４９Ｘ２，４９Ｘ３，４９Ｘ４が、例えばリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間に、帯状に並んで配置されている。各配線４９Ｘ１，４９Ｘ２，４９Ｘ３，４９Ｘ４は、各転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４の転送ゲートＴＧと各配線４９Ｘ１，４９Ｘ２，４９Ｘ３，４９Ｘ４とを接続するビア４９Ｖ１，４９Ｖ２，４９Ｖ３，４９Ｖ４を互いにずらして設けることで、互いに独立して形成することができる。
　配線４９は、半導体層４９Ａと金属層４９Ｂとが半導体基板１１側から順に積層された積層構造を有する。半導体層４９Ａの材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＺｎＳｅ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＮ、ＧａＮ、ＩｎＧａＮ、ＧａＡｌＡｓ、ＩＧａＡｓ、ＧａＩｎＮＡｓ、ＩｎＧａＡｌＰ、ＺｎＯ，ＩＧＺＯ、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2、ＨｆＴｅ2、グラフェン、フォスフェレンおよびカーボンナノチューブの重合体またはアモルファスもしくは単結晶体が挙げられる。金属層４９Ｂの材料としては、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）および白金（Ｐｔ）のうちの１種または２種以上、もしくは、上記金属のいずれかとシリコン（Ｓｉ）との化合物（シリサイド）が挙げられる。配線４９と転送ゲートＴＧとは、ビア４９Ｖを介して接続されている。ビア４９Ｖの材料としては、半導体層４９Ａにおいて挙げた半導体が挙げられる。配線４９と垂直駆動回路３３とは、貫通配線４８を介して接続されている。貫通配線４８の材料としては、金属層４９Ｂにおいて挙げた金属が挙げられる。
（１－２．半導体装置の製造方法）
　次に、半導体装置１の製造方法について説明する。図４Ａ～図４Ｆは、半導体装置１の製造過程の一例を表したものである。
　まず、半導体基板１１に、ｐウェル４２や、素子分離部４３、ｐウェル層４４を形成する。次に、半導体基板１１に、フォトダイオードＰＤ４１、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを形成する（図４Ａ）。これにより、半導体基板１１に、センサ画素１２が形成される。続いて、半導体基板１１上に、絶縁層４６Ａを形成する。次に、転送トランジスタＴＲの転送ゲート（ＴＧ）上に、絶縁層４６Ａを貫通する開口４６Ｈを設けたのち、開口４６Ｈを埋設するビア４９Ｖと共に、半導体基板１１と平行な方向に延伸する半導体層４９Ａを、例えばポリシリコンを用いて形成する（図４Ｂ）。続いて、絶縁層４６Ａおよび半導体層４９Ａ上に絶縁層４６Ｂを形成する（図４Ｃ）。このようにして、第１基板１０が形成される。
　次に、第１基板１０上に、半導体基板２１を貼り合わせたのち、半導体基板２１を貫通する開口２１Ｈを形成して、半導体基板２１を複数のブロック２１Ａに分離する。その後、開口２１Ｈを埋め込むように、絶縁層５３を形成する。続いて、半導体基板２１の各ブロック２１Ａに、増幅トランジスタＡＭＰ等を含む読み出し回路２２を形成する（図４Ｄ）。次に、半導体基板２１上に絶縁層５２Ａを形成したのち、半導体層４９Ａ上に対応する位置に、絶縁層５２Ａ、５３、４６を貫通する開口Ｈ１を形成する（図４Ｅ）。
　続いて、半導体層４９Ａ上に金属層４９Ｂを形成する（図４Ｆ）。金属層４９Ｂは、シリサイド化を用いて形成することができる。例えば、半導体層４９Ａ上に、例えばコバルト（Ｃｏ）またはニッケル（Ｎｉ）をスパッタしたのち、アニール処理する。その後、未反応部分を除去し、再度アニール処理をする。これにより、半導体層４９Ａ上に金属層４９Ｂが形成される。この他、金属層４９Ｂは、選択ＣＶＤを用いて形成してもよい。例えば、フッ化タングステン（ＷＦ6）およびシラン（ＳｉＨ4）を用いた選択ＣＶＤにより、半導体層４９Ａ上にＷ膜からなる金属層４９Ｂを選択的に形成することができる
　次に、開口Ｈ１を埋め込むように、絶縁層５２Ａおよび金属層４９Ｂ上に絶縁層を成膜することで、絶縁層５２を形成する。このようにして、絶縁層４６，５２，５３からなる層間絶縁膜５１を形成する（図４Ｇ）。続いて、層間絶縁膜５１に貫通孔５１Ｈ１，５１Ｈ２，５１Ｈ３，５１Ｈ４を形成する（図４Ｈ）。具体的には、層間絶縁膜５１のうち、読み出し回路２２と対向する箇所に、絶縁層５２を貫通する貫通孔５１Ｈ１を形成する。また、層間絶縁膜５１のうち、フローティングディフュージョンＦＤと対向する箇所に、層間絶縁膜５１を貫通する貫通孔５１Ｈ２を形成する。更に、層間絶縁膜５１のうち、コンタクト用拡散層４２Ｐに対向する箇所に、層間絶縁膜５１を貫通する貫通孔５１Ｈ３を形成する。更にまた、配線４９と対向する箇所に、層間絶縁膜５１を貫通する貫通孔５１Ｈ４を形成する。
　次に、貫通孔５１Ｈ１，５１Ｈ２，５１Ｈ３，５１Ｈ４に導電性材料を埋め込むことにより、貫通孔５１Ｈ１内に貫通配線５４を形成すると共に、貫通孔５１Ｈ２内に接続部５９を形成する。また、貫通孔５１Ｈ３内に貫通配線４７、貫通孔５１Ｈ４内に貫通配線４８を形成する。続いて、絶縁層５２上に、貫通配線５４と接続部５９とを互いに電気的に接続する接続配線５５を形成する（図４Ｉ）。このようにして、第２基板２０が形成され、図１に示した半導体装置１が製造される。
　図５は、図１に示した半導体装置１に対応する、一般的な３次元構造を有する半導体装置１００の垂直方向（Ｙ軸方向）の断面構成を模式的に表したものである。図６Ａは、デバイス層Ａ１００におけるレイアウトを表したものであり、図６Ｂは、デバイス層Ａ２００におけるレイアウトを表したものである。なお、図５に示した断面は、図６Ａおよび図６Ｂに示したＩＩＩ－ＩＩＩ線およびＩＶ－ＩＶ線に対応したものである。但し、ＩＩＩ－ＩＩＩ線およびＩＶ－ＩＶ線は便宜的に示したものであり、図１と完全に一致するものではないとする。
　図５、図６Ａ、図６Ｂに示したように、一般的な３次元構造を有する半導体装置１００では、フローティングディフュージョンＦＤと読み出し回路１０２２とを電気的に接続する貫通配線１０５４の周囲に、転送トランジスタＴＲの転送ゲートＴＧと垂直駆動線（図示せず）とを電気的に接続する複数（半導体装置１００では４つ）の貫通配線１０４８が並走するように形成される。このため、貫通配線１０５４と貫通配線１０４８との間との間の容量（寄生容量）が大きくなる。
　これに対して本実施の形態では、デバイス層Ａ１とデバイス層Ａ２との間の配線層Ｂ内に、デバイス層Ａ１と平行な方向に延在すると共に、半導体層Ｗ１と金属層Ｗ２とが積層された配線Ｗを形成するようにした。これにより、デバイス層Ａ１およびデバイス層Ａ２の積層方向に延伸する貫通配線の総数が削減される。これにより、貫通配線間の寄生容量を低減させることが可能となる。
（１－３．撮像装置の構成）
　次に、上述した半導体装置１の構成を適用した撮像装置１Ａについて詳細に説明する。図７は、本開示の第１の実施の形態に係る撮像装置（撮像装置１Ａ）の垂直方向の断面構成の一例を表したものである。図８は、図７に示した撮像装置１Ａの概略構成の一例を表したものである。本実施の形態の撮像装置１Ａは、３つの基板（第１基板１０、第２基板２０および第３基板３０）がこの順に積層されたものである。
　第１基板１０は、上記のように、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第１基板１０は、フォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。なお、複数の画素駆動線２３は、例えば、第１基板１０側（例えば、半導体基板１１と半導体基板２１との間の層間絶縁膜５１内）に設けられていてもよい。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。半導体基板３１は、本開示の「第３半導体基板」の一具体例に相当する。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉ等のサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
　垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
　図９は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図３Ａに示したように、４つのセンサ画素１２が１つのフローティングディフュージョンＦＤおよび１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通のフローティングディフュージョンＦＤおよび読み出し回路２２に入力されることを指している。
　各センサ画素１２は、互いに共通の構成要素を有している。図９には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
　各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本開示の「光電変換素子」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。上述したように、フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
　上述したように、４つのセンサ画素１２が共有するフローティングディフュージョンＦＤは、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３に電気的に接続されている。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、図７に示したように、平面型の転送ゲートＴＧを有しており、半導体基板１１の表面に形成されている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
　なお、図１０に示したように、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３に電気的に接続されている。増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。また、図１１および図１２に示したように、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられていてもよい。
　ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　図１３は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表したものである。複数の読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図１３に示したように、４つの読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図１３では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号（１，２，３，４）が付与されている。
　次に、撮像装置１Ａの垂直方向の断面構成について図７を用いて説明する。撮像装置１Ａは、上記のように、第１基板１０、第２基板２０および第３基板３０がこの順に積層された構成を有し、さらに、第１基板１０の裏面（光入射面）側に、カラーフィルタ４０および受光レンズ５０を備えている。カラーフィルタ４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像装置１Ａは、裏面照射型の撮像装置である。
　第１基板１０は、上述したように、半導体基板１１の表面（面１１Ｓ１）上に絶縁層４６を積層して構成されている。第１基板１０は、層間絶縁膜５１の一部として、絶縁層４６を有している。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間に設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル４２を有しており、それ以外の領域（ｐウェル４２よりも深い領域）に、ｐウェル４２とは異なる導電型のＰＤ４１を有している。ｐウェル４２は、ｐ型の半導体領域で構成されている。ＰＤ４１は、ｐウェル４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル４２内に、ｐウェル４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
　第１基板１０は、上述したように、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。第１基板１０は、半導体基板１１の面１１Ｓ１側（光入射面側とは反対側、第２基板２０側）の一部に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。
　第１基板１０は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤ（貫通配線５４）の近傍と、貫通配線４７の近傍に、隙間（未形成領域）を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。第１基板１０は、例えば、さらに、素子分離部４３の側面であって、且つ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面（面１１Ｓ２、他の面）に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０および固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。
　第２基板２０は、上述したように、半導体基板２１上に絶縁層５２を積層して構成されている。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５２を有している。絶縁層５２は、半導体基板２１と、半導体基板３１との間に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面（第３基板３０と対向する面２１Ｓ１、一の面）側の一部に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面（面１１Ｓ１）に対して半導体基板２１の裏面（面２１Ｓ２、他の面）を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に絶縁層５３を有している。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、半導体基板２１を貫通する開口２１Ｈ内に形成されており、上述した貫通配線４７，４８，５４の側面を覆うように設けられている。
　第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４を有している。配線層５６は、さらに、例えば、絶縁層５７内に複数の接続配線５５を４つのセンサ画素１２ごとに１つずつ有している。接続配線５５は、読み出し回路２２を共有する４つのセンサ画素１２に含まれるフローティングディフュージョンＦＤに電気的に接続された各貫通配線５４を互いに電気的に接続している。
　配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）等の金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
　第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面（面３１Ｓ１）側の一部にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲの転送ゲートＴＧは、貫通配線４８とパッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面（面２１Ｓ１）側に半導体基板３１の表面（面３１Ｓ１）を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。
　図１４は、撮像装置１Ａの水平方向の断面構成の一例を表したものである。図１４の上側の図は、図７の断面Ｓｅｃ１での断面構成の一例を表す図であり、図１４の下側の図は、図１の断面Ｓｅｃ２での断面構成の一例を表す図である。図１４には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されている。なお、図１４の上側の断面図では、図７の断面Ｓｅｃ１での断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされると共に、絶縁層４６が省略されている。また、図１４の下側の断面図では、図７の断面Ｓｅｃ２での断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
　マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。第１方向Ｖは、マトリクス状に配置された複数のセンサ画素１２の２つの配列方向（例えば行方向および列方向）のうち一方の配列方向（例えば列方向）と平行となっている。フローティングディフュージョンＦＤおよび読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧは、１つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
　絶縁層５３は、第１方向Ｖに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖに延在すると共に、絶縁層５３を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬとによって構成されている。
　図１５は、撮像装置１Ａの水平方向の断面構成の他の例を表したものである。第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。更に、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。図１５では、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている半導体基板２１が、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素ごとに島状になっている点が上記図１４の断面Ｓｅｃ２と異なる。
　図１６は、撮像装置１Ａの水平方向の断面構成の他の例を表したものである。第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。更に、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。図１６は、図１５において１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素ごとに島状になっている半導体基板２１が、第１方向Ｖに１センサ画素分ずらして配置されたものである。
　図１７、図１８、図１９および図２０は、撮像装置１Ａの水平面内での配線レイアウトの一例を表したものである。図１７～図２０には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図１７～図２０に記載の配線は、例えば、配線層５６において互いに異なる層内に設けられている。
　貫通配線５４は、例えば、図１７に示したように、接続配線５５と電気的に接続されている。貫通配線５４は、さらに、例えば、図１７に示したように、接続配線５５および接続部５９を介して、絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
　電源線ＶＤＤは、例えば、図１８に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。電源線ＶＤＤは、例えば、図１８に示したように、接続部５９を介して、第２方向Ｈに並んで配置された各読み出し回路２２の増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、図１８に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３（第２制御線）は、例えば、図１８に示したように、第２方向Ｈに並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３（第３制御線）は、例えば、図１８に示したように、第２方向Ｈに並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２２において、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、図１８に示したように、配線２５を介して、互いに電気的に接続されている。
　２本の電源線ＶＳＳが、例えば、図１９の断面Ｓｅｃ２に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。各電源線ＶＳＳは、例えば、図１９の断面Ｓｅｃ２に示したように、第２方向Ｈに並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３（配線４９）が、例えば、図１９の断面Ｓｅｃ１に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。４本の画素駆動線２３（配線４９）の各々は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２に対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８と電気的に接続された配線ＴＲＧである。つまり、４本の画素駆動線２３（配線４９，第１制御線）は、第２方向Ｈに並んで配置された各センサ画素１２の転送トランジスタＴＲのゲート（転送ゲートＴＧ）に電気的に接続されている。図１９の断面Ｓｅｃ１では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子（１，２，３，４）が付与されている。
　垂直信号線２４は、例えば、図２０に示したように、第１方向Ｖに並んで配置された各読み出し回路２２と対向する位置に配置されている。垂直信号線２４（出力線）は、例えば、図２０に示したように、第１方向Ｖに並んで配置された各読み出し回路２２の出力端（増幅トランジスタＡＭＰのソース）に電気的に接続されている。
　本実施の形態の撮像装置１Ａは、例えば、図４Ａ～図４Ｉを用いた説明した半導体装置１の製造工程に続いて、以下のようにして製造することができる。
　例えば、図４Ｉに示したようにして第２基板２０まで形成したのち、半導体基板３１の表面側に半導体基板２１の表面を向けて、ロジック回路３２や配線層６２が形成された第３基板３０に貼り合わせる。このとき、第２基板２０のパッド電極５８と、第３基板３０のパッド電極６４とを互いに接合することにより、第２基板２０と第３基板３０とを互いに電気的に接続する。このようにして、図７に示した撮像装置１Ａが製造される。
（１－４．作用・効果）
　従来、２次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像装置のさらなる小型化および１画素あたりの面積の微細化を実現するため、３次元構造の撮像装置が開発されている。３次元構造の撮像装置では、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とが互いに積層されている。これにより、今までと同等のチップサイズで、センサ画素の集積度をより高くしたり、信号処理回路のサイズをより大きくしたりすることができる。
　ところで、３次元構造の撮像装置では、読み出し回路等が形成される上層デバイスの形成において従来のＭＯＳプロセスを用いる。従来のＭＯＳプロセスでは、１０００℃以上の高温プロセスがあるため、配線は上層デバイスの形成後に行う。このため、３次元構造の撮像装置では、配線の引き回しが冗長になりやすい。例えば上述した半導体装置１００（図５）のように、半導体基板１０１１の法線方向に延びる貫通配線１０５４の周囲には、転送トランジスタＴＲの転送ゲートＴＧと第２基板（デバイス層Ａ２００）に設けられる画素駆動線（図示せず）とを電気的に接続する複数の貫通配線１０４８が並走するように形成されており、貫通配線１０５４と貫通配線１０４８との間との間の容量（寄生容量）が大きくなる。このように、３次元構造を有する撮像装置では、フリンジング等によって寄生容量が増加しやすい。
　一方、例えば４００℃以下の低温プロセスで上層デバイスを形成した場合、上層デバイスの下方に配線を引き回せるため、寄生容量を最小化できるものの、上層デバイスの品質が低下する。具体的には、読み出し回路におけるノイズ特性等が悪化する。
　これに対して、本実施の形態では、第１基板１０を構成する半導体基板１１と、第２基板２０を構成する半導体基板２１との間の絶縁層４６内に、半導体基板１１と平行な方向に延在すると共に、半導体層４９Ａと金属層４９Ｂとが積層された配線４９を形成するようにした。これにより、第１基板１０および第２基板２０の積層方向に延伸する貫通配線の並走距離が削減される。具体的には、例えば、図５に示したフローティングディフュージョンＦＤと読み出し回路１０２２とを電気的に接続する貫通配線１０５４と、転送トランジスタＴＲのゲート（ＴＧ）と垂直駆動回路３３とを電気的に接続する貫通配線１０４８との並走距離が、図１に示したように、転送トランジスタＴＲのゲート（ＴＧ）と配線４９との間を接続するビア４９Ｖ分に削減される。また、第１基板１０および第２基板２０の積層方向に延伸する貫通配線の総数が削減される。
　以上により、光電変換を行うセンサ画素１２を有する第１基板１０、センサ画素１２から出力された電荷に基づく画像信号を出力する読み出し回路２２を有する第２基板２０およびロジック回路３２を有する第３基板３０が積層された３次元構造を有する撮像装置１Ａにおいて、寄生容量を低減させることが可能となる。
　また、本実施の形態では、配線４９を半導体層４９Ａと金属層４９Ｂとの積層構造としたので、半導体層４９Ａのみで形成した場合と比較して配線４９の抵抗を低減することが可能となる。即ち、第１基板１０を構成する半導体基板１１と、第２基板２０を構成する半導体基板２１との間に、低抵抗な配線を形成することが可能となる。
　以下に、第２～第５の実施の形態および変形例１～１０について説明する。なお、以下の説明において上記第１の実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
＜２．第２の実施の形態＞
　図２１は、本開示の第２の実施の形態に係る半導体装置（半導体装置２）の垂直方向の断面構成を模式的に表したものである。図２２Ａは、デバイス層Ａ１におけるレイアウトを表したものであり、図２２Ｂは、デバイス層Ａ２および配線層Ｂにおけるレイアウトを表したものである。なお、図２１に示した断面は、図２２Ａおよび図２２Ｂに示したＶ－Ｖ線およびＶＩ－ＶＩ線に対応したものである。半導体装置２は、上記第１の実施の形態と同様に、デバイス層Ａ１（半導体基板１１）に、光電変換を行うセンサ画素１２を有する第１基板１０と、デバイス層Ａ２（半導体基板２１）に、センサ画素１２から出力された電荷に基づく画像信号を出力する読み出し回路２２を有する第２基板２０とが積層された積層体である。
　上記第１の実施の形態では、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを、単位領域１２Ｘの対向する一対の辺に沿って配置し、その間に配線４９を形成した例を示したが、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰは、図２２Ｂに示したように、単位領域１２Ｘの中央に張り出した配置としてもよい。この場合、単位領域１２Ｘ内に帯状に配置される４つの配線４９Ｘ１，４９Ｘ２，４９Ｘ３，４９Ｘ４は、図２１に示したように、上方に半導体基板２１を有する領域Ｒ１では半導体層４９Ａの単層構造、上方に半導体基板２１がない領域Ｒ２では上記第１の実施の形態と同様に、半導体層４９Ａと金属層４９Ｂの積層構造とする。この上方に半導体基板２１がない領域Ｒ２が、本開示の「積層領域」に相当する。
　以上のように、配線４９の上方にリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが配置される場合であっても、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが配置されない領域Ｒ２に、半導体層４９Ａと金属層４９Ｂとの積層領域Ｒを設けることで、上記第１の実施の形態と同様の効果を有する。
＜３．第３の実施の形態＞
　図２３は、本開示の第３の実施の形態に係る半導体装置（半導体装置３）の垂直方向の断面構成を模式的に表したものである。半導体装置３は、上記第１の実施の形態と同様に、デバイス層Ａ１（半導体基板１１）に、光電変換を行うセンサ画素１２を有する第１基板１０と、デバイス層Ａ２（半導体基板２１）に、センサ画素１２から出力された電荷に基づく画像信号を出力する読み出し回路２２を有する第２基板２０とが積層された積層体である。本実施の形態の半導体装置３は、転送トランジスタＴＲの転送ゲートＴＧ上に、ビア４９Ｖを介さずに、直接配線４９を形成したものである。
　このように、転送トランジスタＴＲの転送ゲートＴＧ上に、ビア４９Ｖを介さずに、直接配線４９を形成した場合であっても、上記第１の実施の形態と同様の効果を有する。
＜４．第４の実施の形態＞
　図２４は、本開示の第４の実施の形態に係る半導体装置（半導体装置４）の要部の垂直方向の断面構成を模式的に表したものである。半導体装置４は、上記第１の実施の形態と同様に、デバイス層Ａ１（半導体基板１１）に、光電変換を行うセンサ画素１２を有する第１基板１０と、デバイス層Ａ２（半導体基板２１）に、センサ画素１２から出力された電荷に基づく画像信号を出力する読み出し回路２２を有する第２基板２０とが積層された積層体である。本実施の形態の撮像装置１Ａは、転送トランジスタＴＲの転送ゲートＴＧを配線４９として用いたものである。
　このように、転送トランジスタＴＲの転送ゲートＴＧを用いて配線４９を形成した場合であっても、上記第１の実施の形態と同様の効果を有する。なお、この配線４９を兼ねた転送ゲートＴＧは、ポリシリコン等の半導体材料を用いて形成（半導体層４９Ａ）されており、上方に半導体基板２１がない場合には、図２４に示したように、半導体層４９Ａと金属層４９Ｂとが積層された積層構造を有する。
＜５．第５の実施の形態＞
　図２５は、本開示の第５の実施の形態に係る半導体装置（半導体装置５）の要部の垂直方向の断面構成を模式的に表したものである。半導体装置５は、上記第１の実施の形態の撮像装置１Ａと同様に、半導体基板１１に、光電変換を行うセンサ画素１２を有する第１基板１０と、半導体基板２１に、センサ画素１２から出力された電荷に基づく画像信号を出力する読み出し回路２２を有する第２基板２０と、ロジック回路３２を有する第３基板３０とが積層された３次元構造を有する撮像装置である。本実施の形態の半導体装置５は、第２基板２０を構成する半導体基板２１と、第３基板３０を構成する半導体基板３１との間に、半導体基板２１と半導体基板３１との間を延在すると共に、一部に半導体層７２Ａと金属層７２Ｂとが積層された領域Ｒ２を有する配線７３が形成されたものである。
　半導体装置５では、第２基板２０上に第３基板３０として、半導体基板３１と、半導体基板３１と同層に設けられると共に、層間絶縁膜５１の一部として絶縁層７１と、半導体基板３１および絶縁層７１上に設けられると共に、層間絶縁膜５１の一部として絶縁層７２とを有する。半導体基板３１の面Ｓ２には、例えばロジック回路３２が設けられている。絶縁層５２には、上記のように、配線７３が設けられている。配線７３は、上方に半導体基板３１がない領域Ｒ２では半導体層７３Ａ上に金属層７３Ｂが積層された積層構造を有する。
　このように、半導体基板２１と半導体基板３１との間の層間絶縁膜５１（具体的には、絶縁層５２）内に、半導体層７３Ａと金属層７３Ｂとが積層された配線７３を設けることで、第１基板１０、第２基板２０および第３基板３０が積層された、３次元構造を有する半導体装置５において、配線引き回しの自由度が向上し、互いに並走する貫通配線の数をさらに削減することが可能となる。よって、貫通配線間の寄生容量をさらに低減させることが可能となる。
　なお、上記第１～第５の実施の形態に係る第２基板２０では、読み出し回路２２を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬは、同じ半導体基板２１に形成されていた。しかし、例えば、上記第１～第５の実施の形態に係る第２基板２０において、読み出し回路２２に含まれる少なくとも１つのトランジスタを半導体基板２１に形成し、残りのトランジスタを半導体基板１１および半導体基板２１とは異なる半導体基板（例えば、半導体基板２１Ｘ）に形成してもよい。このとき、第２基板２０は、図示しないが、例えば、半導体基板２１上に、絶縁層５２，５７、接続部５９、接続配線５５を形成し、さらに半導体基板２１Ｘを積層することにより形成されてもよい。半導体基板２１Ｘは、層間絶縁膜５１との位置関係において、半導体基板１１側とは反対側の領域内に積層され、所望のトランジスタを形成することができる。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成し、リセットトランジスタＲＳＴおよび／または選択トランジスタＳＥＬを半導体基板２１Ｘに形成することができる。
　また、上記第１～第５の実施の形態に係る第２基板２０に対して、新たな半導体基板を複数設け、それぞれに、読み出し回路２２に含まれる所望のトランジスタを設けてもよい。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成することができる。更に、半導体基板２１上に絶縁層、接続部、接続配線を積層し、その上に半導体基板２１Ｘを積層し、半導体基板２１ＸにリセットトランジスタＲＳＴを形成することができる。半導体基板２１Ｘ上に絶縁層、接続部、接続配線を積層し、その上に半導体基板２１Ｙを積層し、半導体基板２１Ｙに選択トランジスタＳＥＬを形成することができる。半導体基板２１、２１Ｘ，２１Ｙに形成するトランジスタは、読み出し回路２２を構成するいずれのトランジスタでもよい。
　このように、第２基板２０に複数の半導体基板を設けることにより、１つの読み出し回路２２が占める半導体基板２１の面積を小さくすることができる。各読み出し回路２２の面積を小さくしたり、各トランジスタを微細化したりすることが出来れば、チップの面積を小さくすることも可能になる。また、読み出し回路２２を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬのうち、所望のトランジスタの面積を拡大することができる。特に、増幅トランジスタＡＭＰの面積を拡大することで、ノイズ低減効果も期待できる。
＜６．変形例＞
（６－１．変形例１）
　図２６は、上記第１～第５の実施の形態の変形例（変形例１）に係る撮像装置（例えば、撮像装置１Ａ）の垂直方向の断面構成の一例を表したものである。本変形例では、転送トランジスタＴＲが、縦型の転送ゲートＴＧを有している。縦型の転送ゲートＴＧは、図２６に示したように、半導体基板１１の表面からｐウェル４２を貫通してＰＤ４１に達する深さまで延在している。転送トランジスタＴＲに縦型の転送ゲートＴＧが用いられる場合であっても、撮像装置１Ａは、上記第１の実施の形態と同様の効果を有する。
（６－２．変形例２）
　図２７は、上記第１～第５の実施の形態の変形例（変形例２）に係る撮像装置（例えば、撮像装置１Ａ）の垂直方向の断面構成の一例を表したものである。本変形例では、第２基板２０と第３基板３０との電気的な接続が、第１基板１０における周辺領域１４と対向する領域でなされている。周辺領域１４は、第１基板１０の額縁領域に相当しており、画素領域１３の周縁に設けられている。本変形例では、第２基板２０は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、第３基板３０は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。第２基板２０および第３基板３０は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
　このように、本変形例では、第２基板２０および第３基板３０が、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。これにより、画素領域１３と対向する領域で、パッド電極５８，６４同士を接合する場合と比べて、１画素あたりの面積の微細化を阻害するおそれを低減することができる。従って、上記第１の実施の形態の効果に加えて、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１Ａを提供することができる。
（６－３．変形例３）
　図２８、図２９は、上記第１～第５の実施の形態の変形例（変形例３）に係る撮像装置（例えば、撮像装置１Ａ）の水平方向の断面構成の一例を表したものである。図２９、図３０には、図１４の断面構成の一変形例が示されている。
　本変形例では、第１基板１０は、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとをセンサ画素１２ごとに有している。従って、本変形例では、センサ画素１２ごとに、貫通配線５４が設けられている。
　本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全に囲っており、互いに隣接するセンサ画素１２同士を電気的に分離している。第２基板２０は、上記第１の実施の形態と同様に、４つのセンサ画素１２ごとに読み出し回路２２を有している。
　本変形例では、複数の貫通配線５４および複数の貫通配線４７は、図２８、図２９に示したように、第１基板１０の面内において第１方向Ｖに帯状に並んで配置されている。なお、図２８、図２９には、複数の貫通配線５４および複数の貫通配線４７が第１方向Ｖに２列に並んで配置されている場合が例示されている。第１方向Ｖは、マトリクス状に配置された複数のセンサ画素１２の２つの配列方向（例えば行方向および列方向）のうち一方の配列方向（例えば列方向）と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
（６－４．変形例４）
　図３０は、上記第１～第５の実施の形態の変形例（変形例４）に係る撮像装置（例えば、撮像装置１Ａ）の垂直方向の断面構成の一例を表したものである。図３１は、上記第１～第５の実施の形態の変形例（変形例３）に係る撮像装置（例えば、撮像装置１Ａ）の垂直方向の断面構成の他の例を表すものである。図３０および図３１の上側の図は、図７の断面Ｓｅｃ１での断面構成の一変形例であり、図３０の下側の図は、図７の断面Ｓｅｃ２での断面構成の一変形例である。なお、図３０および図３１の上側の断面図では、図７の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図７の半導体基板１１の表面構成の一変形例を表す図が重ね合わされると共に、絶縁層４６が省略されている。また、図３０および図３１の下側の断面図では、図７の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
　図３０および図３１に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７（図中の行列状に配置された複数のドット）は、第１基板１０の面内において第１方向Ｖ（図３０および図３１の左右方向）に帯状に並んで配置されている。なお、図３０および図３１には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖに２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ（ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
　絶縁層５３は、第１方向Ｖに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖに延在すると共に、絶縁層５３を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第２方向Ｈにずれて配置されている。
　図３０では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬによって構成されている。
　図３１では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。
　本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第２方向Ｈにずれて配置されている。このようにした場合には、配線２５を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
（６－５．変形例５）
　図３２は、上記変形例３の変形例（変形例５）に係る撮像装置（例えば、撮像装置１Ａ）の水平方向の断面構成の一例を表したものである。図３２には、図２８の断面構成の一変形例が示されている。
　本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（６－６．変形例６）
　図３３は、上記変形例３の変形例（変形例６）に係る撮像装置（例えば、撮像装置１Ａ）の水平方向の断面構成の一例を表したものである。図３３には、図２８の断面構成の一変形例が示されている。
　本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２が、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。本変形例では、さらに、変形例５と同様、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。本変形例では、さらに、複数の貫通配線４７および複数の貫通配線５４が、第２方向Ｈにも配列されている。具体的には、複数の貫通配線４７が、ある読み出し回路２２を共有する４つの貫通配線５４と、その読み出し回路２２の第２方向Ｈに隣接する他の読み出し回路２２を共有する４つの貫通配線５４との間に配置されている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３および貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（６－７．変形例７）
　図３４は、上記第１～第５の実施の形態および変形例１～６の変形例（変形例７）に係る撮像装置（例えば、撮像装置１Ａ）の回路構成の一例を表したものである。本変形例に係る撮像装置１Ａは、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
　図３４に示すように、本変形例に係る撮像装置１Ａは、光電変換素子を含む複数のセンサ画素１２が行列状（マトリクス状）に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６を有する構成となっている。
　このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５等の動作の基準となるクロック信号や制御信号等を生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５等に対して与える。
　また、垂直駆動回路３３は、画素領域１３の各センサ画素１２と共に、第１基板１０形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６は、第３基板３０に形成される。
　センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲとを有する構成のものを用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
　画素領域１３には、センサ画素１２が２次元配置されると共に、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタ等によって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
　カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、即ち、垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
　参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。
　ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム信号処理回路３４のＡＤＣ３４－１～３４－ｍに対して供給する。
　なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
　ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明するものとする。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
　比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが"Ｈ"レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが"Ｌ"レベルになる。
　アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
　具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
　一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
　転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
　一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
　このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
　水平駆動回路３５は、シフトレジスタ等によって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
　なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
　上記構成の本変形例に係る列並列ＡＤＣ搭載の撮像装置１Ａでは、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
（６－８．変形例８）
　図３５は、図３４の撮像装置を３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成した例を表したものである。本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１Ａを提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
（６－９．変形例９）
　図３６は、上記第１～第５の実施の形態およびその変形例１～８の変形例（変形例９）に係る撮像装置（例えば、撮像装置１Ａ）の断面構成の一例を表したものである。

上記第１～第４の実施および変形例１～８等では、撮像装置１Ａは、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、上記第５の実施の形態における撮像装置１Ａのように、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図３６に示したように、第１基板１０と、第２基板２０とに分けて形成されていてもよい。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉ等のサリサイド（Self Aligned Silicide）プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化等の高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
（６－１０．変形例１０）
　図３７は、上記第１～第４の実施の形態およびその変形例１～８の変形例（変形例１０）に係る撮像装置１Ａの断面構成の一変形例を表す。上記第１～第４の実施の形態およびその変形例１～８に係る第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉ等のサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３７が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化等の高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
　なお、上記第１～第５の実施の形態およびその変形例１～１０では、導電型が逆になっていてもよい。例えば、上記第１～第５の実施の形態およびその変形例１～１０の記載において、ｐ型をｎ型に読み替えると共に、ｎ型をｐ型に読み替えてもよい。このようにした場合であっても、上記１～第５の実施の形態およびその変形例１～１０と同様の効果を得ることができる。
　＜７．適用例＞
　図３８は、上記第１～第５の実施の形態およびその変形例１～１０に係る撮像装置（例えば、撮像装置１Ａ）を備えた撮像システム７の概略構成の一例を表したものである。
　撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置等の電子機器である。撮像システム７は、例えば、光学系１４１、シャッタ装置１４２、撮像装置１Ａ、ＤＳＰ回路１４３、フレームメモリ１４４、表示部１４５、記憶部１４６、操作部１４７および電源部１４８を備えている。撮像システム７において、シャッタ装置１４２、撮像装置１Ａ、ＤＳＰ回路１４３、フレームメモリ１４４、表示部１４５、記憶部１４６、操作部１４７および電源部１４８は、バスライン１４９を介して相互に接続されている。
　撮像装置１Ａは、入射光に応じた画像データを出力する。光学系１４１は、１枚または複数枚のレンズを有するものであり、被写体からの光（入射光）を撮像装置１Ａに導き、撮像装置１Ａの受光面に結像させる。シャッタ装置１４２は、光学系１４１および撮像装置１Ａの間に配置され、操作部１４７の制御に従って、撮像装置１Ａへの光照射期間および遮光期間を制御する。ＤＳＰ回路１４３は、撮像装置１Ａから出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ１４４は、ＤＳＰ回路１４３により処理された画像データを、フレーム単位で一時的に保持する。表示部１４５は、例えば、液晶パネルや有機ＥＬ（Electro  Luminescence）パネル等のパネル型表示装置からなり、撮像装置１Ａで撮像された動画又は静止画を表示する。記憶部１４６は、撮像装置１Ａで撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部１４８は、撮像装置１Ａ、ＤＳＰ回路１４３、フレームメモリ１４４、表示部１４５、記憶部１４６および操作部１４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム７における撮像手順について説明する。
　図３９は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４７は、撮像指令を撮像装置１Ａに送信する（ステップＳ１０２）。撮像装置１Ａ（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　撮像装置１Ａは、光学系１４１およびシャッタ装置１４２を介して受光面に結像された光（画像データ）をＤＳＰ回路１４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４３は、撮像装置１Ａから入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理等）を行う（ステップＳ１０４）。ＤＳＰ回路１４３は、所定の信号処理がなされた画像データをフレームメモリ１４４に保持させ、フレームメモリ１４４は、画像データを記憶部１４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
　本適用例では、撮像装置１Ａが撮像システム７に適用される。これにより、撮像装置１Ａを小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
　＜８．応用例＞
（応用例１）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させると共に、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４１は、撮像部１２０３１の設置位置の例を示す図である。
　図４１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。更に、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１Ａは、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
（応用例２）
　図４２は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図４２では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向且つて照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。更に、、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注すると共に当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図４３は、図４２に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
　以上、第１～第５の実施の形態およびその変形例１～１０、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、３次元構造を有する半導体装置１の一具体例として撮像装置を挙げて説明したがこれに限らない。本技術は、３次元積層型の大規模集積化（ＬＳＩ）されたあらゆる半導体装置に適用することができる。
　なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　なお、本開示は以下のような構成をとることも可能である。以下の構成の本技術によれば、少なくとも一部に半導体層と金属層とが積層された積層領域を有する配線構造をとることで、第１半導体基板と第２半導体基板との間に配線を形成できるようになり、例えば第１半導体基板の法線方向に延びる貫通配線の数が削減する。もしくは、貫通配線の高さの和が減少する。よって、寄生容量を低減させることが可能となる。
（１）
　第１半導体基板に、光電変換を行うセンサ画素を有する第１基板と、
　第２半導体基板に、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有すると共に、前記第１基板に積層された第２基板と、
　前記第１半導体基板と前記第２半導体基板との間において前記第１半導体基板と平行な方向に延在すると共に、少なくとも一部が半導体層と金属層とが積層された積層領域を有する配線と
　を備えた撮像装置。
（２）
　前記半導体層は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＺｎＳｅ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＮ、ＧａＮ、ＩｎＧａＮ、ＧａＡｌＡｓ、ＩＧａＡｓ、ＧａＩｎＮＡｓ、ＩｎＧａＡｌＰ、ＺｎＯ，ＩＧＺＯ、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2、ＨｆＴｅ2、グラフェン、フォスフェレンおよびカーボンナノチューブの重合体またはアモルファスもしくは単結晶体を用いて形成されている、前記（１）に記載の撮像装置。
（３）
　前記金属層は、タングステン（Ｗ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）および白金（Ｐｔ）のうちの１種または２種以上、もしくは、該金属のいずれかとシリコン（Ｓｉ）との化合物を用いて形成されている、前記（１）または（２）に記載の撮像装置。
（４）
　前記積層領域では、前記第１半導体基板側から前記半導体層および前記金属層の順に積層されている、前記（１）乃至（３）のうちのいずれかに記載の撮像装置。
（５）
　前記第２半導体基板は積層方向に貫通する開口を有し、
　前記配線の前記積層領域は、少なくとも前記開口に対応する位置に設けられている、前記（１）乃至（４）のうちのいずれかに記載の撮像装置。
（６）
　前記第１基板および前記第２基板からなる積層体は、前記第１半導体基板と前記第２半導体基板との間および前記開口内に層間絶縁膜をさらに有し、
　前記配線は、前記層間絶縁膜内に設けられている、前記（５）に記載の撮像装置。
（７）
　前記第１基板および前記第２基板からなる積層体は、前記層間絶縁膜内に設けられると供に、前記開口内を貫通する第１貫通配線をさらに有し、
　前記第１基板および前記第２基板は、前記第１貫通配線によって電気的に接続されている、前記（６）に記載の撮像装置。
（８）
　前記センサ画素は、光電変換素子と、前記光電変換素子と電気的に接続された転送トランジスタと、前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンとを有し、
　前記読み出し回路は、前記フローティングディフュージョンの電位を所定の位置にリセとするリセットトランジスタと、前記画素信号として、前記フローティングディフュージョンに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタとを有する、前記（１）乃至（７）のうちのいずれかに記載の撮像装置。
（９）
　前記配線は、前記転送トランジスタのゲートと半導体ビアを介して電気的に接続されている、前記（８）に記載の撮像装置。
（１０）
　第３半導体基板に、前記画素信号を処理する信号処理回路を有する第３基板をさらに有し、
　前記第１基板、前記第２基板および前記第３基板はこの順に積層されている、前記（１）乃至（９）のうちのいずれかに記載の撮像装置。
（１１）
　前記配線は、前記信号処理回路と金属ビアまたは半導体ビアを介して電気的に接続されている、前記（１０）に記載の撮像装置。
（１２）
　前記配線は、前記転送トランジスタのゲートと直接接続されている、前記（８）乃至（１１）のうちのいずれかに記載の撮像装置。
（１３）
　前記配線は、前記転送トランジスタのゲートを兼ねている、前記（８）乃至（１２）のうちのいずれかに記載の撮像装置。
（１４）
　光電変換を行うセンサ画素を有する第１半導体基板上に第１の層間絶縁膜を形成し、
　前記第１の層間絶縁膜上に前記第１半導体基板と平行な方向に延在する半導体層を形成し、
　前記第１の層間絶縁膜および前記半導体層上に第２の層間絶縁膜を形成し、
　前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２半導体基板を形成し、
　前記第２半導体基板の所定の領域に前記半導体層まで貫通する開口部を形成し、
　前記開口部内の前記半導体層上に金属層を積層することで、少なくとも一部に半導体層と金属層との積層領域を有する配線を形成する
　撮像装置の製造方法。
（１５）
　前記半導体層上にスパッタにより金属膜を成膜したのち、熱処理により前記金属膜をシリサイド化して前記金属層を形成する、前記（１４）に記載の撮像装置の製造方法。
（１６）
　前記半導体層上に化学気相成長（ＣＶＤ）法を用いて前記金属層を形成する、前記（１４）または（１５）に記載の撮像装置の製造方法。
（１７）
　第１デバイス層と、
　第２デバイス層と、
　前記第１デバイス層と前記第２デバイス層との間に設けられると共に、少なくとも一部が半導体層と金属層とが積層された積層領域を有する配線と
　を備えた半導体装置。
（１８）
　前記配線は、少なくとも上方の前記第２デバイス層がない領域に前記積層領域を有する、前記（１７）に記載の半導体装置。
（１９）
　前記配線は、前記第１デバイス層と半導体ビアを介して電気的に接続されている、前記（１７）または（１８）に記載の半導体装置。
（２０）
　前記配線は、前記第２デバイス層と、金属ビアまたは半導体ビアを介して電気的に接続されている、前記（１７）乃至（１９）のうちのいずれかに記載の半導体装置。
　本出願は、日本国特許庁において２０１９年３月１５日に出願された日本特許出願番号２０１９－０４８５５２号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　第１半導体基板に、光電変換を行うセンサ画素を有する第１基板と、
    　第２半導体基板に、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有すると共に、前記第１基板に積層された第２基板と、
    　前記第１半導体基板と前記第２半導体基板との間において前記第１半導体基板と平行な方向に延在すると共に、少なくとも一部が半導体層と金属層とが積層された積層領域を有する配線と
    　を備えた撮像装置。
  2. 　前記半導体層は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＺｎＳｅ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＮ、ＧａＮ、ＩｎＧａＮ、ＧａＡｌＡｓ、ＩＧａＡｓ、ＧａＩｎＮＡｓ、ＩｎＧａＡｌＰ、ＺｎＯ，ＩＧＺＯ、ＭｏＳ2、ＭｏＳｅ2、ＭｏＴｅ2、ＷＳ2、ＷＳｅ2、ＷＴｅ2、ＺｒＳ2、ＺｒＳｅ2、ＺｒＴｅ2、ＨｆＳ2、ＨｆＳｅ2、ＨｆＴｅ2、グラフェン、フォスフェレンおよびカーボンナノチューブの重合体またはアモルファスもしくは単結晶体を用いて形成されている、請求項１に記載の撮像装置。
  3. 　前記金属層は、タングステン（Ｗ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）および白金（Ｐｔ）のうちの１種または２種以上、もしくは、該金属のいずれかとシリコン（Ｓｉ）との化合物を用いて形成されている、請求項１に記載の撮像装置。
  4. 　前記積層領域では、前記第１半導体基板側から前記半導体層および前記金属層の順に積層されている、請求項１に記載の撮像装置。
  5. 　前記第２半導体基板は積層方向に貫通する開口を有し、
    　前記配線の前記積層領域は、少なくとも前記開口に対応する位置に設けられている、請求項１に記載の撮像装置。
  6. 　前記第１基板および前記第２基板からなる積層体は、前記第１半導体基板と前記第２半導体基板との間および前記開口内に層間絶縁膜をさらに有し、
    　前記配線は、前記層間絶縁膜内に設けられている、請求項５に記載の撮像装置。
  7. 　前記第１基板および前記第２基板からなる積層体は、前記層間絶縁膜内に設けられると供に、前記開口内を貫通する第１貫通配線をさらに有し、
    　前記第１基板および前記第２基板は、前記第１貫通配線によって電気的に接続されている、請求項６に記載の撮像装置。
  8. 　前記センサ画素は、光電変換素子と、前記光電変換素子と電気的に接続された転送トランジスタと、前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンとを有し、
    　前記読み出し回路は、前記フローティングディフュージョンの電位を所定の位置にリセとするリセットトランジスタと、前記画素信号として、前記フローティングディフュージョンに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタとを有する、請求項１に記載の撮像装置。
  9. 　前記配線は、前記転送トランジスタのゲートと半導体ビアを介して電気的に接続されている、請求項８に記載の撮像装置。
  10. 　第３半導体基板に、前記画素信号を処理する信号処理回路を有する第３基板をさらに有し、
    　前記第１基板、前記第２基板および前記第３基板はこの順に積層されている、請求項１に記載の撮像装置。
  11. 　前記配線は、前記信号処理回路と金属ビアまたは半導体ビアを介して電気的に接続されている、請求項１０に記載の撮像装置。
  12. 　前記配線は、前記転送トランジスタのゲートと直接接続されている、請求項８に記載の撮像装置。
  13. 　前記配線は、前記転送トランジスタのゲートを兼ねている、請求項８に記載の撮像装置。
  14. 　光電変換を行うセンサ画素を有する第１半導体基板上に第１の層間絶縁膜を形成し、
    　前記第１の層間絶縁膜上に前記第１半導体基板と平行な方向に延在する半導体層を形成し、
    　前記第１の層間絶縁膜および前記半導体層上に第２の層間絶縁膜を形成し、
    　前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２半導体基板を形成し、
    　前記第２半導体基板の所定の領域に前記半導体層まで貫通する開口部を形成し、
    　前記開口部内の前記半導体層上に金属層を積層することで、少なくとも一部に前記半導体層と金属層との積層領域を有する配線を形成する
    　撮像装置の製造方法。
  15. 　前記半導体層上にスパッタにより金属膜を成膜したのち、熱処理により前記金属膜をシリサイド化して前記金属層を形成する、請求項１４に記載の撮像装置の製造方法。
  16. 　前記半導体層上に化学気相成長（ＣＶＤ）法を用いて前記金属層を形成する、請求項１４に記載の撮像装置の製造方法。
  17. 　第１デバイス層と、
    　第２デバイス層と、
    　前記第１デバイス層と前記第２デバイス層との間に設けられると共に、少なくとも一部が半導体層と金属層とが積層された積層領域を有する配線と
    　を備えた半導体装置。
  18. 　前記配線は、少なくとも上方の前記第２デバイス層がない領域に前記積層領域を有する、請求項１７に記載の半導体装置。
  19. 　前記配線は、前記第１デバイス層と半導体ビアを介して電気的に接続されている、請求項１７に記載の半導体装置。
  20. 　前記配線は、前記第２デバイス層と、金属ビアまたは半導体ビアを介して電気的に接続されている、請求項１７に記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023189664A1 (ja) * 2022-03-31 2023-10-05 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び半導体装置
WO2025070003A1 (ja) * 2023-09-29 2025-04-03 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
EP4447115A4 (en) * 2021-12-10 2025-07-23 Sony Semiconductor Solutions Corp PHOTODETECTION DEVICE AND ELECTRONIC APPARATUS
WO2025263397A1 (ja) * 2024-06-20 2025-12-26 ソニーセミコンダクタソリューションズ株式会社 光検出素子及び電子機器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7419500B2 (ja) * 2020-04-06 2024-01-22 オリンパス株式会社 撮像装置および内視鏡システム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274445A (ja) * 1998-03-19 1999-10-08 Sony Corp 固体撮像素子及びその製造方法
JP2014022561A (ja) * 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
JP2015032687A (ja) * 2013-08-02 2015-02-16 ソニー株式会社 撮像素子、電子機器、および撮像素子の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269319A (ja) * 1999-03-17 2000-09-29 Toshiba Corp 半導体装置およびその製造方法
US10090349B2 (en) * 2012-08-09 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US9627341B2 (en) * 2013-10-28 2017-04-18 Infineon Technologies Dresden Gmbh Wafer arrangement, a method for testing a wafer, and a method for processing a wafer
US9634053B2 (en) * 2014-12-09 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor chip sidewall interconnection
EP3324436B1 (en) * 2016-11-21 2020-08-05 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274445A (ja) * 1998-03-19 1999-10-08 Sony Corp 固体撮像素子及びその製造方法
JP2014022561A (ja) * 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
JP2015032687A (ja) * 2013-08-02 2015-02-16 ソニー株式会社 撮像素子、電子機器、および撮像素子の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4447115A4 (en) * 2021-12-10 2025-07-23 Sony Semiconductor Solutions Corp PHOTODETECTION DEVICE AND ELECTRONIC APPARATUS
WO2023189664A1 (ja) * 2022-03-31 2023-10-05 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び半導体装置
WO2025070003A1 (ja) * 2023-09-29 2025-04-03 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2025263397A1 (ja) * 2024-06-20 2025-12-26 ソニーセミコンダクタソリューションズ株式会社 光検出素子及び電子機器

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