WO2020152523A1 - 半導体装置、半導体装置の作製方法、及び半導体装置の動作方法 - Google Patents

半導体装置、半導体装置の作製方法、及び半導体装置の動作方法 Download PDF

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transistor
semiconductor device
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山崎舜平
大貫達也
松嵜隆徳
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    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials

Definitions

  • the present invention relates to a semiconductor device, for example.
  • the present invention relates to a method for manufacturing a semiconductor device, for example.
  • the present invention relates to a memory transistor included in a semiconductor device and a method for manufacturing the memory transistor, for example.
  • the present invention relates to, for example, a method for operating a semiconductor device.
  • the present invention relates to, for example, a storage device, a processor, and an electronic device.
  • the present invention relates to a method for manufacturing a memory device, a processor, or an electronic device.
  • the present invention relates to a method for operating a storage device, a processor, or an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a display device, a light-emitting device, a lighting device, an electro-optical device, a storage device, a semiconductor circuit, and an electronic device may include a semiconductor device.
  • Patent Document 1 and Patent Document 2 a plurality of memory elements (also referred to as memory cells) are stacked, and a memory cell array (also referred to as a memory string) having a three-dimensional structure is formed by connecting these in series. ing.
  • a memory cell array having a three-dimensional structure the larger the number of stacked memory elements, the higher the series resistance between the memory cells and the higher the resistance of the memory cell array. Due to the increased resistance of the memory cell array, there are problems such as loss of current flowing through the memory cell array and heat generation of the memory cell array.
  • the semiconductor pattern provided in a column shape is in contact with the insulator having the charge storage layer.
  • a semiconductor pattern provided in a columnar shape is in contact with an insulator functioning as a tunnel dielectric.
  • a trap center may be formed at the interface between them.
  • the trap center formed at the interface between the semiconductor and the insulator traps electrons and changes the threshold voltage of the transistor in the positive direction, so that the current driving force in the on state of the transistor, that is, the on-current and the electric field are increased. Effectiveness Mobility and reliability may be adversely affected.
  • Another object of one embodiment of the present invention is to provide a module including the semiconductor device. Another object of one embodiment of the present invention is to provide an electronic device including the semiconductor device or the module. Another object of one embodiment of the present invention is to provide a novel semiconductor device. Another object of one embodiment of the present invention is to provide a novel module. Another object of one embodiment of the present invention is to provide a novel electronic device.
  • One embodiment of the present invention includes a stack, the stack including a first insulator, a first conductor over the first insulator, and a second conductor over the first conductor.
  • An insulator an oxide located inside a first opening provided in the first insulator, the first conductor, and the second insulator; and an oxide located outside the oxide in the first opening.
  • a fourth insulating material located on the side surface of the first opening, a tunnel insulating layer located outside the oxide, and a gate insulating layer. And a charge storage layer located between the tunnel insulating layers.
  • the stack has a third conductor which is positioned above the first insulator and a fifth conductor which is provided on the third conductor.
  • a body, and the second opening is located in a region overlapping with the first opening.
  • the oxide in the structure of (1) or (2), includes a first layer, a second layer provided in contact with the inside of the first layer, and a second layer.
  • a third layer provided in contact with the inner side of the second layer, the energy gap of the second layer is narrower than the energy gap of the first layer, and the energy gap of the second layer is The semiconductor device is narrower than the energy gap of the third layer.
  • one embodiment of the present invention is a semiconductor device in which in the above structure (3), the oxide contains at least indium.
  • one embodiment of the present invention is a semiconductor device in which in the structure of (3) above, the oxide includes In, an element M (M is Al, Ga, Y, or Sn), and Zn. ..
  • Another embodiment of the present invention is the semiconductor device according to any one of the above structures (1) to (7), including a control circuit, the control circuit being located below the stack.
  • a first insulator is formed, a first conductor is formed over the first insulator, and a second insulator is formed over the first conductor. Then, the second insulator, the first conductor, and the first insulator are processed to form a first stacked body having a first opening, and the first insulator is formed in the first opening.
  • a third insulator is formed so as to be in contact with the first conductor and the second insulator, an oxide is formed so as to be in contact with the third insulator, and a fourth insulator is formed so as to be in contact with the oxide.
  • an insulator is formed and a second conductor is formed so as to be in contact with the fourth insulator.
  • a third conductor is formed over the first insulator and a fifth insulator is formed over the third conductor. Then, the third conductor and the fifth insulator are processed to form a second stacked body in which the second opening is located in a region overlapping with the first opening, and in the second opening, A third insulator is formed so as to be in contact with the third conductor and the fifth insulator, an oxide is formed so as to be in contact with the third insulator, and a fourth insulator is formed so as to be in contact with the oxide. And a second conductor is formed so as to be in contact with the fourth insulator, which is a method for manufacturing a semiconductor device.
  • the oxide is formed by forming the first layer so as to be in contact with the third insulator and inside the first layer. And a third layer is formed so as to contact the inside of the second layer, and the energy gap of the second layer is the energy gap of the first layer.
  • the method for manufacturing a semiconductor device is narrower and the energy gap of the second layer is narrower than that of the third layer.
  • Another embodiment of the present invention is the method for manufacturing a semiconductor device according to the above (11), in which the oxide contains at least indium.
  • the oxide has In, an element M (M is Al, Ga, Y, or Sn), and Zn, and is a semiconductor device. Is the way.
  • the element M is Ga
  • the element M is Ga
  • one embodiment of the present invention includes a first transistor having a back gate, a second transistor having a back gate and a charge storage layer, and a third transistor having a back gate,
  • the channel formation regions of the first to third transistors each include a metal oxide, and one of a source and a drain of the first transistor is electrically connected to one of a source and a drain of the second transistor.
  • a method of operating a semiconductor device, wherein the other of the source and the drain of the second transistor is electrically connected to one of the source and the drain of the third transistor, and a write operation and a read operation are performed.
  • the writing operation includes an operation of applying the first potential to the back gates of the first to third transistors and a high level at which the first transistor is turned on to the gate of the first transistor.
  • An operation of applying a potential an operation of applying a third potential to the gate of the second transistor to inject electrons into the charge storage layer, and a fourth potential to the other of the source and the drain of the first transistor.
  • the first potential is a negative potential in the method for operating the semiconductor device.
  • an erase operation is performed, and the erase operation is an operation of applying a first potential to each back gate of the first to third transistors.
  • One embodiment of the present invention is the method for operating a semiconductor device in the method for operating (16) or (17), in which the metal oxide contains at least In.
  • one embodiment of the present invention is the method for operating a semiconductor device in the method for operating (16) or (17), in which the metal oxide contains In and Zn.
  • Another embodiment of the present invention is the method for operating a semiconductor device in the above-described method (19) in which the metal oxide has a higher proportion of In than Zn.
  • the metal oxide contains In, an element M (M is Al, Ga, Y, or Sn), and Zn. A method of operating a semiconductor device.
  • a semiconductor device with a large storage capacity per unit area can be provided.
  • a semiconductor device having a novel structure in which memory cells (also referred to as memory transistors or cell transistors) are stacked can be provided.
  • a semiconductor device with high productivity can be provided.
  • a module including the semiconductor device can be provided. Further, according to one embodiment of the present invention, an electronic device including the semiconductor device or the module can be provided. Further, according to one embodiment of the present invention, a novel semiconductor device can be provided. Further, according to one embodiment of the present invention, a novel module can be provided. Alternatively, a new electronic device can be provided.
  • a semiconductor device with reduced power consumption in circuit operation can be provided.
  • a module including the semiconductor device with reduced power consumption in circuit operation can be provided.
  • an electronic device including the semiconductor device or the module can be provided.
  • a novel method for manufacturing a semiconductor device can be provided.
  • a novel method for operating a semiconductor device can be provided.
  • FIG. 1 is a cross-sectional view illustrating an example of a semiconductor device.
  • 2A is a top view illustrating an example of a semiconductor device
  • FIG. 2B is a cross-sectional view illustrating an example of a semiconductor device.
  • 3A and 3B are cross-sectional views illustrating an example of a semiconductor device.
  • FIG. 4 is a top view illustrating an example of a semiconductor device.
  • FIG. 5 is a cross-sectional view illustrating an example of a semiconductor device.
  • FIG. 6 is a cross-sectional view illustrating an example of a semiconductor device.
  • 7A is a table showing the classification of the crystal structure of IGZO
  • FIG. 7B is a diagram illustrating the XRD spectrum of quartz glass
  • 7C is a diagram illustrating the XRD spectrum of crystalline IGZO.
  • 8A and 8B are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 9A, 9B, and 9C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 10A and 10B are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 11A and 11B are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 12A to 12C are diagrams illustrating an example of a manufacturing process of a semiconductor device.
  • 13A is a top view illustrating an example of a manufacturing process of a semiconductor device, and FIGS.
  • FIGS. 13B and 13C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 14A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 14B and 14C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 15A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 15B and 15C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 16A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 16B and 16C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • FIGS. 17A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 17B and 17C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 18A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 18B and 18C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 19A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 19B and 19C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 20A is a top view illustrating an example of a manufacturing process of a semiconductor device, and FIGS.
  • 20B and 20C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 21A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 21B and 21C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 22A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 22B, 22C, and 22D are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 23A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 23B and 23C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • FIGS. 24A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 24B and 24C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 25A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 25B and 25C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 26A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 26B and 26C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 27A is a top view illustrating an example of a manufacturing process of a semiconductor device, and FIGS.
  • FIGS. 28B and 28C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 28A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 28B and 28C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 29A is a top view illustrating an example of a manufacturing process of a semiconductor device
  • FIGS. 29B and 29C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device.
  • 30A is a functional block diagram showing a configuration example of a memory device
  • FIG. 30B is a circuit diagram showing a configuration example of a memory string.
  • FIG. 31 is a functional block diagram showing a configuration example of a storage device.
  • FIG. 32 is a diagram showing a three-dimensional structural configuration example of a memory cell array.
  • FIG. 33 is a diagram showing a three-dimensional structural configuration example of a memory cell array.
  • FIG. 34 is a diagram showing a three-dimensional structural configuration example of a memory cell array.
  • 35A, 35B, and 35C are circuit diagrams for describing an operation example of the memory device.
  • 36A, 36B, and 36C are timing charts for explaining an operation example of the storage device.
  • 37A is a perspective view showing an example of a semiconductor wafer
  • FIG. 37B is a perspective view showing an example of a chip
  • FIGS. 37C and 37D are perspective views showing examples of electronic components.
  • 38A, 38B, 38C, 38D, and 38E are schematic diagrams of examples of the storage device.
  • FIG. 39 is a block diagram showing a configuration example of an AI system.
  • 40A and 40B are block diagrams illustrating application examples of the AI system.
  • 41A is a diagram showing an example of an electronic device
  • FIG. 41B is a block diagram showing a configuration example of the electronic device.
  • 42A, 42B, 42C, 42D, 42E, and 42F are perspective views showing examples of electronic devices.
  • the size, the layer thickness, or the region may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale. It should be noted that the drawings schematically show ideal examples and are not limited to the shapes or values shown in the drawings. Further, in the drawings, the same reference numerals are commonly used in different drawings for the same portions or portions having similar functions, and repeated description thereof will be omitted. Further, when referring to the same function, the hatch patterns may be the same and may not be given a reference numeral in particular.
  • the ordinal numbers given as the first, second, etc. are used for convenience, and do not indicate the order of steps or the order of stacking. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may be different from the ordinal numbers used to specify one embodiment of the present invention.
  • the term “electrically connected” includes the case of being connected via “an object having some electrical action”.
  • the “object having some kind of electrical action” is not particularly limited as long as it can transfer an electric signal between the connection targets.
  • “things having some kind of electrical action” include electrodes and wirings, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • a nitride oxide refers to a compound in which the content of nitrogen is higher than that of oxygen.
  • the oxynitride refers to a compound having a higher oxygen content than nitrogen.
  • the content of each element can be measured using, for example, Rutherford backscattering spectroscopy (RBS).
  • film and “layer” can be interchanged with each other.
  • conductive layer to the term “conductive film”.
  • insulating film to the term “insulating layer”.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10° or more and 10° or less. Therefore, the case of -5° or more and 5° or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30° or more and 30° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case of 85° or more and 95° or less is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • a crystal when a crystal is a trigonal crystal or a rhombohedral crystal, it is represented as a hexagonal system.
  • a barrier film refers to a film having a function of suppressing permeation of impurities such as hydrogen and oxygen, and when the barrier film has conductivity, it is referred to as a conductive barrier film. There is.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (Oxide Semiconductor or simply OS), and the like. For example, when a metal oxide is used for the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor.
  • FIG. 1 is a cross-sectional view of the memory cell array 700.
  • FIG. 2A is a top view of the memory cell array 700. It should be noted that FIG. 2A is a top view of the plane indicated by the alternate long and short dash line of A5-A6 in FIG. 1, and some components are omitted. Further, FIG. 1 is a cross-sectional view of a portion indicated by a dashed-dotted line of A1-A2 in FIG. 2A. Further, FIG.
  • FIG. 2B is a cross-sectional view of a portion indicated by an alternate long and short dash line of A3-A4 in FIG. 2A and is a cross-sectional view illustrating an example of the memory string.
  • FIG. 3A is an enlarged cross-sectional view of the portion surrounded by the alternate long and short dash line 791 in FIG. 1, and is a diagram illustrating an example of the memory transistor MT functioning as a memory cell.
  • FIG. 3B is an enlarged cross-sectional view of the portion surrounded by the alternate long and short dash line 792 in FIG. 1, and is a diagram illustrating an example of a transistor that functions as a selection transistor.
  • FIG. 3A is an enlarged cross-sectional view of the portion surrounded by the alternate long and short dash line 791 in FIG. 1, and is a diagram illustrating an example of the memory transistor MT functioning as a memory cell.
  • FIG. 3B is an enlarged cross-sectional view of the portion surrounded by the alternate long and short dash line
  • a Cartesian coordinate system composed of x-axis, y-axis, and z-axis will be set and described for convenience.
  • the x-axis and the y-axis are parallel to the upper surface of the base 720 on which the memory cell array 700 is provided, and the z-axis is vertical to the upper surface of the base 720.
  • the memory cell array 700 includes an insulator 721 over a base 720, and a conductor 701 (conductors 701_1 to 701_m:m is a natural number of 2 or more) and an insulator 722 (insulator) on the insulator 721. 722_1 to insulator 722_m) are alternately laminated, a conductor 702 is provided on the laminate, and an insulator 724 is provided on the conductor 702 and the insulator 724.
  • An insulator 703 (insulators 703_1 to 703_4) inside the opening formed so as to penetrate the conductor 702, the stacked body, and the insulator 721; and the inside of the insulator 703 is oxidized.
  • Object 704 (oxide 704_1 to oxide 704_4), insulator 711 (insulator 711_1 to insulator 711_4) inside the oxide 704, and conductor 712 (conductor 712_1) inside the insulator 711.
  • conductors 712_4 and the conductors 705 (conductors 705_1 through 705_4) electrically connected to the upper ends of the oxides 704_1 through 704_4, respectively.
  • Conductors 706 (conductors 706_1 to 706_4) that are electrically connected to the lower ends, respectively, and conductors 707 (conductors 707_1 to 707_m) that are electrically connected to the conductors 701_1 to 701_m, respectively.
  • a conductor 708 electrically connected to the conductors 707_1 to 707_m (conductors 708_1 to 708_m) and a conductor 709 electrically connected to the conductors 702.
  • a conductor 710 electrically connected to the conductor 709, and an insulator 717 and an insulator 713 over the insulator 724, the conductor 705, the conductor 708, and the conductor 710.
  • a conductor 714 (illustrated as a conductor 714_1 in FIG. 2B) and a conductor 715 (illustrated as a conductor 715_1 in FIG. 2B) are electrically connected to the conductors 712_1 to 712_4, respectively.
  • the conductors 701 are displayed in four or more steps in order to represent the plurality of conductors 701; however, this embodiment is not limited to FIG. It is sufficient that the conductor 701 has two or more stages.
  • the conductor 701 is provided so as to extend in the x-axis direction.
  • the insulator 703 and the oxide 704 are provided so as to extend in the z-axis direction. That is, the conductor 701, the insulator 703, and the oxide 704 are preferably provided so as to cross each other at right angles.
  • the conductor 707 is provided so as to extend in the z-axis direction.
  • the conductor 708 may be provided so as to extend in the y-axis direction.
  • a conductor functioning as the wiring BL connected to the conductor 705 may be provided by extending in the y-axis direction. Note that part of the conductor 705 may function as the wiring BL and the conductor may be provided so as to extend in the y-axis direction.
  • the conductor 712 is formed in a columnar shape, and extends in the z-axis direction. Further, an insulator 711 is provided so as to surround the conductor 712, and an oxide 704 is provided so as to surround the insulator 711, each of which extends in the z-axis direction.
  • the conductor 712 is provided like a core inside the columnar oxide 704 extending in the z-axis direction, and the insulator 711 is provided between the oxide 704 and the conductor 712.
  • the insulator 703 is provided so as to surround the periphery of the columnar oxide 704.
  • the conductor 707 is formed in a columnar shape and is provided so as to extend in the z-axis direction.
  • the columnar oxide 704 is electrically connected to the conductor 706 at the lower end in the z-axis direction and is electrically connected to the conductor 705 at the upper end. Further, as shown in FIG. 2B, the conductor 706 is electrically connected to the lower ends of two adjacent columnar oxides 704, and the upper ends of the two columnar oxides 704 are electrically separated from each other. It is electrically connected to the conductor 705.
  • a U-shaped memory string in which two columnar oxides 704 are electrically connected by a conductor 706 is described; however, the present invention is not limited to this.
  • the conductor 706 may be one of the bit line BL and the source line SL, and the conductor 705 may be the other of the bit line BL and the source line SL.
  • the conductor 706 may be electrically connected to the plurality of columnar oxides 704 or may be electrically connected to one columnar oxide 704.
  • the conductor 705 may be electrically connected to the plurality of columnar oxides 704 or may be electrically connected to one columnar oxide 704.
  • the select transistor is provided near the lower end of the columnar oxide 704 and near the upper end. Is preferably provided.
  • the selection transistor SST and the conductor 705 and the memory transistor MT are provided between the conductor 706 and the memory transistor MT.
  • a select transistor SDT is provided in between.
  • a region where the conductor 701 intersects with the insulator 703 and the oxide 704 and the vicinity thereof function as the memory transistor MT.
  • a region where the conductor 702 intersects with the insulator 703 and the oxide 704 and the vicinity thereof function as a selection transistor.
  • the channel length directions of these memory transistor MT and select transistor are parallel to the z axis.
  • the memory transistor MT and the selection transistor are electrically connected in series to form a memory string.
  • FIG. 3A is an enlarged cross-sectional view of the portion surrounded by the alternate long and short dash line 791 in FIG. FIG.
  • the memory transistor MT includes the conductor 701_k, the insulator 703 (the insulator 703a, the insulator 703b, and the insulator 703c), and the oxide 704 (the oxide 704a, the oxide 704b, and the oxide 704c). ..
  • the memory transistor MT may include the conductor 712 and the insulator 711.
  • the conductor 701_k functions as a gate of the memory transistor MT
  • the insulator 703a functions as a gate insulating layer
  • the insulator 703b functions as a charge storage layer
  • the insulator 703c functions as a tunnel insulating layer.
  • the oxide 704 includes an oxide 704a, an oxide 704b, and an oxide 704c.
  • the oxide 704a has a relatively wide energy gap with respect to the oxide 704b, and thus the oxide 704a has a large energy gap.
  • the object 704c has a relatively wide energy gap with respect to the oxide 704b. In other words, the oxide 704b has a relatively narrow energy gap with respect to the oxide 704a and the oxide 704c.
  • the oxide 704 included in the k-th memory transistor MT functions as a channel formation region. Further, the oxide 704 between the kth stage memory transistor MT and the k ⁇ 1th stage memory transistor MT, and the oxide 704 between the kth stage memory transistor MT and the k+1th stage memory transistor MT are It is preferable to function as a low resistance region.
  • the oxide 704 has a structure in which a channel formation region and a low resistance region are alternately formed, so that series resistance between memory cells can be reduced in a memory string in which memory cells are stacked or a memory cell array. it can.
  • the conductor 701_k functions as a first gate and the conductor 712 functions as a second gate.
  • the first gate may be simply referred to as a gate or a control gate
  • the second gate may be referred to as a back gate.
  • An insulator 711 is provided between the oxide 704 and the conductor 712 and functions as a second gate insulating layer.
  • the insulator 703a functions as a first gate insulating layer.
  • the power consumption of the memory transistor MT can be reduced by controlling the potential of the conductor 712 which functions as the second gate.
  • FIG. 3B is an enlarged cross-sectional view of the portion surrounded by the alternate long and short dash line 792 in FIG. 1, showing a cross section of the select transistor (bit line side transistor: SDT and source line side transistor: SST).
  • the selection transistor includes the conductor 702, the insulator 703, and the oxide 704 (the oxide 704a, the oxide 704b, and the oxide 704c). Further, the conductor 712 and the insulator 711 may be included.
  • the conductor 702 functions as a gate of the selection transistor, and the insulator 703a functions as a gate insulating layer.
  • the gate insulating layer may include at least the insulator 703a, and the insulator 703b and the insulator 703c may not be provided. Alternatively, after the insulator 703a, the insulator 703b, and the insulator 703c are provided, the insulator 703b and the insulator 703c may be partially removed.
  • the oxide 704 includes the oxide 704a, the oxide 704b, and the oxide 704c.
  • the oxide 704a has a relatively wide energy gap with respect to the oxide 704b
  • the oxide 704c has the oxide 704b.
  • the energy gap is relatively wide.
  • the oxide 704b has a relatively narrow energy gap with respect to the oxide 704a and the oxide 704c.
  • the conductor 702 functions as a first gate and the conductor 712 functions as a second gate.
  • the first gate may be simply called a gate or a top gate, and the second gate may be called a back gate.
  • An insulator 711 is provided between the oxide 704 and the conductor 712 and functions as a second gate insulating layer. At this time, the insulator 703a functions as a first gate insulating layer.
  • the threshold value of the selection transistor can be controlled by the conductor 712 which functions as the second gate.
  • the structure of the semiconductor device described in this embodiment is an example, and the present invention is not limited to the number and arrangement of circuit elements, wirings, and the like shown in the drawings and the like according to this embodiment. ..
  • the number, arrangement, and the like of circuit elements and wirings included in the semiconductor device according to this embodiment can be set as appropriate in accordance with the circuit configuration and the driving method.
  • the base 720 on which the memory cell array 700 is provided preferably has an insulating surface.
  • a semiconductor substrate having an insulator formed on its surface an insulator substrate, a conductor substrate having an insulator formed on its surface, or the like may be used.
  • the semiconductor substrate for example, a semiconductor substrate made of any one of silicon and germanium, or any one of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, gallium oxide, etc.
  • a semiconductor substrate or the like may be used.
  • a glass substrate for example, a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria-stabilized zirconia substrate, etc.), a resin substrate, or the like may be used.
  • a substrate having an insulator region in the semiconductor substrate described above for example, an SOI (Silicon On Insulator) substrate or the like may be used.
  • a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate, or the like may be used as the conductor substrate.
  • the conductor 701 functions as the gate of the memory transistor MT and is electrically connected to the word line. That is, the conductor 701, the conductor 707, and the conductor 708 also function as part of the word line.
  • the conductor 701 is provided in a step shape in which the conductor 701 in the lower layer extends toward the A2 side from the conductor 701 in the upper layer.
  • a conductive material such as silicon to which impurities are added or metal can be used.
  • silicon is used as the conductor 701
  • amorphous silicon, microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like can be used.
  • p-type impurities or n-type impurities may be added in order to give silicon conductivity.
  • the conductive material containing silicon silicide containing titanium, cobalt, or nickel can be used as the conductor 701.
  • a metal material aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium,
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • the conductor 702 is provided on the conductor 701.
  • the conductor 702 functions as a gate of a selection transistor (a selection transistor on the bit line side: SDT and a selection transistor on the source line side: SST) and is electrically connected to the wiring DGL or the wiring SGL. That is, the conductor 702, the conductor 709, and the conductor 710 also function as part of the wiring DGL or the wiring SGL.
  • the conductor 702 can be formed using the same material as the conductor 701.
  • the conductor 702 may be made of the same material as the conductor 701 or may be made of a different material.
  • the conductor 701 and the conductor 702 may be determined in consideration of a work function or the like depending on applications.
  • an insulating oxide, a nitride, an oxynitride, a nitride oxide, a metal oxide, a metal oxynitride, or a metal nitriding oxide is used as an insulating film provided in the upper and lower layers of the conductor 701 and the conductor 702.
  • a thing etc. can be used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, silicon oxide having pores, or resin is Since it has a low dielectric constant, it is suitable for use in the insulating film.
  • the insulating film aluminum oxide, gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and an oxide containing silicon and hafnium It is possible to use a nitride or a nitride containing silicon and hafnium, but since these have a high relative dielectric constant, parasitic capacitance may occur between the conductors 701 or between the conductors 701 and 702. .
  • the material used for the insulating film can be determined according to the device design and application.
  • the insulator 703 has an insulator 703a, an insulator 703b, and an insulator 703c.
  • the insulator 703a is provided on the conductor 701 side
  • the insulator 703c is provided on the oxide 704 side
  • the insulator 703b is provided between the insulator 703a and the insulator 703c.
  • the insulator 703a functions as a gate insulating layer
  • the insulator 703b functions as a charge storage layer
  • the insulator 703c functions as a tunnel insulating layer.
  • the selection transistor may have the same structure as the memory transistor MT.
  • the charge storage layer and the tunnel insulating layer may not be provided in the selection transistor.
  • the insulator 703b and the insulator 703c may be removed and only the insulator 703a may be provided as the insulator 703.
  • the insulator 703b and the insulator 703c may not be provided and only the insulator 703a may be provided as the insulator 703.
  • a conductor 712 may be provided as the second gate electrode.
  • the conductor 702 functions as a first gate electrode
  • the insulator 703a functions as a first gate insulating film
  • the insulator 711 functions as a second gate insulating film.
  • the conductor 712 can control the threshold value of the selection transistor.
  • silicon oxide, silicon oxynitride, or the like it is preferable to use silicon oxide, silicon oxynitride, or the like as the insulator 703a.
  • silicon oxide, silicon oxynitride, or the like aluminum oxide, hafnium oxide, zirconium oxide, or an oxide containing two or more selected from aluminum, hafnium, and zirconium may be used. Alternatively, these may be stacked to form the insulator 703a.
  • the insulator 703b is preferably made of a material that functions as a charge storage layer, and is preferably made of silicon nitride or silicon nitride oxide. Further, it may have aluminum oxide, hafnium oxide, zirconium oxide, or an oxide containing two or more selected from aluminum, hafnium, and zirconium.
  • silicon oxide or silicon oxynitride it is preferable to use silicon oxide or silicon oxynitride as the insulator 703c.
  • silicon oxide or silicon oxynitride aluminum oxide, hafnium oxide, zirconium oxide, or an oxide containing two or more selected from aluminum, hafnium, and zirconium may be used. Alternatively, these may be stacked to form the insulator 703c.
  • At least one of the insulator 703a, the insulator 703b, and the insulator 703c includes, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or An insulator including a so-called high-k material such as (Ba,Sr)TiO 3 (BST) may be used in a single layer or a laminated layer.
  • any one of the insulator 703a, the insulator 703b, and the insulator 703c has a stacked structure
  • a three-layer stack in which zirconium oxide, aluminum oxide, and zirconium oxide are sequentially formed, or zirconium oxide A four-layer stack in which aluminum oxide, zirconium oxide, and aluminum oxide are sequentially formed may be used.
  • a compound containing hafnium and zirconium may be used for at least one of the insulators 703a, 703b, and 703c.
  • the insulator 703c functions as a tunnel insulating layer, so that the oxide 704 and the insulator 702b pass through the insulator 703c in the data writing operation or the data erasing operation to the memory transistor MT. In between, charge transfer occurs.
  • the insulator 703c in order for the insulator 703c to function as a tunnel insulating layer, the insulator 703c preferably has a smaller thickness than the insulator 703a.
  • the insulator 703 formed at the bottom of the opening is formed by dry etching or the like. It must be removed by isotropic etching. During the anisotropic etching, the insulator 703c is also exposed to plasma, radicals, gas, chemical solution, etc., even on the side surface. When the side surface of the insulator 703c is damaged by these, a trap center is generated in the insulator 703c, which might affect the electrical characteristics of the transistor.
  • the side surface of the insulator 703c is required to have high resistance to damage due to etching.
  • the insulator 703a, the insulator 703b, and the insulator 703c can be formed by an ALD method or a CVD method.
  • ALD method atomic layer deposition method
  • CVD method vapor deposition method
  • exposure to an air atmosphere is performed in the same chamber or by using a multi-chamber deposition apparatus having a plurality of chambers. Instead, it is preferable to form the film continuously.
  • oxide 704 it is preferable to use a metal oxide which functions as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor).
  • an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium).
  • the oxide 704 an In—Ga oxide, an In—Zn oxide, an In oxide, or the like may be used.
  • the oxide 704 preferably includes an oxide 704a provided on the insulator 703c side, an oxide 704b provided inside the oxide 704a, and an oxide 704c provided inside the oxide 704b.
  • the oxide 704a is preferably an oxide having a relatively wide energy gap with respect to the oxide 704b.
  • the oxide 704c is preferably an oxide having a relatively wide energy gap with respect to the oxide 704b.
  • an oxide having a wide energy gap may be referred to as an oxide having a wide gap and an oxide having a narrow energy gap may be referred to as an oxide having a narrow gap.
  • the oxide 704 has a three-layer structure of the oxide 704a, the oxide 704b, and the oxide 704c in FIGS. 3A and 3B, the invention is not limited to this.
  • the oxide 704 may have a two-layer structure of the oxide 704a and the oxide 704b, or may have a stacked structure of four or more layers.
  • the energy of the bottom of the conduction band of the oxide 704a and the oxide 704c is higher than the energy of the bottom of the conduction band of the oxide 704b. It is preferable that In other words, it is preferable that the electron affinity of the oxide 704a and the oxide 704c be smaller than the electron affinity of the oxide 704b.
  • the oxide 704a, the oxide 704b, and the oxide 704c are preferably combined in a different atomic ratio of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is the atom of the element M in the constituent element in the metal oxide used for the oxide 704b. It is preferably larger than the number ratio.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 704b. ..
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxides 704a and 704c. ..
  • a metal oxide having a composition of 1, a composition in the vicinity of any one of these, or the like can be used.
  • a metal oxide having a composition of 3 to 4.1 and a composition in the vicinity thereof is preferable.
  • the above composition indicates the atomic ratio in the oxide formed on the substrate or the atomic ratio in the sputtering target.
  • increasing the In ratio as the composition of the oxide 704b is preferable because the on-state current, field-effect mobility, or the like of the transistor can be increased.
  • increasing the In ratio of the oxide 704b often results in normally-on transistor characteristics.
  • a method for operating a semiconductor device which has favorable normally-on transistor characteristics can be provided. Note that details of a method for operating the semiconductor device of one embodiment of the present invention will be described later.
  • normally-on refers to a state in which a channel exists and a current flows through a transistor even when a voltage is not applied to the gate.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the current per channel width of 1 ⁇ m flowing in the transistor is 1 ⁇ 10 ⁇ 20 A or less at room temperature and 85° C. It means 1 ⁇ 10 ⁇ 18 A or less, or 1 ⁇ 10 ⁇ 16 A or less at 125° C.
  • CAAC-OS described later be used as the oxide 704a and the oxide 704c and CAC-OS be used as the oxide 704b.
  • the c-axis is parallel to the xy plane illustrated in FIGS. 1 and 2, that is, perpendicular to the z-axis and is centered from the side surface of the opening. It is preferably oriented so as to face.
  • the bottom of the conduction band changes gently at the junction between the oxide 704a and the oxide 704b and at the junction between the oxide 704c and the oxide 704b.
  • the conduction band bottoms at the junction between the oxide 704a and the oxide 704b and the junction between the oxide 704c and the oxide 704b continuously change or continuously join.
  • the density of defect states in the mixed layer formed at the interface between the oxide 704a and the oxide 704b and the interface between the oxide 704c and the oxide 704b be low.
  • the oxide 704a, the oxide 704b, and the oxide 704c have a common element other than oxygen (as a main component), so that a mixed layer with low defect level density can be formed. it can.
  • the oxide 704b is an In—Ga—Zn oxide
  • In—Ga—Zn oxide, Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 704a and the oxide 704c.
  • the density of defect states in the interface between the oxide 704a and the oxide 704b and the interface between the oxide 704c and the oxide 704b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the memory transistor MT can obtain a high on-current.
  • oxide 704 Note that a more detailed description of the metal oxide that can be used as the oxide 704 will be described later.
  • FIG. 3A is an enlarged view of the memory transistor MT surrounded by the alternate long and short dash line 791 in FIG. As illustrated in FIG. 3A, the oxide 704b is provided so as to be sandwiched between the oxide 704a and the oxide 704c.
  • the carrier having a narrow gap is mainly Flowing Therefore, in the case of using the above structure, by sandwiching the oxide 704b having a narrow gap with the oxide 704a having a wide gap and the oxide 704c, carriers flowing in the oxide 704 can be confined in the oxide 704b, In the ON state of the transistor, a high current driving force, that is, a large ON current and a high field effect mobility can be obtained.
  • the oxide 704a between the oxide 704b and the insulator 703c the oxide 704b serving as a carrier path is not directly in contact with the insulator 703c, so that formation of a trap center is suppressed.
  • the transistor and a semiconductor device including the transistor can have high reliability.
  • the metal film, the oxide film containing a metal element, or the nitride film containing a metal element has a property of absorbing hydrogen
  • hydrogen in the oxide 704 is It is absorbed into the membrane. Therefore, hydrogen which is an impurity in the oxide 704 can be reduced.
  • the metal film, the oxide film containing a metal element, or the nitride film containing a metal element may be removed together with hydrogen absorbed from the oxide 704 in a later step. As a result, the oxide 704 is highly purified (reduction of impurities such as water and hydrogen) and has higher resistance.
  • the metal film, the oxide film containing a metal element, or the nitride film containing a metal element does not necessarily have to be removed.
  • a metal film, an oxide film containing a metal element, or a nitride film containing a metal element is oxidized by oxygen absorbed from the oxide 704 and becomes an insulator and has high resistance, it may be left. .. In that case, as in the case of the insulator 711, it may function as the second gate insulating layer.
  • heat treatment is performed to oxidize the conductive region.
  • the metal film, the oxide film containing a metal element, or the nitride film containing a metal element serves as an insulator and has high resistance.
  • the heat treatment is preferably performed in an oxidizing atmosphere, for example.
  • heat treatment is performed to perform the metal film, the oxide film containing the metal element, or the metal element.
  • the nitride film having OH reacts with oxygen contained in the structure and is oxidized.
  • the oxide film containing a metal element, or the nitride film containing a metal element can function as a second gate insulating layer similarly to the insulator 711.
  • a metal film, an oxide film containing a metal element, or a nitride film containing a metal element is preferably provided with a thickness of 0.5 nm to 5 nm, preferably 1 nm to 2 nm.
  • aluminum having a thickness of 0.5 nm to 5 nm is oxidized by heat treatment, aluminum oxide having a thickness of 0.7 nm to 8 nm may be obtained.
  • the oxide 704 is in contact with the metal film, the oxide film containing a metal element, or the nitride film containing a metal element in an atmosphere containing nitrogen. It is preferable to perform the heat treatment once. By performing heat treatment once in an atmosphere containing nitrogen, oxygen in the oxide 704 easily diffuses into a metal film, an oxide film containing a metal element, or a nitride film containing a metal element.
  • a memory transistor or a selection transistor including an oxide semiconductor when impurities and oxygen vacancies are present in a region where a channel is formed in the oxide semiconductor, electric characteristics are likely to vary and reliability is deteriorated. There is.
  • oxygen deficiency when oxygen deficiency is included in a region where a channel is formed in the oxide semiconductor, the transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies in the region where the channel is formed be reduced as much as possible.
  • the memory transistor may be operated with normally-on characteristics depending on the specifications of the semiconductor device.
  • the same material as the conductor 701 can be used as the conductor 712. Since the conductor 712 needs to be formed inside the opening having a large aspect ratio (in other words, the oxide 704 and the concave portion of the insulator 711), it is formed by a CVD method, an ALD method, or a plating method. It is preferable. At this time, the insulator 711 can be formed using the same material as the insulator 703.
  • the insulator 711 is preferably a material that can supply oxygen to the oxide 704.
  • oxygen can be supplied to the oxide 704 in some cases.
  • the oxide 704 is highly purified.
  • the memory transistor MT and the semiconductor device including the memory transistor MT can have high reliability.
  • the insulator 711 may be a material capable of supplying impurities such as hydrogen and nitrogen.
  • the insulator 711 for example, by using an oxide containing hydrogen or nitrogen, hydrogen or nitrogen can be supplied to the oxide 704 in some cases.
  • the resistance value of the oxide 704 may be reduced.
  • the memory transistor MT can be operated with a lower driving voltage. Further, in the ON state of the memory transistor MT, a high current drivability, that is, a large ON current and a high field effect mobility can be obtained.
  • the opening formed in the stacked body in which the memory transistor MT is provided has an upper surface having a circular shape in FIG. 2A and the like; however, the opening is not limited to this.
  • the upper surface may have an elliptical shape, a triangular shape, or a quadrangular shape. It may be a polygonal shape such as. Further, in the case of a polygonal shape, the corners may be rounded.
  • the top shapes of the insulator 703 and the oxide 704 may change in accordance with the top shape of the opening. Further, the opening may have a shape in which the cross-sectional area of the opening on the lower side (conductor 706 side) is narrower than that of the opening on the upper side (conductor 705 side).
  • the oxide transistor 704, the insulator 703, and the conductor 701 form a memory transistor MT.
  • 1 and 2 show an example in which the memory transistors MT are stacked in m stages (m is a natural number of 2 or more). Note that in FIGS. 1 and 2, the conductor 701 is displayed in four or more steps to represent the plurality of conductors 701; however, this embodiment is not limited to FIG. 1 and at least the conductor 701 is illustrated. It suffices to have two or more stages.
  • the conductor 705 is electrically connected to the oxide 704 and functions as part of the source line SL or the bit line BL.
  • a conductive material containing a metal element is preferably used.
  • a material having conductivity can be used among the materials that can be used for the above metal film, the oxide film containing a metal element, or the nitride film containing a metal element. In this case, part of the oxide 704 has low resistance.
  • a metal compound layer containing a metal element of the conductor 705 and a component of the oxide 704 is preferably formed at the interface between the conductor 705 and the oxide 704.
  • the formation of the metal compound layer is preferable because the contact resistance between the conductor 705 and the oxide 704 is reduced.
  • the conductor 705 absorbs oxygen contained in the oxide 704, and the resistance of the oxide 704 near the interface between the conductor 705 and the oxide 704 is reduced, whereby the conductor 705 and the oxide 704 are The contact resistance of can be reduced.
  • the conductor 706 is electrically connected to the oxide 704 electrically connected to the conductor 706 functioning as part of the bit line BL and the conductor 705 functioning as part of the source line SL.
  • a memory string is formed by electrically connecting the oxide 704 and the oxide 704.
  • the area surrounded by the dotted line in FIG. 2A represents a memory string. That is, FIG. 2A shows a memory cell array 700 having four memory strings.
  • the same material as the conductor 705 can be used for the conductor 706.
  • a material having conductivity can be used among the materials that can be used for the above metal film, the oxide film containing a metal element, or the nitride film containing a metal element. In this case, as described above, part of the oxide 704 has low resistance.
  • the conductor 706 may be made of the same material as the conductor 705 or may be made of a different material.
  • a metal compound layer containing a metal element of the conductor 706 and a component of the oxide 704 is formed at the interface between the conductor 706 and the oxide 704.
  • the formation of the metal compound layer is preferable because the contact resistance between the conductor 706 and the oxide 704 is reduced.
  • the conductor 706 absorbs oxygen contained in the oxide 704, and the resistance of the oxide 704 near the interface between the conductor 706 and the oxide 704 is reduced, whereby the conductor 706 and the oxide 704 are The contact resistance of can be reduced.
  • a material which can be used for the conductor 701, the conductor 702, or the conductor 712 is used in the same manner. You can The respective conductors may use the same material or different materials.
  • FIG. 4 is a top view illustrating a memory cell array 700A in which a plurality of memory cell arrays 700 having six stages of memory transistors MT are combined.
  • some components are omitted for ease of explanation.
  • the selection transistors bit line side transistor SDT and source line side transistor SST
  • the conductor 701 and the conductor 702 that is a component thereof are omitted.
  • the conductor 715 that functions as a part of the wiring BG that is electrically connected to the conductor 712 that functions as the second gate is shown by a solid line.
  • each memory cell array 700 has four memory strings each having six stages of memory transistors MT.
  • the end on the bit line side of the memory string is electrically connected to different bit lines BL (bit lines BL_1 to BL_4).
  • bit lines BL_1 to BL_4 bit lines BL_1 to BL_4.
  • the end of the memory string on the source line side is electrically connected to the source line SL and is supplied with a common potential.
  • the source line SL may be grounded or may be given a constant potential. Further, the potential may be changed according to the operation of the circuit.
  • the conductors 701_1 to 701_6 are electrically connected to different word lines WL.
  • the conductors 701_1 to 701_6 on the bit line side are electrically connected to the word lines WLa_1 to WLa_6, respectively, and the conductors 701_1 to 701_6 on the source line side are connected to the word lines WLb_1 to WLb_6, respectively. It is electrically connected.
  • the conductor 712 included in each memory string is electrically connected to the wiring BG.
  • FIG. 4 illustrates an example in which the conductors 712 arranged in the column direction are electrically connected to the common wiring BG, the present invention is not limited to this.
  • the conductors 712 arranged in the row direction may be electrically connected to the common wiring BG.
  • a different potential may be applied to each wiring BG, or the same potential may be applied to a plurality of wirings BG.
  • the plurality of wirings BG are electrically connected to each other.
  • the plurality of wirings BG may refer to all the wirings BG included in the memory cell array 700A.
  • the wiring BG may be referred to as a circuit which controls the potential of the wiring BG (eg, a BG driver or a BG driver circuit. Further, a driver or a driver). It may be referred to as a circuit)).
  • the BG driver circuit may be provided for each wiring BG, or a plurality of wirings BG may be electrically connected to one BG driver circuit.
  • the memory cell array 700A may include one BG driver circuit, and all the wirings BG included in the memory cell array 700A may be electrically connected to the BG driver circuit.
  • bit line BL bit line BL_1 to bit line BL_4
  • word line WLa_1 to word line WLa_6 and word line WLb_1 to word line WLb_6 an arbitrary memory transistor in the memory cell array 700 is selected.
  • MT can be selected.
  • writing, reading, erasing, and the like can be performed on the selected memory transistor MT.
  • a selection transistor (not shown) is provided in each memory string, an arbitrary memory cell array 700 in the memory cell array 700A is selected, and an arbitrary memory transistor MT in the selected memory cell array 700 is selected. Then, writing, reading and erasing can be performed.
  • FIG. 5 illustrates a configuration example of a memory device 750 in which the memory cell array 700A is stacked and provided over the circuit 300. As illustrated in FIG. 5, the memory cell array 700A is stacked and provided in a region where the circuit 300 including the transistor 301, the transistor 302, and the transistor 303 is formed. Note that the transistor 301 and the transistor 302 form a sense amplifier 304, and the transistor 303 functions as a column selection switch.
  • bit line BL of the memory cell array 700A is electrically connected to one of a source and a drain of the transistor 301, and a gate of the transistor 301 is electrically connected to one of a source and a drain of the transistor 302, The gate of the transistor 302 is electrically connected to the other of the source and the drain of the transistor 301. Further, one of a source and a drain of the transistor 301 and the other of the source and the drain of the transistor 302 are electrically connected to one of a source and a drain of the transistor 303 which functions as a column selection switch. Accordingly, the layout area of the storage device 750 can be reduced. Note that FIG.
  • FIG. 5 shows an example in which 10 stages of memory transistors MT are provided and 20 memory transistors MT are provided for each memory string.
  • the number of stacked memory transistors MT is not limited to this. For example, 32 layers, 64 layers, 128 layers may be laminated, or 200 layers or more may be laminated.
  • the bit line BL of the memory cell array 700A is electrically connected to the sense amplifier 304 and the transistor 303 functioning as a column selection switch through a conductor 752 formed so as to be embedded in an insulator 726, an insulator 722, or the like. Connected.
  • the circuits and transistors included in the circuit 300 are examples, and one embodiment of the present invention is not limited to the circuit structure or the transistor structure.
  • appropriate circuits and transistors such as a control circuit, a row decoder, a row driver, a source line driver, and an input/output circuit can be provided depending on the structure of the memory device 750 and its driving method.
  • the transistor 301, the transistor 302, and the transistor 303 are provided over the substrate 311, and are a conductor 316, an insulator 315, a semiconductor region 313 which is part of the substrate 311, and a low-resistance region functioning as a source region or a drain region, respectively. 314a and a low resistance region 314b. Note that as illustrated in FIG. 5, one low-resistance region may be shared as one source region or drain region and the other source region or drain region of the transistors 301 and 302.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to cover the conductor 316 with the insulator 315 interposed therebetween. Note that the conductor 316 may be formed using a material whose work function is adjusted.
  • Such a transistor 301, a transistor 302, and a transistor 303 use a convex portion of a semiconductor substrate, and thus are also called FIN transistors.
  • an insulator which functions as a mask for forming the protrusion may be provided in contact with the top of the protrusion.
  • the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 301, the transistor 302, and the transistor 303 may each be a p-channel type or an n-channel type, but the transistor 301 and the transistor 302 are preferably transistors having different polarities.
  • a region such as a region where a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, or the like preferably contains a semiconductor such as a silicon-based semiconductor. It preferably includes crystalline silicon. Alternatively, a material including Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. It is also possible to adopt a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing. Alternatively, the transistors 301, 302, and 303 may be HEMTs (High Electron Mobility Transistors) by using GaAs and GaAlAs.
  • HEMTs High Electron Mobility Transistors
  • the low-resistance region 314a and the low-resistance region 314b impart an n-type conductivity imparting element such as arsenic or phosphorus or a p-type conductivity imparting boron, in addition to the semiconductor material applied to the semiconductor region 313. Including the element to do.
  • the insulator 315 functions as a gate insulating film of the transistors 301, 302, and 303.
  • the conductor 316 functioning as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Materials or conductive materials such as metal oxide materials can be used.
  • the work function is determined by the material of the conductor, so the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Furthermore, in order to achieve both conductivity and embedding properties, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • an insulator 317 functioning as an etch stopper is provided above the conductor 316.
  • an insulator 318 functioning as a spacer is preferably provided on a side surface of the insulator 315.
  • the conductor 328 By forming the conductor 328 in the opening formed in this manner, a favorable contact with reduced contact resistance can be obtained between the low resistance region 314a and the low resistance region 314b and the conductor 328.
  • the low resistance region 314a thus formed and the contact between the low resistance region 314b and the conductor 328 may be referred to as a self-aligned contact.
  • An insulator 320, an insulator 322, an insulator 324, an insulator 326, and an insulator 327 are sequentially stacked to cover the transistor 301, the transistor 302, and the transistor 303.
  • the insulator 320, the insulator 322, the insulator 324, the insulator 326, and the insulator 327 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, or nitride is used. Aluminum or the like may be used.
  • the insulator 322 may have a function as a flattening film for flattening a step caused by the transistor 301 and the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be planarized by a planarization treatment using a chemical mechanical polishing (CMP) method or the like in order to enhance planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311, the transistor 301, or the like to a region where the memory cell array 700A is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen is diffused into a semiconductor element including an oxide semiconductor, such as the memory transistor MT, characteristics of the semiconductor element may be deteriorated in some cases. Therefore, it is preferable to use a film which suppresses diffusion of hydrogen between the memory transistor MT and the transistor 301 and the like.
  • the film that suppresses the diffusion of hydrogen is a film in which the amount of released hydrogen is small.
  • the desorption amount of hydrogen can be analyzed by using, for example, a thermal desorption gas analysis method (TDS).
  • TDS thermal desorption gas analysis method
  • the desorption amount of hydrogen in the insulator 324 is calculated as the desorption amount converted into hydrogen atoms per area of the insulator 324 when the surface temperature of the film is in the range of 50 °C to 500 °C. Therefore, it may be 10 ⁇ 10 15 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulators 326 and 327 preferably have a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 and the insulator 327 is preferably less than 4, and more preferably less than 3.
  • the relative permittivity of the insulator 326 and the insulator 327 is preferably 0.7 times or less, and more preferably 0.6 times or less that of the insulator 324.
  • the insulator 317, the insulator 320, the insulator 322, the insulator 324, the insulator 326, and the insulator 327 include a conductor 328, a conductor 329, a conductor 330, and the like which are electrically connected to the memory cell array 700A. It is embedded. Note that the conductor 328, the conductor 329, and the conductor 330 have a function as a plug or a wiring. The conductor 329 is embedded in the openings of the insulator 317 and the insulator 322, for example, and the conductor 329 is electrically connected to the conductor 316.
  • the conductor having a function as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used in a single layer or It can be used by stacking. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • a wiring layer may be provided on the insulator 327 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328, the conductor 329, and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen. That is, it is preferable that the conductor 356 having a barrier property against hydrogen be formed in the opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen.
  • tantalum nitride and tungsten having high conductivity diffusion of hydrogen from the transistor 301 or the like can be suppressed while maintaining conductivity as a wiring.
  • the tantalum nitride layer having a hydrogen barrier property is in contact with the insulator 350 having a hydrogen barrier property.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked and provided.
  • a conductor 366 is formed over the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328, the conductor 329, and the conductor 330.
  • the insulator 360 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen. That is, it is preferable that the conductor 366 having a barrier property against hydrogen be formed in the opening portion of the insulator 360 having a barrier property against hydrogen.
  • An insulator 722 is provided on the insulator 364 and the conductor 366, and a memory cell array 700A is provided above the insulator 722.
  • a barrier film made of the same material as the insulator 324 may be provided between the insulator 364 and the insulator 722.
  • FIG. 5 shows an example of a memory cell array 700A having a U-shaped memory string in which two columnar oxides 704 are electrically connected by a conductor 706, but the present invention is not limited to this.
  • FIG. 6 shows a columnar oxide 704 having an eight-stage memory transistor MT and two selection transistors (SDT, SST), and the lower end of one columnar oxide 704 is a conductor 705B that functions as a bit line BL. In this example, the upper end is electrically connected to the conductor 705S that functions as the source line SL. That is, one columnar oxide 704 constitutes one memory string.
  • the conductor 705B is electrically connected to the lower ends of the four columnar oxides, but the present invention is not limited to this.
  • One conductor 705B may be electrically connected to one columnar oxide 704, or one conductor 705B may be electrically connected to two or more columnar oxides 704. Further, the conductor 705S is electrically connected to the upper ends of the two columnar oxides, but the present invention is not limited to this. One conductor 705S may be electrically connected to one columnar oxide 704, or one conductor 705S may be electrically connected to two or more columnar oxides 704.
  • a selection transistor SDT is provided between the conductor 705B and the memory transistor MT, and a selection transistor SST is provided between the conductor 705S and the memory transistor MT. Since the conductor 705B functioning as the bit line BL is electrically connected to the circuit 300 provided therebelow, a wiring (routing wiring) or a plug for electrically connecting the memory cell array 700A and the circuit 300 can be formed. This is preferable because the number can be reduced and the layout area of the memory device 750 can be further reduced.
  • the stacked memory transistors MT have eight stages in FIG. 6, the present invention is not limited to this. The number of stages may be 2 or more and 7 or less, or 9 or more. For example, 32 layers, 64 layers, 128 layers may be laminated, or 200 layers or more may be laminated.
  • metal oxides applicable to the oxide 704 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. It is particularly preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium or the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten and magnesium.
  • the element M it may be acceptable to combine a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is carrier. It is a function that does not flow electrons.
  • the CAC-OS or the CAC-metal oxide has a conductive area and an insulating area.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed by blurring the periphery and connecting in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to the insulating region and a component having a narrow gap due to the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows in the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a high on-current and a high field-effect mobility can be obtained in the on state of the transistor.
  • CAC-OS or CAC-metal oxide can also be referred to as a matrix composite material or a metal matrix composite material.
  • the oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor other than the single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, a nc-OS (nanocrystal oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide).
  • OS amorphous-like oxide semiconductor (OS) and amorphous oxide semiconductors.
  • FIG. 7A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • IGZO is roughly classified into Amorphous, Crystalline, and Crystal. Moreover, completeness amorphous is included in Amorphous.
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline
  • CAC Cloud-Aligned Composite
  • single crystal and poly crystal are included in Crystal.
  • the structure in the thick frame shown in FIG. 7A belongs to the New crystalline phase.
  • the structure is in the boundary region between Amorphous and Crystal. That is, it can be said that the energy-unstable Amorphous and Crystalline are completely different structures.
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) image.
  • XRD X-ray diffraction
  • FIGS. 7B and 7C XRD spectra of quartz glass and IGZO (also referred to as crystalline IGZO) having a crystal structure classified into Crystalline are shown in FIGS. 7B and 7C.
  • FIG. 7B is a quartz glass
  • FIG. 7C is an XRD spectrum of crystalline IGZO.
  • the crystalline IGZO shown in FIG. 7C has a thickness of 500 nm.
  • the peak of the XRD spectrum of quartz glass is almost symmetrical.
  • crystalline IGZO has an asymmetric peak in the XRD spectrum.
  • the asymmetric peak in the XRD spectrum is evidence of the presence of crystals. In other words, unless the peak of the XRD spectrum is symmetrical, it cannot be said to be Amorphous.
  • CAAC-OS has a crystal structure having c-axis orientation and a plurality of nanocrystals connected in the ab plane direction and having strain.
  • the strain refers to a portion in which the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where the plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but they are not limited to regular hexagons and may be non-regular hexagons.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • a lattice arrangement such as a pentagon and a heptagon.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M,Zn) layer) are stacked. It tends to have a structure (also called a layered structure). Note that indium and the element M can be replaced with each other, and when the element M of the (M,Zn) layer is replaced with indium, it can be expressed as an (In,M,Zn) layer. When the indium in the In layer is replaced with the element M, it can be expressed as an (In,M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • CAAC-OS since it is difficult to confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary does not easily occur.
  • CAAC-OS impurities and defects oxygen deficiency (V O: also referred to as oxygen vacancy), etc.) with little metal oxide It can be called a thing. Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide containing CAAC-OS is highly heat resistant and highly reliable.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is a metal oxide having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • ⁇ Electrical conduction in solids is hindered by a scattering source called scattering center.
  • scattering center a scattering source
  • lattice scattering and ionized impurity scattering are the main scattering centers.
  • excess oxygen exists in a metal compound containing more oxygen than the stoichiometric composition.
  • Excess oxygen existing in a free state in the metal compound becomes O ⁇ or O 2 ⁇ by receiving an electron.
  • Excess oxygen that has become O ⁇ or O 2 ⁇ may become a scattering center.
  • the carrier mobility is high when the metal oxide has an essential state containing oxygen satisfying the stoichiometric composition.
  • Indium-gallium-zinc oxide which is a kind of metal oxide containing indium, gallium, and zinc, tends to have difficulty in crystal growth especially in the air, and thus has a large crystal structure. It may be structurally more stable to use a crystal (for example, the above-described nanocrystal) smaller than (here, a crystal of several mm or a crystal of several cm). It is considered that the strain energy is relaxed when the small crystals are connected to each other rather than when the large crystals are formed.
  • IGZO Indium-gallium-zinc oxide
  • defects may be formed in the region where small crystals are connected to each other in order to relax the strain energy in the region. Therefore, the mobility of carriers can be increased by relaxing strain energy without forming defects in the region.
  • a metal oxide having a low carrier concentration is preferably used for the transistor.
  • the impurity concentration in the metal oxide film may be lowered and the defect level density may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the metal oxide preferably has a carrier concentration of less than 1 ⁇ 10 18 cm ⁇ 3 , more preferably less than 1 ⁇ 10 17 cm ⁇ 3, and less than 1 ⁇ 10 16 cm ⁇ 3. Is more preferable, less than 1 ⁇ 10 13 cm ⁇ 3 is more preferable, and less than 1 ⁇ 10 12 cm ⁇ 3 is further preferable.
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the trap level density may be low.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide having a high trap level density in a channel formation region may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the metal oxide and the concentration of silicon or carbon in the vicinity of the interface with the metal oxide are 2). It is not more than ⁇ 10 18 atoms/cm 3 , preferably not more than 2 ⁇ 10 17 atoms/cm 3 .
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and a carrier may be generated. Therefore, a transistor including a metal oxide containing an alkali metal or an alkaline earth metal in a channel formation region is likely to have normally-on characteristics. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the nitrogen in the channel formation region is preferably reduced as much as possible.
  • the nitrogen concentration in the metal oxide is less than 5 ⁇ 10 19 atoms/cm 3 in SIMS, preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less, and further It is preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • the metal oxide reacts with oxygen bonded to a metal atom to be water, which might cause oxygen deficiency. When hydrogen enters the oxygen vacancies, electrons which are carriers may be generated. Further, part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including a metal oxide containing hydrogen is likely to have normally-on characteristics. Therefore, it is preferable that hydrogen in the metal oxide be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 1 ⁇ 10 19 atoms/cm 3 , and more preferably 5 ⁇ 10 18 atoms/cm 3. It is less than 3 , and more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the off-state current of the transistor can be reduced and stable electrical characteristics can be imparted.
  • FIGS. 8 to 12 are cross-sectional views showing a manufacturing process of the memory transistor MT.
  • conductors 701 and insulators 722 are alternately laminated.
  • the conductor 701 and the insulator 722 are processed to form an opening having a diameter of ⁇ 1 in the conductor 701 and the insulator 722.
  • an insulator 703 and an oxide 704 are formed inside the opening having a diameter of ⁇ 1.
  • the insulator 703 is formed by sequentially stacking an insulator 703a, an insulator 703b, and an insulator 703c.
  • the oxide 704 is formed by sequentially stacking the oxide 704a, the oxide 704b, and the oxide 704c.
  • the insulator 703 at the bottom of the opening is preferably removed before the oxide 704 is formed.
  • the insulator 703a is formed with high coating property so as to be in contact with the side surface of the conductor 701 and the side surface of the insulator 722.
  • the oxide 704 when the oxide 704 is formed inside the opening having the diameter of ⁇ 1, the oxide 704 may be formed thicker than the side surface of the opening on the conductor 706 at the bottom of the opening, as shown in FIG. 9B. is there.
  • a reverse sputtering process may be used after forming the oxide 704.
  • the reverse sputtering treatment refers to treatment for applying a voltage to the substrate side with use of an RF (Radio Frequency) power source to form plasma in the vicinity of the substrate to modify the surface.
  • RF Radio Frequency
  • the film 718 may be formed so as to be in contact with the oxide 704 as illustrated in FIG. 10A.
  • a film having a property of absorbing hydrogen may be used as the film 718.
  • a film having a property of supplying impurities such as hydrogen and nitrogen as the film 718 for example, a metal film, an oxide film containing a metal element, a nitride film containing a metal element, or the like
  • heat treatment may be performed if necessary.
  • the film 718 may be removed as illustrated in FIG. 10B.
  • the heat treatment for example, after the insulator 721 and the insulator 726 are formed and before the insulator 717 is formed, the heat treatment can be performed so that impurities (typically, impurities) contained in the oxide 704 can be formed. Water or hydrogen) can be removed.
  • the heat treatment may be performed after forming the insulator 721, the insulator 726, and the insulator 717, or both before and after forming the insulator 717, for example.
  • the insulator 721, the insulator 726, and the insulator 717 preferably have a structure in which aluminum oxide and silicon nitride are combined.
  • aluminum oxide has a function of capturing hydrogen or fixing hydrogen.
  • silicon nitride has a function of having a high blocking property against hydrogen.
  • hydrogen can be efficiently removed. Specifically, for example, when silicon nitride having a high blocking property against hydrogen is used as the insulator 703b included in the insulator 703, hydrogen contained in the oxide 704 diffuses into the insulator 703c and the insulator 711. , Reaches the insulator 717.
  • the insulator 717 can capture or fix hydrogen diffused from the oxide 704 to the insulator 703c and the insulator 711. it can. Further, for example, in the case where the insulator 703 does not have a blocking property against hydrogen, hydrogen is efficiently extracted from the oxide 704 by using a structure in which the insulator 721 and the insulator 726 are combined with aluminum oxide and silicon nitride. be able to. Further, the insulator 721 preferably contains excess oxygen.
  • hydrogen existing in the oxide 704 diffuses to another structure through the insulator 703c, the insulator 711, and the insulator 717 which are in contact with the oxide 704. Specifically, excess oxygen in the insulator 703c and the insulator 711 reacts with hydrogen of the oxide 704 to form an OH bond, and the hydrogen atom diffuses in the insulator 703c and the insulator 711.
  • a material having a function of trapping or fixing hydrogen eg, aluminum oxide
  • it reacts with an oxygen atom bonded to a metal atom in aluminum oxide to form an insulator 717. May be trapped or stuck inside.
  • a hydrogen atom having an OH bond which is not captured or fixed in the insulator 717 may diffuse to the insulator 722, the insulator 724, or the like through the insulator 703.
  • hydrogen permeates the insulator 722 and the insulator 724 and is captured or fixed to the insulator 726.
  • the oxygen atom of the excess oxygen having an OH bond remains in the insulator 703c and the insulator 711 as excess oxygen. That is, in diffusion of the hydrogen, the excess oxygen in the insulator 703c and the insulator 711 is likely to play a bridging role.
  • the heat treatment is preferably performed at a temperature of 350° C. or higher, preferably 400° C. or higher, in an atmosphere containing oxygen, an atmosphere containing nitrogen, or a mixed atmosphere of oxygen and nitrogen.
  • the heat treatment time is 1 hour or longer, preferably 4 hours or longer, and more preferably 8 hours or longer.
  • the film 718 does not necessarily have to be removed.
  • the film 718 when the film 718 is an insulator or is oxidized by oxygen absorbed from the oxide 704 and becomes an insulator, the film 718 may be left. In that case, as in the case of the insulator 711, it may function as the second gate insulating layer.
  • the film 718 has at least one of a function of supplying hydrogen to the oxide 704, a function of supplying nitrogen to the oxide 704, and a function of extracting oxygen from the oxide 704. Is preferred.
  • the film 718 having such a function is in contact with the oxide 704, carriers are generated in the oxide 704.
  • the oxygen deficiency occurs in the oxide 704 by extracting oxygen from the oxide 704.
  • Carriers are generated by trapping hydrogen in the oxygen deficiency.
  • nitrogen is trapped in the generated oxygen vacancies, oxygen and nitrogen which are bonded to two indium atoms are replaced.
  • nitrogen is bonded to these two indium atoms, nitrogen has an unpaired electron and is considered to function as a carrier.
  • silicon nitride containing hydrogen As a material having a function of supplying hydrogen to the oxide 704, silicon nitride containing hydrogen can be used. A material formed using a gas containing hydrogen can be used at the time of formation, and silicon, silicon oxide, silicon oxynitride, silicon nitride oxide, or the like formed using monosilane, disilane, ammonia, or the like can be used. You can As a material having a function of supplying nitrogen to the oxide 704, a nitride containing silicon or a metal element can be used. As such a material, silicon nitride, silicon nitride oxide, silicon oxynitride, or the like can be used.
  • a nitride containing one or more of aluminum, tantalum, and titanium can be used.
  • aluminum nitride, tantalum nitride, titanium nitride, a nitride containing aluminum and tantalum, a nitride containing aluminum and titanium, or the like can be used.
  • the film 718 is preferably provided with a thickness of 0.5 nm to 5 nm, preferably 1 nm to 2 nm.
  • aluminum having a thickness of 0.5 nm to 5 nm is oxidized by heat treatment, aluminum oxide having a thickness of 0.7 nm to 8 nm may be obtained.
  • the oxide 704 is in contact with the metal film, the oxide film containing a metal element, or the nitride film containing a metal element in an atmosphere containing nitrogen. It is preferable to perform the heat treatment once. By performing heat treatment once in an atmosphere containing nitrogen, oxygen in the oxide 704 easily diffuses into a metal film, an oxide film containing a metal element, or a nitride film containing a metal element.
  • heat treatment is preferably performed.
  • extraction of oxygen, supply of hydrogen, or supply of nitrogen is promoted, so that the resistance of the oxide 704 can be efficiently reduced.
  • an insulator 711 is formed inside the oxide 704, and a conductor 712 is formed inside the insulator 711 (see FIG. 11A). Note that when the film 718 is not removed in the previous step, the film 718 may be treated as the insulator 711, or the insulator 711 may be formed inside the film 718.
  • 11B is an enlarged view of a portion surrounded by a dashed-dotted line in FIG.
  • 11A including a conductor 701_k-1 at the k ⁇ 1th stage, an insulator 722_k ⁇ 1, a conductor 701_k at the kth stage, and A cross section of an insulator 722_k and a conductor 701_k+1 (k is an integer of 2 or more and m-1 or less) at the (k+1)th stage is illustrated.
  • the region 734 of the oxide 704 functions as a channel formation region of the memory transistor MT located in the kth stage.
  • the region 731a functions as one of the source and the drain of the memory transistor MT located in the kth stage, and the region 731b functions as the other of the source and the drain of the memory transistor MT located in the kth stage.
  • the conductor 701_k functions as a first gate of the memory transistor MT located in the kth stage, the conductor 712 functions as a second gate, and the insulator 703a functions as a first gate insulating layer.
  • the insulator 703b functions as a charge storage layer
  • the insulator 703c functions as a tunnel insulating layer
  • the insulator 711 functions as a second gate insulating layer.
  • the source or drain of the memory transistor MT including the conductor 701_k as a gate might function as a drain or a source in a transistor positioned above and below.
  • the region 731b may function as the drain of the transistor whose gate is the conductor 701_k+1.
  • the region 732a and the region 732b may function as a channel formation region similarly to the region 734, or may function as a source or a drain similarly to the region 731a and the region 731b.
  • the memory transistor MT that functions as a memory cell can be formed through the above steps.
  • the memory cell array is manufactured by the above method, even if the number of layers of the memory transistor MT is increased, the number of steps of pattern formation and etching processing of the memory transistor MT does not increase.
  • the steps of manufacturing the memory cell array can be shortened, a semiconductor device with high productivity can be provided.
  • FIG. 12 is a diagram showing a different example of the conductor 701.
  • the conductor 701 has a three-layer structure of a conductor 701a, a conductor 701b, and a conductor 701c. With such a shape, an electric field from the conductor 701 can be applied not only to the region 734 but also to the region 732, which is preferable because the on characteristics of the memory transistor MT are improved.
  • FIGS. 13 to 29 A in each drawing is a top view seen from the z-axis direction, and B in each drawing is a cross-sectional view of a portion indicated by a dashed line A1-A2 in the corresponding A drawing. Is.
  • C in each drawing is a cross-sectional view of a portion indicated by a chain line of A3-A4 in the corresponding A drawing.
  • FIG. 22D is an enlarged cross-sectional view of the portion surrounded by the alternate long and short dash line in FIG. 22B.
  • the conductor 706 is formed over the base 720 having an insulating surface, and the insulator 721 is formed so as to cover the conductor 706 (see FIGS. 13A to 13C).
  • a conductive film is formed, and the conductive film is processed by a lithography method to form a conductor 706.
  • the method for forming the conductor 706 and the insulator 721 is not limited to this.
  • the insulator 721 may be formed over the base 720, and an unnecessary portion of the insulator 721 may be removed to form a groove or an opening, and the conductor 706 may be embedded in the groove or the opening. ..
  • Such a method of forming a conductor may be called a damascene method (single damascene method, dual damascene method).
  • the conductor 706 and the insulator 721 are formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD: Pulsed Laser Deposition) method. Method or ALD (Atomic Layer Deposition) method or the like.
  • the CVD method can be classified into a plasma CVD method using plasma (PECVD: Plasma Enhanced CVD) method, a thermal CVD method using heat (TCVD: Thermal CVD) method, an optical CVD method using light (Photo CVD) method, and the like. .. Further, it can be divided into a metal CVD (MCVD: Metal CVD) method and a metal organic CVD (MOCVD: Metal Organic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD optical CVD method using light
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature.
  • the thermal CVD method is a film forming method which can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in a semiconductor device might be charged up by receiving electric charge from plasma. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the semiconductor device.
  • a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased.
  • the thermal CVD method since plasma damage does not occur during film formation, a film with few defects can be obtained.
  • the ALD method is a film forming method that can reduce plasma damage to an object to be processed. Also in the ALD method, plasma damage does not occur during film formation, and thus a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike the film forming method in which particles emitted from a target or the like are deposited. Therefore, the film forming method is not easily affected by the shape of the object to be processed and has a good step coverage.
  • the ALD method since the ALD method has excellent step coverage and excellent thickness uniformity, it is suitable for coating the surface of the opening having a high aspect ratio.
  • the ALD method has a relatively low film forming rate, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gas.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas during film formation.
  • the resist is exposed through a photomask.
  • the exposed area is removed or left with a developing solution to form a resist mask.
  • the conductor, the semiconductor, the insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens to perform exposure.
  • an electron beam or an ion beam may be used instead of the above-mentioned light.
  • the resist mask can be removed by dry etching treatment such as ashing, wet etching treatment, wet etching treatment after dry etching treatment, or dry etching treatment after wet etching treatment.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • a hard mask an insulating film or a conductive film to be a hard mask material is formed on a conductive film, a resist mask is formed thereon, and the hard mask material is etched to form a hard mask having a desired shape. be able to.
  • the dry etching method and the wet etching method can be used for the processing. Processing by the dry etching method is suitable for fine processing.
  • a capacitively coupled plasma (CCP) etching device having parallel plate electrodes can be used as a dry etching device.
  • the capacitively coupled plasma etching apparatus having the parallel plate electrodes may have a configuration in which a high frequency power source is applied to one of the parallel plate electrodes.
  • a plurality of different high frequency power supplies may be applied to one of the parallel plate electrodes.
  • a high frequency power source having the same frequency may be applied to each of the parallel plate electrodes.
  • a configuration may be adopted in which high frequency power supplies having different frequencies are applied to the parallel plate electrodes.
  • a dry etching apparatus having a high density plasma source can be used.
  • an inductively coupled plasma (ICP: Inductively Coupled Plasma) etching apparatus can be used as a dry etching apparatus having a high-density plasma source.
  • the etching process may be performed after removing the resist mask used for forming the hard mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching. After etching the conductive film, the hard mask may be removed by etching. On the other hand, if the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • a conductive film containing a metal element is preferably formed by a sputtering method. Alternatively, it can be formed by a CVD method.
  • the surface of the insulator 721 is preferably flattened as necessary.
  • a chemical mechanical polishing (CMP) method or a reflow method can be used for the flattening treatment.
  • the conductive film 701A and the insulating film 722A are alternately stacked over the conductor 706 and the insulator 721 (see FIGS. 14A to 14C).
  • this embodiment mode shows an example in which the conductive film 701A is formed over the insulator 721 and the insulating film 722A is formed over the conductive film 701A, the order of formation is not limited to this.
  • the insulating film 722A may be formed over the insulator 721 and the conductive film 701A may be formed over the insulating film 722A.
  • a CVD method can be used for forming the conductive film 701A and the insulating film 722A.
  • a sputtering method may be used.
  • the number of stacked layers is not limited to this. Five or more layers may be formed for each, depending on the required performance of the semiconductor device.
  • the conductive film 701A and the insulating film 722A may be formed in 32 layers, 64 layers, 128 layers, or 200 layers or more, respectively.
  • a conductive film 702A is formed on the uppermost insulating film 722A.
  • a mask 723 is formed over the conductive film 702A (see FIGS. 14A to 14C).
  • the conductive film 702A can be formed using a method similar to that of the conductive film 701A and a similar material. Note that the conductive film 702A may be formed by the same method as the conductive film 701A or may be formed by a different method. The conductive film 702A may be the same material as the conductive film 701A or may be a different material.
  • the conductive film 702A, the conductive film 701A, and the insulating film 722A are processed to form a step-like conductive film 701B, a conductive film 702B, and an insulating film 722B as shown in FIG. 15B.
  • etching of the conductive film 702A, the conductive film 701A, and the insulating film 722A and slimming of the mask 723 are alternately performed, so that the step-shaped conductive film 701B, The conductive film 702B and the insulating film 722B can be formed.
  • the mask 723 is reduced in both width and thickness to be a mask 723A (see FIGS. 15A to 15C).
  • the insulator 724 can be formed by a CVD method.
  • the insulator 724 is preferably planarized by a CMP method or a reflow method.
  • a mask 725 is formed over the insulator 724. By forming the mask 725 over the planarized insulator 724, lithography accuracy is improved (see FIGS. 16A to 16C).
  • the insulator 724, the conductive film 702B, the conductive film 701B, the insulating film 722B, and the insulator 721 are processed using the mask 725.
  • a conductor 701 that functions as a gate of the memory transistor MT and is electrically connected to a word line and a conductor 702 that functions as a gate of a selection transistor are formed.
  • the insulating film 722B becomes the insulator 722 by the processing (see FIGS. 17A to 17C).
  • the mask 725 is removed.
  • the insulator 726 is formed so as to fill the portions of the insulator 724, the conductive film 702B, the conductive film 701B, the insulating film 722B, and the insulator 721, which are removed by the above processing.
  • the insulator 726 can be formed by a CVD method or an ALD method.
  • a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio, which is preferable.
  • the insulator 726 may be formed by combining the ALD method and the CVD method.
  • the insulator 726 is preferably planarized by a CMP method or a reflow method.
  • the insulator 726 may be polished until the surface of the insulator 724 is exposed. Further, the insulator 724 and the insulator 726 may be polished together. In this case, the insulator 724 is thin.
  • the insulator 724 is processed by a lithography method to form a first opening so that the conductor 701 and the conductor 702 are exposed.
  • the first opening is formed in each of the conductors 701 formed in a step shape (see FIGS. 18A to 18C).
  • a conductor 707 electrically connected to the conductor 701 and a conductor 709 electrically connected to the conductor 702 are formed so as to be embedded in the first opening (see FIGS. 19A to 19C). ..
  • the conductor 707 and the conductor 709 can be formed by a CVD method or an ALD method.
  • a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio, which is preferable.
  • the conductor 707 and the conductor 709 may be formed by combining the ALD method and the CVD method.
  • the conductor 707 and the conductor 709 may have a stacked structure including a plurality of layers.
  • a conductive film to be the conductor 707 and the conductor 709 is formed over the insulator 724 and inside the first opening, and an unnecessary conductive film is removed by CMP or the like. By doing so, it can be formed.
  • a mask 729 is formed over the insulator 724 and the insulator 726, and the insulator 724, the conductor 702, the conductor 701, the insulator 722, and the insulator 721 are processed by a lithography method to form a conductive film.
  • a second opening is formed so as to expose the body 706 (see FIGS. 20A to 20C).
  • an insulating film 703A to be the insulator 703 is formed inside the second opening so as to cover the insulator 724, the insulator 726, and the mask 729 (see FIGS. 21A to 21C).
  • the insulating film 703A may be formed by sequentially stacking an insulating film to be the insulator 703a, an insulating film to be the insulator 703b, and an insulating film to be the insulator 703c.
  • the insulating film 703A can be formed by a CVD method or an ALD method.
  • the insulating film 703A may be formed by combining the ALD method and the CVD method.
  • the insulating film to be the insulator 703a, the insulating film to be the insulator 703b, and the insulating film to be the insulator 703c may be formed by the same film forming apparatus or different film forming apparatuses. Note that the insulating film to be the insulator 703c is preferably thinner than the insulating film to be the insulator 703a so that the insulator 703c is thinner than the insulator 703a.
  • the insulating film 703A formed by the above method has good coverage, and the insulating film 703A can be formed so as to be in contact with each side surface of the conductor 701 and the conductor 702.
  • the insulating film 703A formed on the bottom of the second opening is removed to obtain the insulator 703.
  • Anisotropic etching is preferably used for removing the insulating film 703A.
  • the insulating film 703A over the mask 729 is also removed, so that the insulator 703 is provided only on the sidewall of the second opening (see FIGS. 22A to 22D).
  • the conductor 706 is exposed again by removing the insulating film 703A at the bottom of the second opening.
  • FIG. 22D is an enlarged view of the portion surrounded by the alternate long and short dash line in FIG. 22B.
  • a material 727 also referred to as a sacrifice layer
  • etching or the like to a desired depth inside the second opening.
  • the exposed insulator 703c and the insulator 703b are sequentially removed, so that the insulator 703 positioned in the horizontal direction (xy direction) of the conductor 702 can be the insulator 703a only. ..
  • the gate insulating films of the selection transistor SST and the selection transistor SDT are composed of the insulator 703a.
  • an oxide film 704A to be the oxide 704 is formed inside the second opening (see FIGS. 23A to 23C).
  • the oxide film 704A is formed by sequentially forming an oxide film to be the oxide 704a, an oxide film to be the oxide 704b, and an oxide film to be the oxide 704c on the mask 729 and inside the second opening. can do.
  • the oxide film 704A is formed along the side surfaces of the conductor 701 and the conductor 702 with the insulator 703 interposed therebetween. Part of the oxide film 704A is formed so as to be in contact with the conductor 706.
  • the oxide film to be the oxide 704a, the oxide film to be the oxide 704b, and the oxide film to be the oxide 704c can be formed by a CVD method, an ALD method, a sputtering method, or the like.
  • a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio, which is preferable.
  • the oxide film may be formed by combining the ALD method and the CVD method. Further, a different film forming method or film forming apparatus may be used for each oxide film.
  • elements such as argon, hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, helium, neon, krypton, and xenon are formed on the oxide film 704A, and aluminum.
  • Ruthenium, titanium, tantalum, tungsten, chromium, indium, or the like may be added.
  • plasma treatment, ion implantation treatment, ion doping treatment, reverse sputtering treatment, or the like can be used as a method for adding the above element.
  • the plasma treatment can be performed using an etching apparatus or a CVD apparatus.
  • the reverse sputtering process can be performed using a sputtering device (not shown).
  • a film 718 having a property of absorbing hydrogen (eg, a metal film, an oxide film containing a metal element, a nitride film containing a metal element, or the like) may be formed on the oxide film 704A. It suffices (see FIGS. 24A to 24C). After that, the film 718 may be removed together with the absorbed hydrogen, or may be left as an insulator when the film 718 which absorbs hydrogen has high resistance.
  • the oxide 704 will be described as being subjected to neither low resistance treatment nor high resistance treatment.
  • an insulating film 711A is formed inside the oxide film 704A, and a conductive film 712A is formed inside the insulating film 711A.
  • the insulating film 711A and the conductive film 712A can be formed by a CVD method or an ALD method.
  • a film having a uniform thickness can be formed even in a groove or an opening having a large aspect ratio, which is preferable.
  • the ALD method and the CVD method may be combined (see FIGS. 25A to 25C).
  • a material which supplies oxygen to the oxide 704 or a material which supplies hydrogen can be used in accordance with characteristics required for the memory transistor MT or a semiconductor device including the memory transistor MT.
  • the heat treatment is performed in an atmosphere containing nitrogen, preferably at 200 °C to 500 °C inclusive, more preferably at 300 °C to 400 °C inclusive.
  • the atmosphere for heat treatment is not limited to the above, and an atmosphere containing at least one of nitrogen, oxygen, and argon may be used.
  • the heat treatment may be performed in a reduced pressure atmosphere or an atmospheric pressure atmosphere.
  • the resistance of the oxide film 704A may be lowered.
  • a metal compound layer containing a metal element of the conductor 706 and a component of the oxide film 704A is formed at the interface between the conductor 706 and the oxide film 704A. There is. The formation of the metal compound is preferable because the contact resistance between the conductor 706 and the oxide film 704A is reduced.
  • the conductor 706 may absorb oxygen contained in the oxide film 704A.
  • the resistance of the oxide film 704A near the interface between the conductor 706 and the oxide film 704A is reduced, and the contact resistance between the conductor 706 and the oxide film 704A is reduced, which is preferable.
  • the resistance of the oxide film 704A is further reduced and the contact resistance between the conductor 706 and the oxide film 704A is further reduced.
  • the unnecessary conductive film 712A, the insulating film 711A, the oxide film 704A, the insulator 703, and the like above the mask 729 and the portion indicated by dotted lines in FIGS. 25B and 25C are removed by a CMP method or the like.
  • the oxide 704, the insulator 711, and the conductor 712 are obtained (see FIGS. 26A to 26C). Note that the above heat treatment may be performed after the unnecessary conductive film 712A, the insulating film 711A, and the oxide film 704A are removed. If the mask 729 is removed after the first opening is formed and before the insulating film 703A is formed, it is not necessary to remove the mask 729 in this step.
  • a conductor 705, a conductor 708, and a conductor 710 are formed.
  • the conductor 705 is provided so as to be electrically connected to the oxide 704.
  • the conductor 708 is provided so as to be electrically connected to the conductor 707.
  • the conductor 705 is provided with an opening for exposing at least the conductor 712 to electrically separate the conductor 705 and the conductor 712. Is preferred. At this time, the opening may be provided so that the insulator 711 is exposed. Further, part of the oxide 704 may be exposed.
  • the conductor 705 functions as part of the bit line BL or the source line SL
  • the conductor 708 functions as part of the word line WL
  • the conductor 710 functions as part of the select gate line. To do.
  • an insulator 717 is formed so as to cover the conductor 705.
  • the insulator 717 is provided with a part of the conductor 705 (a conductor 705 electrically connected to the oxide 704 on the bit line side) and an opening for exposing the conductor 712.
  • the diameter of the opening may be larger than the diameter of the opening provided in the conductor 705. Since the conductor 705 is provided with the opening, the opening that exposes the conductor 712 is formed in a self-aligned manner and the diameter of the bottom portion of the opening is formed to have an unintended size, and the opening is not formed. This is preferable because a problem such as deviation from 712 can be suppressed.
  • an insulator 713 is formed on the side surface of the opening provided in the insulator 717 and exposing the conductor 712.
  • An insulating film to be the insulator 713 is formed over the insulator 717 by a CVD method or an ALD method, and anisotropic etching is performed, so that the insulating film formed at the bottom of the opening is removed.
  • the insulating film over the insulator 717 is also removed and the insulator 713 is formed.
  • the insulating film may be processed by a lithography method. At this time, the formed insulator 713 may also exist on the insulator 717.
  • the bit line BL, the conductor 714 functioning as the wiring BG, and the conductor 715 are formed.
  • the conductor 714 and the conductor 715 are illustrated as different layers in FIGS. 29A to 29C, the present invention is not limited thereto.
  • the conductor 714 and the conductor 715 may be collectively formed as one conductor.
  • a conductive film to be the conductor 714 is formed over the insulator 717 so as to fill the opening formed in the insulator 717 and the unnecessary conductive film is removed. Are removed by a CMP method or the like, whereby the conductor 714 can be formed. After that, the conductor 715 may be formed.
  • the conductor 715 may be formed by a lithography method or a damascene method. At this time, since the insulator 713 is provided on the side surface of the opening formed in the insulator 717 and the conductor 705, the conductor 715 electrically connected to the conductor 712 is electrically connected to the conductor 705. There is no connection.
  • a conductive film is formed over the insulator 717 and so as to fill the opening formed in the insulator 717 and processed by a lithography method to form a conductor.
  • a conductor to be the conductor 714 and the conductor 715 can be formed.
  • the memory cell array can be manufactured by the above process.
  • the memory cell array includes four layers of memory transistors MT and four memory strings, but is not limited to this. It may include five or more layers of memory transistors MT, or may include five or more memory strings.
  • a memory cell array having 32, 64, and 128 layers of the memory transistor MT can be manufactured.
  • a memory cell array having 200 or more layers of memory transistors MT can be manufactured.
  • the memory cell array By manufacturing the memory cell array as described above, it is possible to collectively manufacture the memory transistors MT of a plurality of layers without performing pattern formation for manufacturing the memory transistors MT for each layer. Further, when the memory cell array is manufactured by the above method, even if the number of layers of the memory transistor MT is increased, the number of steps of pattern formation and etching processing of the memory transistor MT does not increase. As described above, since the steps of manufacturing the memory cell array can be shortened, a semiconductor device with high productivity can be provided.
  • FIG. 30A shows a configuration example of a NAND type nonvolatile memory device (3D NAND) having a three-dimensional structure.
  • the memory device 100 illustrated in FIG. 30A includes a control circuit 105, a memory cell array 110, and peripheral circuits.
  • the control circuit 105 centrally controls the entire storage device 100 to write data and read data.
  • the control circuit 105 processes a command signal from the outside and generates a control signal for the peripheral circuit.
  • a row decoder 121, a row driver 122, a sense amplifier 123, a source line driver 124, and an input/output circuit 125 are provided as peripheral circuits.
  • the memory cell array 110 has a plurality of memory strings 112.
  • FIG. 30B shows a circuit configuration example of the memory string 112.
  • the selection transistor SST, the memory transistors MT1 to MT2k (k is an integer of 1 or more), and the selection transistor SDT are electrically connected in series between the bit line BL and the source line SL.
  • memory transistors MT1 to MT2k are not distinguished, they are called memory transistors MT. The same applies to other elements.
  • the selection transistor SST, the selection transistor SDT, and the memory transistors MT1 to MT2k are transistors each having a channel formed of a metal oxide, as described above.
  • the memory transistor MT has a charge storage layer and constitutes a nonvolatile memory cell.
  • the gates of the selection transistor SST and the selection transistor SDT are electrically connected to the selection gate line SGL and the selection gate line DGL, respectively.
  • the gates of the memory transistors MT1 to MT2k are electrically connected to the word lines WL1 to WL2k, respectively.
  • the bit line BL extends in the column direction, and the selection gate line SGL, the selection gate line DGL, and the word line WL (word lines WL1 to WL2k) extend in the row direction.
  • the selection transistor SST, the selection transistor SDT, and the memory transistor MT may each have a second gate, as shown in FIG. 30B.
  • the second gate is electrically connected to the wiring BG.
  • the wiring BG electrically connected to the selection transistor SST and the second gates of the memory transistors MT1 to MTk, and the second gate of the selection transistor SDT and the memory transistors MTk+1 to MT2k are electrically connected to each other.
  • the wiring BG that is electrically connected is shown. Different potentials may be applied to the wiring BG or they may be equipotential. In addition, the wirings BG may be electrically connected to each other.
  • the wiring BG preferably extends in the column direction parallel to the bit line BL, but may be arranged so as to extend in the row direction.
  • the wiring BG can control the threshold values of the selection transistor SST and the selection transistor SDT. Further, the potential of the wiring BG may be controlled in accordance with the circuit operation of the memory cell array.
  • the input/output circuit 125 temporarily holds write data to the memory cell array 110, temporarily holds data read from the memory cell array 110, and the like.
  • the source line driver 124 drives the source line SL.
  • the bit line BL is electrically connected to the sense amplifier 123.
  • the sense amplifier 123 detects and amplifies the voltage read from the memory string 112 to the bit line BL when reading data. In addition, when writing data, a voltage according to the write data is input to the bit line BL.
  • the row decoder 121 decodes address data input from the outside and selects a row to be accessed.
  • the row driver 122 inputs the voltages required for writing, reading, and erasing data to the selection signal line DGL, the selection signal line SGL, and the word line WL according to the decoding result of the row decoder 121.
  • the memory cell array 110 may be provided in a layer different from the control circuit 105 and the peripheral circuits such as the sense amplifier 123. In particular, it is preferable that the memory cell array 110 be provided so as to be stacked so as to overlap with the sense amplifier 123 because wirings which are routed from each memory cell array 110 to the sense amplifier 123 can be simplified.
  • 31A and 31B in the memory device 100 illustrated in FIG. 30A, the memory cell array 110 is provided over the control circuit 105, the row decoder 121, the row driver 122, the sense amplifier 123, the source line driver 124, and the input/output circuit 125.
  • a storage device 100 having a three-dimensional structure, which is provided so as to overlap with, is shown in a block diagram.
  • FIG. 32 to 34 show examples of the three-dimensional laminated structure of the memory cell array 110.
  • FIG. 32 is a diagram schematically showing an example of a three-dimensional structure of the memory cell array 110 with a circuit diagram. Some circuits (memory strings) are omitted for ease of explanation.
  • FIG. 33 is a perspective view showing a three-dimensional structure example of the memory cell array 110.
  • FIG. 34 is a perspective view showing an example of a three-dimensional structure of the connection portion between the word line WL and the conductor 701.
  • the memory cell array 110 is stacked and provided in a region where the sense amplifier 123 is formed. As a result, the layout area of the storage device 100 can be reduced.
  • the conductor 701a on the bit line BL side is connected to the word line WLa
  • the conductor 701b on the source line SL side is connected to the word line WLb.
  • the wiring BG electrically connected to the conductor 712 is provided in the same layer as the bit line BL and extends in the column direction like the bit line BL, the present invention is not limited to this. .. An insulator may be provided over the bit line BL and the wiring BG may be provided over the insulator.
  • the wiring BG may be provided not only in the column direction but also in the row direction.
  • 32 to 34 show an example in which eight memory transistors MT1 to MT8 are provided for one memory string 112.
  • 35A to 35C show an example in which the memory string 112 includes the memory transistors MT1 to MT8 as an example, but the number of the memory transistors MT is not limited to this.
  • the operation of erasing data may be referred to as a reset operation.
  • the erase operation is performed for each memory string 112 (also referred to as a block). For example, a block in which data is to be erased is selected, and a low potential (a potential at which the memory transistors MT1 to MT8 are non-conducting, for example, 0 V) is applied to the word lines WL1 to WL8 as illustrated in FIG. 35A.
  • the source line SL and the bit line BL are applied with the erase potential VE, and the selection transistor SDT and the selection transistor SST are made conductive.
  • the reset operation the electrons stored in the charge storage layers of the memory transistors MT1 to MT8 can be extracted. As a result, the memory transistors MT1 to MT8 are in a state of holding the data “1”.
  • the erase operation can be executed by applying an erase potential to the wiring BG.
  • An erase potential of 15 V, for example, is applied to the wiring BG, and a low potential (a potential at which the memory transistors MT1 to MT8 are non-conducting, for example, 0 V) is applied to the word lines WL1 to WL8 to select the selection transistor SDT and the selection transistor SDT. This can be performed by making the transistor SST conductive.
  • the selection transistor SDT and the selection transistor SST are turned off, the oxide including the channel formation region of the memory transistor MT is floated, and positive charge (eg, 15 V) is applied to the wiring BG as an erase potential, whereby the memory Data in the transistor MT can be erased.
  • the potentials of the bit line BL and the source line SL may be arbitrary.
  • a low potential (a potential at which the memory transistors MT1 to MT8 are non-conducting, for example, 0 V) is applied to the word lines WL1 to WL8 in advance.
  • the oxide including the channel formation region is in a floating state, the potential of the oxide is also increased as the potential of the wiring BG is increased, so that electrons accumulated in the charge storage layer can be extracted to the oxide side.
  • a low potential (a potential at which the memory transistors MT1 to MT8 are non-conducting, for example, 0 V) is applied to the word lines WL1 to WL8.
  • the selection transistor SDT and the selection transistor SST are turned on, and the potentials of the bit line BL and the source line SL are raised.
  • the potentials of the bit line BL and the source line SL are set lower than the potential of the wiring BG.
  • the potential of the bit line BL and the source line SL is 10V
  • the potential of the wiring BG is 12V.
  • the memory transistor MT is turned on by the potential of the wiring BG, and the oxide included in the memory transistor MT is also 10V. As a result, the electrons stored in the charge storage layer can be extracted to the oxide side.
  • the wiring BG applies a positive potential, for example 2V, to the wiring BG. Accordingly, carriers are induced in the regions 731a, 731b, 732a, 732b, and 734 (see FIG. 11B), so that the oxide 704 has low resistance. Particularly, since the threshold voltage of the memory transistor MT is lowered, the memory transistor MT has a normally-on characteristic.
  • a positive potential for example 2V
  • the data write operation can be performed for each page described above.
  • a write potential for example, 15 V
  • a positive potential a potential at which the transistor is conductive, for example, 3 V
  • the write potential is applied to the word line WL1 and the positive potential is applied to the word lines WL2 to WL8.
  • the selection transistor SST is turned off and the selection transistor SDT is turned on. By doing so, data according to the potential of the bit line BL is written in the memory transistor MT1.
  • the potential of the bit line BL is low (for example, 0 V)
  • the potential difference from the write potential applied to the word line WL1 becomes large, so that electrons are injected into the charge storage layer of the memory transistor MT1.
  • the potential of the bit line BL is a positive potential
  • electrons are not injected into the charge storage layer of the memory transistor MT1 because the potential difference from the write potential applied to the word line WL1 becomes small. That is, when a low potential is applied to the bit line BL, the data “0” is written in the memory transistor MT1, and when a positive potential is applied, the data held by the memory transistor MT1 remains “1”. Becomes
  • data can be written for each page by applying different potentials to the bit line BL for each memory string 112.
  • multi-valued data can also be written in the memory transistor MT.
  • the amount of charges injected into the charge storage layer of the memory transistor MT may be controlled by the potential of the bit line BL or the like and the time for which the potential is applied.
  • the oxide 704 has low resistance. Therefore, the data reading speed may increase.
  • the potential applied to the word line WL can be reduced and power consumption of the memory device can be reduced in some cases.
  • the threshold voltage (Vth) of the memory transistor MT is negatively shifted, the memory transistor MT in which writing is not performed is adjusted to be normally on. As a result, erroneous reading can be prevented in the data reading operation.
  • Data read operation can also be performed for each page.
  • a low potential for example, 0 V
  • a positive potential a potential at which a transistor is conductive, for example, 3 V
  • a low potential is applied to the word line WL1
  • a positive potential is applied to the word lines WL2 to WL8.
  • the selection transistor SST and the selection transistor SST are rendered conductive.
  • a read potential for example, 1 V
  • a low potential for example, 0 V
  • the memory transistor MT has the data “1”, a current flows through the memory string 112 and the potential of the bit line BL drops. If the data stored in the memory transistor MT1 is “0”, no current flows in the memory string 112 and the potential of the bit line BL does not change.
  • the sense amplifier 123 detects and amplifies the potential of the bit line BL. As described above, the data in the memory string 112 can be read.
  • the data By reading the data of each memory string 112 to the bit line BL, the data can be read in page units.
  • 36A to 36C are timing charts showing an example of an erase operation, a write operation, and a read operation performed on the memory string 112, in which the wiring BG, the bit line BL, and the source line are shown.
  • the changes in the potentials of SL, the selection gate line DGL, the selection gate line SGL, and the word lines WL1 to WL8 are shown. Note that high described in FIGS. 36A to 36C represents a high-level potential, and low represents a low-level potential. Further, in FIG. 36A, since the word lines WL1 to WL8 are provided with almost the same potential to any of the wirings, they are collectively shown. Further, in FIG.
  • the word line WL1 and the word lines WL2 to WL8 are shown separately for writing data to the memory transistor MT1. Further, in FIG. 36C, in order to read data from the memory transistor MT1, the word line WL1 and the word lines WL2 to WL8 are shown separately.
  • FIG. 36A shows an example of the data erasing operation performed from time ET1 to time ET4 and at times near it.
  • the wiring BG is supplied with, for example, a ground potential. Note that in FIG. 36, the ground potential is shown as V GND . Further, the potential applied to the wiring BG may be a positive potential or a negative potential.
  • the low-level potential VL (for example, 0V) that turns off the memory transistors MT1 to MT8 is applied to the word lines WL1 to WL8.
  • a negative voltage V MS (eg, ⁇ 2 V) is applied to the wiring BG as a potential lower than the potential at the time ET1.
  • V MS eg, ⁇ 2 V
  • a low level potential (for example, 0V) is applied to each of the selection gate line DGL and the selection gate line SGL. Therefore, the selection transistor SDT and the selection transistor SST are turned off.
  • the potentials of the bit line BL and the source line SL may be arbitrary potentials between the time ET1 and the time ET2. Note that in FIG. 36A, the potential of the source line SL is VS and the potential of the bit line BL is VB. The potential VS and the potential VB may be equal to each other or may be different from each other.
  • the word line WL1 to the word line WL8 are supplied with the potential VL (for example, 0 V) such that the memory transistors MT1 to MT8 are turned off.
  • VL for example, 0 V
  • the high level potential is applied to the select gate line SGL and the erase potential VE (for example, 10 V or more) is applied to the wiring SL.
  • the high-level potential applied to the selection gate line SGL is a potential (for example, 4 V or more) that turns on the selection transistor SST.
  • the erase potential VE can be applied to the source terminal or drain terminal of the memory transistors M1 to MT8 electrically connected in series. As a result, the electrons stored in each charge storage layer can be extracted. As a result, the memory transistors MT1 to MT8 are in a state of holding the data “1”.
  • the low-level potential is applied to the select gate line SGL and the potential VS is applied to the source line SL.
  • the selection transistor SST is turned off.
  • the wiring BG is supplied with a potential higher than V MS , for example, the ground potential V GND .
  • the data erasing operation can be performed on the memory circuit 112 or the memory string 112 included in the semiconductor device by the operation at the time from the time ET1 to the time ET4 and the time in the vicinity thereof.
  • the selection transistor SDT is always turned off; however, the operation method of the semiconductor device of one embodiment of the present invention is not limited to this.
  • the selection transistor SDT is turned on from time ET2 to time ET3, the selection transistor SDT is turned off from time ET2 to time ET3, and the selection transistor SDT is turned on.
  • the potential of the wiring BL may be VE.
  • the data erasing operation can be performed faster than the above operation.
  • the high-level potential is applied to the select gate line SGL after the potential V MS is applied to the wiring BG
  • the operation method of the semiconductor device of one embodiment of the present invention is as follows. Not limited to.
  • the application of the potential V MS to the wiring BG may be performed at substantially the same timing as the application of the high-level potential to the selection gate line SGL.
  • FIG. 36B shows an example of a data write operation performed from time WT1 to time WT6 and at times in the vicinity thereof.
  • the operation before the time WT1 and the operation between the time WT1 and the time WT2 can be the same as the operation before the time ET1 of the erase operation and the operation from the time ET1 to the time ET2. Therefore, regarding the operation before the time WT1 and the operation between the time WT1 and the time WT2, the description of the operation before the time ET1 of the erase operation and the operation from the time ET1 to the time ET2 is referred to.
  • the high level potential is applied to the select gate line DGL and the potential VBD according to the write data is applied to the wiring BL.
  • the potential VBD can be, for example, a potential lower than Vpgm and Vpass described later, a ground potential, or the like. Note that when the potential VB is sufficiently lower than the potentials Vpgm and Vpass, the potential VB may remain unchanged.
  • the high-level potential applied to the selection gate line DGL is preferably a potential (for example, 4 V or higher) that turns on the selection transistor SDT.
  • Vpgm (for example, 15 V or more) is applied as a selection potential for writing to the word line WL1 of the page where writing is performed, and the positive potential Vpass is applied to the word lines WL2 to WL8 of the page where writing is not performed. Is applied.
  • Vpass applied to the word lines WL2 to WL8 is preferably a potential (eg, 5 V or higher and 7 V or lower) such that the memory transistors MT2 to MT8 are turned on.
  • the potential VL is applied to the word lines WL1 to WL8 from the time WT4 to the time WT5. As a result, each of the memory transistors MT1 to MT8 is turned off.
  • the low level potential is applied to the select gate line DGL and the potential VB is applied to the bit line BL.
  • the selection transistor SDT is turned off.
  • the wiring BG is supplied with a potential higher than V MS , for example, the ground potential V GND .
  • the data writing operation can be performed on the memory circuit 112 or the memory string 112 included in the semiconductor device by the operation at the time from the time WT1 to the time WT6 and the time in the vicinity thereof.
  • a high potential is applied to the select gate line DGL and then a predetermined potential is applied to each of the word lines WL1 to WL8.
  • the operation method is not limited to this.
  • the high level potential may be applied to the select gate line DGL at substantially the same timing as the application of a predetermined potential to each of the word lines WL1 to WL8.
  • a high level potential may be applied to the select gate line DGL after applying a predetermined potential to each of the word lines WL1 to WL8.
  • the application of the potential V MS to the wiring BG may be performed at substantially the same timing as the application of the high-level potential to the selection gate line DGL.
  • FIG. 36C shows an example of a data read operation performed from time RT1 to time RT6 and at times in the vicinity thereof.
  • the operation before the time RT1 and the operation from the time RT1 to the time RT2 can be the same as the operation before the time ET1 of the erase operation and the operation from the time ET1 to the time ET2. Therefore, regarding the operation before the time RT1 and the operation between the time RT1 and the time RT2, the description of the operation before the time ET1 of the erase operation and the operation from the time ET1 to the time ET2 is referred to.
  • a high-level potential is applied to the selection gate line DGL, a high-level potential is applied to the selection gate line SGL, and VBR (for example, as a potential for reading operation) is applied to the wiring BL. 1V) is precharged, and VSR (eg, ground potential, 0V, etc.) is applied to the wiring SL as a potential lower than VBR.
  • the high-level potential applied to the selection gate line DGL is preferably a potential (for example, 4 V or higher) that turns on the selection transistor SDT, and the high-level potential applied to the selection gate line SGL is The potential is preferably such that the selection transistor SST is turned on (for example, 4 V or higher).
  • Vr for example, 3V
  • Vread is applied to the word lines WL2 to WL8 of the page where reading is not performed. Is applied.
  • Vread applied to the word lines WL2 to WL8 is preferably higher than Vr and has a potential (eg, 5 V to 7 V) in which the memory transistors MT2 to MT8 are turned on.
  • the data held in the memory transistor MT1 can be read. Specifically, for example, when 1 V is applied to the bit line BL as VBR and 0 V is applied to the source line SL as VSR, if the memory transistor MT is data “1”, the memory string 112 (bit line BL and A current flows in (between the source line SL) and the potential of the bit line BL drops. If the data stored in the memory transistor MT1 is “0”, no current flows in the memory string 112 and the potential of the bit line BL does not change. The sense amplifier 123 detects and amplifies the potential of the bit line BL. Note that in FIG. 36C, a period in which the potential of the bit line BL may be changed by a reading operation is hatched.
  • a low level potential is applied to the selection gate line DGL
  • a low level potential is applied to the selection gate line SGL
  • a potential VB is applied to the bit line BL
  • a source line SL Is applied with a potential VS.
  • the selection transistor SDT and the selection transistor SST are turned off.
  • the wiring BG is supplied with a potential higher than V MS , for example, the ground potential V GND .
  • the data read operation can be performed to the memory circuit 112 or the memory string 112 included in the semiconductor device by the operation at the time from the time RT1 to the time RT6 and the time in the vicinity thereof.
  • a high level potential is applied to each of the selection gate line DGL and the selection gate line SGL, and then a predetermined potential is applied to each of the word lines WL1 to WL8.
  • the method for operating the semiconductor device of one embodiment of the present invention is not limited to this.
  • the high level potential may be applied to each of the selection gate line DGL and the selection gate line SGL at substantially the same timing as the application of a predetermined potential to each of the word lines WL1 to WL8.
  • a high level potential may be applied to each of the selection gate line DGL and the selection gate line SGL.
  • the application of the potential V MS to the wiring BG may be performed at substantially the same timing as the application of the high-level potential to each of the selection gate line DGL and the selection gate line SGL.
  • the potential V MS be applied to the wiring BG at all times.
  • the state in which electrons are injected into each charge storage layer of the memory transistors MT1 to MT8 is data “0”, and the state in which electrons are extracted from the charge storage layer is data “1”.
  • writing, reading, and erasing of binary data have been described, one embodiment of the present invention is not limited to this.
  • the data held in the charge storage layers of the memory transistors MT1 to MT8 of the memory string 112 may be multivalued or analog values.
  • data “0” indicates that electrons are injected into the charge accumulation layers of the memory transistors MT1 to MT8 in the operation of the memory device or the semiconductor device, and electrons are subtracted from the charge accumulation layers.
  • the extracted state is data “1”
  • one embodiment of the present invention is not limited to this.
  • the state in which electrons are injected into each charge storage layer of the memory transistors MT1 to MT8 may be data “1”
  • the state in which electrons are extracted from the charge storage layer may be data “0”.
  • Embodiment 2 shows an example of a semiconductor wafer in which the semiconductor device or the like described in the above embodiment is formed and an electronic component in which the semiconductor device is incorporated.
  • a semiconductor wafer 4800 illustrated in FIG. 37A includes a wafer 4801 and a plurality of circuit portions 4802 provided on the top surface of the wafer 4801. A portion without the circuit portion 4802 on the upper surface of the wafer 4801 is a spacing 4803, which is a dicing area.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by a pre-process. After that, the surface of the wafer 4801 opposite to the surface on which the plurality of circuit portions 4802 are formed may be ground to thin the wafer 4801. Through this step, warpage of the wafer 4801 can be reduced and the size of the component can be reduced.
  • the next step is the dicing process.
  • the dicing is performed along the scribe line SCL1 and the scribe line SCL2 (which may be referred to as a dicing line or a cutting line) indicated by a chain line.
  • the spacing 4803 is provided with a plurality of scribe lines SCL1 in parallel, a plurality of scribe lines SCL2 in parallel, and the scribe lines SCL1 and SCL2 are provided in parallel. Are preferably provided so that they are vertical.
  • a chip 4800a as shown in FIG. 37B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a includes a wafer 4801a, a circuit portion 4802, and a spacing 4803a. Note that it is preferable that the spacing 4803a be as small as possible. To achieve this, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially equal to the cut margin of the scribe line SCL1 or the cut margin of the scribe line SCL2.
  • the shape of the element substrate of one embodiment of the present invention is not limited to the shape of the semiconductor wafer 4800 illustrated in FIG. 37A.
  • it may be a semiconductor wafer having a rectangular shape.
  • the shape of the element substrate can be changed as appropriate depending on a manufacturing process of the element and an apparatus for manufacturing the element.
  • FIG. 37C shows a perspective view of electronic component 4700 and a substrate (mounting substrate 4704) on which electronic component 4700 is mounted.
  • the electronic component 4700 shown in FIG. 37C has a chip 4800a in a mold 4711.
  • the chip 4800a illustrated in FIG. 37C illustrates a structure in which the circuit portion 4802 is stacked.
  • the semiconductor device described in any of the above embodiments can be applied to the circuit portion 4802.
  • FIG. 37C omits some components to show the inside of the electronic component 4700.
  • the electronic component 4700 has a land 4712 outside the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a and the wire 4714.
  • the electronic component 4700 is mounted on the printed board 4702, for example. A plurality of such electronic components are combined and electrically connected to each other on the printed board 4702, whereby the mounting board 4704 is completed.
  • FIG. 37D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 4731 is provided on a package board 4732 (printed board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 has a semiconductor device 4710.
  • the semiconductor device 4710 for example, the semiconductor device described in the above embodiment, a wide band memory (HBM: High Bandwidth Memory), or the like can be used.
  • HBM High Bandwidth Memory
  • an integrated circuit semiconductor device such as a CPU, a GPU, an FPGA, or a memory device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or a multilayer.
  • the interposer 4731 has a function of electrically connecting an integrated circuit provided over the interposer 4731 to an electrode provided over the package substrate 4732.
  • an interposer may be called a "redistribution board" or an "intermediate board.”
  • a through electrode may be provided in the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • the interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since the silicon interposer does not require an active element, it can be manufactured at a lower cost than an integrated circuit. Moreover, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use the silicon interposer as the interposer for mounting the HBM.
  • a heat sink may be provided so as to overlap with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 be uniform.
  • the semiconductor device 4710 and the semiconductor device 4735 have the same height.
  • An electrode 4733 may be provided on the bottom of the package substrate 4732 to mount the electronic component 4730 on another substrate.
  • FIG. 37D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed using a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another board using various mounting methods other than BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad-on-adhesive method
  • QFN Quad-on-Flade
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (eg, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording/playback devices, navigation systems, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various removable storage devices such as a memory card (eg, an SD card), a USB memory, an SSD (solid state drive), and the like.
  • 38A to 38E schematically show some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 of the substrate 1104 or the like.
  • FIG. 38B is a schematic diagram of the external appearance of the SD card
  • FIG. 38C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • the memory chip 1114 and the controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided over the substrate 1113.
  • the data in the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 of the substrate 1113 or the like.
  • FIG. 38D is a schematic diagram of the external appearance of the SSD
  • FIG. 38E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 of the substrate 1153 or the like.
  • the AI system 4041 includes a calculation unit 4010, a control unit 4020, and an input/output unit 4030.
  • the arithmetic unit 4010 includes an analog arithmetic circuit 4011, a DOSRAM 4012, a NOSRAM 4013, an FPGA 4014, and a 3D-NAND 4015.
  • DOSRAM (registered trademark) is an abbreviation for "Dynamic Oxide Semiconductor RAM” and refers to a RAM having 1T (transistor) and 1C (capacity) type memory cells.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • DOSRAM Nonvolatile Oxide Semiconductor RAM
  • NOSRAM volatile Oxide Semiconductor RAM
  • the DOSRAM and the NOSRAM are memories that utilize low off-state current of a transistor including an oxide as a semiconductor (hereinafter referred to as an OS transistor).
  • an OS transistor a memory device using an OS transistor such as NOSRAM may be referred to as an OS memory.
  • the control unit 4020 includes a CPU (Central Processing Unit) 4021, a GPU (Graphics Processing Unit) 4022, a PLL (Phase Locked Loop) 4023, and an SRAM (Static Random Accessory Memory) 40 (RAM).
  • the input/output unit 4030 includes an external storage control circuit 4031, an audio codec 4032, a video codec 4033, a general-purpose input/output module 4034, and a communication module 4035.
  • the arithmetic unit 4010 can execute learning or inference using a neural network.
  • the analog operation circuit 4011 has an A/D (analog/digital) conversion circuit, a D/A (digital/analog) conversion circuit, and a product-sum operation circuit.
  • the analog arithmetic circuit 4011 is preferably formed using an OS transistor.
  • the analog operation circuit 4011 including an OS transistor has an analog memory and can perform product-sum operation required for learning or inference with low power consumption.
  • DOSRAM 4012 is a DRAM formed using OS transistors, and DOSRAM 4012 is a memory for temporarily storing digital data sent from CPU 4021.
  • the DOSRAM 4012 has a memory cell including an OS transistor and a reading circuit portion including a Si transistor. Since the memory cell and the read circuit portion can be provided in different stacked layers, the DOSRAM 4012 can reduce the entire circuit area.
  • Input data may exceed 1000 in calculations using neural networks.
  • the circuit area of the SRAM is limited and the storage capacity is small. Therefore, the input data must be stored in small pieces.
  • the DOSRAM 4012 can arrange memory cells in a highly integrated manner even with a limited circuit area, and has a larger storage capacity than an SRAM. Therefore, the DOSRAM 4012 can efficiently store the input data.
  • NOSRAM 4013 is a non-volatile memory using OS transistors.
  • the NOSRAM 4013 consumes less power when writing data than other nonvolatile memories such as a flash memory, a ReRAM (Resistive Random Access Memory), and an MRAM (Magnetoresistive Random Access Memory). Further, unlike flash memory and ReRAM, the element does not deteriorate when writing data, and the number of times data can be written is unlimited.
  • the NOSRAM 4013 can store multi-valued data of 2 bits or more in addition to 1-bit binary data.
  • the NOSRAM 4013 stores multi-valued data, so that the memory cell area per bit can be reduced.
  • the NOSRAM 4013 can store analog data in addition to digital data. Therefore, the analog arithmetic circuit 4011 can also use the NOSRAM 4013 as an analog memory. Since the NOSRAM 4013 can store analog data as it is, the D/A conversion circuit and the A/D conversion circuit are unnecessary. Therefore, the NOSRAM 4013 can reduce the area of peripheral circuits.
  • analog data refers to data having a resolution of 3 bits (8 values) or more. The multi-valued data described above may be included in the analog data.
  • the data and parameters used for the calculation of the neural network can be temporarily stored in the NOSRAM 4013.
  • the data and parameters may be stored in a memory provided outside the AI system 4041 via the CPU 4021.
  • the NOSRAM 4013 provided inside is faster and consumes less power. Parameters can be stored. Further, since the NOSRAM 4013 can have a longer bit line than the DOSRAM 4012, the storage capacity can be increased.
  • the FPGA 4014 is an FPGA that uses OS transistors.
  • the AI system 4041 uses a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), which will be described later in hardware.
  • DNNs Deep belief networks
  • DNNs Deep belief networks
  • FPGA 4014 is an FPGA having an OS transistor (OS-FPGA).
  • OS-FPGA can have a smaller memory area than the FPGA configured by SRAM. Therefore, even if the context switching function is added, the area does not increase much. Further, the OS-FPGA can transmit data and parameters at high speed by boosting.
  • the 3D-NAND 4015 is a non-volatile memory using an oxide semiconductor.
  • the 3D-NAND 4015 is a highly integrated memory and has a large storage capacity per unit area.
  • the 3D-NAND 4015 can store multi-valued data of 2 bits or more in addition to 1-bit binary data. Since the 3D-NAND 4015 stores multi-valued data, the memory cell area per bit can be further reduced.
  • the semiconductor device described in the above embodiment can be used.
  • the occupied area of the memory cell can be reduced, and thus the 3D-NAND 4015 can be highly integrated. Therefore, the storage capacity per unit area of the 3D-NAND 4015 can be increased.
  • the AI system 4041 can provide the analog arithmetic circuit 4011, DOSRAM 4012, NOSRAM 4013, and FPGA 4014 on one die (chip). Therefore, the AI system 4041 can execute the calculation of the neural network at high speed and with low power consumption. Further, the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be manufactured by the same manufacturing process. Therefore, the AI system 4041 can be manufactured at low cost.
  • the arithmetic unit 4010 does not need to have all the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014.
  • One or more of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 may be selected and provided depending on a problem to be solved by the AI system 4041.
  • the AI system 4041 has a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network (DNN) depending on a problem to be solved.
  • DNN deep neural network
  • a technique such as DBN
  • PROM 4025 can store programs for performing at least one of these techniques. Further, part or all of the program may be stored in the NOSRAM 4013 or the 3D-NAND 4015.
  • the 3D-NAND 4015 is a highly integrated memory and has a large storage capacity per unit area, and thus can store a large-capacity program.
  • the AI system 4041 preferably has a GPU 4022.
  • the AI system 4041 can execute a rate-determining product-sum operation among the product-sum operations used in learning and inference in the arithmetic unit 4010, and can execute other product-sum operations in the GPU 4022. By doing so, learning and inference can be performed at high speed.
  • the power supply circuit 4027 not only generates a low power supply potential for a logic circuit, but also generates a potential for analog calculation.
  • An OS memory may be used for the power supply circuit 4027.
  • the power supply circuit 4027 can reduce power consumption by storing the reference potential in the OS memory.
  • the PMU 4028 has a function of temporarily turning off the power supply of the AI system 4041.
  • the CPU 4021 and GPU 4022 preferably have an OS memory as a register. Since the CPU 4021 and the GPU 4022 have an OS memory, data (logical value) can be kept held in the OS memory even when power supply is turned off. As a result, AI system 4041 can save power.
  • the PLL4023 has a function of generating a clock.
  • the AI system 4041 operates based on the clock generated by the PLL 4023.
  • the PLL 4023 preferably has an OS memory. Since the PLL 4023 has an OS memory, it can hold an analog potential for controlling a clock oscillation cycle.
  • the AI system 4041 may store data in an external memory such as DRAM. Therefore, the AI system 4041 preferably has a memory controller 4026 that functions as an interface with an external DRAM. In addition, the memory controller 4026 is preferably arranged near the CPU 4021 or the GPU 4022. By doing so, data can be exchanged at high speed.
  • a part or all of the circuit shown in the control unit 4020 can be formed over the same die as the arithmetic unit 4010. By doing so, the AI system 4041 can execute the calculation of the neural network at high speed and with low power consumption.
  • the AI system 4041 preferably has an external storage control circuit 4031 that functions as an interface with an external storage device.
  • the AI system 4041 has a voice codec 4032 and a video codec 4033.
  • the audio codec 4032 performs encoding (encoding) and decoding (decoding) of audio data
  • the video codec 4033 performs encoding and decoding of video data.
  • the AI system 4041 can perform learning or inference using data obtained from an external sensor. Therefore, the AI system 4041 has a general-purpose input/output module 4034.
  • the general-purpose input/output module 4034 includes, for example, a USB (Universal Serial Bus) or an I2C (Inter-Integrated Circuit).
  • AI system 4041 can perform learning or inference using data obtained via the Internet. Therefore, the AI system 4041 preferably has the communication module 4035.
  • the analog arithmetic circuit 4011 may use a multi-value flash memory as an analog memory.
  • the flash memory has a limited number of rewritable times.
  • it is very difficult to form a multi-value flash memory in an embedded manner form the arithmetic circuit and the memory on the same die).
  • the analog arithmetic circuit 4011 may use ReRAM as an analog memory.
  • the ReRAM is limited in the number of rewritable times and has a problem in storage accuracy. Further, since the device has two terminals, the circuit design for dividing data writing and reading becomes complicated.
  • the analog arithmetic circuit 4011 may use the MRAM as an analog memory.
  • the MRAM has a low rate of resistance change and has a problem in storage accuracy.
  • the analog arithmetic circuit 4011 preferably uses the OS memory as the analog memory.
  • FIG. 40A shows an AI system 4041A in which the AI systems 4041 described in FIG. 39 are arranged in parallel and signals can be transmitted and received between the systems via a bus line.
  • the AI system 4041A illustrated in FIG. 40A includes a plurality of AI systems 4041_1 to AI systems 4041_n (n is a natural number).
  • the AI systems 4041_1 to AI systems 4041_n are connected to each other via a bus line 4098. Note that FIG. 40A illustrates the AI system 4041_1, the AI system 4041_2, and the AI system 4041_n, and omits the other AI systems.
  • FIG. 40B is an AI system 4041B in which the AI systems 4041 described in FIG. 39 are arranged in parallel as in FIG. 40A and signals can be transmitted and received between the systems via a network.
  • the AI system 4041B illustrated in FIG. 40B includes a plurality of AI systems 4041_1 to AI systems 4041_n.
  • the AI systems 4041_1 to AI systems 4041_n are connected to each other via a network 4099. Note that FIG. 40B illustrates the AI system 4041_1, the AI system 4041_2, and the AI system 4041_n, and omits the other AI systems.
  • the network 4099 may have a configuration in which a communication module is provided in each of the AI systems 4041_1 to 4041_n to perform wireless or wired communication.
  • the communication module can perform communication via the antenna.
  • the Internet intranet, extranet, PAN (Personal Area Network), LAN (Local Area Network), CAN (Campus AreaA network), MAN (MetroArea Network), MAN (Metroarea Network), which is the basis of the World Wide Web (WWW). It is possible to connect each electronic device to a computer network such as Network) or GAN (Global Area Network) to perform communication.
  • LTE Long Term Evolution
  • GSM Global System for Mobile Communication: registered trademark
  • EDGE Enhanced Data Rates
  • GSM Evolutionary Data Rate GSM EvolutionaryC
  • W-CDMA registered trademark
  • Wi-Fi registered trademark
  • Bluetooth registered trademark
  • ZigBee registered trademark
  • FIG. 40A and FIG. 40B make it possible to process analog signals obtained by external sensors and the like with different AI systems.
  • information such as electroencephalogram, pulse, blood pressure, body temperature, etc., such as biological information
  • various sensors such as an electroencephalogram sensor, a pulse wave sensor, a blood pressure sensor, and a temperature sensor
  • analog signals can be processed by different AI systems. it can.
  • the amount of information processing per one AI system can be reduced by performing signal processing or learning in each of the different AI systems. Therefore, signal processing or learning can be performed with a smaller amount of calculation. As a result, the recognition accuracy can be improved. From the information obtained by each AI system, it can be expected that a complicated change in biological information can be instantaneously and comprehensively grasped.
  • the semiconductor device according to one embodiment of the present invention can be used for various electronic devices.
  • 41A, 41B, and 42A to 42F show specific examples of electronic devices each including the semiconductor device according to one embodiment of the present invention.
  • the robot 2000 shown in FIG. 41A includes an arithmetic unit 2001, a sensor 2002, a light 2003, a lift 2004, a drive unit 2005, and a moving mechanism 2011, and can take a still image or a moving image while moving.
  • a robot can be used as a security system or a monitoring system.
  • the robot 2000 may further include a communication unit 2006, a speaker 2007, a microphone 2008, a display unit 2009, a light emitting unit 2010, and the like.
  • the semiconductor device can be used for the arithmetic device 2001. Further, as the arithmetic device 2001, an IC in which the AI system according to one embodiment of the present invention is incorporated can be used.
  • the sensor 2002 has a function as a camera that captures an image around the robot 2000.
  • the light 2003 can be used as a light when the sensor 2002 photographs the surroundings of the robot 2000. Note that, when the sensor 2002 shoots a still image, the light 2003 preferably functions as a flash light.
  • the sensor 2002 is connected to the robot body via a lift 2004.
  • the height of the sensor 2002 can be adjusted by the lift 2004.
  • the lift 2004 is preferably telescopic. Further, the lift 2004 may be a foldable type including a plurality of booms.
  • the robot 2000 is provided with the driving unit 2005 and the moving mechanism 2011 connected to the driving unit 2005, the imaging range of the sensor 2002, that is, the monitoring range is widened, which is preferable.
  • the communication unit 2006 can transmit the information captured by the sensor 2002 to the administrator or the server owned by the administrator.
  • the information captured by the sensor 2002 is analyzed by the arithmetic unit 2001, and when it is determined that there is an emergency such as a crime, accident, or fire, a security company, police, fire department, medical institution, land or building owner You can contact us.
  • the speaker 2007 can transmit information to the surroundings of the robot such as a warning to a criminal, an inquiry to an injured person or a sudden sick person, and evacuation guidance.
  • the microphone 2008 can be used to acquire a voice around the robot 2000.
  • the robot 2000 can have a function as a telephone by using together with the communication means 2006 and the speaker 2007. A person around the robot 2000 can talk with the administrator or any person.
  • the display unit 2009 can display arbitrary information. In case of emergency, disaster information and evacuation route can be displayed. Further, the robot 2000 can have a function as a videophone by using the communication means 2006, the speaker 2007, and the microphone 2008 together. A person around the robot 2000 can have a conversation with the administrator or any person while looking at the display unit 2009.
  • the light emitting unit 2010 can indicate the traveling direction or the stopped state of the robot 2000 by characters or lights. It may also indicate an emergency.
  • FIG. 41B is a block diagram showing the configuration of the robot 2000.
  • the arithmetic unit 2001 performs lighting and extinguishing of the light 2003 and adjustment of brightness based on information such as an image obtained by the sensor 2002. Further, the height of the lift 2004 is adjusted or the drive unit 2005 is controlled to align the robot 2000 and the sensor 2002. Further, the operation status of the driving unit 2005 can be shown using the light emitting unit 2010. Further, the communication means 2006 can be used to transmit information around the robot 2000 obtained from the sensor 2002 and the microphone 2008 to the administrator or a server owned by the administrator. Further, information can be transmitted to the surroundings of the robot 2000 by using the speaker 2007 and the display unit 2009 according to the judgment of the arithmetic unit 2001 and the administrator.
  • the sensor 2002 is a sensor capable of capturing an image even in dark surroundings, the light 2003 may not be provided.
  • an image sensor using selenium (Se) for the light receiving portion can be used.
  • Such a robot 2000 can be used for security in commercial facilities and offices.
  • Information obtained from the sensor 2002 and the microphone 2008 is stored in the arithmetic device 2001 and the server.
  • the stored information is analyzed by the AI system, and it is determined whether or not there is an abnormality such as loss or damage of an article, intrusion of a suspicious person, or fire. Deep learning may be used to analyze the information.
  • the robot 2000 contacts the administrator and transmits information to the surroundings, and records the surroundings.
  • the robot 2000 may also be used to monitor the growth status of agricultural products.
  • the robot 2000 installed in the rice field or field monitors the shape, size, and color of the leaves or fruits of the agricultural product by the sensor 2002, and determines whether or not they are sick or have no pests attached. Since the robot 2000 is provided with the moving mechanism 2011, it is possible to monitor the growth status of a wide range of agricultural products. In addition, since the robot 2000 is provided with the lift 2004, it is possible to monitor leaves and fruits of any height regardless of the type and growing condition of agricultural products.
  • the monitoring result is sent to the producer using the communication means 2006, and the producer can determine the type, amount, and application time of fertilizers or pesticides necessary for the crop. In addition, the monitoring result may be analyzed by the AI system using the arithmetic unit 2001 to determine the type and amount of the fertilizer or pesticide and the spraying time required for the agricultural products, and notify the producer. Deep learning may be used to analyze the monitoring results.
  • the robot 3001 includes a computing device 3002, a boom 3003, and an arm 3004.
  • the robot 3001 may include a wired or wireless communication unit 3011.
  • the sorting system 3000 also includes a housing 3008 having a sensor 3009.
  • the housing 3008 has a communication unit 3010.
  • the housing 3008 is provided on the sorting system 3000 or on the ceiling, walls, and beams (all not shown) of the sorting work area.
  • the housing 3008 may be provided in the robot 3001. For example, it may be provided on the boom 3003 or the arm 3004.
  • the information obtained by the sensor 3009 may be sent to the arithmetic device 3002 and processed without passing through the communication means 3010 and the communication means 3011.
  • the boom 3003 is movable, and the arm 3004 can be arranged at a desired position. Further, the arm 3004 may be a telescopic type. The arm 3004 may be moved by the boom 3003 after the arm 3004 arranged on the desired article 3007 is extended, the desired article 3007 is grasped, and the arm 3004 is contracted.
  • the sorting system 3000 can move the articles 3007 in the container 3005 to the container 3006.
  • the container 3005 and the container 3006 may have the same shape or different shapes. Further, a plurality of articles 3007 contained in one container 3005 may be distributed to a plurality of containers 3006 and moved.
  • a container, a cardboard box, a box for packing products, a case, a film or a bag, a bat for storing food, a lunch box, and the like are used.
  • At least one of the container 3005 and the container 3006 may be a cooking utensil such as a pot or a frying pan.
  • the semiconductor device according to one embodiment of the present invention can be used for the arithmetic device 3002. Further, as the arithmetic device 3002, an IC in which the AI system according to one embodiment of the present invention is incorporated can be used.
  • the sensor 3009 reads the positions and the number of the containers 3005, the positions and the numbers of the containers 3006, the states of the containers 3005 and the articles 3007 in the containers 3005, and transmits information to the arithmetic device 3002 using the communication unit 3010.
  • Information is transmitted wirelessly or by wire. Alternatively, the information may be transmitted by wire without using the communication unit 3010.
  • the arithmetic device 3002 analyzes the transmitted information.
  • the states of the articles 3007 refer to shapes, numbers, overlapping of the articles 3007, and the like.
  • the arithmetic device 3002 performs analysis based on the information from the sensor 3009 and derives detailed information of the article 3007.
  • the three-dimensional shape and hardness (softness) of the article 3007 are derived by comparing with data stored in a server that can communicate with the arithmetic device 3002 or the robot 3001. Further, the shape of the arm 3004 can be changed depending on the three-dimensional shape and hardness (softness) of the article 3007. Further, according to the shape or size of the article 3007, the place of arrangement in the container 3006 may be changed to perform the sorting, or the articles 3007 may be placed in different containers 3006 to perform the sorting.
  • Analysis using the AI system can be used to derive detailed information of the article 3007.
  • Deep learning may be used to analyze the information.
  • FIG. 42B shows an arm in which the pair of plates 3021 can move in the horizontal direction and can pinch the article 3007.
  • the article 3007 can be sandwiched by the pair of plates 3021 moving horizontally toward the center.
  • Such an arm can catch the article 3007 in a plane and is suitable for gripping the article 3007 having a columnar shape such as a cube or a rectangular parallelepiped.
  • FIG. 42C is an arm in which a plurality of bars 3022 move in the horizontal direction and can pinch an article 3007.
  • the articles 3007 can be sandwiched by the plurality of bars 3022 moving horizontally toward the center.
  • Such an arm can grasp the article 3007 at a point, and is suitable for grasping the article 3007 having a spherical shape or the article 3007 having a non-constant shape, that is, an irregular article 3007.
  • the number of bars 3022 is four in FIG. 42C, but this embodiment is not limited to this.
  • the number of bars 3022 may be three, or five or more.
  • FIG. 42D shows an arm that can pinch an article 3007 by rotating a pair of plates 3023 so that they approach each other around a common axis.
  • Such an arm can catch the article 3007 on a surface and is suitable for grasping the article 3007 having a thin film shape such as paper or film.
  • FIG. 42E shows an arm that can pinch an article 3007 by rotating a pair of hook-shaped plates 3024 so that their tips approach each other around a common axis.
  • Such an arm can catch the article 3007 as a dot or a line, and is suitable for grasping an article 3007 having a thin film shape such as paper or a film or an article 3007 having a smaller granular shape. ..
  • a spatula 3025 may be attached to the tip of the arm to scoop an article 3007 having a smaller granular shape.
  • FIGS. 42A to 42F are examples, and one embodiment of the present invention is not limited to these shapes.
  • the description of the application of each arm is also an example, and one embodiment of the present invention is not limited to these descriptions.
  • the robot 3001 moves the boom 3003 based on a signal from the arithmetic device 3002, and moves the arm 3004 onto the desired article 3007 in the container 3005.
  • the arm 3004 is extended and the tip of the arm 3004 is lowered to the height of the article 3007.
  • the tip of the arm is moved to grab the desired article 3007.
  • the arm is retracted.
  • the boom 3003 is moved again, and the arm 3004 is moved to a desired position of the container 3006.
  • the arm 3004 may be rotated to adjust the angle of the article 3007 with respect to the container 3006.
  • Arm 3004 is extended and article 3007 is placed in container 3006, and arm 3004 releases article 3007.
  • the robot 3001 can move the article 3007 from the container 3005 to the container 3006.
  • the article 3007 can be reliably moved regardless of the shape and hardness of the article 3007.
  • the article 3007 are not only cubes, rectangular parallelepiped boxes, articles packed in boxes or cases of any shape, but also processed foods such as eggs, hamburgers and croquettes, potatoes, tomatoes, and the like. Examples include food products such as regular vegetables, machine parts such as screws and nuts, and thin films such as paper and film. Since the sorting system 3000 described in this embodiment can change the shape of the arm in consideration of the shape and hardness of the article 3007, the article 3007 illustrated above is not limited to the shape and the hardness of the article 3007. It can be moved from 3005 to container 3006.
  • a memory device including the semiconductor device of one embodiment of the present invention can hold the above-described electronic device control information, a control program, or the like for a long time.
  • a highly reliable electronic device can be realized.
  • an IC in which the above AI system is incorporated can be used in the above-described arithmetic device of the electronic device. Accordingly, the electronic device described in this embodiment can perform an appropriate operation according to a situation with low power consumption by the AI system.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
  • 100 storage device
  • 105 control circuit
  • 110 memory cell array
  • 112 memory string
  • 121 row decoder
  • 122 row driver
  • 123 sense amplifier
  • 124 source line driver
  • 125 input/output circuit
  • 300 circuit
  • 302 transistor
  • 304 sense amplifier
  • 314a low resistance region
  • 314b low resistance region
  • 315 insulator
  • 316 conductor, 317.
  • Memory controller 4027: power supply circuit, 4028: PMU, 4030: input/output unit, 4031: external storage control circuit, 4032: audio codec, 4033: video codec, 4034: general-purpose input/output module, 4035: communication module, 4041: AI System, 4041A: AI system, 4041B: AI system, 4098: Bus line, 4099: Network, 4700: Electronic part, 4702: Printed board, 4704: Mounting board, 4710: Semiconductor device, 4730: Electronic part, 4731: Interposer, 4732: Package substrate, 4733: Electrode, 4735: Semiconductor device, 4800: Semiconductor wafer, 4800a: Chip, 4801: Wafer, 4801a: Wafer, 4802: Circuit part, 4803: Spacing, 4803a: Spacing

Landscapes

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Abstract

単位面積あたりの記憶容量の大きい半導体装置を提供する。 積層体を有する半導体装置であって、積層体は、第１の絶縁体と、第１の絶縁体上の第１の導電体 と、第１の導電体上の第２の絶縁体と、を有する。積層体は、第１の絶縁体、前記第１の導電体、 及び前記第２の絶縁体に設けられた第１の開口を有し、第１の開口の内側に酸化物を有する。また、 第１の開口において、酸化物の外側には第３の絶縁体が位置し、酸化物の内側には第２の導電体が 位置し、前記酸化物と第２の導電体との間に第４の絶縁体が位置する。第３の絶縁体は、第１の開 口の側面に位置するゲート絶縁層と、酸化物の外側に位置するトンネル絶縁層と、ゲート絶縁層と トンネル絶縁層の間に位置する電荷蓄積層と、を有する。

Description

半導体装置、半導体装置の作製方法、及び半導体装置の動作方法
　本発明は、例えば、半導体装置に関する。または、本発明は、例えば、半導体装置の作製方法に関する。または、本発明は、例えば、半導体装置が有するメモリトランジスタ、および該メモリトランジスタの作製方法に関する。または、本発明は、例えば、半導体装置の動作方法に関する。または、本発明は、例えば、記憶装置、プロセッサ、電子機器に関する。または、記憶装置、プロセッサ、電子機器の作製方法に関する。または、記憶装置、プロセッサ、電子機器の動作方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。
　近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２、特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許出願公開２０１１／００６５２７０号明細書 米国特許第９６３４０９７号明細書 米国特許第９１７７８７２号明細書
　特許文献１、および特許文献２においては、記憶素子（メモリセルともいう）が複数積層しており、これらが直列に接続することで、三次元構造のメモリセルアレイ（メモリストリングともいう）を構成している。一方、このような、三次元構造のメモリセルアレイでは、記憶素子の積層数が多くなるほど、メモリセル間の直列抵抗が高くなり、メモリセルアレイの抵抗が高くなる。メモリセルアレイの抵抗が高くなることで、メモリセルアレイを流れる電流のロスや、メモリセルアレイが発熱するといった問題があった。
　また、特許文献１においては、柱状に設けられた半導体パターンが、電荷蓄積層を有する絶縁体と接している。また、特許文献２においては、柱状に設けられた半導体パターンが、トンネル誘電体として機能する絶縁体と接している。半導体と、絶縁体が接する場合、これらの界面には、トラップセンターが形成される場合がある。半導体と、絶縁体との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタのオン状態における電流駆動力、つまりオン電流、及び電界効果移動度や、信頼性に悪影響を及ぼす恐れがある。
　上記の問題に鑑み、本発明の一態様は、良好な電気特性を有し、かつトラップセンターの形成が抑制された半導体装置を提供することを課題の一とする。
　また、本発明の一態様は、単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。また、本発明の一態様は、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。また、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一とする。
　また、本発明の一態様は、該半導体装置を有するモジュールを提供することを課題の一とする。また、本発明の一態様は、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。また、本発明の一態様は、新規なモジュールを提供することを課題の一とする。また、本発明の一態様は、新規な電子機器を提供することを課題の一とする。
　また、本発明の一態様は、回路動作において、消費電力の低減された半導体装置を提供することを課題の一とする。また、本発明の一態様は、回路動作において、消費電力の低減された、該半導体装置を有するモジュールを提供することを課題の一とする。また、本発明の一態様は、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
　また、本発明の一態様は、新規な半導体装置の作製方法を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置の動作方法を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
　本発明の一態様は、積層体を有し、積層体は、第１の絶縁体と、第１の絶縁体上の、第１の導電体と、第１の導電体上の、第２の絶縁体と、第１の絶縁体、第１の導電体、及び第２の絶縁体に設けられた第１の開口の内側に位置する酸化物と、第１の開口において、酸化物の外側に位置する第３の絶縁体と、第１の開口において、酸化物の内側に位置する、第２の導電体と、第１の開口において、酸化物と、第２の導電体と、の間に位置する第４の絶縁体と、を有し、第３の絶縁体は、第１の開口の側面に位置するゲート絶縁層と、酸化物の外側に位置するトンネル絶縁層と、ゲート絶縁層とトンネル絶縁層の間に位置する電荷蓄積層と、を有する、半導体装置である。
（２）
　また、本発明の一態様は、上記（１）の構成において、積層体は、第１の絶縁体の上方に位置する、第３の導電体と、第３の導電体上の、第５の絶縁体と、第３の導電体、及び第５の絶縁体に設けられた第２の開口の内側に位置する酸化物と、第２の開口の側面と酸化物との間に位置するゲート絶縁膜と、第２の開口において、酸化物の内側に位置する、第２の導電体と、第１の開口において、酸化物と、第２の導電体と、の間に位置する第４の絶縁体と、を有し、第２の開口は、第１の開口と重畳する領域に位置する、半導体装置である。
（３）
　また、本発明の一態様は、上記（１）又は（２）の構成において、酸化物は、第１の層と、第１の層の内側に接して設けられた第２の層と、第２の層の内側に接して設けられた第３の層と、を有し、第２の層のエネルギーギャップは、第１の層のエネルギーギャップより狭く、第２の層のエネルギーギャップは、第３の層のエネルギーギャップより狭い、半導体装置である。
（４）
　また、本発明の一態様は、上記（３）の構成において、酸化物は、少なくともインジウムを有する、半導体装置である。
（５）
　また、本発明の一態様は、上記（３）の構成において、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、半導体装置である。
（６）
　また、本発明の一態様は、上記（５）の構成において、元素ＭはＧａであって、第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、又はその近傍の組成である、半導体装置である。
（７）
　また、本発明の一態様は、上記（５）の構成において、元素ＭはＧａであって、第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成である、半導体装置である。
（８）
　また、本発明の一態様は、上記（１）乃至（７）のいずれか一の構成において、制御回路を有し、制御回路は、積層体の下方に位置する、半導体装置である。
（９）
　また、本発明の一態様は、第１の絶縁体を形成し、第１の絶縁体上に、第１の導電体を形成し、第１の導電体上に、第２の絶縁体を形成し、第２の絶縁体、第１の導電体、及び第１の絶縁体を加工し、第１の開口を有する第１の積層体を形成し、第１の開口において、第１の絶縁体、第１の導電体、および第２の絶縁体と接するように第３の絶縁体を形成し、第３の絶縁体と接するように酸化物を形成し、酸化物と接するように第４の絶縁体を形成し、第４の絶縁体に接するように第２の導電体を形成する、半導体装置の作製方法である。
（１０）
　また、本発明の一態様は、上記（９）の方法において、第１の絶縁体の上方に、第３の導電体を形成し、第３の導電体上に、第５の絶縁体を形成し、第３の導電体、及び第５の絶縁体を加工し、第１の開口と重畳する領域に第２の開口が位置する第２の積層体を形成し、第２の開口において、第３の導電体、及び第５の絶縁体と接するように第３の絶縁体を形成し、第３の絶縁体に接するように酸化物を形成し、酸化物と接するように第４の絶縁体を形成し、第４の絶縁体に接するように第２の導電体を形成する、半導体装置の作製方法である。
（１１）
　また、本発明の一態様は、上記（９）又は（１０）の方法において、酸化物の形成は、第３の絶縁体に接するように第１の層を形成し、第１の層の内側に接するように第２の層を形成し、第２の層の内側に接するように第３の層を形成することによって行われ、第２の層のエネルギーギャップは、第１の層のエネルギーギャップより狭く、第２の層のエネルギーギャップは、第３の層のエネルギーギャップより狭い、半導体装置の作製方法である。
（１２）
　また、本発明の一態様は、上記（１１）の方法において、酸化物は、少なくともインジウムを有する、半導体装置の作製方法である。
（１３）
　また、本発明の一態様は、上記（１１）の方法において、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、半導体装置の作製方法である。
（１４）
　また、本発明の一態様は、上記（１３）において、元素ＭはＧａであって、第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、又はその近傍の組成である、半導体装置の作製方法である。
（１５）
　また、本発明の一態様は、上記（１３）において、元素ＭはＧａであって、第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成である、半導体装置の作製方法である。
（１６）
　また、本発明の一態様は、バックゲートを有する第１のトランジスタと、バックゲートと、電荷蓄積層と、を有する第２のトランジスタと、バックゲートを有する第３のトランジスタと、を有し、第１乃至第３のトランジスタのそれぞれのチャネル形成領域は、金属酸化物を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方に電気的に接続され、第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの一方に電気的に接続されている、半導体装置の動作方法であって、書き込み動作と、読み出し動作と、を有し、書き込み動作は、第１乃至第３のトランジスタのそれぞれのバックゲートに、第１の電位を印加する動作と、第１のトランジスタのゲートに、第１のトランジスタがオン状態となる高レベル電位を印加する動作と、電荷蓄積層に電子を注入するために、第２のトランジスタのゲートに第３の電位を印加する動作と、第１のトランジスタのソース又はドレインの他方に第４の電位を印加する動作と、を有し、読み出し動作は、第１乃至第３のトランジスタのそれぞれのバックゲートに、第１の電位を印加する動作と、第１のトランジスタのゲートに、第１のトランジスタがオン状態となる高レベルを印加する動作と、第３のトランジスタのゲートに、第３のトランジスタがオン状態となる高レベルを印加する動作と、第２のトランジスタのゲートに、第５の電位を印加する動作と、第１のトランジスタのソース又はドレインの他方に第６の電位を印加する動作と、第３のトランジスタのソース又はドレインの他方に第７の電位を印加する動作と、を有し、第１の電位は負の電位である、半導体装置の動作方法である。
（１７）
　また、本発明の一態様は、上記（１６）の動作方法において、消去動作を有し、消去動作は、第１乃至第３のトランジスタのそれぞれのバックゲートに、第１の電位を印加する動作と、第３のトランジスタのゲートに、第３のトランジスタがオン状態となる高レベル電位を印加する動作と、第３のトランジスタのソース又はドレインの他方に、第２のトランジスタの電荷蓄積層から電子を引き抜くための第８の電位を印加する動作と、を有する、半導体装置の動作方法である。
（１８）
　また、本発明の一態様は、上記（１６）又は（１７）の動作方法において、金属酸化物は、少なくともＩｎを有する、半導体装置の動作方法である。
（１９）
　また、本発明の一態様は、上記（１６）又は（１７）の動作方法において、金属酸化物は、Ｉｎと、Ｚｎと、を有する、半導体装置の動作方法である。
（２０）
　また、本発明の一態様は、上記（１９）の動作方法において、金属酸化物は、ＺｎよりもＩｎの割合が多い、半導体装置の動作方法である。
（２１）
　また、本発明の一態様は、上記（１９）の動作方法において、金属酸化物に含まれている、Ｉｎと、Ｚｎとの原子数比は、Ｉｎ：Ｚｎ＝２：１、又はその近傍の組成である、半導体装置の作製方法である。
（２２）
　また、本発明の一態様は、上記（１９）の動作方法において、金属酸化物に含まれている、Ｉｎと、Ｚｎとの原子数比は、Ｉｎ：Ｚｎ＝５：１、又はその近傍の組成である、半導体装置の作製方法である。
（２３）
　また、本発明の一態様は、上記（１９）の動作方法において、金属酸化物に含まれている、Ｉｎと、Ｚｎとの原子数比は、Ｉｎ：Ｚｎ＝１０：１、又はその近傍の組成である、半導体装置の作製方法である。
（２４）
　また、本発明の一態様は、上記（１６）又は（１７）の構成において、金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、半導体装置の動作方法である。
（２５）
　また、本発明の一態様は、上記（２４）の構成において、元素ＭはＧａであって、金属酸化物に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、又はその近傍の組成である、半導体装置の動作方法である。
（２６）
　また、本発明の一態様は、上記（２４）の構成において、元素ＭはＧａであって、金属酸化物に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成である、半導体装置の動作方法である。
　本発明の一態様により、良好な電気特性を有し、トラップセンターの形成が抑制された半導体装置を提供することが可能となる。
　また、本発明の一態様により、単位面積あたりの記憶容量の大きい半導体装置を提供することができる。また、本発明の一態様により、メモリセル（メモリトランジスタ、セルトランジスタなどともいう）を積層した新規な構造の半導体装置を提供することができる。また、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　また、本発明の一態様により、該半導体装置を有するモジュールを提供することができる。また、本発明の一態様により、該半導体装置、または該モジュールを有する電子機器を提供することができる。また、本発明の一態様により、新規な半導体装置を提供することができる。また、本発明の一態様により、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
　また、本発明の一態様により、回路動作において、消費電力の低減された半導体装置を提供することができる。また、本発明の一態様により、回路動作において、消費電力の低減された、該半導体装置を有するモジュールを提供することができる。また、本発明の一態様により、該半導体装置、または該モジュールを有する電子機器を提供することができる。
　また、本発明の一態様により、新規な半導体装置の作製方法を提供することができる。また、本発明の一態様により、新規な半導体装置の動作方法を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１は半導体装置の例を説明する断面図である。
図２Ａは半導体装置の例を説明する上面図、図２Ｂは半導体装置の例を説明する断面図である。
図３Ａ、図３Ｂは半導体装置の例を説明する断面図である。
図４は半導体装置の例を説明する上面図である。
図５は半導体装置の例を説明する断面図である。
図６は半導体装置の例を説明する断面図である。
図７ＡはＩＧＺＯの結晶構造の分類を示す表、図７Ｂは石英ガラスのＸＲＤスペクトルを説明する図、図７Ｃは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。
図８Ａ、図８Ｂは半導体装置の作製工程の例を説明する断面図である。
図９Ａ、図９Ｂ、図９Ｃは半導体装置の作製工程の例を説明する断面図である。
図１０Ａ、図１０Ｂは半導体装置の作製工程の例を説明する断面図である。
図１１Ａ、図１１Ｂは半導体装置の作製工程の例を説明する断面図である。
図１２は半導体装置の作製工程の例を説明する図である。
図１３Ａは半導体装置の作製工程の例を説明する上面図、図１３Ｂ、図１３Ｃは半導体装置の作製工程の例を説明する断面図である。
図１４Ａは半導体装置の作製工程の例を説明する上面図、図１４Ｂ、図１４Ｃは半導体装置の作製工程の例を説明する断面図である。
図１５Ａは半導体装置の作製工程の例を説明する上面図、図１５Ｂ、図１５Ｃは半導体装置の作製工程の例を説明する断面図である。
図１６Ａは半導体装置の作製工程の例を説明する上面図、図１６Ｂ、図１６Ｃは半導体装置の作製工程の例を説明する断面図である。
図１７Ａは半導体装置の作製工程の例を説明する上面図、図１７Ｂ、図１７Ｃは半導体装置の作製工程の例を説明する断面図である。
図１８Ａは半導体装置の作製工程の例を説明する上面図、図１８Ｂ、図１８Ｃは半導体装置の作製工程の例を説明する断面図である。
図１９Ａは半導体装置の作製工程の例を説明する上面図、図１９Ｂ、図１９Ｃは半導体装置の作製工程の例を説明する断面図である。
図２０Ａは半導体装置の作製工程の例を説明する上面図、図２０Ｂ、図２０Ｃは半導体装置の作製工程の例を説明する断面図である。
図２１Ａは半導体装置の作製工程の例を説明する上面図、図２１Ｂ、図２１Ｃは半導体装置の作製工程の例を説明する断面図である。
図２２Ａは半導体装置の作製工程の例を説明する上面図、図２２Ｂ、図２２Ｃ、図２２Ｄは半導体装置の作製工程の例を説明する断面図である。
図２３Ａは半導体装置の作製工程の例を説明する上面図、図２３Ｂ、図２３Ｃは半導体装置の作製工程の例を説明する断面図である。
図２４Ａは半導体装置の作製工程の例を説明する上面図、図２４Ｂ、図２４Ｃは半導体装置の作製工程の例を説明する断面図である。
図２５Ａは半導体装置の作製工程の例を説明する上面図、図２５Ｂ、図２５Ｃは半導体装置の作製工程の例を説明する断面図である。
図２６Ａは半導体装置の作製工程の例を説明する上面図、図２６Ｂ、図２６Ｃは半導体装置の作製工程の例を説明する断面図である。
図２７Ａは半導体装置の作製工程の例を説明する上面図、図２７Ｂ、図２７Ｃは半導体装置の作製工程の例を説明する断面図である。
図２８Ａは半導体装置の作製工程の例を説明する上面図、図２８Ｂ、図２８Ｃは半導体装置の作製工程の例を説明する断面図である。
図２９Ａは半導体装置の作製工程の例を説明する上面図、図２９Ｂ、図２９Ｃは半導体装置の作製工程の例を説明する断面図である。
図３０Ａは記憶装置の構成例を示す機能ブロック図、図３０Ｂはメモリストリングの構成例を示す回路図である。
図３１は記憶装置の構成例を示す機能ブロック図である。
図３２はメモリセルアレイの３次元構造構成例を示す図である。
図３３はメモリセルアレイの３次元構造構成例を示す図である。
図３４はメモリセルアレイの３次元構造構成例を示す図である。
図３５Ａ、図３５Ｂ、図３５Ｃは記憶装置の動作例を説明するための回路図である。
図３６Ａ、図３６Ｂ、図３６Ｃは記憶装置の動作例を説明するためのタイミングチャートである。
図３７Ａは半導体ウェハの一例を示す斜視図、図３７Ｂはチップの一例を示す斜視図、図３７Ｃ、図３７Ｄは電子部品の一例を示す斜視図である。
図３８Ａ、図３８Ｂ、図３８Ｃ、図３８Ｄ、図３８Ｅは記憶装置の例の模式図である。
図３９はＡＩシステムの構成例を示すブロック図である。
図４０Ａ、図４０ＢはＡＩシステムの応用例を説明するブロック図である。
図４１Ａは電子機器の例を示す図、図４１Ｂは電子機器の構成例を示すブロック図である。
図４２Ａ、図４２Ｂ、図４２Ｃ、図４２Ｄ、図４２Ｅ、図４２Ｆは電子機器の例を示す斜視図である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
　なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜が導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。
　また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以下（０．１＜Ｚｎ≦２）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが１０の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｚｎ＝２：１またはその近傍とは、原子数の総和に対して、Ｚｎが１の場合、Ｉｎは１より大きく３以下（１＜Ｉｎ≦３）とする。また、Ｉｎ：Ｚｎ＝５：１またはその近傍とは、原子数の総和に対して、Ｚｎが１の場合、Ｉｎは３より大きく７以下（３＜Ｉｎ≦７）とする。また、Ｉｎ：Ｚｎ＝１０：１またはその近傍とは、原子数の総和に対して、Ｚｎが１の場合、Ｉｎは７より大きく１３以下（７＜Ｉｎ≦１３）とする。
（実施の形態１）
　本実施の形態では、開示する発明の一態様の半導体装置である記憶装置の構成例、作製方法の例、回路構成例、および動作例について、図１乃至図３５を参照して説明する。
＜メモリトランジスタＭＴ、メモリセルアレイ７００＞
　はじめに、半導体装置のメモリトランジスタＭＴ、およびメモリセルアレイの構成について、図１、図２Ａ、図２Ｂ、図３Ａ、及び図３Ｂを参照して説明する。図１は、メモリセルアレイ７００の断面図である。図２Ａは、メモリセルアレイ７００の上面図である。なお、図２Ａは、図１にＡ５−Ａ６の一点鎖線で示した面における上面図であり、一部の構成要素を省略している。また、図１は、図２ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図２Ｂは、図２ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、メモリストリングの一例を説明する断面図である。また、図３Ａは、図１において、一点鎖線７９１で囲まれた部分を拡大した断面図であり、メモリセルとして機能するメモリトランジスタＭＴの一例を説明する図である。また、図３Ｂは、図１において、一点鎖線７９２で囲まれた部分を拡大した断面図であり、選択トランジスタとして機能するトランジスタの一例を説明する図である。なお、以下においては、図１などに示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリセルアレイ７００を設ける基体７２０の上面に平行にとり、ｚ軸は基体７２０の上面に垂直にとる。
　メモリセルアレイ７００は、基体７２０上に、絶縁体７２１を有し、絶縁体７２１上に、導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍ：ｍは、２以上の自然数）及び絶縁体７２２（絶縁体７２２＿１乃至絶縁体７２２＿ｍ）、が交互に積層された積層体を有し、該積層体上に導電体７０２を有し、導電体７０２及び該積層体上に絶縁体７２４を有し、絶縁体７２４と導電体７０２と該積層体と絶縁体７２１とを貫通するように形成された開口部の内側に、絶縁体７０３（絶縁体７０３＿１乃至絶縁体７０３＿４）を有し、絶縁体７０３の内側に酸化物７０４（酸化物７０４＿１乃至酸化物７０４＿４）を有し、酸化物７０４の内側に絶縁体７１１（絶縁体７１１＿１乃至絶縁体７１１＿４）を有し、絶縁体７１１の内側に導電体７１２（導電体７１２＿１乃至導電体７１２＿４）を有し、酸化物７０４＿１乃至酸化物７０４＿４の上端部にそれぞれ電気的に接続する導電体７０５（導電体７０５＿１乃至導電体７０５＿４）を有し、酸化物７０４＿１乃至酸化物７０４＿４の下端部にそれぞれ電気的に接続する導電体７０６（導電体７０６＿１乃至導電体７０６＿４）を有し、導電体７０１＿１乃至導電体７０１＿ｍにそれぞれ電気的に接続する導電体７０７（導電体７０７＿１乃至導電体７０７＿ｍ）を有し、導電体７０７＿１乃至導電体７０７＿ｍにそれぞれ電気的に接続する導電体７０８（導電体７０８＿１乃至導電体７０８＿ｍ）を有し、導電体７０２と電気的に接続する導電体７０９を有し、導電体７０９と電気的に接続する導電体７１０を有し、絶縁体７２４と導電体７０５と導電体７０８と導電体７１０との上に、絶縁体７１７及び絶縁体７１３を有し、導電体７１２＿１乃至導電体７１２＿４にそれぞれ電気的に接続する導電体７１４（図２Ｂでは導電体７１４＿１と図示している）及び導電体７１５（図２Ｂでは導電体７１５＿１と図示している）を有する。なお、図１、図２Ａ、及び図２Ｂでは、複数の導電体７０１を表すために、導電体７０１を４段以上表示しているが、本実施の形態は図１に限られることなく、少なくとも導電体７０１を２段以上有していればよい。
　ここで、図１及び図２Ａに示すように、導電体７０１はｘ軸方向に延伸して設けられる。また、図１及び図２Ｂに示すように、絶縁体７０３及び酸化物７０４はｚ軸方向に延伸して設けられる。つまり、導電体７０１と、絶縁体７０３及び酸化物７０４と、は互いに垂直に交差して設けられることが好ましい。また、図１に示すように、導電体７０７はｚ軸方向に延伸して設けられる。また、導電体７０８をｙ軸方向に延伸して設けてもよい。また、導電体７０５に接続される配線ＢＬとして機能する導電体をｙ軸方向に延伸して設けてもよい。なお、導電体７０５の一部を配線ＢＬとして機能させ、当該導電体をｙ軸方向に延伸して設けてもよい。
　導電体７１２は、柱状に形成されており、ｚ軸方向に延伸して設けられる。また、導電体７１２を囲うように絶縁体７１１が設けられ、さらに絶縁体７１１を囲うように酸化物７０４が設けられ、それぞれｚ軸方向に延伸して設けられる。別言すると、ｚ軸方向に延伸して設けられた柱状の酸化物７０４の内部に、導電体７１２が芯のように設けられ、酸化物７０４と導電体７１２の間に、絶縁体７１１が設けられる。また、絶縁体７０３は、柱状の酸化物７０４の側周辺を囲うように設けられている。また、導電体７０７は、柱状に形成されており、ｚ軸方向に延伸して設けられる。
　柱状の酸化物７０４は、ｚ軸方向の下端において、導電体７０６と電気的に接続し、上端において、導電体７０５と電気的に接続する。また、図２Ｂに示すように、導電体７０６は、隣り合う２つの柱状の酸化物７０４の下端と電気に接続し、該２つの柱状の酸化物７０４の上端は、それぞれ、電気的に分離した導電体７０５と、電気的に接続する。本実施の形態では、２つの柱状の酸化物７０４を導電体７０６で電気的に接続したＵ字型のメモリストリングについて説明するが、本発明は、これに限らない。例えば、導電体７０６を、ビット線ＢＬおよびソース線ＳＬの一方とし、導電体７０５を、ビット線ＢＬおよびソース線ＳＬの他方としてもよい。この場合、導電体７０６は、複数の柱状の酸化物７０４と電気的に接続してもよいし、一つの柱状の酸化物７０４と電気的に接続してもよい。また、導電体７０５は、複数の柱状の酸化物７０４と電気的に接続してもよいし、一つの柱状の酸化物７０４と電気的に接続してもよい。
　柱状の酸化物７０４の下端をビット線ＢＬおよびソース線ＳＬの一方と電気的に接続し、上端を他方と電気的に接続する場合、柱状の酸化物７０４の下端付近と、上端付近に選択トランジスタを設けることが好ましい。例えば、導電体７０６をビット線ＢＬの一部、導電体７０５をソース線ＳＬの一部とした場合、導電体７０６とメモリトランジスタＭＴの間に、選択トランジスタＳＳＴ、導電体７０５とメモリトランジスタＭＴの間に、選択トランジスタＳＤＴを設ける。
　ここで、導電体７０１と、絶縁体７０３および酸化物７０４と、が交差する領域およびその近傍がメモリトランジスタＭＴとして機能する。また、導電体７０２と、絶縁体７０３および酸化物７０４と、が交差する領域およびその近傍が選択トランジスタとして機能する。これらのメモリトランジスタＭＴおよび選択トランジスタのチャネル長方向はｚ軸に平行になる。メモリトランジスタＭＴおよび選択トランジスタが電気的に直列に接続されており、これらがメモリストリングを構成している。
　図３Ａは、図１において、一点鎖線７９１で囲まれた部分を拡大した断面図であり、一例として、ｋ段目（ｋは、２以上ｍ−１以下の整数）のメモリトランジスタＭＴの断面を示す図である。メモリトランジスタＭＴは、導電体７０１＿ｋと、絶縁体７０３（絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃ）と、酸化物７０４（酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃ）と、を有する。また、メモリトランジスタＭＴは、導電体７１２、および絶縁体７１１を有していてもよい。
　導電体７０１＿ｋは、メモリトランジスタＭＴのゲートとして機能し、絶縁体７０３ａは、ゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能する。
　詳細は後述するが、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃを有しており、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広く、酸化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広い。別言すると、酸化物７０４ｂは、酸化物７０４ａおよび酸化物７０４ｃに対して、相対的にエネルギーギャップが狭い。
　ｋ段目のメモリトランジスタＭＴに含まれている酸化物７０４は、チャネル形成領域として機能する。また、ｋ段目のメモリトランジスタＭＴとｋ−１段目のメモリトランジスタＭＴとの間の酸化物７０４、ｋ段目のメモリトランジスタＭＴとｋ＋１段目のメモリトランジスタＭＴとの間の酸化物７０４は、低抵抗領域として機能するのが好ましい。酸化物７０４は、チャネル形成領域と、低抵抗領域が交互に形成された構造を有することによって、メモリセルが積層されたメモリストリング、またはメモリセルアレイにおいて、メモリセル間の直列抵抗を低減することができる。
　導電体７１２を設ける場合、導電体７０１＿ｋは、第１のゲートとして機能し、導電体７１２は、第２のゲートとして機能する。なお、第１のゲートを、単にゲート、またはコントロールゲートと呼び、第２のゲートをバックゲートと呼ぶことがある。また、酸化物７０４と、導電体７１２の間には、絶縁体７１１が設けられ、第２のゲート絶縁層として機能する。このとき、絶縁体７０３ａは、第１のゲート絶縁層として機能する。メモリトランジスタＭＴの回路動作において、第２のゲートとして機能する導電体７１２の電位を制御することで、メモリトランジスタＭＴの消費電力を低減することができる。
　図３Ｂは、図１において、一点鎖線７９２で囲まれた部分を拡大した断面図であり、選択トランジスタ（ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：ＳＳＴ）の断面を示す図である。選択トランジスタは、導電体７０２と、絶縁体７０３と、酸化物７０４（酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃ）と、を有する。また、導電体７１２、および絶縁体７１１を有していてもよい。
　導電体７０２は、選択トランジスタのゲートとして機能し、絶縁体７０３ａは、ゲート絶縁層として機能する。ゲート絶縁層は、少なくとも絶縁体７０３ａを有していればよく、絶縁体７０３ｂ、および絶縁体７０３ｃは、設けなくてもよい。あるいは、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを設けた後、部分的に絶縁体７０３ｂ、および絶縁体７０３ｃを除去してもよい。
　酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃ有しており、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広く、酸化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広い。別言すると、酸化物７０４ｂは、酸化物７０４ａおよび酸化物７０４ｃに対して、相対的にエネルギーギャップが狭い。
　導電体７１２を設ける場合、導電体７０２は、第１のゲートとして機能し、導電体７１２は、第２のゲートとして機能する。なお、第１のゲートを、単にゲート、またはトップゲートと呼び、第２のゲートをバックゲートと呼ぶことがある。また、酸化物７０４と、導電体７１２の間には、絶縁体７１１が設けられ、第２のゲート絶縁層として機能する。このとき、絶縁体７０３ａは、第１のゲート絶縁層として機能する。第２のゲートとして機能する導電体７１２により、選択トランジスタのしきい値を制御することができる。
　なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。
　メモリセルアレイ７００を設ける基体７２０は絶縁表面を有していることが好ましい。絶縁表面を有する基板としては、表面に絶縁体が形成された半導体基板、絶縁体基板、表面に絶縁体が形成された導電体基板などを用いればよい。半導体基板としては、例えば、シリコン、ゲルマニウムなどのいずれか一を材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどのいずれか一を材料とした半導体基板などを用いればよい。また、絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などを用いればよい。また、前述の半導体基板において内部に絶縁体領域を有する基板として、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。また、導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などを用いればよい。
　導電体７０１は、メモリトランジスタＭＴのゲートとして機能し、ワード線と電気的に接続する。すなわち、導電体７０１、導電体７０７、および導電体７０８は、ワード線の一部としても機能する。ここで、導電体７０１は、図１に示すように、下層の導電体７０１が上層の導電体７０１よりＡ２側に延伸した、階段状に設けられることが好ましい。このように、導電体７０１を設けることにより、下層の導電体７０１の上面の一部の領域が、より上層の導電体７０１と重ならないので、導電体７０１各層の当該領域と各導電体７０７を接続させることができる。
　導電体７０１として、不純物が添加されたシリコンや、金属など、導電性を有する材料を用いることができる。導電体７０１として、シリコンを用いる場合、アモルファスシリコンや微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。また、シリコンに導電性を持たせるため、ｐ型不純物やｎ型不純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、またはニッケルを含むシリサイドを導電体７０１として用いることができる。また、金属材料を導電体７０１に用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。
　導電体７０２は、導電体７０１の上に設けられる。導電体７０２は、選択トランジスタ（ビット線側選択トランジスタ：ＳＤＴ、およびソース線側選択トランジスタ：ＳＳＴ）のゲートとして機能し、配線ＤＧＬ、または配線ＳＧＬと電気的に接続する。すなわち、導電体７０２、導電体７０９、および導電体７１０は、配線ＤＧＬ、または配線ＳＧＬの一部としても機能する。また、導電体７０２は、導電体７０１と同様の材料を用いることができる。また、導電体７０２は、導電体７０１と同じ材料を用いてもよいし、異なる材料を用いてもよい。導電体７０１、および導電体７０２は、用途に応じて、仕事関数などを考慮し、決定すればよい。
　導電体７０１、および導電体７０２の上層、および下層に設けられる絶縁膜として、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂は、比誘電率が低いため、該絶縁膜に用いることは好適である。
　一方、該絶縁膜として、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いることも可能だが、これらは比誘電率が高いため、導電体７０１間、または導電体７０１および導電体７０２の間に寄生容量が生じる場合がある。デバイスの設計、用途に応じて該絶縁膜に用いる材料を決めることができる。
　絶縁体７０３は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを有する。絶縁体７０３ａは、導電体７０１側に設けられ、絶縁体７０３ｃは、酸化物７０４側に設けられ、絶縁体７０３ｂは、絶縁体７０３ａと絶縁体７０３ｃの間に設けられる。絶縁体７０３ａは、ゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能する。
　なお、選択トランジスタは、メモリトランジスタＭＴと同じ構造でもよい。一方、図３Ｂに示すように、選択トランジスタには、電荷蓄積層およびトンネル絶縁層を設けなくてもよい。ビット線側トランジスタＳＤＴ、およびソース線側トランジスタＳＳＴにおいて、絶縁体７０３ｂおよび絶縁体７０３ｃを除去し、絶縁体７０３として絶縁体７０３ａのみを設ける構成にしてもよい。または、ビット線側トランジスタＳＤＴ、およびソース線側トランジスタＳＳＴにおいて、絶縁体７０３ｂおよび絶縁体７０３ｃを設けず、絶縁体７０３ａのみを絶縁体７０３として設ける構成にしてもよい。また、図３Ｂにおいて、第２のゲート電極として、導電体７１２を設けてもよい。この場合、導電体７０２は、第１のゲート電極として機能し、絶縁体７０３ａは、第１のゲート絶縁膜として機能し、絶縁体７１１は第２のゲート絶縁膜として機能する。導電体７１２により、選択トランジスタのしきい値を制御することができる。
　絶縁体７０３ａとして、酸化シリコンや、酸化窒化シリコンなどを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、またはアルミニウム、ハフニウム、ジルコニウムから選ばれた２つ以上を含む酸化物を用いてもよい。また、これらを積層して絶縁体７０３ａとしてもよい。
　絶縁体７０３ｂは、電荷蓄積層として機能する材料を用いることが好ましく、窒化シリコンや、窒化酸化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、またはアルミニウム、ハフニウム、ジルコニウムから選ばれた２つ以上を含む酸化物を有してもよい。
　絶縁体７０３ｃとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、またはアルミニウム、ハフニウム、ジルコニウムから選ばれた２つ以上を含む酸化物を用いてもよい。また、これらを積層して絶縁体７０３ｃとしてもよい。
　特に、絶縁体７０３ａ、絶縁体７０３ｂ、絶縁体７０３ｃの少なくとも一には、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体７０３ａ、絶縁体７０３ｂ、絶縁体７０３ｃのいずれか一を積層構造とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体７０３ａ、絶縁体７０３ｂ、絶縁体７０３ｃの少なくとも一には、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。
　また、詳細は後述するが、絶縁体７０３ｃがトンネル絶縁層として機能することで、メモリトランジスタＭＴへのデータの書き込み動作、または消去動作において、絶縁体７０３ｃを通って、酸化物７０４と絶縁体７０２ｂの間で、電荷の移動が行われる。このように、絶縁体７０３ｃがトンネル絶縁層として機能するためには、絶縁体７０３ｃの膜厚は、絶縁体７０３ａより薄いことが好ましい。
　なお、導電体７０１、導電体７０２、及び絶縁膜を有する積層体に設けられた開口に絶縁体７０３を形成する場合、開口の底部に形成された絶縁体７０３は、ドライエッチングなどを用いた異方性エッチングにより除去する必要がある。異方性エッチングの際、絶縁体７０３ｃは、側面においても、プラズマ、ラジカル、ガス、薬液などに曝される。これらによって絶縁体７０３ｃの側面がダメージを受けると、絶縁体７０３ｃにトラップセンターが生じ、トランジスタの電気特性に影響を与える場合がある。トラップセンターの生成を抑制するためには、絶縁体７０３ｃの側面は、エッチングによるダメージに対して高い耐性を有していることが求められる。この場合、絶縁体７０３ｃとして、酸化アルミニウム、酸化シリコンと酸化アルミニウムの積層、または酸化窒化シリコンと酸化アルミニウムの積層を用いることが好ましい。
　絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃは、ＡＬＤ法やＣＶＤ法を用いて形成することができる。また、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃの界面の汚染を防ぐためには、同一チャンバー内で、または複数のチャンバーを有するマルチチャンバー方式の成膜装置を用いて、大気雰囲気に曝すことなく、連続で成膜することが好ましい。
　酸化物７０４は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　例えば、酸化物７０４として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物７０４として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。
　酸化物７０４は、絶縁体７０３ｃ側に設けられる酸化物７０４ａと酸化物７０４ａの内側に設けられる酸化物７０４ｂと、酸化物７０４ｂの内側に設けられる酸化物７０４ｃと、を有することが好ましい。このとき、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギーギャップの広い酸化物を用いることが好ましい。また、酸化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャップの広い酸化物を用いることが好ましい。ここで、エネルギーギャップの広い酸化物を、ワイドギャップである酸化物、エネルギーギャップの狭い酸化物をナローギャップである酸化物と呼ぶことがある。なお、図３Ａ、および図３Ｂにおいて、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃの３層構造としているが、これに限らない。酸化物７０４は、酸化物７０４ａ、および酸化物７０４ｂの２層構造を有していてもよいし、４層以上の積層構造でもよい。
　酸化物７０４ａ、および酸化物７０４ｃをワイドギャップとし、酸化物７０４ｂをナローギャップとする場合、酸化物７０４ａ、および酸化物７０４ｃの伝導帯下端のエネルギーが、酸化物７０４ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物７０４ａ、および酸化物７０４ｃの電子親和力が、酸化物７０４ｂの電子親和力より小さいことが好ましい。
　また、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃは、各金属原子の原子数比が異なる組み合わせにすることが好ましい。具体的には、酸化物７０４ａ、および酸化物７０４ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物７０４ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物７０４ａ、および酸化物７０４ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物７０４ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物７０４ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物７０４ａ、および酸化物７０４ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　酸化物７０４ａ、および酸化物７０４ｃには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４の組成、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の組成、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。また、酸化物７０４ｂには、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の組成、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。また、上述した以外の組成としては、酸化物７０４ｂには、例えば、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３の組成、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３の組成、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。これらの酸化物７０４ａおよび酸化物７０４ｂを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物７０４ａ、および酸化物７０４ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物７０４ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物７０４ｂの組成として、Ｉｎの比率を高めることは、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。また、酸化物７０４ｂのＩｎ比率を高めることで、ノーマリーオンのトランジスタ特性となる場合が多い。ただし、本発明の一態様では、ノーマリーオンのトランジスタ特性であっても良好な半導体装置の動作方法を提供することができる。なお、本発明の一態様の半導体装置の動作方法の詳細については、後述する。
　なお、本明細書等において、ノーマリーオンとは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことをいう。また、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
　また、酸化物７０４ａ、および酸化物７０４ｃとして、後述する、ＣＡＡＣ−ＯＳを用い、酸化物７０４ｂとして、ＣＡＣ−ＯＳを用いることが好ましい。酸化物７０４ａ、および酸化物７０４ｃとして、ＣＡＡＣ−ＯＳを用いる場合、ｃ軸は、図１、図２などに示すｘ−ｙ平面に平行、すなわちｚ軸に垂直で、かつ開口の側面から中心に向かうように配向することが好ましい。
　ここで、酸化物７０４ａと酸化物７０４ｂの接合部、および酸化物７０４ｃと酸化物７０４ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物７０４ａと酸化物７０４ｂの接合部、および酸化物７０４ｃと酸化物７０４ｂの接合部における伝導帯下端は、連続的に変化または連続接合する。このようにするためには、酸化物７０４ａと酸化物７０４ｂとの界面、および酸化物７０４ｃと酸化物７０４ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物７０４ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物７０４ａ、および酸化物７０４ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。これにより、酸化物７０４ａと酸化物７０４ｂとの界面、および酸化物７０４ｃと酸化物７０４ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、メモリトランジスタＭＴは高いオン電流を得られる。
　なお、酸化物７０４として用いることができる金属酸化物のより詳細な説明については、後述する。
　図３Ａは、図１において一点鎖線７９１で囲まれたメモリトランジスタＭＴの拡大図である。図３Ａに示すように、酸化物７０４ｂは、酸化物７０４ａと酸化物７０４ｃに挟まれるように設けられている。このような構成において、酸化物７０４に、導電体７０５から導電体７０６への方向、あるいは導電体７０６から導電体７０５への方向にキャリアを流す際、ナローギャップを有する成分において、主にキャリアが流れる。このため、上記構成を用いる場合、ナローギャップである酸化物７０４ｂをワイドギャップである酸化物７０４ａ、および酸化物７０４ｃで挟むことにより、酸化物７０４を流れるキャリアを酸化物７０４ｂに閉じ込めることができ、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　また、酸化物７０４ｂと、絶縁体７０３ｃと、の間に酸化物７０４ａを設けることで、キャリアパスとなる酸化物７０４ｂと、絶縁体７０３ｃが直接接することがなく、トラップセンターの形成を抑制することができる。半導体（酸化物半導体）と、絶縁体との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタの信頼性や、オン、オフ特性に悪影響を及ぼす恐れがある。よって、当該酸化物を用いるトランジスタは、トラップセンターによる電気特性の影響を受けることがないため、オン状態においてより高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。また、当該トランジスタ、および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。
　また、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜が、水素を吸収する特性を有する場合、酸化物７０４に当該膜を接することで、酸化物７０４中の水素は、当該膜へと吸収される。従って、酸化物７０４中の不純物である水素を低減することができる。また、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、後の工程で、酸化物７０４から吸収した水素とともに除去してもよい。これによって、酸化物７０４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。
　なお、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、必ずしも除去しなくともよい。例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜が、酸化物７０４から吸収した酸素により、酸化し、絶縁体となり、高抵抗化している場合は、残存させてもよい。その場合、絶縁体７１１と同様に、第２のゲート絶縁層として機能する場合がある。
　また、例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に、導電性を有する領域が残存している場合、熱処理を行うことにより、導電性を有する領域を酸化させることで、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は絶縁体となり、高抵抗化する。当該熱処理は、例えば、酸化性雰囲気下で行うことが好ましい。また、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜の近傍に酸素を有する構造体がある場合、熱処理を行うことで、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、当該構造体が有する酸素と反応し、酸化する場合がある。
　金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を、絶縁体として残存させることで、絶縁体７１１と同様に、第２のゲート絶縁層として機能させることができる。
　例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、０．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けることが好ましい。例えば、０．５ｎｍ以上５ｎｍ以下のアルミニウムを、加熱処理により酸化させると０．７ｎｍ以上８ｎｍ以下の酸化アルミニウムとなる場合がある。なお、酸化性雰囲気下で熱処理を行う場合には、酸化物７０４と、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜とが、接した状態で、窒素を含む雰囲気下において一度熱処理を行ったあとに行うと好適である。窒素を含む雰囲気下において、一度熱処理を行うことで、酸化物７０４中の酸素が金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に拡散しやすくなる。
　ここで、酸化物半導体を用いたメモリトランジスタや、選択トランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域中の酸素欠損はできる限り低減されていることが好ましい。なお、半導体装置の仕様によっては、メモリトランジスタはノーマリーオン特性で動作させてもよい。
　導電体７１２を設ける場合、導電体７１２として、導電体７０１と同様な材料を用いることができる。導電体７１２は、アスペクト比の大きい開口内部（別言すると、酸化物７０４、および絶縁体７１１の凹部）に形成する必要があるため、ＣＶＤ法、ＡＬＤ法、または、メッキ法にて形成されることが好ましい。この時、絶縁体７１１は、絶縁体７０３と同様の材料を用いることができる。
　また、酸化物７０４ｃの内側に絶縁体７１１を設ける場合、絶縁体７１１は、酸化物７０４に酸素を供給できる材料であることが好ましい。絶縁体７１１として、水素や窒素を極力含まない酸化物を用いることで、酸化物７０４に酸素を供給できる場合がある。酸化物７０４に酸素を供給することで、酸化物７０４は高純度化する。高純度化された酸化物を酸化物７０４として用いることで、メモリトランジスタＭＴ、および当該メモリトランジスタＭＴを用いた半導体装置は、高い信頼性を得ることができる。
　また、絶縁体７１１は、水素や窒素などの不純物を供給できる材料としてもよい。絶縁体７１１として、例えば、水素や窒素を含む酸化物を用いることで、酸化物７０４に水素や窒素を供給できる場合がある。酸化物７０４に水素や窒素を供給することで、酸化物７０４の抵抗値が下がる場合がある。酸化物７０４の抵抗値を、回路動作の弊害にならない程度に下げることで、より低い駆動電圧で、メモリトランジスタＭＴを動作させることができる。また、メモリトランジスタＭＴのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　なお、メモリトランジスタＭＴが設けられる積層体に形成された開口は、図２Ａ等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状に合わせて、絶縁体７０３、及び酸化物７０４の上面形状も変化することがある。また、当該開口は、上方（導電体７０５側）の開口の断面積に比較して下方（導電体７０６側）の開口の断面積が狭くなる形状としてもよい。
　酸化物７０４、絶縁体７０３、及び導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍのいずれか一）により、メモリトランジスタＭＴが構成される。図１、および図２には、メモリトランジスタＭＴがｍ段（ｍは２以上の自然数）積層している例を示している。なお、図１、及び図２では、複数の導電体７０１を表すために、導電体７０１を４段以上表示しているが、本実施の形態は図１に限られることなく、少なくとも導電体７０１を２段以上有していればよい。
　導電体７０５は、酸化物７０４と電気的に接続し、ソース線ＳＬ、またはビット線ＢＬの一部として機能する。導電体７０５として、金属元素を含む導電性材料を用いることが好ましい。あるいは、導電体７０５として、上述した金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に用いることができる材料の内、導電性を有する材料を用いることができる。この場合、酸化物７０４の一部は、低抵抗化する。また、導電体７０５と酸化物７０４の界面には、導電体７０５が有する金属元素と、酸化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物層が形成されることで、導電体７０５と、酸化物７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物７０４に含まれる酸素を、導電体７０５が吸収し、酸化物７０４の、導電体７０５と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０５と、酸化物７０４とのコンタクト抵抗を低減することができる。
　導電体７０５として、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、および銅から選ばれた一、または複数の金属元素を含む導電性材料を用いることが好ましい。
　導電体７０６は、図２Ｂに示すように、ビット線ＢＬの一部として機能する導電体７０６と電気的に接続する酸化物７０４と、ソース線ＳＬの一部として機能する導電体７０５と電気的に接続する酸化物７０４と、を電気的に接続することで、メモリストリングを構成する。図２Ａの点線で囲まれた領域は、メモリストリングを表している。すなわち、図２Ａでは、４つのメモリストリングを有するメモリセルアレイ７００を示している。
　導電体７０６は、導電体７０５と同様の材料を用いることができる。あるいは、導電体７０６として、上述した金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に用いることができる材料の内、導電性を有する材料を用いることができる。この場合、上述した通り、酸化物７０４の一部は、低抵抗化する。また、導電体７０６は、導電体７０５と同じ材料を用いてもよいし、異なる材料を用いてもよい。
　また、導電体７０６と酸化物７０４の界面には、導電体７０６が有する金属元素と、酸化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物層が形成されることで、導電体７０６と、酸化物７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物７０４に含まれる酸素を、導電体７０６が吸収し、酸化物７０４の、導電体７０６と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０６と、酸化物７０４とのコンタクト抵抗を低減することができる。
　導電体７０７、導電体７０８、導電体７０９、導電体７１０、導電体７１４、及び導電体７１５は、導電体７０１、導電体７０２、または導電体７１２に用いることができる材料を、同様に用いることができる。各導電体は、同じ材料を用いてもよいし、異なる材料を用いてもよい。
＜メモリセルアレイ７００Ａ＞
　図４は、メモリトランジスタＭＴを６段有するメモリセルアレイ７００を複数組み合わせたメモリセルアレイ７００Ａを説明する上面図である。なお、図４では、説明を容易にするため、一部の構成要素を省略している。例えば、導電体７０１上に設けられる選択トランジスタ（ビット線側トランジスタＳＤＴ、およびソース線側トランジスタＳＳＴ）や、それらの構成要素である導電体７０２は、省略している。また、ビット線ＢＬやソース線ＳＬの一部として機能する導電体７０５、ワード線ＷＬ（ワード線ＷＬａ＿１乃至ワード線ＷＬａ＿６、ワード線ＷＬｂ＿１乃至ワード線ＷＬｂ＿６）の一部として機能する導電体７０８、第２のゲートとして機能する導電体７１２と電気的に接続する配線ＢＧの一部として機能する導電体７１５は、実線にて示している。
　メモリセルアレイ７００Ａにおいて、各メモリセルアレイ７００は、６段のメモリトランジスタＭＴを有するメモリストリングを４つ有する。
　メモリストリングのビット線側の端は、それぞれ異なるビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿４）と電気的に接続されている。一方、メモリストリングのソース線側の端は、ソース線ＳＬと電気的に接続されており、共通の電位が与えられている。ソース線ＳＬは、接地されていてもよいし、一定の電位が与えられていてもよい。また、回路の動作に合わせて、電位を変動させてもよい。
　導電体７０１＿１乃至導電体７０１＿６は、それぞれ異なるワード線ＷＬと電気的に接続されている。ビット線側の導電体７０１＿１乃至導電体７０１＿６は、それぞれワード線ＷＬａ＿１乃至ワード線ＷＬａ＿６と電気的に接続され、ソース線側の導電体７０１＿１乃至導電体７０１＿６は、それぞれワード線ＷＬｂ＿１乃至ワード線ＷＬｂ＿６と電気的に接続されている。
　各メモリストリングが有する導電体７１２は、配線ＢＧと電気的に接続されている。図４では、列方向に配列された導電体７１２が共通の配線ＢＧと電気的に接続されている例を示しているが、本発明は、これに限らない。行方向に配列された導電体７１２が共通の配線ＢＧと電気的に接続されていてもよい。また、配線ＢＧ毎に異なる電位を印加してもよいし、複数の配線ＢＧに同じ電位が印加されてもよい。複数の配線ＢＧに同じ電位を印加する場合、複数の配線ＢＧは、お互いに電気的に接続されていることが好ましい。複数の配線ＢＧとは、メモリセルアレイ７００Ａが有する全ての配線ＢＧを指す場合がある。
　また、配線ＢＧに、任意の電位を印加するためには、配線ＢＧは、配線ＢＧの電位を制御する回路（例えばＢＧドライバ、またはＢＧドライバ回路と呼ぶ場合がある。また、単にドライバ、またはドライバ回路と呼ぶ場合がある。）と電気的に接続されていることが好ましい。ＢＧドライバ回路は、配線ＢＧ毎に設けてもよいし、一つのＢＧドライバ回路に複数の配線ＢＧが電気的に接続されていてもよい。例えば、メモリセルアレイ７００Ａは、一つのＢＧドライバ回路を有し、メモリセルアレイ７００Ａが有する全ての配線ＢＧが該ＢＧドライバ回路と電気的に接続されていてもよい。
　ビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿４）、およびワード線（ワード線ＷＬａ＿１乃至ワード線ＷＬａ＿６、及びワード線ＷＬｂ＿１乃至ワード線ＷＬｂ＿６）を適宜選択することで、メモリセルアレイ７００内の任意のメモリトランジスタＭＴを選択することができる。また、選択されたメモリトランジスタＭＴに対して、書き込み、読み出し、消去などを行うことができる。
　また、各メモリストリングには、選択トランジスタ（図示しない）が設けられているため、メモリセルアレイ７００Ａ内の任意のメモリセルアレイ７００を選択し、選択されたメモリセルアレイ７００内の任意のメモリトランジスタＭＴに対して、書き込み、読み出し、消去などを行うことができる。
＜記憶装置７５０の構成例＞
　図５に、メモリセルアレイ７００Ａを、回路３００の上に積層して設けた記憶装置７５０の構成例を示す。図５に示すように、メモリセルアレイ７００Ａは、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を有する回路３００が形成されている領域に積層して設けられている。なお、トランジスタ３０１、及びトランジスタ３０２により、センスアンプ３０４を構成し、トランジスタ３０３は、列選択スイッチとして機能する。具体的には、メモリセルアレイ７００Ａのビット線ＢＬは、トランジスタ３０１のソースおよびドレインの一方と電気的に接続し、トランジスタ３０１のゲートは、トランジスタ３０２のソースおよびドレインの一方と電気的に接続し、トランジスタ３０２のゲートは、トランジスタ３０１のソースおよびドレインの他方と電気的に接続する。また、トランジスタ３０１のソースおよびドレインの一方と、トランジスタ３０２のソースおよびドレインの他方は、列選択スイッチとして機能する、トランジスタ３０３のソースおよびドレインの一方と電気的に接続する。これにより記憶装置７５０のレイアウト面積を縮小することができる。なお、図５には、１０段のメモリトランジスタＭＴが設けられ、１つのメモリストリングあたり、２０個のメモリトランジスタＭＴを設けた例を示している。ただし、メモリトランジスタＭＴを積層する段数は、これに限らない。例えば、３２段、６４段、１２８段積層してもよいし、２００段以上積層してもよい。
　メモリセルアレイ７００Ａのビット線ＢＬは、絶縁体７２６、絶縁体７２２などに、埋め込まれるように形成された導電体７５２を介して、センスアンプ３０４や、列選択スイッチとして機能するトランジスタ３０３と電気的に接続している。なお、回路３００が有する回路やトランジスタは、一例であり、本発明の一態様はその回路構成や、トランジスタ構造に限定されない。上記以外にも、制御回路、行デコーダ、行ドライバ、ソース線ドライバ、入出力回路など、記憶装置７５０の構成や、その駆動方法に応じて適切な回路やトランジスタを設けることができる。
　トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３は、基板３１１に設けられ、それぞれ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。なお、図５に示すように、一つの低抵抗領域を、トランジスタ３０１およびトランジスタ３０２の、一方のソース領域またはドレイン領域、かつ他方のソース領域またはドレイン領域として共有する場合がある。
　トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３は、チャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３は、それぞれｐチャネル型、あるいはｎチャネル型のいずれでもよいが、トランジスタ３０１とトランジスタ３０２は、それぞれ異なる極性を有するトランジスタであることが好ましい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　絶縁体３１５は、トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３のゲート絶縁膜として機能する。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　また、導電体３１６の上方には、エッチストッパーとして機能する絶縁体３１７が設けられていることが好ましい。また、絶縁体３１５の側面には、スペーサーとして機能する絶縁体３１８が設けられていることが好ましい。絶縁体３１７および絶縁体３１８を設けることで、低抵抗領域３１４ａ、及び低抵抗領域３１４ｂと導電体３２８が電気的に接続する領域を自己整合的に定めることができる。よって、低抵抗領域３１４ａ、および低抵抗領域３１４ｂの一部を露出するための開口を形成する際に、アライメントずれが生じたとしても、意図した領域を露出するための開口を形成することができる。このようにして形成された開口に、導電体３２８を形成することで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８の間で、コンタクト抵抗が低減した良好なコンタクトは得られる。このようにして形成された低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８とのコンタクトを、セルフアラインコンタクトと呼ぶ場合がある。
　トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体３２２は、その下方に設けられるトランジスタ３０１などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ３０１などから、メモリセルアレイ７００Ａが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、メモリトランジスタＭＴ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、メモリトランジスタＭＴと、トランジスタ３０１などとの間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６、および絶縁体３２７は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６、及び絶縁体３２７の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６、及び絶縁体３２７の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３１７、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、及び絶縁体３２７にはメモリセルアレイ７００Ａと電気的に接続する導電体３２８、導電体３２９、導電体３３０等が埋め込まれている。なお、導電体３２８、導電体３２９、及び導電体３３０はプラグ、または配線としての機能を有する。導電体３２９は、一例として、絶縁体３１７及び絶縁体３２２の開口に埋め込まれており、かつ導電体３２９は、導電体３１６に電気的に接続されている。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３２９、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特に、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２７、及び導電体３３０上に、配線層を設けてもよい。例えば、図５において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。つまり、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体３５６が形成されることが好ましい。当該構成により、トランジスタ３０１などと、メモリトランジスタＭＴとは、バリア層により分離することができ、トランジスタ３０１などからメモリトランジスタＭＴへの水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３０１などからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図５において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。つまり、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体３６６が形成されることが好ましい。当該構成により、トランジスタ３０１などと、メモリトランジスタＭＴとは、バリア層により分離することができ、トランジスタ３０１などからメモリトランジスタＭＴへの水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上には絶縁体７２２が設けられ、さらに絶縁体７２２の上方には、メモリセルアレイ７００Ａが設けられている。絶縁体３６４と絶縁体７２２の間に、絶縁体３２４と同様の材料を用いたバリア膜を設けてもよい。
　図５では、２つの柱状の酸化物７０４を導電体７０６で電気的に接続したＵ字型のメモリストリングを有するメモリセルアレイ７００Ａの例を示したが、本発明はこれに限らない。図６は、８段のメモリトランジスタＭＴと、２つの選択トランジスタ（ＳＤＴ、ＳＳＴ）を有する柱状の酸化物７０４において、１つの柱状の酸化物７０４の下端が、ビット線ＢＬとして機能する導電体７０５Ｂと電気的に接続し、上端が、ソース線ＳＬとして機能する導電体７０５Ｓと電気的に接続する例を示している。すなわち、１つの柱状の酸化物７０４にて１つのメモリストリングが構成されている。図６において、導電体７０５Ｂは、４つの柱状酸化物の下端と電気的に接続しているが、本発明はこれに限らない。１つの柱状の酸化物７０４に１つの導電体７０５Ｂが電気的に接続していてもよいし、２以上の柱状の酸化物７０４に１つの導電体７０５Ｂが電気的に接続していてもよい。また、導電体７０５Ｓは、２つの柱状酸化物の上端と電気的に接続しているが、本発明はこれに限らない。１つの柱状の酸化物７０４に１つの導電体７０５Ｓが電気的に接続していてもよいし、２以上の柱状の酸化物７０４に１つの導電体７０５Ｓが電気的に接続していてもよい。
　導電体７０５ＢとメモリトランジスタＭＴの間には、選択トランジスタＳＤＴが設けられ、導電体７０５ＳとメモリトランジスタＭＴの間には、選択トランジスタＳＳＴが設けられている。ビット線ＢＬとして機能する導電体７０５Ｂが、下方に設けられた回路３００と電気的に接続しているため、メモリセルアレイ７００Ａと回路３００を電気的に接続するための配線（引き回し配線）やプラグの数を削減することができ、記憶装置７５０のレイアウト面積をより縮小することができるため、好ましい。なお、図６においては、積層するメモリトランジスタＭＴを８段としたが、本発明はこれに限らない。２段以上７段以下としてもよいし、９段以上としてもよい。例えば、３２段、６４段、１２８段積層してもよいし、２００段以上積層してもよい。
＜＜金属酸化物＞＞
　以下では、本発明に係る酸化物７０４に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図７Ａを用いて説明を行う。図７Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図７Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図７Ａに示す太枠内の構造は、Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、及びＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図７Ｂ、図７Ｃに示す。また、図７Ｂが石英ガラス、図７Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図７Ｃに示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図７Ｃに示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。
　図７Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ対称である。一方で、図７Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが非対称である。ＸＲＤスペクトルのピークが非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
　続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
　なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　ここで、金属酸化物の電気伝導の仮説の一例について説明する。
　固体中の電気伝導は、散乱中心と呼ばれる散乱源によって阻害される。例えば、単結晶シリコンの場合、格子散乱とイオン化不純物散乱が、主な散乱中心であることが知られている。換言すると、格子欠陥や不純物の少ない本質的な状態のとき、固体中の電気伝導の阻害要因がなく、キャリアの移動度は高い。
　上記のことは、金属酸化物に対しても、あてはまると推測される。例えば、化学量論的組成を満たす酸素よりも少ない酸素を含む金属酸化物では、酸素欠損ＶＯが多く存在すると考えられる。この酸素欠損周りに存在する原子は、本質的な状態よりも、歪んだ場所に位置する。この酸素欠損による歪みが散乱中心となっている可能性がある。
　また、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む金属化合物では、過剰酸素が存在する。金属化合物中で遊離した状態で存在する過剰酸素は、電子を受け取ることで、Ｏ−やＯ２−になる。Ｏ−やＯ２−となった過剰酸素が散乱中心になる可能性がある。
　以上のことから、金属酸化物が、化学量論的組成を満たす酸素を含む本質的な状態を有する場合、キャリアの移動度は高いと考えられる。
　インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、とくに、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。これは、大きな結晶を形成するよりも、小さな結晶同士が連結する方が、歪みエネルギーが緩和されるためと考えられる。
　なお、小さな結晶同士が連結する領域においては、該領域の歪みエネルギーを緩和するために、欠陥が形成される場合がある。したがって、該領域に欠陥を形成することなく、歪みエネルギーを緩和させることで、キャリアの移動度を高くすることができる。
　また、トランジスタには、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア濃度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア濃度が１×１０１８ｃｍ−３未満であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。
＜メモリセルの作製方法＞
　次に、本発明のメモリセルとして機能するメモリトランジスタＭＴの作成方法の一態様を図８乃至図１２を参照して説明する。なお、図８乃至図１２は、メモリトランジスタＭＴの作製工程の断面を示す図である。
　まず、図８Ａに示すように、導電体７０１、および絶縁体７２２を交互に積層する。
　次に、図８Ｂに示すように、導電体７０１、および絶縁体７２２を加工し、導電体７０１、および絶縁体７２２にφ１の径を有する開口を形成する。
　次に図９Ａに示すようにφ１の径を有する開口の内部に絶縁体７０３、および酸化物７０４を形成する。なお、図９Ａには図示しないが、絶縁体７０３は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを順に積層して形成される。また、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃを順に積層して形成される。また、酸化物７０４の形成前に、開口底部の絶縁体７０３を除去しておくことが好ましい。絶縁体７０３ａは、導電体７０１の側面、及び絶縁体７２２の側面に対して接するように、高い被膜性で形成される。
　ところで、酸化物７０４をφ１の径を有する開口の内部に形成する場合、酸化物７０４は、図９Ｂに示すように、開口底部の導電体７０６上に、開口側面よりも厚く形成される場合がある。この場合、酸化物７０４の形成後に逆スパッタ処理を用いてもよい。本明細書等において、逆スパッタ処理とは、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）電源を用いて、基板側に電圧を印加し、基板近傍にプラズマを形成して表面を改質する処理のことを指す。図９Ｂに示す積層体に対して、例えば、Ａｒガスなどを導入した逆スパッタ処理を用いて開口底部に対してＡｒ照射を行うことによって、開口底部に形成された酸化物７０４の金属成分７０４ｍｃを叩き出して、金属成分７０４ｍｃを開口側面に形成することができる（図９Ｃ）。
　なお、酸化物７０４を高抵抗化または低抵抗化するには、図１０Ａに示す通り、膜７１８を酸化物７０４に接するように形成すればよい。酸化物７０４を高抵抗化する場合、膜７１８として水素を吸収する特性を有する膜を用いればよい。酸化物７０４を低抵抗化する場合、膜７１８として水素や窒素などの不純物を供給する特性を有する膜（例えば、金属膜、金属元素を有する酸化膜、金属元素を有する窒化膜など）を用いればよい。また、このとき、必要に応じて熱処理を行ってもよい。酸化物７０４を高抵抗化、又は低抵抗化した後は、図１０Ｂに示すように、膜７１８は除去してもよい。
　なお、上記熱処理としては、例えば、絶縁体７２１、絶縁体７２６を形成したのち、絶縁体７１７を形成する前に行うことができる当該熱処理を行うことで、酸化物７０４に含まれうる不純物（代表的には、水または水素）を除去することができる。また、上記熱処理は、例えば、絶縁体７２１、絶縁体７２６、絶縁体７１７を形成したのちに行ってもよいし、絶縁体７１７の形成前と形成後の両方で行ってもよい。また、上記熱処理を行う場合、絶縁体７２１、絶縁体７２６、絶縁体７１７は、酸化アルミニウムと、窒化シリコンとを組み合わせる構成が好ましい。
　なお、酸化アルミニウムは、水素を捕獲、または水素を固着する機能を有する。また、窒化シリコンは、水素に対するブロッキング性が高い機能を有する。絶縁体７２１、絶縁体７２６、絶縁体７１７に上記２つの機能を有する積層体を用いることで、効率的に水素を除去することが可能となる。具体的には、例えば、絶縁体７０３が有する絶縁体７０３ｂとして、水素に対するブロッキング性が高い窒化シリコンが用いられる場合、酸化物７０４に含まれる水素は、絶縁体７０３ｃ、及び絶縁体７１１に拡散し、絶縁体７１７に到達する。このとき、絶縁体７１７が上記の２つの機能を有する積層体である場合、絶縁体７１７によって、酸化物７０４から絶縁体７０３ｃ、及び絶縁体７１１に拡散された水素を捕獲、または固着することができる。また、例えば、絶縁体７０３が水素に対するブロッキング性を持たない場合、絶縁体７２１、絶縁体７２６を、酸化アルミニウムと、窒化シリコンとを組み合わせる構成とすることによって、酸化物７０４から水素を効率よく引き抜くことができる。更に、絶縁体７２１は過剰酸素を有すると好ましい。
　なお、酸化物７０４中に存在する水素は、酸化物７０４に接する絶縁体７０３ｃと絶縁体７１１と、絶縁体７１７と、を介して、他の構造体へと拡散する。具体的には、絶縁体７０３ｃ中、及び絶縁体７１１中の過剰酸素が酸化物７０４の水素と反応しＯＨ結合をなし、当該水素原子が絶縁体７０３ｃ中、及び絶縁体７１１中を拡散する。ＯＨ結合を有した水素原子は、水素を捕獲、または固着する機能を有する材料（例えば、酸化アルミニウム）に到達した際に、酸化アルミニウム中の金属原子と結合した酸素原子と反応し、絶縁体７１７中に捕獲される、または固着する場合がある。また、絶縁体７１７中に捕獲されない、または固着しなかったＯＨ結合を有した水素原子は、絶縁体７０３を介して、絶縁体７２２、絶縁体７２４などに拡散する場合がある。この場合、水素は、絶縁体７２２、絶縁体７２４を透過して、絶縁体７２６に捕獲される、または固着する。一方、ＯＨ結合を有していた過剰酸素の酸素原子は、過剰酸素として絶縁体７０３ｃ中、及び絶縁体７１１中に残ると推測される。つまり、当該水素の拡散において、絶縁体７０３ｃ中、及び絶縁体７１１中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
　なお、上記の熱処理は、例えば、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、３５０℃以上、好ましくは４００℃以上の温度で行うと好適である。また、熱処理の時間は、１時間以上、好ましくは４時間以上、さらに好ましくは８時間以上である。
　なお、膜７１８は、必ずしも除去しなくともよい。例えば、膜７１８が、絶縁体である場合、または酸化物７０４から吸収した酸素により、酸化して絶縁体となっている場合は、残存させてもよい。その場合、絶縁体７１１と同様に、第２のゲート絶縁層として機能する場合がある。
　酸化物７０４を低抵抗化する場合、膜７１８は、酸化物７０４に水素を供給する機能、酸化物７０４に窒素を供給する機能、および酸化物７０４から酸素を引き抜く機能、の少なくとも一を有することが好ましい。このような機能を有する膜７１８が、酸化物７０４と接することで、酸化物７０４内にキャリアが生成される。
　具体的には、酸化物７０４から酸素が引き抜かれることにより、酸化物７０４には、酸素欠損が生じる。この酸素欠損に水素がトラップされることにより、キャリアが生成される。または、生じた酸素欠損に窒素がトラップされる場合、２つのインジウムと結合していた酸素と窒素が置換されることになる。これら二つのインジウムに窒素が結合するとき、窒素は、不対電子を持ち、キャリアとして機能することが考えられる。
　酸化物７０４に水素を供給する機能を有する材料として、水素を含む窒化シリコンを用いることができる。また、形成時に水素を含むガスを用いて形成される材料を用いることができ、モノシラン、ジシラン、アンモニアなどを用いて形成される、シリコン、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いることができる。酸化物７０４に窒素を供給する機能を有する材料として、シリコンや金属元素を含む窒化物を用いることができる。このような材料として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンなどを用いることができる。また、アルミニウム、タンタル、チタンの一、または複数を含む窒化物を用いることができる。具体的には、窒化アルミニウム、窒化タンタル、窒化チタン、アルミニウムとタンタルを含む窒化物、アルミニウムとチタンを含む窒化物などを用いることができる。
　例えば、膜７１８は、０．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けることが好ましい。例えば、０．５ｎｍ以上５ｎｍ以下のアルミニウムを、加熱処理により酸化させると０．７ｎｍ以上８ｎｍ以下の酸化アルミニウムとなる場合がある。なお、酸化性雰囲気下で熱処理を行う場合には、酸化物７０４と、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜とが、接した状態で、窒素を含む雰囲気下において一度熱処理を行ったあとに行うと好適である。窒素を含む雰囲気下において、一度熱処理を行うことで、酸化物７０４中の酸素が金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に拡散しやすくなる。
　酸化物７０４と、金属元素、水素、および窒素のいずれか一を含む膜７１８を接するように設けた後、熱処理を行うことが好ましい。熱処理を行うことで、酸素の引き抜き、水素の供給、あるいは、窒素の供給が促進され、効率的に酸化物７０４を低抵抗化することができる。
　上記のように、酸化物７０４を低抵抗化することで、メモリセルが積層されたメモリストリング、またはメモリセルアレイにおいて、メモリセル間の直列抵抗を低減することができる。
　次に、酸化物７０４の内側に、絶縁体７１１を形成し、絶縁体７１１の内側に、導電体７１２を形成する（図１１Ａ参照。）。なお、前の工程で膜７１８を除去していない場合は、膜７１８を絶縁体７１１として扱ってもよく、また、膜７１８の内側に絶縁体７１１を形成してもよい。また、図１１Ｂは、図１１Ａにおいて、一点鎖線で囲んだ部分の拡大図であり、ｋ−１段目の導電体７０１＿ｋ−１、および絶縁体７２２＿ｋ−１、ｋ段目の導電体７０１＿ｋ、および絶縁体７２２＿ｋ、およびｋ＋１段目の導電体７０１＿ｋ＋１（ｋは、２以上ｍ−１以下の整数）の断面を示す。
　酸化物７０４の領域７３４は、ｋ段目に位置するメモリトランジスタＭＴのチャネル形成領域として機能する。また、領域７３１ａは、ｋ段目に位置するメモリトランジスタＭＴのソースおよびドレインの一方として機能し、領域７３１ｂは、ｋ段目に位置するメモリトランジスタＭＴのソースおよびドレインの他方として機能する。導電体７０１＿ｋは、ｋ段目に位置するメモリトランジスタＭＴの第１のゲートとして機能し、導電体７１２は、第２のゲートとして機能し、絶縁体７０３ａは、第１のゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能し、絶縁体７１１は、第２のゲート絶縁層として機能する。なお、導電体７０１＿ｋをゲートとするメモリトランジスタＭＴのソース、またはドレインは、上下に位置するトランジスタにおいて、ドレイン、またはソースとして機能する場合がある。例えば、領域７３１ｂが、導電体７０１＿ｋをゲートとするトランジスタのソースとして機能する場合、該領域７３１ｂは、導電体７０１＿ｋ＋１をゲートとするトランジスタのドレインとして機能する場合がある。また、領域７３２ａ、領域７３２ｂは、領域７３４と同様にチャネル形成領域として機能してもよいし、領域７３１ａ、領域７３１ｂと同様にソース又はドレインとして機能してもよい。
　以上の工程により、メモリセルとして機能するメモリトランジスタＭＴを形成することができる。上記の方法により、各層ごとにメモリトランジスタＭＴを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタＭＴを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタＭＴの層数を増やしても、メモリトランジスタＭＴのパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。
　図１２は、導電体７０１の異なる例を示す図である。図１２において、導電体７０１は、導電体７０１ａ、導電体７０１ｂ、および導電体７０１ｃの３層構造を有している。このような形状とすることで、領域７３４だけでなく、領域７３２に対しても導電体７０１からの電界を加えることができ、メモリトランジスタＭＴのオン特性が向上し好ましい。
＜メモリセルアレイの作製方法＞
　次に、本発明のメモリセルアレイの作製方法の一態様を図１３乃至図２９を参照して説明する。なお、図１３乃至図２９において、各図のＡは、ｚ軸方向から見た上面図であり、各図のＢは、対応するＡの図においてＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、各図のＣは、対応するＡの図においてＡ３−Ａ４の一点鎖線で示す部位の断面図である。また、図２２Ｄは、図２２Ｂにおいて、一点鎖線で囲まれた部分を拡大した断面図である。
　まず、絶縁表面を有する基体７２０上に導電体７０６を形成し、導電体７０６を覆うように、絶縁体７２１を形成する（図１３Ａ乃至図１３Ｃ参照）。
　まず、導電膜を形成し、リソグラフィー法を用いて該導電膜を加工し、導電体７０６を形成する。ただし、導電体７０６、および絶縁体７２１の形成方法はこれに限らない。基体７２０上に絶縁体７２１を形成し、絶縁体７２１の不要な部分を除去することで、溝や開口を形成し、該溝や該開口部に導電体７０６を埋め込むように形成してもよい。このような導電体の形成方法をダマシン法（シングルダマシン法、デュアルダマシン法）と呼ぶ場合がある。ダマシン法で形成された導電体７０６、および絶縁体７２１上にさらに絶縁膜を形成することで、図１３Ａ乃至図１３Ｃに示す構造を得ることができる。
　導電体７０６や、絶縁体７２１の形成は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
　該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　導電体７０６となる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形成することが好ましい。また、ＣＶＤ法を用いて形成することもできる。
　絶縁体７２１の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨（ＣＭＰ）法やリフロー法を用いることができる。
　導電体７０６、および絶縁体７２１上に導電膜７０１Ａ、および絶縁膜７２２Ａを交互に積層する（図１４Ａ乃至図１４Ｃ参照）。本実施の形態では、絶縁体７２１上に導電膜７０１Ａを形成し、導電膜７０１Ａ上に絶縁膜７２２Ａを形成する例を示しているが、形成の順序はこれに限らない。絶縁体７２１上に絶縁膜７２２Ａを形成し、絶縁膜７２２Ａ上に導電膜７０１Ａを形成してもよい。導電膜７０１Ａ、および絶縁膜７２２Ａの形成には、ＣＶＤ法を用いることができる。また、スパッタリング法を用いてもよい。
　また、本実施の形態では、導電膜７０１Ａ、および絶縁膜７２２Ａをそれぞれ４層形成する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、それぞれ５層以上形成してもよい。例えば、導電膜７０１Ａ、および絶縁膜７２２Ａは、それぞれ３２層、６４層、１２８層形成してもよいし、２００層以上形成してもよい。
　最上層の絶縁膜７２２Ａの上に導電膜７０２Ａを形成する。導電膜７０２Ａの上にマスク７２３を形成する（図１４Ａ乃至図１４Ｃ参照）。導電膜７０２Ａは、導電膜７０１Ａと同様な方法を用い、同様な材料を用いて形成することができる。なお、導電膜７０２Ａは、導電膜７０１Ａと同じ方法で形成してもよいし、異なる方法で形成してもよい。また、導電膜７０２Ａは、導電膜７０１Ａと同じ材料でもよいし、異なる材料でもよい。
　次に、導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａを加工し、図１５Ｂに示すような階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、及び絶縁膜７２２Ｂを形成する。導電膜７０２Ａ、導電膜７０１Ａ、及び絶縁膜７２２Ａの加工において、導電膜７０２Ａ、導電膜７０１Ａ、及び絶縁膜７２２Ａのエッチングと、マスク７２３のスリミングを交互に行うことで、階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７２２Ｂを形成することができる。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａの加工により、マスク７２３は、幅、厚さ共に縮小し、マスク７２３Ａとなる（図１５Ａ乃至図１５Ｃ参照）。
　次に、マスク７２３Ａを除去し、絶縁体７２４を形成する。絶縁体７２４は、ＣＶＤ法を用いて形成することができる。絶縁体７２４は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。絶縁体７２４上にマスク７２５を形成する。平坦化された絶縁体７２４上にマスク７２５を形成することで、リソグラフィーの精度が向上する（図１６Ａ乃至図１６Ｃ参照）。
　次に、マスク７２５を用いて、絶縁体７２４、導電膜７０２Ｂ、導電膜７０１Ｂ、絶縁膜７２２Ｂ、および絶縁体７２１を加工する。該加工により、メモリトランジスタＭＴのゲートとして機能し、ワード線と電気的に接続する導電体７０１と、選択トランジスタのゲートとして機能する導電体７０２が形成される。また、絶縁膜７２２Ｂは、該加工により絶縁体７２２となる（図１７Ａ乃至図１７Ｃ参照）。
　次に、マスク７２５を除去する。その後に、絶縁体７２４、導電膜７０２Ｂ、導電膜７０１Ｂ、絶縁膜７２２Ｂ、および絶縁体７２１の、上記加工により除去された部分を埋め込むように絶縁体７２６を形成する。絶縁体７２６は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体７２６を形成してもよい。絶縁体７２６は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用いて平坦化処理を行う場合、絶縁体７２４の表面が露出するまで絶縁体７２６を研磨してもよい。また、絶縁体７２４と絶縁体７２６を一緒に研磨してもよい。この場合、絶縁体７２４の膜厚は、薄くなる。
　次に、絶縁体７２４を、リソグラフィー法を用いて加工し、導電体７０１、及び導電体７０２を露出するように第１の開口を形成する。第１の開口は、階段状に形成された導電体７０１それぞれに対して形成する（図１８Ａ乃至図１８Ｃ参照）。
　次に、第１の開口に埋め込むように、導電体７０１と電気的に接続する導電体７０７、および導電体７０２と電気的に接続する導電体７０９を形成する（図１９Ａ乃至図１９Ｃ参照。）。導電体７０７、および導電体７０９は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電体７０７、及び導電体７０９を形成してもよい。また、導電体７０７、及び導電体７０９は、複数の層からなる積層構造を有していてもよい。導電体７０７、及び導電体７０９は、絶縁体７２４上、及び第１の開口内部に導電体７０７、及び導電体７０９となる導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。
　次に、絶縁体７２４、および絶縁体７２６上にマスク７２９を形成し、絶縁体７２４、導電体７０２、導電体７０１、絶縁体７２２、および絶縁体７２１を、リソグラフィー法を用いて加工し、導電体７０６を露出するように第２の開口を形成する（図２０Ａ乃至図２０Ｃ参照）。
　次に、絶縁体７２４、絶縁体７２６、およびマスク７２９を覆って、第２の開口内部に、絶縁体７０３となる絶縁膜７０３Ａを形成する（図２１Ａ乃至図２１Ｃ参照）。なお、図２１Ａ乃至図２１Ｃには図示しないが、絶縁膜７０３Ａは、絶縁体７０３ａとなる絶縁膜と、絶縁体７０３ｂとなる絶縁膜と、絶縁体７０３ｃとなる絶縁膜を順次積層して形成すればよい。絶縁膜７０３Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７０３Ａを形成してもよい。絶縁体７０３ａとなる絶縁膜、絶縁体７０３ｂとなる絶縁膜、および絶縁体７０３ｃとなる絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。なお、絶縁体７０３ｃが、絶縁体７０３ａより薄くなるように、絶縁体７０３ｃとなる絶縁膜は、絶縁体７０３ａとなる絶縁膜よりも薄く形成することが好ましい。
　上記の方法で形成された絶縁膜７０３Ａは、被覆性が良く、導電体７０１、および導電体７０２のそれぞれの側面に接するように絶縁膜７０３Ａを形成することができる。
　次に、第２の開口底部に形成された絶縁膜７０３Ａを除去し、絶縁体７０３を得る。絶縁膜７０３Ａの除去には、異方性エッチングを用いることが好ましい。このとき、マスク７２９上の絶縁膜７０３Ａも除去されるため、絶縁体７０３は、第２の開口の側壁のみに設けられる（図２２Ａ乃至図２２Ｄ参照）。第２の開口底部の絶縁膜７０３Ａを除去することで、再び導電体７０６が露出する。
　ここで、図２２Ｄに示すように、第２の開口上部に位置する絶縁体７０３の絶縁体７０３ｂ、および絶縁体７０３ｃを除去してもよい。図２２Ｄは、図２２Ｂにおいて、一点鎖線で囲まれた部分の拡大図である。まず第２の開口内部に後工程にて容易に除去可能な材料７２７（犠牲層とも呼ぶ）を埋め込むように形成し、第２の開口内部の所望の深さまで、エッチングなどにより除去する。該エッチングにより、露出した絶縁体７０３ｃ、および絶縁体７０３ｂを順次除去することで、導電体７０２の水平方向（ｘ−ｙ方向）に位置する絶縁体７０３を、絶縁体７０３ａのみとすることができる。この場合、選択トランジスタＳＳＴ、及び選択トランジスタＳＤＴのゲート絶縁膜は、絶縁体７０３ａにより構成される。絶縁体７０３ｃ、および絶縁体７０３ｂの除去後、材料７２７を除去する。
　次に、第２の開口内部に、酸化物７０４となる酸化膜７０４Ａを形成する（図２３Ａ乃至図２３Ｃ参照）。酸化膜７０４Ａは、マスク７２９上、および第２の開口内部に、酸化物７０４ａとなる酸化膜と、酸化物７０４ｂとなる酸化膜と、酸化物７０４ｃとなる酸化膜を順次成膜することで形成することができる。また、酸化膜７０４Ａは、絶縁体７０３を介して、導電体７０１、および導電体７０２の側面に沿って形成される。酸化膜７０４Ａの一部は、導電体７０６と接するように形成する。
　酸化物７０４ａとなる酸化膜、酸化物７０４ｂとなる酸化膜、酸化物７０４ｃとなる酸化膜は、ＣＶＤ法やＡＬＤ法、スパッタリング法などを用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化膜を形成してもよい。また、酸化膜ごとに、異なる成膜方法や成膜装置を用いてもよい。
　ところで、酸化物７０４を低抵抗化する場合、酸化膜７０４Ａに、アルゴン、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、ヘリウム、ネオン、クリプトン、キセノンなどの元素や、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロム、インジウムなどの、酸化物７０４の導電性を高める金属元素を添加すればよい。上記元素の添加方法として、プラズマ処理、イオンインプランテーション処理、イオンドーピング処理、逆スパッタ処理などを用いることができる。プラズマ処理は、エッチング装置や、ＣＶＤ装置を用いて行うことができる。また、逆スパッタ処理は、スパッタリング装置を用いて行うことができる（図示しない。）。
　一方、酸化物７０４を高抵抗化する場合、酸化膜７０４Ａに、水素を吸収する特性を有する膜７１８（例えば、金属膜、金属元素を有する酸化膜、金属元素を有する窒化膜など）を形成すればよい（図２４Ａ乃至図２４Ｃ参照）。その後、膜７１８を、吸収した水素と共に除去してもよいし、また、水素を吸収した膜７１８が高抵抗となる場合は絶縁体として残してもよい。
　なお、本作製方法では、酸化物７０４には、低抵抗化処理も高抵抗化処理も施さないものとして説明する。
　次に、酸化膜７０４Ａの内側に、絶縁膜７１１Ａを形成し、絶縁膜７１１Ａの内側に、導電膜７１２Ａを形成する。絶縁膜７１１Ａや導電膜７１２Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて形成してもよい（図２５Ａ乃至図２５Ｃ参照）。
　絶縁体７１１は、メモリトランジスタＭＴや、該メモリトランジスタＭＴを有する半導体装置に必要な特性に合わせて、酸化物７０４に酸素を供給する材料や、水素を供給する材料を用いることができる。
　次に、加熱処理を行う。加熱処理は、窒素を含む雰囲気で、好ましくは２００℃以上５００℃以下、より好ましくは３００℃以上４００℃以下で行う。加熱処理を行う雰囲気は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよい。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい。
　酸化膜７０４Ａと、導電体７０６が接している状態で加熱処理をおこなうことで、酸化膜７０４Ａは低抵抗化する場合がある。酸化膜７０４Ａと、導電体７０６が接することで、導電体７０６と酸化膜７０４Ａの界面には、導電体７０６が有する金属元素と、酸化膜７０４Ａの成分とを含む金属化合物層が形成される場合がある。該金属化合物が形成されることで、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗が低減するため好ましい。また、酸化膜７０４Ａに含まれる酸素を、導電体７０６が吸収する場合がある。このとき、酸化膜７０４Ａの、導電体７０６と酸化膜７０４Ａの界面近傍の抵抗が低減し、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗が低減するため、好ましい。酸化膜７０４Ａと、導電体７０６が接する状態で、加熱処理を行うことで、酸化膜７０４Ａは、より低抵抗化し、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗は、より低減する。
　次に、マスク７２９、および図２５Ｂ、及び図２５Ｃに点線で示した部分から上部の、不要な導電膜７１２Ａ、絶縁膜７１１Ａ、酸化膜７０４Ａ、絶縁体７０３などを、ＣＭＰ法等を用いて除去し、酸化物７０４、絶縁体７１１、導電体７１２を得る（図２６Ａ乃至図２６Ｃ参照）。なお、前述した加熱処理は、不要な導電膜７１２Ａ、絶縁膜７１１Ａ、酸化膜７０４Ａを除去した後に行ってもよい。また、第１の開口形成後から絶縁膜７０３Ａを形成する前にマスク７２９を除去している場合は、本工程にてマスク７２９を除去する必要はない。
　次に、図２７Ａ乃至図２７Ｃに示すように、導電体７０５、導電体７０８、導電体７１０を形成する。特に、導電体７０５は、酸化物７０４と電気的に接続するように設ける。また、導電体７０８は、導電体７０７と電気的に接続するように設ける。また、酸化物７０４の内側に、導電体７１２が設けられている場合、導電体７０５には、少なくとも導電体７１２を露出する開口を設け、導電体７０５と導電体７１２を電気的に分離することが好ましい。このとき、該開口は、絶縁体７１１が露出するように設けられていてもよい。また、酸化物７０４の一部が露出していてもよい。また、導電体７０５は、ビット線ＢＬ、またはソース線ＳＬの一部として機能し、導電体７０８は、ワード線ＷＬの一部として機能し、導電体７１０は、選択ゲート線の一部として機能する。
　次に、図２８Ａ乃至図２８Ｃに示すように、導電体７０５を覆うように、絶縁体７１７を形成する。絶縁体７１７には、導電体７０５の一部（ビット線側の酸化物７０４と電気的に接続する導電体７０５）、および導電体７１２を露出する開口が設けられる。導電体７１２を露出する開口を形成する際、該開口が有する径は、導電体７０５に設けられた開口の径より大きくてもよい。導電体７０５に開口が設けられているため、導電体７１２を露出する開口は、自己整合的に形成され、開口の底部の径が意図しない大きさに形成される不具合や、該開口が導電体７１２からずれるといった不具合を抑制することができ好ましい。
　次に、図２９Ａ乃至図２９Ｃに示すように、絶縁体７１７に設けられた、導電体７１２を露出する開口の側面に位置する絶縁体７１３を形成する。絶縁体７１７上にＣＶＤ法やＡＬＤ法を用いて絶縁体７１３となる絶縁膜を形成し、異方性エッチングを行うことにより、開口底部に形成された該絶縁膜を除去する。このとき、絶縁体７１７上の該絶縁膜も除去され、絶縁体７１３が形成される。また、該絶縁膜は、リソグラフィー法を用いて加工してもよい。このとき、形成される絶縁体７１３は、絶縁体７１７上にも存在する場合がある。
　次に、ビット線ＢＬ、及び配線ＢＧとして機能する導電体７１４、及び導電体７１５を形成する。図２９Ａ乃至図２９Ｃにおいて、導電体７１４、および導電体７１５は、異なる層として図示しているが、本発明はこれに限らない。導電体７１４、および導電体７１５は、一つの導電体として一括で形成してもよい。導電体７１４と、導電体７１５を別々に形成する場合、絶縁体７１７上に、また絶縁体７１７に形成された開口を埋め込むように導電体７１４となる導電膜を形成し、不要な該導電膜を、ＣＭＰ法等を用いて除去することで導電体７１４を形成することができる。その後、導電体７１５を形成すればよい。導電体７１５の形成には、リソグラフィー法を用いてもよいし、ダマシン法を用いてもよい。このとき、絶縁体７１７、および導電体７０５に形成された開口の側面には、絶縁体７１３が設けられているため、導電体７１２と電気的に接続する導電体７１５が、導電体７０５と電気的に接続することは無い。導電体７１４と、導電体７１５を一括で形成する場合、絶縁体７１７上に、また絶縁体７１７に形成された開口を埋め込むように導電膜を形成し、リソグラフィー法を用いて加工し、導電体７１４、および導電体７１５となる導電体を形成することができる。
　以上の工程により、メモリセルアレイを作製することができる。本作製工程の説明において、メモリセルアレイは、４層のメモリトランジスタＭＴと、４つのメモリストリングを含むが、これに限らない。５層以上のメモリトランジスタＭＴを含んでいてもよいし、５つ以上のメモリストリングを含んでいてもよい。例えば、メモリトランジスタＭＴを、３２層、６４層、１２８層有するメモリセルアレイを作製することができる。また、２００層以上のメモリトランジスタＭＴを有するメモリセルアレイを作製することができる。
　以上のようにメモリセルアレイを作製することにより、各層ごとにメモリトランジスタＭＴを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタＭＴを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタＭＴの層数を増やしても、メモリトランジスタＭＴのパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。
＜３Ｄ　ＮＡＮＤの構成例＞
　図３０Ａに、３次元構造のＮＡＮＤ型不揮発性記憶装置（３Ｄ　ＮＡＮＤ）の構成例を示す。図３０Ａに示す記憶装置１００は、制御回路１０５、メモリセルアレイ１１０、周辺回路を有する。
　制御回路１０５は記憶装置１００全体を統括的に制御し、データの書き込み、データの読み出しを行う。制御回路１０５は、外部からのコマンド信号を処理して、周辺回路の制御信号を生成する。周辺回路として、行デコーダ１２１、行ドライバ１２２、センスアンプ１２３、ソース線ドライバ１２４、入出力回路１２５が設けられている。
　メモリセルアレイ１１０は、複数のメモリストリング１１２を有する。図３０Ｂにメモリストリング１１２の回路構成例を示す。メモリストリング１１２において、ビット線ＢＬとソース線ＳＬ間に、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ２ｋ（ｋは１以上の整数）、選択トランジスタＳＤＴが電気的に直列接続されている。
　なお、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ２ｋを区別しない場合、メモリトランジスタＭＴと呼ぶ。その他の要素についても同様である。
　選択トランジスタＳＳＴ、選択トランジスタＳＤＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ２ｋは、それぞれ、前述した通り、チャネルが金属酸化物で形成されているトランジスタである。メモリトランジスタＭＴは電荷蓄積層を備えており、不揮発性メモリセルを構成する。
　選択トランジスタＳＳＴ、選択トランジスタＳＤＴのゲートは、それぞれ、選択ゲート線ＳＧＬ、選択ゲート線ＤＧＬに電気的に接続されている。メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ２ｋのゲートは、それぞれ、ワード線ＷＬ１乃至ワード線ＷＬ２ｋに電気的に接続されている。ビット線ＢＬは列方向に延在し、選択ゲート線ＳＧＬ、選択ゲート線ＤＧＬ、ワード線ＷＬ（ワード線ＷＬ１乃至ワード線ＷＬ２ｋ）は行方向に延在する。
　また、選択トランジスタＳＳＴ、選択トランジスタＳＤＴ、およびメモリトランジスタＭＴは、図３０Ｂに示すように、それぞれ第２のゲートを有していてもよい。第２のゲートは、配線ＢＧと電気的に接続する。図３０Ｂでは、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴｋが有する第２のゲートと電気的に接続する配線ＢＧと、選択トランジスタＳＤＴ、メモリトランジスタＭＴｋ＋１乃至メモリトランジスタＭＴ２ｋが有する第２のゲートと電気的に接続する配線ＢＧを示している。配線ＢＧには、それぞれ異なる電位が印加されてもよいし、等電位としてもよい。また、配線ＢＧはお互いに電気的に接続されていてもよい。
　配線ＢＧは、ビット線ＢＬと平行に、列方向に延在することが好ましいが、行方向に延在するように配置してもよい。
　配線ＢＧにより、選択トランジスタＳＳＴ、選択トランジスタＳＤＴのしきい値を制御することができる。また、メモリセルアレイの回路動作に合わせて、配線ＢＧの電位を制御してもよい。
　入出力回路１２５は、メモリセルアレイ１１０への書き込みデータの一時的な保持や、メモリセルアレイ１１０から読み出されたデータの一時的な保持等を行う。
　ソース線ドライバ１２４は、ソース線ＳＬを駆動する。
　ビット線ＢＬはセンスアンプ１２３に電気的に接続される。センスアンプ１２３は、データの読み出し時において、メモリストリング１１２からビット線ＢＬに読みだされた電圧を検知し、増幅する。また、データの書き込み時において、書き込みデータに応じた電圧をビット線ＢＬに入力する。
　行デコーダ１２１は、外部から入力されるアドレスデータをデコードし、アクセスされる行を選択する。行ドライバ１２２は、行デコーダ１２１のデコード結果に応じて、データの書込み、読出し、および消去に必要な電圧を、選択信号線ＤＧＬ、選択信号線ＳＧＬ、ワード線ＷＬに入力する。
　また、メモリセルアレイ１１０は、制御回路１０５や、センスアンプ１２３などの周辺回路と異なる層に設けてもよい。特に、メモリセルアレイ１１０が、センスアンプ１２３と重なるように積層して設けることで、各メモリセルアレイ１１０からセンスアンプ１２３へ引き回す配線を簡素化でき、好ましい。図３１は、図３０Ａで示した記憶装置１００において、制御回路１０５、行デコーダ１２１、行ドライバ１２２、センスアンプ１２３、ソース線ドライバ１２４、入出力回路１２５の上に、メモリセルアレイ１１０がセンスアンプ１２３と重なるように設けられた、三次元構造の記憶装置１００をブロック図で示している。
　図３２乃至図３４に、メモリセルアレイ１１０の三次元積層構造例を示す。図３２は、メモリセルアレイ１１０の３次元構造例を回路図で模式的に表した図である。説明しやすいように、一部の回路（メモリストリング）を省略している。図３３は、メモリセルアレイ１１０の３次元構造例を示す斜視図である。図３４は、ワード線ＷＬと、導電体７０１の接続部の３次元構造例を示す斜視図である。図３２に示すように、メモリセルアレイ１１０はセンスアンプ１２３が形成されている領域に積層して設けられている。これにより記憶装置１００のレイアウト面積を縮小することができる。図３３および図３４に示すように、同じ段の導電体７０１でも、ビット線ＢＬ側の導電体７０１ａはワード線ＷＬａに接続され、ソース線ＳＬ側の導電体７０１ｂはワード線ＷＬｂに接続される。導電体７１２と電気的に接続する配線ＢＧは、ビット線ＢＬと同じレイヤに設けられ、かつビット線ＢＬと同様に列方向に延在する例を示しているが、本発明はこれに限らない。ビット線ＢＬ上に絶縁体を設け、該絶縁体上に配線ＢＧを設けてもよい。また、配線ＢＧは、列方向に限らず、行方向に延在するように設けられてもよい。なお、図３２乃至図３４には、１のメモリストリング１１２あたり、８個のメモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８を設けた例を示している。
＜記憶装置の回路動作の説明１＞
　次に、メモリストリング１１２へのデータの書き込みと読み出し動作について、図３５Ａ乃至図３５Ｃを用いて説明する。なお、以降において、ワード線ＷＬ１乃至ワード線ＷＬ２ｋを共有するメモリトランジスタＭＴのまとまりをページと呼ぶ。
　図３５Ａ乃至図３５Ｃでは、一例として、メモリストリング１１２がメモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８を有する例を示しているが、メモリトランジスタＭＴの数はこれに限定されない。
＜＜消去動作＞＞
　メモリトランジスタＭＴにデータを書き込む場合は、書き込み動作の前にデータを消去しておくことが好ましい。なお、データを消去する動作をリセット動作ともいう場合がある。消去動作は、メモリストリング１１２（ブロックともいう）ごとに行う。例えば、データを消去したいブロックを選択し、図３５Ａに示すように、ワード線ＷＬ１乃至ワード線ＷＬ８には低電位（メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８が非導通となる電位、例えば０Ｖ）を印加し、ソース線ＳＬおよびビット線ＢＬに消去電位ＶＥを印加し、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを導通させることで行うことができる。リセット動作により、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に蓄積された電子を引き抜くことができる。これにより、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８は、データ“１”を保持している状態となる。
　また、消去動作は、配線ＢＧに消去電位を印加することで実行できる。配線ＢＧに例えば１５Ｖの消去電位を印加し、ワード線ＷＬ１乃至ワード線ＷＬ８には低電位（メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８が非導通となる電位、例えば０Ｖ）を印加し、選択トランジスタＳＤＴ及び選択トランジスタＳＳＴを導通させることで行うことができる。
　または、選択トランジスタＳＤＴ及び選択トランジスタＳＳＴを非導通状態とし、メモリトランジスタＭＴのチャネル形成領域を含む酸化物をフローティングとし、配線ＢＧに消去電位として正の電荷（例えば１５Ｖ）を印加することにより、メモリトランジスタＭＴのデータを消去することができる。このとき、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴは、非導通状態であるため、ビット線ＢＬ、およびソース線ＳＬの電位は任意でよい。ワード線ＷＬ１乃至ワード線ＷＬ８には、例えば、低電位（メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８が非導通となる電位、例えば０Ｖ）を印加しておく。その結果、チャネル形成領域を含む酸化物がフローティングであるため、配線ＢＧの電位の上昇とともに、酸化物の電位も上昇し、電荷蓄積層に蓄積された電子を酸化物側に引き抜くことができる。
　さらに異なる消去動作として、ワード線ＷＬ１乃至ワード線ＷＬ８には、例えば、低電位（メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８が非導通となる電位、例えば０Ｖ）を印加しておく。そして、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを導通状態にし、ビット線ＢＬ、およびソース線ＳＬの電位を上昇させる。このとき、ビット線ＢＬ、およびソース線ＳＬの電位は、配線ＢＧの電位より低くする。例えば、ビット線ＢＬ、およびソース線ＳＬの電位を１０Ｖとし、配線ＢＧの電位を１２Ｖとする。このとき、配線ＢＧの電位によりメモリトランジスタＭＴがＯＮとなり、メモリトランジスタＭＴが有する酸化物も１０Ｖとなる。この結果、電荷蓄積層に蓄積された電子を酸化物側に引き抜くことができる。
　なお、データの書き換えを行わないメモリトランジスタＭＴのデータは、ブロックの消去動作の前に別のメモリ領域に格納しておくことが好ましい。
＜＜書き込み動作＞＞
　次に、データの書き込み動作について図３５Ｂを用いて説明する。
　初めに、配線ＢＧに正の電位、例えば、２Ｖを印加する。これにより、領域７３１ａ、領域７３１ｂ、領域７３２ａ、領域７３２ｂ、領域７３４（図１１Ｂ参照。）において、キャリアが誘起されるため、酸化物７０４が低抵抗化する。特に、メモリトランジスタＭＴでは、しきい値電圧が下がるため、メモリトランジスタＭＴはノーマリーオン特性となる。
　データの書き込み動作は、上述したページごとに行うことができる。まず、書き込みを行うページのワード線に書き込み電位（例えば１５Ｖ）を印加し、書き込みを行わないページのワード線に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここでは、図３５Ｂに示すように、まずワード線ＷＬ１に書き込み電位を印加し、ワード線ＷＬ２乃至ＷＬ８に正電位を印加する。そして、選択トランジスタＳＳＴを非導通状態とし、選択トランジスタＳＤＴを導通状態とする。そうすることで、ビット線ＢＬの電位に応じたデータがメモリトランジスタＭＴ１に書き込まれる。具体的には、ビット線ＢＬの電位が低い電位（例えば０Ｖ）である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が大きくなることによってメモリトランジスタＭＴ１の電荷蓄積層に電子が注入される。また、例えば、ビット線ＢＬの電位が正電位である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が小さくなることによって、メモリトランジスタＭＴ１の電荷蓄積層には電子が注入されない。即ち、ビット線ＢＬに低い電位が印加された場合には、メモリトランジスタＭＴ１にデータ“０”が書き込まれ、正電位が印加された場合にはメモリトランジスタＭＴ１が保持するデータは“１”のままとなる。
　ここで、ビット線ＢＬにメモリストリング１１２ごとに異なる電位を印加することで、ページごとのデータの書き込みを行うことができる。
　なお、メモリトランジスタＭＴに多値のデータを書き込むこともできる。例えば、ビット線ＢＬなどの電位や、電位を印加する時間によってメモリトランジスタＭＴの電荷蓄積層に注入される電荷量を制御すればよい。
＜＜読み出し動作＞＞
　次に、データの読み出し動作について図３５Ｃを用いて説明する。
　データの読み出し動作においても、配線ＢＧに正の電位を印加することが好ましい。書き込み動作と同様に、例えば、配線ＢＧに正の電位として２Ｖ印加することによって、酸化物７０４が低抵抗化となる。そのため、データの読み出し速度が速くなる場合がある。また、ワード線ＷＬに印加する電位を低減でき、記憶装置の消費電力を低減することができる場合がある。また、メモリトランジスタＭＴのしきい値電圧（Ｖｔｈ）がマイナスシフトするため、書き込みが行われていないメモリトランジスタＭＴは、ノーマリーオンとなるように調整される。これによって、データの読み出し動作において、誤った読み出しを防止することができる。
　データの読み出し動作も、ページごとに行うことができる。まず、読み出しを行うページのワード線に低い電位（例えば０Ｖ）を印加し、読み出しを行わないページのワード線に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここでは、図３５Ｃに示すように、まずワード線ＷＬ１に低い電位を印加し、ワード線ＷＬ２乃至ＷＬ８に正電位を印加する。そして、選択トランジスタＳＳＴおよび選択トランジスタＳＳＴを導通状態とする。また、ビット線ＢＬに読み出し電位（例えば１Ｖ）を印加し、ソース線ＳＬに低い電位（例えば０Ｖ）を印加する。このとき、メモリトランジスタＭＴがデータ“１”であればメモリストリング１１２に電流が流れ、ビット線ＢＬの電位が降下する。メモリトランジスタＭＴ１が記憶するデータが“０”であれば、メモリストリング１１２に電流は流れず、ビット線ＢＬの電位は変化しない。センスアンプ１２３は、ビット線ＢＬの電位を検知し、増幅する。以上により、メモリストリング１１２のデータを読み出すことができる。
　ここで、各メモリストリング１１２のデータをビット線ＢＬに読み出すことで、ページ単位でデータを読み出すことができる。
＜記憶装置の回路動作の説明２＞
　次に、上記とは異なる記憶装置の回路の動作方法の例について説明する。具体的には、上記では、選択トランジスタＳＤＴ、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８をノーマリーオンの特性とした動作例としたが、本動作例では、選択トランジスタＳＤＴ、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８をノーマリーオフの特性とした場合について説明する。
　図３６Ａ乃至図３６Ｃのそれぞれは、メモリストリング１１２に対して行われる消去動作、書き込み動作、読み出し動作の例を示すタイミングチャートであって、当該タイミングチャートには、配線ＢＧ、ビット線ＢＬ、ソース線ＳＬ、選択ゲート線ＤＧＬ、選択ゲート線ＳＧＬ、ワード線ＷＬ１乃至ワード線ＷＬ８のそれぞれの電位の変化を示している。なお、図３６Ａ乃至図３６Ｃに記載しているｈｉｇｈは、高レベル電位を示し、ｌｏｗは低レベル電位を示している。また、図３６Ａでは、ワード線ＷＬ１乃至ワード線ＷＬ８については、いずれの配線に対してほぼ等しい電位を与えるため、まとめて図示している。また、図３６Ｂでは、メモリトランジスタＭＴ１に対してデータを書き込むため、ワード線ＷＬ１と、ワード線ＷＬ２乃至ワード線ＷＬ８と、を分けて図示している。また、図３６Ｃでは、メモリトランジスタＭＴ１からデータを読み出すため、ワード線ＷＬ１と、ワード線ＷＬ２乃至ワード線ＷＬ８と、を分けて図示している。
＜＜消去動作＞＞
　上述と同様に、メモリトランジスタＭＴにデータを書き込む場合は、書き込み動作の前にデータを消去しておくことが好ましい。図３６Ａは、時刻ＥＴ１から時刻ＥＴ４までの間、及びその近傍の時刻において行われる、データの消去動作の例を示している。
　時刻ＥＴ１より前において、配線ＢＧには、例えば、接地電位が与えられている。なお、図３６では、接地電位をＶＧＮＤとして図示している。また、配線ＢＧに与えられる電位は、正の電位、又は負の電位としてもよい。
　また、時刻ＥＴ１より前において、ワード線ＷＬ１乃至ワード線ＷＬ８には、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれがオフ状態となるような低レベル電位ＶＬ（例えば、０Ｖ）が印加されている。
　時刻ＥＴ１から時刻ＥＴ２までの間において、配線ＢＧには、時刻ＥＴ１の時点での電位よりも低い電位として、負の電位である電圧ＶＭＳ（例えば、−２Ｖ）が印加される。これにより、選択トランジスタＳＤＴ、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれがノーマリーオフの特性となる。
　また、時刻ＥＴ１から時刻ＥＴ２までの間において、選択ゲート線ＤＧＬ、選択ゲート線ＳＧＬのそれぞれには、低レベル電位（例えば、０Ｖ）が与えられている。そのため、選択トランジスタＳＤＴ、選択トランジスタＳＳＴは、オフ状態となる。
　また、選択トランジスタＳＤＴ、選択トランジスタＳＳＴは、オフ状態となっているため、時刻ＥＴ１から時刻ＥＴ２までの間では、ビット線ＢＬ、及びソース線ＳＬの電位は、任意の電位としてもよい。なお、図３６Ａでは、ソース線ＳＬの電位をＶＳ、ビット線ＢＬの電位をＶＢ、と図示している。また、電位ＶＳ、及び電位ＶＢは、互いに等しくてもよく、又は互いに異なっていてもよい。
　また、時刻ＥＴ１から時刻ＥＴ２までの間において、ワード線ＷＬ１乃至ワード線ＷＬ８には、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８がオフ状態になるような電位ＶＬ（例えば、０Ｖ）が与えられている。
　時刻ＥＴ２から時刻ＥＴ３までの間において、選択ゲート線ＳＧＬには高レベル電位が印加され、配線ＳＬには消去電位ＶＥ（例えば、１０Ｖ以上）が印加される。このとき、選択ゲート線ＳＧＬに与えられる高レベル電位は、選択トランジスタＳＳＴがオン状態となるような電位（例えば、４Ｖ以上）であることが好ましい。
　時刻ＥＴ１から時刻ＥＴ３までの間の動作を行うことによって、直列に電気的に接続されたメモリトランジスタＭ１乃至メモリトランジスタＭＴ８のソース端子又はドレイン端子に消去電位ＶＥを与えることができる。これにより、それぞれの電荷蓄積層に蓄積された電子を引き抜くことができる。これにより、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８は、データ“１”を保持している状態となる。
　時刻ＥＴ３から時刻ＥＴ４までの間において、選択ゲート線ＳＧＬには低レベル電位が印加され、ソース線ＳＬには電位ＶＳが印加される。これにより、選択トランジスタＳＳＴは、オフ状態となる。
　時刻ＥＴ４以降において、配線ＢＧにはＶＭＳよりも高い電位、例えば、接地電位ＶＧＮＤが与えられる。
　時刻ＥＴ１から時刻ＥＴ４までの間、及びその近傍の時刻の動作によって、記憶回路、又は半導体装置に含まれているメモリストリング１１２に対して、データの消去動作を行うことができる。
　なお、本動作例では、選択トランジスタＳＤＴを常にオフ状態としたが、本発明の一態様の半導体装置の動作方法は、これに限定されない。例えば、選択トランジスタＳＳＴと同様に、時刻ＥＴ２から時刻ＥＴ３までの間に、選択トランジスタＳＤＴをオン状態にし、時刻ＥＴ２から時刻ＥＴ３までの間に、選択トランジスタＳＤＴをオフ状態にし、かつ、選択トランジスタＳＤＴをオン状態のときに、配線ＢＬの電位をＶＥとしてもよい。これにより、上記の動作よりも速くデータの消去動作をおこなうことができる。
　なお、本動作例の消去動作では、配線ＢＧに電位ＶＭＳを印加した後に、選択ゲート線ＳＧＬに高レベル電位を印加しているが、本発明の一態様の半導体装置の動作方法は、これに限定されない。例えば、配線ＢＧへの電位ＶＭＳの印加は、選択ゲート線ＳＧＬへの高レベル電位の印加とほぼ同じタイミングで行ってもよい。また、例えば、消去動作を速く行いたい場合、配線ＢＧへの電位ＶＭＳの印加は、常に行うことが好ましい。
＜＜書き込み動作＞＞
　次に、データの書き込み動作について説明する。図３６Ｂは、時刻ＷＴ１から時刻ＷＴ６までの間、及びその近傍の時刻において行われる、データの書き込み動作の例を示している。
　時刻ＷＴ１より前の時刻、及び時刻ＷＴ１から時刻ＷＴ２までの間の動作は、消去動作の時刻ＥＴ１より前の時刻、及び時刻ＥＴ１から時刻ＥＴ２までの動作と、同様とすることができる。そのため、時刻ＷＴ１より前の時刻、及び時刻ＷＴ１から時刻ＷＴ２までの間の動作に関しては、消去動作の時刻ＥＴ１より前の時刻、及び時刻ＥＴ１から時刻ＥＴ２までの動作の記載を参酌する。
　時刻ＷＴ２から時刻ＷＴ３までの間において、選択ゲート線ＤＧＬには高レベル電位が印加され、配線ＢＬには書き込み用のデータに応じた電位ＶＢＤが印加される。電位ＶＢＤとしては、例えば、後述するＶｐｇｍ、Ｖｐａｓｓよりも低い電位、接地電位などとすることができる。なお、電位ＶＢが電位Ｖｐｇｍ、Ｖｐａｓｓよりも十分に低い場合は、電位ＶＢのまま変化しなくてもよい。このとき、選択ゲート線ＤＧＬに与えられる高レベル電位は、選択トランジスタＳＤＴがオン状態となるような電位（例えば、４Ｖ以上）であることが好ましい。
　時刻ＷＴ３から時刻ＷＴ４までの間に、メモリトランジスタＭＴ１にデータの書き込みが開始される。具体的には、書き込みが行われるページのワード線ＷＬ１には書き込むための選択電位としてＶｐｇｍ（例えば、１５Ｖ以上）が印加され、書き込みが行われないページのワード線ＷＬ２乃至ＷＬ８には正電位Ｖｐａｓｓが印加される。このとき、ワード線ＷＬ２乃至ＷＬ８に与えられるＶｐａｓｓは、メモリトランジスタＭＴ２乃至メモリトランジスタＭＴ８がオン状態となるような電位（例えば、５Ｖ以上７Ｖ以下）であることが好ましい。
　これにより、ビット線ＢＬの電位に応じたデータがメモリトランジスタＭＴ１に書き込まれる。具体的には、ビット線ＢＬの電位が低い電位（例えば０Ｖ）である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が大きくなることによってメモリトランジスタＭＴ１の電荷蓄積層に電子が注入される。また、例えば、ビット線ＢＬの電位が正電位である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が小さく、メモリトランジスタＭＴ１の電荷蓄積層には電子が注入されない。即ち、ビット線ＢＬに低い電位が印加された場合にはメモリトランジスタＭＴ１にデータ“０”が書き込まれ、正電位が印加された場合にはメモリトランジスタＭＴ１が保持するデータは“１”のままとなる。
　時刻ＷＴ４から時刻ＷＴ５までの間において、ワード線ＷＬ１乃至ＷＬ８には電位ＶＬが印加される。これにより、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれは、オフ状態となる。
　時刻ＷＴ５から時刻ＷＴ６までの間において、選択ゲート線ＤＧＬには低レベル電位が印加され、ビット線ＢＬには電位ＶＢが印加される。これにより、選択トランジスタＳＤＴは、オフ状態となる。
　時刻ＷＴ６以降において、配線ＢＧにはＶＭＳよりも高い電位、例えば、接地電位ＶＧＮＤが与えられる。
　時刻ＷＴ１から時刻ＷＴ６までの間、及びその近傍の時刻の動作によって、記憶回路、又は半導体装置に含まれているメモリストリング１１２に対して、データの書き込み動作を行うことができる。
　なお、本動作例の書き込み動作では、選択ゲート線ＤＧＬに高レベル電位を印加した後に、ワード線ＷＬ１乃至ＷＬ８のそれぞれに所定の電位を印加しているが、本発明の一態様の半導体装置の動作方法は、これに限定されない。例えば、選択ゲート線ＤＧＬへの高レベル電位の印加は、ワード線ＷＬ１乃至ＷＬ８のそれぞれに所定の電位を印加するのとほぼ同じタイミングで行ってもよい。また、例えば、ワード線ＷＬ１乃至ＷＬ８のそれぞれに所定の電位を印加した後に、選択ゲート線ＤＧＬに高レベル電位を印加してもよい。また、例えば、配線ＢＧへの電位ＶＭＳの印加は、選択ゲート線ＤＧＬへの高レベル電位の印加とほぼ同じタイミングで行ってもよい。また、例えば、書き込み動作を速く行いたい場合、配線ＢＧへの電位ＶＭＳの印加は、常に行うことが好ましい。
＜＜読み出し動作＞＞
　次に、データの読み出し動作について説明する。図３６Ｃは、時刻ＲＴ１から時刻ＲＴ６までの間、及びその近傍の時刻において行われる、データの読み出し動作の例を示している。
　時刻ＲＴ１より前の時刻、及び時刻ＲＴ１から時刻ＲＴ２までの間の動作は、消去動作の時刻ＥＴ１より前の時刻、及び時刻ＥＴ１から時刻ＥＴ２までの動作と、同様とすることができる。そのため、時刻ＲＴ１より前の時刻、及び時刻ＲＴ１から時刻ＲＴ２までの間の動作に関しては、消去動作の時刻ＥＴ１より前の時刻、及び時刻ＥＴ１から時刻ＥＴ２までの動作の記載を参酌する。
　時刻ＲＴ２から時刻ＲＴ３までの間において、選択ゲート線ＤＧＬには高レベル電位が印加され、選択ゲート線ＳＧＬには高レベル電位が印加され、配線ＢＬには読み出し動作用の電位としてＶＢＲ（例えば、１Ｖ）がプリチャージされ、配線ＳＬにはＶＢＲよりも低い電位としてＶＳＲ（例えば、接地電位、０Ｖなど）が印加される。このとき、選択ゲート線ＤＧＬに与えられる高レベル電位は、選択トランジスタＳＤＴがオン状態となるような電位（例えば、４Ｖ以上）であることが好ましく、かつ選択ゲート線ＳＧＬに与えられる高レベル電位は、選択トランジスタＳＳＴがオン状態となるような電位（例えば、４Ｖ以上）であることが好ましい。
　時刻ＲＴ３から時刻ＲＴ４までの間に、メモリトランジスタＭＴ１からデータの読み出しが開始される。具体的には、読み出しが行われるページのワード線ＷＬ１には読み出すための選択電位としてＶｒ（例えば、３Ｖ）が印加され、読み出しが行われないページのワード線ＷＬ２乃至ワード線ＷＬ８にはＶｒｅａｄが印加される。このとき、ワード線ＷＬ２乃至ワード線ＷＬ８に与えられるＶｒｅａｄは、Ｖｒよりも高く、かつメモリトランジスタＭＴ２乃至トランジスタＭＴ８がオン状態となるような電位（例えば、５Ｖ以上７Ｖ以下）であることが好ましい。
　これによって、メモリトランジスタＭＴ１に保持されているデータを読み出すことができる。具体的には、例えば、ビット線ＢＬにＶＢＲとして１Ｖが印加され、ソース線ＳＬにＶＳＲとして０Ｖが印加されたとき、メモリトランジスタＭＴがデータ“１”であればメモリストリング１１２（ビット線ＢＬとソース線ＳＬとの間）に電流が流れ、ビット線ＢＬの電位が降下する。メモリトランジスタＭＴ１が記憶するデータが“０”であれば、メモリストリング１１２に電流は流れず、ビット線ＢＬの電位は変化しない。センスアンプ１２３は、ビット線ＢＬの電位を検知し、増幅する。なお、図３６Ｃでは、ビット線ＢＬにおいて、読み出し動作によって電位が変化することがある期間をハッチングで示している。
　時刻ＲＴ４から時刻ＲＴ５までの間において、ワード線ＷＬ１乃至ワード線ＷＬ８には電位ＶＬが印加される。これにより、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれは、オフ状態となる。
　時刻ＲＴ５から時刻ＲＴ６までの間において、選択ゲート線ＤＧＬには低レベル電位が印加され、選択ゲート線ＳＧＬには低レベル電位が印加され、ビット線ＢＬには電位ＶＢが印加され、ソース線ＳＬには電位ＶＳが印加される。これにより、選択トランジスタＳＤＴ及び選択トランジスタＳＳＴは、オフ状態となる。
　時刻ＲＴ６以降において、配線ＢＧにはＶＭＳよりも高い電位、例えば、接地電位ＶＧＮＤが与えられる。
　時刻ＲＴ１から時刻ＲＴ６までの間、及びその近傍の時刻の動作によって、記憶回路、又は半導体装置に含まれているメモリストリング１１２に対して、データの読み出し動作を行うことができる。
　なお、本動作例の読み出し動作では、選択ゲート線ＤＧＬ、及び選択ゲート線ＳＧＬのそれぞれに高レベル電位を印加した後に、ワード線ＷＬ１乃至ワード線ＷＬ８のそれぞれに所定の電位を印加しているが、本発明の一態様の半導体装置の動作方法は、これに限定されない。例えば、選択ゲート線ＤＧＬ、及び選択ゲート線ＳＧＬのそれぞれへの高レベル電位の印加は、ワード線ＷＬ１乃至ワード線ＷＬ８のそれぞれに所定の電位を印加するのとほぼ同じタイミングで行ってもよい。また、例えば、ワード線ＷＬ１乃至ワード線ＷＬ８のそれぞれに所定の電位を印加した後に、選択ゲート線ＤＧＬ、及び選択ゲート線ＳＧＬのそれぞれに高レベル電位を印加してもよい。また、例えば、配線ＢＧへの電位ＶＭＳの印加は、選択ゲート線ＤＧＬ、及び選択ゲート線ＳＧＬのそれぞれへの高レベル電位の印加とほぼ同じタイミングで行ってもよい。また、例えば、読み出し動作を速く行いたい場合、配線ＢＧへの電位ＶＭＳの印加は、常に行うことが好ましい。
　なお、本動作例では、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に電子が注入された状態をデータ“０”、電荷蓄積層から電子が引き抜かれた状態をデータ“１”とする２値についてのデータの書き込み、読み出し、消去を説明したが、本発明の一態様はこれに限定されない。例えば、メモリストリング１１２のメモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に保持されるデータは多値、又はアナログ値としてもよい。
　なお、本明細書等において、記憶装置又は半導体装置の動作で、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に電子が注入された状態をデータ“０”、電荷蓄積層から電子が引き抜かれた状態をデータ“１”としたが、本発明の一態様はこれに限定されない。例えば、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に電子が注入された状態をデータ“１”、電荷蓄積層から電子が引き抜かれた状態をデータ“０”としてもよい。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図３７Ａを用いて説明する。
　図３７Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３には、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１を平行になるように設け、複数のスクライブラインＳＣＬ２を平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図３７Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。これを達成するには、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図３７Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図３７Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図３７Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図３７Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。回路部４８０２として、上記の実施の形態で説明した半導体装置を適用することができる。図３７Ｃは、電子部品４７００の内部を示すために、一部の部品を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図３７Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０は、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などを用いることができる。また、半導体装置４７３５には、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。また、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図３７Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、先の実施の形態に示す半導体装置、又は電子部品を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３８Ａ乃至図３８Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図３８ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３８ＢはＳＤカードの外観の模式図であり、図３８Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３８ＤはＳＳＤの外観の模式図であり、図３８Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図３９を用いて、上記実施の形態に示す半導体装置、又は電子部品を適用した、ＡＩシステムについて説明を行う。
　図３９はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
　演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ−ＮＡＮＤ４０１５を有する。
　ここで、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。
　また、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭ、及びＮＯＳＲＡＭは、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）のオフ電流が低いことを利用したメモリである。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
　制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）４０２８と、を有する。
　入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
　演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
　アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
　アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
　ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
　ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
　ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
　また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
　また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上の分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
　ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速に且つ低消費電力で上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
　ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
　ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである（ＯＳ‐ＦＰＧＡ）。ＯＳ‐ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ‐ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
　３Ｄ−ＮＡＮＤ４０１５は酸化物半導体を用いた不揮発性メモリである。３Ｄ−ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きい。
　また、３Ｄ−ＮＡＮＤ４０１５は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。３Ｄ−ＮＡＮＤ４０１５は多値データを記憶することで、１ビット当たりのメモリセル面積を、さらに小さくすることができる。
　また、３Ｄ−ＮＡＮＤ４０１５として、例えば、上記実施の形態に示す半導体装置を用いることができる。これにより、メモリセルにおける占有面積を低減することができるので、３Ｄ−ＮＡＮＤ４０１５をさらに高集積化させることができる。よって、３Ｄ−ＮＡＮＤ４０１５の単位面積当たりの記憶容量を増加させることができる。
　ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速に且つ低消費電力で、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
　なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
　ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３または３Ｄ−ＮＡＮＤ４０１５に保存してもよい。３Ｄ−ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きいので、大容量のプログラムを保存することができる。
　ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
　電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
　ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
　ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
　ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
　ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
　制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速に且つ低消費電力で、ニューラルネットワークの計算を実行することができる。
　ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
　ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
　ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などを含む。
　ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
　アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
　また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
　また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
　以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
＜ＡＩシステムの応用例＞
　本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図４０Ａ及び図４０Ｂを用いて説明を行う。
　図４０Ａは、図３９で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
　図４０Ａに図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。なお、図４０Ａには、ＡＩシステム４０４１＿１、ＡＩシステム４０４１＿２、ＡＩシステム４０４１＿ｎを図示しており、それ以外のＡＩシステムについては図示を省略している。
　また図４０Ｂは、図３９で説明したＡＩシステム４０４１を図４０Ａと同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
　図４０Ｂに図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。なお、図４０Ｂには、ＡＩシステム４０４１＿１、ＡＩシステム４０４１＿２、ＡＩシステム４０４１＿ｎを図示しており、それ以外のＡＩシステムについては図示を省略している。
　ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ　Ｗｉｄｅ　Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ　Ｄａｔａ　Ｒａｔｅｓ　ｆｏｒ　ＧＳＭ　Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
　図４０Ａ、及び図４０Ｂの構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
＜電子機器＞
　本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図４１Ａ、図４１Ｂ、図４２Ａ乃至図４２Ｆに、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
　図４１Ａに示すロボット２０００は、演算装置２００１、センサ２００２、ライト２００３、リフト２００４、駆動部２００５、移動機構２０１１を備えており、移動しながら静止画や動画を撮影することができる。このようなロボットは、警備システムや、監視システムとして用いることができる。
　ロボット２０００は、さらに、通信手段２００６、スピーカ２００７、マイクロフォン２００８、表示部２００９、発光部２０１０などを備えていてもよい。
　演算装置２００１には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置２００１には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。センサ２００２は、ロボット２０００の周囲を撮影する、カメラとしての機能を有する。ライト２００３は、センサ２００２でロボット２０００の周囲を撮影する際のライトとして用いることができる。なお、センサ２００２で、静止画を撮影する際には、ライト２００３は、フラッシュライトとして機能することが好ましい。センサ２００２は、リフト２００４を介して、ロボット本体と接続されている。センサ２００２の高さは、リフト２００４により調整することができる。リフト２００４は、伸縮式であることが好ましい。また、リフト２００４は、複数のブームにより構成された折り畳み式のものでもよい。また、ロボット２０００には、駆動部２００５と、駆動部２００５に接続された移動機構２０１１が設けられているため、センサ２００２による撮像範囲、すなわち監視範囲が広がり、好ましい。
　通信手段２００６は、センサ２００２により撮像された情報を管理者や、管理者が所有するサーバへ送信することができる。また、センサ２００２により撮像された情報を演算装置２００１にて解析し、犯罪、事故、火災などの非常事態と判断された場合は、警備会社、警察、消防、医療機関、土地や建物のオーナーへ連絡することができる。スピーカ２００７は、犯罪者への警告、怪我人や急病人への問いかけ、避難の誘導など、ロボット周囲に情報の発信を行うことができる。マイクロフォン２００８は、ロボット２０００周囲の音声の取得に用いることができる。また、通信手段２００６、およびスピーカ２００７と合わせて用いることで、ロボット２０００は電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と会話することができる。表示部２００９は、任意の情報を表示することができる。非常時の場合は、災害情報や避難経路を表示することができる。また、通信手段２００６、スピーカ２００７、およびマイクロフォン２００８と合わせて用いることで、ロボット２０００はテレビ電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と表示部２００９を見ながら会話することができる。
　発光部２０１０は、ロボット２０００の進行方向や停止状態を文字や光で示すことができる。また、非常事態を示してもよい。
　図４１Ｂは、ロボット２０００の構成を示すブロック図である。演算装置２００１は、センサ２００２により得られた映像などの情報から、ライト２００３の点灯や消灯、明るさの調整を行う。また、リフト２００４の高さの調整、あるいは、駆動部２００５の制御を行い、ロボット２０００や、センサ２００２の位置合わせを行う。また、駆動部２００５の動作状況を、発光部２０１０を用いて示すことができる。また、通信手段２００６を用いて、センサ２００２やマイクロフォン２００８から得られたロボット２０００の周囲の情報を管理者、または管理者が所有するサーバに送信することができる。また、演算装置２００１や、管理者の判断により、スピーカ２００７や表示部２００９を用いて、ロボット２０００の周囲に情報を発信することができる。
　センサ２００２として、周囲が暗くても撮像が可能なセンサを用いる場合は、ライト２００３は設けなくてもよい。このようなセンサとして、受光部にセレン（Ｓｅ）を用いたイメージセンサを用いることができる。
　このようなロボット２０００は、商業施設や、オフィスの警備に用いることができる。センサ２００２やマイクロフォン２００８から得られた情報は、演算装置２００１やサーバに保存される。保存された情報は、ＡＩシステムにより解析され、物品の紛失や破損、不審者の侵入、火災などの災害などの異常の有無を判断する。情報の解析には、ディープラーニングを用いてもよい。異常が発生したと判断した場合、ロボット２０００は、管理者への連絡および周囲への情報発信を行い、周囲の状況を記録する。
　また、ロボット２０００は、農作物の生育状況の監視に用いてもよい。田んぼや畑に設置されたロボット２０００は、センサ２００２により、農作物の葉、あるいは実の形、大きさ、色を監視し、病気になっていないか、害虫の付着が無いかを判断する。ロボット２０００には、移動機構２０１１が設けられているため、広範囲の農作物の生育状況を監視することができる。また、ロボット２０００には、リフト２００４が設けられているため、農作物の種類や、生育状況によらず、任意の高さの葉や実を監視することができる。監視結果は、通信手段２００６を用いて生産者に送られ、生産者は、農作物に必要な肥料や農薬の種類、量、散布時期を判断することができる。また、演算装置２００１を用いて、監視結果を、ＡＩシステムにより解析し、農作物に必要な、肥料や農薬の種類、量、散布時期を判断して、生産者に通知してもよい。監視結果の解析には、ディープラーニングを用いてもよい。
　図４２Ａは、ロボット３００１を用いた、仕分けシステム３０００を示す。ロボット３００１は、演算装置３００２、ブーム３００３、およびアーム３００４を備えている。また、ロボット３００１は有線、または無線の通信手段３０１１を備えていてもよい。また、仕分けシステム３０００は、センサ３００９を有する筐体３００８を備えている。筐体３００８は、通信手段３０１０を有している。筐体３００８は、仕分けシステム３０００、または仕分け作業エリアの天井、壁、梁（いずれも図示せず）に設けられる。また、筐体３００８は、ロボット３００１に設けられていてもよい。例えば、ブーム３００３、またはアーム３００４に設けられていてもよい。筐体３００８がロボット３００１に設けられている場合は、センサ３００９により得られた情報は、通信手段３０１０、および通信手段３０１１を介さず、演算装置３００２に送られ、処理されてもよい。
　ブーム３００３は、可動式となっており、アーム３００４を所望の位置に配置することができる。また、アーム３００４は伸縮式としてもよい。所望の物品３００７上に配置されたアーム３００４を伸ばし、所望の物品３００７を掴み、アーム３００４を縮めた後、ブーム３００３によりアーム３００４を移動してもよい。
　仕分けシステム３０００は、容器３００５内の物品３００７を容器３００６に移動させることができる。容器３００５と容器３００６は、同一形状でも良いし、異なる形状でもよい。また、一つの容器３００５に入れられた複数の物品３００７を複数の容器３００６に振り分けて移動してもよい。
　容器３００５、および容器３００６として、コンテナ、段ボール箱、商品を梱包する箱、ケース、フィルム、または袋、食品保管用のバット、弁当箱などが用いられる。また、容器３００５、および容器３００６の少なくとも一方は、鍋やフライパンなどの調理器具でもよい。
　演算装置３００２には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置３００２には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。
　センサ３００９は、容器３００５の位置や個数、容器３００６の位置や個数、容器３００５内、および容器３００５内の物品３００７の状態を読み取り、通信手段３０１０を用いて演算装置３００２に情報を送信する。情報の送信は無線または、有線で行う。また、通信手段３０１０を用いずに、有線にて情報を送信してもよい。演算装置３００２は、送信された情報の解析を行う。ここで、物品３００７の状態とは、形、数、物品３００７同士の重なりなどのことを指す。演算装置３００２は、センサ３００９からの情報をもとに解析を行い、物品３００７の詳細情報を導出する。演算装置３００２、またはロボット３００１と通信可能なサーバに保存されたデータと比較し、物品３００７の三次元形状や、硬さ（柔らかさ）を導出する。また、物品３００７の三次元形状や硬さ（柔らかさ）から、アーム３００４の形状を変えることができる。また、物品３００７の形状や大きさに応じて容器３００６内の配置場所を変え、仕分けを行ってもよいし、複数の異なる容器３００６に配置し、仕分けを行ってもよい。
　物品３００７の詳細情報を導出するには、ＡＩシステムを用いた解析を利用することができる。情報の解析には、ディープラーニングを用いてもよい。
　図４２Ｂは、一対の板３０２１が水平方向に移動し、物品３００７を挟むことができるアームである。一対の板３０２１が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を面で捉えることができ、立方体や直方体など、柱状の形を有する物品３００７を掴むのに適している。図４２Ｃは、複数のバー３０２２が水平方向に移動し、物品３００７を挟むことができるアームである。複数のバー３０２２が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を点で捉えることができ、球状の形を有する物品３００７、または物品３００７の形が一定でない場合、すなわち不定型な物品３００７を掴むに適している。なお、図４２Ｃでは、バー３０２２の数を４本としたが、本実施の形態はこれに限らない。バー３０２２は３本でもよいし、５本以上でも良い。図４２Ｄは、一対の板３０２３が、共通の軸を中心に、お互いが近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を面で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７を掴むのに適している。図４２Ｅは、一対のかぎ状の板３０２４が、共通の軸を中心に、お互いの先端が近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を点、または線で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７や、より小さい粒状の形を有する物品３００７を掴むのに適している。また、図４２Ｆに示すように、アームの先端にヘラ３０２５を取り付け、より小さい粒状の形を有する物品３００７をすくってもよい。
　図４２Ａ乃至図４２Ｆに示すアームは、一例であり、本発明の一態様はこれらの形状に限らない。また、各アームの用途の説明も一例であり、本発明の一態様はこれらの記載に限らない。
　ロボット３００１は、演算装置３００２からの信号に基づき、ブーム３００３を動かし、アーム３００４を、容器３００５内の所望の物品３００７上に移動する。伸縮式のアーム３００４の場合、アーム３００４を伸ばし、アーム３００４の先端を物品３００７の高さまで降ろす。アームの先端を動かし、所望の物品３００７を掴む。物品３００７を掴んだまま、アームを縮める。再びブーム３００３を動かし、アーム３００４を、容器３００６の所望の位置に移動する。このとき、容器３００６に対する物品３００７の角度を調整する為、アーム３００４を回転してもよい。アーム３００４を伸ばし、物品３００７を容器３００６に配置し、アーム３００４は、物品３００７を放す。以上の操作を繰り返し行い、ロボット３００１は、物品３００７を容器３００５から容器３００６に移動させることができる。
　容器３００５、および容器３００６の位置情報、および物品３００７の状態を、ＡＩシステムを用いて解析しているため、物品３００７の形状や硬さによらず、確実に物品３００７を移動することができる。物品３００７の例としては、立方体、または直方体の箱、または任意の形状の箱やケースに詰められた物品だけでなく、卵、ハンバーグやコロッケなど、成形された加工食品、ジャガイモやトマトなど、不定形な野菜などの食品、ネジやナットなどの機械部品、紙やフィルムなどの薄膜などが挙げられる。本実施の形態に示した仕分けシステム３０００は、物品３００７の形状や硬さを考慮してアームの形状を変えることができるため、上記に例示した物品３００７を、形状や硬さによらず、容器３００５から容器３００６に移動させることができる。
　例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
　また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれたＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００：記憶装置、１０５：制御回路、１１０：メモリセルアレイ、１１２：メモリストリング、１２１：行デコータ、１２２：行ドライバ、１２３：センスアンプ、１２４：ソース線ドライバ、１２５：入出力回路、３００：回路、３０１：トランジスタ、３０２：トランジスタ、３０３：トランジスタ、３０４：センスアンプ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３１７：絶縁体、３１８：絶縁体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２７：絶縁体、３２８：導電体、３２９：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、７００：メモリセルアレイ、７００Ａ：メモリセルアレイ、７０１：導電体、７０１ａ：導電体、７０１Ａ：導電膜、７０１ｂ：導電体、７０１Ｂ：導電膜、７０１ｃ：導電体、７０２：導電体、７０２Ａ：導電膜、７０２ｂ：絶縁体、７０２Ｂ：導電膜、７０３：絶縁体、７０３ａ：絶縁体、７０３Ａ：絶縁膜、７０３ｂ：絶縁体、７０３ｃ：絶縁体、７０４：酸化物、７０４ａ：酸化物、７０４Ａ：酸化膜、７０４ｂ：酸化物、７０４ｃ：酸化物、７０５：導電体、７０５Ｂ：導電体、７０５Ｓ：導電体、７０６：導電体、７０７：導電体、７０８：導電体、７０９：導電体、７１０：導電体、７１１：絶縁体、７１１Ａ：絶縁膜、７１２：導電体、７１２Ａ：導電膜、７１３：絶縁体、７１４：導電体、７１５：導電体、７１７：絶縁体、７１８：膜、７２０：基体、７２１：絶縁体、７２２：絶縁体、７２２Ａ：絶縁膜、７２２Ｂ：絶縁膜、７２３：マスク、７２３Ａ：マスク、７２４：絶縁体、７２５：マスク、７２６：絶縁体、７２７：材料、７２９：マスク、７３１ａ：領域、７３１ｂ：領域、７３２：領域、７３２ａ：領域、７３２ｂ：領域、７３４：領域、７５０：記憶装置、７５２：導電体、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、２０００：ロボット、２００１：演算装置、２００２：センサ、２００３：ライト、２００４：リフト、２００５：駆動部、２００６：通信手段、２００７：スピーカ、２００８：マイクロフォン、２００９：表示部、２０１０：発光部、２０１１：移動機構、３０００：システム、３００１：ロボット、３００２：演算装置、３００３：ブーム、３００４：アーム、３００５：容器、３００６：容器、３００７：物品、３００８：筐体、３００９：センサ、３０１０：通信手段、３０１１：通信手段、３０２１：板、３０２２：バー、３０２３：板、３０２４：板、３０２５：ヘラ、４０１０：演算部、４０１１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：ＦＰＧＡ、４０２０：制御部、４０２１：ＣＰＵ、４０２２：ＧＰＵ、４０２３：ＰＬＬ、４０２５：ＰＲＯＭ、４０２６：メモリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４０４１Ａ：ＡＩシステム、４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング

Claims (26)

  1. 　積層体を有し、
    　前記積層体は、
    　第１の絶縁体と、
    　前記第１の絶縁体上の、第１の導電体と、
    　前記第１の導電体上の、第２の絶縁体と、
    　前記第１の絶縁体、前記第１の導電体、及び前記第２の絶縁体に設けられた第１の開口の内側に位置する酸化物と、
    　前記第１の開口において、前記酸化物の外側に位置する第３の絶縁体と、
    　前記第１の開口において、前記酸化物の内側に位置する、第２の導電体と、
    　前記第１の開口において、前記酸化物と、前記第２の導電体と、の間に位置する第４の絶縁体と、
    　を有し、
    　前記第３の絶縁体は、
    　前記第１の開口の側面に位置するゲート絶縁層と、
    　前記酸化物の外側に位置するトンネル絶縁層と、
    　前記ゲート絶縁層と前記トンネル絶縁層の間に位置する電荷蓄積層と、
    　を有する、
    　半導体装置。
  2. 　請求項１において、
    　前記積層体は、
    　前記第１の絶縁体の上方に位置する、第３の導電体と、
    　前記第３の導電体上の、第５の絶縁体と、
    　前記第３の導電体、及び前記第５の絶縁体に設けられた第２の開口の内側に位置する前記酸化物と、
    　前記第２の開口の側面と前記酸化物との間に位置する前記ゲート絶縁膜と、
    　前記第２の開口において、前記酸化物の内側に位置する、前記第２の導電体と、
    　前記第１の開口において、前記酸化物と、前記第２の導電体と、の間に位置する前記第４の絶縁体と、
    　を有し、
    　前記第２の開口は、前記第１の開口と重畳する領域に位置する、
    　半導体装置。
  3. 　請求項１、又は請求項２において、
    　前記酸化物は、
    　第１の層と、
    　前記第１の層の内側に接して設けられた第２の層と、
    　前記第２の層の内側に接して設けられた第３の層と、
    　を有し、
    　前記第２の層のエネルギーギャップは、前記第１の層のエネルギーギャップより狭く、
    　前記第２の層のエネルギーギャップは、前記第３の層のエネルギーギャップより狭い、
    　半導体装置。
  4. 　請求項３において、前記酸化物は、少なくともインジウムを有する、
    　半導体装置。
  5. 　請求項３において、
    　前記酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、
    　半導体装置。
  6. 　請求項５において、
    　前記元素ＭはＧａであって、
    　前記第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、又はその近傍の組成である、
    　半導体装置。
  7. 　請求項５において、
    　前記元素ＭはＧａであって、
    　前記第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成である、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一項において、
    　制御回路を有し、
    　前記制御回路は、前記積層体の下方に位置する、
    　半導体装置。
  9. 　第１の絶縁体を形成し、
    　前記第１の絶縁体上に、第１の導電体を形成し、
    　前記第１の導電体上に、第２の絶縁体を形成し、
    　前記第２の絶縁体、前記第１の導電体、及び前記第１の絶縁体を加工し、第１の開口を有する第１の積層体を形成し、
    　前記第１の開口において、前記第１の絶縁体、前記第１の導電体、および前記第２の絶縁体と接するように第３の絶縁体を形成し、
    　前記第３の絶縁体と接するように酸化物を形成し、
    　前記酸化物と接するように第４の絶縁体を形成し、
    　前記第４の絶縁体に接するように第２の導電体を形成する、
    　半導体装置の作製方法。
  10. 　請求項９において、
    　前記第１の絶縁体の上方に、第３の導電体を形成し、
    　前記第３の導電体上に、第５の絶縁体を形成し、
    　前記第３の導電体、及び第５の絶縁体を加工し、第１の開口と重畳する領域に第２の開口が位置する第２の積層体を形成し、
    　前記第２の開口において、前記第３の導電体、及び前記第５の絶縁体と接するように前記第３の絶縁体を形成し、
    　前記第３の絶縁体に接するように前記酸化物を形成し、
    　前記酸化物と接するように前記第４の絶縁体を形成し、
    　前記第４の絶縁体に接するように前記第２の導電体を形成する、
    　半導体装置の作製方法。
  11. 　請求項９、又は請求項１０において、
    　前記酸化物の形成は、
    　前記第３の絶縁体に接するように第１の層を形成し、
    　前記第１の層の内側に接するように第２の層を形成し、
    　前記第２の層の内側に接するように第３の層を形成することによって行われ、
    　前記第２の層のエネルギーギャップは、前記第１の層のエネルギーギャップより狭く、
    　前記第２の層のエネルギーギャップは、前記第３の層のエネルギーギャップより狭い、
    　半導体装置の作製方法。
  12. 　請求項１１において、
    　前記酸化物は、少なくともインジウムを有する、
    　半導体装置の作製方法。
  13. 　請求項１１において、
    　前記酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、
    　半導体装置の作製方法。
  14. 　請求項１３において、
    　前記元素ＭはＧａであって、
    　前記第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、又はその近傍の組成である、
    　半導体装置の作製方法。
  15. 　請求項１３において、
    　前記元素ＭはＧａであって、
    　前記第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成である、
    　半導体装置の作製方法。
  16. 　バックゲートを有する第１のトランジスタと、
    　バックゲートと、電荷蓄積層と、を有する第２のトランジスタと、
    　バックゲートを有する第３のトランジスタと、を有し、
    　前記第１乃至第３のトランジスタのそれぞれのチャネル形成領域は、金属酸化物を有し、
    　前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
    　前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方に電気的に接続されている、
    　半導体装置の動作方法であって、
    　書き込み動作と、読み出し動作と、を有し、
    　前記書き込み動作は、
    　前記第１乃至第３のトランジスタのそれぞれのバックゲートに、前記第１の電位を印加する動作と、
    　前記第１のトランジスタのゲートに、前記第１のトランジスタがオン状態となる高レベル電位を印加する動作と、
    　前記電荷蓄積層に電子を注入するために、前記第２のトランジスタのゲートに第３の電位を印加する動作と、前記第１のトランジスタのソース又はドレインの他方に第４の電位を印加する動作と、
    　を有し、
    　前記読み出し動作は、
    　前記第１乃至第３のトランジスタのそれぞれのバックゲートに、前記第１の電位を印加する動作と、
    　前記第１のトランジスタのゲートに、前記第１のトランジスタがオン状態となる高レベルを印加する動作と、
    　前記第３のトランジスタのゲートに、前記第３のトランジスタがオン状態となる高レベルを印加する動作と、
    　前記第２のトランジスタのゲートに、第５の電位を印加する動作と、
    　前記第１のトランジスタのソース又はドレインの他方に第６の電位を印加する動作と、
    　前記第３のトランジスタのソース又はドレインの他方に第７の電位を印加する動作と、
    　を有し、
    　前記第１の電位は負の電位である、
    　半導体装置の動作方法。
  17. 　請求項１６において、
    　消去動作を有し、
    　前記消去動作は、
    　前記第１乃至第３のトランジスタのそれぞれのバックゲートに、前記第１の電位を印加する動作と、
    　前記第３のトランジスタのゲートに、前記第３のトランジスタがオン状態となる高レベル電位を印加する動作と、
    　前記第３のトランジスタのソース又はドレインの他方に、前記第２のトランジスタの前記電荷蓄積層から電子を引き抜くための第８の電位を印加する動作と、
    　を有する、
    　半導体装置の動作方法。
  18. 　請求項１６、又は請求項１７において、
    　前記金属酸化物は、少なくともＩｎを有する、
    　半導体装置の動作方法。
  19. 　請求項１６、又は請求項１７において、
    　前記金属酸化物は、Ｉｎと、Ｚｎと、を有する、
    　半導体装置の動作方法。
  20. 　請求項１９において、
    　前記金属酸化物は、ＺｎよりもＩｎの割合が多い、
    　半導体装置の動作方法。
  21. 　請求項１９において、
    　前記金属酸化物に含まれている、Ｉｎと、Ｚｎとの原子数比は、Ｉｎ：Ｚｎ＝２：１、又はその近傍の組成である、
    　半導体装置の動作方法。
  22. 　請求項１９において、
    　前記金属酸化物に含まれている、Ｉｎと、Ｚｎとの原子数比は、Ｉｎ：Ｚｎ＝５：１、又はその近傍の組成である、
    　半導体装置の動作方法。
  23. 　請求項１９において、
    　前記金属酸化物に含まれている、Ｉｎと、Ｚｎとの原子数比は、Ｉｎ：Ｚｎ＝１０：１、又はその近傍の組成である、
    　半導体装置の動作方法。
  24. 　請求項１６、又は請求項１７において、
    　前記金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、
    　半導体装置の動作方法。
  25. 　請求項２４において、
    　前記元素ＭはＧａであって、
    　前記金属酸化物に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、又はその近傍の組成である、
    　半導体装置の動作方法。
  26. 　請求項２４において、
    　前記元素ＭはＧａであって、
    　前記金属酸化物に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成である、
    　半導体装置の動作方法。
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