WO2020088844A1 - Metal–insulator–semiconductor field effect transistor - Google Patents

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Robert Bosch Gmbh
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Abstract

A metal–insulator–semiconductor field effect transistor (MISFET) having a drain (104), a source (106) and a gate (102), said transistor being configured to form a channel in a channel region between the drain (104) and the source (106) when the gate (102) is driven, said channel enabling a current flow between the source (106) and the drain (104), wherein a voltage-dependent series resistor (108) is formed in an integrated manner in the metal–insulator–semiconductor field effect transistor (100), said resistor being arranged between the source (106) and the channel region and being configured to influence the current flow between the source (106) and the drain (104).

Description

Beschreibung  description
Titel title
Isolierschicht- Feldeffektransistor  Insulating layer field effect transistor
Die Erfindung betrifft einen Isolierschicht-Feldeffekttransistor und ein Verfahren zum Herstellen eines solchen Isolierschicht- Feldeffekttransistors. The invention relates to an insulating layer field effect transistor and a method for producing such an insulating layer field effect transistor.
Stand der Technik State of the art
Ein Isolierschicht- Feldeffekttransistor, der auch als Feldeffekttransistor mit isolier tem Gate bezeichnet wird, ist ein Feldeffekttransistor mit isolierter Steuerelektro de, bei dem ein Stromfluss durch Ladungsträgerinfluenz, d. h. elektrostatische Induktion, über ein vom leitfähigen Kanal elektrisch isoliertes Gate als Steueran schluss gesteuert wird. Aufgrund der typischen Schichtstruktur wird der Isolier schicht-Feldeffekttransistors auch als MISFET (Metall-Isolator-Halbleiter (Semi- conductor)) bezeichnet. Im folgenden wird die Bezeichnung MISFET verwendet. An insulating layer field-effect transistor, which is also referred to as a field-effect transistor with an insulated gate, is a field-effect transistor with an isolated control electrode, in which a current flow through charge carrier influence, i. H. electrostatic induction, is controlled via a gate electrically isolated from the conductive channel as a control connection. Because of the typical layer structure, the insulating layer field-effect transistor is also referred to as MISFET (metal-insulator-semiconductor (semiconductor)). The term MISFET is used below.
Bei MISFETs kommen neben Silizium auch andere Halbleitermaterialien zum Einsatz. Ein mögliches Halbleitermaterial ist Galliumnitrid (GaN), das mit unter schiedlichen Dotierungen in den verschiedenen Schichten des MISFETs ver wendet wird. In addition to silicon, MISFETs also use other semiconductor materials. A possible semiconductor material is gallium nitride (GaN), which is used with different doping in the different layers of the MISFET.
Transistoren auf Basis von Galliumnitrid (GaN) bieten die Möglichkeit, Bauteile mit niedrigeren Ein- bzw. On-Widerständen bei gleichzeitig höheren Durch bruchsspannungen als vergleichbare Bauteile auf Basis von Silizium oder Silizi- umcarbid zu realisieren. Der Ein-Widerstand ist dabei der Widerstand zwischen Drain und Source bei angesteuertem Gate und somit der Widerstand im durch geschalteten Zustand. Eine mögliche Bauweise für einen solchen Transistor ist der sogenannte Trench- MISFET, bei dem der Kanal an der Seitenwand einer Grabenstruktur, dem soge nannten Trench, angeordnet ist. Ein Beispiel für die Realisierung eines solchen Bauelements ist bspw. in der Druckschrift Oka et al., Appl. Phys. Exp. 8, 054101 (2015), doi: 10.7567/APEX.8.054101 zu finden. Der generelle Aufbau eines Trench-MISFETs ist in Figur 1 gezeigt. Transistors based on gallium nitride (GaN) offer the possibility of realizing components with lower on or on resistances and at the same time higher breakdown voltages than comparable components based on silicon or silicon carbide. The on-resistance is the resistance between drain and source when the gate is activated and thus the resistance when switched on. A possible construction for such a transistor is the so-called trench MISFET, in which the channel is arranged on the side wall of a trench structure, the so-called trench. An example of the implementation of such a component is, for example, in the publication Oka et al., Appl. Phys. Exp. 8, 054101 (2015), doi: 10.7567 / APEX.8.054101. The general structure of a trench MISFET is shown in FIG. 1.
Aus der Druckschrift DE 10 2016 205 079 Al ist ein High-electron-mobility Tran sistor (HEMT) auf Galliumnitridbasis bekannt. Dieser HEMT umfasst mehrere erste Einzelzellen und mindestens eine zweite Einzelzelle, wobei die zweite Ein zelzelle eine erste Isolationsschicht aufweist, die senkrecht zu einer Substratvor derseite angeordnet ist und sich von der Substratvorderseite bis in ein zweidi mensionales Elektronengas erstreckt. Dieses Elektronengas ist dafür vorgese hen, um die Überspannungsfestigkeit des HEMT zu erhöhen. Das Gas bildet hierfür einen ohmschen Widerstand. A high-electron mobility transistor (HEMT) based on gallium nitride is known from the publication DE 10 2016 205 079 A1. This HEMT comprises a plurality of first single cells and at least one second single cell, the second single cell having a first insulation layer which is arranged perpendicular to a front side of the substrate and extends from the front side of the substrate into a two-dimensional electron gas. This electron gas is designed to increase the surge resistance of the HEMT. The gas forms an ohmic resistance for this.
Die Ausgangskennlinie eines GaN-Trench-MISFETs weist bei niedrigen Drain- Spannungen einen linearen Anstieg des Drain-Stroms auf und läuft bei höheren Spannungen langsam in eine Sättigung. The output characteristic of a GaN trench MISFET has a linear increase in drain current at low drain voltages and slowly saturates at higher voltages.
Im Betrieb eines MISFETs, in bspw. einer Inverter-Topologie, kann es im Fehler fall zu einem sogenannten Kurzschluss kommen. In diesem Fall wird der MISFET bei Anliegen der vollen Zwischenkreisspannung aufgeschaltet. Die Zwischen kreisspannung liegt um das hundert- bis tausendfache höher als die Spannung im Arbeitspunkt, entsprechend fließt im Kurzschlussfall der maximal mögliche Strom durch den MISFET und führt durch die damit einhergehenden Verluste, die als Wärme abgeleitet werden, zur Zerstörung des Bauteils. Die Zerstörung des Bauteils erfolgt typischerweise einige ps nach Eintreten des Kurzschlussfalls. When operating a MISFET, for example in an inverter topology, a so-called short circuit can occur in the event of a fault. In this case, the MISFET is applied when the full DC link voltage is applied. The intermediate circuit voltage is a hundred to a thousand times higher than the voltage at the operating point, accordingly in the event of a short circuit the maximum possible current flows through the MISFET and leads to the destruction of the component due to the associated losses, which are dissipated as heat. The component is typically destroyed a few ps after the short-circuit event occurs.
Um die Zerstörung des Bauteils zu verhindern, werden Abfangschaltungen ver wendet, die in der Lage sind, den Kurzschluss zu detektieren und den MISFET auszuschalten. Je höher die Sättigungsstromdichte des MISFETs ist, desto schneller erhitzt sich das Bauteil im Kurzschlussfall und desto früher erfolgt der Ausfall. Bedingt durch die hohe Sättigungsstromdichte im GaN-Trench-MISFET weist dieser nur eine geringe Kurzschlussfestigkeit auf. Offenbarung der Erfindung To prevent the destruction of the component, interception circuits are used, which are able to detect the short circuit and switch off the MISFET. The higher the saturation current density of the MISFET, the faster the component heats up in the event of a short circuit and the earlier the failure occurs. Due to the high saturation current density in the GaN trench MISFET, it has only a low short-circuit strength. Disclosure of the invention
Vor diesem Hintergrund werden ein MISFET nach Anspruch 1 und ein Verfahren zum Herstellen eines solchen MISFETs mit den Merkmalen des Anspruchs 6 vorgestellt. Ausführungsformen ergeben sich aus den abhängigen Ansprüchen und aus der Beschreibung. Against this background, a MISFET according to claim 1 and a method for producing such a MISFET with the features of claim 6 are presented. Embodiments result from the dependent claims and from the description.
Der vorgestellte MISFET mit Drain Source und Gate ist dazu eingerichtet, bei angesteuertem Gate in einem Kanalgebiet zwischen Source und Drain einen Ka nal auszubilden, der einen Stromfluss zwischen Source und Drain ermöglicht. In dem Isolierschicht- Feldeffekttransistor integriert ist ein spannungsabhängiger Vorwiderstand ausgebildet, der zwischen Source und dem Kanalgebiet angeord net und dazu eingerichtet ist, den Stromfluss zwischen Source und Drain zu be einflussen. The MISFET with drain source and gate presented is set up to form a channel in a channel region between source and drain when the gate is driven, which channel enables current to flow between source and drain. Integrated in the insulating layer field-effect transistor is a voltage-dependent series resistor which is arranged between the source and the channel region and is set up to influence the current flow between the source and drain.
In einer möglichen Ausführungsform ist der vorgestellte MISFIT aus GaN gefer tigt. Zur Erhöhung der Kurzschlussfestigkeit in einem GaN-Trench-MISFET wird in Ausgestaltung dem Kanal in dem vorgestellten MISFET ein spannungsabhän giger Widerstand vorgeschaltet. Dieser weist die folgenden Eigenschaften auf: In one possible embodiment, the MISFIT presented is made of GaN. In order to increase the short-circuit strength in a GaN trench MISFET, a voltage-dependent resistor is connected upstream of the channel in the MISFET presented. It has the following characteristics:
- Im linearen Bereich der Ausgangskennlinie, also bei kleinen Drain-Spannungen, weist er einen deutlich geringeren Widerstand auf als der Trench-MISFET selbst. Er trägt daher nur unwesentlich zu den Gesamtverlusten des Systems im Nor malbetrieb bei. - In the linear range of the output characteristic curve, i.e. with low drain voltages, it has a significantly lower resistance than the trench MISFET itself. It therefore only makes an insignificant contribution to the total losses of the system in normal operation.
- Oberhalb der Spannung im Arbeitspunkt geht der Vorwiderstand in Sättigung. Der Sättigungsstrom im MISFET wird also durch den Vorwiderstand begrenzt. - The series resistance saturates above the voltage at the operating point. The saturation current in the MISFET is therefore limited by the series resistor.
Ein solcher Vorwiderstand begrenzt somit den Sättigungsstrom, ohne jedoch die Leitungseigenschaften des MISFETs zu verschlechtern. Der MISFET wird kurz schlussfester, ohne dass sein Ein-Widerstand signifikant reduziert wird. Such a series resistor thus limits the saturation current without, however, impairing the line properties of the MISFET. The MISFET is short-circuit proof without its on-resistance being significantly reduced.
Als Vorwiderstand wird in Ausgestaltung ein zweidimesionales Elektronengas (2DEG) genutzt werden, wie es an der Grenzfläche zwischen einer GaN/AIGaN Heteroschicht entsteht. Dieses weist die vorher genannten, benötigten Eigen schaften, nämlich einen geringen Ein-Widerstand und eine geringe Sättigungs stromdichte, auf. In one embodiment, a two-dimensional electron gas (2DEG) is used as the series resistor, as is the case at the interface between a GaN / AIGaN Heterolayer is created. This has the aforementioned properties required, namely a low on-resistance and a low saturation current density.
Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus der Be schreibung und den beiliegenden Zeichnungen. Further advantages and embodiments of the invention will become apparent from the description and the accompanying drawings.
Es versteht sich, dass die voranstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, son dern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, oh ne den Rahmen der vorliegenden Erfindung zu verlassen. It goes without saying that the features mentioned above and those yet to be explained below can be used not only in the respectively specified combination, but also in other combinations or alone, without leaving the scope of the present invention.
Kurze Beschreibung der Zeichnungen Brief description of the drawings
Figur 1 zeigt in einer schematischen Schichtdarstellung den Aufbau eines MIS- FETs nach dem Stand der Technik. FIG. 1 shows the structure of a MIS-FET according to the prior art in a schematic layer representation.
Figur 2 zeigt in einem Graphen die Ausgangskennlinie des MISFETs aus Figur 1. FIG. 2 shows the output characteristic curve of the MISFET from FIG. 1 in a graph.
Figur 3 zeigt in einem Graphen unterschiedliche Ausgangskennlinien. FIG. 3 shows different output characteristics in a graph.
Figur 4 zeigt in einem Schaltbild einen Transistor mit Vorwiderstand. FIG. 4 shows a transistor with a series resistor in a circuit diagram.
Figur 5 zeigt in einer schematischen Schichtdarstellung den Aufbau einer Aus führungsform des vorgestellten MISFETs. Figure 5 shows a schematic layer representation of the structure of an embodiment of the MISFET presented.
Figur 6 zeigt Zwischenerzeugnisse der Ausführung des MISFETs aus Figur 5 zur Verdeutlichung des vorgestellten Verfahrens. FIG. 6 shows intermediate products of the execution of the MISFET from FIG. 5 to clarify the method presented.
Figur 7 zeigt eine weitere Ausführungsform des vorgestellten MISFETs. FIG. 7 shows a further embodiment of the MISFET presented.
Figur 8 zeigt mögliche Bauformen des MISFETs. Figure 8 shows possible designs of the MISFET.
Ausführungen der Erfindung Die Erfindung ist anhand von Ausführungsformen in den Zeichnungen schema tisch dargestellt und wird nachfolgend unter Bezugnahme auf die Zeichnungen ausführlich beschrieben. Embodiments of the invention The invention is schematically illustrated by means of embodiments in the drawings and is described in detail below with reference to the drawings.
Figur 1 zeigt den generellen Aufbau eines Trench-MISFETs, der insgesamt mit der Bezugsziffer 10 bezeichnet ist. Die Darstellung zeigt erste Anschlüsse 12 für Source, einen zweiten metallischen Anschluss 14 für Gate, einen dritten An schluss 16 für Drain, eine Isolationsschicht 18, ein n+ dotiertes GaN-Gebiet 20, ein p dotiertes GaN-Gebiet 22, ein n dotiertes Driftgebiet 24 und ein n+ dotiertes GaN-Gebiet 26. Weiterhin ist ein Gate-Dielektrikum 28 zu erkennen. FIG. 1 shows the general structure of a trench MISFET, which is denoted overall by reference number 10. The illustration shows first connections 12 for source, a second metallic connection 14 for gate, a third connection 16 for drain, an insulation layer 18, an n + doped GaN region 20, a p doped GaN region 22, an n doped drift region 24 and an n + doped GaN region 26. Furthermore, a gate dielectric 28 can be seen.
Liegt keine Spannung am Gate an, so ist das p dotierte GaN-Gebiet 22 sperrend, es findet kein Stromfluss statt, der MISFET 10 sperrt bis zu seiner Durchbruchs spannung. Bei Anlegen einer positiven Gate-Spannung bildet sich ein leitfähiger n-Kanal in einem Kanalgebiet 30 unterhalb des Gate-Dielektrikums 28 innerhalb des p dotierten GaN-Gebiets 22 und es kann bei Anlegen einer positiven Span nung ein Strom von Drain zu Source fließen. If there is no voltage at the gate, the p-doped GaN region 22 is blocking, there is no current flow, the MISFET 10 blocks until its breakdown voltage. When a positive gate voltage is applied, a conductive n-channel is formed in a channel region 30 below the gate dielectric 28 within the p-doped GaN region 22 and a current can flow from drain to source when a positive voltage is applied.
Figur 2 zeigt in einem Graphen 50, an desser Abszisse 52 die Drain-Spannung [V] und an dessen Ordinate 54 die Drain-Stromdichte [A/cm2] aufgetragen ist, die Ausgangskennlinie 56 des aufgeschalteten MISFETs 10 aus Figur 1. Die Aus gangskennlinie 56 weist bei niedrigen Drain-Spannungen einen linearen Anstieg des Drain-Stroms auf und läuft bei höheren Spannungen langsam in eine Sätti gung. FIG. 2 shows in a graph 50, on whose abscissa 52 the drain voltage [V] and on whose ordinate 54 the drain current density [A / cm 2 ] is plotted, the output characteristic curve 56 of the connected MISFET 10 from FIG. 1. The off characteristic curve 56 has a linear increase in drain current at low drain voltages and slowly saturates at higher voltages.
Im Betrieb eines MISFETs, in bspw. einer Inverter-Topologie, kann es im Fehler fall zu einem sogenannten Kurschluss kommen. In diesem Fall wird der MISFET bei Anliegen der vollen Zwischenkreisspannung aufgeschaltet. Die Zwischen kreisspannung liegt um das hundert- bis tausendfache höher als die Spannung im Arbeitspunkt, entsprechend fließt im Kurzschlussfall der maximal mögliche Strom durch den MISFET und führt durch die damit einhergehenden Verluste, die als Wärme abgeleitet werden, zur Zerstörung des Bauteils. Um die Zerstörung des Bauteils zu verhindern, werden, wie bereits ausgeführt wurde, Abfangschaltungen verwendet, die in der Lage sind, den Kurzschluss zu detektieren und den MISFET auszuschalten. When operating a MISFET, for example in an inverter topology, a so-called short circuit can occur in the event of a fault. In this case, the MISFET is applied when the full DC link voltage is applied. The intermediate circuit voltage is a hundred to a thousand times higher than the voltage at the operating point, accordingly in the event of a short circuit the maximum possible current flows through the MISFET and leads to the destruction of the component due to the associated losses, which are dissipated as heat. In order to prevent the destruction of the component, interception circuits are used, which have been able to detect the short circuit and switch off the MISFET, as has already been stated.
Zur Erhöhung der Kurzschlussfestigkeit in einem MISFET, insbesondere einem GaN-Trench-MISFET, wird dem Kanal bzw. dem Kanalgebiet (Bezugsziffer 30 in Figur 1) ein spannungsabhängiger Widerstand vorgeschaltet. Dieser weist zu mindest in Ausgestaltung die folgenden Eigenschaften auf: To increase the short-circuit strength in a MISFET, in particular a GaN trench MISFET, a voltage-dependent resistor is connected upstream of the channel or the channel region (reference number 30 in FIG. 1). This has at least one of the following characteristics:
- Im linearen Bereich der Ausgangskennlinie, also bei kleinen Drain-Spannungen, weist er einen deutlich geringeren Widerstand auf als der MISFET, insbesondere Trench-MISFET, selbst. Er trägt daher nur unwesentlich zu den Gesamtverlusten des Systems im Normalbetrieb bei. - In the linear region of the output characteristic curve, that is to say with low drain voltages, it has a significantly lower resistance than the MISFET, in particular trench MISFET itself. It therefore only makes an insignificant contribution to the total losses of the system in normal operation.
- Oberhalb der Spannung im Arbeitspunkt geht der Vorwiderstand in Sättigung. Der Sättigungsstrom im MISFET wird folglich durch den Vorwiderstand begrenzt. - The series resistance saturates above the voltage at the operating point. The saturation current in the MISFET is therefore limited by the series resistor.
Ein solcher Vorwiderstand begrenzt somit den Sättigungsstrom, ohne jedoch die Leitungseigenschaften des MISFETs zu verschlechtern. Der MISFET wird kurz schlussfester, ohne dass sein Ein-Widerstand signifikant reduziert wird. Als Vor widerstand kann ein zweidimesionales Elektronengas (2DEG) genutzt werden, wie es bspw. an einer Grenzfläche zwischen einer GaN/AIGaN-Heteroschicht entsteht. Dieses weist die vorher genannten, benötigten Eigenschaften, nämlich einen geringen Ein-Widerstand und eine geringe Sättigungsstromdichte, auf. Such a series resistor thus limits the saturation current without, however, impairing the line properties of the MISFET. The MISFET is short-circuit proof without its on-resistance being significantly reduced. A two-dimensional electron gas (2DEG) can be used as a resistor, such as that produced at an interface between a GaN / AIGaN heterolayer. This has the aforementioned properties required, namely a low on-resistance and a low saturation current density.
Figur 3 zeigt in einem Graphen 70, an desser Abszisse 72 die Drain-Spannung [V] und an dessen Ordinate 74 die Drain-Stromdichte [A/cm2] aufgetragen ist, ei ne erste Ausgangskennlinie 76 eines herkömmlichen MISFETs, eine zweite Aus gangskennlinie 78 eines 2DEG-Vorwiderstands ohne nachgeschalteten MISFET und eine dritte Ausgangskennlinie 80 eines MISFETs mit vorgeschaltetem 2DEG. FIG. 3 shows in a graph 70, on whose abscissa 72 the drain voltage [V] and on whose ordinate 74 the drain current density [A / cm 2 ] is plotted, a first output characteristic curve 76 of a conventional MISFET, a second output characteristic curve 78 of a 2DEG series resistor without a downstream MISFET and a third output characteristic 80 of a MISFET with a preceding 2DEG.
Der Graph 70 aus der Simulation eines MISFETs der hierin beschriebenen Art zeigt somit den Effekt des vorgeschalteten 2DEGs. Im linearen Bereich bis zu einer Drain-Spannung von 2 V wird der Ein- Widerstand des vorgeschlagenen MISFETs durch das 2DEG nur unwesentlich erhöht. Oberhalb des linearen Bereichs geht der vorgeschlagene MISFET direkt in die Sättigung über. Der Strom wird also durch das 2DEG effektiv begrenzt. The graph 70 from the simulation of a MISFET of the type described here thus shows the effect of the upstream 2DEG. In the linear range up to a drain voltage of 2 V, the on-resistance of the proposed MISFET is only slightly increased by the 2DEG. Above the linear range, the proposed MISFET goes directly to saturation. The current is effectively limited by the 2DEG.
Zu beachten ist auch, dass für die Nutzung des MISFETs als Schalter typischer weise ein Arbeitspunkt im linearen Bereich der Ausgangskennlinie, d. h. im auf geschalteten Zustand, gewählt wird. It should also be noted that when using the MISFET as a switch, typically an operating point in the linear range of the output characteristic, i. H. in the switched-on state.
Figur 4 zeigt in einem Schaltbild einen MISFET 100 mit Gate 102, Drain 104 und Source 106, wobei ein Vorwiderstand 108, in diesem Fall realisiert durch 2DEG, vorgesehen ist. Dieser Vorwiderstand 108 ist in dem MISFET 100 integriert bzw. monolithisch mit diesem ausgebildet. Figur 4 zeigt daher die Platzierung des Vorwiderstands 108 im Schaltbild des MISFETs 100. FIG. 4 shows in a circuit diagram an MISFET 100 with gate 102, drain 104 and source 106, a series resistor 108, in this case realized by 2DEG, being provided. This series resistor 108 is integrated in the MISFET 100 or is formed monolithically with the latter. FIG. 4 therefore shows the placement of the series resistor 108 in the circuit diagram of the MISFET 100.
Figur 5 zeigt eine Ausführungsform des vorgestellten MISFETs, die insgesamt mit der Bezugsziffer 150 bezeichnet ist. Die Darstellung zeigt erste Anschlüsse 152 für Source, einen zweiten metallischen Anschluss 154 für Gate, einen dritten Anschluss 156 für Drain, eine Isolationsschicht 158, eine AIGaN-Schicht 159, ein n+ dotiertes GaN Gebiet 160, ein p dotiertes GaN-Gebiet 162, ein n dotiertes Driftgebiet 164 und ein n+ dotiertes GaN-Gebiet 166. Weiterhin ist ein Gate- Dielektrikum 168 zu erkennen. In dem p dotierten Gebiet 162 kann sich in einem Kanalgebiet 170 ein Kanal ausbilden, wie dies in Verbindung mit Figur 1 be schrieben ist. FIG. 5 shows an embodiment of the MISFET presented, which is denoted overall by the reference number 150. The illustration shows first connections 152 for source, a second metallic connection 154 for gate, a third connection 156 for drain, an insulation layer 158, an AIGaN layer 159, an n + -doped GaN region 160, a p-doped GaN region 162 n doped drift region 164 and an n + doped GaN region 166. Furthermore, a gate dielectric 168 can be seen. A channel can form in the p-doped region 162 in a channel region 170, as described in connection with FIG. 1.
Figur 5 verdeutlicht, dass eine Modifizierung des bekannten Aufbaus eines MIS FETs dergestalt erfolgt, dass dem n+ dotierten Gebiet 160, das die Source- Kontakte 152 mit dem Kanalgebiet 170 im p dotierten GaN-Gebiet 162 verbindet, ein 2DEG-Gebiet 180 vorgeschaltet wird. Das 2DEG-Gebiet 180 wird erzeugt durch das Aufbringen der AIGaN-Schicht 159 auf einem undotierten (i-GaN) GaN-Gebiet 182. An der Grenzfläche von AIGaN/i-GaN bildet sich das hochleit fähige 2DEG 180. Dieses wird durch die Source- Kontakte 152 kontaktiert. FIG. 5 illustrates that the known structure of an MIS FET is modified in such a way that a 2DEG region 180 is connected upstream of the n + -doped region 160, which connects the source contacts 152 to the channel region 170 in the p-doped GaN region 162. The 2DEG region 180 is produced by the application of the AIGaN layer 159 on an undoped (i-GaN) GaN region 182. The highly conductive 2DEG 180 forms at the interface of AIGaN / i-GaN. This is caused by the source - Contacts 152 contacted.
Im Vorwärts betrieb fließen die Elektronen also von den Source-Kontakten 152 in das 2DEG 180, von dort in das n+GaN Gebiet 160, durch den Kanal im Kanalge- biet 170 in die Driftzone 164 und durch das Substrat 166 in den Drain- KontaktIn forward operation, the electrons flow from the source contacts 152 into the 2DEG 180, from there into the n + GaN region 160, through the channel in the channel offers 170 into drift zone 164 and through substrate 166 into drain contact
156. Das 2DEG 180 wird durch die Ansteuerung des Gates nicht beeinflusst und hat auch keine Rückwirkung auf die Sperreigenschaften des MISFETs 150. 156. The 2DEG 180 is not influenced by the control of the gate and also has no effect on the blocking properties of the MISFET 150.
Ein möglicher Prozessfluss um das vorgeschlagene Bauteil zu realisieren ist inA possible process flow to implement the proposed component is shown in
Figur 6 dargestellt. Figure 6 shown.
1. Bereitstellung hochdotiertes n+ GaN Substrat, Bezugsziffer 200, 1. Provision of highly doped n + GaN substrate, reference number 200,
2. Aufwachsen von einer schwach n-dotierten, einer p-dotierten sowie einer undotierten GaN-Schicht, bspw. mit MOCVD (Metal-Organic Chemical Vapour Deposition: Metallorganische Chemische Gasphasenabschei dung), Bezugsziffer 202, 2. Growth of a weakly n-doped, a p-doped and an undoped GaN layer, for example with MOCVD (Metal-Organic Chemical Vapor Deposition: Metallorganic Chemical Vapor Deposition), reference number 202,
3. Aufwachsen einer AIGaN Schicht: Es bildet sich ein 2DEG an der Grenz fläche AIGaN/GaN, Bezugsziffer 204, 3. Growth of an AIGaN layer: A 2DEG is formed at the AIGaN / GaN interface, reference number 204,
4. n-Dotierung mittels Implantation, lokale Zerstörung des 2DEG, Bezugs ziffer 206, 4. n-doping by implantation, local destruction of the 2DEG, reference number 206,
5. Anlegen des Gate-Trenches sowie Strukturierung des AIGaN, Bezugs ziffer 208, 5. Creation of the gate trench and structuring of the AIGaN, reference number 208,
6. Abscheidung und Strukturierung des Gate-Dielektrikums, bspw. Silici umnitrid, Siliciumdioxid oder Aluminiumoxid, Bezugsziffer 210, 6. Deposition and structuring of the gate dielectric, for example silicon nitride, silicon dioxide or aluminum oxide, reference number 210,
7. Abscheidung und Strukturierung des Gate-Metalls, bspw. Aluminium o- der Poly-Silicium, Bezugsziffer 212, 7. deposition and structuring of the gate metal, for example aluminum or polysilicon, reference number 212,
8. Abscheidung und Strukturierung einer Isolationsschicht, bspw. Silicium nitrid oder Siliciumdioxid, Bezugsziffer 214, 8. Deposition and structuring of an insulation layer, for example silicon nitride or silicon dioxide, reference number 214,
9. Anlegen eines vollflächigen Drain Rückseiten- Kontakts und der Source- Kontakte, Bezugsziffer 216. Alternativ kann auch eine Ausführung ohne Gate-Trench realisiert werden. Eine mögliche Umsetzung ist in Figur 7 gezeigt. Die Darstellung zeigt einen MISFET 250 mit ersten Anschlüsse 252 für Source, einem zweiten metallischen An schluss 254 für Gate, einen dritten Anschluss 256 für Drain, eine Isolations schicht 258, eine AIGaN-Schicht 259, ein n+ dotiertes GaN-Gebiet 260, ein p do tiertes GaN-Gebiet 262, ein n dotiertes Driftgebiet 264 und ein n+ dotiertes GaN- Gebiet 266. Weiterhin ist ein Gate-Dielektrikum 268 zu erkennen. In dem n+ do tierten Gebiet 260 kann sich in einem Kanalgebiet ein Kanal ausbilden, wie dies in Verbindung mit Figur 1 beschrieben ist. Die Darstellung zeigt weiterhin ein 2DEG-Gebiet 280 und ein undotiertes (i-GaN) GaN-Gebiet 282. 9. Apply a full-surface drain back contact and the source contacts, reference number 216. Alternatively, a version without a gate trench can also be implemented. A possible implementation is shown in FIG. 7. The illustration shows a MISFET 250 with first connections 252 for source, a second metallic connection 254 for gate, a third connection 256 for drain, an insulation layer 258, an AIGaN layer 259, an n + doped GaN region 260, a p doped GaN region 262, an n-doped drift region 264 and an n + -doped GaN region 266. Furthermore, a gate dielectric 268 can be seen. A channel can form in the n + doped region 260 in a channel region, as is described in connection with FIG. 1. The illustration further shows a 2DEG region 280 and an undoped (i-GaN) GaN region 282.
Das Funktionsprinzip ist identisch wie im vorher ausgeführten Trench-MISFET, der vorgeschlagene Prozessfluss reduziert sich lediglich in Schritt 5, Bezugsziffer 208, um das Anlegen eines Gate-Trenches. The principle of operation is identical to that in the previously described trench MISFET, the proposed process flow is reduced only in step 5, reference number 208, by the creation of a gate trench.
Weitere alternative Bauformen des vorgeschlagenen Device- Konzepts betreffen die Ausgestaltung des 2DEG-Vorwiderstands. Neben der oben dargestellten Ausführung mit Vorwiderständen in jeder Zelle des Transistors, können auch nur in einem Anteil aller Zellen, bspw. jede zweite, die 2DEG-Struktur ausgeführt werden. Hierdurch ist es möglich den Vorwiderstand, insbesondere den Sätti gungsstrom, zu skalieren und an das Bauteil anzupassen. Other alternative designs of the proposed device concept relate to the design of the 2DEG series resistor. In addition to the embodiment shown above with series resistors in each cell of the transistor, the 2DEG structure can also be implemented only in a proportion of all cells, for example every second cell. This makes it possible to scale the series resistor, in particular the saturation current, and adapt it to the component.
Einige mögliche Bauformen sind in Figur 8 für einen Transistor mit streifenförmi gen Gate und Source-Elektroden aufgeführt. Die Abbildung zeigt die Draufsicht auf die Source/Gate-Elektroden sowie das 2DEG im MISFET. Die Darstellung zeigt jeweils folgende Schichten: Some possible designs are shown in Figure 8 for a transistor with stripe-shaped gate and source electrodes. The figure shows the top view of the source / gate electrodes and the 2DEG in the MISFET. The illustration shows the following layers:
Source/Drain-Metall 300 Source / drain metal 300
Gate- Metall 302 Gate metal 302
AIGaN mit darunterliegendem 2DEG 304  AIGaN with underlying 2DEG 304
Mit Bezugsziffer 320 ist eine Ausführung mit 2DEG in jeder Zelle gezeigt, Be zugsziffer 322 bezeichnet eine Ausführung mit 2DEG an jedem zweiten Finger, d. h. nur zu jeweils einer Seite jedes Gate-Trench, Bezugsziffer 324 bezeichnet eine Ausführungsform mit 2DEG an jedem zweiten Gate-Trench, schließlich be- zeichnet Bezugsziffer 326 eine Ausführung mit Abschnitten mit und ohne 2DEG entlang der Finger. Reference number 320 shows an embodiment with 2DEG in each cell, reference number 322 denotes an embodiment with 2DEG on every second finger, ie only on one side of each gate trench, reference number 324 denotes an embodiment with 2DEG on every second gate trench , finally loading Reference number 326 draws an embodiment with sections with and without 2DEG along the fingers.
In jedem Fall ist zu berücksichtigen, dass die Anordnung des 2DEG nicht auf die gezeigten Bauformen begrenzt ist. Insbesondere ist auch zu beachten, dass, ob gleich der MISFET in den Figuren vornehmlich in Verbindung mit GaN als Halb- leiterwerkstoff beschrieben wurde, die Erfindung nicht darauf beschränkt ist und auch andere geeignete Halbleitermaterialien verwendet werden können. Mögliche Einsatzgebiete des vorgestellten MISFETs sind: elektrischer Antriebsstrang, In any case, it must be taken into account that the arrangement of the 2DEG is not limited to the designs shown. In particular, it should also be noted that, although the MISFET in the figures was primarily described in connection with GaN as the semiconductor material, the invention is not restricted to this and other suitable semiconductor materials can also be used. Possible fields of application of the presented MISFET are: electrical drive train,
Ladegeräte im Automobilbereich,  Chargers in the automotive sector,
Inverter für Hausgeräte, bspw. Waschmaschine.  Inverter for household appliances, e.g. washing machine.

Claims

Ansprüche Expectations
1. Isolierschicht-Feldeffekttransistor (MISFET) mit Drain (104), Source (106) und Gate, der dazu eingerichtet ist, bei angesteuertem Gate (102) in einem Kanalge biet (170) zwischen Drain (104) und Source (106) einen Kanal auszubilden, der einen Stromfluss zwischen Source (106) und Drain (104) ermöglicht, wobei in dem Isolierschicht- Feldeffekttransistor (100, 150, 250) integriert ein spannungs abhängiger Vorwiderstand (108) ausgebildet ist, der zwischen Source (106) und dem Kanalgebiet (170) angeordnet und dazu eingerichtet ist, den Stromfluss zwi schen Source (106) und Drain (104) zu beeinflussen. 1. Insulating layer field-effect transistor (MISFET) with drain (104), source (106) and gate, which is set up with a controlled gate (102) in a channel area (170) between drain (104) and source (106) Form channel that allows current to flow between source (106) and drain (104), a voltage-dependent series resistor (108) being formed in the insulating layer field-effect transistor (100, 150, 250), which is formed between source (106) and the Channel region (170) is arranged and set up to influence the current flow between the source (106) and drain (104).
2. Isolierschicht- Feldeffekttransistor nach Anspruch 1, bei dem der Vorwiderstand (108) so gewählt ist, dass dieser bei kleinen Drain-Spannungen einen deutlich geringeren Widerstand als der Isolierschicht- Feldeffekttransistor (100, 150, 250) hat und oberhalb der Spannung im Arbeitspunkt in Sättigung geht. 2. Isolierschicht- field effect transistor according to claim 1, in which the series resistor (108) is selected so that this has a significantly lower resistance than the Isolierschicht- field effect transistor (100, 150, 250) and above the voltage at the operating point at low drain voltages goes into saturation.
3. Isolierschicht- Feldeffekttransistor nach Anspruch 1 oder 2, bei dem als Halb leitermaterial Galliumnitrid verwendet ist. 3. Isolierschicht- field effect transistor according to claim 1 or 2, in which gallium nitride is used as the semiconductor material.
4. Isolierschicht- Feldeffekttransistor nach einem der Ansprüche 1 bis 3, bei dem der Vorwiderstand (108) durch ein zweidimensionales Elektronengas ausgebildet ist. 4. Isolierschicht- field effect transistor according to one of claims 1 to 3, wherein the series resistor (108) is formed by a two-dimensional electron gas.
5. Isolierschicht- Feldeffekttransistor nach Anspruch 3 und 4, bei dem das zwei dimensionale Elektronengas durch eine Grenzfläche Galliumnitrid/Aluminium- Galliumnitrid entsteht. 5. Isolierschicht- field effect transistor according to claim 3 and 4, wherein the two-dimensional electron gas arises through an interface gallium nitride / aluminum gallium nitride.
6. Isolierschicht- Feldeffekttransistor nach einem der Ansprüche 1 bis 5, der als Trench-Transistor ausgebildet ist. 6. insulating layer field effect transistor according to one of claims 1 to 5, which is designed as a trench transistor.
7. Verfahren zum Herstellen eines Isolierschicht- Feldeffekttransistors (100, 150, 250), insbesondere eines Isolierschicht- Feldeffekttransistors (100, 150, 250) nach einem der Ansprüche 1 bis 6, wobei der Isolierschicht- Feldeffekttransistor (100, 150, 250) Drain (104), Source (106) und Gate (102) umfasst und dazu ein gerichtet ist, bei angesteuertem Gate (102) in einem Kanalgebiet (170) zwischen Drain (104) und Source (106) einen Kanal auszubilden, der einen Stromfluss zwischen Source (106) und Drain (104) ermöglicht, wobei in dem Isolierschicht- Feldeffekttransistor (100, 150, 250) ein spannungsabhängiger Vorwiderstand (108) integriert wird, der zwischen Source (106) und dem Kanalgebiet (170) an geordnet und dazu eingerichtet ist, den Stromfluss zwischen Source (106) und Drain (104) zu beeinflussen. 7. A method for producing an insulating layer field effect transistor (100, 150, 250), in particular an insulating layer field effect transistor (100, 150, 250) according to one of claims 1 to 6, wherein the insulating layer field effect transistor (100, 150, 250) drain (104), source (106) and gate (102) and is arranged to form a channel in a channel region (170) between the drain (104) and source (106), with a controlled gate (102), which a current flow between Source (106) and drain (104) enables, in the insulating layer field-effect transistor (100, 150, 250) a voltage-dependent series resistor (108) is integrated, which is arranged between source (106) and the channel region (170) and set up for this purpose is to influence the current flow between source (106) and drain (104).
8. Verfahren nach Anspruch 7, bei dem als Halbleitermaterial Galliumnitrid ver wendet wird. 8. The method according to claim 7, in which gallium nitride is used as the semiconductor material.
9. Verfahren nach Anspruch 8, mit folgenden Verfahrensschritten: 9. The method according to claim 8, with the following method steps:
1. Bereitstellung eines hochdotierten n+ GaN-Substrats (166, 266), 1. provision of a highly doped n + GaN substrate (166, 266),
2. Aufwachsen einer schwach n-dotierten, einer p-dotierten sowie einer undotierten GaN-Schicht, bspw. mit MOCVD, 2. growing a weakly n-doped, a p-doped and an undoped GaN layer, for example with MOCVD,
3. Aufwachsen einer AIGaN Schicht, wodurch sich ein 2DEG-Gebiet (180, 280) an der Grenzfläche AIGaN/GaN bildet, 3. growing an AIGaN layer, whereby a 2DEG region (180, 280) is formed at the AIGaN / GaN interface,
4. n-Dotierung mittels Implantation, wodurch eine lokale Zerstörung des 2DEG-Gebiets (180, 280) erfolgt, 4. n-doping by implantation, which results in local destruction of the 2DEG region (180, 280),
5. Anlegen eines Gate-Trenches sowie Strukturierung des AIGaN, 5. Creation of a gate trench and structuring of the AIGaN,
6. Abscheidung und Strukturierung eines Gate- Dielektrikums (268), bspw. 6. Deposition and structuring of a gate dielectric (268), for example.
Siliciumnitrid, Siliciumdioxid oder Aluminiumoxid,  Silicon nitride, silicon dioxide or aluminum oxide,
7. Abscheidung und Strukturierung des Gate-Metalls, bspw. Aluminium o- der Poly-Silicium, 7. deposition and structuring of the gate metal, for example aluminum or polysilicon,
8. Abscheidung und Strukturierung einer Isolationsschicht (158, 258), bspw. Siliciumnitrid oder Siliciumdioxid, 9. Anlegen eines vollflächigen Drain Rückseiten- Kontakts und mindestens eines Source- Kontakts. 8. Deposition and structuring of an insulation layer (158, 258), for example silicon nitride or silicon dioxide, 9. Application of a full-surface drain back contact and at least one source contact.
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