DE102006045312B3 - Semiconductor device with coupled junction field effect transistors - Google Patents

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Abstract

Die Erfindung betrifft eine Halbleiteranordnung, mit einem ersten Sperrschicht-Feldeffekttransistor und einem zweiten Sperrschicht-Feldeffekttransistor, wobei jeder Sperrschicht-Feldeffekttransistor einen Halbleiterkörper (116) des einen Leitungstyps, der von einer Source-Elektrode (S1; S2) und einer von dieser beabstandeten Drain-Elektrode (D) kontaktiert ist, so dass zwischen der Source-Elektrode und der Drain-Elektrode im Halbleiterkörper ein Strompfad gebildet ist, und im Bereich des Strompfads im Halbleiterkörper vorgesehene Gebiete (117, 139, 122; 140, 128, 124) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, die von einer Gate-Elektrode (G1; G2) kontaktiert sind und im Halbleiterkörper (116) den Strompfad steuernde Raumladungszonen aufbauen, umfasst, wobei die Drain-Elektrode der beiden Sperrschicht-Feldeffekttransistoren kurzgeschlossen sind, und die Source-Elektrode (S1) des ersten Feldeffekt-Transistors mit eldeffekttransistors kurzgeschlossen ist. Des Weiteren betrifft sie eine Schaltungsanordnung mit einer solchen Halbleiteranordnung, welche ein von dem Potenzial der Source-Elektrode (S2) des zweiten Sperrschicht-Feldeffekttransistors gesteuertes Schaltelement (104) umfasst, durch welches die Gate-Elektrode (G1) und die Source-Elektrode (S1) des ersten Sperrschicht-Feldeffekttransistors mit einer die Raumladungszonen vergrößernden Potenzialdifferenz verbunden werden können.The invention relates to a semiconductor device comprising a first junction field effect transistor and a second junction field effect transistor, each junction field effect transistor having a semiconductor body (116) of one conductivity type spaced from a source electrode (S1; S2) and a drain spaced therefrom Electrode (D) is contacted, so that between the source electrode and the drain electrode in the semiconductor body, a current path is formed, and provided in the region of the current path in the semiconductor body areas (117, 139, 122, 140, 128, 124) of the another, of a line type opposite conductivity type, of a gate electrode (G1; G2) are contacted and build in the semiconductor body (116) current path controlling space charge zones, wherein the drain electrode of the two junction field effect transistors are short-circuited, and Source electrode (S1) of the first field effect transistor with eldeffekttransistors is shorted. Furthermore, it relates to a circuit arrangement with such a semiconductor device, which comprises a switching element (104) controlled by the potential of the source electrode (S2) of the second junction field effect transistor, through which the gate electrode (G1) and the source electrode ( S1) of the first junction field effect transistor can be connected to a potential difference increasing the space charge zones.

Description

Die Erfindung liegt auf dem technischen Gebiet der Halbleiterbauelemente und betrifft eine Halbleiteranordnung mit gekoppelten Sperrschicht-Feldeffekttransistoren, sowie eine diese Halbleiteranordnung enthaltende Schaltungsanordnung.The Invention is in the technical field of semiconductor devices and relates to a semiconductor device with coupled junction field-effect transistors, and a circuit arrangement containing this semiconductor device.

Insbesondere in leistungselektronischen Schaltungen werden Schalttransistoren zum Schalten von elektrischen Strömen eingesetzt. Ein solcher Schalttransistor soll einerseits einen möglichst niedrigen Durchlasswiderstand ("Einschaltwiderstand") RON haben, um so die Verlustleistung während des Betriebs gering zu halten, und andererseits ausreichend spannungsfest sein, um bei einer anliegenden Sperrspannung einen Spannungsdurchbruch zu vermeiden.In particular, in power electronic circuits switching transistors are used for switching of electrical currents. On the one hand, such a switching transistor should have the lowest possible on-resistance ("on-resistance") R ON in order to keep the power loss low during operation, and on the other hand to be sufficiently voltage-proof to avoid voltage breakdown at an applied blocking voltage.

In Hinblick auf die Spannungsfestigkeit im Sperrfall haben sich in der leistungselektronischen Anwendung Sperrschicht-Feldeffekttransistoren ("Junction-Feldeffekttransistoren oder J-FETs") auf Basis von Siliziumkarbid (SiC) oder einem ähnlichen Halbleitermaterial mit großem Bandabstand als vorteilhaft erwiesen. Siliziumkarbid zeichnet sich insbesondere durch einen relativ geringen flächenspezifischen elektrischen Widerstand aus, so dass der Durchlasswiderstand eines auf SiC basierenden Schalttransistors vergleichsweise gering ist.In Regarding the dielectric strength in the case of blocking have become in Power Electronic Application Junction Field Effect Transistors ("Junction Field Effect Transistors or J-FETs ") based silicon carbide (SiC) or similar semiconductor material with big Band gap proved to be advantageous. Silicon carbide stands out in particular by a relatively small area-specific electrical Resistance, so that the on-resistance of a SiC-based switching transistor is comparatively low.

Es wird nun Bezug auf 1 genommen, worin in einer Schaltungsanordnung die typische Verwendung eines Sperrschicht-Feldeffekttransistors zum Schalten von elektrischem Strom durch eine Last in schematischer Weise dargestellt ist. Demnach ist eine Last 2 in Serie zu dem zwischen Source-Elektrode S und Drain-Elektrode D befindlichen Lastpfad (Leistungspfad) eines insgesamt mit der Bezugszahl 1 bezeichneten J-FETs geschaltet.It will now be referred to 1 which shows in a circuit arrangement the typical use of a junction field effect transistor for switching electric current through a load in a schematic way. Accordingly, it is a burden 2 in series with the load path (power path) between the source electrode S and the drain electrode D, in total with the reference numeral 1 designated J-FETs switched.

Der als Schalttransistor eingesetzte J-FET 1 ist typischerweise so aufgebaut, dass ein Halbleiterkörper beispielsweise vom n-Leitungstyp (Elektronenleitung) auf seinen gegenüberliegenden Oberflächen mit hochdotierten Halbleitergebieten ebenfalls vom n-Leitungstyp versehen ist, welche von einer Drain-Elektrode D und einer Source-Elektrode S aus einem geeigneten Material, beispielsweise einem Metall, wie Aluminium, kontaktiert sind. Zwischen Source- und Drain-Elektrode befindet sich ein Strompfad, durch welchen bei angelegter Spannung Strom fließen kann. Weiterhin sind im Strompfad zwischen Source- und Drain-Elektrode wenigstens zwei Gebiete vom p-Leitungstyp (Löcherleitung) im Abstand voneinander angeordnet, welche jeweils mit dem n-leitenden Halbleitergebiet einen pn-Übergang mit einer Raumladungszone (Verarmungszone) formen. Diese p-dotierten Gebiete sind an eine äußere Gate-Elektrode angeschlossen, um hierdurch über die Ausdehnung der Raumladungszonen den Stromfluss im Strompfad zwischen Source- und Drain-Elektrode zu steuern.The J-FET used as a switching transistor 1 is typically constructed such that a semiconductor body of, for example, n-type conductivity (electron conduction) on its opposite surfaces with heavily doped semiconductor regions is also provided with the n-type conductivity, which is made of a drain D and a source S of a suitable material, e.g. a metal, such as aluminum, are contacted. Between the source and drain electrode is a current path through which current can flow when the voltage is applied. Furthermore, in the current path between the source and drain electrodes at least two regions of the p-type conductivity (hole line) are arranged at a distance, each forming a pn junction with a space charge region (depletion zone) with the n-type semiconductor region. These p-doped regions are connected to an outer gate electrode in order thereby to control the flow of current in the current path between the source and drain electrodes via the expansion of the space charge zones.

Ein solcher J-FET ist selbstleitend, das heißt, bei an der Gate-Elektrode anliegendem Nullpotenzial (UGS = 0 fließt bei Anlegen einer Lastspannung (UL) an Source- und Drain-Elektrode ein Laststrom (IL) durch den Strompfad zwischen Source- und Drain-Elektrode. Liegt eine Spannung (UGS) zwischen Gate und Source an, deren Betrag eine so genannte Abklemmspannung ("Pinch-Off-Spannung") übersteigt, das heißt |UGS| > UGS-Pinch-off, so befindet sich der J-FET 1 im Sperrzustand und der Laststrom IL über die Last 2 wird abgeklemmt.Such a J-FET is self-conducting, that is, when zero potential applied to the gate electrode (U GS = 0), a load current (I L ) flows through the current path when a load voltage (U L ) is applied to the source and drain electrodes Source and drain electrode Is there a voltage (U GS ) between the gate and the source, the amount of which exceeds a so-called pinch-off voltage, that is, | U GS |> U GS pinch-off That's how the J-FET is 1 in the off state and the load current I L across the load 2 is disconnected.

In einer Schaltungsanordnung, wie sie in 1 veranschaulicht ist, soll die Lastspannung UL möglichst vollständig an der Last 2 abfallen, was voraussetzt, dass der J-FET 1 einen relativ geringen Durchlasswiderstand RON hat. Kommt es jedoch zum einem Kurzschluss an der Last 2, so liegt die volle Lastspannung UL am J-FET 1 an, was zur Folge hat, dass der Strom im Lastpfad zwischen Source- und Drain-Elektrode des J-FETs 1 ansteigt. Der Strom durch den J-FET steigt jedoch lediglich bis zu einer kritischen Stromstärke ("Sättigungsstrom ISat") an, weil aufgrund der Tatsache, dass mit steigender Stromstärke durch den J-FET 1 der Durchlassspannungsabfall (Abfall der Lastspannung UL) zwischen Source- und Drain-Elektrode ansteigt, die Gate-Elektrode gegenüber der Source-Elektrode negativ vorgespannt wird. Die hierdurch bewirkte Vergrößerung der Raumladungszonen hat eine Verminderung des Strompfad-Querschnitts und eine entsprechende Widerstandserhöhung zwischen Source- und Drain-Elektrode zur Folge. Steigt die Lastspannung UL weiter an, so steigt auch der Sättigungsstrom ISat an, so dass ein J-FET im Allgemeinen durch eine pentodenartige Strom-Spannungs-Kennlinie gekennzeichnet ist, falls keine besonderen Maßnahmen getroffen werden. Der Sättigungsstrom ISat hängt, neben der Größe der anliegenden Lastspannung UL, von den geometrischen Abmessungen des Strompfads und der mit der Dotierungskonzentration festgelegten Ladungsträgerkonzentration der Halbleitergebiete zwischen Source- und Drain-Elektrode ab.In a circuit arrangement, as in 1 is illustrated, the load voltage U L as completely as possible to the load 2 fall off, which requires the J-FET 1 has a relatively low on resistance R ON . However, if there is a short to the load 2 , so the full load voltage U L is the J-FET 1 with the result that the current in the load path between the source and drain of the J-FETs 1 increases. However, the current through the J-FET only increases up to a critical current ("saturation current I Sat ") because of the fact that with increasing current through the J-FET 1 the forward voltage drop (decrease in the load voltage U L ) between the source and drain electrodes increases, the gate electrode is negatively biased with respect to the source electrode. The enlargement of the space charge zones caused thereby results in a reduction of the current path cross section and a corresponding increase in resistance between the source and drain electrodes. If the load voltage U L continues to increase, the saturation current I Sat also rises, so that a J-FET is generally characterized by a pentode-like current-voltage characteristic, if no special measures are taken. The saturation current I Sat depends, in addition to the magnitude of the applied load voltage U L , on the geometric dimensions of the current path and the charge carrier concentration of the semiconductor regions between the source and drain electrodes, as determined by the doping concentration.

Handelt es sich bei der Lastspannung UL um eine in der Leistungselektronik übliche Spannung, welche beispielsweise in der Größenordnung von 700–1200 V liegt, so ist im Allgemeinen auch bei einer limitierten Stromstärke durch den J-FET im Kurzschlussfall aufgrund der starken Temperaturerhöhung, basierend auf der Verlustleistung aus dem Produkt von Sättigungsstrom ISat und Lastspannung UL, mit einer Zerstörung des J-FETs zu rechnen.If the load voltage U L is a voltage common in power electronics, which is, for example, in the order of magnitude of 700-1200 V, in general, even with a limited current through the J-FET, a short-circuit due to the strong temperature increase is based on the power loss from the product of saturation current I Sat and load voltage U L , to expect destruction of the J-FETs.

Da die Ladungsträgerbeweglichkeit im technisch interessanten Temperaturbereich –55°C < T < 400°C abnimmt, zeigen Feldeffekttransistoren im Allgemeinen den weiteren Effekt, dass mit ansteigender Temperatur der Sättigungsstrom Isst abnimmt. In dieser Hinsicht als besonders vorteilhaft haben sich Schalttransistoren auf Basis von SiC erwiesen, welche einen geringeren flächenspezifischen Widerstand als Schalttransistoren auf Basis von Silizium (Si) haben und zudem auch höhere Temperaturen im Kurzschlussfall aushalten können. Beispielsweise wurde mit J-FETS auf Basis von SiC nachgewiesen, dass diese Kurzschlussströme limitieren und über einen Zeitraum von mehr als 100 μs ohne Zerstörung tragen können (siehe beispielsweise EP 0 992 069 B1 ).Since the charge carrier mobility in the technically interesting temperature range -55 ° C <T < 400 ° C decreases, field effect transistors generally show the further effect that with increasing temperature of the saturation current Isst decreases. Switching transistors based on SiC, which have a lower surface-specific resistance than switching transistors based on silicon (Si) and, in addition, can withstand higher temperatures in the event of a short circuit, have proven to be particularly advantageous. For example, it has been demonstrated with J-FETS based on SiC that they can limit short-circuit currents and carry them over a period of more than 100 μs without destruction (see, for example, US Pat EP 0 992 069 B1 ).

Für die Auslegung von Schalttransistoren muss jedoch stets ein "Trade-Off" zwischen einem relativ geringen Durchlasswiderstand (hohe Dotierung des Halbleiterkörpers) und einem möglichst niedrigen Sättigungsstrom (niedrige Dotierung des Halbleiterkörpers) zur Vermeidung einer thermischen Überlastung im Kurzschlussfall gefunden werden.For the design However, switching transistors must always have a trade-off between a relatively low on-resistance (high doping of the semiconductor body) and one as possible low saturation current (low doping of the semiconductor body) to avoid thermal overload be found in the event of a short circuit.

Wie die Praxis zeigt, ist hier erreichbare Reduzierung des Sättigungsstroms im Allgemeinen in keiner Weise ausreichend, um den J-FET von einer thermischen Zerstörung im Kurzschlussfall zu schützen.As practice shows, here achievable reduction of saturation current generally in no way sufficient to remove the J-FET from a thermal destruction protect in case of short circuit.

Bislang ist deshalb zur Vermeidung einer thermischen Zerstörung des Schalttransistors im Kurzschlussfall notwendig, den Schalttransistor mithilfe einer Logikschaltung, welche ein Abschaltsignal generiert, abzuschalten. Häufig erfolgt dies in der Weise, dass der Spannungsabfall am Schalttransistor im Kurzschlussfall ausgewertet wird. So werden beispielsweise bei einem Sense-Feldeffekttransistor ("SENSFET") oder Sense-IGBT einzelne Zellen zu einem Zellenfeld zusammengefasst, das als zusätzlicher Source-Anschluss zur Verfügung steht. Zwischen diesem und dem eigentlichen Source-Anschluss wird ein Widerstand geschaltet und der Spannungsabfall an ihm ausgewertet. Bei einem als "TEMPFET" bezeichneten Schalttransistor wird in einer chip-on-chip Technologie, also nicht monolithisch integriert, ein Thyristor zwischen Gate und Source geschaltet, der beim Erreichen einer bestimmten Temperatur die Eingangsspannung kurzschließt. Bei einem als "HITFET" bezeichneten Schalttransistor ist der Thyristor monolithisch integriert.So far is therefore to avoid thermal destruction of Switching transistor in the event of a short circuit necessary, the switching transistor using a logic circuit which generates a shutdown signal, off. Often this is done in such a way that the voltage drop across the switching transistor is evaluated in the event of a short circuit. For example, at a sense field effect transistor ("SENSFET") or sense IGBT single cells are grouped together to form a cell field, which serves as additional Source connection available stands. Between this and the actual source connection becomes switched a resistor and evaluated the voltage drop across it. In a switching transistor called "TEMPFET" is integrated in a chip-on-chip technology, ie not monolithically integrated, a thyristor is connected between gate and source, which when reaching a certain temperature short circuits the input voltage. At a referred to as "HITFET" switching transistor the thyristor is monolithically integrated.

All die genannten Schalttransistoren beruhen auf einem Abschalten im Störfall beziehungsweise einem zwischen zwei Stromwerten oszillierenden Verhalten. Dies kann jedoch zu Störungen bei anderen, nicht kurzschlussbehafteten Verbrauchern im selben Schaltkreis führen. Insbesondere kann ein Schalttransistor bei Vorliegen von induktiven Komponenten im Kurzschlusskreis durch ein aktives Abschalten beschädigt werden. Zur Erzeugung eines Signals zum Abschalten des Schalttransistors ist eine Logikschaltung notwendig, welche Platz benötigt und Kosten verursacht. Zudem benötigt die Generierung eines Abschaltsignals eine relativ lange Zeitspanne, in welcher die Gefahr einer zwischenzeitlichen thermischen Zerstörung des Schalttransistors besteht.Alles said switching transistors are based on a shutdown in accident or a behavior oscillating between two current values. However, this can interfere for other non-short-circuit consumers in the same Lead circuit. In particular, a switching transistor in the presence of inductive Components in the short circuit can be damaged by an active shutdown. For generating a signal for switching off the switching transistor a logic circuit is needed which needs space and Costs caused. Also needed the generation of a shutdown signal a relatively long period of time, in which the danger of an interim thermal destruction of the Switching transistor consists.

Das US-Patent Nr. 6,750,698 B1 und die Veröffentlichung mit dem Titel "Silicon Carbide JFET Cascode Switch for Power Conditioning Applications", McNutt el al. in Proceedings of the IEEE Vehicle Power and Propulsion Conference, 2005, S. 574–581, zeigen jeweils ein Kaskadenschaltung aus zwei selbstsperrenden JFETs, bei welcher der Source-Anschluss des einen JFETs mit dem Gate-Anschluss des anderen JFETs verbunden ist.The U.S. Patent No. 6,750,698 B1 and the publication entitled "Silicon Carbide JFET Cascode Switch for Power Conditioning Applications", McNutt el al. in Proceedings of the IEEE Vehicle Power and Propulsion Conference, 2005, pp. 574-581, each show a cascade circuit of two normally-off JFETs in which the source terminal of one JFET is connected to the gate terminal of the other JFET.

Demgegenüber liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleiteranordnung und eine die Halbleiteranordnung verwendende Schaltungsanordnung zur Verfügung zu stellen, mit denen die genannten Nachteile vermieden werden können.In contrast, lies The present invention is based on the object, a semiconductor device and a circuit arrangement using the semiconductor device to disposal to provide, with which the disadvantages mentioned can be avoided.

Diese Aufgabe wird nach dem Vorschlag der Erfindung durch eine Halbleiteranordnung mit den Merkmalen von Anspruch 1 sowie durch eine Schaltungsanordnung mit den Merkmalen von Anspruch 5 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind durch die Merkmale der Unteransprüche angegeben.These The object is according to the proposal of the invention by a semiconductor device with the features of claim 1 and by a circuit arrangement solved with the features of claim 5. Advantageous embodiments The invention are characterized by the features of the subclaims.

Erfindungsgemäß ist eine Halbleiteranordnung gezeigt, welche einen selbstleitenden ersten Sperrschicht-Feldeffekttransistor (im Weiteren "Haupttransistor" genannt) und einen selbstleitenden zweiten Sperrschicht-Feldeffektransistor (im Weiteren "Hilfstransistor" genannt) umfasst, die miteinander gekoppelt sind.According to the invention is a Semiconductor device, which has a self-conducting first junction field effect transistor (hereinafter referred to as "main transistor") and a self-conducting second junction field effect transistor (hereinafter called "auxiliary transistor"), which are coupled together.

Der Haupttransistor umfasst einen Halbleiterkörper des einen Leitungstyps, beispielsweise n-Leitungstyp (Elektronenleitung), welcher von einer Source-Elektrode und einer von dieser mit Abstand angeordneten Drain-Elektrode kontaktiert ist, so dass zwischen der Source-Elektrode und der Drain-Elektrode des Haupttransistors ein Strompfad im Halbleiterkörper gebildet ist. Er umfasst im Halbleiterkörper im Bereich des Strompfads weiterhin Dotiergebiete des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, beispielsweise p-Leitungstyp (Löcherleitung), die im Halbleiterkörper den Strompfad steuernde Raumladungszonen (Verarmungszonen) aufbauen. Die Dotiergebiete des anderen Leitungstyps sind von einer Gate-Elektrode zur Steuerung der Ausdehnung der Raumladungszonen kontaktiert.Of the Main transistor comprises a semiconductor body of the one conductivity type, For example, n-type conductivity (electron conduction), which from a source electrode and contacted by a spaced-apart drain electrode is, so that between the source electrode and the drain electrode of the main transistor, a current path formed in the semiconductor body is. It comprises in the semiconductor body in Area of the current path continues doping areas of the other, for a conductivity type of opposite conductivity type, for example p-type conductivity (hole line), in the semiconductor body Build up space paths controlling the current path (depletion zones). The doping regions of the other conductivity type are from a gate electrode to the controller the expansion of the space charge zones contacted.

Gleichermaßen umfasst der Hilfstransistor einen Halbleiterkörper des einen Leitungstyps, beispielsweise n-Leitungstyp (Elektronenleitung), welcher auf seiner Oberfläche von einer Source-Elektrode und einer von dieser beabstandeten Drain-Elektrode kontaktiert ist, so dass zwischen der Source-Elektrode und der Drain-Elektrode im Halbleiterkörper ein von dem Strompfad des Haupttransistors elektrisch isolierter Strompfad des Hilfstransistors gebildet ist. Er umfasst im Halbleiterkörper im Bereich des Strompfads weiterhin Dotiergebiete des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, beispielsweise p-Leitungstyp, die im Halbleiterkörper den Strompfad des Hilfstransistors steuernde Raumladungszonen aufbauen. Die Dotiergebiete sind von einer Gate-Elektrode zur Steuerung der Ausdehnung der Raumladungszonen des Hilfstransistors kontaktiert.Likewise, the auxiliary transistor comprises a semiconductor body of the one conductivity type, for example n-type conductivity (electron conduction), which is contacted on its surface by a source electrode and a drain electrode spaced therefrom, so that between the source electrode and the drain electrode in the semiconductor body of the current path of the main transistor electrically insulated current path of the auxiliary transistor is formed. In the semiconductor body in the region of the current path, it further comprises doping regions of the other conductivity type opposite to a conductivity type, for example a p-conductivity type, which build space charge zones controlling the current path of the auxiliary transistor in the semiconductor body. The doping regions are contacted by a gate electrode for controlling the expansion of the space charge zones of the auxiliary transistor.

Vorteilhaft, jedoch nicht zwingend, sind in der erfindungsgemäßen Halbleiteranordnung die Drain- und Source-Elektroden von Haupt- und Hilfstransistor jeweils auf gegenüberliegenden Oberflächen des Halbleiterkörpers angeordnet, so dass vertikale Sperrschicht-Feldeffekttransistoren geformt werden.Advantageous, however, not necessarily, are in the semiconductor device according to the invention the Drain and source electrodes of main and auxiliary transistors respectively arranged on opposite surfaces of the semiconductor body, so that vertical junction field effect transistors be formed.

In der erfindungsgemäßen Halbleiteranordnung sind die Drain-Elektrode des Haupttransistors und die Drain-Elektrode des Hilfstransistors elektrisch kurzgeschlossen. Vorteilhaft werden die Drain-Elektroden von Haupt- und Hilfstransistor als eine gemeinsame Drain-Elektrode geformt. Zudem ist die Source-Elektrode des Haupttransistors mit den im Halbleiterkörper des Hilfstransistors vorgesehenen, jeweils Raumladungszonen aufbauenden Dotiergebieten kurzgeschlossen. Zu diesem Zweck ist die Source-Elektrode des Haupttransistors mit der Gate-Elektrode des Hilfstransistors verbunden. Vorteilhaft, jedoch nicht zwingend, ist die Source-Elektrode des Haupttransistors mit einem Masseanschluss verbunden, so dass die Raumladungszonen aufbauenden Dotiergebiete des Hilfstransistors auf Nullpotenzial gelegt sind.In the semiconductor device according to the invention are the drain electrode of the main transistor and the drain of the auxiliary transistor electrically shorted. Advantageously, the drain electrodes of main and auxiliary transistors as a common drain electrode shaped. In addition, the source electrode of the main transistor with in the semiconductor body of the auxiliary transistor provided, each building space charge zones Doping shorted. For this purpose, the source electrode of the main transistor with the gate electrode of the auxiliary transistor connected. Advantageous, but not mandatory, is the source electrode of the main transistor connected to a ground terminal, so that the space charge regions constituting doping regions of the auxiliary transistor are set to zero potential.

Gemäß einer besonders vorteilhaften Ausgestaltung der erfindungsgemäßen Halbleiteranordnung sind der Haupttransistor und der Hilfstransistor in einem selben Halbleiterkörper monolithisch integriert ausgebildet. In diesem Fall sind wenigstens die Raumladungszonen aufbauenden Gebiete von Haupt- und Hilfstransistor mittels einer Isolationseinrichtung voneinander elektrisch isolierbar bzw. isoliert. Hierdurch kann in vorteilhafter Weise ein im Wesentlichen gleiches Temperaturverhalten von Haupt- und Hilfstransistor erreicht werden.According to one Particularly advantageous embodiment of the semiconductor device according to the invention Both the main transistor and the auxiliary transistor are in same one Semiconductor body monolithically integrated. In this case, at least the space charge zones constituting areas of main and auxiliary transistor by means of an insulating device from each other electrically isolated or isolated. As a result, in an advantageous manner, a substantially same temperature behavior of main and auxiliary transistor reached become.

Die Erfindung erstreckt sich ferner auf eine Schaltungsanordnung mit einer wie oben beschriebenen Halbleiteranordnung, welche ein von dem Potenzial der Source-Elektrode des Hilfstransistors gesteuertes Schaltelement umfasst, durch welches Gate- und Source-Elektrode des Haupttransistors mit einer die Raumladungszonen des Haupttransistors vergrößernden Potenzialdifferenz verbunden werden können. Zu diesem Zweck ist ein Steueranschluss des Schaltelements mit der Source-Elektrode des Hilfstransistors elektrisch leitend verbunden.The The invention also relates to a circuit arrangement a semiconductor device as described above, which is one of the potential of the source electrode controlled by the auxiliary transistor switching element, by which gate and source of the main transistor with one of the space charge zones of the main transistor Potential difference can be connected. For this purpose is a Control terminal of the switching element with the source electrode of the auxiliary transistor electrically connected.

Bei dem Schaltelement kann es beispielsweise um ein mittels Feldeffekt steuerbares Schaltelement, wie ein MOSFET (Metal Oxid Field Effect Transistor), handeln. In diesem Fall ist die Source-Elektrode des Hilfstransistors mit der Gate-Elektrode des mittels Feldeffekt steuerbaren Transistors verbunden.at The switching element may be, for example, a field effect controllable switching element, such as a MOSFET (Metal Oxide Field Effect Transistor), act. In this case, the source of the auxiliary transistor with the gate electrode connected by field effect controllable transistor.

In einer vorteilhaften Ausgestaltung der Schaltungsanordnung ist beispielsweise ein Steuerkreis mit einer Strom-/Spannungsversorgung und einem seriell mit dem Schaltelement verschalteten Widerstand vorgesehen, wobei Gate- und Source-Elektrode des Haupttransistors über Abgriffe (Abzweige) die am Widerstand abfallende Spannung abgreifen.In An advantageous embodiment of the circuit arrangement is, for example a control circuit with one power supply and one serial provided with the switching element interconnected resistor, wherein Gate and source electrode of the main transistor via taps (branches) the pick up voltage dropping across the resistor.

In der erfindungsgemäßen Schaltungsanordnung kann die Gate-Elektrode des Haupttransistors durch das von dem Source-Potenzial des Hilfstransistors gesteuerte Schaltelement mit einem die Raumladungszonen vergrößernden Potenzial verbunden werden. Insofern wird die Gate-Elektrode des Haupttransistors gegenüber der Source-Elektrode des Haupttransistors mit einer Spannung geeigneten Vorzeichens vorgespannt, beispielsweise wird sie negativ vorgespannt, wenn die Raumladungszonen aufbauenden Halbleitergebiete des Haupttransistors vom p-Leitungstyp (Löcherleitung) sind.In the circuit arrangement according to the invention can be the gate electrode of the main transistor is controlled by the source potential of the auxiliary transistor Switching element with a space charge zones magnifying Potential. In this respect, the gate electrode of the Main transistor opposite the source of the main transistor with a suitable voltage Biased, for example, it is biased negative, when the space charge regions constituting semiconductor regions of the main transistor of the p-type conductivity (Hole conduction) are.

Gemäß einer weiteren vorteilhaften Ausgestaltung der erfindungsgemäßen Schaltungsanordnung umfasst diese eine mit der Source-Elektrode des Hilfstransistors verbundene Spannungsteilerschaltung, beispielsweise eine Serienschaltung von Widerständen, welche mit einem Spannungsabgriff (Abzweig) versehen ist, der mit einem Steueranschluss des Schaltelements elektrisch leitend verbunden ist. In diesem Fall ist es besonders vorteilhaft, wenn der Hilfstransistor so ausgebildet ist, dass er anstelle einer herkömmlichen pentodenartige Strom-Spannungs-Kennlinie eine triodenartige Strom-Spannungs-Kennlinie aufweist.According to one further advantageous embodiment of the circuit arrangement according to the invention this includes one with the source of the auxiliary transistor connected voltage divider circuit, for example, a series circuit of resistances, which is provided with a voltage tap (branch), with a control terminal of the switching element electrically conductively connected is. In this case, it is particularly advantageous if the auxiliary transistor is designed so that it instead of a conventional pentode-like current-voltage characteristic has a triode-like current-voltage characteristic.

Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert, wobei Bezug auf die beigefügten Figuren genommen wird. Gleiche oder gleich wirkende Elemente sind in den Figuren mit den gleichen Bezugszeichen bezeichnet.The Invention will now be explained in more detail with reference to embodiments, wherein Reference to the attached Figures taken. Same or same-acting elements are in the figures with the same reference numerals.

1 zeigt eine Schaltungsanordnung eines herkömmlichen J-FETs mit einer mit dem Leistungspfad des J-FETs seriell verbundenen Last; 1 shows a circuit arrangement of a conventional J-FET having a load serially connected to the power path of the J-FET;

2 zeigt ein Schaltdiagramm der erfindungsgemäßen Halbleiteranordnung mit Haupt- und Hilfstransistor; 2 shows a circuit diagram of the semiconductor device according to the invention with main and auxiliary transistor;

3 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zur Steuerung des Haupttransistors der erfindungsgemäßen Halbleiteranordnung; 3 shows an embodiment of the circuit arrangement according to the invention for controlling the main transistor of the semiconductor device according to the invention;

4 zeigt ein weiteres Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zur Steuerung des Haupttransistors der erfindungsgemäßen Halbleiteranordnung; 4 shows a further embodiment of the circuit arrangement according to the invention for controlling the main transistor of the semiconductor device according to the invention;

5 zeigt in einer schematischen Schnittdarstellung ein Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung; 5 shows a schematic sectional view of an embodiment of the semiconductor device according to the invention;

6 zeigt ein Ersatzschaltbild der Halbleiteranordnung von 5; 6 shows an equivalent circuit diagram of the semiconductor device of 5 ;

7 zeigt in einer schematischen Schnittdarstellung ein weiteres Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung. 7 shows a schematic sectional view of another embodiment of the semiconductor device according to the invention.

Die 1 wurde bereits in der Beschreibungseinleitung erläutert, so dass sich hier eine weitere Beschreibung erübrigt.The 1 was already explained in the introduction to the description, so that a further description is not necessary here.

Es wird nun Bezug auf 2 und 3 genommen, worin ein Schaltdiagramm der erfindungsgemäßen Halbleiteranordnung mit Haupt- und Hilfstransistor und ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zur Steuerung des Haupttransistors der erfindungsgemäßen Halbleiteranordnung gezeigt ist.It will now be referred to 2 and 3 in which a circuit diagram of the semiconductor device according to the invention with main and auxiliary transistor and an embodiment of the inventive circuit arrangement for controlling the main transistor of the semiconductor device according to the invention is shown.

Sei zunächst 2 betrachtet. Demnach umfasst die erfindungsgemäße Halbleiteranordnung, welche insgesamt mit der Bezugszahl 101 bezeichnet ist, zwei J-FETs, nämlich einen Haupttransistor, dessen Lastpfad (Leistungspfad) sich zwischen Drain-Anschluss (Drain-Elektrode) D und Source-Anschluss (Source-Elektrode) S1 erstreckt, und welcher von dem Gate-Anschluss (Gate-Elektrode) G1 gesteuert ist, und einen Hilfstransistor, dessen Lastpfad (Leistungspfad) sich zwischen Drain-Anschluss (Drain-Elektrode) D und Source-Anschluss (Source-Elektrode) S2 erstreckt, und welcher von dem Gate-Anschluss (Gate-Elektrode) G2 gesteuert ist.Be first 2 considered. Accordingly, the semiconductor device according to the invention, which in total with the reference number 101 two J-FETs, namely a main transistor, whose load path (power path) extends between drain terminal (drain electrode) D and source terminal (source electrode) S1, and which of the gate terminal (gate terminal). Electrode) G1, and an auxiliary transistor whose load path (power path) extends between drain terminal (drain electrode) D and source terminal (source electrode) S2, and which of the gate terminal (gate electrode) G2 is controlled.

Die Drain-Anschlüsse von Haupt- und Hilfstransistor sind kurzgeschlossen und formen so einen gemeinsanen Drain-Anschluss D. Zudem ist die Gate-Elektrode G2 des Hilfstransistors mit der Source-Elektrode S1 des Haupttransistors kurzgeschlossen. Die Source-Elektrode S1 des Haupttransistors ist vorzugsweise mit einem Masseanschluss verbunden, was in 2 nicht näher dargestellt ist. Die Source-Elektrode S2 des Hilfstransistors ist als "floatende" Elektrode mit keinem äußeren Potenzialanschluss verbunden.The drain terminals of the main and auxiliary transistors are short-circuited, thus forming a common drain terminal D. In addition, the gate electrode G2 of the auxiliary transistor is short-circuited to the source electrode S1 of the main transistor. The source electrode S1 of the main transistor is preferably connected to a ground terminal, which in 2 not shown in detail. The source electrode S2 of the auxiliary transistor is connected as a "floating" electrode with no external potential terminal.

In 3 ist ein Ausführungsbeispiel für eine Schaltungsanordnung mit der Halbleiteranordnung 101 von 2 schematisch dargestellt. In der Schaltungsanordnung von 3 ist eine Last 102 über eine elektrische Leitung 107 seriell mit dem sich zwischen Drain-Elektrode D und Source-Elektrode S1 erstreckenden Leistungspfad des Haupttransistors verbunden. Zudem ist in der Schaltungsanordnung ein Schaltkreis 109 angeordnet, welcher eine Serienschaltung eines mittels Feldeffekt steuerbaren Transistors 104 als Schaltelement zum Öffnen und Schließen des Steuerkreises 109, eine Strom-/Spannungsversorgung 105, sowie einen Widerstand 106 umfasst. Über jeweilige Abgriffe (Abzweige) 108, 113 greifen Gate-Elektrode G1 und Source-Elektrode S1 des Haupttransistors die über den Widerstand 106 abfallende Spannung ab, wodurch, bei durch das Schaltelement 104 geschlossenen Steuerkreis 109 die Gate-Elektrode G1 negativ gegenüber der Source-Elektrode vorgespannt wird. Zudem ist die Source-Elektrode S2 des Hilfstransistors über eine elektrische Leitung 103 mit dem Steueranschluss (Gate) des Feldeffekt-Transistors 104 verbunden, wodurch der Feldeffekt- Transistor geschaltet werden kann, um hierdurch den Steuerkreis 109 zu öffnen oder zu schließen.In 3 is an embodiment of a circuit arrangement with the semiconductor device 101 from 2 shown schematically. In the circuit arrangement of 3 is a burden 102 via an electrical line 107 connected in series with the power path of the main transistor extending between drain D and source S1. In addition, in the circuit arrangement is a circuit 109 arranged, which is a series circuit of a field effect controllable transistor 104 as a switching element for opening and closing the control circuit 109 , a power supply 105 , as well as a resistor 106 includes. About respective taps (branches) 108 . 113 The gate electrode G1 and the source electrode S1 of the main transistor are connected through the resistor 106 decreasing voltage, whereby, by, by the switching element 104 closed control circuit 109 the gate electrode G1 is biased negative with respect to the source electrode. In addition, the source electrode S2 of the auxiliary transistor via an electrical line 103 to the control terminal (gate) of the field effect transistor 104 connected, whereby the field effect transistor can be switched to thereby control the control circuit 109 to open or close.

Die Funktionsweise der erfindungsgemäßen Halbleiteranordnung von 2 und der erfindungsgemäßen Schaltungsanordnung von 3 ist wie folgt:
Ist der Steuerkreis 109 offen, befindet sich der Haupttransistor im selbstleitenden Zustand, so dass bei angelegter Lastspannung UL ein Laststrom IL durch die Last 102 und den zwischen Drain-Elektrode D und Source-Elektrode S1 befindlichen Lastpfad des Haupttransistors fließt, wie in 3 durch den Pfeil angedeutet ist. Da der Haupttransistor gewöhnlich so ausgelegt ist, dass er einen möglichst kleinen Durchlasswiderstand hat, fällt praktisch die gesamte Lastspannung UL bereits an der Last 102 ab.The operation of the semiconductor device of the invention of 2 and the inventive circuit arrangement of 3 is as follows:
Is the control circuit 109 open, the main transistor is in the normally-open state, so that when applied load voltage U L, a load current I L through the load 102 and the load path of the main transistor between drain D and source S1 flows as shown in FIG 3 indicated by the arrow. Since the main transistor is usually designed so that it has the smallest possible on-resistance, practically the entire load voltage U L already falls on the load 102 from.

Tritt aber ein Kurzschluss in der Last 102 auf, so fällt praktisch die gesamte Lastspannung UL an der Halbleiteranordnung 101 ab, mit der Folge eines starken Anstiegs der Stromstärke des durch den zwischen Drain-Elektrode D und Source-Elektrode S1 befindlichen Leistungspfad des Haupttransistors fließenden Stroms. Wie bereits eingangs erläutert wurde, steigt die Stromstärke im Leistungspfad des Haupttransistors bis zur Sättigungsstromstärke an, jedoch mit der Gefahr einer thermischen Zerstörung der Halbleiteranordnung aufgrund einer hohen elektrischen Verlustleistung, wie sie etwa in leistungselektronischen Anwendungen auftritt.But there is a short circuit in the load 102 on, practically the entire load voltage U L falls on the semiconductor device 101 with the result of a large increase in the current flowing through the located between the drain electrode D and source electrode S1 power path of the main transistor current. As already explained above, the current strength in the power path of the main transistor increases to the saturation current intensity, but with the risk of thermal destruction of the semiconductor device due to a high electrical power loss, as occurs in power electronic applications.

Im Kurzschlussfall führt das ansteigende Potenzial an der Drain-Elektrode D aber auch dazu, dass das Potenzial der Source-Elektrode S2 des Hilfstransistors ansteigt, quasi mit dem ansteigenden Potenzial der Drain-Elektrode D "mitgezogen" wird. Dies gilt nicht für das Potenzial der Gate-Elektrode G2 des Hilfstransistors, welches über die leitende Verbindung zur Source-Elektrode S1 des Haupttransistors auf einen bestimmten Potenzialwert, beispielsweise Nullpotenzial, festgeklemmt ist. Bei einem ansteigenden Drain-Potenzial kann das Potenzial der Source-Elektrode S2 somit nur bis zu einem kritischen Potenzialwert ansteigen, nämlich nur solange bis die Abklemmspannung zwischen Gate- und Source-Elektrode (UGS-Pinch-off) des Hilfstransistors erreicht ist. In diesem Fall ist die Gate-Elektrode des Hilfstransistors so stark gegenüber seiner Source-Elektrode (negativ) vorgespannt, dass sich die Raumladungszonen der pn-Übergänge berühren und den Strompfad abklemmen. Der erreichte kritische Potenzialwert der Source-Elektrode S2 des Hilfstransistors kann somit im Kurzschlussfall in vorteilhafter Weise als Schwellwert zum Schalten eines Schaltelements eingesetzt werden.In case of short circuit, the rising butt leads but also to the fact that the potential of the source electrode S2 of the auxiliary transistor increases, quasi "pulled along" with the rising potential of the drain electrode D. This does not apply to the potential of the gate electrode G2 of the auxiliary transistor, which is clamped to a certain potential value, for example zero potential, via the conductive connection to the source electrode S1 of the main transistor. With an increasing drain potential, the potential of the source electrode S2 can thus only rise to a critical potential value, namely only until the clamping voltage between the gate and source electrode (U GS pinch-off ) of the auxiliary transistor is reached. In this case, the gate of the auxiliary transistor is biased so strongly with respect to its source (negative) that the space charge zones of the pn junctions touch and disconnect the current path. The reached critical potential value of the source electrode S2 of the auxiliary transistor can thus be used in a short circuit case advantageously as a threshold value for switching a switching element.

Da die Source-Elektrode S2 des Hilfstransistors über die elektrische Leitung 103 mit dem Steueranschluss des (selbstsperrenden) Feldeffekt-Transistors 104 verbunden ist, liegt das bis zur Abklemmspannung ansteigende Potenzial der Source-Elektrode S2 auch dem Steueranschluss des Feldeffekt-Transistors an. Hierbei ist der Feldeffekt-Transistor 104 so ausgelegt, dass er bei Anlegen einer bestimmten Schwellspannung an seinen Steueranschluss, welche höchstens der Abklemmspannung des Hilfstransistors entspricht, in den leitenden Zustand übergeht, den Steuerkreis 109 schließt, so dass über die Abgriffe 108, 113 die Gate-Elektrode G1 des Haupttransistors gegenüber der Source-Elektrode S1 des Haupttransistors negativ vorgespannt wird. Dies hat zur Folge, dass der Sättigungsstrom durch den Haupttransistor im Kurzschlussfall in seiner Stromstärke verringert wird, wobei die Sättigungsstromstärke auf einen solchen Wert vermindert werden kann, dass die am Haupttransistor aufgrund der elektrischen Verlustleistung auftretende thermische Belastung so weit abgesenkt wird, dass eine Zerstörung des Haupttransistors verhindert werden kann.Since the source electrode S2 of the auxiliary transistor via the electrical line 103 with the control terminal of the (self-locking) field-effect transistor 104 is connected, the rising to the clamping voltage potential of the source electrode S2 is also applied to the control terminal of the field effect transistor. Here is the field effect transistor 104 is designed so that when it applies a certain threshold voltage to its control terminal, which corresponds at most to the clamping voltage of the auxiliary transistor, in the conductive state, the control circuit 109 closes, leaving over the taps 108 . 113 the gate electrode G1 of the main transistor is negatively biased against the source electrode S1 of the main transistor. This has the consequence that the saturation current through the main transistor is reduced in its current intensity in the event of a short circuit, wherein the saturation current intensity can be reduced to such a value that the thermal load occurring at the main transistor due to the electrical power loss is lowered so that destruction of the Main transistor can be prevented.

In 4 ist ein weiteres Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zur Steuerung des Haupttransistors der erfindungsgemäßen Halbleiteranordnung gezeigt. Um unnötige Wiederholungen zu vermeiden, werden die lediglich die Unterschiede zum Ausführungsbeispiel von 3 erläutert und ansonsten wird auf die zu 3 gemachten Ausführungen Bezug genommen.In 4 a further embodiment of the circuit arrangement according to the invention for controlling the main transistor of the semiconductor device according to the invention is shown. To avoid unnecessary repetition, the only differences to the embodiment of 3 explained and otherwise is on the zu 3 made statements made reference.

Das Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung von 4 unterscheidet sich von der Schaltungsanordnung von 3 dahin gehend, dass eine mit der Source-Elektrode S2 des Hilfstransistors verbundene Spannungsteilerschaltung, hier in Form einer Serienschaltung von Widerständen 111, 112, vorgesehen ist. Die Spannungsteilerschaltung ist mit einem zwischen die Widerstände 111, 112 greifenden Spannungsabgriff (Abzweig) 110 versehen, welcher über eine elektrische Leitung 114 mit dem Steueranschluss des Feldeffekttransistors 104 verbunden ist. Insbesondere für den Fall, dass der Hilfstransistors so ausgebildet ist, dass er eine triodenförmige Strom-Spannungs-Kennlinie hat, kann durch die Spannungsteilerschaltung eine Verminderung der Pinch-Off-Spannung auf einen für die Steuerung des Feldeffekttransistors 104 geeigneten Spannungswert erreicht werden. Somit können mittels geeigneter Spannungsteilung Schwellwerte genau definiert und Arbeitspunkte frei wählbar eingestellt werden.The embodiment of the circuit arrangement of 4 differs from the circuit arrangement of 3 to that a voltage divider circuit connected to the source electrode S2 of the auxiliary transistor, here in the form of a series connection of resistors 111 . 112 , is provided. The voltage divider circuit is one between the resistors 111 . 112 Crossing voltage tap (branch) 110 provided, which via an electrical line 114 with the control terminal of the field effect transistor 104 connected is. In particular, in the event that the auxiliary transistor is formed so that it has a triode-shaped current-voltage characteristic, can be reduced by the voltage divider circuit, the pinch-off voltage to one for the control of the field effect transistor 104 suitable voltage value can be achieved. Thus, by means of a suitable voltage division, threshold values can be precisely defined and operating points can be set freely selectable.

Es wird nun Bezug auf 5 genommen, worin in einer schematischen Schnittdarstellung ein Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung gezeigt ist.It will now be referred to 5 taken, wherein an embodiment of the semiconductor device according to the invention is shown in a schematic sectional view.

Der in 5 gezeigte Halbleiteraufbau umfasst einen ersten vertikalen J-FET (Haupttransistor), welcher in 5 auf der linken Seite dargestellt ist, und einen zweiten vertikalen J-FET (Hilfstransistor), welcher in 5 auf der rechten Seite dargestellt ist. Haupt- und Hilfstransistor sind in einem Halbleiterkörper monolithisch integriert geformt, jedoch wenigstens im Bereich ihrer Raumladungszonen erzeugenden Gebiete durch eine Isolationseinrichtung elektrisch voneinander getrennt bzw. trennbar. Der Aufbau von Haupttransistor, Hilfstransistor und Isolationseinrichtung wird nun im Detail erläutert.The in 5 The semiconductor structure shown comprises a first vertical J-FET (main transistor), which in 5 is shown on the left side, and a second vertical J-FET (auxiliary transistor), which in 5 is shown on the right. Main and auxiliary transistors are monolithically integrated in a semiconductor body, but at least in the region of their space-charge generating areas by an insulating means electrically separated or separable. The structure of main transistor, auxiliary transistor and isolation device will now be explained in detail.

Der Halbleiteraufbau umfasst als Halbleiterkörper ein schwach dotiertes erstes Halbleitergebiet 116 vom n-Leitungstyp ("Driftzone"), an dessen planaren, in 5 unteren Oberfläche 141 sich ein stark dotiertes zweites Halbleitergebiet 115 vom n-Leitungstyp ("Drain-Anschlusszone") befindet. Die Drain-Anschlusszone ist ihrerseits an ihrer der Oberfläche 141 abgewandten Oberfläche 136 von einer den beiden Transistoren gemeinsamen Drain-Elektrode (D) 134 kontaktiert, wobei die Drain-Anschlusszone 115 dazu dient, die Drain-Elektrode 134 an die Driftzone 116 ohm'sch anzuschließen. Die Drain-Elektrode 134 ist beispielsweise aus einem metallischen Material, wie Aluminium, gefertigt.As a semiconductor body, the semiconductor structure comprises a lightly doped first semiconductor region 116 of the n-type conductivity ("drift zone"), at the planar, in 5 lower surface 141 a heavily doped second semiconductor region 115 of the n-type conductivity ("drain connection zone") is located. The drain connection zone is in turn at its surface 141 remote surface 136 from a drain electrode (D) common to both transistors 134 contacted, wherein the drain connection zone 115 this serves the drain electrode 134 to the drift zone 116 ohm'sch connect. The drain electrode 134 For example, it is made of a metallic material such as aluminum.

In der Driftzone 116 sind an ihrer der Oberfläche 141 gegenüber liegenden, in 5 oberen Oberfläche 137 dritte Halbleitergebiete 117, 139, 140, 124 vom p-Leitungstyp geformt, welche jeweils eine 5 nach oben offene wannenförmige Vertiefung aufweisen. Hierbei gehören die dritten Halbleitergebiete 117, 139 zum Haupttransistor, während die dritten Halbleitergebiete 124, 140 zum Hilfstransistor gehören.In the drift zone 116 are at their surface 141 opposite, in 5 upper surface 137 third semiconductor regions 117 . 139 . 140 . 124 formed of the p-type conductivity, each having a 5 have upwardly open trough-shaped depression. These include the third semiconductor regions 117 . 139 to the main transistor while the third th semiconductor areas 124 . 140 belong to the auxiliary transistor.

Innerhalb einer jeden wannenförmigen Vertiefung der dritten Halbleitergebiete 117, 139 des Haupttransistors sind stark dotierte vierte Halbleitergebiete 118 vom n-Leitungstyp und stark dotierte fünfte Halbleitergebiete 119 vom p-Leitungstyp in lateraler Richtung (d. h. parallel zur Oberfläche 137 der Driftzone 116) nebeneinander angeordnet. Hierbei sind in dem dritten Halbleitergebiet 117 des Haupttransistors zwei vierte Halbleitergebiete 118 vom n-Leitungstyp angeordnet, welche ein einzelnes fünftes Halbleitergebiet 119 vom p-Leitungstyp umgeben. In dem dritten Halbleitergebiet 139 des Haupttransistors sind ein einzelnes viertes Halbleitergebiet 118 vom n-Leitungstyp und ein einzelnes fünftes Halbleitergebiet 119 vom p-Leitungstyp angeordnet, wobei sich das vierte Halbleitergebiet 118 auf der dem dritten Halbleitergebiet 117 zugewandten Seite befindet. Die innerhalb einer wannenförmigen Vertiefung eines dritten Halbleitergebiets 117, 139 des Haupttransistors befindlichen vierten Halbleitergebiete 118 und fünften Halbleitergebiete 119 grenzen jeweils an die Oberfläche 137 der Driftzone 116 an.Within each trough-shaped depression of the third semiconductor regions 117 . 139 of the main transistor are heavily doped fourth semiconductor regions 118 of the n-type conductivity and heavily doped fifth semiconductor regions 119 of the p-type conductivity in the lateral direction (ie parallel to the surface 137 the drift zone 116 ) arranged side by side. Here, in the third semiconductor region 117 of the main transistor, two fourth semiconductor regions 118 of the n-type conductivity, which is a single fifth semiconductor region 119 surrounded by the p-type conductivity. In the third semiconductor region 139 of the main transistor are a single fourth semiconductor region 118 of the n-type conductivity and a single fifth semiconductor region 119 of the p-type conductivity, wherein the fourth semiconductor region 118 on the third semiconductor area 117 facing side is located. The inside of a trough-shaped depression of a third semiconductor region 117 . 139 of the main transistor located fourth semiconductor regions 118 and fifth semiconductor regions 119 border each to the surface 137 the drift zone 116 at.

Gleichermaßen sind innerhalb einer jeden wannenförmigen Vertiefung der dritten Halbleitergebiete 140, 124 des Hilfstransistors stark dotierte vierte Halbleitergebiete 126 vom n-Leitungstyp und stark dotierte fünfte Halbleitergebiete 125 vom p-Leitungstyp in lateraler Richtung (d. h. parallel zur Oberfläche 137 der Driftzone 116) nebeneinander angeordnet. Hierbei sind in dem dritten Halbleitergebiet 124 des Hilfstransistors zwei vierte Halbleitergebiete 126 vom n-Leitungstyp angeordnet, welche ein einzelnes fünftes Halbleitergebiet 125 vom p-Leitungstyp umgeben. In dem dritten Halbleitergebiet 140 des Hilfstransistors sind ein einzelnes viertes Halbleitergebiet 126 vom n-Leitungstyp und ein einzelnes fünftes Halbleitergebiet 125 vom p-Leitungstyp angeordnet, wobei sich das vierte Halbleitergebiet 126 auf der dem dritten Halbleitergebiet 124 zugewandten Seite befindet. Die innerhalb einer wannenförmigen Vertiefung eines dritten Halbleitergebiets 124, 140 des Hilfstransistors befindlichen vierten Halbleitergebiete 126 und fünften Halbleitergebiete 125 grenzen jeweils an die Oberfläche 137 der Driftzone 116 an.Likewise, within each trough-shaped depression of the third semiconductor regions 140 . 124 the auxiliary transistor heavily doped fourth semiconductor regions 126 of the n-type conductivity and heavily doped fifth semiconductor regions 125 of the p-type conductivity in the lateral direction (ie parallel to the surface 137 the drift zone 116 ) arranged side by side. Here, in the third semiconductor region 124 of the auxiliary transistor two fourth semiconductor regions 126 of the n-type conductivity, which is a single fifth semiconductor region 125 surrounded by the p-type conductivity. In the third semiconductor region 140 of the auxiliary transistor are a single fourth semiconductor region 126 of the n-type conductivity and a single fifth semiconductor region 125 of the p-type conductivity, wherein the fourth semiconductor region 126 on the third semiconductor area 124 facing side is located. The inside of a trough-shaped depression of a third semiconductor region 124 . 140 of the auxiliary transistor located fourth semiconductor regions 126 and fifth semiconductor regions 125 border each to the surface 137 the drift zone 116 at.

Die innerhalb einer selben wannenförmigen Vertiefung eines dritten Halbleitergebiets 117, 139 des Haupttransistors befindlichen vierten Halbleitergebiete 118 vom n-Leitungstyp und fünften Halbleitergebiete 119 vom p-Leitungstyp werden jeweils von einer selben Source-Elektrode (S1) 120 des Haupttransistors kontaktiert, welche beispielsweise aus einem metallischen Material, wie Aluminium, gefertigt ist. Um die Bildung eines parasitären Bipolartransistors zu vermeiden, sind die sich innerhalb einer selben wannenförmigen Vertiefung eines dritten Halbleitergebiets 117, 139 des Haupttransistors befindlichen vierten Halbleitergebiete 118 vom n-Leitungstyp und fünften Halbleitergebiete 119 vom p-Leitungstyp von der Source-Elektrode 120 kurzgeschlossen. Durch die starke Dotierung der vierten Halbleitergebiete 118 vom n-Leitungstyp und fünften Halbleitergebiete 119 vom p-Leitungstyp wird ein ohm'scher Anschluss ("Source-Anschlusszone") für die Source-Elektrode 120 des Haupttransistors geschaffen, wobei durch die fünften Halbleitergebiete 119 die Source-Elektrode 120 ohm'sch an die dritten Halbleitergebiete 117, 139 angeschlossen ist. Vorzugsweise ist die Source-Elektrode 120 des Haupttransistors mit einem elektrischen Masseanschluss verbunden, das heißt auf "Masse" (Nullpotenzial) gelegt.The within a same trough-shaped depression of a third semiconductor region 117 . 139 of the main transistor located fourth semiconductor regions 118 of the n-type conductivity and fifth semiconductor regions 119 of p-type conductivity are each from a same source electrode (S1) 120 the main transistor contacted, which is made for example of a metallic material such as aluminum. In order to avoid the formation of a parasitic bipolar transistor, they are located within a same trough-shaped depression of a third semiconductor region 117 . 139 of the main transistor located fourth semiconductor regions 118 of the n-type conductivity and fifth semiconductor regions 119 of p-type conductivity from the source electrode 120 shorted. Due to the strong doping of the fourth semiconductor regions 118 of the n-type conductivity and fifth semiconductor regions 119 p-type conduction becomes an ohmic terminal ("source terminal zone") for the source electrode 120 of the main transistor, wherein through the fifth semiconductor regions 119 the source electrode 120 ohm'sch to the third semiconductor regions 117 . 139 connected. Preferably, the source electrode 120 of the main transistor connected to an electrical ground terminal, that is, to "ground" (zero potential) placed.

Gleichermaßen werden die innerhalb einer selben wannenförmigen Vertiefung eines dritten Halbleitergebiets 124, 140 des Hilfstransistors befindlichen vierten Halbleitergebiete 126 vom n-Leitungstyp und fünften Halbleitergebiete 125 vom p-Leitungstyp jeweils von einer selben Source-Elektrode (S2) 130 des Hilfstransistors kontaktiert, welche beispielsweise aus Polysilizium oder einem metallischen Material, wie Aluminium, gefertigt ist. Um die Bildung eines parasitären Bipolartransistors zu vermeiden, sind die sich innerhalb einer selben wannenförmigen Vertiefung eines dritten Halbleitergebiets 124, 140 des Hilfstransistors befindlichen vierten Halbleitergebiete 126 vom n-Leitungstyp und fünften Halbleitergebiete 125 vom p-Leitungstyp von der Source-Elektrode 130 kurzgeschlossen. Durch die starke Dotierung der vierten Halbleitergebiete 126 vom n-Leitungstyp und fünften Halbleitergebiete 125 vom p-Leitungstyp wird ein ohm'scher Anschluss ("Source-Anschlusszone") für die Source-Elektrode 130 des Hilfstransistors geschaffen, wobei durch die fünften Halbleitergebiete 119 die Source-Elektrode 130 ohm'sch an die dritten Halbleitergebiete 124, 140 angeschlossen ist.Likewise, those within a same trough-shaped depression of a third semiconductor region 124 . 140 of the auxiliary transistor located fourth semiconductor regions 126 of the n-type conductivity and fifth semiconductor regions 125 of p-type conductivity each from a same source electrode (S2) 130 the auxiliary transistor contacted, which is made for example of polysilicon or a metallic material such as aluminum. In order to avoid the formation of a parasitic bipolar transistor, they are located within a same trough-shaped depression of a third semiconductor region 124 . 140 of the auxiliary transistor located fourth semiconductor regions 126 of the n-type conductivity and fifth semiconductor regions 125 of p-type conductivity from the source electrode 130 shorted. Due to the strong doping of the fourth semiconductor regions 126 of the n-type conductivity and fifth semiconductor regions 125 p-type conduction becomes an ohmic terminal ("source terminal zone") for the source electrode 130 of the auxiliary transistor, wherein through the fifth semiconductor regions 119 the source electrode 130 ohm'sch to the third semiconductor regions 124 . 140 connected.

Weiterhin sind auf der Oberfläche 137 der Driftzone 116 sechste Halbleitergebiete 121, 137, 127 vom n-Leitungstyp angeordnet. Hierbei gehören die sechsten Halbeitergebiete mit der Bezugszahl 121 zum Haupttransistor, die sechsten Halbleitergebiete mit der Bezugszahl 127 gehören zum Hilfstransistor und das sechste Halbleitergebiet mit der Bezugszahl 131 gehört zur Isolationseinrichtung.Furthermore, on the surface 137 the drift zone 116 sixth semiconductor regions 121 . 137 . 127 arranged by the n-type conductivity. These include the sixth semiconductor areas with the reference number 121 to the main transistor, the sixth semiconductor regions with the reference number 127 belong to the auxiliary transistor and the sixth semiconductor region with the reference number 131 belongs to the isolation device.

Die sechsten Halbeitergebiete 121 vom n-Leitungstyp des Haupttransistors und die dritten Halbleitergebiete 117, 139 des Haupttransistors sind relativ zueinander so angeordnet, dass ein jedes der sechsten Halbleitergebiete 121 des Haupttransistors die vierten Halbleitergebiete 118 vom n-Leitungstyp von zwei benachbarten dritten Halbleitergebiete 117, 139 kontaktiert, um so einen elektrischen Anschluss zwischen diesen zu schaffen. Gleichermaßen sind die sechsten Halbeitergebiete 127 vom n-Leitungstyp des Hilfstransistors und die dritten Halbleitergebiete 124, 140 des Hilfstransistors relativ zueinander so angeordnet, dass ein jedes der sechsten Halbleitergebiete 127 des Hilfstransistors die vierten Halbleitergebiete 126 vom n-Leitungstyp von zwei benachbarten dritten Halbleitergebiete 124, 140 kontaktiert, um so einen elektrischen Anschluss zwischen diesen zu schaffen. Das sechste Halbleitergebiet 131 vom n-Leitungstyp der Isolationseinrichtung und die angrenzenden dritten Halbleitergebiete 139, 140 von Haupt- und Hilfstransistor sind relativ zueinander so angeordnet, dass das sechste Halbleitergebiet 131 der Isolationseinrichtung die benachbarten dritten Halbleitergebiete 117, 139 kontaktiert, wobei die innerhalb der wannenförmigen Vertiefungen der dritten Halbleitergebiete 117, 139 befindlichen vierten Halbleitergebiete 118, 126 und fünften Halbleitergebiete 119, 125 nicht kontaktiert sind.The sixth working areas 121 of the n-type conductivity of the main transistor and the third semiconductor regions 117 . 139 of the main transistor are arranged relative to each other such that each of the sixth semiconductor regions 121 of the main transistor, the fourth semiconductor regions 118 of the n-type conductivity of two adjacent third semiconductor regions 117 . 139 contacted so as to create an electrical connection between them. Equally are the sixth working areas 127 of the n-type conductivity of the auxiliary transistor and the third semiconductor regions 124 . 140 of the auxiliary transistor relative to each other so arranged that each of the sixth semiconductor regions 127 of the auxiliary transistor, the fourth semiconductor regions 126 of the n-type conductivity of two adjacent third semiconductor regions 124 . 140 contacted so as to create an electrical connection between them. The sixth semiconductor area 131 of the n-type conductivity of the isolation device and the adjacent third semiconductor regions 139 . 140 Main and auxiliary transistors are arranged relative to each other so that the sixth semiconductor region 131 the isolation device, the adjacent third semiconductor regions 117 . 139 wherein the inside of the trough-shaped depressions of the third semiconductor regions 117 . 139 located fourth semiconductor regions 118 . 126 and fifth semiconductor regions 119 . 125 not contacted.

Auf einer der Oberfläche 137 der Driftzone 116 abgewandten Oberfläche der sechsten Halbleitergebiete 121, 131, 127 vom n-Leitungstyp sind jeweils siebte Halbleitergebiete 122, 132, 128 vom p-Leitungstyp angeordnet. Hierbei gehören die siebten Halbeitergebiete mit der Bezugszahl 122 zum Haupttransistor, während die siebten Halbleitergebiete mit der Bezugszahl 128 zum Hilfstransistor gehören. Das siebte Halbleitergebiet mit der Bezugszahl 132 gehört zur Isolationseinrichtung.On one of the surface 137 the drift zone 116 remote surface of the sixth semiconductor regions 121 . 131 . 127 of the n-type conductivity are respectively seventh semiconductor regions 122 . 132 . 128 arranged by the p-type conductivity. These include the seventh semiconductor areas with the reference number 122 to the main transistor, while the seventh semiconductor regions with the reference number 128 belong to the auxiliary transistor. The seventh semiconductor region with the reference number 132 belongs to the isolation device.

Die der Oberfläche 137 der Driftzone 116 abgewandte Oberfläche eines jeden der zum Haupttransistor gehörenden siebten Halbleitergebiete 122 vom p-Leitungstyp ist von einer Gate-Elektrode (G1) 123 kontaktiert. Gleichermaßen ist die der Oberfläche 137 der Driftzone 116 abgewandte Oberfläche eines jeden der zum Hilfstransistor gehörenden siebten Halbleitergebiete 128 vom p-Leitungstyp von einer Gate-Elektrode 129 kontaktiert. In entsprechender Weise ist die der Oberfläche 137 der Driftzone 116 abgewandte Oberfläche des zur Isolationseinrichtung gehörenden siebten Halbleitergebiets 132 vom p-Leitungstyp von einer weiteren Elektrode 133 kontaktiert. Die Elektroden können beispielsweise aus einem metallischen Material, wie Aluminium, gefertigt sein.The surface 137 the drift zone 116 opposite surface of each of the main transistor belonging to the seventh semiconductor regions 122 of the p-type conductivity is from a gate electrode (G1) 123 contacted. Likewise, that's the surface 137 the drift zone 116 opposite surface of each of the seventh semiconductor regions belonging to the auxiliary transistor 128 of the p-type conductivity of a gate electrode 129 contacted. In a similar way is the surface 137 the drift zone 116 remote surface of belonging to the isolation device seventh semiconductor region 132 of the p-type conductivity of another electrode 133 contacted. The electrodes may for example be made of a metallic material, such as aluminum.

Die Gate-Elektrode 123, das siebte Halbleitergebiet 122 vom p-Leitungstyp und das sechste Halbleitergebiet 121 vom n-Leitungstyp, welche zum Haupttransistor gehören, die Gate-Elektrode 129, das siebte Halbleitergebiet 128 vom p-Leitungstyp und das sechste Halbleitergebiet 127 vom n-Leitungstyp, welche zum Hilfstransistor gehören, sowie die Elektrode 133, das siebte Halbleitergebiet 132 vom p-Leitungstyp und das sechste Halbleitergebiet 131 vom n-Leitungstyp, welche zur Isolationseinrichtung gehören, sind jeweils stapelförmig übereinander angeordnet.The gate electrode 123 , the seventh semiconductor area 122 of the p-type conductivity and the sixth semiconductor region 121 of n-type conductivity, which belong to the main transistor, the gate electrode 129 , the seventh semiconductor area 128 of the p-type conductivity and the sixth semiconductor region 127 of the n-type conductivity, which belong to the auxiliary transistor, as well as the electrode 133 , the seventh semiconductor area 132 of the p-type conductivity and the sixth semiconductor region 131 of the n-type conductivity, which belong to the isolation device, are each stacked one above the other.

Während die Gate-Elektrode (G1) 120 des Haupttransistors separat ansteuerbar ist, sind die Gate-Elektrode 129 des Hilfstransistors und die Elektrode 132 der Isolationseinrichtung über eine elektrische Verbindung 138 mit der Source-Elektrode (S1) 120 des Haupttransistors kurzgeschlossen.While the gate electrode (G1) 120 of the main transistor is separately controllable, are the gate electrode 129 of the auxiliary transistor and the electrode 132 the isolation device via an electrical connection 138 with the source electrode (S1) 120 shorted the main transistor.

Der in 5 gezeigte Halbleiteraufbau ist Teil eines Zellenfelds, in dem viele Zellen einen Haupttransistor und nur wenige (bis eine) Zellen den Hilfstransistor enthalte, wobei Haupt- und Hilfstransistor durch eine Isolationseinrichtung voneinander elektrisch getrennt sind. Zum Aufbau des Zellenfelds ist der in 5 gezeigte Teil des Zellenfelds des Haupttransistors in entsprechender Weise periodisch fortzusetzen. Haupt- und Hilfstransistor(en) sind somit in einem selben Halbleiterkörper (bzw. Halbleiteraufbau) monolithisch integriert. Dies hat den Vorteil einer wesentlich schnelleren Ansprechzeit im Fall eines Kurzschlusses einer seriell mit der erfindungsgemäßen Halbleiteranordnung verbundenen Last im Vergleich zu im Stand der Technik bekannten Maßnahmen, die auf der Auswertung des Drain-Potenzials beruhen und durch eine Logikschaltung erst ein Abschaltsignal generieren.The in 5 The semiconductor structure shown is part of a cell array in which many cells comprise a main transistor and only a few (to one) cells contain the auxiliary transistor, the main and auxiliary transistors being electrically isolated from each other by an isolation device. To construct the cell field, the in 5 shown portion of the cell array of the main transistor to continue periodically in a corresponding manner. Main and auxiliary transistor (s) are thus monolithically integrated in a same semiconductor body (or semiconductor structure). This has the advantage of a significantly faster response time in the case of a short circuit of a load connected in series with the semiconductor device according to the invention compared to known in the art measures that are based on the evaluation of the drain potential and generate a shutdown signal by a logic circuit.

Durch die vierten Halbleitergebiete 118 vom n-Leitungstyp, die sechsten Halbleitergebiete 121 vom n-Leitungstyp, die Driftzone 116 und die Drain-Anschlusszone 115 wird für den Haupttransistor ein selbstleitender Strompfad (Elektronenleitung) zwischen Source-Elektrode 120 und Drain-Elektrode 134 geschaffen. Gleichermaßen wird durch die vierten Halbleitergebiete 126 vom n-Leitungstyp, die sechsten Halbleitergebiete 127 vom n-Leitungstyp, die Driftzone 116 vom n-Leitungstyp und die Drain-Anschlusszone 115 vom n-Leitungstyp für den Hilfstransistor ein selbstleitender Strompfad (Elektronenleitung) zwischen Source-Elektrode 130 und Drain-Elektrode 134 geschaffen.Through the fourth semiconductor regions 118 of the n-type conductivity, the sixth semiconductor regions 121 of the n-type conductivity, the drift zone 116 and the drain connection zone 115 becomes a self-conducting current path (electron conduction) between the source electrode for the main transistor 120 and drain electrode 134 created. Likewise, the fourth semiconductor regions 126 of the n-type conductivity, the sixth semiconductor regions 127 of the n-type conductivity, the drift zone 116 of the n-type conductivity and the drain junction area 115 of the n-type conductivity for the auxiliary transistor, a self-conducting current path (electron conduction) between the source electrode 130 and drain electrode 134 created.

Durch die (pn-)Übergänge der dritten Halbleitergebiete 117, 139, 140, 124 vom p-Leitungstyp zur n-leitenden Driftzone 116, sowie zu den sechsten Halbleitergebieten 121, 131, 127 vom n-Leitungstyp, werden jeweils Raumladungszonen (Verarmungszonen) gebildet. Gleichermaßen werden durch die (pn-)Übergänge der siebten Halbleitergebiete 122, 132, 128 vom p-Leitungstyp zu den sechsten Halbleitergebieten 121, 131, 127 vom n-Leitungstyp jeweils Raumladungszonen (Verarmungszonen) erzeugt. Die Ausdehnungen der Raumladungszone bestimmen sich hierbei durch die nach Maßgabe der Dotierungskonzentration der Halbleitergebiete vorliegenden Ladungsträgerkonzentrationen und den an den Übergängen anliegenden Potenzialdifferenzen. So können die Strompfade zwischen Source- und Drain-Elektroden von Haupt- und Hilfstransistor durch negatives Vorspannen der jeweiligen Gate-Elektroden 123, 129 und einer damit einher gehenden Vergrößerung der Raumladungszonen verengt beziehungsweise "abgeklemmt" werden. In dem in 5 dargestellten Halbleiteraufbau können die Strompfade besonders effektiv in Halbleiterbereichen der sechsten Halbleitergebiete 121, 131, 127 abgeklemmt werden, in denen sich, betrachtet in einer Projektionsrichtung senkrecht zur Oberfläche 137 der Driftzone 116, die dritten Halbleitergebiete 117, 139, 140, 124, und die siebten Halbleitergebiete 122, 132, 128, welche alle vom p-Leitungstyp sind, überlappen.Through the (pn) junctions of the third semiconductor regions 117 . 139 . 140 . 124 from the p-type conductivity to the n-type drift region 116 , as well as to the sixth semiconductor regions 121 . 131 . 127 of the n-type conductivity, each space charge zones (depletion zones) are formed. Similarly, through the (pn) junctions of the seventh semiconductor regions 122 . 132 . 128 from the p-type conductivity to the sixth semiconductor regions 121 . 131 . 127 each of the n-type conductivity generates space charge zones (depletion zones). The expansions of the space charge zone are determined here by the charge carrier concentrations present in accordance with the doping concentration of the semiconductor regions and the potential differences applied to the transitions. Thus, the current paths between the source and drain electrodes of the main and auxiliary transistors can be negatively biased by the respective gate electrodes 123 . 129 and a related ge increasing enlargement of the space charge zones are narrowed or "disconnected". In the in 5 The semiconductor structures shown can be particularly effective in semiconductor regions of the sixth semiconductor regions 121 . 131 . 127 be clamped, in which, viewed in a projection direction perpendicular to the surface 137 the drift zone 116 , the third semiconductor areas 117 . 139 . 140 . 124 , and the seventh semiconductor regions 122 . 132 . 128 , which are all of the p-type conductivity, overlap.

In entsprechender Weise können Haupt- und Hilfstransistor durch negatives Vorspannen der Elektrode 133 der Isolationseinrichtung und einer damit einher gehenden Vergrößerung der zugehörigen Raumladungszonen voneinander elektrisch isoliert werden.Similarly, the main and auxiliary transistors can be negatively biased by the electrode 133 the isolation device and a concomitant increase in the associated space charge zones are electrically isolated from each other.

Es wird nun Bezug auf 6 genommen, worin ein Ersatzschaltbild des Halbleiteraufbaus von 5 im Sperrfall dargestellt ist. Bei negativer Vorspannung der Gate-Elektrode G1 wird ein Stromfluss durch den zwischen Source-Elektrode S1 und Drain-Elektrode D befindlichen Lastpfad des Haupttransistors gesperrt, was durch die Diode 143 veranschaulicht ist. Gleichermaßen wird im Sperrfall der zwischen Source-Elektrode S2 und Drain-Elektrode D befindliche Lastpfad des Hilfstransistors gesperrt, was durch die Diode 142 veranschaulicht ist. In diesem Fall sind die Source-Gebiete von Haupt- und Hilfstransistor durch die Isolationseinrichtung voneinander elektrisch isoliert, was durch die beiden antiseriell geschalteten Dioden 144, 145 veranschaulicht ist, so dass die Source-Gebiete von Haupt- und Hilfstransistor auch unterschiedliche Potenzialwerte annehmen können.It will now be referred to 6 taken, wherein an equivalent circuit of the semiconductor structure of 5 is shown in the blocking case. With negative bias of the gate electrode G1, current flow through the load path of the main transistor located between the source electrode S1 and the drain electrode D is blocked, which passes through the diode 143 is illustrated. Similarly, in the blocking case, the load path of the auxiliary transistor located between the source electrode S2 and the drain electrode D is blocked, which is caused by the diode 142 is illustrated. In this case, the source regions of the main and auxiliary transistors are electrically insulated from each other by the isolation device, which is achieved by the two anti-serially connected diodes 144 . 145 is illustrated, so that the source regions of the main and auxiliary transistor can also assume different potential values.

Es wird nun Bezug auf 7 genommen, worin in einer schematischen Schnittdarstellung ein weiteres Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung gezeigt ist. Um unnötige Wiederholungen zu vermeiden, werden lediglich die Unterschiede zum Ausführungsbeispiel von 6 erläutert, und ansonsten wird auf die zu 6 gemachten Ausführungen verwiesen.It will now be referred to 7 taken, wherein in a schematic sectional view, a further embodiment of the semiconductor device according to the invention is shown. To avoid unnecessary repetition, only the differences from the embodiment of 6 explained, and otherwise is on the 6 referenced statements.

Das Ausführungsbeispiels von 7 unterscheidet sich von dem Ausführungsbeispiel von 6 durch die Ausgestaltung der Isolationseinrichtung zur elektrischen Isolierung der Source-Gebiete von Haupt- und Hilfstransistor. Während die Isolationseinrichtung von 6 eine Elektrode 133, einen siebten Halbleiterbereich 132 vom p-Leitungstyp und einen sechsten Halbleiterbereich 131 vom n-Leitungstyp umfasst, zeichnet sich die Isolationseinrichtung von 7 durch eine so genannte Metall-Isolator-Struktur aus. Hierbei ist eine metallische Elektrode 146 auf einer Isolationsschicht 135 aus einem elektrisch isolierenden Material vorgesehen, welche in Form einer vertikalen Struktur ausgebildet sind. Die Isolationsschicht 135 ist hierbei so angeordnet, dass sie, betrachtet in einer Projektionsrichtung senkrecht zur Oberfläche 137 der Driftzone 116, die dritten Halbleitergebiete 139, 140 von Haupt- und Hilfstransistor teilweise überlappt. Mittels Feldeffekt können die unterhalb der metallischen Elektrode 146 befindlichen Raumladungszonen an den (pn-)Übergängen der dritten Halbleitergebiete 139, 140 zur Driftzone 116 vergrößert werden, um hierdurch Haupt- und Hilfstransistor voneinander elektrisch zu isolieren.The embodiment of 7 differs from the embodiment of 6 by the design of the isolation device for electrically isolating the source regions of the main and auxiliary transistors. While the isolation device of 6 an electrode 133 , a seventh semiconductor region 132 of p-type conductivity and a sixth semiconductor region 131 of the n-type conductivity, the isolation device of 7 through a so-called metal insulator structure. Here is a metallic electrode 146 on an insulation layer 135 provided of an electrically insulating material, which are formed in the form of a vertical structure. The insulation layer 135 is here arranged so that it, viewed in a projection direction perpendicular to the surface 137 the drift zone 116 , the third semiconductor areas 139 . 140 partially overlapped by main and auxiliary transistors. By field effect, the below the metallic electrode 146 space charge zones located at the (pn) junctions of the third semiconductor regions 139 . 140 to the drift zone 116 be enlarged to thereby electrically isolate the main and auxiliary transistors from each other.

11
J-FETJ-FET
22
Lastload
101101
HalbleiteranordnungA semiconductor device
102102
Lastload
103103
elektrische Verbindungelectrical connection
104104
FeldeffekttransistorField Effect Transistor
105105
Strom-/SpannungsversorgungCurrent / voltage supply
106106
Widerstandresistance
107107
elektrische Verbindungelectrical connection
108108
Abzweigjunction
109109
Schaltkreiscircuit
110110
Abzweigjunction
111111
Widerstandresistance
112112
Widerstandresistance
113113
Abzweigjunction
114114
elektrische Verbindungelectrical connection
115115
zweites Halbleitergebietsecond Semiconductor region
116116
erstes Halbleitergebietfirst Semiconductor region
117117
drittes Halbleitergebiet des Haupttransistorsthird Semiconductor region of the main transistor
118118
viertes Halbleitergebiet des Haupttransistorsfourth Semiconductor region of the main transistor
119119
fünftes Halbleitergebiet des Haupttransistorsfifth semiconductor region of the main transistor
120120
Source-Elektrode des HaupttransistorsSource electrode of the main transistor
121121
sechstes Halbleitergebiet des Haupttransistorssixth Semiconductor region of the main transistor
122122
siebtes Halbleitergebiet des Haupttransistorsseventh Semiconductor region of the main transistor
123123
Gate-Elektrode des HaupttransistorsGate electrode of the main transistor
124124
drittes Halbleitergebiet des Hilfstransistorsthird Semiconductor region of the auxiliary transistor
125125
fünftes Halbleitergebiet des Hilfstransistorsfifth semiconductor region of the auxiliary transistor
126126
viertes Halbleitergebiet des Hilfstransistorsfourth Semiconductor region of the auxiliary transistor
127127
sechstes Halbleitergebiet des Hilfstransistorssixth Semiconductor region of the auxiliary transistor
128128
siebtes Halbleitergebiet des Hilfstransistorsseventh Semiconductor region of the auxiliary transistor
129129
Gate-Elektrode des HilfstransistorsGate electrode of the auxiliary transistor
130130
Source-Elektrode des HilfstransistorsSource electrode of the auxiliary transistor
131131
sechstes Halbleitergebiet der Isolationseinrichtungsixth Semiconductor region of the isolation device
132132
siebtes Halbleitergebiet der Isolationseinrichtungseventh Semiconductor region of the isolation device
133133
Elektrode der Isolationseinrichtungelectrode the isolation device
134134
Drain-ElektrodeDrain
135135
Isolationsschichtinsulation layer
136136
Oberflächesurface
137137
Oberflächesurface
138138
elektrische Verbindungelectrical connection
139139
drittes Halbleitergebiet des Haupttransistorsthird Semiconductor region of the main transistor
140140
drittes Halbleitergebiet des Hilfstransistorsthird Semiconductor region of the auxiliary transistor
141141
Oberflächesurface
142142
Diode (Hilfstransistor)diode (Auxiliary transistor)
143143
Diode (Haupttransistor)diode (Main transistor)
144144
Diode (Isolationseinrichtung)diode (Insulating means)
145145
Diode (Isolationseinrichtung)diode (Insulating means)
146146
metallische Elektrodemetallic electrode

Claims (7)

Halbleiteranordnung, mit einem selbstleitenden ersten Sperrschicht-Feldeffekttransistor und einem selbstleitenden zweiten Sperrschicht-Feldeffekttransistor, wobei jeder Sperrschicht-Feldeffekttransistor einen Halbleiterkörper (116) des einen Leitungstyps, der von einer Source-Elektrode (S1; S2) und einer von dieser beabstandeten Drain-Elektrode (D) kontaktiert ist, so dass zwischen der Source-Elektrode und der Drain-Elektrode im Halbleiterkörper ein Strompfad gebildet ist, und im Bereich des Strompfads im Halbleiterkörper vorgesehene Gebiete (117, 139, 122; 140, 128, 124) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, die von einer Gate-Elektrode (G1; G2) kontaktiert sind und im Halbleiterkörper (116) den Strompfad steuernde Raumladungszonen aufbauen, umfasst, wobei die Drain-Elektroden der beiden Sperrschicht-Feldeffekttransistoren kurzgeschlossen sind, und die Source-Elektrode (S1) des ersten Feldeffekt-Transistors mit der Gate-Elektrode (G2) des zweiten Sperrschicht-Feldeffekttransistors kurzgeschlossen ist.A semiconductor device comprising a normally-on first junction field-effect transistor and a normally-on second junction field-effect transistor, each junction field-effect transistor comprising a semiconductor body ( 116 ) of the one conductivity type contacted by a source electrode (S1; S2) and a drain electrode (D) spaced therefrom such that a current path is formed between the source electrode and the drain electrode in the semiconductor body, and Areas provided in the region of the current path in the semiconductor body ( 117 . 139 . 122 ; 140 . 128 . 124 ) of the other, of a conductivity type opposite conductivity type, of a gate electrode (G1; G2) are contacted and in the semiconductor body ( 116 ), wherein the drain electrodes of the two junction field effect transistors are short-circuited, and the source electrode (S1) of the first field effect transistor is short-circuited to the gate electrode (G2) of the second junction field effect transistor , Halbleiteranordnung nach Anspruch 1, bei welcher der erste Sperrschicht-Feldeffekttransistor und der zweite Sperrschicht-Feldeffekttransistor in einem selben Halbleiterkörper (116) monolithisch integriert sind, wobei wenigstens die Raumladungszonen aufbauenden Gebiete (117, 139, 122; 140, 128, 124) des anderen, zum einen Leitungstyp entgegen gesetzten Leitungstyps der beiden Sperrschicht-Feldeffekttransistoren voneinander elektrisch isoliert sind.A semiconductor device according to claim 1, wherein the first junction field effect transistor and the second junction field effect transistor are in a same semiconductor body ( 116 ) are monolithically integrated, wherein at least the space charge zones constituting ( 117 . 139 . 122 ; 140 . 128 . 124 ) of the other, a type of line opposite type of conductivity of the two junction field effect transistors are electrically isolated from each other. Halbleiteranordnung nach einem der vorhergehenden Ansprüche 1 bis 2, bei welcher die Source-Elektrode (S1) des ersten Sperrschicht-Feldeffekttransistors mit einem Masseanschluss verbunden ist.Semiconductor arrangement according to one of the preceding claims 1 to 2, wherein the source electrode (S1) of the first junction field effect transistor connected to a ground terminal. Halbleiteranordnung nach einem der vorhergehenden Ansprüche 1 bis 3, bei welcher Drain- und Source-Elektroden der beiden Sperrschicht-Feldeffekttransistoren jeweils auf gegenüberliegenden Oberflächen des Halbleiterkörpers angeordnet sind.Semiconductor arrangement according to one of the preceding claims 1 to 3, in which drain and source electrodes of the two junction field effect transistors each on opposite surfaces of the Semiconductor body are arranged. Schaltungsanordnung mit einer Halbleiteranordnung nach einem der vorhergehenden Ansprüche 1 bis 4, welche ein von dem Potenzial der Source-Elektrode (S2) des zweiten Sperrschicht-Feldeffekttransistors gesteuertes Schaltelement (104) umfasst, durch welches die Gate-Elektrode (G1) und die Source-Elektrode (S1) des ersten Sperrschicht-Feldeffekttransistors mit einer die Raumladungszonen vergrößernden Potenzialdifferenz gemäß dem Schaltzustand des Schaltelements verbunden werden.Circuit arrangement with a semiconductor device according to one of the preceding claims 1 to 4, which has a switching element (2) controlled by the potential of the source electrode (S2) of the second junction field-effect transistor ( 104 ), by which the gate electrode (G1) and the source electrode (S1) of the first junction field effect transistor are connected to a potential difference increasing the space charge regions according to the switching state of the switching element. Schaltungsanordnung nach Anspruch 5, welche eine mit der Source-Elektrode (S2) des zweiten Sperrschicht-Feldeffekttransistors verbundene Spannungsteilerschaltung (111, 112) umfasst, welche mit einem mit dem Schaltelement (104) elektrisch leitend verbundenen Spannungsabgriff (110) versehen ist.Circuit arrangement according to Claim 5, which has a voltage divider circuit (FIG. 2) connected to the source electrode (S2) of the second junction field effect transistor (FIG. 111 . 112 ), which with one with the switching element ( 104 ) electrically connected voltage tap ( 110 ) is provided. Schaltungsanordnung nach Anspruch 6, bei welcher der zweite Sperrschicht-Feldeffekttransistor eine triodenartige Strom-Spannungs-Kennlinie aufweist.Circuit arrangement according to Claim 6, in which the second junction field effect transistor is a triode type Current-voltage characteristic has.
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