WO2020031496A1 - 時間計測デバイスおよび時間計測装置 - Google Patents

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Definitions

  • the present disclosure relates to a time measuring device and a time measuring device that measure a time from a timing at which light is emitted to a timing at which light is detected.
  • the TOF Time Of Flight
  • the TOF method light is emitted and the reflected light reflected by the measurement object is detected.
  • a distance to a measurement target is measured by measuring a time difference between a timing at which light is emitted and a timing at which reflected light is detected.
  • Patent Document 1 discloses an optical receiver in which an avalanche photodiode and a resistor are connected in series.
  • the time measuring device includes a pixel and a time measuring unit.
  • the pixel has a light receiving element and a delay circuit capable of changing a delay time, and in the first operation mode, can output a pulse signal including a light receiving pulse having a pulse width corresponding to the delay time as an output signal.
  • a ring oscillator can be configured using a delay circuit, and an oscillation signal in the ring oscillator can be output as an output signal.
  • the time measurement unit is configured to be able to perform a time measurement process based on the output signal.
  • the time measuring device includes a light source, a pixel, and a time measuring unit.
  • the light source is configured to emit light.
  • the pixel includes a light receiving element capable of detecting reflected light corresponding to light and a delay circuit capable of changing a delay time, and includes a light receiving pulse having a pulse width corresponding to the delay time in the first operation mode.
  • a pulse signal can be output as an output signal, and in the second operation mode, a ring oscillator can be configured using a delay circuit, and an oscillation signal in the ring oscillator can be output as an output signal.
  • the time measurement unit is configured to be able to perform a time measurement process based on the output signal.
  • a pixel is configured using a light receiving element and a delay circuit capable of changing a delay time.
  • a pixel outputs a pulse signal including a light receiving pulse having a pulse width corresponding to the delay time.
  • a ring oscillator is configured using a delay circuit, and an oscillation signal in the ring oscillator is output from a pixel. Then, a time measurement process is performed based on the signal output from the pixel.
  • the pixel in the second operation mode, the pixel outputs the oscillation signal, and the time measuring unit performs the time measuring process based on the signal.
  • the dead time can be shortened.
  • FIG. 1 is a configuration diagram illustrating a configuration example of a time measurement device according to an embodiment of the present disclosure.
  • FIG. 2 is a block diagram illustrating a configuration example of a time measurement device illustrated in FIG. 1.
  • FIG. 2 is an explanatory diagram illustrating a configuration example of a pixel array illustrated in FIG. 1.
  • FIG. 4 is a circuit diagram illustrating a configuration example of a pixel illustrated in FIG. 3.
  • FIG. 5 is a circuit diagram illustrating a configuration example of a ring oscillator illustrated in FIG. 4.
  • FIG. 5 is a circuit diagram illustrating another configuration example of the ring oscillator illustrated in FIG. 4.
  • FIG. 5 is a circuit diagram illustrating another configuration example of the ring oscillator illustrated in FIG. 4.
  • FIG. 4 is a block diagram illustrating a configuration example of a time measurement device illustrated in FIG. 1.
  • FIG. 2 is an explanatory diagram illustrating a configuration example of a pixel array illustrated in FIG. 1.
  • FIG. 4 is
  • FIG. 5 is a circuit diagram illustrating another configuration example of the ring oscillator illustrated in FIG. 4.
  • FIG. 5 is a circuit diagram illustrating another configuration example of the ring oscillator illustrated in FIG. 4.
  • FIG. 9 is an explanatory diagram illustrating an example of a process of adjusting a delay time of a variable delay circuit.
  • FIG. 3 is an explanatory diagram illustrating a mounting example of the time measuring device illustrated in FIG. 2.
  • FIG. 2 is a timing waveform chart illustrating an operation example of the time measuring device illustrated in FIG. 1.
  • FIG. 5 is an explanatory diagram illustrating an operation example of the pixel illustrated in FIG. 4.
  • FIG. 5 is a timing waveform chart illustrating an operation example of the pixel illustrated in FIG. 4.
  • FIG. 5 is a timing waveform chart illustrating an operation example of the pixel illustrated in FIG. 4.
  • FIG. 3 is a timing chart illustrating an operation example of the time measuring device illustrated in FIG. 2.
  • FIG. 5 is an explanatory diagram illustrating another operation example of the pixel illustrated in FIG. 4.
  • FIG. 6 is a timing chart illustrating another operation example of the time measuring device illustrated in FIG. 2.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a pixel according to a comparative example.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a pixel according to another comparative example.
  • FIG. 5 is a circuit diagram illustrating a configuration example of a pixel illustrated in FIG. 4.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a pixel according to a modification.
  • FIG. 11 is an explanatory diagram illustrating an example of a process of adjusting a delay time of a variable delay circuit according to another modification.
  • FIG. 11 is an explanatory diagram illustrating an example of a process of adjusting a delay time of a variable delay circuit according to another modification.
  • FIG. 13 is a configuration diagram illustrating a configuration example of a time measurement device according to an application example. It is a block diagram showing an example of a schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part.
  • FIG. 1 illustrates a configuration example of a time measurement device (time measurement device 1) according to an embodiment.
  • the time measuring device 1 is configured to emit light, detect reflected light reflected by the measurement target, and measure a time difference between a timing at which the light is emitted and a timing at which the reflected light is detected.
  • the time measuring device 1 includes a light source 11, a light source driving unit 12, a diffusion lens 13, a condenser mirror 14, and a time measuring device 20.
  • the light source 11 is driven by the light source driving unit 12 and is configured to emit light.
  • the light source 11 is configured using, for example, a pulse laser light source.
  • the light source driving unit 12 is configured to drive the light source 11 based on the light emission trigger signal TRG. Specifically, based on the light emission trigger signal TRG supplied from the time measurement device 20, the light source driving unit 12 causes the light source 11 to emit light at a timing corresponding to a trigger pulse included in the light emission trigger signal TRG. , The operation of the light source 11 is controlled.
  • the diffusion lens 13 is configured to diffuse the light emitted from the light source 11 within a predetermined angle range.
  • the light (emitted light L1) diffused by the diffusion lens 13 is emitted from the time measuring device 1.
  • the focusing mirror 14 is configured to reflect light (reflected light L ⁇ b> 2) reflected by the measurement object 9 and incident on the time measuring device 1 toward the light receiving surface S of the time measuring device 20.
  • the time measuring device 20 detects the light reflected by the condenser mirror 14, and determines the time difference between the timing when the light source 11 emits the light and the timing when the light receiving element 31 (described later) of the time measuring device 20 detects the light. It is configured to measure. Since the light incident on the time measuring device 20 is substantially the same as the light reflected on the measurement object 9 and incident on the time measuring device 1, the light incident on the time measuring device 20 will be described below for convenience of description. Is also referred to as reflected light L2.
  • the time measurement device 20 also performs an operation of generating a light emission trigger signal TRG and supplying the generated light emission trigger signal TRG to the light source driving unit 12.
  • the time measurement device 20 also performs a calibration process for adjusting the delay time of the variable delay circuit 50 included in the pixel 30 as described later.
  • FIG. 2 shows an example of the configuration of the time measuring device 20.
  • the time measurement device 20 includes a pixel array 21, a selection signal generation unit 22, a signal generation unit 23, a synchronization unit 24, an addition unit 25, a histogram generation unit 26, a processing unit 27, and a control unit 28. Have.
  • the pixel array 21 has a plurality of pixels 30 arranged in a matrix.
  • FIG. 3 shows one configuration example of the pixel array 21.
  • FIG. 4 illustrates a configuration example of the pixel 30.
  • the pixel 30 has a light receiving element 31 and a pixel circuit 40.
  • the light receiving element 31 is a photoelectric conversion element that detects light, and is configured using, for example, a single photon avalanche diode (SPAD).
  • the voltage Vbd is supplied to the anode of the light receiving element 31, and the cathode is connected to the pixel circuit 40.
  • the pixel circuit 40 includes transistors 41 and 42, an inverter IV, a logical sum (OR) circuit 43, a ring oscillator 44, a logical sum circuit 46, and level conversion circuits BUF1 and BUF2. , A selector 47, a logical product (AND) circuit 48, and a logical sum circuit 49.
  • the transistors 41 and 42 are P-type MOS (Metal Oxide Semiconductor) transistors.
  • the voltage Ve is supplied to the source of the transistor 41, the gate is connected to the output terminal of the OR circuit 46, and the drain is connected to the cathode of the light receiving element 31, the drain of the transistor 42, and the input terminal of the inverter IV.
  • the voltage Ve is supplied to the source of the transistor 42, the gate is connected to the output terminal of the inverter IV, the first input terminal of the OR circuit 43, and the input terminal of the level conversion circuit BUF1, and the drain is the cathode of the light receiving element 31.
  • the drain of the transistor 41 and the input terminal of the inverter IV are P-type MOS (Metal Oxide Semiconductor) transistors.
  • the input terminal of the inverter IV is connected to the cathode of the light receiving element 31 and the drains of the transistors 41 and 42, and the output terminal is connected to the gate of the transistor 42, the first input terminal of the OR circuit 43, and the input terminal of the level conversion circuit BUF1. Connected.
  • the first input terminal of the OR circuit 43 is connected to the output terminal of the inverter IV, the gate of the transistor 42, and the input terminal of the level conversion circuit BUF1, and the control signal EN_CAL is supplied to the second input terminal. Is connected to the ring oscillator 44.
  • the ring oscillator 44 has an inverted logical product (NAND) circuit 45 and a variable delay circuit 50.
  • a first input terminal of the inversion AND circuit 45 is connected to an output terminal of the OR circuit 43, and a second input terminal is an output terminal of the variable delay circuit 50, an input terminal of the level conversion circuit BUF2, and an OR circuit 46. And the output terminal is connected to the input terminal of the variable delay circuit 50.
  • the variable delay circuit 50 is configured to delay the signal supplied from the inversion AND circuit 45 by a delay time corresponding to the control signal DSET.
  • the input terminal of the variable delay circuit 50 is connected to the output terminal of the inverting AND circuit 45, and the output terminal is the input terminal of the level conversion circuit BUF2, the second input terminal of the inverting AND circuit 45, and the output terminal of the OR circuit 46. 2 input terminals.
  • the inversion AND circuit 45 inverts the signal at the second input terminal and outputs the inverted signal. Thereby, the ring oscillator 44 performs an oscillating operation, and generates an oscillating signal SO having a frequency corresponding to the delay time in the variable delay circuit 50.
  • the inversion AND circuit 45 outputs a high level.
  • the ring oscillator 44 stops the oscillating operation.
  • FIG. 5A to 5E show specific examples of the configuration of the ring oscillator 44.
  • FIG. These ring oscillators 44 differ from each other in the configuration of the variable delay circuit 50.
  • the ring oscillator 44 (ring oscillator 44A) shown in FIG. 5A has a variable delay circuit 50A.
  • the variable delay circuit 50A has four inverters 51 to 54 and a current source 59A.
  • Each of the four inverters 51 to 54 is, for example, a CMOS (complementary metal oxide semiconductor) inverter.
  • the input terminal of the inverter 51 is connected to the input terminal Tin of the variable delay circuit 50A, and the output terminal is connected to the input terminal of the inverter 52.
  • the input terminal of the inverter 52 is connected to the output terminal of the inverter 51, and the output terminal is connected to the input terminal of the inverter 53.
  • the input terminal of the inverter 53 is connected to the output terminal of the inverter 52, and the output terminal is connected to the input terminal of the inverter 54.
  • the input terminal of the inverter 54 is connected to the output terminal of the inverter 53, and the output terminal is connected to the output terminal Tout of the variable delay circuit 50A.
  • Power supply terminals of inverters 51 to 54 are connected to current source 59A.
  • the current source 59A is configured to allow a current to flow from one end to the other end and change the current value of the current based on the control signal DSET.
  • the voltage Ve is supplied to one end of the current source 59A, and the other end is connected to the power supply terminals of the inverters 51 to 54.
  • the delay time in the variable delay circuit 50A changes according to the current value of the current generated by the current source 59A. Specifically, for example, when the current value of the current generated by the current source 59A is large, the delay time in the inverters 51 to 54 is short, and when the current value of the current generated by the current source 59A is small, The delay time in the inverters 51 to 54 becomes longer. In this way, the ring oscillator 44A performs an oscillating operation at a frequency corresponding to the delay time in the variable delay circuit 50A.
  • the ring oscillator 44 (ring oscillator 44B) shown in FIG. 5B has a variable delay circuit 50B.
  • the variable delay circuit 50B has four inverters 51 to 54 and four current sources 51B, 52B, 53B and 54B.
  • Each of the current sources 51B, 52B, 53B, and 54B is configured to allow a current to flow from one end to the other end, and to be able to change the current value of the current based on the control signal DSET.
  • the voltage Ve is supplied to one end of the current source 51B, and the other end is connected to the power supply terminal of the inverter 51.
  • the voltage Ve is supplied to one end of the current source 52B, and the other end is connected to the power supply terminal of the inverter 52.
  • the voltage Ve is supplied to one end of the current source 53B, and the other end is connected to a power supply terminal of the inverter 53.
  • the voltage Ve is supplied to one end of the current source 54B, and the other end is connected to a power supply terminal of the inverter 54.
  • the delay time in the variable delay circuit 50B changes according to the current value of the current generated by the current sources 51B, 52B, 53B, 54B. Specifically, for example, when the current value of the current generated by the current source 51B is large, the delay time in the inverter 51 is short, and when the current value of the current generated by the current source 51B is small, the inverter 51 , The delay time becomes longer. The same applies to inverters 52 to 54. Thus, the ring oscillator 44B performs an oscillating operation at a frequency corresponding to the delay time in the variable delay circuit 50B.
  • the ring oscillator 44 (ring oscillator 44C) shown in FIG. 5C has a variable delay circuit 50C.
  • the variable delay circuit 50C has four inverters 51 to 54 and four variable capacitance elements 51C, 52C, 53C, and 54C.
  • Each of the four variable capacitance elements 51C, 52C, 53C, 54C is configured to be able to change the capacitance value based on the control signal DSET.
  • One end of the variable capacitance element 51C is connected to the output terminal of the inverter 51 and the input terminal of the inverter 52, and the other end is grounded.
  • variable capacitance element 52C One end of the variable capacitance element 52C is connected to the output terminal of the inverter 52 and the input terminal of the inverter 53, and the other end is grounded. One end of the variable capacitance element 53C is connected to the output terminal of the inverter 53 and the input terminal of the inverter 54, and the other end is grounded. One end of the variable capacitance element 54C is connected to the output terminal of the inverter 53 and the second input terminal of the AND circuit 45, and the other end is grounded.
  • the delay time in the variable delay circuit 50C changes according to the capacitance values of the variable capacitance elements 51C, 52C, 53C, 54C. Specifically, for example, when the capacitance value of the variable capacitance element 51C is small, the delay time in the inverter 51 is short, and when the capacitance value of the variable capacitance element 51C is large, the delay time in the inverter 51 is long. . The same applies to inverters 52 to 54. In this way, the ring oscillator 44C performs an oscillating operation at a frequency corresponding to the delay time in the variable delay circuit 50C.
  • the ring oscillator 44 (ring oscillator 44D) shown in FIG. 5D has a variable delay circuit 50D.
  • the variable delay circuit 50D has two inverters 51 and 52, a current source 51D, and a variable capacitance element 57D.
  • the output terminal of the inverter 52 is connected to the output terminal Tout of the variable delay circuit 50D.
  • the current source 51D is configured to allow a current to flow from one end to the other end and change the current value of the current based on the control signal DSET.
  • the voltage Ve is supplied to one end of the current source 51D, and the other end is connected to a power supply terminal of the inverter 51.
  • variable capacitance element 57D is configured to be able to change the capacitance value based on the control signal DSET.
  • One end of the variable capacitance element 57D is connected to the output terminal of the inverter 51 and the input terminal of the inverter 52, and the other end is grounded.
  • the delay time in the variable delay circuit 50D changes according to the current value of the current generated by the current source 51D and the capacitance value of the variable capacitance element 57D. Specifically, for example, when the current value of the current generated by the current source 51D is large and the capacitance value of the variable capacitance element 57D is small, the delay time in the inverter 51 is short. Further, for example, when the current value of the current generated by the current source 51D is small and the capacitance value of the variable capacitance element 57D is large, the delay time in the inverter 51 becomes long. Thus, ring oscillator 44D performs an oscillating operation at a frequency corresponding to the delay time in variable delay circuit 50D.
  • the variable range of the delay time in the inverter 51 can be widened. As a result, the number of inverters in the variable delay circuit 50D can be reduced. it can.
  • the ring oscillator 44 (ring oscillator 44E) shown in FIG. 5E has a variable delay circuit 50E.
  • the variable delay circuit 50E has six inverters 51 to 56 and a selector 58.
  • the output terminal of the inverter 52 is connected to the input terminal of the inverter 53 and the first input terminal of the selector 58.
  • An output terminal of the inverter 54 is connected to an input terminal of the inverter 55 and a second input terminal of the selector 58.
  • the input terminal of the inverter 55 is connected to the output terminal of the inverter 54, and the output terminal is connected to the input terminal of the inverter 56.
  • the input terminal of the inverter 56 is connected to the output terminal of the inverter 55, and the output terminal is connected to the third input terminal of the selector 58.
  • the selector 58 selects one of a signal at the first input terminal, a signal at the second input terminal, and a signal at the third input terminal based on the control signal DSET, and outputs the selected signal. It is configured to output from the terminal.
  • the first input terminal of the selector 58 is connected to the output terminal of the inverter 52 and the input terminal of the inverter 53, the second input terminal is connected to the output terminal of the inverter 54 and the input terminal of the inverter 55, and the third input terminal Is connected to the output terminal of the inverter 56, and the output terminal is connected to the output terminal Tout of the variable delay circuit 50E.
  • the delay time in the variable delay circuit 50E changes according to the selection operation in the selector 58.
  • the delay time in the variable delay circuit 50E is the sum of the delay time in the two inverters 51 and 52 and the delay time in the selector 58.
  • the selector 58 selects the signal at the second input terminal, the total time of the delay times of the four inverters 51 to 54 and the delay time of the selector 58 is satisfied. Is the total time of the delay time in the six inverters 51 to 56 and the delay time in the selector 58. In this way, the ring oscillator 44E performs an oscillating operation at a frequency corresponding to the delay time in the variable delay circuit 50E.
  • the variable delay circuit 50 is configured to be able to change the delay time based on the control signal DSET.
  • the delay time of the variable delay circuit 50 is adjusted for each area AR.
  • Each of the plurality of areas AR includes a plurality of pixels 30.
  • One control signal DSET is supplied to the variable delay circuits 50 in the plurality of pixels 30 belonging to one area AR. Thereby, the delay settings in the plurality of variable delay circuits 50 belonging to one area AR become the same.
  • the delay time of the variable delay circuit 50 is adjusted in units of the area AR.
  • a control signal EN_CAL is supplied to a first input terminal of the OR circuit 46 (FIG. 4), and a second input terminal is an output terminal of the variable delay circuit 50, an input terminal of the level conversion circuit BUF2, and an inversion AND circuit. 45 is connected to the second input terminal, and the output terminal is connected to the gate of the transistor 41.
  • the level conversion circuits BUF1 and BUF2 are configured to convert the voltage level of the signal at the input terminal and output the converted signal from the output terminal.
  • the input terminal of the level conversion circuit BUF1 is connected to the output terminal of the inverter IV, the gate of the transistor 42, and the first input terminal of the OR circuit 43, and the output terminal is connected to the first input terminal of the selector 47.
  • the input terminal of the level conversion circuit BUF2 is connected to the output terminal of the variable delay circuit 50, the second input terminal of the inverting AND circuit 45, and the second input terminal of the OR circuit 46, and the other end is connected to the selector 47. 2 input terminals.
  • the selector 47 is configured to select one of the signal at the first input terminal and the signal at the second input terminal based on the control signal EN_CAL, and output the selected signal from the output terminal.
  • the first input terminal of the selector 47 is connected to the output terminal of the level conversion circuit BUF1, the second input terminal is connected to the output terminal of the level conversion circuit BUF2, and the output terminal is the first input terminal of the AND circuit 48. Connected to.
  • the selector 47 selects the signal at the first input terminal when the control signal EN_CAL is at a low level (L), and selects the signal at the second input terminal when the control signal EN_CAL is at a high level (H). Is selected.
  • the first input terminal of the AND circuit 48 is connected to the output terminal of the selector 47, the selection signal SEL is supplied to the second input terminal, and the output terminal is connected to the first input terminal of the OR circuit 49. Is done.
  • the first input terminal of the OR circuit 49 is connected to the output terminal of the AND circuit 48, the second input terminal is connected to the input terminal IN of the pixel 30, and the output terminal is connected to the output terminal OUT of the pixel 30.
  • the selector 47 outputs a pulse signal SP including the light receiving pulse PL.
  • the control signal EN_CAL is at a high level
  • the pixel 30 operates in the calibration mode
  • the ring oscillator 44 performs an oscillating operation to generate an oscillating signal SO
  • the selector 47 outputs the oscillating signal SO. It is supposed to.
  • the signal supplied from the signal generation unit 23 is supplied to the input terminal IN of the leftmost pixel 30 of one row of the pixels 30 arranged side by side in the pixel array 21.
  • SIN is input.
  • the input terminals IN of the pixels 30 other than the leftmost pixel 30 of the one row of pixels 30 are connected to the output terminals OUT of the pixels 30 adjacent to the left side of the pixel 30. It is connected to the.
  • the output terminal OUT of the rightmost pixel 30 of the pixels 30 for one row is connected to the synchronization unit 24 as shown in FIG. Then, the rightmost pixel 30 outputs the signal S1.
  • one row of the pixels 30 arranged side by side in FIG. 2 is connected in a so-called daisy chain.
  • one selection signal SEL is supplied to one column of pixels 30 arranged in the pixel array 21 in the vertical direction, and different selection signals SEL are supplied to the pixels 30 belonging to different columns. .
  • the corresponding selection signal SEL is supplied to one row of the pixels 30 arranged side by side in the horizontal direction.
  • the selection signal generation unit 22 is configured to generate a plurality of selection signals SEL based on the control signal supplied from the control unit 28.
  • the selection signal generation unit 22 supplies the plurality of selection signals SEL to a plurality of columns of the pixels 30 in the pixel array 21. Thereby, the selection signal generation unit 22 can sequentially select the plurality of pixels 30 in units of columns.
  • the signal generator 23 is configured to generate the signal SIN including the reference pulse PR based on the control signal supplied from the controller 28.
  • the reference pulse PR is generated at a timing corresponding to the timing at which the light source 11 emits light.
  • the synchronization unit 24 is configured to generate a plurality of signals S2 by sampling the plurality of signals S1 supplied from the pixel array 21 with the clock signal CK supplied from the control unit 28, respectively.
  • the synchronization section 24 has a plurality of flip-flops 64.
  • the plurality of flip-flops 64 are provided corresponding to the plurality of rows of the pixels 30 in the pixel array 21.
  • Each of the plurality of flip-flops 64 is configured to generate the signal S2 by sampling the signal S1 supplied from the row of the corresponding pixel 30 with the clock signal CK.
  • the addition unit 25 is configured to generate a plurality of signals S3 by performing an addition process based on the plurality of signals S2 supplied from the synchronization unit 24 and the control signal supplied from the control unit 28. .
  • the adding section 25 has a plurality of adding circuits 65.
  • the plurality of adding circuits 65 are provided corresponding to a plurality of rows of the area AR in the pixel array 21. For example, as shown in FIG. 6, when the pixel array 21 has an area AR for eight rows, the adding unit 25 includes eight adding circuits 65.
  • Each of the plurality of adding circuits 65 is configured to generate a signal S3 by performing an adding process based on a plurality of signals S2 output from a plurality of flip-flops 64 related to a row of a corresponding area AR. .
  • the histogram generator 26 is configured to perform a histogram generation process based on the plurality of signals S3 supplied from the adder 25 and the control signal supplied from the controller 28.
  • the histogram generation unit 26 has a plurality of histogram generation circuits 66.
  • the plurality of histogram generation circuits 66 are provided corresponding to the plurality of addition circuits 65.
  • Each of the plurality of histogram generation circuits 66 is configured to generate a histogram by performing a histogram generation process based on the signal S3 supplied from the corresponding addition circuit 65.
  • the processing unit 27 is configured to generate the depth image PIC based on the information on the histogram supplied from the histogram generation unit 26 and the control signal supplied from the control unit 28. Each of the plurality of pixel values included in the depth image PIC indicates a depth value.
  • the processing unit 27 outputs the generated depth image PIC.
  • the processing unit 27 has a delay time measuring unit 27A.
  • the delay time measurement unit 27A performs a variable delay based on the information on the histogram supplied from the histogram generation unit 26 and the control signal supplied from the control unit 28.
  • the delay time of the circuit 50 is configured to be measured.
  • the delay time measuring section 27A supplies information on the measured delay time to the control section 28.
  • the control unit 28 supplies a control signal to the pixel array 21, the selection signal generation unit 22, the signal generation unit 23, the synchronization unit 24, the addition unit 25, the histogram generation unit 26, and the processing unit 27, and a light source driving unit.
  • the control unit 28 has a light emission timing setting unit 28A and a delay control unit 28B.
  • the light emission timing setting unit 28A is configured to generate a light emission trigger signal TRG for instructing the light emission timing of the light source 11.
  • the light emission trigger signal TRG includes a plurality of trigger pulses.
  • the control unit 28 supplies the light emission trigger signal TRG to the light source drive unit 12 so that the light source 11 emits light at a timing corresponding to a trigger pulse included in the light emission trigger signal TRG. Control.
  • the delay control unit 28B is configured to control the delay time of the variable delay circuit 50 of the pixel 30. Specifically, when operating in the calibration mode, the delay control unit 28B sets the control signal EN_CAL to a high level (active). Then, the delay control unit 28B calculates, based on the information supplied from the delay time measurement unit 27A of the processing unit 27, the delay time of the variable delay circuit 50 of each of the plurality of pixels 30 in the pixel array 21 for each area AR. Determine your settings. Then, the delay control unit 28B generates the control signal DSET based on the determination result. Thereby, in each of the plurality of variable delay circuits 50, the delay time is set so as to be a predetermined length of time.
  • the time measuring device 20 is formed on, for example, two semiconductor substrates that are overlapped with each other.
  • FIG. 7 illustrates a configuration example of the time measurement device 20.
  • the time measuring device 20 is configured using two semiconductor substrates 111 and 112 which are superimposed.
  • the light receiving element 31 in the pixel array 21 is formed on the semiconductor substrate 111. Therefore, in the time measuring device 20, the surface on which the semiconductor substrate 111 is arranged is the light receiving surface S.
  • a pixel circuit 40 in the pixel array 21 is formed in a region corresponding to a region where the light receiving element 31 is formed in the semiconductor substrate 111.
  • a selection signal generation unit 22, a signal generation unit 23, a synchronization unit 24, an addition unit 25, a histogram generation unit 26, a processing unit 27, and a control unit 28 are further formed.
  • the semiconductor substrate 111 and the semiconductor substrate 112 are overlapped with each other and are electrically connected by, for example, a Cu—Cu junction.
  • variable delay circuit 50 corresponds to a specific example of “delay circuit” in the present disclosure.
  • the synchronization unit 24, the addition unit 25, the histogram generation unit 26, and the processing unit 27 correspond to a specific example of “time measurement unit” in the present disclosure.
  • the transistor 41 corresponds to a specific example of “switch” in the present disclosure.
  • the selector 47 corresponds to a specific example of “selector” in the present disclosure.
  • the light emission timing setting unit 28A of the control unit 28 generates a light emission trigger signal TRG for instructing the light emission timing of the light source 11.
  • the light source driving unit 12 drives the light source 11 based on the light emission trigger signal TRG.
  • the light source 11 emits light at a timing corresponding to a trigger pulse included in the light emission trigger signal TRG.
  • the diffusion lens 13 diffuses the light emitted from the light source 11 within a predetermined angle range.
  • the light (emitted light L1) diffused by the diffusion lens 13 is emitted from the time measuring device 1.
  • the converging mirror 14 reflects the light (reflected light L ⁇ b> 2) reflected by the measurement object 9 and incident on the time measuring device 1 toward the light receiving surface S of the time measuring device 20.
  • the time measuring device 20 generates the depth image PIC by detecting the light reflected by the condenser mirror 14.
  • the selection signal generation unit 22 sequentially selects the plurality of pixels 30 in the pixel array 21 in units of columns by generating the plurality of selection signals SEL based on the control signal supplied from the control unit 28. I do.
  • the signal generator 23 generates a signal SIN based on the control signal supplied from the controller 28.
  • the plurality of pixels 30 belonging to the selected column in the pixel array 21 each output a pulse signal SP including a light receiving pulse PL corresponding to the reflected light L2.
  • the pixel array 21 outputs these pulse signals SP as a plurality of signals S1.
  • the synchronization unit 24 generates each of the plurality of signals S2 by sampling each of the plurality of signals S1 with the clock signal CK.
  • the adder 25 generates a plurality of signals S3 by performing an addition process based on the plurality of signals S2.
  • the histogram generation unit 26 performs a histogram generation process based on the plurality of signals S3.
  • the processing unit 27 generates the depth image PIC based on the information on the histogram supplied from the histogram generation unit 26.
  • the delay control unit 28B of the control unit 28 sets the control signal EN_CAL to a high level (active).
  • the selection signal generation unit 22 sequentially selects a plurality of pixels 30 in the pixel array 21 in units of columns by generating a plurality of selection signals SEL based on the control signal supplied from the control unit 28.
  • the ring oscillator 44 performs an oscillating operation.
  • each of the plurality of pixels 30 outputs an oscillation signal SO having a frequency corresponding to the delay time in the variable delay circuit 50.
  • the pixel array 21 outputs these oscillation signals SO as a plurality of signals S1.
  • the synchronization unit 24 generates each of the plurality of signals S2 by sampling each of the plurality of signals S1 with the clock signal CK.
  • the adder 25 generates a plurality of signals S3 by performing an addition process based on the plurality of signals S2.
  • the histogram generation unit 26 performs a histogram generation process based on the plurality of signals S3.
  • the delay time measurement unit 27A of the processing unit 27 measures the delay time of the variable delay circuit 50 based on the information on the histogram supplied from the histogram generation unit 26. Then, the delay time measuring unit 27A supplies information on the measured delay time to the control unit 28.
  • the delay control unit 28B of the control unit 28 sets the delay time of the variable delay circuit 50 of each of the plurality of pixels 30 in the pixel array 21 for each area AR based on the information supplied from the delay time measurement unit 27A. decide. Then, the delay control unit 28B generates the control signal DSET based on the determination result. As a result, in each of the plurality of variable delay circuits 50, the delay time is set to be a predetermined length of time.
  • FIGS. 8A and 8B show an operation example of the time measuring device 1.
  • FIG. 8A shows the waveform of the emitted light L1 emitted from the light source 11, and
  • FIG. 8B shows the first column of the pixel array 21 from the left.
  • C shows the operation of the pixel 30 (2) in the second column from the left in the pixel array 21, and
  • D shows the operation of the pixel 30 (2) in the third column from the left in the pixel array 21.
  • E) shows the operation,
  • E) shows the operation of the pixel 30 (N) in the rightmost column (Nth column) in the pixel array 21, and
  • (F) shows the waveform of the control signal EN_CAL. 8B to 8E, the shaded portion indicates that the pixel 30 is selected, and the unshaded portion indicates that the pixel 30 is not selected.
  • the time measuring device 1 generates a depth image by emitting light and detecting light reflected by the measurement object 9 during the measurement period T1.
  • the time measurement device 1 performs a calibration process for adjusting the delay time of the variable delay circuit 50 included in the pixel 30 in a period (a blanking period T2) between two measurement periods T1 adjacent to each other.
  • a blanking period T2 a period between two measurement periods T1 adjacent to each other.
  • the delay control unit 28B sets the control signal EN_CAL to low level (FIG. 8F). Then, during a period from timing t1 to timing t2, the selection signal generation unit 22 selects the pixel 30 (1) in the first column (FIG. 8B).
  • the light emission timing setting unit 28A generates a light emission trigger signal TRG.
  • the light source driving unit 12 controls the light source 11 based on the light emission trigger signal TRG so that the light source 11 emits the light pulse a plurality of times in a predetermined light emission cycle (light emission cycle T) during the period from the timing t1 to the time t2.
  • the operation is controlled (FIG. 8A).
  • the pixel 30 (1) outputs a pulse signal SP including the light receiving pulse PL corresponding to the incident reflected light L2.
  • the pixel array 21 outputs the pulse signal SP as a signal S1.
  • the synchronizing unit 24 generates each of the plurality of signals S2 by sampling each of the plurality of signals S1 with the clock signal CK during the period from the timing t1 to the timing t2.
  • the adder 25 generates a plurality of signals S3 by performing an addition process based on the plurality of signals S2.
  • the histogram generation unit 26 performs a histogram generation process based on the plurality of signals S3. In this manner, a histogram related to the pixel 30 (1) in the first column is generated.
  • the selection signal generation unit 22 selects the pixel 30 (2) in the second column (FIG. 8C). Then, based on the light emission trigger signal TRG, the light source driving unit 12 controls the operation of the light source 11 so that the light source 11 emits the light pulse a plurality of times in the light emission cycle T during the period from the timing t2 to the timing t3 ( FIG. 8 (A)). As a result, the pixel 30 (2) outputs a pulse signal SP including the light receiving pulse PL corresponding to the incident reflected light L2. The pixel array 21 outputs the pulse signal SP as a signal S1.
  • the synchronization unit 24 generates the plurality of signals S2 by sampling the plurality of signals S1 with the clock signal CK during the period from the timing t2 to the timing t3.
  • the adder 25 generates a plurality of signals S3 by performing an addition process based on the plurality of signals S2.
  • the histogram generation unit 26 performs a histogram generation process based on the plurality of signals S3. In this way, a histogram related to the pixel 30 (2) in the second column is generated.
  • the time measuring device 1 sequentially selects the plurality of pixels 30 in the pixel array 21 in column units during the period from the timing t1 to the timing t4 (measurement period T1). As a result, a histogram relating to the pixels 30 in each column is generated.
  • the processing unit 27 generates a depth image based on the histogram generated in the period of the timings t1 to t4 (measurement period T1).
  • the delay control unit 28B of the control unit 28 sets the control signal EN_CAL to a high level (active) (FIG. 8F). Then, during the period from timing t4 to t5, the selection signal generation unit 22 selects the pixel 30 (1) in the first column (FIG. 8B). Accordingly, the ring oscillator 44 of the pixel 30 (1) performs an oscillating operation, and the pixel 30 (1) outputs an oscillating signal SO having a frequency corresponding to the delay time in the variable delay circuit 50. The pixel array 21 outputs the oscillation signal SO as a signal S1.
  • the synchronizing unit 24 generates the plurality of signals S2 by sampling the plurality of signals S1 with the clock signal CK during the period from the timing t4 to the timing t5.
  • the adder 25 generates a plurality of signals S3 by performing an addition process based on the plurality of signals S2.
  • the histogram generation unit 26 performs a histogram generation process based on the plurality of signals S3. In this manner, a histogram related to the pixel 30 (1) in the first column is generated.
  • the delay control unit 28B sets the control signal EN_CAL to a low level (inactive) (FIG. 8F).
  • the selection signal generation unit 22 selects the pixel 30 (2) in the second column (FIG. 8C). Accordingly, the ring oscillator 44 of the pixel 30 (2) performs an oscillating operation, and the pixel 30 (2) outputs an oscillating signal SO having a frequency corresponding to the delay time in the variable delay circuit 50.
  • the pixel array 21 outputs the oscillation signal SO as a signal S1.
  • the synchronization unit 24 generates the plurality of signals S2 by sampling the plurality of signals S1 with the clock signal CK during the period from the timing t5 to the timing t6.
  • the adder 25 generates a plurality of signals S3 by performing an addition process based on the plurality of signals S2.
  • the histogram generation unit 26 performs a histogram generation process based on the plurality of signals S3. In this way, a histogram related to the pixel 30 (2) in the second column is generated.
  • the delay control unit 28B sets the control signal EN_CAL to a low level (inactive) (FIG. 8F).
  • the time measuring device 1 sequentially selects the plurality of pixels 30 in the pixel array 21 in column units during the period from the timing t4 to the timing t7 (the blanking period T2). As a result, a histogram relating to the pixels 30 in each column is generated.
  • the delay time measuring unit 27A of the processing unit 27 measures the delay time of the variable delay circuit 50 based on the information on the histogram supplied from the histogram generating unit 26.
  • the delay control unit 28B of the control unit 28 sets the delay time of the variable delay circuit 50 of each of the plurality of pixels 30 in the pixel array 21 for each area AR based on the information supplied from the delay time measurement unit 27A. decide. Then, the delay control unit 28B generates the control signal DSET based on the determination result.
  • the delay time is set to be a predetermined length of time.
  • the calibration process is performed in the blanking period T2, but the calibration process may not be performed in all blanking periods T2.
  • the calibration process can be performed once in a predetermined number of blanking periods T2.
  • FIG. 9 schematically illustrates the operation of the selected pixel 30 during the measurement period T1. Since the control signal EN_CAL is at a low level during the measurement period T1, the selector 47 outputs a signal at the first input terminal. When the light receiving element 31 detects the reflected light L2, the voltage of the cathode of the light receiving element 31 becomes low during a predetermined length of time. In response, the output voltage of inverter IV goes high during a period of a predetermined length. Thus, the light receiving pulse PL is generated in the pixel 30. Then, the pulse signal SP including the light receiving pulse PL is output via the level conversion circuit BUF1, the selector 47, the AND circuit 48, and the OR circuit 49.
  • FIG. 10A and 10B show the operation of the selected pixel 30 during the measurement period T1, where FIG. 10A shows the waveform of the voltage (cathode voltage) at the cathode of the light receiving element 31, and FIG. 10B shows the output of the inverter IV.
  • C shows the waveform of the output voltage of the OR circuit 43
  • D shows the waveform of the output voltage of the variable delay circuit 50
  • E shows the waveform of the output voltage of the OR circuit 46. The waveform is shown.
  • the cathode voltage of the light receiving element 31 decreases from the voltage Ve (FIG. 10A).
  • the inverter IV changes the output voltage from a low level to a high level at a timing t12 (FIG. 10B).
  • the transistor 42 is turned off.
  • the OR circuit 43 changes the output voltage from a low level to a high level at a timing t13 (FIG. 10C). That is, in the measurement period T1, the control signal EN_CAL is at the low level, and the OR circuit 43 changes the output voltage from the low level to the high level according to the change in the output voltage of the inverter IV.
  • the inverting AND circuit 45 changes the output voltage from a high level to a low level.
  • the delay circuit 50 changes the output voltage from the high level to the low level (FIG. 10D). That is, at the timing t13, since the output voltage of the variable delay circuit 50 is at the high level, the inversion AND circuit 45 changes the output voltage from the high level to the low level in accordance with the change of the output voltage of the OR circuit 43. Let it. Then, the variable delay circuit 50 changes the output voltage from the high level to the low level at a timing delayed by the delay time corresponding to the control signal DSET in accordance with the change in the output voltage of the inversion AND circuit 45. .
  • the time between the timing t13 and the timing t14 is the total time (delay time td) of the delay time of the inverting AND circuit 45 and the delay time of the variable delay circuit 50. Since the delay time of the variable delay circuit 50 is sufficiently longer than the delay time of the inversion AND circuit 45, the delay time td is substantially equal to the delay time of the variable delay circuit 50.
  • the OR circuit 46 changes the output voltage from a high level to a low level at a timing t15 (FIG. 10E). That is, in the measurement period T1, the control signal EN_CAL is at the low level, and the OR circuit 46 changes the output voltage from the high level to the low level according to the change in the output voltage of the variable delay circuit 50.
  • the transistor 41 In response to the change in the output voltage of the OR circuit 46, the transistor 41 is turned on, and at the timing t16, the cathode voltage of the light receiving element 31 increases and becomes the voltage Ve (FIG. 10A). In response to the change in the cathode voltage, the inverter IV changes the output voltage from a high level to a low level at a timing t17 (FIG. 10B). Thus, the transistor 42 is turned on.
  • the OR circuit 43 changes the output voltage from a high level to a low level at a timing t18 (FIG. 10C).
  • the inversion AND circuit 45 changes the output voltage from a low level to a high level, and in response to the change in the output voltage of the inversion AND circuit 45.
  • the variable delay circuit 50 changes the output voltage from a low level to a high level at a timing t19 (FIG. 10D).
  • the OR circuit 46 changes the output voltage from a low level to a high level at a timing t20 (FIG. 10E).
  • the transistor 41 is turned off.
  • the pulse width of the light receiving pulse PL is controlled by the delay time td.
  • the pulse width of the light receiving pulse PL is controlled by the delay time of the variable delay circuit 50.
  • FIGS. 11A and 11B show an operation example of the time measuring device 20 in the measuring period T1, (A) shows the waveform of the signal SIN, (B) shows the waveform of the signal S1, and (C) shows the signal S2. (D) shows the waveform of the signal S3.
  • the waveform is illustrated using the clock cycle TCK.
  • the signal generator 23 changes the voltage of the signal SIN from a low level to a high level, and at timing t22, changes the voltage of the signal SIN from a high level to a low level (FIG. 11A).
  • the reference pulse PR is generated at a timing corresponding to the timing at which the light source 11 emits light. This reference pulse PR is transmitted via one row of pixels 30 in the pixel array 21 in a daisy chain connection.
  • the pixel array 21 changes the voltage of the signal S1 from the low level to the high level, and at the timing t24, changes the voltage of the signal S1 from the high level to the low level (FIG. 11B). . In this way, the pixel array 21 outputs the reference pulse PR supplied from the signal generator 23.
  • the pixel array 21 changes the voltage of the signal S1 from a low level to a high level, and at a timing t26, the voltage of the signal S1 is changed. Is changed from a high level to a low level (FIG. 11B).
  • the pixel array 21 outputs the first light receiving pulse PL (light receiving pulse PL1).
  • the pixel array 21 changes the voltage of the signal S1 from a low level to a high level at a subsequent timing t27.
  • the voltage of S1 is changed from a high level to a low level (FIG. 11B).
  • the pixel array 21 outputs the second light receiving pulse PL (light receiving pulse PL2).
  • the flip-flop 64 of the synchronization unit 24 generates the signal S2 by sampling the signal S1 with the clock signal CK (FIG. 11C).
  • the addition circuit 65 of the addition unit 25 generates a signal S3 by performing an addition process based on the plurality of signals S2 output from the plurality of flip-flops 64 (FIG. 11D).
  • the histogram generation circuit 66 of the histogram generation unit 26 generates a histogram by performing a histogram generation process based on the signal S3.
  • the processing unit 27 measures a time difference ⁇ t between the timing when the light source 11 emits light and the timing when the light receiving element 31 of the time measuring device 20 detects light. Specifically, the processing unit 27 measures the time difference ⁇ t1 based on the histogram related to the reference pulse PR and the histogram related to the received light pulse PL1, and calculates the time difference ⁇ t2 based on the histogram related to the reference pulse PR and the histogram related to the received light pulse PL2. Is measured. For example, the processing unit 27 may measure the time difference ⁇ t using the peak timing in the histogram, or may measure the time difference ⁇ t using the edge timing in the histogram.
  • the processing unit 27 generates the depth image PIC based on the time difference ⁇ t.
  • FIG. 12 schematically illustrates the operation of the selected pixel 30 in the calibration mode.
  • the selector 47 outputs a signal at the second input terminal.
  • the OR circuit 43 outputs a high level, so that the ring oscillator 44 performs an oscillating operation.
  • ring oscillator 44 generates oscillation signal SO having a frequency corresponding to the delay time in variable delay circuit 50.
  • This oscillation signal SO is output via the level conversion circuit BUF2, the selector 47, the AND circuit 48, and the OR circuit 49.
  • the operation of the time measuring device 20 in the calibration mode will be described by taking an example of the operation of a selected pixel 30 among the pixels 30 of one selected column.
  • FIGS. 13A and 13B show an operation example of the time measuring device 20 in the calibration mode.
  • FIG. 13A shows the waveform of the control signal EN_CAL
  • FIG. 13B shows the waveform of the signal S1
  • FIG. The waveform of S2 is shown
  • (D) shows the waveform of signal S3.
  • the waveform is illustrated using the clock cycle TCK.
  • the delay control unit 28B of the control unit 28 changes the voltage of the control signal EN_CAL from a low level to a high level (FIG. 13A).
  • the ring oscillator 44 performs an oscillating operation, and generates an oscillating signal SO having a frequency corresponding to the delay time in the variable delay circuit 50.
  • the pixel array 21 outputs the oscillation signal SO as the signal S1 (FIG. 13B).
  • the flip-flop 64 of the synchronization unit 24 generates the signal S2 by sampling the signal S1 with the clock signal CK (FIG. 13C).
  • the addition circuit 65 of the addition unit 25 generates a signal S3 by performing an addition process based on the plurality of signals S2 output from the plurality of flip-flops 64 (FIG. 13D).
  • the histogram generation circuit 66 of the histogram generation unit 26 generates a histogram by performing a histogram generation process based on the signal S3.
  • the delay time measuring unit 27A of the processing unit 27 measures the delay time of the variable delay circuit 50 based on the signal S3. Specifically, the delay time measuring unit 27A measures the time length tH of the period when the oscillation signal SO is at a high level. The delay time measuring unit 27A can measure the time length tH using, for example, edge timings at both ends in the histogram. This time length tH corresponds to the total time (delay time td shown in FIG. 10) of the delay time of the inverting AND circuit 45 and the delay time of the variable delay circuit 50 in the ring oscillator 44.
  • the delay time measuring section 27A measures the delay time of the variable delay circuit 50.
  • the delay time measuring unit 27A supplies information on the measured delay time to the control unit 28.
  • the delay control unit 28B of the control unit 28 sets the delay time of the variable delay circuit 50 of each of the plurality of pixels 30 in the pixel array 21 for each area AR based on the information supplied from the delay time measurement unit 27A. decide. Then, the delay control unit 28B generates the control signal DSET based on the determination result. As a result, in each of the plurality of variable delay circuits 50, the delay time is set to be a predetermined length of time.
  • the transistor 41 is provided in each pixel 30, and the light receiving element 31 receives the reflected light L2, so that the cathode voltage of the light receiving element 31 decreases and a predetermined time elapses.
  • the transistor 41 is turned on.
  • the dead time can be reduced as compared with a configuration in which the light receiving element 31 and the resistance element 41R are connected in series without providing the transistor 41.
  • a variable delay circuit 50 is provided for each pixel 30, and a pulse signal SP including a light receiving pulse PL having a pulse width corresponding to the delay time of the variable delay circuit 50 is generated.
  • the time measurement device 20 measures the delay time of the variable delay circuit 50, and based on the measurement result, sets the delay time of the variable delay circuit 50 to a predetermined length of time. Set to.
  • the dead time can be shortened. That is, for example, as shown in FIG. 15, when the ring oscillator 44R is configured by using the delay circuit 50R instead of the variable delay circuit 50, the delay circuit 50R Will change. In this case, since the length of the dead time also changes, the dead time may be long.
  • the delay time of the variable delay circuit 50 is set to be a predetermined length of time, the change in the length of the dead time can be suppressed, and the dead time can be reduced. can do.
  • the ring oscillator 44 is configured using the variable delay circuit 50 in the calibration mode, and the delay time of the variable delay circuit 50 is measured based on the oscillation signal SO of the ring oscillator 44. did.
  • the delay time of the variable delay circuit 50 can be measured based on the time corresponding to a half cycle of the oscillation signal SO, so that the delay time of the variable delay circuit 50 can be measured by a simple method.
  • the time measurement device 20 performs the calibration process using the synchronization unit 24, the addition unit 25, and the histogram generation unit 26 used in the time measurement process.
  • the number of circuits to be added for performing the calibration process can be reduced, so that the circuit configuration can be simplified.
  • the transistor 41 is provided in each pixel, and the transistor is turned on at a timing when a predetermined time has elapsed after the cathode voltage of the light receiving element has decreased due to the light receiving element receiving the reflected light. Since the on state is set, the dead time can be shortened.
  • a variable delay circuit is provided for each pixel, and a pulse signal including a light receiving pulse having a pulse width corresponding to the delay time of the variable delay circuit is generated. Then, in the calibration mode, the delay time of the variable delay circuit is measured, and based on the measurement result, the delay time of the variable delay circuit is set to a predetermined length of time. Thereby, the dead time can be shortened.
  • the ring oscillator in the calibration mode, is configured using the variable delay circuit, and the delay time of the variable delay circuit is measured based on the oscillation signal of the ring oscillator.
  • the delay time of the variable delay circuit can be measured.
  • the circuit configuration can be simplified.
  • the cathode of the light receiving element 31 is connected to the pixel circuit 40, but the invention is not limited to this.
  • the anode of the light receiving element may be connected to the pixel circuit.
  • the pixel according to the present modification has a light receiving element 31A and a pixel circuit 40A.
  • the anode of the light receiving element 31A is connected to the pixel circuit 40A, and the voltage V1 is supplied to the cathode.
  • the pixel circuit 40A has transistors 41A and 42A and an inverter IV.
  • the transistors 41A and 41B are N-type MOS transistors.
  • the drain of the transistor 41A is connected to the anode of the light receiving element 31A, the drain of the transistor 42A, and the input terminal of the inverter IV, and the source is supplied with the voltage V2.
  • the drain of the transistor 42A is connected to the anode of the light receiving element 31A, the drain of the transistor 41A, and the input terminal of the inverter IV, the gate is connected to the output terminal of the inverter IV, and the source is supplied with the voltage V2.
  • the present technology is applied to the time measuring device having the configuration illustrated in FIG. 1, but is not limited thereto.
  • the time measuring device may be applied to a time measuring device having a configuration shown in FIG.
  • the time measuring device 2 includes a lens 71, a pixel array 72, a lens 73, a pixel array 74, and a time measuring unit 75.
  • the lens 71 is configured to diffuse the light emitted from the light source 11 within a predetermined angle range.
  • the lens 71 reflects a part of the light emitted from the light source 11 toward the pixel array 72.
  • the pixel array 72 is configured to detect light reflected by the lens 71 as reference light.
  • the pixel array 72 has, for example, the same configuration as the pixel array 21 according to the above embodiment.
  • the lens 73 is configured to form an image on the light receiving surface S of the pixel array 74.
  • the light reflected by the measurement object 9 (reflected light L2) enters the lens 73.
  • the pixel array 74 is configured to detect the reflected light L2. This pixel array 74 has the same configuration as the pixel array 21 according to the above embodiment.
  • the time measurement unit 75 generates the depth image PIC by measuring the time difference between the timing of emitting light and the timing of detecting reflected light based on the signal S1 supplied from the pixel arrays 72 and 74. It is composed of
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving object such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 21 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio / video output unit 12052, and a vehicle-mounted network I / F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of the vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, and a steering angle of the vehicle. It functions as a control mechanism such as a steering mechanism for adjusting and a braking device for generating a braking force of the vehicle.
  • the body control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body-related control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a blinker, and a fog lamp.
  • a radio wave or a signal of various switches transmitted from a portable device replacing the key can be input to the body control unit 12020.
  • the body control unit 12020 receives the input of these radio waves or signals and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • Out-of-vehicle information detection unit 12030 detects information external to the vehicle on which vehicle control system 12000 is mounted.
  • an imaging unit 12031 is connected to the outside-of-vehicle information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform an object detection process or a distance detection process on a person, a vehicle, an obstacle, a sign, or a character on a road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the imaging unit 12031 can output an electric signal as an image or can output the information as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information in the vehicle.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver status detection unit 12041 that detects the status of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 determines the degree of driver fatigue or concentration based on the detection information input from the driver state detection unit 12041. The calculation may be performed, or it may be determined whether the driver has fallen asleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 implements the functions of ADAS (Advanced Driver Assistance System) including vehicle collision avoidance or impact mitigation, following running based on the following distance, vehicle speed maintaining running, vehicle collision warning, or vehicle lane departure warning. Cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, and the like based on the information about the surroundings of the vehicle obtained by the outside information detection unit 12030 or the inside information detection unit 12040, so that the driver 120 It is possible to perform cooperative control for automatic driving or the like in which the vehicle travels autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on information on the outside of the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of preventing glare such as switching a high beam to a low beam. It can be carried out.
  • the sound image output unit 12052 transmits at least one of a sound signal and an image signal to an output device capable of visually or audibly notifying a passenger of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 22 is a diagram illustrating an example of an installation position of the imaging unit 12031.
  • the vehicle 12100 includes imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as a front nose, a side mirror, a rear bumper, a back door, and an upper part of a windshield in the vehicle interior of the vehicle 12100.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the passenger compartment mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, and the like.
  • FIG. 22 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates 13 shows an imaging range of an imaging unit 12104 provided in a rear bumper or a back door. For example, by overlaying image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging elements or an imaging element having pixels for detecting a phase difference.
  • the microcomputer 12051 calculates a distance to each three-dimensional object in the imaging ranges 12111 to 12114 and a temporal change in the distance (relative speed with respect to the vehicle 12100). , It is possible to extract, as a preceding vehicle, a three-dimensional object that travels at a predetermined speed (for example, 0 km / h or more) in the substantially same direction as the vehicle 12100, which is the closest three-dimensional object on the traveling path of the vehicle 12100. it can.
  • a predetermined speed for example, 0 km / h or more
  • microcomputer 12051 can set an inter-vehicle distance to be secured before the preceding vehicle and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts the three-dimensional object data related to the three-dimensional object into other three-dimensional objects such as a two-wheeled vehicle, a normal vehicle, a large vehicle, a pedestrian, and a telephone pole based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating a risk of collision with each obstacle, and when the collision risk is equal to or more than the set value and there is a possibility of collision, via the audio speaker 12061 or the display unit 12062. By outputting a warning to the driver through forced driving and avoidance steering via the drive system control unit 12010, driving assistance for collision avoidance can be performed.
  • the microcomputer 12051 converts the three-dimensional object data related to the three-dimensional object into other three-dimensional objects such as a
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian exists in the captured images of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed by, for example, extracting a feature point in an image captured by the imaging units 12101 to 12104 as an infrared camera, and performing a pattern matching process on a series of feature points indicating the outline of the object to determine whether the object is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline to the recognized pedestrian for emphasis.
  • the display unit 12062 is controlled so that is superimposed. Further, the sound image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the dead time is shortened, so that the measurement accuracy can be improved.
  • the vehicle control system 12000 it is possible to enhance the accuracy of the vehicle collision avoidance or collision mitigation function, the following traveling function based on the following distance, the vehicle speed maintaining traveling function, the vehicle collision warning function, the vehicle lane departure warning function, and the like. it can.
  • the pixel 30 is not limited to the configuration illustrated in FIG. 4, and may use various configurations in which the pulse width of the light receiving pulse PL can be set using the variable delay circuit 50.
  • the present technology can be configured as follows.
  • (1) It has a light receiving element and a delay circuit capable of changing a delay time, and can output a pulse signal including a light receiving pulse having a pulse width corresponding to the delay time as an output signal in the first operation mode.
  • a ring oscillator can be configured by using the delay circuit, and a pixel that can output an oscillation signal in the ring oscillator as the output signal;
  • a time measuring unit capable of performing a time measuring process based on the output signal.
  • the oscillation signal transitions between a first logic level and a second logic level;
  • the time measurement device according to (2) wherein the time measurement process includes measuring a delay time of the delay circuit by measuring a length of time during which the first logic level is continued.
  • the time measurement device according to (2) or (3) further including a delay control unit that can adjust the delay time of the delay circuit based on the delay time measured by the time measurement unit.
  • a plurality of the pixels The delay time of the delay circuit in the plurality of pixels is set based on one delay setting,
  • the time measurement process includes measuring the delay time of the delay circuit in the plurality of pixels based on the plurality of oscillation signals output from the plurality of pixels in the second operation mode.
  • the time measurement device according to (4), wherein the delay control unit can generate the delay setting based on the delay time measured by the time measurement unit.
  • the time measurement process includes detecting a light receiving timing of the light receiving element based on the pulse signal in the first operation mode. Time measurement device.
  • the pixel has a switch capable of connecting the light receiving node and the first power supply node when the pixel is turned on; The light receiving element is inserted between the light receiving node and a second power supply node, The delay circuit delays a signal according to a voltage of the light receiving node in the first operation mode,
  • the time measurement device according to any one of (1) to (6), wherein the switch can be turned on based on a signal delayed by the delay circuit in the first operation mode.
  • the pixel further has a selector,
  • the pulse signal is a signal according to the voltage of the light receiving node,
  • the selector according to (7), wherein the selector can select the pulse signal as the output signal in the first operation mode, and can select the oscillation signal as the output signal in the second operation mode.
  • Time measurement device (9)
  • the light receiving element is formed on a first semiconductor substrate,
  • the time measurement device according to (7) or (8), wherein the delay circuit and the switch are formed on a second semiconductor substrate superimposed on the first semiconductor substrate.
  • the time measuring device according to any one of (1) to (9), wherein the light receiving element is a single photon avalanche diode.
  • a light source capable of emitting light
  • a pulse including a light receiving element capable of detecting reflected light corresponding to the light and a delay circuit capable of changing a delay time, the light receiving pulse having a pulse width corresponding to the delay time in the first operation mode
  • a pixel that can output a signal as an output signal, and in the second operation mode, can configure a ring oscillator using the delay circuit, and can output an oscillation signal in the ring oscillator as the output signal;
  • a time measurement unit capable of performing a time measurement process based on the output signal.

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Abstract

本開示の時間計測デバイスは、受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、遅延回路を用いてリングオシレータを構成可能であり、リングオシレータにおける発振信号を出力信号として出力可能な画素と、出力信号に基づいて時間計測処理を行うことが可能な時間計測部とを備える。

Description

時間計測デバイスおよび時間計測装置
　本開示は、光を射出したタイミングから光を検出したタイミングまでの時間を計測する時間計測デバイスおよび時間計測装置に関する。
　計測対象物までの距離を測定する際、しばしば、ＴＯＦ（Time Of Flight）法が用いられる。このＴＯＦ法では、光を射出するとともに、計測対象物により反射された反射光を検出する。そして、ＴＯＦ法では、光を射出したタイミングおよび反射光を検出したタイミングの間の時間差を計測することにより、計測対象物までの距離を計測する。
　ところで、受光素子には、しばしばアバランシェフォトダイオードが用いられる。特許文献１には、アバランシェフォトダイオードおよび抵抗素子が直列接続された光受信装置が開示されている。
特開平９－２００１４２号公報
　このような受光素子を含む回路では、フォトンを検出した後に、しばらくの間、次のフォトンを検出しにくい期間がある。この期間の長さは、デッドタイムとも呼ばれる。時間計測デバイスでは、このデッドタイムが短いことが望まれる。
　デッドタイムを短くすることができる時間計測デバイスおよび時間計測装置を提供することが望ましい。
　本開示の一実施の形態における時間計測デバイスは、画素と、時間計測部とを備える。画素は、受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、遅延回路を用いてリングオシレータを構成可能であり、リングオシレータにおける発振信号を出力信号として出力可能に構成される。時間計測部は、出力信号に基づいて時間計測処理を行うことが可能に構成される。
　本開示の一実施の形態における時間計測装置は、光源と、画素と、時間計測部とを備える。光源は、光を射出可能に構成される。画素は、光に対応する反射光を検出可能な受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、遅延回路を用いてリングオシレータを構成可能であり、リングオシレータにおける発振信号を出力信号として出力可能に構成される。時間計測部は、出力信号に基づいて時間計測処理を行うことが可能に構成される。
　本開示の一実施の形態における時間計測デバイスおよび時間計測装置では、受光素子と、遅延時間を変更可能な遅延回路とを用いて、画素が構成される。第１の動作モードでは、遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号が、画素から出力される。第２の動作モードでは、遅延回路を用いてリングオシレータが構成され、このリングオシレータにおける発振信号が、画素から出力される。そして、この画素から出力された信号に基づいて、時間計測処理が行われる。
　本開示の一実施の形態における時間計測デバイスおよび時間計測装置によれば、第２の動作モードにおいて、画素が発振信号を出力し、時間計測部がこの信号に基づいて時間計測処理を行うようにしたので、デッドタイムを短くすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る時間計測装置の一構成例を表す構成図である。 図１に示した時間計測デバイスの一構成例を表すブロック図である。 図１に示した画素アレイの一構成例を表す説明図である。 図３に示した画素の一構成例を表す回路図である。 図４に示したリングオシレータの一構成例を表す回路図である。 図４に示したリングオシレータの他の構成例を表す回路図である。 図４に示したリングオシレータの他の構成例を表す回路図である。 図４に示したリングオシレータの他の構成例を表す回路図である。 図４に示したリングオシレータの他の構成例を表す回路図である。 可変遅延回路の遅延時間の調整処理の一例を表す説明図である。 図２に示した時間計測デバイスの実装例を表す説明図である。 図１に示した時間計測装置の一動作例を表すタイミング波形図である。 図４に示した画素の一動作例を表す説明図である。 図４に示した画素の一動作例を表すタイミング波形図である。 図２に示した時間計測デバイスの一動作例を表すタイミング図である。 図４に示した画素の他の動作例を表す説明図である。 図２に示した時間計測デバイスの他の動作例を表すタイミング図である。 比較例に係る画素の一構成例を表す回路図である。 他の比較例に係る画素の一構成例を表す回路図である。 図４に示した画素の一構成例を表す回路図である。 変形例に係る画素の一構成例を表す回路図である。 他の変形例に係る可変遅延回路の遅延時間の調整処理の一例を表す説明図である。 他の変形例に係る可変遅延回路の遅延時間の調整処理の一例を表す説明図である。 適用例に係る時間計測装置の一構成例を表す構成図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
３．移動体への応用例
＜１．実施の形態＞
［構成例］
　図１は、一実施の形態に係る時間計測装置（時間計測装置１）の一構成例を表すものである。時間計測装置１は、光を射出するとともに、計測対象物により反射された反射光を検出し、光を射出したタイミングおよび反射光を検出したタイミングの間の時間差を計測するように構成される。時間計測装置１は、光源１１と、光源駆動部１２と、拡散レンズ１３と、集光ミラー１４と、時間計測デバイス２０とを備えている。
　光源１１は、光源駆動部１２により駆動され、光を射出するように構成される。光源１１は、例えば、パルスレーザ光源を用いて構成される。
　光源駆動部１２は、発光トリガ信号ＴＲＧに基づいて光源１１を駆動するように構成される。具体的には、光源駆動部１２は、時間計測デバイス２０から供給された発光トリガ信号ＴＲＧに基づいて、光源１１が発光トリガ信号ＴＲＧに含まれるトリガパルスに応じたタイミングで光を射出するように、光源１１の動作を制御するようになっている。
　拡散レンズ１３は、光源１１から射出した光を所定の角度範囲内に拡散させるように構成される。そして、拡散レンズ１３により拡散された光（出射光Ｌ１）は、時間計測装置１から射出されるようになっている。
　集光ミラー１４は、計測対象物９により反射されて時間計測装置１に入射した光（反射光Ｌ２）を、時間計測デバイス２０の受光面Ｓに向けて反射させるように構成される。
　時間計測デバイス２０は、集光ミラー１４により反射された光を検出し、光源１１が光を射出したタイミングおよび時間計測デバイス２０の受光素子３１（後述）が光を検出したタイミングの間の時間差を計測するように構成される。時間計測デバイス２０に入射する光は、計測対象物９により反射されて時間計測装置１に入射した光と実質的に同じであるので、以下では、説明の便宜上、時間計測デバイス２０に入射する光を反射光Ｌ２とも呼ぶ。また、時間計測デバイス２０は、発光トリガ信号ＴＲＧを生成し、生成した発光トリガ信号ＴＲＧを光源駆動部１２に供給する動作をも行うようになっている。
　また、時間計測デバイス２０は、キャリブレーションモードにおいて、後述するように、画素３０に含まれる可変遅延回路５０の遅延時間を調整するキャリブレーション処理をも行うようになっている。
　図２は、時間計測デバイス２０の一構成例を表すものである。時間計測デバイス２０は、画素アレイ２１と、選択信号生成部２２と、信号生成部２３と、同期部２４と、加算部２５と、ヒストグラム生成部２６と、処理部２７と、制御部２８とを備えている。
　画素アレイ２１は、マトリクス状に配置された複数の画素３０を有している。
　図３は、画素アレイ２１の一構成例を表すものである。この図３は、画素アレイ２１における複数の画素３０のうちの４個（＝２×２）の画素３０を図示している。図４は、画素３０の一構成例を表すものである。画素３０は、受光素子３１と、画素回路４０とを有している。
　受光素子３１は、光を検出する光電変換素子であり、例えば、シングルフォトンアバランシェダイオード（ＳＰＡＤ）を用いて構成される。受光素子３１のアノードには電圧Ｖbdが供給され、カソードは画素回路４０に接続されている。
　画素回路４０は、図４に示したように、トランジスタ４１，４２と、インバータＩＶと、論理和（ＯＲ）回路４３と、リングオシレータ４４と、論理和回路４６と、レベル変換回路ＢＵＦ１，ＢＵＦ２と、セレクタ４７と、論理積（ＡＮＤ）回路４８と、論理和回路４９とを有している。
　トランジスタ４１，４２は、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタ４１のソースには電圧Ｖeが供給され、ゲートは論理和回路４６の出力端子に接続され、ドレインは受光素子３１のカソード、トランジスタ４２のドレイン、およびインバータＩＶの入力端子に接続される。トランジスタ４２のソースには電圧Ｖeが供給され、ゲートはインバータＩＶの出力端子、論理和回路４３の第１の入力端子、およびレベル変換回路ＢＵＦ１の入力端子に接続され、ドレインは受光素子３１のカソード、トランジスタ４１のドレイン、およびインバータＩＶの入力端子に接続される。
　インバータＩＶの入力端子は受光素子３１のカソードおよびトランジスタ４１，４２のドレインに接続され、出力端子はトランジスタ４２のゲート、論理和回路４３の第１の入力端子、およびレベル変換回路ＢＵＦ１の入力端子に接続される。
　論理和回路４３の第１の入力端子はインバータＩＶの出力端子、トランジスタ４２のゲート、およびレベル変換回路ＢＵＦ１の入力端子に接続され、第２の入力端子には制御信号ＥＮ＿ＣＡＬが供給され、出力端子はリングオシレータ４４に接続される。
　リングオシレータ４４は、反転論理積（ＮＡＮＤ）回路４５と、可変遅延回路５０とを有している。反転論理積回路４５の第１の入力端子は論理和回路４３の出力端子に接続され、第２の入力端子は可変遅延回路５０の出力端子、レベル変換回路ＢＵＦ２の入力端子、および論理和回路４６の第２の入力端子に接続され、出力端子は可変遅延回路５０の入力端子に接続される。可変遅延回路５０は、反転論理積回路４５から供給された信号を、制御信号ＤＳＥＴに応じた遅延時間の分だけ遅延するように構成される。可変遅延回路５０の入力端子は反転論理積回路４５の出力端子に接続され、出力端子はレベル変換回路ＢＵＦ２の入力端子、反転論理積回路４５の第２の入力端子、および論理和回路４６の第２の入力端子に接続される。
　リングオシレータ４４では、反転論理積回路４５は、第１の入力端子での信号が高レベルである場合には、第２の入力端子での信号を反転し、反転された信号を出力する。これにより、リングオシレータ４４は、発振動作を行い、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを生成する。また、反転論理積回路４５は、第１の入力端子での信号が低レベルである場合には、高レベルを出力する。これにより、リングオシレータ４４は、発振動作を停止するようになっている。
　図５Ａ～５Ｅは、リングオシレータ４４の具体的な構成例を表すものである。これらのリングオシレータ４４は、可変遅延回路５０の構成が互いに異なっている。
　図５Ａに示したリングオシレータ４４（リングオシレータ４４Ａ）は、可変遅延回路５０Ａを有している。可変遅延回路５０Ａは、４つのインバータ５１～５４と、電流源５９Ａとを有している。４つのインバータ５１～５４のそれぞれは、例えば、ＣＭＯＳ（complementary metal oxide semiconductor）インバータである。インバータ５１の入力端子は可変遅延回路５０Ａの入力端子Ｔinに接続され、出力端子はインバータ５２の入力端子に接続される。インバータ５２の入力端子はインバータ５１の出力端子に接続され、出力端子はインバータ５３の入力端子に接続される。インバータ５３の入力端子はインバータ５２の出力端子に接続され、出力端子はインバータ５４の入力端子に接続される。インバータ５４の入力端子はインバータ５３の出力端子に接続され、出力端子は可変遅延回路５０Ａの出力端子Ｔoutに接続される。インバータ５１～５４の電源端子は電流源５９Ａに接続される。電流源５９Ａは、一端から他端に向かって電流を流すとともに、制御信号ＤＳＥＴに基づいて、その電流の電流値を変更可能に構成される。電流源５９Ａの一端には電圧Ｖeが供給され、他端はインバータ５１～５４の電源端子に接続される。
　リングオシレータ４４Ａでは、可変遅延回路５０Ａにおける遅延時間が、電流源５９Ａが生成する電流の電流値に応じて変化する。具体的には、例えば、電流源５９Ａが生成する電流の電流値が大きい場合には、インバータ５１～５４における遅延時間が短くなり、電流源５９Ａが生成する電流の電流値が小さい場合には、インバータ５１～５４における遅延時間が長くなる。このようにして、リングオシレータ４４Ａは、可変遅延回路５０Ａにおける遅延時間に応じた周波数で発振動作を行うようになっている。
　図５Ｂに示したリングオシレータ４４（リングオシレータ４４Ｂ）は、可変遅延回路５０Ｂを有している。可変遅延回路５０Ｂは、４つのインバータ５１～５４と、４つの電流源５１Ｂ，５２Ｂ，５３Ｂ，５４Ｂとを有している。電流源５１Ｂ，５２Ｂ，５３Ｂ，５４Ｂのそれぞれは、一端から他端に向かって電流を流すとともに、制御信号ＤＳＥＴに基づいて、その電流の電流値を変更可能に構成される。電流源５１Ｂの一端には電圧Ｖeが供給され、他端はインバータ５１の電源端子に接続される。電流源５２Ｂの一端には電圧Ｖeが供給され、他端はインバータ５２の電源端子に接続される。電流源５３Ｂの一端には電圧Ｖeが供給され、他端はインバータ５３の電源端子に接続される。電流源５４Ｂの一端には電圧Ｖeが供給され、他端はインバータ５４の電源端子に接続される。
　リングオシレータ４４Ｂでは、可変遅延回路５０Ｂにおける遅延時間が、電流源５１Ｂ，５２Ｂ，５３Ｂ，５４Ｂが生成する電流の電流値に応じて変化する。具体的には、例えば、電流源５１Ｂが生成する電流の電流値が大きい場合には、インバータ５１における遅延時間が短くなり、電流源５１Ｂが生成する電流の電流値が小さい場合には、インバータ５１における遅延時間が長くなる。インバータ５２～５４についても同様である。これにより、リングオシレータ４４Ｂは、可変遅延回路５０Ｂにおける遅延時間に応じた周波数で発振動作を行うようになっている。
　図５Ｃに示したリングオシレータ４４（リングオシレータ４４Ｃ）は、可変遅延回路５０Ｃを有している。可変遅延回路５０Ｃは、４つのインバータ５１～５４と、４つの可変容量素子５１Ｃ，５２Ｃ，５３Ｃ，５４Ｃとを有している。４つの可変容量素子５１Ｃ，５２Ｃ，５３Ｃ，５４Ｃのそれぞれは、制御信号ＤＳＥＴに基づいて容量値を変更可能に構成される。可変容量素子５１Ｃの一端はインバータ５１の出力端子およびインバータ５２の入力端子に接続され、他端は接地される。可変容量素子５２Ｃの一端はインバータ５２の出力端子およびインバータ５３の入力端子に接続され、他端は接地される。可変容量素子５３Ｃの一端はインバータ５３の出力端子およびインバータ５４の入力端子に接続され、他端は接地される。可変容量素子５４Ｃの一端はインバータ５３の出力端子および反転論理積回路４５の第２の入力端子に接続され、他端は接地される。
　リングオシレータ４４Ｃでは、可変遅延回路５０Ｃにおける遅延時間が、可変容量素子５１Ｃ，５２Ｃ，５３Ｃ，５４Ｃの容量値に応じて変化する。具体的には、例えば、可変容量素子５１Ｃの容量値が小さい場合には、インバータ５１における遅延時間が短くなり、可変容量素子５１Ｃの容量値が大きい場合には、インバータ５１における遅延時間が長くなる。インバータ５２～５４についても同様である。このようにして、リングオシレータ４４Ｃは、可変遅延回路５０Ｃにおける遅延時間に応じた周波数で発振動作を行うようになっている。
　図５Ｄに示したリングオシレータ４４（リングオシレータ４４Ｄ）は、可変遅延回路５０Ｄを有している。可変遅延回路５０Ｄは、２つのインバータ５１，５２と、電流源５１Ｄと、可変容量素子５７Ｄとを有している。インバータ５２の出力端子は、可変遅延回路５０Ｄの出力端子Ｔoutに接続される。電流源５１Ｄは、一端から他端に向かって電流を流すとともに、制御信号ＤＳＥＴに基づいて、その電流の電流値を変更可能に構成される。電流源５１Ｄの一端には電圧Ｖeが供給され、他端はインバータ５１の電源端子に接続される。可変容量素子５７Ｄは、制御信号ＤＳＥＴに基づいて容量値を変更可能に構成される。可変容量素子５７Ｄの一端はインバータ５１の出力端子およびインバータ５２の入力端子に接続され、他端は接地される。
　リングオシレータ４４Ｄでは、可変遅延回路５０Ｄにおける遅延時間が、電流源５１Ｄが生成する電流の電流値、および可変容量素子５７Ｄの容量値に応じて変化する。具体的には、例えば、電流源５１Ｄが生成する電流の電流値が大きく、可変容量素子５７Ｄの容量値が小さい場合には、インバータ５１における遅延時間が短くなる。また、例えば、電流源５１Ｄが生成する電流の電流値が小さく、可変容量素子５７Ｄの容量値が大きい場合には、インバータ５１における遅延時間が長くなる。このようにして、リングオシレータ４４Ｄは、可変遅延回路５０Ｄにおける遅延時間に応じた周波数で発振動作を行う。リングオシレータ４４Ｄでは、電流源５１Ｄおよび可変容量素子５７Ｄを設けるようにしたので、インバータ５１における遅延時間の可変範囲を広くすることができ、その結果、可変遅延回路５０Ｄにおけるインバータの数を減らすことができる。
　図５Ｅに示したリングオシレータ４４（リングオシレータ４４Ｅ）は、可変遅延回路５０Ｅを有している。可変遅延回路５０Ｅは、６つのインバータ５１～５６と、セレクタ５８とを有している。インバータ５２の出力端子は、インバータ５３の入力端子およびセレクタ５８の第１の入力端子に接続される。インバータ５４の出力端子は、インバータ５５の入力端子およびセレクタ５８の第２の入力端子に接続される。インバータ５５の入力端子はインバータ５４の出力端子に接続され、出力端子はインバータ５６の入力端子に接続される。インバータ５６の入力端子はインバータ５５の出力端子に接続され、出力端子はセレクタ５８の第３の入力端子に接続される。セレクタ５８は、制御信号ＤＳＥＴに基づいて、第１の入力端子における信号、第２の入力端子における信号、および第３の入力端子における信号のうちの１つを選択し、選択された信号を出力端子から出力するように構成される。セレクタ５８の第１の入力端子はインバータ５２の出力端子およびインバータ５３の入力端子に接続され、第２の入力端子はインバータ５４の出力端子およびインバータ５５の入力端子に接続され、第３の入力端子はインバータ５６の出力端子に接続され、出力端子は可変遅延回路５０Ｅの出力端子Ｔoutに接続される。
　リングオシレータ４４Ｅでは、可変遅延回路５０Ｅにおける遅延時間が、セレクタ５８における選択動作に応じて変化する。具体的には、例えば、可変遅延回路５０Ｅにおける遅延時間は、セレクタ５８が第１の入力端子における信号を選択した場合には、２つのインバータ５１，５２における遅延時間およびセレクタ５８における遅延時間の合計時間になり、セレクタ５８が第２の入力端子における信号を選択した場合には、４つのインバータ５１～５４における遅延時間およびセレクタ５８における遅延時間の合計時間になり、セレクタ５８が第３の入力端子における信号を選択した場合には、６つのインバータ５１～５６における遅延時間およびセレクタ５８における遅延時間の合計時間になる。このようにして、リングオシレータ４４Ｅは、可変遅延回路５０Ｅにおける遅延時間に応じた周波数で発振動作を行うようになっている。
　このように、リングオシレータ４４では、可変遅延回路５０は、制御信号ＤＳＥＴに基づいて、遅延時間を変更可能に構成される。図６に示したように、画素アレイ２１では、可変遅延回路５０の遅延時間は、エリアＡＲ単位で調整される。この例では、画素アレイ２１は、３２個（＝４×８）のエリアＡＲに区分される。複数のエリアＡＲのそれぞれは、複数の画素３０を含む。１つのエリアＡＲに属する複数の画素３０における可変遅延回路５０には、１つの制御信号ＤＳＥＴが供給される。これにより、１つのエリアＡＲに属する複数の可変遅延回路５０における遅延設定は互いに同じになる。このようにして、可変遅延回路５０の遅延時間は、エリアＡＲ単位で調整されるようになっている。
　論理和回路４６（図４）の第１の入力端子には制御信号ＥＮ＿ＣＡＬが供給され、第２の入力端子は可変遅延回路５０の出力端子、レベル変換回路ＢＵＦ２の入力端子、および反転論理積回路４５の第２の入力端子に接続され、出力端子はトランジスタ４１のゲートに接続される。
　レベル変換回路ＢＵＦ１，ＢＵＦ２は、入力端子における信号の電圧レベルを変換し、変換された信号を出力端子から出力するように構成される。レベル変換回路ＢＵＦ１の入力端子はインバータＩＶの出力端子、トランジスタ４２のゲート、および論理和回路４３の第１の入力端子に接続され、出力端子はセレクタ４７の第１の入力端子に接続される。レベル変換回路ＢＵＦ２の入力端子は可変遅延回路５０の出力端子、反転論理積回路４５の第２の入力端子、および論理和回路４６の第２の入力端子に接続され、他端はセレクタ４７の第２の入力端子に接続される。
　セレクタ４７は、制御信号ＥＮ＿ＣＡＬに基づいて、第１の入力端子における信号および第２の入力端子における信号のうちの一方を選択し、選択された信号を出力端子から出力するように構成される。セレクタ４７の第１の入力端子はレベル変換回路ＢＵＦ１の出力端子に接続され、第２の入力端子はレベル変換回路ＢＵＦ２の出力端子に接続され、出力端子は論理積回路４８の第１の入力端子に接続される。セレクタ４７は、制御信号ＥＮ＿ＣＡＬが低レベル（Ｌ）である場合には、第１の入力端子における信号を選択し、制御信号ＥＮ＿ＣＡＬが高レベル（Ｈ）である場合には、第２の入力端子における信号を選択するようになっている。
　論理積回路４８の第１の入力端子は、セレクタ４７の出力端子に接続され、第２の入力端子には選択信号ＳＥＬが供給され、出力端子は論理和回路４９の第１の入力端子に接続される。
　論理和回路４９の第１の入力端子は論理積回路４８の出力端子に接続され、第２の入力端子は画素３０の入力端子ＩＮに接続され、出力端子は画素３０の出力端子ＯＵＴに接続される。
　この構成により、画素３０では、制御信号ＥＮ＿ＣＡＬが低レベルである場合には、受光素子３１が反射光Ｌ２を受光する度に、可変遅延回路５０の遅延時間に応じたパルス幅を有する受光パルスＰＬを生成し、セレクタ４７がこの受光パルスＰＬを含むパルス信号ＳＰを出力する。また、制御信号ＥＮ＿ＣＡＬが高レベルである場合には、画素３０はキャリブレーションモードで動作し、リングオシレータ４４が発振動作を行うことにより発振信号ＳＯを生成し、セレクタ４７がこの発振信号ＳＯを出力するようになっている。
　図２に示したように、画素アレイ２１において横方向に並設された１行分の画素３０のうちの一番左側の画素３０の入力端子ＩＮには、信号生成部２３から供給された信号ＳＩＮが入力される。また、この１行分の画素３０のうちの一番左側の画素３０以外の画素３０の入力端子ＩＮは、図３に示したように、その画素３０の左側に隣り合う画素３０の出力端子ＯＵＴに接続されている。そして、この１行分の画素３０のうちの一番右側の画素３０の出力端子ＯＵＴは、図２に示したように、同期部２４に接続されている。そして、この一番右側の画素３０は、信号Ｓ１を出力する。このように、画素アレイ２１では、図２における横方向に並設された１行分の画素３０が、いわゆるデイジーチェーン接続されるようになっている。
　また、画素アレイ２１において縦方向に並設された１列分の画素３０には、１つの選択信号ＳＥＬが供給され、互いに異なる列に属する画素３０には、互いに異なる選択信号ＳＥＬが供給される。言い換えれば、横方向に並設された１行分の画素３０には、対応する選択信号ＳＥＬがそれぞれ供給される。この構成により、画素アレイ２１では、複数の画素３０が、選択信号ＳＥＬを用いて、１列分の画素３０を単位として選択されるようになっている。
　選択信号生成部２２は、制御部２８から供給された制御信号に基づいて、複数の選択信号ＳＥＬを生成するように構成される。選択信号生成部２２は、これらの複数の選択信号ＳＥＬを、画素アレイ２１における画素３０の複数の列にそれぞれに供給する。これにより、選択信号生成部２２は、複数の画素３０を、列単位で順次選択することができるようになっている。
　信号生成部２３は、制御部２８から供給された制御信号に基づいて、リファレンスパルスＰＲを含む信号ＳＩＮを生成するように構成される。このリファレンスパルスＰＲは、光源１１が発光するタイミングに応じたタイミングで生成されるようになっている。
　同期部２４は、画素アレイ２１から供給された複数の信号Ｓ１を、制御部２８から供給されたクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成するように構成される。同期部２４は、複数のフリップフロップ６４を有している。複数のフリップフロップ６４は、画素アレイ２１における画素３０の複数の行に対応して設けられている。複数のフリップフロップ６４のそれぞれは、対応する画素３０の行から供給された信号Ｓ１をクロック信号ＣＫでサンプリングすることにより信号Ｓ２を生成するように構成される。
　加算部２５は、同期部２４から供給された複数の信号Ｓ２、および制御部２８から供給された制御信号に基づいて、加算処理を行うことにより、複数の信号Ｓ３を生成するように構成される。加算部２５は、複数の加算回路６５を有している。複数の加算回路６５は、画素アレイ２１における、エリアＡＲの複数の行に対応して設けられている。例えば、図６に示したように、画素アレイ２１が、８行分のエリアＡＲを有する場合には、加算部２５は、８個の加算回路６５を有している。複数の加算回路６５のそれぞれは、対応するエリアＡＲの行に係る複数のフリップフロップ６４から出力された複数の信号Ｓ２に基づいて加算処理を行うことにより、信号Ｓ３を生成するように構成される。
　ヒストグラム生成部２６は、加算部２５から供給された複数の信号Ｓ３、および制御部２８から供給された制御信号に基づいて、ヒストグラム生成処理を行うように構成される。ヒストグラム生成部２６は、複数のヒストグラム生成回路６６を有している。複数のヒストグラム生成回路６６は、複数の加算回路６５に対応して設けられている。複数のヒストグラム生成回路６６のそれぞれは、対応する加算回路６５から供給された信号Ｓ３に基づいてヒストグラム生成処理を行うことにより、ヒストグラムを生成するように構成される。
　処理部２７は、ヒストグラム生成部２６から供給されたヒストグラムについての情報、および制御部２８から供給された制御信号に基づいて、デプス画像ＰＩＣを生成するように構成される。デプス画像ＰＩＣに含まれる複数の画素値のそれぞれはデプス値を示す。処理部２７は、生成したデプス画像ＰＩＣを出力するようになっている。
　処理部２７は、遅延時間計測部２７Ａを有している。遅延時間計測部２７Ａは、時間計測デバイス２０がキャリブレーションモードで動作する場合に、ヒストグラム生成部２６から供給されたヒストグラムについての情報、および制御部２８から供給された制御信号に基づいて、可変遅延回路５０の遅延時間を計測するように構成される。そして、遅延時間計測部２７Ａは、計測した遅延時間に関する情報を制御部２８に供給するようになっている。
　制御部２８は、画素アレイ２１、選択信号生成部２２、信号生成部２３、同期部２４、加算部２５、ヒストグラム生成部２６、および処理部２７に対して制御信号を供給するとともに、光源駆動部１２に対して発光トリガ信号ＴＲＧを供給することにより、時間計測装置１の動作を制御するように構成される。制御部２８は、発光タイミング設定部２８Ａと、遅延制御部２８Ｂとを有している。
　発光タイミング設定部２８Ａは、光源１１における発光タイミングを指示する発光トリガ信号ＴＲＧを生成するように構成される。発光トリガ信号ＴＲＧは、複数のトリガパルスを含んでいる。制御部２８は、この発光トリガ信号ＴＲＧを光源駆動部１２に供給することにより、光源１１が、この発光トリガ信号ＴＲＧに含まれるトリガパルスに応じたタイミングで発光するように、光源１１の動作を制御するようになっている。
　遅延制御部２８Ｂは、画素３０の可変遅延回路５０の遅延時間を制御するように構成される。具体的には、遅延制御部２８Ｂは、キャリブレーションモードで動作する際、制御信号ＥＮ＿ＣＡＬを高レベル（アクティブ）に設定する。そして、遅延制御部２８Ｂは、処理部２７の遅延時間計測部２７Ａから供給された情報に基づいて、エリアＡＲ単位で、画素アレイ２１における複数の画素３０のそれぞれの可変遅延回路５０の遅延時間の設定を決定する。そして、遅延制御部２８Ｂは、決定結果に基づいて、制御信号ＤＳＥＴを生成する。これにより、複数の可変遅延回路５０のそれぞれでは、遅延時間が所定の長さの時間になるように設定されるようになっている。
　時間計測デバイス２０は、例えば、互いに重ね合わされた２枚の半導体基板に形成される。
　図７は、時間計測デバイス２０の一構成例を表すものである。時間計測デバイス２０は、この例では、重ね合わされた２枚の半導体基板１１１，１１２を用いて構成される。この半導体基板１１１には、画素アレイ２１における受光素子３１が形成される。よって、時間計測デバイス２０において、半導体基板１１１が配置された面が受光面Ｓである。半導体基板１１２のうち、半導体基板１１１において受光素子３１が形成された領域に対応する領域には、画素アレイ２１における画素回路４０が形成される。また、この半導体基板１１２には、さらに、選択信号生成部２２、信号生成部２３、同期部２４、加算部２５、ヒストグラム生成部２６、処理部２７、および制御部２８が形成されている。これらの半導体基板１１１および半導体基板１１２は、互いに重ね合わされ、例えばＣｕ－Ｃｕ接合により電気的に接続されるようになっている。
　ここで、可変遅延回路５０は、本開示における「遅延回路」の一具体例に対応する。同期部２４、加算部２５、ヒストグラム生成部２６、および処理部２７は、本開示における「時間計測部」の一具体例に対応する。トランジスタ４１は、本開示における「スイッチ」の一具体例に対応する。セレクタ４７は、本開示における「セレクタ」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の時間計測装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１，２を参照して、時間計測装置１の全体動作概要を説明する。制御部２８の発光タイミング設定部２８Ａは、光源１１における発光タイミングを指示する発光トリガ信号ＴＲＧを生成する。光源駆動部１２は、発光トリガ信号ＴＲＧに基づいて光源１１を駆動する。光源１１は、発光トリガ信号ＴＲＧに含まれるトリガパルスに応じたタイミングで光を射出する。拡散レンズ１３は、光源１１から射出した光を所定の角度範囲内に拡散させる。拡散レンズ１３により拡散された光（出射光Ｌ１）は、時間計測装置１から射出される。集光ミラー１４は、計測対象物９により反射されて時間計測装置１に入射した光（反射光Ｌ２）を、時間計測デバイス２０の受光面Ｓに向けて反射させる。
　時間計測デバイス２０は、集光ミラー１４により反射された光を検出することによりデプス画像ＰＩＣを生成する。具体的には、選択信号生成部２２は、制御部２８から供給された制御信号に基づいて、複数の選択信号ＳＥＬを生成することにより、画素アレイ２１における複数の画素３０を列単位で順次選択する。信号生成部２３は、制御部２８から供給された制御信号に基づいて信号ＳＩＮを生成する。画素アレイ２１における選択された列に属する複数の画素３０は、反射光Ｌ２に応じた受光パルスＰＬを含むパルス信号ＳＰをそれぞれ出力する。これにより、画素アレイ２１は、これらのパルス信号ＳＰを複数の信号Ｓ１として出力する。同期部２４は、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。処理部２７は、ヒストグラム生成部２６から供給されたヒストグラムについての情報に基づいて、デプス画像ＰＩＣを生成する。
　時間計測デバイス２０がキャリブレーションモードで動作する場合には、制御部２８の遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを高レベル（アクティブ）に設定する。選択信号生成部２２は、制御部２８から供給された制御信号に基づいて、複数の選択信号ＳＥＬを生成することにより、画素アレイ２１における複数の画素３０を列単位で順次選択する。画素アレイ２１における選択された列に属する複数の画素３０では、リングオシレータ４４が発振動作を行う。これにより、これらの複数の画素３０は、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯをそれぞれ出力する。これにより、画素アレイ２１は、これらの発振信号ＳＯを複数の信号Ｓ１として出力する。同期部２４は、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。処理部２７の遅延時間計測部２７Ａは、ヒストグラム生成部２６から供給されたヒストグラムについての情報に基づいて、可変遅延回路５０の遅延時間を計測する。そして、遅延時間計測部２７Ａは、計測した遅延時間に関する情報を制御部２８に供給する。制御部２８の遅延制御部２８Ｂは、遅延時間計測部２７Ａから供給された情報に基づいて、エリアＡＲ単位で、画素アレイ２１における複数の画素３０のそれぞれの可変遅延回路５０の遅延時間の設定を決定する。そして、遅延制御部２８Ｂは、決定結果に基づいて、制御信号ＤＳＥＴを生成する。これにより、複数の可変遅延回路５０のそれぞれでは、遅延時間が所定の長さの時間になるように設定される。
（詳細動作）
　図８は、時間計測装置１の一動作例を表すものであり、（Ａ）は光源１１から射出された出射光Ｌ１の波形を示し、（Ｂ）は画素アレイ２１における左から１列目の画素３０（１）の動作を示し、（Ｃ）は画素アレイ２１における左から２列目の画素３０（２）の動作を示し、（Ｄ）は画素アレイ２１における左から３列目の画素３０（３）の動作を示し、（Ｅ）は画素アレイ２１における一番右の列（Ｎ列目）の画素３０（Ｎ）の動作を示し、（Ｆ）は制御信号ＥＮ＿ＣＡＬの波形を示す。図８（Ｂ）～（Ｅ）において、網掛けされた部分は、画素３０が選択されていることを示し、網掛けされていない部分は、画素３０が選択されていないことを示す。
　時間計測装置１は、計測期間Ｔ１において、光を射出するとともに、計測対象物９により反射された反射光を検出することにより、デプス画像を生成する。また、時間計測装置１は、互いに隣り合う２つの計測期間Ｔ１の間の期間（ブランキング期間Ｔ２）において、画素３０に含まれる可変遅延回路５０の遅延時間を調整するキャリブレーション処理を行う。以下に、この動作について詳細に説明する。
　タイミングｔ１において計測期間Ｔ１が開始すると、まず、遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを低レベルにする（図８（Ｆ））。そして、タイミングｔ１～ｔ２の期間において、選択信号生成部２２は、１列目の画素３０（１）を選択する（図８（Ｂ））。また、発光タイミング設定部２８Ａは、発光トリガ信号ＴＲＧを生成する。光源駆動部１２は、この発光トリガ信号ＴＲＧに基づいて、このタイミングｔ１～ｔ２の期間において、光源１１が光パルスを所定の発光周期（発光周期Ｔ）で複数回出射するように、光源１１の動作を制御する（図８（Ａ））。これにより、画素３０（１）は、入射された反射光Ｌ２に応じた受光パルスＰＬを含むパルス信号ＳＰを出力する。画素アレイ２１は、このパルス信号ＳＰを信号Ｓ１として出力する。
　同期部２４は、このタイミングｔ１～ｔ２の期間において、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。このようにして、１列目の画素３０（１）に係るヒストグラムが生成される。
　次に、タイミングｔ２～ｔ３の期間において、選択信号生成部２２は、２列目の画素３０（２）を選択する（図８（Ｃ））。そして、光源駆動部１２は、発光トリガ信号ＴＲＧに基づいて、このタイミングｔ２～ｔ３の期間において、光源１１が光パルスを発光周期Ｔで複数回出射するように、光源１１の動作を制御する（図８（Ａ））。これにより、画素３０（２）は、入射された反射光Ｌ２に応じた受光パルスＰＬを含むパルス信号ＳＰを出力する。画素アレイ２１は、このパルス信号ＳＰを信号Ｓ１として出力する。
　同期部２４は、このタイミングｔ２～ｔ３の期間において、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。このようにして、２列目の画素３０（２）に係るヒストグラムが生成される。
　このようにして、時間計測装置１は、タイミングｔ１～ｔ４の期間（計測期間Ｔ１）において、画素アレイ２１における複数の画素３０を列単位で順次選択する。これにより、各列の画素３０に係るヒストグラムがそれぞれ生成される。
　そして、処理部２７は、このタイミングｔ１～ｔ４の期間（計測期間Ｔ１）において生成されたヒストグラムに基づいて、デプス画像を生成する。
　タイミングｔ４においてブランキング期間Ｔ２が開始すると、制御部２８の遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを高レベル（アクティブ）に設定する（図８（Ｆ））。そして、タイミングｔ４～ｔ５の期間において、選択信号生成部２２は、１列目の画素３０（１）を選択する（図８（Ｂ））。これにより、画素３０（１）のリングオシレータ４４は、発振動作を行い、画素３０（１）は、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを出力する。画素アレイ２１は、この発振信号ＳＯを信号Ｓ１として出力する。
　同期部２４は、このタイミングｔ４～ｔ５の期間において、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。このようにして、１列目の画素３０（１）に係るヒストグラムが生成される。
　そして、タイミングｔ５より前のタイミングにおいて、遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを低レベル（非アクティブ）に設定する（図８（Ｆ））。
　次に、タイミングｔ５～ｔ６の期間において、選択信号生成部２２は、２列目の画素３０（２）を選択する（図８（Ｃ））。これにより、画素３０（２）のリングオシレータ４４は、発振動作を行い、画素３０（２）は、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを出力する。画素アレイ２１は、この発振信号ＳＯを信号Ｓ１として出力する。
　同期部２４は、このタイミングｔ５～ｔ６の期間において、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。このようにして、２列目の画素３０（２）に係るヒストグラムが生成される。
　そして、タイミングｔ６より前のタイミングにおいて、遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを低レベル（非アクティブ）に設定する（図８（Ｆ））。
　このようにして、時間計測装置１は、タイミングｔ４～ｔ７の期間（ブランキング期間Ｔ２）において、画素アレイ２１における複数の画素３０を列単位で順次選択する。これにより、各列の画素３０に係るヒストグラムがそれぞれ生成される。
　そして、処理部２７の遅延時間計測部２７Ａは、ヒストグラム生成部２６から供給されたヒストグラムについての情報に基づいて、可変遅延回路５０の遅延時間を計測する。制御部２８の遅延制御部２８Ｂは、遅延時間計測部２７Ａから供給された情報に基づいて、エリアＡＲ単位で、画素アレイ２１における複数の画素３０のそれぞれの可変遅延回路５０の遅延時間の設定を決定する。そして、遅延制御部２８Ｂは、決定結果に基づいて、制御信号ＤＳＥＴを生成する。これにより、複数の可変遅延回路５０のそれぞれでは、遅延時間が所定の長さの時間になるように設定される。
　そして、タイミングｔ７において、次の計測期間Ｔ１が開始する。
　この例では、ブランキング期間Ｔ２においてキャリブレーション処理を行うようにしたが、全てのブランキング期間Ｔ２においてキャリブレーション処理を行わなくてもよい。例えば、所定数のブランキング期間Ｔ２に１回の割合で、キャリブレーション処理を行うようにすることができる。
（時間計測処理について）
　図９は、計測期間Ｔ１における、選択された画素３０の動作を模式的に表すものである。計測期間Ｔ１では制御信号ＥＮ＿ＣＡＬが低レベルであるので、セレクタ４７は、第１の入力端子における信号を出力する。受光素子３１が反射光Ｌ２を検出すると、受光素子３１のカソードの電圧が所定の長さの期間において低レベルになる。これに応じて、インバータＩＶの出力電圧が所定の長さの期間において高レベルになる。このようにして、画素３０では受光パルスＰＬが生成される。そして、この受光パルスＰＬを含むパルス信号ＳＰが、レベル変換回路ＢＵＦ１、セレクタ４７、論理積回路４８、および論理和回路４９を介して出力される。
　図１０は、計測期間Ｔ１における、選択された画素３０の動作を表すものであり、（Ａ）は受光素子３１のカソードにおける電圧（カソード電圧）の波形を示し、（Ｂ）はインバータＩＶの出力電圧の波形を示し、（Ｃ）は論理和回路４３の出力電圧の波形を示し、（Ｄ）は可変遅延回路５０の出力電圧の波形を示し、（Ｅ）は論理和回路４６の出力電圧の波形を示す。
　受光素子３１が反射光Ｌ２を検出すると、タイミングｔ１１において、受光素子３１のカソード電圧が電圧Ｖeから低下する（図１０（Ａ））。このカソード電圧の変化に応じて、インバータＩＶは、タイミングｔ１２において、出力電圧を低レベルから高レベルに変化させる（図１０（Ｂ））。これにより、トランジスタ４２はオフ状態になる。
　そして、このインバータＩＶの出力電圧の変化に応じて、論理和回路４３は、タイミングｔ１３において、出力電圧を低レベルから高レベルに変化させる（図１０（Ｃ））。すなわち、この計測期間Ｔ１では、制御信号ＥＮ＿ＣＡＬは低レベルであるので、論理和回路４３は、インバータＩＶの出力電圧の変化に応じて、出力電圧を低レベルから高レベルに変化させる。
　そして、この論理和回路４３の出力電圧の変化に応じて、反転論理積回路４５は出力電圧を高レベルから低レベルに変化させ、この反転論理積回路４５の出力電圧の変化に応じて、可変遅延回路５０は、タイミングｔ１４において、出力電圧を高レベルから低レベルに変化させる（図１０（Ｄ））。すなわち、タイミングｔ１３では、可変遅延回路５０の出力電圧は高レベルであるので、反転論理積回路４５は、論理和回路４３の出力電圧の変化に応じて、出力電圧を高レベルから低レベルに変化させる。そして、可変遅延回路５０は、この反転論理積回路４５の出力電圧の変化に応じて、制御信号ＤＳＥＴに応じた遅延時間の分だけ遅れたタイミングで、出力電圧を高レベルから低レベルに変化させる。このタイミングｔ１３とタイミングｔ１４との間の時間は、反転論理積回路４５の遅延時間と、可変遅延回路５０の遅延時間との合計時間（遅延時間ｔｄ）である。可変遅延回路５０の遅延時間は、反転論理積回路４５の遅延時間よりも十分に長いので、遅延時間ｔｄは、可変遅延回路５０の遅延時間と同程度である。
　そして、この可変遅延回路５０の出力電圧の変化に応じて、論理和回路４６は、タイミングｔ１５において、出力電圧を高レベルから低レベルに変化させる（図１０（Ｅ））。すなわち、この計測期間Ｔ１では、制御信号ＥＮ＿ＣＡＬは低レベルであるので、論理和回路４６は、可変遅延回路５０の出力電圧の変化に応じて、出力電圧を高レベルから低レベルに変化させる。
　この論理和回路４６の出力電圧の変化に応じて、トランジスタ４１がオン状態になり、タイミングｔ１６において、受光素子３１のカソード電圧が上昇し電圧Ｖeになる（図１０（Ａ））。このカソード電圧の変化に応じて、インバータＩＶは、タイミングｔ１７において、出力電圧を高レベルから低レベルに変化させる（図１０（Ｂ））。これにより、トランジスタ４２はオン状態になる。
　そして、このインバータＩＶの出力電圧の変化に応じて、論理和回路４３は、タイミングｔ１８において、出力電圧を高レベルから低レベルに変化させる（図１０（Ｃ））。
　また、タイミングｔ１４における可変遅延回路５０の出力電圧の変化に応じて、反転論理積回路４５は出力電圧を低レベルから高レベルに変化させ、この反転論理積回路４５の出力電圧の変化に応じて、可変遅延回路５０は、タイミングｔ１９において、出力電圧を低レベルから高レベルに変化させる（図１０（Ｄ））。
　そして、この可変遅延回路５０の出力電圧の変化に応じて、論理和回路４６は、タイミングｔ２０において、出力電圧を低レベルから高レベルに変化させる（図１０（Ｅ））。これにより、トランジスタ４１はオフ状態になる。
　このように、選択された画素３０では、図１０（Ｂ）に示したように、受光素子３１が反射光Ｌ２を受光する度に、受光パルスＰＬが生成される。この受光パルスＰＬのパルス幅は、遅延時間ｔｄにより制御される。言い換えれば、受光パルスＰＬのパルス幅は、可変遅延回路５０の遅延時間により制御される。このようにして、選択された画素３０では、受光素子３１が反射光Ｌ２を受光する度に、可変遅延回路５０の遅延時間に応じたパルス幅を有する受光パルスＰＬが生成される。そして、この画素３０は、この受光パルスＰＬを含むパルス信号ＳＰを出力する。
　次に、計測期間Ｔ１における時間計測デバイス２０の動作を、選択された１列分の画素３０のうちのある画素３０に係る動作を例に説明する。
　図１１は、計測期間Ｔ１における時間計測デバイス２０の一動作例を表すものであり、（Ａ）は信号ＳＩＮの波形を示し、（Ｂ）は信号Ｓ１の波形を示し、（Ｃ）は信号Ｓ２の波形を示し、（Ｄ）は信号Ｓ３の波形を示す。図１１（Ｃ），（Ｄ）では、波形を、クロック周期ＴＣＫを用いて図示している。
　タイミングｔ２１において、信号生成部２３は、信号ＳＩＮの電圧を低レベルから高レベルに変化させ、タイミングｔ２２において、信号ＳＩＮの電圧を高レベルから低レベルに変化させる（図１１（Ａ））。このリファレンスパルスＰＲは、光源１１が発光するタイミングに応じたタイミングで生成される。このリファレンスパルスＰＲは、画素アレイ２１における、デイジーチェーン接続された一行分の画素３０を介して伝わっていく。
　そして、タイミングｔ２３において、画素アレイ２１は、信号Ｓ１の電圧を低レベルから高レベルに変化させ、タイミングｔ２４において、この信号Ｓ１の電圧を高レベルから低レベルに変化させる（図１１（Ｂ））。このようにして、画素アレイ２１は、信号生成部２３から供給されたリファレンスパルスＰＲを出力する。
　そして、あるタイミングで、画素３０が反射光Ｌ２を検出すると、その後のタイミングｔ２５において、画素アレイ２１は、信号Ｓ１の電圧を低レベルから高レベルに変化させ、タイミングｔ２６において、この信号Ｓ１の電圧を高レベルから低レベルに変化させる（図１１（Ｂ））。このようにして、画素アレイ２１は、１つめの受光パルスＰＬ（受光パルスＰＬ１）を出力する。
　そして、別のあるタイミングで、その画素３０が反射光Ｌ２を検出すると、その後のタイミングｔ２７において、画素アレイ２１は、信号Ｓ１の電圧を低レベルから高レベルに変化させ、タイミングｔ２８において、この信号Ｓ１の電圧を高レベルから低レベルに変化させる（図１１（Ｂ））。このようにして、画素アレイ２１は、２つめの受光パルスＰＬ（受光パルスＰＬ２）を出力する。
　同期部２４のフリップフロップ６４は、この信号Ｓ１をクロック信号ＣＫでサンプリングすることにより信号Ｓ２を生成する（図１１（Ｃ））。加算部２５の加算回路６５は、複数のフリップフロップ６４から出力された複数の信号Ｓ２に基づいて加算処理を行うことにより、信号Ｓ３を生成する（図１１（Ｄ））。ヒストグラム生成部２６のヒストグラム生成回路６６は、この信号Ｓ３に基づいてヒストグラム生成処理を行うことによりヒストグラムを生成する。
　そして、処理部２７は、この信号Ｓ３に基づいて、光源１１が光を射出したタイミングおよび時間計測デバイス２０の受光素子３１が光を検出したタイミングの間の時間差Δｔを計測する。具体的には、処理部２７は、リファレンスパルスＰＲに係るヒストグラムおよび受光パルスＰＬ１に係るヒストグラムに基づいて時間差Δｔ１を計測し、リファレンスパルスＰＲに係るヒストグラムおよび受光パルスＰＬ２に係るヒストグラムに基づいて時間差Δｔ２を計測する。処理部２７は、例えば、ヒストグラムにおけるピークタイミングを用いて時間差Δｔを計測してもよいし、ヒストグラムにおけるエッジタイミングを用いて時間差Δｔを計測してもよい。
　そして、処理部２７は、これらの時間差Δｔに基づいてデプス画像ＰＩＣを生成する。
（キャリブレーション処理について）
　図１２は、キャリブレーションモードにおける、選択された画素３０の動作を模式的に表すものである。制御信号ＥＮ＿ＣＡＬが高レベルである期間において、セレクタ４７は、第２の入力端子における信号を出力する。また、制御信号ＥＮ＿ＣＡＬが高レベルである期間において、論理和回路４３は高レベルを出力するので、リングオシレータ４４は発振動作を行う。これにより、リングオシレータ４４は、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを生成する。この発振信号ＳＯは、レベル変換回路ＢＵＦ２、セレクタ４７、論理積回路４８、および論理和回路４９を介して出力される。
　次に、キャリブレーションモードにおける時間計測デバイス２０の動作を、選択された１列分の画素３０のうちのある画素３０に係る動作を例に説明する。
　図１３は、キャリブレーションモードにおける時間計測デバイス２０の一動作例を表すものであり、（Ａ）は制御信号ＥＮ＿ＣＡＬの波形を示し、（Ｂ）は信号Ｓ１の波形を示し、（Ｃ）は信号Ｓ２の波形を示し、（Ｄ）は信号Ｓ３の波形を示す。図１３（Ｃ），（Ｄ）では、波形を、クロック周期ＴＣＫを用いて図示している。
　タイミングｔ３１において、制御部２８の遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬの電圧を低レベルから高レベルに変化させる（図１３（Ａ））。これにより、画素３０では、リングオシレータ４４が発振動作を行い、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを生成する。
　そして、タイミングｔ３２において、画素アレイ２１は、この発振信号ＳＯを信号Ｓ１として出力する（図１３（Ｂ））。
　同期部２４のフリップフロップ６４は、この信号Ｓ１をクロック信号ＣＫでサンプリングすることにより信号Ｓ２を生成する（図１３（Ｃ））。加算部２５の加算回路６５は、複数のフリップフロップ６４から出力された複数の信号Ｓ２に基づいて加算処理を行うことにより、信号Ｓ３を生成する（図１３（Ｄ））。ヒストグラム生成部２６のヒストグラム生成回路６６は、この信号Ｓ３に基づいてヒストグラム生成処理を行うことによりヒストグラムを生成する。
　そして、処理部２７の遅延時間計測部２７Ａは、この信号Ｓ３に基づいて、可変遅延回路５０の遅延時間を計測する。具体的には、遅延時間計測部２７Ａは、発振信号ＳＯが高レベルである期間の時間長ｔＨを計測する。遅延時間計測部２７Ａは、例えば、ヒストグラムにおける両端のエッジタイミングを用いて時間長ｔＨを計測することができる。この時間長ｔＨは、リングオシレータ４４における、反転論理積回路４５の遅延時間と、可変遅延回路５０の遅延時間との合計時間（図１０に示した遅延時間ｔｄ）に対応する。可変遅延回路５０の遅延時間は、反転論理積回路４５の遅延時間よりも十分に長いので、計測した時間長ｔＨは、可変遅延回路５０の遅延時間と同程度である。このようにして、遅延時間計測部２７Ａは、可変遅延回路５０の遅延時間を計測する。
　遅延時間計測部２７Ａは、計測した遅延時間に関する情報を制御部２８に供給する。制御部２８の遅延制御部２８Ｂは、遅延時間計測部２７Ａから供給された情報に基づいて、エリアＡＲ単位で、画素アレイ２１における複数の画素３０のそれぞれの可変遅延回路５０の遅延時間の設定を決定する。そして、遅延制御部２８Ｂは、決定結果に基づいて、制御信号ＤＳＥＴを生成する。これにより、複数の可変遅延回路５０のそれぞれでは、遅延時間が所定の長さの時間になるように設定される。
　このように、時間計測デバイス２０では、各画素３０にトランジスタ４１を設け、受光素子３１が反射光Ｌ２を受光することにより受光素子３１のカソード電圧が低下してから所定の時間が経過したタイミングで、このトランジスタ４１をオン状態にするようにした。これにより、時間計測デバイス２０では、例えば、図１４に示すように、トランジスタ４１を設けずに、受光素子３１および抵抗素子４１Ｒを直列接続した構成と比べて、デッドタイムを短くすることができる。
　また、時間計測デバイス２０では、各画素３０に可変遅延回路５０を設け、この可変遅延回路５０の遅延時間に応じたパルス幅を有する受光パルスＰＬを含むパルス信号ＳＰを生成するようにした。そして、時間計測デバイス２０では、キャリブレーションモードにおいて、この可変遅延回路５０の遅延時間を計測し、この計測結果に基づいて、可変遅延回路５０の遅延時間を、所定の長さの時間になるように設定した。これにより、時間計測デバイス２０では、デッドタイムを短くすることができる。すなわち、例えば、図１５に示すように、可変遅延回路５０の代わりに、遅延回路５０Ｒを用いてリングオシレータ４４Ｒを構成した場合には、プロセスばらつき、電源電圧変動、温度変動などにより、遅延回路５０Ｒにおける遅延時間が変化してしまう。この場合には、デッドタイムの長さも変化するため、デッドタイムが長くなるおそれがある。一方、時間計測デバイス２０では、可変遅延回路５０の遅延時間を、所定の長さの時間になるように設定したので、デッドタイムの長さの変化を抑制することができるとともに、デッドタイムを短くすることができる。
　また、時間計測デバイス２０では、キャリブレーションモードにおいて、可変遅延回路５０を用いてリングオシレータ４４を構成し、このリングオシレータ４４の発振信号ＳＯに基づいて可変遅延回路５０の遅延時間を計測するようにした。これにより、発振信号ＳＯの半周期分の時間に基づいて、可変遅延回路５０の遅延時間を計測することができるので、シンプルな方法で可変遅延回路５０の遅延時間を計測することができる。
　また、時間計測デバイス２０では、時間計測処理において用いる同期部２４、加算部２５、ヒストグラム生成部２６を用いて、キャリブレーション処理を行うようにした。これにより、キャリブレーション処理を行うために追加する回路を少なくすることができるので、回路構成をシンプルにすることができる。
［効果］
　以上のように本実施の形態では、各画素にトランジスタ４１を設け、受光素子が反射光を受光することにより受光素子のカソード電圧が低下してから所定の時間が経過したタイミングで、このトランジスタをオン状態にするようにしたので、デッドタイムを短くすることができる。
　本実施の形態では、各画素に可変遅延回路を設け、この可変遅延回路の遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を生成するようにした。そして、キャリブレーションモードにおいて、この可変遅延回路の遅延時間を計測し、この計測結果に基づいて、可変遅延回路の遅延時間を、所定の長さの時間になるように設定するようにした。これにより、デッドタイムを短くすることができる。
　本実施の形態では、キャリブレーションモードにおいて、可変遅延回路を用いてリングオシレータを構成し、このリングオシレータの発振信号に基づいて可変遅延回路の遅延時間を計測するようにしたので、シンプルな方法で可変遅延回路の遅延時間を計測することができる。
　本実施の形態では、時間計測処理において用いる同期部、加算部、ヒストグラム生成部を用いて、キャリブレーション処理を行うようにしたので、回路構成をシンプルにすることができる。
［変形例１］
　上記実施の形態では、図１６に示すように、受光素子３１のカソードを画素回路４０に接続したが、これに限定されるものではない。これに代えて、例えば、図１７に示すように、受光素子のアノードを画素回路に接続してもよい。本変形例に係る画素は、受光素子３１Ａと、画素回路４０Ａとを有している。受光素子３１Ａのアノードは画素回路４０Ａに接続され、カソードには電圧Ｖ１が供給される。画素回路４０Ａは、トランジスタ４１Ａ，４２Ａと、インバータＩＶとを有している。トランジスタ４１Ａ，４１Ｂは、Ｎ型のＭＯＳトランジスタである。トランジスタ４１Ａのドレインは受光素子３１Ａのアノード、トランジスタ４２Ａのドレイン、およびインバータＩＶの入力端子に接続され、ソースには電圧Ｖ２が供給される。トランジスタ４２Ａのドレインは受光素子３１Ａのアノード、トランジスタ４１Ａのドレイン、およびインバータＩＶの入力端子に接続され、ゲートはインバータＩＶの出力端子に接続され、ソースには電圧Ｖ２が供給される。
［変形例２］
　上記実施の形態では、図６に示したように、画素アレイ２１を３２個（＝４×８）のエリアＡＲに区分し、可変遅延回路５０の遅延時間をエリアＡＲ単位で調整した。すなわち、この例では、画素アレイ２１を横方向および縦方向に区分したが、これに限定されるものではなく、例えば、図１８に示したように、縦方向にのみ区分してもよい。この例では、画素アレイ２１を８個に区分している。また、例えば、図１９に示したように、画素アレイ２１を区分しなくてもよい。この場合には、画素アレイ２１における全ての可変遅延回路５０における遅延設定を互いに同じにすることができる。
＜２．適用例＞
　上記実施の形態では、本技術を、図１に示した構成を有する時間計測装置に適用したが、これに限定されるものではない。例えば、時間計測装置を、図２０に示す構成を有する時間計測装置に適用してもよい。この時間計測装置２は、レンズ７１と、画素アレイ７２と、レンズ７３と、画素アレイ７４と、時間計測部７５とを備えている。
　レンズ７１は、光源１１から射出した光を所定の角度範囲内に拡散させるように構成される。また、レンズ７１は、光源１１から射出した光の一部を、画素アレイ７２に向かって反射させるようになっている。
　画素アレイ７２は、レンズ７１により反射された光をリファレンス光として検出するように構成される。画素アレイ７２は、例えば、上記実施の形態に係る画素アレイ２１と同様の構成を有する。
　レンズ７３は、画素アレイ７４の受光面Ｓにおいて像を結像させるように構成される。このレンズ７３には、計測対象物９により反射された光（反射光Ｌ２）が入射するようになっている。
　画素アレイ７４は、反射光Ｌ２を検出するように構成される。この画素アレイ７４は、上記実施の形態に係る画素アレイ２１と同様の構成を有する。
　時間計測部７５は、画素アレイ７２，７４から供給された信号Ｓ１に基づいて、光を射出したタイミングおよび反射光を検出したタイミングの間の時間差を計測することにより、デプス画像ＰＩＣを生成するように構成される。
＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２２は、撮像部１２０３１の設置位置の例を示す図である。
　図２２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、デッドタイムが短くなるので、計測精度を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等の精度を高めることができる。
　以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、画素３０は、図４に示した構成に限定されるものではなく、可変遅延回路５０を用いて受光パルスＰＬのパルス幅を設定可能な様々な構成を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、前記遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、前記遅延回路を用いてリングオシレータを構成可能であり、前記リングオシレータにおける発振信号を前記出力信号として出力可能な画素と、
　前記出力信号に基づいて時間計測処理を行うことが可能な時間計測部と
　を備えた時間計測デバイス。
（２）前記時間計測処理は、前記第２の動作モードにおいて、前記発振信号に基づいて、前記遅延回路の前記遅延時間を計測することを含む
　前記（１）に記載の時間計測デバイス。
（３）前記発振信号は、第１の論理レベルと第２の論理レベルとの間で遷移し、
　前記時間計測処理は、前記第１の論理レベルが継続される時間の長さを計測することにより、前記遅延回路の前記遅延時間を計測することを含む
　前記（２）に記載の時間計測デバイス。
（４）前記時間計測部が計測した前記遅延時間に基づいて、前記遅延回路の前記遅延時間を調整可能な遅延制御部をさらに備えた
　前記（２）または（３）に記載の時間計測デバイス。
（５）前記画素を複数備え、
　複数の前記画素における前記遅延回路の前記遅延時間は、１つの遅延設定に基づいて設定され、
　前記時間計測処理は、前記第２の動作モードにおいて、前記複数の画素からそれぞれ出力された複数の前記発振信号に基づいて、前記複数の画素における前記遅延回路の前記遅延時間を計測することを含み、
　前記遅延制御部は、前記時間計測部が計測した前記遅延時間に基づいて、前記遅延設定を生成可能である
　前記（４）に記載の時間計測デバイス。
（６）前記時間計測処理は、前記第１の動作モードにおいて、前記パルス信号に基づいて、前記受光素子の受光タイミングを検出することを含む
　前記（１）から（５）のいずれかに記載の時間計測デバイス。
（７）前記画素は、オン状態になることにより受光ノードと第１の電源ノードとを接続可能なスイッチを有し、
　前記受光素子は、前記受光ノードと第２の電源ノードとの間に挿設され、
　前記遅延回路は、前記第１の動作モードにおいて、前記受光ノードの電圧に応じた信号を遅延し、
　前記スイッチは、前記第１の動作モードにおいて、前記遅延回路により遅延された信号に基づいてオン状態になることが可能である
　前記（１）から（６）のいずれかに記載の時間計測デバイス。
（８）前記画素は、セレクタをさらに有し、
　前記パルス信号は、前記受光ノードの電圧に応じた信号であり、
　前記セレクタは、前記第１の動作モードにおいて前記パルス信号を前記出力信号として選択可能であり、前記第２の動作モードにおいて前記発振信号を前記出力信号として選択可能である
　前記（７）に記載の時間計測デバイス。
（９）前記受光素子は、第１の半導体基板に形成され、
　前記遅延回路および前記スイッチは、前記第１の半導体基板に重ね合わされた第２の半導体基板に形成された
　前記（７）または（８）に記載の時間計測デバイス。
（１０）前記受光素子は、シングルフォトンアバランシェダイオードである
　前記（１）から（９）のいずれかに記載の時間計測デバイス。
（１１）光を射出可能な光源と、
　前記光に対応する反射光を検出可能な受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、前記遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、前記遅延回路を用いてリングオシレータを構成可能であり、前記リングオシレータにおける発振信号を前記出力信号として出力可能な画素と、
　前記出力信号に基づいて時間計測処理を行うことが可能な時間計測部と
　を備えた時間計測装置。
　本出願は、日本国特許庁において２０１８年８月７日に出願された日本特許出願番号２０１８－１４８６７５号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、前記遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、前記遅延回路を用いてリングオシレータを構成可能であり、前記リングオシレータにおける発振信号を前記出力信号として出力可能な画素と、
    　前記出力信号に基づいて時間計測処理を行うことが可能な時間計測部と
    　を備えた時間計測デバイス。
  2. 　前記時間計測処理は、前記第２の動作モードにおいて、前記発振信号に基づいて、前記遅延回路の前記遅延時間を計測することを含む
    　請求項１に記載の時間計測デバイス。
  3. 　前記発振信号は、第１の論理レベルと第２の論理レベルとの間で遷移し、
    　前記時間計測処理は、前記第１の論理レベルが継続される時間の長さを計測することにより、前記遅延回路の前記遅延時間を計測することを含む
    　請求項２に記載の時間計測デバイス。
  4. 　前記時間計測部が計測した前記遅延時間に基づいて、前記遅延回路の前記遅延時間を調整可能な遅延制御部をさらに備えた
    　請求項２に記載の時間計測デバイス。
  5. 　前記画素を複数備え、
    　複数の前記画素における前記遅延回路の前記遅延時間は、１つの遅延設定に基づいて設定され、
    　前記時間計測処理は、前記第２の動作モードにおいて、前記複数の画素からそれぞれ出力された複数の前記発振信号に基づいて、前記複数の画素における前記遅延回路の前記遅延時間を計測することを含み、
    　前記遅延制御部は、前記時間計測部が計測した前記遅延時間に基づいて、前記遅延設定を生成可能である
    　請求項４に記載の時間計測デバイス。
  6. 　前記時間計測処理は、前記第１の動作モードにおいて、前記パルス信号に基づいて、前記受光素子の受光タイミングを検出することを含む
    　請求項１に記載の時間計測デバイス。
  7. 　前記画素は、オン状態になることにより受光ノードと第１の電源ノードとを接続可能なスイッチを有し、
    　前記受光素子は、前記受光ノードと第２の電源ノードとの間に挿設され、
    　前記遅延回路は、前記第１の動作モードにおいて、前記受光ノードの電圧に応じた信号を遅延し、
    　前記スイッチは、前記第１の動作モードにおいて、前記遅延回路により遅延された信号に基づいてオン状態になることが可能である
    　請求項１に記載の時間計測デバイス。
  8. 　前記画素は、セレクタをさらに有し、
    　前記パルス信号は、前記受光ノードの電圧に応じた信号であり、
    　前記セレクタは、前記第１の動作モードにおいて前記パルス信号を前記出力信号として選択可能であり、前記第２の動作モードにおいて前記発振信号を前記出力信号として選択可能である
    　請求項７に記載の時間計測デバイス。
  9. 　前記受光素子は、第１の半導体基板に形成され、
    　前記遅延回路および前記スイッチは、前記第１の半導体基板に重ね合わされた第２の半導体基板に形成された
    　請求項７に記載の時間計測デバイス。
  10. 　前記受光素子は、シングルフォトンアバランシェダイオードである
    　請求項１に記載の時間計測デバイス。
  11. 　光を射出可能な光源と、
    　前記光に対応する反射光を検出可能な受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、前記遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、前記遅延回路を用いてリングオシレータを構成可能であり、前記リングオシレータにおける発振信号を前記出力信号として出力可能な画素と、
    　前記出力信号に基づいて時間計測処理を行うことが可能な時間計測部と
    　を備えた時間計測装置。
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