WO2019179064A1 - 提高三维nand闪存存储器可靠性的数据写入方法 - Google Patents

提高三维nand闪存存储器可靠性的数据写入方法 Download PDF

Info

Publication number
WO2019179064A1
WO2019179064A1 PCT/CN2018/104546 CN2018104546W WO2019179064A1 WO 2019179064 A1 WO2019179064 A1 WO 2019179064A1 CN 2018104546 W CN2018104546 W CN 2018104546W WO 2019179064 A1 WO2019179064 A1 WO 2019179064A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
flash memory
nand flash
writing
reliability
Prior art date
Application number
PCT/CN2018/104546
Other languages
English (en)
French (fr)
Inventor
陈杰智
曹芮
武继璇
Original Assignee
山东大学
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 山东大学 filed Critical 山东大学
Priority to KR1020197029877A priority Critical patent/KR20200028327A/ko
Publication of WO2019179064A1 publication Critical patent/WO2019179064A1/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G06F3/0649—Lifecycle management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7209—Validity control, e.g. using flags, time stamps or sequence numbers

Abstract

一种提高三维NAND闪存存储器可靠性的数据写入方法，基于三维架构NAND闪存存储器，在写入数据之前，预先对数据存储区域写入一组特殊数据后进行擦除，之后再执行数据写入操作；所述特殊数据分为两种形式，一种是与待存储数据完全相同的数据，一种是使存储单元相同状态的数据。对数据保持特性要求的不同，划分不同的存储区域进行不同的动作操作。实验证明，连续写入两次相同的数据，减少三维NAND闪存存储器的错误率效果最佳，保持特性也较好。本发明不仅适用于没有使用过的存储区域，还适用于进行多次擦除、写入操作的区域，用此方法也可以减少约百分之三十以上的错误数据。当对数据进行保持操作后，得到错误率也相对于普通方法大大减小，提高了可靠性。

Description

提高三维NAND闪存存储器可靠性的数据写入方法 技术领域
本发明涉及一种用于减少三维NAND闪存存储器错误率及改善其保持特性的方法，属于闪存存储器可靠性技术领域。
背景技术
NAND型和NOR型是闪存存储器的主要类型。NAND闪存可以达到高存储密度，并且写入和擦除的速度也很快。随着信息产业的不断发展进步，半导体存储器的市场需求持续增长，NAND闪存存储器的市场需求也呈现出了高速发展的态势。
NAND闪存存储器在市场上的需要日益增加的同时，NAND闪存在技术上也在不断发展。NAND闪存存储器根据存储在每个存储单元中的位数分为SLC、MLC、TLC等几种架构，并且仍在不断发展。器件尺寸的缩小，位成本的降低，从而降低了二维NAND闪存存储器的可靠性。高可靠性的NAND闪存存储器对于NAND闪存存储器应用至关重要。
在工艺特征尺寸小于32纳米以后，随着浮栅存储器尺寸的不断缩小，多晶硅浮栅和电荷隧穿氧化层的厚度不断地减薄，传统浮栅型存储器的局限性就会越来越突出，二维NAND闪存存储器的问题越来越多，业界开始着眼于三维NAND闪存存储器的发展。
图1给出了三维NAND闪存存储器的结构，由里至外依次为核心介质层、多晶硅沟道、隧穿氧化层、电荷俘获层和阻挡氧化层。图1中左侧是三维立体结构,属于Bit Cost Scalable(BICS)结构，BICS工艺使用了先栅极的工艺，交替沉积氧化物层和多晶硅层，后在堆叠层中形成一个通道孔，并填充氧化物-氮化物-氧化物和多晶硅实现。每个单元的基本结构是SONOS(控制栅-阻挡氧化层-电荷俘获层-隧穿氧化层-通道)结构。图1中右侧是BICS横截面图，包括：控制栅、阻挡氧化层、电荷俘获层、隧穿氧化层和多晶硅环形沟道层。在写入状态时，电荷存储在电荷俘获层的陷阱中。
图2给出了TLC 3D NAND的阈值电压分布图。根据存储在每个存储单元中的位数，主要分为三种读写方式单值存储(SLC)、多值存储(MLC)和三值存储(TLC)，而四值存储(QLC)在三维立体闪存存储器中也得到了应用。随着生产工艺的提高，NAND闪存存储器在迎来单位存储成本大幅降低的同时，也面临着越来越严重的可靠性问题。三维TLC NAND闪存有三种不同的页面类型，即LSB，CSB和MSB。TLC NAND闪存包含八个分配级别(擦除，A，B......G)，如图2所示。可靠性问题是三维NAND存储器所面临的重要问题，所以本发明用来提高TLC 3D NAND的可靠性。
图3给出了TLC 3D NAND的BER与编程/擦除循环次数和保持时间的关系。器件的可靠性是一个非常值得研究和关注的话题。随着NAND闪存存储器使用过程中编程/擦除循环次数的不断增加，其发生错误的概率将呈现出非线性的快速增长。图中具体的关系为：蓝色曲线是编程/擦除循环次数为1，500，1000，2000之后错误率(BER)的变化，由图可知， 随着循环次数的增加，BER呈现非线性的快速增长。数据保持问题是存储单元的阈值电压随数据贮存时间增长而发生改变的物理现象，该物理现象则是由隧道氧化物发生不可避免的电荷捕获而造成。红色曲线便是编程/擦除循环次数为1，500，1000，2000后保持12个小时BER的变化，由图3可知，较数据保持之前，BER明显的增长。
图4是三维NAND闪存存储器在数据保持期间三种电荷损失机制。图中是数据在写入的状态下，即电荷存储在电荷俘获层，在数据保持期间，三种电荷损失机制，一是由横向扩散引起的电荷损失，二是由垂直扩散引起的电荷损失，三是由Poole-Frenkel效应引起的电荷损失。其中横向扩散引起的电荷损失是影响三维NAND闪存存储器可靠性方面的重要问题。横向扩散是在电荷俘获层的电子向连续单元的电荷俘获层扩散。
三维NAND闪存存储器解决问题的思路不一样，为了提高NAND的容量、降低成本，转而堆叠更多的层数，这样一来，三维NAND闪存的容量、性能、可靠性都有了保证，但是三维闪存存储器也出现与平面结构不同的问题。
所以本发明旨在提高三维NAND闪存存储器的可靠性。
发明内容
本发明针对现有的减少闪存错误率技术以及提高器件保持特性方面存在的不足，提供一种方便有效的提高三维NAND闪存存储器可靠性的数据写入方法。
本发明提高三维NAND闪存存储器可靠性的数据写入方法，是：
基于三维架构NAND闪存存储器，在写入数据之前，预先对数据存储区域写入一组特殊数据后进行擦除，之后再执行数据写入操作；所述特殊数据分为两种形式，一种是与待存储数据完全相同的数据，一种是使存储单元相同状态的数据。
所述写入一组特殊数据后进行擦除，之后再执行数据写入操作，是把预写入特殊数据、擦除操作以及待存储数据的写入操作合并到一个连续性写入操作时序中，首先是特殊数据(与待存储数据相同的数据或使使存储单元相同状态的数据)写入时序，其次是擦除时序，最后是待存储数据的写入时序。
所述使存储单元相同状态的数据是指通过编码LSB页、CSB页和MSB页，从而使每个存储单元的状态(阈值电压判定)是相同的，而且这个状态是低阈值电压状态(例如MLC中的A状态，TLC中的A状态、B状态以及C状态)；
对于所述与待存储数据完全相同的数据，是选择任意没有使用过的存储区域，在该存储区域写入需要存储的数据，然后在该存储区域进行擦除操作，随后立即在该存储区域写入与上次相同的数据。
根据对数据保持特性要求的不同，划分不同的存储区域对数据进行存储，进行不同的动作操作。对于数据保持特性要求高的数据，可以首先对预定存储区域进行预写入(与待存储数据相同的数据或是使存储单元相同状态的数据)，其次对该区域擦除，其后才执行数据转移或数据写入操作。对于数据保持特性要求不高的数据，直接写入数据即可。
所述数据在备份或转移时，首先对预定存储区域进行预写入(与待存储数据相同的数据 或是使存储单元相同状态的数据)，其次对该区域擦除，其后才执行数据转移或数据写入操作。
特殊数据写入和擦除的数据判定(verify)可以去除以减少连续性写入操作时序所需时间。
本发明的方法基于三维NAND闪存存储器，不仅适用于没有使用过的存储区域，还适用于进行多次擦除、写入操作的区域，用此方法也可以减少约百分之三十以上的错误数据。当对数据进行保持操作后，得到错误率也相对于普通方法大大减小，达到了提高器件可靠性的目的。
附图说明
图1是三维NAND闪存存储器的结构示意图。
图2是TLC 3D NAND的阈值电压分布图。
图3是TLC 3D NAND的BER与编程/擦除循环次数和保持时间的关系图。
图4是三维NAND闪存存储器在数据保持期间三种电荷损失机制。
图5是本发明方法的流程图。
图6是根据数据要求划分不同存储区域的动作模式。
图7是本发明方法中的时序图。
图8是预写入(A、B…G态)的动作方式的电荷分布图。
图9是连续写入两次相同数据的动作方式的电荷分布图。
图10是实施例1中改善TLC 3D NAND可靠性的示意图。
图11是实施例2中进行磨损操作后改善TLC三维NAND可靠性的流程图。
图12是实施例2中进行磨损操作后改善TLC三维NAND可靠性的结果图。
具体实施方式
如图5所示，本发明的改善三维NAND闪存存储器可靠性的方法，是基于三维架构NAND闪存存储器(以TLC 3D NAND闪存为例进行实验)。在写入数据之前，预先对数据存储区域写入一组特殊数据后进行擦除，之后再执行数据写入操作。这组特殊数据可分为两种形式，一种是与待存储数据完全相同的数据，一种是使存储单元相同状态的数据。
其中两次写入相同的数据，其错误率及保持特性都较好。具体操作为：选择任意没有使用过的存储区域，在此区域写入需要存储的数据，与普通的过程不同的是，在该存储区域进行擦除操作，随后立即在该区域写入与上次相同的数据。由实验证明，此方法可以减少约百分之三十以上的错误数据。换言之，即在存储区域，连续写入两次相同的数据，可以减少三维NAND闪存存储器的错误率。
使存储单元相同状态的数据是指通过编码LSB页，CSB页，MSB页，从而使每个存储单元的状态(阈值电压判定)是相同的，而且这个状态是低阈值电压状态，例如MLC中的A状态，TLC中的A状态、B状态、以及C状态。其中两次写入相同的数据，其错误率及保持特性都较好。由实验证明，此方法可以减少大约百分之三十的错误数据。
把预写入特殊数据、擦除操作、及待存储数据的写入操作合并到一个连续性写入操作时序中，其特征是：首先是特殊数据(与待存储数据相同的数据或使使存储单元相同状态的数据)写入时序，其次是擦除时序，最后是待存储数据的写入时序。
在数据备份或转移时，首先对预定存储区域进行预写入(与待存储数据相同的数据或是使存储单元相同状态的数据)，其次对该区域擦除，其后才执行数据转移或数据写入操作。
本发明不仅适用于没有使用过的存储区域，还适用于进行多次擦除、写入操作的区域，用此方法也可以减少约百分之三十以上的错误数据。当对数据进行保持操作后，得到错误率也相对于普通方法大大减小，达到了提高器件可靠性的目的。
图6给出了根据数据要求划分不同存储区域的动作模式。根据不同的数据存储需求，划分不同的存储区域，进行不同的动作操作。对于数据保持特性要求高的数据，可以首先对预定存储区域进行预写入与待存储数据相同的数据，其次对该区域擦除，其后才执行数据转移或数据写入操作。对于数据保持特性要求中等的数据，可以首先对预定存储区域进行预写入A态的数据，其次对该区域擦除，其后才执行数据转移或数据写入操作。对于数据保持特性要求不高的数据，直接写入数据便好。
图7给出了时序图。NAND闪存存储单元阈值电压的改变是通过向浮栅极注入或移除一定数量的电荷来实现的。NAND闪存存储器在写入时，在控制栅施加较高电压，而擦除时则需要在基极(源极与漏极)施加较高电压。图7中依次是在存储区域先预写入特殊数据的电压时序图，后在该存储区域擦除时电压的时序图，再次写入所需要存储数据时电压的时序图，以及每个脉冲施加的时间。把预写入特殊数据、擦除操作、及待存储数据的写入操作合并到一个连续性写入操作时序中，其特征是：首先是特殊数据(与待存储数据相同的数据或使使存储单元相同状态的数据)写入时序，其次是擦除时序，最后是待存储数据的写入时序。
图8和图9给出了对应图7时序图的电荷分布图。特殊数据写入和擦除的数据判定(verify)可以去除，以减少连续性写入操作时序所需时间。图8是预写入(A、B…G态)的动作方式，t1是在存储区域写入A、B…G态的数据后，t2是在该存储区域擦除该数据后，t3写入需要存储数据后。由于在三维NAND闪存单元之间的横向扩散，所以此方法就综合利用这点，降低数据的错误率。图9是连续写入两次相同数据的动作方式，t1是在存储区域第一次写入需存储的数据后，t2是在该存储区域擦除该数据后，t3再写入需要存储数据后。由于在三维NAND闪存单元之间的横向扩散，所以本发明的方法就是综合利用这点，降低数据的错误率。
实施例1
本实施例是通过本发明的方法改善TLC 3D NAND的可靠性，如图10所示，具体操作过程如下。
选择TLC三维NAND的芯片，随机的选择八个没有使用过的块(Block)，首先将这八个Block进行擦除，写入相同的随机数，分别读出此时各个Block的错误率，第一个Block进行擦除，后写入与之前相同的随机数，读出此时该Block的错误率；第二个Block进行擦除，写入全A的数据，后再擦除，写入与之前相同的随机数，读出此时Block的错误率；第三个 Block进行擦除，写入全B的数据，后再擦除，写入与之前相同的随机数，读出此时Block的错误率，其余的四到八个Block，按照第二和第三的方式，分别先进行擦除，分别写入全C，D，E，F，G的数据，后再擦除，均写入与之前相同的随机数，读出此时各个Block的错误率。
由图10可以直接的看出连续两次相同的数据可以减少大约百分之三十的错误，与其他几种方式相比较而言，此方式减少错误率的效果明显。
实施例2
本实施例是进行磨损操作后通过本发明的方法改善改善TLC三维NAND的可靠性，如图12所示，具体操作过程如下。
如图11给出的流程图。根据数据对其保持特性的需求，可以分为两种动作方式。类型A针对于数据保持特性的高的数据，在进行磨损操作后，对预定存储区域进行预写入与待存储数据相同的数据，然后擦除该存储区域，再次写入需要存储的数据，然后进行保持特性的测量；类型B是针对于数据保持特性低的数据，在进行磨损操作后，直接写入数据，然后进行保持特性的测量。此实例的具体操作过程是：选择TLC 3D NAND的芯片，随机的选择两个没有使用过的Block，然后进行磨损操作，即两个Block均进行编程/擦除循环为500的操作，后写入随机数，并且读出此时的错误率，该Block在此情况下，分别测量保持12小时，24小时，36小时，48小时的错误率；另一个Block也写入相同的随机数，与之不同的是，立即将此Block进行擦除，后再次写入相同的随机数，并且读出此时的错误率，该Block在此情况下，分别测量保持12小时，24小时，36小时，48小时的错误率。
如图12给出的结果图，图中黑色曲线代表在类型A的方式下，器件的保持特性变化，黄色曲线代表在类型B的方式下，器件的保持特性变化。可以直接的看出，对预定存储区域进行预写入，在进行磨损操作后，其BER减小，并且其保持特性也变好。

Claims (7)

  1. 一种提高三维NAND闪存存储器可靠性的数据写入方法，其特征是：
    基于三维架构NAND闪存存储器，在写入数据之前，预先对数据存储区域写入一组特殊数据后进行擦除，之后再执行数据写入操作；所述特殊数据分为两种形式，一种是与待存储数据完全相同的数据，一种是使存储单元相同状态的数据。
  2. 根据权利要求1所述的提高三维NAND闪存存储器可靠性的数据写入方法，其特征是：所述写入一组特殊数据后进行擦除，之后再执行数据写入操作，是把预写入特殊数据、擦除操作以及待存储数据的写入操作合并到一个连续性写入操作时序中，首先是特殊数据写入时序，其次是擦除时序，最后是待存储数据的写入时序。
  3. 根据权利要求2所述的连续性写入操作时序，其特征是：所述特殊数据写入和擦除的数据判定去除，以减少连续性写入操作时序所需时间。
  4. 根据权利要求1所述的提高三维NAND闪存存储器可靠性的数据写入方法，其特征是：所述使存储单元相同状态的数据是指通过编码LSB页、CSB页和MSB页，从而使每个存储单元的状态是相同的，而且这个状态是低阈值电压状态。
  5. 根据权利要求1所述的提高三维NAND闪存存储器可靠性的数据写入方法，其特征是：对于所述与待存储数据完全相同的数据，是选择任意没有使用过的存储区域，在该存储区域写入需要存储的数据，然后在该存储区域进行擦除操作，随后立即在该存储区域写入与上次相同的数据。
  6. 根据权利要求1所述的提高三维NAND闪存存储器可靠性的数据写入方法，其特征是：在数据写入时，根据数据分类来执行不同的写入命令，对于需求长时间保持特性的数据首先对预定存储区域进行预写入，其次对该区域擦除，其后才执行数据转移或数据写入操作。
  7. 根据权利要求1所述的提高三维NAND闪存存储器可靠性的数据写入方法，其特征是：在数据备份或转移时，首先对预定存储区域进行预写入，其次对该区域擦除，其后才执行数据转移或数据写入操作。
PCT/CN2018/104546 2018-09-05 2018-09-07 提高三维nand闪存存储器可靠性的数据写入方法 WO2019179064A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020197029877A KR20200028327A (ko) 2018-09-05 2018-09-07 3차원 nand 플래시 메모리의 신뢰성을 향상시키는 데이터 기입 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201811033382.2A CN109240619A (zh) 2018-09-05 2018-09-05 提高三维nand闪存存储器可靠性的数据写入方法
CN201811033382.2 2018-09-05

Publications (1)

Publication Number Publication Date
WO2019179064A1 true WO2019179064A1 (zh) 2019-09-26

Family

ID=65067393

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2018/104546 WO2019179064A1 (zh) 2018-09-05 2018-09-07 提高三维nand闪存存储器可靠性的数据写入方法

Country Status (3)

Country Link
KR (1) KR20200028327A (zh)
CN (1) CN109240619A (zh)
WO (1) WO2019179064A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111276176A (zh) * 2020-02-11 2020-06-12 上海威固信息技术股份有限公司 一种三维堆叠闪存单元阈值电压分布模型构建方法
US11106532B1 (en) * 2020-04-29 2021-08-31 Micron Technology, Inc. Selective sampling of a data unit during a program erase cycle based on error rate change patterns
CN114063906B (zh) * 2021-10-15 2022-05-17 北京得瑞领新科技有限公司 Nand闪存中物理块的管理方法、装置及ssd设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110255336A1 (en) * 2010-04-14 2011-10-20 Kabushiki Kaisha Toshiba Semiconductor memory device
CN106251900A (zh) * 2015-06-12 2016-12-21 株式会社东芝 半导体存储装置及存储系统
CN107369470A (zh) * 2016-02-26 2017-11-21 三星电子株式会社 存储设备的编程方法和使用其的存储系统
CN107958687A (zh) * 2016-10-18 2018-04-24 群联电子股份有限公司 存储器编程方法、存储器控制电路单元及其存储装置
CN108074618A (zh) * 2016-11-15 2018-05-25 旺宏电子股份有限公司 存储器阵列的操作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110255336A1 (en) * 2010-04-14 2011-10-20 Kabushiki Kaisha Toshiba Semiconductor memory device
CN106251900A (zh) * 2015-06-12 2016-12-21 株式会社东芝 半导体存储装置及存储系统
CN107369470A (zh) * 2016-02-26 2017-11-21 三星电子株式会社 存储设备的编程方法和使用其的存储系统
CN107958687A (zh) * 2016-10-18 2018-04-24 群联电子股份有限公司 存储器编程方法、存储器控制电路单元及其存储装置
CN108074618A (zh) * 2016-11-15 2018-05-25 旺宏电子股份有限公司 存储器阵列的操作方法

Also Published As

Publication number Publication date
CN109240619A (zh) 2019-01-18
KR20200028327A (ko) 2020-03-16

Similar Documents

Publication Publication Date Title
US11592987B2 (en) Nonvolatile semiconductor memory device
USRE46995E1 (en) Programming non-volatile storage using binary and multi-state programming processes
JP5542737B2 (ja) 不揮発性半導体記憶装置
US9245637B2 (en) Systems and methods for read disturb management in non-volatile memory
US9070460B2 (en) Non-volatile semiconductor memory
JP5259666B2 (ja) 不揮発性半導体記憶装置
CN110047536A (zh) 非易失性半导体存储装置
WO2019179064A1 (zh) 提高三维nand闪存存储器可靠性的数据写入方法
US10734084B2 (en) Scheme to reduce read disturb for high read intensive blocks in non-volatile memory
KR20110090828A (ko) 불휘발성 반도체 기억 장치 및 그 구동 방법
US8737134B2 (en) Nonvolatile semiconductor storage device
US8942038B2 (en) High endurance nonvolatile memory
US20140095770A1 (en) Selective Protection of Lower Page Data During Upper Page Write
US10409499B2 (en) NAND flash memory device and system including SLC and MLC write modes
US11508440B1 (en) Periodic write to improve data retention
CN113241107B (zh) 一种减少三维存储器的数据刷新操作的方法及装置
US11605437B2 (en) Memory programming with selectively skipped verify pulses for performance improvement
CN112967747B (zh) 一种三维存储器的纠错方法及装置
WO2020206822A1 (zh) 一种提高三维nand闪存存储器耐久性的方法
JP5502773B2 (ja) 不揮発性半導体記憶装置
US9927993B2 (en) Semiconductor memory device
US11972817B2 (en) State look ahead quick pass write algorithm to tighten ongoing natural threshold voltage of upcoming states for program time reduction
Raquibuzzaman Reliable and Energy-Efficient 3D NAND Flash Storage System Design Using Run-Time Device and System Interaction
Beug NAND Flash Technology
US20160267989A1 (en) Nonvolatile semiconductor memory device and operation method thereof

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18910478

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18910478

Country of ref document: EP

Kind code of ref document: A1

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 250621)

122 Ep: pct application non-entry in european phase

Ref document number: 18910478

Country of ref document: EP

Kind code of ref document: A1