WO2019158657A1 - Komposithalbleiterbauelement und verfahren zur herstellung eines komposithalbleiterbauelements - Google Patents

Komposithalbleiterbauelement und verfahren zur herstellung eines komposithalbleiterbauelements Download PDF

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protruding
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electrically conductive
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Definitions

  • LEDs light emitting diodes
  • a carrier substrate For example, microelectronic circuits may be provided in the substrate substrate.
  • the carrier substrate may be silicon based, while the LEDs are made of a semiconductor material other than silicon. In this transfer, a mechanical connection of the semiconductor chip takes place on the carrier substrate. At the same time, it is desirable to provide reliable electrical connections between the transferred semiconductor chip and the carrier substrate during transmission.
  • a composite semiconductor component comprises a carrier substrate made of a semiconductor material and a semiconductor chip arranged on the carrier substrate.
  • the carrier substrate has an element projecting from a first main surface of the carrier substrate, which comprises an electrically conductive material which is electrically conductively connected to a contact region of the carrier substrate.
  • the semiconductor chip has on a first surface at least one contact surface, which is electrically connected to the electrically conductive material of the forth projecting element.
  • the contact surface has at a position where the contact surface and the electrically conductive material of the protruding member each Weil contact each other, a greater lateral extent than the protruding element.
  • the composite semiconductor component further comprises an adhesive, which is arranged between the semiconductor chip and the carrier substrate and is suitable for mechanically connecting the semiconductor chip and the carrier substrate.
  • An aspect ratio of diameter to height of the protruding element may be 0.3 to 3.
  • the protruding element is made of an insulating material.
  • the electrically conductive material is arranged as a structured layer over the protruding element.
  • the semiconductor chip may contain active regions of an optoelectronic component detached from a growth substrate.
  • a plurality of protruding elements can be provided per contact surface of the semiconductor chip.
  • the composite semiconductor device may include a plurality of protruding elements of which at least one is disposed at a position outside the contact surfaces of the semiconductor chip.
  • a recess may be formed in the first main surface of the support substrate, and the protruding members are positioned in the recess.
  • a method of manufacturing a composite semiconductor device comprising a carrier substrate made of a semiconductor material and a semiconductor chip disposed on the carrier substrate comprises forming an element protruding from a first main surface of the carrier substrate and comprising an electrically conductive material having a contact region of the Carrier substrate electrically conductive verbun is the, resulting in a workpiece surface.
  • An adhesive layer is workedbil det over the workpiece surface.
  • the semiconductor chip which has at least one contact surface on a first surface, is joined together with the carrier substrate.
  • the adhesive is cured, wherein the electrically conductive material of the protruding ele ment is electrically connected to the associated contact surface of the semiconductor chip.
  • the contact surface has a greater lateral extent than the protruding element at a position at which the contact surface and the electrically conductive material of the protruding element contact each other.
  • Forming the protruding element may include applying the electrically conductive material at predetermined positions. For example, first surfaces of a plurality of semiconductor chips may be simultaneously joined to the carrier substrate by a micro-transfer method.
  • a further method for producing a composite semiconductor component which has a carrier substrate and a semiconductor chip arranged on the carrier substrate comprises forming a plurality of protruding elements on a first main surface of the carrier substrate and forming an electrically conductive material which electrically connects to a contact region is conductively connected, on at least one of the protruding elements.
  • a contact surface of the semiconductor chip is brought into contact with the electrically conductive material, wherein the contact surface at a position at which the contact surface and the electrically conductive material of the protruding element are in contact with each other has a greater lateral extent than the protruding element ,
  • the protruding elements may be made of an insulating material, and the electrically conductive material is formed as a structured layer over the protruding elements.
  • At least one of the protruding elements may be formed at a position outside the contact area of the semiconductor chip.
  • a composite semiconductor device has a carrier substrate as well as a semiconductor chip arranged on the carrier substrate, wherein the carrier substrate has a multiplicity of protruding elements from a first main surface of the carrier substrate.
  • An electrically conductive material is electrically conductively connected to a contact region of the carrier substrate and out on at least one of the protruding elements.
  • the semiconductor chip has at least one contact surface on a first surface, which is electrically connected to the electrically conductive material on at least one element. At a position where the contact surface and the electrically conductive material on the protruding member are in contact with each other, the con tact surface has a greater lateral extent than each protruding element.
  • the semiconductor chip may contain th of a growth substrate detached active areas of an optoelectronic device.
  • a recess may be formed in the first major surface of the carrier substrate, and the protruding elements are positioned in the recess.
  • An electrical device may comprise the composite semiconductor device as described above.
  • the electrical device may be a photovoltaic, photonic, data storage, sensor, lighting, biomimetic and biocompatible device.
  • Fig. 1A shows a perspective view of a Crowding element.
  • Fig. 1B shows a perspective view of the carrier substrate with applied metallization regions.
  • FIG. 1C illustrates the application of two semiconductor chips on the carrier substrate.
  • FIG. ID shows a cross-sectional view of a carrier substrate with a semiconductor chip.
  • FIG. 2A illustrates a method of making a composite semiconductor device according to one or more embodiments.
  • FIG. 2B illustrates a method of manufacturing a composite semiconductor device according to one or more embodiments.
  • FIG. 3A shows a cross-sectional view of an example of a composite semiconductor device.
  • 3B shows a cross-sectional view of a Komposit Halblei terbauelements according to further embodiments.
  • Fig. 4A shows a cross-sectional view of a Kompositschlei terbauelements according to further embodiments.
  • 4B shows a cross-sectional view of a Komposit Halblei terbauelements according to further embodiments.
  • 4C shows a cross-sectional view of a composite semiconductor device according to further embodiments.
  • FIG. 5 shows a schematic view of an electrical device according to one or more embodiments.
  • wafer may include any semiconductor-based structure having a semiconductor surface. Wafers and structure are so that they include doped and undoped semiconductors, epitaxial semiconductor layers carried by a base-half conductor pad, and other semiconductor structures. For example, a layer of a first semiconductor material may be grown on a growth substrate made of a second semiconductor material. Depending on the intended use, the semiconductor can be based on a direct or an indirect semiconductor material.
  • semiconductor materials which are particularly suitable for generating electromagnetic radiation include, in particular, nitride semiconductor compounds, by means of which, for example, ultraviolet, blue or long-wavelength light can be generated, such as GaN, InGaN, AlN, AlGaN, AlGalnN, phosphide semiconductor compounds
  • the green or long wavy light can be generated, such as GaAsP, AlGalnP, GaP, AlGaP, and other Halbleitermateria materials such as AlGaAs, SiC, ZnSe, GaAs, ZnO, Ga2Cg, diamond, hexagonal BN BN and combinations of these materials.
  • the stoichiometric ratio of the ternary compounds may vary.
  • semiconductor materials may include silicon, silicon germanium and germanium.
  • the term "semiconductor" also includes organic semiconductor materials.
  • the term "opto-electronically active semiconductor layers" refers to those layers of the optoelectronic device which generate the electromagnetic radiation emitted by the optoelectronic device.
  • the opto-electronic semiconductor layers may comprise any type of semiconductor layer sequences suitable for emitting electromagnetic radiation. Specific examples include, but are not limited to, a pn junction, a double heterostructure, a single quantum well structure, a multiple compartment quantum well structure and / or a quantum cascade structure.
  • optical-electronic chip refers to a stack of opto-electronically active semiconductor layers, which may be supported by a growth or carrier substrate, as appropriate.Further embodiments, the term “opto-electronically active semiconductor layer” also refers to those layers of the opto-electronic device that are electromagnetic Absorb radiation.
  • lateral and “horizontal” as used in this specification are intended to describe an orientation or orientation that is substantially parallel to a first surface of a semiconductor substrate or semiconductor body. This may be, for example, the surface of a wafer or a die or a chip.
  • the terms “having,” “containing,” “comprising,” “having,” and the like are open-ended terms that indicate the presence of said elements or features, the presence of other elements or features but do not rule it out.
  • the indefinite articles and the definite articles include both the plural and the singular, unless the context clearly states otherwise.
  • the term “electrically connected” means a low-resistance electrical connection between the connected elements.
  • the term composite semiconductor component designates a composite semiconductor component which comprises a semiconductor chip arranged on a carrier substrate. If the carrier substrate is a semiconductor substrate, the semiconductor material of the semiconductor substrate and the semiconductor chip may each be different or even the same.
  • the semiconductor substrate may be a silicon substrate in which circuit components for driving the semiconductor chip or for processing signals supplied from the semiconductor chip are arranged.
  • the carrier substrate may for example also be constructed of an insulating material.
  • the composite semiconductor device may include one or more semiconductor chips.
  • the carrier substrate may comprise a semiconductor material.
  • circuit components 107 may be formed in or on a first main surface 110 of the carrier substrate 100.
  • Circuit components 107 may include, for example, transistors, diodes, capacitors, active or passive semiconductor device components.
  • the circuit components 107 may, for example, be connected to a via 105 via conductive regions 106.
  • the via 105 may be filled with an electrically conductive material Ma (shown in FIG. 1D).
  • the through-contacting 105 may be electrically connected to a surface 110 of the carrier substrate 100 arranged on the first main surface 110.
  • conductor tracks 108 may be formed in or on one of the main surfaces 110, 111 of the carrier substrate 100.
  • the tracks 108 may verbun with vias or via contacts 105 to be the.
  • the via holes 105 may extend from the first main surface 110 to a second one. the main surface 111 of the carrier substrate 100.
  • the vias 105 for example, with interconnects 108 or conductive regions 106, which are arranged, for example, in the interior of the carrier substrate 100, are connected.
  • the carrier substrate 100 may also be constructed from one or more insulating materials.
  • the carrier substrate may act as an interface or interface or redistribution layer between the semiconductor chip to be applied and further components on which the carrier substrate 100 is to be applied.
  • a backside metallization 109 may be disposed on the second major surface 111 of the carrier substrate.
  • the carrier substrate 100 illustrated in FIG. 1A is, for example, dimensioned such that in a subsequent method step for applying semiconductor chips, a plurality of semiconductor chips can be applied to this carrier substrate.
  • the protruding elements 130 may have a kind of knobbed structure.
  • the nub structure may have a shape sawn off columns, which may be cylindrical or conical forms.
  • the cross-sectional area of the protruding elements 130 may be circular, oval, but also polygonal, in particular approximately quadrangular, for example with rounded corners.
  • the shape of the protruding elements may be rectangular, trapezoidal or even triangular.
  • the cross-sectional view along a first plane running perpendicular to the first main surface 110 may be dependent on ner second cross-sectional view which intersects the first Queritessan view, be different.
  • the protruding elements may be rotationally symmetric or non-rotationally symmetric with respect to a respective element axis perpendicular to the first major surface.
  • An aspect ratio of diameter to height of the protruding elements may be, for example, 0.3 to 3.
  • the distance from the protruding elements may vary depending on the application and in particular depending on the number of protruding elements per semiconductor chip, which will be discussed later.
  • the distance between adjacent protruding elements may be approximately equal to the diameter of the protruding elements. This may be the case, for example, if a plurality of protruding elements 130, for example more than 4, are provided per semiconductor chip. This may also be the case, for example, if protruding elements 130 are present at positions which correspond to a position outside the contact surfaces of the semiconductor chip.
  • the distance between adjacent protruding members 130 may also be a multiple of the diameter of the protruding members. This may for example be the case if no more than 4 protruding elements per semiconductor chip are provided. This may also be the case if there are no protruding elements 130 at positions which correspond to a position outside the contact surfaces of the semiconductor chip.
  • meter is understood to mean a lateral dimension, for example the largest lateral dimension of the protruding elements 130.
  • the protruding elements 130 may be arranged according to a regular pattern.
  • the protruding members 130 may be arranged in rows and columns his or also checkered.
  • the protruding elements can also be belie big, that is arranged according to no regular pattern.
  • the size and shape of the protruding elements 130 need not necessarily be uniform.
  • the shape and size of the protruding elements may differ from each other among the protruding elements.
  • the protruding elements 130 may be made of an insulating material.
  • they may be applied by applying an insulating layer over the entire area and then patterned using a suitable mask.
  • a mask may be used that results in an irregular configuration of the protruding elements 130.
  • the mask for producing an irregular nub structure can be produced, for example, as follows: A layer of aluminum, which is less than 5 nm thick and thus does not cover the area, is deposited on the layer to be structured. The layer is oxidized during deposition or subsequently with oxygen. The resulting nanoscopic AI O particles cause a masking for the subsequent dry chemical etching process of the underlying layer. For example, masking for a dry chemical etch process based on fluorine gas, as is conventional for an insulating base material, may be particularly effective.
  • a structured conductive material 135 is applied to the carrier substrate 100 shown in, for example, FIG. 1B.
  • a layer of a conductive material can be applied over the whole area and then patterned by suitable structuring methods. It is but also possible that the conductive layer directly struktu ration, that is brought up only on selected surface areas. As a result, as shown in Fig. 1B, the conductive material is not disposed on all the protruding members 130 but only on selected ones.
  • the conductive material may comprise multiple layers.
  • the conductive material may include a metal or a metal compound.
  • a primer layer may first be formed, for example, a titanium-containing layer.
  • a conventional conductive Mate rialien such as tungsten, copper, aluminum, platinum, palladium, chromium, nickel or a compound of this Mate rials are applied.
  • a gold layer can be formed as a final layer.
  • the position of the patterned conductive material 135 may be formed in consideration of the position of the contact surfaces of a semiconductor chip to be deposited.
  • 1B shows a perspective view of the carrier substrate 100 with the structured conductive material 135.
  • a surface of the carrier substrate 100 with structured conductive material 135 resulting from this processing corresponds to a workpiece surface.
  • a layer thickness of the conductive material 135 may be about 50 to 200 nm.
  • semiconductor chips 200i, 200 2 , ... 200 n applied to the carrier substrate 100.
  • the semiconductor chips 200i, ... 200 n may, for example optoelekt tronic semiconductor chips.
  • the semiconductor chips 200 need not each be identical to each other.
  • semiconductor chip 200i may be one emitting in a first wavelength range of LED
  • the semiconductor chip 2 may be a 2OO emitting in egg nem second wavelength range LED. It is also possible that the two semiconductor chips each in differ in their functionality.
  • semiconductor chip 200i may be formed as an element emitting electromagnetic radiation, while semiconductor chip 200 2 receives this electromagnetic radiation and is designed, for example, as a sensor.
  • the thickness of the semiconductor chip 200i, 2OO 2 may, for example, be less than 200 ⁇ m, for example less than 100 ⁇ m, for example 1 to 60 ⁇ m.
  • the semiconductor chips can be designed such 2OO 2 200i, that they contain only the opto-electronically active layers 220, 230 substantially.
  • the optoelectronically active layers containing, for example, a generating or recording electromagnetic radiation suitable semiconductor material can be grown on a growth substrate and further processed and isolated into individual semiconductor chips.
  • the semiconductor chips can be detached from the growth substrate so that, for example, they do not contain the optoelectronically active layers 220, 230 but not the remains of the growth substrate.
  • an exposed surface of the optoelectrically active layer 230 may represent a second surface 211 of the semiconductor chip 200.
  • each of the semiconductor chips 200i, 2OO 2 has a first region 220 and a second portion 230 disposed thereabove.
  • the first region 220 may be a first semiconductor material of a first conductivity type, eg, p-type
  • the second region may be a second semiconductor material of a second conductivity type, eg, n-type.
  • the first and the second semiconductor material can be identical except for the conductivity type.
  • the first area 220 may include For example, be contacted via a first contact surface 225, which is arranged on a first surface 210 of the semiconductor chip 200.
  • the second region 230 of the semiconductor chip can be electrically contacted via an electrical contact 235 to the second region via a second contact surface 228, which is likewise disposed on the first surface 210 of the semiconductor chip.
  • the electrical contact 235 may be realized to the second region through a contact hole.
  • the contact hole may be lined with an insulating material 231.
  • the interior of the lined contact hole may be filled with a conductive material 232.
  • the semiconductor chips 200i, 200 2 can be produced in flip-chip technology. For example, this can be done by forming the first contact surface 225 and the second contact surface 228 on a semiconductor wafer.
  • the semiconductor chips 200i, 2OO 2 may also have a plurality of contact surfaces.
  • the semiconductor chips 200i be 2OO 2 chips for any electronic applications, and a plurality of contact surfaces may have. After separating the semiconductor wafer into individual chips, these are turned so that the contact surfaces 225, 228 can be brought into contact with a first main surface of a carrier substrate.
  • the semiconductor chips 200i, 200o 2 can be applied nacheinan on the carrier substrate 100, for example. But it is also possible to process them via a so-called micro-transfer printing method. According to embodiments, a plurality of semiconductor chips can be detached from a growth substrate or a temporary process carrier by laser action or using a silicone adhesive stamp and transferred to the carrier substrate 100. Regardless of which transmission technique is used, prior to transferring the semiconductor chips, a non-conductive adhesive may be formed over the workpiece surface.
  • the non-conductive adhesive may be an epoxy resin, for example a DOW Intervia 8023-10.
  • the non-conductive adhesive can be applied by spin coating or spin coating. A layer thickness of the non-conductive adhesive may be, for example, less than 500 nm, for example a few hundred nm. This can be achieved by diluting the adhesive before application to a suitable viscosity.
  • the semiconductor chips are applied.
  • the correct direction of the semiconductor chips can be ensured, for example, by using alignment marks.
  • FIG. 1D shows an enlarged cross-sectional view of carrier substrate 100 and semiconductor chip 200 to illustrate the process of joining.
  • a plurality of protruding elements 130 are formed over a first major surface 110 of carrier substrate 100.
  • the material of the protruding elements may be, for example, silicon dioxide, silicon nitride or another non-conductive material.
  • a structured conductive material 135 is formed over selected protruding elements 130, for example.
  • An adhesive layer 140 is disposed over the resultant surface of the material. Since the layer thickness of the adhesive layer 140 is quite thin, it is not shown as a continuous layer but only in spots.
  • the semiconductor chip 200 is placed on the carrier substrate 100.
  • contact the first and second contact surface 225, 228 each have certain protruding elements 130 provided with the conductive material 135.
  • a pressure illustrated by arrow 150 may be applied to the array of semiconductor chip 200 and carrier substrate 100. By applying the pressure, the contact surface 225, 228 and the conductive material or the metalization 135 is displaced onto the protruding elements 130. The adhesive layer 140 is removed.
  • the adhesive 140 hardens and leads to a permanent connection between Trä gersubstrat 100 and semiconductor chip 200.
  • the adhesive 140 hardens and leads to a permanent connection between Trä gersubstrat 100 and semiconductor chip 200.
  • shrinkage of the adhesive takes place.
  • the chips 200 can be pulled down, whereby an electrical connection between the semiconductor chip and the carrier substrate 100 can take place.
  • the adhesive can cure by thermal or UV processes.
  • the protruding elements 130 may be formed so that a lateral dimension becomes larger as the position closer to the carrier substrate 100 becomes closer.
  • the diameter of the protruding elements 130 adjacent to the semiconductor chip 200 may be smaller than adjacent the carrier substrate 100.
  • the pressure exerted on the junction between contact surface 225, 228 and conductive material 135 is further enhanced.
  • the curing can also be under an oxygen plasma he follow. In this case, a larger proportion of the adhesive substance between contact surfaces 225, 228 and the conductive Material 135 on the protruding elements 130 removed. As a result, a larger conductive bonding area between contact surfaces and the conductive material can be generated.
  • predetermined protruded elements 130 located at predetermined positions are respectively connected to the contact areas 120 via the patterned conductive material 135.
  • the carrier substrate may be singulated so that the resulting composite semiconductor device 10 has a plurality of semiconductor chips 200i, 200 2 , 200 3 .
  • the semiconductor chips belonging to a composite semiconductor device 10 may be identical or different from each other.
  • Komposi- traumleiterbaumaschineiana 10 can also in each case not more than a semiconductor chip 200i, 2OO 2, contained 2OO. 3
  • FIG. 2A summarizes the method according to embodiments.
  • a method for producing a composite semiconductor device comprising a carrier substrate made of a semiconductor material and a semiconductor chip disposed on the carrier substrate includes forming (S100) an element protruding from a first main surface of the carrier substrate and comprising an electrically conductive material results in a workpiece surface.
  • the electrically conductive Ma material is electrically conductive verbun with a contact area.
  • the method further includes forming (S110) an adhesive layer over the workpiece surface. Then, the semiconductor chip, which has at least one contact surface on a first surface, is joined together with the carrier substrate (S120).
  • the adhesive is cured (S130), wherein the electrically conductive material of the protruding member is electrically connected to the associated contact surface of the semiconductor chip.
  • the contact surface has a larger lateral extent than the protruding element at a position where the contact surface and the electrically conductive material of the protruding element contact each other.
  • a plurality of protruding elements are formed on a first main surface of the support substrate (S200).
  • An electrically conductive material which is electrically conductively connected to a contact region, is formed on at least one of the protruding elements (S210).
  • a contact surface of the semiconductor chip is brought into contact with the electrically conductive material (S220), wherein the contact surface at a position where the contact surface and the electrically conductive material of the protruding element are in contact with each other, has a greater lateral extent than the protruding Element.
  • Fig. 3A shows an example of a composite semiconductor device 10 according to one or more embodiments, which in example by the in Figs. 1 and 2A shown Ver drive is produced.
  • a composite semiconductor device 10 comprises a carrier substrate 100 made of a semiconductor material and a semiconductor chip 200 disposed on the carrier substrate 100.
  • the carrier substrate has an element protruding from a first main surface 110 of the carrier substrate 100, which is a conductive material 135 includes, which is electrically connected to a 120maschinebe rich.
  • the semiconductor chip has at a first surface 210 at least one contact surface 225, 228, which is electrically connected to the electrically conductive Ma material 135 of the protruding member 130 is the.
  • the contact surface 225, 228 has a greater lateral extent than the protruding element 130 at a position where the contact surface and the conductive material 135 of the protruding member are in contact with each other.
  • a plurality of protruding elements 130 are described, of which only selected ones are covered with the structured conductive material 135 and are connected to a contact region 120 by way of these.
  • the number of protruding elements 130 may be sized so that there is a predetermined number of protruding elements 130, for example one, of the carrier substrate 100 for each contact surface 225, 228 of the semiconductor chip 200.
  • the protruding element 130 may be made of an insulating material and coated with a conductive material 135.
  • the conductive material 135 may be connected to a contact region 120 of the carrier substrate 100.
  • the protruding element 130 itself is made of a conductive material.
  • the carrier substrate 100 is a semiconductor substrate.
  • circuit components are formed in the semiconductor substrate 100.
  • one or more re protruding elements 130 may be provided for electrical connection, for example, all projecting the elements 130 have a conductive material 135.
  • all protruding elements 130 may be made of a conductive material or be connected via a conductive material 135 with a contact region 120 of Trä gersubstrats 100 made of a semiconductor material.
  • a contact surface 225, 228 of the semiconductor chip 200 each has a greater lateral extent s than the protruding de element, which has a lateral extent b.
  • the composite semiconductor device 10 shown in FIG. 3A may further include an adhesive 140 as described above.
  • the water may for example be present on the side walls of the protruding elements 130.
  • all the other elements may be formed in a similar manner as shown with reference to FIGS. 1A to ID, with the difference that except half of the contact surfaces 225, 228 of the semiconductor chip 200 no protruding elements 130 are provided.
  • the aspect ratio and the distance between adjacent standing elements provided that a plurality of protruding elements are provided for electrically contacting a contact surface of the semiconductor chip, as described with reference to the above figures.
  • FIG. 3B shows a cross-sectional view of a composite semiconductor device 10 according to one or more further embodiments.
  • the Komposit Halbleiterbauele element shown in Fig. 3B for example, by the method shown in Fig. 2B is shown to have been produced.
  • the composite semiconductor device 10 includes a carrier substrate 100 and a semiconductor chip 200 disposed on the carrier substrate 100.
  • the carrier substrate has a plurality of projecting elements 130 projecting from a first main surface 110 of the carrier substrate 100.
  • a conductive material 135, which is electrically conductively connected ver with a contact portion 120, is formed on at least one of the protruding ele ments 130.
  • the semiconductor chip 200 has on a first surface 210 at least one contact surface 225, 228, which is electrically connected to the conductive material 135 on at least one element 130. At a position where the contact surface and the conductive material 135 on the protruding member 130 are in contact with each other, the contact surface 225, 228 has a larger lateral extent s than the lateral extent b of the protruding member 130, respectively.
  • a plurality of protruding elements 130 may be seen before. But it may also be provided only a single protrusion of the element 130 per contact surface. Those protruding elements 130 which are in electrical contact with one of the contact surfaces 225, 228 are also referred to as kon clocking elements 132. Furthermore, a plurality of protruding elements 130 is provided outside the contact surfaces 225, 228 of the semiconductor chip 200. For example, the protruding elements 130 outside the con tact surfaces 225, 228 of the semiconductor chip 200 supporting Elemen te that can serve to mechanically support the semiconductor chip.
  • the mechanical stability of the semiconductor chip 200 can be improved.
  • the semiconductor chips 200 are only active, for example contain optoelectronically active layers because they have been detached from her growth substrate. In this case, they have only a very small thickness of less than 50 ym and can be suitably supported by the protruding elements 130. Due to the mechanical support, sagging of the semiconductor chips 200 can be reduced or avoided, as a result of which mechanical stresses and resulting disadvantageous effects can be reduced or avoided.
  • the forth protruding elements 130 may be made for example of an iso lierenden material. Furthermore, it is possible for the protruding elements 130 to be covered with a conductive layer, which is not connected to a contact region, which is provided for electrical contacting of the semiconductor chip, in order to increase the heat removal from the semiconductor chip 200.
  • the protruding elements 130 may be configured as described with reference to FIGS. 1A to ID. Supporting elements 131 and contacting elements 132 may each be formed identical to each other, wherein the contacting elements 132 may further be covered with the electrically conductive material 135, whereby the electrical contact to the contact surfaces 225, 228 of the semiconductor chip 200 is effected.
  • FIG. 4A shows a cross-sectional view of a composite semiconductor device 10 according to further embodiments.
  • the protruding elements 130 each having a different cross-sectional shape can be formed perpendicular to the first main surface 110 of the support substrate 100. Due to a different shape of the protruding elements each results in a different mechanical support of the applied Halbleiterbauele management.
  • a composite semiconductor component 10 can each have protruding elements 130 in each case identically or else in different forms.
  • all protruding elements 130 may have a trapezoidal or triangular shape relative to the sectional view.
  • the particular shape of the elements above may be selected in accordance with the requirements imposed by, for example, the semiconductor chip to be applied.
  • a composite semiconductor device 10 may include a red emitting LED, a green emitting LED, and a blue emitting LED. The red LED can be arranged, for example, in the semiconductor chip 200i. As shown in FIG.
  • the protruding elements 130 contacting the semiconductor chip 200i have a trapezoidal shape whose lateral dimension at a position on the side of the semiconductor chip 200 is slightly smaller than their lateral dimension on the side of the carrier substrate 100. For example, increase the mechanical stability of the red LED chip 200i. In comparison, the protruding elements 130, which respectively contact the semiconductor chips 200 2 and 200 3 , taper to a greater extent.
  • a plurality of protruding elements 130 may be provided per contact surface 225, 228.
  • the protruding elements 130 which are associated with a contact surface 225, 228, can each be electrically conductively connected via a conductive material 135 to a contact region 120.
  • a recess may be formed prior to the formation of the protruding elements 130 150 are formed in the carrier substrate 100.
  • the recess 150 may be formed rectangularly around the semiconductor chip 200 and surround it "ring-like". As a result, drainage or leakage of the adhesive 140 can be prevented.
  • a depth of the recess 150 may be about 0.5 ym to 5 ym.
  • the presence of the protruding elements enables the formation of reliable electrical connection between the semiconductor chips and the carrier substrate, regardless of the chip size and / or the number of connections. In total, he achieved by the connection technology described he increased flexibility and improved electrical contact between the semiconductor chip and carrier substrate achieved. In addition, with appropriate training of Monste existing elements, the mechanical stability of the arrangement, he increased and the heat dissipation can be improved.
  • FIG. 5 shows an example of an electrical device 300.
  • the electrical device 300 contains the composite semiconductor device 10 described.
  • the electrical device 300 can be made, for example, from a group of photovoltaic, photonic, data storage, sensor, illumination, biomimetic, and biomimetic devices biocompatible device selected.
  • the electrical device may also be a large area electronic device.
  • the electrical device 300 may be a display or display device or a part of a display device in which individual LED chips are arranged on a drive circuit for driving the respective LED chips.

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Abstract

Ein Komposithalbleiterbauelement (10) weist ein Trägersubstrat (100) aus einem Halbleitermaterial sowie einen auf dem Trägersubstrat (100) angeordneten Halbleiterchip (200) auf. Das Trägersubstrat (100) weist ein von einer ersten Hauptoberfläche (110) des Trägersubstrats (100) hervorstehendes Element (130) auf, das ein elektrisch leitfähiges Material (135) umfasst. Das elektrisch leitfähige Material ist mit einem Kontaktbereich (120) elektrisch leitend verbunden. Der Halbleiterchip (200) weist an einer ersten Oberfläche (210) mindestens eine Kontaktfläche (225, 228) auf, welche mit dem elektrisch leitfähigen Material (135) des hervorstehenden Elements (130) elektrisch verbunden ist.Die Kontaktfläche (225, 228) hat an einer Position, an der die Kontaktfläche (225, 228) und das elektrisch leitfähige Material (135) des hervorstehenden Elements (130) jeweils miteinander in Kontakt stehen, eine größere laterale Ausdehnung als das hervorstehende Element (130).

Description

KOMPOSITHALBLEITERBAUELEMENT UND VERFAHREN ZUR HERSTELLUNG EINES KOMPOSITHALBLEITERBAUELEMENTS
BESCHREIBUNG
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung DE 10 2018 103 505.5, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
HINTERGRUND
Bei der Herstellung komplexer Halbleiterbauelemente können funktionale Elemente, beispielsweise lichtemittierende Dioden (LEDs) auf ein Trägersubstrat übertragen werden. Beispielswei se können mikroelektronische Schaltkreise in dem Trägersub strat vorgesehen sein. Das Trägersubstrat kann siliziumbasiert sein, während die LEDs aus einem von Silizium verschiedenen Halbleitermaterial hergestellt sind. Bei dieser Übertragung findet eine mechanische Anbindung des Halbleiterchips auf dem Trägersubstrat statt. Gleichzeitig ist wünschenswert, bei der Übertragung zuverlässige elektrische Verbindungen zwischen dem übertragenen Halbleiterchip und dem Trägersubstrat auszubil den .
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein verbessertes Komposithalbleiterbauelement sowie ein verbesser tes Verfahren zur Herstellung eines Komposithalbleiterbauele- ments zur Verfügung zu stellen. Gemäß der vorliegenden Erfin dung wird die Aufgabe durch den Gegenstand oder das Verfahren der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterentwick lungen sind Gegenstand der abhängigen Ansprüche.
ZUSAMMENFASSUNG Ein Komposithalbleiterbauelement umfasst ein Trägersubstrat aus einem Halbleitermaterial sowie einen auf dem Trägersub strat angeordneten Halbleiterchip. Das Trägersubstrat weist ein von einer ersten Hauptoberfläche des Trägersubstrats her vorstehendes Element auf, das ein elektrisch leitfähiges Mate rial umfasst, welches mit einem Kontaktbereich des Trägersub strats elektrisch leitend verbunden ist. Der Halbleiterchip weist an einer ersten Oberfläche mindestens eine Kontaktfläche auf, welche mit dem elektrisch leitfähigen Material des her vorstehenden Elements elektrisch verbunden ist. Die Kontakt fläche hat an einer Position, an der die Kontaktfläche und das elektrisch leitfähige Material des hervorstehenden Element je weils miteinander in Kontakt stehen, eine größere laterale Ausdehnung als das hervorstehende Element.
Das Komposithalbleiterbauelement umfasst ferner einen Kleb stoff, welcher zwischen dem Halbleiterchip und dem Trägersub strat angeordnet ist und geeignet ist, den Halbleiterchip und das Trägersubstrat mechanisch zu verbinden.
Ein Aspektverhältnis von Durchmesser zu Höhe des hervorstehen den Elements kann 0.3 bis 3 betragen.
Beispielsweise ist das hervorstehende Element aus einem iso lierenden Material hergestellt. Das elektrisch leitfähige Ma terial ist als strukturierte Schicht über dem hervorstehenden Element angeordnet.
Beispielsweise kann der Halbleiterchip von einem Wachstumssub strat abgelöste aktive Bereiche eines optoelektronischen Bau elements enthalten. Beispielsweise können je Kontaktfläche des Halbleiterchips mehrere hervorstehende Elemente vorgesehen sein . Gemäß Ausführungsformen kann das Komposithalbleiterbauelement eine Vielzahl von hervorstehenden Elementen aufweisen, von de nen mindestens eines an einer Position außerhalb der Kontakt flächen des Halbleiterchips angeordnet ist.
Gemäß Ausführungsformen kann in der ersten Hauptoberfläche des Trägersubstrats eine Vertiefung ausgebildet sein, und die her vorstehenden Elemente sind in der Vertiefung positioniert.
Ein Verfahren zur Herstellung eines Komposithalbleiterbauele- ments, welches ein Trägersubstrat aus einem Halbleitermaterial sowie einen auf dem Trägersubstrat angeordneten Halbleiterchip aufweist, umfasst das Ausbilden eines Elements, das von einer ersten Hauptoberfläche des Trägersubstrats hervorsteht und ein elektrisch leitfähiges Material umfasst, welches mit einem Kontaktbereich des Trägersubstrats elektrisch leitend verbun den ist, wodurch sich eine Werkstückoberfläche ergibt. Eine KlebstoffSchicht wird über der Werkstückoberfläche ausgebil det. Der Halbleiterchips, der an einer ersten Oberfläche min destens eine Kontaktfläche aufweist, wird mit dem Trägersub strat zusammengefügt. Der Klebstoff wird ausgehärtet, wobei das elektrisch leitfähige Material des hervorstehenden Ele ments mit der zugehörigen Kontaktfläche des Halbleiterchips elektrisch verbunden wird. Die Kontaktfläche hat an einer Po sition, an der die Kontaktfläche und das elektrisch leitfähige Material des hervorstehenden Elements miteinander in Kontakt stehen, eine größere laterale Ausdehnung als das hervorstehen de Element.
Das Ausbilden des hervorstehenden Elements kann das Aufbringen des elektrisch leitfähigen Materials an vorbestimmten Positio nen umfassen. Beispielsweise werden können erste Oberflächen einer Vielzahl von Halbleiterchips gleichzeitig mit dem Trägersubstrat durch ein Mikro-Transferverfahren zusammengefügt werden.
Ein weiteres Verfahren zur Herstellung eines Komposithalblei- terbauelements , welches ein Trägersubstrat sowie einen auf dem Trägersubstrat angeordneten Halbleiterchip aufweist, umfasst das Ausbilden einer Vielzahl hervorstehender Elemente auf ei ner ersten Hauptoberfläche des Trägersubstrats und das Ausbil den eines elektrisch leitfähigen Materials, welches mit einem Kontaktbereich elektrisch leitend verbunden ist, auf mindes tens einem der hervorstehenden Elemente. Eine Kontaktfläche des Halbleiterchips wird mit dem elektrisch leitfähigen Mate rial in Kontakt gebracht, wobei die Kontaktfläche an einer Po sition, an der die Kontaktfläche und das elektrisch leitfähige Material des hervorstehenden Elements miteinander in Kontakt stehen, eine größere laterale Ausdehnung hat als das hervor stehende Element.
Beispielsweise können die hervorstehenden Elemente aus einem isolierenden Material hergestellt werden, und das elektrisch leitfähige Material wird als strukturierte Schicht über den hervorstehenden Elementen ausgebildet.
Mindestens eines der hervorstehenden Elemente kann an einer Position außerhalb der Kontaktfläche des Halbleiterchips aus gebildet werden.
Ein Komposithalbleiterbauelement weist ein Trägersubstrat so wie einen auf dem Trägersubstrat angeordneten Halbleiterchip auf, wobei das Trägersubstrat von einer ersten Hauptoberfläche des Trägersubstrats eine Vielzahl hervorstehende Elemente auf weist. Ein elektrisch leitfähiges Material ist mit einem Kon taktbereich des Trägersubstrats elektrisch leitend verbunden und auf mindestens einem der hervorstehenden Elemente ausge bildet. Der Halbleiterchip weist an einer ersten Oberfläche mindestens eine Kontaktflache auf, welche mit dem elektrisch leitfähigen Material auf mindestens einem Element elektrisch verbunden ist. An einer Position, an der die Kontaktfläche und das elektrisch leitfähige Material auf dem hervorstehenden Element jeweils miteinander in Kontakt stehen, hat die Kon taktfläche eine größere laterale Ausdehnung hat als jeweils das hervorstehende Element.
Der Halbleiterchip kann von einem Wachstumssubstrat abgelöste aktive Bereiche eines optoelektronischen Bauelements enthal ten .
Beispielsweise kann in der ersten Hauptoberfläche des Trä gersubstrats eine Vertiefung ausgebildet sein, und die hervor stehenden Elemente sind in der Vertiefung positioniert.
Eine elektrische Vorrichtung kann das Komposithalbleiterbau- element wie vorstehend beschrieben aufweisen. Beispielsweise kann die elektrische Vorrichtung eine photovoltaische, photo- nische, Datenspeicher-, Sensor-, Beleuchtungs- , biomimetische und biokompatible Vorrichtung sein.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die begleitenden Zeichnungen dienen dem Verständnis von Aus führungsbeispielen der Erfindung. Die Zeichnungen veranschau lichen Ausführungsbeispiele und dienen zusammen mit der Be schreibung deren Erläuterung. Weitere Ausführungsbeispiele und zahlreiche der beabsichtigten Vorteile ergeben sich unmittel bar aus der nachfolgenden Detailbeschreibung. Die in den Zeichnungen gezeigten Elemente und Strukturen sind nicht not wendigerweise maßstabsgetreu zueinander dargestellt. Gleiche Bezugszeichen verweisen auf gleiche oder einander entsprechen de Elemente und Strukturen.
Fig. 1A zeigt eine perspektivische Ansicht eines Trägersub strats mit einer Vielzahl von hervorstehenden Elementen.
Fig. 1B zeigt eine perspektivische Ansicht des Trägersubstrats mit aufgebrachten Metallisierungsbereichen.
Fig. IC veranschaulicht das Aufbringen zweier Halbleiterchips auf dem Trägersubstrat.
Fig. ID zeigt eine Querschnittsansicht eines Trägersubstrats mit Halbleiterchip.
Fig. 2A veranschaulicht ein Verfahren zur Herstellung eines Komposithalbleiterbauelements gemäß einer oder mehrerer Aus führungsformen .
Fig. 2B veranschaulicht ein Verfahren zur Herstellung eines Komposithalbleiterbauelements gemäß einer oder mehrerer Aus führungsformen .
Fig. 3A zeigt eine Querschnittsansicht eines Beispiels eines Komposithalbleiterbauelements .
Fig. 3B zeigt eine Querschnittsansicht eines Komposithalblei terbauelements gemäß weiterer Ausführungsformen.
Fig. 4A zeigt eine Querschnittsansicht eines Komposithalblei terbauelements gemäß weiterer Ausführungsformen.
Fig. 4B zeigt eine Querschnittsansicht eines Komposithalblei terbauelements gemäß weiterer Ausführungsformen. Fig. 4C zeigt eine Querschnittsansicht eines Komposithalblei- terbauelements gemäß weiterer Ausführungsformen.
Fig. 5 zeigt eine schematische Ansicht einer elektrischen Vor richtung gemäß einer oder mehrerer Ausführungsformen.
DETAILBESCHREIBUNG
In der folgenden Detailbeschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil der Offenbarung bilden und in denen zu Veranschaulichungszwecken spezifische Ausführungsbeispiele gezeigt sind. In diesem Zusammenhang wird eine Richtungsterminologie wie "Oberseite", "Boden", "Vorder seite", "Rückseite", "auf", "über", "vorne", "hinten" usw. auf die Ausrichtung der gerade beschriebenen Figuren bezogen. Da die Komponenten der Ausführungsbeispiele in unterschiedlichen Orientierungen positioniert werden können, dient die Rich tungsterminologie nur der Erläuterung und ist in keiner Weise einschränkend .
Die Beschreibung der Ausführungsbeispiele ist nicht einschrän kend, da auch andere Ausführungsbeispiele existieren und strukturelle oder logische Änderungen gemacht werden können, ohne dass dabei vom durch die Patentansprüche definierten Be reich abgewichen wird. Insbesondere können Elemente von im Folgenden beschriebenen Ausführungsbeispielen mit Elementen von anderen der beschriebenen Ausführungsbeispiele kombiniert werden, sofern sich aus dem Kontext nichts anderes ergibt.
Die Begriffe "Wafer", "Substrat" oder "Halbleitersubstrat", die in der folgenden Beschreibung verwendet sind, können jeg liche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu ver- stehen, dass sie dotierte und undotierte Halbleiter, epitakti sche Halbleiterschichten, getragen durch eine Basishalb leiterunterlage, und weitere Halbleiterstrukturen einschlie ßen. Beispielsweise kann eine Schicht aus einem ersten Halb leitermaterial auf einem Wachstumssubstrat aus einem zweiten Halbleitermaterial gewachsen sein. Je nach Verwendungszweck kann der Halbleiter auf einem direkten oder einem indirekten Halbleitermaterial basieren. Beispiele für zur Erzeugung elektromagnetischer Strahlung besonders geeignete Halbleiter materialien umfassen insbesondere Nitrid-Halbleiter verbindungen, durch die beispielsweise ultraviolettes, blaues oder langwelligeres Licht erzeugt werden kann, wie beispiels weise GaN, InGaN, A1N, AlGaN, AlGalnN, Phosphid-Halb- leiterverbindungen, durch die beispielsweise grünes oder lang welligeres Licht erzeugt werden kann, wie beispielsweise GaAsP, AlGalnP, GaP, AlGaP, sowie weitere Halbleitermateria lien wie AlGaAs, SiC, ZnSe, GaAs, ZnO, Ga2Cg, Diamant, hexago nales BN und Kombinationen der genannten Materialien. Das stö chiometrische Verhältnis der ternären Verbindungen kann vari ieren. Weitere Beispiele für Halbleitermaterialien können Si lizium, Silizium-Germanium und Germanium umfassen. Im Kontext der vorliegenden Beschreibung schließt der Begriff „Halblei ter" auch organische Halbleitermaterialien ein.
Im Kontext der vorliegenden Beschreibung bezieht sich der Be griff "optoelektronisch aktive Halbleiterschichten" auf dieje nigen Schichten der optoelektronischen Vorrichtung, die die durch die optoelektronische Vorrichtung emittierte elektromag netische Strahlung erzeugen. Beispielsweise können die opto elektronischen Halbleiterschichten jegliche Art von Halb leiterschichtabfolgen umfassen, die geeignet sind, elektromag netische Strahlung zu emittieren. Spezifische Beispiele umfas sen unter anderem einen pn-Übergang, eine Doppel- Heterostruktur, eine Einfach-QuantentopfStruktur, eine Mehr- fachquantentopfStruktur und/oder eine Quantenkaskadenstruktur. Der Begriff „optoelektronischer Chip" bezieht sich auf einen Stapel optoelektronisch aktiver Halbleiterschichten, die gege benenfalls von einem Wachstums- oder Trägersubstrat getragen werden können. Gemäß weiteren Ausführungsformen bezieht sich der Begriff „optoelektronisch aktive Halbleiterschicht" auch auf diejenigen Schichten der optoelektronischen Vorrichtung, die elektromagnetische Strahlung absorbieren.
Die Begriffe "lateral" und "horizontal", wie in dieser Be schreibung verwendet, sollen eine Orientierung oder Ausrich tung beschreiben, die im Wesentlichen parallel zu einer ersten Oberfläche eines Halbleitersubstrats oder Halbleiterkörpers verläuft. Dies kann beispielsweise die Oberfläche eines Wafers oder einer Die oder eines Chips sein.
Der Begriff "vertikal", wie er in dieser Beschreibung verwen det wird, soll eine Orientierung beschreiben, die im Wesentli chen senkrecht zu der ersten Oberfläche des Halbleitersub strats oder Halbleiterkörpers verläuft.
Soweit hier die Begriffe "haben", "enthalten", "umfassen", "aufweisen" und dergleichen verwendet werden, handelt es sich um offene Begriffe, die auf das Vorhandensein der besagten Elemente oder Merkmale hinweisen, das Vorhandensein von weite ren Elementen oder Merkmalen aber nicht ausschließen. Die un bestimmten Artikel und die bestimmten Artikel umfassen sowohl den Plural als auch den Singular, sofern sich aus dem Zusam menhang nicht eindeutig etwas anderes ergibt.
Im Kontext dieser Beschreibung bedeutet der Begriff „elektrisch verbunden" eine niederohmige elektrische Verbin dung zwischen den verbundenen Elementen. Im Kontext dieser Beschreibung bezeichnet der Begriff Kompo- sithalbleiterbauelement ein zusammengesetztes Halbleiterbau element, welches einen auf einem Trägersubstrat angeordneten Halbleiterchip umfasst. Ist das Trägersubstrat ein Halb leitersubstrat, so kann das Halbleitermaterial von Halb leitersubstrat und Halbleiterchip jeweils unterschiedlich oder auch gleich sein. Beispielsweise kann das Halbleitersubstrat ein Silizium-Substrat sein, in dem Schaltungskomponenten zum Ansteuern des Halbleiterchips oder zum Verarbeiten von Signa len, die von dem Halbleiterchip zugeführt werden, angeordnet sind. Das Trägersubstrat kann beispielsweise auch aus einem isolierenden Material aufgebaut sein. Das Komposithalbleiter- bauelement kann einen oder mehrere Halbleiterchips enthalten.
Fig. 1A zeigt eine perspektivische Ansicht eines Teils eines Trägersubstrats 100. Gemäß einer oder mehrerer Ausführungsfor men kann das Trägersubstrat ein Halbleitermaterial umfassen. Beispielsweise können Schaltkreiskomponenten 107 in oder auf einer ersten Hauptoberfläche 110 des Trägersubstrats 100 aus gebildet sein. Schaltkreiskomponenten 107 können beispielswei se Transistoren, Dioden, Kondensatoren, aktive oder passive Halbleiterbauelementkomponenten umfassen. Die Schaltkreiskom ponenten 107 können beispielsweise über leitfähige Bereiche 106 mit einer Durchkontaktierung 105 verbunden sein. Die Durchkontaktierung 105 kann mit einem elektrisch leitenden Ma terial 115 (dargestellt in Fig. ID) gefüllt sein. Die Durch kontaktierung 105 kann mit einem auf der ersten Hauptoberflä che 110 des Trägersubstrats 100 angeordneten Kontaktbereich 120 elektrisch verbunden sein. Des Weiteren können Leiterbah nen 108 in oder auf einer der Hauptoberflächen 110, 111 des Trägersubstrats 100 ausgebildet sein. Die Leiterbahnen 108 können mit Durchkontaktierungen oder Via-Kontakten 105 verbun den sein. Gemäß Ausgestaltungen können die Durchkontaktierun gen 105 von der ersten Hauptoberfläche 110 bis zu einer zwei- ten Hauptoberfläche 111 des Trägersubstrats 100 geführt sein. Es ist aber auch möglich, dass die Durchkontaktierungen 105 beispielsweise mit Leiterbahnen 108 oder leitfähigen Bereichen 106, die beispielsweise im Inneren des Trägersubstrats 100 an geordnet sind, verbunden sind.
Gemäß weiteren Ausgestaltungen kann das Trägersubstrat 100 aber auch aus einem oder mehreren isolierenden Materialien aufgebaut sein. Beispielsweise kann das Trägersubstrat als Schnittstelle oder Interface oder Umverteilungsschicht zwi schen dem aufzubringenden Halbleiterchip und weiteren Bauele menten, auf denen das Trägersubstrat 100 aufzubringen ist, wirken. Beispielsweise kann eine Rückseitenmetallisierung 109 auf der zweiten Hauptoberfläche 111 des Trägersubstrats ange ordnet sein.
Das in Fig. 1A dargestellte Trägersubstrat 100 ist beispiels weise derart bemessen, dass in einem nachfolgenden Verfahrens schritt zum Aufbringen von Halbleiterchips mehrere Halbleiter chips auf diesem Trägersubstrat aufgebracht werden können.
Auf der ersten Hauptoberfläche 110 des Trägersubstrats 100 ist eine Vielzahl von hervorstehenden Elementen 130 ausgebildet. Die hervorstehenden Elemente 130 können beispielsweise eine Art Noppenstruktur haben. Die Noppenstruktur kann eine Form abgesägter Säulen haben, die zylindrisch oder konisch ausge bildet sein können. Die Querschnittsfläche der hervorstehenden Elemente 130 kann kreisförmig, oval aber auch polygonal, ins besondere annähernd viereckig, beispielsweise mit abgerundeten Ecken sein. In einer senkrecht zur ersten Hauptoberfläche 110 aufgenommenen Querschnittsansicht kann die Form der hervorste henden Elemente rechteckig, trapezförmig oder auch dreieckig sein. Die Querschnittsansicht entlang einer ersten zur ersten Hauptoberfläche 110 senkrecht verlaufenden Ebene kann von ei- ner zweiten Querschnittsansicht, die die erste Querschnittsan sicht schneidet, verschieden sein. Mit anderen Worten können die hervorstehenden Elemente rotationssymmetrisch oder nicht rotationssymmetrisch in Bezug auf eine jeweilige Elementachse senkrecht zur ersten Hauptoberfläche sein.
Ein Aspektverhältnis von Durchmesser zu Höhe der hervorstehen den Elemente kann beispielsweise 0,3 bis 3 betragen. Der Ab stand der hervorstehenden Elemente kann je nach Anwendungsfall und insbesondere in Abhängigkeit der Anzahl der hervorstehen den Elemente pro Halbleiterchip variieren, was später noch diskutiert werden wird. Beispielsweise kann der Abstand zwi schen benachbarten hervorstehenden Elementen ungefähr dem Durchmesser der hervorstehenden Elemente entsprechen. Dies kann beispielsweise der Fall sein, wenn pro Halbleiterchip ei ne Vielzahl hervorstehender Elemente 130, beispielsweise mehr als 4 vorgesehen ist. Dies kann beispielsweise auch der Fall sein, wenn auch an Positionen, die einer Position außerhalb der Kontaktflächen des Halbleiterchips entsprechen, hervorste hende Elemente 130 vorliegen. Der Abstand zwischen benachbar ten hervorstehenden Elementen 130 kann jedoch auch ein Vielfa ches des Durchmessers der hervorstehenden Elemente betragen. Dies kann beispielsweise der Fall sein, wenn nicht mehr als 4 hervorstehende Elemente pro Halbleiterchip vorgesehen sind. Dies kann auch der Fall sein, wenn an Positionen, die einer Position außerhalb der Kontaktflächen des Halbleiterchips ent sprechen, keine hervorstehenden Elemente 130 vorliegen.
Als "Durchmesser" wird im Rahmen der vorliegenden Offenbarung eine laterale Abmessung, beispielsweise die größte laterale Abmessung der hervorstehenden Elemente 130 verstanden. Die hervorstehenden Elemente 130 können einem regelmäßigen Muster entsprechend angeordnet sein. Beispielsweise können die her vorstehenden Elemente 130 in Reihen und Spalten angeordnet sein oder auch schachbrettartig. Gemäß weiteren Ausführungs formen können die hervorstehenden Elemente jedoch auch belie big, d.h. keinem regelmäßigen Muster entsprechend angeordnet sein .
Größe und Form der hervorstehenden Elemente 130 muss auch nicht unbedingt jeweils gleichförmig sein. Die Form und Größe der hervorstehenden Elemente kann unter den hervorstehenden Elementen jeweils voneinander abweichen. Die hervorstehenden Elemente 130 können beispielsweise aus einem isolierenden Ma terial hergestellt sein. Beispielsweise können sie durch ganz flächiges Aufbringen einer isolierenden Schicht aufgebracht werden und sodann unter Verwendung einer geeigneten Maske strukturiert werden. Beispielsweise kann eine Maske verwendet werden, die zu einer unregelmäßigen Ausgestaltung der hervor stehenden Elemente 130 führt.
Die Maske zur Herstellung einer unregelmäßigen Noppenstruktur kann beispielsweise wie folgt erzeugt werden: Eine weniger als 5 nm dicke und damit nicht flächendeckende Schicht aus Alumi nium wird auf der zu strukturierenden Schicht abgeschieden. Die Schicht wird während der Abscheidung oder nachfolgend mit tels Sauerstoff oxidiert. Die entstehenden nanoskopischen AI O Partikel bewirken eine Maskierung für den nachfolgenden tro ckenchemischen Ätzprozess der darunter liegenden Schicht. Bei spielsweise kann die Maskierung für einen trockenchemischen Ätzprozess, der auf Fluorgas basiert, wie für ein isolierendes Basismaterial üblich ist, besonders wirkungsvoll sein.
Ein strukturiertes leitfähiges Material 135 wird auf das bei spielsweise in Fig. 1B gezeigte Trägersubstrat 100 aufge bracht. Beispielsweise kann eine Schicht aus einem leitfähigen Material ganzflächig aufgebracht werden und sodann durch ge eignete Strukturierungsverfahren strukturiert werden. Es ist aber auch möglich, dass die leitfähige Schicht direkt struktu riert, d.h. nur an ausgewählten Oberflächenbereichen aufge bracht wird. Als Ergebnis ist, wie in Fig. 1B dargestellt, das leitfähige Material nicht auf allen hervorstehenden Elementen 130 sondern nur auf ausgewählten angeordnet.
Beispielsweise kann das leitfähige Material mehrere Schichten umfassen. Das leitfähige Material kann ein Metall oder eine Metallverbindung enthalten. Zum Beispiel kann zunächst eine Haftvermittlerschicht beispielsweise eine titanhaltige Schicht ausgebildet werden. Danach kann ein übliches leitfähiges Mate rial wie beispielsweise Wolfram, Kupfer, Aluminium, Platin, Palladium, Chrom, Nickel oder eine Verbindung aus dieses Mate rialien aufgebracht werden. Anschließend kann beispielsweise eine Goldschicht als Abschlussschicht ausgebildet werden. Die Position des strukturierten leitfähigen Materials 135 kann un ter Berücksichtigung der Position der Kontaktflächen eines aufzubringenden Halbleiterchips ausgebildet werden. Fig. 1B zeigt eine perspektivische Ansicht des Trägersubstrats 100 mit dem strukturierten leitfähigen Material 135. Eine sich durch diese Bearbeitung ergebende Oberfläche des Trägersubstrats 100 mit strukturiertem leitfähigen Material 135 entspricht einer Werkstückoberfläche. Eine Schichtdicke des leitfähigen Materi als 135 kann beispielsweise etwa 50 bis 200 nm betragen.
Anschließend werden, wie in Fig. IC dargestellt, Halbleiter chips 200i, 2002,... 200n auf das Trägersubstrat 100 aufgebracht. Die Halbleiterchips 200i,...200n können beispielsweise optoelekt ronische Halbleiterchips sein. Die Halbleiterchips 200 müssen nicht jeweils identisch zueinander sein. Beispielsweise kann Halbleiterchip 200i eine in einem ersten Wellenlängenbereich emittierende LED sein, und Halbleiterchip 2OO2 kann eine in ei nem zweiten Wellenlängenbereich emittierende LED sein. Es ist auch möglich, dass sich die beiden Halbleiterchips jeweils in ihrer Funktionalität unterscheiden. Beispielsweise kann Halb leiterchip 200i als elektromagnetische Strahlung emittierendes Element ausgebildet sein, während Halbleiterchip 2002 diese elektromagnetische Strahlung empfängt und beispielsweise als Sensor ausgebildet ist. Die Dicke des Halbleiterchips 200i, 2OO2 kann beispielsweise weniger als 200 ym, beispielsweise we niger als 100 ym, z.B. 1 bis 60 ym betragen.
Gemäß Ausführungsformen können die Halbleiterchips 200i, 2OO2 derartig ausgestaltet sein, dass sie im Wesentlichen nur die optoelektronisch aktiven Schichten 220, 230 enthalten. Bei der Herstellung optoelektronischer Bauelemente können die opto elektronisch aktiven Schichten, die beispielsweise ein zur Er zeugung oder Aufnahme elektromagnetischer Strahlung geeignetes Halbleitermaterial enthalten, auf einem Wachstumssubstrat auf gewachsen und weiter prozessiert und in einzelne Halbleiter chips vereinzelt werden. Gemäß einer Ausgestaltung eines Her stellungsverfahrens können die Halbleiterchips von Wachs tumssubstrat abgelöst werden, so dass sie beispielsweise le diglich die optoelektronisch aktiven Schichten 220, 230 nicht aber Reste des Wachstumssubstrats enthalten. Beispielsweise kann eine freiliegende Oberfläche der optoelektronisch aktiven Schicht 230 eine zweite Oberfläche 211 des Halbleiterchips 200 darstellen .
Als Beispiel ist in Fig. IC veranschaulicht, dass jeder der Halbleiterchips 200i, 2OO2 einen ersten Bereich 220 und einen darüber angeordneten zweiten Bereich 230 aufweist. Der erste Bereich 220 kann beispielsweise ein erstes Halbleitermaterial eines ersten Leitfähigkeitstyps , z.B. p-leitend sein, und der zweite Bereich kann ein zweites Halbleitermaterial eines zwei ten Leitfähigkeitstyps , z.B. n-leitend sein. Das erste und das zweite Halbleitermaterial können - abgesehen vom Leitfähig keitstyp - identisch sein. Der erste Bereich 220 kann bei- spielsweise über eine erste Kontaktflache 225, die an einer ersten Oberfläche 210 des Halbleiterchips 200 angeordnet ist, kontaktiert werden. Weiterhin kann der zweite Bereich 230 des Halbleiterchips über eine zweite Kontaktflache 228, die eben falls an der ersten Oberfläche 210 des Halbleiterchips ange ordnet ist, elektrisch über einen elektrischen Kontakt 235 zum zweiten Bereich kontaktiert werden. Beispielsweise kann der elektrische Kontakt 235 zum zweiten Bereich durch ein Kontakt loch realisiert sein. Das Kontaktloch kann mit einem isolie renden Material 231 ausgekleidet sein. Das Innere des ausge kleideten Kontaktlochs kann mit einem leitenden Material 232 gefüllt sein. Beispielsweise können die Halbleiterchips 200i, 2002 in Flip-Chip-Technik hergestellt werden. Beispielsweise kann dies erfolgen, indem die erste Kontaktfläche 225 und die zweite Kontaktfläche 228 auf einem Halbleiterwafer ausgebildet werden. Gemäß weiteren Ausführungsformen können die Halb leiterchips 200i, 2OO2 auch mehrere Kontaktflächen aufweisen. Beispielsweise können die Halbleiterchips 200i, 2OO2 Chips für beliebige elektronische Anwendungen sein und eine Vielzahl an Kontaktflächen aufweisen. Nach Vereinzeln des Halbleiterwafers in einzelne Chips werden diese gewendet, so dass die Kontakt flächen 225, 228 mit einer ersten Hauptoberfläche eines Trä gersubstrats in Kontakt bringbar sind.
Die Halbleiterchips 200i, 2OO2 können beispielsweise nacheinan der auf dem Trägersubstrat 100 aufgebracht werden. Es ist aber auch möglich, diese über ein sogenanntes Mikro-Transferdruck verfahren zu übertragen. Gemäß Ausgestaltungen kann eine Viel zahl von Halbleiterchips durch Lasereinwirkung oder unter Ver wendung eines Silikon-Haftstempels von einem Wachstumssubstrat oder einem temporären Prozessträger abgelöst und auf das Trä gersubstrat 100 übertragen werden. Unabhängig davon, welche Übertragungstechnik angewandt wird, kann vor Übertragen der Halbleiterchips ein nichtleitender Klebstoff über der Werkstückoberfläche ausgebildet werden. Beispielsweise kann der nichtleitende Kleber ein Epoxidharz, beispielsweise ein DOW Intervia 8023-10 sein. Es ist aber selbstverständlich, dass auch andere nichtleitende Klebstoffe verwendet werden können. Beispielsweise kann der nichtleitende Klebstoff durch Spin-Coating oder Rotationsbeschichten aufge bracht werden. Eine Schichtdicke des nichtleitenden Klebstoffs kann beispielsweise weniger als 500 nm, z.B. einige hundert nm betragen. Dies kann dadurch erreicht werden, dass der Kleb stoff vor dem Aufbringen auf eine geeignete Viskosität ver dünnt wird.
Anschließend werden die Halbleiterchips aufgebracht. Bei Ver wendung eines Mikrotransferverfahrens kann die korrekte Aus richtung der Halbleiterchips beispielsweise durch Verwendung von Alignmentmarken sichergestellt werden.
Fig. ID zeigt zur Veranschaulichung des Prozesses des Zusam- menfügens eine vergrößerte Querschnittsansicht von Trägersub strat 100 und Halbleiterchip 200. Wie beschrieben, ist eine Vielzahl von hervorstehenden Elementen 130 über einer ersten Hauptoberfläche 110 des Trägersubstrats 100 ausgebildet. Das Material der hervorstehenden Elemente kann beispielsweise Si liziumdioxid, Siliziumnitrid oder ein anderes nichtleitendes Material sein. Ein strukturiertes leitfähiges Material 135 ist beispielsweise über ausgewählten hervorstehenden Elementen 130 ausgebildet. Eine KlebstoffSchicht 140 ist über der sich erge benden WerkstoffOberfläche angeordnet. Da die Schichtdicke der KlebstoffSchicht 140 ziemlich dünn ist, ist sie nicht als eine zusammenhängende Schicht sondern nur fleckenweise dargestellt. Der Halbleiterchip 200 wird auf dem Trägersubstrat 100 aufge bracht. Dabei kontaktieren die erste und zweite Kontaktfläche 225, 228 jeweils bestimmte, mit dem leitfähigen Material 135 versehene hervorstehende Elemente 130. Sodann kann ein Druck, der durch den Pfeil 150 veranschaulicht ist, auf die Anordnung aus Halbleiterchip 200 und Trägersubstrat 100 ausgeübt werden. Durch die Ausübung des Drucks wird die sich zwischen den Kon taktflächen 225, 228 und dem leitfähigen Material oder der Me tallisierung 135 auf den hervorstehenden Elementen 130 befin dende KlebstoffSchicht 140 verdrängt.
Beim anschließenden Aushärteprozess härtet der Klebstoff 140 aus und führt zu einer dauerhaften Verbindung zwischen Trä gersubstrat 100 und Halbleiterchip 200. Darüber hinaus wird durch die Verdrängung des Klebstoffs 140 ein elektrischer Kon takt zwischen den Kontaktflächen 225, 228 und dem leitfähigen Material auf den hervorstehenden Elementen 130 bewirkt. Übli cherweise findet beim Aushärten des Klebstoffs 140 ein Schrumpfen des Klebstoffs statt. Dadurch können die aufsitzen den Chips 200 nach unten gezogen werden, wodurch eine elektri sche Anbindung zwischen Halbleiterchip und Trägersubstrat 100 stattfinden kann. Beispielsweise kann der Klebstoff durch thermische oder UV-Prozesse aushärten.
Gemäß Ausführungsformen können die hervorstehenden Elemente 130 derart ausgebildet sein, dass eine laterale Abmessung umso größer wird, je dichter die Position in die Nähe des Trä gersubstrats 100 rückt. Mit anderen Worten kann der Durchmes ser der hervorstehenden Elemente 130 angrenzend an den Halb leiterchip 200 kleiner als angrenzend an das Trägersubstrat 100 sein. In diesem Falle wird der auf die Verbindungsstelle zwischen Kontaktfläche 225, 228 und leitfähigem Material 135 ausgeübte Druck noch verstärkt. Gemäß weiteren Ausführungsfor men kann das Aushärten auch unter einem Sauerstoffplasma er folgen. In diesem Falle wird ein größerer Anteil des Kleb stoffs zwischen Kontaktflächen 225, 228 und dem leitfähigem Material 135 auf den hervorstehenden Elementen 130 entfernt. Als Folge kann eine größere leitende Verbindungsfläche zwi schen Kontaktflachen und dem leitfähigen Material erzeugt wer den .
Wie in Fig. ID dargestellt ist, werden über das strukturierte leitfähige Material 135 vorbestimmte hervorstehende Elemente 130, die sich an vorbestimmten Positionen befinden, jeweils mit den Kontaktbereichen 120 verbunden.
Nach Zusammenfügen von Halbleiterchip und Trägersubstrat kann beispielsweise eine Vereinzelung des Trägersubstrats erfolgen. Beispielsweise kann das Trägersubstrat so vereinzelt werden, dass das sich ergebende Komposithalbleiterbauelement 10 mehre re Halbleiterchips 200i, 2002, 2OO3 aufweist. Dabei können die Halbleiterchips, die zu einem Komposithalbleiterbauelement 10 gehören, identisch oder voneinander verschieden sein. Komposi- thalbleiterbauelemente 10 können auch jeweils nicht mehr als einen Halbleiterchip 200i, 2OO2, 2OO3 enthalten.
Fig. 2A fasst das Verfahren gemäß Ausführungsformen zusammen. Ein Verfahren zur Herstellung eines Komposithalbleiterbauele- ments, welches ein Trägersubstrat aus einem Halbleitermaterial sowie einen auf dem Trägersubstrat angeordneten Halbleiterchip aufweist, umfasst das Ausbilden (S100) eines Elements, das von einer ersten Hauptoberfläche des Trägersubstrats hervorsteht und ein elektrisch leitfähiges Material umfasst, wodurch sich eine Werkstückoberfläche ergibt. Das elektrisch leitfähige Ma terial ist mit einem Kontaktbereich elektrisch leitend verbun den. Das Verfahren umfasst weiterhin das Ausbilden (S110) ei ner KlebstoffSchicht über der Werkstückoberfläche. Sodann wird der Halbleiterchip, der an einer ersten Oberfläche mindestens eine Kontaktfläche aufweist, mit dem Trägersubstrat zusammen gefügt (S120). Anschließend wird der Klebstoff ausgehärtet (S130), wobei das elektrisch leitfähige Material des hervor stehenden Elements mit der zugehörigen Kontaktflache des Halb leiterchips elektrisch verbunden wird. Die Kontaktflache hat an einer Position, an der die Kontaktfläche und das elektrisch leitfähige Material des hervorstehenden Elements miteinander in Kontakt stehen, eine größere laterale Ausdehnung als das hervorstehende Element.
Gemäß dem in Fig. 2B gezeigten Verfahren zur Herstellung eines Komposithalbleiterbauelements , welches ein Trägersubstrat so wie einen auf dem Trägersubstrat angeordneten Halbleiterchip aufweist, wird eine Vielzahl hervorstehender Elemente auf ei ner ersten Hauptoberfläche des Trägersubstrats ausgebildet (S200). Ein elektrisch leitfähiges Material, welches mit einem Kontaktbereich elektrisch leitend verbunden ist, wird auf min destens einem der hervorstehenden Elemente ausgebildet (S210). Eine Kontaktfläche des Halbleiterchips wird mit dem elektrisch leitfähigen Material in Kontakt gebracht (S220), wobei die Kontaktfläche an einer Position, an der die Kontaktfläche und das elektrisch leitfähige Material des hervorstehenden Ele ments miteinander in Kontakt stehen, eine größere laterale Ausdehnung hat als das hervorstehende Element.
Fig. 3A zeigt ein Beispiel eines Komposithalbleiterbauelements 10 gemäß einer oder mehrerer Ausführungsformen, welches bei spielsweise durch das in den Figs . 1 und 2A dargestellte Ver fahren herstellbar ist. Gemäß der in Fig. 3A gezeigten Ausfüh rungsform umfasst ein Komposithalbleiterbauelement 10 ein Trä gersubstrat 100 aus einem Halbleitermaterial sowie einen auf dem Trägersubstrat 100 angeordneten Halbleiterchip 200. Das Trägersubstrat weist ein von einer ersten Hauptoberfläche 110 des Trägersubstrats 100 hervorstehendes Element auf, das ein leitfähiges Material 135 umfasst, welches mit einem Kontaktbe reich 120 elektrisch leitend verbunden ist. Der Halbleiterchip weist an einer ersten Oberfläche 210 mindestens eine Kontakt fläche 225, 228 auf, welche mit dem elektrisch leitfähigen Ma terial 135 des hervorstehenden Elements 130 elektrisch verbun den ist. Die Kontaktfläche 225, 228 hat an einer Position, an der die Kontaktfläche und das leitfähige Material 135 des her vorstehenden Elements jeweils miteinander in Kontakt stehen, eine größere laterale Ausdehnung als das hervorstehende Ele ment 130.
Unter Bezugnahme auf die Fig. 1A bis ID ist insbesondere eine Vielzahl von hervorstehenden Elementen 130 beschrieben, von denen nur ausgewählte mit dem strukturierten leitfähigen Mate rial 135 bedeckt und über diese mit einem Kontaktbereich 120 verbunden sind.
Gemäß weiterer Ausführungsformen ist jedoch auch möglich, dass nur wenige hervorstehende Elemente 130 auf dem Trägersubstrat 100 vorgesehen sind. Beispielsweise kann die Anzahl hervorste hender Elemente 130 so bemessen sein, dass es für jede Kon taktfläche 225, 228 des Halbleiterchips 200 eine vorbestimmte Anzahl hervorstehender Elemente 130, beispielsweise eines, des Trägersubstrats 100 gibt. Das hervorstehende Element 130 kann aus einem isolierenden Material hergestellt sein und mit einem leitfähigen Material 135 überzogen sein. Beispielsweise kann das leitfähige Material 135 mit einem Kontaktbereich 120 des Trägersubstrats 100 verbunden sein. Gemäß weiteren Ausfüh rungsformen ist es jedoch auch möglich, dass das vorstehende Element 130 selbst aus einem leitfähigen Material hergestellt ist. In diesem Falle stellt ein Teil des hervorstehenden Ele ments 130 aus leitfähigem Material den Kontaktbereich 120 dar. Beispielsweise sind an einer Position des Trägersubstrats 100, die sich außerhalb der Kontaktflächen 225, 228 des Halbleiter chips befindet, keine hervorstehenden Elemente 130 angeordnet. Gemäß dem Ausführungsbeispiel in Fig. 3A ist das Trägersub strat 100 ein Halbleitersubstrat. Beispielsweise sind - wie in Fig. 1A angedeutet - Schaltkreiskomponenten in dem Halb leitersubstrat 100 ausgebildet. Gemäß dem in Fig. 3A darge stellten Ausführungsbeispiel können eine oder aber auch mehre re hervorstehende Elemente 130 zur elektrischen Verbindung vorgesehen sein, wobei beispielsweise sämtliche hervorstehen den Elemente 130 ein leitfähiges Material 135 aufweisen. Bei spielsweise können sämtliche hervorstehenden Elemente 130 aus einem leitenden Material hergestellt sein oder aber über ein leitfähiges Material 135 mit einem Kontaktbereich 120 des Trä gersubstrats 100 aus einem Halbleitermaterial verbunden sein.
Eine Kontaktfläche 225, 228 des Halbleiterchips 200 hat je weils eine größere laterale Ausdehnung s als das hervorstehen de Element, das eine laterale Ausdehnung b hat. Das in Fig. 3A dargestellte Komposithalbleiterbauelement 10 kann weiterhin einen Klebstoff 140 wie vorstehend beschrieben aufweisen. Die ser kann beispielsweise an den Seitenwänden der hervorstehen den Elemente 130 vorliegen. Auch können alle anderen Elemente in ähnlicher Weise wie unter Bezugnahme auf die Fig. 1A bis ID dargestellt ausgebildet sein, mit dem Unterschied, dass außer halb der Kontaktflächen 225, 228 des Halbleiterchips 200 keine hervorstehenden Elemente 130 vorgesehen sind. Beispielsweise kann das Aspektverhältnis sowie der Abstand benachbarter vor stehender Elemente, sofern mehrere hervorstehende Elemente zur elektrischen Kontaktierung einer Kontaktfläche des Halbleiter chips vorgesehen sind, wie unter Bezugnahme auf die vorstehen den Figuren beschrieben, ausgestaltet sein.
Fig. 3B zeigt eine Querschnittsansicht eines Komposithalblei- terbauelements 10 gemäß einer oder mehrerer weiterer Ausfüh rungsformen. Das in Fig. 3B gezeigte Komposithalbleiterbauele ment kann beispielsweise durch das Verfahren, das in Fig. 2B dargestellt ist, hergestellt worden sein. Das Komposithalblei- terbauelement 10 umfasst ein Trägersubstrat 100 sowie einen auf dem Trägersubstrat 100 angeordneten Halbleiterchip 200. Das Trägersubstrat weist eine Vielzahl hervorstehender Elemen te 130 auf, die von einer ersten Hauptoberfläche 110 des Trä gersubstrats 100 hervorstehen. Ein leitfähiges Material 135, welches mit einem Kontaktbereich 120 elektrisch leitend ver bunden ist, ist auf mindestens einem der hervorstehenden Ele mente 130 ausgebildet. Der Halbleiterchip 200 weist an einer ersten Oberfläche 210 mindestens eine Kontaktfläche 225, 228 auf, welches mit dem leitfähigen Material 135 auf mindestens einem Element 130 elektrisch verbunden ist. An einer Position, an der die Kontaktfläche und das leitfähige Material 135 auf dem hervorstehenden Element 130 jeweils miteinander in Kontakt stehen, hat die Kontaktfläche 225, 228 eine größere laterale Ausdehnung s als jeweils die laterale Ausdehnung b des hervor stehenden Elements 130.
Beispielsweise können, wie in Fig. 3B dargestellt, pro Kon taktfläche 225, 228, mehrere hervorstehende Elemente 130 vor gesehen sein. Es kann aber auch nur ein einziges hervorstehen des Element 130 pro Kontaktfläche vorgesehen sein. Diejenigen hervorstehenden Elemente 130, die mit einer der Kontaktflächen 225, 228 in elektrischem Kontakt stehen, werden auch als kon taktierende Elemente 132 bezeichnet. Weiterhin ist eine Viel zahl hervorstehender Elemente 130 außerhalb der Kontaktflächen 225, 228 des Halbleiterchips 200 vorgesehen. Beispielsweise stellen die hervorstehenden Elemente 130 außerhalb der Kon taktflächen 225, 228 des Halbleiterchips 200 stützende Elemen te dar, die dazu dienen können, den Halbleiterchip mechanisch zu stützen. Durch diese stützenden Elemente 131 kann bei spielsweise die mechanische Stabilität des Halbleiterchips 200 verbessert werden. Dies ist beispielsweise dann vorteilhaft, wenn die Halbleiterchips 200 lediglich aktive beispielsweise optoelektronisch aktive Schichten enthalten, weil sie von ih rem Wachstumssubstrat abgelöst worden sind. In diesem Fall weisen sie nur eine sehr geringe Dicke von weniger als 50 ym auf und können durch die hervorstehenden Elemente 130 geeignet abgestützt werden. Durch die mechanische Abstützung kann ein Durchbiegen der Halbleiterchips 200 verringert oder vermieden werden, wodurch mechanische Verspannungen und dadurch hervor gerufene nachteilige Effekte verringert oder vermieden werden können .
Auch ist es möglich, eine Wärmeableitung des Halbleiterchips 200 über diese stützenden Elemente 131 zu bewirken. Die her vorstehenden Elemente 130 können beispielsweise aus einem iso lierenden Material hergestellt sein. Weiterhin ist möglich, dass die hervorstehenden Elemente 130 mit einer leitfähigen Schicht, die nicht mit einem Kontaktbereich verbunden ist, der zur elektrischen Kontaktierung des Halbleiterchips vorgesehen ist, bedeckt sind, um die Wärmeabfuhr aus dem Halbleiterchip 200 zu erhöhen. Die hervorstehenden Elemente 130 können wie unter Bezugnahme auf die Fig. 1A bis ID beschrieben, gestaltet sein. Stützende Elemente 131 und kontaktierende Elemente 132 können jeweils identisch zueinander ausgebildet sein, wobei die kontaktierenden Elemente 132 weiterhin mit dem elektrisch leitfähigen Material 135 bedeckt sein können, wodurch der elektrische Kontakt zu den Kontaktflächen 225, 228 des Halb leiterchips 200 bewirkt wird.
Fig. 4A zeigt eine Querschnittsansicht eines Komposithalblei- terbauelements 10 gemäß weiterer Ausführungsformen. Wie in Fig. 4A veranschaulicht ist, können die hervorstehenden Ele mente 130 jeweils mit unterschiedlicher Querschnittsform senk recht zur ersten Hauptoberfläche 110 des Trägersubstrats 100 ausgebildet sein. Durch eine unterschiedliche Form der hervor stehenden Elemente ergibt sich jeweils eine unterschiedliche mechanische Unterstützung des aufgebrachten Halbleiterbauele ments .
Gemäß der Ausführungsformen in Fig. 4A kann ein Komposithalb- leiterbauelement 10 jeweils hervorstehende Elemente 130 in je weils identischer oder auch in unterschiedlicher Form haben. Beispielsweise können sämtliche hervorstehenden Elemente 130 bezogen auf die Schnittdarstellung eine trapezartige oder aber auch eine dreieckige Form haben. Die spezielle Form der her vorstehenden Elemente kann gemäß den Anforderungen, die sich beispielsweise durch den aufzubringenden Halbleiterchip erge ben, ausgewählt sein. Beispielsweise kann ein Komposithalblei- terbauelement 10 eine rot emittierende LED, eine grün emittie rende LED und eine blau emittierende LED enthalten. Die rote LED kann beispielsweise im Halbleiterchip 200i angeordnet sein. Wie in Fig. 4A gezeigt ist, haben die den Halbleiterchip 200i kontaktierenden hervorstehenden Elemente 130 eine trapezartige Form, deren laterale Abmessung an einer Position auf der Seite des Halbleiterchips 200 etwas kleiner ist als ihre laterale Abmessung auf der Seite des Trägersubstrats 100. Dadurch lässt sich beispielsweise die mechanische Stabilität des roten LED- Chips 200i erhöhen. Im Vergleich dazu verjüngen sich die her vorstehenden Elemente 130, die jeweils die Halbleiterchips 2002 und 2OO3 kontaktieren, in größerem Maße.
Wie in Fig. 4B dargestellt ist, können pro Kontaktfläche 225, 228 jeweils mehrere hervorstehende Elemente 130 vorgesehen sein. Die hervorstehenden Elemente 130, die einer Kontaktflä che 225, 228 zugeordnet sind, können jeweils über ein leitfä higes Material 135 mit einem Kontaktbereich 120 elektrisch leitend verbunden sein.
Gemäß der in Fig. 4C dargestellten Ausführungsform kann vor dem Ausbilden der hervorstehenden Elemente 130 eine Vertiefung 150 in dem Trägersubstrat 100 ausgebildet werden. Beispiels weise kann die Vertiefung 150 rechteckförmig um den Halb leiterchip 200 ausgebildet sein und ihn "ringartig" umgeben. Als Folge kann ein Abfließen oder Austreten des Klebstoffs 140 verhindert werden. Beispielsweise kann eine Tiefe der Vertie fung 150 etwa 0,5 ym bis 5 ym betragen.
Durch die Anwesenheit der hervorstehenden Elemente wird die Ausbildung zuverlässiger elektrischer Verbindung zwischen den Halbleiterchips und dem Trägersubstrat unabhängig von der Chipgröße und/oder der Anzahl der Anschlüsse ermöglicht. Ins gesamt wird durch die beschriebene Verbindungstechnik eine er höhte Flexibilität erreicht und ein verbesserter elektrischer Kontakt zwischen Halbleiterchips und Trägersubstrat erreicht. Zusätzlich kann bei entsprechender Ausbildung der hervorste henden Elemente die mechanische Stabilität der Anordnung er höht und die Wärmeabfuhr verbessert werden.
Fig. 5 zeigt ein Beispiel für eine elektrische Vorrichtung 300. Die elektrische Vorrichtung 300 enthält das beschriebene Komposithalbleiterbauelement 10. Die elektrische Vorrichtung 300 kann beispielsweise aus einer Gruppe aus einer photovolta- ischen, photonischen, Datenspeicher-, Sensor-, Beleuchtungs- , biomimetischen und biokompatiblen Vorrichtung ausgewählt sein. Beispielsweise kann die elektrische Vorrichtung auch eine elektronische Vorrichtung mit großer Fläche sein. Gemäß weite ren Beispielen kann die elektrische Vorrichtung 300 eine Dis play- oder Anzeigevorrichtung oder ein Teil einer Anzeigevor richtung sein, bei der einzelne LED-Chips auf einer Ansteuer schaltung zum Ansteuern der jeweiligen LED-Chips angeordnet sind .
Obwohl hierin spezifische Ausführungsformen veranschaulicht und beschrieben worden sind, werden Fachleute erkennen, dass die gezeigten und beschriebenen spezifischen Ausführungsformen durch eine Vielzahl von alternativen und/oder äquivalenten Ausgestaltungen ersetzt werden können, ohne vom Schutzbereich der Erfindung abzuweichen. Die Anmeldung soll jegliche Anpas- sungen oder Variationen der hierin diskutierten spezifischen Ausführungsformen abdecken. Daher wird die Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt.
Bezugszeichenliste
10 Komposithalbleiterbauelernent
100 Trägersubstrat
105 Durchkontaktierung oder Via-Kontakt
106 leitfähiger Bereich
107 Schaltkreiskomponente
108 Leiterbahn
109 Rückseitenmetallisierung
110 erste Hauptoberfläche des Trägersub
strats
111 zweite Hauptoberfläche des Trägersub
strats
115 leitendes Material
120 Kontaktbereich
130 hervorstehendes Element
131 stützende Elemente
132 kontaktierende Elemente
135 strukturiertes leitfähiges Material 140 nichtleitende KlebstoffSchicht
200, 2001 , Halbleiterchip
2002, 2003
210 erste Oberfläche des Halbleiterchips 211 zweite Oberfläche des Halbleiterchips 220 erster Bereich des Halbleiterchips 225 erste Kontaktfläche
228 zweite Kontaktfläche
230 zweiter Bereich des Halbleiterchips
231 isolierendes Material
232 leitendes Material
235 elektrischer Kontakt zum zweiten Bereich
300 elektrische Vorrichtung

Claims

Patentansprüche
1. Komposithalbleiterbauelement (10) umfassend ein Trä gersubstrat (100) sowie einen auf dem Trägersubstrat (100) an geordneten Halbleiterchip (200), wobei
das Trägersubstrat (100) von einer ersten Hauptoberflä che (110) des Trägersubstrats (100) eine Vielzahl hervorste hende Elemente (130) aufweist,
ein elektrisch leitfähiges Material (135), welches mit einem Kontaktbereich (120) des Trägersubstrats elektrisch lei tend verbunden ist, auf mindestens einem der hervorstehenden Elemente (130) ausgebildet ist, wobei ein Teil der hervorste henden Elemente (130) nicht mit dem elektrisch leitfähigen Ma terial bedeckt ist,
der Halbleiterchip (200) an einer ersten Oberfläche (210) mindestens eine Kontaktfläche (225, 228) aufweist, wel che mit dem elektrisch leitfähigen Material (135) auf mindes tens einem Element (130) elektrisch verbunden ist, wobei an einer Position, an der die Kontaktfläche (225, 228) und das elektrisch leitfähige Material (135) auf dem hervorstehenden Element (130) jeweils miteinander in Kontakt stehen, die Kon taktfläche (225, 228) eine größere laterale Ausdehnung hat als jeweils das hervorstehende Element (130).
2. Komposithalbleiterbauelement (10) nach Anspruch 1, bei dem ein Aspektverhältnis von Durchmesser zu Höhe der hervor stehenden Elemente (130) 0,3 bis 3 beträgt.
3. Komposithalbleiterbauelement (10) nach Anspruch 1 o- der2, bei dem die hervorstehenden Elemente (130) aus einem isolierenden Material hergestellt sind, und das elektrisch leitfähige Material (135) als strukturierte Schicht über den hervorstehenden Elementen (130) angeordnet ist.
4. Komposithalbleiterbauelement (10) nach einem der An sprüche 1 bis 3, bei dem der Halbleiterchip (200) von einem Wachstumssubstrat abgelöste aktive Bereiche (220, 230) eines optoelektronischen Bauelements enthält.
5. Komposithalbleiterbauelement (10) nach einem der An sprüche 1 bis 4, bei dem je Kontaktflache (225, 228) des Halb leiterchips (200) mehrere hervorstehende Elemente (130) vorge sehen sind.
6. Komposithalbleiterbauelement (10) nach einem der An sprüche 1 bis 5, bei dem mindestens eines der hervorstehenden Elemente (130) an einer Position außerhalb der Kontaktflachen (225, 228) des Halbleiterchips (200) angeordnet ist.
7. Komposithalbleiterbauelement (10) nach einem der An sprüche 1 bis 6, bei dem in der ersten Hauptoberfläche (110) des Trägersubstrats (100) eine Vertiefung ausgebildet ist und die hervorstehenden Elemente (130) in der Vertiefung (150) po sitioniert sind.
8. Verfahren zur Herstellung eines Komposithalbleiterbau- elements (10), welches ein Trägersubstrat (100) sowie einen auf dem Trägersubstrat (100) angeordneten Halbleiterchip (200) aufweist, mit:
Ausbilden (S200) einer Vielzahl hervorstehender Elemen te (130) auf einer ersten Hauptoberfläche (110) des Trägersub strats (100), wobei ein Aspektverhältnis des hervorstehenden Elements (130) von Durchmesser zu Höhe des hervorstehenden Elements (130) 0,3 bis 3 beträgt;
Ausbilden (S210) eines elektrisch leitfähigen Materials (135), welches mit einem Kontaktbereich (120) elektrisch lei tend verbunden ist, auf mindestens einem der hervorstehenden Elemente (130), wobei ein Teil der hervorstehenden Elemente (130) nicht mit dem elektrisch leitfähigen Material bedeckt wird;
In-Kontakt-Bringen (S220) einer Kontaktflache (225,
228) des Halbleiterchips mit dem elektrisch leitfähigen Mate rial (135), so dass die Kontaktfläche (225, 228) direkt an das elektrisch leitfähige Material (135) angrenzt, wobei die Kon taktfläche (225, 228) an einer Position, an der die Kontakt fläche (225, 228) und das elektrisch leitfähige Material (135) des hervorstehenden Elements (130) miteinander in Kontakt ste hen, eine größere laterale Ausdehnung hat als das hervorste hende Element (130) .
9. Verfahren nach Anspruch 8, bei dem die hervorstehenden Elemente (130) aus einem isolierenden Material hergestellt werden, und das elektrisch leitfähige Material (135) als strukturierte Schicht über ausgewählten der hervorstehenden Elementen (130) ausgebildet wird.
10. Verfahren nach Anspruch 8 oder 9, bei dem mindestens eines der hervorstehenden Elemente (130) an einer Position au ßerhalb der Kontaktfläche (225, 228) des Halbleiterchips (200) ausgebildet wird.
11. Komposithalbleiterbauelement (10) umfassend ein Trä gersubstrat (100) aus einem Halbleitermaterial sowie einen auf dem Trägersubstrat (100) angeordneten Halbleiterchip (200), wobei
das Trägersubstrat (100) ein von einer ersten Haupt oberfläche (110) des Trägersubstrats (100) hervorstehendes Element (130) aufweist, das ein elektrisch leitfähiges Materi al (135) umfasst, welches mit einem Kontaktbereich (120) des Trägersubstrats elektrisch leitend verbunden ist und an den Kontaktbereich (120) direkt angrenzt, wobei ein Aspektverhältnis des hervorstehenden Elements (130) von Durchmesser zu Höhe des hervorstehenden Elements (130) 0,3 bis 3 beträgt,
der Halbleiterchip (200) an einer ersten Oberfläche (210) mindestens eine Kontaktfläche (225, 228) aufweist, wel che mit dem elektrisch leitfähigen Material (135) des hervor stehenden Elements (130) elektrisch verbunden ist, wobei die Kontaktfläche (225, 228) an einer Position, an der die Kon taktfläche (225, 228) direkt an das elektrisch leitfähige Ma terial (135) des hervorstehenden Element (130) angrenzt, eine größere laterale Ausdehnung hat als das hervorstehende Element (130) .
12. Komposithalbleiterbauelement (10) nach Anspruch 11, ferner umfassend einen Klebstoff (140), welcher zwischen dem Halbleiterchip (200) und dem Trägersubstrat (100) angeordnet ist und geeignet ist, den Halbleiterchip (200) und das Trä gersubstrat (100) mechanisch zu verbinden.
13. Komposithalbleiterbauelement (10) nach Anspruch 11 oder 12, bei dem das Trägersubstrat (100) eine Vielzahl hervorste hender Elemente (130) aus einem isolierenden Material auf weist, und das elektrisch leitfähige Material (135) als struk turierte Schicht über ausgewählten hervorstehenden Elementen (130) angeordnet ist, wobei ein Teil der hervorstehenden Ele mente nicht mit dem elektrisch leitfähigen Material (135) be deckt ist.
14. Komposithalbleiterbauelement (10) nach einem der An sprüche 11 bis 13, bei dem der Halbleiterchip (200) von einem Wachstumssubstrat abgelöste aktive Bereiche (220, 230) eines optoelektronischen Bauelements enthält.
15. Komposithalbleiterbauelement (10) nach einem der An sprüche 11 bis 14, bei dem je Kontaktflache des Halbleiter chips (200) mehrere hervorstehende Elemente (130) vorgesehen sind .
16. Komposithalbleiterbauelement (10) nach einem der An sprüche 11 bis 15, mit einer Vielzahl von hervorstehenden Ele menten (130) von denen mindestens eines an einer Position au ßerhalb der Kontaktflachen (225, 228) des Halbleiterchips (200) angeordnet ist.
17. Komposithalbleiterbauelement (10) nach einem der An sprüche 11 bis 16, bei dem in der ersten Hauptoberfläche (110) des Trägersubstrats (100) eine Vertiefung (150) ausgebildet ist und die hervorstehenden Elemente (130) in der Vertiefung (150) positioniert sind.
18. Verfahren zur Herstellung eines Komposithalbleiterbau- elements (10), welches ein Trägersubstrat (100) aus einem Halbleitermaterial sowie einen auf dem Trägersubstrat (100) angeordneten Halbleiterchip (200) umfasst, mit:
Ausbilden (S100) eines Elements (130), das von einer ersten Hauptoberfläche (110) des Trägersubstrats (100) hervor steht und ein elektrisch leitfähiges Material (135) umfasst, welches mit einem Kontaktbereich (120) des Trägersubstrats (100) elektrisch leitend verbunden ist und an den Kontaktbe reich (120) direkt angrenzt, wobei ein Aspektverhältnis des hervorstehenden Elements (130) von Durchmesser zu Höhe des hervorstehenden Elements (130) 0,3 bis 3 beträgt, wodurch sich eine Werkstückoberfläche ergibt;
Ausbilden (S110) einer KlebstoffSchicht (140) über der Werkstückoberfläche ; Zusammenfügen (S120) des Halbleiterchips (200), der an einer ersten Oberfläche (210) mindestens eine Kontaktflache (225, 228) aufweist, mit dem Trägersubstrat (100); und
Aushärten (S130) des Klebstoffs (140), wobei das elektrisch leitfähige Material (135) des hervorstehenden Ele ments (130) mit der zugehörigen Kontaktfläche des Halbleiter chips (200) elektrisch verbunden wird,
wobei die Kontaktfläche (225, 228) an einer Position, an der die Kontaktfläche (225, 228) und das elektrisch leitfä hige Material (135) des hervorstehenden Elements (130) mitei nander in Kontakt stehen, eine größere laterale Ausdehnung hat als das hervorstehende Element (130) .
19. Verfahren nach Anspruch 18, bei dem das Ausbilden des hervorstehenden Elements (130) das Aufbringen des elektrisch leitfähigen Materials (135) an vorbestimmten Positionen um fasst.
20. Verfahren nach Anspruch 18 oder 19, bei dem erste Ober flächen (120) einer Vielzahl von Halbleiterchips (200) gleich zeitig mit dem Trägersubstrat (100) durch ein Mikro- Transferverfahren zusammengefügt werden.
21. Elektrische Vorrichtung (300) mit dem Komposithalblei- terbauelement (10) nach einem der Ansprüche 1 bis 7 oder mit dem Komposithalbleiterbauelement (10) nach einem der Ansprüche 11 bis 17.
22. Elektrische Vorrichtung (300) nach Anspruch 21, die aus der Gruppe aus einer photovoltaischen, photonischen, Daten speicher-, Sensor-, Beleuchtungs- , biomimetischen und biokom patiblen Vorrichtung ausgewählt ist.
23. Komposithalbleiterbauelement (10) umfassend ein Trä gersubstrat (100) aus einem Halbleitermaterial sowie einen auf dem Trägersubstrat (100) angeordneten Halbleiterchip (200), wobei
das Trägersubstrat (100) ein von einer ersten Haupt oberfläche (110) des Trägersubstrats (100) hervorstehendes Element (130) aufweist, das ein elektrisch leitfähiges Materi al (135) umfasst, welches mit einem Kontaktbereich (120) des Trägersubstrats elektrisch leitend verbunden ist,
der Halbleiterchip (200) an einer ersten Oberfläche (210) mindestens eine Kontaktfläche (225, 228) aufweist, wel che mit dem elektrisch leitfähigen Material (135) des hervor stehenden Elements (130) elektrisch verbunden ist, wobei die Kontaktfläche (225, 228) an einer Position, an der die Kon taktfläche (225, 228) und das elektrisch leitfähige Material
(135) des hervorstehenden Element (130) jeweils miteinander in Kontakt stehen, eine größere laterale Ausdehnung hat als das hervorstehende Element (130).
24. Verfahren zur Herstellung eines Komposithalbleiterbau- elements (10), welches ein Trägersubstrat (100) aus einem Halbleitermaterial sowie einen auf dem Trägersubstrat (100) angeordneten Halbleiterchip (200) umfasst, mit:
Ausbilden (S100) eines Elements (130), das von einer ersten Hauptoberfläche (110) des Trägersubstrats (100) hervor steht und ein elektrisch leitfähiges Material (135) umfasst, welches mit einem Kontaktbereich (120) des Trägersubstrats (100) elektrisch leitend verbunden ist, wodurch sich eine Werkstückoberfläche ergibt;
Ausbilden (S110) einer KlebstoffSchicht (140) über der Werkstückoberfläche ;
Zusammenfügen (S120) des Halbleiterchips (200), der an einer ersten Oberfläche (210) mindestens eine Kontaktfläche (225, 228) aufweist, mit dem Trägersubstrat (100); und Aushärten (S130) des Klebstoffs (140), wobei das elektrisch leitfähige Material (135) des hervorstehenden Ele ments (130) mit der zugehörigen Kontaktfläche des Halbleiter chips (200) elektrisch verbunden wird,
wobei die Kontaktfläche (225, 228) an einer Position, an der die Kontaktfläche (225, 228) und das elektrisch leitfä hige Material (135) des hervorstehenden Elements (130) mitei nander in Kontakt stehen, eine größere laterale Ausdehnung hat als das hervorstehende Element (130) .
25. Verfahren zur Herstellung eines Komposithalbleiterbau- elements (10), welches ein Trägersubstrat (100) sowie einen auf dem Trägersubstrat (100) angeordneten Halbleiterchip (200) aufweist, mit:
Ausbilden (S200) einer Vielzahl hervorstehender Elemen te (130) auf einer ersten Hauptoberfläche (110) des Trägersub strats (100) ;
Ausbilden (S210) eines elektrisch leitfähigen Materials (135), welches mit einem Kontaktbereich (120) elektrisch lei tend verbunden ist, auf mindestens einem der hervorstehenden Elemente ( 130 ) ;
In-Kontakt-Bringen (S220) einer Kontaktfläche (225, 228) des Halbleiterchips mit dem elektrisch leitfähigen Mate rial (135), wobei die Kontaktfläche (225, 228) an einer Posi tion, an der die Kontaktfläche (225, 228) und das elektrisch leitfähige Material (135) des hervorstehenden Elements (130) miteinander in Kontakt stehen, eine größere laterale Ausdeh nung hat als das hervorstehende Element (130) .
26. Komposithalbleiterbauelement (10) umfassend ein Trä gersubstrat (100) sowie einen auf dem Trägersubstrat (100) an geordneten Halbleiterchip (200), wobei das Trägersubstrat (100) von einer ersten Hauptoberflä che (110) des Trägersubstrats (100) eine Vielzahl hervorste hende Elemente (130) aufweist,
ein elektrisch leitfähiges Material (135), welches mit einem Kontaktbereich (120) des Trägersubstrats elektrisch lei tend verbunden ist, auf mindestens einem der hervorstehenden Elemente (130) ausgebildet ist,
der Halbleiterchip (200) an einer ersten Oberfläche (210) mindestens eine Kontaktfläche (225, 228) aufweist, wel- che mit dem elektrisch leitfähigen Material (135) auf mindes tens einem Element (130) elektrisch verbunden ist, wobei an einer Position, an der die Kontaktfläche (225, 228) und das elektrisch leitfähige Material (135) auf dem hervorstehenden Element (130) jeweils miteinander in Kontakt stehen, die Kon- taktfläche (225, 228) eine größere laterale Ausdehnung hat als jeweils das hervorstehende Element (130).
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1176641A2 (de) * 2000-07-27 2002-01-30 Fujitsu Limited Vor- und rückseitig elektrisch leitendes Substrat und seine Herstellung
US20040004291A1 (en) * 2002-07-04 2004-01-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
DE102008006757A1 (de) * 2008-01-30 2009-08-06 Osram Opto Semiconductors Gmbh Oberflächenmontierbares Bauelement
US20130009196A1 (en) * 2010-04-01 2013-01-10 Panasonic Corporation Light-emitting diode element and light-emitting diode device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1284523C (en) * 1985-08-05 1991-05-28 Leo G. Svendsen Uniaxially electrically conductive articles with porous insulating substrate
US5472914A (en) * 1994-07-14 1995-12-05 The United States Of America As Represented By The Secretary Of The Air Force Wafer joined optoelectronic integrated circuits and method
US5789278A (en) * 1996-07-30 1998-08-04 Micron Technology, Inc. Method for fabricating chip modules
DE10127351A1 (de) * 2001-06-06 2002-12-19 Infineon Technologies Ag Elektronischer Chip und elektronische Chip-Anordnung
KR100691177B1 (ko) * 2005-05-31 2007-03-09 삼성전기주식회사 백색 발광소자
US20090289360A1 (en) * 2008-05-23 2009-11-26 Texas Instruments Inc Workpiece contact pads with elevated ring for restricting horizontal movement of terminals of ic during pressing
DE102008063401A1 (de) * 2008-12-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem kosteneffizienten Chipgehäuse, das auf der Grundlage von Metallsäuren angeschlossen ist
US8173536B2 (en) * 2009-11-02 2012-05-08 Stats Chippac, Ltd. Semiconductor device and method of forming column interconnect structure to reduce wafer stress
US8580607B2 (en) * 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8573469B2 (en) 2011-11-18 2013-11-05 LuxVue Technology Corporation Method of forming a micro LED structure and array of micro LED structures with an electrically insulating layer
US9437534B2 (en) * 2012-02-29 2016-09-06 Mediatek Inc. Enhanced flip chip structure using copper column interconnect
US8933433B2 (en) 2012-07-30 2015-01-13 LuxVue Technology Corporation Method and structure for receiving a micro device
DE102012213548A1 (de) * 2012-08-01 2014-02-06 Robert Bosch Gmbh Bondpad zum Thermokompressionsbonden, Verfahren zum Herstellen eines Bondpads und Bauelement
US9159695B2 (en) * 2013-01-07 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bump structures in package structure
US9871345B2 (en) * 2015-06-09 2018-01-16 X-Celeprint Limited Crystalline color-conversion device
TWI602269B (zh) * 2016-06-08 2017-10-11 力成科技股份有限公司 柱頂互連之封裝堆疊方法與構造
US20180114786A1 (en) * 2016-10-21 2018-04-26 Powertech Technology Inc. Method of forming package-on-package structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1176641A2 (de) * 2000-07-27 2002-01-30 Fujitsu Limited Vor- und rückseitig elektrisch leitendes Substrat und seine Herstellung
US20040004291A1 (en) * 2002-07-04 2004-01-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
DE102008006757A1 (de) * 2008-01-30 2009-08-06 Osram Opto Semiconductors Gmbh Oberflächenmontierbares Bauelement
US20130009196A1 (en) * 2010-04-01 2013-01-10 Panasonic Corporation Light-emitting diode element and light-emitting diode device

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