WO2019093149A1 - 固体撮像装置、および電子機器 - Google Patents

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勇気 小林
堀内　淳
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Definitions

  • the present technology relates to a solid-state imaging device and an electronic device, and in particular, a P-type solid phase diffusion layer and an N-type solid phase diffusion layer are formed on the sidewalls of interpixel light blocking walls formed between pixels to form a strong electric field region.
  • the present invention relates to a solid-state imaging device and an electronic device in which the saturated charge amount Qs of each pixel is improved by holding a charge.
  • a P-type diffusion layer and an N-type diffusion layer are formed on the sidewall of a trench formed between each pixel to form a strong electric field region.
  • a technology for holding an electric charge see, for example, Patent Document 1.
  • Patent Document 1 the pinning on the light incident side of the Si (silicon) substrate is weakened, and the generated charge flows into the photodiode to deteriorate the Dark characteristics, for example, white spots or dark current could occur.
  • the present technology has been made in view of such a situation, and is intended to be able to suppress the deterioration of the dark characteristics.
  • the solid-state imaging device includes a photoelectric conversion unit that performs photoelectric conversion, and a PN junction region that is configured of a P-type region and an N-type region on the light incident surface side of the photoelectric conversion unit.
  • An electronic device is an electronic device mounted with a solid-state imaging device, wherein the solid-state imaging device includes a photoelectric conversion unit that performs photoelectric conversion, and a P-type region on the light incident surface side of the photoelectric conversion unit. And a PN junction region composed of an N-type region.
  • a photoelectric conversion unit that performs photoelectric conversion, and a PN junction region including a P-type region and an N-type region on the light incident surface side of the photoelectric conversion unit There is.
  • the solid-state imaging device is mounted.
  • FIG. 1 is a diagram showing an outline of a configuration example of a stacked solid-state imaging device to which the technology according to the present disclosure can be applied.
  • FIG. 1 is a diagram showing an outline of a configuration example of a stacked solid-state imaging device to which the technology according to the present disclosure can be applied.
  • FIG. 21 is a cross-sectional view showing a first configuration example of a stack-type solid-state imaging device 23020.
  • FIG. 19 is a cross-sectional view showing a second configuration example of a stack-type solid-state imaging device 23020.
  • FIG. 31 is a cross-sectional view showing a third configuration example of a stack-type solid-state imaging device 23020.
  • FIG. 18 is a cross-sectional view showing another configuration example of a stacked solid-state imaging device to which the technology according to the present disclosure can be applied.
  • It is a block diagram showing an example of rough composition of an internal information acquisition system.
  • It is a block diagram showing an example of rough composition of a vehicle control system.
  • It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part.
  • the present technology can be applied to an imaging device, the case where the present technology is applied to an imaging device will be described as an example here.
  • the imaging device is taken as an example and the description is continued, the present technology is not limited to application to the imaging device, and the imaging function of a digital still camera or a video camera etc.
  • the present invention is applicable to general electronic devices that use an imaging device as an image capturing unit (photoelectric conversion unit), such as a portable terminal device having an imaging device, and an imaging device as an image reading unit.
  • an imaging device as an image capturing unit (photoelectric conversion unit)
  • a portable terminal device having an imaging device such as a portable terminal device having an imaging device
  • an imaging device as an image reading unit.
  • a module form mounted on an electronic device that is, a camera module is used as an imaging device.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device which is an example of the electronic device of the present disclosure.
  • the imaging device 10 includes an optical system including a lens group 11 and the like, an imaging element 12, a DSP circuit 13 which is a camera signal processing unit, a frame memory 14, a display unit 15, a recording unit 16 and an operation system 17. And a power supply system 18 and the like.
  • the DSP circuit 13, the frame memory 14, the display unit 15, the recording unit 16, the operation system 17, and the power supply system 18 are mutually connected via a bus line 19.
  • the CPU 20 controls each unit in the imaging device 10.
  • the lens group 11 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 12.
  • the imaging element 12 converts the light amount of incident light focused on the imaging surface by the lens group 11 into an electrical signal in pixel units and outputs the electrical signal as a pixel signal.
  • an image sensor image sensor including pixels described below can be used.
  • the display unit 15 includes a panel type display unit such as a liquid crystal display unit or an organic EL (electro luminescence) display unit, and displays a moving image or a still image captured by the imaging device 12.
  • the recording unit 16 records a moving image or a still image captured by the imaging device 12 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).
  • the operation system 17 issues operation commands for various functions possessed by the imaging device under the operation of the user.
  • the power supply system 18 appropriately supplies various power supplies serving as operation power supplies of the DSP circuit 13, the frame memory 14, the display unit 15, the recording unit 16, and the operation system 17 to these supply targets.
  • FIG. 2 is a block diagram showing a configuration example of the imaging device 12.
  • the imaging device 12 can be a complementary metal oxide semiconductor (CMOS) image sensor.
  • CMOS complementary metal oxide semiconductor
  • the imaging element 12 includes a pixel array unit 41, a vertical drive unit 42, a column processing unit 43, a horizontal drive unit 44, and a system control unit 45.
  • the pixel array unit 41, the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, and the system control unit 45 are formed on a semiconductor substrate (chip) not shown.
  • unit pixels for example, pixels 50 in FIG. 3 having photoelectric conversion elements that generate photocharges of charge amounts corresponding to the amount of incident light and internally store the same are arranged two-dimensionally in a matrix There is.
  • the photocharge of the charge amount according to the incident light amount may be simply described as “charge”
  • the unit pixel may be simply described as “pixel”.
  • pixel drive lines 46 are formed along the horizontal direction of the figure (the arrangement direction of the pixels in the pixel row) for each row with respect to the matrix pixel array, and vertical signal lines 47 for each column. Are formed along the vertical direction of the figure (the arrangement direction of the pixels of the pixel row).
  • One end of the pixel drive line 46 is connected to an output end corresponding to each row of the vertical drive unit 42.
  • the imaging device 12 further includes a signal processing unit 48 and a data storage unit 49.
  • the signal processing unit 48 and the data storage unit 49 may be an external signal processing unit provided on a substrate different from the imaging device 12, for example, processing by a DSP (Digital Signal Processor) or software, or on the same substrate as the imaging device 12. It may be mounted on
  • the vertical driving unit 42 is a pixel driving unit that is configured by a shift register, an address decoder, and the like, and drives each pixel of the pixel array unit 41 simultaneously in all pixels or in units of rows.
  • the vertical drive unit 42 is not shown in the drawings for its specific configuration, it has a read scan system, a sweep scan system or batch sweep, and batch transfer.
  • the reading scanning system sequentially selects and scans the unit pixels of the pixel array unit 41 row by row.
  • row driving with regard to sweeping
  • sweeping scanning is performed with respect to a reading row on which reading scanning is performed by the reading scanning system prior to the reading scanning by the time of the shutter speed.
  • global exposure global shutter operation
  • batch sweep-out is performed prior to batch transfer by the time of the shutter speed.
  • the electronic shutter operation is an operation of discarding the photocharge of the photoelectric conversion element and newly starting exposure (starting accumulation of photocharge).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light incident after the previous readout operation or the electronic shutter operation.
  • a period from the reading timing of the immediately preceding reading operation or the sweeping timing of the electronic shutter operation to the reading timing of the current reading operation is the photocharge accumulation period (exposure period) in the unit pixel.
  • the period from batch sweep to batch transfer is the accumulation period (exposure period).
  • a pixel signal output from each unit pixel of the pixel row selectively scanned by the vertical drive unit 42 is supplied to the column processing unit 43 through each of the vertical signal lines 47.
  • the column processing unit 43 performs predetermined signal processing on pixel signals output from the unit pixels of the selected row through the vertical signal line 47 for each pixel column of the pixel array unit 41 and also performs pixel signals after signal processing. Hold temporarily.
  • the column processing unit 43 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing as signal processing.
  • CDS Correlated Double Sampling
  • the column processing unit 43 may be provided with an AD (analog-digital) conversion function to output a signal level as a digital signal.
  • the horizontal drive unit 44 is configured by a shift register, an address decoder, and the like, and selects the unit circuits corresponding to the pixel rows of the column processing unit 43 in order.
  • the pixel signals subjected to the signal processing in the column processing unit 43 are sequentially output to the signal processing unit 48 by the selective scanning by the horizontal driving unit 44.
  • the system control unit 45 is configured by a timing generator or the like that generates various timing signals, and the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, and the like based on various timing signals generated by the timing generator. Drive control is performed.
  • the signal processing unit 48 has at least an addition processing function, and performs various signal processing such as addition processing on the pixel signal output from the column processing unit 43.
  • the data storage unit 49 temporarily stores data necessary for the signal processing in the signal processing unit 48.
  • FIG. 3 is a vertical cross-sectional view of the pixel 50 a in the first embodiment of the pixel 50 to which the present technology is applied
  • FIG. 4 is a plan view of the surface side of the pixel 50 a.
  • FIG. 3 corresponds to the position of the line segment XX ′ in FIG.
  • the present technology can also be applied to the front side illumination type.
  • the pixel 50 shown in FIG. 3 has a PD (photodiode) 71 which is a photoelectric conversion element of each pixel formed inside the Si substrate 70.
  • a P-type region 72 is formed on the light incident side (the lower side in the figure, which is the back side) of the PD 71, and a planarizing film 73 is formed below the P-type region 72. .
  • the boundary between the P-type region 72 and the planarizing film 73 is a back surface Si interface 75.
  • a light shielding film 74 is formed on the planarization film 73.
  • the light shielding film 74 is provided to prevent light leakage to the adjacent pixels, and is formed between the adjacent PDs 71.
  • the light shielding film 74 is made of, for example, a metal material such as W (tungsten).
  • An OCL (on-chip lens) 76 is formed on the flattening film 73 and on the back surface side of the Si substrate 70 to condense incident light on the PD 71.
  • the OCL 76 can be formed of an inorganic material, and for example, SiN, SiO, SiO x N y (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) can be used.
  • a cover glass or a transparent plate such as a resin may be adhered on the OCL 76.
  • a color filter layer may be formed between the OCL 76 and the planarization film 73. Further, the color filter layer can be configured such that a plurality of color filters are provided for each pixel, and the color of each color filter is arranged, for example, according to the Bayer arrangement.
  • An active region (Pwell) 77 is formed on the side opposite to the light incident side of the PD 71 (on the upper side in the figure, which is the surface side).
  • an element isolation region (hereinafter, referred to as STI (Shallow Trench Isolation)) 78 for isolating a pixel transistor or the like is formed.
  • a wiring layer 79 is formed on the active region 77 on the surface side (upper side in the drawing) of the Si substrate 70, and a plurality of transistors are formed on the wiring layer 79.
  • FIG. 3 shows an example in which the transfer transistor 80 is formed.
  • the transfer transistor (gate) 80 is formed of a vertical transistor. That is, in the transfer transistor (gate) 80, the vertical transistor trench 81 is opened, and the transfer gate (TG) 80 for reading out the charge from the PD 71 is formed there.
  • pixel transistors such as an amplifier (AMP) transistor, a selection (SEL) transistor, and a reset (RST) transistor are formed.
  • AMP amplifier
  • SEL selection
  • RST reset
  • DTI Deep Trench Isolation
  • the DTI 82 is formed so as to penetrate the Si substrate 70 in the depth direction (vertical direction in the drawing, from the front surface to the back surface) between the adjacent pixels 50a.
  • the DTI 82 also functions as a light blocking wall between pixels so that unnecessary light does not leak to the adjacent pixels 50a.
  • a P-type solid phase diffusion layer 83 and an N-type solid phase diffusion layer 84 are formed sequentially from the DTI 82 side toward the PD 71.
  • the P-type solid phase diffusion layer 83 is formed along the DTI 82 until it contacts the back surface Si interface 75 of the Si substrate 70.
  • the N-type solid phase diffusion layer 84 is formed along the DTI 82 until it contacts the P-type region 72 of the Si substrate 70.
  • a solid phase diffusion layer points out the layer which formed formation of the P type layer and N type layer by impurity doping according to the manufacturing method mentioned later, it is not restricted to the manufacturing method by solid phase diffusion in this art.
  • the P-type layer and the N-type layer produced by the method of the present invention may be provided between the DTI 82 and the PD 71, respectively.
  • PD71 in embodiment is comprised by the N type area
  • the P type solid phase diffusion layer 83 is formed until it is in contact with the back surface Si interface 75, but the N type solid phase diffusion layer 84 is not in contact with the back surface Si interface 75, and the N type solid phase diffusion layer 84 and the back surface Si interface A spacing is provided between 75.
  • the PN junction region of the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 forms a strong electric field region, and holds the charge generated by the PD 71.
  • the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 formed along the DTI 82 form a strong electric field region, and the charge generated in the PD 71 can be held. .
  • the N-type solid phase diffusion layer 84 is formed along the DTI 82 until it contacts the back surface Si interface 75 of the Si substrate 70, the back surface Si interface 75 of the Si substrate 70 on the light incident surface side and the N type
  • the charge pinning is weakened at the portion where the solid phase diffusion layer 84 is in contact, and the generated charge flows into the PD 71 to deteriorate the dark characteristics, for example, white spots or dark current is generated.
  • the N-type solid phase diffusion layer 84 is not in contact with the back surface Si interface 75 of the Si substrate 70, and along the DTI 82 in the P-type region 72 of the Si substrate 70. It is considered to be in contact. With such a configuration, it is possible to prevent charge pinning from being weakened, and it is possible to prevent the charge from flowing into the PD 71 and deteriorating the Dark characteristics.
  • a sidewall film 85 made of SiO2 is formed on the inner wall of the DTI 82, and a filler 86 made of polysilicon is embedded inside thereof.
  • the pixel 50a in the first embodiment is provided with a P-type region 72 on the back surface side, and is configured such that the PD 71 and the N-type solid phase diffusion layer 84 do not exist in the vicinity of the back surface Si interface 75.
  • weakening of pinning does not occur in the vicinity of the back surface Si interface 75, it is possible to prevent the generated charge from flowing into the PD 71 and deteriorating the Dark characteristics.
  • DTI 82 SiN may be employed instead of SiO 2 employed for sidewall film 85.
  • doping polysilicon may be used in place of polysilicon used for the filling material 86.
  • FIG. 4 is a plan view of the 3 ⁇ 3 nine pixels 50 a arranged in the pixel array unit 41 (FIG. 2) as viewed from the front side (the upper side in FIG. 3). It is a circuit diagram for demonstrating the connection relation of each transistor shown in FIG.
  • FIG. 4 One square in FIG. 4 represents one pixel 50a.
  • the DTI 82 is formed so as to surround the pixel 50 a (PD 71 included in the pixel 50 a). Further, on the front surface side of the pixel 50a, a transfer transistor (gate) 80, an FD (floating diffusion) 91, a reset transistor 92, an amplification transistor 93, and a selection transistor 94 are formed.
  • the PD 71 generates and accumulates a charge (signal charge) according to the amount of light received.
  • the PD 71 has an anode terminal grounded and a cathode terminal connected to the FD 91 via the transfer transistor 80.
  • the transfer transistor 80 reads the charge generated by the PD 71 and transfers it to the FD 91 when it is turned on by the transfer signal TR.
  • the FD 91 holds the charge read from the PD 71.
  • the reset transistor 92 resets the potential of the FD 91 by discharging the charge stored in the FD 91 to the drain (constant voltage source Vdd) when the reset transistor RST is turned on by the reset signal RST.
  • the amplification transistor 93 outputs a pixel signal according to the potential of the FD 91. That is, amplification transistor 93 constitutes a source follower circuit with a load MOS (not shown) as a constant current source connected via vertical signal line 33, and exhibits a level corresponding to the charge stored in FD 91.
  • the pixel signal is output from the amplification transistor 93 to the column processing unit 43 (FIG. 2) via the selection transistor 94 and the vertical signal line 47.
  • the selection transistor 94 is turned on when the pixel 31 is selected by the selection signal SEL, and outputs the pixel signal of the pixel 31 to the column processing unit 43 via the vertical signal line 33.
  • Each signal line to which the transfer signal TR, the selection signal SEL, and the reset signal RST are transmitted corresponds to the pixel drive line 46 in FIG.
  • the pixel 50a can be configured as described above, but is not limited to this configuration, and other configurations can also be adopted.
  • FIG. 6 is a diagram for explaining a method of manufacturing the DTI 82 and the vicinity thereof.
  • the hard mask using SiN and SiO 2 is covered except the position where the DTI 82 is formed on the Si substrate 70, and the hard mask is covered. Grooves are opened in the vertical direction to a predetermined depth of the Si substrate 70 by dry etching the non-portions.
  • an SiO 2 film containing P (phosphorus), which is an N-type impurity, is formed inside the opened groove and then heat treatment is performed to dope P (phosphorus) from the SiO 2 film to the Si substrate 70 side , Referred to as solid phase diffusion).
  • an SiO 2 film containing B (boron), which is a P-type impurity, is formed inside the extended groove, and then heat treatment is performed to form the SiO 2 film to the Si substrate 70.
  • Solid phase diffusion of B (boron) to the side forms a P-type solid phase diffusion layer 83 self-aligned in the shape of the extended groove.
  • a sidewall film 85 made of SiO 2 is formed on the inner wall of the opened groove and filled with polysilicon to form DTI 82. Thereafter, pixel transistors and wirings are formed. Thereafter, the Si substrate 70 is thinned from the back surface side. When this thinning is performed, the bottom of the DTI 82 is simultaneously thinned including the P-type solid phase diffusion layer 83. This thinning is performed to a depth not reaching the N-type solid phase diffusion layer 84.
  • the strong electric field region consisting of the N-type solid phase diffusion layer 84 not in contact with the back surface Si interface 75 and the P-type solid phase diffusion layer 83 in contact with the back surface Si interface 75 is adjacent to PD71. Can be formed.
  • FIG. 7 is a vertical cross-sectional view of the pixel 50b in the second embodiment to which the present technology is applied.
  • the second embodiment is different from the first embodiment in that the DTI 82 is formed in the STI 78, and the other configuration is the same as that of the first embodiment, and the same parts are the same. And the description is appropriately omitted. Also in the following description of the pixel 50, the same portions as those of the pixel 50b in the first embodiment are denoted by the same reference numerals, and the description thereof will be appropriately omitted.
  • the STI 78b formed in the active region 77 is formed up to the portion where the DTI 82b is formed (the end of the pixel 50b is formed). And DTI 82b is formed in the lower part of the STI 78b.
  • the STI 78 b is formed in the portion where the DTI 82 b is formed, and the STI 78 b and the DTI 82 b are formed at positions where the STI 78 b and the DTI 82 b are in contact.
  • the pixel 50b can be miniaturized as compared with the case where the STI 78b and the DTI 82b are formed at different positions (for example, the pixel 50a (FIG. 3) in the first embodiment). Become.
  • the pixel 50b according to the second embodiment can also provide the same effect as that of the pixel 50a according to the first embodiment, that is, the effect of preventing deterioration of the dark characteristics.
  • FIG. 8 is a vertical cross-sectional view of the pixel 50c in the third embodiment to which the present technology is applied.
  • the film 101 having a negative fixed charge is formed on the side wall of the DTI 82c, and SiO2 is filled therein as the filler 86c on the inner side thereof in the first and second embodiments. It differs from the pixel 50a and the pixel 50b.
  • the pixel 50 a in the first embodiment is configured such that the sidewall film 85 of SiO 2 is formed on the sidewall of the DTI 82 and filled with polysilicon, while the pixel 50 c in the third embodiment is: A film 101 having a negative fixed charge is formed on the side wall of the DTI 82c, and the inside thereof is filled with SiO2.
  • the film 101 having a negative fixed charge formed on the side wall of the DTI 82c is, for example, a hafnium oxide (HfO2) film, an aluminum oxide (Al2O3) film, a zirconium oxide (ZrO2) film, a tantalum oxide (Ta2O5) film, or a titanium oxide It can be formed of a TiO2 film.
  • HfO2 hafnium oxide
  • Al2O3 aluminum oxide
  • ZrO2 zirconium oxide
  • Ta2O5 tantalum oxide
  • titanium oxide It can be formed of a TiO2 film.
  • Films of the above-mentioned types have been used for the gate insulating film and the like of insulating gate type field effect transistors, and therefore, since the film forming method is established, the film can be easily formed.
  • a film forming method for example, a chemical vapor deposition method, a sputtering method, an atomic layer deposition method, etc. may be mentioned, but if an atomic layer deposition method is used, the SiO2 layer which reduces the interface state during deposition is simultaneously 1 nm. It is preferable because it can be formed to a certain extent.
  • La2O3 lanthanum oxide
  • Pr2O3 praseodymium oxide
  • CeO2 cerium oxide
  • Nd2O3 neodymium oxide
  • Sm2O3 promethium oxide
  • Eu2O3 europium oxide
  • Gadolinium oxide Gad2O3
  • Tb2O3 terbium oxide
  • Dy2O3 dysprosium oxide
  • Ho2O3 holmium oxide
  • Er2O3 erbium oxide
  • Tm2O3 thulium oxide
  • Yb2O3 lutetium oxide
  • Lu2O3 lutetium oxide
  • the film 101 having a negative fixed charge can be formed of a hafnium nitride film, an aluminum nitride film, a hafnium oxynitride film, or an aluminum oxynitride film.
  • silicon (Si) or nitrogen (N) may be added to the film as long as the insulating property is not impaired.
  • the concentration is suitably determined in the range which does not impair the insulation of a film
  • the additive such as silicon or nitrogen is added to the surface of the film 101 having the negative fixed charge, ie, the surface opposite to the PD 71 side. It is preferable that it is added.
  • silicon (Si) or nitrogen (N) makes it possible to increase the heat resistance of the film and the ability to prevent ion implantation in the process.
  • the third embodiment it is possible to enhance the pinning of the trench sidewalls of DTI 82. Therefore, for example, when compared with the pixel 50a in the first embodiment, according to the pixel 50c, it is possible to prevent the deterioration of the dark characteristics more reliably.
  • DTI 82 in the third embodiment, the back side is polished from the state shown in FIG. 6D until the polysilicon filled as the filler 86 is exposed, and then the photoresist and the wet are formed.
  • the filler 86 (polysilicon) and the sidewall film 85 (SiO 2) inside the groove may be removed by etching, the film 101 may be formed, and then SiO 2 may be filled in the groove.
  • the inside of the groove may be filled with a metal material such as W (tungsten) instead of SiO 2 as a filler.
  • a metal material such as W (tungsten) instead of SiO 2 as a filler.
  • FIG. 9 is a vertical cross-sectional view of the pixel 50d in the fourth embodiment to which the present technology is applied.
  • the pixel according to the first embodiment is that the N-type solid phase diffusion layer 84 d formed along the DTI 82 has a concentration gradient in the depth direction of the Si substrate 70.
  • the other configuration is the same as that of the pixel 50a in the first embodiment.
  • the concentration of N-type impurities in the N-type solid phase diffusion layer 84 of the pixel 50a in the first embodiment is set to a constant concentration regardless of the depth direction, whereas the fourth embodiment
  • the concentration of the N-type impurity in the N-type solid phase diffusion layer 84 d of the pixel 50 d in the pixel 50 d is different depending on the depth direction.
  • the N-type solid phase diffusion layer 84d-1 close to the surface side of the N-type solid phase diffusion layer 84d of the pixel 50d has a high concentration of N-type impurities
  • the N-type solid phase diffusion layer 84d is provided with a concentration gradient, It is also possible to obtain a new effect that the potential of the light source is shallow and the charge can be easily read out.
  • etching damage is caused to the side wall of the groove when opening the groove of DTI 82, so the difference in solid phase diffusion doping amount due to the damage amount is used.
  • the concentration of P-type impurities in the P-type solid phase diffusion layer 83d closer to the surface side is reduced and the P-type solid phase diffusion layer 83d closer to the back side You may make it form so that the density
  • concentration gradients may be given to both the N-type solid phase diffusion layer 84 d and the P-type solid phase diffusion layer 83 d.
  • FIG. 10 is a vertical cross-sectional view of the pixel 50e in the fifth embodiment to which the present technology is applied.
  • the sidewall film 85e made of SiO2 formed on the inner wall of the DTI 82e is formed thicker than the sidewall film 85 of the pixel 50e in the first embodiment. Is different from the first embodiment, and the other configuration is the same as that of the first embodiment.
  • the refractive index of light of SiO 2 is lower than that of Si, it is suppressed that incident light incident on the Si substrate 70 is reflected according to Snell's law and light is transmitted to the adjacent pixel 50, but the side wall film If the film thickness of 85 is small, Snell's law may not be completely satisfied, and the transmitted light may increase.
  • the film thickness of the sidewall film 85e of the pixel 50e in the fifth embodiment is formed thick, the deviation from Snell's law can be reduced, and the reflection of the incident light on the sidewall film 85e is increased. Transmission to the adjacent pixel 50e can be reduced. Therefore, in addition to the same effect as the pixel 50a in the first embodiment, the pixel 50e in the fifth embodiment suppresses color mixing to the adjacent pixel 50e caused by oblique incident light. The effect of being able to
  • FIG. 11 is a vertical cross-sectional view of the pixel 50 f in the sixth embodiment to which the present technology is applied.
  • the concentration of the P-type impurity in the Si substrate 70 is higher on the back surface side than on the front surface side by doping the region 111 between the PD 71 and the back surface Si interface 75 with a P-type impurity.
  • the other configuration is the same as that of the pixel 50a of the first embodiment.
  • the pixel 50a of the first embodiment referring to FIG. 3 again, there is no concentration gradient in the Si substrate 70, and the P-type region 72 is formed between the Si substrate 70 and the back surface Si interface 75.
  • a concentration gradient is provided to the Si substrate 70. The concentration gradient is such that the concentration of the P-type impurity is higher on the back surface side (P-type region 111 side) than on the surface side.
  • the pixel 50f in the sixth embodiment having such a concentration gradient, in addition to the same effect as the pixel 50a in the first embodiment can be obtained, the pixel 50a in the first embodiment Further, it is possible to obtain a further effect of making it easier to read out the charge.
  • FIG. 12 is a vertical cross-sectional view of the pixel 50g in the seventh embodiment to which the present technology is applied.
  • the thickness of the Si substrate 70 is larger than that of the pixel 50a in the first embodiment, and along with the thickness of the Si substrate 70, It differs from the pixel 50a in that it is deeply formed, such as DTI 82.
  • the Si substrate 70g is formed thick. As the Si substrate 70g is formed thicker, the area (volume) of the PD 71g increases, and the DTI 82g is also formed deeper. Further, as the DTI 82g is formed deeper, the P-type solid phase diffusion layer 83g and the N-type solid phase diffusion layer 84g are also formed deeper (widely).
  • the pixel 50g in the seventh embodiment has a saturation charge amount more than that of the pixel 50a in the first embodiment in addition to obtaining the same effect as the pixel 50g in the first embodiment. Qs can be increased.
  • FIG. 13 is a vertical cross-sectional view of the pixel 50 h in the eighth embodiment to which the present technology is applied.
  • the pixel 50h in the eighth embodiment is a pixel in which the length in the depth direction of the Si substrate 70g is extended, as in the pixel 50g in the seventh embodiment shown in FIG.
  • a P-type region 121-1, an N-type region 122, and a P-type region 121-2 are formed on the back side of the PD 71 by ion implantation.
  • a strong electric field is generated in the PN junction portion formed by the P-type region 121-1, the N-type region 122, and the P-type region 121-2 so that charge can be held.
  • the pixel 50h in the eighth embodiment can further increase the saturation charge amount Qs in addition to the same effect as the pixel 50g in the seventh embodiment.
  • FIG. 14 is a vertical cross-sectional view of the pixel 50i in the ninth embodiment to which the present technology is applied.
  • the pixel 50i in the ninth embodiment is different from the pixel 50a in the first embodiment in that the MOS capacitor 131 and the pixel transistor (not shown) are formed on the surface side of the Si substrate 70, and the other The configuration is the same as that of the pixel 50a in the first embodiment.
  • the MOS capacitor 131 is added as a capacitance to be added to the FD 91 (not shown in FIG. 11).
  • the conversion efficiency of the PD 71 is reduced by adding the MOS capacitor 131 to the FD 91. , And the increased saturation charge amount Qs can be utilized.
  • FIG. 15 is a vertical cross-sectional view of the pixel 50 j in the tenth embodiment to which the present technology is applied.
  • two contacts 152 are formed in the well contact portion 151 formed in the active region 77, and the contact 152 is connected to the Cu wiring 153 in the first embodiment.
  • the other configuration is the same as that of the pixel 50a in the first embodiment, unlike the pixel 50a in the embodiment.
  • the well contact portion 151 may be provided.
  • FIG. 15 shows an example in which two contacts 152 are formed, two or more contacts 152 may be formed in the well contact portion 151.
  • the double defect yield can be improved.
  • FIG. 16 illustrates a vertical direction sectional view and a plan view of the pixel 50k in the eleventh embodiment to which the present technology is applied.
  • the pixel 50k in the eleventh embodiment is different from the pixel 50a in the first embodiment in that the vertical transistor trench 81k is opened at the center of the pixel 50k and the transfer transistor (gate) 80k is formed.
  • the other configuration is the same as that of the pixel 50a in the first embodiment.
  • the transfer transistors (gates) 80k are formed at equal distances from the outer periphery of the PD 71. Therefore, according to the pixel 50k in the eleventh embodiment, in addition to the same effect as the pixel 50a in the first embodiment can be obtained, the transfer transistors (gates) are equidistant from each outer periphery of the PD 71. As it will be present, charge transfer can be improved.
  • FIG. 17 shows a vertical sectional view and a plan view of a pixel 50m in the twelfth embodiment to which the present technology is applied.
  • the pixel 50m in the twelfth embodiment differs from the pixel 50a in the first embodiment in that the transfer transistor 80m is formed by two vertical transistor trenches 81-1 and 81-2, The points are similarly configured.
  • the transfer transistor 80 is configured to include one vertical transistor trench 81, but in the pixel 50m in the twelfth embodiment, the transfer transistor 80m is used. Are formed by two vertical transistor trenches 81-1 and 81-2.
  • the two vertical transistor trenches 81-1 and 81-2 by providing the two vertical transistor trenches 81-1 and 81-2, the two vertical transistor trenches 81-1 and the vertical transistor when the potential of the transfer transistor 80 k is changed.
  • the followability of the potential of the region sandwiched by the trenches 81-2 is improved. Therefore, the modulation degree can be increased. As a result, charge transfer efficiency can be improved.
  • the transfer transistor 80k is described here as an example including two vertical transistor trenches 81-1 and a vertical transistor trench 81-2, two or more vertical transistors are provided in each pixel region.
  • the transistor trench 81 may be formed.
  • the two vertical transistor trenches 81-1 and the vertical transistor trenches 81-2 are formed to have the same size (length and width)
  • a plurality of vertical transistor trenches 81 are shown.
  • Vertical transistor trenches 81 of different sizes may be formed.
  • one of the two vertical transistor trenches 81-1 and the vertical transistor trench 81-2 may be formed longer than the other, or one may be formed thicker than the other.
  • FIG. 18 is a vertical cross-sectional view of the pixel 50 n in the thirteenth embodiment to which the present technology is applied.
  • the pixel 50 n in the thirteenth embodiment differs from the pixel 50 a in the first embodiment in the configuration of the light shielding film 74, and the other configurations are the same.
  • a light shielding film 74n-1 and a light shielding film 74n-2 are formed on the upper side and the lower side of the DTI 82n, respectively.
  • the light shielding film 74 covering the back surface side is formed on the back surface side (lower side in the drawing) of the DTI 82, but the pixel 50n (FIG. 18) is The inside of the DTI 82n is filled with the same metal material (for example, tungsten) as the light shielding film 74, and the surface side (the upper side in the drawing) of the Si substrate 70 is also covered.
  • each pixel area (other than the light incident surface) is surrounded by the metal material.
  • the portion of the light shielding film 74n-2 where the transfer transistor 80n is located is opened and a terminal for connection with the outside is formed. Openings are provided appropriately where necessary.
  • the pixel 50n in the thirteenth embodiment it is possible to prevent incident light from leaking out to the adjacent pixel 50n, and therefore, color mixing can be suppressed.
  • the sensitivity of the PD 71 can be further improved.
  • FIG. 19 is a vertical cross-sectional view of the pixel 50p in the fourteenth embodiment to which the present technology is applied.
  • the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 are formed along the DTI 82 formed on the sidewall of the PD 71.
  • the example is given and explained.
  • the PN junction region of the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 is formed on the side wall of the PD 71 to generate a strong electric field region.
  • the charge generated in the PD 71 is held is described and described.
  • a PN junction region may be formed on the back surface side to further hold the charge generated in the PD 71.
  • the pixel 50p in the fourteenth embodiment shown in FIG. 19 is different from the pixel 50a in the first embodiment in that a PN junction region is also formed on the back side which is the light incident side. Unlike the pixel 50a in one embodiment, the other configuration is the same.
  • a P-type region 72p is formed on the back surface Si interface 75 (PD71 side). Furthermore, an N-type region 211 is formed on the P-type region 72p (PD71 side). The P-type region 72p and the N-type region 211 can form a PN junction region also on the light incident surface side to generate a strong electric field region.
  • the PN junction region is also formed on the back side in this way, as in the pixel 50p shown in FIG. 19, when the pixel 50p is viewed in a cross section in the vertical direction, three of the four sides surrounding the PD 71 are PN junctions. It can be configured to be surrounded by a region.
  • the phase diffusion layer 84 p and the N-type region 211 may have the same concentration, and may be formed continuously.
  • the N-type region 211 and the P-type region 72p can be solid phase diffusion layers.
  • the N-type solid phase diffusion layer 84p and the N-type region 211 when they have the same concentration and are continuously formed, they can be formed at the same timing at the time of formation (at the time of manufacture). For example, as described later, the N-type solid phase diffusion layer 84p and the N-type region 211 can be formed at the same timing using a manufacturing method by solid phase diffusion.
  • the N-type solid phase diffusion layer 84p and the N-type region 211 may have different concentrations.
  • the concentration of the N-type solid phase diffusion layer 84p may be thinner than the concentration of the N-type region 211.
  • the N-type solid phase diffusion layer 84p and the N-type region 211 have different concentrations, they can be manufactured in different manufacturing steps.
  • the pixel 50p in the fourteenth embodiment is smaller than the pixel 50a in the first embodiment.
  • a wide strong electric field region is generated, and more charges generated in the PD 71 can be held.
  • FIG. 20 is a vertical cross-sectional view of the pixel 50 q in the fifteenth embodiment to which the present technology is applied.
  • the pixel 50p in the fourteenth embodiment shown in FIG. 19 described above shows an example in which three sides out of the four sides surrounding the PD 71 are surrounded by the PN junction region in the vertical cross section.
  • the PN junction region may be formed only on one side of the back side among the four sides surrounding the PD 71.
  • a P-type region 72q and an N-type region 211q are formed on the back surface Si interface 75 (PD71 side), and a PN junction region is formed only on the back surface side. Also in this case, since the strong electric field region is generated on the back surface side of the PD 71, the charge generated in the PD 71 can be held.
  • a PN junction region is formed on at least one of the four sides surrounding the PD 71 in the vertical cross section of the pixel 50, Since a strong electric field region is generated, the charge generated in the PD 71 can be held.
  • FIG. 21 is a vertical cross-sectional view of a pixel 50 r in the sixteenth embodiment to which the present technology is applied.
  • the pixel 50r in the sixteenth embodiment shown in FIG. 21 has the same configuration as the pixel 50p shown in FIG. 19, but the PN junction region formed on the back side is formed up to DTI 82. But not the difference.
  • the P-type region 72r and the N-type region 211r formed on the back surface side of the pixel 50r are formed to be in contact with the DTI 82 on the left side in the figure. Are formed so as not to be in contact with each other, and the separation preventing area 231 is formed between the DTI 82 and the DTI 82.
  • the separation preventing area 231 is an area provided so that the Si substrate 70 is not separated at the time of manufacturing the pixel 50 r when the P type area 72 r and the N type area 211 r are formed by a manufacturing method described later.
  • the separation preventing area 231 is formed at a position (area) as shown in FIG. Referring to A of FIG. 22, DTI 82 is formed to surround PD 71. This point is the same as the other embodiments.
  • the PN junction region formed of the P-type region 72r and the N-type region 211r and the separation preventing region 231 are formed alternately.
  • the separation preventing area 231 has the separation preventing area 231-1 formed in the vertical direction in the drawing and the separation preventing area 231-2 formed in the horizontal direction. good.
  • the separation preventing area 231 may be formed in a cross.
  • the PN junction region formed of the P-type region 72 r and the N-type region 211 r is formed to be surrounded by the separation preventing region 231.
  • the separation preventing area 231 is an area formed on the back side of the PD 71.
  • the PN junction region formed of the P-type region 72r and the N-type region 211r is formed to cover the rear surface of the PD 71 except for a part, and the removed part is the separation prevention area 231. ing.
  • the PN junction region is discontinuously formed on the back surface side of the PD 71.
  • Such a separation preventing region 231 is formed when the PN junction region formed of the P-type region 72r and the N-type region 211r is formed by the manufacturing method described below.
  • FIGS. 23 and 24 are diagrams for explaining the steps involved in the manufacture of the pixel 50r shown in FIG. 21, in particular, the manufacture of a PN junction region formed of a P-type region 72r and an N-type region 211r.
  • the PN junction region formed of the P-type region 72r and the N-type region 211r of the pixel 50r can be formed by SON (Silicon On Nothing) technology.
  • step S11 a plurality of trenches 251 perpendicular to the surface of the Si substrate 70 are formed at predetermined intervals.
  • a plurality of trenches 251 are formed in the area to be the pixel 50 r, but not formed in the area to be the separation preventing area 231.
  • step S11 of FIG. 23 the trench 251 is not formed on the right side of the portion where the pixel region is described, and this portion becomes the separation preventing region 231 through the subsequent steps. Therefore, even in the portion of step S11 of FIG. 23, the reference numerals are given and the portion to be the separation preventing area 231 is clearly indicated.
  • step S12 annealing treatment using H 2 gas is performed for about 10 minutes in an environment of about 1100 ° C. for the Si substrate 70 in which the trench 251 is formed (this temperature, time, etc. are an example, and the limitation is Not a statement to show).
  • this temperature, time, etc. are an example, and the limitation is Not a statement to show.
  • the hollow portion 252 in the horizontal direction is formed in the Si substrate 70.
  • the end of the hollow portion 252 has a slightly rounded shape.
  • step S13 a trench 253 communicating with the cavity 252 is opened in the surface of the Si substrate 70.
  • step S14 impurity diffusion (solid phase diffusion) is performed to form a P-type region 254 and an N-type region 255 on the side surfaces of the cavity 252 and the trench 253, respectively.
  • the P-type region 254 formed in the vicinity of the trench 253 in this step S14 becomes the P-type solid phase diffusion layer 83 of the pixel 50r shown in FIG. 21 and the N-type region 255 becomes the N-type solid phase diffusion layer 84. . Further, the P-type region 254 formed in the vicinity of the hollow portion 252 in this step S14 becomes the P-type region 72r of the pixel 50r, and the N-type region 255 becomes the N-type region 211r.
  • the P-type solid phase diffusion layer 83 is formed.
  • the N-type solid phase diffusion layer 84, the P-type region 72r, and the N-type region 211r are formed at the same timing.
  • P-type solid phase diffusion layer 83 and the P-type region 72r are formed in the same step, they are formed at approximately the same concentration. Similarly, P-type solid phase diffusion layer 83 and P-type region 72 r are formed as a continuous P-type region.
  • the N-type solid phase diffusion layer 84 and the N-type region 211 r are formed in the same step, they are formed at approximately the same concentration. Further, the N-type solid phase diffusion layer 84 and the N-type region 211 r are formed as a continuous N-type region.
  • step S15 the filler 256 is embedded in the cavity 252 from the trench 253.
  • the filler 256 can use polysilicon.
  • the filler 256 filled in step S15 corresponds to the filler 86 (FIG. 21) filled in the DTI 82.
  • the mechanical properties of the Si substrate 70 are obtained.
  • the strength can be improved, and deformation or damage of the Si substrate 70 can be prevented during processing.
  • the pixel portion (PD 71) may be lifted off, and the upper and lower sides of the hollow portion 431 However, by providing the separation preventing area 231, such occurrence can be prevented.
  • step S16 N + -type ions are implanted into the Si substrate 70 to form an N-type semiconductor region to be a PD 71, and P + -type ions are implanted to form a P-type semiconductor region to be a Pwell region 77.
  • step S17 the back surface of the Si substrate 70 is polished and planarized by CMP (Chemical Mechanical Polishing). Polishing is performed to such an extent that the P-type region 254 on the upper side (PD 71 side) of the hollow portion 431 is exposed.
  • CMP Chemical Mechanical Polishing
  • step S18 the OCL 76 or the like is stacked on the back surface side, a transistor is formed on the front surface side, and the wiring layer 79 is stacked.
  • the pixel 50r is manufactured. As described above, when the cavity is formed in the Si substrate 70 and the PN junction region is formed by the SON process, the pixel 50r is provided with the separation preventing region 231.
  • the separation preventing area 231 is provided at the lower right in the drawing.
  • the separation preventing region 231 is provided at a position away from the vertical transistor trench 81 in the positional relationship with the vertical transistor trench 81. That is, in the example shown in FIG. 21, the vertical transistor trench 81 is formed on the upper left side in the drawing, and the separation preventing area 231 is provided on the lower right in the drawing.
  • the separation preventing region 231 may be provided at a position close to the vertical transistor trench 81.
  • the separation preventing area 231 may be provided on the lower left side in the figure.
  • the separation preventing area 231 may not be formed on the side of the pixel 50r, but may be formed near the center as shown in FIG. In the pixel 50 r shown in FIG. 25, the separation preventing area 231 ′ is formed at the center of the pixel 50 r.
  • FIG. 26 is a vertical cross-sectional view of the pixel 50s in the seventeenth embodiment to which the present technology is applied.
  • FIG. 26 shows a configuration for performing charge transfer more efficiently and reliably with respect to the charge held on the back surface side.
  • the pixel 50s shown in FIG. 26 is different from the pixel 50p in the fourteenth embodiment shown in FIG. 19 in having two transfer transistor gates 80 (vertical transistor trenches 81), and the other parts are the same. It is made up of
  • two vertical transistor trenches 81s-1 and a vertical transistor trench 81s-2 are formed.
  • the vertical transistor trench 81s-2 is formed at a position closer to the center of the pixel 50s than the vertical transistor trench 81s-1. Further, among the two vertical transistor trenches 81s, the vertical transistor trench 81s-2 is formed longer than the vertical transistor trench 81s-1.
  • the vertical transistor trench 81 s closer to the center of the pixel 50 s can be formed to be longer than the vertical transistor trench 81 s further from the center.
  • the vertical transistor trench 81 s closer to the center of the pixel 50 s may be shorter than the vertical transistor trench 81 s further from the center.
  • the vertical transistor trench 81s (in FIG. 26, the vertical transistor trench 81s-2) formed to be long includes the PN junction region (N-type region 211s and P-type region 72s) formed on the back surface side. It may be formed to be in contact with or reach into the PN junction region. Of course, the case where the vertical transistor trench 81s-2 is not in contact with the PN junction region (N-type region 211s) formed on the back surface side is also within the application range of the present technology.
  • the vertically formed vertical transistor trench 81s (in FIG. 26, the vertical transistor trench 81s-2) is formed at least longer (deeply) than a half or more of the thickness of the PD 71. In other words, the vertically formed vertical transistor trench 81 s is formed at least to a position beyond the central position of the PD 71.
  • the vertical transistor trenches 81s As described above, by forming the vertical transistor trenches 81s of different lengths, it is possible to optimize the transfer of the charge of the shallow portion and the deep portion of the PD 71, respectively.
  • FIG. 26 shows the case where two vertical transistor trenches 81s are provided, two or more (plural) vertical transistor trenches 81s may be provided.
  • the plurality of vertical transistor trenches 81s are provided, at least one vertical transistor trench 81s of the plurality of vertical transistor trenches 81s is formed to be in contact with the PN junction region formed on the back surface side.
  • the vertical transistor trenches 81s may be formed closer to the DTI 82 than to the central portion, or may be formed to the central portion.
  • FIG. 27 is a diagram for describing changes in concentration of P-type impurities and N-type impurities in the PN junction region.
  • the upper part of FIG. 27 is the pixel 50p shown in FIG.
  • the back surface Si interface 75 of the pixel 50 p is referred to as a position A
  • the position per central portion of the PD 71 is referred to as a position B.
  • the change in impurity concentration from position A to position B is shown in the lower part of FIG.
  • the horizontal axis represents the depth from the Si interface (position A) on the light receiving surface side
  • the vertical axis represents the impurity concentration.
  • a graph indicated by a solid line indicates a concentration of P-type impurity
  • a graph indicated by a dotted line indicates an N-type impurity concentration.
  • the concentration of the P-type impurity is highest near the position A, that is, near the center of the P-type region 72p, and sharply decreases toward the center (position B) of the PD 71 (as it gets deeper).
  • the concentration of the P-type impurity is highest near the center of the P-type region 72p, and sharply decreases away from the vicinity of the center of the P-type region 72p.
  • the concentration of P-type region 72p is formed to be higher than the concentration of P-type impurities in Pwell region 77.
  • the concentration of the region where the concentration of the P-type impurity is the highest, ie, the concentration of the central portion of the P-type region 72p can be, for example, on the order of 1e16 cm-3 to 1e17 cm-3.
  • the concentration of the N-type impurity is the highest at a position slightly away from position A, that is, near the center of N-type region 211, and gradually increases toward the center (position B) of PD 71 getting thin.
  • the concentration of the N-type impurity is highest near the center of the N-type region 211, gradually decreases away from near the center of the N-type region 211, and is maintained up to the central portion of PD71 at a certain concentration.
  • the concentration of the N-type region 211 is formed to be equal to the concentration of the N-type impurity of the PD 71 or higher than the concentration of the N-type impurity of the PD 71.
  • the concentration of the region where the concentration of the N-type impurity is the highest can be, for example, on the order of 1e15 cm-3 to 1e17 cm-3.
  • the change in concentration of the N-type impurity is a change as shown in the graph of FIG. 27 also when going from the N-type solid phase diffusion layer 84 to the vicinity of the center of the PD 71. That is, the concentration change of the N-type impurity is the highest near the center of the N-type solid phase diffusion layer 84 and gradually thins away from the vicinity of the center of the N-type solid phase diffusion layer 84 up to the central portion of PD71. A constant concentration is maintained.
  • the N-type solid phase diffusion layer 84 and the N-type region 211 having a high concentration of N-type impurities are provided on the side and back surfaces of the PD 71. Further, in a region adjacent to the N-type solid phase diffusion layer 84 and the N-type region 211, in which the concentration of the N-type impurity is high, a P-type solid phase diffusion layer 83 and a P-type region 72p, which have a high concentration of P-type impurities ing.
  • the side surface and the back surface of the PD 71 can constitute the pixel 50 provided with a sharp PN junction.
  • a strong electric field region can be generated on the side and back surfaces of the PD 71, and the charge generated in the PD 71 can be more easily held. be able to.
  • FIG. 28 is a vertical cross-sectional view of the pixel 50t in the eighteenth embodiment to which the present technology is applied.
  • FIG. 29 is a plan view of a pixel 50t including an AL pad extraction portion included in the eighteenth embodiment.
  • FIG. 28 shows an example in which an AL pad is provided to the pixel 50a in the first embodiment shown in FIG. 3, any pixel 50 of the pixels 50b to 50s in the second to seventeenth embodiments is shown.
  • the eighteenth embodiment can be combined to provide an AL pad.
  • the pixel array section 41 (FIG. 2) is formed on the left side in the figure, and the AL pad extraction section 301 is on the right side in the figure.
  • an AL pad 302 serving as a connection terminal between the pixel 50t and another semiconductor substrate or the like is formed on the substrate surface (upper side in the drawing).
  • each AL pad 302 can be electrically isolated from the pixel array unit 41 and other peripheral circuit units (not shown).
  • the solid phase diffusion trench 303 formed in the AL pad extraction portion 301 can be used, for example, as a mark in a photoresist. Moreover, it can also be used for the alignment mark in a subsequent process by this.
  • FIG. 30 is a vertical cross-sectional view of the pixel 50 u in the nineteenth embodiment to which the present technology is applied.
  • FIG. 30 shows an example in which a peripheral circuit is provided to the pixel 50a in the first embodiment shown in FIG. 3, any pixel 50 of the pixels 50b to 50s in the second to seventeenth embodiments is shown.
  • the nineteenth embodiment can be combined to provide a peripheral circuit.
  • the pixel array section 41 (FIG. 2) is formed on the left side in the figure, and the peripheral circuit section 311 is on the right side in the figure.
  • a solid phase diffusion trench 321 formed similarly to the DTI 82 in the first embodiment is formed.
  • the surface side (upper side in the drawing) of P-type solid phase diffusion layer 83 u formed along solid phase diffusion trench 321 is electrically connected to P + diffusion layer 312 formed on the surface of Si substrate 70. .
  • the P-type solid phase diffusion layer 83u has a P-well region 313 formed near the back surface Si interface 75 on the back surface side (the lower side in the drawing) or a hole layer 315 formed by a pinning film near the back surface interface of the Si substrate 70. Are connected electrically.
  • the Pwell region 313 is connected to the light shielding film 74 made of a metal material such as W (tungsten) through the back contact 314. Thereby, the front surface side and the back surface side of the Si substrate 70 are electrically connected and fixed to the potential of the light shielding film 74.
  • W tungsten
  • the P-type solid phase diffusion layer 83u can also function as the Pwell region conventionally required to connect the front surface side and the back surface side of the Si substrate 70, so the Pwell region is formed. Process can be reduced.
  • FIG. 31 is a vertical cross-sectional view of the pixel 50v in the twentieth embodiment to which the present technology is applied.
  • FIG. 31 shows an example in which a peripheral circuit is provided to the pixel 50a in the first embodiment shown in FIG. 3, any pixel 50 of the pixels 50b to 50s in the second to seventeenth embodiments is shown.
  • the twentieth embodiment can be combined to provide a peripheral circuit.
  • the pixel 50v in the twentieth embodiment has the pixel array portion 41 formed on the left side in the figure, and the peripheral circuit on the right side in the figure. A portion 331 is included.
  • a solid phase diffusion trench 321v formed in the same manner as the DTI 82 in the first embodiment is formed.
  • a solid phase diffusion trench 321v formed in the same manner as the DTI 82 in the first embodiment is formed.
  • the surface side (upper side in the drawing) of P-type solid phase diffusion layer 83v formed along solid phase diffusion trench 321v is electrically connected to P + diffusion layer 312v formed on the surface of Si substrate 70 via Pwell region 332. Connected. This point is different from the pixel 50u shown in FIG.
  • the back surface side (the lower side in the drawing) of the P-type solid phase diffusion layer 83v is electrically connected to the Pwell region 313 or the hole layer 315 formed in the vicinity of the back surface Si interface 75.
  • the Pwell region 313 is connected to a light shielding film 74 made of a metal material such as W via a back contact 314. Thereby, the front surface side and the back surface side of the Si substrate 70 are electrically connected and fixed to the potential of the light shielding film 74.
  • the P-type solid phase diffusion layer 83v can also function as the Pwell region conventionally required to connect the front surface side and the back surface side of the Si substrate 70, the Pwell region is formed. Process can be reduced.
  • FIG. 32 is a vertical cross-sectional view of the pixel 50w in the twenty-first embodiment to which the present technology is applied.
  • FIG. 32 shows an example in which a peripheral circuit is provided in the pixel 50a in the first embodiment shown in FIG. 3, any pixel 50 of the pixels 50b to 50s in the second to seventeenth embodiments is shown.
  • the 21st embodiment can be combined with any of the pixels 50 to provide a peripheral circuit.
  • the pixel 50w in the twenty-first embodiment has the pixel array portion 41 formed on the left side in the figure, and the peripheral circuit on the right side in the figure. It has a portion 371.
  • a solid phase diffusion trench 303 is formed at a boundary portion 372 located at the boundary between the pixel array portion 41 and the peripheral circuit portion 371.
  • the solid phase diffusion trench 303 w can emit light that may be generated in the peripheral circuit portion 371.
  • the entry to the pixel array unit 41 can be suppressed.
  • each pixel 50 has the FD 91 (FIG. 4) and the pixel transistor (for example, the reset transistor 92 (FIG. 2) etc.). It may be shared by a plurality of pixels 50.
  • FIG. 33 shows a plan view in a case where the FD 91 and the pixel transistor are shared by two pixels 50 adjacent in the vertical direction.
  • the FD 91 and the pixel transistor are shared by the pixel 50-1 located at the lower right and the pixel 50-2 located thereabove.
  • the FD 91'-1 of the pixel 50-1, the FD 91'-2 of the pixel 50-2, the conversion efficiency switching transistor 412, and the amplification transistor 93'-2 of the pixel 50-2 are connected by the wiring 411-1. .
  • MOS capacitor 413 of the pixel 50-1 and the conversion efficiency switching transistor 412 of the pixel 50-2 are connected by the wiring 411-2.
  • the conversion efficiency switching transistor 412 can switch to high conversion efficiency for applications aiming to improve sensitivity output, and can switch to low conversion efficiency for applications aiming to improve saturation charge amount Qs.
  • the first to twenty-first embodiments can also be applied to, for example, the pixel 50 configured by laminating a plurality of substrates as follows.
  • FIG. 34 is a diagram showing an outline of a configuration example of a stacked solid-state imaging device to which the technology according to the present disclosure can be applied.
  • a of FIG. 34 illustrates a schematic configuration example of the non-stacked solid-state imaging device.
  • the solid-state imaging device 23010 has one die (semiconductor substrate) 23011 as shown in A of FIG. On the die 23011 are mounted a pixel region 23012 in which pixels are arranged in an array, a control circuit 23013 for performing various controls such as driving of the pixels, and a logic circuit 23014 for signal processing.
  • B and C of FIG. 34 show schematic configuration examples of the stacked solid-state imaging device. As shown in B and C of FIG. 34, in the solid-state imaging device 23020, two dies of a sensor die 23021 and a logic die 23024 are stacked and electrically connected to constitute one semiconductor chip.
  • the pixel region 23012 and the control circuit 23013 are mounted on the sensor die 23021, and the logic circuit 23014 including a signal processing circuit that performs signal processing is mounted on the logic die 23024.
  • the pixel region 23012 is mounted on the sensor die 23021, and the control circuit 23013 and the logic circuit 23014 are mounted on the logic die 23024.
  • FIG. 35 is a cross-sectional view showing a first configuration example of the stacked solid-state imaging device 23020. As shown in FIG.
  • PD photodiode
  • FD floating diffusion
  • Tr MOS FET
  • Tr to be a control circuit 23013 and the like are formed.
  • the control circuit 23013 (Tr) can be configured not in the sensor die 23021 but in the logic die 23024.
  • a Tr that constitutes the logic circuit 23014 is formed. Further, in the logic die 23024, a wiring layer 23161 having a plurality of wirings 23170 in a plurality of layers, in this example, three layers, is formed. Further, in the logic die 23024, a connection hole 23171 in which an insulating film 23172 is formed on the inner wall surface is formed, and in the connection hole 23171, a connection conductor 23173 connected to the wiring 23170 or the like is embedded.
  • the sensor die 23021 and the logic die 23024 are pasted together so that the wiring layers 23101 and 23161 face each other, thereby forming a stacked solid-state imaging device 23020 in which the sensor die 23021 and the logic die 23024 are stacked.
  • a film 23191 such as a protective film is formed on the surface to which the sensor die 23021 and the logic die 23024 are bonded.
  • the sensor die 23021 is formed with a connection hole 23111 that penetrates the sensor die 23021 from the back surface side (the side on which light is incident on the PD) (upper side) of the sensor die 23021 and reaches the wiring 23170 of the uppermost layer of the logic die 23024. Further, in the sensor die 23021, a connection hole 23121 is formed in the vicinity of the connection hole 23111 to reach the first layer wiring 23110 from the back surface side of the sensor die 23021. An insulating film 23112 is formed on the inner wall surface of the connection hole 23111, and an insulating film 23122 is formed on the inner wall surface of the connection hole 23121. Then, connection conductors 23113 and 23123 are embedded in the connection holes 23111 and 23121, respectively.
  • connection conductor 23113 and the connection conductor 23123 are electrically connected on the back surface side of the sensor die 23021, whereby the sensor die 23021 and the logic die 23024 are connected to the wiring layer 23101, the connection hole 23121, the connection hole 23111, and the wiring layer. It is electrically connected through 23161.
  • FIG. 36 is a cross-sectional view showing a second configuration example of the stacked solid-state imaging device 23020. As shown in FIG.
  • the sensor die 23021 (wiring layer 23101 (wiring 23110)) and the logic die 23024 (wiring layer 23161 (wiring) in one connection hole 23211 formed in the sensor die 23021 23170)) are electrically connected.
  • connection hole 23211 is formed so as to penetrate the sensor die 23021 from the back surface side of the sensor die 23021 to reach the wire 23170 of the uppermost layer of the logic die 23024 and reach the wire 23110 of the uppermost layer of the sensor die 23021 Be done.
  • An insulating film 23212 is formed on the inner wall surface of the connection hole 23211, and a connection conductor 23213 is embedded in the connection hole 23211.
  • the sensor die 23021 and the logic die 23024 are electrically connected by two connection holes 23111 and 23121, but in FIG. 36, the sensor die 23021 and the logic die 23024 are connected by one connection hole 23211. Electrically connected.
  • FIG. 37 is a cross-sectional view showing a third configuration example of the stacked solid-state imaging device 23020. As shown in FIG.
  • the solid-state imaging device 23020 of FIG. 37 has a surface on which the sensor die 23021 and the logic die 23024 are bonded, in that the film 23191 such as a protective film is not formed on the surface to which the sensor die 23021 and the logic die 23024 are bonded. This is different from the case of FIG. 35 in which a film 23191 such as a protective film is formed.
  • the sensor die 23021 and the logic die 23024 are superimposed so that the wires 23110 and 23170 are in direct contact, and heating is performed while applying a predetermined weight, and the wires 23110 and 23170 are directly bonded.
  • FIG. 38 is a cross-sectional view showing another configuration example of a stacked solid-state imaging device to which the technology according to the present disclosure can be applied.
  • the solid-state imaging device 23401 has a three-layer stacked structure in which three dies of a sensor die 23411, a logic die 23412, and a memory die 23413 are stacked.
  • the memory die 23413 has, for example, a memory circuit that stores data temporarily necessary for signal processing performed in the logic die 23412.
  • logic die 23412 and memory die 23413 are stacked in that order under sensor die 23411, but logic die 23412 and memory die 23413 are in reverse order, ie, in order of memory die 23413 and logic die 23412. It can be stacked under 23411.
  • PDs serving as photoelectric conversion parts of pixels and source / drain regions of the pixel Tr are formed.
  • a gate electrode is formed around the PD via a gate insulating film, and a pixel Tr23421 and a pixel Tr23422 are formed by the source / drain region paired with the gate electrode.
  • the pixel Tr23421 adjacent to the PD is a transfer Tr, and one of the pair of source / drain regions constituting the pixel Tr23421 is an FD.
  • connection holes are formed in the interlayer insulating film.
  • a connection conductor 23431 which is connected to the pixel Tr 23421 and the pixel Tr 23422 is formed.
  • a wiring layer 23433 having a plurality of layers of wiring 23432 connected to the connection conductors 23431 is formed.
  • an aluminum pad 23434 serving as an electrode for external connection is formed in the lowermost layer of the wiring layer 23433 of the sensor die 23411. That is, in the sensor die 23411, the aluminum pad 23434 is formed at a position closer to the bonding surface 23440 with the logic die 23412 than the wiring 23432.
  • the aluminum pad 23434 is used as one end of a wire related to input / output of signals with the outside.
  • the sensor die 23411 is formed with contacts 23441 used for electrical connection with the logic die 23412.
  • the contact 23441 is connected to the contact 23451 of the logic die 23412 and also connected to the aluminum pad 23442 of the sensor die 23411.
  • a pad hole 23443 is formed in the sensor die 23411 so as to reach the aluminum pad 23442 from the back surface side (upper side) of the sensor die 23411.
  • the technology according to the present disclosure can be applied to the solid-state imaging device as described above.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 39 is a block diagram showing an example of a schematic configuration of an in-vivo information acquiring system for a patient using a capsule endoscope, to which the technology (the present technology) according to the present disclosure can be applied.
  • the in-vivo information acquisition system 10001 includes a capsule endoscope 10100 and an external control device 10200.
  • the capsule endoscope 10100 is swallowed by the patient at the time of examination.
  • the capsule endoscope 10100 has an imaging function and a wireless communication function, and moves inside the organ such as the stomach and intestine by peristaltic movement and the like while being naturally discharged from the patient, Images (hereinafter, also referred to as in-vivo images) are sequentially captured at predetermined intervals, and information on the in-vivo images is sequentially wirelessly transmitted to the external control device 10200 outside the body.
  • the external control device 10200 centrally controls the operation of the in-vivo information acquisition system 10001. Further, the external control device 10200 receives the information on the in-vivo image transmitted from the capsule endoscope 10100, and based on the information on the received in-vivo image, the in-vivo image is displayed on the display device (not shown). Generate image data to display the
  • the in-vivo information acquisition system 10001 can obtain an in-vivo image obtained by imaging the appearance of the inside of the patient's body at any time during the period from when the capsule endoscope 10100 is swallowed until it is discharged.
  • the capsule endoscope 10100 has a capsule type casing 10101, and in the casing 10101, a light source unit 10111, an imaging unit 10112, an image processing unit 10113, a wireless communication unit 10114, a power feeding unit 10115, a power supply unit 10116 and a control unit 10117 are accommodated.
  • the light source unit 10111 includes, for example, a light source such as an LED (Light Emitting Diode), and emits light to the imaging field of the imaging unit 10112.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the imaging unit 10112 includes an imaging device and an optical system including a plurality of lenses provided in front of the imaging device. Reflected light of light irradiated to the body tissue to be observed (hereinafter referred to as observation light) is collected by the optical system and is incident on the imaging device. In the imaging unit 10112, in the imaging device, observation light incident thereon is photoelectrically converted, and an image signal corresponding to the observation light is generated. The image signal generated by the imaging unit 10112 is provided to the image processing unit 10113.
  • the image processing unit 10113 is configured by a processor such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), and performs various signal processing on the image signal generated by the imaging unit 10112.
  • the image processing unit 10113 supplies the image signal subjected to the signal processing to the wireless communication unit 10114 as RAW data.
  • the wireless communication unit 10114 performs predetermined processing such as modulation processing on the image signal subjected to the signal processing by the image processing unit 10113, and transmits the image signal to the external control device 10200 via the antenna 10114A. Also, the wireless communication unit 10114 receives a control signal related to drive control of the capsule endoscope 10100 from the external control device 10200 via the antenna 10114A. The wireless communication unit 10114 supplies the control signal received from the external control device 10200 to the control unit 10117.
  • the feeding unit 10115 includes an antenna coil for receiving power, a power regeneration circuit that regenerates power from the current generated in the antenna coil, a booster circuit, and the like.
  • the power supply unit 10115 generates power using the principle of so-called contactless charging.
  • the power supply unit 10116 is formed of a secondary battery, and stores the power generated by the power supply unit 10115. Although illustration of the arrow etc. which show the supply destination of the electric power from the power supply part 10116 is abbreviate
  • the control unit 10117 is configured of a processor such as a CPU, and is a control signal transmitted from the external control device 10200 to drive the light source unit 10111, the imaging unit 10112, the image processing unit 10113, the wireless communication unit 10114, and the power feeding unit 10115. Control as appropriate.
  • the external control device 10200 is configured of a processor such as a CPU or a GPU, or a microcomputer or control board or the like in which memory elements such as a processor and a memory are mixed.
  • the external control device 10200 controls the operation of the capsule endoscope 10100 by transmitting a control signal to the control unit 10117 of the capsule endoscope 10100 via the antenna 10200A.
  • the control condition from the external control device 10200 may change the irradiation condition of light to the observation target in the light source unit 10111.
  • an imaging condition for example, a frame rate in the imaging unit 10112, an exposure value, and the like
  • the contents of processing in the image processing unit 10113 and conditions (for example, transmission interval, number of transmission images, etc.) under which the wireless communication unit 10114 transmits an image signal may be changed by a control signal from the external control device 10200. .
  • the external control device 10200 performs various types of image processing on the image signal transmitted from the capsule endoscope 10100, and generates image data for displaying the captured in-vivo image on the display device.
  • image processing for example, development processing (demosaicing processing), high image quality processing (band emphasis processing, super-resolution processing, NR (noise reduction) processing and / or camera shake correction processing, etc.), and / or enlargement processing ( Various signal processing such as electronic zoom processing can be performed.
  • the external control device 10200 controls driving of the display device to display the in-vivo image captured based on the generated image data.
  • the external control device 10200 may cause the generated image data to be recorded on a recording device (not shown) or cause the printing device (not shown) to print out.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of mobile object such as a car, an electric car, a hybrid electric car, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot May be
  • FIG. 40 is a block diagram showing a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an external information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the driveline control unit 12010 controls the operation of devices related to the driveline of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, and a steering angle of the vehicle. It functions as a control mechanism such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • Body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device of various lamps such as a headlamp, a back lamp, a brake lamp, a blinker or a fog lamp.
  • the body system control unit 12020 may receive radio waves or signals of various switches transmitted from a portable device substituting a key.
  • Body system control unit 12020 receives the input of these radio waves or signals, and controls a door lock device, a power window device, a lamp and the like of the vehicle.
  • Outside vehicle information detection unit 12030 detects information outside the vehicle equipped with vehicle control system 12000.
  • an imaging unit 12031 is connected to the external information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing or distance detection processing of a person, a vehicle, an obstacle, a sign, characters on a road surface, or the like based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared light.
  • In-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects a state of a driver is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera for imaging the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver does not go to sleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information inside and outside the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040, and a drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040 so that the driver can Coordinated control can be performed for the purpose of automatic driving that travels autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the external information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or oncoming vehicle detected by the external information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits at least one of an audio and an image output signal to an output device capable of visually or aurally notifying information to a passenger or an outside of a vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as the output device.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 41 is a diagram illustrating an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 includes imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose of the vehicle 12100, a side mirror, a rear bumper, a back door, and an upper portion of a windshield of a vehicle interior.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle cabin mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100. Images in the front acquired by the imaging units 12101 and 12105 are mainly used to detect a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 41 illustrates an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by overlaying the image data captured by the imaging units 12101 to 12104, a bird's eye view of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging devices, or an imaging device having pixels for phase difference detection.
  • the microcomputer 12051 measures the distance to each three-dimensional object in the imaging ranges 12111 to 12114, and the temporal change of this distance (relative velocity with respect to the vehicle 12100). In particular, it is possible to extract a three-dimensional object traveling at a predetermined speed (for example, 0 km / h or more) in substantially the same direction as the vehicle 12100 as a leading vehicle, in particular by finding the it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. As described above, it is possible to perform coordinated control for the purpose of automatic driving or the like that travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data relating to three-dimensional objects into two-dimensional vehicles such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, telephone poles, and other three-dimensional objects. It can be classified, extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see.
  • the microcomputer 12051 determines the collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk is a setting value or more and there is a possibility of a collision, through the audio speaker 12061 or the display unit 12062 By outputting a warning to the driver or performing forcible deceleration or avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as an infrared camera, and pattern matching processing on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not
  • the procedure is to determine
  • the audio image output unit 12052 generates a square outline for highlighting the recognized pedestrian.
  • the display unit 12062 is controlled so as to display a superimposed image. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the example of the vehicle control system to which the technology according to the present disclosure can be applied has been described above.
  • the technology according to the present disclosure may be applied to the imaging unit 12031 and the like among the configurations described above.
  • the present technology can also be configured as follows.
  • a photoelectric conversion unit that performs photoelectric conversion A solid-state imaging device comprising: a PN junction region configured of a P-type region and an N-type region on the light incident surface side of the photoelectric conversion unit.
  • the semiconductor substrate further includes a trench formed in the depth direction and formed between the photoelectric conversion units respectively formed in the adjacent pixels, The solid-state imaging device according to (1), further including the PN junction region on the side wall of the trench.
  • the photoelectric conversion unit is an N-type region, The concentration of the N-type impurity in the N-type region of the PN junction region is approximately the same as the concentration of the N-type impurity in the photoelectric conversion unit, or higher than the concentration of the N-type impurity in the photoelectric conversion unit.
  • the solid-state imaging device according to any one of (4).
  • the active region adjacent to the photoelectric conversion unit is a P-type region
  • the transfer transistor comprises a plurality of vertical transistor trenches, The solid-state imaging device according to any one of (1) to (8), wherein lengths of the plurality of vertical transistor trenches are different from each other. (10) The solid-state imaging device according to (9), wherein at least one of the plurality of vertical transistor trenches is in contact with the PN junction region. (11) The solid-state imaging device according to (9), wherein at least one of the plurality of vertical transistor trenches is formed to a position deeper than 1 ⁇ 2 or more of the photoelectric conversion unit. (12) The solid-state imaging device according to any one of (1) to (11), wherein the P-type region and the N-type region are solid phase diffusion layers.
  • the P-type region and the N-type region are regions formed by performing solid phase diffusion in a cavity formed by SON (Silicon On None) technology, in any of the above (1) to (14). Solid-state imaging device as described.
  • the solid-state imaging device is A photoelectric conversion unit that performs photoelectric conversion; Electronic equipment provided with the PN junction field comprised from P type field and N type field on the ight-incidence side of the above-mentioned photoelectric conversion part.

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Abstract

本技術は、Dark特性の悪化を抑止することができるようにする固体撮像装置、および電子機器に関する。 光電変換を行う光電変換部と、光電変換部の光入射面側に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備える。また垂直断面において、光電変換部を囲む４辺のうち、光入射面の辺を含む３辺に、ＰＮ接合領域が形成されている。また半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている光電変換部の間に形成されたトレンチをさらに有し、トレンチの側壁にも、ＰＮ接合領域を備える。本技術は、例えば、裏面照射型ＣＭＯＳイメージセンサに適用できる。

Description

固体撮像装置、および電子機器
　本技術は、固体撮像装置、および電子機器に関し、特に、各画素間に形成した画素間遮光壁の側壁にＰ型固相拡散層とＮ型固相拡散層を形成して強電界領域を成し、電荷を保持させることにより各画素の飽和電荷量Qsを向上させるようにした固体撮像装置、および電子機器に関する。
　従来、固体撮像装置の各画素の飽和電荷量Qsを向上させることを目的として、各画素間に形成したトレンチの側壁にＰ型拡散層とＮ型拡散層を形成して強電界領域を成し、電荷を保持させる技術が知られている（例えば、特許文献１参照）。
特開２０１５－１６２６０３号公報
　しかしながら、特許文献１が開示する構造ではＳｉ（シリコン）基板の光入射側のピニングが弱体化し、発生した電荷がフォトダイオードに流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性があった。
　本技術はこのような状況に鑑みてなされたものであり、Dark特性の悪化を抑止できるようにするものである。
　本技術の一側面の固体撮像装置は、光電変換を行う光電変換部と、前記光電変換部の光入射面側に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備える。
　本技術の一側面の電子機器は、固体撮像装置が搭載された電子機器において、前記固体撮像装置は、光電変換を行う光電変換部と、前記光電変換部の光入射面側に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備える。
　本技術の一側面の固体撮像装置においては、光電変換を行う光電変換部と、光電変換部の光入射面側に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とが備えられている。
　本技術の一側面の電子機器においては、前記固体撮像装置が搭載されている。
　本技術によれば、Dark特性の悪化を抑止することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
撮像装置の構成例を示す図である。 撮像素子の構成例を示す図である。 本技術が適用された画素の第１の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１の実施の形態の表面側の平面図である。 画素の回路図である。 ＤＴＩ８２周辺の製造方法を説明するための図である。 本技術が適用された画素の第２の構成例を示す垂直方向断面図である。 本技術が適用された画素の第３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第４の構成例を示す垂直方向断面図である。 本技術が適用された画素の第５の構成例を示す垂直方向断面図である。 本技術が適用された画素の第６の構成例を示す垂直方向断面図である。 本技術が適用された画素の第７の構成例を示す垂直方向断面図である。 本技術が適用された画素の第８の構成例を示す垂直方向断面図である。 本技術が適用された画素の第９の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１０の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１１の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１２の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１４の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１５の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１６の構成例を示す垂直方向断面図である。 分離防止領域の形状について説明するための図である。 Ｎ型領域の形成に係わる工程について説明するための図である。 Ｎ型領域の形成に係わる工程について説明するための図である。 分離防止領域の他の構成位置について説明するための図である。 本技術が適用された画素の第１７の構成例を示す垂直方向断面図である。 不純物の濃度変化について説明するための図である。 本技術が適用された画素の第１８の構成例を示す垂直方向断面図である。 図１３に示された第９の構成例に対応する平面図である。 本技術が適用された画素の第１９の構成例を示す垂直方向断面図である。 本技術が適用された画素の第２０の構成例を示す垂直方向断面図である。 本技術が適用された画素の第２１の構成例を示す垂直方向断面図である。 ２画素でＦＤ等を共有する場合の構成例を示す平面図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。 積層型の固体撮像装置23020の第１の構成例を示す断面図である。 積層型の固体撮像装置23020の第２の構成例を示す断面図である。 積層型の固体撮像装置23020の第３の構成例を示す断面図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。 体内情報取得システムの概略的な構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部および撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
　本技術は、撮像装置に適用できるため、ここでは、撮像装置に本技術を適用した場合を例に挙げて説明を行う。なおここでは、撮像装置を例に挙げて説明を続けるが、本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置、携帯電話機などの撮像機能を有する携帯端末装置、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
　図１は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図１に示すように、撮像装置１０は、レンズ群１１等を含む光学系、撮像素子１２、カメラ信号処理部であるＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８等を有している。
　そして、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８がバスライン１９を介して相互に接続された構成となっている。ＣＰＵ２０は、撮像装置１０内の各部を制御する。
　レンズ群１１は、被写体からの入射光（像光）を取り込んで撮像素子１２の撮像面上に結像する。撮像素子１２は、レンズ群１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１２として、以下に説明する画素を含む撮像素子（イメージセンサ）を用いることができる。
　表示部１５は、液晶表示部や有機ＥＬ(electro luminescence)表示部等のパネル型表示部からなり、撮像素子１２で撮像された動画または静止画を表示する。記録部１６は、撮像素子１２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
　操作系１７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１８は、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、及び、操作系１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　＜撮像素子の構成＞
　図２は、撮像素子１２の構成例を示すブロック図である。撮像素子１２は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとすることができる。
　撮像素子１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
　画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（例えば、図３の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
　画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
　撮像素子１２はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、撮像素子１２とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、撮像素子１２と同じ基板上に搭載しても良い。
　垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
　読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
　この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
　垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ－デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
　水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
　システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
　信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
　＜単位画素の構造＞
　次に、画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。以下に説明する画素５０によると、Ｓｉ（シリコン）基板（図３においては、Ｓｉ基板７０）の光入射側のピニングが弱体化し、発生した電荷がフォトダイオード（図３においては、ＰＤ７１）に流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性を低減させることができる。
　＜第１の実施の形態における画素の構成例＞
　図３は、本技術が適用された画素５０の第１の実施の形態における画素５０ａの垂直方向の断面図であり、図４は、画素５０ａの表面側の平面図である。なお、図３は、図４中の線分Ｘ－Ｘ’の位置に対応するものである。
　以下に説明する画素５０は、裏面照射型である場合を例に挙げて説明を行うが、表面照射型に対しても本技術を適用することはできる。
　図３に示した画素５０は、Ｓｉ基板７０の内部に形成された各画素の光電変換素子であるＰＤ（フォトダイオード）７１を有する。ＰＤ７１の光入射側（図中、下側であり、裏面側となる）には、Ｐ型領域７２が形成され、そのＰ型領域７２のさらに下層には、平坦化膜７３が形成されている。このＰ型領域７２と平坦化膜７３の境界を、裏面Ｓｉ界面７５とする。
　平坦化膜７３には、遮光膜７４が形成されている。遮光膜７４は、隣接する画素への光の漏れ込みを防止するために設けられ、隣接するＰＤ７１の間に形成されている。遮光膜７４は、例えば、Ｗ（タングステン）等の金属材から成る。
　平坦化膜７３上であり、Ｓｉ基板７０の裏面側には、入射光をＰＤ７１に集光させるＯＣＬ（オンチップレンズ）７６が形成されている。ＯＣＬ７６は、無機材料で形成することができ、例えば、ＳｉＮ、ＳｉＯ、ＳｉＯｘＮｙ（ただし、０＜ｘ≦１、０＜ｙ≦１である）を用いることができる。
　図３では図示していないが、ＯＣＬ７６上にカバーガラスや、樹脂などの透明板が接着されている構成とすることもできる。また、図３では図示していないが、ＯＣＬ７６と平坦化膜７３との間にカラーフィルタ層を形成した構成としても良い。またそのカラーフィルタ層は、複数のカラーフィルタが画素毎に設けられており、各カラーフィルタの色は、例えば、ベイヤ配列に従って並べられているように構成することができる。
　ＰＤ７１の光入射側の逆側（図中、上側であり、表面側となる）には、アクティブ領域（Pwell）７７が形成されている。アクティブ領域７７には、画素トランジスタ等を分離する素子分離領域（以下、ＳＴＩ(Shallow Trench Isolation)と称する）７８が形成されている。
　Ｓｉ基板７０の表面側（図面上側）であり、アクティブ領域７７上には、配線層７９が形成されており、この配線層７９には、複数のトランジスタが形成されている。図３では、転送トランジスタ８０が形成されている例を示した。転送トランジスタ（ゲート）８０は、縦型トランジスタで形成されている。すなわち、転送トランジスタ（ゲート）８０は、縦型トランジスタトレンチ８１が開口され、そこにＰＤ７１から電荷を読み出すための転送ゲート（TG）８０が形成されている。
　さらに、Ｓｉ基板７０の表面側にはアンプ（AMP）トランジスタ、選択（SEL）トランジスタ、リセット（RST）トランジスタ等の画素トランジスタが形成されている。これらのトランジスタの配置については、図４を参照して説明し、動作については、図５の回路図を参照して説明する。
　画素５０a間には、トレンチが形成されている。このトレンチを、ＤＴＩ(Deep Trench Isolation)８２と記述する。このＤＴＩ８２は、隣接する画素５０ａ間に、Ｓｉ基板７０を深さ方向（図中縦方向であり、表面から裏面への方向）に貫く形状で形成される。また、ＤＴＩ８２は、隣接する画素５０ａに不要な光が漏れないように、画素間の遮光壁としても機能する。
　ＰＤ７１とＤＴＩ８２との間には、ＤＴＩ８２側からＰＤ７１に向かって順にＰ型固相拡散層８３とＮ型固相拡散層８４が形成されている。Ｐ型固相拡散層８３は、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されている。Ｎ型固相拡散層８４は、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接するまで形成されている。
　なお、固相拡散層とは、不純物ドーピングによるＰ型層とＮ型層の形成を、後述する製法によって形成した層を指すが、本技術では固相拡散による製法に限られず、イオン注入など別の製法によって生成されたＰ型層とＮ型層をＤＴＩ８２とＰＤ７１との間にそれぞれ設けてもよい。また、実施の形態におけるＰＤ７１はＮ型領域で構成されている。光電変換は、これらＮ型領域の一部、または全てにおいて行われる。
　Ｐ型固相拡散層８３は裏面Ｓｉ界面７５に接するまで形成されているが、Ｎ型固相拡散層８４は裏面Ｓｉ界面７５に接しておらず、Ｎ型固相拡散層８４と裏面Ｓｉ界面７５の間に間隔が設けられている。
　このような構成により、Ｐ型固相拡散層８３とＮ型固相拡散層８４のＰＮ接合領域は強電界領域を成し、ＰＤ７１にて発生された電荷を保持するようにされている。このような構成によれば、ＤＴＩ８２に沿って形成したＰ型固相拡散層８３とＮ型固相拡散層８４が強電界領域を成し、ＰＤ７１にて発生された電荷を保持することができる。
　仮に、Ｎ型固相拡散層８４が、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されていた場合、光の入射面側であるＳｉ基板７０の裏面Ｓｉ界面７５とＮ型固相拡散層８４が接する部分で、電荷のピニングが弱体化してしまうため、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまい、例えば、白点が生じたり、暗電流が発生したりしてしまう可能性がある。
　しかしながら、図３に示した画素５０ａにおいては、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５とは接しない構成とされ、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接する形成とされている。このような構成とすることで、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。
　また、図３に示した画素５０ａは、ＤＴＩ８２の内壁に、ＳｉＯ２から成る側壁膜８５が形成され、その内側にはポリシリコンから成る充填材８６が埋め込まれている。
　第１の実施の形態における画素５０ａは、裏面側にＰ型領域７２が設けられており、ＰＤ７１およびＮ型固相拡散層８４が裏面Ｓｉ界面７５付近に存在しないような構成とされている。これにより、裏面Ｓｉ界面７５付近におけるピニングの弱体化が生じないので、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを抑止することができる。
　なお、ＤＴＩ８２については、側壁膜８５に採用したＳｉＯ２の代わりＳｉＮを採用してもよい。また、充填材８６に採用したポリシリコンの代わりにドーピングポリシリコンを用いてもよい。ドーピングポリシリコンを充填した場合、または、ポリシリコンを充填した後にＮ型不純物またはＰ型不純物をドーピングした場合には、そこに負バイアスを印加すれば、ＤＴＩ８２の側壁のピニングを強化することができるので、Dark特性をさらに改善することができる。
　図４、図５を参照し、画素５０ａに形成されているトランジスタの配置と、各トランジスタの動作について説明する。図４は、画素アレイ部４１（図２）に配置されている３×３の９画素５０ａを表面側（図３において、図中上側）から見たときの平面図であり、図５は、図４に示した各トランジスタの接続関係を説明するための回路図である。
　図４中、１つの四角形は、１画素５０ａを表す。図４に示したように、ＤＴＩ８２は、画素５０a（画素５０ａに含まれるＰＤ７１）を取り囲むように形成されている。また、画素５０ａの表面側には、転送トランジスタ（ゲート）８０、ＦＤ(フローティングディフュージョン)９１、リセットトランジスタ９２、増幅トランジスタ９３、および選択トランジスタ９４が形成されている。
　ＰＤ７１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。ＰＤ７１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ８０を介して、ＦＤ９１に接続されている。
　転送トランジスタ８０は、転送信号TRによりオンされたとき、ＰＤ７１で生成された電荷を読み出し、ＦＤ９１に転送する。
　ＦＤ９１は、ＰＤ７１から読み出された電荷を保持する。リセットトランジスタ９２は、リセット信号RSTによりオンされたとき、ＦＤ９１に蓄積されている電荷がドレイン（定電圧源Vdd）に排出されることで、ＦＤ９１の電位をリセットする。
　増幅トランジスタ９３は、ＦＤ９１の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ９３は、垂直信号線３３を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、ＦＤ９１に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ９３から選択トランジスタ９４と垂直信号線４７を介してカラム処理部４３（図２）に出力される。
　選択トランジスタ９４は、選択信号SELにより画素３１が選択されたときオンされ、画素３１の画素信号を、垂直信号線３３を介してカラム処理部４３に出力する。転送信号TR、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図２の画素駆動線４６に対応する。
　画素５０ａは、以上のように構成することができるが、この構成に限定されるものではなく、その他の構成を採用することもできる。
　＜ＤＴＩ８２周辺の製造方法＞
　図６は、ＤＴＩ８２周辺の製造方法を説明するための図である。
　Ｓｉ基板７０にＤＴＩ８２を開口するに際しては、図６のＡに示されるように、Ｓｉ基板７０上のＤＴＩ８２を形成する位置以外をＳｉNとＳｉＯ２を用いたハードマスクで覆い、ハードマスクによって覆われていない部分をドライエッチングによりＳｉ基板７０の所定の深さまで垂直方向に溝が開口される。
　次に、開口された溝の内側にＮ型の不純物であるＰ（リン）を含むＳｉＯ２膜を成膜してから熱処理を行い、ＳｉＯ２膜からＳｉ基板７０側にＰ（リン）をドーピング(以下、固相拡散と称する)させる。
　次に、図６のＢに示されるように、開口した溝の内側に成膜したＰを含むＳｉＯ２膜を除去してから、再び熱処理を行い、Ｐ（リン）をＳｉ基板７０の内部にまで拡散させることによって、現状の溝の形状にセルフアラインされたＮ型固相拡散層８４が形成される。この後、ドライエッチングにより溝の底部がエッチングされることにより、深さ方向に延長される。
　次に、図６のＣに示されるように、延長した溝の内側にＰ型の不純物であるＢ（ボロン）を含むＳｉＯ２膜が成膜されてから熱処理が行われ、ＳｉＯ２膜からＳｉ基板７０側にＢ（ボロン）が固相拡散されることにより、延長された溝の形状にセルフアラインされたＰ型固相拡散層８３が形成される。
　この後、溝の内壁に成膜されているＢ（ボロン）を含むＳｉＯ２膜が除去される。
　次に図６のＤに示されるように、開口されている溝の内壁にＳｉＯ２から成る側壁膜８５を成膜し、ポリシリコンを充填してＤＴＩ８２を形成する。その後、画素トランジスタや配線が形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化されるとき、ＤＴＩ８２の底部はＰ型固相拡散層８３を含めて同時に薄膜化される。この薄膜化は、Ｎ型固相拡散層８４に達しない深さまで行うものとする。
　以上の工程を経ることにより、裏面Ｓｉ界面７５に接していないＮ型固相拡散層８４と、裏面Ｓｉ界面７５に接しているＰ型固相拡散層８３とから成る強電界領域をＰＤ７１に隣接して形成することができる。
　＜第２の実施の形態＞
　図７は、本技術が適用された第２の実施の形態における画素５０ｂの垂直方向の断面図である。
　第２の実施の形態では、ＤＴＩ８２がＳＴＩ７８に形成されている点が、第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様であり、同様の部分には、同一の符号を付し、適宜説明を省略する。この後の画素５０の説明においても、第１の実施の形態における画素５０ｂと同一の部分には、同一の符号を付し、その説明は適宜説明を省略する。
　図７に示した画素５０ｂにおいては、アクティブ領域７７に形成されているＳＴＩ７８ｂが、ＤＴＩ８２ｂが形成される部分まで形成（画素５０ｂの端部まで形成）されている。そして、そのＳＴＩ７８ｂの下部にＤＴＩ８２ｂが形成されている。
　換言すれば、ＤＴＩ８２ｂが形成されている部分に、ＳＴＩ７８ｂが形成され、ＳＴＩ７８ｂとＤＴＩ８２ｂが接するような位置に、ＳＴＩ７８ｂとＤＴＩ８２ｂが形成されている。
　このような形成とすることで、ＳＴＩ７８ｂとＤＴＩ８２ｂを別の位置に形成する場合（例えば、第１の実施の形態における画素５０ａ（図３））と比べ、画素５０ｂを小型化することが可能となる。
　また第２の実施の形態における画素５０ｂによっても、第１の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果を得ることができる。
　＜第３の実施の形態＞
　図８は、本技術が適用された第３の実施の形態における画素５０ｃの垂直方向の断面図である。
　第３の実施の形態では、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側に充填剤８６ｃとしてＳｉＯ２が充填されている点が第１、第２の実施の形態における画素５０ａ、画素５０ｂと異なる。
　第１の実施の形態における画素５０ａは、ＤＴＩ８２の側壁にＳｉＯ２の側壁膜８５が形成され、ポリシリコンが充填されている構成とされているのに対し第３の実施の形態における画素５０ｃは、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側にＳｉＯ２が充填されている。
　ＤＴＩ８２ｃの側壁に形成する負の固定電荷を有する膜１０１は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化タンタル（Ｔａ2Ｏ5）膜、もしくは酸化チタン（ＴｉＯ2）膜で形成することができる。上記あげた種類の膜は、絶縁ゲート型電界効果トランジスタのゲート絶縁膜等に用いられている実績があり、そのため、成膜方法が確立されているので容易に成膜することができる。
　成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着法等が挙げられるが、原子層蒸着法を用いれば、成膜中に界面準位を低減するＳｉＯ2層を同時に１ｎｍ程度形成することができるので好適である。
　また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）等があげられる。
　さらに、上記負の固定電荷を有する膜１０１は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
　上記負の固定電荷を有する膜１０１は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。ただし、白点等の画像欠陥を生じさせないようにするために、上記シリコンや窒素等の添加物は、上記負の固定電荷を有する膜１０１の表面、すなわち上記ＰＤ７１側とは反対側の面に添加されていることが好ましい。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
　第３の実施の形態では、ＤＴＩ８２のトレンチ側壁のピニングを強化することが可能である。よって、例えば、第１の実施の形態における画素５０ａと比較したとき、画素５０ｃによれば、Dark特性が悪化するようなことをより確実に防ぐことが可能となる。
　第３の実施の形態におけるＤＴＩ８２を形成するために、図６のＤに示された状態から裏面側を、充填剤８６として充填されたポリシリコンが露出するまで研磨された後に、フォトレジストとウェットエッチングにより溝内部の充填剤８６（ポリシリコン）と側壁膜８５（ＳｉＯ２）を除去し、膜１０１を成膜してからＳｉＯ２を溝に充填すればよい。
　なお、充填材としてＳｉＯ２の代わりに、溝の内部をＷ（タングステン）等の金属材で充填してもよい。この場合、斜め方向からの入射光に対するＤＴＩ８２での光透過が抑制されるので混色を改善することができる。
　＜第４の実施の形態＞
　図９は、本技術が適用された第４の実施の形態における画素５０ｄの垂直方向の断面図である。
　第４の実施の形態では、ＤＴＩ８２に沿って形成されているＮ型固相拡散層８４ｄが、Ｓｉ基板７０の深さ方向に濃度勾配を持っている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
　第１の実施の形態における画素５０ａのＮ型固相拡散層８４のＮ型の不純物の濃度は、深さ方向に関係なく、一定の濃度とされていたのに対し、第４の実施の形態における画素５０ｄのＮ型固相拡散層８４ｄのＮ型の不純物の濃度は、深さ方向に依存した異なる濃度とされている。
　すなわち、画素５０ｄのＮ型固相拡散層８４ｄの表面側に近いＮ型固相拡散層８４ｄ－１は、Ｎ型の不純物の濃度が濃く、裏面側に近いＮ型固相拡散層８４ｄ－２は、Ｎ型の不純物の濃度が薄く形成されている。
　第４の実施の形態における画素５０ｄは、第１の実施の形態における画素５０ａと同様の効果が得られることに加えて、Ｎ型固相拡散層８４ｄに濃度勾配を設けたことにより、裏面側のポテンシャルが浅くなり、電荷を読み出し易くすることできるという新たな効果を得ることもできる。
　Ｎ型固相拡散層８４ｄに濃度勾配を設けるには、例えば、ＤＴＩ８２の溝を開口する際に溝の側壁にエッチングダメージが入るので、そのダメージ量による固相拡散ドーピング量の違いを利用することができる。
　なお、Ｎ型固相拡散層８４ｄに濃度勾配を設ける代わりに、表面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度を薄くし、裏面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度が濃くなるように形成するようにしてもよい。この場合にも、Ｎ型固相拡散層８４ｄに濃度勾配を設けた場合と同様の効果を得ることができる。
　また、Ｎ型固相拡散層８４ｄとＰ型固相拡散層８３ｄの両方に、それぞれ濃度勾配を持たせてもよい。
　＜第５の実施の形態＞
　図１０は、本技術が適用された第５の実施の形態における画素５０ｅの垂直方向の断面図である。
　第５の実施の形態における画素５０ｅは、ＤＴＩ８２ｅの内壁に形成されているＳｉＯ２から成る側壁膜８５ｅが、第１の実施の形態における画素５０ｅの側壁膜８５と比較して厚く形成されている点が第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様である。
　ＳｉＯ２は、Ｓｉに比較して光の屈折率が低いので、Ｓｉ基板７０に入射した入射光は、スネルの法則に従って反射して隣接画素５０に光が透過することが抑制されるが、側壁膜８５の膜厚が薄いとスネルの法則が完全に成り立たずに透過光が増えてしまう可能性がある。
　第５の実施の形態における画素５０ｅの側壁膜８５ｅの膜厚は、厚く形成されているため、スネルの法則からの乖離を少なくすることができ、入射光の側壁膜８５ｅでの反射が増えて隣接画素５０ｅへの透過を減らすことができる。よって、第５の実施の形態における画素５０ｅは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、斜め入射光に起因する隣接画素５０ｅへの混色を抑止することができるという効果も得ることができる。
　＜第６の実施の形態＞
　図１１は、本技術が適用された第６の実施の形態における画素５０ｆの垂直方向の断面図である。
　第６の実施の形態における画素５０ｆは、ＰＤ７１と裏面Ｓｉ界面７５の間の領域１１１にＰ型不純物をドーピングすることにより、Ｓｉ基板７０におけるＰ型不純物の濃度が表面側よりも裏面側が濃くなるように濃度勾配が設けられている点が、第１の実施の形態の画素５０ａと異なり、その他の構成は第１の実施の形態の画素５０ａと同様である。
　第１の実施の形態の画素５０ａは、図３を再度参照するに、Ｓｉ基板７０に濃度勾配が無く、裏面Ｓｉ界面７５との間に、Ｐ型領域７２が形成されていた。第６の実施の形態における画素５０ｆは、Ｓｉ基板７０に濃度勾配が設けられている。その濃度勾配は、Ｐ型不純物の濃度が表面側よりも裏面側（Ｐ型領域１１１側）が濃くなるような濃度勾配とされている。
　このような濃度勾配を有する第６の実施の形態における画素５０ｆによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、電荷を読み出し易くなるというさらなる効果を得ることができる。
　＜第７の実施の形態＞
　図１２は、本技術が適用された第７の実施の形態における画素５０ｇの垂直方向の断面図である。
　第７の実施の形態のおける画素５０ｇは、第１の実施の形態における画素５０ａと比較して、Ｓｉ基板７０の厚さが厚くなっており、Ｓｉ基板７０の厚さが厚くなるに伴い、ＤＴＩ８２などの深く形成されている点が、画素５０ａと異なる。
　第７の実施の形態のおける画素５０ｇは、Ｓｉ基板７０ｇが厚く形成されている。Ｓｉ基板７０ｇが厚く形成されていることに伴い、ＰＤ７１ｇの面積（体積）が増加し、ＤＴＩ８２ｇも深く形成される。またＤＴＩ８２ｇが深く形成されるのに伴い、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇも深く（広く）形成される。
　Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇが広くなることで、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇから構成されるＰＮ接合領域の面積が広くなる。よって、第７の実施の形態における画素５０ｇは、第１の実施の形態における画素５０ｇと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、さらに飽和電荷量Qsを増加させることができる。
　＜第８の実施の形態＞
　図１３は、本技術が適用された第８の実施の形態における画素５０ｈの垂直方向の断面図である。
　第８の実施の形態における画素５０ｈは、図１２に示した第７の実施の形態における画素５０ｇと同じく、Ｓｉ基板７０ｇの深さ方向の長さが延長された画素とされている。
　さらに画素５０ｒにおいては、ＰＤ７１に対し、その裏面側にイオン注入によりＰ型領域１２１－１、Ｎ型領域１２２、およびＰ型領域１２１－２が形成されている。Ｐ型領域１２１－１、Ｎ型領域１２２、およびＰ型領域１２１－２で形成されるＰＮ接合部には、強電界が生じるため、電荷を保持することができる。
　よって、第８の実施の形態における画素５０ｈは、第７の実施の形態における画素５０ｇと同様の効果が得られることに加えて、さらに飽和電荷量Qsを増加させることができる。
　＜第９の実施の形態＞
　図１４は、本技術が適用された第９の実施の形態における画素５０ｉの垂直方向の断面図である。
　第９の実施の形態における画素５０ｉは、Ｓｉ基板７０の表面側にMOSキャパシタ１３１および画素トランジスタ（不図示）が形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。
　通常、ＰＤ７１の飽和電荷量Qsを大きくしても、変換効率を下げないと垂直信号線VSL（図２に示した垂直信号線４７）の振幅リミットで出力が制限されてしまい、増加された飽和電荷量Qsを生かしきることが困難である。
　ＰＤ７１の変換効率を下げるためには、ＦＤ９１（図４）に容量を付加する必要がある。そこで、第９の実施の形態における画素５０ｉは、MOSキャパシタ１３１がＦＤ９１（図１１では不図示）に付加する容量として追加された構成とされている。
　第９の実施の形態における画素５０ｉは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＦＤ９１にMOSキャパシタ１３１を付加したことにより、ＰＤ７１の変換効率を下げることができ、増加された飽和電荷量Qsを生かしきることができる構成とすることができる。
　＜第１０の実施の形態＞
　図１５は、本技術が適用された第１０の実施の形態における画素５０ｊの垂直方向の断面図である。
　第１０の実施の形態における画素５０ｊは、アクティブ領域７７に形成されているウェルコンタクト部１５１に２つのコンタクト１５２が形成され、コンタクト１５２は、Ｃｕ配線１５３と接続されている点が第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
　このように、ウェルコンタクト部１５１を備える構成とすることもできる。なお、図１５では、２つのコンタクト１５２が形成されている例を示したが、ウェルコンタクト部１５１に２以上のコンタクト１５２を形成してもよい。
　第１０の実施の形態における画素５０ｊによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、重欠陥歩留りを改善することができる。
　＜第１１の実施の形態＞
　図１６は、本技術が適用された第１１の実施の形態における画素５０ｋの垂直方向断面図と平面図を表す。
　第１１の実施の形態における画素５０ｋは、縦型トランジスタトレンチ８１ｋが画素５０ｋの中央に開口されて転送トランジスタ（ゲート）８０ｋが形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
　図１６に示した画素５０ｋは、転送トランジスタ（ゲート）８０ｋが、ＰＤ７１の各外周から等距離に位置した状態で形成されている。よって、第１１の実施の形態における画素５０ｋによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、転送トランジスタ（ゲート）がＰＤ７１の各外周から等距離に存在することになるので、電荷の転送を改善することができる。
　＜第１２の実施の形態＞
　図１７は、本技術が適用された第１２の実施の形態における画素５０ｍの垂直方向断面図と平面図を表す。
　第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１－１，８１－２によって形成されている点が、第１の実施の形態における画素５０ａと異なり、他の点は同様に構成されている。
　第１の実施の形態における画素５０ａ（図３）は、転送トランジスタ８０が１本の縦型トランジスタトレンチ８１を備える構成とされていたが、第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１－１，８１－２によって形成されている。
　このように、２本の縦型トランジスタトレンチ８１－１，８１－２を備える構成とすることで、転送トランジスタ８０ｋの電位を変えたときの２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２に挟まれた領域のポテンシャルの追随性が向上する。よって、変調度を上げることができる。この結果、電荷の転送効率を改善することができる。
　また、第１の実施の形態における画素５０ａと同様の効果も得られる。
　なお、ここでは、転送トランジスタ８０ｋが、２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２を備える例を示して説明を行ったが、各画素領域に２本以上の縦型トランジスタトレンチ８１が形成されるようにしても良い。
　また、２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２が同一の大きさ（長さ、太さ）で形成されている例を示したが、複数の縦型トランジスタトレンチ８１が形成される場合、異なる大きさの縦型トランジスタトレンチ８１が形成されるようにしても良い。例えば、２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２のうち、一方を他方よりも長く形成したり、一方を他方よりも太く形成したりしても良い。
　＜第１３の実施の形態＞
　図１８は、本技術が適用された第１３の実施の形態における画素５０ｎの垂直方向の断面図である。
　第１３の実施の形態における画素５０ｎは、遮光膜７４の構成が、第１の実施の形態における画素５０ａと異なり、他の構成は同様とされている。
　第１３の実施の形態における画素５０ｎは、ＤＴＩ８２ｎの上側と下側に、それぞれ遮光膜７４ｎ－１と遮光膜７４ｎ－２が形成されている。第１の実施の形態における画素５０ａ（図３）は、ＤＴＩ８２の裏面側（図面下側）に、その裏面側を覆う遮光膜７４が形成されていたが、画素５０ｎ（図１８）は、その遮光膜７４と同じ金属材（例えば、タングステン）により、ＤＴＩ８２ｎの内部が充填されているとともに、Ｓｉ基板７０の表面側（図面上側）も覆われている。
　すなわち、各画素領域の裏面以外（光入射面以外）が金属材で囲まれた構成とされている。ただし、画素５０ｎを、画素５０ｎの裏面以外を金属材で囲んだ構成とした場合、遮光膜７４ｎ－２の、転送トランジスタ８０ｎが位置する部分は開口され、外部との接続用の端子が形成されるなど、必要な箇所には、適宜開口部分が設けられている。
　なお、遮光膜７４等には、タングステン（Ｗ）以外の金属材を用いてもよい。
　第１３の実施の形態における画素５０ｎによれば、入射光が隣接画素５０ｎに漏れ出すことを防ぐことができるため混色を抑止することができる。
　また、裏面側から入射して光電変換されずに表面側に到達した光は、金属材（遮光膜７４ｎ－２）により反射されて再びＰＤ７１に入射される構成とすることができる。よって、第１３の実施の形態における画素５０ｎでは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＰＤ７１の感度をより向上させることができる。
　＜第１４の実施の形態＞
　図１９は、本技術が適用された第１４の実施の形態における画素５０ｐの垂直方向の断面図である。
　上記した第１乃至第１３の実施の形態においては、ＰＤ７１の側壁に形成されたＤＴＩ８２に沿って、Ｐ型固相拡散層８３とＮ型固相拡散層８４（例えば、図３）が形成されている例を挙げて説明した。
　換言すれば、第１乃至第１３の実施の形態においては、ＰＤ７１の側壁にＰ型固相拡散層８３とＮ型固相拡散層８４のＰＮ接合領域を形成し、強電界領域が生成されるようにし、ＰＤ７１にて発生された電荷を保持する構成とした例を示し、説明した。
　さらに、裏面側にも、ＰＮ接合領域を形成し、ＰＤ７１にて発生された電荷をさらに保持できる構成としても良い。図１９に示した第１４の実施の形態における画素５０ｐは、第１の実施の形態における画素５０ａと比較し、光入射側である裏面側にもＰＮ接合領域が形成されている点が、第１の実施の形態における画素５０ａと異なり、他の構成は同様である。
　図１９に示した画素５０ｐは、裏面Ｓｉ界面７５上（ＰＤ７１側）に、Ｐ型領域７２ｐが形成されている。さらに、Ｐ型領域７２ｐ上（ＰＤ７１側）にＮ型領域２１１が形成されている。このＰ型領域７２ｐとＮ型領域２１１により、光入射面側にも、ＰＮ接合領域が形成され、強電界領域が生成される構成とすることができる。
　このように裏面側にもＰＮ接合領域を形成した場合、図１９に示した画素５０ｐのように、画素５０ｐを垂直方向の断面でみたとき、ＰＤ７１を囲む４辺のうち、３辺がＰＮ接合領域で囲まれた構成とすることができる。
　画素５０ｐを垂直方向の断面でみたとき、ＰＤ７１を囲む４辺のうち、３辺がＰＮ接合領域で囲まれた構成とした場合、図１９に示すように、側壁に形成されているＮ型固相拡散層８４ｐと、Ｎ型領域２１１を同一の濃度とし、連続的に形成されているようにしても良い。また、Ｎ型領域２１１とＰ型領域７２ｐは、固相拡散層とすることができる。
　また、Ｎ型固相拡散層８４ｐと、Ｎ型領域２１１を同一の濃度とし、連続的に形成した場合、形成時（製造時）に、同タイミングで形成されるようにすることができる。例えば、後述するように、固相拡散による製法を用いて、Ｎ型固相拡散層８４ｐと、Ｎ型領域２１１が同タイミングで形成することができる。
　または、Ｎ型固相拡散層８４ｐと、Ｎ型領域２１１を異なる濃度としても良い。例えば、Ｎ型固相拡散層８４ｐの濃度を、Ｎ型領域２１１の濃度よりも薄く形成しても良い。Ｎ型固相拡散層８４ｐと、Ｎ型領域２１１を異なる濃度とする場合、異なる製造工程で製造されるようにすることができる。
　このように、ＰＤ７１を囲む４辺のうち、３辺がＰＮ接合領域で囲まれた構成とすることで、第１４の実施の形態における画素５０ｐは、第１の実施の形態における画素５０ａよりも、広い強電界領域が生成されることになり、ＰＤ７１にて発生された電荷をより多く保持することができる。
　＜第１５の実施の形態＞
　図２０は、本技術が適用された第１５の実施の形態における画素５０ｑの垂直方向の断面図である。
　上記した図１９に示した第１４の実施の形態における画素５０ｐは、垂直断面において、ＰＤ７１を囲む４辺のうち、３辺がＰＮ接合領域で囲まれた構成とされている例を示したが、図２０に示した第１５の実施の形態における画素５０ｑのように、ＰＤ７１を囲む４辺のうち、裏面側の１辺のみに、ＰＮ接合領域が形成された構成としても良い。
　図２０に示した画素５０ｑは、裏面Ｓｉ界面７５上（ＰＤ７１側）に、Ｐ型領域７２ｑとＮ型領域２１１ｑが形成され、裏面側にだけ、ＰＮ接合領域が形成されている。このように形成した場合も、ＰＤ７１の裏面側には、強電界領域が生成されるため、ＰＤ７１にて発生された電荷を保持する構成とすることができる。
　第１４、第１５の実施の形態に示したように、画素５０の垂直断面において、ＰＤ７１を囲む４辺のうち、少なくとも１辺にＰＮ接合領域が形成されていれば、そのＰＮ接合領域で、強電界領域が生成されるため、ＰＤ７１にて発生された電荷を保持する構成とすることができる。
　＜第１６の実施の形態＞
　図２１は、本技術が適用された第１６の実施の形態における画素５０ｒの垂直方向の断面図である。
　図２１に示した第１６の実施の形態における画素５０ｒは、図１９に示した画素５０ｐと同様の構成であるが、裏面側に形成されているＰＮ接合領域が、ＤＴＩ８２まで形成されているのではなく、途切れている点が異なる。
　図２１を参照するに、画素５０ｒの裏面側に形成されているＰ型領域７２ｒとＮ型領域２１１ｒは、図中左側のＤＴＩ８２とは接するように形成されているが、図中右側のＤＴＩ８２とは、接しないように形成され、ＤＴＩ８２との間に分離防止領域２３１が形成されている。
　この分離防止領域２３１は、後述する製法で、Ｐ型領域７２ｒとＮ型領域２１１ｒが形成される場合、画素５０ｒを製造時に、Ｓｉ基板７０が分離しないように設けられた領域である。
　画素５０ｒを、表面または裏面から見たとき、分離防止領域２３１は、図２２に示すような位置（領域）に形成されている。図２２のＡを参照するに、ＰＤ７１を取り囲むように、ＤＴＩ８２が形成されている。この点は、他の実施の形態と同様である。Ｐ型領域７２ｒとＮ型領域２１１ｒで構成されるＰＮ接合領域と分離防止領域２３１は、交互に配置されているように形成される。
　または、図２２のＢに示すように、分離防止領域２３１は、図中縦方向に分離防止領域２３１－１が形成され、横方向に分離防止領域２３１－２が形成されているようにしても良い。
　換言すれば、分離防止領域２３１は、十文字に形成されていても良い。この場合、Ｐ型領域７２ｒとＮ型領域２１１ｒで構成されるＰＮ接合領域は、分離防止領域２３１に取り囲まれるように形成される。
　このように、分離防止領域２３１は、ＰＤ７１の裏面側に、形成された領域である。換言すると、Ｐ型領域７２ｒとＮ型領域２１１ｒで構成されるＰＮ接合領域は、ＰＤ７１の裏面の一部を除き覆うように形成され、その除かれている一部は、分離防止領域２３１とされている。さらに換言すれば、ＰＮ接合領域は、ＰＤ７１の裏面側に、不連続に形成されている。
　このような分離防止領域２３１は、以下に説明するような製法で、Ｐ型領域７２ｒとＮ型領域２１１ｒで構成されるＰＮ接合領域が形成されるときに形成される。
　図２３、図２４は、図２１に示した画素５０ｒの製造、特に、Ｐ型領域７２ｒとＮ型領域２１１ｒで構成されるＰＮ接合領域の製造に係わる工程を説明するための図である。
　画素５０ｒのＰ型領域７２ｒとＮ型領域２１１ｒで構成されるＰＮ接合領域は、ＳＯＮ（Silicon On Nothing）技術で形成することができる。
　工程Ｓ１１において、Ｓｉ基板７０の表面に垂直なトレンチ２５１が、所定の間隔で複数形成される。このトレンチ２５１は、画素５０ｒとなる領域内に、複数形成されるが、分離防止領域２３１となる領域には、形成されない。
　図２３の工程Ｓ１１の部分において、画素領域との記載がある部分の右側にはトレンチ２５１が形成されておらず、この部分は、後の工程を経て、分離防止領域２３１となる。よって、図２３の工程Ｓ１１の部分でも、符号を付し、分離防止領域２３１となる部分を明示してある。
　工程Ｓ１２において、トレンチ２５１が形成されたＳｉ基板７０に対して、Ｈ２ガスを用いたアニール処理が約１１００度の環境下で約１０分行われる（この温度、時間などは、一例であり、限定を示す記載ではない）。これにより、図２３の工程Ｓ１２に示したように、Ｓｉ基板７０に水平方向の空洞部２５２が形成される。なお、空洞部２５２の先端は、少し丸みを帯びた形状となる。
　工程Ｓ１３において、Ｓｉ基板７０の表面に、空洞部２５２に通じるトレンチ２５３が開けられる。
　工程Ｓ１４において、不純物拡散（固相拡散）が実行されることで、空洞部２５２とトレンチ２５３の、それぞれの側面に、Ｐ型領域２５４とＮ型領域２５５が形成される。
　この工程Ｓ１４でトレンチ２５３の付近に形成されるＰ型領域２５４は、図２１に示した画素５０ｒのＰ型固相拡散層８３となり、Ｎ型領域２５５は、Ｎ型固相拡散層８４となる。また、この工程Ｓ１４で空洞部２５２の付近に形成されるＰ型領域２５４は、画素５０ｒのＰ型領域７２ｒとなり、Ｎ型領域２５５は、Ｎ型領域２１１ｒとなる。
　また、このように、空洞部２５２とトレンチ２５３の部分に、固相拡散処理を施すことで、Ｐ型領域２５４とＮ型領域２５５が形成されるようにした場合、Ｐ型固相拡散層８３、Ｎ型固相拡散層８４、Ｐ型領域７２ｒ、およびＮ型領域２１１ｒが、同タイミングで形成されることになる。
　よって、Ｐ型固相拡散層８３とＰ型領域７２ｒが同一工程で形成されるため、ほぼ同程度の濃度で形成される。また同様に、Ｐ型固相拡散層８３とＰ型領域７２ｒは、連続したＰ型領域として形成される。
　また同様に、Ｎ型固相拡散層８４とＮ型領域２１１ｒが同一工程で形成されるため、ほぼ同程度の濃度で形成される。また、Ｎ型固相拡散層８４とＮ型領域２１１ｒは、連続したＮ型領域として形成される。
　工程Ｓ１５（図２４）において、トレンチ２５３から、充填剤２５６が空洞部２５２に埋め込まれる。充填剤２５６は、ポリシリコンを用いることができる。また、工程Ｓ１５において充填される充填剤２５６は、ＤＴＩ８２内に充填されている充填剤８６（図２１）に該当する。
　このように充填剤２５６を充填することで、また、空洞部２５２の間に分離防止領域２３１を形成する（空洞部とせずにＳｉ基板７０を残しておく）ことで、Ｓｉ基板７０の機械的強度を向上させることができ、加工時にＳｉ基板７０の変形や損傷が発生するようなことを防ぐことができる。
　仮に、分離防止領域２３１を形成せずに、換言すれば、隣接する空洞部２５２が繋がっているような場合、画素部（ＰＤ７１）が、リフトオフする可能性があり、また空洞部４３１の上と下とで分離してしまう可能性があるが、分離防止領域２３１を設けることで、そのようなことが発生することを防ぐことが可能となる。
　工程Ｓ１６において、Ｓｉ基板７０にＮ＋型イオンが注入されＰＤ７１となるＮ型半導体領域が形成され、Ｐ＋型イオンが注入されることで、Ｐｗｅｌｌ領域７７となるＰ型半導体領域が形成される。
　工程Ｓ１７において、ＣＭＰ（Chemical Mechanical Polishing）により、Ｓｉ基板７０の裏面が研磨され、平坦化される。研磨は、空洞部４３１の上側（ＰＤ７１側）のＰ型領域２５４が露出する程度まで行われる。
　工程Ｓ１８において、裏面側にＯＣＬ７６などが積層され、表面側にトランジスタが形成され、配線層７９が積層される。
　このようにして画素５０ｒが製造される。このように、ＳＯＮプロセスで、Ｓｉ基板７０に空洞が形成され、ＰＮ接合領域を形成されるようにした場合、分離防止領域２３１が設けられた画素５０ｒとなる。
　図２１に示した画素５０ｒを再度参照するに、分離防止領域２３１は、図中、右下に設けられている。この分離防止領域２３１は、縦型トランジスタトレンチ８１との位置関係において、図２１に示した例では、離れた位置関係となる位置に設けられている。すなわち、図２１に示した例では、縦型トランジスタトレンチ８１は、図中左上側に形成され、分離防止領域２３１は、図中右下に設けられている。
　また、図示はしないが、分離防止領域２３１は、縦型トランジスタトレンチ８１との位置関係において、近い位置関係となる位置に設けられていても良い。例えば、図２１に示したように、縦型トランジスタトレンチ８１が、図中左上側に形成されている場合、分離防止領域２３１は、図中左下側に設けられているようにしても良い。
　また、分離防止領域２３１は、画素５０ｒの側面側に形成されるのではなく、図２５に示すように、中央付近に形成されていても良い。図２５に示した画素５０ｒにおいては、分離防止領域２３１’は、画素５０ｒの中央に形成されている。
　＜第１７の実施の形態＞
　図２６は、本技術が適用された第１７の実施の形態における画素５０ｓの垂直方向の断面図である。
　図１９乃至図２５を参照して説明したように、画素５０の裏面側にも、ＰＮ接合領域を形成し、裏面側でも強電界領域が生成される構成とした場合、その裏面側で保持される電荷量が増えると考えられる。そこで、その裏面側で保持された電荷を効率良く、より確実に電荷の転送が行われるようにするための構成を、図２６に示す。
　図２６に示した画素５０ｓは、転送トランジスタゲート８０（縦型トランジスタトレンチ８１）を２本有する点が、図１９に示した第１４の実施の形態における画素５０ｐと異なり、他の部分は、同様の構成とされている。
　画素５０ｓには、２本の縦型トランジスタトレンチ８１ｓ－１と縦型トランジスタトレンチ８１ｓ－２が形成されている。
　２本の縦型トランジスタトレンチ８１ｓのうち、縦型トランジスタトレンチ８１ｓ－２は、縦型トランジスタトレンチ８１ｓ－１より画素５０ｓの中央に近い位置に形成されている。また２本の縦型トランジスタトレンチ８１ｓのうち、縦型トランジスタトレンチ８１ｓ－２は、縦型トランジスタトレンチ８１ｓ－１よりも長く形成されている。
　このように、画素５０ｓの中央に近い側にある縦型トランジスタトレンチ８１ｓは、中央よりも遠い側にある縦型トランジスタトレンチ８１ｓよりも長く形成されているようにすることができる。
　または、図示はしないが、画素５０ｓの中央に近い側にある縦型トランジスタトレンチ８１ｓは、中央よりも遠い側にある縦型トランジスタトレンチ８１ｓよりも短く形成されているようにしても良い。
　また、長く形成されている縦型トランジスタトレンチ８１ｓ（図２６においては、縦型トランジスタトレンチ８１ｓ－２）は、裏面側に形成されているＰＮ接合領域（Ｎ型領域２１１ｓとＰ型領域７２ｓ）と接する、またはＰＮ接合領域内まで達するように形成されていても良い。もちろん、縦型トランジスタトレンチ８１ｓ－２を、裏面側に形成されているＰＮ接合領域（Ｎ型領域２１１ｓ）と接しない場合も、本技術の適用範囲である。
　長く形成されている縦型トランジスタトレンチ８１ｓ（図２６においては、縦型トランジスタトレンチ８１ｓ－２）は、少なくとも、ＰＤ７１の厚さの１／２以上よりも長く（深く）形成される。換言すれば、長く形成されている縦型トランジスタトレンチ８１ｓは、少なくとも、ＰＤ７１の中央位置を超えた位置まで形成される。
　このように、異なる長さの縦型トランジスタトレンチ８１ｓを形成することで、ＰＤ７１の浅い部分と深い部分の電荷の転送を、それぞれ最適化することができる。
　図２６に示した例では、２本の縦型トランジスタトレンチ８１ｓを備える場合を示したが、２本以上（複数）の縦型トランジスタトレンチ８１ｓが備えられるようにしても良い。複数の縦型トランジスタトレンチ８１ｓが備えられる場合、複数の縦型トランジスタトレンチ８１ｓのうちの、少なくとも１本の縦型トランジスタトレンチ８１ｓは、裏面側に形成されているＰＮ接合領域に接するように形成されるようにしても良い。また、縦型トランジスタトレンチ８１ｓが形成される位置は、図２６に示したように、中央部分よりもＤＴＩ８２側に寄った位置に形成しても良いし、中央部分でも良い。
　＜裏面側のＰＮ接合領域の濃度について＞
　第１４乃至第１７の実施の形態として説明した画素５０ｐ乃至５０ｓにおいては、裏面側にＰＮ接合領域を有している場合の、ＰＮ接合領域の濃度について説明する。図２７は、ＰＮ接合領域のＰ型の不純物とＮ型の不純物のそれぞれの濃度変化について説明するための図である。
　図２７の上図は、図１９に示した画素５０ｐである。画素５０ｐの裏面Ｓｉ界面７５を位置Ａとし、ＰＤ７１の中央部分あたりの位置を位置Ｂとする。位置Ａから位置Ｂまでの不純物の濃度変化を、図２７の下図に示した。
　図２７の下図に示した濃度変化のグラフのうち、横軸は、受光面側のＳｉ界面（位置Ａ）からの深さを表し、縦軸は不純物濃度を表す。また、実線で示したグラフは、Ｐ型不純物の濃度を示し、点線で示したグラフは、Ｎ型不純物濃度を表す。
　Ｐ型不純物の濃度は、位置Ａの付近、すなわちＰ型領域７２ｐの中央付近で最も高く、ＰＤ７１の中央（位置Ｂ）に向かうにしたがって（深くなるにしたがって）、急激に薄くなる。
　すなわちＰ型不純物の濃度は、Ｐ型領域７２ｐの中央付近で最も高く、Ｐ型領域７２ｐの中央付近から離れると、急激に薄くなる。Ｐ型領域７２ｐの濃度は、Ｐｗｅｌｌ領域７７のＰ型不純物の濃度よりも濃く形成される。
　また最もＰ型不純物の濃度が高い領域の濃度、すなわちこの場合、Ｐ型領域７２ｐの中央部分の濃度は、例えば、１ｅ１６ｃｍ－３乃至１ｅ１７ｃｍ－３のオーダとすることができる。
　一方で、Ｎ型不純物の濃度は、位置Ａから少し離れた位置、すなわちＮ型領域２１１の中央付近で最も高く、ＰＤ７１の中央（位置Ｂ）に向かうにしたがって（深くなるにしたがって）、徐々に薄くなる。
　すなわちＮ型不純物の濃度は、Ｎ型領域２１１の中央付近で最も高く、Ｎ型領域２１１の中央付近から離れると、徐々に薄くなり、ある一定の濃度で、ＰＤ７１の中央部分まで保たれている。Ｎ型領域２１１の濃度は、ＰＤ７１のＮ型不純物の濃度と同等、またはＰＤ７１のＮ型不純物の濃度より濃く形成される。
　また最もＮ型不純物の濃度が高い領域の濃度、すなわちこの場合、Ｎ型領域２１１の中央部分の濃度は、例えば、１ｅ１５ｃｍ－３乃至１ｅ１７ｃｍ－３のオーダとすることができる。
　Ｎ型不純物の濃度変化は、Ｎ型固相拡散層８４からＰＤ７１の中央付近に向かう場合も、図２７に示したグラフのような変化となる。すなわち、Ｎ型不純物の濃度変化は、Ｎ型固相拡散層８４の中央付近で最も高く、Ｎ型固相拡散層８４の中央付近から離れると、徐々に薄くなり、ＰＤ７１の中央部分まで、ある一定の濃度が保たれている。
　このように、ＰＤ７１の側面と裏面に、Ｎ型不純物の濃度が高いＮ型固相拡散層８４とＮ型領域２１１が設けられている。また、Ｎ型不純物の濃度が高いＮ型固相拡散層８４とＮ型領域２１１に隣接する領域には、Ｐ型不純物の濃度が高いＰ型固相拡散層８３とＰ型領域７２ｐが設けられている。よって、ＰＤ７１の側面と裏面は、急峻なＰＮ接合が設けられている画素５０を構成することができる。
　このような構成とすることで、上記したように、ＰＤ７１の側面と裏面に、強電界領域が生成される構成とすることができ、ＰＤ７１にて発生された電荷をより保持しやすい構成とすることができる。
　＜第１８の実施の形態＞
　図２８は、本技術が適用された第１８の実施の形態における画素５０ｔの垂直方向の断面図である。また図２９は、第１８の実施の形態に含まれるALパッド取り出し部を含む画素５０ｔの平面図である。
　第１８の実施の形態として、画素５０と他の半導体基板等を接続するＡＬパッドを含めた構成について説明する。図２８では、図３に示した第１の実施の形態における画素５０ａにＡＬパッドを設けた例を示しているが、第２乃至第１７の実施の形態における画素５０ｂ乃至５０ｓのいずれの画素５０に対しても、第１８の実施の形態を組み合わせ、ＡＬパッドを設けた構成とすることができる。
　図２８、図２９に示したように、図中左側に画素アレイ部４１（図２）が形成され、図中右側に、ＡＬパッド取り出し部３０１を有する。ＡＬパッド取り出し部３０１には、画素５０ｔと他の半導体基板等との接続端子となるＡＬパッド３０２が基板表面（図中上側）に形成されている。
　図２８に示されるように、ＡＬパッド取り出し部３０１における各ＡＬパッド３０２の周囲には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ３０３が形成されている。これにより、各ＡＬパッド３０２を画素アレイ部４１やその他の周辺回路部（不図示）から電気的に絶縁することができる。
　なお、ＡＬパッド取り出し部３０１に形成した固相拡散トレンチ３０３は、例えば、フォトレジストにおけるマークとして利用することができる。またこれにより、その後の工程におけるアライメントマークに用いることもできる。
　＜第１９の実施の形態＞
　図３０は、本技術が適用された第１９の実施の形態における画素５０ｕの垂直方向の断面図である。
　第１９の実施の形態として、画素５０と周辺回路部を含めた構成について説明する。図３０では、図３に示した第１の実施の形態における画素５０ａに周辺回路を設けた例を示しているが、第２乃至第１７の実施の形態における画素５０ｂ乃至５０ｓのいずれの画素５０に対しても、第１９の実施の形態を組み合わせ、周辺回路を設けた構成とすることができる。
　図３０に示したように、図中左側に画素アレイ部４１（図２）が形成され、図中右側に、周辺回路部３１１を有する。周辺回路部３１１には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ３２１が形成されている。
　固相拡散トレンチ３２１に沿って形成されているＰ型固相拡散層８３ｕの表面側（図面上側）は、Ｓｉ基板７０の表面に形成されているP+拡散層３１２に電気的に接続されている。また、Ｐ型固相拡散層８３ｕの裏面側（図面下側）は、裏面Ｓｉ界面７５付近に形成されたPwell領域３１３または、Ｓｉ基板７０の裏面界面近傍にピニング膜により形成されるホール層３１５に電気的に接続されている。
　Pwell領域３１３は、裏面コンタクト３１４を介してＷ（タングステン）等の金属材から成る遮光膜７４に接続されている。これにより、Ｓｉ基板７０の表面側と裏面側が電気的に接続されて遮光膜７４の電位に固定される。
　第１９の実施の形態では、従来、Ｓｉ基板７０の表面側と裏面側を繋ぐために必要であったPwell領域の役割をＰ型固相拡散層８３ｕが兼ねることができるので、Pwell領域を形成する工程を削減することができる。
　＜第２０の実施の形態＞
　図３１は、本技術が適用された第２０の実施の形態における画素５０ｖの垂直方向の断面図である。
　第２０の実施の形態として、第１９の実施の形態と同じく、画素５０と周辺回路部を含めた構成について説明する。図３１では、図３に示した第１の実施の形態における画素５０ａに周辺回路を設けた例を示しているが、第２乃至第１７の実施の形態における画素５０ｂ乃至５０ｓのいずれの画素５０に対しても、第２０の実施の形態を組み合わせ、周辺回路を設けた構成とすることができる。
　第２０の実施の形態における画素５０ｖは、第１９の実施の形態における画素５０ｔと同じく、図３１に示したように、図中左側に画素アレイ部４１が形成され、図中右側に、周辺回路部３３１を有する。周辺回路部３３１には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ３２１ｖが形成されている。
　周辺回路部３３１には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ３２１ｖが形成されている。固相拡散トレンチ３２１ｖに沿って形成されているＰ型固相拡散層８３ｖの表面側（図面上側）は、Pwell領域３３２を介してＳｉ基板７０の表面に形成されているP+拡散層３１２ｖに電気的に接続されている。この点が、図３０に示した画素５０ｕと異なる。
　また、Ｐ型固相拡散層８３ｖの裏面側（図面下側）は、裏面Ｓｉ界面７５付近に形成されたPwell領域３１３または、ホール層３１５に電気的に接続されている。Pwell領域３１３は、裏面コンタクト３１４を介してＷ等の金属材から成る遮光膜７４に接続されている。これにより、Ｓｉ基板７０の表面側と裏面側が電気的に接続されて遮光膜７４の電位に固定される。
　第１１の実施の形態では、従来、Ｓｉ基板７０の表面側と裏面側を繋ぐために必要であったPwell領域の役割をＰ型固相拡散層８３ｖが兼ねることができるので、Pwell領域を形成する工程を削減することができる。
　＜第２１の実施の形態＞
　図３２は、本技術が適用された第２１の実施の形態における画素５０ｗの垂直方向の断面図である。
　第２１の実施の形態として、第１９の実施の形態と同じく、画素５０と周辺回路部を含めた構成について説明する。図３２では、図３に示した第１の実施の形態における画素５０ａに周辺回路を設けた例を示しているが、第２乃至第１７の実施の形態における画素５０ｂ乃至５０ｓのいずれの画素５０のいずれの画素５０に対しても、第２１の実施の形態を組み合わせ、周辺回路を設けた構成とすることができる。
　第２１の実施の形態における画素５０ｗは、第１９の実施の形態における画素５０ｔと同じく、図３２に示したように、図中左側に画素アレイ部４１が形成され、図中右側に、周辺回路部３７１を有する。
　画素アレイ部４１と周辺回路部３７１の境界に位置する境界部３７２に、固相拡散トレンチ３０３が形成されている。
　よって、第２１の実施の形態における画素５０ｗは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、固相拡散トレンチ３０３ｗにより、周辺回路部３７１で生じ得る発光が画素アレイ部４１側に侵入することを抑止できる。
　なお、上述した第１乃至第２１の実施の形態は、適宜組み合わせることが可能である。
　＜第１の変形例＞
　上述した第１乃至第２１の実施の形態は、各画素５０がそれぞれＦＤ９１（図４）や画素トランジスタ（例えば、リセットトランジスタ９２（図２）など）を有していたが、ＦＤ９１や画素トランジスタを複数の画素５０で共有するようにしてもよい。
　図３３は、縦方向に隣接する２画素５０で、ＦＤ９１および画素トランジスタを共有している場合の平面図を示している。
　図３３に示した例では、例えば、右下に位置している画素５０－１とその上に位置している画素５０－２において、ＦＤ９１および画素トランジスタが共有されている。この画素５０－１のＦＤ９１’－１、画素５０－２のＦＤ９１’－２、変換効率切り替えトランジスタ４１２、および画素５０－２の増幅トランジスタ９３’－２は、配線４１１－１で接続されている。
　また、画素５０－１のMOSキャパシタ４１３と画素５０－２の変換効率切り替えトランジスタ４１２は、配線４１１－２で接続されている。
　このように共有構造とすることで、１画素当たりの素子数が減って各画素の専有面積に余裕があるので、変換効率切り替えトランジスタ４１２やＦＤ９１’に付加するためのMOSキャパシタ４１３を設けることができる。
　変換効率切り替えトランジスタ４１２は、感度出力の向上を目的とする用途では高変換効率に切り替え、飽和電荷量Qsの向上を目的とする用途では低変換効率に切り替えることができる。
　ＦＤ９１’に付加されたMOSキャパシタ４１３は、ＦＤ容量を増加させることができるので、低変換効率の実現が可能となり、飽和電荷量Qsを向上させることができる。
　＜他の変形例＞
　第１乃至第２１の実施の形態は、例えば以下のように複数の基板を積層して構成する画素５０にも適用できる。
　＜本開示に係る技術を適用し得る積層型の固体撮像装置の構成例＞
　図３４は、本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。
　図３４のＡは、非積層型の固体撮像装置の概略構成例を示している。固体撮像装置23010は、図３４のＡに示すように、１枚のダイ（半導体基板）23011を有する。このダイ23011には、画素がアレイ状に配置された画素領域23012と、画素の駆動その他の各種の制御を行う制御回路23013と、信号処理するためのロジック回路23014とが搭載されている。
　図３４のＢ及びＣは、積層型の固体撮像装置の概略構成例を示している。固体撮像装置23020は、図３４のＢ及びＣに示すように、センサダイ23021とロジックダイ23024との2枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。
　図３４のＢでは、センサダイ23021には、画素領域23012と制御回路23013が搭載され、ロジックダイ23024には、信号処理を行う信号処理回路を含むロジック回路23014が搭載されている。
　図３４のＣでは、センサダイ23021には、画素領域23012が搭載され、ロジックダイ23024には、制御回路23013及びロジック回路23014が搭載されている。
　図３５は、積層型の固体撮像装置23020の第１の構成例を示す断面図である。
　センサダイ23021には、画素領域23012となる画素を構成するPD（フォトダイオード）や、ＦＤ（フローティングディフュージョン）、Tr（MOS FET）、及び、制御回路23013となるTr等が形成される。さらに、センサダイ23021には、複数層、本例では３層の配線23110を有する配線層23101が形成される。なお、制御回路23013（となるTr）は、センサダイ23021ではなく、ロジックダイ23024に構成することができる。
　ロジックダイ23024には、ロジック回路23014を構成するTrが形成される。さらに、ロジックダイ23024には、複数層、本例では３層の配線23170を有する配線層23161が形成される。また、ロジックダイ23024には、内壁面に絶縁膜23172が形成された接続孔23171が形成され、接続孔23171内には、配線23170等と接続される接続導体23173が埋め込まれる。
　センサダイ23021とロジックダイ23024とは、互いの配線層23101及び23161が向き合うように貼り合わされ、これにより、センサダイ23021とロジックダイ23024とが積層された積層型の固体撮像装置23020が構成されている。センサダイ23021とロジックダイ23024とが貼り合わされる面には、保護膜等の膜23191が形成されている。
　センサダイ23021には、センサダイ23021の裏面側（PDに光が入射する側）（上側）からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達する接続孔23111が形成される。さらに、センサダイ23021には、接続孔23111に近接して、センサダイ23021の裏面側から１層目の配線23110に達する接続孔23121が形成される。接続孔23111の内壁面には、絶縁膜23112が形成され、接続孔23121の内壁面には、絶縁膜23122が形成される。そして、接続孔23111及び23121内には、接続導体23113及び23123がそれぞれ埋め込まれる。接続導体23113と接続導体23123とは、センサダイ23021の裏面側で電気的に接続され、これにより、センサダイ23021とロジックダイ23024とが、配線層23101、接続孔23121、接続孔23111、及び、配線層23161を介して、電気的に接続される。
　図３６は、積層型の固体撮像装置23020の第２の構成例を示す断面図である。
　固体撮像装置23020の第２の構成例では、センサダイ23021に形成する１つの接続孔23211によって、センサダイ23021（の配線層23101（の配線23110））と、ロジックダイ23024（の配線層23161（の配線23170））とが電気的に接続される。
　すなわち、図３６では、接続孔23211が、センサダイ23021の裏面側からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達し、且つ、センサダイ23021の最上層の配線23110に達するように形成される。接続孔23211の内壁面には、絶縁膜23212が形成され、接続孔23211内には、接続導体23213が埋め込まれる。上述の図３５では、２つの接続孔23111及び23121によって、センサダイ23021とロジックダイ23024とが電気的に接続されるが、図３６では、１つの接続孔23211によって、センサダイ23021とロジックダイ23024とが電気的に接続される。
　図３７は、積層型の固体撮像装置23020の第３の構成例を示す断面図である。
　図３７の固体撮像装置23020は、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されていない点で、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されている図３５の場合と異なる。
　図３７の固体撮像装置23020は、配線23110及び23170が直接接触するように、センサダイ23021とロジックダイ23024とを重ね合わせ、所要の加重をかけながら加熱し、配線23110及び23170を直接接合することで構成される。
　図３８は、本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。
　図３８では、固体撮像装置23401は、センサダイ23411と、ロジックダイ23412と、メモリダイ23413との3枚のダイが積層された３層の積層構造になっている。
　メモリダイ23413は、例えば、ロジックダイ23412で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。
　図３８では、センサダイ23411の下に、ロジックダイ23412及びメモリダイ23413が、その順番で積層されているが、ロジックダイ23412及びメモリダイ23413は、逆順、すなわち、メモリダイ23413及びロジックダイ23412の順番で、センサダイ23411の下に積層することができる。
　なお、図３８では、センサダイ23411には、画素の光電変換部となるPDや、画素Trのソース／ドレイン領域が形成されている。
　PDの周囲にはゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース／ドレイン領域により画素Tr23421、画素Tr23422が形成されている。
　PDに隣接する画素Tr23421が転送Trであり、その画素Tr23421を構成する対のソース／ドレイン領域の一方がＦＤになっている。
　また、センサダイ23411には、層間絶縁膜が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素Tr23421、及び、画素Tr23422に接続する接続導体23431が形成されている。
　さらに、センサダイ23411には、各接続導体23431に接続する複数層の配線23432を有する配線層23433が形成されている。
　また、センサダイ23411の配線層23433の最下層には、外部接続用の電極となるアルミパッド23434が形成されている。すなわち、センサダイ23411では、配線23432よりもロジックダイ23412との接着面23440に近い位置にアルミパッド23434が形成されている。アルミパッド23434は、外部との信号の入出力に係る配線の一端として用いられる。
　さらに、センサダイ23411には、ロジックダイ23412との電気的接続に用いられるコンタクト23441が形成されている。コンタクト23441は、ロジックダイ23412のコンタクト23451に接続されるとともに、センサダイ23411のアルミパッド23442にも接続されている。
　そして、センサダイ23411には、センサダイ23411の裏面側（上側）からアルミパッド23442に達するようにパッド孔23443が形成されている。
　本開示に係る技術は、以上のような固体撮像装置に適用することができる。
　＜体内情報取得システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図３９は、本開示に係る技術（本技術）が適用され得る、カプセル型内視鏡を用いた患者の体内情報取得システムの概略的な構成の一例を示すブロック図である。
　体内情報取得システム１０００１は、カプセル型内視鏡１０１００と、外部制御装置１０２００とから構成される。
　カプセル型内視鏡１０１００は、検査時に、患者によって飲み込まれる。カプセル型内視鏡１０１００は、撮像機能および無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置１０２００に順次無線送信する。
　外部制御装置１０２００は、体内情報取得システム１０００１の動作を統括的に制御する。また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信されてくる体内画像についての情報を受信し、受信した体内画像についての情報に基づいて、表示装置（図示せず）に当該体内画像を表示するための画像データを生成する。
　体内情報取得システム１０００１では、このようにして、カプセル型内視鏡１０１００が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した体内画像を随時得ることができる。
　カプセル型内視鏡１０１００と外部制御装置１０２００の構成および機能についてより詳細に説明する。
　カプセル型内視鏡１０１００は、カプセル型の筐体１０１０１を有し、その筐体１０１０１内には、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、給電部１０１１５、電源部１０１１６、および制御部１０１１７が収納されている。
　光源部１０１１１は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、撮像部１０１１２の撮像視野に対して光を照射する。
　撮像部１０１１２は、撮像素子、および当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。撮像部１０１１２では、撮像素子において、そこに入射した観察光が光電変換され、その観察光に対応する画像信号が生成される。撮像部１０１１２によって生成された画像信号は、画像処理部１０１１３に提供される。
　画像処理部１０１１３は、ＣＰＵ（Ｃｅｎｔｒａｌ　ＰｒｏｃｅｓＳｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　ＰｒｏｃｅｓＳｉｎｇ　Ｕｎｉｔ）等のプロセッサによって構成され、撮像部１０１１２によって生成された画像信号に対して各種の信号処理を行う。画像処理部１０１１３は、信号処理を施した画像信号を、ＲＡＷデータとして無線通信部１０１１４に提供する。
　無線通信部１０１１４は、画像処理部１０１１３によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ１０１１４Ａを介して外部制御装置１０２００に送信する。また、無線通信部１０１１４は、外部制御装置１０２００から、カプセル型内視鏡１０１００の駆動制御に関する制御信号を、アンテナ１０１１４Ａを介して受信する。無線通信部１０１１４は、外部制御装置１０２００から受信した制御信号を制御部１０１１７に提供する。
　給電部１０１１５は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、および昇圧回路等から構成される。給電部１０１１５では、いわゆる非接触充電の原理を用いて電力が生成される。
　電源部１０１１６は、二次電池によって構成され、給電部１０１１５によって生成された電力を蓄電する。図３９では、図面が煩雑になることを避けるために、電源部１０１１６からの電力の供給先を示す矢印等の図示を省略しているが、電源部１０１１６に蓄電された電力は、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および制御部１０１１７に供給され、これらの駆動に用いられ得る。
　制御部１０１１７は、ＣＰＵ等のプロセッサによって構成され、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および、給電部１０１１５の駆動を、外部制御装置１０２００から送信される制御信号に従って適宜制御する。
　外部制御装置１０２００は、ＣＰＵ，ＧＰＵ等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイクロコンピュータ若しくは制御基板等で構成される。外部制御装置１０２００は、カプセル型内視鏡１０１００の制御部１０１１７に対して制御信号を、アンテナ１０２００Ａを介して送信することにより、カプセル型内視鏡１０１００の動作を制御する。カプセル型内視鏡１０１００では、例えば、外部制御装置１０２００からの制御信号により、光源部１０１１１における観察対象に対する光の照射条件が変更され得る。また、外部制御装置１０２００からの制御信号により、撮像条件（例えば、撮像部１０１１２におけるフレームレート、露出値等）が変更され得る。また、外部制御装置１０２００からの制御信号により、画像処理部１０１１３における処理の内容や、無線通信部１０１１４が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。
　また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、ＮＲ（Ｎｏｉｓｅ　ｒｅｄｕｃｔｉｏｎ）処理および／若しくは手ブレ補正処理等）、並びに／又は拡大処理（電子ズーム処理）等、各種の信号処理を行うことができる。外部制御装置１０２００は、表示装置の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置１０２００は、生成した画像データを記録装置（図示せず）に記録させたり、印刷装置（図示せず）に印刷出力させてもよい。
　以上、本開示に係る技術が適用され得る体内情報取得システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１０１１２に適用することができる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、および統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、および車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、および、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　ＡｓＳｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声および画像のうちの少なくとも一方の出力信号を送信する。図４０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２およびインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイおよびヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４１は、撮像部１２０３１の設置位置の例を示す図である。
　図４１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドアおよび車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１および車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１および１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　本技術は以下のような構成も取ることができる。
（１）
　光電変換を行う光電変換部と、
　前記光電変換部の光入射面側に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
　を備える固体撮像装置。
（２）
　垂直断面において、前記光電変換部を囲む４辺のうち、前記光入射面の辺を含む３辺に、前記ＰＮ接合領域が形成されている
　前記（１）に記載の固体撮像装置。
（３）
　半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチをさらに有し、
　前記トレンチの側壁にも、前記ＰＮ接合領域を備える
　前記（１）に記載の固体撮像装置。
（４）
　前記トレンチの側壁に形成されている前記ＰＮ接合領域と、前記光電変換部の光入射面側に形成されている前記ＰＮ接合領域は、連続した領域とされている
　前記（３）に記載の固体撮像装置。
（５）
　前記光電変換部は、Ｎ型領域であり、
　前記ＰＮ接合領域の前記Ｎ型領域のＮ型不純物の濃度は、前記光電変換部のＮ型不純物の濃度と同程度、または前記光電変換部のＮ型不純物の濃度よりも濃い
　前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
　前記光電変換部に隣接するアクティブ領域は、Ｐ型領域であり、
　前記ＰＮ接合領域の前記Ｐ型領域のＰ型不純物の濃度は、前記アクティブ領域のＰ型不純物の濃度よりも濃い
　前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
　前記Ｎ型領域のＮ型不純物の濃度は、１ｅ１５ｃｍ－３乃至１ｅ１７ｃｍ－３である
　前記（１）乃至（６）のいずれかに記載の固体撮像装置。
（８）
　前記Ｐ型領域のＰ型不純物の濃度は、１ｅ１６ｃｍ－３乃至１ｅ１７ｃｍ－３である
　前記（１）乃至（７）のいずれかに記載の固体撮像装置。
（９）
　転送トランジスタに複数の縦型トランジスタトレンチを備え、
　複数の前記縦型トランジストレンチの長さは、異なる長さとされている
　前記（１）乃至（８）のいずれかに記載の固体撮像装置。
（１０）
　複数の前記縦型トランジスタトレンチのうち、少なくとも１つの前記縦型トランジスタトレンチは、前記ＰＮ接合領域に接している
　前記（９）に記載の固体撮像装置。
（１１）
　複数の前記縦型トランジスタトレンチのうち、少なくとも１つの前記縦型トランジスタトレンチは、前記光電変換部の１／２以上より深く位置まで形成されている
　前記（９）に記載の固体撮像装置。
（１２）
　前記Ｐ型領域と前記Ｎ型領域は、固相拡散層である
　前記（１）乃至（１１）のいずれかに記載の固体撮像装置。
（１３）
　前記ＰＮ接合領域は、前記光電変換部の裏面の一部を除き覆うように形成されている
　前記（１）乃至（１２）のいずれかに記載の固体撮像装置。
（１４）
　前記ＰＮ接合領域は、前記光電変換部の裏面に、不連続に形成されている
　前記（１）乃至（１２）のいずれかに記載の固体撮像装置。
（１５）
　前記Ｐ型領域と前記Ｎ型領域は、ＳＯＮ（Silicon On Nothing）技術で形成された空洞に、固相拡散を行うことで形成された領域である
　前記（１）乃至（１４）のいずれかに記載の固体撮像装置。
（１６）
　固体撮像装置が搭載された電子機器において、
　前記固体撮像装置は、
　光電変換を行う光電変換部と、
　前記光電変換部の光入射面側に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
　を備える
　電子機器。
　１０　撮像装置，　１２　撮像素子，　４１　画素アレイ部，　５０　画素，　７０　Ｓｉ基板，　７１　ＰＤ，　７２　Ｐ型領域，　７４　遮光膜，　７６　OCL，　７７　アクティブ領域，　７５　裏面Ｓｉ界面，　７８　STI，　８１　縦型トランジスタトレンチ，　８２　DTI，　８３　Ｐ型固相拡散層，　８４　Ｎ型固相拡散層，　８５　側壁膜，　８６　充填材，　１０１　膜，　１２１　Ｐ型領域，　１２２　Ｎ型領域，　１３１　MOSキャパシタ，　１５１　ウェルコンタクト部，　１５２　コンタクト，　１５３　Ｃｕ配線，　２１１　Ｎ型領域，　２３１　分離防止領域，　３０１　ALパッド取り出し部，　３０２　ALパッド，　３０３　固相拡散トレンチ，　３１１　周辺回路部，　３１２　P+拡散層，　３１３　Pwell領域，　３１４　裏面コンタクト，　３１５　ホール層，　３２１　周辺回路部，　３３２　Pwell領域，　３７１　周辺回路部，　３７２　境界部，　４１１　ＦＤ配線，　４１２　変換効率切り替えトランジスタ，　４１３　MOSキャパシタ

Claims (16)

  1. 　光電変換を行う光電変換部と、
    　前記光電変換部の光入射面側に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
    　を備える固体撮像装置。
  2. 　垂直断面において、前記光電変換部を囲む４辺のうち、前記光入射面の辺を含む３辺に、前記ＰＮ接合領域が形成されている
    　請求項１に記載の固体撮像装置。
  3. 　半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチをさらに有し、
    　前記トレンチの側壁にも、前記ＰＮ接合領域を備える
    　請求項１に記載の固体撮像装置。
  4. 　前記トレンチの側壁に形成されている前記ＰＮ接合領域と、前記光電変換部の光入射面側に形成されている前記ＰＮ接合領域は、連続した領域とされている
    　請求項３に記載の固体撮像装置。
  5. 　前記光電変換部は、Ｎ型領域であり、
    　前記ＰＮ接合領域の前記Ｎ型領域のＮ型不純物の濃度は、前記光電変換部のＮ型不純物の濃度と同程度、または前記光電変換部のＮ型不純物の濃度よりも濃い
    　請求項１に記載の固体撮像装置。
  6. 　前記光電変換部に隣接するアクティブ領域は、Ｐ型領域であり、
    　前記ＰＮ接合領域の前記Ｐ型領域のＰ型不純物の濃度は、前記アクティブ領域のＰ型不純物の濃度よりも濃い
    　請求項１に記載の固体撮像装置。
  7. 　前記Ｎ型領域のＮ型不純物の濃度は、１ｅ１５ｃｍ－３乃至１ｅ１７ｃｍ－３である
    　請求項１に記載の固体撮像装置。
  8. 　前記Ｐ型領域のＰ型不純物の濃度は、１ｅ１６ｃｍ－３乃至１ｅ１７ｃｍ－３である
    　請求項１に記載の固体撮像装置。
  9. 　転送トランジスタに複数の縦型トランジスタトレンチを備え、
    　複数の前記縦型トランジスタトレンチの長さは、異なる長さとされている
    　請求項１に記載の固体撮像装置。
  10. 　複数の前記縦型トランジスタトレンチのうち、少なくとも１つの前記縦型トランジスタトレンチは、前記ＰＮ接合領域に接している
    　請求項９に記載の固体撮像装置。
  11. 　複数の前記縦型トランジスタトレンチのうち、少なくとも１つの前記縦型トランジスタトレンチは、前記光電変換部の１／２以上より深く位置まで形成されている
    　請求項９に記載の固体撮像装置。
  12. 　前記Ｐ型領域と前記Ｎ型領域は、固相拡散層である
    　請求項１に記載の固体撮像装置。
  13. 　前記ＰＮ接合領域は、前記光電変換部の裏面の一部を除き覆うように形成されている
    　請求項１に記載の固体撮像装置。
  14. 　前記ＰＮ接合領域は、前記光電変換部の裏面に、不連続に形成されている
    　請求項１に記載の固体撮像装置。
  15. 　前記Ｐ型領域と前記Ｎ型領域は、ＳＯＮ（Silicon On Nothing）技術で形成された空洞に、固相拡散を行うことで形成された領域である
    　請求項１に記載の固体撮像装置。
  16. 　固体撮像装置が搭載された電子機器において、
    　前記固体撮像装置は、
    　光電変換を行う光電変換部と、
    　前記光電変換部の光入射面側に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
    　を備える
    　電子機器。
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