WO2019065302A1 - 車載マルチコア制御用データ伝達装置および電子制御装置 - Google Patents

車載マルチコア制御用データ伝達装置および電子制御装置 Download PDF

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WO2019065302A1
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bank memory
memories
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三宅　淳司
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日立オートモティブシステムズ株式会社
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    • G06F2209/52—Indexing scheme relating to G06F9/52
    • G06F2209/521—Atomic

Definitions

  • the present invention relates to an on-board multi-core control data transmission device and an electronic control device applicable to engine fuel control and the like.
  • a set of data may be transmitted from a sender CPU to a receiver CPU while securing the synchronization.
  • some protection mechanism is not set, a phenomenon may occur in which the sender's CPU rewrites other data in the data set while the receiver's CPU reads part of the data in the data set. This is because a plurality of CPUs each have their own execution code and basically operate asynchronously.
  • spin lock control using a lock variable has been known conventionally. This is to use an atomic variable check and write instruction such as a test and set instruction to lock a specific lock variable with an in-use key, and only the keyed CPU can access a specific memory area. It is an interprocessor exclusive control system that can be accessed.
  • the execution section related to resources for performing inter-processor exclusion control in spin lock control is not a parallel execution section but a serial execution section for a multi-core. Therefore, the longer the serial execution time, the lower the parallel execution performance as viewed as a whole of the multi-core according to Amdal's law.
  • Amdal's law is a phenomenon in which, when using multiple processors and trying to speed up a program by parallel computation, speeding up is limited by the time of the part of the program that must be executed sequentially.
  • the method to lower the memory granularity is opposite in motivation, and the upper limit number of lock variables that can be set is determined due to the constraints of the system and multi-core OS, and copying values for different locks with the same variable Since the management becomes complicated, the lock granularity tends to be large in design. In extreme terms, it is better to treat the global variable as a whole lock unit rather than using a lot of fine-grained locks. (This is called a giant lock.) Therefore, as a result of this method, the number of CPUs that lock the lock increases, and the lock waiting time tends not to be overlooked.
  • Patent Document 1 considers that the CPU of the data sender is a server, and the CPU of the receiver is a client, thereby exchanging data according to the server-client model.
  • the receiver's CPU writes a data request command in the notification area (shared memory), the sender CPU interprets the command, writes the requested data in the receiver's assigned area (shared memory), and completes the command Rewrite to the existing value.
  • the scheme is broken if the request frequency of the receiver's CPU and the data generation frequency of the sender's CPU are not completely synchronized, which is a complete handshake operation.
  • the receiver can not appropriately read over the same data when the request frequency of the receiver is large, or can not appropriately skip the data when the data generation frequency of the sender is large. This becomes a burden in an asynchronous inter-CPU data exchange system. (The exchange of data is not loose coupling.)
  • the server-client model is a remote calling method for the CPU (sender's CPU) to which the object to be operated belongs. Therefore, it is necessary to interrupt the operation of the CPU (sender's CPU) that generates the data, and the CPU (the receiver's CPU) that requested the operation also has to wait for the operation completion notification. Real-time performance gets worse.
  • the present invention has been made in view of the above circumstances, and an object thereof is data in which the synchronization is secured while improving the real time processing of processing by the core even when the core in the multi-core system operates asynchronously.
  • An object of the present invention is to provide an on-board multi-core control data transmission device and an electronic control device capable of transmitting a set between cores.
  • an on-vehicle multi-core control data transmission device comprises M (M is an integer of 2 or more) bank memories and N (N is 2 or more) accessible to the bank memory.
  • Data transfer device for on-board multi-core control provided with (an integer number of) processors, wherein the M bank memories are arranged, and a shared memory accessible from the N processors and the bank memory are specified
  • an access control unit for controlling access from the processor to the bank memory based on identification information.
  • FIG. 1 is a block diagram showing the hardware configuration of the multi-core control device according to the embodiment.
  • FIG. 2 is a block diagram showing a configuration example of a fuel injection system of an engine to which the electronic control unit according to the embodiment is applied.
  • FIG. 3A shows the data structure of a single precision floating point number applicable to the data transfer apparatus according to the embodiment, and FIG. 3B is applicable to the data transfer apparatus according to the embodiment
  • FIG. 3C is a diagram showing a data structure of a double precision floating point number
  • FIG. 3C is a diagram showing a method of assigning bits of the data structures of FIG. 3A and FIG. 3B.
  • FIG. 4 is a flowchart showing a spin lock control method according to a comparative example of the embodiment.
  • FIG. 4 is a flowchart showing a spin lock control method according to a comparative example of the embodiment.
  • FIG. 5 is a flowchart showing the relationship between spin lock control and interrupt prohibition according to a comparative example of the embodiment.
  • FIG. 6 is a block diagram showing an example of the configuration of the data transfer apparatus according to the embodiment.
  • FIG. 7 is a flowchart showing the read procedure of the data transfer apparatus according to the embodiment.
  • FIG. 8 is a flow chart showing a write procedure of the data transfer apparatus according to the embodiment.
  • FIG. 9 is a flowchart showing a data transmission procedure when the data transmission device according to the embodiment is applied to a fuel injection system of an engine.
  • FIG. 10 is a sequence diagram showing a data transmission method in time series when the data transmission device according to the embodiment is applied to a fuel injection system of an engine.
  • FIG. 10 is a sequence diagram showing a data transmission method in time series when the data transmission device according to the embodiment is applied to a fuel injection system of an engine.
  • FIG. 11 (a) is a diagram showing the occupancy relationship between the write core and the scratch pad memory of the data transfer device according to the embodiment
  • FIG. 11 (b) is each scratch pad memory of the data transfer device according to the embodiment. It is a figure showing how to assign a function to the core of.
  • FIG. 12 is a diagram showing the relationship between the number of banks and the number of cores of the scratch pad memory of the data transfer apparatus according to the embodiment.
  • FIG. 1 is a block diagram showing the hardware configuration of the multi-core control device according to the embodiment.
  • achieved the fuel control apparatus of the engine by 2 cores was taken as an example.
  • the fuel control device is provided with central processing units (CPUs) 100 and 110, an execution code storage area storing execution codes 101 and 111, local random access memories (RAMs) 102 and 112, and a shared RAM 120. It is done.
  • CPUs central processing units
  • RAMs local random access memories
  • An air flow meter 103, a pressure sensor 104, a throttle sensor 105, and a rotational speed sensor 106 are connected to the CPU 100 as sensor inputs.
  • the air flow meter 103 outputs a sensor value for calculating the air intake amount Q.
  • the pressure sensor 104 outputs a sensor value for calculating the intake pipe pressure P.
  • the throttle sensor 105 outputs a sensor value for calculating the throttle opening degree ⁇ .
  • the rotation speed sensor 106 outputs a sensor value for calculating the engine rotation speed Ne.
  • a fuel injection amount instruction device 113 is connected to the CPU 110 as an actuator output.
  • the fuel injection amount instruction device 113 outputs a fuel injection amount q of the engine.
  • the CPU 100 is mainly in charge of processing of sensor input, and executes processing using the execution code 101 and the local RAM 102.
  • the local RAM 102 is a memory resource accessible only by the CPU 100.
  • the CPU 110 is mainly in charge of numerical operation and output actuator operation, and executes processing using the execution code 111 and the local RAM 112.
  • the local RAM 112 is a memory resource accessible only by the CPU 110.
  • a shared RAM 120 is connected to the CPUs 100 and 110 via a bus 107 as commonly accessible resources.
  • the shared RAM 120 there is provided a storage area for data that needs to be disclosed from one CPU 100 or 110 to the other CPU 110 or 100 in order to establish control as a whole.
  • the CPU disclosure data 121 and 122 are stored in this storage area.
  • an air intake amount Q, an intake pipe pressure P, a throttle opening degree ⁇ , and an engine speed Ne can be set.
  • the fuel injection amount q can be set in the CPU disclosure data 122.
  • FIG. 2 is a block diagram showing a configuration example of a fuel injection system of an engine to which the electronic control unit according to the embodiment is applied.
  • FIG. 2 shows three methods mainly used in the fuel injection system. 2A shows the mass flow method, FIG. 2B shows the speed density method, and FIG. 2C shows the ⁇ -N method.
  • an intake pipe 202 is connected to the engine 203, and a fuel injection device 205 is connected to the intake pipe 202.
  • a throttle chamber 201 is provided upstream of the intake pipe 202.
  • the engine 203 is provided with a rotational speed sensor 106.
  • the fuel injection system is provided with an ECU (Electronic Control Unit) 204 that performs fuel control.
  • the ECU 204 can include the CPUs 100 and 110 of FIG. 1, an execution code storage area in which the execution codes 101 and 111 are stored, the local RAMs 102 and 112, and the shared RAM 120.
  • an air flow meter 103 is provided upstream of the throttle chamber 201. Then, a sensor value for calculating the intake air amount Q is input from the air flow meter 103 and a sensor value for calculating the engine rotational speed Ne is input from the rotational speed sensor 106 to the CPU 100 of the ECU 204. Then, in the CPU 100, the intake air amount Q and the engine speed Ne are calculated from these sensor values and stored in the shared RAM 120.
  • the intake air amount Q and the engine speed Ne are read out from the shared RAM 120. Then, the fuel injection amount q is calculated as q ⁇ Q / Ne.
  • the pressure sensor 104 is provided in the intake pipe 202. Then, a sensor value for calculating the intake pipe pressure P is input from the pressure sensor 104, and a sensor value for calculating the engine rotational speed Ne is input from the rotational speed sensor 106 to the CPU 100 of the ECU 204. Then, in the CPU 100, the intake pipe pressure P and the engine speed Ne are calculated from these sensor values and stored in the shared RAM 120.
  • the intake pipe pressure P and the engine speed Ne are read from the shared RAM 120. Then, the fuel injection amount q is calculated as q ⁇ f 1 (P, Ne).
  • f 1 () is a function determined from the engine characteristics.
  • the throttle sensor 105 is provided in the throttle chamber 201. Then, a sensor value for calculating the throttle opening degree ⁇ is input from the throttle sensor 105, and a sensor value for calculating the engine rotational speed Ne is input from the rotational speed sensor 106 to the CPU 100 of the ECU 204. Then, in the CPU 100, the throttle opening degree ⁇ and the engine speed Ne are calculated from these sensor values and stored in the shared RAM 120.
  • the throttle opening degree ⁇ and the engine rotational speed Ne are read from the shared RAM 120. Then, the fuel injection amount q is calculated as q ⁇ f 2 ( ⁇ , Ne).
  • f 2 () is a function determined from the engine characteristics.
  • the data set ⁇ Q, P, ⁇ , Ne ⁇ calculated by the CPU 100 that performs sensor input processing is used by the CPU 2 that calculates the fuel injection amount q
  • the data set ⁇ Q, P, ⁇ , Ne ⁇ It is important that each value of is data obtained from sensor values measured at almost the same time. This relationship is called data set synchronization. Synchronization between data in this data set is called macroscopic synchronization. If the simultaneity of this data set is broken, the calculation accuracy of the fuel injection amount q according to the data set ⁇ Q, P, ⁇ , Ne ⁇ is reduced.
  • the CPU 110 reads the intake air amount Q of the CPU disclosure data 121
  • the CPU 100 arbitrarily sets the engine rotation speed Ne of the CPU disclosure data 121 to another value. Rewriting causes the CPU 110 to lose the simultaneousness of the intake air amount Q and the engine speed Ne. At this time, the fuel injection amount q calculated as q ⁇ Q / Ne becomes incorrect control data. Therefore, in a multi-core system, it is necessary to ensure the simultaneousness of data sets and to be careful not to break the simultaneousness of data sets.
  • FIG. 3A shows the data structure of a single precision floating point number applicable to the data transfer apparatus according to the embodiment
  • FIG. 3B is applicable to the data transfer apparatus according to the embodiment
  • FIG. 3C is a diagram showing a data structure of a double precision floating point number
  • FIG. 3C is a diagram showing a method of assigning bits of the data structures of FIG. 3A and FIG. 3B.
  • the ascending order of address is taken on the vertical axis.
  • the data is stored in the big endian format in the order of data storage, and conforms to the IEEE 754 standard (IEEE Standard for Floating-Point Arithmetic (ANSI / IEEE Std 754-2008)).
  • IEEE 754 standard IEEE Standard for Floating-Point Arithmetic (ANSI / IEEE Std 754-2008)
  • FIG. 3A shows 4-byte single precision data 301.
  • FIG. 3B shows 8-byte double precision data 302.
  • s represents a sign bit
  • e represents a bit of the exponent
  • f represents a bit of the mantissa.
  • single precision data 301 (or double precision data 302) is a single numerical value
  • rewriting of the numerical value is performed for each byte mapped to an address. Therefore, if single precision data 301 (or double precision data 302) is accessed while part of single precision data 301 (or double precision data 302) is partially rewritten, it makes sense as data. There are no numbers taken.
  • Data in a data structure that spans multiple bytes must be fetched after rewriting of all bytes of data. Also, while the reader is reading the data, do not rewrite some bytes of that data. Consistent synchronization between bytes in one piece of data that has a data structure that spans multiple bytes is called microscopic synchronization.
  • FIG. 4 is a flowchart showing a spin lock control method according to a comparative example of the embodiment.
  • FIG. 4 shows the case where the spin lock control method is used to perform inter-CPU exclusive control.
  • the CPU reads a lock variable (S401).
  • S401 lock variable
  • the lock variable is secured on the shared memory in the same manner as the exclusive control shared resource.
  • this lock variable is tested and it is checked whether it is released (whether the value is zero) (S402). If the lock variable is released, the CPU acquires the lock variable and writes a value to the lock variable (S403). If the lock variable is not released, the process returns to S401, the CPU reads the lock variable again, and repeats the test.
  • This operation is called a spin lock because the loop operation reads the variable and continues testing while waiting until the lock variable is released.
  • the series of operations of S401, S402 and S403 are implemented using an atomic instruction B400 such as a test and set instruction.
  • An atomic instruction is an indivisible complex instruction set in which one CPU can not interfere with another CPU while executing an instruction.
  • FIG. 5 is a flowchart showing the relationship between spin lock control and interrupt prohibition according to a comparative example of the embodiment.
  • FIG. 5 shows the nesting relationship between the spin lock control and the interrupt disabled section shown in FIG.
  • the in-processor exclusive control section B500 is provided with interrupt prohibition (S501) and interrupt permission (S505).
  • the section sandwiched by the interrupt prohibition (S501) and the interrupt permission (S505) is an interrupt prohibition section.
  • the interprocessor exclusive control section B510 is provided in this interrupt prohibited section. In the interprocessor exclusive control section B510, when the CPU acquires a lock (S502), the CPU accesses a shared resource (S503), and then the CPU releases the lock (S504).
  • the interprocessor exclusive control B510 is included in the in-processor exclusive control B500, and this nesting relationship is maintained. By maintaining this nesting relationship, the CPU can not perform interrupt control until a certain CPU acquires the lock and then releases the lock. This is because interrupt control is performed at the convenience of the CPU, and therefore should not be included in the quantitative relationship between lock execution time and waiting time between multiple CPUs.
  • the lock waiting time increases as the number of CPUs waiting for the lock increases.
  • This lock latency increases proportionally to the number of CPUs waiting for locks in the best way and exponentially in the worst case.
  • a method for making the increase in lock latency proportional to the number of CPUs is called a scalable method for the number of CPUs. In this approach, CPU requests waiting for locks are stored in a queue, and lock rights are granted in the order of requests.
  • the inter-processor exclusive control B 510 that performs lock waiting is located in the intra-processor exclusive control B 500 that prohibits an interrupt. Therefore, when the lock waiting time (S502 to S504) increases, the interrupt prohibiting time (S501 to S505) also inevitably increases.
  • the interrupt prohibition time also increases as the number of CPUs increases.
  • the increase in interrupt disable time leads to the failure of hard real-time control in automotive applications. If the number of CPUs is limited in order to prevent the failure of hard real-time control, it becomes difficult to increase the processing performance of the ECU 204.
  • FIG. 6 is a block diagram showing an example of the configuration of the data transfer apparatus according to the embodiment.
  • the CPU can be used as a processor.
  • the processor may be a micro processing unit (MPU) or a digital signal processor (DSP).
  • the data transfer apparatus includes five bank memories B [1] to B [5] and a write core 601 and a read core 602 capable of accessing these bank memories B [1] to B [5]. -1, 602-2, 602-3 are provided.
  • the write core 601 can be provided in a CPU used for writing.
  • the read cores 602-1, 602-2 and 602-3 can be provided in a CPU used for reading.
  • the bank memories B [1] to B [5] can be provided in the shared memory 610.
  • the shared memory 610 is accessible from the write core 601 and the read cores 602-1, 602-2, 602-3.
  • the bank memories B [1] to B [5] can be configured to have the same variable contents and the same offset address from the beginning.
  • Bank numbers # 1 to # 5 are added to the bank memories B [1] to B [5] as identification information for specifying the bank memories B [1] to B [5].
  • the scratch pad memory 611 can be configured by putting together the bank memories B [1] to B [5].
  • the scratch pad memory 611 can be used to temporarily transfer data.
  • the scratch pad memory 611 is a name when referring to a bank memory group, that is, bank memories B [1] to B [5] collectively.
  • an access control unit 603 is provided in the data transmission device.
  • the access control unit 603 generates the banks from the write core 601 and the read cores 602-1, 602-2, and 602-3 based on the bank numbers # 1 to # 5 specifying the bank memories B [1] to B [5]. Control access to the memories B [1] to B [5]. At this time, the access control unit 603 can manage using the bank numbers # 1 to # 5 in which the target bank memories B [1] to B [5] are associated.
  • the access control unit 603 allocates only one write core 601 to the bank memories B [1] to B [5] to which writing is performed.
  • One or more read cores 602-1, 602-2 and 602-3 are allocated to the bank memories B [1] to B [5] to be read.
  • the bank memory B [1] is set so that the bank memories B [1] to B [5] being written to are not identical to the bank memories B [1] to B [5] being read.
  • the access to ⁇ B [5] can be controlled exclusively.
  • the access control unit 603 when the CPU provided with the write core 601 or the read cores 602-1, 602-2, 602-3 executes a program related to access control, the software or firmware of each CPU is executed. Can be distributed and realized.
  • an execution code for realizing the read operation and a function including the execution code are held locally. Then, the CPU provided with the read cores 602-1, 602-2, and 602-3 realizes an access control unit 603 by executing an execution code for realizing a read operation and a function including the execution code. it can.
  • a counter array area 612 and registers 613 and 614 are provided in the shared memory 610.
  • the counter array area 612 stores count values UBC [1] to UBC [5] of the current access numbers from the read cores 602-1, 602-2, and 602-3 to the bank memories B [1] to B [5].
  • Bank memories B [1] to B [5] are stored correspondingly.
  • the UBC [1] to UBC [5] in the counter array area 612 are called bank-in-use counters.
  • the register 613 stores bank numbers # 1 to # 5 specifying the bank memories B [1] to B [5] for which writing was last performed by the write core 601.
  • the bank memories B [1] to B [5] indicated by the register 613 are referred to as the latest data banks.
  • the register 614 is any one of the read cores 602-1, 602-2, 602-other than the bank memory B [1] to B [5] (ie, the bank memory indicated by the register 613) to which writing was last performed.
  • Bank numbers # 1 to # 5 specifying bank memories B [1] to B [5] which are not accessed from 3 are stored.
  • Bank memories B [1] to B [5] indicated by the register 614 are referred to as free banks.
  • the write core 601 and the read cores 602-1, 602-2, 602-3 are stored in the count values UBC [1] to UBC [5] stored in the counter array area 612 and the registers 613, 614.
  • Bank numbers # 1 to # 5 can be referenced or changed.
  • the other write cores 601 and read cores 602- Atomic instructions can be used to eliminate interference (contention) from 1, 602-2, 602-3.
  • the access control unit 603 When there is a read request from the read cores 602-1, 602-2 and 602-3, the access control unit 603 refers to the bank numbers # 1 to # 5 stored in the register 613. Then, based on the reference result, the bank memories B [1] to B [5] to which writing was last performed are identified, and the bank numbers # 1 to # 5 are read out, and the cores 602-1 and 602-2 are obtained. Notify 602-3. Furthermore, the access control unit 603 sets the count values UBC [1] to UBC [5] of the bank memories B [1] to B [5] corresponding to the bank numbers # 1 to # 5 stored in the register 613 to one only. Increment.
  • the access control unit 603 recognizes the bank memories B [1] to B.
  • the count values UBC [1] to UBC [5] of [5] are decremented by one.
  • count values UBC [1] to UBC [5] of the bank memories B [1] to B [5] are 0, and the bank numbers # 1 to # 5 are stored in the register 613. If it does not match 5, the bank numbers # 1 to # 5 of the bank memories B [1] to B [5] are registered in the register 614.
  • the access control unit 603 refers to the bank numbers # 1 to # 5 stored in the register 614. Then, based on the reference result, any read core 602-1, 602 other than the bank memory B [1] to B [5] (ie, the bank memory indicated by the register 613) for which writing was last performed. -2, Identify bank memories B [1] to B [5] which are not used also for reading by 602-3. Then, the access control unit 603 notifies the write core 601 of the bank numbers # 1 to # 5 of the identified bank memories B [1] to B [5]. Further, the access control unit 603 deletes the bank numbers # 1 to # 5 notified to the write core 601 from the register 614.
  • the bank memories B [1] to B which hold the latest data. [5] ie, the bank memory indicated by the register 613
  • the write core 601 can rewrite only the difference whose value has changed since the previous write.
  • the bank numbers # 1 to # 5 stored so far in the register 613 write the latest data. It is rewritten to bank numbers # 1 to # 5 of the bank memories B [1] to B [5].
  • the count values UBC [1] to UBC [5] of the bank memories B [1] to B [5] corresponding to the bank numbers # 1 to # 5 stored so far in the register 613 are 0, the bank memory B Bank numbers # 1 to # 5 of [1] to B [5] are registered in the register 614.
  • the operation of the write core 601 and the read cores 602-1, 602-2, 602-3 will be described below in chronological order.
  • the values of the bank memories B [1] to B [5] are updated (written) in the order of the suffixed W numbers described at the lower left of the respective bank memories B [1] to B [5]. I assume. At this time, count values UBC [1] to UBC [5] are set corresponding to the numbers of references from read cores of bank memories B [1] to B [5].
  • the count value UBC [2] of the bank memory B [2] which was written twice by W- 2 is two. At this time, the two read cores 602-1 and 602-2 are accessing the bank memory B [2].
  • the count value UBC [3] of the bank memory B [3] written three times in W- 3 is one. At this time, one read core 602-3 is accessing the bank memory B [3].
  • the count value UBC [4] of the bank memory B [4] previously written as the latest data in W- 1 is 0, and no read cores 602-1 to 602-3 have been read yet.
  • the bank number # 4 of the bank memory B [4] is registered in the register 613.
  • the count value UBC [5] of the unwritten bank memory B [5] is 0 in the time zone focused on at least W- ⁇ , and any read core 602-1 to 602-3 is accessed. Absent. At this time, the bank memory B [5] is a free bank, and the bank number # 5 is registered in the register 614.
  • the read cores 602-1 to 602-3 perform writing by referring to the bank numbers # 1 to # 5 registered in the register 613.
  • the latest data can be read from the bank memories B [1] to B [5] without conflict with the writing by the core 601.
  • the write core 601 accesses the bank memories B [1] to B [5]
  • the write core 601 refers to the bank numbers # 1 to # 5 registered in the register 614 so that the read cores 602-1 to 602-3 can operate.
  • the latest data can be written to the bank memories B [1] to B [5] without conflict with reading.
  • the operation timings of the write core 601 and the read cores 602-1 to 602-3 are asynchronous. If the write cycle is earlier than the read cycle, data can be read appropriately on the read side, and if the read cycle is earlier than the write cycle, the same data can be appropriately read. Therefore, it is not necessary to make the write cycle and the read cycle of the multi-core system coincide with each other, and the flexibility of the data input / output period to each core can be improved.
  • FIG. 7 is a flowchart showing the read procedure of the data transfer apparatus according to the embodiment.
  • the read cores 602-1 to 602-3 call the Get_Bank function f710 and acquire the accessible bank number id from the return value (step S710).
  • the bank number id is set to any one of # 1 to # 5.
  • Step S720 can be repeatedly executed until all desired variable values data are read.
  • the read cores 602-1 to 602-3 call the Release_Bank function f730, and return the bank secured by the Get_Bank function f710 (step S730).
  • the data of the bank memory B [id] secured by the Get_Bank function f710 is captured and is not changed by other factors. For this reason, the simultaneousness of the data set used for arithmetic processing etc. is securable.
  • the series of read procedures S700 have been described on the premise that they are used in one place for each core, but may be used in multiple places of another task that can be preempted in the same core.
  • the number of read cores is increased by the number corresponding to a plurality of read locations, and the number of bank memories can be increased.
  • the Get_Bank function f 710 acquires from the register 613 the bank numbers # 1 to # 5 of the bank memories B [1] to B [5] in which the latest data exists. At this time, assuming that the bank numbers # 1 to # 5 of the bank memories B [1] to B [5] in which the latest data are present are LIBR (Latest Information Bank Register), LIBR is set to a variable x.
  • LIBR Test Information Bank Register
  • step S711 the count value UBC [x] of the bank memory B [1] to B [5] is incremented by 1 (step S711). Since the register 613 and the count values UBC [1] to UBC [5] exist on the shared memory 610, these operations are executed by atomic instructions.
  • step S712 With the variable x specifying the bank numbers # 1 to # 5 of the bank memories B [1] to B [5] where the latest data exists, the process returns to the main routine (step S712).
  • the count value UBC [id] of the bank memory B [id] is decremented by 1 prior to the return of the bank memory B [id] specified by the bank number id (step S731). Since the count value UBC [id] exists on the shared memory 610, this operation is executed by an atomic instruction.
  • the bank number id when the count value UBC [id] becomes 0 and the bank number id does not match the bank numbers # 1 to # 5 registered in the register 613 (ie, not the latest data), it is designated by the bank number id.
  • the bank memory B [id] is regarded as a free bank, and the bank number id is registered in the register 614 (step S732). Since the registers 613 and 614 and the count values UBC [1] to UBC [5] exist on the shared memory 610, these operations are executed by atomic instructions.
  • FIG. 8 is a flow chart showing a write procedure of the data transfer apparatus according to the embodiment.
  • the write core 601 calls the Reserve_Bank function f810, and acquires the accessible bank number id from the return value (step S810).
  • the bank number id is set to any one of # 1 to # 5.
  • Step S820 can be repeatedly executed until all of the requested variable values data are rewritten.
  • the latest data of the previous time is copied in advance by the Reserve_Bank function f810, and no operation is necessary.
  • the Put_Bank function f830 is called, and the bank memory B [id] secured by the Reserve_Bank function f810 is released (step S830).
  • the data of bank memory B [id] secured by Reserve_Bank function f810 is protected from access by read cores 602-1 to 602-3, and other factors It will not be referenced in. For this reason, from the viewpoint of the read cores 602-1 to 602-3, it is possible to ensure the simultaneousness of data sets used for arithmetic processing and the like.
  • the Reserve_Bank function f810 acquires the bank numbers # 1 to # 5 of the free bank from the register 614, and deletes the bank numbers # 1 to # 5 from the register 614 (step S811).
  • the register 614 is represented as FBR (Free Bank Register), one bank number is selected from FBR, and is set as a variable x. The bank number selected and extracted from the FBR is deleted from the FBR itself. Because the registers 614 reside on shared memory 610, these operations are performed on atomic instructions.
  • step S812 data is copied from the bank memory B [LIBR] where the latest data is secured to the bank memory B [x] secured by the Reserve_Bank function f810 (step S812).
  • step S813 With the variable x specifying the bank number # 1 to # 5 of the free bank as a return value, the main routine is returned (step S813).
  • the value of the LIBR up to now is called and temporarily stored in the variable old (step S831).
  • the variable old does not need to use an atomic instruction because it is stored in the local RAM (102, 112) of the write core 601.
  • step S832 the value of LIBR registered in the register 613 is rewritten with the bank number id of the bank memory B [id] to be released this time (step S832).
  • the register 613 is located on the shared memory 610, since only the Put_Bank function f 830 is a function that rewrites a value, it is not necessary to use an atomic instruction. Also, at this point, since the latest data is ready, values can be referenced from any of the read cores 602-1 to 602-3.
  • step S833 the count value UBC [old] of the bank memory B [old] for which the latest data one before is secured is checked.
  • the count value UBC [old] is 0, the bank memory B [old] is not referred to by any of the read cores 602-1 to 602-3, and the data is old. Therefore, the bank memory B [old] is regarded as a free bank, and this variable old is registered in the register 614 (denoted as FBR in FIG. 8). Since the register 614 and the count values UBC [1] to UBC [5] exist on the shared memory 610, these operations are executed by atomic instructions.
  • the fuel injection system of the engine of FIG. 1 is taken as an example.
  • the CPU 100 of FIG. 1 can be provided with the write core 601 of FIG.
  • the CPU 110 of FIG. 1 can be provided with the read core 602-1 of FIG.
  • the shared RAM 120 of FIG. 1 is provided with the bank memories B [1] to B [3] of FIG. 6 (the reason why three bank memories are required is shown in FIG. 12) and the registers 613 and 614. 1] to UBC [3] can be stored.
  • the scratch pad memory 611 can be configured by bundling the bank memories B [1] to B [3].
  • the Reserve_Bank function f810 and the Put_Bank function f830 can be implemented in an execution code storage area in which the execution code 101 is stored.
  • the Get_Bank function f710 and the Release_Bank function f730 can be implemented in an execution code storage area in which the execution code 111 is stored.
  • FIG. 9 is a flowchart showing a data transmission procedure when the data transmission device according to the embodiment is applied to a fuel injection system of an engine.
  • FIG. 9 shows the case where the mass flow system of FIG. 2A is applied to the fuel injection system of the engine of FIG.
  • a real time OS (Operating System) 900 is mounted on the CPU 100.
  • the CPU 100 can periodically execute tasks of 5 ms and 10 ms under the command of the OS 900.
  • the OS 900 can be implemented in the executable code 101 of FIG.
  • the task execution time of 5 ms can be set based on the sampling period of the digital filter used for the calculation 901 of the intake air amount Q.
  • the execution time of the task of 10 ms can be set based on the sampling period of the digital filter used for calculation 902 of the engine rotational speed Ne.
  • the CPU 100 is mainly in charge of input processing from the sensor.
  • calculation 901 of the intake air amount Q is performed.
  • calculation 902 of the engine speed Ne is performed.
  • the instantaneous values of the data set of ⁇ Q, Ne ⁇ are determined.
  • the calculation 901 of the intake air amount Q and the calculation 902 of the engine rotational speed Ne are performed using the memory resources of the local RAM 102 using the execution code 101.
  • the CPU 100 executes the write procedure S800 of FIG. 8 to write the latest ⁇ Q, Ne ⁇ data set in the bank memories B [1] to B [3] provided in the shared RAM 120. Yes (903).
  • the CPU 100 refers to and updates the values of the count values UBC [1] to UBC [3] and the registers 613 and 614 by calling the Reserve_Bank function f810 and the Put_Bank function f830 in the write procedure S800 and writing bank
  • the memories B [1] to B [3] can be secured, and the bank memories B [1] to B [3] can be released.
  • the processing of the Reserve_Bank function f810 and the Put_Bank function f830 uses the execution code 101 to refer to and update the values of the count values UBC [1] to UBC [3] and the registers 613 and 614, and the scratch pad on the shared RAM 120.
  • the operation is performed on the memory 611. Extending the preparation time and transmission time (time taken for the write procedure S800) of the latest ⁇ Q, Ne ⁇ data set does not cause an operation delay of the other read core.
  • a real time OS 910 is implemented in the CPU 110.
  • the CPU 110 can periodically execute a task of 15 ms under the command of the OS 910.
  • the OS 910 can be implemented in the executable code 111 of FIG.
  • the execution time of the task of 15 ms can be set based on the operation time of the output actuator (the required time resolution).
  • the CPU 110 is mainly in charge of calculation and command value calculation of the output actuator. In the task of 15 ms, reading of the scratch pad memory 611 and calculation 912 of the fuel injection amount q are performed. The calculation 912 of the fuel injection amount q is performed using the memory resources of the local RAM 112 using the execution code 111.
  • the CPU 110 executes the read procedure S700 of FIG. 7 to obtain the latest ⁇ Q, Q from the bank memories B [1] to B [3] provided in the shared RAM 120.
  • the data set of Ne ⁇ can be read out (911).
  • the CPU 110 refers to and updates the values of the count values UBC [1] to UBC [3] and the registers 613 and 614 by calling the Get_Bank function f710 and the Release_Bank function f730 in the read procedure S700.
  • the memories B [1] to B [3] can be secured, and the bank memories B [1] to B [3] can be returned.
  • the processing of the Get_Bank function f710 and the Release_Bank function f730 uses the execution code 111 to refer to and update the values of the count values UBC [1] to UBC [3] and the registers 613 and 614, and the scratch pad on the shared RAM 120. The operation is performed on the memory 611.
  • FIG. 10 is a sequence diagram showing a data transmission method in time series when the data transmission device according to the embodiment is applied to a fuel injection system of an engine.
  • the intake air amounts Q 1 to Q 10 are calculated every 5 ms.
  • Ne calculation 902 of the CPU 100 engine rotational speeds Ne 1 to Ne 5 are calculated every 10 ms.
  • the bank output 903 the Reserve_Bank function f 810 and the Put_Bank function f 830 are called every 10 ms, and the data set of ⁇ Q, Ne ⁇ is written to the bank memories B [1] to B [3].
  • the Q calculation 901 is every 5 ms, and the Ne calculation 902 is every 10 ms. For this reason, from the bank output 903, the intake air amounts Q 1 to Q 10 according to the Q calculation 901 appear to be read out once every two times.
  • the output of Q calculation 901 is the output value of the digital filter.
  • the calculation period of Q calculation 901 is determined by the sampling time of the digital filter, and the intake air amounts Q 2 , Q 4 , Q 6 , Q 8 and Q 10 according to Q calculation 901 are not adopted as bank output 903.
  • the Q calculation 901 of the intake air amounts Q 2 , Q 4 , Q 6 , Q 8 , and Q 10 is not wasted.
  • the Get_Bank function f710 and the Release_Bank function f730 are called every 15 ms, and the latest ⁇ Q, Ne ⁇ data set is read out from the bank memories B [1] to B [3].
  • the q calculation 912 of the CPU 110 calculates the fuel injection amount q 1 to q 3 every 15 ms based on the latest ⁇ Q, Ne ⁇ data set.
  • CPU 100 when the CPU 100 is the bank memory B [3] when calculating the intake air quantity Q 1 and the engine speed Ne 1 assumed to be a free bank, CPU 100 may ensure the bank memory B [3] at Reserve_Bank function f810 And write the data set of ⁇ Q 1 , Ne 1 ⁇ to the bank memory B [3]. Then, the bank memory B [3] is released by the Put_Bank function f830. At this time, the bank number # 3 of the bank memory B [3] in which the latest data is registered is indicated by LIBR (register 613).
  • the CPU 110 secures the bank memory B [3] by the Get_Bank function f710, and reads the data set of ⁇ Q 1 , Ne 1 ⁇ from the bank memory B [3]. Then, CPU 110, based on the data set ⁇ Q 1, Ne 1 ⁇ to calculate the fuel injection quantity q 1, to return the bank memory B [3] at Release_Bank function F730.
  • CPU110 is before returning the bank memory B [3]
  • CPU100 calculates the intake air quantity Q 3 and the engine speed Ne 2.
  • the CPU 100 secures the bank memory B [2] with the Reserve_Bank function f810 without waiting for the return of the bank memory B [3], ⁇
  • the data set of Q 3 , Ne 2 ⁇ is written to the bank memory B [2].
  • the bank memory B [2] is released by the Put_Bank function f830.
  • the bank number # 2 of the bank memory B [2] in which the latest data is registered is indicated by LIBR (register 613).
  • the CPU 110 secures the bank memory B [2] with the Get_Bank function f710, and reads the data set of ⁇ Q 3 , Ne 2 ⁇ from the bank memory B [2]. Then, CPU 110, based on the data set ⁇ Q 3, Ne 2 ⁇ to calculate the fuel injection quantity q 2, to return the bank memory B [2] at Release_Bank function F730.
  • CPU110 is before returning the bank memory B [2]
  • CPU100 calculates the intake air quantity Q 5 and the engine rotational speed Ne 3.
  • the CPU 100 secures the bank memory B [1] with the Reserve_Bank function f810 without waiting for the return of the bank memory B [2], ⁇
  • the data set of Q 5 , Ne 3 ⁇ is written to the bank memory B [1].
  • the bank memory B [1] is released by the Put_Bank function f830.
  • the bank number # 1 of the bank memory B [1] in which the latest data is registered is indicated by LIBR (register 613).
  • Ne 2 ⁇ can continue the calculation of the fuel injection quantity q 2 on the basis of the data set.
  • the CPU 100 is the bank memory B [3] when calculating the intake air quantity Q 7 and the engine speed Ne 4 assumed to be a free bank
  • CPU 100 is a bank memory B [3] at Reserve_Bank function f810 Secure and write the data set of ⁇ Q 7 , Ne 4 ⁇ to the bank memory B [3].
  • the bank memory B [3] is released by the Put_Bank function f830.
  • the bank number # 3 of the bank memory B [3] in which the latest data is registered is indicated by LIBR (register 613).
  • the CPU 110 secures the bank memory B [3] by the Get_Bank function f710, and reads the data set of ⁇ Q 7 , Ne 4 ⁇ from the bank memory B [3]. Then, CPU 110 is a fuel injection amount q 3 calculated on the basis of the data set ⁇ Q 7, Ne 4 ⁇ , returns the bank memory B [3] at Release_Bank function F730.
  • the data set of ⁇ Q 5 , Ne 3 ⁇ written to the bank memory B [1] is older than the data set of ⁇ Q 7 , Ne 4 ⁇ written to the bank memory B [3] . Therefore, the CPU 110 reads the data set of ⁇ Q 7 , Ne 4 ⁇ from the bank memory B [3] without reading the data set of ⁇ Q 5 , Ne 3 ⁇ written in the bank memory B [1]. be able to. At this time, it is possible to skip the reading 1001 of the data set of ⁇ Q 5 , Ne 3 ⁇ .
  • the bank output 903 performed by the CPU 100 to the scratch pad memory 611 is executed in a cycle of 10 ms.
  • the bank input 911 from the scratch pad memory 611 to the CPU 110 is executed in a cycle of 15 ms.
  • the reading of the data set to the bank input 911 can be skipped only once every time the bank output 903 is performed only three times.
  • the receiver can always obtain at least the latest data set if required. Also, the sender can concentrate on updating the latest value without considering the convenience of the receiver. Therefore, since the sender and receiver of the data are loosely coupled and the other operation is not dragged at the timing of one operation, robustness can be ensured.
  • FIG. 11A is a diagram showing the occupancy relationship between the write core and the scratch pad memory of the data transmission device according to the embodiment.
  • scratch pad memories P1 to P4 and four cores C1 to C4 capable of accessing these scratch pad memories P1 to P4 are provided.
  • the number of scratch pad memories P1 to P4 and the number of cores C1 to C4 can be equal.
  • Each scratch pad memory P1 to P4 can be provided with five bank memories.
  • the scratch pad memory P1 can be configured similar to the scratch pad memory 611 of FIG.
  • the number of banks of each scratch pad memory P1 to P4 can be set to the total number of cores + 1.
  • the scratch pad memories P1 to P4 can be arranged in the shared memory 610.
  • the cores C1 to C4 can be provided in a CPU used for writing and reading. At this time, each of the cores C1 to C4 can operate as a write core or operate as a read core according to the scratch pad memories P1 to P4 to be accessed.
  • the core C1 can operate as a write core for the scratch pad memory P1 and can operate as a read core for the scratch pad memories P2 to P4.
  • the core C2 can operate as a write core for the scratch pad memory P2 and can operate as a read core for the scratch pad memories P1, P3 and P4.
  • the core C3 can operate as a write core for the scratch pad memory P3 and can operate as a read core for the scratch pad memories P1, P2 and P4.
  • the core C4 can operate as a write core for the scratch pad memory P4 and can operate as a read core for the scratch pad memories P1 to P3.
  • each of the cores C1 to C4 is the write core 601 with respect to the scratch pad memories P1 to P4 of which it is the write owner, and scratch pads memory P1 to P4 of which the other cores C1 to C4 are the write owners. , And a relationship which is one of the read cores 602-1 to 602-3 is established.
  • FIG. 11B is a diagram showing a method of assigning an operation function to the scratch pad memory for each core of the data transmission device according to the embodiment. These operation functions can be stored in the local execution code storage area of each core.
  • the write related functions Reserve_Bank_P () and Put_Bank_P () are implemented for the scratch pad memory of which the user is the write owner, and the read related functions Get_Bank_P () and Release_Bank_P () are implemented for the other scratch pad memories.
  • P is a memory number of the scratch pad memories P1 to P4.
  • the data can be transmitted between the cores C1 to C4 by using the scratch pad memories P1 to P4 so that data transfer between cores is asynchronously performed even in a multi-core.
  • FIG. 12 is a diagram showing the relationship between the number of banks and the number of cores of the scratch pad memory of the data transfer apparatus according to the embodiment.
  • FIG. 12 shows a state where the bank memories B [1] to B [5] are maximally used by the write core 601 and the read cores 602-1, 602-2, and 602-3 of FIG.
  • the bank memories B [1] to B [5] are maximally used by the write core 601 and the read cores 602-1, 602-2, and 602-3 of FIG.
  • the Get_Bank () function is called from the read cores 602-1, 602-2, and 602-3 to the bank memories B [3] to B [5], and the read cores 602-1 and 602-2 are obtained.
  • 602-3 are using separate bank memories B [3] to B [5].
  • (N ⁇ 1) bank memories B [3] to B [5] are occupied at the maximum only by reading.
  • the write core 601 continuously writes twice. That is, while the read cores 602-1, 602-2, and 602-3 use separate bank memories B [3] to B [5], the write to the bank memory B [2] by the write core 601 is completed. It shall be done. At this time, the bank number # 2 of the bank memory B [2] in which the latest data is written is registered in the register 613.
  • the bank memory B [1] can be registered as a free bank.
  • the write core 601 returns the bank memories B [3] to B [5] from the read cores 602-1, 602-2, and 602-3 after the writing to the bank memory B [2] is completed. It is possible to call the Reserve_Bank () function to the bank memory B [1] and write to the bank memory B [1] without waiting.
  • the read cores 602-1, 602-2, 602-3 return one of the bank memories B [3] to B [5] while writing to the bank memory B [1], and make a new read request Can provide the latest data bank B [2].
  • the number of CPU cores is not limited to two and four as described in the embodiment, and may be N (N is an integer of 2 or more) multi-cores.
  • each configuration, function, processing unit, etc. can be realized as hardware by designing all or part of them with, for example, an integrated circuit, or a processor executes a program that realizes each function. It can be implemented as software, or as a device control language or firmware closely associated with the integrated circuit.

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Abstract

マルチコアシステムにおけるコアが非同期に動作する場合おいても、コアによる処理のリアルタイム性を向上させつつ、同時性が確保されたデータセットをコア間で伝達する。バンクメモリＢ［１］～Ｂ［５］と、これらのバンクメモリＢ［１］～Ｂ［５］にアクセス可能な書き込みコア６０１および読み出しコア６０２－１、６０２－２、６０２－３が設けられ、アクセス制御部６０３は、書き込みが行われるバンクメモリＢ［１］～Ｂ［５］には、１個の書き込みコア６０１のみを割り当て、読み出しが行われるバンクメモリＢ［１］～Ｂ［５］には、１以上の読み出しコア６０２－１、６０２－２、６０２－３読を割り当て、書き込みが行われているバンクメモリＢ［１］～Ｂ［５］と読み出しが行われているバンクメモリＢ［１］～Ｂ［５］とが同一にならないようにバンクメモリＢ［１］～Ｂ［５］へのアクセスを排他的に制御する。

Description

車載マルチコア制御用データ伝達装置および電子制御装置
　本発明は、エンジンの燃料制御などに適用可能な車載マルチコア制御用データ伝達装置および電子制御装置に関する。
　高性能化への要求に応えるため、組込みシステムではこれまでＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）のクロック周波数を高めることで処理能力の向上を図ってきた。しかしその結果、ＣＰＵの消費電力、発熱量およびノイズなどの増加を招いていた。これに対して近年注目されているのが、ＣＰＵのコアをチップ内に複数実装し、各コアの負荷を減少させるマルチコアシステムである。
　マルチコアシステムでは、今までシングルコアで実行してきた制御をコアごとに分割・分散し、並列処理を行うことによって処理スループットを向上させる。しかしながら、シングルコアの制御で行われていたＯＳ（Ｏｐｅｒａｔｉｏｎｇ　Ｓｙｓｔｅｍ）によるタスク間排他制御および割込み禁止によるクリティカル区間の割込み禁止制御がマルチコアにおいては成立しない。マルチコアシステムにおいて、同時性を確保しつつデータの組（データセット）を送り手ＣＰＵから受け手ＣＰＵに伝達する場合がある。この時、何らかの保護機構を設定しないと、受け手のＣＰＵがデータセットの一部のデータを読みだしている最中に、送り手のＣＰＵがそのデータセットの他のデータを書き換える現象が起こり得る。これは複数のＣＰＵが各々独自の実行コードを保有し、基本的に非同期で動作を行うためである。
　このような現象を排除する手法として、従来からロック変数によるスピンロック制御が知られている。これはテスト・アンド・セット命令のようなアトミック（不可分）な変数チェック＆書き込み命令を用いて、特定のロック変数に使用中を示す鍵をかけ、鍵をかけ得たＣＰＵのみが特定メモリ領域にアクセスできるプロセッサ間排他制御システムである。
　しかしながら、スピンロック制御でプロセッサ間排他制御を行う資源に関わる実行区間は、マルチコアにとって並列実行区間ではなく、直列実行区間となる。従って、この直列実行時間が長くなればなるほど、アムダールの法則によってマルチコア全体として見た場合の並列実行性能が低下する。なお、アムダールの法則とは、複数のプロセッサを使い、並列計算によってプログラムの高速化を図る場合、そのプログラムの中で逐次的に実行しなければならない部分の時間によって、高速化が制限される現象を記述したものである。
　スピンロックを行うメモリ粒度を大きく取り、複数のＣＰＵが関与すればするほど、ロック待ちに要する時間が増加（スケーラブル性に考慮したスピンロック機構の場合はＣＰＵ数に比例）し、ＣＰＵによる処理のリアルタイム性を損なう。
　一方、メモリ粒度を下げ、ロック変数（および該当排他資源）の個数を増加させると、管理が煩雑になって各ＣＰＵの制御に対する最悪実行時間を見積もること（および仕様変更に対する波及効果を予測すること）が困難になる。
　実際にはメモリ粒度を下げる方法はモチベーションが逆で、システムやマルチコアＯＳの制約上、設定できるロック変数の上限数が決められていることと、同一変数で異なるロック向けに値をコピーする等の管理が煩雑になるため、設計的にロック粒度が大きくなりがちである。極論すれば、細粒度ロックを多用するより、グローバル変数を丸ごとロック単位として扱った方が設計の見通し良くなる。（これをジャイアントロックと称する。）従って、この手法の帰結としてロックを取り合うＣＰＵの個数が増え、ロック待ち時間が見過ごせなくなる傾向にある。
　以上の観点からハードリアルタイム性を重視する車載制御用のマルチコアでは、スピンロック制御を採用しないことが好ましい。特に、マルチコアシステムでは、ＣＰＵ数を増やすと、ロック待ち時間が程度の良い方式（これはスケーラブルな方式と呼ばれる）においても比例的に増加する。
　そのためには、以下の先行技術で示すようなスピンロックを用いないＣＰＵ間データ伝達方式が考案されている。
特開２００９－２１７７２１号公報
　しかしながら、特許文献１に開示された技術は、データの送り手のＣＰＵをサーバ、受け手のＣＰＵをクライアントとみなして、サーバ－クライアント・モデルによるデータの授受を図るものである。
　受け手のＣＰＵは通知領域（共有メモリ）にデータ要求の指令を書き、送り手のＣＰＵは、その指令を解釈して受け手の割り当て領域（共有メモリ）に要求されたデータを書込み、その指令を完了済みの値に書き換える。
　すなわち、完全なハンドシェーク動作であって、受け手のＣＰＵの要求頻度と送り手のＣＰＵのデータ生成頻度が完全に同期しないと、方式が破綻する。受け手の要求頻度が大きい時に適度に同一データを重ね読みしたり、送り手のデータ生成頻度が大きい時に受け手は適度にデータを読み飛ばしたりすることができない。これは、非同期のＣＰＵ間データ授受システムおいて負担になる。（データの授受が疎結合でない。）
　また、サーバ－クライアント・モデルは、操作対象のオブジェクトが所属するＣＰＵ（送り手のＣＰＵ）に対する遠隔呼び出し法である。このため、データを生成するＣＰＵ（送り手のＣＰＵ）の動作を阻害し、操作を依頼したＣＰＵ（受け手のＣＰＵ）も操作完了通知を待つ必要があるため、送り手のＣＰＵも受け手のＣＰＵもリアルタイム性が悪くなる。
　本発明は、上記事情に鑑みなされたものであり、その目的は、マルチコアシステムにおけるコアが非同期に動作する場合おいても、コアによる処理のリアルタイム性を向上させつつ、同時性が確保されたデータセットをコア間で伝達することが可能な車載マルチコア制御用データ伝達装置および電子制御装置を提供することにある。
　上記目的を達成するため、第１の観点に係る車載マルチコア制御用データ伝達装置は、Ｍ（Ｍは２以上の整数）個のバンクメモリと、前記バンクメモリにアクセス可能なＮ（Ｎは２以上の整数）個のプロセッサとが設けられた車載マルチコア制御用データ伝達装置であって、前記Ｍ個のバンクメモリが配置され、前記Ｎ個のプロセッサからアクセス可能な共有メモリと、前記バンクメモリを特定する識別情報に基づいて、前記プロセッサから前記バンクメモリへのアクセスを制御するアクセス制御部とを備える。
　本発明によれば、マルチコアシステムにおけるコアが非同期に動作する場合おいても、コアによる処理のリアルタイム性を向上させつつ、同時性が確保されたデータセットをコア間で伝達することができる。
図１は、実施形態に係るマルチコア制御装置のハードウェア構成を示すブロック図である。 図２は、実施形態に係る電子制御装置が適用されるエンジンの燃料噴射系の構成例を示すブロック図である。 図３の（ａ）は、実施形態に係るデータ伝達装置に適用可能な単精度浮動小数点数のデータ構造を示す図、図３の（ｂ）は、実施形態に係るデータ伝達装置に適用可能な倍精度浮動小数点数のデータ構造を示す図、図３の（ｃ）は、図３の（ａ）および図３の（ｂ）のデータ構造のビットの割り当て方法を示す図である。 図４は、実施形態の比較例に係るスピンロック制御方法を示すフローチャートである。 図５は、実施形態の比較例に係るスピンロック制御と割込み禁止の関係を示すフローチャートである。 図６は、実施形態に係るデータ伝達装置の構成例を示すブロック図である。 図７は、実施形態に係るデータ伝達装置の読み出し手続きを示すフローチャートである。 図８は、実施形態に係るデータ伝達装置の書き込み手続きを示すフローチャートである。 図９は、実施形態に係るデータ伝達装置がエンジンの燃料噴射系に適用された時のデータ伝達手順を示すフローチャートである。 図１０は、実施形態に係るデータ伝達装置がエンジンの燃料噴射系に適用された時のデータ伝達方法を時系列的に示すシーケンス図である。 図１１（ａ）は、実施形態に係るデータ伝達装置の書き込みコアとスクラッチパッド・メモリとの占有関係を示す図、図１１（ｂ）は、実施形態に係るデータ伝達装置のスクラッチパッド・メモリごとのコアへの関数の割り当て方法を示す図である。 図１２は、実施形態に係るデータ伝達装置のスクラッチパッド・メモリのバンク数とコア数との関係を示す図である。
　実施形態について、図面を参照して説明する。なお、以下に説明する実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている諸要素及びその組み合わせの全てが発明の解決手段に必須であるとは限らない。また、実施例開示分野の一例としてエンジン制御を挙げているが、エンジン制御に限らず変速機制御などのドライブトレイン制御、防振やダンパーに関連するシャーシ制御、アンチロックブレーキシステムや衝突安全などのアクティブセーフティ、トラクションコントロールシステムなどの駆動力制御、および自動走行制御など車載用リアルタイム制御が要求される各分野に適用可能であることは言うまでもない。
　図１は、実施形態に係るマルチコア制御装置のハードウェア構成を示すブロック図である。なお、図1では、エンジンの燃料制御装置を２コアにて実現した構成を例にとった。
　図１において、この燃料制御装置には、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１００、１１０、実行コード１０１、１１１が格納された実行コード格納領域、ローカルＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）１０２、１１２および共有ＲＡＭ１２０が設けられている。
　ＣＰＵ１００にはセンサ入力として、エアフローメータ１０３、圧力センサ１０４、スロットルセンサ１０５、回転数センサ１０６が接続されている。エアフローメータ１０３は、空気吸入量Ｑを計算するためのセンサ値を出力する。圧力センサ１０４は、吸気管圧力Ｐを計算するためのセンサ値を出力する。スロットルセンサ１０５は、スロットル開度αを計算するためのセンサ値を出力する。回転数センサ１０６は、エンジン回転数Ｎｅを計算するためのセンサ値を出力する。
　ＣＰＵ１１０にはアクチュエータ出力として、燃料噴射量指示装置１１３が接続されている。燃料噴射量指示装置１１３は、エンジンの燃料噴射量ｑを出力する。
　ＣＰＵ１００は主にセンサ入力の処理を担当し、実行コード１０１およびローカルＲＡＭ１０２を用いて処理を実行する。ローカルＲＡＭ１０２は、ＣＰＵ１００のみからアクセスできるメモリ資源である。
　ＣＰＵ１１０は主に数値演算と出力アクチュエータ操作を担当し、実行コード１１１およびローカルＲＡＭ１１２を用いて処理を実行する。ローカルＲＡＭ１１２は、ＣＰＵ１１０のみからアクセスできるメモリ資源である。
　ＣＰＵ１００、１１０には、共通してアクセス可能な資源として共有ＲＡＭ１２０がバス１０７を介して接続されている。共有ＲＡＭ１２０上には、全体としての制御を成立させる上で一方のＣＰＵ１００、１１０から他方のＣＰＵ１１０、１００に開示することが必要なデータの格納領域が設けられている。この格納領域には、ＣＰＵ開示データ１２１、１２２が格納される。ＣＰＵ開示データ１２１には、空気吸入量Ｑ、吸気管圧力Ｐ、スロットル開度αおよびエンジン回転数Ｎｅを設定することができる。ＣＰＵ開示データ１２２には、燃料噴射量ｑを設定することができる。
　図２は、実施形態に係る電子制御装置が適用されるエンジンの燃料噴射系の構成例を示すブロック図である。図２では、燃料噴射系で主に用いられている３方式を示した。図２の（ａ）ではマスフロー方式、図２の（ｂ）ではスピードデンシティ方式、図２の（ｃ）ではα－Ｎ方式を示した。
　図２の（ａ）～（ｃ）において、エンジン２０３には吸気管２０２が接続され、吸気管２０２には燃料噴射装置２０５が接続されている。吸気管２０２の上流には、スロットルチャンバ２０１が設けられている。エンジン２０３には回転数センサ１０６が設けられている。さらに、燃料噴射系には、燃料制御を行うＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）２０４が設けられている。ＥＣＵ２０４は、図１のＣＰＵ１００、１１０、実行コード１０１、１１１が格納された実行コード格納領域、ローカルＲＡＭ１０２、１１２および共有ＲＡＭ１２０を備えることができる。
　また、図２の（ａ）に示すように、マスフロー方式では、エアフローメータ１０３がスロットルチャンバ２０１の上流に設けられる。
　そして、ＥＣＵ２０４のＣＰＵ１００には、吸入空気量Ｑを計算するためのセンサ値がエアフローメータ１０３から入力されるとともに、エンジン回転数Ｎｅを計算するためのセンサ値が回転数センサ１０６から入力される。そして、ＣＰＵ１００において、これらのセンサ値から吸入空気量Ｑおよびエンジン回転数Ｎｅが計算され、共有ＲＡＭ１２０に格納される。
　次に、ＣＰＵ１１０において、吸入空気量Ｑおよびエンジン回転数Ｎｅが共有ＲＡＭ１２０から読み出される。そして、燃料噴射量ｑがｑ∝Ｑ／Ｎｅとして計算される。
　一方、図２の（ｂ）に示すように、スピードデンシティ方式では、圧力センサ１０４が吸気管２０２に設けられる。
　そして、ＥＣＵ２０４のＣＰＵ１００には、吸気管圧力Ｐを計算するためのセンサ値が圧力センサ１０４から入力されるとともに、エンジン回転数Ｎｅを計算するためのセンサ値が回転数センサ１０６から入力される。そして、ＣＰＵ１００において、これらのセンサ値から吸気管圧力Ｐおよびエンジン回転数Ｎｅが計算され、共有ＲＡＭ１２０に格納される。
　次に、ＣＰＵ１１０において、吸気管圧力Ｐおよびエンジン回転数Ｎｅが共有ＲＡＭ１２０から読み出される。そして、燃料噴射量ｑがｑ∝ｆ１（Ｐ，Ｎｅ）として計算される。なお、ｆ１（）はエンジン特性より決定される関数である。
　一方、図２の（ｃ）に示すように、α－Ｎ方式では、スロットルセンサ１０５がスロットルチャンバ２０１に設けられる。
　そして、ＥＣＵ２０４のＣＰＵ１００には、スロットル開度αを計算するためのセンサ値がスロットルセンサ１０５から入力されるとともに、エンジン回転数Ｎｅを計算するためのセンサ値が回転数センサ１０６から入力される。そして、ＣＰＵ１００において、これらのセンサ値からスロットル開度αおよびエンジン回転数Ｎｅが計算され、共有ＲＡＭ１２０に格納される。
　次に、ＣＰＵ１１０において、スロットル開度αおよびエンジン回転数Ｎｅが共有ＲＡＭ１２０から読み出される。そして、燃料噴射量ｑがｑ∝ｆ２（α，Ｎｅ）として計算される。なお、ｆ２（）はエンジン特性より決定される関数である。
　ここで、センサ入力処理を行うＣＰＵ１００で計算されたデータセット｛Ｑ，Ｐ，α，Ｎｅ｝が、燃料噴射量ｑを計算するＣＰＵ２で使われる場合、データセット｛Ｑ，Ｐ，α，Ｎｅ｝の各値が、ほとんど同時刻に計測されたセンサ値から得られたデータであることが重要である。この関係をデータセットの同時性と言う。このデータセット内のデータ間の同時性を巨視的な同時性と言う。このデータセットの同時性が崩れると、データセット｛Ｑ，Ｐ，α，Ｎｅ｝に応じた燃料噴射量ｑの算出精度が低下する。
　例えば、図２の（ａ）のマスフロー方式において、ＣＰＵ１１０がＣＰＵ開示データ１２１の吸入空気量Ｑを読み出している間に、ＣＰＵ１００がＣＰＵ開示データ１２１のエンジン回転数Ｎｅを別時刻の値に勝手に書き換えると、ＣＰＵ１１０にとって吸入空気量Ｑとエンジン回転数Ｎｅの同時性が崩れる。この時、ｑ∝Ｑ／Ｎｅとして計算された燃料噴射量ｑは間違った制御データとなる。このため、マルチコアシステムでは、データセットの同時性を確保し、データセットの同時性が崩れないように注意する必要がある。
　図３の（ａ）は、実施形態に係るデータ伝達装置に適用可能な単精度浮動小数点数のデータ構造を示す図、図３の（ｂ）は、実施形態に係るデータ伝達装置に適用可能な倍精度浮動小数点数のデータ構造を示す図、図３の（ｃ）は、図３の（ａ）および図３の（ｂ）のデータ構造のビットの割り当て方法を示す図である。なお、図３の（ａ）および図３の（ｂ）では、アドレス昇順を縦軸にとった。
　図３の（ａ）および図３の（ｂ）の例では、ビッグエンディアン形式のデータ格納順とし、ＩＥＥＥ７５４規格（ＩＥＥＥ　Ｓｔａｎｄａｒｄ　ｆｏｒ　Ｆｌｏａｔｉｎｇ－Ｐｏｉｎｔ　Ａｒｉｔｈｍｅｔｉｃ　（ＡＮＳＩ／ＩＥＥＥ　Ｓｔｄ　７５４－２００８））に準拠した。
　図３の（ａ）には、４バイトの単精度データ３０１を示した。図３の（ｂ）には、８バイトの倍精度データ３０２を示した。単精度データ３０１および倍精度データ３０２において、ｓは符号ビットを、ｅは指数部のビットを、ｆは仮数部のビットを示す。
　図３の（ｃ）に示すように、単精度データ３０１では、符号ビットに１ビット、指数部に８ビット、仮数部に２３ビットが割り当てられる。倍精度データ３０２では、符号ビットに１ビット、指数部に１１ビット、仮数部に５２ビットが割り当てられる。
　単精度データ３０１（または倍精度データ３０２）が１つの数値であるといっても、その数値の書き換えはアドレスにマッピングされたバイトごとに行われる。このため、単精度データ３０１（または倍精度データ３０２）の一部が部分的に書き換わっている最中に、その単精度データ３０１（または倍精度データ３０２）にアクセスすると、データとして意味をなさない数値が取り込まれる。
　複数バイトにまたがるデータ構造のデータは、すべてのバイトのデータの書き換えが終わってから取り込まなければならない。また、読み手がデータを読んでいる最中に、そのデータの一部のバイトを書き換えてはならない。複数バイトにまたがるデータ構造を持つ１つのデータの中のバイト間の一貫した同時性を微視的な同時性と言う。
　マルチコアシステムにおいて取り込まれるデータが意味を持つためには、巨視的な同時性だけでなく、微視的な同時性も確保する必要がある。
　以上述べたようなデータの同時性の破壊は、複数のＣＰＵによる同一メモリ領域への読み書きの競合に起因する。このような競合を回避するために、複数のＣＰＵが同一メモリ領域に同時にアクセスできないＣＰＵ間排他制御を行うことがある。
　図４は、実施形態の比較例に係るスピンロック制御方法を示すフローチャートである。
　図４では、ＣＰＵ間排他制御を行うために、スピンロック制御方法を用いる場合を示した。図４において、ＣＰＵはロック変数を読み込む（Ｓ４０１）。ロック変数は、排他制御される共有資源と同様に共有メモリ上に確保される。
　次に、このロック変数がテストされ、解放されているか（値がゼロか）がチェックされる（Ｓ４０２）。ロック変数が解放されていれば、ＣＰＵはロック変数を取得し、ロック変数へ値を書き込む（Ｓ４０３）。ロック変数が解放されていなければ、Ｓ４０１へ戻り、ＣＰＵはロック変数を再び読み込み、テストを繰り返す。
　次に、ＣＰＵはロック変数を取得すると、共有資源にアクセスする（Ｓ４０４）。その後、ＣＰＵはロック変数を解放する（Ｓ４０５）。
　この動作は、ロック変数が解放されるまで、ループ操作によって変数を読み込み、テストを続行しつつ待ちを続けるのでスピンロックと呼ばれる。
　Ｓ４０１、Ｓ４０２およびＳ４０３の一連の動作はテスト・アンド・セット命令のようなアトミック命令Ｂ４００を用いて実装される。アトミック命令とは、あるＣＰＵが命令実行中に他のＣＰＵが干渉できない不可分な複合命令セットのことである。
　図５は、実施形態の比較例に係るスピンロック制御と割込み禁止の関係を示すフローチャートである。図５では、図４で示したスピンロック制御と割込み禁止区間とのネスト関係を示した。
　図５において、プロセッサ内排他制御区間Ｂ５００には、割込み禁止（Ｓ５０１）と割込み許可（Ｓ５０５）とが設けられている。割込み禁止（Ｓ５０１）と割込み許可（Ｓ５０５）とで挟まれた区間は、割込み禁止区間である。プロセッサ間排他制御区間Ｂ５１０は、この割込み禁止区間に設けられている。プロセッサ間排他制御区間Ｂ５１０では、ＣＰＵがロックを取得すると（Ｓ５０２）、そのＣＰＵが共有資源へアクセスし（Ｓ５０３）、その後、ＣＰＵはロックを開放（Ｓ５０４）する。
　この時、あるＣＰＵが共有資源へアクセスしている間は、他のＣＰＵから共有資源へのアクセスが禁止される。また、プロセッサ内排他制御Ｂ５００の中にプロセッサ間排他制御Ｂ５１０が入り、このネスト関係が維持される。
　このネスト関係を維持することにより、あるＣＰＵがロックを取得してからロックを開放するまでは、そのＣＰＵは割込み制御ができなくなる。割込み制御は、そのＣＰＵ独自の都合で行われるので、複数ＣＰＵ間のロック実行時間・待ち時間の量的関係に含ませるべきではないからである。
　したがって、あるＣＰＵのロック取得中の割込み制御を禁止することにより、その割込み制御によって、そのＣＰＵからロックが解放されるまでの時間が延びるのを防止することができる。このため、他のＣＰＵのロック待ち時間の増加を抑制することができ、リアルタイム制御の実効性を確保することができる。また、ロック待ちのＣＰＵは、ロック待ち時間の最悪値を正しく見積もることができる。逆に、ＣＰＵのロック取得中の割込み制御を許すと、ロック待ち時間を管理することが困難になってしまう。
　図５のネスト関係を維持したまスピンロックを行う方法は、ロック待ちをするＣＰＵが増加すると、ロック待ち時間が増加する。このロック待ち時間は、最善手法でロック待ちをするＣＰＵ数に対して比例的に増加し、最悪手法で指数関数的に増加する。ロック待ち時間の増加をＣＰＵ数に比例的にする手法は、ＣＰＵ数に対してスケーラブルな手法と呼ばれる。この手法では、ロック待ちをするＣＰＵの要求が待ち行列で記憶され、要求順にロック権利が与えられる。
　ここで、図５に示すように、ロック待ちを行うプロセッサ間排他制御Ｂ５１０は、割込みを禁止するプロセッサ内排他制御Ｂ５００の中に位置している。このため、ロック待ち時間（Ｓ５０２～Ｓ５０４）が増加すると、割込み禁止時間（Ｓ５０１～Ｓ５０５）も必然的に増加する。
　すなわち、ＥＣＵ２０４の処理性能を上げるために、マルチコア化されたＣＰＵ１００、１１０を用いると、スピンロック制御では、ＣＰＵ数の増加に従って割込み禁止時間も増加する。割込み禁止時間の増加は、車載用途におけるハードリアルタイム制御の破綻を招く。ハードリアルタイム制御の破綻を防止するため、ＣＰＵ数を制限すると、ＥＣＵ２０４の処理性能を上げるのが困難となる。
　ＣＰＵ数を制限することなく、ハードリアルタイム制御の破綻を防止するため、ロック変数を用いた待ち合わせが生じないロックレス方式が望ましい。
　図６は、実施形態に係るデータ伝達装置の構成例を示すブロック図である。なお、以下の説明では、５個のバンクメモリと、これらのバンクメモリにアクセス可能な４個のＣＰＵとが設けられた構成を例にとる。ＣＰＵは、プロセッサとして用いることができる。プロセッサは、ＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）またはＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などであってもよい。
　図６において、データ伝達装置には、５個のバンクメモリＢ［１］～Ｂ［５］と、これらのバンクメモリＢ［１］～Ｂ［５］にアクセス可能な書き込みコア６０１および読み出しコア６０２－１、６０２－２、６０２－３が設けられている。書き込みコア６０１は、書き込みに使われるＣＰＵに設けることができる。読み出しコア６０２－１、６０２－２、６０２－３は、読み出しに使われるＣＰＵに設けることができる。
　バンクメモリＢ［１］～Ｂ［５］は共有メモリ６１０に設けることができる。共有メモリ６１０は、書き込みコア６０１および読み出しコア６０２－１、６０２－２、６０２－３からアクセス可能である。バンクメモリＢ［１］～Ｂ［５］は、同一の変数内容および先頭から同一オフセットアドレスを持つように構成することができる。バンクメモリＢ［１］～Ｂ［５］には、バンクメモリＢ［１］～Ｂ［５］を特定する識別情報としてバンク番号＃１～＃５がそれぞれ付加されている。
　バンクメモリＢ［１］～Ｂ［５］をまとめることでスクラッチパッド・メモリ６１１を構成することができる。スクラッチパッド・メモリ６１１は、データの一時的な受け渡しに使うことができる。スクラッチパッド・メモリ６１１は、バンクメモリ群すなわちバンクメモリＢ［１］～Ｂ［５］をまとめて指し示す時の呼称である。
　さらに、データ伝達装置には、アクセス制御部６０３が設けられている。アクセス制御部６０３は、バンクメモリＢ［１］～Ｂ［５］を特定するバンク番号＃１～＃５に基づいて、書き込みコア６０１および読み出しコア６０２－１、６０２－２、６０２－３からバンクメモリＢ［１］～Ｂ［５］へのアクセスを制御する。この時、アクセス制御部６０３は、対象のバンクメモリＢ［１］～Ｂ［５］を対応付けたバンク番号＃１～＃５を用いて管理することができる。
　具体的には、アクセス制御部６０３は、書き込みが行われるバンクメモリＢ［１］～Ｂ［５］には、１個の書き込みコア６０１のみを割り当てる。読み出しが行われるバンクメモリＢ［１］～Ｂ［５］には、１以上の読み出しコア６０２－１、６０２－２、６０２－３を割り当てる。そして、書き込みが行われているバンクメモリＢ［１］～Ｂ［５］と読み出しが行われているバンクメモリＢ［１］～Ｂ［５］とが同一にならないようにバンクメモリＢ［１］～Ｂ［５］へのアクセスを排他的に制御することができる。
　なお、アクセス制御部６０３は、書き込みコア６０１または読み出しコア６０２－１、６０２－２、６０２－３が設けられたＣＰＵがアクセス制御に関するプログラムを実行することにより、各々のＣＰＵのソフトウェア上またはファームウェア上で分散して実現することができる。
　この時、書き込みコア６０１が設けられたＣＰＵに対し、書き込み操作を実現する実行コードおよびこの実行コードを含む関数がローカルに保持される。そして、書き込みコア６０１が設けられたＣＰＵが、書き込み操作を実現する実行コードおよびこの実行コードを含む関数を実行することでアクセス制御部６０３を実現することができる。
　また、読み出しコア６０２－１、６０２－２、６０２－３が設けられたＣＰＵに対し、読み出し操作を実現する実行コードおよびこの実行コードを含む関数がローカルに保持される。そして、読み出しコア６０２－１、６０２－２、６０２－３が設けられたＣＰＵが、読み出し操作を実現する実行コードおよびこの実行コードを含む関数を実行することでアクセス制御部６０３を実現することができる。
　さらに、共有メモリ６１０には、カウンタ配列領域６１２およびレジスタ６１３、６１４が設けられている。カウンタ配列領域６１２は、読み出しコア６０２－１、６０２－２、６０２－３からバンクメモリＢ［１］～Ｂ［５］への現在のアクセス数のカウント値ＵＢＣ［１］～ＵＢＣ［５］をバンクメモリＢ［１］～Ｂ［５］ごとに対応して記憶する。カウンタ配列領域６１２のＵＢＣ［１］～ＵＢＣ［５］をバンク使用中カウンタと呼ぶ。
　レジスタ６１３は、書き込みコア６０１によって最後に書き込みが行われたバンクメモリＢ［１］～Ｂ［５］を特定するバンク番号＃１～＃５を記憶する。レジスタ６１３で示されるバンクメモリＢ［１］～Ｂ［５］を最新データバンクと言う。レジスタ６１４は、最後に書き込みが行われたバンクメモリＢ［１］～Ｂ［５］（すなわちレジスタ６１３で示されるバンクメモリ）以外で、かついずれの読み出しコア６０２－１、６０２－２、６０２－３からもアクセスされていないバンクメモリＢ［１］～Ｂ［５］を特定するバンク番号＃１～＃５を記憶する。レジスタ６１４で示されるバンクメモリＢ［１］～Ｂ［５］をフリーバンクと言う。
　この時、書き込みコア６０１および読み出しコア６０２－１、６０２－２、６０２－３は、カウンタ配列領域６１２に記憶されたカウント値ＵＢＣ［１］～ＵＢＣ［５］およびレジスタ６１３、６１４に記憶されたバンク番号＃１～＃５を参照したり、変更したりすることができる。
　カウンタ配列領域６１２に記憶されたカウント値ＵＢＣ［１］～ＵＢＣ［５］およびレジスタ６１３、６１４に記憶されたバンク番号＃１～＃５を変更する場合、他の書き込みコア６０１および読み出しコア６０２－１、６０２－２、６０２－３からの干渉（競合）を排除できるようにアトミック命令を使用することができる。
　読み出しコア６０２－１、６０２－２、６０２－３からの読み出し要求があると、アクセス制御部６０３は、レジスタ６１３に記憶されたバンク番号＃１～＃５を参照する。そして、その参照結果に基づいて、最後に書き込みが行われたバンクメモリＢ［１］～Ｂ［５］を特定し、そのバンク番号＃１～＃５を読み出しコア６０２－１、６０２－２、６０２－３に通知する。さらに、アクセス制御部６０３は、レジスタ６１３に記憶されたバンク番号＃１～＃５に対応するバンクメモリＢ［１］～Ｂ［５］のカウント値ＵＢＣ［１］～ＵＢＣ［５］を１だけインクリメントする。
　次に、読み出しコア６０２－１、６０２－２、６０２－３からバンクメモリＢ［１］～Ｂ［５］の返却要求があると、アクセス制御部６０３は、そのバンクメモリＢ［１］～Ｂ［５］のカウント値ＵＢＣ［１］～ＵＢＣ［５］を１だけデクリメントする。そして、そのバンクメモリＢ［１］～Ｂ［５］のカウント値ＵＢＣ［１］～ＵＢＣ［５］が０、かつバンク番号＃１～＃５がレジスタ６１３に記憶されたバンク番号＃１～＃５と不一致の場合、そのバンクメモリＢ［１］～Ｂ［５］のバンク番号＃１～＃５をレジスタ６１４に登録する。
　一方、書き込みコア６０１からの書き込み要求があると、アクセス制御部６０３は、レジスタ６１４に記憶されたバンク番号＃１～＃５を参照する。そして、その参照結果に基づいて、最後に書き込みが行われたバンクメモリＢ［１］～Ｂ［５］（すなわちレジスタ６１３で示されるバンクメモリ）以外で、かついずれの読み出しコア６０２－１、６０２－２、６０２－３による読み出しにも使用されていないバンクメモリＢ［１］～Ｂ［５］を特定する。そして、アクセス制御部６０３は、その特定されたバンクメモリＢ［１］～Ｂ［５］のバンク番号＃１～＃５を書き込みコア６０１に通知する。さらに、アクセス制御部６０３は、書き込みコア６０１に通知したバンク番号＃１～＃５をレジスタ６１４から削除する。
　書き込みが行われるバンクメモリＢ［１］～Ｂ［５］のバンク番号＃１～＃５が書き込みコア６０１に通知される前に、最新のデータを保持しているバンクメモリＢ［１］～Ｂ［５］（すなわちレジスタ６１３で示されるバンクメモリ）のデータが、書き込みコア６０１に通知されるバンク番号＃１～＃５に対応したバンクメモリＢ［１］～Ｂ［５］にコピーされる。この時、書き込みコア６０１は、前回の書き込み時から値が変化した差分のみを書き換えることができる。
　書き込みコア６０１が最新のデータを書いたバンクメモリＢ［１］～Ｂ［５］を公開する場合、レジスタ６１３に今まで記憶されたバンク番号＃１～＃５が、最新のデータが書かれたバンクメモリＢ［１］～Ｂ［５］のバンク番号＃１～＃５に書き換えられる。レジスタ６１３に今まで記憶されたバンク番号＃１～＃５に対応するバンクメモリＢ［１］～Ｂ［５］のカウント値ＵＢＣ［１］～ＵＢＣ［５］が０の場合、そのバンクメモリＢ［１］～Ｂ［５］のバンク番号＃１～＃５がレジスタ６１４に登録される。
　以下、書き込みコア６０１および読み出しコア６０２－１、６０２－２、６０２－３の動作について時系列順に説明する。各バンクメモリＢ［１］～Ｂ［５］の左下に表記した添え字付きのＷの数字の順番でバンクメモリＢ［１］～Ｂ［５］の値が更新された（書き込まれた）ものとする。この時、バンクメモリＢ［１］～Ｂ［５］の読み出しコアからの被参照数に対応してカウント値ＵＢＣ［１］～ＵＢＣ［５］が設定される。
　Ｗ－２で２回前に書き込まれたバンクメモリＢ［２］のカウント値ＵＢＣ［２］は２である。この時、２個の読み出しコア６０２－１、６０２－２がバンクメモリＢ［２］にアクセス中である。Ｗ－３で３回前に書き込まれたバンクメモリＢ［３］のカウント値ＵＢＣ［３］は１である。この時、１個の読み出しコア６０２－３がバンクメモリＢ［３］にアクセス中である。
　Ｗ－１で前回に最新のデータとして書き込まれたバンクメモリＢ［４］のカウント値ＵＢＣ［４］は０であり、まだどの読み出しコア６０２－１～６０２－３も読み出していない。この時、バンクメモリＢ［４］のバンク番号＃４はレジスタ６１３に登録される。
　Ｗ－∞で少なくとも注目している時間帯では、書き込まれていないバンクメモリＢ［５］のカウント値ＵＢＣ［５］は０であり、どの読み出しコア６０２－１～６０２－３からもアクセスされていない。この時、バンクメモリＢ［５］はフリーバンクとなり、そのバンク番号＃５はレジスタ６１４に登録される。
　ここで、書き込みコア６０１からの書き込み要求があると、それまでレジスタ６１４に登録されていたバンク番号＃１のバンクメモリＢ［１］が書き込み用に予約バンクとして確保され、書き込みコア６０１に提供される。この時、バンクメモリＢ［１］のカウント値ＵＢＣ［１］は０である。バンクメモリＢ［１］が書き込みコア６０１に提供する前に、それまでの最新のデータが記憶されていたバンクメモリＢ［４］（すなわちレジスタ６１３で示されるバンクメモリ）のデータがバンクメモリＢ［１］にコピーされる（６１５）。
　書き込みコア６０１からバンクメモリＢ［１］への書き込みが終わり、そのバンクメモリＢ［１］が読み出しコア６０２－１～６０２－３に公開されると、レジスタ６１３にそれまで登録されていたバンク番号＃４がバンク番号＃１に書き換えられる。前回までの（一段古い）最新のデータが格納されていたバンクメモリＢ［４］のカウント値ＵＢＣ［４］は０であり、どの読み出しコア６０２－１～６０２－３からも読み出し中ではない。このため、バンクメモリＢ［４］はフリーバンクとなり、バンクメモリＢ［４］のバンク番号＃４がレジスタ６１４に登録される。すなわち、レジスタ６１４に登録されたバンク番号は｛＃１，＃５｝から｛＃４，＃５｝に変化する。
　ここで、読み出しコア６０２－１～６０２－３は、バンクメモリＢ［１］～Ｂ［５］にアクセスする時に、レジスタ６１３に登録されたバンク番号＃１～＃５を参照することにより、書き込みコア６０１による書き込みと競合することなく、バンクメモリＢ［１］～Ｂ［５］から最新のデータを読み出すことができる。書き込みコア６０１は、バンクメモリＢ［１］～Ｂ［５］にアクセスする時に、レジスタ６１４に登録されたバンク番号＃１～＃５を参照することにより、読み出しコア６０２－１～６０２－３による読み出しと競合することなく、バンクメモリＢ［１］～Ｂ［５］に最新のデータを書き込むことができる。
　この時、バンクメモリＢ［１］～Ｂ［５］に書き込める書き込みコア６０１を１個のみに制限することにより、バンクメモリＢ［１］～Ｂ［５］に書きこまれたデータセットの同時性を確保しつつ、最新のデータが書き込まれたバンクメモリＢ［１］～Ｂ［５］を正確に指定することが可能となる。
　これにより、ロックレスで書き込みコア６０１と読み出しコア６０２－１～６０２－３との間でのデータ伝達の最新性および同時性を保証することができる。すなわち、マルチコアシステムによる処理のリアルタイム性を向上させつつ、同時性が確保された最新データセットをコア間で伝達することが可能となる。読み出しコアの個数が増加しても、スクラッチパッド・メモリ６１１内のメモリバンクの個数を増加させることで対処できる。したがって、スピンロックによる待ち時間を必要としない１対ｎの同報データ伝達装置を実現することができる。
　書き込みコア６０１と読み出しコア６０２－１～６０２－３の動作タイミングは非同期である。読み出し周期より書き込み周期の方が早ければ、読み出し側で適宜データを読み飛ばすことができ、書き込み周期より読み出し周期の方が早ければ、同一データを適宜重ね読みすることができる。このため、マルチコアシステムの書き込み周期と読み出し周期とを一致させる必要がなくなり、各コアに対するデータ入出力期間の柔軟性を向上させることができる。
　図７は、実施形態に係るデータ伝達装置の読み出し手続きを示すフローチャートである。
　図７において、読み出し手続きＳ７００が開始されると、読み出しコア６０２－１～６０２－３は、Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０を呼び、戻り値よりアクセス可能なバンク番号ｉｄを取得する（ステップＳ７１０）。なお、図６の例では、バンク番号ｉｄは、＃１～＃５のいずれかの値に設定される。
　次に、読み出しコア６０２－１～６０２－３は、ｒｅａｄ（ｉｄ，ｏｆｆｓｅｔ）を実行する。この時、そのバンク番号ｉｄで指定されるバンクメモリＢ［ｉｄ］の先頭よりのオフセットアドレスｏｆｆｓｅｔで所望の変数値ｄａｔａを読み出す（ステップＳ７２０）。ステップＳ７２０は、所望の変数値ｄａｔａをすべて読み出すまで繰り返し実行することができる。
　次に、読み出しコア６０２－１～６０２－３は、Ｒｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０を呼び出し、Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０で確保したバンクの返却を行う（ステップＳ７３０）。Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０のコールとＲｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０のコールとの間では、Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０で確保されたバンクメモリＢ［ｉｄ］のデータはキャプチャされ、他の要因で変更されることはない。このため、演算処理などに使われるデータセットの同時性を確保することができる。
　上述した実施形態では、一連の読み出し手続きＳ７００が、コアごとに１か所で使われる前提で説明したが、同一コアのプリエンプション可能な別タスクの複数個所で使われてもよい。その場合は、読み出し複数個所に相当する分読み出しコア数が増えたものと見なし、バンクメモリの数を増加させて対応することができる。ただし、メモリ資源の節約の観点から、同一コアの主たる１か所のタスクがアクセスし、値はローカル変数にコピーして複数のタスクで使いまわす方がよい。この［１外部入力インターフェース／１コア］の手法により、管理上の煩雑さの低減、デバッグおよび変更の容易化を図ることができる。
　Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０では、レジスタ６１３より最新のデータが存在するバンクメモリＢ［１］～Ｂ［５］のバンク番号＃１～＃５を取得する。この時、最新のデータが存在するバンクメモリＢ［１］～Ｂ［５］のバンク番号＃１～＃５をＬＩＢＲ（Ｌａｔｅｓｔ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｂａｎｋ　Ｒｅｇｉｓｔｅｒ）とすると、変数ｘにＬＩＢＲを設定する。
　そして、そのバンクメモリＢ［１］～Ｂ［５］のカウント値ＵＢＣ［ｘ］を１だけインクリメントする（ステップＳ７１１）。レジスタ６１３およびカウント値ＵＢＣ［１］～ＵＢＣ［５］は共有メモリ６１０上に存在しているため、これらの操作はアトミック命令で実行される。
　次に、最新のデータが存在するバンクメモリＢ［１］～Ｂ［５］のバンク番号＃１～＃５を特定する変数ｘを戻り値として、メインルーチンにリターンを行う（ステップＳ７１２）。
　Ｒｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０では、バンク番号ｉｄで指定されるバンクメモリＢ［ｉｄ］の返却に先立って、そのバンクメモリＢ［ｉｄ］のカウント値ＵＢＣ［ｉｄ］を１だけデクリメントする（ステップＳ７３１）。カウント値ＵＢＣ［ｉｄ］は共有メモリ６１０上に存在しているため、この操作はアトミック命令で実行される。
　次に、カウント値ＵＢＣ［ｉｄ］が０となり、かつバンク番号ｉｄがレジスタ６１３に登録されたバンク番号＃１～＃５とが一致しない（すなわち最新データではない）場合、バンク番号ｉｄで指定されるバンクメモリＢ［ｉｄ］をフリーバンクとみなし、そのバンク番号ｉｄをレジスタ６１４に登録する（ステップＳ７３２）。レジスタ６１３、６１４およびカウント値ＵＢＣ［１］～ＵＢＣ［５］は共有メモリ６１０上に存在しているため、これらの操作はアトミック命令で実行される。
　次に、メインルーチンにリターンし、一連の読み出し手続きＳ７００を終了する（ステップＳ７３３）。
　図８は、実施形態に係るデータ伝達装置の書き込み手続きを示すフローチャートである。
　図８において、書き込み手続きＳ８００が開始されると、書き込みコア６０１は、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０を呼び、戻り値よりアクセス可能なバンク番号ｉｄを取得する（ステップＳ８１０）。なお、図６の例では、バンク番号ｉｄは、＃１～＃５のいずれかの値に設定される。
　次に、書き込みコア６０１は、ｗｒｉｔｅ（ｉｄ，ｏｆｆｓｅｔ，ｄａｔａ）を実行する。この時、そのバンク番号ｉｄで指定されるバンクメモリＢ［ｉｄ］の先頭よりのオフセットアドレスｏｆｆｓｅｔで所望の変数値ｄａｔａを書き換える（ステップＳ８２０）。ステップＳ８２０は、要求する変数値ｄａｔａをすべて書き換えるまで繰り返し実行することができる。
　値に変化のない変数は、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０で前回の最新のデータがあらかじめコピーされており、何も操作を行う必要がない。
　次に、Ｐｕｔ＿Ｂａｎｋ関数ｆ８３０を呼び出し、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０で確保したバンクメモリＢ［ｉｄ］の公開を行う（ステップＳ８３０）。Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０のコールとＰｕｔ＿Ｂａｎｋ関数ｆ８３０のコールとの間では、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０で確保したバンクメモリＢ［ｉｄ］のデータは、読み出しコア６０２－１～６０２－３のアクセスから保護され、他の要因で参照されることはない。このため、読み出しコア６０２－１～６０２－３の視点で、演算処理などに使われるデータセットの同時性を確保することができる。
　Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０では、レジスタ６１４よりフリーバンクのバンク番号＃１～＃５を取得し、そのバンク番号＃１～＃５をレジスタ６１４から削除する（スステップＳ８１１）。図８では、レジスタ６１４をＦＢＲ（Ｆｒｅｅ　Ｂａｎｋ　Ｒｅｇｉｓｔｅｒ）として表し、ＦＢＲからバンク番号を1つ選択して変数ｘに設定している。ＦＢＲから選択して取り出したバンク番号は、ＦＢＲ自体からは削除される。レジスタ６１４は共有メモリ６１０上に存在しているため、これらの操作はアトミック命令で実行される。
　次に、最新データが確保されているバンクメモリＢ［ＬＩＢＲ］から、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０で確保されたバンクメモリＢ［ｘ］にデータのコピーを行う（ステップＳ８１２）。
　次に、フリーバンクのバンク番号＃１～＃５を特定する変数ｘを戻り値として、メインルーチンにリターンを行う（ステップＳ８１３）。
　Ｐｕｔ＿Ｂａｎｋ関数ｆ８３０では、バンク番号で指定されるバンクメモリＢ［ｉｄ］の公開に先立って、今までのＬＩＢＲの値を呼び出し、変数ｏｌｄに一旦保存する（ステップＳ８３１）。変数ｏｌｄは、書き込みコア６０１のローカルＲＡＭ（１０２、１１２）に格納するため、アトミック命令を使わなくてよい。
　次に、レジスタ６１３に登録されているＬＩＢＲの値を今回公開するバンクメモリＢ［ｉｄ］のバンク番号ｉｄで書き換える（ステップＳ８３２）。レジスタ６１３は共有メモリ６１０上に位置しているが、値を書き換える関数はこのＰｕｔ＿Ｂａｎｋ関数ｆ８３０しか存在しないため、アトミック命令を使わなくてもよい。また、この時点では、最新のデータの準備が完了しているため、任意の読み出しコア６０２－１～６０２－３から値を参照することができる。
　次に、一つ前の最新データが確保されていたバンクメモリＢ［ｏｌｄ］のカウント値ＵＢＣ［ｏｌｄ］がチェックされる（ステップＳ８３３）。このカウント値ＵＢＣ［ｏｌｄ］が０であった場合、そのバンクメモリＢ［ｏｌｄ］は、どの読み出しコア６０２－１～６０２－３からも参照されておらず、データが古くなっている。このため、バンクメモリＢ［ｏｌｄ］をフリーバンクとみなし、この変数ｏｌｄをレジスタ６１４（図８ではＦＢＲと表記）に登録する。レジスタ６１４およびカウント値ＵＢＣ［１］～ＵＢＣ［５］は共有メモリ６１０上に存在しているため、これらの操作はアトミック命令で実行される。
　次に、メインルーチンにリターンし、一連の書き込み手続きＳ８００を終了する（ステップＳ８３４）。
　以下、図６から図８で説明した実施形態をマルチコア組み込み制御ソフトに適用した例を示す。この適用例として、図１のエンジンの燃料噴射系を例にとる。この時、図１のＣＰＵ１００には、図６の書き込みコア６０１を設けることができる。図１のＣＰＵ１１０には、図６の読み出しコア６０２－１を設けることができる。図１の共有ＲＡＭ１２０には、図６のバンクメモリＢ［１］～Ｂ［３］（なぜ３つのバンクメモリが必要かは図１２で示す）およびレジスタ６１３、６１４を設けるとともに、カウント値ＵＢＣ［１］～ＵＢＣ［３］を記憶することができる。バンクメモリＢ［１］～Ｂ［３］を束ねることでスクラッチパッド・メモリ６１１を構成することができる。
　Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０およびＰｕｔ＿Ｂａｎｋ関数ｆ８３０は、実行コード１０１が格納された実行コード格納領域に実装することができる。Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０およびＲｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０は、実行コード１１１が格納された実行コード格納領域に実装することができる。
　図９は、実施形態に係るデータ伝達装置がエンジンの燃料噴射系に適用された時のデータ伝達手順を示すフローチャートである。なお、図９では、図１のエンジンの燃料噴射系に図２の（ａ）のマスフロー方式が適用された場合を示した。
　図９において、ＣＰＵ１００には、リアルタイムＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）９００が実装されている。ＣＰＵ１００は、このＯＳ９００の指揮下のもとに５ｍｓと１０ｍｓのタスクを周期的に実行することができる。ＯＳ９００は、図１の実行コード１０１に実装することができる。なお、５ｍｓというタスクの実行時間は、吸入空気量Ｑの計算９０１に用いられるデジタルフィルタのサンプリング周期に基づいて設定することができる。１０ｍｓというタスクの実行時間は、エンジン回転数Ｎｅの計算９０２に用いられるデジタルフィルタのサンプリング周期に基づいて設定することができる。
　ＣＰＵ１００は、主にセンサからの入力処理を担当する。５ｍｓのタスクでは、吸入空気量Ｑの計算９０１を行う。１０ｍｓのタスクでは、エンジン回転数Ｎｅの計算９０２を行う。この計算９０１、９０２の結果として、｛Ｑ，Ｎｅ｝のデータセットの瞬時値が確定する。吸入空気量Ｑの計算９０１およびエンジン回転数Ｎｅの計算９０２は、実行コード１０１を用いてローカルＲＡＭ１０２のメモリ資源を利用しつつ行われる。
　次に、ＣＰＵ１００は、図８の書き込み手続きＳ８００を実行することにより、共有ＲＡＭ１２０に設けられたバンクメモリＢ［１］～Ｂ［３］に最新の｛Ｑ，Ｎｅ｝のデータセットを書き込むことができる（９０３）。
　この時、ＣＰＵ１００は、書き込み手続きＳ８００においてＲｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０およびＰｕｔ＿Ｂａｎｋ関数ｆ８３０を呼び出すことにより、カウント値ＵＢＣ［１］～ＵＢＣ［３］およびレジスタ６１３、６１４の値の参照や更新を行いつつ、書き込みバンクメモリＢ［１］～Ｂ［３］を確保したり、バンクメモリＢ［１］～Ｂ［３］を公開したりすることができる。Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０およびＰｕｔ＿Ｂａｎｋ関数ｆ８３０の処理は、実行コード１０１を用いて、カウント値ＵＢＣ［１］～ＵＢＣ［３］およびレジスタ６１３、６１４の値の参照や更新を行いつつ、共有ＲＡＭ１２０上のスクラッチパッド・メモリ６１１に対して行われる。最新の｛Ｑ，Ｎｅ｝のデータセットの準備時間および送信時間（書き込み手続きＳ８００にかかる時間）を延長しても、他の読み出しコアの動作遅延を引き起こすことはない。
　ＣＰＵ１１０には、リアルタイムＯＳ９１０が実装されている。ＣＰＵ１１０は、このＯＳ９１０の指揮下のもとに１５ｍｓのタスクを周期的に実行することができる。ＯＳ９１０は、図１の実行コード１１１に実装することができる。なお、１５ｍｓというタスクの実行時間は、出力アクチュエータの動作時間（要求される時間分解能）に基づいて設定することができる。
　ＣＰＵ１１０は、主に演算と出力アクチュエータの指示値計算を担当する。１５ｍｓのタスクでは、スクラッチパッド・メモリ６１１の読み出しと、燃料噴射量ｑの計算９１２を行う。燃料噴射量ｑの計算９１２は、実行コード１１１を用いてローカルＲＡＭ１１２のメモリ資源を利用しつつ行われる。
　燃料噴射量ｑの計算９１２を行うために、ＣＰＵ１１０は、図７の読み出し手続きＳ７００を実行することにより、共有ＲＡＭ１２０に設けられたバンクメモリＢ［１］～Ｂ［３］から最新の｛Ｑ，Ｎｅ｝のデータセットを読み出すことができる（９１１）。
　この時、ＣＰＵ１１０は、読み出し手続きＳ７００においてＧｅｔ＿Ｂａｎｋ関数ｆ７１０およびＲｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０を呼び出すことにより、カウント値ＵＢＣ［１］～ＵＢＣ［３］およびレジスタ６１３、６１４の値の参照や更新を行いつつ、読み出しバンクメモリＢ［１］～Ｂ［３］を確保したり、バンクメモリＢ［１］～Ｂ［３］を返却したりすることができる。Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０およびＲｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０の処理は、実行コード１１１を用いて、カウント値ＵＢＣ［１］～ＵＢＣ［３］およびレジスタ６１３、６１４の値の参照や更新を行いつつ、共有ＲＡＭ１２０上のスクラッチパッド・メモリ６１１に対して行われる。
　Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０の処理と、Ｒｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０の処理との間は、バンクメモリＢ［１］～Ｂ［３］の内容がそのまま保持されるので、そのバンクメモリＢ［１］～Ｂ［３］上の任意の変数を任意の回数だけ読み出すことができる。
　また、この保持時間（読み出し手続きＳ７００にかかる時間）をどれだけ延長しても、他の書き込みコアおよび読み出しコアの動作遅延を引き起こすことはない。
　図１０は、実施形態に係るデータ伝達装置がエンジンの燃料噴射系に適用された時のデータ伝達方法を時系列的に示すシーケンス図である。
　図１０において、ＣＰＵ１００のＱ計算９０１では、吸入空気量Ｑ１～Ｑ１０が５ｍｓごとに計算される。ＣＰＵ１００のＮｅ計算９０２では、エンジン回転数Ｎｅ１～Ｎｅ５が１０ｍｓごとに計算される。バンク出力９０３では、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０およびＰｕｔ＿Ｂａｎｋ関数ｆ８３０が１０ｍｓごとに呼び出され、バンクメモリＢ［１］～Ｂ［３］に｛Ｑ，Ｎｅ｝のデータセットが書き込まれる。
　スクラッチパッド・メモリ６１１のバンクメモリＢ［１］～Ｂ［３］に最新の｛Ｑ，Ｎｅ｝のデータセットが書き込まれると、この最新の｛Ｑ，Ｎｅ｝のデータセットが書き込まれたバンクメモリＢ［１］～Ｂ［３］のバンク番号＃１～＃３がレジスタ６１３に登録される。図１０ではレジスタ６１３がＬＩＢＲと表現されている。この最新データによるバンク内容のデータ変化を１０００で示す。
　Ｑ計算９０１は５ｍｓごとであり、Ｎｅ計算９０２は１０ｍｓごとである。このため、バンク出力９０３からは、Ｑ計算９０１による吸入空気量Ｑ１～Ｑ１０は２回に１回読み飛ばしが起こっているように見える。しかしながら、実際には、Ｑ計算９０１の出力はデジタルフィルタの出力値である。このため、デジタルフィルタのサンプリングタイムでＱ計算９０１の計算周期が決定され、Ｑ計算９０１による吸入空気量Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０はバンク出力９０３として採用されなくても、バンク出力９０３として採用される吸入空気量Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９に影響を与えるサンプル値である。このため、吸入空気量Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０のＱ計算９０１は無駄ではない。
　バンク入力９１１では、Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０およびＲｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０が１５ｍｓごとに呼び出され、バンクメモリＢ［１］～Ｂ［３］から最新の｛Ｑ，Ｎｅ｝のデータセットが読み出される。ＣＰＵ１１０のｑ計算９１２では、最新の｛Ｑ，Ｎｅ｝のデータセットに基づいて燃料噴射量ｑ１～ｑ３が１５ｍｓごとに計算される。
　例えば、ＣＰＵ１００が吸入空気量Ｑ１およびエンジン回転数Ｎｅ１を計算した時にバンクメモリＢ［３］がフリーバンクであるものとすると、ＣＰＵ１００は、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０にてバンクメモリＢ［３］を確保し、｛Ｑ１，Ｎｅ１｝のデータセットをバンクメモリＢ［３］に書き込む。そして、Ｐｕｔ＿Ｂａｎｋ関数ｆ８３０にてバンクメモリＢ［３］を公開する。この時、最新のデータが登録されたバンクメモリＢ［３］のバンク番号＃３がＬＩＢＲ（レジスタ６１３）で示される。
　次に、ＣＰＵ１１０は、Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０にてバンクメモリＢ［３］を確保し、｛Ｑ１，Ｎｅ１｝のデータセットをバンクメモリＢ［３］から読み出す。そして、ＣＰＵ１１０は、｛Ｑ１，Ｎｅ１｝のデータセットに基づいて燃料噴射量ｑ１を計算し、Ｒｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０にてバンクメモリＢ［３］を返却する。
　ＣＰＵ１１０がバンクメモリＢ［３］を返却する前に、ＣＰＵ１００は吸入空気量Ｑ３およびエンジン回転数Ｎｅ２を計算する。この時、バンクメモリＢ［２］がフリーバンクであるものとすると、ＣＰＵ１００は、バンクメモリＢ［３］の返却を待つことなく、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０にてバンクメモリＢ［２］を確保し、｛Ｑ３，Ｎｅ２｝のデータセットをバンクメモリＢ［２］に書き込む。そして、Ｐｕｔ＿Ｂａｎｋ関数ｆ８３０にてバンクメモリＢ［２］を公開する。この時、最新のデータが登録されたバンクメモリＢ［２］のバンク番号＃２がＬＩＢＲ（レジスタ６１３）で示される。
　次に、ＣＰＵ１１０は、Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０にてバンクメモリＢ［２］を確保し、｛Ｑ３，Ｎｅ２｝のデータセットをバンクメモリＢ［２］から読み出す。そして、ＣＰＵ１１０は、｛Ｑ３，Ｎｅ２｝のデータセットに基づいて燃料噴射量ｑ２を計算し、Ｒｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０にてバンクメモリＢ［２］を返却する。
　ＣＰＵ１１０がバンクメモリＢ［２］を返却する前に、ＣＰＵ１００は吸入空気量Ｑ５およびエンジン回転数Ｎｅ３を計算する。この時、バンクメモリＢ［１］がフリーバンクであるものとすると、ＣＰＵ１００は、バンクメモリＢ［２］の返却を待つことなく、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０にてバンクメモリＢ［１］を確保し、｛Ｑ５，Ｎｅ３｝のデータセットをバンクメモリＢ［１］に書き込む。そして、Ｐｕｔ＿Ｂａｎｋ関数ｆ８３０にてバンクメモリＢ［１］を公開する。この時、最新のデータが登録されたバンクメモリＢ［１］のバンク番号＃１がＬＩＢＲ（レジスタ６１３）で示される。
　この時、ＣＰＵ１１０は、最新のデータが登録されたバンクメモリＢ［１］がＬＩＢＲで示されている場合においても、ＣＰＵ１１０は、バンクメモリＢ［２］を返却する前に、それより古い｛Ｑ３，Ｎｅ２｝のデータセットに基づいて燃料噴射量ｑ２の計算を続行することができる。
　次に、ＣＰＵ１００が吸入空気量Ｑ７およびエンジン回転数Ｎｅ４を計算した時にバンクメモリＢ［３］がフリーバンクであるものとすると、ＣＰＵ１００は、Ｒｅｓｅｒｖｅ＿Ｂａｎｋ関数ｆ８１０にてバンクメモリＢ［３］を確保し、｛Ｑ７，Ｎｅ４｝のデータセットをバンクメモリＢ［３］に書き込む。そして、Ｐｕｔ＿Ｂａｎｋ関数ｆ８３０にてバンクメモリＢ［３］を公開する。この時、最新のデータが登録されたバンクメモリＢ［３］のバンク番号＃３がＬＩＢＲ（レジスタ６１３）で示される。
　次に、ＣＰＵ１１０は、Ｇｅｔ＿Ｂａｎｋ関数ｆ７１０にてバンクメモリＢ［３］を確保し、｛Ｑ７，Ｎｅ４｝のデータセットをバンクメモリＢ［３］から読み出す。そして、ＣＰＵ１１０は、｛Ｑ７，Ｎｅ４｝のデータセットに基づいて燃料噴射量ｑ３を計算し、Ｒｅｌｅａｓｅ＿Ｂａｎｋ関数ｆ７３０にてバンクメモリＢ［３］を返却する。
　この時、バンクメモリＢ［１］に書き込まれた｛Ｑ５，Ｎｅ３｝のデータセットは、バンクメモリＢ［３］に書き込まれた｛Ｑ７，Ｎｅ４｝のデータセットより古くなっている。このため、ＣＰＵ１１０は、バンクメモリＢ［１］に書き込まれた｛Ｑ５，Ｎｅ３｝のデータセットを読み出すことなく、｛Ｑ７，Ｎｅ４｝のデータセットをバンクメモリＢ［３］から読み出すことができる。この時、｛Ｑ５，Ｎｅ３｝のデータセットの読み飛ばし１００１を行うことができる。
　すなわち、ＣＰＵ１００がスクラッチパッド・メモリ６１１に対して行うバンク出力９０３は１０ｍｓの周期で実行される。スクラッチパッド・メモリ６１１からＣＰＵ１１０へのバンク入力９１１は１５ｍｓの周期で実行される。この時、スクラッチパッド・メモリ６１１のデータ変化１０００に着目すると、バンク出力９０３が３回だけ行われるごとに、バンク入力９１１に対するデータセットの読み飛ばし１００１を１回だけ行うことができる。
　このように、送り手と受け手が非同期でデータの授受を可能とすることで、受け手は要求すれば少なくとも最新のデータセットを常時取得することができる。また、送り手は受け手の都合を考慮せずに最新値の更新に専念できる。したがって、データの送り手と受け手とが疎結合であり、一方の動作のタイミングに他方の動作が引きずられることがないので、ロバスト性を確保することができる。
　図１１（ａ）は、実施形態に係るデータ伝達装置の書き込みコアとスクラッチパッド・メモリとの占有関係を示す図である。
　図１１（ａ）において、４個のスクラッチパッド・メモリＰ１～Ｐ４と、これらのスクラッチパッド・メモリＰ１～Ｐ４にアクセス可能な４個のコアＣ１～Ｃ４が設けられている。この時、スクラッチパッド・メモリＰ１～Ｐ４の個数と、コアＣ１～Ｃ４の個数とは等しくすることができる。各スクラッチパッド・メモリＰ１～Ｐ４には、５個のバンクメモリを設けることができる。例えば、スクラッチパッド・メモリＰ１は、図６のスクラッチパッド・メモリ６１１と同様に構成することができる。各スクラッチパッド・メモリＰ１～Ｐ４のバンク数は、総コア数＋１に設定することができる。スクラッチパッド・メモリＰ１～Ｐ４は、共有メモリ６１０に配置することができる。
　コアＣ１～Ｃ４は、書き込みにおよび読み出し使われるＣＰＵに設けることができる。この時、各コアＣ１～Ｃ４は、アクセスするスクラッチパッド・メモリＰ１～Ｐ４に応じて書き込みコアとして動作したり、読み出しコアとして動作したりすることができる。
　ここで、コアＣ１は、スクラッチパッド・メモリＰ１に対しては書き込みコアとして動作し、スクラッチパッド・メモリＰ２～Ｐ４に対しては読み出しコアとして動作することができる。コアＣ２は、スクラッチパッド・メモリＰ２に対しては書き込みコアとして動作し、スクラッチパッド・メモリＰ１、Ｐ３、Ｐ４に対しては読み出しコアとして動作することができる。コアＣ３は、スクラッチパッド・メモリＰ３に対しては書き込みコアとして動作し、スクラッチパッド・メモリＰ１、Ｐ２、Ｐ４に対しては読み出しコアとして動作することができる。コアＣ４は、スクラッチパッド・メモリＰ４に対しては書き込みコアとして動作し、スクラッチパッド・メモリＰ１～Ｐ３に対しては読み出しコアとして動作することができる。
　すなわち、各コアＣ１～Ｃ４は、自分がライト・オーナーであるスクラッチパッド・メモリＰ１～Ｐ４に関しては書き込みコア６０１であり、他のコアＣ１～Ｃ４がライト・オーナーであるスクラッチパッド・メモリＰ１～Ｐ４に関しては読み出しコア６０２－１～６０２－３の一つである関係が成立する。
　図１１（ｂ）は、実施形態に係るデータ伝達装置の各コアごとのスクラッチパッド・メモリへの操作関数の割り当て方法を示す図である。これらの操作関数は、各コアのローカルな実行コード格納領域に格納することができる。
　自分がライト・オーナーであるスクラッチパッド・メモリに関しては書き込み系関数Ｒｅｓｅｒｖｅ＿Ｂａｎｋ＿Ｐ（）およびＰｕｔ＿Ｂａｎｋ＿Ｐ（）が実装され、その他のスクラッチパッド・メモリに関しては読み出し系関数Ｇｅｔ＿Ｂａｎｋ＿Ｐ（）およびＲｅｌｅａｓｅ＿Ｂａｎｋ＿Ｐ（）が実装される。ただし、Ｐはスクラッチパッド・メモリＰ１～Ｐ４のメモリ番号である。
　ここで、スクラッチパッド・メモリＰ１～Ｐ４を複数設け、スクラッチパッド・メモリＰ１～Ｐ４の個数とコアＣ１～Ｃ４の個数とを等しくすることにより、一つのスクラッチパッド・メモリに書き込みコアが一つしか割り当てられないシステムを構成すると、複数のコアＣ１～Ｃ４が同時に書き込み動作を実行することが可能となる。
　また、自分がライト・オーナーであるスクラッチパッド・メモリＰ１～Ｐ４以外についての書き込み系関数Ｒｅｓｅｒｖｅ＿Ｂａｎｋ＿Ｐ（）およびＰｕｔ＿Ｂａｎｋ＿Ｐ（）を保持しないことにより、ライト・オーナーでないスクラッチパッド・メモリに間違って書き込むことを防ぐことができる。
　また、自分がライト・オーナーであるスクラッチパッド・メモリＰ１～Ｐ４については読み出し系関数Ｇｅｔ＿Ｂａｎｋ＿Ｐ（）およびＲｅｌｅａｓｅ＿Ｂａｎｋ＿Ｐ（）を保持しないことによって、誤読み出しを防止する（読み出しバンクの勘違いを防ぐ）ことができる。
　以上のように、上述した実施形態によれば、スクラッチパッド・メモリＰ１～Ｐ４を用いてコアＣ１～Ｃ４間でデータ伝達可能とすることで、マルチコアにおいても、非同期でコア間のデータの授受を図ることができる。スクラッチパッド・メモリＰ１～Ｐ４の操作においては、スピンロック方式を用いる必要がなくなり、ロック待ち時間なしにデータ伝達の高速化を図ることができる。
　また、例示したコア数より、コア数をもっと増加させたマルチコアに関しても、スクラッチパッド・メモリを増加させるだけで対応可能であり、実行遅延の発生を防止することができる。
　スクラッチパッド・メモリ内のバンク数を設計する指針として、スクラッチパッド・メモリにアクセス可能なコアの個数がＮ個（そのうち１個がライト・オーナーである）であるとすると、合計Ｎ＋１個のバンクメモリを設けることができる。
　図１２は、実施形態に係るデータ伝達装置のスクラッチパッド・メモリのバンク数とコア数との関係を示す図である。なお、図１２は、図６の書き込みコア６０１と読み出しコア６０２－１、６０２－２、６０２－３とで、バンクメモリＢ［１］～Ｂ［５］が最大限使用されている状態を示した。
　図１２において、読み出しコア６０２－１、６０２－２、６０２－３からバンクメモリＢ［３］～Ｂ［５］に対してＧｅｔ＿Ｂａｎｋ（）関数がそれぞれ呼び出され、読み出しコア６０２－１、６０２－２、６０２－３がそれぞれ別個のバンクメモリＢ［３］～Ｂ［５］を使用中である。この時、読み出しだけで最大で（Ｎ－１）個のバンクメモリＢ［３］～Ｂ［５］が占有される。
　この状態で、書き込みコア６０１が連続して二度書きを行う場合を想定する。すなわち、読み出しコア６０２－１、６０２－２、６０２－３がそれぞれ別個のバンクメモリＢ［３］～Ｂ［５］を使用中に、書き込みコア６０１によるバンクメモリＢ［２］への書き込みが終了したものとする。この時、レジスタ６１３には、最新のデータが書き込まれたバンクメモリＢ［２］のバンク番号＃２が登録される。
　ここで、コアの個数よりも、バンクメモリの個数を１個だけ多くすることにより、バンクメモリＢ［２］に最新のデータが書き込まれ、かつ読み出しコア６０２－１、６０２－２、６０２－３がバンクメモリＢ［３］～Ｂ［５］を使用中である場合においても、バンクメモリＢ［１］をフリーバンクとして登録することがきる。
　このため、書き込みコア６０１は、バンクメモリＢ［２］への書き込みの終了後に、読み出しコア６０２－１、６０２－２、６０２－３からのバンクメモリＢ［３］～Ｂ［５］の返却を待つことなく、バンクメモリＢ［１］に対してＲｅｓｅｒｖｅ＿Ｂａｎｋ（）関数を呼び出し、バンクメモリＢ［１］に書き込みを行うことができる。バンクメモリＢ［１］に書き込み中に、読み出しコア６０２－１、６０２－２、６０２－３がバンクメモリＢ［３］～Ｂ［５］のいずれかを返却し、新たな読み出し要求をした場合は、最新のデータバンクＢ［２］を提供することができる。
　この時、前回と今回の書き込み用に１バンクずつ必要なため、書き込み用に２バンクが必要となる。すなわち、読み出しだけで最大で（Ｎ－１）個のバンクが必要なので、全体として合計で（Ｎ－１）＋２＝（Ｎ＋１）バンクが必要であることが分かる。
　書き込みコア６０１がバンクメモリＢ［１］に書き込んでいる間に、新たに読み出し要求が来た時に備えて、バンクメモリＢ［１］への書き込みが終了し、バンクメモリＢ［１］が公開される（Ｐｕｔ＿Ｂａｎｋ（）関数が呼び出される）まで、バンクメモリＢ［２］の状態を保持する。これ以降、読み出しコア６０２－１、６０２－２、６０２－３のバンクメモリＢ［３］～Ｂ［５］の占有状態に変化がなく、新たな書き込み要求が発生した場合には、レジスタ６１３にて示されるバンクメモリと、書き込みコア６０１がＲｅｓｅｒｖ＿Ｂａｎｋ（）関数で占有するバンクメモリとを交互に切り替えて、読み出し用最新データの保持と書き込み要求の実行とを両立させることができる。
　以上述べたように、上述した実施形態によれば、ロック待ち時間なく、かつデータセットの同時性を破綻させることなく、コア間のデータ伝達を行うことができる。また、コア数を増加させたマルチコアにおいても、バンク数を増やすことで、２コアの時とほとんど同等な伝達時間を維持しつつ、コア間のデータ伝達を行うことができ、遅延時間増加によるマルチコアシステムの破綻を防止することができる。
　以上、本発明に係る実施形態について具体的に説明したが、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。特に、ＣＰＵのコア数は、実施形態で述べたような２個および４個に限定するものではなく、Ｎ（Ｎは２以上の整数）個のマルチコアであってもよい。
　また、上記各構成、機能、処理部などは、それらの全部または一部を、例えば集積回路で設計することによりハードウェアとして実現することもできるし、プロセッサがそれぞれの機能を実現するプログラムを実行することによりソフトウェアとして実現することもできるし、集積回路と密接に関連したデバイス制御言語もしくはファームウェアとして実現することもできる。
１００、１１０…ＣＰＵ、１０１、１１１…実行コード、１０２、１１２…ローカルＲＡＭ、１２０…共有ＲＡＭ、６０１…書き込みコア、６０２－１、６０２－２、６０２－３…読み出しコア、６１０…共有メモリ、６１１…スクラッチパッド・メモリ、６１２…カウンタ配列領域、ＵＢＣ［１］～ＵＢＣ［５］…カウント値、６１３、６１４…レジスタ、Ｂ［１］～Ｂ［５］…バンクメモリ

Claims (10)

  1. 　Ｍ（Ｍは２以上の整数）個のバンクメモリと、前記バンクメモリにアクセス可能なＮ（Ｎは２以上の整数）個のプロセッサとが設けられた車載マルチコア制御用データ伝達装置であって、
    　前記Ｍ個のバンクメモリが配置され、前記Ｎ個のプロセッサからアクセス可能な共有メモリと、
    　前記バンクメモリを特定する識別情報に基づいて、前記プロセッサから前記バンクメモリへのアクセスを制御するアクセス制御部とを備える車載マルチコア制御用データ伝達装置。
  2. 　前記アクセス制御部は、
    　書き込みが行われるバンクメモリには、書き込みに使われる１個のプロセッサのみを割り当て、
    　読み出しが行われるバンクメモリには、読み出しに使われるＫ（Ｋは１以上Ｎ－１以下の整数）個のプロセッサを割り当て、
    　書き込みが行われているバンクメモリと読み出しが行われているバンクメモリとが同一にならないように前記バンクメモリへのアクセスを排他的に制御する請求項１に記載の車載マルチコア制御用データ伝達装置。
  3. 　前記アクセス制御部は、
    　前記プロセッサによる読み出し時には、最後に書き込みが行われたバンクメモリの識別情報を返し、
    　前記プロセッサによる書き込み時には、最後に書き込みが行われたバンクメモリ以外で、かついずれのプロセッサによる読み出しにも使用されていないバンクメモリの識別情報を返す請求項２に記載の車載マルチコア制御用データ伝達装置。
  4. 　前記プロセッサによる書き込みが行われるバンクメモリは、前記プロセッサに前記バンクメモリが割り当てられる前に、最後に書き込みが行われたバンクメモリの内容がコピーされる請求項２に記載の車載マルチコア制御用データ伝達装置。
  5. 　書き込みに使われるプロセッサの個数は１、読み出しに使われるプロセッサの個数はＮ－１、前記バンクメモリの個数ＭはＮ＋１に設定される請求項２に記載の車載マルチコア制御用データ伝達装置。
  6. 　前記バンクメモリをＭ個のごとにまとめたＮ個のスクラッチパッド・メモリを備え、
    　書き込みに使われるＮ個のプロセッサと前記Ｎ個のスクラッチパッド・メモリとは１対１に対応づけられている請求項１に記載の車載マルチコア制御用データ伝達装置。
  7. 　前記スクラッチパッド・メモリに対して行われる書き込み操作および読み出し操作を実現する実行コードおよびこの実行コードを含む関数は、各プロセッサに対してローカルに設けられた実行コード格納領域に保持される請求項６に記載の車載マルチコア制御用データ伝達装置。
  8. 　前記スクラッチパッド・メモリに対して対応づけられた書き込みに使われるプロセッサに関しては書き込みコードおよび書き込み関数のみを実装し、前記スクラッチパッド・メモリに対して対応づけられた読み出しに使われるプロセッサに関しては読み出しコードおよび読み出し関数のみを実装する請求項７に記載の車載マルチコア制御用データ伝達装置。
  9. 　前記共有メモリに配置されたカウンタ配列領域と第１レジスタと第２レジスタを備え、
    　前記カウンタ配列領域は、読み出しに使用されるプロセッサから前記バンクメモリへのアクセス数を前記バンクメモリごとに記憶し、
    　前記第１レジスタは、最後に書き込みが行われたバンクメモリを特定する識別情報を記憶し、
    　前記第２レジスタは、前記カウンタ配列領域および前記第１レジスタの参照結果に基づいて、最後に書き込みが行われたバンクメモリ以外で、かつどのプロセッサからもアクセスされていないバンクメモリを特定する識別情報を記憶し、
    　前記アクセス制御部は、前記カウンタ配列領域に記憶されたアクセス数および前記第１レジスタに記憶された識別情報および前記第２レジスタに記憶された識別情報に基づいて、前記プロセッサから前記バンクメモリへのアクセスを制御する請求項１に記載の車載マルチコア制御用データ伝達装置。
  10. 　Ｍ（Ｍは２以上の整数）個のバンクメモリと、前記バンクメモリにアクセス可能なＮ（Ｎは２以上の整数）個のプロセッサとが設けられた電子制御装置であって、
    　前記Ｍ個のバンクメモリが配置され、前記Ｎ個のプロセッサからアクセス可能な共有メモリと、
    　前記バンクメモリを特定する識別情報に基づいて、前記プロセッサから前記バンクメモリへのアクセスを制御するアクセス制御部とを備え、
    　前記アクセス制御部は、
    　書き込みが行われるバンクメモリには、書き込みに使われる１個のプロセッサのみを割り当て、
    　読み出しが行われるバンクメモリには、読み出しに使われるＫ（Ｋは１以上Ｎ－１以下の整数）個のプロセッサを割り当て、
    　書き込みが行われているバンクメモリと読み出しが行われているバンクメモリとが同一にならないように前記バンクメモリへのアクセスを排他的に制御し、
    　前記書き込みに使われるプロセッサは、車載制御の制御量の算出に用いられる1以上複数の入力値を計算し、その入力値を前記バンクメモリに書き込み、
    　前記読み出しに使われるプロセッサは、前記書き込みが行われたバンクメモリから前記入力値を読み出し、前記入力値に基づいて車載制御の制御量を算出する電子制御装置。
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