WO2019031745A2 - Light-emitting diode - Google Patents
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- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
Definitions
- the present invention relates to a light emitting diode, and more particularly, to a high efficiency light emitting diode.
- nitrides of a Group III element such as gallium nitride (GaN) and aluminum nitride (AlN) have excellent thermal stability and have a direct bandgap energy band structure.
- GaN gallium nitride
- AlN aluminum nitride
- nitride materials for visible light and ultraviolet Has received a lot of attention.
- blue and green light emitting diodes using indium gallium nitride (InGaN) are utilized in various applications such as large-scale natural color flat panel displays, traffic lights, indoor lights, automobile head lamps, high density light sources, high resolution output systems and optical communication.
- the light emitting diode requires an electrode for inputting current. Further, since the p-type gallium nitride based semiconductor layer has a high resistivity, a current concentration problem arises. To compensate for this problem, indium tin oxide (ITO), which makes an ohmic contact with the p-type gallium nitride based semiconductor layer, is generally used .
- ITO indium tin oxide
- an insulating layer for protecting the light emitting diode is formed, and an additional metal layer such as an electrode pad is formed on the insulating layer.
- the insulating layer must be etched to expose the ITO.
- the ITO may be damaged by the etchant.
- ITO has a relatively high light absorptivity, which makes it difficult to increase the thickness, and has a thickness of about 100 nm on the whole.
- the ITO thickness is relatively thin, so that the p-type gallium nitride based semiconductor layer may be exposed when the insulating layer is etched, which may result in deterioration of the p-ohmic characteristics, resulting in defects.
- a separate metal layer may be additionally formed on the ITO before the insulating layer is deposited, or a metal ohmic layer may be used instead of ITO.
- a separate metal layer is added to ITO or a metal ohmic layer is used instead of ITO, the manufacturing process becomes complicated and the manufacturing cost increases.
- light emitting diodes are used in general lighting such as filament LED lamps.
- a plurality of light emitting diodes are electrically connected to each other through a rod-shaped base using a bonding wire.
- a technique has been developed that can variously change the shape of a filament by using a flexible (flexible) light strap.
- the electrical connection using the bonding wire is vulnerable to deformation of the light strap, so that defects such as electrical disconnection easily occur.
- Another object of the present invention is to provide a light emitting diode having a simple chip scale package structure capable of preventing defects such as electrical disconnection.
- a light emitting diode includes a first conductivity type semiconductor layer and a mesa positioned on the first conductivity type semiconductor layer, wherein the mesa includes a semiconductor layer including an active layer and a second conductivity type semiconductor layer, A laminate; A ZnO layer disposed on the second conductive semiconductor layer; A lower insulating layer covering the ZnO layer and the mesa and having an opening exposing the ZnO layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer; A second pad metal layer electrically connected to the ZnO layer through an opening of the lower insulating layer and horizontally spaced apart from the first pad metal layer; And an upper insulating layer covering the first pad metal layer and the second pad metal layer, the upper insulating layer having a first opening and a second opening exposing the first pad metal layer and the second pad metal layer, The thickness of the ZnO layer below is smaller than the thickness of the ZnO layer covered with the lower insulating layer.
- a light emitting diode includes a first conductive semiconductor layer and a mesa disposed on the first conductive semiconductor layer, wherein the mesa includes an active layer and a second conductive semiconductor layer A semiconductor laminate; A ZnO layer disposed on the second conductive semiconductor layer; A lower insulating layer covering the ZnO layer and the mesa, the lower insulating layer having an opening exposing the first conductive type semiconductor layer and an opening exposing the ZnO layer; A first bump pad disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through an opening of the lower insulating layer; And a second bump pad disposed on the lower insulating layer and horizontally spaced from the first bump pad and electrically connected to the ZnO layer through an opening of the lower insulating layer, The thickness of the ZnO layer under the opening is smaller than the thickness of the ZnO layer covered with the lower insulating layer.
- a transparent electrode layer can be formed thick by using a ZnO layer having a low light absorptivity as a transparent electrode layer. Accordingly, even if the thickness of the ZnO layer under the opening portion of the lower insulating layer is smaller than the thickness of the ZnO layer covered with the lower insulating layer, the thickness of the ZnO layer under the opening portion of the lower insulating layer can be made sufficiently thick. Accordingly, there is no need to form a separate metal reflection layer on the transparent electrode layer before forming the lower insulating layer or to form a metal reflection layer instead of the transparent electrode layer, thereby providing a light-emitting diode having a simple process and improved structural stability. Further, according to embodiments of the present invention, a small light emitting diode capable of flip chip bonding without a bonding wire can be provided.
- FIG. 1 is a schematic plan view illustrating a light emitting diode according to an embodiment of the present invention.
- FIG. 2 is a cross-sectional view taken along the percutaneous line A-A 'of Fig.
- FIG. 3 is a cross-sectional view taken along the percutaneous line B-B 'of Fig.
- FIG. 4 is a plan view illustrating a method of fabricating a light emitting diode according to an embodiment of the present invention.
- FIG. 5 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention.
- FIG. 6 is a cross-sectional view taken along the perforated line C-C 'of FIG. 5;
- FIG. 7 is a cross-sectional view taken along the perforated line D-D 'in Fig.
- FIG. 8 is a schematic plan view illustrating a method of fabricating a light emitting diode according to another embodiment of the present invention.
- FIG. 9 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention.
- FIG. 10 is a cross-sectional view taken along the perforated line E-E 'in FIG.
- FIG. 11 is a cross-sectional view taken along the perforated line F-F 'in Fig.
- FIG. 12 is a schematic plan view illustrating a method of fabricating a light emitting diode according to another embodiment of the present invention.
- FIG. 13 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention.
- 15 is a schematic cross-sectional view for explaining an LED lamp according to an embodiment of the present invention.
- a semiconductor light emitting device including: a semiconductor multilayer body including a first conductive semiconductor layer and a mesa positioned on the first conductive semiconductor layer, the mesa including an active layer and a second conductive semiconductor layer; A ZnO layer disposed on the second conductive semiconductor layer; A lower insulating layer covering the ZnO layer and the mesa and having an opening exposing the ZnO layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer; A second pad metal layer electrically connected to the ZnO layer through an opening of the lower insulating layer and horizontally spaced apart from the first pad metal layer; And an upper insulating layer covering the first pad metal layer and the second pad metal layer, the upper insulating layer having a first opening and a second opening exposing the first pad metal layer and the second pad metal layer, And the thickness of the ZnO layer below the ZnO layer is less than the thickness of the ZnO layer covered with the lower
- the ZnO layer under the opening portion of the lower insulating layer can be left sufficiently thick, thereby improving the structural stability. Further, since it is not necessary to use a metal reflection layer under the lower insulating layer, the manufacturing process is simple and the process stability is improved.
- the thickness of the ZnO layer under the opening of the lower insulating layer may be thinner by 40 to 100 nm than the thickness of the ZnO layer covered with the lower insulating layer.
- the thickness of the ZnO layer under the opening of the lower insulating layer may be 100 nm or more.
- the thickness of the ZnO layer under the opening portion of the lower insulating layer is ensured to be 100 nm or more, thereby ensuring stable ohmic contact.
- the upper limit of the thickness of the ZnO layer under the opening of the lower insulating layer is not particularly limited, but may be 500 nm or less, for example.
- the lower insulating layer may expose the first conductive semiconductor layer along the mesa, and the first pad metal layer may be connected to the first conductive semiconductor layer exposed along the mesa.
- the lower insulating layer includes a plurality of openings exposing the first conductive type semiconductor layer along the mesa, and the first pad metal layer is connected to the first conductive type semiconductor layer through the plurality of openings .
- the mesa may include a plurality of grooves disposed along the side surface, and a plurality of openings of the lower insulating layer may be disposed corresponding to the plurality of grooves. Accordingly, the light emitting area can be increased within the area of the predetermined light emitting diode.
- the mesa may have a through hole exposing the first conductivity type semiconductor layer through the second conductivity type semiconductor layer and the active layer, and the lower insulation layer may expose the first conductivity type semiconductor layer in the through hole.
- the first pad metal layer may be connected to the first conductive type semiconductor layer in the through hole.
- the mesa may have a plurality of through holes, wherein the lower insulating layer has openings exposing the first conductivity type semiconductor layer in each through hole, And can be connected to the first conductivity type semiconductor layer in the through hole.
- the through hole may have an elongated shape along the longitudinal direction of the light emitting diode.
- the first pad metal layer may cover the through holes, and the portions of the second pad metal layer may be disposed on both sides of the through holes along the longitudinal direction of the through holes.
- the lower insulating layer exposes the first conductive type semiconductor layer along the mesa
- the first pad metal layer is further formed on the first conductive type semiconductor layer exposed along the mesa Can be connected.
- the first and second openings of the upper insulating layer may define pad areas of the light emitting diode. Therefore, the bump pads can be omitted, thereby providing a light emitting diode having a simple manufacturing process.
- the light emitting diode may further include a first bump pad and a second bump pad disposed on the upper insulating layer and electrically connected to the first pad metal layer and the second pad metal layer, respectively .
- the second pad metal layer is surrounded by the first pad metal layer, and the lower insulating layer is exposed in a boundary region between the first pad metal layer and the second pad metal layer, Layer.
- the first pad metal layer and the second pad metal layer may be formed together in the same process.
- the second pad metal layer may be divided into a plurality of portions, and the first pad metal layer may surround the plurality of portions.
- first and second bump pads may each be disposed over a plurality of portions of the second pad metal layer.
- the second bump pad is electrically connected to a plurality of portions of the second pad metal layer, respectively.
- the lower insulating layer may include a plurality of openings exposing the ZnO layer.
- a second pad metal layer can be connected to the ZnO layer at a plurality of points, and the second pad metal layer can assist in current dispersion in the ZnO layer.
- the lower insulating layer may be a distributed Bragg reflector. Therefore, the light transmitted through the ZnO layer can be reflected by the lower insulating layer.
- the lower insulating layer may be formed of SiO 2
- the first pad metal layer and the second pad metal layer may include a metal reflective layer. Accordingly, light transmitted through the ZnO layer and the lower insulating layer can be reflected by the first pad metal layer and the second pad metal layer.
- the second opening of the upper insulating layer may be located on the opening of the lower insulating layer that exposes the ZnO layer, and the first opening of the upper insulating layer may include a lower insulating layer And is laterally spaced from the opening of the layer.
- both the first and second openings of the upper insulating layer may be laterally spaced from the opening of the lower insulating layer that exposes the ZnO layer.
- a semiconductor light emitting device comprising: a first conductive semiconductor layer; and a mesa positioned on the first conductive semiconductor layer, wherein the mesa includes a semiconductor layered structure including an active layer and a second conductive type semiconductor layer ; A ZnO layer disposed on the second conductive semiconductor layer; A lower insulating layer covering the ZnO layer and the mesa, the lower insulating layer having an opening exposing the first conductive type semiconductor layer and an opening exposing the ZnO layer; A first bump pad disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through an opening of the lower insulating layer; And a second bump pad disposed on the lower insulating layer and horizontally spaced from the first bump pad and electrically connected to the ZnO layer through an opening of the lower insulating layer, The thickness of the ZnO layer under the opening is thinner than the thickness of the ZnO layer covered with the lower insulating layer.
- the thickness of the ZnO layer under the opening of the lower insulating layer may be thinner by 40 to 100 nm than the thickness of the ZnO layer covered with the lower insulating layer.
- the thickness of the ZnO layer under the opening of the lower insulating layer may be 100 nm or more.
- the lower insulating layer may include a distributed Bragg reflector.
- the first bump pad and the second bump pad may have a narrower width than the width of the mesa.
- the first bump pad may be located within the upper region of the mesa.
- the refractive index of the ZnO layer under the opening for exposing the ZnO layer may be smaller than the refractive index of the ZnO layer in the other region covered with the lower insulating layer.
- FIG. 1 is a schematic plan view for explaining a light emitting diode according to an embodiment of the present invention
- FIG. 2 is a cross-sectional view taken along the cut line A-A 'of FIG. 1
- FIG. 3 is a cross- Fig.
- the light emitting diode includes a substrate 21, a semiconductor laminate 30, a ZnO layer 31, a lower insulating layer 33, a first pad metal layer 35a, A second bump pad 35b, an upper insulating layer 37, a first bump pad 39a, and a second bump pad 39b.
- the semiconductor laminate 30 includes a first conductivity type semiconductor layer 23, an active layer 25, and a second conductivity type semiconductor layer 27.
- the substrate 21 is not particularly limited as long as it is a substrate on which the gallium nitride based semiconductor layer can be grown.
- the substrate 21 may be a sapphire substrate, a SiC substrate, a GaN substrate, a Si substrate, or the like.
- the substrate 21 may be a patterned sapphire substrate.
- the substrate 21 may have a rectangular or square shape as shown in the plan view of FIG. 1, but is not limited thereto.
- the size of the substrate 21 is not particularly limited and may be variously selected.
- the substrate 21 may be, for example, 800 x 800 ⁇ 2 or more, particularly 1100 x 1100 ⁇ 2 .
- the first conductive type semiconductor layer 23 is disposed on the substrate 21.
- the first conductivity type semiconductor layer 23 is a layer grown on the substrate 21 and includes a gallium nitride based semiconductor layer doped with impurities such as Si.
- the active layer 25 and the second conductivity type semiconductor layer 27 are disposed on the first conductivity type semiconductor layer 23.
- the active layer 25 is disposed between the first conductivity type semiconductor layer 23 and the second conductivity type semiconductor layer 27.
- the active layer 25 and the second conductivity type semiconductor layer 27 may have a smaller area than the first conductivity type semiconductor layer 23.
- the active layer 25 and the second conductivity type semiconductor layer 27 may be located on the first conductivity type semiconductor layer 23 in a mesa form by mesa etching. Thus, a part of the upper surface of the first conductivity type semiconductor layer 23 is exposed. For example, the first conductivity type semiconductor layer 23 may be exposed along the mesa.
- the mesa may be formed in various shapes, and the region in which the first conductivity type semiconductor layer 23 is exposed may be variously modified depending on the mesa shape.
- the mesa may also have through holes 30a passing through the second conductive type semiconductor layer 27 and the active layer 25 as shown in FIGS.
- the through holes 30a surround the second conductivity type semiconductor layer 27 and the active layer 25.
- the through holes 30a have a generally circular shape, but the present invention is not limited thereto and may have various shapes.
- the active layer 25 may have a single quantum well structure or a multiple quantum well structure.
- the composition and thickness of the well layer in the active layer 25 determine the wavelength of the generated light. In particular, by controlling the composition of the well layer, it is possible to provide an active layer that generates ultraviolet light, blue light or green light.
- the second conductivity type semiconductor layer 27 includes a p-type impurity, for example, a gallium nitride based semiconductor layer doped with Mg.
- a p-type impurity for example, a gallium nitride based semiconductor layer doped with Mg.
- the first conductive semiconductor layer 23 and the second conductive semiconductor layer 27 may each be a single layer, the present invention is not limited thereto, and may be a multiple layer or a superlattice layer.
- the first conductivity type semiconductor layer 23, the active layer 25 and the second conductivity type semiconductor layer 27 are formed by a known method such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE) And may be formed on the substrate 21 by growing.
- MOCVD metal organic chemical vapor deposition
- MBE molecular beam epitaxy
- the ZnO layer 31 is disposed on the second conductivity type semiconductor layer 27 and electrically connected to the second conductivity type semiconductor layer 27.
- the ZnO layer 31 may be disposed over substantially the entire region of the second conductivity type semiconductor layer 27 in the upper region of the second conductivity type semiconductor layer 27.
- the boundary of the ZnO layer 31 is shown as overlapping the second conductivity type semiconductor layer 27 in FIG. 1, these boundaries are not necessarily completely overlapped. That is, the boundary of the ZnO layer 31 may be located inside the region surrounded by the boundary of the second conductivity type semiconductor layer 27, and thus the region of the ZnO layer 31 may be located within the region of the second conductivity type semiconductor layer 27 Region.
- the ZnO layer 31 may be formed using hydrothermal synthesis, and thus the lower region of the ZnO layer 31 may contain more voids than the upper region.
- the lower insulating layer 33 covers the ZnO layer 31 and covers the mesa.
- the lower insulating layer 33 exposes a portion of the first conductivity type semiconductor layer 23.
- the lower insulating layer 33 may expose the first conductivity type semiconductor layer 23 along the mesa.
- the lower insulating layer 33 has openings 33a for exposing the first conductivity type semiconductor layer 23 in the through holes 30a.
- the lower insulating layer 33 also has an opening 33b for exposing the ZnO layer 31.
- the opening 33b is defined on the ZnO layer 31.
- a plurality of openings 33b may be aligned on the ZnO layer 31.
- the thickness T2 of the ZnO layer 31 located under the opening 33b of the lower insulating layer 33 is smaller than the thickness T1 of the ZnO layer 31 covered with the lower insulating layer 33.
- the thickness T2 of the ZnO layer 31 may be smaller than the thickness T1 of the ZnO layer 31 by 40 to 100 nm.
- the thickness T2 of the ZnO layer 31 may be 100 nm or more, and therefore good ohmic characteristics can be maintained.
- the upper limit of the thickness T2 of the ZnO layer 31 is not particularly limited and may be 500 nm or less, for example.
- the refractive index of the ZnO layer 31 having the thickness T2 is higher than that of the ZnO layer 31 having the thickness T1. And has a small refractive index.
- the refractive index difference between the second conductivity type semiconductor layer 27 and the ZnO layer 31 in the region where the refractive index difference between the second conductivity type semiconductor layer 27 and the ZnO layer 31 under the opening portion 33b is different . Therefore, the critical angle at which the total internal reflection occurs at the interface between the second conductivity type semiconductor layer 27 and the ZnO layer 31 and the region under the opening 33b is smaller than that at other regions, resulting in more total internal reflection.
- the lower insulating layer 33 may comprise silicon oxide or silicon nitride.
- the lower insulating layer 33 may be formed as a single layer or a multilayer.
- the lower insulating layer 33 may include a distributed Bragg reflector in which a first material layer having a first refractive index and a second material layer having a second refractive index are alternately laminated.
- the lower insulating layer 33 may be a distributed Bragg reflector having a high reflectivity in a wavelength band of 400 to 500 nm.
- the lower insulating layer 33 is formed in a full wavelength band of about 400 to 700 nm It can be a distributed Bragg reflector with high reflectance.
- the first material layer may be a SiO 2 layer or MgF 2
- the second material layer may be a material layer having a refractive index higher than that of the first material layer.
- the second material layer may be, for example, TiO 2, Nb 2 O 5 or ZrO 2.
- the first pad metal layer 35a and the second pad metal layer 35b are disposed on the lower insulating layer 33.
- a boundary region 35ab may be formed between the first pad metal layer 35a and the second pad metal layer 35b and the lower insulating layer 33 is exposed in the boundary region.
- the first pad metal layer 35a surrounds the second pad metal layer 35b and is connected to the first conductive type semiconductor layer 23 covering the lower insulating layer 33 and exposed through the lower insulating layer 33.
- the first pad metal layer 35a may be connected to the first conductive semiconductor layer 23 along the mesa periphery so that current can be dispersed over a wide region of the first conductive semiconductor layer 23.
- the first pad metal layer 35a may be connected to the first conductivity type semiconductor layer 23 in the through holes 30a formed in the mesa. Since the first pad metal layer 35a is connected to the first conductivity type semiconductor layer 23 in the mesa periphery and the through holes 30a and particularly in a large size light emitting diode of 800 x 800 m 2 or more, Can be improved.
- the second pad metal layer 35b is connected to the ZnO layer 31 through the openings 33b of the lower insulating layer 33.
- the first pad metal layer 35a and the second pad metal layer 35b may be formed of the same material by the same process. Further, as shown in the figure, the second pad metal layer 35b may be divided into a plurality of portions. The respective portions of the second pad metal layer 35b are connected to the ZnO layer 31 through the openings 33b of the lower insulating layer 33.
- the first pad metal layer 35a may surround portions of the second pad metal layer 35b. Therefore, most of the regions of the lower insulating layer 33 excluding the boundary regions 35ab are covered by the first pad metal layer 35a and the second pad metal layer 35b.
- the first and second pad metal layers 35a and 35b may include a reflective layer such as an Ag layer or an Al layer and the reflective layer may be formed on an adhesive layer such as Ti, Cr, or Ni.
- the first and second pad metal layers 35a and 35b include a metal reflective layer.
- a protective layer of a single layer or a multiple layer structure such as Ni, Cr, and Au may be formed on the reflective layer.
- the refractive index of the ZnO layer 31 under the opening 33b is smaller than the refractive index of the ZnO layer 31 in the other region, the light passes through the ZnO layer 31 in the region under the opening 33b, 35b can be reduced. Therefore, light loss due to the second pad pad metal layer 35b can be reduced.
- the upper insulating layer 37 covers the first and second pad metal layers 35a and 35b.
- the upper insulating layer 37 also covers the boundary region 35ab between the first pad metal layer 35a and the second pad metal layer 35b. Furthermore, the upper insulating layer 37 may cover the sides of the first pad metal layer 35a along the mesa.
- the upper insulating layer 37 has a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the second pad metal layer 35b.
- the upper insulating layer 37 may have a plurality of first openings 37a and a plurality of second openings 37b.
- the first opening 37a may be arranged so as to overlap the through hole 30a and the opening 33a of the lower insulating layer and the second opening 37b may overlap the opening 33b of the lower insulating layer 33 .
- the present invention is not limited thereto, and the first opening 37a and the second opening 37b may be spaced laterally from the openings 33a and 33b of the lower insulating layer 33.
- the upper insulating layer 37 covers the side surface of the first pad metal layer 35a to prevent the side surface of the first pad metal layer 35a from being exposed.
- the upper insulating layer 37 may be formed to cover the entire first conductive semiconductor layer 23 located around the mesa or may be formed to expose the first conductive semiconductor layer 23.
- the upper insulating layer 37 may be formed of a single layer of SiO 2 or Si 3 N 4 .
- the upper insulating layer 37 may be formed of a single layer of Si 3 N 4 .
- the first bump pad 39a is electrically connected to the first pad metal layer 35a exposed through the first opening 37a of the upper insulating layer 37 and the second bump pad 39b is electrically connected to the second pad metal layer 35a exposed through the first opening 37a of the upper insulating layer 37, And can be electrically connected to the second pad metal layer 35b exposed through the opening 37b.
- the first bump pad 39a covers and seals the first opening 37a of the upper insulating layer 37 and the second bump pad 39b covers the second opening 37b of the upper insulating layer 37 Cover and seal.
- the first bump pad 39a and the second bump pad 39b may be formed over a plurality of portions of the second pad metal layer 35b as shown in FIG. With this arrangement, it is possible to easily disperse the current over a wide area of the light emitting diode through the second pad metal layer 35b.
- the first bump pad 39a and the second bump pad 39b may be formed of solder or AuSn.
- a semiconductor multilayer structure including a first conductivity type semiconductor layer 23, an active layer 25, and a second conductivity type semiconductor layer 27 on a substrate 21 (30) is grown.
- the substrate 21 is not particularly limited as long as it can grow a gallium nitride based semiconductor layer.
- the first conductivity type semiconductor layer 23 may include, for example, an n-type gallium nitride layer and the second conductivity type semiconductor layer 27 may include a p-type gallium nitride layer.
- the active layer 25 may be a single quantum well structure or a multiple quantum well structure, and may include a well layer and a barrier layer.
- the well layer may have its compositional element selected depending on the wavelength of the required light, and may include AlGaN, GaN, or InGaN, for example.
- a ZnO layer 31 is formed on the semiconductor stacked body 30.
- the ZnO layer 31 may be formed by a hydrothermal synthesis method using a seed layer on the second conductivity type semiconductor layer 27 after the second conductivity type semiconductor layer 27 is grown. That is, a ZnO seed layer may be formed first on the second conductive semiconductor layer 27, and a ZnO bulk layer may be formed thereon by a hydrothermal synthesis method.
- the ZnO seed layer may be formed by a hydrothermal synthesis method, a sputtering method, a sol-gel method, or the like.
- the ZnO layer 31 can be formed of a continuous single crystal in the form of a film, and therefore, a transparent electrode layer having a very low light absorptivity can be provided.
- a transparent electrode layer having a very low light absorptivity can be provided.
- the interface characteristics between the ZnO layer 31 and the second conductivity type semiconductor layer 27 can be improved, the forward voltage of the light emitting diode can be lowered, Can be improved.
- the ZnO layer 31 is formed by a hydrothermal synthesis method using a solution containing a ZnO precursor, and the ZnO layer 31 formed through hydrothermal synthesis is heated at a temperature of about 200 to 300 ° C under an N 2 atmosphere It can be heat-treated.
- the sheet resistance of the ZnO layer 31 can be reduced through the heat treatment, and the light transmittance can be improved. Because of the low light absorptance, the ZnO layer 31 can be formed with a relatively large thickness, for example, in the range of about 1000 A to about 1 um.
- the ZnO layer 31 may include a dopant.
- the ZnO layer 31 may include a metallic dopant and may be selected from the group consisting of silver (Ag), indium (In), tin (Sn), zinc (Zn), cadmium (Cd), gallium Al, Mg, Ti, Mo, Ni, Cu, Au, Pt, Rh, Ir, Ru) and palladium (Pd).
- the ZnO layer 31 may be formed of Ga-doped ZnO (GZO). By including the metallic dopant in the ZnO layer 31, the sheet resistance can be further lowered, and the current can be dispersed evenly in the horizontal direction.
- the present invention is not limited thereto, and the ZnO layer 31 may be formed of undoped ZnO.
- reference numeral 27 denotes a boundary region of the mesa
- reference numeral 30a denotes a portion of the first conductivity type semiconductor layer 23 that is exposed through the second conductivity type semiconductor layer 27 and the active layer 25 Through holes 30a.
- the ZnO layer 31 can be patterned by wet etching using a photoresist pattern and the second conductive type semiconductor layer 27 and the active layer 25 are dry etched using the same photoresist pattern to form the through holes 30a ) May be formed. Since the ZnO layer 31 is patterned by wet etching, the boundary of the ZnO layer 31 can be located inside the boundary of the second conductivity type semiconductor layer 27.
- the top surface of the first conductivity type semiconductor layer 23 is partially exposed along the mesa periphery.
- the through holes 30a may be disposed in various portions of the mesa to improve current dispersion.
- a ZnO layer 31 and a lower insulating layer 33 covering the mesa are formed.
- the lower insulating layer 33 covers the side surface of the mesa in particular to prevent the second conductive type semiconductor layer 27 and the active layer 23 from being exposed.
- the lower insulating layer 33 may be formed of a transparent insulating layer or a distributed Bragg reflector.
- the lower insulating layer 33 may be formed using a technique such as a chemical vapor deposition technique or an electron beam evaporation technique.
- the lower insulating layer 33 may be patterned using photolithography and etching techniques. Openings 33a for exposing the first conductivity type semiconductor layer 23 in the through holes 30a and openings 33b for exposing the ZnO layer 31 are formed by patterning the lower insulating layer 33 And the first conductivity type semiconductor layer 23 is exposed along the mesa.
- 4B illustrates that the first conductive semiconductor layer 23 is continuously exposed in a ring shape along the mesa periphery, but the present invention is not limited thereto, and the mesa may be exposed at plural portions intermittently at the periphery of the mesa have.
- the lower insulating layer 33 is patterned using a dry etching technique instead of the wet etching.
- the thickness of the ZnO layer 31 exposed under the openings 33b of the lower insulating layer 33 becomes thinner as the lower insulating layer 33 is over-crystallized.
- the thickness T2 of the ZnO layer under the lower insulating layer 33 may be approximately 40 to 100 nm smaller than the thickness T1 of the unetched ZnO layer 31 covered with the lower insulating layer 33.
- the thickness (T2) of the ZnO layer under the openings 33b can be maintained to a thickness of approximately 100 to 500 nm, thus ensuring good ohmic characteristics.
- a first pad metal layer 35a and a second pad metal layer 35b are formed on the lower insulating layer 33.
- the first pad metal layer 35a is electrically connected to the first conductive type semiconductor layer 23 exposed through the lower insulating layer 33.
- the first pad metal layer 35a is connected to the exposed first conductive semiconductor layer 23 along the mesa, and the first pad metal layer 35a is connected to the first conductive semiconductor layer 23 exposed through the openings 33a in the through holes 30a.
- the first pad metal layer 35a may be continuous as shown, but not limited thereto, and may be divided into a plurality of portions.
- the first pad metal layer 35a may be formed over a wide area to easily disperse the current in the light emitting diode.
- the second pad metal layer 35b covers the openings 33b of the lower insulating layer 33 and is connected to the ZnO layer 31.
- the second pad metal layer 35b may include a plurality of portions spaced from each other. And each part of the second pad metal layer 35b is connected to the ZnO layer 31.
- a second pad metal layer 35b is shown in this embodiment to be divided into a plurality of portions, it is not limited thereto, and a single relatively large second pad metal layer 35b may be formed in a plurality of openings (33b).
- a boundary region 35ab is formed between the first pad metal layer 35a and the second pad metal layer 35b and the lower insulating layer 33 is exposed in the boundary region 35ab.
- the first pad metal layer 35a and the second pad metal layer 35b may be formed of the same material together in the same process.
- the first and second pad metal layers 35a and 35b may be formed using a lift-off technique.
- the first pad metal layer 35a and the second pad metal layer 35b may include Ti, Cr, Ni or the like as an adhesive layer, and may include Ag or Al as the metal reflective layer. Furthermore, the first pad metal layer 35a and the second pad metal layer 35b may include Au as an oxidation preventing layer.
- the first pad metal layer 35a and the second pad metal layer 35b may be formed of a material such as Cr (25 ⁇ ) / Al (1200 ⁇ ) / Ni (1000 ⁇ ) / Ti (1000 ⁇ ) / Ni ⁇ ) / Ti (100 ⁇ ).
- an upper insulating layer 37 covering the first pad metal layer 35a and the second pad metal layer 35b is formed.
- the upper insulating layer 37 also covers the first conductivity type semiconductor layer 23 along the mesa.
- the upper insulating layer 37 may be formed of an insulating layer such as SiO2 or Si3N4 and protects the first and second pad metal layers 35a and 35b.
- the upper insulating layer 37 may be patterned using photolithography and etching techniques to expose the first openings 37a and the second pad metal layer 35b exposing the first pad metal layer 35a And the second openings 37b are formed. Further, the upper insulating layer 37 may be removed along the mesa periphery to expose the first conductive type semiconductor layer 23 or the substrate 21 to the edge portion of the substrate 21.
- the first bump pad 39a is electrically connected to the first pad metal layer 35a through the opening 37a of the upper insulating layer 37 and the second bump pad 39b is electrically connected to the upper insulating layer 37. [ And is electrically connected to the second pad metal layer 35b through the opening 37b of the second pad metal layer 35b.
- the first and second bump pads 39a and 39b may be formed using a lift-off technique, for example, using AuSn or solder.
- FIG. 5 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention
- FIG. 6 is a cross-sectional view taken along the cut line C-C 'of FIG. 5
- FIG. 7 is a cross- ≪ / RTI >
- the light emitting diode according to the present embodiment is substantially similar to the light emitting diode described with reference to FIGS. 1 to 3, but includes a light emitting diode and a mesa shape, a lower insulating layer 33, The positions of the openings 33a and 33b of the upper insulating layer 37 and the shapes of the openings 37a and 37b of the upper insulating layer 37 differ. Further, in this embodiment, the first and second bump pads 39a , 39b are omitted.
- differences from the above-described embodiments will be mainly described.
- the light emitting diode according to the present embodiment is a compact light emitting diode having a major axis direction and a minor axis direction and a length in the major axis direction of 600 mu m or less.
- the light emitting diode may have a size of, for example, 540 ⁇ 240 ⁇ m 2 .
- edge of the substrate 21 and the edge of the first conductivity type semiconductor layer 23 are shown as being aligned with each other in the above-described embodiment, in the present embodiment, (21).
- a mesa is located on the first conductivity type semiconductor layer 23, and a ZnO layer 31 is disposed on the mesa.
- Reference numeral 27 (31) indicates the outline of the mesa. As described above, the boundary of the ZnO layer 31 may be located inside the second conductive type semiconductor layer 27.
- the mesa has a long rectangular shape, but a plurality of grooves are formed on the side surface. However, in this embodiment, the through holes (30a in Fig. 1) surrounded by the second conductivity type semiconductor layer 27 and the active layer 25 are omitted.
- the lower insulating layer 33 has openings 33a and 33b, and the openings 33a are intermittently arranged along the mesa.
- the openings 33a are disposed near the sides of the mesa along the major axis direction and can also be disposed near the four corners of the mesa.
- the openings 33a may have an elongated shape and are disposed near the groove portions of the mesa.
- the openings 33b are located in the mesa upper region and expose the ZnO layer 31.
- the openings 33b may be arranged on the center line along the major axis direction of the light emitting diodes.
- the currents in the light emitting diodes can be evenly dispersed by arranging the openings 33a on the side surfaces of the mesa and arranging the openings 33b on the center line.
- the upper insulating layer 37 covers the first pad metal layer 35a and the second pad metal layer 35b and has a first opening 37a and a second opening 37b for exposing the first pad metal layer 35a and the second pad metal layer 35b, respectively.
- the first opening 37a and the second opening 37b can define the first pad region and the second pad region, and thus have a relatively large size.
- the first opening 37a defining the first pad region has a shape that encloses the protrusion of the second pad metal layer 35b as shown in FIG.
- the bump pads are omitted, and the first and second pad metal layers 35a and 35b exposed through the openings 37a and 37b of the upper insulating layer 37 function as bonding pads.
- FIG. 8 is a plan view for explaining a method of manufacturing the light emitting diode described with reference to FIGS. 5 to 7.
- FIG. The light emitting diode manufacturing method according to the present embodiment is substantially similar to the light emitting diode described with reference to FIG. 4, and thus a detailed description thereof will be omitted.
- a semiconductor stack 30 is formed on a substrate 21, a ZnO layer 31 is formed thereon, and a ZnO layer
- the second conductivity type semiconductor layer 27, and the active layer 25 are patterned to form a mesa.
- the mesa is formed to have a plurality of grooves on the side surfaces along the major axis direction. Mesh recessed regions are also formed at the four corners of the mesa.
- the first conductive semiconductor layer 23 exposed at the periphery of the mesa is patterned to expose the substrate 21.
- This process is generally referred to as an isolation process.
- the first embodiment has illustrated and described that the first conductivity type semiconductor layer 23 covers the entire surface of the substrate 21 without performing the isolation process in the previous embodiment, The edges are exposed.
- a lower insulating layer 33 is deposited and patterned using photolithography and dry etching techniques to form openings 33a and 33b.
- the lower insulating layer 33 also covers the first conductive semiconductor layer 23 and the substrate 21 that are exposed around the mesa. However, in the regions corresponding to the grooves of the mesa, the first conductive semiconductor layer 23 The openings 33a are formed.
- the openings 33b are formed on the ZnO layer 31 to expose the ZnO layer 31.
- a first pad metal layer 35a and a second pad metal layer 35b are formed on the lower insulating layer 33.
- the first pad metal layer 35a is connected to the first conductive type semiconductor layer 23 through the openings 33a of the lower insulating layer 33 and the second pad metal layer 35b is connected to the first conductive type semiconductor layer 23 through the openings 33b ZnO layer 31 as shown in FIG.
- the lower insulating layer 33 is exposed to the outside of the first pad metal layer 35a.
- an upper insulating layer 37 is formed to cover the first pad metal layer 35a and the second pad metal layer 35b.
- the upper insulating layer 37 covers the edge of the first pad metal layer 35a and covers the lower insulating layer 37 exposed outside the first pad metal layer 35a.
- the upper insulating layer 37 may be patterned using photolithography and etching techniques to form a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the second pad metal layer 35b. Two openings 37b are formed.
- the substrate 21 is divided to complete the light emitting diode.
- FIG. 9 is a schematic plan view for explaining a light emitting diode according to another embodiment of the present invention
- FIG. 10 is a sectional view taken along a perforated line E-E 'in FIG. 9
- FIG. 11 is a sectional view taken along a perforated line F- ≪ / RTI >
- the light emitting diode according to the present embodiment is substantially similar to the light emitting diode described above with reference to FIGS. 6 to 8, except that the first pad metal layer 35a extends along the first Type semiconductor layer 23 in the through hole 30a instead of being connected to the conductive type semiconductor layer 23.
- the mesa is formed to have a rectangular shape with smooth sides, and a through hole 30a through the second conductivity type semiconductor layer 27 and the active layer 23 to expose the first conductivity type semiconductor layer 23 is formed do.
- the through hole 30a has an elongated shape along the major axis direction of the light emitting diode, but the present invention is not limited thereto, and a plurality of through holes 30a may be arranged along the major axis direction .
- a ZnO layer 31 is located on the mesa, and the ZnO layer 31 has the same shape as the mesa.
- the lower insulating layer 33 covers the ZnO layer 31 and the first conductivity type semiconductor layer 23 and the substrate 21 which are covered with the mesa and are exposed around the mesa.
- the lower insulating layer 33 has openings 33a for exposing the first conductivity type semiconductor layer 23 in the through holes 30a and also has openings 33b for exposing the ZnO layer 31, .
- the opening 33a is formed in a shape similar to the through hole 30a, and the openings 33b are disposed around the through hole 30a.
- the first pad metal layer 35a is connected to the first conductivity type semiconductor layer 23 exposed in the through hole 30a and the second pad metal layer 35b is connected to the ZnO layer 31 exposed in the openings 33b. .
- the first pad metal layer 35a does not surround the second pad metal layer 35b.
- the first pad metal layer 35a includes a narrow and elongated protruding region
- the second pad metal layer 35b has a recess that receives a narrow and elongated region of the first pad metal layer 35a.
- the upper insulating layer 37 covers the first and second pad metal layers 35a and 35b and covers the lower insulating layer 33 exposed around the mesa.
- the upper insulating layer 37 has a first opening 37a for exposing the first pad metal layer 35a and a second opening 37b for exposing the second pad metal layer 35b.
- 37a and the second opening 37b define a first pad region and a second pad region, respectively.
- the second pad region has a shape enclosing the first pad metal layer 35a, and the first pad region includes a protruding region along the major axis direction.
- FIG. 12 is a schematic plan view for explaining the light emitting diode manufacturing method described with reference to FIGS. 9 to 11.
- FIG. The light emitting diode manufacturing method according to this embodiment is substantially similar to the light emitting diode manufacturing method described with reference to FIG. 8, except that the mesa is formed to have the through hole 30a.
- a semiconductor laminate 30 is formed on a substrate 21, a ZnO layer 31 is formed thereon, and a ZnO layer 31, Type semiconductor layer 27 and the active layer 25 are patterned to form a mesa.
- the mesa side surface can be formed smoothly and has a through hole 30a having an elongated shape along the major axis direction inside.
- the through hole 30a surrounds the second conductivity type semiconductor layer 27 and the active layer 25. Both ends of the through hole 30a in the longitudinal direction have a rounded shape.
- the end of the through hole 30a close to the second pad region may be formed to be relatively small.
- the substrate 21 is exposed by patterning the first conductive type semiconductor layer 23 exposed through the mesa through an isolation process.
- a lower insulating layer 33 is then deposited and patterned using photolithography and dry etching techniques to form openings 33a and 33b.
- the lower insulating layer 33 also covers the first conductive type semiconductor layer 23 and the substrate 21 exposed around the mesa.
- the opening 33a exposes the first conductive type semiconductor layer 23 in the through hole 30a and the opening 33b is formed on the ZnO layer 31 to expose the ZnO layer 31.
- a first pad metal layer 35a and a second pad metal layer 35b are formed on the lower insulating layer 33.
- the first pad metal layer 35a is connected to the first conductivity type semiconductor layer 23 through the opening 33a of the lower insulating layer 33 and the second pad metal layer 35b is connected to the ZnO Layer 31 as shown in FIG.
- the lower insulating layer 33 is exposed to the outside of the first pad metal layer 35a and the second pad metal layer 35b.
- the first pad metal layer 35a and the second pad metal layer 35b are laterally spaced from each other by the boundary region 35ab, and the first pad metal layer 35a is spaced apart from the second pad metal layer 35a, (35b).
- the first pad metal layer 35a may surround the second pad metal layer 35b or the second pad metal layer 35b may surround the first pad metal layer 35a, It is possible.
- an upper insulating layer 37 is formed to cover the first pad metal layer 35a and the second pad metal layer 35b.
- the upper insulating layer 37 covers the edges of the first pad metal layer 35a and the second pad metal layer 35b and is exposed to the outside of the first pad metal layer 35a and the second pad metal layer 35b And covers the lower insulating layer 37.
- the upper insulating layer 37 may be patterned using photolithography and etching techniques to form a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the second pad metal layer 35b. Two openings 37b are formed.
- the substrate 21 is divided to complete the light emitting diode.
- FIG. 13 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention
- FIG. 14 is a cross-sectional view taken along a perforated line G-G 'in FIG.
- the light emitting diode according to this embodiment is substantially similar to the light emitting diode described above with reference to FIGS. 1 to 3, except that the first pad metal layer 35a and the second pad metal layer 35b There is a difference in omission.
- differences from the above-described embodiments will be mainly described.
- the light emitting diode according to the present embodiment is a compact light emitting diode having a major axis direction and a minor axis direction and a length in the major axis direction of 600 mu m or less.
- the edge of the first conductivity type semiconductor layer 23 may be located inside the region surrounded by the edge of the substrate 21.
- a mesa is located on the first conductivity type semiconductor layer 23, and a ZnO layer 31 is disposed on the mesa.
- Reference numeral 27 (31) indicates the outline of the mesa.
- the ZnO layer 31 may have a planar shape similar to that of the second conductivity type semiconductor layer 31. As shown in FIG. 14, the boundary of the ZnO layer 31 may be located inside the second conductivity type semiconductor layer 27.
- the mesa may have a generally elongated rectangular shape along the substrate 21, but may have an indentation for exposing the first conductivity type semiconductor layer 23.
- the present embodiment is not limited to this, and a through hole surrounded by the second conductivity type semiconductor layer 27 and the active layer 25 may be formed in the mesa.
- the lower insulating layer 33 covers the mesa and the ZnO layer 31.
- the lower insulating layer 33 may cover the first conductivity type semiconductor layer 23 and the substrate 21.
- the lower insulating layer 33 has openings 33a and 33b which expose the first conductivity type semiconductor layer 23 and the opening 33b expose the mesa ZnO layer 31 .
- the openings 33a and 33b may be arranged to face each other along the major axis direction.
- the lower insulating layer 33 may be formed of various materials and structures as described above, and in particular, may be formed of a distributed Bragg reflector. 3, the thickness of the ZnO layer 31 located under the opening 33b of the lower insulating layer 33 is smaller than the thickness of the ZnO layer covered with the lower insulating layer 33. As shown in FIG. Since the lower region of the ZnO layer 31 contains more voids than the upper region, the refractive index of the ZnO layer 31 located under the opening 33b becomes smaller than that of the ZnO layer 31 in the other region . Accordingly, the total amount of light incident on the ZnO layer 31 through the lower region of the opening 33b can be reduced by using the total internal reflection, and the light loss due to the second bump pad 139b can be reduced.
- first bump pad 139a and the second bump pad 139b are disposed directly on the lower insulating layer 33. That is, the first pad metal layer 35a and the second pad metal layer 35b referred to in the previous embodiments are omitted.
- the upper insulating layer 37 may also be omitted.
- the widths of the first bump pad 139a and the second bump pad 139b may be smaller than the width of the mesa. Also, the second bump pad 139b may be disposed to be confined within the upper region of the mesa, but is not limited thereto.
- the light emitting diode having a simpler structure can be provided by omitting the first pad metal layer and the second pad metal layer.
- the light emitting diodes according to the embodiments described above can be used for a variety of applications including, for example, large-scale color flat panel displays, traffic lights, indoor lights, automotive headlamps, high density light sources, high resolution output systems and optical communication .
- the small light emitting diodes described with reference to Figs. 5 to 7, 9 to 11, or Figs. 13 and 14 can be usefully used for filament LED bulbs and the like.
- LEDs used in filament LED bulbs are electrically connected to each other by using bonding wires. When the filaments are not flat, bent, or are flexible filaments, wires may be broken and defective.
- the light emitting diodes according to the present embodiment can be bonded to the filament by flip-chip bonding without bonding wires, it is possible to prevent the occurrence of electrical disconnection.
- 15 is a schematic cross-sectional view for explaining an LED lamp according to an embodiment of the present invention.
- the LED lamp includes a bulb base 3000, a center pillar 3100, an LED filament 3200, and a transparent bulb 3300.
- the bulb base 3000 has the same electrode structure as that used in a conventional bulb.
- passive and active elements such as an AC / DC converter can be incorporated inside the bulb base 3000.
- the LED lamp according to the embodiments of the present invention can use a conventional socket, thus saving the installation cost of the LED lamp have.
- the center pillar 3100 is fixed to the bulb base 3000 and disposed in the center of the LED lamp.
- the center pillar 3100 may include a pedestal, a post, and an upper end.
- the center pillar 3100 is for supporting the LED filament 3200 and may be formed of, for example, glass.
- the LED filament 3200 includes a base, a conductive wiring, and a light emitting diode as a flexible light strap.
- the light emitting diode is the small light emitting diode described above with reference to Figs. 5 to 7, 9 to 11, or Figs. 13 and 14. Since the LED filament 3200 is formed of a flexible light strap, the shape of the LED filament 3200 can be variously modified. Particularly, since the small light emitting diode is bonded to the conductive wiring through the flip chip bonding, defects such as wire breakage are prevented even if the shape of the LED filament 3200 is variously changed.
- the LED filament 3200 may be electrically connected to the electrode of the bulb base 3000 through lead wires (not shown).
- Transparent bulb 3300 surrounds LED filament 3200 and separates it from the external environment.
- the transparent bulb 3300 may be formed of glass or plastic.
- Transparent bulb 3300 may have various shapes and may have the same shape as a conventional bulb.
Landscapes
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Abstract
A light-emitting diode according to one embodiment comprises a first conductive type semiconductor layer and a mesa disposed on the first conductive type semiconductor layer, wherein the mesa includes: a semiconductor laminate including an active layer and a second conductive type semiconductor layer; a ZnO layer located on the second conductive type semiconductor layer; a lower insulation layer covering the ZnO layer and the mesa and having an opening that exposes the ZnO layer; a first pad metal layer disposed on the lower insulation layer and electrically connected to the first conductive type semiconductor layer; a second pad metal layer electrically connected to the ZnO layer through the opening of the lower insulation layer and spaced apart from the first pad metal layer in a horizontal direction; and an upper insulation layer covering the first pad metal layer and the second pad metal layer and having a first opening and a second opening which expose the first pad metal layer and the second pad metal layer, respectively, wherein the ZnO layer below the opening of the lower insulation layer has a thickness thinner than that of the ZnO layer covered with the lower insulation layer.
Description
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 고효율 발광 다이오드에 관한 것이다.The present invention relates to a light emitting diode, and more particularly, to a high efficiency light emitting diode.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 광원용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 다이오드는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 자동차 헤드램프, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다. In general, nitrides of a Group III element such as gallium nitride (GaN) and aluminum nitride (AlN) have excellent thermal stability and have a direct bandgap energy band structure. Recently, nitride materials for visible light and ultraviolet Has received a lot of attention. Particularly, blue and green light emitting diodes using indium gallium nitride (InGaN) are utilized in various applications such as large-scale natural color flat panel displays, traffic lights, indoor lights, automobile head lamps, high density light sources, high resolution output systems and optical communication.
발광 다이오드는 전류를 입력하기 위한 전극을 필요로 한다. 나아가, p형 질화갈륨계 반도체층은 비저항이 높기 때문에 전류가 집중되는 문제가 발생되며, 이를 보완하기 위해 p형 질화갈륨계 반도체층에 오믹 콘택하는 인디움주석산화물(ITO)이 일반적으로 사용되고 있다.The light emitting diode requires an electrode for inputting current. Further, since the p-type gallium nitride based semiconductor layer has a high resistivity, a current concentration problem arises. To compensate for this problem, indium tin oxide (ITO), which makes an ohmic contact with the p-type gallium nitride based semiconductor layer, is generally used .
그런데 칩 스케일 발광 다이오드 패키지와 같은 고출력 발광 다이오드의 경우, 발광 다이오드를 보호하기 위한 절연층이 형성되며, 절연층 상에 전극 패드와 같은 추가적인 금속층이 형성된다. 이때, 투명 전극층에 전극 패드를 전기적으로 접속하기 위해 절연층을 식각하여 ITO를 노출시켜야 하는데, 절연층을 식각하는 동안 ITO가 에천트에 의해 손상될 수 있다. 특히, ITO는 광 흡수율이 상대적으로 높아 두께를 증가시키기 어려우며, 대체로 약 100nm 정도의 두께를 가진다. ITO 두께가 상대적으로 얇아서 절연층 식각시 p형 질화갈륨계 반도체층이 노출될 수 있으며, 이에 따라, p 오믹 특성이 나빠져 불량을 초래할 수 있다.However, in the case of a high output light emitting diode such as a chip scale light emitting diode package, an insulating layer for protecting the light emitting diode is formed, and an additional metal layer such as an electrode pad is formed on the insulating layer. At this time, in order to electrically connect the electrode pad to the transparent electrode layer, the insulating layer must be etched to expose the ITO. During the etching of the insulating layer, the ITO may be damaged by the etchant. In particular, ITO has a relatively high light absorptivity, which makes it difficult to increase the thickness, and has a thickness of about 100 nm on the whole. The ITO thickness is relatively thin, so that the p-type gallium nitride based semiconductor layer may be exposed when the insulating layer is etched, which may result in deterioration of the p-ohmic characteristics, resulting in defects.
이를 방지하기 위해, 절연층을 증착하기 전에 ITO 상에 별도의 금속층을 추가로 형성하거나, ITO 대신 금속 오믹층을 사용할 수 있다. 그러나 ITO 상에 별도의 금속층을 추가하거나 ITO 대신 금속 오믹층을 사용할 경우, 제조 공정이 복잡해지고 제조 비용이 증가한다.To prevent this, a separate metal layer may be additionally formed on the ITO before the insulating layer is deposited, or a metal ohmic layer may be used instead of ITO. However, when a separate metal layer is added to ITO or a metal ohmic layer is used instead of ITO, the manufacturing process becomes complicated and the manufacturing cost increases.
한편, 필라멘트 LED 램프와 같은 일반 조명에 발광 다이오드가 사용되고 있다. 막대 형상의 베이스 상에 복수의 발광 다이오드들이 본딩와이어를 이용하여 전기적으로 연결된다. 그런데, 최근 플렉서블(가요성) 라이트 스트랩을 이용하여 필라멘트의 형상을 다양하게 변형할 수 있는 기술이 개발되고 있다. 그런데 본딩 와이어를 이용한 전기적 연결은 라이트 스트랩의 변형에 취약하여 전기적 단선 등의 불량이 쉽게 발생된다.On the other hand, light emitting diodes are used in general lighting such as filament LED lamps. A plurality of light emitting diodes are electrically connected to each other through a rod-shaped base using a bonding wire. Recently, a technique has been developed that can variously change the shape of a filament by using a flexible (flexible) light strap. However, the electrical connection using the bonding wire is vulnerable to deformation of the light strap, so that defects such as electrical disconnection easily occur.
본 발명이 해결하고자 하는 과제는, 투명 오믹층을 사용하면서 단순한 구조를 가지며, 구조적 안정성 및 공정 안정성이 향상된 발광 다이오드를 제공하는 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a light emitting diode having a simple structure while using a transparent ohmic layer and having improved structural stability and process stability.
본 발명이 해결하고자 하는 또 다른 과제는, 전기적 단선 등의 불량 발생을 방지할 수 있는 단순한 칩 스케일 패키지 구조의 발광 다이오드를 제공하는 것이다.Another object of the present invention is to provide a light emitting diode having a simple chip scale package structure capable of preventing defects such as electrical disconnection.
본 발명의 일 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 상기 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체; 상기 제2 도전형 반도체층 상에 위치하는 ZnO층; 상기 ZnO층 및 메사를 덮되, 상기 ZnO층을 노출시키는 개구부를 가지는 하부 절연층; 상기 하부 절연층 상에 배치되고, 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 상기 하부 절연층의 개구부를 통해 상기 ZnO층에 전기적으로 접속하며, 상기 제1 패드 금속층으로부터 수평 방향으로 이격된 제2 패드 금속층; 상기 제1 패드 금속층 및 상기 제2 패드 금속층을 덮되 상기 제1 패드 금속층 및 상기 제2 패드 금속층을 각각 노출시키는 제1 개구부 및 제2 개구부를 가지는 상부 절연층을 포함하고, 상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 얇다.A light emitting diode according to an embodiment of the present invention includes a first conductivity type semiconductor layer and a mesa positioned on the first conductivity type semiconductor layer, wherein the mesa includes a semiconductor layer including an active layer and a second conductivity type semiconductor layer, A laminate; A ZnO layer disposed on the second conductive semiconductor layer; A lower insulating layer covering the ZnO layer and the mesa and having an opening exposing the ZnO layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer; A second pad metal layer electrically connected to the ZnO layer through an opening of the lower insulating layer and horizontally spaced apart from the first pad metal layer; And an upper insulating layer covering the first pad metal layer and the second pad metal layer, the upper insulating layer having a first opening and a second opening exposing the first pad metal layer and the second pad metal layer, The thickness of the ZnO layer below is smaller than the thickness of the ZnO layer covered with the lower insulating layer.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 상기 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체; 상기 제2 도전형 반도체층 상에 위치하는 ZnO층; 상기 ZnO층 및 메사를 덮되, 상기 제1 도전형 반도체층을 노출시키는 개구부 및 상기 ZnO층을 노출시키는 개구부를 가지는 하부 절연층; 상기 하부 절연층 상에 배치되고, 상기 하부 절연층의 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 범프 패드; 상기 하부 절연층 상에 배치되고, 상기 제1 범프 패드로부터 수평방향으로 이격되며, 상기 하부 절연층의 개구부를 통해 상기 ZnO층에 전기적으로 접속하는 제2 범프 패드를 포함하고, 상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 얇다.A light emitting diode according to another embodiment of the present invention includes a first conductive semiconductor layer and a mesa disposed on the first conductive semiconductor layer, wherein the mesa includes an active layer and a second conductive semiconductor layer A semiconductor laminate; A ZnO layer disposed on the second conductive semiconductor layer; A lower insulating layer covering the ZnO layer and the mesa, the lower insulating layer having an opening exposing the first conductive type semiconductor layer and an opening exposing the ZnO layer; A first bump pad disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through an opening of the lower insulating layer; And a second bump pad disposed on the lower insulating layer and horizontally spaced from the first bump pad and electrically connected to the ZnO layer through an opening of the lower insulating layer, The thickness of the ZnO layer under the opening is smaller than the thickness of the ZnO layer covered with the lower insulating layer.
본 발명의 실시예들에 따르면, 투명 전극층으로 광 흡수율이 낮은 ZnO층을 사용함으로써 투명 전극층을 두껍게 형성할 수 있다. 이에 따라, 하부 절연층의 개구부 아래의 ZnO층의 두께가 하부 절연층으로 덮인 ZnO층의 두께보다 얇게 형성되어도 하부 절연층의 개구부 아래의 ZnO층의 두께를 충분히 두껍게 할 수 있다. 따라서, 하부 절연층을 형성하기 전에 투명 전극층 상에 별도의 금속 반사층을 형성하거나 투명 전극층 대신에 금속 반사층을 형성할 필요가 없어 공정이 간편하며, 구조적 안정성이 향상된 발광 다이오드를 제공할 수 있다. 나아가, 본 발명의 실시예들에 따르면, 본딩 와이어 없이 플립칩 본딩이 가능한 소형 발광 다이오드가 제공될 수 있다.According to embodiments of the present invention, a transparent electrode layer can be formed thick by using a ZnO layer having a low light absorptivity as a transparent electrode layer. Accordingly, even if the thickness of the ZnO layer under the opening portion of the lower insulating layer is smaller than the thickness of the ZnO layer covered with the lower insulating layer, the thickness of the ZnO layer under the opening portion of the lower insulating layer can be made sufficiently thick. Accordingly, there is no need to form a separate metal reflection layer on the transparent electrode layer before forming the lower insulating layer or to form a metal reflection layer instead of the transparent electrode layer, thereby providing a light-emitting diode having a simple process and improved structural stability. Further, according to embodiments of the present invention, a small light emitting diode capable of flip chip bonding without a bonding wire can be provided.
본 발명의 다른 장점 및 효과에 대해서는 상세한 설명을 통해 더 명확하게 될 것이다.Other advantages and effects of the present invention will become more apparent from the detailed description.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.1 is a schematic plan view illustrating a light emitting diode according to an embodiment of the present invention.
도 2는 도 1의 절취선 A-A'를 따라 취해진 단면도이다.2 is a cross-sectional view taken along the percutaneous line A-A 'of Fig.
도 3은 도 1의 절취선 B-B'를 따라 취해진 단면도이다.3 is a cross-sectional view taken along the percutaneous line B-B 'of Fig.
도 4는 본 발명의 일 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 평면도들이다.4 is a plan view illustrating a method of fabricating a light emitting diode according to an embodiment of the present invention.
도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.5 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention.
도 6은 도 5의 절취선 C-C'를 따라 취해진 단면도이다.6 is a cross-sectional view taken along the perforated line C-C 'of FIG. 5;
도 7은 도 5의 절취선 D-D'를 따라 취해진 단면도이다.7 is a cross-sectional view taken along the perforated line D-D 'in Fig.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 개략적인 평면도들이다.8 is a schematic plan view illustrating a method of fabricating a light emitting diode according to another embodiment of the present invention.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.9 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention.
도 10은 도 9의 절취선 E-E'를 따라 취해진 단면도이다.10 is a cross-sectional view taken along the perforated line E-E 'in FIG.
도 11은 도 9의 절취선 F-F'를 따라 취해진 단면도이다.11 is a cross-sectional view taken along the perforated line F-F 'in Fig.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 개략적인 평면도들이다.12 is a schematic plan view illustrating a method of fabricating a light emitting diode according to another embodiment of the present invention.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.13 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention.
도 14는 도 13의 절취선 G-G'를 따라 취해진 단면도이다.14 is a cross-sectional view taken along the perforated line G-G 'in Fig.
도 15는 본 발명의 일 실시예에 따른 LED 램프를 설명하기 위한 개략적인 단면도이다.15 is a schematic cross-sectional view for explaining an LED lamp according to an embodiment of the present invention.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided by way of example so that those skilled in the art can sufficiently convey the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the width, length, thickness, etc. of components may be exaggerated for convenience. It is also to be understood that when an element is referred to as being " above " or " above " another element, But also includes the case where another component is interposed between the two. Like reference numerals designate like elements throughout the specification.
본 발명의 일 실시예에 따르면, 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 상기 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체; 상기 제2 도전형 반도체층 상에 위치하는 ZnO층; 상기 ZnO층 및 메사를 덮되, 상기 ZnO층을 노출시키는 개구부를 가지는 하부 절연층; 상기 하부 절연층 상에 배치되고, 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 상기 하부 절연층의 개구부를 통해 상기 ZnO층에 전기적으로 접속하며, 상기 제1 패드 금속층으로부터 수평 방향으로 이격된 제2 패드 금속층; 상기 제1 패드 금속층 및 상기 제2 패드 금속층을 덮되 상기 제1 패드 금속층 및 상기 제2 패드 금속층을 각각 노출시키는 제1 개구부 및 제2 개구부를 가지는 상부 절연층을 포함하고, 상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 얇은 발광 다이오드가 제공된다.According to an embodiment of the present invention, there is provided a semiconductor light emitting device including: a semiconductor multilayer body including a first conductive semiconductor layer and a mesa positioned on the first conductive semiconductor layer, the mesa including an active layer and a second conductive semiconductor layer; A ZnO layer disposed on the second conductive semiconductor layer; A lower insulating layer covering the ZnO layer and the mesa and having an opening exposing the ZnO layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer; A second pad metal layer electrically connected to the ZnO layer through an opening of the lower insulating layer and horizontally spaced apart from the first pad metal layer; And an upper insulating layer covering the first pad metal layer and the second pad metal layer, the upper insulating layer having a first opening and a second opening exposing the first pad metal layer and the second pad metal layer, And the thickness of the ZnO layer below the ZnO layer is less than the thickness of the ZnO layer covered with the lower insulating layer.
광 흡수율이 낮은 ZnO층을 채택함으로써 하부 절연층의 개구부 아래의 ZnO층을 충분히 두껍게 남길 수 있어 구조적 안정성이 향상된다. 또한, 하부 절연층 아래에 금속 반사층을 사용할 필요가 없어 제조 공정이 단순하여 공정 안정성이 향상된다.By adopting the ZnO layer having a low light absorptivity, the ZnO layer under the opening portion of the lower insulating layer can be left sufficiently thick, thereby improving the structural stability. Further, since it is not necessary to use a metal reflection layer under the lower insulating layer, the manufacturing process is simple and the process stability is improved.
상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 40 내지 100nm 얇을 수 있다.The thickness of the ZnO layer under the opening of the lower insulating layer may be thinner by 40 to 100 nm than the thickness of the ZnO layer covered with the lower insulating layer.
나아가, 상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 100nm 이상일 수 있다. 상기 하부 절연층의 개구부 아래의 ZnO층의 두께를 100nm 이상 확보함으로써 안정한 오믹 콘택을 보증할 수 있다. 상기 하부 절연층의 개구부 아래의 ZnO층의 두께의 상한은 특별히 한정되는 것은 아니지만, 예를 들어 500nm 이하일 수 있다.Furthermore, the thickness of the ZnO layer under the opening of the lower insulating layer may be 100 nm or more. The thickness of the ZnO layer under the opening portion of the lower insulating layer is ensured to be 100 nm or more, thereby ensuring stable ohmic contact. The upper limit of the thickness of the ZnO layer under the opening of the lower insulating layer is not particularly limited, but may be 500 nm or less, for example.
한편, 상기 하부 절연층은 상기 메사 둘레를 따라 상기 제1 도전형 반도체층을 노출시키고, 상기 제1 패드 금속층은 상기 메사 둘레를 따라 노출된 제1 도전형 반도체층에 접속할 수 있다.Meanwhile, the lower insulating layer may expose the first conductive semiconductor layer along the mesa, and the first pad metal layer may be connected to the first conductive semiconductor layer exposed along the mesa.
특히, 상기 하부 절연층은 상기 메사 둘레를 따라 상기 제1 도전형 반도체층을 노출시키는 복수의 개구부들을 포함하고, 상기 제1 패드 금속층은 상기 복수의 개구부들을 통해 상기 제1 도전형 반도체층에 접속할 수 있다.In particular, the lower insulating layer includes a plurality of openings exposing the first conductive type semiconductor layer along the mesa, and the first pad metal layer is connected to the first conductive type semiconductor layer through the plurality of openings .
또한, 상기 메사는 측면을 따라 배치된 복수의 홈들을 포함하고, 상기 하부 절연층의 복수의 개구부들은 상기 복수의 홈들에 대응하여 배치될 수 있다. 이에 따라, 정해진 발광 다이오드의 면적 내에서 발광 영역을 증가시킬 수 있다.In addition, the mesa may include a plurality of grooves disposed along the side surface, and a plurality of openings of the lower insulating layer may be disposed corresponding to the plurality of grooves. Accordingly, the light emitting area can be increased within the area of the predetermined light emitting diode.
한편, 상기 메사는 상기 제2 도전형 반도체층 및 활성층을 통해 상기 제1 도전형 반도체층을 노출시키는 관통홀을 가지고, 상기 하부 절연층은 상기 관통홀 내에서 상기 제1 도전형 반도체층을 노출시키는 개구부를 가지며, 상기 제1 패드 금속층은 상기 관통홀 내에서 상기 제1 도전형 반도체층에 접속할 수 있다.Meanwhile, the mesa may have a through hole exposing the first conductivity type semiconductor layer through the second conductivity type semiconductor layer and the active layer, and the lower insulation layer may expose the first conductivity type semiconductor layer in the through hole. And the first pad metal layer may be connected to the first conductive type semiconductor layer in the through hole.
일 실시예에 있어서, 상기 메사는 복수의 관통홀을 가질 수 있으며, 상기 하부 절연층은 각각의 관통홀 내에서 제1 도전형 반도체층을 노출시키는 개구부들을 가지고, 상기 제1 패드 금속층은 각각의 관통홀 내에서 상기 제1 도전형 반도체층에 접속할 수 있다.In one embodiment, the mesa may have a plurality of through holes, wherein the lower insulating layer has openings exposing the first conductivity type semiconductor layer in each through hole, And can be connected to the first conductivity type semiconductor layer in the through hole.
다른 실시예에 있어서, 상기 관통홀은 발광 다이오드의 길이 방향을 따라 기다란 형상을 가질 수 있다. 나아가, 상기 제1 패드 금속층은 상기 관통홀을 덮고, 상기 제2 패드 금속층의 부분들은 상기 관통홀의 길이 방향을 따라 상기 관통홀의 양측에 배치될 수 있다. 제2 패드 금속층을 관통홀의 길이 방향을 따라 관통홀의 양측에 배치함으로써 ZnO층 내에서의 전류 분산을 도울 수 있다.In another embodiment, the through hole may have an elongated shape along the longitudinal direction of the light emitting diode. Furthermore, the first pad metal layer may cover the through holes, and the portions of the second pad metal layer may be disposed on both sides of the through holes along the longitudinal direction of the through holes. By arranging the second pad metal layer on both sides of the through hole along the longitudinal direction of the through hole, it is possible to help the current dispersion in the ZnO layer.
몇몇 실시예들에 있어서, 상기 하부 절연층은 상기 메사 둘레를 따라 상기 제1 도전형 반도체층을 노출시키고, 상기 제1 패드 금속층은 또한 상기 메사 둘레를 따라 노출된 상기 제1 도전형 반도체층에 접속할 수 있다.In some embodiments, the lower insulating layer exposes the first conductive type semiconductor layer along the mesa, and the first pad metal layer is further formed on the first conductive type semiconductor layer exposed along the mesa Can be connected.
몇몇 실시예들에 있어서, 상기 상부 절연층의 제1 및 제2 개구부들은 발광 다이오드의 패드 영역들을 정의할 수 있다. 따라서, 범프 패드들을 생략할 수 있으며, 이에 따라, 제조 공정이 단순한 발광 다이오드가 제공된다.In some embodiments, the first and second openings of the upper insulating layer may define pad areas of the light emitting diode. Therefore, the bump pads can be omitted, thereby providing a light emitting diode having a simple manufacturing process.
다른 실시예들에 있어서, 상기 발광 다이오드는 상기 상부 절연층 상에 배치되고, 각각 제1 패드 금속층 및 제2 패드 금속층에 전기적으로 접속하는 제1 범프 패드 및 제2 범프 패드를 더 포함할 수 있다.In other embodiments, the light emitting diode may further include a first bump pad and a second bump pad disposed on the upper insulating layer and electrically connected to the first pad metal layer and the second pad metal layer, respectively .
나아가, 상기 제2 패드 금속층은 상기 제1 패드 금속층으로 둘러싸이고, 상기 제1 패드 금속층과 상기 제2 패드 금속층의 경계 영역에서 상기 하부 절연층이 노출되며, 상기 노출된 하부 절연층은 상기 상부 절연층으로 덮일 수 있다.Further, the second pad metal layer is surrounded by the first pad metal layer, and the lower insulating layer is exposed in a boundary region between the first pad metal layer and the second pad metal layer, Layer.
따라서, 상기 제1 패드 금속층과 제2 패드 금속층은 동일 공정에서 함께 형성될 수 있다.Accordingly, the first pad metal layer and the second pad metal layer may be formed together in the same process.
일 실시예에 있어서, 상기 제2 패드 금속층은 복수 부분들로 나뉘어 배치될 수 있으며, 상기 제1 패드 금속층은 상기 복수 부분들을 각각 둘러쌀 수 있다.In one embodiment, the second pad metal layer may be divided into a plurality of portions, and the first pad metal layer may surround the plurality of portions.
나아가, 상기 제1 및 제2 범프 패드는 각각 제2 패드 금속층의 복수의 부분들에 걸쳐서 배치될 수 있다. 상기 제2 범프 패드는 상기 제2 패드 금속층의 복수의 부분들에 각각 전기적으로 연결된다.Further, the first and second bump pads may each be disposed over a plurality of portions of the second pad metal layer. The second bump pad is electrically connected to a plurality of portions of the second pad metal layer, respectively.
일 실시예에 있어서, 상기 하부 절연층은 상기 ZnO층을 노출시키는 개구부를 복수개 포함할 수 있다. 이에 따라, 제2 패드 금속층이 복수의 지점들에서 ZnO층에 접속될 수 있으며, 제2 패드 금속층에 의해 ZnO층 내의 전류 분산을 도울 수 있다.In one embodiment, the lower insulating layer may include a plurality of openings exposing the ZnO layer. Thus, a second pad metal layer can be connected to the ZnO layer at a plurality of points, and the second pad metal layer can assist in current dispersion in the ZnO layer.
일 실시예에 있어서, 상기 하부 절연층은 분포 브래그 반사기일 수 있다. 따라서, ZnO층을 투과한 광은 하부 절연층에 의해 반사될 수 있다.In one embodiment, the lower insulating layer may be a distributed Bragg reflector. Therefore, the light transmitted through the ZnO layer can be reflected by the lower insulating layer.
다른 실시예에 있어서, 상기 하부 절연층은 SiO2로 형성될 수 있으며, 상기 제1 패드 금속층 및 제2 패드 금속층은 금속 반사층을 포함할 수 있다. 이에 따라, ZnO층 및 하부 절연층을 투과한 광이 제1 패드 금속층 및 제2 패드 금속층에 의해 반사될 수 있다.In another embodiment, the lower insulating layer may be formed of SiO 2, and the first pad metal layer and the second pad metal layer may include a metal reflective layer. Accordingly, light transmitted through the ZnO layer and the lower insulating layer can be reflected by the first pad metal layer and the second pad metal layer.
일 실시예에 있어서, 상기 상부 절연층의 제2 개구부는 상기 ZnO층을 노출시키는 하부 절연층의 개구부 상에 위치할 수 있으며, 상기 상부 절연층의 제1 개구부는 상기 ZnO층을 노출시키는 하부 절연층의 개구부로부터 횡방향으로 이격된다.In one embodiment, the second opening of the upper insulating layer may be located on the opening of the lower insulating layer that exposes the ZnO layer, and the first opening of the upper insulating layer may include a lower insulating layer And is laterally spaced from the opening of the layer.
이와 달리, 상기 상부 절연층의 제1 및 제2 개구부들 모두 상기 ZnO층을 노출시키는 상기 하부 절연층의 개구부로부터 횡방향으로 이격될 수 있다.Alternatively, both the first and second openings of the upper insulating layer may be laterally spaced from the opening of the lower insulating layer that exposes the ZnO layer.
본 발명의 또 다른 실시예에 따르면, 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 상기 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체; 상기 제2 도전형 반도체층 상에 위치하는 ZnO층; 상기 ZnO층 및 메사를 덮되, 상기 제1 도전형 반도체층을 노출시키는 개구부 및 상기 ZnO층을 노출시키는 개구부를 가지는 하부 절연층; 상기 하부 절연층 상에 배치되고, 상기 하부 절연층의 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 범프 패드; 상기 하부 절연층 상에 배치되고, 상기 제1 범프 패드로부터 수평방향으로 이격되며, 상기 하부 절연층의 개구부를 통해 상기 ZnO층에 전기적으로 접속하는 제2 범프 패드를 포함하고, 상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 얇은 발광 다이오드가 제공된다.According to still another embodiment of the present invention, there is provided a semiconductor light emitting device, comprising: a first conductive semiconductor layer; and a mesa positioned on the first conductive semiconductor layer, wherein the mesa includes a semiconductor layered structure including an active layer and a second conductive type semiconductor layer ; A ZnO layer disposed on the second conductive semiconductor layer; A lower insulating layer covering the ZnO layer and the mesa, the lower insulating layer having an opening exposing the first conductive type semiconductor layer and an opening exposing the ZnO layer; A first bump pad disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through an opening of the lower insulating layer; And a second bump pad disposed on the lower insulating layer and horizontally spaced from the first bump pad and electrically connected to the ZnO layer through an opening of the lower insulating layer, The thickness of the ZnO layer under the opening is thinner than the thickness of the ZnO layer covered with the lower insulating layer.
상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 40 내지 100nm 얇을 수 있다.The thickness of the ZnO layer under the opening of the lower insulating layer may be thinner by 40 to 100 nm than the thickness of the ZnO layer covered with the lower insulating layer.
나아가, 상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 100nm 이상일 수 있다.Furthermore, the thickness of the ZnO layer under the opening of the lower insulating layer may be 100 nm or more.
또한, 상기 하부 절연층은 분포 브래그 반사기를 포함할 수 있다.In addition, the lower insulating layer may include a distributed Bragg reflector.
한편, 상기 제1 범프 패드 및 제2 범프 패드는 상기 메사의 폭보다 좁은 폭을 가질 수 있다.Meanwhile, the first bump pad and the second bump pad may have a narrower width than the width of the mesa.
또한, 상기 제1 범프 패드는 상기 메사의 상부 영역 내에 한정되어 위치할 수 있다.In addition, the first bump pad may be located within the upper region of the mesa.
한편, 상기 ZnO층을 노출시키는 개구부 아래의 ZnO층의 굴절률은 상기 하부 절연층으로 덮인 다른 영역의 ZnO층의 굴절률보다 작을 수 있다.On the other hand, the refractive index of the ZnO layer under the opening for exposing the ZnO layer may be smaller than the refractive index of the ZnO layer in the other region covered with the lower insulating layer.
이하 도면을 참조하여 구체적으로 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 2는 도 1의 절취선 A-A'를 따라 취해진 단면도이며, 도 3은 도 1의 절취선 B-B'를 따라 취해진 단면도이다.1 is a schematic plan view for explaining a light emitting diode according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the cut line A-A 'of FIG. 1, and FIG. 3 is a cross- Fig.
도 1 내지 도 3을 참조하면, 상기 발광 다이오드는 기판(21), 반도체 적층체(30), ZnO층(31), 하부 절연층(33), 제1 패드 금속층(35a), 제2 패드 금속층(35b), 상부 절연층(37), 제1 범프 패드(39a) 및 제2 범프 패드(39b)를 포함한다. 반도체 적층체(30)는 제1 도전형 반도체층(23), 활성층(25), 및 제2 도전형 반도체층(27)을 포함한다.1 to 3, the light emitting diode includes a substrate 21, a semiconductor laminate 30, a ZnO layer 31, a lower insulating layer 33, a first pad metal layer 35a, A second bump pad 35b, an upper insulating layer 37, a first bump pad 39a, and a second bump pad 39b. The semiconductor laminate 30 includes a first conductivity type semiconductor layer 23, an active layer 25, and a second conductivity type semiconductor layer 27.
기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 한정되지 않으며, 예컨대, 사파이어 기판, SiC 기판, GaN 기판, Si 기판 등 다양할 수 있다. 상기 기판(21)은 특히 패터닝된 사파이어 기판일 수 있다.The substrate 21 is not particularly limited as long as it is a substrate on which the gallium nitride based semiconductor layer can be grown. For example, the substrate 21 may be a sapphire substrate, a SiC substrate, a GaN substrate, a Si substrate, or the like. The substrate 21 may be a patterned sapphire substrate.
기판(21)은 도 1의 평면도에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(21)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다. 본 실시예에서, 기판(21)은 예를 들어 800×800 ㎛2 이상, 특히 1100×1100 ㎛2 일 수 있다.The substrate 21 may have a rectangular or square shape as shown in the plan view of FIG. 1, but is not limited thereto. The size of the substrate 21 is not particularly limited and may be variously selected. In this embodiment, the substrate 21 may be, for example, 800 x 800 탆 2 or more, particularly 1100 x 1100 탆 2 .
제1 도전형 반도체층(23)은 기판(21) 상에 배치된다. 제1 도전형 반도체층(23)은 기판(21) 상에서 성장된 층으로, 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층을 포함한다.The first conductive type semiconductor layer 23 is disposed on the substrate 21. The first conductivity type semiconductor layer 23 is a layer grown on the substrate 21 and includes a gallium nitride based semiconductor layer doped with impurities such as Si.
제1 도전형 반도체층(23) 상에 활성층(25) 및 제2 도전형 반도체층(27)이 배치된다. 활성층(25)은 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 배치된다. 활성층(25) 및 제2 도전형 반도체층(27)은 제1 도전형 반도체층(23)보다 작은 면적을 가질 수 있다. 활성층(25) 및 제2 도전형 반도체층(27)은 메사 식각에 의해 메사 형태로 제1 도전형 반도체층(23) 상에 위치할 수 있다. 이에 따라, 제1 도전형 반도체층(23)의 상면 일부가 노출된다. 예컨대, 제1 도전형 반도체층(23)은 메사 둘레를 따라 노출될 수 있다. 또한, 메사는 다양한 형태로 형성될 수 있으며, 메사 형태에 따라 제1 도전형 반도체층(23)이 노출되는 영역이 다양하게 변형될 수 있다. 상기 메사는 또한 도 1 및 도 2에 도시한 바와 같이 제2 도전형 반도체층(27) 및 활성층(25)을 관통하는 관통홀들(30a)을 가질 수 있다. 관통홀들(30a)은 제2 도전형 반도체층(27) 및 활성층(25)을 둘러싸인다. 본 실시예에 있어서, 관통홀들(30a)은 대체로 원형 형상을 가지지만 본 발명이 이에 한정되는 것은 아니며, 다양한 형상을 가질 수 있다.The active layer 25 and the second conductivity type semiconductor layer 27 are disposed on the first conductivity type semiconductor layer 23. The active layer 25 is disposed between the first conductivity type semiconductor layer 23 and the second conductivity type semiconductor layer 27. The active layer 25 and the second conductivity type semiconductor layer 27 may have a smaller area than the first conductivity type semiconductor layer 23. The active layer 25 and the second conductivity type semiconductor layer 27 may be located on the first conductivity type semiconductor layer 23 in a mesa form by mesa etching. Thus, a part of the upper surface of the first conductivity type semiconductor layer 23 is exposed. For example, the first conductivity type semiconductor layer 23 may be exposed along the mesa. In addition, the mesa may be formed in various shapes, and the region in which the first conductivity type semiconductor layer 23 is exposed may be variously modified depending on the mesa shape. The mesa may also have through holes 30a passing through the second conductive type semiconductor layer 27 and the active layer 25 as shown in FIGS. The through holes 30a surround the second conductivity type semiconductor layer 27 and the active layer 25. In the present embodiment, the through holes 30a have a generally circular shape, but the present invention is not limited thereto and may have various shapes.
활성층(25)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(25) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정한다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다.The active layer 25 may have a single quantum well structure or a multiple quantum well structure. The composition and thickness of the well layer in the active layer 25 determine the wavelength of the generated light. In particular, by controlling the composition of the well layer, it is possible to provide an active layer that generates ultraviolet light, blue light or green light.
한편, 제2 도전형 반도체층(27)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층을 포함한다. 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다. 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 금속유기화학 기상 성장법(MOCVD) 또는 분자선 에피택시(MBE)와 같은 공지의 방법을 이용하여 챔버 내에서 기판(21) 상에 성장되어 형성될 수 있다.On the other hand, the second conductivity type semiconductor layer 27 includes a p-type impurity, for example, a gallium nitride based semiconductor layer doped with Mg. Although the first conductive semiconductor layer 23 and the second conductive semiconductor layer 27 may each be a single layer, the present invention is not limited thereto, and may be a multiple layer or a superlattice layer. The first conductivity type semiconductor layer 23, the active layer 25 and the second conductivity type semiconductor layer 27 are formed by a known method such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE) And may be formed on the substrate 21 by growing.
한편, ZnO층(31)은 제2 도전형 반도체층(27) 상에 배치되며, 제2 도전형 반도체층(27)에 전기적으로 접속한다. ZnO층(31)은 제2 도전형 반도체층(27)의 상부 영역에서 제2 도전형 반도체층(27)의 거의 전 영역에 걸쳐 배치될 수 있다. 다만, 도 1에서 ZnO층(31)의 경계가 제2 도전형 반도체층(27)과 겹치는 것으로 도시하지만, 이들의 경계가 반드시 완전히 겹치는 것은 아니다. 즉, ZnO층(31)의 경계는 제2 도전형 반도체층(27)의 경계로 둘러싸인 영역 내측에 위치할 수 있으며, 따라서, ZnO층(31) 영역은 제2 도전형 반도체층(27)의 영역보다 작을 수 있다.On the other hand, the ZnO layer 31 is disposed on the second conductivity type semiconductor layer 27 and electrically connected to the second conductivity type semiconductor layer 27. The ZnO layer 31 may be disposed over substantially the entire region of the second conductivity type semiconductor layer 27 in the upper region of the second conductivity type semiconductor layer 27. Although the boundary of the ZnO layer 31 is shown as overlapping the second conductivity type semiconductor layer 27 in FIG. 1, these boundaries are not necessarily completely overlapped. That is, the boundary of the ZnO layer 31 may be located inside the region surrounded by the boundary of the second conductivity type semiconductor layer 27, and thus the region of the ZnO layer 31 may be located within the region of the second conductivity type semiconductor layer 27 Region.
ZnO층(31)은 수열합성법을 이용하여 형성될 수 있으며, 따라서, ZnO층(31)의 하부 영역이 상부 영역보다 더 많은 보이드들을 포함할 수 있다.The ZnO layer 31 may be formed using hydrothermal synthesis, and thus the lower region of the ZnO layer 31 may contain more voids than the upper region.
하부 절연층(33)은 ZnO층(31)을 덮고 메사를 덮는다. 하부 절연층(33)은 제1 도전형 반도체층(23)의 일부 영역을 노출시킨다. 예를 들어, 하부 절연층(33)은 메사 둘레를 따라 제1 도전형 반도체층(23)을 노출시킬 수 있다. 또한, 하부 절연층(33)은 관통홀들(30a) 내에서 제1 도전형 반도체층(23)을 노출시키는 개구부들(33a)을 가진다.The lower insulating layer 33 covers the ZnO layer 31 and covers the mesa. The lower insulating layer 33 exposes a portion of the first conductivity type semiconductor layer 23. For example, the lower insulating layer 33 may expose the first conductivity type semiconductor layer 23 along the mesa. The lower insulating layer 33 has openings 33a for exposing the first conductivity type semiconductor layer 23 in the through holes 30a.
한편, 하부 절연층(33)은 또한, ZnO층(31)을 노출시키는 개구부(33b)를 가진다. 개구부(33b)는 ZnO층(31) 상에 한정된다. 복수의 개구부들(33b)이 ZnO층(31) 상에 정렬될 수 있다. 하부 절연층(33)의 개구부(33b) 하부에 위치하는 ZnO층(31)의 두께(T2)는 하부 절연층(33)으로 덮인 ZnO층(31)의 두께(T1)보다 작다. 예컨대, ZnO층(31)의 두께(T2)는 ZnO층(31)의 두께(T1)보다 40 내지 100nm 작을 수 있다. 그러나, ZnO층(31)의 두께(T2)는 100nm 이상일 수 있으며, 따라서, 양호한 오믹 특성을 유지할 수 있다. ZnO층(31)의 두께(T2)의 상한은 특별히 한정되지 않으며, 예컨대 500nm 이하일 수 있다.On the other hand, the lower insulating layer 33 also has an opening 33b for exposing the ZnO layer 31. The opening 33b is defined on the ZnO layer 31. [ A plurality of openings 33b may be aligned on the ZnO layer 31. [ The thickness T2 of the ZnO layer 31 located under the opening 33b of the lower insulating layer 33 is smaller than the thickness T1 of the ZnO layer 31 covered with the lower insulating layer 33. [ For example, the thickness T2 of the ZnO layer 31 may be smaller than the thickness T1 of the ZnO layer 31 by 40 to 100 nm. However, the thickness T2 of the ZnO layer 31 may be 100 nm or more, and therefore good ohmic characteristics can be maintained. The upper limit of the thickness T2 of the ZnO layer 31 is not particularly limited and may be 500 nm or less, for example.
한편, ZnO층(31)은 그 상부 영역보다 하부 영역에 더 많은 보이드들을 포함하기 때문에, 두께(T2)를 갖는 ZnO층(31)의 굴절률이 두께(T1)을 갖는 ZnO층(31)보다 더 작은 굴절률을 가진다. 그 결과, 개구부(33b) 아래의 제2 도전형 반도체층(27)과 ZnO층(31) 간의 굴절률 차이가 다른 영역에서의 제2 도전형 반도체층(27)과 ZnO층(31) 간의 굴절률 차이보다 더 크다. 따라서, 제2 도전형 반도체층(27)과 ZnO층(31)의 계면들 중, 개구부(33b) 아래 영역이 다른 영역에 비해 내부 전반사가 일어나는 임계각이 더 작아, 더 많은 내부 전반사가 발생된다.On the other hand, since the ZnO layer 31 contains more voids in the lower region than the upper region, the refractive index of the ZnO layer 31 having the thickness T2 is higher than that of the ZnO layer 31 having the thickness T1. And has a small refractive index. As a result, the refractive index difference between the second conductivity type semiconductor layer 27 and the ZnO layer 31 in the region where the refractive index difference between the second conductivity type semiconductor layer 27 and the ZnO layer 31 under the opening portion 33b is different . Therefore, the critical angle at which the total internal reflection occurs at the interface between the second conductivity type semiconductor layer 27 and the ZnO layer 31 and the region under the opening 33b is smaller than that at other regions, resulting in more total internal reflection.
하부 절연층(33)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 하부 절연층(33)은 단일층 또는 다중층으로 형성될 수 있다. 나아가, 하부 절연층(33)은 제1 굴절률을 갖는 제1 재료층과 제2 굴절률을 갖는 제2 재료층이 교대로 적층된 분포 브래그 반사기를 포함할 수 있다. 예컨대, 활성층(25)에서 생성된 청색광을 반사시키기 위해, 하부 절연층(33)은 400~500nm의 파장 대역에서 반사율이 높은 분포 브래그 반사기일 수 있다. 나아가, 활성층(25)에서 생성된 광뿐만 아니라, 형광체와 같은 파장변환층에 의해 파장변환된 광을 포함하는 가시광을 반사시키기 위해, 하부 절연층(33)은 약 400~700nm의 전 파장대역에서 반사율이 높은 분포 브래그 반사기일 수 있다. 여기서, 상기 제1 재료층은 SiO2층 또는 MgF2일 수 있으며, 제2 재료층은 상기 제1 재료층보다 높은 굴절률을 가지는 물질층일 수 있다. 제2 재료층은 예를 들어, TiO2, Nb2O5 또는 ZrO2일 수 있다. 단일의 제1 재료층과 단일의 제2 재료층이 교대로 적층될 수도 있지만, 이에 한정되는 것은 아니며, 2 이상의 제1 재료층 또는 2 이상의 제2 재료층이 사용될 수도 있다.The lower insulating layer 33 may comprise silicon oxide or silicon nitride. The lower insulating layer 33 may be formed as a single layer or a multilayer. Further, the lower insulating layer 33 may include a distributed Bragg reflector in which a first material layer having a first refractive index and a second material layer having a second refractive index are alternately laminated. For example, in order to reflect the blue light generated in the active layer 25, the lower insulating layer 33 may be a distributed Bragg reflector having a high reflectivity in a wavelength band of 400 to 500 nm. Furthermore, in order to reflect not only the light generated in the active layer 25 but also the visible light including the wavelength-converted light by the wavelength conversion layer such as the phosphor, the lower insulating layer 33 is formed in a full wavelength band of about 400 to 700 nm It can be a distributed Bragg reflector with high reflectance. Here, the first material layer may be a SiO 2 layer or MgF 2 , and the second material layer may be a material layer having a refractive index higher than that of the first material layer. The second material layer may be, for example, TiO 2, Nb 2 O 5 or ZrO 2. Although a single first material layer and a single second material layer may be alternately laminated, the present invention is not limited thereto, and two or more first material layers or two or more second material layers may be used.
제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 상기 하부 절연층(33) 상에 배치된다. 제1 패드 금속층(35a)과 제2 패드 금속층(35b) 사이에 경계 영역(35ab)이 형성될 수 있으며, 상기 경계 영역에서 하부 절연층(33)이 노출된다.The first pad metal layer 35a and the second pad metal layer 35b are disposed on the lower insulating layer 33. [ A boundary region 35ab may be formed between the first pad metal layer 35a and the second pad metal layer 35b and the lower insulating layer 33 is exposed in the boundary region.
제1 패드 금속층(35a)은 제2 패드 금속층(35b)을 둘러싸며 하부 절연층(33)을 덮고 하부 절연층(33)을 통해 노출된 제1 도전형 반도체층(23)에 접속된다. 제1 패드 금속층(35a)은 메사 둘레를 따라 제1 도전형 반도체층(23)에 접속할 수 있으며, 이에 따라, 제1 도전형 반도체층(23)의 넓은 영역에 걸쳐 전류를 분산시킬 수 있다. 또한, 제1 패드 금속층(35a)은 메사 내부에 형성된 관통홀들(30a) 내에서 제1 도전형 반도체층(23)에 접속할 수 있다. 제1 패드 금속층(35a)이 메사 둘레 및 관통홀들(30a) 내에서 제1 도전형 반도체층(23)에 접속되기 때문에, 특히, 800×800㎛2 이상의 대형 크기의 발광 다이오드에서 전류 분산 성능을 향상시킬 수 있다.The first pad metal layer 35a surrounds the second pad metal layer 35b and is connected to the first conductive type semiconductor layer 23 covering the lower insulating layer 33 and exposed through the lower insulating layer 33. [ The first pad metal layer 35a may be connected to the first conductive semiconductor layer 23 along the mesa periphery so that current can be dispersed over a wide region of the first conductive semiconductor layer 23. [ In addition, the first pad metal layer 35a may be connected to the first conductivity type semiconductor layer 23 in the through holes 30a formed in the mesa. Since the first pad metal layer 35a is connected to the first conductivity type semiconductor layer 23 in the mesa periphery and the through holes 30a and particularly in a large size light emitting diode of 800 x 800 m 2 or more, Can be improved.
제2 패드 금속층(35b)은 하부 절연층(33)의 개구부들(33b)을 통해 ZnO층(31)에 접속된다. 제1 패드 금속층(35a)과 제2 패드 금속층(35b)은 동일 재료로 동일 공정에 의해 형성될 수 있다. 또한, 도시한 바와 같이, 제2 패드 금속층(35b)은 복수의 부분들에 나뉘어 배치될 수 있다. 제2 패드 금속층(35b)의 각 부분들이 하부 절연층(33)의 개구부들(33b)을 통해 ZnO층(31)에 접속한다. 한편, 제1 패드 금속층(35a)은 제2 패드 금속층(35b)의 각 부분들을 둘러쌀 수 있다. 따라서, 경계 영역들(35ab)을 제외한 하부 절연층(33)의 대부분의 영역이 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)에 의해 덮인다.The second pad metal layer 35b is connected to the ZnO layer 31 through the openings 33b of the lower insulating layer 33. [ The first pad metal layer 35a and the second pad metal layer 35b may be formed of the same material by the same process. Further, as shown in the figure, the second pad metal layer 35b may be divided into a plurality of portions. The respective portions of the second pad metal layer 35b are connected to the ZnO layer 31 through the openings 33b of the lower insulating layer 33. [ On the other hand, the first pad metal layer 35a may surround portions of the second pad metal layer 35b. Therefore, most of the regions of the lower insulating layer 33 excluding the boundary regions 35ab are covered by the first pad metal layer 35a and the second pad metal layer 35b.
제1 및 제2 패드 금속층(35a, 35b)은 Ag층 또는 Al층과 같은 반사층을 포함할 수 있으며, 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 특히, 상기 하부 절연층(33)이 SiO2와 같은 투명 절연층으로 형성된 경우, 제1 및 제2 패드 금속층(35a, 35b)은 금속 반사층을 포함한다. 한편, 상기 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다.The first and second pad metal layers 35a and 35b may include a reflective layer such as an Ag layer or an Al layer and the reflective layer may be formed on an adhesive layer such as Ti, Cr, or Ni. In particular, when the lower insulating layer 33 is formed of a transparent insulating layer such as SiO2, the first and second pad metal layers 35a and 35b include a metal reflective layer. On the other hand, a protective layer of a single layer or a multiple layer structure such as Ni, Cr, and Au may be formed on the reflective layer.
한편, 개구부(33b) 아래의 ZnO층(31)의 굴절률이 다른 영역의 ZnO층(31)의 굴절률보다 작기 때문에, 개구부(33b) 아래 여역에서 ZnO층(31)을 통과하여 제2 패드 금속층(35b)으로 입사되는 광량을 줄일 수 있다. 따라서, 제2 패드 패드 금속층(35b)에 의한 광 손실을 줄일 수 있다.On the other hand, since the refractive index of the ZnO layer 31 under the opening 33b is smaller than the refractive index of the ZnO layer 31 in the other region, the light passes through the ZnO layer 31 in the region under the opening 33b, 35b can be reduced. Therefore, light loss due to the second pad pad metal layer 35b can be reduced.
상부 절연층(37)은 제1 및 제2 패드 금속층(35a, 35b)을 덮는다. 상부 절연층(37)은 또한 제1 패드 금속층(35a)과 제2 패드 금속층(35b) 사이의 경계 영역(35ab)을 덮는다. 나아가, 상부 절연층(37)은 메사 둘레를 따라 제1 패드 금속층(35a)의 측면을 덮을 수 있다.The upper insulating layer 37 covers the first and second pad metal layers 35a and 35b. The upper insulating layer 37 also covers the boundary region 35ab between the first pad metal layer 35a and the second pad metal layer 35b. Furthermore, the upper insulating layer 37 may cover the sides of the first pad metal layer 35a along the mesa.
상부 절연층(37)은 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)를 가진다. 상부 절연층(37)은 복수의 제1 개구부(37a) 및 복수의 제2 개구부(37b)를 가질 수 있다. 제1 개구부(37a)는 관통홀(30a) 및 하부 절연층의 개구부(33a)와 중첩하도록 배치될 수 있으며, 제2 개구부(37b)는 하부 절연층(33)의 개구부(33b)와 중첩하도록 배치될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 개구부(37a) 및 제2 개구부(37b)는 하부 절연층(33)의 개구부들(33a, 33b)로부터 횡방향으로 이격될 수도 있다.The upper insulating layer 37 has a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the second pad metal layer 35b. The upper insulating layer 37 may have a plurality of first openings 37a and a plurality of second openings 37b. The first opening 37a may be arranged so as to overlap the through hole 30a and the opening 33a of the lower insulating layer and the second opening 37b may overlap the opening 33b of the lower insulating layer 33 . However, the present invention is not limited thereto, and the first opening 37a and the second opening 37b may be spaced laterally from the openings 33a and 33b of the lower insulating layer 33. [
한편, 상부 절연층(37)은 제1 패드 금속층(35a)의 측면을 덮어 제1 패드 금속층(35a)의 측면이 노출되는 것을 방지한다. 상부 절연층(37)은 메사 둘레에 위치하는 제1 도전형 반도체층(23)을 모두 덮도록 형성될 수도 있고, 제1 도전형 반도체층(23)을 노출시키도록 형성될 수도 있다.Meanwhile, the upper insulating layer 37 covers the side surface of the first pad metal layer 35a to prevent the side surface of the first pad metal layer 35a from being exposed. The upper insulating layer 37 may be formed to cover the entire first conductive semiconductor layer 23 located around the mesa or may be formed to expose the first conductive semiconductor layer 23.
상부 절연층(37)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있다. 특히, 상부 절연층(37)은 Si3N4의 단일층으로 형성될 수 있다. The upper insulating layer 37 may be formed of a single layer of SiO 2 or Si 3 N 4 . In particular, the upper insulating layer 37 may be formed of a single layer of Si 3 N 4 .
한편, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a)를 통해 노출된 제1 패드 금속층(35a)에 전기적으로 접속하고, 제2 범프 패드(39b)는 제2 개구부(37b)를 통해 노출된 제2 패드 금속층(35b)에 전기적으로 접속할 수 있다. 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a)를 모두 덮어 밀봉하며, 제2 범프 패드(39b)는 상부 절연층(37)의 제2 개구부(37b)를 모두 덮어 밀봉한다.The first bump pad 39a is electrically connected to the first pad metal layer 35a exposed through the first opening 37a of the upper insulating layer 37 and the second bump pad 39b is electrically connected to the second pad metal layer 35a exposed through the first opening 37a of the upper insulating layer 37, And can be electrically connected to the second pad metal layer 35b exposed through the opening 37b. The first bump pad 39a covers and seals the first opening 37a of the upper insulating layer 37 and the second bump pad 39b covers the second opening 37b of the upper insulating layer 37 Cover and seal.
제1 범프 패드(39a) 및 제2 범프 패드(39b)는 도 1에 도시한 바와 같이 제2 패드 금속층(35b)의 복수의 부분들에 걸쳐서 형성될 수 있다. 이러한 배치에 의해, 제2 패드 금속층(35b)을 통해 발광 다이오드의 넓은 영역에 걸쳐 전류를 쉽게 분산시킬 수 있다.The first bump pad 39a and the second bump pad 39b may be formed over a plurality of portions of the second pad metal layer 35b as shown in FIG. With this arrangement, it is possible to easily disperse the current over a wide area of the light emitting diode through the second pad metal layer 35b.
제1 범프 패드(39a) 및 제2 범프 패드(39b)는 솔더 또는 AuSn으로 형성될 수 있다.The first bump pad 39a and the second bump pad 39b may be formed of solder or AuSn.
한편, 이하에서 설명되는 발광 다이오드 제조 방법을 통해 발광 다이오드의 구조가 더욱 명확하게 설명될 것이다.Meanwhile, the structure of the light emitting diode will be described more clearly through the light emitting diode manufacturing method described below.
도 4a 내지 도 4e는 도 1 내지 도 3의 실시예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 개략적인 평면도들이다.FIGS. 4A to 4E are schematic plan views illustrating a method of manufacturing the light emitting diode according to the embodiment of FIGS. 1 to 3. FIG.
우선, 도 2, 도 3 및 도 4a를 참조하면, 기판(21) 상에 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 반도체 적층체(30)가 성장된다. 상기 기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 한정되지 않는다.2, 3, and 4A, a semiconductor multilayer structure including a first conductivity type semiconductor layer 23, an active layer 25, and a second conductivity type semiconductor layer 27 on a substrate 21 (30) is grown. The substrate 21 is not particularly limited as long as it can grow a gallium nitride based semiconductor layer.
제1 도전형 반도체층(23)은 예컨대 n형 질화갈륨계층을 포함하고, 제2 도전형 반도체층(27)은 p형 질화갈륨계층을 포함할 수 있다. 한편, 활성층(25)은 단일양자우물 구조 또는 다중양자우물 구조일 수 있으며, 우물층과 장벽층을 포함할 수 있다. 또한, 우물층은 요구되는 광의 파장에 따라 그 조성원소가 선택될 수 있으며, 예컨대 AlGaN, GaN 또는 InGaN을 포함할 수 있다.The first conductivity type semiconductor layer 23 may include, for example, an n-type gallium nitride layer and the second conductivity type semiconductor layer 27 may include a p-type gallium nitride layer. On the other hand, the active layer 25 may be a single quantum well structure or a multiple quantum well structure, and may include a well layer and a barrier layer. Further, the well layer may have its compositional element selected depending on the wavelength of the required light, and may include AlGaN, GaN, or InGaN, for example.
이어서, 반도체 적층체(30) 상에 ZnO층(31)이 형성된다. ZnO층(31)은 제2 도전형 반도체층(27)을 성장시킨 후, 제2 도전형 반도체층(27) 상에 씨드층을 이용하여 수열합성법으로 형성될 수 있다. 즉, 제2 도전형 반도체층(27) 상에 ZnO 씨드층을 먼저 형성하고, 그 위에 수열합성법을 이용하여 ZnO 벌크층을 형성할 수 있다. ZnO 씨드층은 수열합성법, 스퍼터링법 또는 졸-겔법 등을 이용하여 형성될 수 있다. 이에 따라, ZnO층(31)은 필름 형태의 연속적인 단결정으로 형성될 수 있으며, 따라서, 광 흡수율이 아주 낮은 투명 전극층이 제공될 수 있다. 특히, ZnO 씨드층을 졸-겔법을 이용하여 형성함으로써 ZnO층(31)과 제2 도전형 반도체층(27) 사이의 계면 특성을 향상시킬 수 있어, 발광 다이오드의 순방향 전압을 낮출 수 있으며, 신뢰성을 향상시킬 수 있다.Then, a ZnO layer 31 is formed on the semiconductor stacked body 30. The ZnO layer 31 may be formed by a hydrothermal synthesis method using a seed layer on the second conductivity type semiconductor layer 27 after the second conductivity type semiconductor layer 27 is grown. That is, a ZnO seed layer may be formed first on the second conductive semiconductor layer 27, and a ZnO bulk layer may be formed thereon by a hydrothermal synthesis method. The ZnO seed layer may be formed by a hydrothermal synthesis method, a sputtering method, a sol-gel method, or the like. Accordingly, the ZnO layer 31 can be formed of a continuous single crystal in the form of a film, and therefore, a transparent electrode layer having a very low light absorptivity can be provided. In particular, by forming the ZnO seed layer by the sol-gel method, the interface characteristics between the ZnO layer 31 and the second conductivity type semiconductor layer 27 can be improved, the forward voltage of the light emitting diode can be lowered, Can be improved.
예를 들어, ZnO층(31)은, ZnO 전구체를 포함하는 용액을 이용하여 수열합성법을 통해 형성되고, 수열합성을 통해 형성된 ZnO층(31)이 N2분위기에서 약 200 내지 300℃ 온도 조건으로 열처리될 수 있다. 열처리를 통해 ZnO층(31)의 면저항이 감소될 수 있고, 광 투과성이 향상될 수 있다. 광 흡수율이 낮기 때문에, ZnO층(31)은 예컨대 약 1000Å 내지 약 1um 범위 내의 상대적으로 큰 두께로 형성될 수 있다.For example, the ZnO layer 31 is formed by a hydrothermal synthesis method using a solution containing a ZnO precursor, and the ZnO layer 31 formed through hydrothermal synthesis is heated at a temperature of about 200 to 300 ° C under an N 2 atmosphere It can be heat-treated. The sheet resistance of the ZnO layer 31 can be reduced through the heat treatment, and the light transmittance can be improved. Because of the low light absorptance, the ZnO layer 31 can be formed with a relatively large thickness, for example, in the range of about 1000 A to about 1 um.
한편, ZnO층(31)은 도펀트를 포함할 수 있다. ZnO층(31)은 금속성 도펀트를 포함할 수 있으며, 예를 들어, 은(Ag), 인듐(In), 주석(Sn), 아연(Zn), 카드뮴(Cd), 갈륨(Ga), 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 동(Cu), 금(Au), 백금(Pt), 로듐(Rh), 이리듐(Ir), 루테늄(Ru) 및 팔라듐(Pd) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, ZnO층(31)은 Ga 도핑된 ZnO(GZO)로 형성될 수 있다. ZnO층(31)이 금속성 도펀트를 포함함으로써, 면저항이 더욱 낮아질 수 있어, 수평 방향으로 전류가 더욱 고르게 분산될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, ZnO층(31)은 언도핑된 ZnO로 형성될 수도 있다.On the other hand, the ZnO layer 31 may include a dopant. The ZnO layer 31 may include a metallic dopant and may be selected from the group consisting of silver (Ag), indium (In), tin (Sn), zinc (Zn), cadmium (Cd), gallium Al, Mg, Ti, Mo, Ni, Cu, Au, Pt, Rh, Ir, Ru) and palladium (Pd). In one embodiment, the ZnO layer 31 may be formed of Ga-doped ZnO (GZO). By including the metallic dopant in the ZnO layer 31, the sheet resistance can be further lowered, and the current can be dispersed evenly in the horizontal direction. However, the present invention is not limited thereto, and the ZnO layer 31 may be formed of undoped ZnO.
ZnO층(31)이 형성된 후, ZnO층(31) 및 반도체 적층체(30)가 패터닝되어 메사가 형성된다. 도 4a에서 지시부호 27(31)은 메사의 경계 영역을 나타내며, 지시부호 30a는 제2 도전형 반도체층(27) 및 활성층(25)을 관통하여 제1 도전형 반도체층(23)을 노출시키는 관통홀들(30a)을 나타낸다.After the ZnO layer 31 is formed, the ZnO layer 31 and the semiconductor laminate 30 are patterned to form a mesa. In FIG. 4A, reference numeral 27 denotes a boundary region of the mesa, and reference numeral 30a denotes a portion of the first conductivity type semiconductor layer 23 that is exposed through the second conductivity type semiconductor layer 27 and the active layer 25 Through holes 30a.
ZnO층(31)은 포토레지스트 패턴을 이용한 습식 식각을 통해 패터닝될 수 있으며, 동일한 포토레지스트 패턴을 이용하여 제2 도전형 반도체층(27) 및 활성층(25)이 건식 식각되어 관통홀들(30a)과 함께 메사가 형성될 수 있다. ZnO층(31)이 습식 식각에 의해 패터닝되므로, ZnO층(31)의 경계가 제2 도전형 반도체층(27)의 경계보다 내측에 위치할 수 있다.The ZnO layer 31 can be patterned by wet etching using a photoresist pattern and the second conductive type semiconductor layer 27 and the active layer 25 are dry etched using the same photoresist pattern to form the through holes 30a ) May be formed. Since the ZnO layer 31 is patterned by wet etching, the boundary of the ZnO layer 31 can be located inside the boundary of the second conductivity type semiconductor layer 27.
한편, 메사 둘레를 따라 제1 도전형 반도체층(23)의 상면이 부분적으로 노출된다. 관통홀들(30a)은 전류 분산을 향상시키기 위해 메사의 다양한 부분들에 배치될 수 있다.On the other hand, the top surface of the first conductivity type semiconductor layer 23 is partially exposed along the mesa periphery. The through holes 30a may be disposed in various portions of the mesa to improve current dispersion.
도 2, 도 3 및 도 4b를 참조하면, ZnO층(31) 및 메사를 덮는 하부 절연층(33)이 형성된다. 하부 절연층(33)은 특히 메사의 측면을 덮어 제2 도전형 반도체층(27) 및 활성층(23)이 노출되는 것을 방지한다.Referring to FIGS. 2, 3 and 4B, a ZnO layer 31 and a lower insulating layer 33 covering the mesa are formed. The lower insulating layer 33 covers the side surface of the mesa in particular to prevent the second conductive type semiconductor layer 27 and the active layer 23 from being exposed.
하부 절연층(33)은 투명 절연층 또는 분포 브래그 반사기로 형성될 수 있다. 하부 절연층(33)은 예컨대, 화학기상증착 기술 또는 전자빔 증발법 등의 기술을 이용하여 형성될 수 있다.The lower insulating layer 33 may be formed of a transparent insulating layer or a distributed Bragg reflector. The lower insulating layer 33 may be formed using a technique such as a chemical vapor deposition technique or an electron beam evaporation technique.
한편, 하부 절연층(33)은 사진 및 식각 기술을 이용하여 패터닝될 수 있다. 하부 절연층(33)의 패터닝에 의해 관통홀들(30a) 내에서 제1 도전형 반도체층(23)을 노출시키기 위한 개구부들(33a) 및 ZnO층(31)을 노출시키기 위한 개구부들(33b)이 형성되며, 메사 둘레를 따라 제1 도전형 반도체층(23)이 노출된다. 도 4b에서는 메사 둘레를 따라 제1 도전형 반도체층(23)이 링 형상으로 연속적으로 노출되는 것을 도시하지만, 본 발명이 이에 한정되는 것은 아니며, 메사 둘레에서 단속적으로 복수의 부분들에서 노출될 수도 있다.Meanwhile, the lower insulating layer 33 may be patterned using photolithography and etching techniques. Openings 33a for exposing the first conductivity type semiconductor layer 23 in the through holes 30a and openings 33b for exposing the ZnO layer 31 are formed by patterning the lower insulating layer 33 And the first conductivity type semiconductor layer 23 is exposed along the mesa. 4B illustrates that the first conductive semiconductor layer 23 is continuously exposed in a ring shape along the mesa periphery, but the present invention is not limited thereto, and the mesa may be exposed at plural portions intermittently at the periphery of the mesa have.
다만, ZnO층(31)이 산성 용액에 취약하기 때문에, 하부 절연층(33)은 습식 식각 대신 건식 식각 기술을 이용하여 패터닝된다. 한편, 하부 절연층(33)의 개구부들(33b) 하부에 노출되는 ZnO층(31)은 하부 절연층(33)을 과식각함에 따라 두께가 얇아진다. 하부 절연층(33)으로 덮여 식각되지 않는 ZnO층(31)의 두께(T1)에 비해 하부 절연층(33) 아래의 ZnO층의 두께(T2)는 대략 40 내지 100nm 작을 수 있다. 그러나 개구부(33b) 아래의 ZnO층의 두께(T2)는 대략 100 내지 500nm의 두께를 유지할 수 있으며, 따라서, 양호한 오믹 특성을 보증할 수 있다. However, since the ZnO layer 31 is vulnerable to the acidic solution, the lower insulating layer 33 is patterned using a dry etching technique instead of the wet etching. On the other hand, the thickness of the ZnO layer 31 exposed under the openings 33b of the lower insulating layer 33 becomes thinner as the lower insulating layer 33 is over-crystallized. The thickness T2 of the ZnO layer under the lower insulating layer 33 may be approximately 40 to 100 nm smaller than the thickness T1 of the unetched ZnO layer 31 covered with the lower insulating layer 33. [ However, the thickness (T2) of the ZnO layer under the openings 33b can be maintained to a thickness of approximately 100 to 500 nm, thus ensuring good ohmic characteristics.
도 2, 도 3 및 도 4c를 참조하면, 하부 절연층(33) 상에 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)이 형성된다.Referring to FIGS. 2, 3 and 4C, a first pad metal layer 35a and a second pad metal layer 35b are formed on the lower insulating layer 33.
제1 패드 금속층(35a)은 하부 절연층(33)을 통해 노출된 제1 도전형 반도체층(23)에 전기적으로 접속한다. 예컨대, 제1 패드 금속층(35a)은 메사 둘레를 따라 노출된 제1 도전형 반도체층(23)에 접속하며, 또한, 관통홀들(30a) 내에서 개구부들(33a)을 통해 노출된 제1 도전형 반도체층(23)에 접속한다. 제1 패드 금속층(35a)은 도시한 바와 같이 연속적일 수 있으나 이에 한정되는 것은 아니며, 복수의 부분으로 나뉠 수도 있다. The first pad metal layer 35a is electrically connected to the first conductive type semiconductor layer 23 exposed through the lower insulating layer 33. For example, the first pad metal layer 35a is connected to the exposed first conductive semiconductor layer 23 along the mesa, and the first pad metal layer 35a is connected to the first conductive semiconductor layer 23 exposed through the openings 33a in the through holes 30a. Conductivity-type semiconductor layer 23. The first pad metal layer 35a may be continuous as shown, but not limited thereto, and may be divided into a plurality of portions.
제1 패드 금속층(35a)은 넓은 영역에 걸쳐 형성되어 발광 다이오드 내에서 전류를 쉽게 분산시킬 수 있다.The first pad metal layer 35a may be formed over a wide area to easily disperse the current in the light emitting diode.
제2 패드 금속층(35b)은 하부 절연층(33)의 개구부들(33b)을 덮어 ZnO층(31)에 접속한다. 제2 패드 금속층(35b)은 서로 이격된 복수의 부분들을 포함할 수 있다. 제2 패드 금속층(35b)의 각 부분들이 ZnO층(31)에 접속한다. 본 실시예에 있어서, 제2 패드 금속층(35b)이 복수의 부분들로 나누어진 것을 도시 및 설명하지만, 이에 한정되는 것은 아니며, 단일의 상대적으로 넓은 제2 패드 금속층(35b)이 복수의 개구부들(33b) 전체를 덮을 수도 있다.The second pad metal layer 35b covers the openings 33b of the lower insulating layer 33 and is connected to the ZnO layer 31. [ The second pad metal layer 35b may include a plurality of portions spaced from each other. And each part of the second pad metal layer 35b is connected to the ZnO layer 31. [ Although a second pad metal layer 35b is shown in this embodiment to be divided into a plurality of portions, it is not limited thereto, and a single relatively large second pad metal layer 35b may be formed in a plurality of openings (33b).
제1 패드 금속층(35a)과 제2 패드 금속층(35b) 사이에는 경계 영역(35ab)이 형성되며, 이 경계 영역(35ab)에 하부 절연층(33)이 노출된다.A boundary region 35ab is formed between the first pad metal layer 35a and the second pad metal layer 35b and the lower insulating layer 33 is exposed in the boundary region 35ab.
상기 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 동일 재료로 동일 공정에서 함께 형성될 수 있다. 예컨대, 상기 제1 및 제2 패드 금속층들(35a, 35b)은 리프트 오프 기술을 이용하여 형성될 수 있다.The first pad metal layer 35a and the second pad metal layer 35b may be formed of the same material together in the same process. For example, the first and second pad metal layers 35a and 35b may be formed using a lift-off technique.
상기 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 접착층으로서 Ti, Cr, Ni 등을 포함할 수 있으며, 금속 반사층으로 Ag 또는 Al을 포함할 수 있다. 나아가, 상기 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 산화방지층으로서 Au를 포함할 수 있다. 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 예컨대 Cr(25Å)/Al(1200Å)/Ni(1000Å)/Ti(1000Å)/Ni(1000Å)/Ti(1000Å)/Au(2㎛)/Ti(100Å)으로 형성될 수 있다.The first pad metal layer 35a and the second pad metal layer 35b may include Ti, Cr, Ni or the like as an adhesive layer, and may include Ag or Al as the metal reflective layer. Furthermore, the first pad metal layer 35a and the second pad metal layer 35b may include Au as an oxidation preventing layer. The first pad metal layer 35a and the second pad metal layer 35b may be formed of a material such as Cr (25 Å) / Al (1200 Å) / Ni (1000 Å) / Ti (1000 Å) / Ni 탆) / Ti (100 Å).
도 2, 도 3 및 도 4d를 참조하면, 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)을 덮는 상부 절연층(37)이 형성된다. 상부 절연층(37)은 또한, 메사 둘레를 따라 제1 도전형 반도체층(23)을 덮는다. 상부 절연층(37)은 SiO2 또는 Si3N4 등의 절연층으로 형성될 수 있으며, 제1 및 제2 패드 금속층들(35a, 35b)을 보호한다.Referring to FIGS. 2, 3 and 4D, an upper insulating layer 37 covering the first pad metal layer 35a and the second pad metal layer 35b is formed. The upper insulating layer 37 also covers the first conductivity type semiconductor layer 23 along the mesa. The upper insulating layer 37 may be formed of an insulating layer such as SiO2 or Si3N4 and protects the first and second pad metal layers 35a and 35b.
상부 절연층(37)은 사진 및 식각 기술을 이용하여 패터닝될 수 있으며, 이에 따라, 제1 패드 금속층(35a)을 노출시키는 제1 개구부들(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부들(37b)이 형성된다. 나아가, 메사 둘레를 따라 상부 절연층(37)이 제거되어 기판(21)의 가장자리 부분에 제1 도전형 반도체층(23)또는 기판(21)이 노출될 수 있다.The upper insulating layer 37 may be patterned using photolithography and etching techniques to expose the first openings 37a and the second pad metal layer 35b exposing the first pad metal layer 35a And the second openings 37b are formed. Further, the upper insulating layer 37 may be removed along the mesa periphery to expose the first conductive type semiconductor layer 23 or the substrate 21 to the edge portion of the substrate 21.
도 4d에 도시한 바와 같이, 제1 개구부들(37a)과 제2 개구부들(37b)은 메사 상부 영역에서 서로 대향하여 배치된다. 예컨대, 제1 개구부들(37a)은 위쪽 가장자리 근처에 배치되고, 제2 개구부들(37b)은 아래쪽 가장자리 근처에 배치된다.As shown in Fig. 4D, the first openings 37a and the second openings 37b are arranged opposite to each other in the mesa upper region. For example, the first openings 37a are disposed near the upper edge, and the second openings 37b are disposed near the lower edge.
도 2, 도 3 및 도 4e를 참조하면, 상부 절연층(37) 상에 제1 범프 패드(39a) 및 제2 범프 패드(39b)가 형성되고, 기판(21)을 분할함으로써, 도 1 내지 도 3에 도시한 바와 같은 발광 다이오드가 완성된다. 기판(21)을 분할하기 위한 스크라이빙 라인 부분의 상부 절연층(37)은 미리 제거될 수 있으며, 따라서, 발광 다이오드 가장자리에서 제1 도전형 반도체층(23) 또는 기판(21)의 상면이 노출될 수 있다.Referring to FIGS. 2, 3 and 4E, a first bump pad 39a and a second bump pad 39b are formed on the upper insulating layer 37, and by dividing the substrate 21, A light emitting diode as shown in Fig. 3 is completed. The upper insulating layer 37 of the scribing line portion for dividing the substrate 21 can be removed in advance and the upper surface of the first conductivity type semiconductor layer 23 or the substrate 21 at the edge of the light emitting diode Can be exposed.
한편, 제1 범프 패드(39a)는 상부 절연층(37)의 개구부(37a)를 통해 제1 패드 금속층(35a)에 전기적으로 접속하고, 제2 범프 패드(39b)는 상부 절연층(37)의 개구부(37b)를 통해 제2 패드 금속층(35b)에 전기적으로 접속한다. The first bump pad 39a is electrically connected to the first pad metal layer 35a through the opening 37a of the upper insulating layer 37 and the second bump pad 39b is electrically connected to the upper insulating layer 37. [ And is electrically connected to the second pad metal layer 35b through the opening 37b of the second pad metal layer 35b.
제1 및 제2 범프 패드들(39a, 39b)은 리프트 오프 기술을 이용하여 형성될 수 있으며, 예컨대 AuSn 또는 솔더를 이용하여 형성될 수 있다.The first and second bump pads 39a and 39b may be formed using a lift-off technique, for example, using AuSn or solder.
도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 6은 도 5의 절취선 C-C'를 따라 취해진 단면도이며, 도 7은 도 5의 절취선 D-D'를 따라 취해진 단면도이다.5 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention, FIG. 6 is a cross-sectional view taken along the cut line C-C 'of FIG. 5, and FIG. 7 is a cross- ≪ / RTI >
도 5, 도 6 및 도 7을 참조하면, 본 실시예에 따른 발광 다이오드는 앞서 도 1 내지 도 3을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 발광 다이오드 및 메사의 형상, 하부 절연층(33)의 개구부들(33a, 33b)의 위치, 상부 절연층(37)의 개구부들(37a, 37b)의 형상에 차이가 있으며, 나아가, 본 실시예에 있어서, 제1 및 제2 범프 패드들(39a, 39b)이 생략된다. 이하에서는 앞서 설명한 실시예와 대비되는 차이점을 중심으로 설명한다.5, 6 and 7, the light emitting diode according to the present embodiment is substantially similar to the light emitting diode described with reference to FIGS. 1 to 3, but includes a light emitting diode and a mesa shape, a lower insulating layer 33, The positions of the openings 33a and 33b of the upper insulating layer 37 and the shapes of the openings 37a and 37b of the upper insulating layer 37 differ. Further, in this embodiment, the first and second bump pads 39a , 39b are omitted. Hereinafter, differences from the above-described embodiments will be mainly described.
우선, 본 실시예에 따른 발광 다이오드는 장축 방향과 단축 방향을 가지며,장축 방향의 길이가 600㎛ 이하의 소형 발광 다이오드이다. 예컨대, 상기 발광 다이오드는 예컨대, 540×240㎛2의 크기를 가질 수 있다.First, the light emitting diode according to the present embodiment is a compact light emitting diode having a major axis direction and a minor axis direction and a length in the major axis direction of 600 mu m or less. For example, the light emitting diode may have a size of, for example, 540 × 240 μm 2 .
또한, 앞서 설명한 실시예에서 기판(21)의 가장자리와 제1 도전형 반도체층(23)의 가장자리가 일치하는 것으로 도시하였지만, 본 실시예에서, 제1 도전형 반도체층(23)의 가장자리는 기판(21)의 가장자리로 둘러싸인 영역 내측에 위치한다.Although the edge of the substrate 21 and the edge of the first conductivity type semiconductor layer 23 are shown as being aligned with each other in the above-described embodiment, in the present embodiment, (21).
한편, 제1 도전형 반도체층(23) 상에 메사가 위치하며, 메사 상에 ZnO층(31)이 배치된다. 지시부호 27(31)은 메사의 외형을 나타낸다. 앞서 설명한 바와 같이, ZnO층(31)의 경계는 제2 도전형 반도체층(27)의 내측에 위치할 수 있다.On the other hand, a mesa is located on the first conductivity type semiconductor layer 23, and a ZnO layer 31 is disposed on the mesa. Reference numeral 27 (31) indicates the outline of the mesa. As described above, the boundary of the ZnO layer 31 may be located inside the second conductive type semiconductor layer 27. [
메사는 기다란 직사각형 형상이지만, 측면에 복수의 홈부들이 형성된다. 다만, 본 실시예에 있어서, 제2 도전형 반도체층(27) 및 활성층(25)으로 둘러싸인 관통홀들(도 1의 30a)은 생략된다.The mesa has a long rectangular shape, but a plurality of grooves are formed on the side surface. However, in this embodiment, the through holes (30a in Fig. 1) surrounded by the second conductivity type semiconductor layer 27 and the active layer 25 are omitted.
한편, 하부 절연층(33)은 개구부들(33a, 33b)을 가지는데, 개구부들(33a)은 메사 둘레를 따라 단속적으로 배열된다. 개구부들(33a)은 장축 방향을 따라 메사의 측면들 근처에 배치되며 또한 메사의 네 모서리들 근처에 배치될 수 있다. 개구부들(33a)은 기다란 형상을 가질 수 있으며, 메사의 홈부들 근처에 배치된다.Meanwhile, the lower insulating layer 33 has openings 33a and 33b, and the openings 33a are intermittently arranged along the mesa. The openings 33a are disposed near the sides of the mesa along the major axis direction and can also be disposed near the four corners of the mesa. The openings 33a may have an elongated shape and are disposed near the groove portions of the mesa.
한편, 개구부들(33b)은 메사 상부 영역 내에 위치하며, ZnO층(31)을 노출시킨다. 개구부들(33b)은 발광 다이오드의 장축 방향을 따라 중심선 상에 배열될 수 있다. 개구부들(33a)을 메사의 측면들에 배치하고, 개구부들(33b)을 중심선 상에 배열함으로써 발광 다이오드 내 전류를 고르게 분산시킬 수 있다.On the other hand, the openings 33b are located in the mesa upper region and expose the ZnO layer 31. The openings 33b may be arranged on the center line along the major axis direction of the light emitting diodes. The currents in the light emitting diodes can be evenly dispersed by arranging the openings 33a on the side surfaces of the mesa and arranging the openings 33b on the center line.
제1 패드 금속층(35a)과 제2 패드 금속층(35b)이 하부 절연층(33) 상에 배치되며, 제1 패드 금속층(35a)이 제2 패드 금속층(35b)을 둘러싼다. 본 실시예에 있어서, 단일의 제2 패드 금속층(35b)이 메사 상부 영역 내에 배치되어 개구부들(33b)을 통해 ZnO층(31)에 접속한다. 제1 패드 금속층(35a)은 제2 패드 금속층(35b)을 둘러싸면, 하부 절연층(33)의 개구부들(33a)을 덮어 제1 도전형 반도체층(23)에 전기적으로 접속한다.A first pad metal layer 35a and a second pad metal layer 35b are disposed on the lower insulating layer 33 and a first pad metal layer 35a surrounds the second pad metal layer 35b. In this embodiment, a single second pad metal layer 35b is disposed in the mesa upper region and connected to the ZnO layer 31 through openings 33b. The first pad metal layer 35a surrounds the second pad metal layer 35b and covers the openings 33a of the lower insulating layer 33 to electrically connect to the first conductive type semiconductor layer 23.
한편, 제2 패드 금속층(35b)은 장축 방향을 따라 돌출된 돌출부를 포함할 수 있으며, 이 돌출부 아래에 하부 절연층(33)의 개구부들(33b) 중 하나가 배치될 수 있다. 제1 패드 금속층(35a)은 제2 패드 금속층(35b)을 수용하는 홈부를 가질 수 있다. 즉, 제1 패드 금속층(35a)의 홈부와 제2 패드 금속층(35b)의 돌출부가 서로 맞물린 형상을 가질 수 있다. 이러한 형상은 제1 패드 영역을 충분힌 확보하는데 유리하다.On the other hand, the second pad metal layer 35b may include protrusions protruding along the major axis direction, and one of the openings 33b of the lower insulating layer 33 may be disposed under the protrusions. The first pad metal layer 35a may have a groove portion for receiving the second pad metal layer 35b. That is, the groove portion of the first pad metal layer 35a and the protruding portion of the second pad metal layer 35b may have a shape in which they are engaged with each other. This shape is advantageous enough to secure the first pad area.
상부 절연층(37)은 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)을 덮으며, 이들을 각각 노출시키는 제1 개구부(37a) 및 제2 개구부(37b)를 가진다. 본 실시예에 있어서, 제1 개구부(37a) 및 제2 개구부(37b)는 제1 패드 영역 및 제2 패드 영역을 정의할 수 있으며, 따라서 상대적으로 큰 크기를 갖는다. 특히, 제1 패드 영역을 정의하는 제1 개구부(37a)는 도 5에 도시한 바와 같이 제2 패드 금속층(35b)의 돌출부를 감싸는 형상을 갖는다.The upper insulating layer 37 covers the first pad metal layer 35a and the second pad metal layer 35b and has a first opening 37a and a second opening 37b for exposing the first pad metal layer 35a and the second pad metal layer 35b, respectively. In this embodiment, the first opening 37a and the second opening 37b can define the first pad region and the second pad region, and thus have a relatively large size. In particular, the first opening 37a defining the first pad region has a shape that encloses the protrusion of the second pad metal layer 35b as shown in FIG.
본 실시예에 있어서, 범프 패드들은 생략되며, 상부 절연층(37)의 개구부들(37a, 37b)을 통해 노출된 제1 및 제2 패드 금속층들(35a, 35b)이 본딩 패드로서 기능한다.In this embodiment, the bump pads are omitted, and the first and second pad metal layers 35a and 35b exposed through the openings 37a and 37b of the upper insulating layer 37 function as bonding pads.
도 8은 도 5 내지 도 7을 참조하여 설명한 발광 다이오드 제조 방법을 설명하기 위한 평면도들이다. 본 실시예에 따른 발광 다이오드 제조 방법은 도 4를 참조하여 설명한 발광 다이오드와 대체로 유사하므로, 동일한 내용에 대해 상세한 설명은 생략하기로 한다.FIG. 8 is a plan view for explaining a method of manufacturing the light emitting diode described with reference to FIGS. 5 to 7. FIG. The light emitting diode manufacturing method according to the present embodiment is substantially similar to the light emitting diode described with reference to FIG. 4, and thus a detailed description thereof will be omitted.
도 6, 도 7 및 도 8a를 참조하면, 도 4a를 참조하여 설명한 바와 같이, 기판(21) 상에 반도체 적층체(30)가 형성되고, 그 위에 ZnO층(31)이 형성되며, ZnO층(31), 제2 도전형 반도체층(27) 및 활성층(25)을 패터닝하여 메사가 형성된다.Referring to FIGS. 6, 7, and 8A, a semiconductor stack 30 is formed on a substrate 21, a ZnO layer 31 is formed thereon, and a ZnO layer The second conductivity type semiconductor layer 27, and the active layer 25 are patterned to form a mesa.
메사는 장축 방향을 따라 측면들에 복수의 홈부들을 갖도록 형성된다. 메사의 네 모서리에도 내측으로 리세스된 영역들이 형성된다.The mesa is formed to have a plurality of grooves on the side surfaces along the major axis direction. Mesh recessed regions are also formed at the four corners of the mesa.
도 6, 도 7 및 도 8b를 참조하면, 메사 둘레에 노출된 제1 도전형 반도체층(23)을 패터닝하여 기판(21)을 노출시킨다. 이 공정은 일반적으로 아이솔레이션 공정으로 지칭된다. 앞의 실시예에서는 아이솔레이션 공정이 별도로 수행되지 않아 제1 도전형 반도체층(23)이 기판(21)의 전면을 덮는 것으로 도시 및 설명하였지만, 본 실시예에서는 아이솔레이션 공정이 수행되어 기판(21)의 가장자리가 노출된다.Referring to FIGS. 6, 7 and 8B, the first conductive semiconductor layer 23 exposed at the periphery of the mesa is patterned to expose the substrate 21. This process is generally referred to as an isolation process. Although the first embodiment has illustrated and described that the first conductivity type semiconductor layer 23 covers the entire surface of the substrate 21 without performing the isolation process in the previous embodiment, The edges are exposed.
도 6, 도 7 및 도 8c를 참조하면, 하부 절연층(33)이 증착되고 사진 및 건식 식각 기술을 이용하여 패터닝되어 개구부들(33a, 33b)이 형성된다. 하부 절연층(33)은 메사 둘레에 노출된 제1 도전형 반도체층(23) 및 기판(21)도 덮으며, 다만, 메사의 홈부들에 대응하는 영역들에 제1 도전형 반도체층(23)을 노출시키는 개구부들(33a)이 형성된다. 한편, 개구부들(33b)은 ZnO층(31) 상부에 형성되어 ZnO층(31)을 노출시킨다.Referring to FIGS. 6, 7 and 8C, a lower insulating layer 33 is deposited and patterned using photolithography and dry etching techniques to form openings 33a and 33b. The lower insulating layer 33 also covers the first conductive semiconductor layer 23 and the substrate 21 that are exposed around the mesa. However, in the regions corresponding to the grooves of the mesa, the first conductive semiconductor layer 23 The openings 33a are formed. On the other hand, the openings 33b are formed on the ZnO layer 31 to expose the ZnO layer 31.
도 6, 도 7 및 도 8d를 참조하면, 하부 절연층(33) 상에 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)이 형성된다. 제1 패드 금속층(35a)은 하부 절연층(33)의 개구부들(33a)을 통해 제1 도전형 반도체층(23)에 접속하고, 제2 패드 금속층(35b)은 개구부들(33b)을 통해 ZnO층(31)에 접속한다.Referring to FIGS. 6, 7 and 8D, a first pad metal layer 35a and a second pad metal layer 35b are formed on the lower insulating layer 33. FIG. The first pad metal layer 35a is connected to the first conductive type semiconductor layer 23 through the openings 33a of the lower insulating layer 33 and the second pad metal layer 35b is connected to the first conductive type semiconductor layer 23 through the openings 33b ZnO layer 31 as shown in FIG.
본 실시예에 있어서, 제1 패드 금속층(35a)의 바깥쪽에는 하부 절연층(33)이 노출된다.In this embodiment, the lower insulating layer 33 is exposed to the outside of the first pad metal layer 35a.
도 6, 도 7 및 도 8e를 참조하면, 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)을 덮는 상부 절연층(37)이 형성된다. 또한, 상부 절연층(37)은 제1 패드 금속층(35a)의 가장자리를 덮으며, 제1 패드 금속층(35a)의 바깥쪽에 노출된 하부 절연층(37)을 덮는다.6, 7, and 8E, an upper insulating layer 37 is formed to cover the first pad metal layer 35a and the second pad metal layer 35b. The upper insulating layer 37 covers the edge of the first pad metal layer 35a and covers the lower insulating layer 37 exposed outside the first pad metal layer 35a.
상부 절연층(37)은 사진 및 식각 기술을 이용하여 패터닝될 수 있으며, 이에 따라, 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)가 형성된다.The upper insulating layer 37 may be patterned using photolithography and etching techniques to form a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the second pad metal layer 35b. Two openings 37b are formed.
이어서, 기판(21)을 분할함으로써 발광 다이오드가 완성된다. Subsequently, the substrate 21 is divided to complete the light emitting diode.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 10은 도 9의 절취선 E-E'를 따라 취해진 단면도이며, 도 11은 도 9의 절취선 F-F'를 따라 취해진 단면도이다.9 is a schematic plan view for explaining a light emitting diode according to another embodiment of the present invention, FIG. 10 is a sectional view taken along a perforated line E-E 'in FIG. 9, and FIG. 11 is a sectional view taken along a perforated line F- ≪ / RTI >
도 9, 도 10 및 도 11을 참조하면, 본 실시예에 따른 발광 다이오드는 앞서 도 6 내지 도 8을 참조하여 설명한 발광 다이오드와 대체로 유사하나 제1 패드 금속층(35a)이 메사 둘레를 따라 제1 도전형 반도체층(23)에 접속하는 대신 관통홀(30a) 내에서 제1 도전형 반도체층(23)에 접속하는 것에 차이가 있다.9, 10 and 11, the light emitting diode according to the present embodiment is substantially similar to the light emitting diode described above with reference to FIGS. 6 to 8, except that the first pad metal layer 35a extends along the first Type semiconductor layer 23 in the through hole 30a instead of being connected to the conductive type semiconductor layer 23. [
즉, 메사는 직사각형 형상으로 매끄러운 측면들을 갖도록 형성되며, 제2 도전형 반도체층(27) 및 활성층(23)을 관통하여 제1 도전형 반도체층(23)을 노출시키는 관통홀(30a)이 형성된다. 본 실시예에 있어서, 관통홀(30a)은 발광 다이오드의 장축 방향을 따라 기다란 형상을 갖지만, 본 발명이 이에 한정되는 것은 아니며, 장축 방향을 따라 복수의 관통홀들(30a)이 배열될 수도 있다.That is, the mesa is formed to have a rectangular shape with smooth sides, and a through hole 30a through the second conductivity type semiconductor layer 27 and the active layer 23 to expose the first conductivity type semiconductor layer 23 is formed do. In the present embodiment, the through hole 30a has an elongated shape along the major axis direction of the light emitting diode, but the present invention is not limited thereto, and a plurality of through holes 30a may be arranged along the major axis direction .
메사 상에는 ZnO층(31)이 위치하며, ZnO층(31)은 메사와 동일한 형상을 가진다.A ZnO layer 31 is located on the mesa, and the ZnO layer 31 has the same shape as the mesa.
하부 절연층(33)은 ZnO층(31), 및 메사를 덮고, 메사 둘레에 노출된 제1 도전형 반도체층(23) 및 기판(21)을 덮는다. 또한, 하부 절연층(33)은 관통홀(30a) 내에서 제1 도전형 반도체층(23)을 노출시키는 개구부(33a)를 가지며, 또한, ZnO층(31)을 노출시키는 개구부들(33b)을 가진다. 개구부(33a)는 관통홀(30a)과 유사한 형상으로 형성되며, 개구부들(33b)은 관통홀(30a) 주위에 배치된다.The lower insulating layer 33 covers the ZnO layer 31 and the first conductivity type semiconductor layer 23 and the substrate 21 which are covered with the mesa and are exposed around the mesa. The lower insulating layer 33 has openings 33a for exposing the first conductivity type semiconductor layer 23 in the through holes 30a and also has openings 33b for exposing the ZnO layer 31, . The opening 33a is formed in a shape similar to the through hole 30a, and the openings 33b are disposed around the through hole 30a.
제1 패드 금속층(35a)은 관통홀(30a) 내에 노출된 제1 도전형 반도체층(23)에 접속하며, 제2 패드 금속층(35b)은 개구부들(33b)에 노출된 ZnO층(31)에 접속한다. 본 실시예에 있어서, 제1 패드 금속층(35a)은 제2 패드 금속층(35b)을 둘러싸지 않는다. 또한, 제1 패드 금속층(35a)이 좁고 기다란 돌출 영역을 포함하고, 제2 패드 금속층(35b)은 제1 패드 금속층(35a)의 좁고 기다란 영역을 수용하는 오목부를 갖는다.The first pad metal layer 35a is connected to the first conductivity type semiconductor layer 23 exposed in the through hole 30a and the second pad metal layer 35b is connected to the ZnO layer 31 exposed in the openings 33b. . In this embodiment, the first pad metal layer 35a does not surround the second pad metal layer 35b. Also, the first pad metal layer 35a includes a narrow and elongated protruding region, and the second pad metal layer 35b has a recess that receives a narrow and elongated region of the first pad metal layer 35a.
한편, 상부 절연층(37)이 제1 및 제2 패드 금속층(35a, 35b)을 덮으며, 메사 둘레에 노출된 하부 절연층(33)을 덮는다. 또한, 상부 절연층(37)은 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)를 가지며, 이들 제1 개구부(37a) 및 제2 개구부(37b)는 각각 제1 패드 영역 및 제2 패드 영역을 정의한다.On the other hand, the upper insulating layer 37 covers the first and second pad metal layers 35a and 35b and covers the lower insulating layer 33 exposed around the mesa. The upper insulating layer 37 has a first opening 37a for exposing the first pad metal layer 35a and a second opening 37b for exposing the second pad metal layer 35b. 37a and the second opening 37b define a first pad region and a second pad region, respectively.
본 실시예에 있어서는, 제2 패드 영역이 제1 패드 금속층(35a)을 감싸는 형상을 가지며, 제1 패드 영역은 장축 방향을 따라 돌출 영역을 포함한다.In this embodiment, the second pad region has a shape enclosing the first pad metal layer 35a, and the first pad region includes a protruding region along the major axis direction.
도 12는 도 9 내지 도 11을 참조하여 설명한 발광 다이오드 제조 방법을 설명하기 위한 개략적인 평면도들이다. 본 실시예에 따른 발광 다이오드 제조 방법은 도 8을 참조하여 설명한 발광 다이오드 제조 방법과 대체로 유사하며, 다만, 메사가 관통홀(30a)을 갖도록 형성되는 점에서 차이가 있다.FIG. 12 is a schematic plan view for explaining the light emitting diode manufacturing method described with reference to FIGS. 9 to 11. FIG. The light emitting diode manufacturing method according to this embodiment is substantially similar to the light emitting diode manufacturing method described with reference to FIG. 8, except that the mesa is formed to have the through hole 30a.
우선, 도 10, 도 11 및 도 12a를 참조하면, 기판(21) 상에 반도체 적층체(30)가 형성되고, 그 위에 ZnO층(31)이 형성되며, ZnO층(31), 제2 도전형 반도체층(27) 및 활성층(25)을 패터닝하여 메사가 형성된다.10, 11 and 12A, a semiconductor laminate 30 is formed on a substrate 21, a ZnO layer 31 is formed thereon, and a ZnO layer 31, Type semiconductor layer 27 and the active layer 25 are patterned to form a mesa.
메사 측면은 매끄럽게 형성될 수 있으며, 내부에 장축 방향을 따라 기다란 형상을 갖는 관통홀(30a)을 가진다. 관통홀(30a)은 제2 도전형 반도체층(27) 및 활성층(25)을 둘러싸인다. 관통홀(30a)의 장축 방향의 양측 끝단은 라운딩된 형상을 가진다. 한편, 제2 패드 영역의 크기를 충분히 확보하기 위해, 제2 패드 영역에 가까운 관통홀(30a)의 끝단은 상대적으로 작게 형성될 수 있다.The mesa side surface can be formed smoothly and has a through hole 30a having an elongated shape along the major axis direction inside. The through hole 30a surrounds the second conductivity type semiconductor layer 27 and the active layer 25. Both ends of the through hole 30a in the longitudinal direction have a rounded shape. On the other hand, in order to sufficiently secure the size of the second pad region, the end of the through hole 30a close to the second pad region may be formed to be relatively small.
도 10, 도 11 및 도 12b를 참조하면, 아이솔레에션 공정을 통해 메사 둘레에 노출된 제1 도전형 반도체층(23)을 패터닝하여 기판(21)이 노출된다.Referring to FIGS. 10, 11 and 12B, the substrate 21 is exposed by patterning the first conductive type semiconductor layer 23 exposed through the mesa through an isolation process.
도 10, 도 11 및 도 12c를 참조하면, 이어서, 하부 절연층(33)이 증착되고 사진 및 건식 식각 기술을 이용하여 패터닝되어 개구부들(33a, 33b)이 형성된다. 하부 절연층(33)은 메사 둘레에 노출된 제1 도전형 반도체층(23) 및 기판(21)도 덮는다. 개구부(33a)은 관통홀(30a) 내에서 제1 도전형 반도체층(23)을 노출시키며, 개구부들(33b)는 ZnO층(31) 상부에 형성되어 ZnO층(31)을 노출시킨다.Referring to FIGS. 10, 11 and 12C, a lower insulating layer 33 is then deposited and patterned using photolithography and dry etching techniques to form openings 33a and 33b. The lower insulating layer 33 also covers the first conductive type semiconductor layer 23 and the substrate 21 exposed around the mesa. The opening 33a exposes the first conductive type semiconductor layer 23 in the through hole 30a and the opening 33b is formed on the ZnO layer 31 to expose the ZnO layer 31. [
도 10, 도 11 및 도 12d를 참조하면, 하부 절연층(33) 상에 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)이 형성된다. 제1 패드 금속층(35a)은 하부 절연층(33)의 개구부(33a)를 통해 제1 도전형 반도체층(23)에 접속하고, 제2 패드 금속층(35b)은 개구부들(33b)을 통해 ZnO층(31)에 접속한다.Referring to FIGS. 10, 11 and 12D, a first pad metal layer 35a and a second pad metal layer 35b are formed on the lower insulating layer 33. FIG. The first pad metal layer 35a is connected to the first conductivity type semiconductor layer 23 through the opening 33a of the lower insulating layer 33 and the second pad metal layer 35b is connected to the ZnO Layer 31 as shown in FIG.
본 실시예에 있어서, 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)의 바깥쪽에는 하부 절연층(33)이 노출된다. 또한, 본 실시예에 있어서, 제1 패드 금속층(35a)과 제2 패드 금속층(35b)은 경계 영역(35ab)에 의해 서로 횡방향으로 이격되며, 제1 패드 금속층(35a)이 제2 패드 금속층(35b)을 둘러싸지는 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 패드 금속층(35a)이 제2 패드 금속층(35b)을 둘러쌀 수도 있고, 반대로 제2 패드 금속층(35b)이 제1 패드 금속층(35a)을 둘러쌀 수도 있다.In this embodiment, the lower insulating layer 33 is exposed to the outside of the first pad metal layer 35a and the second pad metal layer 35b. In this embodiment, the first pad metal layer 35a and the second pad metal layer 35b are laterally spaced from each other by the boundary region 35ab, and the first pad metal layer 35a is spaced apart from the second pad metal layer 35a, (35b). The first pad metal layer 35a may surround the second pad metal layer 35b or the second pad metal layer 35b may surround the first pad metal layer 35a, It is possible.
도 10, 도 11 및 도 12e를 참조하면, 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)을 덮는 상부 절연층(37)이 형성된다. 또한, 상부 절연층(37)은 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)의 가장자리를 덮으며, 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)의 바깥쪽에 노출된 하부 절연층(37)을 덮는다.10, 11 and 12E, an upper insulating layer 37 is formed to cover the first pad metal layer 35a and the second pad metal layer 35b. The upper insulating layer 37 covers the edges of the first pad metal layer 35a and the second pad metal layer 35b and is exposed to the outside of the first pad metal layer 35a and the second pad metal layer 35b And covers the lower insulating layer 37.
상부 절연층(37)은 사진 및 식각 기술을 이용하여 패터닝될 수 있으며, 이에 따라, 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)가 형성된다.The upper insulating layer 37 may be patterned using photolithography and etching techniques to form a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the second pad metal layer 35b. Two openings 37b are formed.
이어서, 기판(21)을 분할함으로써 발광 다이오드가 완성된다.Subsequently, the substrate 21 is divided to complete the light emitting diode.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 14는 도 13의 절취선 G-G'를 따라 취해진 단면도이다.FIG. 13 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention, and FIG. 14 is a cross-sectional view taken along a perforated line G-G 'in FIG.
도 13 및 도 14를 참조하면, 본 실시예에 따른 발광 다이오드는 앞서 도 1 내지 도 3을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)이 생략된 것에 차이가 있다. 이하에서는 앞서 설명한 실시예와 대비되는 차이점을 중심으로 설명한다.13 and 14, the light emitting diode according to this embodiment is substantially similar to the light emitting diode described above with reference to FIGS. 1 to 3, except that the first pad metal layer 35a and the second pad metal layer 35b There is a difference in omission. Hereinafter, differences from the above-described embodiments will be mainly described.
우선, 본 실시예에 따른 발광 다이오드는 장축 방향과 단축 방향을 가지며,장축 방향의 길이가 600㎛ 이하의 소형 발광 다이오드이다. First, the light emitting diode according to the present embodiment is a compact light emitting diode having a major axis direction and a minor axis direction and a length in the major axis direction of 600 mu m or less.
또한, 본 실시예에서, 제1 도전형 반도체층(23)의 가장자리는 기판(21)의 가장자리로 둘러싸인 영역 내측에 위치할 수 있다.Further, in this embodiment, the edge of the first conductivity type semiconductor layer 23 may be located inside the region surrounded by the edge of the substrate 21.
한편, 제1 도전형 반도체층(23) 상에 메사가 위치하며, 메사 상에 ZnO층(31)이 배치된다. 지시부호 27(31)은 메사의 외형을 나타낸다. ZnO층(31)은 제2 도전형 반도체층(31)과 유사한 평면 형상을 가질 수 있다. 도 14에 도시한 바와 같이, ZnO층(31)의 경계는 제2 도전형 반도체층(27)의 내측에 위치할 수 있다.On the other hand, a mesa is located on the first conductivity type semiconductor layer 23, and a ZnO layer 31 is disposed on the mesa. Reference numeral 27 (31) indicates the outline of the mesa. The ZnO layer 31 may have a planar shape similar to that of the second conductivity type semiconductor layer 31. As shown in FIG. 14, the boundary of the ZnO layer 31 may be located inside the second conductivity type semiconductor layer 27.
메사는 기판(21)을 따라 대체로 기다란 직사각형 형상이지만, 제1 도전형 반도체층(23)을 노출시키는 함입부를 가질 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니며, 메사 내에 제2 도전형 반도체층(27) 및 활성층(25)으로 둘러싸인 관통홀이 형성될 수도 있다.The mesa may have a generally elongated rectangular shape along the substrate 21, but may have an indentation for exposing the first conductivity type semiconductor layer 23. However, the present embodiment is not limited to this, and a through hole surrounded by the second conductivity type semiconductor layer 27 and the active layer 25 may be formed in the mesa.
한편, 하부 절연층(33)은 메사 및 ZnO층(31)을 덮는다. 또한, 하부 절연층(33)은 제1 도전형 반도체층(23) 및 기판(21)을 덮을 수 있다. 하부 절연층(33)은 개구부들(33a, 33b)을 가지는데, 개구부(33a)는 제1 도전형 반도체층(23)을 노출시키고, 개구부(33b)는 메사 상의 ZnO층(31)을 노출시킨다. 도시한 바와 같이, 개구부들(33a, 33b)은 장축 방향을 따라 서로 대향하도록 배치될 수 있다. On the other hand, the lower insulating layer 33 covers the mesa and the ZnO layer 31. The lower insulating layer 33 may cover the first conductivity type semiconductor layer 23 and the substrate 21. The lower insulating layer 33 has openings 33a and 33b which expose the first conductivity type semiconductor layer 23 and the opening 33b expose the mesa ZnO layer 31 . As shown in the figure, the openings 33a and 33b may be arranged to face each other along the major axis direction.
하부 절연층(33)은 앞서 설명한 다양한 재료 및 구조로 형성될 수 있으며, 특히, 분포 브래그 반사기로 형성될 수 있다. 또한, 도 3을 참조하여 설명한 바와 같이, 하부 절연층(33)의 개구부(33b) 하부에 위치하는 ZnO층(31)의 두께는 하부 절연층(33)으로 덮인 ZnO층의 두께보다 작다. ZnO층(31)은 그 하부 영역이 상부 영역보다 더 많은 보이드들을 포함하기 때문에, 개구부(33b) 하부에 위치하는 ZnO층(31)의 굴절률이 다른 영역의 ZnO층(31)의 굴절률보다 작아진다. 이에 따라, 내부 전반사를 이용하여 개구부(33b) 하부 영역을 통해 ZnO층(31)으로 입사되는 광량을 줄일 수 있어, 제2 범프 패드(139b)에 의한 광 손실을 줄일 수 있다.The lower insulating layer 33 may be formed of various materials and structures as described above, and in particular, may be formed of a distributed Bragg reflector. 3, the thickness of the ZnO layer 31 located under the opening 33b of the lower insulating layer 33 is smaller than the thickness of the ZnO layer covered with the lower insulating layer 33. As shown in FIG. Since the lower region of the ZnO layer 31 contains more voids than the upper region, the refractive index of the ZnO layer 31 located under the opening 33b becomes smaller than that of the ZnO layer 31 in the other region . Accordingly, the total amount of light incident on the ZnO layer 31 through the lower region of the opening 33b can be reduced by using the total internal reflection, and the light loss due to the second bump pad 139b can be reduced.
한편, 제1 범프 패드(139a) 및 제2 범프 패드(139b)는 하부 절연층(33) 상에 직접 배치된다. 즉, 앞의 실시예들에서 언급된 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 생략된다. 또한, 상부 절연층(37)도 생략될 수 있다.On the other hand, the first bump pad 139a and the second bump pad 139b are disposed directly on the lower insulating layer 33. That is, the first pad metal layer 35a and the second pad metal layer 35b referred to in the previous embodiments are omitted. The upper insulating layer 37 may also be omitted.
도 13에 도시한 바와 같이, 제1 범프 패드(139a) 및 제2 범프 패드(139b)의 폭은 메사의 폭보다 작을 수 있다. 또한, 제2 범프 패드(139b)는 메사의 상부 영역 내에 한정되도록 배치될 수 있으나, 이에 한정되는 것은 아니다.13, the widths of the first bump pad 139a and the second bump pad 139b may be smaller than the width of the mesa. Also, the second bump pad 139b may be disposed to be confined within the upper region of the mesa, but is not limited thereto.
본 실시예에 따르면, 제1 패드 금속층 및 제2 패드 금속층을 생략함으로써 더 단순한 구조의 발광 다이오드를 제공할 수 있다.According to this embodiment, the light emitting diode having a simpler structure can be provided by omitting the first pad metal layer and the second pad metal layer.
앞서 설명한 실시예들에 따른 발광 다이오드들은 다양한 용도에 사용될 수 있는데, 예를 들어, 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 자동차 헤드램프, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 적용될 수 있다. 특히, 도 5 내지 도 7, 도 9 내지 도 11, 또는 도 13 및 도 14를 참조하여 설명한 소형 발광 다이오드는 필라멘트 LED 전구 등에 유용하게 사용될 수 있다. 종래, 필라멘트 LED 전구에 사용되는 발광 다이오드는 본딩 와이어를 이용하여 전기적으로 연결되는데, 필라멘트가 평판이 아니라 굽어져 있거나 또는 플렉서블 필라멘트인 경우, 와이어가 단선되어 불량이 유발될 수 있다. 그러나 본 실시예에 따른 발광 다이오드들은 본딩 와이어 없이 플립칩 본딩하여 필라멘트에 본딩될 수 있으므로, 전기적 단선 발생을 방지할 수 있다.The light emitting diodes according to the embodiments described above can be used for a variety of applications including, for example, large-scale color flat panel displays, traffic lights, indoor lights, automotive headlamps, high density light sources, high resolution output systems and optical communication . In particular, the small light emitting diodes described with reference to Figs. 5 to 7, 9 to 11, or Figs. 13 and 14 can be usefully used for filament LED bulbs and the like. 2. Description of the Related Art Conventionally, LEDs used in filament LED bulbs are electrically connected to each other by using bonding wires. When the filaments are not flat, bent, or are flexible filaments, wires may be broken and defective. However, since the light emitting diodes according to the present embodiment can be bonded to the filament by flip-chip bonding without bonding wires, it is possible to prevent the occurrence of electrical disconnection.
도 15는 본 발명의 일 실시예에 따른 LED 램프를 설명하기 위한 개략적인 단면도이다.15 is a schematic cross-sectional view for explaining an LED lamp according to an embodiment of the present invention.
도 15를 참조하면, 상기 LED 램프는 벌브 베이스(3000), 중앙 기둥(3100), LED 필라멘트(3200) 및 투광성 벌브(3300)를 포함한다.15, the LED lamp includes a bulb base 3000, a center pillar 3100, an LED filament 3200, and a transparent bulb 3300.
벌브 베이스(3000)는 종래 전구(light bulb)에서 사용되던 것과 동일한 전극 구조를 가지고 있다. 또한, 벌브 베이스(3000) 내부에 AC/DC 변환기 등의 수동 및 능동 소자들이 내장될 수 있다.The bulb base 3000 has the same electrode structure as that used in a conventional bulb. In addition, passive and active elements such as an AC / DC converter can be incorporated inside the bulb base 3000. [
벌브 베이스(3000)가 종래 전구와 동일한 전극 구조를 가지기 때문에, 본 발명의 실시예들에 따른 LED 램프는 종래의 소켓을 사용할 수 있으며, 따라서, LED 램프 사용에 따른 부대 시설 설치 비용을 절약할 수 있다.Since the bulb base 3000 has the same electrode structure as that of the conventional bulb, the LED lamp according to the embodiments of the present invention can use a conventional socket, thus saving the installation cost of the LED lamp have.
중앙 기둥(3100)은 벌브 베이스(3000)에 고정되어 LED 램프 중앙에 배치된다. 중앙 기둥(3100)은 받침부, 기둥부 및 상단부를 포함할 수 있다. 중앙 기둥(3100)은 LED 필라멘트(3200)를 지지하기 위한 것으로, 예컨대 글래스로 형성될 수 있다.The center pillar 3100 is fixed to the bulb base 3000 and disposed in the center of the LED lamp. The center pillar 3100 may include a pedestal, a post, and an upper end. The center pillar 3100 is for supporting the LED filament 3200 and may be formed of, for example, glass.
LED 필라멘트(3200)는 가요성 라이트 스트랩으로서 베이스, 도전성 배선 및 발광 다이오드를 포함한다. 발광 다이오드는 앞서 도 5 내지 7, 도 9 내지 도 11, 또는 도 13 및 도 14를 참조하여 설명한 소형 발광 다이오드이다. LED 필라멘트(3200)가 가요성의 라이트 스트랩으로 형성되므로, LED 필라멘트(3200)의 형상을 다양하게 변형할 수 있다. 특히, 소형 발광 다이오드가 플립칩 본딩을 통해 도전성 배선에 본딩되므로, LED 필라멘트(3200)의 형상을 다양하게 변형해도 와이어 단선과 같은 불량 발생이 방지된다.The LED filament 3200 includes a base, a conductive wiring, and a light emitting diode as a flexible light strap. The light emitting diode is the small light emitting diode described above with reference to Figs. 5 to 7, 9 to 11, or Figs. 13 and 14. Since the LED filament 3200 is formed of a flexible light strap, the shape of the LED filament 3200 can be variously modified. Particularly, since the small light emitting diode is bonded to the conductive wiring through the flip chip bonding, defects such as wire breakage are prevented even if the shape of the LED filament 3200 is variously changed.
한편, 상기 LED 필라멘트(3200)는 도시하지 않은 리드 와이어들을 통해 벌브 베이스(3000)의 전극에 전기적으로 연결될 수 있다.Meanwhile, the LED filament 3200 may be electrically connected to the electrode of the bulb base 3000 through lead wires (not shown).
투광성 벌브(3300)는 LED 필라멘트(3200)를 감싸서 외부 환경으로부터 분리한다. 투광성 벌브(3300)는 글래스 또는 플라스틱으로 형성될 수 있다. 투광성 벌브(3300)는 다양한 형상을 가질 수 있으며, 종래의 전구와 동일한 형상을 가질 수도 있다. Transparent bulb 3300 surrounds LED filament 3200 and separates it from the external environment. The transparent bulb 3300 may be formed of glass or plastic. Transparent bulb 3300 may have various shapes and may have the same shape as a conventional bulb.
이상에서, 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, the elements or components described in relation to one embodiment can be applied to other embodiments without departing from the technical idea of the present invention.
Claims (27)
- 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 상기 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체;A first conductive semiconductor layer and a mesa positioned on the first conductive semiconductor layer, wherein the mesa includes an active layer and a second conductive semiconductor layer;상기 제2 도전형 반도체층 상에 위치하는 ZnO층;A ZnO layer disposed on the second conductive semiconductor layer;상기 ZnO층 및 메사를 덮되, 상기 ZnO층을 노출시키는 개구부를 가지는 하부 절연층;A lower insulating layer covering the ZnO layer and the mesa and having an opening exposing the ZnO layer;상기 하부 절연층 상에 배치되고, 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층;A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer;상기 하부 절연층의 개구부를 통해 상기 ZnO층에 전기적으로 접속하며, 상기 제1 패드 금속층으로부터 수평 방향으로 이격된 제2 패드 금속층;A second pad metal layer electrically connected to the ZnO layer through an opening of the lower insulating layer and horizontally spaced apart from the first pad metal layer;상기 제1 패드 금속층 및 상기 제2 패드 금속층을 덮되 상기 제1 패드 금속층 및 상기 제2 패드 금속층을 각각 노출시키는 제1 개구부 및 제2 개구부를 가지는 상부 절연층을 포함하고,And an upper insulating layer covering the first pad metal layer and the second pad metal layer, the upper insulating layer having a first opening and a second opening exposing the first pad metal layer and the second pad metal layer, respectively,상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 얇은 발광 다이오드.Wherein a thickness of the ZnO layer below the opening of the lower insulating layer is smaller than a thickness of the ZnO layer covered with the lower insulating layer.
- 청구항 1에 있어서,The method according to claim 1,상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 40 내지 100nm 얇은 발광 다이오드.Wherein the thickness of the ZnO layer under the opening of the lower insulating layer is 40 to 100 nm thinner than the thickness of the ZnO layer covered with the lower insulating layer.
- 청구항 2에 있어서,The method of claim 2,상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 100nm 이상인 발광 다이오드.Wherein a thickness of the ZnO layer under the opening of the lower insulating layer is 100 nm or more.
- 청구항 1에 있어서,The method according to claim 1,상기 하부 절연층은 상기 메사 둘레를 따라 상기 제1 도전형 반도체층을 노출시키고,Wherein the lower insulating layer exposes the first conductive semiconductor layer along the mesa,상기 제1 패드 금속층은 상기 메사 둘레를 따라 노출된 제1 도전형 반도체층에 접속하는 발광 다이오드.Wherein the first pad metal layer is connected to the exposed first conductive semiconductor layer along the mesa.
- 청구항 4에 있어서,The method of claim 4,상기 하부 절연층은 상기 메사 둘레를 따라 상기 제1 도전형 반도체층을 노출시키는 복수의 개구부들을 포함하고,Wherein the lower insulating layer includes a plurality of openings exposing the first conductive semiconductor layer along the mesa,상기 제1 패드 금속층은 상기 복수의 개구부들을 통해 상기 제1 도전형 반도체층에 접속하는 발광 다이오드.And the first pad metal layer is connected to the first conductive type semiconductor layer through the plurality of openings.
- 청구항 5에 있어서,The method of claim 5,상기 메사는 측면을 따라 배치된 복수의 홈들을 포함하고,The mesa includes a plurality of grooves disposed along the side surface,상기 하부 절연층의 복수의 개구부들은 상기 복수의 홈들에 대응하여 배치된 발광 다이오드.And a plurality of openings of the lower insulating layer are disposed corresponding to the plurality of grooves.
- 청구항 1에 있어서,The method according to claim 1,상기 메사는 상기 제2 도전형 반도체층 및 활성층을 통해 상기 제1 도전형 반도체층을 노출시키는 관통홀을 가지고,The mesa has a through hole exposing the first conductivity type semiconductor layer through the second conductivity type semiconductor layer and the active layer,상기 하부 절연층은 상기 관통홀 내에서 상기 제1 도전형 반도체층을 노출시키는 개구부를 가지며,Wherein the lower insulating layer has an opening for exposing the first conductivity type semiconductor layer in the through hole,상기 제1 패드 금속층은 상기 관통홀 내에서 상기 제1 도전형 반도체층에 접속하는 발광 다이오드.And the first pad metal layer is connected to the first conductive type semiconductor layer in the through hole.
- 청구항 7에 있어서,The method of claim 7,상기 관통홀은 발광 다이오드의 길이 방향을 따라 기다란 형상을 가지는 발광 다이오드.Wherein the through hole has an elongated shape along the longitudinal direction of the light emitting diode.
- 청구항 8에 있어서,The method of claim 8,상기 제1 패드 금속층은 상기 관통홀을 덮고,Wherein the first pad metal layer covers the through hole,상기 제2 패드 금속층의 부분들은 상기 관통홀의 길이 방향을 따라 상기 관통홀의 양측에 배치된 발광 다이오드Wherein the portions of the second pad metal layer are disposed on both sides of the through hole along the longitudinal direction of the through hole,
- 청구항 7에 있어서,The method of claim 7,상기 하부 절연층은 상기 메사 둘레를 따라 상기 제1 도전형 반도체층을 노출시키고,Wherein the lower insulating layer exposes the first conductive semiconductor layer along the mesa,상기 제1 패드 금속층은 또한 상기 메사 둘레를 따라 노출된 상기 제1 도전형 반도체층에 접속하는 발광 다이오드.Wherein the first pad metal layer is also connected to the exposed first conductive semiconductor layer along the mesa.
- 청구항 1에 있어서,The method according to claim 1,상기 상부 절연층의 제1 및 제2 개구부들은 발광 다이오드의 패드 영역들을 정의하는 발광 다이오드.Wherein the first and second openings of the upper insulating layer define pad areas of the light emitting diode.
- 청구항 1에 있어서,The method according to claim 1,상기 상부 절연층 상에 배치되고, 각각 제1 패드 금속층 및 제2 패드 금속층에 전기적으로 접속하는 제1 범프 패드 및 제2 범프 패드를 더 포함하는 발광 다이오드.And a first bump pad and a second bump pad disposed on the upper insulating layer and electrically connected to the first pad metal layer and the second pad metal layer, respectively.
- 청구항 12에 있어서,The method of claim 12,상기 제2 패드 금속층은 상기 제1 패드 금속층으로 둘러싸이고, 상기 제1 패드 금속층과 상기 제2 패드 금속층의 경계 영역에서 상기 하부 절연층이 노출되며,Wherein the second pad metal layer is surrounded by the first pad metal layer and the lower insulating layer is exposed in a boundary region between the first pad metal layer and the second pad metal layer,상기 노출된 하부 절연층은 상기 상부 절연층으로 덮이는 발광 다이오드.And the exposed lower insulating layer is covered with the upper insulating layer.
- 청구항 13에 있어서,14. The method of claim 13,상기 제2 패드 금속층은 복수 부분들로 나뉘어 배치되고,Wherein the second pad metal layer is divided into a plurality of portions,상기 제1 패드 금속층은 상기 복수 부분들을 각각 둘러싸는 발광 다이오드.Wherein the first pad metal layer surrounds the plurality of portions.
- 청구항 14에 있어서,15. The method of claim 14,상기 제1 및 제2 범프 패드는 각각 제2 패드 금속층의 복수의 부분들에 걸쳐서 배치된 발광 다이오드.Wherein the first and second bump pads are disposed over a plurality of portions of the second pad metal layer, respectively.
- 청구항 1에 있어서,The method according to claim 1,상기 하부 절연층은 상기 ZnO층을 노출시키는 개구부를 복수개 포함하는 발광 다이오드.And the lower insulating layer includes a plurality of openings exposing the ZnO layer.
- 청구항 16에 있어서,18. The method of claim 16,상기 하부 절연층은 분포 브래그 반사기인 발광 다이오드.Wherein the lower insulating layer is a distributed Bragg reflector.
- 청구항 16에 있어서,18. The method of claim 16,상기 하부 절연층은 SiO2로 형성되고,The lower insulating layer is formed of SiO2,상기 제1 패드 금속층 및 제2 패드 금속층은 금속 반사층을 포함하는 발광 다이오드.Wherein the first pad metal layer and the second pad metal layer comprise a metal reflective layer.
- 청구항 1에 있어서,The method according to claim 1,상기 상부 절연층의 제2 개구부는 상기 ZnO층을 노출시키는 하부 절연층의 개구부 상에 위치하되,The second opening of the upper insulating layer is located on the opening of the lower insulating layer that exposes the ZnO layer,상기 상부 절연층의 제1 개구부는 상기 ZnO층을 노출시키는 하부 절연층의 개구부로부터 횡방향으로 이격된 발광 다이오드.Wherein the first opening of the upper insulating layer is laterally spaced from the opening of the lower insulating layer to expose the ZnO layer.
- 청구항 1에 있어서,The method according to claim 1,상기 상부 절연층의 제1 및 제2 개구부들은 상기 ZnO층을 노출시키는 상기 하부 절연층의 개구부로부터 횡방향으로 이격된 발광 다이오드.Wherein the first and second openings of the upper insulating layer are laterally spaced apart from the opening of the lower insulating layer to expose the ZnO layer.
- 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 상기 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체;A first conductive semiconductor layer and a mesa positioned on the first conductive semiconductor layer, wherein the mesa includes an active layer and a second conductive semiconductor layer;상기 제2 도전형 반도체층 상에 위치하는 ZnO층;A ZnO layer disposed on the second conductive semiconductor layer;상기 ZnO층 및 메사를 덮되, 상기 제1 도전형 반도체층을 노출시키는 개구부 및 상기 ZnO층을 노출시키는 개구부를 가지는 하부 절연층;A lower insulating layer covering the ZnO layer and the mesa, the lower insulating layer having an opening exposing the first conductive type semiconductor layer and an opening exposing the ZnO layer;상기 하부 절연층 상에 배치되고, 상기 하부 절연층의 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 범프 패드;A first bump pad disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through an opening of the lower insulating layer;상기 하부 절연층 상에 배치되고, 상기 제1 범프 패드로부터 수평방향으로 이격되며, 상기 하부 절연층의 개구부를 통해 상기 ZnO층에 전기적으로 접속하는 제2 범프 패드를 포함하고,And a second bump pad disposed on the lower insulating layer and horizontally spaced from the first bump pad and electrically connected to the ZnO layer through an opening of the lower insulating layer,상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 얇은 발광 다이오드.Wherein a thickness of the ZnO layer below the opening of the lower insulating layer is smaller than a thickness of the ZnO layer covered with the lower insulating layer.
- 청구항 21에 있어서,23. The method of claim 21,상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 상기 하부 절연층으로 덮인 ZnO층의 두께보다 40 내지 100nm 얇은 발광 다이오드.Wherein the thickness of the ZnO layer under the opening of the lower insulating layer is 40 to 100 nm thinner than the thickness of the ZnO layer covered with the lower insulating layer.
- 청구항 22에 있어서,23. The method of claim 22,상기 하부 절연층의 개구부 아래의 상기 ZnO층의 두께는 100nm 이상인 발광 다이오드.Wherein a thickness of the ZnO layer under the opening of the lower insulating layer is 100 nm or more.
- 청구항 21에 있어서,23. The method of claim 21,상기 하부 절연층은 분포 브래그 반사기를 포함하는 발광 다이오드.Wherein the lower insulating layer comprises a distributed Bragg reflector.
- 청구항 21에 있어서,23. The method of claim 21,상기 제1 범프 패드 및 제2 범프 패드는 상기 메사의 폭보다 좁은 폭을 가지는 발광 다이오드.Wherein the first bump pad and the second bump pad have a width narrower than the width of the mesa.
- 청구항 25에 있어서,26. The method of claim 25,상기 제1 범프 패드는 상기 메사의 상부 영역 내에 한정되어 위치하는 발광 다이오드.Wherein the first bump pad is confined within an upper region of the mesa.
- 청구항 21에 있어서,23. The method of claim 21,상기 ZnO층을 노출시키는 개구부 아래의 ZnO층의 굴절률은 상기 하부 절연층으로 덮인 다른 영역의 ZnO층의 굴절률보다 작은 발광 다이오드.Wherein the refractive index of the ZnO layer under the opening to expose the ZnO layer is smaller than the refractive index of the ZnO layer in the other region covered with the lower insulating layer.
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