WO2019017364A1 - Display device - Google Patents

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WO2019017364A1
WO2019017364A1 PCT/JP2018/026843 JP2018026843W WO2019017364A1 WO 2019017364 A1 WO2019017364 A1 WO 2019017364A1 JP 2018026843 W JP2018026843 W JP 2018026843W WO 2019017364 A1 WO2019017364 A1 WO 2019017364A1
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drive mode
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signal
gate driver
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圭祐 神田
裕昭 杉山
哲 関戸
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シャープ株式会社
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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Definitions

  • the invention disclosed below relates to a display device, and more particularly to a display device that detects an operation error of a gate driver provided in a display area.
  • the invention disclosed below aims to provide a display device capable of detecting an operation error of a gate driver in a configuration in which a gate driver is provided in a display region.
  • FIG. 1 is a view showing a schematic configuration of a liquid crystal display device according to an embodiment.
  • FIG. 2 is a top view showing a schematic configuration of an active matrix substrate provided in the liquid crystal display device according to the present embodiment.
  • FIG. 3 is a top view showing a schematic configuration of an active matrix substrate provided in the liquid crystal display device according to the present embodiment.
  • FIG. 4 is a block diagram extracting and showing the display control circuit and the display panel of the liquid crystal display device according to the present embodiment.
  • FIG. 5 is a diagram showing an example of a schematic circuit configuration of the signal processing circuit shown in FIG.
  • FIG. 6A is a diagram showing a case of the alternate drive mode of the signal processing circuit shown in FIG. FIG.
  • FIG. 6B is a diagram showing the case of the entire drive mode of the signal processing circuit shown in FIG.
  • FIG. 7 is a diagram showing an example of the waveform of the feedback signal in the alternate drive mode and the full drive mode.
  • FIG. 8A is a circuit configuration example of the signal processing circuit shown in FIG.
  • FIG. 8B is a circuit configuration example of the level down circuit shown in FIG.
  • FIG. 9 is a block diagram extracting and showing the display control circuit and the display panel of the liquid crystal display device according to the second embodiment.
  • FIG. 10 is an explanatory view showing the relationship between the scanning direction of the gate line in the display panel, the terminal of the timing controller, and the switch of the switching circuit.
  • FIG. 11 is a plan view for illustrating the configuration of the gate driver group in the modification (1).
  • a display device is a display device including a display panel having a plurality of gate lines and a plurality of source lines in a display area, the plurality of display devices provided for each of the plurality of gate lines.
  • a gate driver, a control unit that controls driving of the plurality of gate drivers, and a plurality of gate drivers and the control unit are provided to indicate whether or not the plurality of gate drivers operate normally.
  • a plurality of gate drivers are provided for each gate line, and at least a part of the circuit elements constituting the gate driver is provided in the display area. Further, in this configuration, the plurality of gate drivers for each gate line are driven in the first drive mode or the second drive mode. In the first drive mode, all the gate drivers for each gate line are driven, and in the second drive mode, some of the plurality of gate drivers for each gate line are driven.
  • the control unit obtains a feedback signal from the signal processing circuit.
  • the feedback signal is a signal indicating whether or not the gate driver is operating normally according to the selected drive mode, and a signal based on the selection voltage output from the driven gate driver in the selected drive mode. It is generated by the processing circuit. Therefore, the display device can detect whether or not each gate driver provided in the display area is appropriately operating in the selected drive mode by the feedback signal.
  • signals input to and output from the gate driver can be controlled to appropriate voltages.
  • the scanning direction of the gate line can be switched.
  • a pixel TFT thin film transistor (thin film transistor) (not shown) is formed.
  • the gate of the pixel TFT is connected to the gate line GL, the source is connected to the source line SL, and the drain is connected to a pixel electrode (not shown).
  • the gate lines GL1 to GLM are sequentially scanned from the gate line GL1 by driving all the gate drivers 11 provided for the respective gate lines GL.
  • the display control circuit 4 outputs a start pulse to the gate driver 11 connected to the gate line GL1 among the gate drivers 11 in the gate drivers 11_1 to 11_M through the terminal portion 12.
  • the OR circuit 451 is connected to the AND circuit 453 and also connected to the level down circuit 40c (see FIG. 4).
  • the OR circuit 451 outputs a voltage signal of High level when the potential of one or more feedback signals RS among the feedback signals RS (RS1 to RSM) of the M gate drivers 11 from the level down circuit 40c is High level. Do. Further, the OR circuit 451 outputs a voltage signal of Low level when all the feedback signals RS (RS1 to RSM) are at Low level.
  • the AND circuit 452 is connected to the switch 455 and to the level down circuit 40c.
  • the AND circuit 452 outputs a voltage signal of High level when the potential of the feedback signals RS (RS1 to RSM) of the M gate drivers 11 from the level down circuit 40c is High level.
  • the AND circuit 452 outputs a low level voltage signal when the potentials of one or more but less than M feedback signals RS are at high level or the potentials of all the feedback signals RS are at low level.
  • the gate driver 11 is driven in the alternate drive mode during the time t1 to t2, and the gate driver 11 is driven in the full drive mode after the time t2.
  • the drive mode signal Z with the high level is output from the external circuit (not shown) from the external circuit (not shown) during time t1 to t2. Input).
  • the OR circuit 451 and the AND circuit 452 respectively It outputs a voltage signal whose potential is high.
  • the switch 455 is turned on, and the wiring portion P is connected to the reference potential GND via the switch 455 and the switch 456. Therefore, the drive mode signal Z whose potential is at the high level and the potential at the low level of the wiring portion P connected to the reference potential GND are input to the AND circuit 453. Therefore, the feedback signal RT whose potential is the low level is output from the AND circuit 453, and the feedback signal RT is input to the timing controller 40a.
  • the level down circuit 401 c includes a first level down circuit 4011 c and a second level down circuit 4012 c.
  • the first level down circuit 4011c is connected to the two gate drivers 11 for driving the gate line GL1 and to the first signal processing circuit 4011d in each of the gate driver groups 11_1 to 11_M.
  • the second level down circuit 4012c is connected to the two gate drivers 11 for driving the gate line GLM and to the second signal processing circuit 4012d.
  • the first level down circuit 4011 c and the second level down circuit 4012 c have the same circuit configuration as the level down circuit 40 c according to the first embodiment described above.

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Abstract

This display device comprises gate driver groups 11_1…11_M in a display region 200. A control unit 40a selects a first drive mode in which all of the gate driver groups are driven, or a second drive mode in which some of the gate driver groups are driven. The control unit 40a acquires a feedback signal RT indicating whether the gate drivers are operating normally according to the selected drive mode. A signal processing circuit 40d generates the feedback signal RT on the basis of a selection voltage SS output from the gate drivers that are driven in the selected drive mode, and outputs the feedback signal to the control unit 40a.

Description

表示装置Display device
　以下に開示する発明は、表示装置に関し、特に、表示領域内に設けられたゲートドライバの動作エラーを検知する表示装置に関する。 The invention disclosed below relates to a display device, and more particularly to a display device that detects an operation error of a gate driver provided in a display area.
　従来、マトリクス状に配置された画素を有し、それらの画素を１行ずつ選択して画像を表示させる表示装置が知られている。特開２００７－７２０６２号公報には、このような表示装置が開示されている。この表示装置は、１行の画素を選択して駆動信号（選択信号）を供給するためのゲートドライバは表示領域外（いわゆる額縁領域）に配置されている。 2. Description of the Related Art Conventionally, there has been known a display device having pixels arranged in a matrix and selecting the pixels row by row to display an image. Such a display device is disclosed in Japanese Patent Application Laid-Open No. 2007-72062. In this display device, a gate driver for selecting one row of pixels and supplying a drive signal (selection signal) is disposed outside the display area (a so-called frame area).
　特開２００７－７２０６２号公報のように、額縁領域にゲートドライバが配置されることが一般的であったが、最近は、ゲートドライバを構成する回路素子の全部または少なくとも一部が、表示領域内に配置された構成も知られている。このような構成において、１つのゲート線に対して複数のゲートドライバを設け、一部のゲートドライバを交代で駆動させる駆動モードと、全てのゲートドライバを駆動させる駆動モードとを切り替えてゲートドライバを駆動させる場合がある。この場合、各駆動モードに応じてゲートドライバが正常に動作しているか否かを検出する必要がある。 As described in JP-A-2007-72062, gate drivers are generally arranged in a frame area, but recently, all or at least a part of circuit elements constituting the gate driver are in a display area. The arrangement placed in is also known. In such a configuration, a gate driver is provided by switching between a drive mode in which a plurality of gate drivers are provided for one gate line and a part of the gate drivers are driven alternately and a drive mode in which all the gate drivers are driven. It may be driven. In this case, it is necessary to detect whether the gate driver is operating properly according to each drive mode.
　上記課題に鑑みて、以下に開示する発明は、表示領域内にゲートドライバが設けられる構成において、ゲートドライバの動作エラーを検知し得る表示装置を提供することを目的とする。 In view of the above problems, the invention disclosed below aims to provide a display device capable of detecting an operation error of a gate driver in a configuration in which a gate driver is provided in a display region.
　上記の課題を解決するために、本発明に係る表示装置は、複数のゲート線と複数のソース線とを表示領域内に有する表示パネルを備えた表示装置において、前記複数のゲート線のそれぞれに対して設けられた複数のゲートドライバと、前記複数のゲートドライバの駆動を制御する制御部と、前記複数のゲートドライバと前記制御部との間に設けられ、前記複数のゲートドライバが正常に動作しているか否かを示す帰還信号を生成して前記制御部へ出力する信号処理回路と、を備え、ゲート線ごとの前記複数のゲートドライバのそれぞれは、当該ゲート線を走査するための選択電圧を当該ゲート線に対して出力し、前記複数のゲートドライバを構成する回路素子の少なくとも一部は前記表示領域内に設けられ、前記制御部は、前記複数のゲートドライバの駆動モードとして、第１の駆動モードと第２の駆動モードのいずれか一方を選択し、前記信号処理回路は、前記駆動モードの選択に応じて駆動されたゲートドライバから出力される前記選択電圧に基づいて前記帰還信号を生成し、前記第１の駆動モードは、ゲート線ごとに設けられた前記複数のゲートドライバの全てを駆動させ、前記第２の駆動モードは、ゲート線ごとに設けられた前記複数のゲートドライバの一部のゲートドライバを駆動させる。 In order to solve the above problems, a display device according to the present invention is a display device including a display panel having a plurality of gate lines and a plurality of source lines in a display region, wherein each of the plurality of gate lines is provided. A plurality of gate drivers provided for each, a control unit that controls driving of the plurality of gate drivers, and a plurality of gate drivers and the control unit are provided, and the plurality of gate drivers operate normally A signal processing circuit that generates a feedback signal indicating whether or not to output the signal to the control unit, and each of the plurality of gate drivers for each gate line selects a selection voltage for scanning the gate line Are output to the gate line, and at least a part of the circuit elements constituting the plurality of gate drivers are provided in the display area, and the control unit is configured to As the drive mode of the driver, one of the first drive mode and the second drive mode is selected, and the signal processing circuit selects the selection output from the gate driver driven according to the selection of the drive mode. The feedback signal is generated based on a voltage, the first drive mode drives all of the plurality of gate drivers provided for each gate line, and the second drive mode is provided for each gate line. Drive a part of gate drivers of the plurality of gate drivers.
　上記構成によれば、表示領域内にゲートドライバが設けられる構成において、ゲートドライバの動作エラーを検知することができる。 According to the above configuration, in the configuration in which the gate driver is provided in the display area, an operation error of the gate driver can be detected.
図１は、一実施形態に係る液晶表示装置の概略構成を示した図である。FIG. 1 is a view showing a schematic configuration of a liquid crystal display device according to an embodiment. 図２は、本実施形態に係る液晶表示装置が備えるアクティブマトリクス基板の概略構成を示す上面図である。FIG. 2 is a top view showing a schematic configuration of an active matrix substrate provided in the liquid crystal display device according to the present embodiment. 図３は、本実施形態に係る液晶表示装置が備えるアクティブマトリクス基板の概略構成を示す上面図である。FIG. 3 is a top view showing a schematic configuration of an active matrix substrate provided in the liquid crystal display device according to the present embodiment. 図４は、本実施形態に係る液晶表示装置の表示制御回路と表示パネルとを抜き出して示したブロック図である。FIG. 4 is a block diagram extracting and showing the display control circuit and the display panel of the liquid crystal display device according to the present embodiment. 図５は、図４に示す信号処理回路の概略回路構成例を示す図である。FIG. 5 is a diagram showing an example of a schematic circuit configuration of the signal processing circuit shown in FIG. 図６Ａは、図５に示す信号処理回路の交代駆動モードの場合を示す図である。FIG. 6A is a diagram showing a case of the alternate drive mode of the signal processing circuit shown in FIG. 図６Ｂは、図５に示す信号処理回路の全駆動モードの場合を示す図である。FIG. 6B is a diagram showing the case of the entire drive mode of the signal processing circuit shown in FIG. 図７は、交代駆動モードと全駆動モードの場合の帰還信号の波形例を示す図である。FIG. 7 is a diagram showing an example of the waveform of the feedback signal in the alternate drive mode and the full drive mode. 図８Ａは、図５に示す信号処理回路の回路構成例である。FIG. 8A is a circuit configuration example of the signal processing circuit shown in FIG. 図８Ｂは、図４に示すレベルダウン回路の回路構成例である。FIG. 8B is a circuit configuration example of the level down circuit shown in FIG. 図９は、第２の実施形態に係る液晶表示装置の表示制御回路と表示パネルとを抜き出して示したブロック図である。FIG. 9 is a block diagram extracting and showing the display control circuit and the display panel of the liquid crystal display device according to the second embodiment. 図１０は、表示パネルにおけるゲート線の走査方向と、タイミングコントローラの端子と、スイッチング回路のスイッチとの関係を示す説明図である。FIG. 10 is an explanatory view showing the relationship between the scanning direction of the gate line in the display panel, the terminal of the timing controller, and the switch of the switching circuit. 図１１は、変形例（１）におけるゲートドライバ群の構成を説明するための平面図である。FIG. 11 is a plan view for illustrating the configuration of the gate driver group in the modification (1).
　第１の構成に係る表示装置は、複数のゲート線と複数のソース線とを表示領域内に有する表示パネルを備えた表示装置において、前記複数のゲート線のそれぞれに対して設けられた複数のゲートドライバと、前記複数のゲートドライバの駆動を制御する制御部と、前記複数のゲートドライバと前記制御部との間に設けられ、前記複数のゲートドライバが正常に動作しているか否かを示す帰還信号を生成して前記制御部へ出力する信号処理回路と、を備え、ゲート線ごとの前記複数のゲートドライバのそれぞれは、当該ゲート線を走査するための選択電圧を当該ゲート線に対して出力し、前記複数のゲートドライバを構成する回路素子の少なくとも一部は前記表示領域内に設けられ、前記制御部は、前記複数のゲートドライバの駆動モードとして、第１の駆動モードと第２の駆動モードのいずれか一方を選択し、前記信号処理回路は、前記駆動モードの選択に応じて駆動されたゲートドライバから出力される前記選択電圧に基づいて前記帰還信号を生成し、前記第１の駆動モードは、ゲート線ごとに設けられた前記複数のゲートドライバの全てを駆動させ、前記第２の駆動モードは、ゲート線ごとに設けられた前記複数のゲートドライバの一部のゲートドライバを駆動させる。 A display device according to a first configuration is a display device including a display panel having a plurality of gate lines and a plurality of source lines in a display area, the plurality of display devices provided for each of the plurality of gate lines. A gate driver, a control unit that controls driving of the plurality of gate drivers, and a plurality of gate drivers and the control unit are provided to indicate whether or not the plurality of gate drivers operate normally. A signal processing circuit that generates a feedback signal and outputs the feedback signal to the control unit, and each of the plurality of gate drivers for each gate line selects a selection voltage for scanning the gate line with respect to the gate line And at least a part of the circuit elements constituting the plurality of gate drivers are provided in the display area, and the control unit is configured to drive the plurality of gate drivers in a driving mode. And one of the first drive mode and the second drive mode is selected, and the signal processing circuit selects one of the first drive mode and the second drive mode based on the selection voltage output from the gate driver driven according to the selection of the drive mode. The feedback signal is generated, the first drive mode drives all of the plurality of gate drivers provided for each gate line, and the second drive mode is a plurality of the plurality provided for each gate line A part of the gate driver of the gate driver is driven.
　第１の構成によれば、ゲート線ごとに複数のゲートドライバが設けられ、ゲートドライバを構成する回路素子の少なくとも一部が表示領域内に設けられる。また、本構成では、ゲート線ごとの複数のゲートドライバを第１の駆動モード又は第２の駆動モードで駆動させる。第１の駆動モードでは、ゲート線ごとの全てのゲートドライバを駆動させ、第２の駆動モードでは、ゲート線ごとの複数のゲートドライバのうち一部のゲートドライバを駆動させる。制御部は、信号処理回路から帰還信号を取得する。帰還信号は、選択された駆動モードに応じてゲートドライバが正常に動作しているか否かを示す信号であり、選択された駆動モードにおいて、駆動したゲートドライバから出力される選択電圧に基づいて信号処理回路によって生成される。そのため、表示装置は、帰還信号により、表示領域内に設けられた各ゲートドライバが選択された駆動モードにおいて適切に動作しているか否かを検知することができる。 According to the first configuration, a plurality of gate drivers are provided for each gate line, and at least a part of the circuit elements constituting the gate driver is provided in the display area. Further, in this configuration, the plurality of gate drivers for each gate line are driven in the first drive mode or the second drive mode. In the first drive mode, all the gate drivers for each gate line are driven, and in the second drive mode, some of the plurality of gate drivers for each gate line are driven. The control unit obtains a feedback signal from the signal processing circuit. The feedback signal is a signal indicating whether or not the gate driver is operating normally according to the selected drive mode, and a signal based on the selection voltage output from the driven gate driver in the selected drive mode. It is generated by the processing circuit. Therefore, the display device can detect whether or not each gate driver provided in the display area is appropriately operating in the selected drive mode by the feedback signal.
　第１の構成において、ゲート線ごとに設けられた前記複数のゲートドライバのそれぞれは、信号線を介して前記制御部と接続され、前記ゲート線ごとに設けられた前記複数のゲートドライバの一部のゲートドライバは、前記信号線を介して互いに接続されていることとしてもよい（第２の構成）。 In the first configuration, each of the plurality of gate drivers provided for each gate line is connected to the control unit via a signal line, and is a part of the plurality of gate drivers provided for each gate line The gate drivers may be connected to each other via the signal line (second configuration).
　第１又は第２の構成において、前記制御部は、ゲート線の走査タイミングを制御するスタートパルスを前記表示パネルに出力し、前記表示装置は、さらに、前記第１の駆動モード又は前記第２の駆動モードにおいて駆動したゲートドライバから出力される前記選択電圧を取得して降圧し、前記信号処理回路へ出力する降圧回路と、前記スタートパルスを所定電圧まで昇圧した信号を、最初に走査されるゲート線と接続されたゲートドライバに出力する昇圧回路と、をさらに備えることとしてもよい（第３の構成）。 In the first or second configuration, the control unit outputs a start pulse for controlling a scanning timing of a gate line to the display panel, and the display device further includes the first driving mode or the second driving mode. A step-down circuit which acquires and lowers the selected voltage output from the gate driver driven in the drive mode and outputs the selected voltage to the signal processing circuit, and a gate which first scans a signal obtained by boosting the start pulse to a predetermined voltage. A booster circuit outputting to a gate driver connected to a line may be further included (third configuration).
　第３の構成によれば、ゲートドライバに入出力される信号を適切な電圧に制御することができる。 According to the third configuration, signals input to and output from the gate driver can be controlled to appropriate voltages.
　第３の構成において、前記表示装置は、さらに、前記表示領域において、第１の方向にゲート線を順次走査する第１の走査モードと、前記第１の方向と逆方向の第２の方向に順次走査する第２の走査モードとを有し、前記制御部は、前記第１の走査モードと前記第２の走査モードとを切り替え、前記第１の走査モード又は前記第２の走査モードにおいて最初に走査されるゲート線と接続された前記ゲートドライバに前記信号を出力してもよい（第４の構成）。 In the third configuration, the display device further includes a first scanning mode in which the gate lines are sequentially scanned in a first direction in the display area, and a second direction opposite to the first direction. The control unit switches between the first scan mode and the second scan mode, and performs the first scan in the first scan mode or the second scan mode. The signal may be output to the gate driver connected to the gate line to be scanned (fourth configuration).
　第４の構成によれば、ゲート線の走査方向を切り替えることができる。 According to the fourth configuration, the scanning direction of the gate line can be switched.
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
［第１の実施形態］
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、および電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面には、偏光板が設けられている。対向基板２０ｂには、カラーフィルタと共通電極（いずれも図示略）が形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts in the drawings have the same reference characters allotted and description thereof will not be repeated.
First Embodiment
(Configuration of liquid crystal display)
FIG. 1 is a schematic view showing a schematic configuration of a liquid crystal display device according to the present embodiment. The liquid crystal display device 1 includes a display panel 2, a source driver 3, a display control circuit 4, and a power supply 5. The display panel 2 has an active matrix substrate 20a, a counter substrate 20b, and a liquid crystal layer (not shown) sandwiched by these substrates. Although not shown in FIG. 1, polarizing plates are provided on the lower surface side of the active matrix substrate 20a and the upper surface of the counter substrate 20b. A color filter and a common electrode (both not shown) are formed on the counter substrate 20b.
　図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、および電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、後述のゲートドライバとに制御信号を出力する。制御信号には、外部から入力される画像信号やタイミング信号に応じた、表示パネル２に画像を表示するためのリセット信号、クロック信号、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、および表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。 As shown in FIG. 1, the active matrix substrate 20a is connected to a source driver 3 formed on a flexible substrate. The display control circuit 4 is electrically connected to the display panel 2, the source driver 3, and the power supply 5. The display control circuit 4 outputs control signals to the source driver 3 and a gate driver described later. The control signals include a reset signal, a clock signal, a data signal, and the like for displaying an image on the display panel 2 in accordance with an image signal or timing signal input from the outside. The power supply 5 is electrically connected to the display panel 2, the source driver 3, and the display control circuit 4, and supplies power supply voltage signals to each of them.
　（アクティブマトリクス基板の構成）
　図２および図３は、表示パネル２のアクティブマトリクス基板２０ａの概略構成を示す上面図である。図２および図３に示すように、アクティブマトリクス基板２０ａには、アクティブマトリクス基板２０ａの一方向（図２ではＸ方向）に沿って平行に複数のゲート線ＧＬが形成されている。また、図３では図示を省略しているが、図２に示すように、ゲート線ＧＬと交差するように複数のソース線ＳＬが形成されている。ゲート線ＧＬとソース線ＳＬとで囲まれる領域が１つの画素を形成する。画素が形成されている領域が、表示パネル２の表示領域となる。 (Configuration of active matrix substrate)
2 and 3 are top views showing a schematic configuration of the active matrix substrate 20 a of the display panel 2. As shown in FIGS. 2 and 3, on the active matrix substrate 20a, a plurality of gate lines GL are formed in parallel along one direction (X direction in FIG. 2) of the active matrix substrate 20a. Although not shown in FIG. 3, as shown in FIG. 2, a plurality of source lines SL are formed to intersect with the gate lines GL. An area surrounded by the gate line GL and the source line SL forms one pixel. The area where the pixels are formed is the display area of the display panel 2.
　ゲート線ＧＬとソース線ＳＬとの交点の近傍に、画素ＴＦＴ（thin film transistor）（図示略）が形成されている。画素ＴＦＴのゲートがゲート線ＧＬに接続され、ソースがソース線ＳＬに接続され、ドレインが画素電極（図示略）に接続される。 In the vicinity of the intersection of the gate line GL and the source line SL, a pixel TFT (thin film transistor) (not shown) is formed. The gate of the pixel TFT is connected to the gate line GL, the source is connected to the source line SL, and the drain is connected to a pixel electrode (not shown).
　ゲート線ＧＬは、後述のゲートドライバによって１本ずつ選択される。選択されたゲート線ＧＬに接続された画素ＴＦＴがオン状態となり、ソース線ＳＬから、表示すべき階調に応じた画素信号が供給されることにより、各画素が所望の階調を表示する。 The gate lines GL are selected one by one by a gate driver described later. The pixel TFT connected to the selected gate line GL is turned on, and a pixel signal corresponding to the gradation to be displayed is supplied from the source line SL, whereby each pixel displays a desired gradation.
　なお、表示パネル２には、Ｍ本のゲート線が設けられている。それぞれのゲート線を、図２に示すように、ＧＬ１，ＧＬ２，…，ＧＬＭと称する。説明の便宜上、ＧＬ１が配置されている側を表示パネル２の上側と称し、ＧＬＭが配置されている側を表示パネル２の下側と称する。 The display panel 2 is provided with M gate lines. Each gate line is referred to as GL1, GL2,..., GLM as shown in FIG. For convenience of explanation, the side on which GL1 is disposed is referred to as the upper side of display panel 2, and the side on which GLM is disposed is referred to as the lower side of display panel 2.
　図３に示すように、ゲートドライバ１１は、アクティブマトリクス基板２０ａの表示領域内において、隣接するゲート線ＧＬの間に形成されている。なお、図３においては、ゲートドライバ１１を１つのブロックとして表記しているが、実際のゲートドライバ１１は１か所に集積回路のような形態で設けられているのではなく、ゲートドライバ１１を構成する複数の回路素子（トランジスタ等）が、画素領域内に分散配置されている。 As shown in FIG. 3, the gate driver 11 is formed between adjacent gate lines GL in the display area of the active matrix substrate 20a. Although FIG. 3 shows the gate driver 11 as one block, the actual gate driver 11 is not provided at one place in the form of an integrated circuit, but the gate driver 11 is not shown. A plurality of circuit elements (transistors etc.) to be configured are distributed in the pixel area.
　図３に示すように、本実施形態では、表示領域２００において、Ｍ本の各ゲート線ＧＬに対し、当該ゲート線ＧＬを駆動するゲートドライバ１１がＭ個（Ｍ：２以上の整数）配置されている。一のゲート線ＧＬを駆動する各ゲートドライバ１１は、隣接する他のゲート線ＧＬを駆動するゲートドライバ１１と信号配線１５Ｌを介して接続されている。信号配線１５Ｌを介して互いに接続され、ソース線ＳＬの延伸方向に配置されたＭ個のゲートドライバ１１をゲートドライバ群と称する。この例では、Ｍ×Ｍ個のゲートドライバ１１は、ゲートドライバ群１１＿１～１１＿Ｍに分けられる。以下、ゲートドライバ群１１＿１～１１＿Ｍを特に区別しないときは、ゲートドライバ群１１＿ｎと称する。 As shown in FIG. 3, in the present embodiment, M (M: an integer of 2 or more) gate drivers 11 for driving the gate lines GL are arranged for each of the M gate lines GL in the display area 200. ing. Each gate driver 11 for driving one gate line GL is connected to the gate driver 11 for driving another adjacent gate line GL via the signal wiring 15L. The M gate drivers 11 connected to each other through the signal wiring 15L and arranged in the extending direction of the source line SL are referred to as a gate driver group. In this example, the M × M gate drivers 11 are divided into gate driver groups 11_1 to 11_M. Hereinafter, the gate driver groups 11_1 to 11_M will be referred to as gate driver groups 11_n unless they are particularly distinguished.
　液晶表示装置１は、ゲートドライバ群１１＿１～ゲートドライバ群１１＿Ｍを、全駆動モード又は交代駆動モードで駆動させる。 The liquid crystal display device 1 drives the gate driver group 11_1 to the gate driver group 11_M in the full drive mode or the alternate drive mode.
　全駆動モードは、ゲートドライバ群１１＿１～ゲートドライバ群１１＿Ｍの全てを駆動させ、各ゲート線ＧＬに対して選択電圧（走査電圧）を供給するモードである。 In all drive modes, all of the gate driver group 11_1 to the gate driver group 11_M are driven, and a selection voltage (scanning voltage) is supplied to each gate line GL.
　交代駆動モードは、ゲートドライバ群１１＿１～１１＿Ｍのうちの一部のゲートドライバ群を駆動させ、駆動対象のゲートドライバ群により、各ゲート線ＧＬに対して選択電圧を供給するモードである。 The alternate drive mode is a mode in which a part of gate driver groups among the gate driver groups 11_1 to 11_M is driven, and a selection voltage is supplied to each gate line GL by the gate driver group to be driven.
　表示制御回路４は、全駆動モードと交代駆動モードとを切り替え、駆動モードに応じて駆動対象となるゲートドライバ群のゲートドライバ１１を駆動させる。表示制御回路４は、駆動モードに応じて、駆動対象となるゲートドライバ群のゲートドライバ１１に対し、駆動又は駆動停止を示す駆動制御信号を供給する。 The display control circuit 4 switches between the full drive mode and the alternate drive mode, and drives the gate drivers 11 of the gate driver group to be driven according to the drive mode. The display control circuit 4 supplies a drive control signal indicating drive or drive stop to the gate driver 11 of the gate driver group to be driven according to the drive mode.
　表示制御回路４および電源５から出力される制御信号、電源電圧信号、駆動制御信号等の信号は端子部１２に入力される。端子部１２は、アクティブマトリクス基板２０ａのソースドライバ３が設けられている辺の側において、表示領域外に形成されている。端子部１２に入力された信号は、信号配線１５Ｌを介して各ゲートドライバ１１に供給される。信号配線１５Ｌは、ソース線ＳＬと略平行に形成されている。 Signals such as control signals, power supply voltage signals, and drive control signals output from the display control circuit 4 and the power supply 5 are input to the terminal unit 12. The terminal portion 12 is formed outside the display area on the side of the active matrix substrate 20 a on which the source driver 3 is provided. The signal input to the terminal unit 12 is supplied to each gate driver 11 via the signal wiring 15L. The signal wiring 15L is formed substantially parallel to the source line SL.
　全駆動モードの場合、ゲート線ＧＬ１～ＧＬＭは、それぞれのゲート線ＧＬに対して設けられた全てのゲートドライバ１１を駆動することにより、ゲート線ＧＬ１から順に走査される。この場合、表示制御回路４は、ゲートドライバ１１＿１～１１＿Ｍにおけるゲートドライバ１１のうち、ゲート線ＧＬ１と接続されたゲートドライバ１１に対し、端子部１２を介してスタートパルスを出力する。 In the case of the full drive mode, the gate lines GL1 to GLM are sequentially scanned from the gate line GL1 by driving all the gate drivers 11 provided for the respective gate lines GL. In this case, the display control circuit 4 outputs a start pulse to the gate driver 11 connected to the gate line GL1 among the gate drivers 11 in the gate drivers 11_1 to 11_M through the terminal portion 12.
　ゲート線ＧＬ１と接続されたゲートドライバ１１＿１～１１＿Ｍの各ゲートドライバ１１は、スタートパルスと、表示制御回路４から端子部１２に入力される制御信号等に基づいて駆動する。そして、ゲート線ＧＬ１と接続されたゲートドライバ１１＿１～１１＿Ｍの各ゲートドライバ１１は、ゲート線ＧＬ１に選択電圧ＳＳを供給する。 The gate drivers 11 of the gate drivers 11_1 to 11_M connected to the gate line GL1 are driven based on the start pulse and the control signal input from the display control circuit 4 to the terminal unit 12. Then, each gate driver 11 of the gate drivers 11_1 to 11_M connected to the gate line GL1 supplies the selection voltage SS to the gate line GL1.
　ゲート線ＧＬ２と接続されたゲートドライバ１１は、前段のゲート線ＧＬ１の選択電圧ＳＳの電位をスタートパルスとして駆動し、表示制御回路４から端子部１２に入力される制御信号等に基づいて駆動し、ゲート線ＧＬ２に選択電圧ＳＳを供給する。ゲート線ＧＬ３以降も同様に駆動される。つまり、ゲート線ＧＬ３以降の各ゲート線を駆動するゲートドライバ１１は、当該ゲートドライバ１１が駆動するゲート線ＧＬの前段のゲート線ＧＬの選択電圧ＳＳの電位をスタートパルスとして駆動する。 The gate driver 11 connected to the gate line GL2 drives the potential of the selection voltage SS of the gate line GL1 of the previous stage as a start pulse, and drives based on a control signal or the like input from the display control circuit 4 to the terminal portion 12. , And supplies the selection voltage SS to the gate line GL2. The gate line GL3 and thereafter are similarly driven. That is, the gate driver 11 for driving the gate lines after the gate line GL3 drives the potential of the selection voltage SS of the gate line GL in the previous stage of the gate line GL driven by the gate driver 11 as a start pulse.
　交代駆動モードの場合、ゲート線ＧＬ１～ＧＬＭは、ゲートドライバ群１１＿１～１１＿Ｍのうち、一部のゲートドライバ群によって順次走査される。この場合、表示制御回路４は、駆動対象のゲートドライバ群のゲートドライバ１１のうち、ゲート線ＧＬ１を駆動するゲートドライバ１１に対し、端子部１２を介してスタートパルスを出力する。スタートパルスが入力されたゲートドライバ１１は、スタートパルスと、表示制御回路４から端子部１２に入力される制御信号等に基づいて駆動し、対応するゲート線ＧＬに選択電圧ＳＳを供給する。駆動対象のゲートドライバ群において、ゲート線ＧＬ２以降の各ゲート線ＧＬを駆動するゲートドライバ１１は、前段のゲート線ＧＬの選択電圧ＳＳの電位をスタートパルスとして、表示制御回路４から端子部１２に入力される制御信号等に基づいて駆動し、対応するゲート線ＧＬに選択電圧ＳＳを出力する。 In the case of the alternate drive mode, the gate lines GL1 to GLM are sequentially scanned by part of the gate driver groups 11_1 to 11_M. In this case, the display control circuit 4 outputs a start pulse to the gate driver 11 for driving the gate line GL1 among the gate drivers 11 of the gate driver group to be driven, via the terminal portion 12. The gate driver 11 to which the start pulse is input is driven based on the start pulse and a control signal or the like input from the display control circuit 4 to the terminal unit 12, and supplies the selection voltage SS to the corresponding gate line GL. In the gate driver group to be driven, the gate driver 11 for driving the gate lines GL after the gate line GL2 uses the potential of the selection voltage SS of the gate line GL of the previous stage as a start pulse to the terminal unit 12 It drives based on the input control signal etc., and outputs the selection voltage SS to the corresponding gate line GL.
　図４は、液晶表示装置１における表示制御回路４と表示パネル２とを抜き出して示したブロック図である。図４に示すように、表示制御回路４は、タイミングコントローラ４０ａ、レベルシフタ（昇圧回路）４０ｂ、レベルダウン回路（降圧回路）４０ｃ、及び信号処理回路４０ｄを備えている。レベルシフタ４０ｂ、レベルダウン回路４０ｃ、及び信号処理回路４０ｄは、タイミングコントローラ４０ａと表示パネル２との間であって、表示パネル２の外部（例えばフレキシブル基板上等）に設けることができる。 FIG. 4 is a block diagram extracting and showing the display control circuit 4 and the display panel 2 in the liquid crystal display device 1. As shown in FIG. 4, the display control circuit 4 includes a timing controller 40a, a level shifter (boost circuit) 40b, a level down circuit (step-down circuit) 40c, and a signal processing circuit 40d. The level shifter 40 b, the level down circuit 40 c, and the signal processing circuit 40 d can be provided between the timing controller 40 a and the display panel 2 and outside the display panel 2 (for example, on a flexible substrate).
　タイミングコントローラ４０ａは、レベルシフタ４０ｂと信号処理回路４０ｄとに接続されている。タイミングコントローラ４０ａは、レベルシフタ４０ｂにスタートパルスを出力する。信号処理回路４０ｄは、交代駆動モード又は全駆動モードを示す駆動モード信号Ｚを外部回路（図示略）から取得する。駆動モード信号Ｚは、例えば、交代駆動モードの場合にＨｉｇｈレベルの電位、全駆動モードの場合にＬｏｗレベルの電位となる信号である。タイミングコントローラ４０ａは、ゲートドライバ１１が駆動モードに応じて正常に駆動しているか否かを示す帰還信号ＲＴを信号処理回路４０ｄから受け取る。 The timing controller 40a is connected to the level shifter 40b and the signal processing circuit 40d. The timing controller 40a outputs the start pulse to the level shifter 40b. The signal processing circuit 40d acquires a drive mode signal Z indicating an alternate drive mode or a full drive mode from an external circuit (not shown). The drive mode signal Z is, for example, a signal that has a high level potential in the alternate drive mode and a low level potential in the full drive mode. The timing controller 40a receives, from the signal processing circuit 40d, a feedback signal RT indicating whether the gate driver 11 is normally driven in accordance with the drive mode.
　レベルシフタ４０ｂは、タイミングコントローラ４０ａから出力されるスタートパルスを所定の電圧に昇圧し、外部回路（図示略）から入力される駆動モード信号Ｚに基づいて、駆動対象となるゲートドライバ群に選択信号として出力する。具体的には、駆動モード信号Ｚが全駆動モードを示す場合、レベルシフタ４０ｂは、ゲートドライバ群１１＿１～１１＿Ｍにおいて最初に動作させる全てのゲートドライバ１１に対して選択信号を出力する。また、駆動モード信号Ｚが交代駆動モードを示す場合、レベルシフタ４０ｂは、駆動対象となる一部のゲートドライバ群において最初に動作させるゲートドライバ１１に対して選択信号を出力する。 The level shifter 40b boosts the start pulse output from the timing controller 40a to a predetermined voltage, and based on the drive mode signal Z input from an external circuit (not shown), selects a gate driver group to be driven as a selection signal. Output. Specifically, when the drive mode signal Z indicates the full drive mode, the level shifter 40 b outputs selection signals to all the gate drivers 11 operated first in the gate driver groups 11_1 to 11_M. Further, when the drive mode signal Z indicates the alternate drive mode, the level shifter 40b outputs a selection signal to the gate driver 11 operated first in a part of gate driver groups to be driven.
　レベルダウン回路４０ｃは、ゲートドライバ群１１＿１～１１＿Ｍにおけるゲートドライバ１１のうち、最後に動作させるＭ個のゲートドライバ１１と接続され、これらゲートドライバ１１から対応するゲート線ＧＬに出力された選択電圧ＳＳを所定の電圧に降圧する。そして、レベルダウン回路４０ｃは、降圧された選択電圧ＳＳをゲートドライバ群１１＿ｎの帰還信号ＲＳとして信号処理回路４０ｄへ出力する。 The level down circuit 40c is connected to the M gate drivers 11 operated last among the gate drivers 11 in the gate driver groups 11_1 to 11_M, and the selection voltage SS output from the gate drivers 11 to the corresponding gate line GL Step down to a predetermined voltage. Then, the level down circuit 40c outputs the stepped-down selection voltage SS to the signal processing circuit 40d as the feedback signal RS of the gate driver group 11 — n.
　信号処理回路４０ｄは、外部回路（図示略）から入力される駆動モード信号Ｚと、レベルダウン回路４０ｃからの各ゲートドライバ群の帰還信号ＲＳとに基づいて、１垂直走査期間ごとに、駆動モード信号が示す駆動モードに応じて駆動対象のゲートドライバ群のゲートドライバ１１が正常に駆動しているか否かを示す帰還信号ＲＴをタイミングコントローラ４０ａに出力する。 The signal processing circuit 40d is driven in every vertical scanning period based on the drive mode signal Z input from the external circuit (not shown) and the feedback signal RS of each gate driver group from the level down circuit 40c. A feedback signal RT indicating whether or not the gate driver 11 of the gate driver group to be driven is normally driven is output to the timing controller 40a according to the drive mode indicated by the signal.
　ここで、信号処理回路４０ｄの概略回路構成を図５に示す。図５に示すように、信号処理回路４０ｄは、ＯＲ回路４５１、ＡＮＤ回路４５２、４５３、スイッチ４５４～４５６、及びダイオード４５７を含む。 Here, a schematic circuit configuration of the signal processing circuit 40d is shown in FIG. As shown in FIG. 5, the signal processing circuit 40d includes an OR circuit 451, AND circuits 452, 453, switches 454-456, and a diode 457.
　ＯＲ回路４５１は、ＡＮＤ回路４５３に接続されるとともに、レベルダウン回路４０ｃ（図４参照）と接続されている。ＯＲ回路４５１は、レベルダウン回路４０ｃからのＭ個のゲートドライバ１１の帰還信号ＲＳ（ＲＳ１～ＲＳＭ）のうち、１以上の帰還信号ＲＳの電位がＨｉｇｈレベルの場合、Ｈｉｇｈレベルの電圧信号を出力する。また、ＯＲ回路４５１は、帰還信号ＲＳ（ＲＳ１～ＲＳＭ）が全てＬｏｗレベルの場合、Ｌｏｗレベルの電圧信号を出力する。 The OR circuit 451 is connected to the AND circuit 453 and also connected to the level down circuit 40c (see FIG. 4). The OR circuit 451 outputs a voltage signal of High level when the potential of one or more feedback signals RS among the feedback signals RS (RS1 to RSM) of the M gate drivers 11 from the level down circuit 40c is High level. Do. Further, the OR circuit 451 outputs a voltage signal of Low level when all the feedback signals RS (RS1 to RSM) are at Low level.
　ＡＮＤ回路４５２は、スイッチ４５５と接続されるとともに、レベルダウン回路４０ｃと接続されている。ＡＮＤ回路４５２は、レベルダウン回路４０ｃからのＭ個のゲートドライバ１１の帰還信号ＲＳ（ＲＳ１～ＲＳＭ）の電位がＨｉｇｈレベルの場合、Ｈｉｇｈレベルの電圧信号を出力する。また、ＡＮＤ回路４５２は、１以上Ｍ個未満の帰還信号ＲＳの電位がＨｉｇｈレベル又は全ての帰還信号ＲＳの電位がＬｏｗレベルの場合、Ｌｏｗレベルの電圧信号を出力する。 The AND circuit 452 is connected to the switch 455 and to the level down circuit 40c. The AND circuit 452 outputs a voltage signal of High level when the potential of the feedback signals RS (RS1 to RSM) of the M gate drivers 11 from the level down circuit 40c is High level. The AND circuit 452 outputs a low level voltage signal when the potentials of one or more but less than M feedback signals RS are at high level or the potentials of all the feedback signals RS are at low level.
　ＡＮＤ回路４５３は、ＯＲ回路４５１に接続されるとともに、タイミングコントローラ４０ａ（図４参照）と接続されている。ＡＮＤ回路４５３は、外部回路（図示略）から入力される駆動モード信号Ｚの電位と、ＯＲ回路４５１とＡＮＤ回路４５３との間の配線部分Ｐの電位がＨｉｇｈレベルである場合、帰還信号ＲＴとしてＨｉｇｈレベルの電圧信号を出力する。また、ＡＮＤ回路４５３は、配線部分Ｐと駆動モード信号Ｚのいずれか一方の電位がＬｏｗレベルである場合、帰還信号ＲＴとしてＬｏｗレベルの電圧信号を出力する。 The AND circuit 453 is connected to the OR circuit 451 and to the timing controller 40a (see FIG. 4). When the potential of the drive mode signal Z input from the external circuit (not shown) and the potential of the wiring portion P between the OR circuit 451 and the AND circuit 453 are at the high level, the AND circuit 453 is used as the feedback signal RT. Output a high level voltage signal. The AND circuit 453 outputs a voltage signal of Low level as the feedback signal RT when the potential of either the wiring portion P or the drive mode signal Z is at Low level.
　スイッチ４５４は、電源と外部回路（図示略）とに接続され、外部回路（図示略）から駆動モード信号Ｚが入力される。スイッチ４５４は、駆動モード信号ＺがＨｉｇｈレベルの電位である場合、配線部分Ｐと接続せず、駆動モード信号ＺがＬｏｗレベルの電位である場合に、配線部分Ｐと接続する。スイッチ４５４が配線部分Ｐと接続されると、電源電圧Ｖｃｃが配線部分Ｐに供給される。 The switch 454 is connected to the power supply and an external circuit (not shown), and receives the drive mode signal Z from the external circuit (not shown). The switch 454 is not connected to the wiring portion P when the drive mode signal Z is at a high level potential, and connected to the wiring portion P when the drive mode signal Z is at a low level potential. When switch 454 is connected to wiring portion P, power supply voltage Vcc is supplied to wiring portion P.
　スイッチ４５５は、ＡＮＤ回路４５２と接続されている。ＡＮＤ回路４５２からＨｉｇｈレベルの電圧信号が出力されると、スイッチ４５５を介して、配線部分Ｐとスイッチ４５６との間が接続される。 The switch 455 is connected to the AND circuit 452. When the voltage signal of High level is output from the AND circuit 452, the wiring portion P and the switch 456 are connected via the switch 455.
　スイッチ４５６は、外部回路（図示略）と接続されている。外部回路（図示略）から入力された駆動モード信号ＺがＨｉｇｈレベルの電位である場合、スイッチ４５６は、基準電位ＧＮＤと接続し、駆動モード信号ＺがＬｏｗレベルの電位である場合、ダイオード４５７と接続する。 The switch 456 is connected to an external circuit (not shown). When drive mode signal Z input from an external circuit (not shown) is at a high level potential, switch 456 is connected to reference potential GND, and when drive mode signal Z is at a low level potential, diode 457 is connected. Connecting.
　ここで、図６Ａ及び６Ｂと図７とを用い、交代駆動モードと全駆動モードの場合における信号処理回路４０ｄの動作について説明する。 Here, the operation of the signal processing circuit 40d in the case of the alternate drive mode and the full drive mode will be described with reference to FIGS. 6A and 6B and FIG.
　図６Ａは、交代駆動モードの場合の信号処理回路４０ｄであり、図６Ｂは、全駆動モードの場合の信号処理回路４０ｄである。また、図７は、交代駆動モード及び全駆動モードにおける帰還信号ＲＳ（ＲＳ１～ＲＳＭ）と帰還信号ＲＴの波形例を示す図である。 FIG. 6A is a signal processing circuit 40d in the case of the alternate drive mode, and FIG. 6B is a signal processing circuit 40d in the case of the full drive mode. FIG. 7 is a diagram showing an example of waveforms of the feedback signals RS (RS1 to RSM) and the feedback signal RT in the alternate drive mode and the full drive mode.
　図７に示すように、この例では、時刻ｔ１～ｔ２の間、交代駆動モードでゲートドライバ１１を駆動し、時刻ｔ２以降は全駆動モードでゲートドライバ１１を駆動させる。 As shown in FIG. 7, in this example, the gate driver 11 is driven in the alternate drive mode during the time t1 to t2, and the gate driver 11 is driven in the full drive mode after the time t2.
　この場合、時刻ｔ０において液晶表示装置１の電源がオンにされた後、時刻ｔ１～ｔ２の間、電位がＨｉｇｈレベルの駆動モード信号Ｚが外部回路（図示略）から信号処理回路４０ｄ（図４参照）へ入力される。 In this case, after the power supply of the liquid crystal display device 1 is turned on at time t0, the drive mode signal Z with the high level is output from the external circuit (not shown) from the external circuit (not shown) during time t1 to t2. Input).
　電位がＨｉｇｈレベルの駆動モード信号Ｚが入力されると、図６Ａに示すように、スイッチ４５４は配線部分Ｐと接続せず、スイッチ４５６は基準電位ＧＮＤと接続する。よって、配線部分Ｐに、スイッチ４５４を介して電源電圧Ｖｃｃが供給されない。 When the drive mode signal Z whose potential is High level is input, as shown in FIG. 6A, the switch 454 is not connected to the wiring portion P, and the switch 456 is connected to the reference potential GND. Therefore, the power supply voltage Vcc is not supplied to the wiring portion P via the switch 454.
　例えば、図７に示す垂直走査期間Ｖａ、Ｖｂ、Ｖｃのように、電位がＨｉｇｈレベルである１以上Ｍ個未満の帰還信号ＲＳがＯＲ回路４５１とＡＮＤ回路４５２に入力されると、ＯＲ回路４５１は、電位がＨｉｇｈレベルの電圧信号を配線部分Ｐに出力する。また、ＡＮＤ回路４５２は、電位がＬｏｗレベルの電圧信号をスイッチ４５５に出力する。このとき、図６Ａに示すように、スイッチ４５５は、オフ状態となり、スイッチ４５６と配線部分Ｐとの間は接続されない。そのため、ＡＮＤ回路４５３には、電位がＨｉｇｈレベルの駆動モード信号Ｚと、ＯＲ回路４５１から配線部分Ｐに出力されたＨｉｇｈレベルの電位の電圧信号とが入力される。よって、ＡＮＤ回路４５３からは、電位がＨｉｇｈレベルの帰還信号ＲＴが出力され、タイミングコントローラ４０ａに入力される。 For example, as in the vertical scanning periods Va, Vb, and Vc illustrated in FIG. 7, when 1 or more and M or less feedback signals RS whose potentials are High level are input to the OR circuit 451 and the AND circuit 452, the OR circuit 451 is generated. Outputs a voltage signal whose potential is at the high level to the wiring portion P. In addition, the AND circuit 452 outputs a voltage signal whose potential is at the low level to the switch 455. At this time, as shown in FIG. 6A, the switch 455 is turned off, and the switch 456 and the wiring portion P are not connected. Therefore, the driving mode signal Z whose potential is at the high level and the voltage signal of the high level potential output from the OR circuit 451 to the wiring portion P are input to the AND circuit 453. Therefore, the feedback signal RT whose potential is at the high level is output from the AND circuit 453, and is input to the timing controller 40a.
　交代駆動モードにおいて、帰還信号ＲＴの電位がＨｉｇｈレベルである場合、タイミングコントローラ４０ａは、交代駆動モードに応じて駆動対象のゲートドライバ群のゲートドライバ１１が正常に駆動されているものとし、レベルシフタ４０ｂに対して新たにスタートパルス信号を出力する。 In the alternate drive mode, when the potential of the feedback signal RT is at the high level, the timing controller 40a determines that the gate driver 11 of the gate driver group to be driven is normally driven according to the alternate drive mode, and the level shifter 40b. Newly outputs a start pulse signal.
　また、例えば、図７の垂直走査期間Ｖｄのように、電位がＨｉｇｈレベルのＭ個の帰還信号ＲＳがＯＲ回路４５１とＡＮＤ回路４５２に入力されると、ＯＲ回路４５１とＡＮＤ回路４５２はそれぞれ、電位がＨｉｇｈレベルの電圧信号を出力する。この場合、スイッチ４５５は、オン状態となり、配線部分Ｐは、スイッチ４５５とスイッチ４５６とを介して基準電位ＧＮＤに接続される。そのため、ＡＮＤ回路４５３には、電位がＨｉｇｈレベルの駆動モード信号Ｚと、基準電位ＧＮＤに接続された配線部分ＰのＬｏｗレベルの電位とが入力される。よって、ＡＮＤ回路４５３からは、電位がＬｏｗレベルの帰還信号ＲＴが出力され、タイミングコントローラ４０ａに当該帰還信号ＲＴが入力される。 Further, for example, when M feedback signals RS of high level are input to the OR circuit 451 and the AND circuit 452 as in the vertical scanning period Vd of FIG. 7, the OR circuit 451 and the AND circuit 452 respectively It outputs a voltage signal whose potential is high. In this case, the switch 455 is turned on, and the wiring portion P is connected to the reference potential GND via the switch 455 and the switch 456. Therefore, the drive mode signal Z whose potential is at the high level and the potential at the low level of the wiring portion P connected to the reference potential GND are input to the AND circuit 453. Therefore, the feedback signal RT whose potential is the low level is output from the AND circuit 453, and the feedback signal RT is input to the timing controller 40a.
　タイミングコントローラ４０ａは、交代駆動モードにおいて、帰還信号ＲＴの電位がＬｏｗレベルである場合、交代駆動モードで駆動すべきゲートドライバ群以外のゲートドライバ群のゲートドライバ１１が駆動しているとして、レベルシフタ４０ｂへの新たなスタートパルス信号の出力を停止するようにしてもよい。この場合、タイミングコントローラ４０ａは、外部回路（図示略）と接続され、外部回路（図示略）から駆動モード信号Ｚを受け取るようにしてもよい。 When the potential of the feedback signal RT is low level in the alternation drive mode, the timing controller 40a determines that the gate drivers 11 of the gate driver groups other than the gate driver group to be driven in the alternation drive mode are driven. The output of a new start pulse signal may be stopped. In this case, the timing controller 40a may be connected to an external circuit (not shown) and receive the drive mode signal Z from the external circuit (not shown).
　図７の時刻ｔ２以降において、電位がＬｏｗレベルの駆動モード信号Ｚが外部回路（図示略）から信号処理回路４０ｄに入力される。 After time t2 in FIG. 7, the drive mode signal Z whose potential is at the low level is input from the external circuit (not shown) to the signal processing circuit 40d.
　この場合、図６Ｂに示すように、スイッチ４５４は配線部分Ｐと接続し、スイッチ４５６はダイオード４５７と接続する。これにより、配線部分Ｐには、スイッチ４５４を介して電源電圧Ｖｃｃが供給される。 In this case, as shown in FIG. 6B, the switch 454 is connected to the wiring portion P, and the switch 456 is connected to the diode 457. Thus, the power supply voltage Vcc is supplied to the wiring portion P via the switch 454.
　例えば、図７の垂直走査期間Ｖｅ、Ｖｆのように、１以上Ｍ個未満の電位がＨｉｇｈレベルとなる帰還信号ＲＳがＯＲ回路４５１とＡＮＤ回路４５２に入力されると、ＯＲ回路４５１は、電位がＨｉｇｈレベルの電圧信号を配線部分Ｐに出力し、ＡＮＤ回路４５２は、電位がＬｏｗレベルの電圧信号をスイッチ４５５に出力する。このとき、スイッチ４５５は、オフ状態となり、スイッチ４５６と配線部分Ｐとの間は接続されない。そのため、ＡＮＤ回路４５３には、電位がＬｏｗレベルの駆動モード信号Ｚと、ＯＲ回路４５１から配線部分Ｐに出力されたＨｉｇｈレベルの電位の電圧信号とが入力される。よって、ＡＮＤ回路４５３からは、電位がＬｏｗレベルの帰還信号ＲＴが出力され、タイミングコントローラ４０ａ（図４参照）に当該帰還信号ＲＴが入力される。 For example, as in the vertical scanning periods Ve and Vf of FIG. 7, when the feedback signal RS in which one or more potentials are high is input to the OR circuit 451 and the AND circuit 452, the OR circuit 451 Outputs a high level voltage signal to the wiring portion P, and the AND circuit 452 outputs a low level voltage signal to the switch 455. At this time, the switch 455 is turned off, and the switch 456 and the wiring portion P are not connected. Therefore, the drive mode signal Z whose potential is the low level and the voltage signal of the high level potential output from the OR circuit 451 to the wiring portion P are input to the AND circuit 453. Therefore, the feedback signal RT whose potential is the low level is output from the AND circuit 453, and the feedback signal RT is input to the timing controller 40a (see FIG. 4).
　タイミングコントローラ４０ａは、全駆動モードにおいて、帰還信号ＲＴの電位がＬｏｗレベルである場合、全駆動モードに応じてゲートドライバ１１が正常に駆動されていないものとし、レベルシフタ４０ｂへの新たなスタートパルス信号の出力を停止するようにしてもよい。 When the potential of the feedback signal RT is at the low level in the all drive mode, the timing controller 40a determines that the gate driver 11 is not properly driven according to the all drive mode, and a new start pulse signal to the level shifter 40b. The output of may be stopped.
　また、例えば、図７の垂直走査期間Ｖｇのように、電位がＨｉｇｈレベルのＭ個の帰還信号ＲＳがＯＲ回路４５１とＡＮＤ回路４５２に入力されると、ＯＲ回路４５１とＡＮＤ回路４５２はそれぞれ、電位がＨｉｇｈレベルの電圧信号を出力する。このとき、図６Ｂにおいて、スイッチ４５５は、オン状態となり、配線部分Ｐは、スイッチ４５５とスイッチ４５６とを介してダイオード４５７と接続される。ＡＮＤ回路４５３には、電位がＬｏｗレベルの駆動モード信号Ｚと、配線部分ＰにおけるＨｉｇｈレベルの電位とが入力されるが、ダイオード４５７を介して、電位がＨｉｇｈレベルの電圧信号が帰還信号ＲＴとして出力される。 Further, for example, when M feedback signals RS having a high level of potential are input to the OR circuit 451 and the AND circuit 452 as in the vertical scanning period Vg of FIG. 7, the OR circuit 451 and the AND circuit 452 respectively It outputs a voltage signal whose potential is high. At this time, in FIG. 6B, the switch 455 is turned on, and the wiring portion P is connected to the diode 457 through the switch 455 and the switch 456. The drive mode signal Z at a low level and the high level potential in the wiring portion P are input to the AND circuit 453, but a voltage signal at a high level is a feedback signal RT via the diode 457. It is output.
　タイミングコントローラ４０ａは、全駆動モードにおいて、帰還信号ＲＴの電位がＨｉｇｈレベルである場合、全駆動モードに応じてゲートドライバ１１が正常に駆動されているものとし、レベルシフタ４０ｂに対して新たにスタートパルス信号を出力する。 When the potential of the feedback signal RT is at the high level in the full drive mode, the timing controller 40a assumes that the gate driver 11 is normally driven according to the full drive mode, and starts a new start pulse for the level shifter 40b. Output a signal.
　ここで、図４に示すレベルダウン回路４０ｃや、図５に示す信号処理回路４０ｄの具体的な回路構成例を図８Ａ及び８Ｂに示す。図８Ａは、信号処理回路４０ｄの具体的な回路構成例を示す図であり、図８Ｂは、レベルダウン回路４０ｃの具体的な回路構成例を示す図である。なお、図８において、上述した図５等の各構成に対応する構成には、図５等と同様の符号を付している。 Here, specific circuit configuration examples of the level down circuit 40c shown in FIG. 4 and the signal processing circuit 40d shown in FIG. 5 are shown in FIGS. 8A and 8B. FIG. 8A is a diagram showing a specific circuit configuration example of the signal processing circuit 40d, and FIG. 8B is a diagram showing a specific circuit configuration example of the level down circuit 40c. In FIG. 8, the same reference numerals as in FIG. 5 and the like are assigned to configurations corresponding to the respective configurations in FIG. 5 and the like described above.
　図８Ａに示すように、ＯＲ回路４５１は、ゲートドライバ群１１＿１～１１＿Ｍの最終段のゲート線ＧＬＭを駆動するＭ個のゲートドライバ１１のそれぞれと接続された端子Ｔａ１～ＴａＭと、各端子Ｔａ１～ＴａＭと接続されたダイオードＤａ１～ＤａＭとを用いて構成することができる。ダイオードＤａ１～ＤａＭのアノードは端子Ｔａ１～ＴａＭと接続され、カソードは配線部分Ｐと接続されている。 As shown in FIG. 8A, the OR circuit 451 includes terminals Ta1 to TaM respectively connected to M gate drivers 11 for driving the gate line GLM of the final stage of the gate driver groups 11_1 to 11_M, and terminals Ta1 to Ta. It can be configured using diodes Da1 to DaM connected to TaM. The anodes of the diodes Da1 to DaM are connected to the terminals Ta1 to TaM, and the cathodes are connected to the wiring portion P.
　ＡＮＤ回路４５２とスイッチ４５５は、ゲートドライバ群１１＿１～１１＿Ｍの最終段のゲート線ＧＬＭを駆動するＭ個のゲートドライバ１１のそれぞれと接続された端子Ｔｂ１～ＴｂＭと、端子Ｔｂ１～ＴｂＭに対応して設けられたＭ個のトランジスタ４５０１ｂとを用いて構成することができる。トランジスタ４５０１ｂは、ｎ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。各トランジスタ４５０１ｂは直列に接続されている。各トランジスタ４５０１ｂのゲートは端子Ｔｂ１～ＴｂＭと接続されている。端子Ｔｂ１と接続されたトランジスタ４５０１のドレインは配線部分Ｐと接続され、端子ＴｂＭと接続されたトランジスタ４５０１のソースは、スイッチ４５６及びダイオード４５７と接続されている。 AND circuits 452 and switches 455 correspond to terminals Tb1 to TbM and terminals Tb1 to TbM respectively connected to M gate drivers 11 for driving gate lines GLM of the final stages of gate driver groups 11_1 to 11_M. It can be configured using the provided M transistors 4501 b. The transistor 4501 b is an n-type MOSFET (metal-oxide-semiconductor field-effect transistor). Each transistor 4501 b is connected in series. The gate of each transistor 4501b is connected to the terminals Tb1 to TbM. The drain of the transistor 4501 connected to the terminal Tb1 is connected to the wiring portion P, and the source of the transistor 4501 connected to the terminal TbM is connected to the switch 456 and the diode 457.
　スイッチ４５４は、端子Ｔｃと、抵抗Ｒ１と、トランジスタ４５０２ｃとを用いて構成することができる。端子Ｔｃは、外部回路（図示略）と接続されている。トランジスタ４５０２ｃは、ｐ型ＭＯＳＦＥＴである。トランジスタ４５０２ｃのゲートは、端子Ｔｃ及び抵抗Ｒ１の一端と接続され、ソースは低電圧（例えば３．３Ｖ）である電源電圧（Ｖｃｃ）と抵抗Ｒ１の他端に接続され、ドレインは配線部分Ｐと接続されている。 The switch 454 can be configured using the terminal Tc, the resistor R1, and the transistor 4502c. The terminal Tc is connected to an external circuit (not shown). The transistor 4502c is a p-type MOSFET. The gate of the transistor 4502c is connected to the terminal Tc and one end of the resistor R1, the source is connected to the power supply voltage (Vcc) which is a low voltage (for example 3.3V), and the other end of the resistor R1, It is connected.
　ＡＮＤ回路４５３は、端子Ｔｄ１と、端子Ｔｄ２と、トランジスタ４５０２ｄ、４５０３と、抵抗Ｒ２と、ダイオードＤｄとを用いて構成することができる。端子Ｔｄ１は、外部回路（図示略）と接続されている。トランジスタ４５０２ｄは、ｐ型ＭＯＳＦＥＴであり、トランジスタ４５０３は、ｎｐｎ型バイポーラトランジスタである。トランジスタ４５０３のゲートは端子Ｔｄ１に接続され、エミッタは基準電位ＧＮＤに接続されている。また、トランジスタ４５０３のコレクタと、抵抗Ｒ２の一端と、トランジスタ４５０２ｄのゲートとが接続され、トランジスタ４５０２ｄのソースと、抵抗Ｒ２の他端と、ダイオードＤｄのカソードとが接続されている。トランジスタ４５０２ｄのドレインは端子Ｔｄ２と接続されている。ダイオードＤｄのアノードは、配線部分Ｐと接続されている。 The AND circuit 453 can be configured using the terminal Td1, the terminal Td2, the transistors 4502d and 4503, the resistor R2, and the diode Dd. The terminal Td1 is connected to an external circuit (not shown). The transistor 4502 d is a p-type MOSFET, and the transistor 4503 is an npn-type bipolar transistor. The gate of the transistor 4503 is connected to the terminal Td1, and the emitter is connected to the reference potential GND. The collector of the transistor 4503, one end of the resistor R2, and the gate of the transistor 4502d are connected, and the source of the transistor 4502d, the other end of the resistor R2, and the cathode of the diode Dd are connected. The drain of the transistor 4502 d is connected to the terminal Td2. The anode of the diode Dd is connected to the wiring portion P.
　スイッチ４５６は、端子Ｔｅと、トランジスタ４５０１ｅとを用いて構成することができる。トランジスタ４５０１ｅは、ｎ型ＭＯＳＦＥＴである。端子Ｔｅは、外部回路（図示略）と接続されている。トランジスタ４５０１ｅのゲートは端子Ｔｅと接続され、ソースは基準電位ＧＮＤに接続されている。また、トランジスタ４５０１ｅのドレインはダイオード４５７のアノードと接続されている。 The switch 456 can be configured using the terminal Te and the transistor 4501 e. The transistor 4501 e is an n-type MOSFET. The terminal Te is connected to an external circuit (not shown). The gate of the transistor 4501 e is connected to the terminal Te, and the source is connected to the reference potential GND. The drain of the transistor 4501 e is connected to the anode of the diode 457.
　抵抗Ｒ３の一端は、ダイオード４５７のカソード及び端子Ｔｄ２の入力端と接続され、他端は基準電位ＧＮＤに接続されている。 One end of the resistor R3 is connected to the cathode of the diode 457 and the input end of the terminal Td2, and the other end is connected to the reference potential GND.
　レベルダウン回路４０ｃは、図８Ｂに示すように、入力端子Ｖｉｎ、出力端子Ｖｏｕｔ、抵抗Ｒ１１～Ｒ１６、トランジスタＴ１～Ｔ３を有する。 As shown in FIG. 8B, the level down circuit 40c includes an input terminal Vin, an output terminal Vout, resistors R11 to R16, and transistors T1 to T3.
　トランジスタＴ１は、ｐｎｐ型バイポーラトランジスタであり、トランジスタＴ２およびＴ３は、ｎｐｎ型バイポーラトランジスタである。トランジスタＴ１のベースには、抵抗Ｒ１および抵抗Ｒ３の一端が接続されている。トランジスタＴ２のベースには、抵抗Ｒ１２および抵抗Ｒ１４の一端が接続されている。抵抗Ｒ１１，Ｒ１２の他端は入力端子Ｖｉｎに接続されている。抵抗Ｒ１３の他端とトランジスタＴ１のエミッタは、低電圧（例えば３．３Ｖ）の電源電圧Ｖｃｃに接続されている。抵抗Ｒ１４の他端は、トランジスタＴ２のエミッタに接続されている。 The transistor T1 is a pnp bipolar transistor, and the transistors T2 and T3 are npn bipolar transistors. One end of each of the resistor R1 and the resistor R3 is connected to the base of the transistor T1. One end of each of the resistor R12 and the resistor R14 is connected to the base of the transistor T2. The other ends of the resistors R11 and R12 are connected to the input terminal Vin. The other end of the resistor R13 and the emitter of the transistor T1 are connected to a low voltage (for example, 3.3 V) power supply voltage Vcc. The other end of the resistor R14 is connected to the emitter of the transistor T2.
　トランジスタＴ１，Ｔ２のコレクタは、抵抗Ｒ１５の一端に接続されている。抵抗Ｒ１５の他端はトランジスタＴ３のベースに接続されている。トランジスタＴ３のコレクタは、抵抗Ｒ１６を介して電源電圧Ｖｃｃに接続されている。抵抗Ｒ１６とトランジスタＴ３のコレクタとの間に、出力端子Ｖｏｕｔが接続されている。 The collectors of the transistors T1 and T2 are connected to one end of the resistor R15. The other end of the resistor R15 is connected to the base of the transistor T3. The collector of the transistor T3 is connected to the power supply voltage Vcc via a resistor R16. An output terminal Vout is connected between the resistor R16 and the collector of the transistor T3.
　なお、レベルシフタ４０ｂから出力される高電圧の選択信号は、例えば２８Ｖ（＋２１Ｖ～－７Ｖ）の振幅を有する信号である。選択信号は、低電圧のスタートパルスをレベルシフタ４０ｂで増幅して生成される。スタートパルスは、例えば３．３Ｖ（０Ｖ～＋３．３Ｖ）の振幅を有する信号である。また、レベルダウン回路４０ｃは、ゲートドライバ１１の駆動によってゲート線ＧＬに出力される高電圧の選択電圧を電圧降下して、低電圧の帰還信号ＲＳを生成する。帰還信号ＲＳも、スタートパルスと同様に、例えば３．３Ｖ（０Ｖ～＋３．３Ｖ）の振幅を有する信号である。 The high voltage selection signal output from the level shifter 40 b is, for example, a signal having an amplitude of 28 V (+21 V to −7 V). The selection signal is generated by amplifying a low voltage start pulse by the level shifter 40 b. The start pulse is, for example, a signal having an amplitude of 3.3 V (0 V to +3.3 V). Further, the level down circuit 40c drops the selection voltage of the high voltage outputted to the gate line GL by the driving of the gate driver 11, and generates the feedback signal RS of the low voltage. Similarly to the start pulse, the feedback signal RS is also a signal having an amplitude of, for example, 3.3 V (0 V to +3.3 V).
　以上のとおり、上述した第１の実施形態では、表示領域２００において、各ゲート線ＧＬに対して設けられたＭ個のゲートドライバ１１のそれぞれをソース線ＳＬの延伸方向に接続してなるゲートドライバゲートドライバ群１１＿１～１１＿Ｍを備える。この場合において、交代駆動モードでは、一部のゲートドライバ群を動作させ、全駆動モードでは、全てのゲートドライバ群１１＿１～１１＿Ｍを動作させる。液晶表示装置１は、動作したゲートドライバ群のゲートドライバ１１から出力される選択電圧ＳＳを基に生成された帰還信号ＲＴを取得することができる。そのため、液晶表示装置１において、駆動モードに応じて、動作すべきゲートドライバ群が正常に動作しているか否かを検出することができる。 As described above, in the first embodiment described above, in the display region 200, a gate driver formed by connecting each of the M gate drivers 11 provided for each gate line GL in the extending direction of the source line SL The gate drivers 11_1 to 11_M are provided. In this case, in the alternate drive mode, some gate driver groups are operated, and in all drive modes, all the gate driver groups 11_1 to 11_M are operated. The liquid crystal display device 1 can obtain the feedback signal RT generated based on the selection voltage SS output from the gate driver 11 of the operated gate driver group. Therefore, in the liquid crystal display device 1, it can be detected whether or not the gate driver group to be operated is operating normally according to the drive mode.
［第２の実施形態］
　上述した第１の実施形態では、表示パネル２の上から下に向かってゲート線ＧＬを走査する例を説明した。本実施形態では、表示パネル２の上から下に向かってゲート線ＧＬを走査する正方向走査モードと、表示パネル２の下から上に向かってゲート線ＧＬを走査する逆方向走査モードとを切り替えて行う場合について説明する。 Second Embodiment
In the first embodiment described above, the example in which the gate line GL is scanned from the top to the bottom of the display panel 2 has been described. In the present embodiment, switching is made between a forward scan mode in which the gate line GL is scanned from the top to the bottom of the display panel 2 and a reverse scan mode in which the gate line GL is scanned from the bottom to the top of the display panel 2. Case will be described.
　正方向走査モードでは、ゲート線ＧＬは、ＧＬ１，ＧＬ２，…，ＧＬＭの順に選択される。逆方向走査モードでは、ゲート線ＧＬは、ＧＬＭ，ＧＬＭ－１，ＧＬＭ－２，…，ＧＬ２，ＧＬ１の順に選択される。 In the forward scanning mode, the gate lines GL are selected in the order of GL1, GL2,. In the reverse scanning mode, the gate lines GL are selected in the order of GLM, GLM-1, GLM-2,..., GL2, GL1.
　図９は、本実施形態における表示制御回路４０１の概略構成図である。図９に示すように、表示制御回路４０１は、タイミングコントローラ４０１ａと、レベルシフタ４０１ｂと、レベルダウン回路４０１ｃと、信号処理回路４０１ｄと、スイッチング回路４０１ｅとを備える。 FIG. 9 is a schematic block diagram of the display control circuit 401 in the present embodiment. As shown in FIG. 9, the display control circuit 401 includes a timing controller 401a, a level shifter 401b, a level down circuit 401c, a signal processing circuit 401d, and a switching circuit 401e.
　タイミングコントローラ４０１ａは、２つの端子ＳＴＶ＿ＤおよびＳＴＤ＿Ｕを備えており、表示パネル２におけるゲート線ＧＬの走査方向に応じて、これらの端子の入出力を切り替える。 The timing controller 401 a includes two terminals STV_D and STD_U, and switches input / output of these terminals in accordance with the scanning direction of the gate line GL in the display panel 2.
　レベルダウン回路４０１ｃは、第１のレベルダウン回路４０１１ｃと第２のレベルダウン回路４０１２ｃとを備える。第１のレベルダウン回路４０１１ｃは、ゲートドライバ群１１＿１～１１＿Ｍのそれぞれにおいて、ゲート線ＧＬ１を駆動する２つのゲートドライバ１１と接続されるとともに、第１の信号処理回路４０１１ｄと接続されている。また、第２のレベルダウン回路４０１２ｃは、ゲートドライバ群１１＿１～１１＿Ｍのそれぞれにおいて、ゲート線ＧＬＭを駆動する２つのゲートドライバ１１と接続されるとともに、第２の信号処理回路４０１２ｄと接続されている。なお、第１のレベルダウン回路４０１１ｃと第２のレベルダウン回路４０１２ｃは、上述した第１の実施形態のレベルダウン回路４０ｃと同様の回路構成である。 The level down circuit 401 c includes a first level down circuit 4011 c and a second level down circuit 4012 c. The first level down circuit 4011c is connected to the two gate drivers 11 for driving the gate line GL1 and to the first signal processing circuit 4011d in each of the gate driver groups 11_1 to 11_M. In each of the gate driver groups 11_1 to 11_M, the second level down circuit 4012c is connected to the two gate drivers 11 for driving the gate line GLM and to the second signal processing circuit 4012d. . The first level down circuit 4011 c and the second level down circuit 4012 c have the same circuit configuration as the level down circuit 40 c according to the first embodiment described above.
　信号処理回路４０１ｄは、第１の信号処理回路４０１１ｄと、第２の信号処理回路４０１２ｄとを備える。第１の信号処理回路４０１１ｄは、第１のレベルダウン回路４０１１ｃとスイッチング回路４０１ｅとに接続されている。第２の信号処理回路４０１２ｄは、第２のレベルダウン回路４０１２ｃとスイッチング回路４０１ｅとに接続されている。第１の信号処理回路４０１１ｄと第２の信号処理回路４０１２ｄのそれぞれは、上述した図５と同様の回路構成である。 The signal processing circuit 401 d includes a first signal processing circuit 4011 d and a second signal processing circuit 4012 d. The first signal processing circuit 4011 d is connected to the first level down circuit 4011 c and the switching circuit 401 e. The second signal processing circuit 4012 d is connected to the second level down circuit 4012 c and the switching circuit 401 e. Each of the first signal processing circuit 4011 d and the second signal processing circuit 4012 d has the same circuit configuration as that of FIG. 5 described above.
　つまり、第１の信号処理回路４０１１ｄは、外部回路（図示略）からの駆動モード信号Ｚと、第１のレベルダウン回路４０１１ｃから入力される帰還信号ＲＳとに基づいて、１垂直走査期間ごとに、帰還信号ＲＴをタイミングコントローラ４０１ａに出力する。また、第２の信号処理回路４０１２ｄは、外部回路（図示略）からの駆動モード信号Ｚと、第２のレベルダウン回路４０１２ｃから入力される帰還信号ＲＳとに基づいて、１垂直走査期間ごとに、帰還信号ＲＴをタイミングコントローラ４０１ａに出力する。 In other words, the first signal processing circuit 4011d is configured for every one vertical scanning period based on the drive mode signal Z from the external circuit (not shown) and the feedback signal RS input from the first level down circuit 4011c. , And outputs the feedback signal RT to the timing controller 401a. Also, the second signal processing circuit 4012 d is provided for each vertical scanning period based on the drive mode signal Z from the external circuit (not shown) and the feedback signal RS input from the second level down circuit 4012 c. , And outputs the feedback signal RT to the timing controller 401a.
　スイッチング回路４０１ｅは、４つのスイッチＳＷ１～ＳＷ４を備えている。スイッチＳＷ１は、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｄとレベルシフタ４０１ｂとの接続／非接続を切り替える。スイッチＳＷ２は、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｕとレベルシフタ４０１ｂとの接続／非接続を切り替える。スイッチＳＷ３は、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｄと第１の信号処理回路４０１１ｄとの接続／非接続を切り替える。スイッチＳＷ４は、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｕと第２の信号処理回路４０１２ｄとの接続／非接続を切り替える。 The switching circuit 401e includes four switches SW1 to SW4. The switch SW1 switches connection / disconnection between the terminal STV_D of the timing controller 401a and the level shifter 401b. The switch SW2 switches connection / disconnection between the terminal STV_U of the timing controller 401a and the level shifter 401b. The switch SW3 switches connection / disconnection between the terminal STV_D of the timing controller 401a and the first signal processing circuit 4011d. The switch SW4 switches connection / disconnection between the terminal STV_U of the timing controller 401a and the second signal processing circuit 4012d.
　スイッチＳＷ１～ＳＷ４は、アナログスイッチで構成することができる。スイッチＳＷ１～ＳＷ４のそれぞれは、表示パネル２におけるゲート線ＧＬの走査方向に応じて、オンまたはオフに切り替えられる。 The switches SW1 to SW4 can be configured by analog switches. Each of the switches SW1 to SW4 is switched on or off in accordance with the scanning direction of the gate line GL in the display panel 2.
　図１０は、表示パネル２におけるゲート線ＧＬの走査方向と、タイミングコントローラ４０１ａの端子と、スイッチング回路４０１ｅのスイッチＳＷ１～ＳＷ４との関係を示す説明図である。 FIG. 10 is an explanatory view showing the relationship between the scanning direction of the gate line GL in the display panel 2, the terminal of the timing controller 401a, and the switches SW1 to SW4 of the switching circuit 401e.
　図１０に示すように、走査方向が正方向の場合、タイミングコントローラ４０１ａにおいて、端子ＳＴＶ＿Ｄが映像信号のスタートパルスの出力端子（ＯＵＴ）とされ、端子ＳＴＶ＿Ｕが帰還信号ＲＴの入力端子（ＩＮ）とされる。また、スイッチング回路４０１ｅにおいて、スイッチＳＷ１およびスイッチＳＷ４がオンとされ、スイッチＳＷ２およびスイッチＳＷ３がオフとされる。これにより、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｄとレベルシフタ４０１ｂとが接続され、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｕと第２の信号処理回路４０１２ｄとが接続される。 As shown in FIG. 10, when the scanning direction is the positive direction, in the timing controller 401a, the terminal STV_D is made the output terminal (OUT) of the start pulse of the video signal, and the terminal STV_U is the input terminal (IN) of the feedback signal RT. Be done. In the switching circuit 401e, the switches SW1 and SW4 are turned on, and the switches SW2 and SW3 are turned off. As a result, the terminal STV_D of the timing controller 401a and the level shifter 401b are connected, and the terminal STV_U of the timing controller 401a and the second signal processing circuit 4012d are connected.
　一方、走査方向が逆方向の場合、図１０に示すように、タイミングコントローラ４０１ａにおいて、端子ＳＴＶ＿Ｕが映像信号のスタートパルスの出力端子（ＯＵＴ）とされ、端子ＳＴＶ＿Ｄが帰還信号ＲＴの入力端子（ＩＮ）とされる。また、スイッチング回路４０１ｅにおいて、スイッチＳＷ２およびスイッチＳＷ３がオンとされ、スイッチＳＷ１およびスイッチＳＷ４がオフとされる。これにより、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｕとレベルシフタ４０１ｂとが接続され、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｄと第１の信号処理回路４０１１ｄとが接続される。 On the other hand, when the scanning direction is reverse, as shown in FIG. 10, in the timing controller 401a, the terminal STV_U is made the output terminal (OUT) of the start pulse of the video signal, and the terminal STV_D is the input terminal (IN of the feedback signal RT). ). In the switching circuit 401e, the switch SW2 and the switch SW3 are turned on, and the switch SW1 and the switch SW4 are turned off. Thus, the terminal STV_U of the timing controller 401a and the level shifter 401b are connected, and the terminal STV_D of the timing controller 401a and the first signal processing circuit 4011d are connected.
　正方向走査モードでは、タイミングコントローラ４０１ａの端子ＳＴＶ＿ＤからスイッチＳＷ１を介して、レベルシフタ４０１ｂへスタートパルスが出力される。レベルシフタ４０１ｂは、スタートパルスに基づいて、高電圧の選択信号を生成する。 In the forward scanning mode, the start pulse is output from the terminal STV_D of the timing controller 401a to the level shifter 401b via the switch SW1. The level shifter 401 b generates a high voltage selection signal based on the start pulse.
　例えば、交代駆動モードの場合、図３において、ゲートドライバ群１１＿１と１１＿２を交互に駆動させ、他のゲートドライバ群の駆動を停止するものとする。この場合、正方向走査モードでは、レベルシフタ４０１ｂは、ゲートドライバ群１１＿１のうち、ゲート線ＧＬ１を駆動するゲートドライバ１１に対して選択信号を供給し、所定の垂直走査期間（整数×１Ｖ期間）の経過後、ゲートドライバ群１１＿２のうち、ゲート線ＧＬ１を駆動するゲートドライバ１１に対して選択信号を供給する。全駆動モードの場合、レベルシフタ４０１ｂは、ゲートドライバ群１１＿１～１１＿Ｍにおいて、ゲート線ＧＬ１を駆動する全てのゲートドライバ１１に対して選択信号を供給する。 For example, in the case of the alternate drive mode, in FIG. 3, the gate driver groups 11_1 and 11_2 are alternately driven, and the driving of the other gate driver groups is stopped. In this case, in the forward scanning mode, the level shifter 401 b supplies a selection signal to the gate driver 11 for driving the gate line GL1 in the gate driver group 11_1, and performs a predetermined vertical scanning period (integer × 1 V period). After the passage of time, a selection signal is supplied to the gate driver 11 for driving the gate line GL1 in the gate driver group 11_2. In the case of the all drive mode, the level shifter 401 b supplies selection signals to all the gate drivers 11 that drive the gate line GL 1 in the gate driver groups 11_1 to 11_M.
　その後、駆動されたゲートドライバ群のうち、ゲート線ＧＬＭを駆動するゲートドライバ１１から当該ゲート線ＧＬに対して選択電圧ＳＳが出力され、当該選択電圧ＳＳは第２のレベルダウン回路４０１２ｃに入力される。そして、第２のレベルダウン回路４０１２ｃは、入力された選択電圧ＳＳを所定の電圧まで降圧し、降圧された選択電圧ＳＳをゲートドライバ１１の帰還信号ＲＳとして第２の信号処理回路４０１２ｄに入力する。第２の信号処理回路４０１２ｄは、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｕに帰還信号ＲＴを入力する。 After that, the selection voltage SS is outputted from the gate driver 11 for driving the gate line GLM among the driven gate driver groups to the gate line GL, and the selection voltage SS is inputted to the second level down circuit 4012 c. Ru. Then, the second level down circuit 4012 c steps down the input selection voltage SS to a predetermined voltage, and inputs the down selected voltage SS to the second signal processing circuit 4012 d as the feedback signal RS of the gate driver 11. . The second signal processing circuit 4012 d inputs the feedback signal RT to the terminal STV_U of the timing controller 401 a.
　逆方向走査モードでは、タイミングコントローラ４０１ａの端子ＳＴＶ＿ＵからスイッチＳＷ１を介して、レベルシフタ４０１ｂへスタートパルスが出力される。レベルシフタ４０１ｂは、スタートパルスに基づいて、高電圧の選択信号を生成する。 In the reverse scanning mode, the start pulse is output from the terminal STV_U of the timing controller 401a to the level shifter 401b via the switch SW1. The level shifter 401 b generates a high voltage selection signal based on the start pulse.
　例えば、交代駆動モードにおいて、図３に示すゲートドライバ群１１＿１と１１＿２を交互に駆動させ、他のゲートドライバ群の駆動を停止するものとする。この場合、逆方向走査モードでは、ゲートドライバ群１１＿１のうち、ゲート線ＧＬＭを駆動するゲートドライバ１１に対して選択信号を供給し、所定の垂直走査期間（整数×１Ｖ期間）の経過後、ゲートドライバ群１１＿２のうち、ゲート線ＧＬＭを駆動するゲートドライバ１１に対して選択信号を供給する。全駆動モードの場合、レベルシフタ４０１ｂは、ゲートドライバ群１１＿１～１１＿Ｍにおいて、ゲート線ＧＬＭを駆動する全てのゲートドライバ１１に対して選択信号を供給する。 For example, in the alternate drive mode, it is assumed that the gate driver groups 11_1 and 11_2 shown in FIG. 3 are alternately driven to stop the driving of the other gate driver groups. In this case, in the reverse scanning mode, a selection signal is supplied to the gate driver 11 for driving the gate line GLM in the gate driver group 11_1, and after a predetermined vertical scanning period (integer x 1 V period) has elapsed, the gate A selection signal is supplied to the gate driver 11 that drives the gate line GLM in the driver group 11_2. In the case of the full drive mode, the level shifter 401 b supplies selection signals to all the gate drivers 11 that drive the gate lines GLM in the gate driver groups 11_1 to 11_M.
　その後、駆動された各ゲートドライバ１１から対象のゲート線ＧＬに対して選択電圧ＳＳが出力され、選択電圧ＳＳは第１のレベルダウン回路４０１１ｃに入力される。そして、第１のレベルダウン回路４０１１ｃは、各選択電圧ＳＳを所定の電圧まで降圧し、降圧された選択電圧ＳＳをゲートドライバ１１の帰還信号ＲＳとして第１の信号処理回路４０１１ｄに入力する。第１の信号処理回路４０１１ｄは、タイミングコントローラ４０１ａの端子ＳＴＶ＿Ｄに帰還信号ＲＴを入力する。 After that, the selection voltage SS is output from each driven gate driver 11 to the target gate line GL, and the selection voltage SS is input to the first level down circuit 4011 c. The first level down circuit 4011 c steps down each selection voltage SS to a predetermined voltage, and inputs the down selected voltage SS as a feedback signal RS of the gate driver 11 to the first signal processing circuit 4011 d. The first signal processing circuit 4011 d inputs the feedback signal RT to the terminal STV_D of the timing controller 401 a.
　以上のとおり、第２の実施形態によれば、ゲート線ＧＬの走査方向を正方向又は逆方向とに切り替えつつ、交代駆動モード又は全駆動モードに応じてゲートドライバ群１１＿１～１１＿Ｍの全部又は一部を動作させる。そのため、走査方向を切り替える場合であっても、駆動モードに応じて、動作すべきゲートドライバ群が正常に動作しているか否かを検知することができる。 As described above, according to the second embodiment, all or one of the gate driver groups 11_1 to 11_M is switched according to the alternating drive mode or the full drive mode while switching the scanning direction of the gate line GL to the forward direction or the reverse direction. Operate the unit. Therefore, even when switching the scanning direction, it is possible to detect whether or not the gate driver group to be operated is operating normally according to the drive mode.
　（変形例）
　以上、表示装置の実施形態について説明したが、表示装置は上記の具体例に限定されず、様々な変更が可能である。 (Modification)
As mentioned above, although embodiment of a display apparatus was described, a display apparatus is not limited to said specific example, A various change is possible.
　（１）上述した実施形態では、各ゲートドライバ群１１＿１～１１＿Ｍは、ゲート線ＧＬ１～ＧＬＭのそれぞれに対して設けられた一のゲートドライバ１１を含む例であったが、図１１に示すように、一のゲートドライバ群１１＿Ａ及び１１＿Ｂは、ゲート線ＧＬ１～ＧＬＭのそれぞれに対して設けられたゲートドライバ１１のうちの複数のゲートドライバ１１を含んでもよい。図１１の例では、交代駆動モードでは、ゲートドライバ群１１＿Ａ、１１＿Ｂのいずれか一方のゲートドライバ群の全ゲートドライバ１１を駆動させる。 (1) In the above-described embodiment, each gate driver group 11_1 to 11_M is an example including one gate driver 11 provided for each of the gate lines GL1 to GLM, but as shown in FIG. One gate driver group 11_A and 11_B may include a plurality of gate drivers 11 among the gate drivers 11 provided for each of the gate lines GL1 to GLM. In the example of FIG. 11, in the alternate drive mode, all the gate drivers 11 of one of the gate driver groups 11_A and 11_B are driven.
　（２）例えば、上述の実施形態では、矩形の表示パネルを例示したが、表示パネルの形状は矩形に限定されず、任意である。ゲートドライバを構成する回路素子を表示領域内に配置することにより、ゲート線の長さを部分的に異ならせることができるので、表示パネルの幅方向（図２に示すＸ方向）の端部の形状を、自由に設計することができる。これにより、例えば、楕円状や半円状等の表示パネルを実現することができる。 (2) For example, in the above-mentioned embodiment, although the rectangular display panel was illustrated, the shape of a display panel is not limited to a rectangle, It is arbitrary. By arranging the circuit elements constituting the gate driver in the display area, the lengths of the gate lines can be made partially different, so that the end portion of the display panel in the width direction (X direction shown in FIG. 2) The shape can be designed freely. Thereby, for example, an elliptical or semicircular display panel can be realized.
　（３）上記の実施形態では、ゲートドライバを構成する回路素子の全てを表示領域内に配置する構成を例示したが、ゲートドライバを構成する回路素子の一部が表示領域外の額縁領域等に設けられた構成としても良い。 (3) In the above embodiment, the configuration in which all the circuit elements constituting the gate driver are arranged in the display area is exemplified, but a part of the circuit elements constituting the gate driver is in the frame area etc. outside the display area. It is good also as composition provided.

Claims (4)

  1. 　複数のゲート線と複数のソース線とを表示領域内に有する表示パネルを備えた表示装置において、
    　前記複数のゲート線のそれぞれに対して設けられた複数のゲートドライバと、
    　前記複数のゲートドライバの駆動を制御する制御部と、
    　前記複数のゲートドライバと前記制御部との間に設けられ、前記複数のゲートドライバが正常に動作しているか否かを示す帰還信号を生成して前記制御部へ出力する信号処理回路と、を備え、
    　ゲート線ごとの前記複数のゲートドライバのそれぞれは、当該ゲート線を走査するための選択電圧を当該ゲート線に対して出力し、
    　前記複数のゲートドライバを構成する回路素子の少なくとも一部は前記表示領域内に設けられ、
    　前記制御部は、前記複数のゲートドライバの駆動モードとして、第１の駆動モードと第２の駆動モードのいずれか一方を選択し、
    　前記信号処理回路は、前記駆動モードの選択に応じて駆動されたゲートドライバから出力される前記選択電圧に基づいて前記帰還信号を生成し、
    　前記第１の駆動モードは、ゲート線ごとに設けられた前記複数のゲートドライバの全てを駆動させ、
    　前記第２の駆動モードは、ゲート線ごとに設けられた前記複数のゲートドライバの一部のゲートドライバを駆動させる、表示装置。     In a display device provided with a display panel having a plurality of gate lines and a plurality of source lines in a display area,
    A plurality of gate drivers provided for each of the plurality of gate lines;
    A control unit that controls driving of the plurality of gate drivers;
    A signal processing circuit provided between the plurality of gate drivers and the control unit, which generates a feedback signal indicating whether the plurality of gate drivers operate normally, and outputs the feedback signal to the control unit; Equipped
    Each of the plurality of gate drivers for each gate line outputs a selection voltage for scanning the gate line to the gate line,
    At least a part of the circuit elements constituting the plurality of gate drivers are provided in the display area,
    The control unit selects one of a first drive mode and a second drive mode as a drive mode of the plurality of gate drivers.
    The signal processing circuit generates the feedback signal based on the selection voltage output from a gate driver driven according to the selection of the drive mode.
    The first drive mode drives all of the plurality of gate drivers provided for each gate line,
    The second drive mode drives a gate driver of a part of the plurality of gate drivers provided for each gate line.
  2. 　ゲート線ごとに設けられた前記複数のゲートドライバのそれぞれは、信号線を介して前記制御部と接続され、
    　前記ゲート線ごとに設けられた前記複数のゲートドライバの一部のゲートドライバは、前記信号線を介して互いに接続されている、請求項１に記載の表示装置。     Each of the plurality of gate drivers provided for each gate line is connected to the control unit via a signal line,
    The display device according to claim 1, wherein gate drivers of a part of the plurality of gate drivers provided for each gate line are connected to each other via the signal line.
  3. 　前記制御部は、ゲート線の走査タイミングを制御するスタートパルスを前記表示パネルに出力し、
    　前記表示装置は、さらに、
    　前記第１の駆動モード又は前記第２の駆動モードにおいて駆動したゲートドライバから出力される前記選択電圧を取得して降圧し、前記信号処理回路へ出力する降圧回路と、
    　前記スタートパルスを所定電圧まで昇圧した信号を、最初に走査されるゲート線と接続されたゲートドライバに出力する昇圧回路と、
    　をさらに備える、請求項１又は２に記載の表示装置。     The control unit outputs a start pulse for controlling a scanning timing of a gate line to the display panel.
    The display device further comprises:
    A step-down circuit which acquires the selected voltage output from the gate driver driven in the first drive mode or the second drive mode, steps it down, and outputs it to the signal processing circuit;
    A booster circuit for outputting a signal obtained by boosting the start pulse to a predetermined voltage to a gate driver connected to a gate line to be scanned first;
    The display device according to claim 1, further comprising:
  4. 　前記表示装置は、さらに、前記表示領域において、第１の方向にゲート線を順次走査する第１の走査モードと、前記第１の方向と逆方向の第２の方向に順次走査する第２の走査モードとを有し、
    　前記制御部は、前記第１の走査モードと前記第２の走査モードとを切り替え、前記第１の走査モード又は前記第２の走査モードにおいて最初に走査されるゲート線と接続された前記ゲートドライバに前記信号を出力する、請求項３に記載の表示装置。     The display device further includes a first scanning mode in which the gate lines are sequentially scanned in a first direction and a second scanning mode in a second direction opposite to the first direction in the display area. Have a scan mode,
    The control unit switches between the first scan mode and the second scan mode, and the gate driver is connected to a gate line which is first scanned in the first scan mode or the second scan mode. The display device according to claim 3, wherein the signal is output to
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