WO2018124331A1 - 그래프 처리 시스템 및 그래프 처리 시스템의 동작 방법 - Google Patents

그래프 처리 시스템 및 그래프 처리 시스템의 동작 방법 Download PDF

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WO2018124331A1
WO2018124331A1 PCT/KR2016/015424 KR2016015424W WO2018124331A1 WO 2018124331 A1 WO2018124331 A1 WO 2018124331A1 KR 2016015424 W KR2016015424 W KR 2016015424W WO 2018124331 A1 WO2018124331 A1 WO 2018124331A1
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graph
memory
graphics processing
processing
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PCT/KR2016/015424
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김민수
안규현
박힘찬
김진욱
오세연
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재단법인대구경북과학기술원
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    • G06F2213/0026—PCI express

Definitions

  • One embodiment relates to a system and method for processing large-scale graphs using a graphics processing unit (GPU) and auxiliary storage, and more particularly, to processing large-scale graph data stored in the auxiliary storage using a streaming method. It relates to a graph processing system and method.
  • GPU graphics processing unit
  • auxiliary storage and more particularly, to processing large-scale graph data stored in the auxiliary storage using a streaming method. It relates to a graph processing system and method.
  • the graph processing system may execute a graph algorithm at a faster speed than the central processing unit by using a graphics processing unit (GPU) having a higher processing rate than the central processing unit (CPU).
  • a graph processing system using a graphic processing apparatus processes graph data (graph) of a scale that can be stored in a device memory installed in the graphic processing apparatus.
  • the processing speed of the graphic processing device is higher than that of the central processing device.
  • the graph data may be divided into a portion that can be stored in the device memory and a portion that can be stored in the main memory.
  • the graphic processing apparatus processes only the graph data stored in the device memory, and most of the remaining graph data stored in the main memory is processed by the central processing unit, thereby causing a problem in that performance decreases as the size of the graph data increases.
  • phase data of the graph data has a problem in that when the number of partitions increases and the number of partitions increases, the data redundancy between the graphic processing devices increases and the graph processing performance decreases, that is, the graphic processing device. There is a problem in that scale scalability is not good as the number of.
  • the conventional graph processing system can process the graph data only after all the graph data is stored in the main memory.
  • the size of the graph data that the graph processing system can process is determined according to the size of the main memory, and graph data larger than the main memory cannot be processed.
  • processing of the graph data larger than the main memory may be performed through streaming of the graph data stored in the auxiliary storage device.
  • a performance oriented strategy not only a performance oriented strategy but also an expansion oriented strategy may be provided.
  • a graph processing system includes: at least one auxiliary storage device configured to store graph data including phase data and attribute data; A plurality of graphic processing units (GPUs) for processing the graph data; A main memory for caching at least a portion of the graph data between the plurality of graphics processing devices and the auxiliary storage device; And a central processing unit (CPU) for controlling the loading of the graph data according to whether updateable attribute data among the attribute data can be stored in a device memory included in each of the plurality of graphic processing apparatuses. It includes.
  • the at least one auxiliary memory device may store graph data having a capacity larger than that of the main memory.
  • the phase data may include information about vertices included in the graph data and information about a connection relationship between the vertices, and the attribute data may include the updateable attribute data and read-only attribute data.
  • the central processing unit stores the updateable attribute data in the device memory of each of the plurality of graphics processing apparatuses, Phase pages of different phases and read-only attribute data corresponding to the phase pages may be streamed to the plurality of graphic processing devices.
  • the central processing unit divides and stores the updateable attribute data in the device memory of each of the plurality of graphics processing apparatuses.
  • the plurality of graphics processing apparatuses may stream a phase page of the same phase and read-only attribute data corresponding to the phase page.
  • the central processing unit compares the size of the updateable attribute data with the size of the device memory of the single graphics processing unit, and if the size of the device memory of the single graphics processing unit is greater than or equal to the size of the updateable attribute data, the performance
  • the graph data may be processed by a oriented execution strategy, and when the size of the device memory of the single graphic processing device is smaller than the size of the updateable attribute data, the graph data may be processed by an expansion oriented execution strategy.
  • the central processing unit may asynchronously stream the phase data from the auxiliary memory to the main memory, and asynchronously stream the phase data from the main memory to the device memory of the plurality of graphics processing units.
  • the phase data may include a plurality of pages having a variable size, and the slots included in the plurality of pages may include a page identifier (ID) number and a slot offset including a random byte.
  • ID page identifier
  • the central processing unit includes a loading controller that processes the transfer of the graph data between device memories of the plurality of graphics processing units, the at least one auxiliary storage unit and the main memory; An execution controller for determining an execution strategy in query processing of the graph data based on the size of the graph data and the capacity of the device memories; A buffer manager that protects an area of the main memory based on whether a phase page to be transmitted to the device memories exists in the main memory when the query for the graph data is processed; A control system for controlling the plurality of graphics processing devices; And a result processor that stores the query processing result of the graph data in the auxiliary memory device.
  • the control system causes the load controller to simultaneously read pages of different phase data between the at least one auxiliary storage device and load them into the main memory by using a hash operation, wherein the load controller loads the pages of the phase data. It is possible to control the processing of the graph data to be executed in the device memories of the plurality of graphics processing devices.
  • a graph processing method may further include copying updateable attribute data required for the graph processing to a device memory of a plurality of graphic processing apparatuses based on an execution strategy for graph processing; Checking whether phase data required for the graph processing is loaded in a main memory; Based on the execution strategy, streaming phase data loaded in the main memory to the device memory; Executing a user-defined kernel in which query processing according to the execution strategy is implemented; And synchronizing query processing results according to the execution strategy.
  • the graph processing method may further include: generating a loading list by determining phase data to be loaded into the main memory among phase data stored in at least one auxiliary memory device; And loading phase data included in the load list from the at least one auxiliary memory device to the main memory based on whether there is a load space in the main memory.
  • the graph processing method further includes generating at least one access thread to access the at least one auxiliary storage device for loading the phase data included in the load list, wherein each of the at least one access thread is Each of the at least one access thread may determine an auxiliary memory to be accessed through a hash operation on the page identifier ID of the phase data to be loaded.
  • copying the updateable attribute data to the device memory may equalize the updateable attribute data to device memory of each of the plurality of graphics processing apparatuses.
  • copying the phase data to the device memory may include copying phase data of different phases to device memory of each of the plurality of graphics processing apparatuses.
  • copying the updateable attribute data to the device memory may be different from each other in the device memory of each of the plurality of graphics processing apparatuses. Copying a portion, and streaming the phase data to the device memory may include copying phase data of the same phase to device memory of each of the plurality of graphics processing devices.
  • synchronizing a query processing result according to the execution strategy may include updating of attribute data stored in a device memory of the plurality of graphics processing apparatuses among the plurality of graphics processing apparatuses. Collecting in the device memory of the graphics processing apparatus; And synchronizing the aggregated updateable attribute data to the main memory.
  • synchronizing query processing results according to the execution strategy may include synchronizing updateable attribute data stored in device memory of the plurality of graphic processing apparatuses to the main memory, respectively. It may include.
  • FIG. 1 is a diagram illustrating a structure of a graph processing system according to an embodiment.
  • FIG. 2 is a diagram illustrating a configuration of a slotted page, which is a data structure of a graph used in a graph processing system, according to an exemplary embodiment.
  • FIG. 3 is a diagram for describing a method of managing, by a buffer manager, data using a main memory and an auxiliary memory device, according to an exemplary embodiment
  • FIG. 4 is a diagram for describing a process of processing graph data, according to an exemplary embodiment
  • FIG. 5 is a flowchart illustrating a method of operating a graph processing system according to an exemplary embodiment.
  • 6 to 7 are diagrams for explaining a data flow and a synchronization flow according to an execution strategy according to embodiments.
  • FIG. 8 is a flowchart illustrating an operation of a graph processing system according to an execution strategy in a graph processing process, according to an exemplary embodiment.
  • the graph processing system 100 may include at least one auxiliary memory device 110, a main memory 130, and a plurality of graphic processing units (GPUs) 150. , And a Central Processing Unit (CPU) 170.
  • the at least one auxiliary memory device 110, the main memory 130, the plurality of graphics processing devices 150, and the CPU 170 may communicate with each other through the PCI-E interface 190.
  • the PCI-E interface 190 may be replaced with various interfaces such as a SATA interface.
  • At least one auxiliary memory device 110 stores graph data.
  • the at least one auxiliary memory device 110 may store graph data having a size larger than that of the main memory 130.
  • the graph data includes phase data and attribute data.
  • the phase data may include information about vertices included in the graph data and information about connection relations between the vertices (eg, information about edges).
  • the attribute data may be classified into read and write (hereinafter, 'read / write') attribute data WA and read-only attribute data RA.
  • the search level for each vertex may be read / write attribute data.
  • the attribute data may include information additionally required for performing the graph algorithm.
  • Graph algorithms require phase data and attribute data.
  • 'updateable attribute data' may be interpreted as having the same meaning as read / write attribute data.
  • the main memory 130 stores at least part of the graph data.
  • the main memory 130 may cache at least a portion of the graph data between the plurality of graphic processing devices 150 and the at least one auxiliary memory device 110.
  • the main memory 130 may store phase data and attribute data for graph data having a capacity larger than that of each of the device memories 153 of the plurality of graphic processing devices 150.
  • the plurality of graphic processing apparatuses 150 process the graph data and synchronize the processed graph data.
  • Each of the plurality of graphic processing devices 150 may include a device memory and may include up to n cores 151.
  • the central processing unit 170 manages the graph data processing when the plurality of graphic processing units 150 process the graph data.
  • the central processing unit 170 manages query processing for graph data performed by the plurality of graphic processing units 150, and stores updateable attribute data among the query processing results in the at least one auxiliary storage device 110. .
  • the central processing unit 170 includes a load controller 171, an execution controller 173, a buffer manager 175, a control system 174 and a result processor 179.
  • the loading controller 171 may process transfer of graph data between the device memories 153, the at least one auxiliary memory device 110, and the main memory 130 of the plurality of graphic processing devices 150. For example, the load controller 171 may transfer the phase data included in the auxiliary memory device 110 to the main memory 130 if the phase data to be transmitted to the device memories 153 is not in the main memory 130. Can load. As will be described in detail below, the phase data may be stored and transmitted in the form of a phase page.
  • the execution controller 173 may determine an execution strategy for query processing of the graph data based on the size of the graph data and the capacity of the device memory. For example, the execution controller 173 may determine an execution strategy according to whether updateable attribute data of the attribute data of the graph data may be stored in each of the device memories 153.
  • the execution controller 173 may process the performance-oriented execution strategy or the expansion-oriented execution strategy by comparing the size of the read / write attribute data with the size of the device memory of the single graphics processing apparatus.
  • the size of the read / write attribute data among the attribute data of the graph data may increase in proportion to the number of vertices of the graph.
  • the execution controller 173 may differently determine an execution strategy based on the number of vertices of the graph and the capacity of the device memories 153 of the graphics processing apparatus 150. For example, when the size of the read / write attribute data is smaller than the capacity of the device memories 153 of the single plurality of graphics processing units 150, the execution controller 173 may display the graph data in a performance-oriented execution strategy. Can be processed. Alternatively, when the size of the read / write attribute data is larger than the capacity of the device memories 153 of the single plurality of graphics processing apparatuses 150, the execution controller 173 may process the graph data with an expansion-oriented execution strategy. have. The performance-oriented execution strategy and the expansion-oriented execution strategy will be described in detail with reference to FIGS. 6 and 7.
  • the buffer manager 175 may check whether there is a phase page to be transmitted to the device memories 153 in the main memory 130 when processing the query for the graph data. When there is a phase page to be transmitted to the device memories 153 in the main memory 130, the buffer manager 175 may prevent the load controller 171 from overwriting the phase page to be stored in the main memory 130. The area of 130 can be protected.
  • the control system 174 can control the plurality of graphics processing devices 150.
  • the control system 174 stores the read / write attribute data in the device memories 153 of the plurality of graphics processing apparatuses 150, and the plurality of graphics by streaming the phase data and the read-only attribute data.
  • the graph data may be processed by transmitting to the device memories 153 of the processing devices 150.
  • the device memories 153 of the graphics processing apparatuses 150 may have a limited capacity.
  • the control system 174 stores attribute data of a relatively small capacity in comparison with the phase data in the device memories 153 of the plurality of graphics processing apparatuses 150 and processes the large-scale graph data by streaming the phase data. can do.
  • the phase data may be transmitted from the auxiliary memory 110 or the main memory 130 to the device memories 153 of the plurality of graphics processing apparatus 150 through the PCI-E interface 190.
  • the control system 174 can reduce the overhead for the transmission of phase data by processing the data already given while the phase data is being transmitted.
  • the graph algorithm ⁇ may be performed by the kernel function K ⁇ of each of the plurality of graphic processing devices 150.
  • the kernel function K ⁇ may be performed using the cores 151 of each of the plurality of graphics processing apparatuses 150.
  • the cores 151 of each of the plurality of graphic processing devices 150 may process the attribute data stored in the device memory and the phase data streamed from the main memory together.
  • the capacity of the device memory required to process the graph algorithm ⁇ is
  • embodiments may focus on reducing
  • the control system 174 may maintain only the read / write attribute data of the read-only attribute data and the read / write attribute data in the device memories 153.
  • the read / write attribute data is updated frequently and randomly in the graph algorithm, it is important to keep the read / write attribute data in the device memories 153 for performance.
  • Read-only attribute data is not updated while the graph algorithm is performed, and thus may be sent to the device memories 153 along with corresponding phase data.
  • the number of read-only attribute data may be equal to the number of slotted pages.
  • the slotted page is a data structure for storing phase data, which will be described later with reference to FIG. 2.
  • the control system 174 copies the read / write attribute data to the device memories 153 of the plurality of graphics processing units 150, and copies the slotted page corresponding to the phase data along with the read-only attribute data to the device memories.
  • the graph algorithm may be performed while streaming to 153.
  • the control system 174 can asynchronously stream phase data from the main memory 130 to the device memories 153 of the plurality of graphics processing units 150 via the PCI-E interface 190. have.
  • the buffer manager 173 stores the buffer RABuf and phase data (eg, slotted pages) for read-only attribute data RA in the device memories 153 of the plurality of graphics processing apparatuses 150 for streaming. You can allocate a buffer for PBuf. In addition, the buffer manager 173 may allocate a buffer WABuf for the fragmentation of the read / write attribute data WA to the device memories 153 of the graphics processing apparatuses 150.
  • phase data eg, slotted pages
  • Control system 174 may utilize a plurality of graphics processing device streams for streaming.
  • the control system 174 first sends read / write attribute data to a buffer WABuf. Thereafter, the control system 174 transmits the j-th phase data to the buffer PBuf, transmits the j-th read-only attribute data to the buffer RABuf, and executes a kernel function.
  • Streams can be started.
  • kernel functions of each of the streams of the plurality of graphics processing apparatuses 150 may overlap each other in time.
  • the number k of streams may be determined using a ratio of the execution time of the kernel function to the transmission time of the j th phase data and the j th read-only attribute data. Since the execution time of the kernel function varies depending on the graph algorithm, the ideal number of streams may vary depending on the graph algorithm.
  • the phase data may be divided and stored in a small page SP composed of a single page and a large page LP composed of a plurality of pages.
  • the control system 174 may preferentially process the small pages and then reduce the kernel switching overhead by processing the large pages.
  • graph algorithms are divided into two types: a first type that accesses a portion of the graph through graph search, and a second type that accesses the entire graph by linear scanning vertices and edges.
  • the first type of graph algorithm has a relatively small amount of computation, but the non-normal structure of the graph causes non-coalesced memory access.
  • the second type of graph algorithm is relatively computationally expensive, but the scanning order of the vertices and edges is not very important.
  • the foregoing technique is suitable for handling a single iteration of a second type of algorithm, accessing the entire phase data at once.
  • the first type of algorithm requires a level-by-level search.
  • a single level of search requires only a very small portion of the phase data to be accessed, and no streaming of the entire phase data is required.
  • Each search requires only streaming a set of phase data (pages) containing the visited vertices.
  • the central processing unit 170 may use the next set of identifiers nextPIDSet of the page to be processed, including the identifiers (IDs) of the pages to be accessed at the next level.
  • the set of identifiers of the page to be processed next in the local version is updated and copied into the main memory 130 by each of the plurality of graphics processing units 150 in a single level search.
  • the sets of identifiers of the page to be processed next of the local version are merged into the sets of identifiers of the next page to be processed the global version.
  • phase data (page) included in a set of identifiers of a page to be processed next in the global version may be transmitted to the plurality of graphics processing apparatuses 150.
  • two different types of algorithms having different access patterns can be integrated into a single framework.
  • Buffer for read-only attribute data (RABuf), buffer for phase data (e.g., slotted pages), buffer for small pages of phase data (SPBuf), and buffer for large pages of phase data
  • RABuf read-only attribute data
  • SPBuf buffer for small pages of phase data
  • LPBuf buffer for large pages of phase data
  • the buffer WABuf for the piece of read / write attribute data in the first type of algorithm is very small, a large amount of remaining space may be left in the device memories 153.
  • the plurality of graphics processing apparatuses 150 may improve performance by caching phase data (page) using the remaining space. Since the first type of algorithm repeatedly accesses the same phase data (page) during the search, caching techniques can prevent unnecessary transfers from main memory 130 to device memories 153.
  • Embodiments may be represented by the algorithm of Table 1 below.
  • nextPIDSet represents a set of identifiers (IDs) of the next page to be processed
  • cachedPIDMap 1 N represents page identifiers (IDs) cached in graphics processing devices
  • bufferPIDMap represents page identifiers (IDs) buffered in main memory.
  • h () and g () are hash functions, for example a mod function may be used.
  • ⁇ represents the union, and ⁇ represents the intersection.
  • the result processor 179 may store the query processing result of the graph data in the at least one auxiliary memory device 110.
  • the result processor 179 may store and synchronize the read / write attribute data updated by the execution of the graph algorithm in the main memory 130.
  • FIG. 2 is a diagram illustrating a configuration of a slotted page, which is a data structure of a graph used in a graph processing system, according to an exemplary embodiment. 2, there is shown a structure of a slotted page 200, which is a graph data structure used in a graph processing system.
  • the slotted page 200 may include a record and a slot.
  • the record is stored from one end (eg, the front) of the slotted page 200 and may include the number of adjacent vertices for the vertices and information about the adjacent vertices. Slots may be stored from the other end (eg, behind) of the slotted page 200.
  • the slot includes an identifier (ID) of the vertex and an offset pointing to the beginning of the record corresponding to the vertex.
  • ID identifier
  • the information about the adjacent vertices (eg, U1 and 210) in the record may include a page identifier (ID) 213 to which the adjacent vertices belong and a slot number 215 corresponding to the adjacent vertices in the corresponding page.
  • Slot number 215 may be represented by a slot offset.
  • the slotted page 200 may have a predetermined fixed size.
  • the page identifier and the slot offset may each have a predetermined fixed size.
  • the slotted page 200 may have any size.
  • the page identifier and the slot offset may also have any size, which may be referred to as extended two-step address notation.
  • extended two-step address notation a large graph can be configured as a slotted page by displaying page identifier (ID) information of an arbitrary byte and slot offset information of an arbitrary byte, and various settings can be made. This allows you to configure optimized slotted pages based on graph size and features.
  • the page identifier (ID) information of any byte may determine the number of slotted pages, and the slot offset information of any byte may determine the page size.
  • the slotted page 200 described above may be a structure suitable for storing phase data of a sparse graph in the auxiliary memory device.
  • the phase data of the graph may be stored in a plurality of slotted pages.
  • FIG. 3 is a diagram for describing a method of managing, by a buffer manager, data using a main memory and an auxiliary memory, according to an exemplary embodiment.
  • a main memory in which at least one auxiliary memory device 110 storing graph data and a loading space is formed of a circular queue 310.
  • the graph data stored in the auxiliary memory device 110 may be loaded into the main memory 310 by the loading controller and then transferred to the device memories (not shown) of the plurality of graphic processing devices by the control system.
  • the buffer manager may configure and manage the loading space of the main memory as the circular queue 310.
  • the buffer manager may inform the load controller which location is available in the circular queue 310.
  • the buffer manager may protect the load controller from accessing the circular queue 310 space, which includes phase data not yet transmitted to the device memories of the plurality of graphics processing apparatuses.
  • the buffer manager includes phase data that is not processed during the current query processing of the graph data, the device memories of the plurality of graphic processing apparatuses include the completed phase data, or the phase data does not yet contain the phase data. It may be determined that the space of the circular queue 310 is an available space or a loading space. According to an embodiment, if a plurality of available spaces remain at the same time, the buffer manager may designate the load space from the oldest available space in the circular queue 310 using a Least Recently Used (LRU) algorithm.
  • LRU Least Recently Used
  • the central processing unit may initialize the graph processing system (410) and process the graph data (420).
  • the control system may control the load controller to read different phase pages between at least one auxiliary storage device at the same time and load them into the main memory using hash operations.
  • the control system can control the graph processing to be executed in the device memory of the plurality of graphics processing apparatuses while the loading controller is loading the phase page.
  • the control system can control both between the buffer manager and the load controller so that the load controller operates correctly.
  • the control system may allow the main memory to be managed normally through communication between the execution controller and the buffer manager.
  • control system may select and notify the execution controller of the graphic processing device to which the target query is to be processed in the plurality of graphic processing devices according to the execution strategy. For example, if the execution strategy is a performance-oriented execution strategy, the control system may use the hash function to select individual graphics processing units. Alternatively, if the execution strategy is an expansion-oriented execution strategy, the control system may select all graphics processing units. The method in which the control system processes the graph data will be described in detail with reference to FIG. 5.
  • the central processing unit may copy the page information to the main memory (430).
  • the central processing unit is currently stored in the device memory to copy information about the pages that can be used as cache in the next graph processing process and information about the pages that should be processed in the next graph processing process to main memory.
  • the central processing unit may determine whether a page to be processed (a page requiring processing) exists in the processing request set (440). If there is a page to be processed in step 440, the central processing unit may repeatedly perform the processes of steps 420 to 440 with respect to the page to be processed in the processing request set.
  • the CPU may terminate the operation.
  • FIG. 5 is a flowchart illustrating a method of operating a graph processing system according to an exemplary embodiment.
  • the control system in operation 505, the control system generates a thread ('loading thread') to be executed by the data loading controller.
  • the operation of the graph processing system may be divided into a graph processing thread and a loading thread.
  • the control system may determine whether the thread received after generating the load thread in step 505 is a graph processing thread (510).
  • the control system checks whether the device memory includes the phase data necessary for the current loop (515). As a result of checking in step 515, if necessary phase data is included in the device memory, the control system may perform a user-defined kernel in which query processing is implemented through an execution controller according to an execution strategy.
  • step 515 If the result of the check in step 515 does not include the necessary phase data in the device memory, the control system checks through the buffer manager whether the phase data required for the current loop is loaded in the main memory (520).
  • step 520 If the verification of step 520 indicates that the required phase data has not been loaded into the main memory, the control system waits until the loading controller loads into the main memory.
  • the execution controller copies the phase data and the read-only attribute chunk according to the execution strategy to the device memory (525).
  • the read-only attribute chunk may mean a chunk corresponding to the corresponding phase data among all read-only attribute data of the graph data.
  • control system When the transfer to the device memory is completed, the control system performs a user-defined kernel in which query processing according to an execution strategy is implemented through the execution controller (530).
  • the buffer manager updates the space of the main memory used in the current loop to the available space, and determines whether all pages in the processing request set for the graph processing thread have been processed (535).
  • step 535 if all the pages in the processing request set have not been processed, the control system repeats the processes of steps 515 to 535 until all the pages are processed.
  • control system may synchronize the query processing result according to the execution strategy (540).
  • the control system may perform initialization of the load controller (550).
  • the control system may first identify a set of processing requests to be processed in this graph processing process. The control system may check the phase data currently loaded in the main memory through the buffer manager, determine which phase data the load controller loads, and perform a load controller initialization to generate a load list.
  • the control system may create a thread (hereinafter referred to as an 'access thread') to access at least one auxiliary storage device (555).
  • the access thread may correspond to an auxiliary memory, and a plurality of access threads may be created when a plurality of auxiliary storage devices are used.
  • the control system may check whether the loading space for loading the phase data remains in the main memory through the buffer manager (560). In step 560, the control system may check whether there is space in the main memory for loading the phase data of each of the access threads generated inside the load thread.
  • step 560 if there is a loading space of the main memory, the control system loads the phase data of each of the access threads from the auxiliary memory to the main memory (565). At this point, the access threads use a hash operation on the page identifier (ID) that each thread should load to determine the auxiliary storage to access.
  • ID page identifier
  • the control system may determine whether the phase data to be loaded remains in the loading list (570). If the determination of step 570 indicates that the phase data to be loaded remains in the load list, the control system repeats the loading process of steps 560 to 570 until there is no phase data to be loaded in the load list. can do.
  • step 570 if there is no phase data to be loaded in the loading list, the control system may determine whether all loading threads are completed (575). If at step 575 it is determined that all load threads have not completed, the control system may wait until all load threads have completed.
  • control system may terminate the load controller (580) and synchronize the results of query processing according to the execution strategy (540).
  • the control system synchronizes the query processing results according to the execution strategy.
  • step 540 If the execution strategy in step 540 is a performance-oriented execution strategy, the control system reads and writes the result of query processing for read / write attribute data stored in the device memory of each graphics processing unit. Can be aggregated into attribute data. The control system copies the collected read / write attribute data into main memory to perform synchronization.
  • the control system copies the read / write attribute data stored in the device memory of all the graphics processing apparatuses into the main memory to perform a synchronization operation.
  • 6 to 7 are diagrams for describing a data flow and a synchronization flow according to an execution strategy according to embodiments.
  • 'WA' represents read / write attribute data
  • 'RA' represents read-only attribute data
  • 'SP' represents phase data composed of slotted pages.
  • the CPU may perform graph algorithm by storing graph data in a solid state drive (SSD) and streaming phase data of the graph data to thousands of graphic processing devices through a PCI-E interface. .
  • the central processing unit may store only updateable attribute data in the graphics processing unit and stream the phase data.
  • Embodiments propose graph algorithms that efficiently process large graphs utilizing asynchronous graphics processing device streams.
  • Embodiments propose two strategies for improving performance or scalability by utilizing a plurality of graphics processing devices and a plurality of SSDs.
  • a performance-oriented execution strategy will be described with reference to FIG. 6, and an expansion-oriented execution strategy will be described with reference to FIG. 7.
  • FIG. 6 shown is a data flow when a control system according to one embodiment performs a performance oriented execution strategy.
  • the control system since the size of the read / write attribute data is smaller than the capacity of the device memory of a single graphics processing unit, the control system reads the entire read / write attribute data of each of the graphics processing units 150. It may be copied to the data buffer (610).
  • the control system may copy different phase data and read-only attribute data to different graphics processing devices (620).
  • the control system can stream pages SP k of different phase data and read-only attribute data RA k to different graphics processing devices.
  • Each graphics processing unit may independently execute kernel functions of the graphics processing unit using different phase data.
  • each graphic processing device may perform a kernel function K SP for small pages of phase data.
  • each graphic processing device may perform a kernel function K LP for a large page of phase data. Small pages and large pages of phase data may be processed in the same manner.
  • each graphics processing unit may independently perform the same graphics processing unit kernel function on phase data of different parts.
  • the read / write attribute data updated in step 620 may be synchronized according to the performance-oriented execution strategy in steps 630 and 640 below.
  • the control system may synchronize the device memories DM of the graphics processing apparatus 630 and then synchronize the main memory MM 640.
  • the synchronization overhead may increase as the number of graphics processing apparatuses increases.
  • the synchronization overhead may be reduced by utilizing a peer-to-peer memory copy function of the graphics processing apparatus. This is because the peer-to-peer memory copy time of the graphics processing unit is short compared to the data transfer time between the main memory and the graphics processing units.
  • read / write attribute data WA of each of the graphics processing units may be combined into a master graphics processing unit (eg, the first graphics processing unit).
  • step 640 the updated read / write attribute data WA of the master graphics processing unit, that is, the read / write attribute data WA of each of the combined graphics processing units is copied to the main memory 130. Can be.
  • step 610 corresponds to the 11th line of [Table 1]
  • step 620 corresponds to the 16th to 26th lines of [Table 1]
  • steps 630 and 640 are [ It may correspond to the 28th line of Table 1].
  • the performance-oriented execution strategy may improve performance as the number of graphic processing apparatuses processing graph data increases when the capacity of data streaming is sufficient. Furthermore, since different phase data distributed to the plurality of graphics processing apparatuses have substantially the same size, the same workload may be distributed to the plurality of graphics processing apparatuses. Thus, graph processing performance can be improved regardless of the characteristics of the graph (eg, graph size and density).
  • the capacity of data streaming is determined by the speed of the PCI-E interface and the I / O performance of the SSD.
  • SSD's I / O performance eg 2GB / s
  • the speed of PCI-E interface eg 16GB / s.
  • the capacity of data streaming may be increased by using a plurality of SSDs as main memory.
  • each slotted page may be stored in a particular SSD g (j) .
  • g (j) returns a hash value of j, which is a page identifier (ID), and a corresponding page may be fetched from SSD g (j) according to an I / O request in line 23 of Table 1.
  • ID page identifier
  • all of the graph data G may be loaded into the buffer of the main memory in the lines 9-10 of Table 1 below. In this case, performance may be determined by the speed of the PCI-E interface.
  • a data flow is shown when the control system according to one embodiment performs an expansion-oriented execution strategy.
  • different attribute data eg, WA i
  • WA i different attribute data
  • the same phase data may be streamed to all graphics processing units 150.
  • the control system since the size of the read / write attribute data is larger than the capacity of the device memory of a single graphics processing unit, the control system divides the read / write attribute data by the number of graphics processing units and reads / writes each graphics processing unit. Copy to write attribute data buffer (710). In operation 710, the control system may copy different read / write attribute data WA i to each graphics processing apparatus.
  • the control system may copy the same phase page and read-only attribute data to different graphics processing units, and independently execute the kernel 720 using the same phase data in each graphics processing unit.
  • each graphics processing unit may perform a kernel function of a given graphics processing unit.
  • each graphic processing apparatus may perform a kernel function K SP for the small page SP of the phase data.
  • each graphic processing device may perform a kernel function K LP for a large page LP of phase data.
  • the small page SP and the large page LP of the phase data may be processed in the same manner.
  • each graphics processing apparatus may independently execute kernel functions of the same graphics processing apparatus with respect to attribute data of different parts.
  • All read / write attribute data ⁇ WA i ⁇ updated in step 720 may be synchronized through step 730. Since the read / write attribute data WA i pieces are separated from each other, the peer-to-peer memory copy function of the graphics processing unit cannot be utilized.
  • the control system may perform a synchronization process in an expansion-oriented execution strategy (730).
  • the control system may perform a total of N synchronization processes from each graphics processing apparatus to the main memory.
  • Step 710 described above corresponds to the eleventh line of [Table 1]
  • step 720 corresponds to the 16th to 26th lines of [Table 1]
  • step 730 is the 28th line of [Table 1]. May correspond to the first line.
  • An expansion-oriented execution strategy can maximize the size of the graph being processed. If the SSD or the main memory has a sufficient transmission capacity, the size of the processing target graph may increase as the number of graphic processing devices increases. Furthermore, different attribute data distributed to the plurality of graphics processing apparatuses may have substantially the same size, and the same phase data may be transmitted to each of the graphics processing apparatuses. Therefore, the same workload can be distributed to a plurality of graphics processing apparatuses. Thus, workloads can be evenly distributed regardless of the nature of the graph (eg, size and density, etc.).
  • the expansion-oriented execution strategy is logically similar to using a single graphics processing unit with large device memory. Therefore, even if the number of graphics processing apparatuses increases, the processing performance of the graph data itself does not change, and the capacity for streaming data to the graphics processing apparatus does not change.
  • the performance is determined by the speed of the PCI-E interface. Otherwise, performance is determined by the I / O performance of the SSD. In this case, performance may be improved by utilizing a plurality of SSDs.
  • an extension-oriented execution strategy is suitable for processing relatively large graphs in which read / write attribute data is not stored in the device memory of a single graphics processing unit.
  • Performance-oriented execution strategies are well suited for processing relatively small graphs in which read / write attribute data is stored in the device memory of a single graphics processing unit.
  • FIG. 8 is a flowchart illustrating an operation of a graph processing system according to an execution strategy in a graph processing process, according to an exemplary embodiment. Referring to FIG. 8, a process of performing the phase data copy and read-only attribute chunk copy step 525 and the user-defined kernel execution step 530 according to an execution strategy shown in FIG. 5 are illustrated.
  • the control system upon copying phase data and read-only attribute chunks from the graph processing thread to the device memory, transfers the phase data and read-only attribute chunks to the device memory of the selected graphics processing unit according to each execution strategy. You can copy it. Thereafter, the control system may execute the user-defined kernel using the core and the device memory of the selected graphics processing unit according to each execution strategy.
  • control system can determine whether the execution strategy is a performance-oriented execution strategy (810). As a result of the determination in step 810, if the execution strategy is a sexually oriented execution strategy, the control system selects any one of the plurality of graphics processing apparatuses, the phase data and the device memory of the selected graphics processing apparatus.
  • the read-only attribute chunk may be copied (820). In this case, the control system may select one of the plurality of graphic processing apparatuses using a hash function.
  • the control system may execute the user-defined kernel using the core of the graphic processing unit selected by the control system and the device memory in operation 820 according to the performance-oriented execution strategy (830).
  • control system may use a plurality of graphics processing threads that perform steps 820 and 830 on the plurality of graphics processing apparatuses.
  • the plurality of graphics processing threads may be performed in parallel with each other.
  • step 810 if the execution strategy is not a sexually-oriented execution strategy (ie, an expansion-oriented execution strategy), the control system reads phase data and read-only attributes in all device memories of the plurality of graphics processing units.
  • the chunk may be copied (840).
  • the control system may perform a user-defined kernel using the cores and device memories of all of the plurality of graphics processing apparatuses (850).
  • control system may inform the buffer manager of the queryed phase data information so that the buffer manager can update the information on the main memory space.
  • the result processor may copy and synchronize attribute data in the device memory of the graphics processing apparatus to the main memory.
  • the result processor may store the attribute data of the synchronized main memory in the auxiliary storage.
  • the embodiments described above may be implemented as hardware components, software components, and / or combinations of hardware components and software components.
  • the devices, methods, and components described in the embodiments may include, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors, microcomputers, field programmable gates (FPGAs). It may be implemented using one or more general purpose or special purpose computers, such as an array, a programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions.
  • the processing device may execute an operating system (OS) and one or more software applications running on the operating system.
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • OS operating system
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • processing device includes a plurality of processing elements and / or a plurality of types of processing elements. It can be seen that it may include.
  • the processing device may include a plurality of processors or one processor and one controller.
  • other processing configurations are possible, such as parallel processors.
  • the software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process it independently or collectively. You can command the device.
  • Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted.
  • the software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner.
  • Software and data may be stored on one or more computer readable recording media.
  • the method according to the embodiment may be embodied in the form of program instructions that can be executed by various computer means and recorded in a computer readable medium.
  • the computer readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • the program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

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Abstract

일 실시예에 따른 그래프 처리 시스템은 위상 데이터 및 속성 데이터를 포함하는 그래프 데이터를 저장하는 적어도 하나의 보조 기억 장치, 그래프 데이터의 일부를 저장하는 메인 메모리, 메인 메모리로부터 수신한 그래프 데이터의 처리 및 동기화를 수행하는 코어들 및 장치 메모리들을 포함하는 복수의 그래픽 처리 장치들, 및 복수의 그래픽 처리 장치들에서 수행되는 그래프 데이터에 대한 질의 처리를 관리하고, 질의 처리 결과 중 갱신 가능한 속성 데이터를 적어도 하나의 보조 기억 장치에 저장하는 중앙 처리 장치를 포함한다.

Description

그래프 처리 시스템 및 그래프 처리 시스템의 동작 방법
일 실시예는 그래픽 처리 장치(GPU)와 보조 기억 장치를 이용하여 대규모 그래프를 처리하는 시스템 및 방법에 관한 것으로, 보다 상세하게는 보조 기억 장치에 저장된 큰 대규모의 그래프 데이터를 스트리밍 방법을 이용하여 처리하는 그래프 처리 시스템 및 방법에 관한 것이다.
그래프 처리 시스템은 중앙 처리 장치(Central Processing Unit; CPU) 보다 높은 처리율을 가진 그래픽 처리 장치(Graphic Processing Unit; GPU)를 이용함으로써, 중앙 처리 장치보다 빠른 속도로 그래프 알고리즘을 수행할 수 있다. 그래픽 처리 장치를 이용한 그래프 처리 시스템은 그래픽 처리 장치에 장착된 장치 메모리에서 저장 가능한 규모의 그래프 데이터(그래프)를 처리하는 것이 일반적이다.
장치 메모리에서 저장 가능한 규모의 그래프 데이터를 처리하는 경우, 그래픽 처리 장치의 높은 처리율로 인하여 중앙 처리 장치에 비해 빠른 처리가 가능하다. 하지만, 장치 메모리보다 큰 규모의 그래프 데이터를 처리하는 경우, 그래프 데이터는 그래픽 처리 장치의 장치 메모리에 저장 가능한 부분과 메인 메모리에 저장 가능한 부분으로 분할될수 있다. 이때, 그래픽 처리 장치는 장치 메모리에 저장된 그래프 데이터만을 처리하고, 메인 메모리에 저장된 나머지 대부분의 그래프 데이터는 중앙 처리 장치에 의해 처리함으로써 그래프 데이터의 규모가 커짐에 따라 성능 저하가 커지는 문제점이 있다.
이 밖에도, 그래프 데이터의 위상 데이터는 그래픽 처리 장치의 개수가 증가하여 분할되는 파티션의 개수가 증가할 경우, 그래픽 처리 장치 간의 데이터 중복이 증가하여 그래프 처리 성능이 저하되는 문제점, 다시 말해, 그래픽 처리 장치의 개수 증가에 따른 규모 확장성이 좋지 않은 문제점이 있다.
또한, 기존의 그래프 처리 시스템은 그래프 데이터를 모두 메인 메모리에 저장한 뒤에야, 그래프 데이터를 처리할 수 있다. 이로 인하여, 메인 메모리의 크기에 따라 그래프 처리 시스템이 처리할 수 있는 그래프 데이터의 크기가 결정되며, 메인 메모리보다 큰 규모의 그래프 데이터는 처리될 수 없다.
이와 같이, 대규모의 그래프 데이터를 처리하는 방법에 대한 중요성은 인지되고 있으나, 상술한 문제점들을 해결하는 동시에, 대규모의 그래프 데이터를 처리하는 보다 효율적인 방법은 개발되지 못한 실정이다.
일 실시예에 따르면, 보조 기억 장치에 저장된 대규모의 그래프 데이터의 스트리밍을 통해 메인 메모리보다 규모가 큰 그래프 데이터의 처리를 가능하게 할 수 있다.
일 실시예에 따르면, 성능 위주의 전략뿐 아니라 확장 위주의 전략을 제공할 수 있다.
일 측에 따른 그래프 처리 시스템은 위상 데이터 및 속성 데이터를 포함하는 그래프 데이터를 저장하는 적어도 하나의 보조 기억 장치; 상기 그래프 데이터를 처리하는 복수의 그래픽 처리 장치들(Graphic Processing Unit; GPU); 상기 복수의 그래픽 처리 장치들과 상기 보조 기억 장치 사이에서 상기 그래프 데이터의 적어도 일부를 캐싱하는 메인 메모리; 및 상기 복수의 그래픽 처리 장치들 각각에 포함된 장치 메모리에 상기 속성 데이터 중 갱신 가능한 속성 데이터가 저장될 수 있는지 여부에 따라, 상기 그래프 데이터의 적재를 제어하는 중앙 처리 장치(Central Processing Unit; CPU)를 포함한다.
상기 적어도 하나의 보조 기억 장치는 상기 메인 메모리의 용량보다 큰 용량의 그래프 데이터를 저장할 수 있다. 상기 위상 데이터는 상기 그래프 데이터에 포함된 정점들에 관한 정보 및 상기 정점들 사이의 연결 관계에 관한 정보를 포함하고, 상기 속성 데이터는 상기 갱신 가능한 속성 데이터 및 읽기 전용 속성 데이터를 포함할 수 있다.
상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터가 저장될 수 있는 경우, 상기 중앙 처리 장치는 상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터를 저장하고, 상기 복수의 그래픽 처리 장치들에 서로 다른 위상의 위상 페이지 및 해당 위상 페이지에 대응하는 읽기 전용 속성 데이터를 스트리밍할 수 있다.
상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터가 저장될 수 없는 경우, 상기 중앙 처리 장치는 상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터를 나누어 저장하고, 상기 복수의 그래픽 처리 장치들에 동일한 위상의 위상 페이지 및 해당 위상 페이지에 대응하는 읽기 전용 속성 데이터를 스트리밍할 수 있다.
상기 중앙 처리 장치는 상기 갱신 가능한 속성 데이터의 크기와 단일 그래픽 처리 장치의 장치 메모리의 크기를 비교하고, 상기 단일 그래픽 처리 장치의 장치 메모리의 크기가 상기 갱신 가능한 속성 데이터의 크기보다 크거나 같으면, 성능 위주의 실행 전략으로 상기 그래프 데이터를 처리하고, 상기 단일 그래픽 처리 장치의 장치 메모리의 크기가 상기 갱신 가능한 속성 데이터의 크기보다 작으면, 확장 위주의 실행 전략으로 상기 그래프 데이터를 처리할 수 있다.
상기 중앙 처리 장치는 상기 위상 데이터를 상기 보조 기억 장치에서 상기 메인 메모리로 비동기적으로 스트리밍 하고, 상기 위상 데이터를 상기 메인 메모리에서 상기 복수의 그래픽 처리 장치들의 장치 메모리로 비동기적으로 스트리밍할 수 있다.
상기 위상 데이터는 가변 사이즈를 가지는 복수의 페이지들로 구성되고, 상기 복수의 페이지들에 포함된 슬롯들은 임의의 바이트(Byte)로 구성된 페이지 식별자(ID) 번호와 슬롯 오프셋을 포함할 수 있다.
상기 중앙 처리 장치는 상기 복수의 그래픽 처리 장치들의 장치 메모리들, 상기 적어도 하나의 보조 기억 장치 및 상기 메인 메모리 간의 상기 그래프 데이터의 전송을 처리하는 적재 컨트롤러; 상기 그래프 데이터의 크기와 상기 장치 메모리들의 용량을 기초로, 상기 그래프 데이터에 대한 질의 처리 시의 실행 전략을 결정하는 실행 컨트롤러; 상기 그래프 데이터에 대한 질의 처리 시에 상기 메인 메모리에 상기 장치 메모리들로 전송할 위상 페이지가 존재하는지 여부에 기초하여, 상기 메인 메모리의 영역을 보호하는 버퍼 매니저; 상기 복수의 그래픽 처리 장치들을 제어하는 제어 시스템; 및 상기 그래프 데이터의 질의 처리 결과를 상기 보조 기억 장치에 저장하는 결과 처리기 중 적어도 하나를 포함할 수 있다.
상기 제어 시스템은 상기 적재 컨트롤러가 해시 연산을 사용하여 상기 적어도 하나의 보조 기억 장치 간에 서로 다른 위상 데이터의 페이지를 동시에 읽어 상기 메인 메모리에 적재하도록 하고, 상기 적재 컨트롤러가 상기 위상 데이터의 페이지를 적재하는 동안에 상기 복수의 그래픽 처리 장치들의 장치 메모리들에서 상기 그래프 데이터의 처리가 실행되도록 제어할 수 있다.
일 측에 따른 그래프 처리 방법은 그래프 처리를 위한 실행 전략에 기초하여, 상기 그래프 처리를 위해 요구되는 갱신 가능한 속성 데이터를 복수의 그래픽 처리 장치들의 장치 메모리에 복사하는 단계; 상기 그래프 처리를 위해 요구되는 위상 데이터가 메인 메모리에 적재되어 있는지 여부를 확인하는 단계; 상기 실행 전략에 기초하여, 상기 메인 메모리에 적재된 위상 데이터를 상기 장치 메모리에 스트리밍하는 단계; 상기 실행 전략에 따른 질의 처리가 구현된 사용자 정의 커널을 수행하는 단계; 및 상기 실행 전략에 따른 질의 처리 결과를 동기화 하는 단계를 포함한다.
상기 그래프 처리 방법은 적어도 하나의 보조 기억 장치에 저장되어 있는 위상 데이터 중 상기 메인 메모리에 적재할 위상 데이터를 결정하여 적재 목록을 생성하는 단계; 및 상기 메인 메모리에 적재 공간이 있는지 여부를 기초로, 상기 적어도 하나의 보조 기억 장치로부터 상기 메인 메모리로 상기 적재 목록에 포함된 위상 데이터를 적재하는 단계를 더 포함할 수 있다.
상기 그래프 처리 방법은 상기 적재 목록에 포함된 위상 데이터의 적재를 위해, 상기 적어도 하나의 보조 기억 장치에 접근할 적어도 하나의 접근 스레드를 생성하는 단계를 더 포함하고, 상기 적어도 하나의 접근 스레드 각각은 상기 적어도 하나의 접근 스레드 각각이 적재해야 할 위상 데이터의 페이지 식별자(ID)에 대한 해시 연산을 통해 접근해야 할 보조 기억 장치를 결정할 수 있다.
상기 그래프 처리를 위한 실행 전략이 성능 위주의 실행 전략인 경우, 상기 갱신 가능한 속성 데이터를 상기 장치 메모리에 복사하는 단계는 상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터를 동일하게 복사하는 단계를 포함하고, 상기 위상 데이터를 상기 장치 메모리에 스트리밍하는 단계는 상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 서로 다른 위상의 위상 데이터를 복사하는 단계를 포함할 수 있다.
상기 그래프 처리를 위한 실행 전략이 확장 위주의 실행 전략인 경우, 상기 갱신 가능한 속성 데이터를 상기 장치 메모리에 복사하는 단계는 상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터의 서로 다른 부분을 복사하는 단계를 포함하고, 상기 위상 데이터를 상기 장치 메모리에 스트리밍하는 단계는 상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 동일한 위상의 위상 데이터를 복사하는 단계를 포함할 수 있다.
상기 실행 전략이 성능 위주의 실행 전략인 경우, 상기 실행 전략에 따른 질의 처리 결과를 동기화하는 단계는 상기 복수의 그래픽 처리 장치들의 장치 메모리에 저장된 갱신 가능한 속성 데이터를 상기 복수의 그래픽 처리 장치들 중 대표 그래픽 처리 장치의 장치 메모리에 취합하는 단계; 및 상기 취합된 갱신 가능한 속성 데이터를 상기 메인 메모리로 동기화하는 단계를 포함할 수 있다.
상기 실행 전략이 확장 위주의 실행 전략인 경우, 상기 실행 전략에 따른 질의 처리 결과를 동기화하는 단계는 상기 복수의 그래픽 처리 장치들의 장치 메모리에 저장된 갱신 가능한 속성 데이터를 각각 상기 메인 메모리로 동기화 하는 단계를 포함할 수 있다.
일 측에 따르면, 대규모의 그래프 데이터를 보조 기억 장치에 저장하여 스트리밍 함으로써 메인 메모리보다 규모가 큰 그래프 데이터의 처리를 가능하게 할 수 있다.
일 측에 따르면, 성능 위주의 전략뿐 아니라 확장 위주의 전략을 제공함으로써, 시스템 상황에 맞게 대규모의 그래프 데이터를 처리할 수 있다.
도 1은 일 실시예에 따른 그래프 처리 시스템의 구조를 나타낸 도면.
도 2는 일 실시예에 따른 그래프 처리 시스템에서 사용되는 그래프의 데이터 구조인 슬롯티드 페이지의 구성을 설명하기 위한 도면.
도 3은 일 실시예에 따른 버퍼 매니저가 메인 메모리 및 보조 기억 장치를 이용하여 데이터를 관리하는 방법을 설명하기 위한 도면.
도 4는 일 실시예에 따라 그래프 데이터를 처리하는 과정을 설명하기 위한 도면.
도 5는 일 실시예에 따른 그래프 처리 시스템의 동작 방법을 나타낸 흐름도.
도 6 내지 도 7은 실시예들에 따른 실행 전략에 따른 데이터 흐름 및 동기화 흐름을 설명하기 위한 도면.
도 8은 일 실시예에 따른 그래프 처리 과정에서 실행 전략에 따른 그래프 처리 시스템의 동작을 나타낸 흐름도.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 실시 형태에 대해 한정하려는 것이 아니며, 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 일 실시예에 따른 그래프 처리 시스템의 구조를 나타낸 도면이다. 도 1을 참조하면, 일 실시예에 따른 그래프 처리 시스템(100)은 적어도 하나의 보조 기억 장치(110), 메인 메모리(130), 복수의 그래픽 처리 장치들(Graphic Processing Unit; GPU)(150), 및 중앙 처리 장치(Central Processing Unit; CPU)(170)를 포함한다. 적어도 하나의 보조 기억 장치(110), 메인 메모리(130), 복수의 그래픽 처리 장치들(150), 및 중앙 처리 장치(170)는 PCI-E 인터페이스(190)를 통해 서로 통신할 수 있다. 실시예에 따라 PCI-E 인터페이스(190)는 SATA 인터페이스 등 다양한 인터페이스로 대체될 수 있다.
적어도 하나의 보조 기억 장치(110)는 그래프 데이터를 저장한다. 적어도 하나의 보조 기억 장치(110)는 메인 메모리(130)의 용량보다 큰 규모의 그래프 데이터를 저장할 수 있다.
그래프 데이터는 위상 데이터 및 속성 데이터를 포함한다. 위상 데이터는 그래프 데이터에 포함된 정점들에 관한 정보 및 정점들 사이의 연결 관계에 관한 정보(예를 들어, 에지에 관한 정보)를 포함할 수 있다. 속성 데이터는 읽기 및 쓰기(이하, '읽기/쓰기’) 속성 데이터(WA) 및 읽기 전용 속성 데이터(RA)로 분류될 수 있다.
예를 들어, 너비 우선 탐색(breadth first search, BFS)에서 각 정점들을 위한 탐색 레벨은 읽기/쓰기 속성 데이터일 수 있다. 이 밖에도 속성 데이터는 그래프 알고리즘을 수행하기 위해 추가적으로 요구되는 정보를 포함할 수 있다. 그래프 알고리즘은 위상 데이터와 속성 데이터를 요구한다. 이하에서, '갱신 가능한 속성 데이터'는 읽기/쓰기 속성 데이터와 동일한 의미로 해석될 수 있다.
메인 메모리(130)는 그래프 데이터의 적어도 일부를 저장한다. 메인 메모리(130)는 복수의 그래픽 처리 장치들(150)과 적어도 하나의 보조 기억 장치(110) 사이에서 그래프 데이터의 적어도 일부를 캐싱(caching)할 수 있다. 메인 메모리(130)는 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153) 각각의 용량 보다 큰 용량의 그래프 데이터에 대한 위상 데이터 및 속성 데이터를 저장할 수 있다.
복수의 그래픽 처리 장치들(150)은 그래프 데이터를 처리하고, 처리된 그래프 데이터를 동기화한다. 복수의 그래픽 처리 장치들(150) 각각은 장치 메모리를 포함하고, 최대 n개의 코어들(151)을 포함할 수 있다.
중앙 처리 장치(170)는 복수의 그래픽 처리 장치들(150)가 그래프 데이터를 처리함에 있어서, 그래프 데이터 처리에 대한 관리를 수행한다. 중앙 처리 장치(170)는 복수의 그래픽 처리 장치들(150)에서 수행되는 그래프 데이터에 대한 질의 처리를 관리하고, 질의 처리 결과 중 갱신 가능한 속성 데이터를 적어도 하나의 보조 기억 장치(110)에 저장한다.
일 실시예에 따르면, 중앙 처리 장치(170)는 적재 컨트롤러(171), 실행 컨트롤러(173), 버퍼 매니저(175), 제어 시스템(174) 및 결과 처리기(179)를 포함한다.
적재 컨트롤러(171)는 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153), 적어도 하나의 보조 기억 장치(110) 및 메인 메모리(130) 간의 그래프 데이터의 전송을 처리할 수 있다. 예를 들어, 적재 컨트롤러(171)는 장치 메모리들(153)로 전송해야 하는 위상 데이터가 메인 메모리(130)에 없다면, 보조 기억 장치(110)에 포함되어 있는 위상 데이터를 메인 메모리(130)로 적재할 수 있다. 아래에서 상세히 설명하겠으나, 위상 데이터는 위상 페이지의 형태로 저장되고 전송될 수 있다.
실행 컨트롤러(173)는 그래프 데이터의 크기와 장치 메모리의 용량을 기초로, 그래프 데이터에 대한 질의 처리 시의 실행 전략을 결정할 수 있다. 예를 들어, 실행 컨트롤러(173)는 그래프 데이터의 속성 데이터 중 갱신 가능한 속성 데이터가 장치 메모리들(153) 각각에 저장될 수 있는지 여부에 따라 실행 전략을 결정할 수 있다.
보다 구체적으로, 실행 컨트롤러(173)는 읽기/쓰기 속성 데이터의 크기와 단일 그래픽 처리 장치의 장치 메모리의 크기를 비교하여, 성능 위주의 실행 전략 혹은 확장 위주의 실행 전략을 처리할 수 있다. 그래프 데이터의 속성 데이터 중 읽기/쓰기 속성 데이터의 크기는 그래프의 정점 개수와 비례하여 증가할 수 있다.
실행 컨트롤러(173)는 그래프의 정점 개수와 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)의 용량을 기준으로 실행 전략을 달리 결정할 수 있다. 예를 들어, 읽기/쓰기 속성 데이터의 크기가 단일 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)의 용량보다 작은 경우, 실행 컨트롤러(173)는 성능 위주의 실행 전략으로 그래프 데이터를 처리할 수 있다. 또는 읽기/쓰기 속성 데이터의 크기가 단일 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)의 용량보다 큰 경우, 실행 컨트롤러(173)는 확장 위주의 실행 전략으로 그래프 데이터를 처리할 수 있다. 성능 위주의 실행 전략 및 확장 위주의 실행 전략에 대하여는 도 6 및 도 7을 참조하여 상세히 설명한다.
버퍼 매니저(175)는 그래프 데이터에 대한 질의 처리 시에 메인 메모리(130)에 장치 메모리들(153)로 전송할 위상 페이지가 존재하는지 여부를 확인할 수 있다. 메인 메모리(130)에 장치 메모리들(153)로 전송할 위상 페이지가 존재하는 경우, 버퍼 매니저(175)는 적재 컨트롤러(171)가 메인 메모리(130)에 저장되어야 하는 위상 페이지를 덮어쓰지 않도록 메인 메모리(130)의 영역을 보호할 수 있다.
제어 시스템(174)은 복수의 그래픽 처리 장치들(150)을 제어할 수 있다. 예를 들어, 제어 시스템(174)은 읽기/쓰기 속성 데이터를 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)에 저장하고, 위상 데이터 및 읽기 전용 속성 데이터를 스트리밍에 의해 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)에 전송하여 그래프 데이터를 처리할 수 있다.
복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)은 한정된 용량을 가질 수 있다. 제어 시스템(174)은 위상 데이터에 비하여 상대적으로 작은 용량의 속성 데이터를 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)에 저장하고, 위상 데이터를 스트리밍 함으로써, 대규모의 그래프 데이터를 처리할 수 있다.
예를 들어, 위상 데이터는 PCI-E 인터페이스(190)를 통하여 보조 기억 장치(110) 또는 메인 메모리(130)로부터 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)로 전송될 수 있다. 제어 시스템(174)은 위상 데이터가 전송되는 동안 이미 주어진 데이터를 처리함으로써, 위상 데이터의 전송을 위한 오버헤드를 감소시킬 수 있다.
그래프 알고리즘 θ은 복수의 그래픽 처리 장치들(150) 각각의 커널 함수 Kθ에 의하여 수행될 수 있다. 커널 함수 Kθ는 복수의 그래픽 처리 장치들(150) 각각의 코어들(151)을 이용하여 수행될 수 있다. 복수의 그래픽 처리 장치들(150) 각각의 코어들(151)은 장치 메모리 내 저장된 속성 데이터와 메인 메모리로부터 스트리밍 되는 위상 데이터를 함께 처리할 수 있다.
예를 들어, 속성 데이터를 X라고 하고, 위상 데이터를 Y = {y1, ... , yn}이라고 하자. 이 경우, 그래프 알고리즘 θ을 처리하기 위하여 요구되는 장치 메모리의 용량은 |X| + |yi|이다. 대규모 그래프를 제한된 크기의 장치 메모리를 이용하여 처리하기 위하여 |X| 또는 |yi|를 감소시키는 것이 요구된다. 일반적으로 |X| >> |yi|이므로, 실시예들은 |X|를 감소시키는 데 집중할 수 있다.
장치 메모리들(153) 각각의 용량을 감소시키기 위하여, 제어 시스템(174)은 읽기 전용 속성 데이터와 읽기/쓰기 속성 데이터 중 읽기/쓰기 속성 데이터만 장치 메모리들(153)에 유지할 수 있다. 일반적으로 그래프 알고리즘에서 읽기/쓰기 속성 데이터는 자주 그리고 랜덤하게 갱신되므로, 성능을 위하여 읽기/쓰기 속성 데이터를 장치 메모리들(153)에 유지하는 것이 중요하다. 읽기 전용 속성 데이터는 그래프 알고리즘이 수행되는 동안 갱신되지 않고, 따라서 대응하는 위상 데이터와 함께 장치 메모리들(153)로 전송될 수 있다.
읽기/쓰기 속성 데이터는 W개의 조각들(디폴트로, W=1)로 분할되고, 읽기 전용 속성 데이터는 R개의 서브 벡터들로 분할될 수 있다. 일 예로, 읽기 전용 속성 데이터의 수는 슬롯티드 페이지들의 수와 같을 수 있다. 슬롯티드 페이지는 위상 데이터를 저장하는 자료 구조로, 보다 상세한 사항은 도 2를 참고하여 후술한다.
제어 시스템(174)은 읽기/쓰기 속성 데이터를 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)로 복사하고, 위상 데이터에 해당하는 슬롯티드 페이지를 읽기 전용 속성 데이터와 함께 장치 메모리들(153)로 스트리밍 하는 동안 그래프 알고리즘을 수행할 수 있다.
제어 시스템(174)은 PCI-E 인터페이스(190)를 통하여 위상 데이터를 메인 메모리(130)로부터 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)로 비동기적으로(asynchrously) 스트리밍할 수 있다.
버퍼 매니저(173)는 스트리밍을 위하여 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)에 읽기 전용 속성 데이터(RA)를 위한 버퍼(RABuf) 및 위상 데이터(예를 들어, 슬롯티드 페이지)를 위한 버퍼(PBuf)를 할당할 수 있다. 또한, 버퍼 매니저(173)는 읽기/쓰기 속성 데이터(WA)의 조각을 위한 버퍼(WABuf)도 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)에 할당할 수 있다.
제어 시스템(174)은 스트리밍을 위하여 복수의 그래픽 처리 장치들 스트림들을 활용할 수 있다. 제어 시스템(174)은 우선 읽기/쓰기 속성 데이터를 버퍼(WABuf)로 전송한다. 이후, 제어 시스템(174)은 j번째 위상 데이터를 버퍼(PBuf)로 전송하고, j번째 읽기 전용 속성 데이터를 버퍼(RABuf)로 전송하며, 커널 함수를 수행하는 복수의 그래픽 처리 장치들(150)의 스트림들을 시작할 수 있다. 이 때, 복수의 그래픽 처리 장치들(150)의 스트림들 각각의 커널 함수는 서로 시간적으로 중첩되어 수행될 수 있다. 스트림들의 수 k는 j번째 위상 데이터 및 j번째 읽기 전용 속성 데이터의 전송 시간 대비 커널 함수의 수행 시간의 비율을 이용하여 결정될 수 있다. 그래프 알고리즘에 따라 커널 함수의 수행 시간이 달라지므로, 이상적인 스트림들의 수는 그래프 알고리즘에 따라 달라질 수 있다.
일 실시예에 따르면, 위상 데이터는 단일 페이지로 구성되는 스몰 페이지(SP)와 복수의 페이지들로 구성되는 라지 페이지(LP)에 구분되어 저장될 수 있다. 이 경우, 제어 시스템(174)은 스몰 페이지들을 우선적으로 처리한 뒤, 라지 페이지들을 처리함으로써 커널 스위칭 오버헤드를 감소시킬 수 있다.
일 실시예에 따르면, 그래프 알고리즘들은 그래프 탐색을 통하여 그래프의 일부에 접근하는 제1 유형, 및 정점들과 에지들을 선형 스캐닝(linear scanning)하여 전체 그래프에 접근하는 제2 유형의 두 가지 유형으로 구분될 수 있다. 제1 유형의 그래프 알고리즘은 상대적으로 연산량이 적으나, 그래프의 비정규적 구조로 인하여 비융합적(non-coalesced) 메모리 접근이 유발된다. 제2 유형의 그래프 알고리즘은 상대적으로 연산량이 높으나, 정점들과 에지들의 스캔 순서는 크게 중요하지 않다.
전술한 기법은 한번에 전체 위상 데이터에 접근하는, 제2 유형의 알고리즘의 단일 이터레이션(iteration)을 처리하는 데 적합하다. 그러나, 제1 유형의 알고리즘은 레벨 단위의 탐색을 요구한다. 단일 레벨의 탐색은 위상 데이터의 매우 작은 부분만을 접근할 것을 요구하며, 전체 위상 데이터를 스트리밍할 것이 요구되지 않는다. 각각의 탐색은 방문한 정점들을 포함하는 위상 데이터(페이지)의 세트만 스트리밍할 것을 요구한다. 이러한 목적으로, 중앙 처리 장치(170)는 다음 레벨에서 접근될 페이지들의 식별자(ID)들을 포함하는 다음 처리할 페이지의 식별자들의 집합(nextPIDSet)을 이용할 수 있다.
단일 레벨의 탐색에서 각각의 복수의 그래픽 처리 장치들(150)에 의하여 로컬 버전의 다음 처리할 페이지의 식별자들의 집합이 갱신되고, 메인 메모리(130)로 복사된다. 로컬 버전의 다음 처리할 페이지의 식별자들의 집합들은 글로벌 버전의 다음 처리할 페이지의 식별자들의 집합으로 합쳐진다. 다음 레벨에서 글로벌 버전의 다음 처리할 페이지의 식별자들의 집합에 포함된 위상 데이터(페이지)가 복수의 그래픽 처리 장치들(150)로 전송될 수 있다. 일 실시예에서는 이러한 방식으로 접근 패턴이 상이한 서로 다른 두 유형의 알고리즘들을 단일 프레임워크로 통합할 수 있다.
읽기 전용 속성 데이터를 위한 버퍼(RABuf), 위상 데이터(예를 들어, 슬롯티드 페이지)를 위한 버퍼(PBuf), 위상 데이터의 스몰 페이지를 위한 버퍼(SPBuf), 및 위상 데이터의 라지 페이지를 위한 버퍼(LPBuf)가 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)에 할당된 이후, 복수의 그래픽 처리 장치들(150)의 장치 메모리들(153)에 잔여 공간이 남을 수 있다. 특히, 제1 유형의 알고리즘에서 읽기/쓰기 속성 데이터의 조각을 위한 버퍼(WABuf)는 매우 작으므로, 장치 메모리들(153)에 많은 잔여 공간이 남을 수 있다. 이 경우, 복수의 그래픽 처리 장치들(150)는 잔여 공간을 이용하여 위상 데이터(페이지)를 캐싱함으로써 성능을 향상시킬 수 있다. 제1 유형의 알고리즘은 탐색 동안 동일한 위상 데이터(페이지)에 반복적으로 접근하므로, 캐싱 기법은 메인 메모리(130)로부터 장치 메모리들(153)로의 불필요한 전송을 방지할 수 있다. 실시예들은 아래 [표 1]의 알고리즘으로 표현될 수 있다.
아래의 [표 1]에서 G는 입력 그래프를, KSP는 스몰 페이지들을 위한 그래픽 처리 장치 커널을, KLP는 라지 페이지들을 위한 그래픽 처리 장치 커널을 나타낸다. nextPIDSet은 다음 처리할 페이지의 식별자(ID)들의 집합을 나타내고, cachedPIDMap1:N은 그래픽 처리 장치들에 캐시된 페이지 식별자(ID)들을 나타내며, bufferPIDMap은 메인 메모리에 버퍼된 페이지 식별자(ID)들을 나타낸다. h() 및 g()는 해쉬 함수로, 예를 들어 모드(mod) 함수가 이용될 수 있다. ∪는 합집합을 나타내며, ∨는 교집합을 나타낸다.
Figure PCTKR2016015424-appb-I000001
결과 처리기(179)는 그래프 데이터의 질의 처리 결과를 적어도 하나의 보조 기억 장치(110)에 저장할 수 있다. 예를 들어, 결과 처리기(179)는 그래프 알고리즘의 수행에 의하여 갱신된 읽기/쓰기 속성 데이터를 메인 메모리(130)로 저장하여 동기화할 수 있다.
도 2는 일 실시예에 따른 그래프 처리 시스템에서 사용되는 그래프의 데이터 구조인 슬롯티드 페이지의 구성을 설명하기 위한 도면이다. 도 2를 참조하면, 그래프 처리 시스템에서 사용되는 그래프 데이터 구조인 슬롯티드 페이지(200)의 구조가 도시된다.
도 2에 도시된 바와 같이, 슬롯티드 페이지(200)는 레코드 및 슬롯을 포함할 수 있다. 레코드는 슬롯티드 페이지(200)의 한쪽 끝(예를 들어, 앞)에서부터 저장되고, 정점에 대한 인접 정점의 개수 및 인접 정점에 대한 정보를 포함할 수 있다. 슬롯은 슬롯티드 페이지(200)의 다른쪽 끝(예를 들어, 뒤)에서부터 저장될 수 있다. 슬롯은 정점의 식별자(ID)와 정점에 대응하는 레코드의 처음을 가리키는 오프셋을 포함한다.
레코드 내 인접 정점(예를 들어, U1, 210)에 관한 정보는 인접 정점이 속해 있는 페이지 식별자(ID)(213)와 해당 페이지 내 인접 정점에 해당하는 슬롯 번호(215)를 포함할 수 있다. 슬롯 번호(215)는 슬롯 오프셋으로 표현될 수도 있다.
일 실시예에 따르면, 슬롯티드 페이지(200)는 미리 정해진 고정된 크기를 가질 수 있다. 이 경우, 페이지 식별자와 슬롯 오프셋도 각각 미리 정해진 고정된 크기를 가질 수 있다.
다른 실시예에 따르면, 슬롯티드 페이지(200)는 임의의 크기를 가질 수 있다. 이 경우, 페이지 식별자와 슬롯 오프셋도 임의의 크기를 가질 수 있으며, 이러한 방식은 확장된 2단계 주소 표기법이라 지칭될 수 있다. 확장된 2단계 주소 표기법에 의하면, 임의의 바이트(Byte)의 페이지 식별자(ID)정보와 임의의 바이트의 슬롯 오프셋 정보를 나타냄으로써 대규모 그래프를 슬롯티드 페이지로 구성할 수 있을 뿐만 아니라, 다양한 설정을 통해 그래프 크기와 특징에 따른 최적화 된 슬롯티드 페이지를 구성할 수 있다. 확장된 2단계 주소 표기법에서 임의의 바이트의 페이지 식별자(ID) 정보는 슬롯티드 페이지의 개수를 결정 짓고, 임의의 바이트의 슬롯 오프셋 정보는 페이지 사이즈를 결정 지을 수 있다.
전술한 슬롯티드 페이지(200)는 보조 기억 장치에 스파스(sparse)한 그래프의 위상 데이터를 저장하기에 적합한 구조일 수 있다. 그래프의 위상 데이터는 복수의 슬롯티드 페이지들의 집합에 저장될 수 있다.
도 3은 일 실시예에 따른 버퍼 매니저가 메인 메모리 및 보조 기억 장치를 이용하여 데이터를 관리하는 방법을 설명하기 위한 도면이다. 도 3을 참조하면, 그래프 데이터가 저장된 적어도 하나의 보조 기억 장치(110) 및 적재 공간이 원형 큐(310)로 구성된 메인 메모리가 도시된다.
보조 기억 장치(110)에 저장된 그래프 데이터는 적재 컨트롤러에 의해 메인 메모리(310)에 적재된 후, 제어 시스템에 의해 복수의 그래픽 처리 장치들의 장치 메모리들(도면 미도시)로 전송될 수 있다.
버퍼 매니저는 메인 메모리의 적재 공간을 원형 큐(310)로 구성하여 관리할 수 있다. 버퍼 매니저는 적재 컨트롤러에게 원형 큐(310)에서 어느 위치가 사용 가능 한 공간인지 알려줄 수 있다. 버퍼 매니저는, 복수의 그래픽 처리 장치들의 장치 메모리들에 아직 전송되지 않은 위상 데이터가 포함된, 원형 큐(310) 공간에 적재 컨트롤러가 접근하지 못하게 보호할 수 있다.
버퍼 매니저는 현재 그래프 데이터에 대한 질의 처리 과정에서 처리 되지 않는 위상 데이터가 포함되어 있거나, 복수의 그래픽 처리 장치들의 장치 메모리들에 전송이 완료된 위상 데이터가 포함되어 있거나, 또는 아직 위상 데이터가 포함되지 않은 원형 큐(310)의 공간을 사용 가능한 공간 또는 적재 공간이라고 판단할 수 있다. 일 실시예에 따르면, 동시에 복수의 사용 가능한 공간이 남아 있다면, 버퍼 매니저는 LRU(Least Recently Used) 알고리즘을 사용하여 원형 큐(310)에서 가장 오래된 사용 가능한 공간부터 적재 공간으로 지정할 수 있다.
도 4는 일 실시예에 따라 그래프 데이터를 처리하는 과정을 설명하기 위한 도면이다. 도 4를 참조하면, 중앙 처리 장치는 그래프 처리 시스템을 초기화하고(410), 그래프 데이터를 처리할 수 있다(420).
단계(420)에서 제어 시스템은, 적재 컨트롤러가 해시 연산을 사용하여 적어도 하나의 보조 기억 장치 간에 서로 다른 위상 페이지를 동시에 읽어서 메인 메모리에 적재하도록 제어할 수 있다. 제어 시스템은 적재 컨트롤러가 위상 페이지를 적재하고 있는 동안에도 복수의 그래픽 처리 장치들의 장치 메모리에서 그래프 처리가 실행되도록 제어할 수 있다. 이 때, 제어 시스템은 적재 컨트롤러가 올바르게 동작하도록 버퍼 매니저와 적재 컨트롤러 사이에서 양쪽을 제어할 수 있다. 제어 시스템은 실행 컨트롤러와 버퍼 매니저 사이에서의 통신을 통해 메인 메모리가 정상적으로 관리되도록 할 수 있다.
또한, 제어 시스템은 실행 전략에 따라, 복수의 그래픽 처리 장치들에서 목표 질의가 처리될 그래픽 처리 장치를 선택하여 실행 컨트롤러에게 알려줄 수 있다. 예를 들어, 실행 전략이 성능 위주의 실행 전략의 경우, 제어 시스템은 해시 기능을 사용하여 개별 그래픽 처리 장치를 선택할 수 있다. 또는 실행 전략이 확장 위주의 실행 전략의 경우, 제어 시스템은 모든 그래픽 처리 장치를 선택할 수 있다. 제어 시스템이 그래프 데이터를 처리하는 방법은 도 5를 참조하여 구체적으로 설명한다.
중앙 처리 장치는 페이지 정보를 메인 메모리로 복사할 수 있다(430). 단계(430)에서, 중앙 처리 장치는 현재 장치 메모리에 저장되어 있어 다음 그래프 처리 프로세스에서 캐시로 사용될 수 있는 페이지에 대한 정보 및 다음 그래프 처리 프로세스에서 처리되어야 하는 페이지에 대한 정보를 메인 메모리로 복사할 수 있다
중앙 처리 장치는 처리할 페이지(처리를 요하는 페이지)가 처리 요청 집합 내에 존재하는지를 확인할 수 있다(440). 단계(440)에서 처리할 페이지가 존재하는 경우, 중앙 처리 장치는 처리 요청 집합 내에 존재하는 처리할 페이지에 대하여 단계(420) 내지 단계(440)의 과정을 반복적으로 수행할 수 있다.
단계(440)에서 처리할 페이지가 존재하지 않는 경우, 중앙 처리 장치는 동작을 종료할 수 있다.
도 5는 일 실시예에 따른 그래프 처리 시스템의 동작 방법을 나타낸 흐름도이다. 도 5를 참조하면, 일 실시예에 따른 제어 시스템은 데이터 적재 컨트롤러가 실행할 스레드(‘적재 스레드’)를 생성한다(505). 이하에서 그래프 처리 시스템의 동작은 그래프 처리 스레드와 적재 스레드로 나뉘어서 진행될 수 있다.
제어 시스템은 단계(505)에서 적재 스레드 생성 후에 수신한 스레드가 그래프 처리 스레드인지를 판단할 수 있다(510).
단계(510)의 판단 결과, 수신한 스레드가 그래프 처리 스레드이면, 제어 시스템은 현재 루프에서 필요한 위상 데이터가 장치 메모리에 포함되어 있는지 확인한다(515). 단계(515)의 확인 결과, 필요한 위상 데이터가 장치 메모리에 포함되어 있다면, 제어 시스템은 실행 전략에 따른 실행 컨트롤러를 통해 질의 처리가 구현된 사용자 정의 커널을 수행할 수 있다.
단계(515)의 확인 결과, 필요한 위상 데이터가 장치 메모리에 포함되지 않았다면, 제어 시스템은 현재 루프에 필요한 위상 데이터가 메인 메모리에 적재 되어 있는지 버퍼 매니저를 통해 확인한다(520).
단계(520)의 확인 결과, 필요한 위상 데이터가 메인 메모리에 적재 되어 있지 않았다면, 제어 시스템은 적재 컨트롤러가 메인 메모리로 적재 할 때까지 기다린다.
단계(520)의 확인 결과, 필요한 위상 데이터가 메인 메모리에 적재 되어 있다면, 실행 컨트롤러가 실행 전략에 따른 위상 데이터 및 읽기 전용 속성 청크(chunk)를 장치 메모리에 복사한다(525). 여기서, 읽기 전용 속성 청크는 그래프 데이터의 전체 읽기 전용 속성 데이터 중 해당하는 위상 데이터에 대응하는 청크를 의미할 수 있다.
장치 메모리로의 전송이 완료 되면, 제어 시스템은 실행 컨트롤러를 통해 실행 전략에 따른 질의 처리가 구현된 사용자 정의 커널을 수행한다(530).
커널 수행이 완료 되면, 버퍼 매니저는 현재 루프에서 사용된 메인 메모리의 공간을 사용 가능한 공간으로 업데이트하고, 그래프 처리 스레드를 위한 처리 요청 집합에 있는 페이지가 모두 처리 되었는지 판단한다(535).
단계(535)의 판단 결과, 처리 요청 집합에 있는 페이지가 모두 처리 되지 않았다면, 제어 시스템은 페이지가 모두 처리 될 때까지 단계(515) 내지 단계(535)의 과정을 반복 실행한다.
단계(535)의 판단 결과, 처리 요청 집합에 있는 페이지가 모두 처리 되었다면, 제어 시스템은 실행 전략에 따른 질의 처리 결과를 동기화할 수 있다(540).
단계(510)의 판단 결과, 수신한 스레드가 그래프 처리 스레드가 아니면(다시 말해 적재 스레드이면), 제어 시스템은 적재 컨트롤러의 초기화를 수행할 수 있다(550). 단계(550)에서, 제어 시스템은 먼저 이번 그래프 처리 프로세스에서 처리 해야 할 처리 요청 집합을 확인할 수 있다. 제어 시스템은 버퍼 매니저를 통해 현재 메인 메모리에 적재 되어 있는 위상 데이터를 확인하여, 적재 컨트롤러가 어떤 위상 데이터를 적재할지를 결정하고, 적재 목록을 생성하는 적재 컨트롤러 초기화를 수행할 수 있다.
제어 시스템은 적어도 하나의 보조 기억 장치에 접근할 스레드(이하 '접근 스레드')를 생성할 수 있다(555). 일 실시예에 따르면, 접근 스레드는 보조 기억 장치에 대응할 수 있으며, 복수의 보조 기억 장치들이 이용되는 경우 복수의 접근 스레드들이 생성될 수 있다.
제어 시스템은 버퍼 매니저를 통해 메인 메모리에 위상 데이터를 적재할 수 있는 적재 공간이 남아 있는지 확인할 수 있다(560). 단계(560)에서, 제어 시스템은 적재 스레드 내부에서 생성된 접근 스레드들 각각의 위상 데이터를 적재할 수 있는 공간이 메인 메모리에 남아 있는지 확인할 수 있다.
단계(560)의 확인 결과, 메인 메모리에 적재 공간이 없는 경우, 제어 시스템은 적재 공간이 생길 때까지 대기한다.
단계(560)의 확인 결과, 메인 메모리의 적재 공간이 있는 경우, 제어 시스템은 접근 스레드들 각각의 위상 데이터를 보조 기억 장치로부터 메인 메모리로 적재한다(565). 이 때, 접근 스레드들은 각 스레드가 적재 해야 할 페이지 식별자(ID)에 해시 연산을 사용하여 접근해야 할 보조 기억 장치를 결정한다.
제어 시스템은 적재 목록에 적재해야 할 위상 데이터가 남아 있는지를 판단할 수 있다(570). 단계(570)의 판단 결과, 적재 목록에 적재해야 할 위상 데이터가 남아 있다면, 제어 시스템은 적재 목록에 적재 해야 할 위상 데이터가 남지 않을 때까지 단계(560) 내지 단계(570)의 적재 과정을 반복할 수 있다.
단계(570)의 판단 결과, 적재 목록에 적재해야 할 위상 데이터가 남아 있지 않다면, 제어 시스템은 모든 적재 스레드가 완료되었는지를 판단할 수 있다(575). 단계(575)에서 모든 적재 스레드가 완료되지 않았다고 판단되면, 제어 시스템은 모든 적재 스레드가 완료될 때까지 대기할 수 있다.
단계(575)에서 모든 적재 스레드가 완료되었다고 판단되면, 제어 시스템은 적재 컨트롤러를 종료하고(580), 실행 전략에 따른 질의 처리 결과를 동기화할 수 있다(540). 적재 컨트롤러가 종료되고, 그래프 처리 스레드에서 처리 요청 집합에 있는 모든 위상 페이지 목록을 처리한 경우, 제어 시스템은 실행 전략에 따라 질의 처리 결과를 동기화 한다.
단계(540)에서 실행 전략이 성능 위주의 실행 전략인 경우, 제어 시스템은 각 그래픽 처리 장치의 장치 메모리에 저장된 읽기/쓰기 속성 데이터에 대한 질의 처리 결과를 대표 그래픽 처리 장치의 장치 메모리의 읽기/쓰기 속성 데이터로 취합할 수 있다. 제어 시스템은 취합된 읽기/쓰기 속성 데이터를 메인 메모리로 복사하여 동기화 작업을 수행한다.
단계(540)에서 실행 전략이 확장 위주의 실행 전략의 경우, 제어 시스템은 모든 그래픽 처리 장치의 장치 메모리에 저장된 읽기/쓰기 속성 데이터를 메인 메모리로 복사하여 동기화 작업을 수행한다.
도 6 내지 도 7은 실시예들에 따른 실행 전략에 따른 데이터 흐름 및 동기화 흐름을 설명하기 위한 도면이다.
도 6 내지 도 7에 도시된 'WA'는 읽기/쓰기 속성 데이터를 나타내고, 'RA'는 읽기 전용 속성 데이터를 나타내고, 'SP'는 슬랏티드 페이지로 구성된 위상 데이터를 나타낸다.
일 실시예에 따른 중앙 처리 장치는 그래프 데이터들을 SSD(Solid State Drive)에 저장하고, PCI-E 인터페이스를 통하여 그래프 데이터의 위상 데이터를 수천 개의 그래픽 처리 장치들로 스트리밍 함으로써 그래프 알고리즘을 수행할 수 있다. 중앙 처리 장치는 갱신 가능한 속성 데이터만을 그래픽 처리 장치에 저장하고, 위상 데이터를 스트리밍할 수 있다. 실시예들은 비동기적(asynchronous) 그래픽 처리 장치 스트림들을 활용하여 대규모 그래프들을 효율적으로 처리하는 그래프 알고리즘을 제안한다. 실시예들에서는 복수의 그래픽 처리 장치들과 복수의 SSD들을 활용하여 성능을 향상시키거나 확장성을 향상시키는 두 가지 전략들을 제안한다. 이하, 도 6을 참조하여 성능 위주의 실행 전략을 설명하고, 도 7을 참조하여 확장 위주의 실행 전략을 설명한다.
도 6을 참조하면, 일 실시예에 따른 제어 시스템이 성능 위주의 실행 전략을 수행하는 경우의 데이터 흐름이 도시된다.
성능 위주의 실행 전략에서 읽기/쓰기 속성 데이터의 크기가 단일 그래픽 처리 장치의 장치 메모리의 용량 보다 작기 때문에, 제어 시스템은 읽기/쓰기 속성 데이터 전체를 그래픽 처리 장치들(150) 각각의 읽기/쓰기 속성 데이터 버퍼로 복사할 수 있다(610).
제어 시스템은 서로 다른 위상 데이터와 읽기 전용 속성 데이터를 서로 다른 그래픽 처리 장치에 복사할 수 있다(620). 제어 시스템은 서로 다른 위상 데이터의 페이지(SPk)와 읽기 전용 속성 데이터(RAk)를 서로 다른 그래픽 처리 장치들로 스트리밍할 수 있다. 각 그래픽 처리 장치는 서로 다른 위상 데이터를 이용하여 독립적으로 그래픽 처리 장치의 커널 함수를 수행할 수 있다. 이때, 각 그래픽 처리 장치는 위상 데이터의 스몰 페이지를 위한 커널 함수(KSP)를 수행할 수 있다. 또는 각 그래픽 처리 장치는 위상 데이터의 라지 페이지를 위한 커널 함수(KLP)를 수행할 수 있다. 위상 데이터의 스몰 페이지 및 라지 페이지는 동일한 방식으로 처리될 수 있다. 여기서, 각각의 그래픽 처리 장치들은 서로 다른 부분의 위상 데이터에 대하여 동일한 그래픽 처리 장치 커널 함수를 독립적으로 수행할 수 있다. 단계(620)에서 갱신된 읽기/쓰기 속성 데이터는 아래의 단계(630) 및 단계(640)에서 성능 위주의 실행 전략에 따라 동기화될 수 있다.
제어 시스템은 그래픽 처리 장치의 장치 메모리(DM)들을 동기화(630)한 후, 메인 메모리(MM)를 동기화할 수 있다(640). 복수의 그래픽 처리 장치들들 각각이 동기화를 수행하는 경우, 그래픽 처리 장치들의 수가 증가함에 따라 동기화 오버 헤드가 증가할 수 있다. 일 실시예에서는 그래픽 처리 장치의 피어-투-피어(peer-to-peer) 메모리 복사 기능을 활용하여, 동기화 오버 헤드를 감소시킬 수 있다. 이는 그래픽 처리 장치의 피어-투-피어 메모리 복사 시간은 메인 메모리와 그래픽 처리 장치들의 사이의 데이터 전송 시간에 비하여 짧기 때문이다.
단계(630)에서, 그래픽 처리 장치들 각각의 읽기/쓰기 속성 데이터(WA)는 마스터 그래픽 처리 장치(예를 들어, 첫 번째 그래픽 처리 장치)로 합쳐질 수 있다.
단계(640)에서, 마스터 그래픽 처리 장치의 갱신된 읽기/쓰기 속성 데이터(WA), 다시 말해, 하나로 합쳐진 그래픽 처리 장치들 각각의 읽기/쓰기 속성 데이터(WA)가 메인 메모리(130)로 복사될 수 있다.
상술한 단계(610)은 [표 1]의 11번째 라인에 대응되고, 단계(620)은 [표 1]의 16 내지 26번째 라인들에 대응되며, 단계(630) 및 단계(640)은 [표 1]의 28번째 라인에 대응될 수 있다.
성능 위주의 실행 전략은 데이터 스트리밍의 용량이 충분한 경우, 그래프 데이터를 처리하는 그래픽 처리 장치들의 수가 증가함에 따라 성능이 향상될 수 있다. 나아가, 복수의 그래픽 처리 장치들들로 분배된 서로 다른 위상 데이터는 실질적으로 동일한 크기를 가지므로, 동일한 작업 부하(work load)가 복수의 그래픽 처리 장치들들로 분배될 수 있다. 따라서, 그래프의 특성(예를 들어, 그래프의 크기 및 밀도 등)과 무관하게 그래프 처리 성능이 향상될 수 있다.
데이터 스트리밍의 용량은 PCI-E 인터페이스의 속도 및 SSD의 I/O 성능에 의하여 결정된다. 현 컴퓨터 구조 하에서, SSD의 I/O 성능(예를 들어, 2GB/s)은 PCI-E 인터페이스의 속도(예를 들어, 16GB/s)에 비하여 낮다.
일 실시예에 따르면, 메인 메모리로 복수의 SSD들을 이용함으로써 데이터 스트리밍의 용량을 증가시킬 수 있다. 예를 들어, 각 슬롯티드 페이지는 특정 SSDg(j)에 저장될 수 있다. g(j)는 페이지 식별자(ID)인 j의 해쉬 값을 리턴하고, 표 1의 23번째 라인에서 I/O 요청에 따라 SSDg(j)로부터 해당하는 페이지가 패치(fetch)될 수 있다.
만약 그래프 데이터(G)의 크기가 메인 메모리의 버퍼(MMBuf)보다 작은 경우, [표 1]의 9-10번째 라인들에서 그래프 데이터(G)는 모두 메인 메모리의 버퍼에 로드될 수 있다. 이 경우, PCI-E 인터페이스의 속도에 의하여 성능이 결정될 수 있다.
도 7을 참조하면, 일 실시예에 따른 제어 시스템이 확장 위주의 실행 전략을 수행하는 경우의 데이터 흐름이 도시된다. 확장 위주의 실행 전략에서, 서로 다른 속성 데이터(예를 들어, WAi)가 복수의 그래픽 처리 장치들(150)로 복사되고, 동일한 위상 데이터가 모든 그래픽 처리 장치들(150)로 스트리밍될 수 있다.
확장 위주의 실행 전략에서 읽기/쓰기 속성 데이터의 크기가 단일 그래픽 처리 장치의 장치 메모리의 용량 보다 크기 때문에, 제어 시스템은 읽기/쓰기 속성 데이터를 그래픽 처리 장치의 개수만큼 나누어 각 그래픽 처리 장치의 읽기/쓰기 속성 데이터 버퍼로 복사할 수 있다(710). 단계(710)에서 제어 시스템은 서로 다른 읽기/쓰기 속성 데이터(WAi)를 각 그래픽 처리 장치에 복사할 수 있다.
제어 시스템은 같은 위상 페이지와 읽기 전용 속성 데이터를 서로 다른 그래픽 처리 장치에 복사하고, 각 그래픽 처리 장치에서 같은 위상 데이터를 이용하여 독립적으로 커널을 수행할 수 있다(720). 단계(720)에서, 동일한 <SPj, RAj>가 모든 그래픽 처리 장치들로 스트리밍 되는 동안, 각 그래픽 처리 장치들은 주어진 그래픽 처리 장치의 커널 함수를 수행할 수 있다. 이때, 각 그래픽 처리 장치는 위상 데이터의 스몰 페이지(SP)를 위한 커널 함수(KSP)를 수행할 수 있다. 또는 각 그래픽 처리 장치는 위상 데이터의 라지 페이지(LP)를 위한 커널 함수(KLP)를 수행할 수 있다. 위상 데이터의 스몰 페이지(SP) 및 라지 페이지(LP)는 동일한 방식으로 처리될 수 있다. 여기서, 각 그래픽 처리 장치는 서로 다른 부분의 속성 데이터에 대하여 동일한 그래픽 처리 장치의 커널 함수를 독립적으로 수행할 수 있다. 단계(720)에서 갱신된 모든 읽기/쓰기 속성 데이터{WAi}는 단계(730)을 통해 동기화될 수 있다. 읽기/쓰기 속성 데이터(WAi) 조각들은 서로 분리되어 있으므로, 그래픽 처리 장치의 피어-투-피어 메모리 복사 기능이 활용될 수 없다.
제어 시스템은 확장 위주의 실행 전략에서의 동기화 과정을 수행할 수 있다(730). 단계(730)에서 제어 시스템은 각 그래픽 처리 장치로부터 메인 메모리로 총 N번의 동기화 과정을 수행할 수 있다.
상술한 단계(710)은 [표 1]의 11번째 라인에 대응되고, 단계(720)은 [표 1]의 16 내지 26번째 라인들에 대응되며, 단계(730)은 [표 1]의 28번째 라인에 대응될 수 있다.
확장 위주의 실행 전략은 처리 대상 그래프의 크기를 최대화할 수 있다. SSD 또는 메인 메모리의 전송 용량이 충분한 경우, 그래픽 처리 장치들의 수가 증가함에 따라 처리 대상 그래프의 크기가 증가할 수 있다. 나아가, 복수의 그래픽 처리 장치들들로 분배된 서로 다른 속성 데이터는 실질적으로 동일한 크기를 가지고, 동일한 위상 데이터가 각 그래픽 처리 장치들로 전송될 수 있다. 그러므로, 동일한 작업 부하가 복수의 그래픽 처리 장치들들로 분배될 수 있다. 따라서, 그래프의 특성(예를 들어, 크기 및 밀도 등)과 무관하게 워크로드가 균등하게 분배될 수 있다.
확장 위주의 실행 전략은 큰 장치 메모리를 갖는 단일 그래픽 처리 장치를 이용하는 것과 논리적으로 유사하다. 따라서, 그래픽 처리 장치들의 수가 증가하더라도 그래프 데이터의 처리 성능 자체는 변하지 않으며, 그래픽 처리 장치로 데이터를 스트리밍하는 용량도 변하지 않는다.
만약, 전체 그래프를 저장할 만큼 큰 용량의 메인 메모리가 있다면, PCI-E 인터페이스의 속도에 의하여 성능이 결정된다. 그렇지 않은 경우, SSD의 I/O 성능에 의하여 성능이 결정된다. 이 경우, 복수의 SSD들을 활용함으로써 성능이 향상될 수 있다.
이처럼, 확장 위주의 실행 전략은 읽기/쓰기 속성 데이터가 단일 그래픽 처리 장치의 장치 메모리에 저장되지 못하는 상대적으로 큰 규모의 그래프를 처리하기에 적합하다. 반면, 성능 위주의 실행 전략은 읽기/쓰기 속성 데이터가 단일 그래픽 처리 장치의 장치 메모리에 저장되는 상대적으로 작은 규모의 그래프를 처리하기에 적합하다.
도 8은 일 실시예에 따른 그래프 처리 과정에서 실행 전략에 따른 그래프 처리 시스템의 동작을 나타낸 흐름도이다. 도 8을 참조하면, 도 5에 도시된 위상 데이터 복사 및 읽기 전용 속성 청크 복사 단계(525)와 실행 전략에 따른 사용자 정의 커널 수행 단계(530)를 수행하는 과정이 도시된다.
도 5에 도시된 바와 같이, 그래프 처리 스레드에서 장치 메모리로 위상 데이터 복사 및 읽기 전용 속성 청크 복사 시, 제어 시스템은 각 실행 전략에 따라 선택한 그래픽 처리 장치의 장치 메모리로 위상 데이터와 읽기 전용 속성 청크를 복사할 수 있다. 이 후, 제어 시스템은 각 실행 전략에 따라 선택한 그래픽 처리 장치의 코어와 장치 메모리를 이용하여 사용자 정의 커널을 수행할 수 있다.
보다 구체적으로, 제어 시스템은 실행 전략이 성능 위주의 실행 전략인지를 판단할 수 있다(810). 단계(810)의 판단 결과, 실행 전략이 성증 위주의 실행 전략인 경우, 제어 시스템은 복수의 그래픽 처리 장치들 중 어느 하나의 그래픽 처리 장치를 선택하고, 선택된 그래픽 처리 장치의 장치 메모리에 위상 데이터 및 읽기 전용 속성 청크를 복사할 수 있다(820). 이때, 제어 시스템은 해시 함수를 사용하여 복수의 그래픽 처리 장치들 중 어느 하나의 그래픽 처리 장치를 선택할 수 있다.
제어 시스템은 성능 위주의 실행 전략에 따라 단계(820)에서 제어 시스템이 선택한 그래픽 처리 장치의 코어와 장치 메모리를 이용하여 사용자 정의 커널을 수행할 수 있다(830).
이 때, 제어 시스템은 복수의 그래픽 처리 장치들에 대하여 단계(820)과 단계(830)을 수행하는 복수의 그래픽 처리 스레드들을 이용할 수 있다. 복수의 그래픽 처리 스레드들은 서로 병렬적으로 수행될 수 있다.
단계(810)의 판단 결과, 실행 전략이 성증 위주의 실행 전략이 아닌 경우(다시 말해 확장 위주의 실행 전략인 경우), 제어 시스템은 복수의 그래픽 처리 장치들의 모든 장치 메모리에 위상 데이터 및 읽기 전용 속성 청크를 복사할 수 있다(840).
제어 시스템은 복수의 그래픽 처리 장치들 전부의 코어와 장치 메모리를 이용하여 사용자 정의 커널을 수행할 수 있다(850).
사용자 정의 커널의 수행이 종료하면, 제어 시스템은 질의 처리된 위상 데이터 정보를 버퍼 매니저에게 알려줘서 버퍼 매니저가 메인 메모리 공간에 대한 정보를 갱신하도록 할 수 있다.
일 실시예에 따른 결과 처리기는 질의 처리가 완전히 완료된 다음, 그래픽 처리 장치의 장치 메모리에 있는 속성 데이터를 메인 메모리로 복사하여 동기화시킬 수 있다. 결과 처리기는 동기화 된 메인 메모리의 속성 데이터를 보조 기억 장치에 저장할 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

Claims (18)

  1. 위상 데이터 및 속성 데이터를 포함하는 그래프 데이터를 저장하는 적어도 하나의 보조 기억 장치;
    상기 그래프 데이터를 처리하는 복수의 그래픽 처리 장치들(Graphic Processing Unit; GPU);
    상기 복수의 그래픽 처리 장치들과 상기 보조 기억 장치 사이에서 상기 그래프 데이터의 적어도 일부를 캐싱하는 메인 메모리; 및
    상기 복수의 그래픽 처리 장치들 각각에 포함된 장치 메모리에 상기 속성 데이터 중 갱신 가능한 속성 데이터가 저장될 수 있는지 여부에 따라, 상기 그래프 데이터의 적재를 제어하는 중앙 처리 장치(Central Processing Unit; CPU)
    를 포함하는, 그래프 처리 시스템.
  2. 제1항에 있어서,
    상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터가 저장될 수 있는 경우,
    상기 중앙 처리 장치는
    상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터를 저장하고, 상기 복수의 그래픽 처리 장치들에 서로 다른 위상의 위상 페이지 및 해당 위상 페이지에 대응하는 읽기 전용 속성 데이터를 스트리밍하는, 그래프 처리 시스템.
  3. 제1항에 있어서,
    상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터가 저장될 수 없는 경우,
    상기 중앙 처리 장치는
    상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터를 나누어 저장하고, 상기 복수의 그래픽 처리 장치들에 동일한 위상의 위상 페이지 및 해당 위상 페이지에 대응하는 읽기 전용 속성 데이터를 스트리밍하는, 그래프 처리 시스템.
  4. 제1항에 있어서,
    상기 중앙 처리 장치는
    상기 갱신 가능한 속성 데이터의 크기와 단일 그래픽 처리 장치의 장치 메모리의 크기를 비교하고,
    상기 단일 그래픽 처리 장치의 장치 메모리의 크기가 상기 갱신 가능한 속성 데이터의 크기보다 크거나 같으면, 성능 위주의 실행 전략으로 상기 그래프 데이터를 처리하고,
    상기 단일 그래픽 처리 장치의 장치 메모리의 크기가 상기 갱신 가능한 속성 데이터의 크기보다 작으면, 확장 위주의 실행 전략으로 상기 그래프 데이터를 처리하는, 그래프 처리 시스템.
  5. 제1항에 있어서,
    상기 적어도 하나의 보조 기억 장치는
    상기 메인 메모리의 용량보다 큰 용량의 그래프 데이터를 저장하는, 그래프 처리 시스템.
  6. 제1항에 있어서,
    상기 위상 데이터는
    상기 그래프 데이터에 포함된 정점들에 관한 정보 및 상기 정점들 사이의 연결 관계에 관한 정보를 포함하고,
    상기 속성 데이터는
    상기 갱신 가능한 속성 데이터 및 읽기 전용 속성 데이터를 포함하는, 그래프 처리 시스템.
  7. 제1항에 있어서,
    상기 중앙 처리 장치는
    상기 위상 데이터를 상기 보조 기억 장치에서 상기 메인 메모리로 비동기적으로 스트리밍 하고, 상기 위상 데이터를 상기 메인 메모리에서 상기 복수의 그래픽 처리 장치들의 장치 메모리로 비동기적으로 스트리밍 하는, 그래프 처리 시스템.
  8. 제1항에 있어서,
    상기 위상 데이터는
    가변 사이즈를 가지는 복수의 페이지들로 구성되고, 상기 복수의 페이지들에 포함된 슬롯들은 임의의 바이트(Byte)로 구성된 페이지 식별자(ID) 번호와 슬롯 오프셋을 포함하는, 그래프 처리 시스템.
  9. 제1항에 있어서,
    상기 중앙 처리 장치는
    상기 복수의 그래픽 처리 장치들의 장치 메모리들, 상기 적어도 하나의 보조 기억 장치 및 상기 메인 메모리 간의 상기 그래프 데이터의 전송을 처리하는 적재 컨트롤러;
    상기 그래프 데이터의 크기와 상기 장치 메모리들의 용량을 기초로, 상기 그래프 데이터에 대한 질의 처리 시의 실행 전략을 결정하는 실행 컨트롤러;
    상기 그래프 데이터에 대한 질의 처리 시에 상기 메인 메모리에 상기 장치 메모리들로 전송할 위상 페이지가 존재하는지 여부에 기초하여, 상기 메인 메모리의 영역을 보호하는 버퍼 매니저;
    상기 복수의 그래픽 처리 장치들을 제어하는 제어 시스템; 및
    상기 그래프 데이터의 질의 처리 결과를 상기 보조 기억 장치에 저장하는 결과 처리기
    중 적어도 하나를 포함하는, 그래프 처리 시스템.
  10. 제9항에 있어서,
    상기 제어 시스템은
    상기 적재 컨트롤러가 해시 연산을 사용하여 상기 적어도 하나의 보조 기억 장치 간에 서로 다른 위상 데이터의 페이지를 동시에 읽어 상기 메인 메모리에 적재하도록 하고,
    상기 적재 컨트롤러가 상기 위상 데이터의 페이지를 적재하는 동안에 상기 복수의 그래픽 처리 장치들의 장치 메모리들에서 상기 그래프 데이터의 처리가 실행되도록 제어하는, 그래프 처리 시스템.
  11. 그래프 처리를 위한 실행 전략에 기초하여, 상기 그래프 처리를 위해 요구되는 갱신 가능한 속성 데이터를 복수의 그래픽 처리 장치들의 장치 메모리에 복사하는 단계;
    상기 그래프 처리를 위해 요구되는 위상 데이터가 메인 메모리에 적재되어 있는지 여부를 확인하는 단계;
    상기 실행 전략에 기초하여, 상기 메인 메모리에 적재된 위상 데이터를 상기 장치 메모리에 스트리밍하는 단계;
    상기 실행 전략에 따른 질의 처리가 구현된 사용자 정의 커널을 수행하는 단계; 및
    상기 실행 전략에 따른 질의 처리 결과를 동기화 하는 단계
    를 포함하는, 그래프 처리 방법.
  12. 제11항에 있어서,
    적어도 하나의 보조 기억 장치에 저장되어 있는 위상 데이터 중 상기 메인 메모리에 적재할 위상 데이터를 결정하여 적재 목록을 생성하는 단계; 및
    상기 메인 메모리에 적재 공간이 있는지 여부를 기초로, 상기 적어도 하나의 보조 기억 장치로부터 상기 메인 메모리로 상기 적재 목록에 포함된 위상 데이터를 적재하는 단계
    를 더 포함하는, 그래프 처리 방법.
  13. 제12항에 있어서,
    상기 적재 목록에 포함된 위상 데이터의 적재를 위해, 상기 적어도 하나의 보조 기억 장치에 접근할 적어도 하나의 접근 스레드를 생성하는 단계
    를 더 포함하고,
    상기 적어도 하나의 접근 스레드 각각은
    상기 적어도 하나의 접근 스레드 각각이 적재해야 할 위상 데이터의 페이지 식별자(ID)에 대한 해시 연산을 통해 접근해야 할 보조 기억 장치를 결정하는, 그래프 처리 방법.
  14. 제11항에 있어서,
    상기 그래프 처리를 위한 실행 전략이 성능 위주의 실행 전략인 경우,
    상기 갱신 가능한 속성 데이터를 상기 장치 메모리에 복사하는 단계는
    상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터를 동일하게 복사하는 단계
    를 포함하고,
    상기 위상 데이터를 상기 장치 메모리에 스트리밍하는 단계는
    상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 서로 다른 위상의 위상 데이터를 복사하는 단계
    를 포함하는, 그래프 처리 방법.
  15. 제11항에 있어서,
    상기 그래프 처리를 위한 실행 전략이 확장 위주의 실행 전략인 경우,
    상기 갱신 가능한 속성 데이터를 상기 장치 메모리에 복사하는 단계는
    상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 상기 갱신 가능한 속성 데이터의 서로 다른 부분을 복사하는 단계
    를 포함하고,
    상기 위상 데이터를 상기 장치 메모리에 스트리밍하는 단계는
    상기 복수의 그래픽 처리 장치들 각각의 장치 메모리에 동일한 위상의 위상 데이터를 복사하는 단계
    를 포함하는, 그래프 처리 방법.
  16. 제11항에 있어서,
    상기 실행 전략이 성능 위주의 실행 전략인 경우,
    상기 실행 전략에 따른 질의 처리 결과를 동기화하는 단계는
    상기 복수의 그래픽 처리 장치들의 장치 메모리에 저장된 갱신 가능한 속성 데이터를 상기 복수의 그래픽 처리 장치들 중 대표 그래픽 처리 장치의 장치 메모리에 취합하는 단계; 및
    상기 취합된 갱신 가능한 속성 데이터를 상기 메인 메모리로 동기화하는 단계
    를 포함하는, 그래프 처리 방법.
  17. 제11항에 있어서,
    상기 실행 전략이 확장 위주의 실행 전략인 경우,
    상기 실행 전략에 따른 질의 처리 결과를 동기화하는 단계는
    상기 복수의 그래픽 처리 장치들의 장치 메모리에 저장된 갱신 가능한 속성 데이터를 각각 상기 메인 메모리로 동기화 하는 단계
    를 포함하는, 그래프 처리 방법.
  18. 하드웨어와 결합되어 제11항의 방법을 실행시키기 위하여 매체에 저장된 컴퓨터 프로그램.
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