WO2018121641A1 - 集成在从机芯片内部的总线整流桥后放电电路 - Google Patents

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resistor
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邱旻韡
张天舜
罗先才
王磊
曾洁琼
周宇捷
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无锡华润矽科微电子有限公司
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Definitions

  • the present invention relates to the field of communication technologies, and in particular, to the field of bus-powered communication technologies, and in particular to a bus-rectifier bridge integrated after a slave chip.
  • the rectifier bridge is composed of four diodes D1, D2, D3 and D4.
  • BUS_C and GND_C are two-port bus signals output by the host.
  • BUS and GND are bus signals after the rectifier bridge.
  • the unidirectional conduction characteristic of the diode ensures that the BUS and GND polarities after the rectifier bridge are fixed when the positive and negative polarity of BUS_C and GND_C are changed.
  • the prior art mainly improves the above-mentioned problems of the presence of a non-polar connection by forming a discharge path by adding series resistance to the bus.
  • this technology has the disadvantages of large power consumption, unsatisfactory discharge effect, and affecting bus communication performance.
  • the present invention proposes a bus discharge circuit integrated inside the chip.
  • the discharge path is triggered, and the discharge time, discharge current and discharge trigger condition can be configured, which effectively reduces the system power consumption and increases the flexibility of the function; at the same time, the discharge circuit and the noise Sensitive circuit modules are relatively independent and will not affect the normal operation of the system. This avoids the problem of poor adaptability of traditional technologies, and the flexibility of function can be applied to more bus communication systems.
  • the prior art mainly improves the quality of the transmitted signal by increasing the discharge path of the signal line after the rectifier bridge through the series resistor.
  • the implementation is shown in Figure 4.
  • the circuit generates a path between the bus voltage after the rectifier bridge and the slave function module power supply VDD through the resistor Rx. When the bus voltage drops, the bus can discharge to VDD through Rx. The problem that the bus voltage level cannot be matched with the communication protocol during communication and the system works abnormally is avoided.
  • the discharge resistor Rx needs to be designed to obtain a sufficiently large discharge current.
  • this path will always open and the current will be large, which will greatly increase the power consumption of the system.
  • VDD the signal noise present on the bus will be coupled to VDD through resistor Rx, and VDD will become an unclean power supply. This will affect the performance of the signal processing circuit.
  • the circuit's discharge current, discharge time and other parameters are fixed, can not adapt to the requirements of different bus communication methods, the application range is narrow.
  • the object of the present invention is to overcome the above disadvantages of the prior art, and to provide a direct integration in the slave chip, which can reduce the power consumption of the discharge module and affect the normal operation performance of the signal processing circuit.
  • the discharge parameter can be configured to be integrated in the bus rectifier bridge after the slave chip.
  • the discharge circuit of the present invention integrated in the bus rectifier bridge inside the slave chip has the following structure:
  • the discharge circuit is integrated after the bus rectifier bridge inside the slave chip, and its main features are:
  • the slave voltage regulator module is used to maintain the stability of the internal voltage of the slave
  • a slave signal processing module for processing a slave signal
  • Slave bus communication module for implementing slave bus communication
  • a digital control module configured to generate a high-level and time-matchable pulse width to drive the discharge circuit to discharge the bus when the output of the comparator is a bus voltage drop;
  • a discharge current source module for enabling discharge of the bus through the digital module and adjusting the magnitude of the discharge current
  • a peripheral circuit for monitoring a change in the bus voltage, providing a voltage signal for the comparator to reflect the bus voltage drop information, and generating a comparison reference voltage
  • the slave voltage regulator module, the slave signal processing module, the slave bus communication module, the digital control module, the discharge current source module, the comparator, and the The peripheral circuits are connected to each other.
  • the discharge circuit of the bus rectifier bridge integrated in the slave chip of the invention is used, and only when the falling edge of the bus communication is detected, the power consumption overhead of the whole system is not increased; the bus discharge circuit and the slave
  • the signal processing circuit is relatively independent, and does not couple the noise of the bus into the noise-sensitive circuit, and does not affect the performance of the slave operation; the parameters of the discharge circuit can be configured to meet the requirements of different systems for electrical performance. It improves the adaptability of the product and has a wide range of applications.
  • FIG. 1 is a schematic diagram of a prior art polar bus communication system.
  • FIG. 2 is a schematic diagram of a prior art non-polar bus communication system.
  • FIG. 3 is a schematic diagram of a prior art bus waveform comparison before and after a rectifier bridge without using a discharge technique.
  • FIG. 4 is a schematic diagram of an embodiment of the prior art.
  • FIG. 5 is a schematic diagram showing the circuit structure of a discharge circuit after a bus rectifier bridge integrated in a slave chip of the present invention.
  • FIG. 6 is a schematic diagram of an embodiment of a discharge circuit of a bus rectifier bridge integrated in a slave chip of the present invention.
  • FIG. 7 is a schematic diagram showing the waveform comparison of the front and rear bus of the rectifier bridge of the discharge circuit integrated in the bus rectifier bridge inside the slave chip of the present invention.
  • FIG. 8 is a schematic diagram of another embodiment of a discharge circuit of a bus rectifier bridge integrated in a slave chip of the present invention.
  • the post-discharge circuit of the bus rectifier bridge integrated in the slave chip of the present invention includes:
  • the slave voltage regulator module is used to maintain the stability of the internal voltage of the slave
  • a slave signal processing module for processing a slave signal
  • Slave bus communication module for implementing slave bus communication
  • a digital control module configured to generate a high-level and time-matchable pulse width to drive the discharge circuit to discharge the bus when the output of the comparator is a bus voltage drop;
  • a discharge current source module for enabling discharge of the bus through the digital module and adjusting the magnitude of the discharge current
  • a peripheral circuit for monitoring a change in the bus voltage, providing a voltage signal for the comparator to reflect the bus voltage drop information, and generating a comparison reference voltage
  • the slave voltage regulator module, the slave signal processing module, the slave bus communication module, the digital control module, the discharge current source module, the comparator, and the The peripheral circuits are connected to each other.
  • the peripheral circuit includes a first capacitor, a first resistor, a second resistor, a third resistor, and a fourth resistor, and the slave chip BUS terminal and GND terminal a first end of the slave voltage regulator module and a first end of the slave signal processing module, a second end of the slave signal processing module, and a first end of the first resistor
  • the BUS terminal is connected to the first end of the discharge current source module
  • the second end of the slave voltage regulator module is respectively connected to the first end of the first capacitor
  • the first end of the slave signal processing module is connected to the first end of the third resistor
  • the third end of the machine voltage regulator module and the second end of the first capacitor are respectively a second end of the slave signal processing module, a fourth end of the slave bus communication module, the GND terminal, a second end of the second resistor, and a second end of the fourth resistor
  • the fifth end of the digital control module is connected to the fifth end of the discharge current source module, and the slave letter a third end
  • the third resistor is an adjustable resistor.
  • the peripheral circuit includes a first capacitor, a second capacitor, a first resistor, a second resistor, a third resistor, a fourth resistor, and a second comparator, a slave chip BUS end and a GND end, the first end of the slave voltage regulator module and the first end of the slave signal processing module, the second end of the slave signal processing module, The first end of the first resistor, the BUS end is connected to the first end of the discharge current source module, and the second end of the slave voltage regulator module is respectively associated with the first end a first end of the capacitor is connected to the first end of the slave signal processing module, and a third end of the machine voltage regulator module is respectively connected to the second end of the first capacitor, the second end a second end of the capacitor, a second end of the slave signal processing module, a fourth end of the slave bus communication module, the GND terminal, and a second end of the second resistor a second end of the fourth resistor, a fifth end of the digital control module, and
  • the discharge current source module includes a first current source, a second current source, a third current source, a first electrical key, a second electrical key, and a third electrical key
  • a cathode of the first current source is respectively connected to a cathode of the second current source, a cathode of the third current source, and a first end of the discharge current source module
  • the first current source a positive pole is coupled to the first end of the first electrical key
  • a second end of the first electrical key is respectively coupled to a second end of the discharge current source module and a second end of the second electrical key a second end of the third electric key
  • the positive pole of the second current source is coupled to the first end of the second electrical bond
  • the positive pole of the third current source is coupled to the first end of the third electrical bond.
  • the most important parts of the discharge circuit mainly include:
  • Resistor R1, R2 used to monitor the change of bus voltage, get a level VBUS_L reflecting the bus voltage drop information to the comparator; resistors R3 and R4 are divided from the output voltage of the regulator circuit to obtain a fixed reference Vref As a basis for comparison;
  • the comparator compare VBUS_L and Vref, the comparison result will show the change of bus voltage
  • the digital control module When the output of the comparator is judged to be a bus voltage drop, the digital control module will generate a pulse width at a high level to drive the discharge circuit to discharge the bus;
  • Discharge current source module It is enabled by the digital module to discharge the bus, and the discharge current is adjustable.
  • the scheme has the following improvements: the discharge circuit is only turned on during communication, and the power consumption is reduced; the non-polarity discharge circuit is isolated from the signal processing circuit, which reduces the influence of bus noise; And the discharge current can be matched, so that for different communication protocols, the circuit discharge can be effectively realized through the configuration parameters, and the problem that the discharge effect is not ideal in the prior art is avoided, and the flexibility of the product is improved.
  • the bus voltage drops from 24V to 0V or 5V, or other voltage values, due to a large difference in the bus communication system protocol.
  • the reference voltage Vref requires a programmable configuration. Therefore, the resistor R3 in the scheme shown in FIG. 5 is changed into an adjustable resistor, and the value of Vref is selected according to different communication protocols, thereby further improving the adaptability of the circuit.
  • the overall scheme is as shown in FIG. 6.
  • the reference comparison voltage Vref is generated by bus voltage division. Due to the action of the operational amplifier and the capacitor C2, Vref0 can be stable for a period of time during bus communication. .
  • the bus is not communicating, there are:
  • the reference threshold can be set to a percentage relative to the bus voltage by setting resistor R3. This scheme can be used to compare threshold voltage versus bus voltage relative voltage comparison systems.
  • the discharge circuit of the bus rectifier bridge integrated in the slave chip of the invention is used, and only when the falling edge of the bus communication is detected, the power consumption overhead of the whole system is not increased; the bus discharge circuit and the slave
  • the signal processing circuit is relatively independent, and does not couple the noise of the bus into the noise-sensitive circuit, and does not affect the performance of the slave operation; the parameters of the discharge circuit can be configured to meet the requirements of different systems for electrical performance. It improves the adaptability of the product and has a wide range of applications.

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Abstract

一种集成在从机芯片内部的总线整流桥后放电电路，包括数字控制模块，用于当比较器输出结果为总线电压跌落时，产生高电平且时间可配的脉宽以驱动放电电路对总线放电；放电电流源模块，用于通过数字模块使能对总线放电，并调节放电电流的大小；比较器，用于得出总线电压变化的情况；外围电路，用于监测总线电压的变化，为比较器提供反映总线分压跌落信息的电压信号，并生成比较基准电压。采用该电路，仅在监测到总线通信下降沿时才会打开，不会额外增加整系统的功耗开销；放电电路与信号处理电路相对独立，不会把总线的噪声耦合到对噪声敏感的电路中；放电电路的各项参数可以配置，能满足不同系统对电性能的需求，提高产品的适应性。

Description

集成在从机芯片内部的总线整流桥后放电电路
相关申请的交叉引用
本申请主张2016年12月29日提交的申请号为201611251472.X的中国发明专利申请的优先权，其内容通过引用的方式并入本申请中。
技术领域
本发明涉及通信技术领域，尤其涉及总线供电通信技术领域，具体是指一种集成在从机芯片内部的总线整流桥后放电电路。
背景技术
总线供电通信系统中，传统上采用有极性通信方式。这种通信方式的结构如图1所示，有极性方案需要采用有标志的双绞线作为信号线进行连接防止连接错误，即图1中信号线BUS_C与GND_C极性必须固定。这种方式存在如下缺点：在线路布线时容易将信号线接反，造成信号无法正常传输；另外，在进行线路检查和修正过程中，有极性连接会带来诸多不便。基于以上原因，现在总线通信系统中开始采用无极性连接。
如图2所示，为利用整流桥电路实现总线无极性连接的方案。整流桥由D1、D2、D3、D4四个二极管构成的，BUS_C与GND_C是主机输出的两端口总线信号，BUS、GND是整流桥后的总线信号。二极管的单向导通特性可以保证BUS_C与GND_C正负极性改变时，整流桥后的BUS与GND极性固定。
由于整流桥二极管的单向导通特性，当总线电压跌落作为主机发送指令时，整流桥后电路没有有效的放电通路，信号BUS会产生信号完整性方面的问题。如图3所示，主机发送指令时总线电压会从24V跌落到5V，但是没有有效放电通路，整流桥后总线电压只能跌落到12V左右，且信号质量较差。这时从机将无法准确检测到总线上发送的指令，导致系统工作异常。
现有技术主要通过在总线增加串联电阻形成一条放电通路来改善无极性连接存在的上述问题。但是这种技术存在功耗大，放电效果不理想，影响总线通信性能等缺点。
本发明提出了一种集成在芯片的内部的总线放电电路。当电路检测到总线电压下降沿时才会触发放电通路，放电时间、放电电流与放电触发条件都可以配置，有效的降低了系统功耗并增加了功能的灵活性；同时，放电电路与对噪声敏感的电路模块相对独立，不会影响到 系统的正常工作。这样避免了传统技术存在适应性较差的问题，而且功能灵活性得到加强可以应用到更多的总线通信系统当中。
现有技术主要通过串联电阻为整流桥后信号线增加放电通路来改善传输信号的质量。实现方式如图4所示。电路通过电阻Rx在整流桥后总线电压与从机功能模块电源VDD之间产生一条通路。当总线电压发生跌落时，总线可以通过Rx向VDD放电。避免了在通信时总线电压电平无法与通信协议匹配而导致系统工作异常的问题。
综上所述，现有技术包括以下三大问题：
一、为了得到合适的放电性能，放电电阻Rx需要设计调整来得到足够大的放电电流。但这条通路会常开且电流较大，会大幅增加系统的功耗开销。
二、总线上存在的信号噪声会通过电阻Rx耦合到VDD，VDD会变成一个不干净的电源。这将影响到信号处理电路的性能。为了避免这个问题需要给VDD增加滤波电路，这样会增加电源系统的复杂性降低系统的可靠性，设计成本会因此增加。
三、电路的放电电流、放电时间等参数固定，无法适应不同总线通信方式的要求，应用范围较窄。
发明内容
本发明的目的是克服了上述现有技术的缺点，提供了一种能够实现直接集成在从机芯片内部、既可以降低放电模块的功耗、也不会影响到信号处理电路的正常工作性能、同时放电参数可配置的集成在从机芯片内部的总线整流桥后放电电路。
为了实现上述目的，本发明的集成在从机芯片内部的总线整流桥后放电电路具有如下构成：
该集成在从机芯片内部的总线整流桥后放电电路，其主要特点是，包括：
从机稳压模块，用于保持从机内部电压的稳定；
从机信号处理模块，用于处理从机信号；
从机总线通信模块，用于实现从机总线通信；
数字控制模块，用于当比较器输出结果为总线电压跌落时，产生高电平且时间可配的脉宽以驱动放电电路对总线放电；
放电电流源模块，用于通过数字模块使能对总线放电，并调节放电电流的大小；
比较器，用于得出总线电压变化的情况；
外围电路，用于监测总线电压的变化，为比较器提供反映总线分压跌落信息的电压信号 并，并生成比较基准电压；
所述的从机稳压模块、所述的从机信号处理模块、所述的从机总线通信模块、所述的数字控制模块、所述的放电电流源模块、所述的比较器和所述的外围电路均互相相连。
采用了该发明的集成在从机芯片内部的总线整流桥后放电电路，仅在监测到总线通信下降沿时才会打开，不会额外增加整系统的功耗开销；总线放电电路与从机的信号处理电路相对独立，不会把总线的噪声耦合到对噪声敏感的电路当中去，不会影响从机工作的性能；放电电路的各项参数都可以配置，可以满足不同系统对电性能的需求，提高了产品的适应性，具有广泛的应用范围。
附图说明
图1为现有技术的有极性总线通信系统的示意图。
图2为现有技术的无极性总线通信系统的示意图。
图3为现有技术的没有使用放电技术时整流桥前后总线波形对比的示意图。
图4为现有技术的一种实施方式的示意图。
图5为本发明的集成在从机芯片内部的总线整流桥后放电电路的电路结构示意图。
图6为本发明的集成在从机芯片内部的总线整流桥后放电电路的一种实施方式的示意图。
图7为本发明的集成在从机芯片内部的总线整流桥后放电电路的整流桥前后总线波形对比的示意图。
图8为本发明的集成在从机芯片内部的总线整流桥后放电电路的另一种实施方式的示意图。
具体实施方式
为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。
本发明的该集成在从机芯片内部的总线整流桥后放电电路，其中包括：
从机稳压模块，用于保持从机内部电压的稳定；
从机信号处理模块，用于处理从机信号；
从机总线通信模块，用于实现从机总线通信；
数字控制模块，用于当比较器输出结果为总线电压跌落时，产生高电平且时间可配的脉宽以驱动放电电路对总线放电；
放电电流源模块，用于通过数字模块使能对总线放电，并调节放电电流的大小；
比较器，用于得出总线电压变化的情况；
外围电路，用于监测总线电压的变化，为比较器提供反映总线分压跌落信息的电压信号并，并生成比较基准电压；
所述的从机稳压模块、所述的从机信号处理模块、所述的从机总线通信模块、所述的数字控制模块、所述的放电电流源模块、所述的比较器和所述的外围电路均互相相连。
在本发明的一种较佳的实施方式中，所述的外围电路包括第一电容、第一电阻、第二电阻、第三电阻、第四电阻，所述的从机芯片BUS端和GND端，所述的从机稳压模块的第一端分别与所述的从机信号处理模块的第一端、所述的从机信号处理模块的第二端、所述的第一电阻的第一端、所述的BUS端和所述的放电电流源模块的第一端相连接，所述的从机稳压模块的第二端分别与所述的第一电容的第一端、所述的从机信号处理模块的第一端和所述的第三电阻的第一端相连接，所述的机稳压模块的第三端分别与所述的第一电容的第二端、所述的从机信号处理模块的第二端、所述的从机总线通信模块的第四端、所述的GND端、所述的第二电阻的第二端、所述的第四电阻的第二端、所述的数字控制模块的第五端和所述的放电电流源模块的第五端相连接，所述的从机信号处理模块的第三端与所述的从机总线通信模块的第三端相连接，所述的第一电阻的第二端分别与所述的第二电阻的第一端和所述的比较器的同相输入端相连接，所述的第三电阻的第二端分别与所述的第四电阻的第一端和所述的比较器的反相输入端相连接，所述的比较器的输出端与所述的数字控制模块的第五端相连接，所述的数字控制模块的第二端与所述的放电电流源模块的第二端相连接，所述的数字控制模块的第三端与所述的放电电流源模块的第三端相连接，所述的数字控制模块的第四端与所述的放电电流源模块的第四端相连接。
在本发明的一种更佳的实施方式中，所述的第三电阻为可调电阻。
在本发明的一种较佳的实施方式中，所述的外围电路包括第一电容、第二电容、第一电阻、第二电阻、第三电阻、第四电阻和第二比较器，所述的从机芯片BUS端和GND端，所述的从机稳压模块的第一端分别与所述的从机信号处理模块的第一端、所述的从机信号处理模块的第二端、所述的第一电阻的第一端、所述的BUS端和所述的放电电流源模块的第一端相连接，所述的从机稳压模块的第二端分别与所述的第一电容的第一端和所述的从机信号处理模块的第一端相连接，所述的机稳压模块的第三端分别与所述的第一电容的第二端、所述的第二电容的第二端、所述的从机信号处理模块的第二端、所述的从机总线通信模块的第四端、所述的GND端、所述的第二电阻的第二端、所述的第四电阻的第二端、所述的数字控制模块的第五端和所述的放电电流源模块的第五端相连接，所述的从机信号处理模块的第三 端与所述的从机总线通信模块的第三端相连接，所述的第一电阻的第二端分别与所述的第二电阻的第一端、所述的比较器的同相输入端和所述的第二比较器的同相输入端相连接，所述的第二比较器的反相输入端分别与所述的第二比较器的输出端、所述的第二电容的第一端和所述的第三电阻的第一端相连接，所述的第三电阻的第二端分别与所述的第四电阻的第一端和所述的比较器的反相输入端相连接，所述的比较器的输出端与所述的数字控制模块的第五端相连接，所述的数字控制模块的第二端与所述的放电电流源模块的第二端相连接，所述的数字控制模块的第三端与所述的放电电流源模块的第三端相连接，所述的数字控制模块的第四端与所述的放电电流源模块的第四端相连接，所述的第三电阻为可调电阻。
在本发明的一种更进一步的实施方式中，所述的放电电流源模块包括第一电流源、第二电流源、第三电流源、第一电键、第二电键和第三电键，所述的第一电流源的负极分别与所述的第二电流源的负极、所述的第三电流源的负极和所述的放电电流源模块的第一端相连接，所述的第一电流源的正极与所述的第一电键的第一端相连接，所述的第一电键的第二端分别与所述的放电电流源模块的第二端、所述的第二电键的第二端、所述的第三电键的第二端、所述的放电电流源模块的第五端、所述的放电电流源模块的第三端和所述的放电电流源模块的第四端相连接，所述的，所述的第二电流源的正极与所述的第二电键的第一端相连接，所述的第三电流源的正极与所述的第三电键的第一端相连接。
在本发明的一种具体的实施方式中，如图5所示，放电电路中最重要的部分主要包括：
一、电阻R1、R2：用于监测总线电压的变化，得到一个反映总线分压跌落信息的电平VBUS_L提供给比较器；电阻R3与R4从稳压电路输出VDD上分压得到一个固定基准Vref作为比较基准；
二、比较器：比较VBUS_L与Vref，比较结果将显示总线电压变化的情况；
三、数字控制模块：当比较器输出结果判断是总线电压跌落时，数字控制模块会产生高电平时间可配的脉宽去驱动放电电路对总线放电；
四、放电电流源模块：由数字模块使能对总线放电，放电电流可调。
该方案与图4所示的现有技术相比有如下改进：仅在通信时才打开放电电路，降低了功耗；无极性放电电路与信号处理电路隔离，降低了总线噪声的影响；放电时间和放电电流可配，这样对于不同的通信协议，可以通过配置参数有效地实现电路放电，避免了现有技术存在放电效果不理想的问题，提高了产品的灵活性。
在本发明的另一种具体的实施方式中，由于总线通信系统协议存在较大差异，总线发送指令时总线电压会从24V跌落到0V或者5V，或者其它电压值。为了适应多种通信协议，基 准电压Vref需要可编程配置。因此将图5所示的方案中电阻R3改成可调电阻，根据不同的通信协议来选择Vref的值，进一步提高电路的适应性，整体方案如图6所示。
如图7所示，为利用图6所示的方案在相同通信协议下通信时总线波形，对比图3所示的整流桥后波形有很大改善，系统可以正常通信。
在本发明的另一种具体的实施方式中，如图8所示，基准比较电压Vref是由总线分压产生，由于运放和电容C2的作用，总线通信时Vref0能够在一段时间内保持稳定。总线未通信时，有：
Figure PCTCN2017119224-appb-000001
通过设置电阻R3可以把基准阈值设置成相对于总线电压的百分比，这种方案可以用于比较阈值与总线电压相关的相对电压比较系统中。
采用了该发明的集成在从机芯片内部的总线整流桥后放电电路，仅在监测到总线通信下降沿时才会打开，不会额外增加整系统的功耗开销；总线放电电路与从机的信号处理电路相对独立，不会把总线的噪声耦合到对噪声敏感的电路当中去，不会影响从机工作的性能；放电电路的各项参数都可以配置，可以满足不同系统对电性能的需求，提高了产品的适应性，具有广泛的应用范围。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (5)

  1. 一种集成在从机芯片内部的总线整流桥后放电电路，其特征在于，所述的电路包括：
    从机稳压模块，用于保持从机内部电压的稳定；
    从机信号处理模块，用于处理从机信号；
    从机总线通信模块，用于实现从机总线通信；
    数字控制模块，用于当比较器输出结果为总线电压跌落时，产生高电平且时间可配的脉宽以驱动放电电路对总线放电；
    放电电流源模块，用于通过数字模块使能对总线放电，并调节放电电流的大小；
    比较器，用于得出总线电压变化的情况；
    外围电路，用于监测总线电压的变化，为比较器提供反映总线分压跌落信息的电压信号并，并生成比较基准电压；
    所述的从机稳压模块、所述的从机信号处理模块、所述的从机总线通信模块、所述的数字控制模块、所述的放电电流源模块、所述的比较器和所述的外围电路均互相相连。
  2. 根据权利要求1所述的集成在从机芯片内部的总线整流桥后放电电路，其特征在于，所述的外围电路包括第一电容、第一电阻、第二电阻、第三电阻、第四电阻，所述的从机芯片BUS端和GND端，所述的从机稳压模块的第一端分别与所述的从机信号处理模块的第一端、所述的从机信号处理模块的第二端、所述的第一电阻的第一端、所述的BUS端和所述的放电电流源模块的第一端相连接，所述的从机稳压模块的第二端分别与所述的第一电容的第一端、所述的从机信号处理模块的第一端和所述的第三电阻的第一端相连接，所述的机稳压模块的第三端分别与所述的第一电容的第二端、所述的从机信号处理模块的第二端、所述的从机总线通信模块的第四端、所述的GND端、所述的第二电阻的第二端、所述的第四电阻的第二端、所述的数字控制模块的第五端和所述的放电电流源模块的第五端相连接，所述的从机信号处理模块的第三端与所述的从机总线通信模块的第三端相连接，所述的第一电阻的第二端分别与所述的第二电阻的第一端和所述的比较器的同相输入端相连接，所述的第三电阻的第二端分别与所述的第四电阻的第一端和所述的比较器的反相输入端相连接，所述的比较器的输出端与所述的数字控制模块的第五端相连接，所述的数字控制模块的第二端与所述的放电电流源模块的第二端相连接，所述的数字控制模块的第三端与所述的放电电流源模块的第三端相连接，所述的数字控制模块的第四端与所述的放电电流源模块的第四端相连接。
  3. 根据权利要求2所述的集成在从机芯片内部的总线整流桥后放电电路，其特征在于， 所述的第三电阻为可调电阻。
  4. 根据权利要求1所述的集成在从机芯片内部的总线整流桥后放电电路，其特征在于，所述的外围电路包括第一电容、第二电容、第一电阻、第二电阻、第三电阻、第四电阻和第二比较器，所述的从机芯片BUS端和GND端，所述的从机稳压模块的第一端分别与所述的从机信号处理模块的第一端、所述的从机信号处理模块的第二端、所述的第一电阻的第一端、所述的BUS端和所述的放电电流源模块的第一端相连接，所述的从机稳压模块的第二端分别与所述的第一电容的第一端和所述的从机信号处理模块的第一端相连接，所述的机稳压模块的第三端分别与所述的第一电容的第二端、所述的第二电容的第二端、所述的从机信号处理模块的第二端、所述的从机总线通信模块的第四端、所述的GND端、所述的第二电阻的第二端、所述的第四电阻的第二端、所述的数字控制模块的第五端和所述的放电电流源模块的第五端相连接，所述的从机信号处理模块的第三端与所述的从机总线通信模块的第三端相连接，所述的第一电阻的第二端分别与所述的第二电阻的第一端、所述的比较器的同相输入端和所述的第二比较器的同相输入端相连接，所述的第二比较器的反相输入端分别与所述的第二比较器的输出端、所述的第二电容的第一端和所述的第三电阻的第一端相连接，所述的第三电阻的第二端分别与所述的第四电阻的第一端和所述的比较器的反相输入端相连接，所述的比较器的输出端与所述的数字控制模块的第五端相连接，所述的数字控制模块的第二端与所述的放电电流源模块的第二端相连接，所述的数字控制模块的第三端与所述的放电电流源模块的第三端相连接，所述的数字控制模块的第四端与所述的放电电流源模块的第四端相连接，所述的第三电阻为可调电阻。
  5. 根据权利要求1至4中任一项所述的集成在从机芯片内部的总线整流桥后放电电路，其特征在于，所述的放电电流源模块包括第一电流源、第二电流源、第三电流源、第一电键、第二电键和第三电键，所述的第一电流源的负极分别与所述的第二电流源的负极、所述的第三电流源的负极和所述的放电电流源模块的第一端相连接，所述的第一电流源的正极与所述的第一电键的第一端相连接，所述的第一电键的第二端分别与所述的放电电流源模块的第二端、所述的第二电键的第二端、所述的第三电键的第二端、所述的放电电流源模块的第五端、所述的放电电流源模块的第三端和所述的放电电流源模块的第四端相连接，所述的，所述的第二电流源的正极与所述的第二电键的第一端相连接，所述的第三电流源的正极与所述的第三电键的第一端相连接。
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