WO2018001956A1 - Architecture de calcul notamment pour un systeme embarque aeronautique - Google Patents
Architecture de calcul notamment pour un systeme embarque aeronautique Download PDFInfo
- Publication number
- WO2018001956A1 WO2018001956A1 PCT/EP2017/065700 EP2017065700W WO2018001956A1 WO 2018001956 A1 WO2018001956 A1 WO 2018001956A1 EP 2017065700 W EP2017065700 W EP 2017065700W WO 2018001956 A1 WO2018001956 A1 WO 2018001956A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- processor
- scheduler
- application
- architecture according
- computing architecture
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
- G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
- G06F9/4887—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues involving deadlines, e.g. rate based, periodic
Definitions
- the present invention relates to a computation architecture in particular for an aeronautical embedded system.
- Such aeronautical embedded systems can for example be so-called embedded autonomous systems, federated or integrated modular avionics (IMA).
- IMA integrated modular avionics
- such architectures include application or application execution processor means.
- these computing architectures can therefore be considered as so-called distributed architectures, in which a computing element is associated with one and only one application or application.
- Technological evolutions linked in particular to the fineness of engraving of the components made it possible to replace the increase in frequency by an increase in the number of cores of computation, thus making the component more and more powerful while maintaining a controllable consumption.
- the object of the invention is to propose solutions of computational architectures to achieve this.
- the object of the invention is a computing architecture, in particular for an autonomous aeronautical system, federated or integrated modular avionics (IMA), comprising application execution processor means, characterized in that the execution processor means comprise a multi-core processor associated with a scheduler for managing the operation of this processor, making it possible to execute the applications by the cores of the processor, in a sequential and segregated manner, while respecting partitioning constraints determined by activating one and only one heart at a time.
- IMA integrated modular avionics
- the scheduler is adapted to define an activation cycle of the cores one after the other;
- the activation cycle of the cores is programmed by heart in a configuration file transmitted to the scheduler;
- the scheduler comprises means for storing information, for each core and each application to be executed, relating to:
- the scheduler also comprises means for storing, for each heart and each application to be executed, information relating to a time of isolation of the cores relative to one another;
- the information is predetermined during the design of the architecture and is transmitted to the scheduler via the configuration file;
- the scheduler includes means for cleaning the processor and the core at the end of the execution of an application; - it includes an external control mechanism of the Dog Guard type;
- the scheduler is hosted and clocked by one of the cores of the processor.
- FIG. 1 illustrates the transition from a single-core segregated architecture of the state of the art to a segregated multi-core architecture according to the invention
- FIG. 2 represents a block diagram illustrating a multi-core processor structure used in the constitution of a calculation architecture according to the invention
- FIG. 3 represents the various information used by a scheduler used in the constitution of a calculation architecture according to the invention.
- FIG. 4 illustrates a heart activation cycle
- the invention relates to a computing architecture, in particular for an aeronautical embedded system.
- such a system can be an autonomous, federated or integrated modular avionics (IMA) system.
- IMA modular avionics
- various equipment such as, for example, the equipment designated by the references 1, 2, 3 and 4 in this FIG. 1, are associated with information input and output means, such as the means 5, 6, 7 and 8 respectively.
- These equipments each comprise function execution processor means.
- each equipment then comprises a single-core processor, designated by the references 9, 10, 1 1 and 12 respectively, each implementing a corresponding function, designated by the references 13, 14, 15 and 16 respectively .
- execution processor means which comprise a multi-core processor, associated with a scheduler for managing the operation of this processor.
- FIG. 1 This is illustrated in FIG. 1 also, where the equipment is designated by the general reference 20 in this figure and is connected to data input / output means 21.
- the different functions are always designated by the references 13, 14, 15 and
- a multi-core processor designated by the general reference 25, comprising for example four cores 26, 27, 28 and 29.
- this multi-core processor is associated with a scheduler for managing its operation.
- This scheduler is designated by the general reference 30 in this FIG. 2 and is associated with a configuration file designated by the general reference 31.
- this configuration file 31 is established during the design of the architecture, to define the execution of the applications by the cores of the processor, in a sequential and segregated manner while respecting the constraints of fixed partitioning.
- the scheduler is then associated with means for storing this information file, which comprises, for each core and each application to be executed, information that is related to the start-up time of the information file. the execution of the application and the duration of execution of the application.
- the file comprises, for each core, the start time, for example IDem1, the execution duration DE1 and the isolation time T1, for the application assigned.
- the scheduler is adapted to define an activation cycle of the cores one after the other, as illustrated in FIG. 4.
- This activation cycle is programmed by heart, in a configuration file transmitted to the scheduler and which was for example determined during the design of the architecture.
- the scheduler also includes means for cleaning the processor and the core at the end of the execution of an application.
- the scheduler launches several steps consisting of:
- external control mechanisms can also be implemented, such as, for example, watchdog type mechanisms.
- Such a watch dog type mechanism can also be implemented per processor core and initialized by the scheduler.
- This scheduler can for example be hosted and clocked by one of the cores of the processor.
- the development of the scheduler then allows operation of the multi-core processor in one of N, where N is the total number of available cores.
- the entire execution graph is determined according to the needs of each application.
- All cores are synchronized around a single clock tree using a single reference clock or external synchronization.
- the set of cores will be synchronized around the mother clock of the architecture and each heart, during its initialization phase, will be programmed internally according to the preliminary analysis of isolation that has been made during the design phase of this architecture so that, at run time, each time period for one core is independent of that of the other cores.
- the application is then found to be executed on an active processor then single-core.
- the scheduler takes over and makes sure that the processor is cleaned and put to sleep.
- this architecture makes it possible to group in a single component several applications that are currently executed or that are to be executed by several different equipments.
- This approach makes it possible to offer a better ratio between performance, dissipated power and bulk because it favors a multi-processor approach, allowing full and complete independence between each application running on each of the cores.
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stored Programmes (AREA)
Abstract
Cette architecture de calcul notamment pour un système embarqué aéronautique autonome, fédéré ou d'avionique modulaire intégré (IMA), comportant des moyens (25) à processeur d'exécution d'applicatifs, est caractérisée en ce que les moyens à processeur d'exécution comprennent un processeur (25) multi-cœurs (26, 27, 28, 29) associé à un ordonnanceur (30) de gestion du fonctionnement de ce processeur, permettant de faire exécuter les applicatifs par les cœurs (26, 27, 28, 29) du processeur, d'une façon séquentielle et ségrégée, en respectant des contraintes de partitionnement déterminées en activant un et un seul cœur à la fois.
Description
ARCHITECTURE DE CALCUL NOTAMMENT POUR UN SYSTEME EMBARQUE
AERONAUTIQUE
La présente invention concerne une architecture de calcul notamment pour un système embarqué aéronautique.
De tels systèmes embarqués aéronautiques peuvent par exemple être des systèmes embarqués dits autonomes, fédérés ou d'avionique modulaire intégré (IMA).
D'une façon générale, de telles architectures comportent des moyens à processeur d'exécution d'applications ou applicatifs.
Dans l'état de la technique, ces architectures de calcul peuvent donc être considérées comme des architectures dites distribuées, dans lesquelles un élément de calcul est associé à une et une seule application ou applicatif.
Dans les générations actuelles d'architectures, on peut donc résumer la situation au fait qu'une fonction correspond à une application qui s'exécute sur un calculateur disposant d'un processeur monocoeur.
Les évolutions technologiques conduisent les fabricants de processeurs à utiliser le silicium disponible pour intégrer de plus en plus de fonctions au sein d'une même puce électronique.
Cette intégration a été rendue nécessaire car la course à la puissance de ces puces ne pouvait plus être effectuée par une simple augmentation de la fréquence de fonctionnement.
Les évolutions technologiques liées notamment à la finesse de gravure des composants ont permis de remplacer la montée en fréquence par une augmentation du nombre de cœurs de calcul, rendant ainsi le composant de plus en plus performant tout en maintenant une consommation maîtrisable.
Mais, dans les applications envisagées, se pose alors le problème de la certification.
En effet, la certification d'un processeur mono ou multi-cœurs demande à démontrer que l'on soit en mesure de maîtriser le déterminisme de l'ensemble des accès réalisés par l'un des cœurs, quelles que soient les applications qui vont s'exécuter sur chacun des autres cœurs disponibles et ce quelle que soit l'architecture interne du processeur.
Dans un contexte d'avionique modulaire intégré IMA, la non maîtrise des applications a conduit à considérer que ce déterminisme ne pouvait pas être démontrable et que de ce fait, le calcul d'un pire cas de temps d'exécution (WCET) tel qu'il est
actuellement demandé, ne pouvait pas être effectué sans introduire de fortes contraintes au niveau du fonctionnement interne du processeur multi-cœurs.
De plus, la complexité introduite par les architectures actuelles à processeurs conduit à ne pas être en mesure de maîtriser les rémanences pouvant être générées par un cœur réalisant un transfert sur l'exécution en cours et/ou un transfert conduit par les autres cœurs.
Tout ceci se traduit par le fait que la certification de telles structures est extrêmement difficile à obtenir et qu'il est difficile voire impossible de déployer ces structures.
Le but de l'invention est de proposer des solutions d'architectures de calcul pour y parvenir.
A cet effet, l'invention a pour objet une architecture de calcul notamment pour un système embarqué aéronautique autonome, fédéré ou d'avionique modulaire intégré (IMA), comportant des moyens à processeur d'exécution d'applicatifs, caractérisée en ce que les moyens à processeur d'exécution comprennent un processeur multi-cœurs associé à un ordonnanceur de gestion du fonctionnement de ce processeur, permettant de faire exécuter les applicatifs par les cœurs du processeur, d'une façon séquentielle et ségrégée, en respectant des contraintes de partitionnement déterminées en activant un et un seul cœur à la fois.
Suivant d'autres caractéristiques de l'architecture selon l'invention, prises seules ou en combinaison :
- l'ordonnanceur est adapté pour définir un cycle d'activation des cœurs les uns à la suite des autres ;
- le cycle d'activation des cœurs est programmé par cœur dans un fichier de configuration transmis à l'ordonnanceur ;
- l'ordonnanceur comporte des moyens de stockage d'informations, pour chaque cœur et chaque applicatif à exécuter, relatives à :
- l'instant de démarrage de l'exécution de l'applicatif, et
- la durée d'exécution de l'applicatif ;
- l'ordonnanceur comporte également des moyens de stockage, pour chaque cœur et chaque applicatif à exécuter, d'informations relatives à un temps d'isolement des cœurs les uns par rapport aux autres ;
- les informations sont prédéterminées lors de la conception de l'architecture et sont transmises à l'ordonnanceur via le fichier de configuration ;
- l'ordonnanceur comporte des moyens de nettoyage du processeur et du cœur à la fin de l'exécution d'un applicatif ;
- elle comporte un mécanisme de contrôle externe de type Chien de Garde ;
- elle comporte un mécanisme de contrôle externe de type Chien de Garde par cœur du processeur et initialisé par l'ordonnanceur ;
- l'ordonnanceur est hébergé et cadencé par l'un des cœurs du processeur.
L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels :
- la figure 1 illustre le passage d'une architecture ségrégée monocoeur de l'état de la technique, à une architecture multi-cœurs ségrégée selon l'invention ;
- la figure 2 représente un schéma synoptique illustrant une structure de processeur multi-cœurs entrant dans la constitution d'une architecture de calcul selon l'invention ;
- la figure 3 représente les différentes informations utilisées par un ordonnanceur entrant dans la constitution d'une architecture de calcul selon l'invention ; et
- la figure 4 illustre un cycle d'activation de cœurs.
Comme cela a été indiqué précédemment, l'invention se rapporte à une architecture de calcul notamment pour un système embarqué aéronautique.
Comme indiqué également précédemment, un tel système peut être un système autonome, fédéré ou d'avionique modulaire intégré (IMA).
Dans l'état de la technique, différents équipements, tels que par exemple les équipements désignés par les références 1 , 2, 3 et 4 sur cette figure 1 , sont associés à des moyens d'entrée et sortie d'informations, tels que les moyens 5, 6, 7 et 8 respectivement.
Ces équipements comportent chacun des moyens à processeur d'exécution de fonction.
Dans l'état de la technique, chaque équipement comporte alors un processeur monocoeur, désigné par les références 9, 10, 1 1 et 12 respectivement, mettant en œuvre chacun une fonction correspondante, désignée par les références 13, 14, 15 et 16 respectivement.
Dans l'architecture selon l'invention, on se propose d'utiliser des moyens à processeur d'exécution qui comprennent un processeur multi-cœurs, associé à un ordonnanceur de gestion du fonctionnement de ce processeur.
Ceci est illustré sur la figure 1 également, où les équipements sont désignés par la référence générale 20 sur cette figure et sont reliés à des moyens d'entrée/sortie de données 21 .
Les différentes fonctions sont toujours désignées par les références 13, 14, 15 et
16.
Ces fonctions sont mises en œuvre par un processeur multi-cœurs, désigné par la référence générale 25, comportant par exemple quatre cœurs 26, 27, 28 et 29.
Ceci permet alors de faire exécuter les applicatifs par les cœurs du processeur, d'une façon séquentielle et ségrégée, en respectant des contraintes de partitionnement déterminées en activant un et un seul cœur à la fois.
A cet effet, et comme cela est illustré sur la figure 2, où l'on reconnaît le processeur multi-cœurs 25 et les cœurs 26, 27, 28 et 29 de celui-ci, on peut constater que ce processeur multi-cœurs est associé à un ordonnanceur de gestion de son fonctionnement.
Cet ordonnanceur est désigné par la référence générale 30 sur cette figure 2 et il est associé à un fichier de configuration désigné par la référence générale 31 .
En fait et pour résoudre les différents problèmes évoqués précédemment, ce fichier de configuration 31 est établi lors de la conception de l'architecture, pour définir l'exécution des applicatifs par les cœurs du processeur, de façon séquentielle et ségrégée en respectant les contraintes de partitionnement fixées.
Comme cela est illustré sur la figure 3, l'ordonnanceur est alors associé à des moyens de stockage de ce fichier d'informations qui comportent, pour chaque cœur et chaque applicatif à exécuter, des informations qui sont relatives à l'instant de démarrage de l'exécution de l'applicatif et la durée d'exécution de l'applicatif.
D'autres informations comme par exemple des informations relatives à un temps d'isolement des cœurs les uns par rapport aux autres, peuvent également être envisagées.
Ainsi sur cette figure 3, le fichier comporte, pour chaque cœur, l'instant de démarrage par exemple IDeml , la durée d'exécution DE1 et le temps d'isolement Tl, pour l'application affectée.
On conçoit alors qu'à partir de ces différentes informations, l'ordonnanceur est adapté pour définir un cycle d'activation des cœurs les uns à la suite des autres, comme cela est illustré sur la figure 4.
Ce cycle d'activation est programmé par cœur, dans un fichier de configuration transmis à l'ordonnanceur et qui a donc été par exemple déterminé lors de la conception de l'architecture.
L'ordonnanceur comporte également des moyens de nettoyage du processeur et du cœur à la fin de l'exécution d'un applicatif.
Ainsi et comme cela est illustré sur la figure 4, pour chaque cœur, l'ordonnanceur lance plusieurs étapes consistant à :
-initialiser le cœur,
- lancer l'exécution de l'application,
- nettoyer le cœur à la fin de l'application, et
- mettre le cœur en sommeil.
Bien entendu des mécanismes de contrôle externe peuvent également être mis en œuvre, tels que par exemple des mécanismes de type Chien de Garde.
Un tel mécanisme de type Chien de Garde peut d'ailleurs être mis en œuvre par cœur du processeur et initialisé par l'ordonnanceur.
Cet ordonnanceur peut par exemple être hébergé et cadencé par l'un des cœurs du processeur.
Bien entendu d'autres modes de réalisation peuvent être envisagés.
On conçoit alors que grâce à une telle architecture, on peut utiliser un processeur multi-cœurs afin de pouvoir, grâce à ses fonctionnalités et grâce à sa puissance de calcul, regrouper en un seul composant, l'ensemble des applications actuellement exécutées sur plusieurs composants monocoeur indépendants.
Ce regroupement est bien entendu fait en respectant les exigences et les contraintes notamment au niveau des ségrégations applicatives.
Le développement de l'ordonnanceur permet alors un fonctionnement du processeur multi-cœurs en un parmi N, N étant le nombre total de cœurs disponibles.
Cette approche autorise à considérer que l'on peut garantir l'indépendance des applicatifs entre eux et des applicatifs vis-à-vis des ressources internes du processeur.
Lors de la conception, on détermine l'ensemble du graphe d'exécution en fonction des besoins de chaque applicatif.
L'ensemble des cœurs est synchronisé autour d'un seul arbre d'horloge utilisant une horloge de référence ou de synchronisation externe unique.
Ainsi l'ensemble des cœurs peut être considéré comme étant synchrone.
Au lancement, l'ensemble des cœurs va donc être synchronisé autour de l'horloge mère de l'architecture et chaque cœur, durant sa phase d'initialisation, va se programmer en interne selon l'analyse préalable d'isolement qui a été faite pendant la phase de conception de cette architecture afin que, lors de l'exécution, chaque période de temps pour un cœur soit indépendante de celle des autres cœurs.
Ceci permet de ségréger de façon extrêmement sûre l'exécution des applicatifs sur chacun des cœurs.
En effet durant une période de temps donnée, un et un seul cœur est actif et dispose de l'ensemble du processeur, c'est-à-dire que celui-ci se comporte alors comme un processeur monocoeur.
L'applicatif se retrouve alors à être exécuté sur un processeur actif alors monocoeur.
Une fois l'application terminée, l'ordonnanceur reprend la main et s'assure du nettoyage du processeur et de sa mise en veille.
L'utilisation des mécanismes de contrôle par Chien de Garde par exemple permet de contrôler que l'ensemble de l'exécution des applicatifs est correct.
On conçoit alors que cette architecture permet de regrouper en un seul composant plusieurs applicatifs qui sont actuellement exécutés ou qui sont à exécuter par plusieurs équipements différents.
Cette approche permet d'offrir un meilleur rapport entre performance, puissance dissipée et encombrement car il favorise une approche multi monoprocesseurs, permettant d'offrir une indépendance totale et entière entre chaque applicatif s'exécutant sur chacun des cœurs.
Bien entendu d'autres modes de réalisation encore peuvent être envisagés.
Claims
1 . - Architecture de calcul notamment pour un système embarqué aéronautique autonome, fédéré ou d'avionique modulaire intégré (IMA), comportant des moyens (25) à processeur d'exécution d'applicatifs, caractérisée en ce que les moyens à processeur d'exécution comprennent un processeur (25) multi-cœurs (26, 27, 28, 29) associé à un ordonnanceur (30) de gestion du fonctionnement de ce processeur, permettant de faire exécuter les applicatifs par les cœurs du processeur, d'une façon séquentielle et ségrégée, en respectant des contraintes de partitionnement déterminées en activant un et un seul cœur à la fois.
2. - Architecture de calcul selon la revendication 1 , caractérisée en ce que l'ordonnanceur (30) est adapté pour définir un cycle d'activation des cœurs (26, 27, 28, 29) les uns à la suite des autres.
3. - Architecture de calcul selon la revendication 2, caractérisée en ce que le cycle d'activation des cœurs (26, 27, 28, 29) est programmé par cœur dans un fichier de configuration (31 ) transmis à l'ordonnanceur (30).
4.- Architecture de calcul selon l'une quelconque des revendications précédentes, caractérisée en ce que l'ordonnanceur (30) comporte des moyens de stockage d'informations, pour chaque cœur et chaque applicatif à exécuter, relatives a :
- l'instant de démarrage de l'exécution de l'applicatif (IDem), et
- la durée d'exécution de l'applicatif (DE).
5. - Architecture de calcul selon la revendication 4, caractérisée en ce que l'ordonnanceur (30) comporte également des moyens de stockage, pour chaque cœur et chaque applicatif à exécuter, d'informations relatives à un temps d'isolement (Tl) des cœurs (26, 27, 28, 29) les uns par rapport aux autres.
6. - Architecture de calcul selon les revendications 3 et 4 ou 5, caractérisée en ce que les informations sont prédéterminées lors de la conception de l'architecture et sont transmises à l'ordonnanceur via le fichier de configuration (31 ).
7.- Architecture de calcul selon l'une quelconque des revendications précédentes, caractérisée en ce que l'ordonnanceur (30) comporte des moyens de nettoyage du processeur (25) et du cœur (26, 27, 28, 29) à la fin de l'exécution d'un applicatif.
8.- Architecture de calcul selon l'une quelconque des revendications précédentes, caractérisée en ce qu'elle comporte un mécanisme de contrôle externe de type Chien de Garde.
9. - Architecture de calcul selon la revendication 8, caractérisée en ce qu'elle comporte un mécanisme de contrôle externe de type Chien de Garde par cœur (26, 27,
28, 29) du processeur (25) et initialisé par l'ordonnanceur (30).
10. - Architecture de calcul selon l'une quelconque des revendications précédentes, caractérisée en ce que l'ordonnanceur (30) est hébergé et cadencé par l'un des cœurs (26, 27, 28, 29) du processeur.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1601012A FR3053140B1 (fr) | 2016-06-27 | 2016-06-27 | Architecture de calcul notamment pour un systeme embarque aeronautique |
| FR1601012 | 2016-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2018001956A1 true WO2018001956A1 (fr) | 2018-01-04 |
Family
ID=57348730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/EP2017/065700 WO2018001956A1 (fr) | 2016-06-27 | 2017-06-26 | Architecture de calcul notamment pour un systeme embarque aeronautique |
Country Status (2)
| Country | Link |
|---|---|
| FR (1) | FR3053140B1 (fr) |
| WO (1) | WO2018001956A1 (fr) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220349353A1 (en) * | 2021-04-30 | 2022-11-03 | Raytheon Technologies Corporation | Gas turbine engine communication data management function |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014209361A1 (fr) * | 2013-06-28 | 2014-12-31 | Abhik Sarkar | Traduction binaire pour plates-formes multiprocesseurs et multicœurs |
| EP2884392A1 (fr) * | 2013-12-13 | 2015-06-17 | Thales | Architecture tolérante aux fautes basée sur une triple redondance logicielle |
-
2016
- 2016-06-27 FR FR1601012A patent/FR3053140B1/fr active Active
-
2017
- 2017-06-26 WO PCT/EP2017/065700 patent/WO2018001956A1/fr active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014209361A1 (fr) * | 2013-06-28 | 2014-12-31 | Abhik Sarkar | Traduction binaire pour plates-formes multiprocesseurs et multicœurs |
| EP2884392A1 (fr) * | 2013-12-13 | 2015-06-17 | Thales | Architecture tolérante aux fautes basée sur une triple redondance logicielle |
Non-Patent Citations (2)
| Title |
|---|
| BONIOL FRÉDÉRIC ET AL: "Deterministic Execution Model on COTS Hardware", 28 February 2012, NETWORK AND PARALLEL COMPUTING; [LECTURE NOTES IN COMPUTER SCIENCE; LECT.NOTES COMPUTER], SPRINGER INTERNATIONAL PUBLISHING, CHAM, PAGE(S) 98 - 110, ISBN: 978-3-642-19166-4, ISSN: 0302-9743, XP047375962 * |
| GUY DURRIEU ET AL: "Predictable Flight Management System Implementation on a Multicore Processor Predictable Flight Management System Implementation on a Multicore Processor", ERTS '14, 4 February 2014 (2014-02-04), Toulouse, France, pages 1 - 8, XP055363496, Retrieved from the Internet <URL:https://hal.archives-ouvertes.fr/hal-01121700/document> [retrieved on 20170410] * |
Also Published As
| Publication number | Publication date |
|---|---|
| FR3053140A1 (fr) | 2017-12-29 |
| FR3053140B1 (fr) | 2019-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2480969B1 (fr) | Système et procédé de gestion de l'execution entrelacée de fils d'instructions | |
| FR2682202A1 (fr) | Procede et dispositif pour la gestion temps reel d'un systeme comprenant au moins un processeur apte a gerer plusieurs fonctions. | |
| FR2794876A1 (fr) | Procede de reconfiguration d'un systeme de traitement de l'information sur detection de defaillance d'un composant | |
| EP3494475B1 (fr) | Procede et dispositif de distribution de partitions sur un processeur multi-coeurs | |
| FR3053140B1 (fr) | Architecture de calcul notamment pour un systeme embarque aeronautique | |
| WO2012110445A1 (fr) | Dispositif pour accélérer l'exécution d'une simulation system c | |
| CA2886466C (fr) | Systeme multicoeur de traitement de donnees a dispositifs d'entree/sortie locaux et globaux et interface graphique comportant un tel systeme de traitement de donnees | |
| EP3660677B1 (fr) | Procédé et dispositif de surveillance d'application(s) logicielle(s) avec période temporelle tampon précédant une section réservée pour un ensemble de ressource(s) partagée(s), programme d'ordinateur et système avionique associés | |
| EP2856323B1 (fr) | Procédé, dispositif et programme d'ordinateur de contrôle dynamique de distances d'accès mémoire dans un système de type numa | |
| FR3084500A1 (fr) | Procede et dispositif electronique d'installation logicielles avioniques sur une plateforme comprenant un processeur multicoeurs, programme d'ordinateur et systeme electronique associes | |
| WO2016034447A1 (fr) | Système embarqué mettant en oeuvre des fonctions avioniques critiques | |
| FR3031822A1 (fr) | Telechargement de donnees sur un equipement distant | |
| EP3695313A1 (fr) | Procédé et dispositif électronique d'implémentation d'un partitionnement lors de l'exécution d'applications logicielles sur une plateforme comprenant un processeur multi-coeurs, programme d'ordinateur et système électronique associés | |
| FR3071334B1 (fr) | Procede pour assurer la stabilite des donnees d’un processeur multicoeur d’un vehicule automobile | |
| EP2545449A1 (fr) | Procédé de configuration d'un système informatique, programme d'ordinateur et système informatique correspondants | |
| FR3031819A1 (fr) | Procede de gestion d'une execution de taches et processeur pour mettre en œuvre ce procede | |
| EP3131005A1 (fr) | Equipement électronique ferroviaire comprenant un programme de démarrage comportant une ou plusieurs partitions de démarrage, véhicule ferroviaire et système ferroviaire associés | |
| FR3107369A1 (fr) | Calculateur electronique, systeme electronique, procede de surveillance de l'execution d'une application et programme d'ordinateur associe | |
| FR2829848A1 (fr) | Procede de gestion d'acces a des ressources partagees dans un systeme embarque et systeme embarque pour la mise en oeuvre d'un tel procede | |
| WO2002077801A2 (fr) | Procede et systeme de gestion du temps dans un systeme temps reel | |
| FR3057969A1 (fr) | Systeme de pilotage deterministe du fonctionnement de moyens de transfert de donnees par acces direct a des moyens de memorisation | |
| EP3234773A1 (fr) | Procede d'ordonnancement d'un traitement audio d'un vehicule automobile et systeme d'exploitation associe | |
| WO2015145035A1 (fr) | Procédé et dispositif de contrôle du changement de système d'exploitation dans des nœuds de service d'un calculateur haute performance | |
| FR3042619A1 (fr) | Equipement et systeme d'exploitation embarque | |
| FR2691001A1 (fr) | Processeur de traitement d'information de vol. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 17733807 Country of ref document: EP Kind code of ref document: A1 |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| 122 | Ep: pct application non-entry in european phase |
Ref document number: 17733807 Country of ref document: EP Kind code of ref document: A1 |