WO2017126018A1 - Semiconductor device - Google Patents

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利次 上田
尚記 小川
隆治 瀧下
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Abstract

This semiconductor device has: a plurality of memory chips provided with a first transmission/reception coil for communication by inductive coupling; and an interposer which is disposed at one end in a stacking direction along which the plurality of memory chips are stacked and provided with, for each of the plurality of memory chips, a second transmission/reception coil coupled with the first transmission/reception coil by inductive coupling. The larger the communication distance between the memory chips and the interposer, the larger the sizes of the first transmission/reception coil and the second transmission/reception coil. The first transmission/reception coil and the second transmission/reception coil may have sizes determined such that an induced electromotive force, which is generated in each of the memory chips by communication between the interposer and the memory chips, has a value within a common prescribed range.

Description

半導体装置Semiconductor device
　本発明は、半導体装置に関し、より詳しくは、半導体チップが積層された積層型の半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a stacked semiconductor device in which semiconductor chips are stacked.
　半導体集積回路を小型化しつつ集積度を上げるため、半導体チップを垂直方向に積層する方法が知られている。 In order to increase the degree of integration while reducing the size of a semiconductor integrated circuit, a method of stacking semiconductor chips in a vertical direction is known.
　積層された半導体チップ間のデータ通信方法としては、有線方式によるものと無線方式によるものがある。さらに、前者にはマイクロバンプ技術と貫通シリコンビア技術（Through-Silicon-Via, TSV）があり、後者には容量結合による技術と誘導結合による技術（ThruChip Interface, TCI）がある。 As a data communication method between stacked semiconductor chips, there are a wired method and a wireless method. Furthermore, the former includes micro-bump technology and through silicon via technology (Through-Silicon-Via, TSV), and the latter includes technology based on capacitive coupling and technology based on inductive coupling (ThruChip Interface, TCI).
　マイクロバンプや容量結合を利用する技術では、シリコンチップを貫通して通信することができないため、通信させるチップ同士の回路を向き合わせて貼り合わせるface-to-face方式での積層となる。一方、ＴＳＶやＴＣＩによれば、シリコンチップを貫通して通信できるので、チップを同方向に積層して貼り合わせるface-to-back方式で積層できる。したがって、ＴＳＶやＴＣＩによれば、３枚以上の積層されたチップ間での通信が可能である。 In the technology using micro bumps and capacitive coupling, since it is not possible to communicate through the silicon chip, it is a face-to-face lamination in which circuits of chips to be communicated face each other and are bonded. On the other hand, according to TSV and TCI, since communication can be performed through a silicon chip, it can be stacked by a face-to-back method in which chips are stacked in the same direction and bonded together. Therefore, according to TSV or TCI, communication between three or more stacked chips is possible.
　ＴＳＶでは、チップに微小な孔を設けて貫通電極を形成し、チップ同志を上下に配線接続する。しかし、ＴＳＶは、機械加工技術を必要とするため１チップあたりの製造コストが高く、また、応力や熱などに起因する機械的接続不良などの問題がある。 In TSV, through holes are formed by providing minute holes in a chip, and the chips are connected by wiring up and down. However, TSV requires a machining technique, so that the manufacturing cost per chip is high, and there are problems such as poor mechanical connection due to stress, heat, and the like.
　一方、ＴＣＩでは、送信コイルと受信コイル間での誘導結合を利用して、積層されたチップ間でデータ通信が行われる（例えば、特許文献１参照。）。積層されたチップ間での誘導結合インターフェースは、通信コイル間の誘導結合と、データ通信を処理する送受信回路によって構成される。送信回路は送信データを電流に変換し、変換された送信電流が送信コイルに流れると、送信電流の変化に応じて受信コイルに受信電圧が誘導される。すると、受信回路で誘導電圧が検出されて送信データが復元される。 On the other hand, in TCI, data communication is performed between stacked chips using inductive coupling between a transmission coil and a reception coil (see, for example, Patent Document 1). The inductive coupling interface between the stacked chips is configured by inductive coupling between communication coils and a transmission / reception circuit that processes data communication. The transmission circuit converts transmission data into current, and when the converted transmission current flows through the transmission coil, a reception voltage is induced in the reception coil in accordance with a change in the transmission current. Then, the induced voltage is detected by the receiving circuit, and the transmission data is restored.
　ＴＣＩにおける送信コイルや受信コイルは、半導体集積回路の製造プロセスの中で金属配線によって作成され、機械加工技術を必要としない。このため、ＴＣＩは、ＴＳＶと比較するとコスト的に優位であり、また、機械的接続に起因する信頼性の問題も解消できる。 The transmission coil and reception coil in TCI are created by metal wiring in the manufacturing process of a semiconductor integrated circuit and do not require machining techniques. For this reason, TCI is superior in cost compared with TSV, and can solve the problem of reliability caused by mechanical connection.
特開２００５－２２８９８１号公報JP 2005-228981 A
　磁界はシリコンチップを貫通できるので、上述したように、ＴＣＩによれば、３枚以上の積層されたチップ間での通信を実現できる。このとき、送信コイルと受信コイルを大きくすれば、通信距離を延ばすことが可能である。しかしながら、これらのコイルを大きくすると、チップ上に実装可能なコイルの数が減少するという問題を生じる。 Since the magnetic field can penetrate the silicon chip, as described above, according to TCI, communication between three or more stacked chips can be realized. At this time, if the transmission coil and the reception coil are enlarged, the communication distance can be extended. However, when these coils are enlarged, there arises a problem that the number of coils that can be mounted on a chip is reduced.
　本発明は、かかる点に鑑みてなされたものである。すなわち、本発明の目的は、チップ上に実装可能なコイル数の減少を最小限にして、必要な距離でのチップ間通信を可能とする半導体装置を提供することにある。 The present invention has been made in view of this point. That is, an object of the present invention is to provide a semiconductor device that enables interchip communication at a necessary distance while minimizing the decrease in the number of coils that can be mounted on a chip.
　本発明の他の目的および利点は、以下の記載から明らかとなるであろう。 Other objects and advantages of the present invention will become apparent from the following description.
（１）本発明の一態様は、誘導結合による通信用の第１の送受信コイルを備えた複数のメモリチップと、これら複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって第１の送受信コイルと結合する第２の送受信コイルを複数のメモリチップ毎に備えたインターポーザとを有し、第１の送受信コイルおよび第２の送受信コイルのサイズが、メモリチップとインターポーザとの間の通信距離が大きいものほど大きい半導体装置に関する。 (1) According to one embodiment of the present invention, a plurality of memory chips including a first transmission / reception coil for communication by inductive coupling and one end in a stacking direction in which the plurality of memory chips are stacked are inductively coupled. The interposer includes a second transmission / reception coil coupled to the first transmission / reception coil for each of the plurality of memory chips, and the sizes of the first transmission / reception coil and the second transmission / reception coil are different between the memory chip and the interposer. The larger the communication distance is, the larger the semiconductor device is.
（２）本発明の他の態様は、第１の送受信コイルおよび第２の送受信コイルが、インターポーザとメモリチップとの間の通信でメモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められたサイズである（１）に記載の半導体装置に関する。 (2) In another aspect of the present invention, the first transmission / reception coil and the second transmission / reception coil are within a predetermined range in which the induced electromotive force generated in each of the memory chips by communication between the interposer and the memory chip is common. The present invention relates to the semiconductor device according to (1), which has a size determined to be a value.
（３）本発明の他の態様は、インターポーザが、積層された複数のメモリチップのうちで積層方向の一端に位置するメモリチップである（１）に記載の半導体装置に関する。 (3) Another aspect of the present invention relates to the semiconductor device according to (1), wherein the interposer is a memory chip positioned at one end in the stacking direction among the plurality of stacked memory chips.
（４）本発明の他の態様は、メモリチップには、第１の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全ての前記メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、この識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、アドレスの信号線が全てのメモリチップ間で共通する（１）に記載の半導体装置に関する。 (4) In another aspect of the present invention, there are a plurality of memory chips having the same size of the first transmission / reception coil, and all the memory chips including these memory chips are identified differently from each other. An arithmetic circuit for outputting a number and a comparison circuit for comparing the identification number with an address for selecting a memory chip to detect whether or not they match, and a signal line for the address is common to all the memory chips The semiconductor device according to (1).
（５）本発明の他の態様は、インターポーザがアドレスを生成して出力する（４）に記載の半導体装置に関する。 (5) Another aspect of the invention relates to the semiconductor device according to (4), wherein the interposer generates and outputs an address.
（６）本発明の他の態様は、サイズの指標が、第１の送受信コイルおよび第２の送受信コイルの半径である（１）に記載の半導体装置に関する。 (6) Another aspect of the present invention relates to the semiconductor device according to (1), wherein the size index is a radius of the first transmission / reception coil and the second transmission / reception coil.
（７）本発明の一態様は、誘導結合による通信用の第１の送受信コイルを備えた複数のメモリチップと、これら複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって第１の送受信コイルと結合する第２の送受信コイルを複数のメモリチップ毎に備えたインターポーザとを有し、第１の送受信コイルおよび第２の送受信コイルの巻き数が、メモリチップとインターポーザとの間の通信距離が大きいものほど多い半導体装置に関する。 (7) According to one embodiment of the present invention, a plurality of memory chips including a first transmission / reception coil for communication by inductive coupling and one end in a stacking direction in which the plurality of memory chips are stacked are inductively coupled. And an interposer provided with a second transmitter / receiver coil coupled to the first transmitter / receiver coil for each of the plurality of memory chips, and the number of turns of the first transmitter / receiver coil and the second transmitter / receiver coil is such that the memory chip and the interposer The larger the communication distance is, the more the semiconductor device is.
（８）本発明の他の態様は、第１の送受信コイルおよび第２の送受信コイルは、インターポーザとメモリチップとの間の通信でメモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められた巻き数である（７）に記載の半導体装置に関する。 (8) According to another aspect of the present invention, the first transmission / reception coil and the second transmission / reception coil are within a predetermined range in which induced electromotive force generated in each of the memory chips in communication between the interposer and the memory chip is common. The present invention relates to the semiconductor device according to (7), wherein the number of turns is determined to be a value.
（９）本発明の他の態様は、インターポーザが、積層された複数のメモリチップのうちで積層方向の一端に位置するメモリチップである（７）に記載の半導体装置に関する。 (9) Another aspect of the present invention relates to the semiconductor device according to (7), wherein the interposer is a memory chip positioned at one end in the stacking direction among the plurality of stacked memory chips.
（１０）本発明の他の態様は、メモリチップには、第１の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全てのメモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、この識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、アドレスの信号線が全てのメモリチップ間で共通する（７）に記載の半導体装置に関する。 (10) In another aspect of the present invention, there are a plurality of memory chips having the same size of the first transmission / reception coil, and all the memory chips including these memory chips have different identification numbers, respectively. And a comparison circuit that detects whether or not the identification number matches the address for selecting the memory chip, and the signal line of the address is common to all the memory chips ( The semiconductor device according to 7).
（１１）本発明の他の態様は、インターポーザがアドレスを生成して出力する（１０）に記載の半導体装置に関する。 (11) Another aspect of the invention relates to the semiconductor device according to (10), wherein the interposer generates and outputs an address.
　本発明の一態様によれば、第１の送受信コイルおよび第２の送受信コイルのサイズが、メモリチップとインターポーザとの間の通信距離が大きいものほど大きいので、メモリチップ上に実装可能なコイル数の減少を最小限にして、必要な距離でのチップ間通信を可能とする半導体装置が提供される。 According to one aspect of the present invention, since the size of the first transmission / reception coil and the second transmission / reception coil is larger as the communication distance between the memory chip and the interposer is larger, the number of coils that can be mounted on the memory chip is increased. There is provided a semiconductor device that enables chip-to-chip communication at a necessary distance while minimizing the decrease in the above.
　本発明の一態様によれば、第１の送受信コイルおよび第２の送受信コイルの巻き数が、メモリチップとインターポーザとの間の通信距離が大きいものほど多いので、メモリチップ上に実装可能なコイル数の減少を最小限にして、必要な距離でのチップ間通信を可能とする半導体装置が提供される。 According to one aspect of the present invention, since the number of turns of the first transmission / reception coil and the second transmission / reception coil is larger as the communication distance between the memory chip and the interposer is larger, the coil that can be mounted on the memory chip. Provided is a semiconductor device that enables chip-to-chip communication at a necessary distance while minimizing the decrease in the number.
実施の形態１による半導体装置の一例を示す一部断面図である。1 is a partial cross-sectional view showing an example of a semiconductor device according to a first embodiment. 実施の形態１におけるインターポーザと積層ＤＲＡＭの断面模式図である。FIG. 3 is a schematic cross-sectional view of the interposer and the stacked DRAM in the first embodiment. 送受信コイルの模式的な平面図の一例である。It is an example of the schematic top view of a transmission / reception coil. 実施の形態２による半導体装置の一例を示す一部断面図である。FIG. 6 is a partial cross-sectional view showing an example of a semiconductor device according to a second embodiment. 実施の形態２における積層ＤＲＡＭの断面模式図である。6 is a schematic cross-sectional view of a stacked DRAM in a second embodiment. FIG. 実施の形態３におけるインターポーザと積層ＤＲＡＭの断面模式図である。6 is a schematic cross-sectional view of an interposer and a stacked DRAM in a third embodiment. FIG. 実施の形態３におけるチップ選択回路の構成図である。FIG. 10 is a configuration diagram of a chip selection circuit in a third embodiment.
実施の形態１．
　図１は、本実施の形態による半導体装置の一例を示す一部断面図である。図１の半導体装置１では、基板５の上にはんだボール６を介してプロセッサ２が実装されている。また、基板５の上には、ＤＲＡＭ（Dynamic Random Access Memory）のメモリチップが基板５に対して垂直方向に積層された積層構造（積層ＤＲＡＭ４）が設けられている。積層ＤＲＡＭ４におけるメモリチップの積層方向の一端には、インターポーザ３が配置されている。プロセッサ２とＤＲＡＭの各メモリチップとは、インターポーザ３を介して電気的に接続される。インターポーザ３を設けることで、プロセッサ２で発した熱がＤＲＡＭの動作に悪影響を与えるのを防止できる。尚、半導体装置１は、例えば、プロセッサ２の周囲に、インターポーザ３と積層ＤＲＡＭ４とからなる構造体が複数配置された構造とすることができる。積層は、フュージョンボンディング（Fusion Bonding）によって実現されている。積層は、接着剤を使用した手法や、表面活性化常温接合等の他の手法を利用してもよい。 Embodiment 1 FIG.
FIG. 1 is a partial cross-sectional view showing an example of a semiconductor device according to the present embodiment. In the semiconductor device 1 of FIG. 1, a processor 2 is mounted on a substrate 5 via solder balls 6. On the substrate 5, a stacked structure (stacked DRAM 4) in which memory chips of DRAM (Dynamic Random Access Memory) are stacked in a direction perpendicular to the substrate 5 is provided. An interposer 3 is disposed at one end in the stacking direction of the memory chips in the stacked DRAM 4. The processor 2 and each memory chip of the DRAM are electrically connected via the interposer 3. By providing the interposer 3, it is possible to prevent the heat generated by the processor 2 from adversely affecting the operation of the DRAM. For example, the semiconductor device 1 may have a structure in which a plurality of structures including the interposer 3 and the stacked DRAM 4 are arranged around the processor 2. Lamination is realized by fusion bonding. Lamination may use a technique using an adhesive or other techniques such as surface activated room temperature bonding.
　図２は、インターポーザ３と積層ＤＲＡＭ４の断面模式図である。この図において、積層ＤＲＡＭ４は、４枚のＤＲＡＭのメモリチップ１１～１４が積層されてなる。各メモリチップ１１～１４は、それぞれ、送受信コイルＣ１１～Ｃ１４を有する。また、インターポーザ３は、メモリチップ１１～１４の送受信コイルＣ１１～Ｃ１４に対応する送受信コイルＣ１～Ｃ４を有する。送受信コイルＣ１１～Ｃ１４は、本発明の第１の送受信コイルの好適な一例である。送受信コイルＣ１～Ｃ４は、本発明の第２の送受信コイルの好適な一例である。尚、本実施の形態において、メモリチップの積層数は図２の例に限られるものではない。 FIG. 2 is a schematic cross-sectional view of the interposer 3 and the stacked DRAM 4. In this figure, the stacked DRAM 4 is formed by stacking four DRAM memory chips 11 to 14. Each of the memory chips 11 to 14 has transmission / reception coils C11 to C14, respectively. Further, the interposer 3 has transmission / reception coils C1 to C4 corresponding to the transmission / reception coils C11 to C14 of the memory chips 11 to 14. The transmission / reception coils C11 to C14 are suitable examples of the first transmission / reception coil of the present invention. The transmission / reception coils C1 to C4 are suitable examples of the second transmission / reception coil of the present invention. In the present embodiment, the number of stacked memory chips is not limited to the example shown in FIG.
　本明細書では、送信コイルと受信コイルを併せて送受信コイルと称する。送受信コイルは、例えば、送信コイルの中心と受信コイルの中心とが同軸に位置するよう配置された構造とすることができる。送受信コイルの巻き数は、複数の配線層と接続ビアを用いることによって任意の値とすることができる。尚、送受信コイルの構造はこの例に限られるものではなく、例えば、一層の配線で一巻きの送信コイルと受信コイルを形成してこれらを連結し、複数の配線層と接続ビアによって巻き数を増やした構造としてもよい。実際の半導体装置では、ＤＲＡＭのメモリチップ１つあたりに、例えば１０００個程度の送受信コイルが配置される。各送受信コイル間の距離は、送受信コイルのサイズの２分の１程度とすることができる。 In this specification, the transmission coil and the reception coil are collectively referred to as a transmission / reception coil. For example, the transmission / reception coil may have a structure in which the center of the transmission coil and the center of the reception coil are coaxially positioned. The number of turns of the transmission / reception coil can be set to an arbitrary value by using a plurality of wiring layers and connection vias. Note that the structure of the transmission / reception coil is not limited to this example. For example, a single transmission coil and a reception coil are formed by one layer of wiring, and these are connected, and the number of turns is reduced by a plurality of wiring layers and connection vias. It may be an increased structure. In an actual semiconductor device, for example, about 1000 transmission / reception coils are arranged per memory chip of a DRAM. The distance between each transmitting / receiving coil can be set to about one half of the size of the transmitting / receiving coil.
　図１に戻り、インターポーザ３は、上方に配置されたプロセッサ２のチップから送られたデータを受信し、下方に配置された積層ＤＲＡＭ４のうちの所望のメモリチップへデータを送信する。これにより、データの書き込みが行われる。一方、データの読み込みは、インターポーザ３が、下方に配置された積層ＤＲＡＭ４のうちの所望のメモリチップから送られたデータを受信し、上方に配置されたプロセッサ２のチップへデータを送信することによって行われる。尚、半導体装置１では、例えば、プロセッサ２から図示されない他の１以上の素子へデータが送信され、それらの素子のいずれかからインターポーザ３へデータが送信されてもよい。また、メモリチップ１１～１４から受信したデータをインターポーザ３は、プロセッサ２へ送信してもよく、あるいは、図示されない他の素子へ送信してもよい。 Returning to FIG. 1, the interposer 3 receives data sent from the chip of the processor 2 arranged above, and transmits the data to a desired memory chip in the stacked DRAM 4 arranged below. As a result, data is written. On the other hand, the data reading is performed by the interposer 3 receiving data sent from a desired memory chip in the stacked DRAM 4 disposed below and transmitting the data to the chip of the processor 2 disposed above. Done. In the semiconductor device 1, for example, data may be transmitted from the processor 2 to one or more other elements (not shown), and data may be transmitted from any of these elements to the interposer 3. Further, the interposer 3 may transmit the data received from the memory chips 11 to 14 to the processor 2 or may be transmitted to other elements not shown.
　図３は、インターポーザ３の送受信コイルＣ１と、メモリチップ１１の送受信コイルＣ１１の模式的な平面図の例である。カッコ内の符号は、送受信コイルＣ１１に対応している。インターポーザ３の他の送受信コイルＣ２～Ｃ４、および他のメモリチップ１２～１４の送受信コイルＣ１２～Ｃ１４についても、同様の構造とすることができる。但し、本実施の形態における送受信コイルの平面形状は、図３に示すような四角形に限られるものではなく、他の多角形、円形、または楕円形などであってもよい。 FIG. 3 is an example of a schematic plan view of the transmission / reception coil C 1 of the interposer 3 and the transmission / reception coil C 11 of the memory chip 11. Reference numerals in parentheses correspond to the transmission / reception coil C11. The other transmitting / receiving coils C2 to C4 of the interposer 3 and the transmitting / receiving coils C12 to C14 of the other memory chips 12 to 14 can also have the same structure. However, the planar shape of the transmission / reception coil in the present embodiment is not limited to a quadrangle as shown in FIG. 3, and may be another polygonal shape, a circular shape, an elliptical shape, or the like.
　図３の例において、送受信コイルＣ１は、送信コイルＣ１Ｔの外側に受信コイルＣ１Ｒが設けられ、さらに、送信コイルＣ１Ｔと受信コイルＣ１Ｒとが同心に配置された二重コイルとなっている。送受信コイルＣ１１についても同様である。 In the example of FIG. 3, transmission and reception coils C1, the transmission coil C1 reception coils C1 R outside the T are provided, further, arranged in a double coil with transmitting coil C1 T and receiver coils C1 R is arranged concentrically Yes. The same applies to the transmission / reception coil C11.
　送信コイルＣ１Ｔは、送信器Ｔ１と電気的に接続している。送信器Ｔ１は、例えば、メモリチップ１１に送信するデータに応じて重畳した電流を送信コイルＣ１Ｔに出力する。送信コイルＣ１Ｔに送信電流が流れると、送信コイルＣ１Ｔに鎖交する磁束が生じる。生じた磁束はメモリチップ１１における送受信コイルＣ１１の受信コイルＣ１１Ｒにも鎖交するため、受信コイルＣ１１Ｒに誘導起電力が生じて受信電流が流れる。受信コイルＣ１１Ｒに受信電流が流れると、受信コイルＣ１１Ｒに電気的に接続する受信器Ｒ１１が、生じた誘導起電力に応じたデータを再生する。以上のようにして、プロセッサ２から出力されたデータは、インターポーザ３を介して積層ＤＲＡＭ４のメモリチップ１１に伝送される。 The transmission coil C1 T is electrically connected to the transmitter T1. The transmitter T1 is, for example, outputs a current superimposed according to data to be transmitted to the memory chip 11 to the transmitter coil C1 T. Flows transmission current to the transmitter coil C1 T is caused magnetic flux interlinking to the transmitter coil C1 T. Since the generated magnetic flux is also linked to the reception coil C11 R of the transmission / reception coil C11 in the memory chip 11, an induced electromotive force is generated in the reception coil C11 R , and a reception current flows. When the reception current receiving coil C11 R flows, the receiver R11 to be electrically connected to the receiving coil C11 R reproduces the data corresponding to the resulting induced electromotive force. As described above, the data output from the processor 2 is transmitted to the memory chip 11 of the stacked DRAM 4 via the interposer 3.
　一方、メモリチップ１１からデータを読み出す場合には、メモリチップ１１の送信器Ｔ１１が、インターポーザ３に送信するデータに応じて重畳した電流を送信コイルＣ１１Ｔに出力する。送信コイルＣ１１Ｔに送信電流が流れると、送信コイルＣ１１Ｔに鎖交する磁束が生じる。生じた磁束はインターポーザ３における送受信コイルＣ１の受信コイルＣ１Ｒにも鎖交するため、受信コイルＣ１Ｒに誘導起電力が生じて受信電流が流れる。受信コイルＣ１Ｒに受信電流が流れると、受信コイルＣ１Ｒに電気的に接続する受信器Ｒ１が、生じた誘導起電力に応じたデータを再生する。以上のようにして、積層ＤＲＡＭ４のメモリチップ１１から出力されたデータは、インターポーザ３に伝送される。 On the other hand, when reading data from the memory chip 11, the transmitter T11 of the memory chip 11, and outputs a current superimposed in accordance with data to be transmitted to the interposer 3 to the transmitter coil C11 T. When the transmission current to the transmitter coil C11 T flows, resulting magnetic flux interlinked with the transmit coil C11 T. The resulting magnetic flux for interlinked to receiving coil C1 R of the transmission and reception coils C1 in the interposer 3, receives current flow induced electromotive force generated in the receiving coil C1 R. When the reception current receiving coil C1 R flows, receivers R1 electrically connected to the receiving coil C1 R reproduces the data corresponding to the resulting induced electromotive force. As described above, the data output from the memory chip 11 of the stacked DRAM 4 is transmitted to the interposer 3.
　送受信コイルＣ２と送受信コイル１２の間、送受信コイルＣ３と送受信コイル１３の間、送受信コイルＣ４と送受信コイル１４の間においても、それぞれ上記と同様にしてデータの送受信が行われる。 Data transmission / reception is performed in the same manner as described above between the transmission / reception coil C2 and the transmission / reception coil 12, between the transmission / reception coil C3 and the transmission / reception coil 13, and between the transmission / reception coil C4 and the transmission / reception coil 14.
　一般に、データの通信距離ｘと、コイルの半径ｒおよびコイルの巻き数ｎとの間には、式（１）の関係が成立する。尚、ＶＲＸは受信信号強度、ｒＴＸは送信コイルの半径、ｒＲＸは受信コイルの半径、ｎＴＸは送信コイルの巻き数、ｎＲＸは受信コイルの巻き数、μ０は真空の透磁率、ｊは虚数単位、ＩＴＸは送信コイルに流す電流、ωは周波数をそれぞれ表す。
Figure JPOXMLDOC01-appb-I000001
In general, the relationship of the equation (1) is established between the data communication distance x, the radius r of the coil, and the number n of turns of the coil. V RX is the received signal strength, r TX is the radius of the transmitting coil, r RX is the radius of the receiving coil, n TX is the number of turns of the transmitting coil, n RX is the number of turns of the receiving coil, and μ 0 is the magnetic permeability of vacuum. , J is an imaginary unit, I TX is a current flowing through the transmission coil, and ω is a frequency.
Figure JPOXMLDOC01-appb-I000001
　式（１）より、受信信号強度（ＶＲＸ）および送信コイルに流す電流（ＩＴＸ）が同じであれば、コイルの半径（ｒＴＸ，ｒＲＸ）が大きくなるほど、また、コイルの巻き数（ｎＴＸ，ｎＲＸ）が多くなるほど、通信距離（ｘ）は長くなる。ここで、多角形のコイルの半径は、コイルに内接（または外接）する円の半径として定義できる。例えば、図３において、四角形の送信コイルＣ１Ｔ（Ｃ１１Ｔ）の半径は、点線で示した円の半径とすることができる。 From equation (1), if the received signal strength (V RX ) and the current (I TX ) flowing through the transmission coil are the same, the larger the coil radius (r TX , r RX ), the more the number of turns of the coil ( The communication distance (x) becomes longer as n TX , n RX ) increases. Here, the radius of the polygonal coil can be defined as the radius of a circle inscribed (or circumscribed) by the coil. For example, in FIG. 3, the radius of the rectangular transmission coil C1 T (C11 T ) can be the radius of a circle indicated by a dotted line.
　ここで、比較のための一例として、インターポーザ３の送受信コイルＣ１～Ｃ４の半径および巻き数と、メモリチップ１１～１４の送受信コイルＣ１１～Ｃ１４の半径および巻き数とが、全て同じであるとし、さらに、このときの通信距離がインターポーザ３とメモリチップ１１との間の通信距離に等しいとする。この場合、インターポーザ３からメモリチップ１２までデータを転送するには、インターポーザ３からメモリチップ１１へ転送し、次いで、メモリチップ１１からメモリチップ１２へ転送することになる。メモリチップ１３，１４へデータを転送する場合も同様であり、隣接するチップへの転送を繰り返すことによって、所望とするチップまでデータが転送される。 Here, as an example for comparison, it is assumed that the radius and the number of turns of the transmission / reception coils C1 to C4 of the interposer 3 and the radius and the number of turns of the transmission / reception coils C11 to C14 of the memory chips 11 to 14 are all the same. Furthermore, it is assumed that the communication distance at this time is equal to the communication distance between the interposer 3 and the memory chip 11. In this case, in order to transfer data from the interposer 3 to the memory chip 12, the data is transferred from the interposer 3 to the memory chip 11, and then transferred from the memory chip 11 to the memory chip 12. The same applies to the case where data is transferred to the memory chips 13 and 14, and data is transferred to a desired chip by repeating the transfer to adjacent chips.
　上記の比較例では、積層ＤＲＡＭ４を構成するメモリチップの積層数が多くなるほど、データ転送の回数が多くなり、転送に要する電力が増大する。コイルの半径を大きくしたり、コイルの巻き数を多くしたりすれば、通信距離を長くできるので、データ転送の回数を減らすことができる。しかし、この場合、一チップあたりに設けられるコイルの総数が少なくなるので通信速度が減少するという問題を生じる。 In the above comparative example, as the number of stacked memory chips constituting the stacked DRAM 4 increases, the number of data transfers increases and the power required for the transfer increases. If the radius of the coil is increased or the number of turns of the coil is increased, the communication distance can be increased, so that the number of data transfers can be reduced. However, in this case, the total number of coils provided per chip is reduced, causing a problem that the communication speed is reduced.
　そこで、本実施の形態では、インターポーザに配置する送受信コイルの半径と、これと送受信するメモリチップの送受信コイルの半径とを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくする。尚、本明細書において、「送受信コイルの半径を大きくする」とは、「送信コイルの半径と受信コイルの半径の双方を大きくする」の意である。具体的には、通信距離が最も小さい送受信コイルＣ１，Ｃ１１の半径を最も小さくし、送受信コイルＣ２，Ｃ１２，送受信コイルＣ３，Ｃ１３の順に徐々に半径が大きくなるようにし、通信距離が最も大きい送受信コイルＣ４，Ｃ１４の半径が最大となるようにする。例えば、送受信コイルＣ１，Ｃ１１の半径を５０μｍ、送受信コイルＣ２，Ｃ１２の半径を８０μｍ、送受信コイルＣ３，Ｃ１３の半径を１２０μｍ、送受信コイルＣ４，Ｃ１４の半径を１５０μｍとすることができる。 Therefore, in the present embodiment, the radius of the transmission / reception coil arranged in the interposer and the radius of the transmission / reception coil of the memory chip for transmission / reception are increased as the communication distance between the interposer and the memory chip increases. In this specification, “increasing the radius of the transmitting / receiving coil” means “increasing both the radius of the transmitting coil and the radius of the receiving coil”. Specifically, the radius of the transmission / reception coils C1, C11 having the smallest communication distance is made the smallest, and the radius is gradually increased in the order of the transmission / reception coils C2, C12, the transmission / reception coils C3, C13. The radius of the coils C4 and C14 is maximized. For example, the radius of the transmission / reception coils C1 and C11 can be 50 μm, the radius of the transmission / reception coils C2 and C12 can be 80 μm, the radius of the transmission / reception coils C3 and C13 can be 120 μm, and the radius of the transmission / reception coils C4 and C14 can be 150 μm.
　尚、本実施の形態においては、インターポーザに配置する送受信コイルのサイズと、これと送受信するメモリチップの送受信コイルのサイズとを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくすればよく、サイズの指標はコイルの半径に限られない。例えば、コイルの断面積としてもよく、また、コイルの平面形状が多角形であれば、多角形の一片の長さとしてもよい。いずれを指標とした場合にも、半径と同様に考えることができる。 In the present embodiment, the size of the transmission / reception coil disposed in the interposer and the size of the transmission / reception coil of the memory chip to be transmitted / received may be increased as the communication distance between the interposer and the memory chip increases. The size index is not limited to the coil radius. For example, the cross-sectional area of the coil may be used, and if the planar shape of the coil is a polygon, the length of a polygonal piece may be used. Whichever index is used, it can be considered in the same way as the radius.
　また、図２に示すように、インターポーザ３の送受信コイルＣ１は、メモリチップ１１の送受信コイルＣ１１と中心軸が一致するように配置される。同様に、インターポーザ３の送受信コイルＣ２も、メモリチップ１２の送受信コイルＣ１２と中心軸が一致するように配置される。また、インターポーザ３の送受信コイルＣ３は、メモリチップ１３の送受信コイルＣ１３と中心軸が一致するように配置される。さらに、インターポーザ３の送受信コイルＣ４は、メモリチップ１４の送受信コイルＣ１４と中心軸が一致するように配置される。このようにすることで、送受信コイルＣ１と送受信コイルＣ１１の間、送受信コイルＣ２と送受信コイルＣ１２の間、送受信コイルＣ３と送受信コイルＣ１３の間、送受信コイルＣ４と送受信コイルＣ１４の間で、それぞれ、矢印Ｍ１～Ｍ４で示すような磁束によって電磁的な結合が生じる。 Further, as shown in FIG. 2, the transmission / reception coil C1 of the interposer 3 is arranged such that the central axis thereof coincides with the transmission / reception coil C11 of the memory chip 11. Similarly, the transmission / reception coil C2 of the interposer 3 is also arranged so that the central axis coincides with the transmission / reception coil C12 of the memory chip 12. Further, the transmission / reception coil C3 of the interposer 3 is arranged so that the central axis thereof coincides with the transmission / reception coil C13 of the memory chip 13. Further, the transmission / reception coil C4 of the interposer 3 is arranged so that the central axis thereof coincides with the transmission / reception coil C14 of the memory chip 14. By doing in this way, between the transmission / reception coil C1 and the transmission / reception coil C11, between the transmission / reception coil C2 and the transmission / reception coil C12, between the transmission / reception coil C3 and the transmission / reception coil C13, between the transmission / reception coil C4 and the transmission / reception coil C14, respectively. Electromagnetic coupling is generated by magnetic flux as indicated by arrows M1 to M4.
　本実施の形態において、各送受信コイルの半径は、インターポーザ３から各メモリチップ１１～１４へデータが転送されるとき、各メモリチップ１１～１４の送受信コイルＣ１１～Ｃ１４に生じる誘導起電力が実質的に同じとなるようにすることが好ましい。具体的には、仕様上許容可能な誘導起電力の範囲を定め、各送受信コイルの誘導起電力がこの範囲内にあるように、コイルの半径を定める。すなわち、インターポーザ３から各メモリチップ１１～１４にデータが転送されるとき、送受信コイルＣ１１～Ｃ１４のそれぞれに生じる誘導起電力が実質的に同じとなるように、換言すると、予め定めた所定範囲内の値となるように、送受信コイルＣ１～Ｃ４，Ｃ１１～Ｃ１４の半径を定める。このようにすることで、例えば、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、また、これらの回路をメモリチップ間で共通する電源に接続することができる。尚、電源はＴＳＶで供給することができる。メモリチップ間はＴＣＩで通信するので、ビアの長さを最小限にすることができ、また、電源は信号線ほどの高精度での加工を必要としないからである。 In the present embodiment, the radius of each transmitting / receiving coil is substantially equal to the induced electromotive force generated in the transmitting / receiving coils C11 to C14 of each memory chip 11 to 14 when data is transferred from the interposer 3 to each memory chip 11 to 14. Are preferably the same. Specifically, the range of the induced electromotive force allowable in the specification is determined, and the radius of the coil is determined so that the induced electromotive force of each transmitting / receiving coil is within this range. That is, when data is transferred from the interposer 3 to each of the memory chips 11 to 14, the induced electromotive forces generated in the transmission / reception coils C11 to C14 are substantially the same, in other words, within a predetermined range. The radii of the transmitting / receiving coils C1 to C4 and C11 to C14 are determined so that In this way, for example, the threshold value of the on / off operation of the transmission circuit and the reception circuit in each memory chip can be made the same, and these circuits can be connected to a common power source between the memory chips. The power can be supplied by TSV. This is because the memory chips communicate with each other by TCI, so that the length of the via can be minimized, and the power source does not require processing as highly accurate as the signal line.
　例えば、図２において、送受信コイルＣ１，Ｃ１１より半径の大きい送受信コイルによれば、インターポーザ３とメモリチップ１１との距離より離れた距離でのデータ通信が可能である。インターポーザ３から、各メモリチップ１１～１４までの距離は、半導体装置１の仕様などによって定められている。また、コイルの信号の振幅は、インターポーザ３から離れるにしたがって次第に減衰していく。したがって、例えば、インターポーザ３から送信されたデータをメモリチップ１２まで伝送可能とするには、送受信コイルＣ２，Ｃ１２の半径がある値以上の大きさであることが必要となる。一方、コイルの半径が大きくなると誘導起電力も大きくなるので、送受信コイルＣ１２の半径が大きくなり過ぎると、送受信コイルＣ１１で生じる誘導起電力との差が大きくなってしまう。したがって、インターポーザ３から送信されたデータをメモリチップ１２まで伝送可能とするとともに、メモリチップ１１で生じる誘導起電力と同等の誘導起電力を生じる最適な半径が存在する。かかる半径となるように、送受信コイルＣ２，Ｃ１２が設計される。 For example, in FIG. 2, according to the transmission / reception coil having a larger radius than the transmission / reception coils C1 and C11, data communication at a distance away from the distance between the interposer 3 and the memory chip 11 is possible. The distance from the interposer 3 to each of the memory chips 11 to 14 is determined by the specifications of the semiconductor device 1 and the like. In addition, the amplitude of the coil signal gradually attenuates as the distance from the interposer 3 increases. Therefore, for example, in order to be able to transmit data transmitted from the interposer 3 to the memory chip 12, it is necessary that the radii of the transmission / reception coils C2 and C12 be larger than a certain value. On the other hand, since the induced electromotive force increases as the coil radius increases, if the radius of the transmission / reception coil C12 becomes too large, the difference from the induced electromotive force generated in the transmission / reception coil C11 increases. Therefore, there is an optimum radius that allows the data transmitted from the interposer 3 to be transmitted to the memory chip 12 and generates an induced electromotive force equivalent to the induced electromotive force generated in the memory chip 11. The transmission / reception coils C2 and C12 are designed to have such a radius.
　送受信コイルＣ３，Ｃ１３と、送受信コイルＣ４，Ｃ１４についても、上記と同様にして設計される。 The transmission / reception coils C3 and C13 and the transmission / reception coils C4 and C14 are also designed in the same manner as described above.
　本実施の形態によれば、インターポーザに配置する送受信コイルのサイズと、これと送受信するメモリチップの送受信コイルのサイズとを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくすることにより、一チップあたりに設けられるコイルの総数が少なくなるのを最小限にしながら、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。本実施の形態の構成によれば、多数の送受信コイルをインターポーザやメモリチップ上に効率よく配置することができる。また、各送受信コイルのサイズを、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることにより、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、また、これらの回路をメモリチップ間で共通する電源に接続することができる。 According to the present embodiment, the size of the transmission / reception coil arranged in the interposer and the size of the transmission / reception coil of the memory chip to be transmitted / received are increased as the communication distance between the interposer and the memory chip increases. Since the number of data transfers can be reduced while minimizing the total number of coils provided per chip, the power required for the transfer can be reduced. According to the configuration of the present embodiment, a large number of transmission / reception coils can be efficiently arranged on an interposer or a memory chip. Further, the size of each transmission / reception coil is set so that the induced electromotive force generated in the transmission / reception coil of each memory chip is substantially the same when data is transferred from the interposer to each memory chip. The threshold values of the ON / OFF operations of the transmission circuit and the reception circuit can be made the same, and these circuits can be connected to a common power source between the memory chips.
　本実施の形態では、送受信コイルのサイズに代えて、インターポーザに配置する送受信コイルの巻き数と、これと送受信するメモリチップの送受信コイルの巻き数とを、インターポーザとメモリチップの間の通信距離が大きくなるほど多くしてもよい。この場合、各送受信コイルの巻き数は、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることが好ましい。 In this embodiment, instead of the size of the transmission / reception coil, the number of turns of the transmission / reception coil arranged in the interposer and the number of turns of the transmission / reception coil of the memory chip to be transmitted / received are determined by the communication distance between the interposer and the memory chip. You may increase as it grows larger. In this case, the number of turns of each transmission / reception coil is preferably set so that the induced electromotive force generated in the transmission / reception coil of each memory chip is substantially the same when data is transferred from the interposer to each memory chip.
　例えば、第１のメモリチップ、第２のメモリチップ、第３のメモリチップ、および第４のメモリチップがこの順に積層されてなる積層ＤＲＡＭに対し、インターポーザが第１のメモリチップの上に積層されているとする。このとき、インターポーザから送信されたデータを第２のメモリチップまで伝送可能とするとともに、第１のメモリチップで生じる誘導起電力と同等の誘導起電力を生じる最適な巻き数が存在するので、かかる巻き数となるように、第２のメモリチップの送受信コイルとこれと送受信するインターポーザの送受信コイルの巻き数が設計される。第３のメモリチップの送受信コイルとこれと送受信するインターポーザの送受信コイルの巻き数、および第４のメモリチップの送受信コイルとこれと送受信するインターポーザの送受信コイルの巻き数についても、それぞれ同様にして設計される。尚、第１のメモリチップ、第２のメモリチップ、第３のメモリチップ、および第４のメモリチップの各送受信コイルは、本発明の第１の送受信コイルの好適な一例である。また、インターポーザの各送受信コイルは、本発明の第２の送受信コイルの好適な一例である。 For example, an interposer is stacked on the first memory chip for a stacked DRAM in which a first memory chip, a second memory chip, a third memory chip, and a fourth memory chip are stacked in this order. Suppose that At this time, the data transmitted from the interposer can be transmitted to the second memory chip, and there is an optimum number of turns that generates an induced electromotive force equivalent to the induced electromotive force generated in the first memory chip. The number of turns of the transmission / reception coil of the second memory chip and the number of turns of the transmission / reception coil of the interposer transmitting / receiving to / from the second memory chip are designed so as to be the number of turns. The number of turns of the transmission / reception coil of the third memory chip and the transmission / reception coil of the interposer to / from the third memory chip, and the number of turns of the transmission / reception coil of the fourth memory chip and the transmission / reception coil of the interposer to / from the fourth memory chip are designed in the same manner. Is done. Note that the transmission / reception coils of the first memory chip, the second memory chip, the third memory chip, and the fourth memory chip are suitable examples of the first transmission / reception coil of the present invention. Moreover, each transmission / reception coil of an interposer is a suitable example of the 2nd transmission / reception coil of this invention.
　上記のように巻き数を変えることによっても、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。また、各送受信コイルの巻き数を、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるように巻き数を設定することにより、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、これらの回路をメモリチップ間で共通する電源に接続することができる。 Since the number of data transfers can be reduced also by changing the number of turns as described above, the power required for the transfer can be reduced. Further, by setting the number of turns of each transmission / reception coil so that the induced electromotive force generated in the transmission / reception coil of each memory chip is substantially the same when data is transferred from the interposer to each memory chip. The threshold values of the ON / OFF operations of the transmission circuit and the reception circuit in each memory chip can be made the same, and these circuits can be connected to a common power source among the memory chips.
　さらに、本実施の形態では、送受信コイルのサイズおよび巻き数の双方を調整してもよい。この場合も、インターポーザと各メモリチップの送受信コイルの半径および巻き数は、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるような値とすることが好ましい。かかる構成によっても、上記と同様の効果が得られる。 Furthermore, in this embodiment, both the size and the number of turns of the transmission / reception coil may be adjusted. Also in this case, when the data is transferred from the interposer to each memory chip, the induced electromotive force generated in the transmission / reception coil of each memory chip is substantially the same as the radius and the number of turns of the transmission / reception coil of the interposer and each memory chip. Such a value is preferable. With this configuration, the same effect as described above can be obtained.
実施の形態２．
　図４は、本実施の形態による半導体装置の一例を示す一部断面図である。図４の半導体装置１０１では、基板１０５の上に、はんだボール１０６を介してプロセッサ１０２が実装されており、また、ＤＲＡＭ（Dynamic Random Access Memory）のメモリチップが基板１０５に対して垂直方向に積層された積層ＤＲＡＭ１０４が設けられている。 Embodiment 2. FIG.
FIG. 4 is a partial cross-sectional view showing an example of the semiconductor device according to the present embodiment. In the semiconductor device 101 of FIG. 4, a processor 102 is mounted on a substrate 105 via solder balls 106, and a DRAM (Dynamic Random Access Memory) memory chip is stacked in a direction perpendicular to the substrate 105. A stacked DRAM 104 is provided.
　図５は、積層ＤＲＡＭ１０４の断面模式図である。この図において、図２と同じ符号を示したものは同様の構造であることを意味する。尚、積層ＤＲＡＭ１０４は、メモリチップ１１１の下方に４枚のメモリチップ１１～１４が積層されてなるが、メモリチップ１１１の下方に積層されるチップ数はこれに限られるものではない。 FIG. 5 is a schematic cross-sectional view of the stacked DRAM 104. In this figure, the same reference numerals as those in FIG. 2 indicate the same structure. The stacked DRAM 104 includes four memory chips 11 to 14 stacked below the memory chip 111, but the number of chips stacked below the memory chip 111 is not limited to this.
　積層ＤＲＡＭ１０４の最上層のメモリチップ１１１は、メモリチップとしての本来的な機能と、インターポーザとしての機能とを併せ持つ。この構造によれば、インターポーザを積層ＤＲＡＭと別個のものとして設ける必要がないので、基板１０５の上に設けられる積層体全体の厚みを小さくすることができる。 The memory chip 111 in the uppermost layer of the stacked DRAM 104 has both an original function as a memory chip and a function as an interposer. According to this structure, since it is not necessary to provide the interposer separately from the stacked DRAM, the thickness of the entire stacked body provided on the substrate 105 can be reduced.
　メモリチップ１１１がインターポーザとして機能するために、メモリチップ１１１は、各ＤＲＡＭのメモリチップ１１～１４の送受信コイルＣ１１～Ｃ１４に対応する送受信コイルＣ１～Ｃ４を有する。ここで、送受信コイルＣ１１～Ｃ１４は、本発明の第１の送受信コイルの好適な一例である。送受信コイルＣ１～Ｃ４は、本発明の第２の送受信コイルの好適な一例である。 In order for the memory chip 111 to function as an interposer, the memory chip 111 has transmission / reception coils C1 to C4 corresponding to the transmission / reception coils C11 to C14 of the memory chips 11 to 14 of each DRAM. Here, the transmission / reception coils C11 to C14 are suitable examples of the first transmission / reception coil of the present invention. The transmission / reception coils C1 to C4 are suitable examples of the second transmission / reception coil of the present invention.
　メモリチップ１１１に配置する送受信コイルＣ１～Ｃ４の半径と、メモリチップ１１１と送受信するメモリチップ１１～１４の送受信コイルＣ１１～Ｃ１４の半径とは、メモリチップ間の通信距離が大きいものほど大きい。このような構成によれば、一チップあたりに設けられるコイルの総数が少なくなるのを最小限にしながら、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。 The radius of the transmission / reception coils C1 to C4 arranged in the memory chip 111 and the radius of the transmission / reception coils C11 to C14 of the memory chips 11 to 14 that transmit / receive to / from the memory chip 111 are larger as the communication distance between the memory chips increases. According to such a configuration, since the number of data transfers can be reduced while minimizing the total number of coils provided per chip, it is possible to reduce the power required for the transfer. .
　送受信コイル（Ｃ１～Ｃ４，Ｃ１１～Ｃ１４）の半径は、メモリチップ１１１からメモリチップ１１～１４のそれぞれへデータが転送されるとき、送受信コイルＣ１１～Ｃ１４に生じる誘導起電力がコイル間で実質的に同じとなる値に設定されることが好ましい。すなわち、誘導起電力がコイル間で予め定めた所定範囲内の値となるように、送受信コイル（Ｃ１～Ｃ４，Ｃ１１～Ｃ１４）の半径が定められることが好ましい。 The radius of the transmission / reception coils (C1 to C4, C11 to C14) is such that when the data is transferred from the memory chip 111 to each of the memory chips 11 to 14, the induced electromotive force generated in the transmission / reception coils C11 to C14 is substantially between the coils. Are preferably set to the same value. That is, it is preferable that the radius of the transmitting / receiving coils (C1 to C4, C11 to C14) is determined so that the induced electromotive force becomes a value within a predetermined range between the coils.
　メモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように送受信コイルの半径を定めることで、例えば、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、また、これらの回路をメモリチップ間で共通する電源に接続することができる。尚、電源はＴＳＶで供給することができる。メモリチップ間はＴＣＩで通信するので、ビアの長さを最小限にすることができ、また、電源は信号線ほどの高精度での加工を必要としないからである。 By setting the radius of the transmission / reception coil so that the induced electromotive force generated in each memory chip has a value within a common predetermined range, for example, the threshold value of the ON / OFF operation of the transmission circuit and the reception circuit in each memory chip is the same. In addition, these circuits can be connected to a common power source among the memory chips. The power can be supplied by TSV. This is because the memory chips communicate with each other by TCI, so that the length of the via can be minimized, and the power source does not require processing as highly accurate as the signal line.
　尚、送受信コイルの平面形状は、四角形などの多角形、円形、または楕円形とすることができる。多角形とした場合、コイルの半径は、実施の形態１と同様に、コイルに内接（または外接）する円の半径と定義できる。 In addition, the planar shape of the transmission / reception coil can be a polygon such as a quadrangle, a circle, or an ellipse. In the case of a polygon, the radius of the coil can be defined as the radius of a circle that is inscribed (or circumscribed) with the coil, as in the first embodiment.
　また、本実施の形態においては、メモリチップ１１１に配置する送受信コイルＣ１～Ｃ４のサイズと、メモリチップ１１１と送受信するメモリチップ１１～１４の送受信コイルＣ１１～Ｃ１４のサイズとを、メモリチップ間の通信距離が大きくなるほど大きくすればよく、サイズの指標はコイルの半径に限られない。例えば、コイルの断面積としてもよく、また、コイルの平面形状が多角形であれば、多角形の一片の長さとしてもよい。 Further, in the present embodiment, the size of the transmission / reception coils C1 to C4 arranged in the memory chip 111 and the size of the transmission / reception coils C11 to C14 of the memory chips 11 to 14 that transmit / receive to / from the memory chip 111 are determined between the memory chips. The larger the communication distance, the larger the size, and the size index is not limited to the coil radius. For example, the cross-sectional area of the coil may be used, and if the planar shape of the coil is a polygon, the length of a polygonal piece may be used.
　さらに、本実施の形態では、インターポーザとして機能するメモリチップに配置する送受信コイルの巻き数と、これと送受信するメモリチップの送受信コイルの巻き数とを、チップ間の通信距離が大きくなるほど多くしてもよい。この場合、各送受信コイルの巻き数は、各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることが好ましい。 Furthermore, in this embodiment, the number of turns of the transmission / reception coil arranged in the memory chip functioning as the interposer and the number of turns of the transmission / reception coil of the memory chip to be transmitted / received are increased as the communication distance between the chips increases. Also good. In this case, the number of turns of each transmission / reception coil is preferably set so that the induced electromotive force generated in the transmission / reception coil of each memory chip is substantially the same when data is transferred to each memory chip.
　例えば、第１のメモリチップ、第２のメモリチップ、第３のメモリチップ、第４のメモリチップ、および第５のメモリチップがこの順に積層されてなる積層ＤＲＡＭにおいて、最上層の第１のメモリチップがインターポーザとしても機能するとする。このとき、第１のメモリチップから送信されたデータを第３のメモリチップまで伝送可能とし、且つ、第２のメモリチップで生じる誘導起電力と同等の誘導起電力を生じる最適な巻き数が存在するので、かかる巻き数となるように、第３のメモリチップの送受信コイルとこれと送受信する第１のメモリチップの送受信コイルの巻き数が設計される。第４のメモリチップの送受信コイルとこれと送受信する第１のメモリチップの送受信コイルの巻き数、および第５のメモリチップの送受信コイルとこれと送受信する第１のメモリチップの送受信コイルの巻き数についても、同様にして設計される。尚、第２のメモリチップ、第３のメモリチップ、第４のメモリチップ、および第５のメモリチップの各送受信コイルは、本発明の第１の送受信コイルの好適な一例である。また、第１のメモリチップの各送受信コイルは、本発明の第２の送受信コイルの好適な一例である。 For example, in a stacked DRAM in which a first memory chip, a second memory chip, a third memory chip, a fourth memory chip, and a fifth memory chip are stacked in this order, the uppermost first memory Assume that the chip also functions as an interposer. At this time, there is an optimal number of turns that enables transmission of data transmitted from the first memory chip to the third memory chip and generates an induced electromotive force equivalent to the induced electromotive force generated in the second memory chip. Therefore, the number of turns of the transmission / reception coil of the third memory chip and the number of turns of the transmission / reception coil of the first memory chip to be transmitted / received to / from the third memory chip are designed so that the number of turns becomes such. The number of turns of the transmission / reception coil of the fourth memory chip and the transmission / reception coil of the first memory chip to be transmitted / received thereto, and the number of turns of the transmission / reception coil of the first memory chip to / from the transmission / reception coil of the fifth memory chip. Is designed in the same manner. The transmission / reception coils of the second memory chip, the third memory chip, the fourth memory chip, and the fifth memory chip are suitable examples of the first transmission / reception coil of the present invention. Each transmission / reception coil of the first memory chip is a suitable example of the second transmission / reception coil of the present invention.
　上記構成によっても、多数の送受信コイルをメモリチップ上に効率よく配置することができる。また、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。さらに、各送受信コイルの巻き数を、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることにより、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、これらの回路をメモリチップ間で共通する電源に接続することができる。 Also with the above configuration, a large number of transmission / reception coils can be efficiently arranged on the memory chip. In addition, since the number of times of data transfer can be reduced, the power required for the transfer can be reduced. Further, by setting the number of turns of each transmission / reception coil to be substantially the same as the induced electromotive force generated in the transmission / reception coil of each memory chip, the threshold value of the ON / OFF operation of the transmission circuit and reception circuit in each memory chip These circuits can be connected to a common power source among the memory chips.
　さらに、本実施の形態では、送受信コイルの半径および巻き数の双方を調整してもよい。例えば、図５において、各送受信コイル（Ｃ１～Ｃ４，Ｃ１１～Ｃ１４）の半径および巻き数は、メモリチップ１１１から各メモリチップ１１～１４へデータが転送されるとき、各メモリチップ１１～１４の送受信コイルＣ１１～Ｃ１４に生じる誘導起電力が実質的に同じとなるような値とする。この場合にも、上記と同様の効果が得られる。 Furthermore, in this embodiment, both the radius and the number of turns of the transmission / reception coil may be adjusted. For example, in FIG. 5, the radius and the number of turns of each of the transmission / reception coils (C1 to C4, C11 to C14) are the same as those of the memory chips 11 to 14 when data is transferred from the memory chip 111 to the memory chips 11 to 14. The induced electromotive force generated in the transmission / reception coils C11 to C14 is set to a value that is substantially the same. In this case, the same effect as described above can be obtained.
実施の形態３．
　本実施の形態の半導体装置は、実施の形態１で述べた図１と同様の構造とすることができる。すなわち、基板の上には、はんだボールを介してプロセッサが実装される。また、この基板の上には、ＤＲＡＭ（Dynamic Random Access Memory）のメモリチップが基板に対して垂直方向に積層された積層構造（積層ＤＲＡＭ）が設けられる。積層ＤＲＡＭにおけるメモリチップの積層方向の一端には、インターポーザが配置される。プロセッサとＤＲＡＭとは、インターポーザを介して電気的に接続される。 Embodiment 3 FIG.
The semiconductor device of this embodiment can have a structure similar to that of FIG. 1 described in Embodiment 1. That is, a processor is mounted on the substrate via solder balls. On the substrate, a stacked structure (stacked DRAM) in which memory chips of DRAM (Dynamic Random Access Memory) are stacked in a direction perpendicular to the substrate is provided. An interposer is disposed at one end in the stacking direction of the memory chips in the stacked DRAM. The processor and the DRAM are electrically connected via an interposer.
　図６は、インターポーザ２０とメモリチップ２１～２８の断面模式図である。この図において、積層ＤＲＡＭ２０４は、８枚のＤＲＡＭのメモリチップ２１～２８によって構成されているが、メモリチップの積層数はこれに限られるものではない。 FIG. 6 is a schematic cross-sectional view of the interposer 20 and the memory chips 21 to 28. In this figure, the stacked DRAM 204 is composed of eight DRAM memory chips 21 to 28, but the number of stacked memory chips is not limited to this.
　図６において、インターポーザ２０は、各ＤＲＡＭのメモリチップ２１～２８の送受信コイルＣ２２１～Ｃ２２８に対応する送受信コイルＣ２１～Ｃ２４を有する。送受信コイルＣ２２１～Ｃ２２８は、本発明の第１の送受信コイルの好適な一例である。送受信コイルＣ２１～Ｃ２４は、本発明の第２の送受信コイルの好適な一例である。 In FIG. 6, the interposer 20 has transmission / reception coils C21 to C24 corresponding to the transmission / reception coils C221 to C228 of the memory chips 21 to 28 of the respective DRAMs. The transmission / reception coils C221 to C228 are a suitable example of the first transmission / reception coil of the present invention. The transmission / reception coils C21 to C24 are a suitable example of the second transmission / reception coil of the present invention.
　インターポーザ２０の送受信コイルＣ２１は、その中心軸が、メモリチップ２１の送受信コイルＣ２２１とメモリチップ２２の送受信コイルＣ２２２の各中心軸と一致するように配置される。 The transmission / reception coil C21 of the interposer 20 is arranged so that its central axis coincides with the central axes of the transmission / reception coil C221 of the memory chip 21 and the transmission / reception coil C222 of the memory chip 22.
　同様に、インターポーザ２０の送受信コイルＣ２２の中心軸は、メモリチップ２３の送受信コイルＣ２２３とメモリチップ２４の送受信コイルＣ２２４の各中心軸と一致している。また、インターポーザ２０の送受信コイルＣ２３の中心軸は、メモリチップ２５の送受信コイルＣ２２５とメモリチップ２６の送受信コイルＣ２２６の各中心軸と一致している。さらに、インターポーザ２０の送受信コイルＣ２４の中心軸は、メモリチップ２７の送受信コイルＣ２２７とメモリチップ２８の送受信コイルＣ２２８の各中心軸と一致している。 Similarly, the central axis of the transmission / reception coil C22 of the interposer 20 coincides with the central axis of the transmission / reception coil C223 of the memory chip 23 and the transmission / reception coil C224 of the memory chip 24. The central axis of the transmission / reception coil C23 of the interposer 20 coincides with the central axis of the transmission / reception coil C225 of the memory chip 25 and the transmission / reception coil C226 of the memory chip 26. Further, the central axis of the transmission / reception coil C24 of the interposer 20 coincides with the central axes of the transmission / reception coil C227 of the memory chip 27 and the transmission / reception coil C228 of the memory chip 28.
　上記のように各送受信コイルが配置されることで、送受信コイルＣ２１と送受信コイルＣ２２１の間、送受信コイルＣ２１と送受信コイルＣ２２２の間、送受信コイルＣ２２と送受信コイルＣ２２３の間、送受信コイルＣ２２と送受信コイルＣ２２４の間、送受信コイルＣ２３と送受信コイルＣ２２５の間、送受信コイルＣ２３と送受信コイルＣ２２６の間、送受信コイルＣ２４と送受信コイルＣ２２７の間、および送受信コイルＣ２４と送受信コイルＣ２２８の間に、それぞれ図６の矢印で示す磁束Ｍ２１～Ｍ２８によって電磁的な結合を生じることができる。 By arranging each transmission / reception coil as described above, between the transmission / reception coil C21 and the transmission / reception coil C221, between the transmission / reception coil C21 and the transmission / reception coil C222, between the transmission / reception coil C22 and the transmission / reception coil C223, and between the transmission / reception coil C22 and the transmission / reception coil. 6 between C224, between transmission / reception coil C23 and transmission / reception coil C225, between transmission / reception coil C23 and transmission / reception coil C226, between transmission / reception coil C24 and transmission / reception coil C227, and between transmission / reception coil C24 and transmission / reception coil C228, respectively. Electromagnetic coupling can be generated by the magnetic fluxes M21 to M28 indicated by arrows.
　インターポーザ２０は、プロセッサのチップから送られたデータを受信し、所望のメモリチップへデータを送信する。これにより、データの書き込みが行われる。一方、データの読み込みは、インターポーザ２０が、所望のメモリチップから送られたデータを受信し、プロセッサのチップへデータを送信することによって行われる。尚、プロセッサから他の１以上の素子へデータが送信され、それらの素子のいずれかからインターポーザへデータが送信されてもよい。また、メモリチップから受信したデータをインターポーザは、プロセッサへ送信してもよく、あるいは、他の素子へ送信してもよい。 The interposer 20 receives data sent from the processor chip and transmits the data to a desired memory chip. As a result, data is written. On the other hand, data reading is performed by the interposer 20 receiving data sent from a desired memory chip and transmitting the data to the processor chip. Note that data may be transmitted from the processor to one or more other elements, and the data may be transmitted from any of these elements to the interposer. Further, the interposer may transmit data received from the memory chip to the processor, or may transmit the data to another element.
　本実施の形態においても、実施の形態１と同様に、インターポーザに配置する送受信コイルの半径と、これと送受信するメモリチップの送受信コイルの半径とを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくする。さらに、本実施の形態では、送受信コイルの半径が同一であるメモリチップが複数存在する。これらのメモリチップは、容量および構成も同一である。 Also in the present embodiment, as in the first embodiment, the communication distance between the interposer and the memory chip is increased by setting the radius of the transmission / reception coil arranged in the interposer and the radius of the transmission / reception coil of the memory chip to be transmitted / received. Make it bigger. Further, in the present embodiment, there are a plurality of memory chips having the same radius of the transmission / reception coil. These memory chips have the same capacity and configuration.
　図６において、送受信コイルＣ２１，Ｃ２２１，Ｃ２２２の半径は、いずれも半径が同一であり、その値は他の送受信コイルと比較して最も小さい。送受信コイルＣ２２、Ｃ２２３，Ｃ２２４の半径は、次に大きな値であり、送受信コイルＣ２３，Ｃ２２５，Ｃ２２６の半径は、その次に大きな値である。そして、送受信コイルＣ２４，Ｃ２２７，Ｃ２２８の半径の値は最大である。例えば、送受信コイルＣ２１，Ｃ２２１，Ｃ２２２の半径を５０μｍ、送受信コイルＣ２２、Ｃ２２３，Ｃ２２４の半径を８０μｍ、送受信コイルＣ２３，Ｃ２２５，Ｃ２２６の半径を１２０μｍ、送受信コイルＣ２４，Ｃ２２７，Ｃ２２８の半径を１５０μｍとすることができる。 In FIG. 6, the radii of the transmission / reception coils C21, C221, C222 are all the same, and the value is the smallest compared to other transmission / reception coils. The radius of the transmission / reception coils C22, C223, C224 is the next largest value, and the radius of the transmission / reception coils C23, C225, C226 is the next largest value. The radius values of the transmission / reception coils C24, C227, and C228 are the maximum. For example, the radius of the transmitting / receiving coils C21, C221, C222 is 50 μm, the radius of the transmitting / receiving coils C22, C223, C224 is 80 μm, the radius of the transmitting / receiving coils C23, C225, C226 is 120 μm, and the radius of the transmitting / receiving coils C24, C227, C228 is 150 μm. can do.
　本実施の形態では、半径が同一の送受信コイルを有する複数のメモリチップの中から、特定のメモリチップを選択して、インターポーザ２０との間で通信を行う。そのため、各メモリチップ２１～２８は、それぞれ、メモリ回路に加えて、図７に示すようなチップ選択回路３１～３８を備えている。 In this embodiment, a specific memory chip is selected from a plurality of memory chips having transmission / reception coils having the same radius, and communication is performed with the interposer 20. Therefore, each of the memory chips 21 to 28 includes chip selection circuits 31 to 38 as shown in FIG. 7 in addition to the memory circuit.
　図７に示すように、チップ選択回路３１～３８は互いに接続しており、それぞれ、対応するメモリチップに付与する識別番号Ｓ１を生成する。また、チップ選択回路３１～３８は、外部からインターポーザ２０を経由し共通の信号線６０を介して入力されたチップ選択用のアドレスＳ２を、チップの識別番号Ｓ１と比較して、チップ選択信号Ｓ３を出力する。尚、インターポーザ２０がアドレスＳ２を生成して出力する機能を有していてもよい。 As shown in FIG. 7, the chip selection circuits 31 to 38 are connected to each other, and each generates an identification number S1 assigned to the corresponding memory chip. The chip selection circuits 31 to 38 compare the chip selection address S2 input from the outside via the interposer 20 via the common signal line 60 with the chip identification number S1 and compare the chip selection signal S3. Is output. The interposer 20 may have a function of generating and outputting the address S2.
　チップ選択回路３１～３８は、メモリチップ２１～２８に対し、それぞれ互いに異なる識別番号Ｓ１を出力する演算回路と、識別番号Ｓ１とアドレスＳ２を比較してチップ選択信号Ｓ３を出力する比較回路３９～４６を有する。図７において、演算回路は、入力値に１を加えるインクリメント演算を行う３ビットのインクリメント回路４７～５４である。 The chip selection circuits 31 to 38 output to the memory chips 21 to 28 an arithmetic circuit that outputs a different identification number S1, respectively, and comparison circuits 39 to 39 that compare the identification number S1 with the address S2 and output a chip selection signal S3. 46. In FIG. 7, the arithmetic circuits are 3-bit increment circuits 47 to 54 for performing an increment operation for adding 1 to an input value.
　チップ選択回路３１では、識別番号ＳＮを構成する３ビットα１、α２、α３がいずれもグランドに接続されている。したがって、インクリメント回路４７には０が入力され、メモリチップ２１の識別番号Ｓ１として０が付与される。チップ選択回路３２へは、インクリメント回路４７から０に１を加えた値が入力されるので、メモリチップ２２の識別番号は１になる。インクリメント回路４８には１が入力されて、１を加えた数、すなわち２が出力される。以下、同様にして、メモリチップ２３～２８に対して、それぞれ、２～７の識別番号が付与される。 In the chip selection circuit 31, all three bits α1, α2, and α3 constituting the identification number SN are connected to the ground. Therefore, 0 is input to the increment circuit 47, and 0 is given as the identification number S1 of the memory chip 21. Since the value obtained by adding 1 to 0 is input from the increment circuit 47 to the chip selection circuit 32, the identification number of the memory chip 22 is 1. 1 is input to the increment circuit 48, and a number obtained by adding 1, that is, 2 is output. Hereinafter, similarly, identification numbers 2 to 7 are assigned to the memory chips 23 to 28, respectively.
　インクリメント回路４７～５４は、３ビットのインクリメント演算を行うために、３つの１ビットインクリメント回路を有する。チップ識別番号を構成する３ビットα１、α２、α３が各１ビットインクリメント回路に入力され、各１ビットインクリメント回路から３ビットβ１、β２、β３が出力される。 Increment circuits 47 to 54 have three 1-bit increment circuits for performing a 3-bit increment operation. The 3 bits α1, α2, and α3 constituting the chip identification number are input to each 1-bit increment circuit, and 3 bits β1, β2, and β3 are output from each 1-bit increment circuit.
　比較回路３３は、３つのＥＸＯＲ回路と、１つのＡＮＤ回路とを有する。ＥＸＯＲ回路の１つには、識別番号Ｓ１のビットα１と、アドレスＳ２のビットβ１が入力される。ＥＸＯＲ回路の他の１つには、識別番号Ｓ１のビットα２とアドレスＳ２のビットβ２が入力される。ＥＸＯＲ回路の残りの１つには、識別番号Ｓ１のビットα３とアドレスＳ２のビットβ３が入力される。各ＥＸＯＲ回路は、入力されたビットが一致しないときは０を出力し、ビットが一致するときは１を出力する。ＡＮＤ回路には、３つのＥＸＯＲ回路からの出力値が入力される。３つのＥＸＯＲ回路の全ての一致が検知されると、ＡＮＤ回路は１を出力し、チップ選択信号Ｓ３はハイとなる。一方、３つのＥＸＯＲ回路のいずれかで不一致が検知されると、ＡＮＤ回路は０を出力し、チップ選択信号Ｓ３はロウになる。 The comparison circuit 33 has three EXOR circuits and one AND circuit. One of the EXOR circuits receives bit α1 of identification number S1 and bit β1 of address S2. The other one of the EXOR circuits receives bit α2 of identification number S1 and bit β2 of address S2. The remaining one of the EXOR circuits receives bit α3 of identification number S1 and bit β3 of address S2. Each EXOR circuit outputs 0 when the input bits do not match, and outputs 1 when the bits match. Output values from the three EXOR circuits are input to the AND circuit. When the coincidence of all three EXOR circuits is detected, the AND circuit outputs 1 and the chip selection signal S3 becomes high. On the other hand, when a mismatch is detected in any of the three EXOR circuits, the AND circuit outputs 0 and the chip selection signal S3 becomes low.
　以上の構成によれば、同一の半径の送受信コイルを有するメモリチップが複数あっても、所望のメモリチップを選択して、インターポーザとの間でデータ通信をすることができる。尚、チップ選択回路は、図７の構成に限られるものではなく、同一の容量および構成のメモリチップの中から特定のメモリチップを選択できるものであれば、他の公知の構成としてもよい。 According to the above configuration, even if there are a plurality of memory chips having transmission / reception coils with the same radius, it is possible to select a desired memory chip and perform data communication with the interposer. Note that the chip selection circuit is not limited to the configuration shown in FIG. 7, and may be another known configuration as long as a specific memory chip can be selected from memory chips having the same capacity and configuration.
　本実施の形態によれば、インターポーザに配置する送受信コイルの半径と、これと送受信するメモリチップの送受信コイルの半径とを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくすることにより、一チップあたりに設けられるコイルの総数が少なくなるのを最小限にし、多数の送受信コイルをメモリチップ上に効率よく配置することができる。この構成によれば、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。また、複数のメモリチップの送受信コイルに同一の半径を付与するので、メモリチップ毎に異なる半径の送受信コイルを設ける必要がない。したがって、ＤＲＡＭのメモリチップを４枚積層した製品と８枚積層した製品との間での切り替えを容易にし、半導体装置の製造プロセスを簡略化することが可能となる。 According to the present embodiment, the radius of the transmission / reception coil arranged in the interposer and the radius of the transmission / reception coil of the memory chip that transmits and receives this are increased as the communication distance between the interposer and the memory chip increases. A reduction in the total number of coils provided per chip can be minimized, and a large number of transmission / reception coils can be efficiently arranged on the memory chip. According to this configuration, since the number of data transfers can be reduced, it is possible to reduce the power required for the transfer. Moreover, since the same radius is given to the transmission / reception coils of a plurality of memory chips, there is no need to provide transmission / reception coils having different radii for each memory chip. Therefore, switching between a product in which four memory chips of DRAM are stacked and a product in which eight memory chips are stacked is facilitated, and the manufacturing process of the semiconductor device can be simplified.
　各送受信コイル（Ｃ２１～Ｃ２４，Ｃ２２１～Ｃ２２８）の半径は、インターポーザ２０から各メモリチップ２１～２８へデータが転送されるとき、各メモリチップ２１～２８の送受信コイルＣ２２１～Ｃ２２８に生じる誘導起電力が実質的に同じとなるようにすることが好ましい。具体的には、仕様上許容可能な誘導起電力の範囲を定め、各送受信コイルの誘導起電力がこの範囲内にあるように、コイルの半径を定める。 The radius of each transmitting / receiving coil (C21 to C24, C221 to C228) is an induced electromotive force generated in the transmitting / receiving coils C221 to C228 of each memory chip 21 to 28 when data is transferred from the interposer 20 to each memory chip 21 to 28. Are preferably substantially the same. Specifically, the range of the induced electromotive force allowable in the specification is determined, and the radius of the coil is determined so that the induced electromotive force of each transmitting / receiving coil is within this range.
　より具体的には、インターポーザ２０から各メモリチップ２１～２８にデータが転送されるとき、送受信コイルＣ２２１～Ｃ２２８のそれぞれに生じる誘導起電力が実質的に同じとなるように、換言すると、予め定めた所定範囲内の値となるように、送受信コイルＣ２１～Ｃ２４，Ｃ２２１～Ｃ２２８の半径を定める。このようにすることで、例えば、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、また、これらの回路をメモリチップ間で共通する電源に接続することができる。尚、電源はＴＳＶで供給することができる。メモリチップ間はＴＣＩで通信するので、ビアの長さを最小限にすることができ、また、電源は信号線ほどの高精度での加工を必要としないからである。 More specifically, when data is transferred from the interposer 20 to the memory chips 21 to 28, the induced electromotive forces generated in the transmission / reception coils C221 to C228 are substantially the same, in other words, predetermined. The radii of the transmission / reception coils C21 to C24 and C221 to C228 are determined so that the values are within the predetermined range. In this way, for example, the threshold value of the on / off operation of the transmission circuit and the reception circuit in each memory chip can be made the same, and these circuits can be connected to a common power source between the memory chips. The power can be supplied by TSV. This is because the memory chips communicate with each other by TCI, so that the length of the via can be minimized, and the power source does not require processing as highly accurate as the signal line.
　尚、送受信コイルの平面形状は、四角形などの多角形、円形、または楕円形とすることができる。多角形とした場合、コイルの半径は、実施の形態１と同様に、コイルに内接（または外接）する円の半径と定義できる。 In addition, the planar shape of the transmission / reception coil can be a polygon such as a quadrangle, a circle, or an ellipse. In the case of a polygon, the radius of the coil can be defined as the radius of a circle that is inscribed (or circumscribed) with the coil, as in the first embodiment.
　また、本実施の形態においては、インターポーザ２０に配置する送受信コイルＣ２１～Ｃ２４のサイズと、インターポーザ２０と送受信するメモリチップ２１～２８の送受信コイルＣ２２１～Ｃ２２８のサイズとを、インターポーザ２０とメモリチップ２１～２８の間の通信距離が大きくなるほど大きくすればよく、サイズの指標はコイルの半径に限られない。例えば、コイルの断面積としてもよく、また、コイルの平面形状が多角形であれば、多角形の一片の長さとしてもよい。 Further, in the present embodiment, the sizes of the transmission / reception coils C21 to C24 arranged in the interposer 20 and the sizes of the transmission / reception coils C221 to C228 of the memory chips 21 to 28 that transmit / receive to / from the interposer 20 are determined by the interposer 20 and the memory chip 21. The larger the communication distance between ˜28, the larger the distance, and the size index is not limited to the coil radius. For example, the cross-sectional area of the coil may be used, and if the planar shape of the coil is a polygon, the length of a polygonal piece may be used.
　本実施の形態では、インターポーザに配置する送受信コイルの巻き数と、これと送受信するメモリチップの送受信コイルの巻き数とを、インターポーザとメモリチップの間の通信距離が大きくなるほど多くしてもよい。この場合、各送受信コイルの巻き数は、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることが好ましい。 In the present embodiment, the number of turns of the transmission / reception coil arranged in the interposer and the number of turns of the transmission / reception coil of the memory chip to be transmitted / received may be increased as the communication distance between the interposer and the memory chip increases. In this case, the number of turns of each transmission / reception coil is preferably set so that the induced electromotive force generated in the transmission / reception coil of each memory chip is substantially the same when data is transferred from the interposer to each memory chip.
　送受信コイルの巻き数を変えることによっても、通信距離を長くしてデータ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。また、各送受信コイルの巻き数を、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることにより、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、これらの回路をメモリチップ間で共通する電源に接続することができる。 By changing the number of turns of the transmission / reception coil, it is possible to increase the communication distance and reduce the number of data transfers, so that it is possible to reduce the power required for the transfer. Further, by setting the number of turns of each transmission / reception coil to be substantially the same as the induced electromotive force generated in the transmission / reception coil of each memory chip, the threshold value of the ON / OFF operation of the transmission circuit and reception circuit in each memory chip These circuits can be connected to a common power source among the memory chips.
　さらに、本実施の形態では、送受信コイルの半径および巻き数の双方を調整してもよい。例えば、図６において、各送受信コイル（Ｃ２１～Ｃ２４，Ｃ２２１～Ｃ２２８）の半径および巻き数は、インターポーザ２０から各メモリチップ２１～２８へデータが転送されるとき、各メモリチップ２１～２８の送受信コイルＣ２２１～Ｃ２２８に生じる誘導起電力が実質的に同じとなるような値とする。この場合にも、上記と同様の効果が得られる。 Furthermore, in this embodiment, both the radius and the number of turns of the transmission / reception coil may be adjusted. For example, in FIG. 6, the radius and the number of turns of each transmission / reception coil (C21 to C24, C221 to C228) are the same as the transmission / reception of each memory chip 21 to 28 when data is transferred from the interposer 20 to each memory chip 21 to 28. The values are such that the induced electromotive forces generated in the coils C221 to C228 are substantially the same. In this case, the same effect as described above can be obtained.
　尚、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々変形して実施することができる。 The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
　また、上記各実施の形態では、装置構成や制御手法等、本発明の説明に直接必要としない部分についての記載を省略したが、半導体装置に必要とされる装置構成や制御手法を適宜選択して用いることができることは言うまでもない。その他、本発明の要素を具備し、当業者が適宜設計変更し得る全ての半導体装置は、本発明の範囲に包含される。 Further, in each of the above embodiments, description of parts that are not directly required for the description of the present invention, such as a device configuration and a control method, is omitted, but a device configuration and a control method required for the semiconductor device are appropriately selected. Needless to say, it can be used. In addition, all semiconductor devices that include the elements of the present invention and whose design can be changed as appropriate by those skilled in the art are included in the scope of the present invention.
　　１，１０１　半導体装置
　　２，１０２　プロセッサ
　　３，２０　インターポーザ
　　４，１０４，２０４　積層ＤＲＡＭ
　　５，１０５　基板
　　６，１０６　はんだボール
　　１１～１４，２１～２８　メモリチップ

  DESCRIPTION OF SYMBOLS 1,101 Semiconductor device 2,102 Processor 3,20 Interposer 4,104,204 Stacked DRAM
5,105 Substrate 6,106 Solder ball 11-14, 21-28 Memory chip

Claims (11)

  1. 　誘導結合による通信用の第１の送受信コイルを備えた複数のメモリチップと、
    　前記複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって前記第１の送受信コイルと結合する第２の送受信コイルを前記複数のメモリチップ毎に備えたインターポーザとを有し、
    　前記第１の送受信コイルおよび前記第２の送受信コイルのサイズは、前記メモリチップと前記インターポーザとの間の通信距離が大きいものほど大きい半導体装置。     A plurality of memory chips including a first transmission / reception coil for communication by inductive coupling;
    An interposer that is disposed at one end in the stacking direction in which the plurality of memory chips are stacked and includes a second transmission / reception coil coupled to the first transmission / reception coil by inductive coupling for each of the plurality of memory chips. ,
    The size of the first transmission / reception coil and the second transmission / reception coil is a semiconductor device having a larger communication distance between the memory chip and the interposer.
  2. 　前記第１の送受信コイルおよび前記第２の送受信コイルは、前記インターポーザと前記メモリチップとの間の通信で前記メモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められたサイズである請求項１に記載の半導体装置。 The first transmission / reception coil and the second transmission / reception coil are determined so that the induced electromotive force generated in each of the memory chips by communication between the interposer and the memory chip is a value within a predetermined range. The semiconductor device according to claim 1, wherein the semiconductor device has a predetermined size.
  3. 　前記インターポーザは、積層された前記複数のメモリチップのうちで積層方向の一端に位置するメモリチップである請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the interposer is a memory chip positioned at one end in the stacking direction among the plurality of stacked memory chips.
  4. 　前記メモリチップには、前記第１の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全ての前記メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、前記識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、前記アドレスの信号線は全ての前記メモリチップ間で共通する請求項１に記載の半導体装置。 There are a plurality of memory chips having the same size of the first transmission / reception coil, and all the memory chips including these memory chips each have an arithmetic circuit that outputs a different identification number; 2. The semiconductor according to claim 1, further comprising: a comparison circuit that detects whether or not the identification number matches with an address for selecting a memory chip, and the signal line of the address is common to all the memory chips. apparatus.
  5. 　前記インターポーザは前記アドレスを生成して出力する請求項４に記載の半導体装置。 The semiconductor device according to claim 4, wherein the interposer generates and outputs the address.
  6. 　前記サイズの指標は、前記第１の送受信コイルおよび前記第２の送受信コイルの半径である請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the size index is a radius of the first transmission / reception coil and the second transmission / reception coil.
  7. 　誘導結合による通信用の第１の送受信コイルを備えた複数のメモリチップと、
    　前記複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって前記第１の送受信コイルと結合する第２の送受信コイルを前記複数のメモリチップ毎に備えたインターポーザとを有し、
    　前記第１の送受信コイルおよび前記第２の送受信コイルの巻き数は、前記メモリチップと前記インターポーザとの間の通信距離が大きいものほど多い半導体装置。     A plurality of memory chips including a first transmission / reception coil for communication by inductive coupling;
    An interposer that is disposed at one end in the stacking direction in which the plurality of memory chips are stacked and includes a second transmission / reception coil coupled to the first transmission / reception coil by inductive coupling for each of the plurality of memory chips. ,
    The number of turns of the first transmission / reception coil and the second transmission / reception coil increases as the communication distance between the memory chip and the interposer increases.
  8. 　前記第１の送受信コイルおよび前記第２の送受信コイルは、前記インターポーザと前記メモリチップとの間の通信で前記メモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められた巻き数である請求項７に記載の半導体装置。 The first transmission / reception coil and the second transmission / reception coil are determined so that the induced electromotive force generated in each of the memory chips by communication between the interposer and the memory chip is a value within a predetermined range. The semiconductor device according to claim 7, wherein the number of turns is set.
  9. 　前記インターポーザは、積層された前記複数のメモリチップのうちで積層方向の一端に位置するメモリチップである請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein the interposer is a memory chip located at one end in a stacking direction among the plurality of stacked memory chips.
  10. 　前記メモリチップには、前記第１の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全ての前記メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、前記識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、前記アドレスの信号線は全ての前記メモリチップ間で共通する請求項７に記載の半導体装置。 There are a plurality of memory chips having the same size of the first transmission / reception coil, and all the memory chips including these memory chips each have an arithmetic circuit that outputs a different identification number; 8. The semiconductor device according to claim 7, further comprising a comparison circuit that detects whether the identification number matches with an address for selecting a memory chip, and the signal line of the address is common to all the memory chips. apparatus.
  11. 　前記インターポーザは前記アドレスを生成して出力する請求項１０に記載の半導体装置。
          The semiconductor device according to claim 10, wherein the interposer generates and outputs the address.
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