WO2017125795A1 - トランジスタ、撮像装置 - Google Patents

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WO2017125795A1
WO2017125795A1 PCT/IB2016/052924 IB2016052924W WO2017125795A1 WO 2017125795 A1 WO2017125795 A1 WO 2017125795A1 IB 2016052924 W IB2016052924 W IB 2016052924W WO 2017125795 A1 WO2017125795 A1 WO 2017125795A1
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film
oxide
oxide semiconductor
region
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山崎舜平
津吹将志
堅石李甫
広瀬篤志
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Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • One embodiment of the present invention relates to a transistor including an oxide semiconductor and an imaging device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in this specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a lighting device, a power storage device, a memory device, an imaging device, A driving method or a manufacturing method thereof can be given as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one embodiment of a semiconductor device.
  • a memory device, a display device, an imaging device, and an electronic device may include a semiconductor device.
  • a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention.
  • the transistor is applied to a wide range of electronic devices such as an integrated circuit (IC) and a display device.
  • IC integrated circuit
  • a silicon-based semiconductor is widely known as a semiconductor material applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
  • MOSFETs using silicon semiconductors have been miniaturized in order to improve element characteristics.
  • the cut-off frequency f is improved, so that the operation speed can be improved.
  • the degree of integration of the MOSFET is improved.
  • the gate electrode layer can be brought closer to the channel region, so that the control of the channel region by the gate electrode is strengthened, and the short channel effect can be suppressed. Therefore, thinning the gate insulating film that suppresses the short channel effect is used as an effective technique in MOSFETs.
  • a countermeasure called channel doping is also taken in which a small amount of an impurity element such as phosphorus or boron is added to the entire channel formation region of the MOSFET in a shallow amount (see, for example, Patent Document 7).
  • the above-described channel dope has a drawback that the carrier mobility is hindered by the impurity element intentionally added, and the carrier mobility is greatly reduced. As a result, there is a problem that the field effect mobility of the MOSFET is significantly reduced.
  • Patent Documents 1 and 2 a technique for manufacturing a transistor using zinc oxide or an In—Ga—Zn-based oxide semiconductor as an oxide semiconductor is disclosed (see Patent Documents 1 and 2).
  • a transistor using an oxide semiconductor the short channel effect as described above is not likely to be a problem.
  • Patent Document 3 a transistor having an oxide semiconductor with extremely low off-state current is used as a part of a pixel circuit, and a transistor including silicon capable of manufacturing a CMOS (Complementary Metal Oxide Semiconductor) circuit is used as a peripheral circuit.
  • CMOS Complementary Metal Oxide Semiconductor
  • Patent Document 4 discloses an imaging device in which a transistor including silicon, a transistor including an oxide semiconductor, and a photodiode including a crystalline silicon layer are stacked.
  • JP 2007-123861 A JP 2007-96055 A JP 2011-119711 A JP2013-243355A JP 2001-274378 A JP 2006-253440 A JP-A-4-206971
  • the pixel circuit of the imaging device has a function of converting incident light into an electrical signal.
  • an object of one embodiment of the present invention is to provide a transistor with low noise. Another object is to provide an imaging device capable of converting incident light into an appropriate electrical signal. Another object is to provide an imaging device including a transistor with low noise. Another object is to provide an imaging device suitable for high-speed operation. Another object is to provide an imaging device with high resolution. Another object is to provide an imaging device with high integration. Another object is to provide an imaging device with low power consumption. Another object is to provide an imaging device capable of imaging under low illuminance. Another object is to provide an imaging device with a wide dynamic range. Another object is to provide an imaging device that can be used in a wide temperature range. Another object is to provide an imaging device with a high aperture ratio. Another object is to provide a highly reliable imaging device. Another object is to provide a novel imaging device or the like. Another object is to provide a novel semiconductor device or the like.
  • One embodiment of the present invention relates to an imaging device including a transistor formed using an oxide semiconductor.
  • One embodiment of the present invention is a field-effect transistor including an oxide semiconductor and having 1 / f noise smaller than that of an n-ch MOS transistor including silicon in a channel region. Further, the field effect transistor is characterized in that 1 / f noise has a characteristic that is equal to or lower than a p-ch MOS transistor having silicon in a channel region.
  • an oxide semiconductor is used, and 1 / f noise is smaller than that of a p-ch MOS transistor including silicon in a channel region at an operating frequency of 1 Hz to 10 Hz. It is a field effect transistor characterized by this.
  • a field effect transistor having an oxide semiconductor and having a characteristic that 1 / f noise having silicon in a channel region is smaller than that of a p-ch MOS transistor in a region of 60% or more of an operating frequency region It is.
  • Another embodiment of the present invention includes a first oxide semiconductor, a second oxide semiconductor, a third oxide semiconductor, a gate insulating film, and a gate electrode.
  • the transistor has a composition in the vicinity thereof, and the second oxide semiconductor has a crystal structure.
  • the channel length of the transistor may be greater than or equal to 10 nm and less than or equal to 3 ⁇ m. Further, the channel length of the transistor may be 10 nm to 100 nm. In one embodiment of the present invention, the channel width of the transistor may be 10 nm to 3 ⁇ m. Further, the channel width of the transistor may be 10 nm to 100 nm.
  • the oxide semiconductor may have a crystal structure, and the crystal structure may include a region having c-axis orientation.
  • An oxide semiconductor has a crystal structure, and the crystal structure may have c-axis alignment.
  • the gate insulating film preferably includes a portion with a thickness of greater than or equal to 1 nm and less than or equal to 100 nm. More preferably, the gate insulating film has a thickness of 3 nm to 15 nm.
  • the third oxide semiconductor may have a region in contact with the gate insulating film.
  • the top surface of the third oxide semiconductor may have a region in contact with the gate insulating film.
  • the first electrode includes the transistor according to one embodiment of the present invention, the first electrode, the second electrode, and the photoelectric conversion layer between the first electrode and the second electrode.
  • an imaging device in which one of the second electrodes is electrically connected to the transistor is also one embodiment of the present invention.
  • the imaging device according to one embodiment of the present invention includes a second transistor, and a channel region of the second transistor may include silicon.
  • a transistor with low noise can be provided.
  • an imaging device that can convert incident light into an appropriate electrical signal can be provided.
  • an imaging device including a transistor with low noise can be provided.
  • an imaging device suitable for high-speed operation can be provided.
  • an imaging device with high resolution can be provided.
  • an imaging device with a high degree of integration can be provided.
  • an imaging device with low power consumption can be provided.
  • an imaging device capable of imaging under low illuminance can be provided.
  • an imaging device with a wide dynamic range can be provided.
  • an imaging device that can be used in a wide temperature range can be provided.
  • an imaging device with a high aperture ratio can be provided.
  • a highly reliable imaging device can be provided.
  • a novel imaging device or the like can be provided.
  • a novel semiconductor device or the like can be provided.
  • one embodiment of the present invention is not limited to these effects.
  • one embodiment of the present invention may have effects other than these effects depending on circumstances or circumstances.
  • one embodiment of the present invention may not have these effects depending on circumstances or circumstances.
  • 1A and 1B are a top view and a cross-sectional view illustrating an imaging device.
  • 2A and 2B are diagrams illustrating circuits included in the imaging device.
  • 3A to 3F are cross-sectional views illustrating connection forms of photoelectric conversion elements.
  • 4A and 4B are cross-sectional views illustrating the imaging device.
  • 5A to 5F are cross-sectional views illustrating a connection form of photoelectric conversion elements.
  • FIG. 6 is a cross-sectional view illustrating the imaging apparatus.
  • 7A and 7B are cross-sectional views illustrating the imaging device.
  • 8A to 8D are cross-sectional views illustrating the configuration of the imaging device.
  • 9A1, 9A2, 9A3, 9B1, 9B2, and 9B3 show curved imaging devices.
  • 10A and 10B illustrate the configuration of the pixel circuit.
  • 11A to 11C are timing charts for explaining the operation of the pixel circuit.
  • 12A and 12B illustrate the configuration of the pixel circuit.
  • the configuration of the pixel circuit in FIGS. 13A and 13B will be described.
  • 14A and 14B illustrate the configuration of the pixel circuit.
  • FIG. 15 illustrates the configuration of a pixel circuit.
  • FIG. 16 illustrates the configuration of the pixel circuit.
  • FIG. 17 illustrates the configuration of a pixel circuit.
  • FIG. 18 illustrates the configuration of a pixel circuit.
  • 19A and 19B are timing charts for explaining operations of the global shutter method and the rolling shutter method.
  • 20A to 20C illustrate a top view and a cross-sectional structure of a transistor according to an embodiment.
  • 21A to 21C illustrate a top view and a cross-sectional structure of a transistor according to an embodiment.
  • 22A to 22C illustrate a top view and a cross-sectional structure of a transistor according to an embodiment.
  • 23A to 23C illustrate a top view and a cross-sectional structure of a transistor according to an embodiment.
  • 24A to 24C illustrate a top view and a cross-sectional structure of a transistor according to an embodiment.
  • 25A to 25C illustrate a top view and a cross-sectional structure of a transistor according to an embodiment.
  • 26A to 26C illustrate a top view and a cross-sectional structure of a transistor according to an embodiment.
  • 27A to 27F illustrate an electronic device.
  • 28A to 28E illustrate a manufacturing process of a photoelectric conversion element.
  • 29A and 29B show the measurement results of 1 / f noise.
  • 30A to 30C illustrate cross-sectional structures of the transistor according to the embodiment.
  • 31A and 31B are top views of a semiconductor wafer according to one embodiment of the present invention.
  • 32A and 32B are a flowchart and a perspective schematic view illustrating an example of a manufacturing process of an electronic component.
  • FIG. 33 shows data comparing 1 / f noise characteristics.
  • 34A to 34C illustrate cross-sectional structures of the transistor according to the embodiment.
  • 35A to 35C show a cross-sectional TEM image and a cross-sectional HR-TEM image of the metal oxide film.
  • 36A to 36C show a cross-sectional TEM image and a cross-sectional HR-TEM image of the metal oxide film.
  • FIG. 37A to 37C show a cross-sectional TEM image and a cross-sectional HR-TEM image of the metal oxide film.
  • 38A to 38C show the XRD measurement results and electron beam diffraction pattern of the metal oxide film.
  • 39A to 39C show the XRD measurement results and electron diffraction pattern of the metal oxide film.
  • 40A to 40C show the XRD measurement results and electron diffraction pattern of the metal oxide film.
  • 41A and 41B show electron beam diffraction patterns.
  • FIG. 42 illustrates a line profile of an electron diffraction pattern.
  • FIG. 43 is a conceptual diagram illustrating the luminance profile of the electron beam diffraction pattern, the relative luminance R of the luminance profile, and the half-value width of the profile.
  • 44A1, 44A2, 44B1, and 44B2 show an electron diffraction pattern and a luminance profile.
  • 45A1 and 45A2 show an electron diffraction pattern and a luminance profile.
  • FIG. 46 shows the relative luminance estimated from the electron diffraction pattern of the metal oxide film.
  • 47A and 47B show a cross-sectional TEM image of the metal oxide film and a cross-sectional TEM image after image analysis.
  • 48A and 48B show a cross-sectional TEM image of the metal oxide film and a cross-sectional TEM image after image analysis.
  • 49A and 49B show a cross-sectional TEM image of the metal oxide film and a cross-sectional TEM image after image analysis.
  • 50A to 50C show SIMS measurement results of the metal oxide film.
  • FIG. 51 shows the Id-Vg characteristic.
  • FIG. 52 shows the Id-Vg characteristic.
  • FIG. 53 shows the calculation result of the interface state density.
  • 54A and 54B show the Id-Vg characteristics.
  • FIG. 55 shows the calculation result of the defect level density.
  • 56A to 56D illustrate a deposition mechanism of an oxide semiconductor film.
  • 57A to 57C illustrate the range of the atomic ratio of the oxide semiconductor film.
  • FIG. 58 illustrates a crystal of InMZnO 4 .
  • FIG. 59 illustrates an energy band in a transistor in which an oxide semiconductor film is used for a channel region.
  • FIG. 60 shows the measurement result of the XRD spectrum of the sample.
  • 61A to 61L show a TEM image and an electron beam diffraction pattern of the sample.
  • 62 (A) to 62 (C) show the EDX mapping of the sample.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element that enables electrical connection between X and Y for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.
  • Element, light emitting element, load, etc. are not connected between X and Y
  • elements for example, switches, transistors, capacitive elements, inductors
  • resistor element for example, a diode, a display element, a light emitting element, a load, or the like.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
  • the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a path through which a current flows.
  • the case where X and Y are electrically connected includes the case where X and Y are directly connected.
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes signal potential level, etc.), voltage source, current source, switching Circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.)
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down
  • X and Y are functionally connected.
  • the case where X and Y are functionally connected includes the case where X and Y are directly connected and the case where X and Y are electrically connected.
  • the source (or the first terminal) of the transistor is electrically connected to X through (or not through) Z1, and the drain (or the second terminal or the like) of the transistor is connected to Z2.
  • Y is electrically connected, or the source (or the first terminal, etc.) of the transistor is directly connected to a part of Z1, and another part of Z1 Is directly connected to X, and the drain (or second terminal, etc.) of the transistor is directly connected to a part of Z2, and another part of Z2 is directly connected to Y.
  • X and Y, and the source (or the first terminal or the like) and the drain (or the second terminal or the like) of the transistor are electrically connected to each other.
  • the drain of the transistor (or the second terminal, etc.) and the Y are electrically connected in this order.
  • the source (or the first terminal or the like) of the transistor is electrically connected to X
  • the drain (or the second terminal or the like) of the transistor is electrically connected to Y
  • X or the source ( Or the first terminal or the like, the drain of the transistor (or the second terminal, or the like) and Y are electrically connected in this order.
  • X is electrically connected to Y through the source (or the first terminal) and the drain (or the second terminal) of the transistor, and X is the source of the transistor (or the first terminal). Terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • Terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • a source (or a first terminal or the like of a transistor) is electrically connected to X through at least a first connection path, and the first connection path is The second connection path does not have a second connection path, and the second connection path includes a transistor source (or first terminal or the like) and a transistor drain (or second terminal or the like) through the transistor.
  • the first connection path is a path through Z1
  • the drain (or the second terminal, etc.) of the transistor is electrically connected to Y through at least the third connection path.
  • the third connection path is connected and does not have the second connection path, and the third connection path is a path through Z2.
  • the source (or the first terminal or the like) of the transistor is electrically connected to X via Z1 by at least a first connection path, and the first connection path is a second connection path.
  • the second connection path has a connection path through the transistor, and the drain (or the second terminal, etc.) of the transistor is at least connected to Z2 by the third connection path.
  • Y, and the third connection path does not have the second connection path.
  • the source of the transistor (or the first terminal or the like) is electrically connected to X through Z1 by at least a first electrical path, and the first electrical path is a second electrical path Does not have an electrical path, and the second electrical path is an electrical path from the source (or first terminal or the like) of the transistor to the drain (or second terminal or the like) of the transistor;
  • the drain (or the second terminal or the like) of the transistor is electrically connected to Y through Z2 by at least a third electrical path, and the third electrical path is a fourth electrical path.
  • the fourth electrical path is an electrical path from the drain (or second terminal or the like) of the transistor to the source (or first terminal or the like) of the transistor.
  • X, Y, Z1, and Z2 are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, and the like).
  • the term “electrically connected” in this specification includes in its category such a case where one conductive film has functions of a plurality of components.
  • film and “layer” can be interchanged with each other depending on the case or circumstances.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • FIG. 1A is a top view illustrating a pixel of an imaging device of one embodiment of the present invention, and specific connection forms of the photoelectric conversion element 60, the transistor 51, the transistor 52, the transistor 53, and the transistor 54 in the pixel circuit illustrated in FIG. 2A. An example is shown.
  • FIG. 1B is a cross-sectional view taken along A1-A2 in FIG. 1A. In the drawings, some elements are omitted for clarity.
  • each wiring, each electrode, and the conductor 81 are illustrated as individual elements in the drawing, those that are electrically connected may be provided as the same element.
  • insulating layers 41 and 42 having a function as an interlayer insulating film or a planarizing film are provided between the elements.
  • the insulating layers 41 and 42 can be an inorganic insulating film such as a silicon oxide film or a silicon oxynitride film.
  • an organic insulating film such as an acrylic resin or a polyimide resin may be used.
  • the top surfaces of the insulating layers 41 and 42 are preferably subjected to a planarization process by a CMP (Chemical Mechanical Polishing) method or the like.
  • one of the source electrode and the drain electrode of the transistor 51 is electrically connected to the one electrode 66 of the photoelectric conversion element 60.
  • the other of the source electrode and the drain electrode of the transistor 51 is electrically connected to the gate electrode of the transistor 52.
  • the other of the source electrode and the drain electrode of the transistor 51 is electrically connected to one of the source electrode and the drain electrode of the transistor 53.
  • one of the source electrode and the drain electrode of the transistor 52 is electrically connected to one of the source electrode and the drain electrode of the transistor 54.
  • the other of the source and the drain of the transistor 51 may be electrically connected to one electrode of the capacitor 58 as illustrated in FIG. 2A.
  • the source electrode or the drain electrode of each transistor can function as a wiring.
  • one of the wiring 71 and the wiring 79 can function as a power supply line and the other as an output line.
  • the wiring 72 can function as a power supply line.
  • the wiring 77 can function as a power supply line (low potential).
  • the wirings 75, 76, and 78 can function as signal lines for controlling on / off of the transistors.
  • the wiring 74 can function as a connection wiring.
  • the transistor 51 can function as a transfer transistor for controlling the potential of the charge storage portion (FD) in accordance with the output of the photoelectric conversion element 60.
  • the transistor 52 can function as an amplifying transistor that performs output in accordance with the potential of the charge accumulation portion (FD).
  • the transistor 53 can function as a reset transistor that initializes the potential of the charge accumulation portion (FD).
  • the transistor 54 can function as a selection transistor for selecting a pixel.
  • transistors 51 to 54 transistors whose active layers are formed using an oxide semiconductor (hereinafter referred to as OS transistors) can be used.
  • a MOSFET using silicon causes a short channel effect as it is miniaturized. Therefore, when the gate insulating film is thinned, the gate electrode layer can be brought close to the channel region, so that the control of the channel region by the gate electrode layer is strengthened, and the short channel effect can be suppressed. Therefore, the thinning of the gate insulating film that improves the operation speed and integration degree of the MOSFET and suppresses the short channel effect is used as an effective technique in the MOSFET.
  • a tunnel current passing through the gate insulating film is generated.
  • a gate insulating film such as an insulating film containing silicon oxide (a silicon oxide film or a silicon oxide film containing nitrogen) is thinned.
  • a high-k material for example, a relative dielectric constant of 20
  • an insulating film containing silicon oxide for example, a relative dielectric constant of 3.8 to 4.1
  • the oxide film included in the oxide stacked film has few minority carriers. Therefore, in a MOSFET using an oxide stacked film, a depletion layer is likely to spread greatly. Therefore, without using a high-k material having a high dielectric constant for the gate insulating film, it is possible to use an insulating film with a thickness of 1 nm to 100 nm, preferably 3 nm to 15 nm, as converted to a silicon oxide film. Even when an insulating film with the above-mentioned equivalent film thickness is used, the depletion layer of the oxide multilayer film expands greatly, so that high-speed operation of the MOSFET is possible, and since no tunnel current is generated, no leakage current is generated and high reliability is achieved. Can be achieved. Further, since it is possible to suppress shape defects such as coating defects due to thinning of the gate insulating film, it is possible to suppress yield and characteristic variations.
  • a so-called buried channel transistor in which a channel is formed in the oxide film can be obtained.
  • a buried channel transistor is a surface channel transistor because carriers move through the oxide film without moving through the interface between the oxide stacked film and the gate insulating film, so that there is no decrease in carrier mobility due to surface scattering. High field effect mobility can be obtained.
  • the channel doping step necessary for the MOSFET using silicon is unnecessary.
  • impurities such as hydrogen and silicon are reduced in the oxide stacked film. Accordingly, it is possible to prevent the carrier movement from being hindered, so that the field-effect mobility of the MOSFET using the oxide stacked film can be improved.
  • the oxide semiconductor film has an energy gap of 2.8 eV to 3.2 eV, which is much larger than the energy gap of silicon, 1.1 eV. Since a transistor using a stack of oxide semiconductor films hardly causes avalanche breakdown, it can be said that the resistance to hot carrier deterioration is higher than that of a transistor using silicon. Therefore, the LDD structure is not necessarily formed in the oxide stacked film.
  • the dynamic range of imaging can be expanded.
  • the potential of the charge storage portion (FD) decreases when the intensity of light incident on the photoelectric conversion element 60 is large. Since a transistor including an oxide semiconductor has an extremely low off-state current, a current corresponding to the gate potential can be accurately output even when the gate potential is extremely small. Therefore, the range of illuminance that can be detected, that is, the dynamic range can be expanded.
  • the period in which charge can be held in the charge accumulation portion (FD) can be extremely long. Therefore, it is possible to apply a global shutter system in which charge accumulation operation is simultaneously performed in all pixels without complicating a circuit configuration and an operation method. Therefore, even if the subject is a moving object, an image with small distortion can be easily obtained.
  • the OS transistor can be used in a very wide temperature range because the temperature dependence of variation in electrical characteristics is smaller than that of a transistor using silicon as a channel formation region (hereinafter, Si transistor). Therefore, an imaging device and a semiconductor device having an OS transistor are suitable for mounting on automobiles, aircraft, spacecrafts, and the like.
  • the OS transistor has a higher drain breakdown voltage than the Si transistor.
  • a photoelectric conversion element using a selenium-based material as a photoelectric conversion layer it is preferable to apply a relatively high voltage (for example, 10 V or more) so that an avalanche phenomenon easily occurs. Therefore, by combining an OS transistor and a photoelectric conversion element using a selenium-based material as a photoelectric conversion layer, an imaging device with high reliability can be obtained.
  • a transistor electrically connected to a photoelectric conversion layer including a selenium-based material may be an OS transistor, and another imaging device may include a Si transistor.
  • An imaging device in which an OS transistor and a Si transistor are mixedly mounted can enjoy the advantages of each.
  • the main factor of noise is 1 / f noise, there is regularity with respect to frequency.
  • a carrier number fluctuation model caused by trapping and re-emission of carriers due to trap levels and a mobility fluctuation model caused by phonon scattering have been proposed.
  • a carrier number fluctuation model by carrier capture and re-emission can be applied to an n-channel transistor having silicon in a channel region.
  • the OS transistor is not easily captured and re-emitted.
  • a mobility fluctuation model by phonon scattering or the like can be applied to a p-ch type Si transistor.
  • the present invention can be similarly applied to an n-channel OS transistor.
  • S Id Drain, Current Spectral Density in a range of frequencies (Frequency)
  • S Id Drain, Current Spectral Density in a range of frequencies (Frequency)
  • S Id normalized by Id has also properties that is proportional to Id. This means that when Id is small, the noise is relatively small. This is an advantage that the OS transistor operates at a low current compared to a Si transistor or the like. This property can help to realize a high-performance image sensor or memory with less noise.
  • 29A and 29B are data comparing 1 / f noise characteristics of OS transistors and Si transistors (n-ch type, p-ch type).
  • the OS transistor for explaining the characteristics is a TGSA FET described later.
  • the vertical axis is S ID / Id 2 ⁇ L ⁇ W [m 2 / Hz], which is a value obtained by normalizing the spectral density of the drain current by the drain current and the channel size of the transistor, and measured in the frequency range of 1 Hz to 10 kHz. Is going.
  • L is the channel length of the transistor
  • W is the channel width of the transistor
  • L / W 0.8 ⁇ m / 10 ⁇ m for the Si transistor. is there.
  • an IGZO target In—Ga—Zn oxide target
  • L / W 30 nm / 60 nm
  • the 1 / f noise of the OS transistor is smaller than that of the n-ch type Si transistor.
  • the result is small in the range of 1 Hz to 10 Hz, and large at a frequency higher than 100 Hz.
  • the 1 / f noise of the OS transistor is smaller than that of the n-ch type Si transistor. Furthermore, when compared with a p-ch type Si transistor, it is small in the range of 1 Hz to 500 Hz, and almost the same result at frequencies higher than 500 Hz. That is, it can be said that the 1 / f noise is smaller in the OS transistor than in the p-ch type Si transistor in the range of 1 Hz or more and 10 kHz or less of the frequency logarithmic axis in FIG. 29B.
  • An oxide semiconductor layer formed by a sputtering method using an IGZO target can improve the electrical characteristics of the transistor by appropriately controlling the film formation method. Specifically, it is preferable that the substrate temperature at the time of sputtering film formation is relatively low, and the oxygen concentration in the sputtering gas is not increased more than necessary.
  • An OS made using In: Ga: Zn 4: 2: 4.1 (atomic ratio) as the IGZO target, with an oxygen flow rate of 30% and a substrate temperature of 170 ° C. in the total flow rate of the sputtering gas (Ar + O 2 ). Comparison is made with an OS transistor manufactured with oxygen flow rate of 10% and substrate temperature of room temperature, 50 ° C., 70 ° C., 100 ° C., and 130 ° C. based on the transistor.
  • the oxide semiconductor layer of the reference OS transistor is manufactured under the same conditions as the oxide semiconductor layer of the OS transistor illustrated in FIG. 29B, and the transistor using the oxide semiconductor layer also has 1 / f noise smaller than that of the Si transistor. Show the characteristics. Further, by setting the substrate temperature during sputtering film formation to room temperature to 130 ° C. and the oxygen flow rate of the sputtering gas to 10%, 1 / f noise is further reduced.
  • the substrate temperature during sputtering film formation is 130 ° C. or lower, preferably 70 ° C. or lower, more preferably room temperature or its
  • an oxide semiconductor layer formed at a temperature close to that a transistor having 1 / f noise sufficiently smaller than that of a Si transistor can be formed.
  • a second oxide semiconductor layer (S2) with a thickness of 15 nm manufactured using an IGZO target with In: Ga: Zn 4: 2: 4.1 (atomic ratio), and In: Ga:
  • Each semiconductor layer has a composition in the vicinity of the composition of the target.
  • the gate insulating film is a silicon oxynitride film having a thickness of 10 nm
  • the gate electrode includes titanium nitride having a thickness of 10 nm and tungsten having a thickness of 50 nm thereon.
  • the channel length of the transistor is preferably 10 nm to 3 ⁇ m, particularly preferably 10 nm to 100 nm, and the channel width is preferably 10 nm to 3 ⁇ m, particularly preferably 10 nm to 100 nm.
  • the thickness of the gate insulating film is preferably 1 nm to 100 nm, particularly preferably 3 nm to 15 nm.
  • the transistor noise In the pixel circuit shown in FIGS. 2A and 2B, in order to appropriately set the potential of the gate of the transistor 52 (the potential of the node FD), it is important to reduce the noise of the transistor (eg, the transistor 51) to a certain value or less. . In other words, the transistor noise must be small so as to satisfy the circuit specifications. Except for the case of operating at a high frequency, the noise when operating the pixel circuit is predominantly 1 / f noise.
  • the noise of the circuit needs to be lower than the potential difference of one gradation at a minimum.
  • the noise is as small as 1/10 times ( ⁇ 10 dB), preferably 1/100 times ( ⁇ 20 dB), more preferably 1/1000 times ( ⁇ 30 dB) of the potential difference of one gradation. It is desirable to approach 0.
  • the gradation error due to noise can be considered to be sufficiently close to 0 in consideration of the presence of an error in electrical characteristics that affects the device size and factors of several percent to 10 percent.
  • the gradation error is 2560 mV.
  • ⁇ 0.1 250 mV (25 gradations).
  • the gradation error due to 1 / f noise is about 1/100 to 1/1000, which is sufficiently small.
  • the cause of noise between elements constituting the circuit it is preferable to improve the cause of noise between elements constituting the circuit. For example, when there is a noise generation factor in one of the source electrode or the drain electrode of the transistor 51 through which a low current flows and the electrical connection portion of the photoelectric conversion element 60, the charge in the charge storage portion (FD) is accurately discharged. I can't. The same problem occurs when there is a cause of noise at the connection portion between the other of the source electrode or the drain electrode of the transistor 51 and the charge storage portion (FD).
  • one region where electrical connection is made between the elements it is preferable to use one region where electrical connection is made between the elements. This is because when there are a plurality of regions where electrical connection is performed, different noises are generated in each region. Therefore, it is preferable to suppress the generation of many types of noise by using one region where electrical connection is made between the elements.
  • the amount of noise is proportional to the area of the region where electrical connection between the elements is performed, it is preferable that the area of the region is small within an allowable range.
  • the shape viewed from the upper surface of the region is a substantially rectangular shape or a substantially circular shape, and one side or the diameter thereof is a length that does not exceed the wiring design rule.
  • the electrical connection between the elements is made up of a plurality of openings in the insulating film in contact with the electrode of the element. And a contact plug or wiring is provided in the opening.
  • one of the source electrode and the drain electrode of the transistor 51 and the one electrode of the photoelectric conversion element 60 are electrically connected in one opening 31. Is going.
  • the opening 31 is provided in an insulating layer formed between one of the source electrode and the drain electrode of the transistor 51 and one electrode of the photoelectric conversion element 60.
  • the other of the source electrode or the drain electrode of the transistor 51 and the gate electrode of the transistor 52 are electrically connected in one opening 32.
  • the opening 32 is provided in an insulating layer provided between the other of the source electrode and the drain electrode of the transistor 51 and the gate electrode of the transistor 52.
  • the insulating layer functions as a gate insulating film of each transistor.
  • the source electrode and the drain electrode can form a favorable contact interface with the oxide semiconductor layer and can function as a wiring. Therefore, a circuit including an OS transistor can be configured to generate less noise between elements forming the circuit than a circuit including a transistor having silicon in a channel region.
  • the pixel circuit of the imaging device can accurately convert incident light into an electrical signal.
  • a transistor including an oxide semiconductor may be used for a region other than the pixel circuit, and an oxide semiconductor may be used for a transistor included in a driver circuit of the imaging device.
  • noise can be reduced; therefore, for accurate operation of the imaging device, it is useful to use an oxide semiconductor for a transistor included in a driver circuit of the imaging device.
  • Electrode 66 for example, gold, titanium nitride, molybdenum, tungsten, aluminum, titanium, or the like can be used. Further, for example, a stack in which aluminum is sandwiched between titanium can be used.
  • the electrode 66 can be formed by sputtering or plasma CVD. Note that the electrode 66 may be formed over the substrate, or may be formed over the driving transistor formed in the substrate or formed over the substrate.
  • the electrode 66 illustrated in FIG. 1B preferably has high flatness in order to prevent a short circuit with the electrode 62 due to poor coverage of the photoelectric conversion layer 61 or the like. Note that when the flatness of the electrode 66 described above is improved, the adhesion to the photoelectric conversion layer 61 may be improved. Furthermore, when the flatness of the electrode 66 is high, it contributes to the improvement of the flatness of the upper surface of the photoelectric conversion layer 62.
  • a selenium-based material can be used for the photoelectric conversion layer 61.
  • a photoelectric conversion element using a selenium-based material has a high external quantum efficiency with respect to visible light.
  • the photoelectric conversion efficiency can be increased by performing multiplication of carriers generated by incident light using the charge multiplication effect due to the avalanche phenomenon.
  • Crystalline selenium can be used for the photoelectric conversion layer 61.
  • selenium include single crystal selenium, polycrystalline selenium, microcrystalline selenium, and amorphous selenium (amorphous selenium).
  • single crystal selenium, polycrystalline selenium, and microcrystalline selenium are classified as crystalline selenium.
  • a selenium layer in which crystalline selenium and amorphous selenium are mixed may be used.
  • the crystalline selenium layer can be obtained by heat treatment after forming an amorphous selenium layer.
  • a crystalline selenium layer when used for the photoelectric conversion layer 61, variation in characteristics of each pixel can be reduced by making the grain size of selenium crystals contained in the layer smaller than the pixel pitch.
  • a crystalline selenium layer has characteristics of higher spectral sensitivity to visible light and light absorption coefficient than an amorphous selenium layer. Therefore, it is suitable for imaging in a low illumination environment.
  • FIG. 28A is a diagram illustrating a state in which the electrode 66 is formed on the insulating layer 41.
  • an amorphous selenium layer 61 a is formed on the electrode 66.
  • FIG. 28B is a diagram illustrating a state in which an amorphous selenium layer 61 a is formed on the electrode 66.
  • the plate 121 is placed on the amorphous selenium layer 61a.
  • FIG. 28C is a diagram illustrating a state where the plate 121 is placed on the amorphous selenium layer 61a.
  • the plate 121 is placed for the purpose of applying a predetermined pressure to the amorphous selenium layer 61a.
  • the plate 121 is formed by applying pressure during the step of crystallizing the amorphous selenium layer 61a. It has a function of flattening the upper surface.
  • FIG. 28D is a diagram illustrating a state in which the photoelectric conversion layer 61 is formed on the electrode 66.
  • As the plate 121 a sapphire substrate, a quartz substrate, or a glass substrate can be used.
  • the surface of the plate 121 that contacts the amorphous selenium layer 61 a is preferably flatter than the upper surface of the formed photoelectric conversion layer 61.
  • the amorphous selenium layer 61a may be crystallized without placing the plate 121.
  • the photoelectric conversion layer 61 may be a layer containing a compound of copper, indium, and selenium (CIS).
  • a layer containing a compound of copper, indium, gallium, and selenium (CIGS) may be used.
  • CIS and CIGS a photoelectric conversion element that can utilize an avalanche phenomenon as in the case of a single selenium can be formed.
  • CIS and CIGS are p-type semiconductors, and n-type semiconductors such as cadmium sulfide and zinc sulfide may be provided in contact with each other in order to form a junction. In order to generate the avalanche phenomenon, it is required to apply a relatively high voltage (for example, 10 V or more) to the photoelectric conversion element.
  • the electrode 62 includes, for example, indium tin oxide (ITO), indium tin oxide containing silicon, indium oxide containing zinc, zinc oxide, zinc oxide containing gallium, zinc oxide containing aluminum, tin oxide, and oxide containing fluorine. Tin, tin oxide containing antimony, graphene, or the like can be used, but indium tin oxide and indium tin oxide containing silicon are particularly preferable.
  • the electrode 62 is not limited to a single layer, and may be a stack of different films. Note that indium tin oxide includes In, Sn, and O.
  • the electrode 62 preferably has a high light transmittance so that the light reaches the photoelectric conversion layer 61.
  • the area occupied by one pixel is extremely small, and the area that can be used for light reception is extremely small, so that light transmission becomes more important.
  • the electrode 62 can be formed by a sputtering method or a plasma CVD method.
  • FIG. 28E A state in which the electrode 62 is formed is shown in FIG. 28E. Thus, the photoelectric conversion element 60 is formed.
  • the photoelectric conversion element may further include a hole injection blocking layer 91 between the photoelectric conversion layer 61 and the electrode 62 as shown in FIG. 3F.
  • the hole injection blocking layer 91 is a layer having a function of suppressing injection of holes from the electrode 62 to the photoelectric conversion layer 61.
  • a photoelectric conversion element using a selenium-based material for the photoelectric conversion layer 61 has a large dark current when an electric field is applied.
  • one of the causes of dark current is that charge injection from the electrode to the photoelectric conversion layer 61 could not be suppressed. Therefore, in order to suppress charge injection into the photoelectric conversion layer 61, a hole injection blocking layer 91 made of gallium oxide may be provided between the photoelectric conversion layer 61 and the electrode 62.
  • the layer needs to have a certain thickness or more.
  • the film thickness is preferably 5 nm to 1 ⁇ m, and more preferably 10 nm to 500 nm.
  • a material whose film thickness is easier to control than gallium oxide can be used for the hole injection blocking layer 91.
  • an oxide material can be used for the hole injection blocking layer 91.
  • the oxide material used for the hole injection blocking layer 91 include indium oxide, tin oxide, zinc oxide, In—Zn oxide, Sn—Zn oxide, Al—Zn oxide, Zn—Mg oxide, Sn— Mg oxide, In—Mg oxide, In—Ga oxide, In—Ga—Zn oxide, In—Al—Zn oxide, In—Sn—Zn oxide, Sn—Ga—Zn oxide, Al— Ga-Zn oxide, Sn-Al-Zn oxide, In-Hf-Zn oxide, In-La-Zn oxide, In-Ce-Zn oxide, In-Pr-Zn oxide, In-Nd- Zn oxide, In-Sm-Zn oxide, In-Eu-Zn oxide, In-Gd-Zn oxide, In-Tb-Zn oxide, In-Dy-Zn oxide, In-Ho-Zn oxide , In-Er-
  • an In—Ga—Zn oxide means an oxide containing In, Ga, and Zn as its main components. Moreover, metal elements other than In, Ga, and Zn may be contained.
  • a film formed using an In—Ga—Zn oxide is also referred to as an IGZO film.
  • an In—Ga—Zn oxide is useful as the oxide used for the hole injection blocking layer 91.
  • An In—Ga—Zn oxide tends to be a film having a CAAC (C Axis aligned Crystalline) structure or a microcrystalline oxide film, and an In—Ga—Zn oxide is formed on the hole injection blocking layer 91. When it is used, it becomes a film having crystallinity, which is preferable because it is compatible with the photoelectric conversion layer 61 having crystallinity.
  • the In—Ga—Zn oxide includes at least In, Ga, Zn, and O. Note that a material using Al, Sn, Y, Hf, or Zr instead of Ga is also useful as a material that can exhibit the CAAC structure of the In—Ga—Zn oxide.
  • a film having a CAAC structure has high crystallinity as described later.
  • the photoelectric conversion layer 61 is a selenium layer having crystallinity
  • the hole injection blocking layer 91 and the This is preferable because a film having a CAAC structure is easily formed and the adhesion at the interface is increased.
  • the photoelectric conversion element may include an electron injection blocking layer 92 between the electrode 66 and the photoelectric conversion layer 61 as illustrated in FIG. 3F.
  • the electron injection blocking layer 92 is a layer having a function of suppressing injection of electrons from the electrode 66 to the photoelectric conversion layer 61, and can be provided between the electrode 66 and the photoelectric conversion layer 61.
  • the electron injection blocking layer 92 may be provided with nickel oxide or antimony sulfide.
  • the photoelectric conversion layer 61 and the electrode 62 are not separated between pixels, but may be separated between circuits as shown in the cross-sectional view of FIG. 3A.
  • the partition 67 may not be provided.
  • the electrode 62 and the wiring 77 may be in direct contact with each other.
  • the insulating layer 42 may not be planarized.
  • the partition 67 can be formed using an inorganic insulator, an insulating organic resin, or the like. Further, the partition wall 67 may be colored black or the like for shielding light from the transistor or the like and / or for determining the area of the light receiving portion per pixel.
  • the photoelectric conversion element 60 can be a diode element in which a pn-type or pin-type junction is formed in a silicon substrate.
  • a pin-type diode element using an amorphous silicon film, a microcrystalline silicon film, or the like may be used.
  • FIG. 4A shows an example in which a pin-type thin film photodiode is used for the photoelectric conversion element 60.
  • the photodiode has a configuration in which an n-type semiconductor layer 65, an i-type semiconductor layer 64, and a p-type semiconductor layer 63 are sequentially stacked.
  • Amorphous silicon is preferably used for the i-type semiconductor layer 64.
  • amorphous silicon or microcrystalline silicon containing a dopant imparting each conductivity type can be used.
  • a photodiode using amorphous silicon as a photoelectric conversion layer has high sensitivity in the wavelength region of visible light and can easily detect weak visible light.
  • the n-type semiconductor layer 65 acting as a cathode has an electrical connection with an electrode layer having an electrical connection with the transistor 53.
  • the p-type semiconductor layer 63 acting as an anode has an electrical connection with the wiring 77.
  • the photoelectric conversion element 60 is preferably formed so that the p-type semiconductor layer 63 serves as a light receiving surface. By using the p-type semiconductor layer 63 as the light receiving surface, the output current of the photoelectric conversion element 60 can be increased.
  • the configuration of the photoelectric conversion element 60 in the form of a pin-type thin film photodiode and the connection form of the photoelectric conversion element 60, the transistor 53, and the wiring may be the examples shown in FIGS. 5A to 5F. Note that the configuration of the photoelectric conversion element 60, the connection form of the photoelectric conversion element 60 and the wiring, and the connection form of the transistor 53 and the wiring are not limited to these, and may be other forms.
  • FIG. 5A shows a configuration in which an electrode 62 in contact with the p-type semiconductor layer 63 of the photoelectric conversion element 60 is provided.
  • the electrode 62 acts as an electrode and can increase the output current of the photoelectric conversion element 60.
  • Examples of the electrode 62 include indium tin oxide, indium tin oxide containing silicon, indium oxide containing zinc, zinc oxide, zinc oxide containing gallium, zinc oxide containing aluminum, tin oxide, and tin oxide containing fluorine. Tin oxide containing antimony, graphene, or the like can be used.
  • the electrode 62 is not limited to a single layer, and may be a stack of different films.
  • FIG. 5B shows a configuration in which the p-type semiconductor layer 63 of the photoelectric conversion element 60 and the wiring 74 are connected.
  • FIG. 5C shows a configuration in which an electrode 62 in contact with the p-type semiconductor layer 63 of the photoelectric conversion element 60 is provided, and the wiring 74 and the electrode 62 are connected.
  • FIG. 5D shows a structure in which an opening for exposing the p-type semiconductor layer 63 is provided in the insulating layer covering the photoelectric conversion element 60, and the electrode 62 and the wiring 74 covering the opening have electrical connection.
  • FIG. 5E shows a configuration in which a conductor 81 that penetrates the photoelectric conversion element 60 is provided.
  • the wiring 77 is electrically connected to the p-type semiconductor layer 63 through the conductor 81.
  • the wiring 77 and the electrode 66 are apparently conducted through the n-type semiconductor layer 65.
  • the photoelectric conversion element 60 can have diode characteristics without causing a short circuit between the anode and the cathode.
  • FIG. 5F shows a configuration in which an electrode 62 in contact with the p-type semiconductor layer 63 is provided to the photoelectric conversion element 60 in FIG. 5E.
  • the photoelectric conversion element 60 illustrated in FIGS. 5D to 5F has an advantage that a wide light receiving area can be secured because the light receiving region and the wiring do not overlap.
  • the structure which the insulating layers 41 and 42 are a multilayer may be sufficient.
  • the conductor 81 has a step.
  • the insulating layer 42 includes the insulating layer 42a and the insulating layer 42b.
  • a photodiode having the silicon substrate 40 as a photoelectric conversion layer can be used for the photoelectric conversion element 60.
  • the photoelectric conversion element 60 formed using the above-described selenium-based material, amorphous silicon, or the like can be manufactured using a general semiconductor manufacturing process such as a film formation process, a lithography process, or an etching process.
  • the selenium-based material has a high resistance, and as illustrated in FIG. 1B, the photoelectric conversion layer 61 may be configured not to be separated between circuits. Therefore, the imaging device of one embodiment of the present invention can be manufactured with high yield and low cost.
  • a process with a high degree of difficulty such as a polishing process or a bonding process is required.
  • the imaging device of one embodiment of the present invention may have a multilayer structure including the silicon substrate 40 over which a circuit is formed. For example, as shown in FIGS. 7A and 7B, a transistor 55 and a transistor 56 having an active region on the silicon substrate 40 may overlap with the pixel circuit.
  • the circuit formed on the silicon substrate 40 can have a function of reading a signal output from the pixel circuit, a function of performing a process of converting the signal, and the like, and can include a CMOS inverter.
  • the gates of the transistor 55 (n-ch type) and the transistor 56 (p-ch type) are electrically connected.
  • one of the source and the drain of one transistor is electrically connected to one of the source and the drain of the other transistor.
  • the other of the source or the drain of both transistors is electrically connected to another wiring.
  • the silicon substrate 40 is not limited to a bulk silicon substrate, and a substrate made of germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, or an organic semiconductor can also be used.
  • the transistor 55 and the transistor 56 may be transistors having an active layer 59 of a silicon thin film.
  • the active layer 59 can be made of polycrystalline silicon or SOI (Silicon on Insulator) single crystal silicon.
  • the insulating layer 80 is provided between the layer including the transistors 55 and 56 and the layer including the transistors 51 and 52.
  • Hydrogen in the insulating layer provided in the vicinity of the active regions of the transistors 55 and 56 terminates dangling bonds of silicon. Therefore, the hydrogen has an effect of improving the reliability of the transistor 55 and the transistor 56.
  • hydrogen in the insulating layer provided in the vicinity of the oxide semiconductor layer which is an active layer of the transistor 51 or the like becomes one of the factors for generating carriers in the oxide semiconductor. Therefore, the hydrogen may be a factor that decreases the reliability of the transistor 51 and the like. Therefore, in the case where one layer having a transistor using a silicon-based semiconductor material and the other layer having a transistor using an oxide semiconductor are stacked, the insulating layer 80 has a function of preventing hydrogen diffusion therebetween. Is preferably provided. The reliability of the transistors 55 and 56 can be improved by confining hydrogen in one layer by the insulating layer 80. In addition, since the diffusion of hydrogen from one layer to the other layer is suppressed, the reliability of the transistor 51 and the like can be improved.
  • the insulating layer 80 for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • a circuit for example, a drive circuit formed on the silicon substrate 40, the transistor 51, and the photoelectric conversion element 60 can be formed so as to overlap with each other.
  • the degree of pixel integration can be increased. That is, the resolution of the imaging device can be increased. For example, it is suitable for use in an imaging device having the number of pixels of 4k2k, 8k4k, or 16k8k.
  • the imaging device illustrated in FIG. 7A has a configuration in which no photoelectric conversion element is provided on the silicon substrate 40. Therefore, an optical path to the photoelectric conversion element 60 can be secured without being affected by various transistors and wirings, and a pixel with a high aperture ratio can be formed.
  • any one or more of the transistors 51 to 54 can be formed of a transistor having silicon or the like in an active region or an active layer.
  • both or one of the transistor 55 and the transistor 56 can be a transistor having an oxide semiconductor layer as an active layer.
  • FIG. 8A is a cross-sectional view of an example in which a color filter or the like is added to the imaging device shown in FIGS. 1A and 1B.
  • the cross-sectional view shows a part of a region having a pixel circuit for three pixels.
  • An insulating layer 1500 is formed over the region 1400 where the photoelectric conversion element 60 is formed.
  • the insulating layer 1500 can be formed using a silicon oxide film having high light-transmitting property with respect to visible light.
  • a silicon nitride film may be stacked as the passivation film.
  • a dielectric film such as hafnium oxide may be stacked as the antireflection film.
  • a light shielding layer 1510 is formed over the insulating layer 1500.
  • the light shielding layer 1510 has a function of preventing color mixture of light passing through the upper color filter.
  • a structure in which a metal layer such as aluminum or tungsten, or a dielectric film having a function as an antireflection film is stacked can be used.
  • an organic resin layer 1520 is formed as a planarization film.
  • a color filter 1530a, a color filter 1530b, and a color filter 1530c are formed for each pixel.
  • a color image can be obtained by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to each of the color filters. it can.
  • a microlens array 1540 is provided over the color filter 1530a, the color filter 1530b, and the color filter 1530c. Therefore, light passing through each lens included in the microlens array 1540 passes through the color filter directly below and is irradiated to the photoelectric conversion element. Note that the microlens array 1540 may be omitted.
  • an optical conversion layer 1550 may be used instead of the color filter 1530a, the color filter 1530b, and the color filter 1530c. With such a configuration, an imaging device capable of obtaining images in various wavelength regions can be obtained.
  • an infrared imaging device when a filter that blocks light having a wavelength shorter than or equal to that of visible light is used for the optical conversion layer 1550, an infrared imaging device can be obtained. If a filter that blocks light having an infrared wavelength or less is used for the optical conversion layer 1550, a far-infrared imaging device can be obtained. When a filter that blocks light having a wavelength longer than or equal to that of visible light is used for the optical conversion layer 1550, an ultraviolet imaging device can be obtained.
  • an imaging apparatus that can be used for an X-ray imaging apparatus or the like to obtain an image that visualizes the intensity of radiation can be obtained.
  • radiation such as X-rays transmitted through the subject
  • light fluorescence
  • photoluminescence a phenomenon called photoluminescence
  • image data is acquired by detecting the light with the photoelectric conversion element 60.
  • the imaging device having the configuration may be used for a radiation detector or the like.
  • the scintillator is made of a substance that absorbs energy and emits visible light or ultraviolet light when irradiated with radiation such as X-rays or gamma rays, or a material containing the substance.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • NaI, CsI, CaF 2 , BaF 2 , CeF 3 LiF, LiI, ZnO, etc.
  • Materials and materials in which they are dispersed in resins and ceramics are known.
  • the photoelectric conversion element 60 using a selenium-based material can directly convert radiation such as X-rays into electric charges, and thus can be configured to eliminate a scintillator.
  • the imaging device of one embodiment of the present invention may include a region 1300 in which an OS transistor is provided below the region 1400 as illustrated in FIG. 8C.
  • the configurations of the region 1300 and the region 1400 may be, for example, the configurations illustrated in FIGS. 1A and 1B, FIGS. 4A and 4B, and FIG.
  • the imaging device of one embodiment of the present invention includes a region 1300 in which an OS transistor is provided below the region 1400, and a region 1200 in which an Si transistor is provided below the region 1300. You may have.
  • the configuration of the region 1200, the region 1300, and the region 1400 can be, for example, the configuration illustrated in FIGS. 7A and 7B.
  • FIG. 9A1 shows a state in which the imaging device is bent in the direction of a two-dot chain line X1-X2.
  • 9A2 is a cross-sectional view of a portion indicated by two-dot chain line X1-X2 in FIG. 9A1.
  • 9A3 is a cross-sectional view of a portion indicated by two-dot chain line Y1-Y2 in FIG. 9A1.
  • FIG. 9B1 shows a state in which the imaging device is curved in the direction of a two-dot chain line X3-X4 in the drawing and in the direction of a two-dot chain line Y3-Y4 in the drawing.
  • 9B2 is a cross-sectional view of a portion indicated by two-dot chain line X3-X4 in FIG. 9B1.
  • 9B3 is a cross-sectional view of a portion indicated by two-dot chain line Y3-Y4 in FIG. 9B1.
  • the imaging device By curving the imaging device, field curvature and astigmatism can be reduced. Therefore, optical design of a lens or the like used in combination with the imaging device can be facilitated. For example, since the number of lenses for aberration correction can be reduced, it is possible to easily reduce the size and weight of a semiconductor device using an imaging device. In addition, the quality of the captured image can be improved.
  • one embodiment of the present invention is described in this embodiment. Alternatively, in another embodiment, one embodiment of the present invention will be described. Note that one embodiment of the present invention is not limited thereto. For example, although an example in which the present invention is applied to an imaging device is shown as one embodiment of the present invention, one embodiment of the present invention is not limited thereto. In some cases or depending on circumstances, one embodiment of the present invention may not be applied to an imaging device. For example, one embodiment of the present invention may be applied to a semiconductor device having another function.
  • Embodiment 2 In this embodiment, the pixel circuit described in Embodiment 1 is described.
  • FIG. 10A shows details of the connection form between the pixel circuit and each wiring shown in FIG. 2A.
  • the circuit illustrated in FIG. 10A includes a photoelectric conversion element 60, a transistor 51, a transistor 52, a transistor 53, and a transistor 54.
  • the anode of the photoelectric conversion element 60 is connected to the wiring 316, and the cathode is connected to one of the source and the drain of the transistor 51.
  • the other of the source and the drain of the transistor 51 is connected to the charge accumulation portion (FD), and the gate is connected to the wiring 312 (TX).
  • One of a source and a drain of the transistor 52 is connected to the wiring 314 (GND), the other of the source and the drain is connected to one of the source and the drain of the transistor 54, and a gate is connected to the charge accumulation portion (FD).
  • One of a source and a drain of the transistor 53 is connected to the charge accumulation portion (FD), the other of the source and the drain is connected to the wiring 317, and a gate is connected to the wiring 311 (RS).
  • the other of the source and the drain of the transistor 54 is connected to the wiring 315 (OUT), and the gate is connected to the wiring 313 (SE). All the above connections are electrical connections.
  • a potential such as GND, VSS, or VDD may be supplied to the wiring 314.
  • the potential and voltage are relative. Therefore, the magnitude of the potential of GND is not necessarily 0 volts.
  • the photoelectric conversion element 60 is a light receiving element, and has a function of generating a current corresponding to light incident on the pixel circuit.
  • the transistor 53 has a function of controlling charge accumulation in the charge accumulation unit (FD) by the photoelectric conversion element 60.
  • the transistor 54 has a function of outputting a signal corresponding to the potential of the charge accumulation portion (FD).
  • the transistor 56 has a function of resetting the potential of the charge accumulation portion (FD).
  • the transistor 56 has a function of controlling selection of the pixel circuit at the time of reading.
  • the charge storage portion (FD) is a charge holding node, and holds charges that change according to the amount of light received by the photoelectric conversion element 60.
  • the transistor 52 and the transistor 54 may be connected in series between the wiring 315 and the wiring 314. Therefore, the wiring 314, the transistor 52, the transistor 54, and the wiring 315 may be arranged in this order, or the wiring 314, the transistor 54, the transistor 52, and the wiring 315 may be arranged in this order.
  • the wiring 311 functions as a signal line for controlling the transistor 53.
  • the wiring 312 functions as a signal line for controlling the transistor 51.
  • the wiring 313 functions as a signal line for controlling the transistor 54.
  • the wiring 314 functions as a signal line for setting a reference potential (for example, GND).
  • the wiring 315 functions as a signal line for reading a signal output from the transistor 52.
  • the wiring 316 functions as a signal line for outputting charges from the charge accumulation portion (FD) via the photoelectric conversion element 60, and is a low potential line in the circuit of FIG. 10A.
  • the wiring 317 functions as a signal line for resetting the potential of the charge accumulation portion (FD), and is a high potential line in the circuit of FIG. 10A.
  • the wiring 76 corresponds to the wiring 311 (RS).
  • the wiring 75 corresponds to the wiring 312 (TX).
  • the wiring 78 corresponds to the wiring 313 (SE).
  • the wiring 79 corresponds to the wiring 314 (GND).
  • the wiring 71 corresponds to the wiring 315 (OUT).
  • the wiring 77 corresponds to the wiring 316.
  • the pixel circuit of one embodiment of the present invention may have a structure illustrated in FIG. 10B.
  • the circuit shown in FIG. 10B has the same components as the circuit shown in FIG. 10A, but the anode of the photoelectric conversion element 60 is electrically connected to one of the source and drain of the transistor 51, and the cathode of the photoelectric conversion element 60 is It differs in that it is electrically connected to the wiring 316.
  • the wiring 316 functions as a signal line for supplying a charge to the charge accumulation portion (FD) through the photoelectric conversion element 60, and is a high potential line in the circuit of FIG. 10B.
  • the wiring 317 is a low potential line.
  • an element formed of a selenium-based material and a conductive layer, or an element in which a pin-type junction is formed by a silicon layer can be used.
  • the transistor 51, the transistor 52, the transistor 53, and the transistor 54 can be formed using a silicon semiconductor such as amorphous silicon, microcrystalline silicon, polycrystalline silicon, or single crystal silicon; It is preferable to use the transistor used.
  • a transistor in which a channel formation region is formed using an oxide semiconductor has a characteristic of extremely low off-state current.
  • transistors 52 and 54 if the leakage current is large, unnecessary charge is output to the wiring 314 or the wiring 315. Therefore, transistors in which a channel formation region is formed using an oxide semiconductor are used as these transistors. It is preferable.
  • FIG. 10A An example of operation of the circuit in FIG. 10A will be described with reference to a timing chart shown in FIG. 11A.
  • each wiring is given as a signal that changes in binary.
  • each potential is an analog signal, actually, it can take various values without being limited to binary values depending on the situation.
  • the signal 701 shown in the figure is the potential of the wiring 311 (RS)
  • the signal 702 is the potential of the wiring 312 (TX)
  • the signal 703 is the potential of the wiring 313 (SE)
  • the signal 704 is the potential of the charge accumulation portion (FD)
  • a signal 705 corresponds to the potential of the wiring 315 (OUT).
  • the potential of the wiring 316 is always “Low”, and the potential of the wiring 317 is always “High”.
  • the potential of the wiring 311 (signal 701) is “High” and the potential of the wiring 312 (signal 702) is “High”
  • the potential of the charge accumulation portion (FD) (signal 704) is the potential of the wiring 317 (signal 704). It is initialized to “High”) and the reset operation is started. Note that the potential of the wiring 315 (signal 705) is precharged to “High”.
  • the charge distribution storage unit (FD) (signal 704) starts to decrease due to the reverse current. Since the reverse current increases when the photoelectric conversion element 60 is irradiated with light, the rate of decrease of the potential (signal 704) of the charge storage portion (FD) changes according to the amount of the irradiated light. That is, the channel resistance between the source and the drain of the transistor 54 changes in accordance with the amount of light with which the photoelectric conversion element 60 is irradiated.
  • the potential of the wiring 312 (signal 702) is set to “Low”, the accumulation operation ends, and the potential of the charge accumulation portion (FD) (signal 704) becomes constant.
  • the potential is determined by the amount of charge generated by the photoelectric conversion element 60 during the accumulation operation. That is, it changes according to the amount of light that has been applied to the photoelectric conversion element.
  • the transistor 51 and the transistor 53 are formed using a transistor in which a channel formation region is formed using an oxide film semiconductor layer and have an extremely low off-state current, the charge accumulation unit (FD) is used until a subsequent selection operation (read operation) is performed. ) Can be kept constant.
  • the transistor 54 is turned on to start a selection operation, and the wiring 314 and the wiring 315 are turned on through the transistor 52 and the transistor 54. Then, the potential of the wiring 315 (signal 705) decreases. Note that the precharge of the wiring 315 may be completed before the time D.
  • the speed at which the potential of the wiring 315 (the signal 705) decreases depends on the current between the source and the drain of the transistor 52. That is, it changes according to the amount of light irradiated to the photoelectric conversion element 60 during the accumulation operation.
  • the potential of the wiring 313 (signal 703) is set to “Low”, the transistor 54 is cut off, the selection operation is finished, and the potential of the wiring 315 (signal 705) becomes a constant value.
  • the value which becomes a constant value changes in accordance with the amount of light applied to the photoelectric conversion element 60. Therefore, by acquiring the potential of the wiring 315, the amount of light applied to the photoelectric conversion element 60 during the accumulation operation can be known.
  • the potential of the charge storage portion (FD), that is, the gate voltage of the transistor 52 is decreased. Therefore, the current flowing between the source and the drain of the transistor 52 becomes small, and the potential of the wiring 315 (signal 705) is slowly decreased. Accordingly, a relatively high potential can be read from the wiring 315.
  • the description of the timing chart in FIG. 11A can be referred to.
  • the potential of the wiring 315 is acquired, so that the photoelectric conversion element 60 is irradiated during the accumulation operation. You can know the amount.
  • the pixel circuit illustrated in FIG. 10A may have a mode in which the transistor 5254 is shared by a plurality of pixels as illustrated in FIG.
  • FIG. 15 illustrates a configuration in which the transistor 5254 is shared by a plurality of pixels in the vertical direction; however, the transistor 5254 may be shared by a plurality of pixels in the horizontal direction or the horizontal and vertical directions. With such a structure, the number of transistors included in one pixel can be reduced. Note that although FIG. 15 illustrates a mode in which the transistor 5254 is shared by four pixels, the transistor 5254 may be shared by two, three, or five or more pixels. Further, the pixel circuit illustrated in FIG. 10B can have a similar structure.
  • the pixel circuit of one embodiment of the present invention may have a structure illustrated in FIGS. 12A and 12B.
  • the circuit illustrated in FIG. 12A has a configuration in which the transistor 53, the wiring 316, and the wiring 317 are omitted from the configuration of the circuit illustrated in FIG. 10A, and the wiring 311 (RS) is electrically connected to the anode of the photoelectric conversion element 60.
  • Other configurations are the same as those of the circuit shown in FIG. 10A.
  • 12B has the same components as the circuit shown in FIG. 12A, but the anode of the photoelectric conversion element 60 is electrically connected to one of the source and the drain of the transistor 52, and the cathode of the photoelectric conversion element 60 is It differs in that it is electrically connected to the wiring 311 (RS).
  • the circuit in FIG. 12A can be operated with the timing chart shown in FIG. 11A in the same manner as the circuit in FIG. 10A.
  • the description of the circuit operation in FIG. 10A can be referred to.
  • the photoelectric conversion element 60 is irradiated during the accumulation operation. You can know the amount.
  • the circuit in FIG. 12B can be operated with the timing chart shown in FIG. 11C.
  • the description of the circuit operation in FIG. 10A can be referred to.
  • the photoelectric conversion element 60 is irradiated during the accumulation operation. You can know the amount.
  • the pixel circuit illustrated in FIG. 12A may have a configuration in which the transistor 52 and the transistor 54 are shared by a plurality of pixels as illustrated in FIG.
  • FIG. 16 illustrates a configuration in which the transistor 52 and the transistor 54 are shared by a plurality of pixels in the vertical direction, but the transistor 52 and the transistor 54 may be shared by a plurality of pixels in the horizontal direction or the horizontal and vertical directions.
  • FIG. 16 illustrates a mode in which the transistor 52 and the transistor 54 are shared by four pixels, but two, three, or five or more pixels may be shared.
  • the pixel circuit illustrated in FIG. 12B can have a similar structure.
  • FIGS. 12A and 12B illustrate examples in which the transistor 51 is provided; however, one embodiment of the present invention is not limited thereto. As shown in FIGS. 13A and 13B, the transistor 51 can be omitted.
  • the transistor used in the pixel circuit may have a structure in which a back gate is provided in the transistor 51, the transistor 52, and the transistor 54 as illustrated in FIG. 14A or 14B.
  • FIG. 14A shows a configuration in which a constant potential is applied to the back gate, and the threshold voltage can be controlled.
  • FIG. 14B shows a configuration in which the same potential as that of the front gate is applied to the back gate, and the on-current can be increased.
  • 14A illustrates the structure in which the back gate is electrically connected to the wiring 314 (GND); however, the back gate may be electrically connected to another wiring to which a constant potential is supplied.
  • 14A and 14B show an example in which a back gate is provided in a transistor in the circuit shown in FIG. 12A.
  • FIGS. 10A and 10B, FIGS. 12B, 13A and 13B You can also.
  • a configuration in which the same potential as that of the front gate is applied to the back gate, a configuration in which a constant potential is applied to the back gate, or a configuration in which no back gate is provided for a transistor included in one circuit is arbitrarily selected as necessary.
  • a combined circuit configuration may be used.
  • the transistor 52 and the transistor 54 may be shared by a plurality of pixels as illustrated in FIG.
  • the pixel circuit illustrated in FIG. 14B may have a configuration in which the transistor 52 and the transistor 54 are shared by a plurality of pixels as illustrated in FIG.
  • the operation of the pixel circuit is a repetition of the reset operation, the accumulation operation, and the selection operation.
  • an imaging method for controlling the entire pixel matrix a global shutter method and a rolling shutter method are known.
  • FIG. 19A is a timing chart in the global shutter system. Note that FIG. 19A is an example of an imaging device having a plurality of pixel circuits in a matrix, and the pixel circuit having the circuit of FIG. 10A. The first to nth rows (n is a natural number of 3 or more). The operation of the pixel circuit will be described. The following description of the operation can also be applied to the circuits shown in FIGS. 10B, 12A and 12B, and FIGS. 13A and 13B.
  • a signal 501, a signal 502, and a signal 503 are signals input to the wiring 311 (RS) connected to the pixel circuits in the first row, the second row, and the n-th row.
  • the signal 504, the signal 505, and the signal 506 are signals input to the wiring 312 (TX) connected to the pixel circuits in the first row, the second row, and the n-th row.
  • the signal 507, the signal 508, and the signal 509 are signals input to the wiring 313 (SE) connected to the pixel circuits in the first row, the second row, and the n-th row.
  • a period 510 is a period required for one imaging.
  • a period 511 is a period in which the pixel circuits in each row perform the reset operation at the same time.
  • a period 520 is a period in which the pixel circuits in each row perform the accumulation operation simultaneously. Note that the selection operation is sequentially performed in the pixel circuits in each row.
  • the period 531 is a period in which the pixel circuit in the first row is performing a selection operation. As described above, in the global shutter system, after the reset operation is performed almost simultaneously in all the pixel circuits, the accumulation operation is performed almost simultaneously in all the pixel circuits, and the read operation is sequentially performed for each row.
  • FIG. 19B is a timing chart when the rolling shutter method is used. Note that the description of FIG. 19A can be referred to for the signals 501 to 509.
  • a period 610 is a period required for one imaging.
  • a period 611, a period 612, and a period 613 are reset periods for the first row, the second row, and the n-th row, respectively.
  • a period 621, a period 622, and a period 623 are accumulation operation periods of the first row, the second row, and the n-th row, respectively.
  • a period 631 is a period in which the pixel circuit in the first row is performing a selection operation.
  • the accumulation operation is not performed simultaneously in all the pixel circuits, but is sequentially performed for each row, so that the synchronization of imaging in the pixel circuits in each row is not ensured. Therefore, since the imaging timing is different between the first line and the last line, when the moving object is a subject, an image with a large distortion is obtained.
  • a global shutter system can be easily realized by using a transistor in which a channel formation region is formed using an oxide semiconductor in a pixel circuit.
  • FIG. 20A to 20C are a top view and cross-sectional views of a transistor according to one embodiment of the present invention.
  • 20A is a top view
  • FIG. 20B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 20A
  • FIG. 20C is a cross-sectional view corresponding to the alternate long and short dash line Y1-Y2. Note that in the top view of FIG. 20A, some elements are omitted for clarity of illustration.
  • the transistor 200 includes a conductor 205 (a conductor 205a and a conductor 205b) that functions as a gate electrode, a conductor 260, an insulator 220 that functions as a gate insulating layer, an insulator 222, an insulator 224, and an insulator. 250, an oxide 230 having a region where a channel is formed (oxide 230a, oxide 230b, and oxide 230c), a conductor 240a functioning as one of a source or a drain, and functioning as the other of a source or a drain And an insulator 280 having excess oxygen and an insulator 282 having a barrier property.
  • the oxide 230 includes an oxide 230a, an oxide 230b over the oxide 230a, and an oxide 230c over the oxide 230b. Note that when the transistor 200 is turned on, a current flows mainly in the oxide 230b (a channel is formed). On the other hand, in the oxide 230a and the oxide 230c, a current may flow at the interface with the oxide 230b and in the vicinity thereof (may be a mixed region), but other regions function as an insulator. There is.
  • the oxide 230c is preferably provided so as to cover the side surfaces of the oxide 230a and the oxide 230b.
  • impurities such as hydrogen, water, and halogen are transferred from the insulator 280 to the oxide 230b. Diffusion can be suppressed.
  • the conductor 205 includes a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing any of the above elements as a component (tantalum nitride, nitride).
  • a titanium film, a molybdenum nitride film, a tungsten nitride film, or the like can be used.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and is difficult to oxidize (high oxidation resistance).
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • 20A to 20C illustrate a two-layer structure of the conductor 205a and the conductor 205b; however, the structure is not limited thereto, and may be a single layer or a stacked structure including three or more layers.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the insulator 220 and the insulator 224 are preferably insulators containing oxygen such as a silicon oxide film or a silicon oxynitride film.
  • an insulator containing excess oxygen (containing oxygen in excess of the stoichiometric composition) is preferably used. By providing such an insulator containing excess oxygen in contact with the oxide included in the transistor 200, oxygen vacancies in the oxide can be compensated.
  • the insulator 222 and the insulator 224 are not necessarily made of the same material.
  • the insulator 222 is formed of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,
  • An insulator containing a so-called high-k material such as Sr) TiO 3 (BST) is preferably used in a single layer or a stacked layer.
  • an insulating film having a barrier property against oxygen and hydrogen, such as aluminum oxide and hafnium oxide is preferably used. In the case of using such a material, it functions as a layer which prevents release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the outside.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 220, the insulator 222, and the insulator 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the insulator 222 By including the insulator 222 including a high-k material between the insulator 220 and the insulator 224, the insulator 222 can capture electrons under a specific condition and increase the threshold voltage. That is, the insulator 222 may be negatively charged.
  • the operating temperature of the semiconductor device Or under a temperature higher than the storage temperature (eg, 125 ° C. or higher and 450 ° C. or lower, typically 150 ° C. or higher and 300 ° C. or lower), the potential of the conductor 205 is higher than the potential of the source electrode or the drain electrode.
  • the potential of the conductor 205 is higher than the potential of the source electrode or the drain electrode.
  • the threshold voltage of the transistor that captures an amount of electrons necessary for the electron trap level of the insulator 222 is shifted to the positive side. Note that the amount of electrons captured can be controlled by controlling the voltage of the conductor 205, and the threshold voltage can be controlled accordingly.
  • the transistor 200 is a normally-off transistor that is non-conductive (also referred to as an off state) even when the gate voltage is 0 V.
  • the process for capturing electrons may be performed in the manufacturing process of the transistor. For example, after the formation of the conductor connected to the source electrode or drain electrode of the transistor, after the completion of the previous process (wafer processing), after the wafer dicing process, after packaging, etc., at any stage before factory shipment It is good to do.
  • the threshold voltage can be controlled by appropriately adjusting the film thicknesses of the insulator 220, the insulator 222, and the insulator 224.
  • the total thickness of the insulator 220, the insulator 222, and the insulator 224 is 65 nm or less, preferably 20 nm or less.
  • a transistor with small leakage current when non-conducting it is possible to provide a transistor with small leakage current when non-conducting.
  • a transistor having stable electrical characteristics can be provided.
  • a transistor with high on-state current can be provided.
  • a transistor with a small subthreshold swing value can be provided.
  • a highly reliable transistor can be provided.
  • the oxide 230a, the oxide 230b, and the oxide 230c are formed using a metal oxide such as an In-M-Zn oxide (M is Al, Ga, Y, or Sn). Further, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used.
  • the insulator 250 is formed of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,
  • An insulator containing a so-called high-k material such as Sr) TiO 3 (BST) can be used as a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 250 is preferably formed using an oxide insulator containing oxygen in excess of the stoichiometric composition, like the insulator 224. By providing such an insulator containing excess oxygen in contact with the oxide 230, oxygen vacancies in the oxide 230 can be reduced.
  • the insulator 250 has a barrier property against oxygen and hydrogen such as aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, and silicon nitride.
  • An insulating film can be used.
  • the insulator 250 is formed using such a material, it functions as a layer which prevents release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the outside.
  • the insulator 250 may have a stacked structure similar to that of the insulator 220, the insulator 222, and the insulator 224.
  • the transistor 200 can shift the threshold voltage to the plus side.
  • the transistor 200 is a normally-off transistor that is non-conductive (also referred to as an off state) even when the gate voltage is 0 V.
  • a barrier film may be provided between the oxide 230 and the conductor 260 in addition to the insulator 250.
  • the oxide 230c having a barrier property may be used.
  • oxygen may be in a state in which the oxide substantially matches the stoichiometric composition or in a stoichiometric composition. Many supersaturated states can be obtained. In addition, entry of impurities such as hydrogen into the oxide 230 can be prevented.
  • One of the conductor 240a and the conductor 240b functions as a source electrode, and the other functions as a drain electrode.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the same as a main component can be used.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • a stacked structure of two or more layers may be used.
  • a tantalum nitride and tungsten film may be stacked.
  • a titanium film and an aluminum film are preferably stacked.
  • a two-layer structure in which an aluminum film is stacked on a tungsten film a two-layer structure in which a copper film is stacked on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked on a titanium film, and a tungsten film A two-layer structure in which copper films are stacked may be used.
  • a three-layer structure in which an aluminum film or a copper film is stacked over the film and the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is stacked thereover may be used.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • the conductor 260 having a function as a gate electrode is, for example, a metal selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, tungsten, an alloy containing the above-described metal as a component, or a combination of the above-described metals. It can be formed by using an alloy or the like.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • a metal selected from one or more of manganese and zirconium may be used.
  • a semiconductor typified by polycrystalline silicon doped with an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • an impurity element such as phosphorus
  • silicide such as nickel silicide
  • a two-layer structure in which a titanium film is stacked over an aluminum film is preferable.
  • a two-layer structure in which a titanium film is stacked on a titanium nitride film, a two-layer structure in which a tungsten film is stacked on a titanium nitride film, and a two-layer structure in which a tungsten film is stacked on a tantalum nitride film or a tungsten nitride film are used. Also good.
  • a three-layer structure in which a titanium film and an aluminum film are stacked over the titanium film and a titanium film is stacked thereover may be used.
  • an alloy film or a nitride film in which one or more metals selected from aluminum, titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium are combined may be used.
  • the conductor 260 includes indium tin oxide, indium oxide including tungsten oxide, indium zinc oxide including tungsten oxide, indium oxide including titanium oxide, indium tin oxide including titanium oxide, and indium zinc oxide.
  • a light-transmitting conductive material such as indium tin oxide to which silicon oxide is added can be used.
  • a stacked structure of the above light-transmitting conductive material and the above metal can be used.
  • an insulator 280 and an insulator 282 are provided over the transistor 200.
  • the insulator 280 an insulator containing more oxygen than that in the stoichiometric composition is preferably used. That is, the insulator 280 is preferably formed with a region where oxygen is present in excess of the stoichiometric composition (hereinafter also referred to as an excess oxygen region).
  • an insulator having an excess oxygen region is provided as an interlayer film or the like in the vicinity of the transistor 200 so that oxygen vacancies in the transistor 200 are reduced, so that reliability can be improved. .
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide which desorbs oxygen by heating means that the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3.0 ⁇ 10 20 in TDS analysis.
  • An oxide film having atoms / cm 3 or more. The surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
  • a material containing silicon oxide or silicon oxynitride is preferably used.
  • a metal oxide can be used. Note that in this specification, silicon oxynitride refers to a material with a higher oxygen content than nitrogen, and silicon nitride oxide refers to a material with a higher nitrogen content than oxygen.
  • the insulator 280 that covers the transistor 200 may function as a planarization film that covers the uneven shape below the transistor 200.
  • the insulator 282 is preferably formed using an insulating film having a barrier property against oxygen and hydrogen, such as aluminum oxide and hafnium oxide. In the case of using such a material, the insulator 282 functions as a layer which prevents release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the outside.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • variation in electrical characteristics of the semiconductor device can be suppressed and reliability can be improved.
  • a semiconductor device with reduced power consumption can be provided.
  • FIGS. 21A to 21C illustrate examples of structures applicable to the transistor 200.
  • FIGS. FIG. 21A shows the top surface of the transistor 200. Note that some films are omitted in FIG. 21A for clarity.
  • 21B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 21A
  • FIG. 21C is a cross-sectional view corresponding to Y1-Y2.
  • the structure having the same function as the structure of the transistor 200 illustrated in FIGS. 20A to 20C is denoted by the same reference numeral.
  • the conductor 260 is provided in a two-layer structure (the conductor 260a and the conductor 260b).
  • the same material may be stacked.
  • the conductor 260a is formed using a thermal CVD method, an MOCVD method, or an ALD method.
  • damage during film formation on the insulator 250 can be reduced.
  • the conductor 260b is formed by a sputtering method.
  • the conductor 260 a by including the conductor 260 a over the insulator 250, it is possible to prevent the damage on the insulator 250 from being damaged when the conductor 260 b is formed. Further, since the sputtering method has a higher film formation rate than the ALD method, the yield is high and the productivity can be improved.
  • an insulator 270 is provided so as to cover the conductor 260.
  • the insulator 270 is formed using a substance having a barrier property against oxygen in order to prevent the conductor 260b from being oxidized by the released oxygen. .
  • the insulator 270 can be formed using a metal oxide such as aluminum oxide.
  • the insulator 270 only needs to be provided with a thickness that prevents the conductor 260 from being oxidized.
  • the thickness of the insulator 270 is 1 nm to 10 nm, preferably 3 nm to 7 nm.
  • the range of material selection for the conductor 260 can be increased.
  • a material having low conductivity while having low oxidation resistance such as aluminum can be used.
  • a conductor that can be easily formed or processed can be used.
  • oxidation of the conductor 260 can be suppressed, and oxygen released from the insulator 280 can be efficiently supplied to the oxide 230.
  • the transistor 200 with low power consumption can be provided.
  • FIG. 22A to 22C illustrate examples of structures applicable to the transistor 200.
  • FIG. FIG. 22A shows the top surface of the transistor 200. Note that some films are omitted in FIG. 22A for clarity.
  • 22B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 22A
  • FIG. 22C is a cross-sectional view corresponding to Y1-Y2.
  • the conductor 260 functioning as a gate electrode includes a conductor 260a, a conductor 260b, and a conductor 260c.
  • the oxide 230c only needs to cover the side surface of the oxide 230b, and may be cut on the insulator 224.
  • the conductor 260a is formed using a thermal CVD method, an MOCVD method, or an ALD method. In particular, it is preferable to form using the ALD method. By forming by the ALD method or the like, damage to the insulator 250 due to plasma can be reduced. Further, it is preferable because the coverage of the conductor 260a can be improved. Therefore, the transistor 200 with high reliability can be provided.
  • the conductor 260b is formed using a highly conductive material such as tantalum, tungsten, copper, or aluminum. Further, the conductor 260c formed over the conductor 260b is preferably formed using a conductor having high oxidation resistance such as tungsten nitride.
  • a conductor having high oxidation resistance is used for the conductor 260c having a large area in contact with the insulator 280 having an excess oxygen region, thereby preventing excess oxygen from It is possible to suppress the desorbed oxygen from being absorbed by the conductor 260. Further, oxidation of the conductor 260 can be suppressed, and oxygen released from the insulator 280 can be efficiently supplied to the oxide 230. In addition, by using a highly conductive conductor for the conductor 260b, the transistor 200 with low power consumption can be provided.
  • the oxide 230b is covered with the conductor 260 in the channel width direction.
  • the insulator 224 has a protrusion
  • the side surface of the oxide 230 b can be covered with the conductor 260.
  • the shape of the protrusion of the insulator 224 be adjusted so that the bottom surface of the conductor 260 is closer to the substrate side than the bottom surface of the oxide 230b on the side surface of the oxide 230b. That is, the transistor 200 has a structure in which the oxide 230 b can be electrically surrounded by the electric field of the conductor 260.
  • the structure of the transistor that electrically surrounds the oxide 230b by the electric field of the conductor is referred to as a surrounded channel (s-channel) structure.
  • a channel can be formed in the entire oxide 230b (bulk).
  • the drain current of the transistor can be increased and a larger on-current can be obtained.
  • the entire region of the channel formation region formed in the oxide 230b can be depleted by the electric field of the conductor 260. Therefore, in the s-channel structure, the off-state current of the transistor can be further reduced. Note that by reducing the channel width, the effect of increasing the on-current, the effect of reducing the off-current, and the like due to the s-channel structure can be enhanced.
  • FIGS. 23A to 23C illustrate an example of a structure applicable to the transistor 200.
  • FIGS. FIG. 23A shows the top surface of the transistor 200. Note that some films are omitted in FIG. 23A for clarity.
  • 23B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 23A
  • FIG. 23C is a cross-sectional view corresponding to Y1-Y2.
  • a conductor functioning as a source or a drain has a stacked structure.
  • the conductor 240a and the conductor 240b are preferably formed using a conductor that has high adhesion to the oxide 230b, and the conductor 241a and the conductor 241b are preferably formed using a material having high conductivity.
  • the conductor 240a and the conductor 240b are preferably formed using an ALD method. By forming by ALD method or the like, the coverage can be improved.
  • the transistor 200 with high reliability and low power consumption can be provided.
  • the oxide 230b is surrounded by the conductor 205 and the conductor 260 in the channel width direction.
  • the insulator 222 has a convex portion, the side surface of the oxide 230 b can be covered with the conductor 260.
  • the dielectric constant of the insulator 222 is large, so that the equivalent SiO 2 film thickness (EOT: Equivalent Oxide Thickness) can be reduced. . Therefore, the distance between the conductor 205 and the oxide 230 can be increased by the physical thickness of the insulator 222 without weakening the influence of the electric field from the conductor 205 on the oxide 230. Therefore, the distance between the conductor 205 and the oxide 230 can be adjusted by the thickness of the insulator 222.
  • EOT Equivalent Oxide Thickness
  • the shape of the protrusion of the insulator 224 be adjusted so that the bottom surface of the conductor 260 is closer to the substrate side than the bottom surface of the oxide 230b on the side surface of the oxide 230b. That is, the transistor 200 has a structure in which the oxide 230 b can be electrically surrounded by the electric field of the conductor 260. In this manner, the structure of the transistor that electrically surrounds the oxide 230b by the electric field of the conductor is referred to as a surrounded channel (s-channel) structure. In the transistor 200 having an s-channel structure, a channel can be formed in the entire oxide 230b (bulk).
  • the drain current of the transistor can be increased and a larger on-current can be obtained. Further, the entire region of the channel formation region formed in the oxide 230b can be depleted by the electric field of the conductor 260. Therefore, in the s-channel structure, the off-state current of the transistor can be further reduced. Note that by reducing the channel width, the effect of increasing the on-current, the effect of reducing the off-current, and the like due to the s-channel structure can be enhanced.
  • FIG. 24A to 24C illustrate an example of a structure that can be applied to the transistor 200.
  • FIG. FIG. 24A shows the top surface of the transistor 200. Note that some films are omitted in FIG. 24A for clarity.
  • 24B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 24A
  • FIG. 24C is a cross-sectional view corresponding to Y1-Y2.
  • an oxide 230 c, an insulator 250, and a conductor 260 are formed in an opening formed in the insulator 280.
  • a transistor having a structure in which the arrangement of the conductive film functioning as a gate electrode is determined by self-alignment includes SA s-channel FET (Self Align S-channel FET), trench gate s-channel FET, and TGSA FET ( It can also be called Trench Gate Self Align FET.
  • SA s-channel FET Self Align S-channel FET
  • trench gate s-channel FET trench gate s-channel FET
  • TGSA FET It can also be called Trench Gate Self Align FET.
  • one end portion of the conductor 240a and the conductor 240b and the end portion of the opening formed in the insulator 280 coincide with each other.
  • the three ends of the conductors 240 a and 240 b coincide with part of the ends of the oxide 230. Therefore, the conductor 240a and the conductor 240b can be formed at the same time by providing an opening in the insulator 280 after the oxide 230 is formed. Therefore, masks and processes can be reduced. In addition, yield and productivity can be improved.
  • the conductor 240a, the conductor 240b, the oxide 230a, and the oxide 230b are in contact with the insulator 280 having an excess oxygen region through the oxide 230d. Therefore, the oxide 230d is interposed between the insulator 280 and the oxide 230b having a region where a channel is formed, so that impurities such as hydrogen, water, and halogen can be extracted from the insulator 280. It is possible to suppress diffusion to 230b.
  • the transistor 200 illustrated in FIGS. 24A to 24C has a structure in which the conductors 240a and 240b and the conductor 260 hardly overlap with each other, so that the parasitic capacitance applied to the conductor 260 can be reduced. That is, the transistor 200 having a high operating frequency can be provided.
  • FIGS. 25A to 25C illustrate examples of structures applicable to the transistor 200.
  • FIGS. FIG. 25A shows the top surface of the transistor 200. Note that some films are omitted in FIG. 25A for clarity.
  • 25B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 25A
  • FIG. 25C is a cross-sectional view corresponding to Y1-Y2.
  • An insulator 285 and an insulator 286 are formed over the insulator 282.
  • An oxide 230c, an insulator 250, and a conductor 260 are formed in openings formed in the insulator 280, the insulator 282, and the insulator 285.
  • one end portion of the conductor 240a and the conductor 240b and the end portion of the opening formed in the insulator 280 coincide with each other.
  • the three ends of the conductor 240a and the conductor 240b coincide with part of the ends of the oxide 230a and the oxide 230b. Therefore, the conductor 240a and the conductor 240b can be formed at the same time as the oxide 230a and the oxide 230b or the opening of the insulator 280. Therefore, masks and processes can be reduced. In addition, yield and productivity can be improved.
  • the conductor 240a, the conductor 240b, the oxide 230a, and the oxide 230b are in contact with the insulator 280 having an excess oxygen region through the oxide 230d. Therefore, the oxide 230d is interposed between the insulator 280 and the oxide 230b having a region where a channel is formed, so that impurities such as hydrogen, water, and halogen can be extracted from the insulator 280. It is possible to suppress diffusion to 230b.
  • 25A to 25C can increase the on-state current of the transistor 200 because a high-resistance offset region is not formed.
  • FIGS. 26A to 26C illustrate examples of structures applicable to the transistor 200.
  • FIGS. FIG. 26A shows the top surface of the transistor 200. Note that some films are omitted in FIG. 26A for clarity.
  • 26B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 26A
  • FIG. 26C is a cross-sectional view corresponding to Y1-Y2.
  • the transistor 200 illustrated in FIGS. 26A to 26C has a structure without the oxide 230d.
  • the oxide 230d is not necessarily provided. Therefore, masks and processes can be reduced. In addition, yield and productivity can be improved.
  • the insulator 224 may be provided only in a region overlapping with the oxide 230a and the oxide 230b. In this case, the oxide 230a, the oxide 230b, and the insulator 224 can be processed using the insulator 222 as an etching stopper. Therefore, yield and productivity can be increased.
  • the transistor 200 illustrated in FIGS. 26A to 26C has a structure in which the conductors 240a and 240b and the conductor 260 hardly overlap with each other, so that the parasitic capacitance applied to the conductor 260 can be reduced. That is, the transistor 200 having a high operating frequency can be provided.
  • ⁇ Transistor structure 8> 30A to 30C illustrate examples of structures applicable to the transistor 200.
  • FIG. 30A to 30C illustrate examples of structures applicable to the transistor 200.
  • the structure having the same function as the structure of the transistor 200 illustrated in FIGS. 20A to 20C is denoted by the same reference numeral.
  • a transistor 200 illustrated in FIG. 30A is a cross-sectional view of a channel-etched transistor having a bottom gate structure.
  • a transistor 200 illustrated in FIG. 30B is a cross-sectional view of a channel-protective transistor having a bottom-gate structure.
  • FIG. 30C is a cross-sectional view of a transistor having a top-gate structure.
  • the oxide 230 is a single layer, but may have a three-layer structure of the oxide 230a, the oxide 230b, and the oxide 230c. In any structure, the number of layers constituting the stacked structure is small. Therefore, the transistor 200 with high productivity can be provided.
  • the transistors illustrated in FIGS. 30A to 30C may each have a back gate.
  • the back gate can control the threshold value of the transistor.
  • the mobility of the transistor can be improved.
  • a cross-sectional structure of a transistor having a back gate is illustrated in FIGS. 34A to 34C.
  • a transistor 200 illustrated in FIG. 34A is a cross-sectional view of a channel-etched transistor having a bottom gate structure.
  • a transistor 200 illustrated in FIG. 34B is a cross-sectional view of a channel-protective transistor having a bottom-gate structure.
  • FIG. 34C is a cross-sectional view of a transistor having a top-gate structure.
  • Each of the transistors illustrated in any of the drawings includes a conductive film 248 that can function as a back gate.
  • the oxide 230 is a single layer, but a three-layer structure of the oxide 230a, the oxide 230b, and the oxide 230c may be used. In any structure, the number of layers constituting the stacked structure is small. Therefore, the transistor 200 with high productivity can be provided.
  • An imaging device and a semiconductor device including the imaging device can reproduce a recording medium such as a display device, a personal computer, and a recording medium (typically, a DVD: Digital Versatile Disc). , A device having a display capable of displaying the image).
  • a recording medium such as a display device, a personal computer, and a recording medium (typically, a DVD: Digital Versatile Disc).
  • an electronic device that can use the imaging device according to one embodiment of the present invention and the semiconductor device including the imaging device, a mobile phone, a portable game machine, a portable data terminal, an electronic book, a video camera, a digital Still cameras and other cameras, goggle type displays (head-mounted displays), navigation systems, sound playback devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multifunction printers, automatic teller machines (ATMs) And vending machines.
  • FIGS. 27A to 27F Specific examples of these electronic devices are illustrated in FIGS. 27A to 27F.
  • FIG. 27A illustrates a portable game machine, which includes a housing 901, a housing 902, a display portion 903, a display portion 904, a microphone 905, speakers 906, operation keys 907, a stylus 908, a camera 909, and the like. Note that although the portable game machine illustrated in FIG. 27A includes two display portions 903 and 904, the number of display portions included in the portable game device is not limited thereto.
  • the imaging device of one embodiment of the present invention can be used for the camera 909.
  • FIG. 27B illustrates a portable data terminal, which includes a first housing 911, a display portion 912, a camera 919, and the like. Information can be input and output by a touch panel function of the display portion 912.
  • the imaging device of one embodiment of the present invention can be used for the camera 919.
  • FIG. 27C illustrates a digital camera, which includes a housing 921, a shutter button 922, a microphone 923, a light emitting unit 927, a lens 925, and the like.
  • the imaging device of one embodiment of the present invention can be provided at a position where the lens 925 becomes a focal point.
  • FIG. 27D illustrates a wristwatch-type information terminal, which includes a housing 931, a display portion 932, a wristband 933, a camera 939, and the like.
  • the display unit 932 may be a touch panel.
  • the imaging device of one embodiment of the present invention can be used for the camera 939.
  • FIG. 27E illustrates a video camera, which includes a first housing 941, a second housing 942, a display portion 943, operation keys 944, a lens 945, a connection portion 946, and the like.
  • the operation key 944 and the lens 945 are provided in the first housing 941, and the display portion 943 is provided in the second housing 942.
  • the first housing 941 and the second housing 942 are connected by a connection portion 946, and the angle between the first housing 941 and the second housing 942 can be changed by the connection portion 946. is there.
  • the video on the display portion 943 may be switched according to the angle between the first housing 941 and the second housing 942 in the connection portion 946.
  • the imaging device of one embodiment of the present invention can be provided at a position where the lens 945 is focused.
  • FIG. 27F illustrates a mobile phone which includes a housing 951, a display portion 952, a microphone 957, a speaker 954, a camera 959, an input / output terminal 956, an operation button 955, and the like.
  • the imaging device of one embodiment of the present invention can be used for the camera 959.
  • FIG. 31A shows a top view of the substrate 711 before the dicing process is performed.
  • a semiconductor substrate also referred to as a “semiconductor wafer”
  • a plurality of circuit regions 712 are provided on the substrate 711.
  • a transistor according to one embodiment of the present invention a CPU, an RF tag, an imaging device, or the like can be provided.
  • Each of the plurality of circuit regions 712 is surrounded by the isolation region 713.
  • a separation line (also referred to as “dicing line”) 714 is set at a position overlapping with the separation region 713. By cutting the substrate 711 along the separation line 714, the chip 715 including the circuit region 712 can be cut out from the substrate 711.
  • FIG. 31B shows an enlarged view of the chip 715.
  • a conductive layer or a semiconductor layer may be provided in the separation region 713.
  • ESD that can occur in the dicing process can be reduced, and a reduction in yield due to the dicing process can be prevented.
  • the dicing step is performed while supplying pure water having a specific resistance lowered by dissolving carbon dioxide gas or the like for the purpose of cooling the substrate, removing shavings, and preventing charging.
  • the amount of pure water used can be reduced.
  • the productivity of the semiconductor device can be increased.
  • FIGS. 32A and 32B An example of an electronic component using the chip 715 will be described with reference to FIGS. 32A and 32B.
  • the electronic component is also referred to as a semiconductor package or an IC package.
  • Electronic components are completed by combining the semiconductor device described in the above embodiment and components other than the semiconductor device in an assembly process (post-process).
  • a “back surface grinding step” of grinding the back surface (the surface where the semiconductor device or the like is not formed) of the substrate 711 is performed (step S721). .
  • the electronic component can be downsized.
  • a “dicing process” for separating the substrate 711 into a plurality of chips 715 is performed (step S722).
  • a “die bonding step” is performed in which the separated chip 715 is bonded onto each lead frame (step S723).
  • a suitable method is appropriately selected according to the product, such as bonding with a resin or bonding with a tape. Note that a chip may be bonded on the interposer instead of the lead frame.
  • a “wire bonding process” is performed in which the lead of the lead frame and the electrode on the chip are electrically connected by a thin metal wire (wire) (step S724).
  • a silver wire or a gold wire can be used as the metal thin wire.
  • ball bonding or wedge bonding can be used.
  • the wire-bonded chip is subjected to a “sealing process (molding process)” that is sealed with an epoxy resin or the like (step S725).
  • a sealing process molding process
  • the inside of the electronic component is filled with resin, and the circuit part built in the chip and the wire connecting the chip and the lead can be protected from mechanical external force, and characteristics due to moisture and dust Degradation (decrease in reliability) can be reduced.
  • a “lead plating process” for plating the leads of the lead frame is performed (step S726).
  • the plating process prevents rusting of the lead, and soldering when mounted on a printed circuit board later can be performed more reliably.
  • a “shaping step” for cutting and shaping the lead is performed (step S727).
  • a “marking process” is performed in which a printing process (marking) is performed on the surface of the package (step S728).
  • An electronic component is completed through an “inspection process” (step S729) for checking the appearance shape and the presence or absence of malfunction.
  • FIG. 32B shows a schematic perspective view of the completed electronic component.
  • FIG. 32B shows a schematic perspective view of a QFP (Quad Flat Package) as an example of an electronic component.
  • An electronic component 750 shown in FIG. 32B shows a lead 755 and a chip 715.
  • the electronic component 750 may have a plurality of chips 715.
  • An electronic component 750 illustrated in FIG. 32B is mounted on, for example, a printed circuit board 752.
  • a plurality of such electronic components 750 are combined and each is electrically connected on the printed circuit board 752 to complete a substrate (mounting substrate 754) on which the electronic components are mounted.
  • the completed mounting board 754 is used for an electronic device or the like.
  • a metal oxide film including two types of crystal parts is used for the oxide semiconductor included in the transistor of one embodiment of the present invention.
  • One of the crystal parts also referred to as the first crystal part
  • has orientation in the thickness direction of the film also referred to as a film surface direction, a film formation surface, or a direction perpendicular to the film surface
  • c It is a crystal part having axial orientation.
  • Another of the crystal parts (also referred to as a second crystal part) is a crystal part that does not have c-axis orientation and is oriented in various directions.
  • the metal oxide film used for the oxide semiconductor included in the transistor of one embodiment of the present invention includes such two kinds of crystal parts.
  • the crystal part having c-axis orientation is described separately from the first crystal part, and the crystal part not having c-axis orientation is described separately from the second crystal part.
  • these may not be distinguished because there is no difference in crystallinity and crystal size. That is, the metal oxide film used for the oxide semiconductor included in the transistor of one embodiment of the present invention can be expressed without distinction.
  • the metal oxide film has a plurality of crystal parts, and at least one of the crystal parts in the film may have c-axis orientation. Further, among the crystal parts present in the film, the ratio of the crystal parts not having c-axis orientation may be larger than the ratio of the crystal parts having c-axis orientation.
  • the metal oxide film a plurality of crystal parts are observed in an observation image by a transmission electron microscope in a cross section in the film thickness direction, and the c-axis orientation is not included in the plurality of crystal parts. There are cases where more second crystal parts are observed than the first crystal parts having c-axis orientation. In other words, the metal oxide film has a large proportion of the second crystal part having no c-axis orientation.
  • the second crystal part having no c-axis orientation can serve as an oxygen diffusion path. Therefore, when there is a sufficient oxygen supply source in the vicinity of the metal oxide film, oxygen is supplied to the first crystal part having c-axis orientation through the second crystal part having no c-axis orientation. Can be supplied. Therefore, the amount of oxygen vacancies in the metal oxide film can be reduced. By applying such a metal oxide film to a semiconductor film of a transistor, high reliability and high field effect mobility can be obtained. In this way, the second crystal part having no c-axis orientation serves as an oxygen diffusion path, and oxygen can be supplied to the first crystal part having the c-axis orientation.
  • a metal oxide film including a first crystal part having a second crystal part and a second crystal part having no c-axis orientation is referred to as an oxygen-deficient metal oxide film or an oxygen-deficient oxide semiconductor film. There is a case.
  • a specific crystal plane has orientation with respect to the thickness direction of the film. Therefore, when X-ray diffraction (XRD) measurement is performed on the metal oxide film including the first crystal part in a direction substantially perpendicular to the upper surface of the film, the first diffraction crystal is obtained at a predetermined diffraction angle (2 ⁇ ). A diffraction peak derived from the crystal part 1 is confirmed. On the other hand, even if the metal oxide film has the first crystal part, a diffraction peak may not be sufficiently confirmed due to scattering of X-rays by the support substrate or an increase in background. Note that the height (intensity) of the diffraction peak increases in accordance with the presence ratio of the first crystal portion included in the metal oxide film, and can be an index for estimating the crystallinity of the metal oxide film.
  • XRD X-ray diffraction
  • electron diffraction can be given. For example, when an electron beam diffraction measurement is performed on a cross section and an electron beam diffraction pattern of the metal oxide film is observed, the first region having a diffraction spot due to the first crystal part and the second crystal part are observed. A second region having the resulting diffraction spot is observed.
  • the first region having a diffraction spot due to the first crystal part is derived from the crystal part having c-axis orientation.
  • the second region having a diffraction spot due to the second crystal part is derived from a crystal part having no orientation or a crystal part that is disorderly oriented in any direction. Therefore, different patterns may be observed depending on the beam diameter of the electron beam used for electron beam diffraction, that is, the area of the region to be observed.
  • electron beam diffraction in which the beam diameter of an electron beam is measured from 1 nm ⁇ to 100 nm ⁇ is referred to as nano beam electron diffraction (NBED: Nano Beam Electron Diffraction).
  • the crystallinity of the metal oxide film may be evaluated by a method different from that of NBED.
  • Examples of the method for evaluating the crystallinity of the metal oxide film include electron diffraction, X-ray diffraction, and neutron diffraction.
  • electron diffractions in addition to the NBED shown above, transmission electron microscope (TEM: Transmission Electron Microscopy), scanning electron microscope (SEM: Scanning Electron Microscopy), convergent electron diffraction (CBED: Convergent Electron Limit) Field electron diffraction (SAED: Selected Area Electron Diffraction) or the like can be suitably used.
  • a ring-shaped pattern is observed in the nanobeam electron diffraction pattern under the condition that the beam diameter of the electron beam is increased (for example, 25 nm ⁇ to 100 nm ⁇ or 50 nm ⁇ to 100 nm ⁇ ).
  • the ring-shaped pattern may have a luminance distribution in the radial direction.
  • in NBED in an electron beam diffraction pattern under a condition that the beam diameter of the electron beam is sufficiently small (for example, 1 nm ⁇ to 10 nm ⁇ ), distribution is performed in the circumferential direction (also referred to as ⁇ direction) at the position of the ring-shaped pattern. Multiple spots may be observed. That is, a ring-shaped pattern that can be seen under the condition that the beam diameter of the electron beam is increased is formed by an aggregate of the plurality of spots.
  • Sample A1 is a sample in which a metal oxide film having a thickness of about 100 nm is formed on a glass substrate.
  • the metal oxide film includes indium, gallium, and zinc.
  • the ratio of the oxygen flow rate to the total gas flow rate described above may be referred to as an oxygen flow rate ratio. Note that the oxygen flow rate ratio in the production conditions of the sample A1 is 30%.
  • Sample A2 is a sample in which a metal oxide film having a thickness of about 100 nm is formed on a glass substrate.
  • the substrate was heated to 130 ° C., and argon gas having a flow rate of 180 sccm and oxygen gas having a flow rate of 20 sccm were introduced into the chamber of the sputtering apparatus.
  • the oxygen flow rate ratio under the production conditions of sample A2 is 10%.
  • the conditions other than the substrate temperature and the oxygen flow rate ratio were the same as those of the sample A1 described above.
  • Sample A3 is a sample in which a metal oxide film having a thickness of about 100 nm is formed on a glass substrate.
  • the substrate was set to room temperature (RT), and argon gas having a flow rate of 180 sccm and oxygen gas having a flow rate of 20 sccm were introduced into the chamber of the sputtering apparatus.
  • the oxygen flow rate ratio under the production conditions of sample A3 is 10%.
  • the conditions other than the substrate temperature and the oxygen flow rate ratio were the same as those of the sample A1 described above.
  • Table 1 shows conditions for preparing Samples A1 to A3.
  • FIGS. 35A to 35C, FIGS. 36A to 36C, and FIGS. 37A to 37C show cross-sectional TEM observation results of samples A1 to A3.
  • 35A and 35B are cross-sectional TEM images of the sample A1
  • FIGS. 36A and 36B are cross-sectional TEM images of the sample A2
  • FIGS. 37A and 37B are cross-sectional TEM images of the sample A3.
  • 35C is a high-resolution transmission electron microscope (HR-TEM) image of the cross section of the sample A1
  • FIG. 36C is a cross-sectional HR-TEM image of the sample A2
  • FIG. 37C is the sample A3. It is a cross-sectional HR-TEM image.
  • a spherical aberration correction function may be used for observation of the cross-sectional HR-TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • the Cs-corrected high resolution TEM image can be observed, for example, with an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 38A shows the XRD measurement result of sample A1
  • FIG. 39A shows the XRD measurement result of sample A2
  • FIG. 40A shows the XRD measurement result of sample A3.
  • a powder method (also referred to as a ⁇ -2 ⁇ method) which is a kind of out-of-plane method was used.
  • the ⁇ -2 ⁇ method is a method of measuring the X-ray diffraction intensity by changing the incident angle of the X-ray and setting the angle of the detector provided facing the X-ray source to be the same as the incident angle.
  • GIXRD Gram-Incidence XRD
  • GIXRD is a kind of out-of-plane method in which X-rays are incident from the film surface at an angle of about 0.40 ° and the X-ray diffraction intensity is measured by changing the angle of the detector.
  • Method also referred to as a thin film method or a Seemann-Bohlin method
  • 38A, 39A, and 40A the vertical axis indicates the diffraction intensity in arbitrary units, and the horizontal axis indicates the angle 2 ⁇ .
  • the thickness of the sample in the depth direction is, for example, 10 nm to 100 nm, typically 10 nm to 50 nm.
  • FIGS. 38B and 38C show the electron diffraction pattern of the sample A1
  • FIGS. 39B and 39C show the electron diffraction pattern of the sample A2
  • FIGS. 40B and 40C show the electron diffraction pattern of the sample A3, respectively.
  • the electron beam diffraction patterns shown in FIGS. 38B and 38C, FIGS. 39B and 39C, and FIGS. 40B and 40C are image data in which the contrast is adjusted so that the electron beam diffraction patterns are clear.
  • the brightest bright spot at the center is due to the incident electron beam, and the center of the electron diffraction pattern (both direct spot or transmitted wave). Say).
  • FIG. 38B when the beam diameter of the incident electron beam is 1 nm ⁇ , a plurality of spots distributed circumferentially are seen, so that the metal oxide film is extremely minute and has a plane orientation. It can be seen that a plurality of crystal parts oriented in all directions are mixed.
  • FIG. 38C when the beam diameter of the incident electron beam is 100 nm ⁇ , the diffraction spots from the plurality of crystal parts are connected, and the luminance is averaged to form a ring-shaped diffraction pattern. I can confirm. In FIG. 38C, two ring-shaped diffraction patterns having different radii can be observed.
  • the first ring and the second ring are referred to from the diffraction pattern having a small diameter. It can be confirmed that the brightness of the first ring is higher than that of the second ring. In addition, two spots (first areas) with high luminance are confirmed at positions overlapping the first ring.
  • the radial distance from the center of the first ring substantially coincides with the radial distance from the center of the diffraction spot on the (009) plane in the structural model of single crystal InGaZnO 4 . Further, the first region is a diffraction spot due to the c-axis orientation.
  • c-axis orientation which is oriented in any direction is included in the metal oxide film. It can also be said that there is a crystal part or a second crystal part).
  • the two first regions are symmetrically arranged with respect to the center point of the electron beam diffraction pattern and have the same brightness, so that it is assumed that the two first regions have a two-fold symmetry.
  • the direction of the straight line connecting the two first regions and the center is the direction of the c-axis of the crystal part. Match.
  • the vertical direction is the film thickness direction, it can be seen that there is a crystal part in which the c-axis is oriented in the film thickness direction in the metal oxide film.
  • the metal oxide film of the sample A1 is a film in which a crystal part having c-axis orientation and a crystal part not having c-axis orientation are mixed.
  • the electron diffraction patterns shown in FIGS. 39B and 39C and FIGS. 40B and 40C are almost the same as the electron diffraction patterns shown in FIGS. 38B and 38C.
  • the brightness of the two spots (first region) due to the c-axis orientation is the brightest in the sample A1, darker in the order of the sample A2 and the sample A3, and the proportion of crystal parts having c-axis orientation.
  • sample A1 is the highest, and decreases in the order of sample A2 and sample A3.
  • FIG. 41A is an electron beam diffraction pattern measured with a beam diameter of 100 nm with respect to a metal oxide film having a thickness of 100 nm
  • FIG. 41B is a diagram in which contrast is adjusted for the electron beam diffraction pattern shown in FIG. It is the electron beam diffraction pattern obtained by (1).
  • first regions two clear spots
  • These two spots (first regions) are caused by diffraction spots corresponding to the (001) plane in the structural model of InGaZnO 4 , that is, crystal parts having c-axis orientation.
  • a ring-like pattern (second region) with low luminance appears to overlap with the first region approximately concentrically. This is because the spot due to the structure of the crystal part (second crystal part) having no c-axis orientation is averaged and formed into a ring shape by setting the electron beam diameter to 100 nm.
  • the crystallinity of the metal oxide film can be quantified by acquiring and comparing the line profile including the first region and the line profile including the second region.
  • FIG. 42 shows a region AA ′, a region BB ′, and a region CC ′ in a simulation pattern of electron beam diffraction obtained when the (100) plane of the structural model of InGaZnO 4 is irradiated with an electron beam. It is the figure which attached the auxiliary line of.
  • Region A-A ′ shown in FIG. 42 includes a straight line passing through two diffraction spots caused by the first crystal part having c-axis orientation and a direct spot.
  • the region BB ′ and the region CC ′ illustrated in FIG. 42 each include a straight line passing through a region where a diffraction spot due to the first crystal part having c-axis orientation is not observed and a direct spot.
  • the angle at which the region AA ′ and the region BB ′ or the region CC ′ intersect is around 34 °, specifically, 30 ° to 38 °, preferably 32 ° to 36 °, More preferably, the angle may be not less than 33 ° and not more than 35 °.
  • FIG. 43 shows an image diagram of a line profile for each structure, a relative luminance R, and a diagram explaining a half width of a spectrum (FWHM: Full Width at Half Maximum) resulting from the c-axis orientation obtained from the electron diffraction pattern. .
  • the relative luminance R shown in FIG. 43 is a value obtained by dividing the integral intensity of luminance in the area AA ′ by the integral intensity of luminance in the area BB ′ or the integral intensity of luminance in the area CC ′. is there.
  • the integrated intensity of luminance in the areas AA ′, BB ′, and CC ′ is obtained by removing the direct spot appearing at the center position and the background caused by the direct spot. It is.
  • the strength of the c-axis orientation can be defined quantitatively. For example, as shown in FIG. 43, in the single crystal metal oxide film, the peak intensity of the diffraction spot due to the first crystal part having the c-axis orientation in the region AA ′ is high, and the region BB Since the diffraction spot due to the first crystal part having the c-axis orientation is not seen in 'and the region CC', the relative luminance R exceeds 1 and becomes extremely large.
  • the relative luminance R is highest in the single crystal metal oxide film, and decreases in the order of CAAC + nanocrystal, nanocrystal, and amorphous metal oxide film only in CAAC (details of CAAC will be described later).
  • the relative luminance R is 1 in a nanocrystal that does not have a specific orientation and an amorphous metal oxide film.
  • the full width at half maximum of the single-crystal metal oxide film is the smallest, the full width at half maximum increases in the order of CAAC only, CAAC + nanocrystal, and nanocrystal metal oxide film.
  • the intensity ratio of the integrated intensity of the luminance in the first region to the integrated intensity of the luminance in the second region is important information in estimating the existence ratio of the crystal part having orientation.
  • FIGS. 44A1 and 44A2 show the analysis results using the line profile of the sample A1
  • FIGS. 44B1 and 44B2 show the analysis results using the line profile of the sample A2
  • FIGS. 45A1 and 45A2 show the analysis results using the line profile of the sample A3. , Respectively.
  • FIG. 44A1 is an electron beam diffraction pattern in which the region AA ′, the region BB ′, and the region CC ′ are described in the electron beam diffraction pattern illustrated in FIG. 38C.
  • FIG. 44B1 is illustrated in FIG. 45A1 is an electron beam diffraction pattern in which a region AA ′, a region BB ′, and a region CC ′ are described in the electron beam diffraction pattern shown, and FIG. 45A1 shows the region A ⁇ in the electron beam diffraction pattern shown in FIG. It is the electron beam diffraction pattern which described A ', area
  • region A-A ′, the region B-B ′, and the region C-C ′ can be obtained by normalizing with the brightness of the direct spot appearing at the center position of the electron beam diffraction pattern. This also allows a relative comparison between the samples.
  • the background luminance may be calculated by linear approximation. For example, a region located on the lower luminance side than a straight line drawn along the skirts on both sides of the target peak can be subtracted as the background.
  • the integrated intensity of luminance in the region A-A ′, the region B-B ′, and the region C-C ′ was calculated from the data obtained by subtracting the background by the above-described method.
  • a value obtained by dividing the integrated luminance intensity in the region A-A ′ by the integrated luminance intensity in the region B-B ′ or the integrated luminance intensity in the region C-C ′ was obtained as the relative luminance R.
  • FIG. 46 shows the relative luminance R of the samples A1 to A3.
  • the integrated intensity of the luminance in the region AA ′ is the luminance in the region BB ′ at the peaks located on the left and right of the direct spot in the luminance profiles shown in FIGS. 44A2, 44B2, and 45A2.
  • the relative luminance R of the samples A1 to A3 is as shown below.
  • -Relative luminance R of sample A1 25.00
  • -Relative luminance R of the sample A2 3.04
  • -Relative luminance R of sample A3 1.05
  • the relative luminance R described above is an average value at four positions. As described above, the relative luminance R is highest in the sample A1, and decreases in the order of the sample A2 and the sample A3.
  • the relative luminance R is more than 1 and 40 or less, preferably more than 1 and 10 or less, more preferably It is preferable to use a metal oxide film that exceeds 1 and is 3 or less.
  • Presence ratio of crystal part The existence ratio of the crystal part in the metal oxide film can be estimated by analyzing the cross-sectional TEM image.
  • a two-dimensional fast Fourier transform (FFT: Fast Fourier Transform) process is performed on a TEM image captured at a high resolution to obtain an FFT image.
  • FFT Fast Fourier Transform
  • the obtained FFT image is subjected to a mask process that leaves a range having periodicity and removes the rest.
  • the masked FFT image is then subjected to a two-dimensional inverse Fourier transform (IFFT: Inverse Fast Fourier Transform) to obtain an FFT filtered image.
  • IFFT Inverse Fast Fourier Transform
  • the existence ratio of the crystal part can be estimated from the ratio of the area of the remaining image. Further, by subtracting the area of the remaining image from the area of the region used for the calculation (also referred to as the area of the original image), it is possible to estimate the existence ratio of the portion other than the crystal part.
  • FIG. 47A shows a cross-sectional TEM image of sample A1
  • FIG. 47B shows an image obtained after image analysis of the cross-sectional TEM image of sample A1.
  • FIG. 48A shows a cross-sectional TEM image of sample A2
  • FIG. 48B shows an image obtained after image analysis of the cross-sectional TEM image of sample A2.
  • FIG. 49A shows a cross-sectional TEM image of sample A3, and FIG. 49B shows an image obtained after image analysis of the cross-sectional TEM image of sample A3.
  • the white area in the metal oxide film corresponds to the area including the crystal part having orientation, and the black area does not have orientation. This corresponds to a crystal part or a region including a crystal part oriented in various directions.
  • the ratio of the portion excluding the region including the crystal portion having orientation in the sample A1 was about 43.1%. Further, from the result shown in FIG. 48B, the ratio of the portion excluding the region including the crystal part having orientation in the sample A2 is about 61.7%. From the result shown in FIG. 49B, the ratio of the portion excluding the region including the crystal part having orientation in the sample A3 was about 89.5%.
  • the metal oxide film is a film having extremely high crystallinity. It is preferable because oxygen vacancies are difficult to make and electrical characteristics are very stable.
  • the ratio of the portion excluding the crystal part having orientation in the metal oxide film is 40% or more and less than 100%, preferably 60% or more and 90% or less, the metal oxide film has orientation.
  • the crystal part which has and the crystal part which does not have orientation coexist in a moderate ratio, and it can make electrical characteristics stable and high mobility compatible.
  • LGBR Lateral Growth Buffer Region
  • samples B1 to B3 were produced.
  • a metal oxide film having a thickness of about 50 nm was formed on a glass substrate by a method similar to that of the sample A1 described above. Subsequently, a silicon oxynitride film having a thickness of about 30 nm, a silicon oxynitride film having a thickness of about 100 nm, and a silicon oxynitride film having a thickness of about 20 nm are stacked over the metal oxide film by a plasma CVD method.
  • a metal oxide film may be described as OS and a silicon oxynitride film may be described as GI.
  • an In—Sn—Si oxide film having a thickness of 5 nm was formed by a sputtering method.
  • oxygen addition treatment was performed on the silicon oxynitride film.
  • oxygen addition conditions using an ashing apparatus, a substrate temperature of 40 ° C., and an oxygen gas (16 O) of the flow rate 150 sccm, and a flow rate 100sccm oxygen gas (18 O) is introduced into the chamber, 15 Pa pressure Then, RF power of 4500 W was supplied for 600 seconds between parallel plate electrodes installed in the ashing device so that a bias was applied to the substrate side. Note that oxygen gas ( 16 O) was contained in the silicon oxynitride film at a main component level, and thus oxygen gas ( 18 O) was used to accurately measure the oxygen added by the oxygen addition treatment. .
  • a silicon nitride film having a thickness of about 100 nm was formed by a plasma CVD method.
  • Sample B2 is a sample manufactured by changing the film formation conditions of the metal oxide film from Sample B1.
  • a metal oxide film having a thickness of about 50 nm was formed by a method similar to that for Sample A2 described above.
  • Sample B3 is a sample manufactured by making the film formation conditions of the metal oxide film different from those of Sample B1.
  • a metal oxide film with a thickness of about 50 nm was formed by a method similar to that for Sample A3 described above.
  • Samples B1 to B3 were manufactured through the above steps.
  • SIMS analysis For samples B1 to B3, the concentration of 18 O was measured by SIMS (Secondary Ion Mass Spectrometry) analysis. Note that in SIMS analysis, the above-prepared samples B1 to B3 were not subjected to heat treatment, the samples B1 to B3 were subjected to heat treatment at 350 ° C. for 1 hour in a nitrogen atmosphere, and the samples B1 to B3 were subjected to nitrogen atmosphere. Under these conditions, the following three conditions were set: 450 ° C. and 1 hour heat treatment.
  • 50A to 50C show SIMS measurement results.
  • 50A to 50C show analysis results of a region including GI and OS.
  • 50A to 50C show the results of analysis from the substrate side (also referred to as SSDP (Substrate Side Depth Profile) -SIMS).
  • substrate side also referred to as SSDP (Substrate Side Depth Profile) -SIMS.
  • the gray broken line is a profile under conditions where heat treatment is not performed
  • the black broken line is a profile under conditions where heat treatment is performed at 350 ° C.
  • the black solid line is subjected to heat treatment at 450 ° C. It is a profile of the condition.
  • a metal oxide film in which a crystal part having orientation and a crystal part not having orientation are mixed and the ratio of the crystal part having orientation is low is a film that easily transmits oxygen, in other words, It can be confirmed that the film easily diffuses oxygen. Moreover, it can be confirmed that oxygen in the GI film diffuses into the OS by performing heat treatment at 350 ° C. and 450 ° C.
  • LGBR regions other than crystal parts
  • LGBR cross-sectional observation image
  • oxygen released from the oxide film diffuses in the thickness direction of the metal oxide film due to LGBR. Then, oxygen can be supplied from the lateral direction to the crystal part having orientation through the LGBR. Thereby, oxygen is sufficiently distributed to the crystal part having the orientation of the metal oxide film and other regions, and oxygen vacancies in the film can be effectively reduced.
  • the side surface of the crystal part having orientation Active oxygen (atomic oxygen) is bound to.
  • a metal such as In, M, or Zn is bonded to the bonded active oxygen.
  • the active oxygen and a metal such as In, M, or Zn are repeatedly bonded to each other so that solid phase growth occurs laterally from the side surface of the crystal part having orientation. Lateral growth of crystal parts having such orientation can also be called self-organization.
  • a hydrogen atom that is not bonded to a metal atom is present in the metal oxide film, this may be bonded to an oxygen atom to form OH and be fixed. Therefore, the oxygen deficiency of the metal oxide film by depositing a low temperature fixed amount state where hydrogen atoms are trapped (referred to as V O H) to (V O) (for example, about 1 ⁇ 10 17 cm -3) By forming, OH is suppressed from being formed.
  • V O H generates carriers, a certain amount of carriers are present in the metal oxide film. Thereby, a metal oxide film with an increased carrier density can be formed.
  • oxygen vacancies are simultaneously formed during film formation, but the oxygen vacancies can be reduced by introducing oxygen through LGBR as described above. By such a method, a metal oxide film having a relatively high carrier density and sufficiently reduced oxygen vacancies can be formed.
  • the region other than the crystal part having orientation forms a very fine crystal part having no orientation during film formation, no clear crystal grain boundary is observed in the metal oxide film.
  • the extremely fine crystal part is located between a plurality of crystal parts having orientation.
  • the fine crystal part grows in the lateral direction by heat at the time of film formation, and is bonded to an adjacent crystal part having orientation.
  • the fine crystal part also functions as a region for generating carriers. Accordingly, it is considered that the field-effect mobility of the metal oxide film having such a structure can be remarkably improved by being applied to a transistor.
  • oxygen permeability is improved by using a metal oxide film formed under conditions of a low temperature and a low oxygen flow rate. For this reason, for example, an increase in the amount of oxygen diffused during the manufacturing process of the transistor may reduce defects such as oxygen vacancies in the metal oxide film and at the interface between the metal oxide film and the insulating film. Guessed. It is suggested that the on-state current of the transistor is remarkably increased as a result of reducing the defect level density by such an effect.
  • the transistor with improved on-state current can be suitably used for a switch that can charge and discharge a capacitor at high speed.
  • it can be suitably used for a demultiplexer circuit or the like.
  • etching treatment in an oxygen atmosphere after forming a metal oxide film and forming an oxide insulating film such as a silicon oxide film thereon.
  • Such treatment can reduce the hydrogen concentration in addition to supplying oxygen into the film.
  • fluorine remaining in the chamber may be doped into the metal oxide film at the same time. Fluorine exists as a negatively charged fluorine atom, and is combined with a positively charged hydrogen atom by Coulomb force to generate HF. HF is released out of the metal oxide film during the plasma treatment, and as a result, the hydrogen concentration in the metal oxide film can be reduced.
  • oxygen atoms and hydrogen may be combined and released as H 2 O out of the film.
  • a structure in which a silicon oxide film (or silicon oxynitride film) is stacked on a metal oxide film is considered. Since fluorine in the silicon oxide film is bonded to hydrogen in the film and can exist as electrically neutral HF, it does not affect the electrical characteristics of the metal oxide film. In addition, although Si-F bond may arise, this also becomes electrically neutral. Further, it is considered that HF in the silicon oxide film does not affect oxygen diffusion.
  • Samples C1 to C3 are transistors having a channel length L of 6 ⁇ m and a channel width W of 50 ⁇ m.
  • a titanium film with a thickness of 10 nm and a copper film with a thickness of 100 nm were formed on a glass substrate using a sputtering apparatus. Subsequently, the conductive film was processed by a photolithography method.
  • insulating films were stacked over the substrate and the conductive film.
  • the insulating film was continuously formed in a vacuum using a plasma enhanced chemical vapor deposition (PECVD) apparatus.
  • PECVD plasma enhanced chemical vapor deposition
  • a silicon nitride film with a thickness of 50 nm, a silicon nitride film with a thickness of 300 nm, a silicon nitride film with a thickness of 50 nm, and a silicon oxynitride film with a thickness of 50 nm were used from the bottom.
  • an oxide semiconductor film was formed over the insulating film, and the oxide semiconductor film was processed into an island shape, whereby a semiconductor layer was formed.
  • an oxide semiconductor film with a thickness of 40 nm was formed.
  • an insulating film was formed over the insulating film and the semiconductor layer.
  • a 150 nm thick silicon oxynitride film was formed using a PECVD apparatus.
  • heat treatment was performed.
  • heat treatment was performed at 350 ° C. for 1 hour in a mixed gas atmosphere of nitrogen and oxygen.
  • an opening was formed in a desired region of the insulating film.
  • a dry etching method was used as a method for forming the opening.
  • a conductive film was formed over the insulating film so as to cover the opening, and the conductive film was processed to form an island-shaped conductive film. Further, after the island-shaped conductive film was formed, the island-shaped insulating film was formed by processing the insulating film in contact with the lower side of the conductive film.
  • an oxide semiconductor film having a thickness of 10 nm, a titanium nitride film having a thickness of 50 nm, and a copper film having a thickness of 100 nm were sequentially formed.
  • the titanium nitride film and the copper film were formed using a sputtering apparatus.
  • plasma treatment was performed over the oxide semiconductor film, the insulating film, and the conductive film.
  • the plasma treatment was performed using a PECVD apparatus at a substrate temperature of 220 ° C. in a mixed gas atmosphere of argon gas and nitrogen gas.
  • an insulating film was formed over the oxide semiconductor film, the insulating film, and the conductive film.
  • a silicon nitride film with a thickness of 100 nm and a silicon oxynitride film with a thickness of 300 nm were stacked using a PECVD apparatus.
  • a mask was formed over the formed insulating film, and an opening was formed in the insulating film using the mask.
  • a conductive film was formed so as to fill the opening, and the conductive film was processed into an island shape, so that a conductive film to be a source electrode and a drain electrode was formed.
  • a titanium film with a thickness of 10 nm and a copper film with a thickness of 100 nm were formed using a sputtering apparatus, respectively.
  • an insulating film was formed over the insulating film and the conductive film.
  • an acrylic photosensitive resin film having a thickness of 1.5 ⁇ m was used as the insulating film.
  • the shallow defect level of metal oxide (hereinafter also referred to as sDOS) can be estimated from the electrical characteristics of a transistor using the metal oxide film as a semiconductor film.
  • the following evaluates the density of interface state of the transistor, in addition to the density of the interface states, when considering the number of electrons N trap trapped in interface states, a method for predicting the subthreshold leakage current .
  • the number of electrons trapped in the interface state N trap is, for example, a comparison between the measured value of the drain current-gate voltage (Id-Vg) characteristic of the transistor and the calculated value of the drain current-gate voltage (Id-Vg) characteristic. By doing so, it can be evaluated.
  • the source voltage Vs 0 V
  • the change of the drain current Id with respect to the gate voltage Vg becomes gentle. This is presumably because electrons were trapped in a shallow interface state located near the energy (denoted Ec) at the bottom of the conduction band.
  • the density N it of the interface state is estimated more strictly by considering the number of traps N trap (per unit area and unit energy) trapped in the shallow interface state. Can do.
  • FIG. A broken line shows an ideal Id-Vg characteristic without a trap level obtained by calculation.
  • the solid line indicates the actually measured Id-Vg characteristic.
  • the change in the gate voltage Vg when the drain current changes from Id1 to Id2 is represented by ⁇ V ex . Drain current Id1, the potentials at the target to the interface when the Id2 phi it1, and phi it2, to the change amount of [Delta] [phi it.
  • C tg is the combined capacitance of the insulator and semiconductor per area.
  • ⁇ Q trap can also be expressed by Equation (2) using the trapped number of electrons N trap (per unit area, unit energy). Note that q is an elementary electric quantity.
  • Formula (3) can be obtained by combining Formula (1) and Formula (2).
  • formula (4) can be obtained by taking the limit ⁇ it ⁇ 0 of formula (3).
  • the number of trapped electrons N trap at the interface can be estimated using the ideal Id-Vg characteristic, the actually measured Id-Vg characteristic, and Equation (4). Note that the relationship between the drain current and the potential at the interface can be obtained by the above-described calculation.
  • Equation (5) the unit area, the density N it the number of electrons N trap and interface state per unit energy are related as Equation (5).
  • f (E) is a Fermi distribution function.
  • N is a Fermi distribution function.
  • the N trap obtained from equation (4) By fitting the formula (5), N it is determined.
  • the calculation using a device simulator set the N it, it is possible to obtain a transfer characteristic containing an Id ⁇ 0.1 pA.
  • Equation (4) the result of extracting N trap by applying Equation (4) to the actually measured Id-Vg characteristic shown in FIG. 51 is shown by white circles in FIG.
  • the vertical axis in FIG. 53 represents Fermi energy Ef from the conduction band lower end Ec of the semiconductor. Looking at the broken line, the maximum value is found at a position just below Ec.
  • FIGS. 54A and 54B show the results of back-calculating the Id-Vg characteristics by feeding back the obtained interface state fitting curve to the calculation using the device simulator.
  • FIG. 54A shows an Id-Vg characteristic obtained by calculation when the drain voltage Vd is 0.1 V and 1.8 V, and an actually measured Id-Vg in the transistor when the drain voltage Vd is 0.1 V and 1.8 V. Characteristics.
  • FIG. 54B is a graph in which the drain current Id of FIG. 54A is logarithmic.
  • FIG. 55 shows the result of calculating the average value of the shallow defect level densities of the two sets of samples C1 to C3.
  • the peak value of the shallow defect level density is less than 2.5 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 , indicating that the sample has a very low shallow defect level density.
  • the peak value of the shallow defect level density in the metal oxide film is less than 2.5 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 , preferably less than 1.75 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 , and more.
  • it is less than 1.5 * 10 ⁇ 12 > cm ⁇ -2 > eV ⁇ -1 >, More preferably, it is less than 7.5 * 10 ⁇ 11 > cm ⁇ -2 > eV- 1 .
  • Samples C1 to C3 are transistors in which a metal oxide film with a low density of defect states is formed. This is because a metal oxide film formed under the conditions of a low temperature and a low oxygen flow rate improves oxygen permeability and increases the amount of oxygen diffused during the manufacturing process of the transistor, thereby increasing the amount of oxygen in the metal oxide film. This suggests that defects such as oxygen vacancies at the interface between the metal oxide film and the insulating film are reduced.
  • the metal oxide film can be formed by a sputtering method in an atmosphere containing oxygen.
  • the substrate temperature during film formation is preferably a temperature of room temperature to 150 ° C., preferably 50 ° C. to 150 ° C., more preferably 100 ° C. to 150 ° C., typically 130 ° C.
  • the substrate temperature is preferably a temperature of room temperature to 150 ° C., preferably 50 ° C. to 150 ° C., more preferably 100 ° C. to 150 ° C., typically 130 ° C.
  • the flow rate ratio of oxygen during film formation is 0% to less than 50%, preferably 0% to 30%, more preferably 0% to 20%, and even more preferably 0% to 15%. % Or less, typically 10%.
  • oxygen partial pressure is 0% to less than 50%, preferably 0% to 30%, more preferably 0% to 20%, and even more preferably 0% to 15%. % Or less, typically 10%.
  • a metal oxide film in which a crystal part having orientation and a crystal part having no orientation are mixed can be obtained. Obtainable.
  • the substrate temperature and the oxygen flow rate within the above ranges, it is possible to control the existence ratio of the crystal part having orientation and the crystal part having no orientation.
  • An oxide target that can be used for forming a metal oxide film is not limited to an In—Ga—Zn-based oxide, and includes, for example, an In—M—Zn-based oxide (M is Al, Ga, Y). Or Sn) can be applied.
  • a metal oxide film including a crystal part is formed using a sputtering target including a polycrystalline oxide having a plurality of crystal grains, compared to a case where a sputtering target not including a polycrystalline oxide is used, A metal oxide film having crystallinity is easily obtained.
  • the sputtering target has a plurality of crystal grains and the crystal grains have a layered structure, and there is an interface that is easily cleaved, the ions are allowed to collide with the sputtering target.
  • the crystal grains are cleaved.
  • the sputtering target is, for example, as shown in FIG. 58 described later, and includes a layered structure including In, M (M is Al, Ga, Y, or Sn), and Zn, and oriented in the c-axis direction. It shall have a structure.
  • the crystal grains are tabular or pellet-like clusters, and can also be referred to as nanoclusters.
  • the nanoclusters 20 cleaved from the target are flat, and thus are easily deposited with the plane side facing the surface of the substrate 28.
  • the particles 23 ejected from the target reach the surface of the substrate 28.
  • the particle 23 has an aggregate of one atom or several atoms. Therefore, the particles 23 can also be referred to as atomic particles.
  • the nanocluster has a layered structure oriented in the c-axis direction, including In, M (M is Al, Ga, Y, or Sn), and Zn, as shown in FIG. 58 described later.
  • M is Al, Ga, Y, or Sn
  • Zn as shown in FIG. 58 described later.
  • the particles 23 are more easily bonded to the side surfaces than the upper surface of the nanocluster 20. Accordingly, the particles 23 preferentially adhere to the side surfaces of the nanoclusters 20 so as to fill the regions where the nanoclusters 20 are not formed.
  • the particles 23 are chemically connected to the nanoclusters 20 when the bond is in an active state to form the laterally grown portions 22 (see FIG. 56A). It can also be said that the particles 23 enter the region between the nanocluster
  • the lateral growth part 22 grows in the lateral direction so as to fill the region 26 between the nanoclusters 20 (the region 26 can also be referred to as Lateral Growth Buffer Region (LGBR)) (also referred to as lateral growth).
  • LGBR Lateral Growth Buffer Region
  • the lateral direction refers to a direction perpendicular to the c-axis in the nanocluster 20, for example.
  • the particles 23 adhere to the laterally grown portions 22 of the nanoclusters 20, oxygen diffused via LGBR adheres to the particles 23, and the particles 23 again.
  • the reaction of adhering in the same manner is likely to occur. It is presumed that the solid-phase growth in the horizontal direction is caused by this repetition.
  • Such lateral growth of nanoclusters can also be called self-organization.
  • the lateral growth part 22 collides with each other because the lateral growth part 22 grows laterally.
  • Adjacent nanoclusters 20 are connected with a portion where the laterally growing portion 22 collides as a connecting portion 27 (see FIG. 56B). That is, the connecting portion 27 is formed in the region 26.
  • the particles 23 form the lateral growth portions 22 on the side surfaces of the nanoclusters 20 and the lateral growth portions 22 grow in the lateral direction, thereby filling the regions 26 between the nanoclusters 20. . In this manner, the lateral growth portion 22 is formed until the region where the nanocluster 20 is not formed is filled.
  • the gap between the nanoclusters 20 and the nanoclusters 20 is filled while the particles 23 are laterally grown, so that a clear crystal grain boundary is not formed.
  • the particles 23 are smoothly connected (anchored) between the nanoclusters 20, different crystal structures are formed in the connecting portion 27 from both single crystals and polycrystals.
  • a crystal structure having a strain is formed at the connecting portion 27 between the nanoclusters 20.
  • the crystal structure whose upper surface has a hexagonal shape may be deformed into a pentagon or heptagon.
  • new nanoclusters 20 are formed with the planar side facing the surface of the substrate 28.
  • the particles 23 are deposited so as to fill the region where the nanoclusters 20 are not formed, thereby forming the lateral growth portion 22 (see FIG. 56C).
  • the particles 23 adhere to the side surfaces of the nanoclusters 20 and the laterally grown portions 22 grow laterally, thereby connecting the nanoclusters 20 in the second layer (see FIG. 56D).
  • Film formation continues until the m-th layer (m is an integer of 2 or more) is formed, and a metal oxide film having a stacked body is formed.
  • the bonding or rearrangement of the nanoclusters 20 proceeds on the substrate surface, so that a metal oxide film including a crystal part having orientation is easily formed.
  • the method for forming a metal oxide film of one embodiment of the present invention is not limited to this, and for example, a pulse laser deposition (PLD) method, a plasma enhanced chemical vapor deposition (PECVD) method, thermal CVD (Chemical Vapor Deposition)
  • PLD pulse laser deposition
  • PECVD plasma enhanced chemical vapor deposition
  • thermal CVD Thermal Vapor Deposition
  • an ALD Atomic Layer Deposition
  • a vacuum deposition method may be used.
  • An example of the thermal CVD method is a MOCVD (Metal Organic Chemical Vapor Deposition) method.
  • a metal oxide film can be applied to a semiconductor device such as a transistor.
  • a metal oxide film having semiconductor characteristics hereinafter referred to as an oxide semiconductor film
  • the oxide semiconductor film includes indium (In), M (M represents Al, Ga, Y, or Sn), and Zn (zinc).
  • the element M is aluminum, gallium, yttrium, or tin.
  • boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, Cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be used.
  • a plurality of the aforementioned elements may be combined.
  • FIGS. 57A to 57C do not describe the atomic ratio of oxygen.
  • the terms of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor film are [In], [M], and [Zn].
  • 57A and 57B illustrate an example of a preferable range of the atomic ratio of indium, the element M, and zinc included in the oxide semiconductor film of one embodiment of the present invention.
  • FIG. 58 shows a crystal structure of InMZnO 4 when observed from a direction parallel to the b-axis.
  • a metal element in a layer containing M, Zn, and oxygen hereinafter referred to as an (M, Zn) layer
  • the element M or zinc represents the element M or zinc.
  • the ratio of the element M and zinc shall be equal.
  • the element M and zinc can be substituted and the arrangement is irregular.
  • Indium and element M can be substituted for each other. Therefore, the element M in the (M, Zn) layer can be replaced with indium and expressed as an (In, M, Zn) layer. In that case, a layered structure in which the In layer is 1 and the (In, M, Zn) layer is 2 is employed.
  • the element M in the MZnO 2 layer can be substituted with indium, and can be expressed as an In ⁇ M 1- ⁇ ZnO 2 layer (0 ⁇ ⁇ 1). In that case, a layered structure in which the InO 2 layer is 1 and the In ⁇ M 1- ⁇ ZnO 2 layer is 2 is adopted. Further, indium in the InO 2 layer can be replaced with the element M, and can be expressed as an In 1- ⁇ M ⁇ O 2 layer (0 ⁇ ⁇ 1). In that case, the In 1- ⁇ M ⁇ O 2 layer is 1 and the MZnO 2 layer is 2.
  • the In layer when the In layer is 1 and the (M, Zn) layer is non-integer, the In layer has 1 and the (M, Zn) layer has an integer of multiple layers.
  • the In layer has 1 and the (M, Zn) layer has an integer of multiple layers.
  • a film with an atomic ratio that deviates from the atomic ratio of the target is formed.
  • [Zn] of the film may be smaller than [Zn] of the target.
  • a plurality of phases may coexist in the oxide semiconductor film (two-phase coexistence, three-phase coexistence, and the like).
  • a grain boundary also referred to as a grain boundary
  • a grain boundary may be formed between different crystal structures.
  • the carrier mobility (electron mobility) of the oxide semiconductor film can be increased. This is because, in an oxide semiconductor film containing indium, element M, and zinc, the s orbital of heavy metal mainly contributes to carrier conduction, and by increasing the indium content, the region where the s orbital overlaps becomes larger. Therefore, an oxide semiconductor film with a high indium content has higher carrier mobility than an oxide semiconductor film with a low indium content.
  • the oxide semiconductor film of one embodiment of the present invention preferably has an atomic ratio shown by a region A in FIG. 57A which has a high carrier mobility and a layered structure with few grain boundaries.
  • An oxide semiconductor film having an atomic ratio represented by the region B is an excellent oxide semiconductor film that has particularly high crystallinity and high carrier mobility.
  • the conditions under which the oxide semiconductor film forms a layered structure are not uniquely determined by the atomic ratio. Depending on the atomic ratio, there is a difference in difficulty for forming a layered structure. On the other hand, even if the atomic ratio is the same, there may be a layered structure or a layered structure depending on the formation conditions. Therefore, the region illustrated in the drawing is a region exhibiting an atomic ratio in which the oxide semiconductor film has a layered structure, and the boundaries between the regions A to C are not strict.
  • Metal oxide film structure Next, the structure of the metal oxide film (hereinafter referred to as an oxide semiconductor) is described.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor a CAAC-OS (c-axis-aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like oxide OS) : Amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
  • Amorphous structures are generally isotropic, have no heterogeneous structure, are metastable, have no fixed atomic arrangement, have a flexible bond angle, have short-range order, but long-range order It is said that it does not have.
  • a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor.
  • an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a complete amorphous oxide semiconductor.
  • an a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically similar to an amorphous oxide semiconductor.
  • CAAC-OS First, the CAAC-OS will be described.
  • a CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • the CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • nc-OS is analyzed by XRD.
  • XRD X-ray diffraction
  • the nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS may have a higher density of defect states than the CAAC-OS.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. Since the a-like OS has a void, it has an unstable structure.
  • An a-like OS has a lower density than an nc-OS and a CAAC-OS because it has a void.
  • the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition.
  • the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition.
  • An oxide semiconductor having a density of less than 78% of the single crystal is difficult to form.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3.
  • the density of the nc-OS and the density of the CAAC-OS are 5.9 g / cm 3 or more and 6.3 g / cm. less than cm 3 .
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
  • an oxide semiconductor film for a transistor for example, carrier scattering at a crystal grain boundary can be reduced as compared with a transistor using polycrystalline silicon for a channel region.
  • a transistor can be realized.
  • a highly reliable transistor can be realized.
  • the oxide semiconductor film of one embodiment of the present invention is a film in which a crystal part having orientation and a crystal part not having orientation are mixed. By using such an oxide semiconductor film having crystallinity, a transistor having both high field-effect mobility and high reliability can be realized.
  • Carrier density of metal oxide film The carrier density of the metal oxide film (hereinafter referred to as an oxide semiconductor film) will be described below.
  • oxygen vacancies (Vo) in the oxide semiconductor film As a factor that affects the carrier density of the oxide semiconductor film, oxygen vacancies (Vo) in the oxide semiconductor film, impurities in the oxide semiconductor film, and the like can be given.
  • the density of defect states is increased when hydrogen is bonded to the oxygen vacancies (this state is also referred to as VoH).
  • the carrier density of the oxide semiconductor film can be controlled by controlling the density of defect states in the oxide semiconductor film.
  • the object is to suppress a negative shift in the threshold voltage of the transistor or to reduce the off-state current of the transistor, it is preferable to reduce the carrier density of the oxide semiconductor film.
  • the impurity concentration in the oxide semiconductor film may be decreased and the defect level density may be decreased.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the carrier density of the high-purity intrinsic oxide semiconductor film is less than 8 ⁇ 10 15 cm ⁇ 3 , preferably less than 1 ⁇ 10 11 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and 1 ⁇ What is necessary is just to set it as 10 ⁇ -9 > cm ⁇ -3 > or more.
  • the carrier density of the oxide semiconductor film for the purpose of improving the on-state current of the transistor or improving the field-effect mobility of the transistor, it is preferable to increase the carrier density of the oxide semiconductor film.
  • the impurity concentration of the oxide semiconductor film may be slightly increased or the defect state density of the oxide semiconductor film may be slightly increased.
  • the band gap of the oxide semiconductor film is preferably made smaller.
  • an oxide semiconductor film with a slightly high impurity concentration or a slightly high defect state density within a range where the on / off ratio of the Id-Vg characteristics of the transistor can be obtained can be regarded as substantially intrinsic.
  • the oxide semiconductor film in which the carrier density is increased is slightly n-type. Therefore, an oxide semiconductor film with an increased carrier density may be referred to as “Slightly-n”.
  • the carrier density of the substantially intrinsic oxide semiconductor film is preferably 1 ⁇ 10 5 cm ⁇ 3 or more and less than 1 ⁇ 10 18 cm ⁇ 3 , preferably 1 ⁇ 10 7 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less. More preferably, it is 1 ⁇ 10 9 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less, more preferably 1 ⁇ 10 10 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less, and further preferably 1 ⁇ 10 11 cm ⁇ 3. More preferably, it is 1 ⁇ 10 15 cm ⁇ 3 or less.
  • FIG. 59 illustrates energy bands in a transistor in which an oxide semiconductor film is used for a channel region.
  • FIG. 59 GE represents a gate electrode, GI represents a gate insulating film, OS represents an oxide semiconductor film, and SD represents a source electrode or a drain electrode. That is, FIG. 59 illustrates an example of the energy band of the gate electrode, the gate insulating film, the oxide semiconductor film, and the source or drain electrode in contact with the oxide semiconductor film.
  • a silicon oxide film is used as the gate insulating film and an In—Ga—Zn oxide is used as the oxide semiconductor film.
  • the transition level ( ⁇ f) of defects that can be formed in the silicon oxide film is formed at a position away from the conduction band of the gate insulating film by 3.1 eV, and the oxide when the gate voltage (Vg) is 30V.
  • the Fermi level (Ef) of the silicon oxide film at the interface between the semiconductor film and the silicon oxide film is set to 3.6 eV from the conduction band of the gate insulating film. Note that the Fermi level of the silicon oxide film varies depending on the gate voltage.
  • the Fermi level (Ef) of the silicon oxide film at the interface between the oxide semiconductor film and the silicon oxide film is lowered.
  • white circles in FIG. 59 represent electrons (carriers), and X in FIG. 59 represents a defect level in the silicon oxide film.
  • the carrier when a carrier is thermally excited in a state where a gate voltage is applied, the carrier is trapped at a defect level (X in the figure), and from a plus (“+”) to a neutral (“0”). ”), The charge state of the defect level changes. That is, when the value obtained by adding the above-described thermal excitation energy to the Fermi level (Ef) of the silicon oxide film becomes higher than the defect transition level ( ⁇ f), the charge state of the defect level in the silicon oxide film is positive. From this state, the transistor becomes neutral, and the threshold voltage of the transistor fluctuates in the positive direction.
  • the depth at which the Fermi level at the interface between the gate insulating film and the oxide semiconductor film is formed may be different.
  • the conduction band of the gate insulating film moves upward at and near the interface between the gate insulating film and the oxide semiconductor.
  • the energy difference between the Fermi level at the interface between the gate insulating film and the oxide semiconductor film increases.
  • the charge trapped in the gate insulating film is reduced.
  • the change in the charge state of the defect level that can be formed in the above-described silicon oxide film is reduced, and the gate bias heat ( The variation of the threshold voltage of the transistor under stress can be reduced under stress (Gate Bias Temperature: GBT).
  • the charge trapped in the defect level of the oxide semiconductor film takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor film with a high defect level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentrations of silicon and carbon in the oxide semiconductor film, and the concentrations of silicon and carbon in and near the interface of the oxide semiconductor film Is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor film obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or lower, preferably 2 ⁇ 10 16 atoms / cm 3 or lower.
  • the nitrogen in the oxide semiconductor film is preferably reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor film obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the oxide semiconductor film reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor film containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor film be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than cm 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the oxide semiconductor film preferably has an energy gap of 2 eV or more, or 2.5 eV or more.
  • the thickness of the oxide semiconductor film is 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 60 nm.
  • the oxide semiconductor film is an In-M-Zn oxide
  • the CAC is one structure of a material in which an element included in an oxide semiconductor is unevenly distributed with a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof. Note that in the following, in an oxide semiconductor, one or more metal elements are unevenly distributed, and a region including the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • the state mixed with is also referred to as a mosaic or patch.
  • CAC-IGZO in an In—Ga—Zn oxide is indium oxide (hereinafter referred to as InO X1 (X1 is a real number greater than 0)) or indium zinc oxide.
  • InO X1 X1 is a real number greater than 0
  • objects hereinafter, in X2 Zn Y2 O Z2 ( X2, Y2, and Z2 is larger real) than 0.
  • gallium oxide hereeinafter, GaO X3 (X3 is a large real number) than 0.
  • Or gallium zinc oxide hereinafter referred to as Ga X4 Zn Y4 O Z4 (X4, Y4, and Z4 are real numbers greater than 0)
  • InO X1 or In X2 Zn Y2 O Z2 is uniformly distributed in the film (hereinafter also referred to as cloud shape).
  • CAC-IGZO has a region GaO X3 is the main component, and In X2 Zn Y2 O Z2, or InO X1 is the main component region is a composite oxide semiconductor having a structure that is mixed.
  • the first region indicates that the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that in the second region.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O.
  • ZnO ZnO
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have c-axis orientation and are connected without being oriented in the ab plane.
  • CAC relates to a material structure.
  • CAC is a material structure containing In, Ga, Zn, and O, and is a region that is observed in a part of nanoparticles mainly composed of Ga, and a part of nanoparticles composed mainly of In.
  • the observed region is a configuration in which the regions are randomly dispersed in a mosaic pattern. Therefore, in CAC, the crystal structure is a secondary element.
  • CAC does not include a stacked structure of two or more kinds of films having different compositions.
  • a structure composed of two layers of a film mainly containing In and a film mainly containing Ga is not included.
  • a region GaO X3 is the main component, and In X2 Zn Y2 O Z2 or InO X1 is the main component region, in some cases clear boundary can not be observed.
  • Sample structure and production method >> In the following, nine samples according to one embodiment of the present invention are described. Each sample is manufactured under different conditions for the substrate temperature and the oxygen gas flow rate when the oxide semiconductor film is formed. Note that the sample has a structure including a substrate and an oxide semiconductor over the substrate.
  • a glass substrate is used as the substrate.
  • an In—Ga—Zn oxide with a thickness of 100 nm is formed as an oxide semiconductor over the glass substrate with a sputtering apparatus.
  • 2500 W AC power is supplied to the oxide target installed in the sputtering apparatus.
  • the substrate temperature was set to a temperature at which heating was not performed intentionally (hereinafter also referred to as RT), 130 ° C., or 170 ° C.
  • RT temperature at which heating was not performed intentionally
  • oxygen gas flow rate ratio nine samples are manufactured by setting the flow rate ratio of oxygen gas to the mixed gas of Ar and oxygen (hereinafter also referred to as oxygen gas flow rate ratio) to 10%, 30%, or 100%.
  • FIG. 60 shows the results of measuring the XRD spectrum using the out-of-plane method.
  • the upper part shows the measurement result for the sample whose substrate temperature condition during film formation is 170 ° C.
  • the middle part shows the measurement result for the sample whose substrate temperature condition during film formation is 130 ° C.
  • the lower part shows the measurement result during film formation.
  • the measurement result in the sample is shown.
  • the left column shows the measurement results for the sample with an oxygen gas flow ratio of 10%
  • the center column shows the measurement results for a sample with an oxygen gas flow ratio of 30%
  • the right column shows the oxygen gas flow rate.
  • the measurement result in the sample whose ratio condition is 100% is shown.
  • planar TEM image a planar image acquired by HAADF-STEM
  • sectional image a sectional image
  • the TEM image was observed using a spherical aberration correction function.
  • the HAADF-STEM image was taken by irradiating an electron beam with an acceleration voltage of 200 kV and a beam diameter of about 0.1 nm ⁇ using an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 61A shows the substrate temperature R.D. T.A. , And a plane TEM image of a sample fabricated at an oxygen gas flow rate ratio of 10%.
  • FIG. 61B shows the substrate temperature R.D. T.A. And a cross-sectional TEM image of a sample manufactured at an oxygen gas flow rate ratio of 10%.
  • FIG. 61A the substrate temperature R.D. T.A. , And an electron beam diffraction pattern indicated by black spots a1, black spots a2, black spots a3, black spots a4, and black spots a5 in a planar TEM image of a sample prepared at an oxygen gas flow rate ratio of 10%.
  • the observation of the electron beam diffraction pattern is performed while moving at a constant speed from the 0 second position to the 35 second position while irradiating the electron beam.
  • FIG. 61C shows the result of black point a1
  • FIG. 61D shows the result of black point a2
  • FIG. 61E shows the result of black point a3
  • FIG. 61F shows the result of black point a4, and
  • FIG. 61G shows the result of black point a5.
  • FIG. T.A In the cross-sectional TEM image of the sample manufactured at an oxygen gas flow rate ratio of 10%, the electron beam diffraction pattern indicated by black spot b1, black spot b2, black spot b3, black spot b4, and black spot b5 is observed.
  • FIG. 61H shows the result of black point b1
  • FIG. 61I shows the result of black point b2
  • FIG. 61J shows the result of black point b3
  • FIG. 61K shows the result of black point b4
  • FIG. 61L shows the result of black point b5.
  • a high luminance region in a ring shape can be observed.
  • a plurality of spots can be observed in the ring-shaped region.
  • nc-OS oxide semiconductor having a microcrystal
  • a simple diffraction pattern is observed.
  • nanobeam electron diffraction is performed on the nc-OS using an electron beam with a small probe diameter (for example, less than 50 nm)
  • bright spots are observed.
  • nanobeam electron diffraction is performed on the nc-OS, a region with high luminance may be observed so as to draw a circle (in a ring shape). In addition, a plurality of bright spots may be observed in the ring-shaped region.
  • Substrate temperature R.D. T.A The electron beam diffraction pattern of a sample manufactured at an oxygen gas flow rate ratio of 10% has a ring-like high luminance region and a plurality of bright spots in the ring region. Therefore, the substrate temperature R.D. T.A. And the sample manufactured at an oxygen gas flow rate ratio of 10% has an electron beam diffraction pattern of nc-OS and has no orientation in the plane direction and the cross-sectional direction.
  • an oxide semiconductor with a low substrate temperature or a low oxygen gas flow ratio during deposition has properties that are clearly different from those of an amorphous oxide semiconductor film and a single crystal oxide semiconductor film. Can be estimated.
  • each point in the analysis target region of the sample is irradiated with an electron beam, and the characteristic X-ray energy and the number of occurrences of the sample generated thereby are measured to obtain an EDX spectrum corresponding to each point.
  • the peak of the EDX spectrum at each point is represented by the electron transition from the In atom to the L shell, the electron transition from the Ga atom to the K shell, the electron transition from the Zn atom to the K shell, and the K shell from the O atom.
  • the ratio of each atom at each point is calculated.
  • FIG. 62A to 62C show the substrate temperature R.D. T.A. And EDX mapping in a cross section of a sample fabricated at an oxygen gas flow rate ratio of 10%.
  • FIG. 62A is an EDX mapping of Ga atoms (the ratio of Ga atoms to all atoms is in the range of 1.18 to 18.64 [atomic%]).
  • FIG. 62B is EDX mapping of In atoms (the ratio of In atoms to all atoms is in the range of 9.28 to 33.74 [atomic%]).
  • FIG. 62C is an EDX mapping of Zn atoms (the ratio of Zn atoms to all atoms is in the range of 6.69 to 24.99 [atomic%]).
  • 62A to 62C show the substrate temperature R.D. T.A. In a cross section of a sample manufactured at an oxygen gas flow rate ratio of 10%, a region in the same range is shown. Note that the EDX mapping shows the ratio of elements in light and dark so that the more measurement elements in the range, the brighter the brightness, and the darker the measurement elements. The magnification of EDX mapping shown in FIGS. 62A to 62C is 7.2 million times.
  • the range surrounded by the solid line includes many relatively dark regions, and the range surrounded by the broken line includes many relatively bright regions.
  • the range surrounded by a solid line includes many relatively bright areas, and the range surrounded by a broken line includes many relatively dark areas.
  • the range surrounded by the solid line is a region having a relatively large number of In atoms
  • the range surrounded by a broken line is a region having a relatively small number of In atoms.
  • the right side is a relatively bright region and the left side is a relatively dark region. Therefore, the range surrounded by the solid line is a region mainly composed of In X2 Zn Y2 O Z2 or InO X1 .
  • a range surrounded by a solid line is a region with relatively few Ga atoms
  • a range surrounded by a broken line is a region with relatively many Ga atoms.
  • the upper left region is a relatively bright region
  • the lower right region is a dark region. Therefore, the range surrounded by the broken line is a region whose main component is GaO X3 , Ga X4 Zn Y4 O Z4 , or the like.
  • the distribution of In atoms is relatively more uniform than that of Ga atoms.
  • In X2 Zn Y2 O Z2 is the main component. It seems to be connected to each other through the region.
  • the region mainly composed of In X2 Zn Y2 O Z2 or InO X1 is formed so as to spread in a cloud shape.
  • CAC-IGZO an In—Ga—Zn oxide having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are unevenly distributed.
  • the crystal structure in CAC has an nc structure.
  • the nc structure possessed by CAC has several bright spots (spots) in addition to bright spots (spots) caused by IGZO including single crystal, polycrystal, or CAAC structure in an electron diffraction image.
  • a crystal structure is defined as a region having a high brightness in a ring shape.
  • regions GaO X3 is the main component
  • In X2 Zn Y2 O Z2 or the size of the area InO X1 is the main component is, 0.5 nm or more 10nm or less, or 1nm more 3nm or less Observed at.
  • the diameter of a region in which each metal element is a main component is 1 nm or more and 2 nm or less.
  • CAC-IGZO has a structure different from that of an IGZO compound in which metal elements are uniformly distributed, and has a property different from that of an IGZO compound. That, CAC-IGZO is a region such as GaO X3 is a region which is a main component, In X2 Zn Y2 O Z2 or InO X1 is phase-separated from each other region and, in the main component, is mainly composed of the elements Has a mosaic structure.
  • CAC-IGZO when CAC-IGZO is used for a semiconductor element, a high on-current can be obtained because the properties caused by GaO X3 and the like and the properties caused by In X2 Zn Y2 O Z2 or InO X1 act complementarily. (I on ) and high field effect mobility ( ⁇ ) can be realized.
  • CAC-IGZO is most suitable for various semiconductor devices including a display.

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Abstract

ノイズの小さいトランジスタを提供する。ノイズの小さいトランジスタを有する撮像装置を提供する。 第１の酸化物半導体と、 第２の酸化物半導体と、 第３の酸化物半導体と、 ゲート絶縁膜と、 ゲート電 極と、を有し第２の酸化物半導体は、第１の酸化物半導体と、第３の酸化物半導体との間に設けられ、 第１の酸化物半導体は、Ｉｎと、Ｚｎと、Ｇａと、をＩｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）及 びその近傍の組成で有し、第２の酸化物半導体は、Ｉｎと、Ｚｎと、Ｇａと、をＩｎ：Ｇａ：Ｚｎ＝ ４：２：４．１（原子数比）及びその近傍の組成で有し、第３の酸化物半導体は、Ｉｎと、Ｚｎと、 Ｇａと、をＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）及びその近傍の組成で有し、第２の酸化物半 導体は、結晶構造を有することを特徴とする、トランジスタ。

Description

トランジスタ、撮像装置
本発明の一態様は、酸化物半導体を用いたトランジスタ、及び、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体が広く知られているが、その他の材料として酸化物半導体が注目されている。
これまで、シリコン半導体を用いたＭＯＳＦＥＴでは、素子特性を向上させるため、微細化が進められてきた。ＭＯＳＦＥＴのチャネル長が短くなると、遮断周波数ｆが向上するため、動作速度を向上させることができる。また、ＭＯＳＦＥＴの集積度が向上する。
しかしながら、ＭＯＳＦＥＴのチャネル長が短くなるに伴い、パンチスルー現象や、しきい値電圧が変動するなど、いわゆる短チャネル効果が引き起こされるという問題があった。
短チャネル効果に対しては、様々な対策がなされている。例えば、ゲート絶縁膜を薄膜化すると、ゲート電極層をチャネル領域に近づけることができるため、ゲート電極によるチャネル領域への支配が強まり、上記短チャネル効果を抑制することが可能となる。よって、短チャネル効果の抑制をもたらすゲート絶縁膜の薄膜化は、ＭＯＳＦＥＴにおいて有効な技術として用いられている。
しかし、ゲート絶縁膜を薄膜化（例えば３ｎｍ以下）すると、ゲート絶縁膜を通過するトンネル電流の発生が問題となる。この問題を解決するために、ゲート絶縁膜材料として酸化シリコンの代わりに、より高い誘電率を有するｈｉｇｈ−ｋ材料（例えば、ハフニウム酸化物）を用いる試みが研究されている（例えば、特許文献５及び特許文献６参照）。ｈｉｇｈ−ｋ材料を用いることによって、物理的な膜厚をトンネル電流が流れない程度に維持しながら、実効的な酸化シリコン換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）を減少させる（例えば、３ｎｍ以下）ことができる。
また、一般的には、ＭＯＳＦＥＴのチャネル形成領域全体に浅くリンやホウ素などの不純物元素を微量に添加するというチャネルドープという対策もなされている（例えば、特許文献７参照）。
短チャネル効果に対して様々な対策がなされているが、これらの対策によって新たな問題も生じている。例えば、上記のチャネルドープでは、意図的に添加された不純物元素によってキャリアの移動が阻害され、キャリアの移動度が大幅に低下してしまうという欠点を有している。これにより、ＭＯＳＦＥＴの電界効果移動度が大幅に低下するという問題がある。
そこで、例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。酸化物半導体を用いたトランジスタは上述のような短チャネル効果は問題とはなりにくい。
また、特許文献３では、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコンを有するトランジスタを周辺回路に用いる構成の撮像装置が開示されている。
また、特許文献４では、シリコンを有するトランジスタと、酸化物半導体を有するトランジスタと、結晶性シリコン層を有するフォトダイオードを積層する構成の撮像装置が開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報 特開２０１３−２４３３５５号公報 特開２００１−２７４３７８号公報 特開２００６−２５３４４０号公報 特開平４−２０６９７１号
撮像装置の画素回路は、入射光を電気信号に変換する機能を有する。入射光を適切な電気信号に変換するには、トランジスタのノイズを一定値以下とすることが重要である。つまり、トランジスタのノイズは小さいことが望まれる。
したがって、本発明の一態様では、ノイズの小さいトランジスタを提供することを目的の一つとする。または、入射光を適切な電気信号に変換することのできる撮像装置を提供することを目的の一つとする。または、ノイズの小さいトランジスタを有する撮像装置を提供することを目的の一つとする。または、高速動作に適した撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、集積度の高い撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、低照度下で撮像することができる撮像装置を提供することを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを目的の一つとする。または、広い温度範囲において使用可能な撮像装置を提供することを目的の一つとする。または、高開口率の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体を用いて形成されたトランジスタを有する撮像装置に関する。
本発明の一態様は、酸化物半導体を有し、１／ｆノイズが、チャネル領域にシリコンを有するｎ−ｃｈ　ＭＯＳトランジスタよりも小さい特性を有することを特徴とする電界効果トランジスタである。また、１／ｆノイズが、チャネル領域にシリコンを有するｐ−ｃｈ　ＭＯＳトランジスタ以下である特性を有することを特徴とする電界効果トランジスタである。
また、本発明の他の一態様は、酸化物半導体を有し、１Ｈｚ以上１０Ｈｚ以下の動作周波数において、１／ｆノイズがチャネル領域にシリコンを有するｐ−ｃｈ　ＭＯＳトランジスタよりも小さい特性を有することを特徴とする電界効果トランジスタである。または、酸化物半導体を有し、動作周波数領域の６０％以上の領域において、チャネル領域にシリコンを有する１／ｆノイズがｐ−ｃｈ　ＭＯＳトランジスタよりも小さい特性を有することを特徴とする電界効果トランジスタである。
また、本発明の他の一態様は、第１の酸化物半導体と、第２の酸化物半導体と、第３の酸化物半導体と、ゲート絶縁膜と、ゲート電極と、を有し、第２の酸化物半導体は、第１の酸化物半導体と、第３の酸化物半導体との間に設けられ、第１の酸化物半導体は、Ｉｎと、Ｚｎと、Ｇａと、をＩｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）及びその近傍の組成で有し、第２の酸化物半導体は、Ｉｎと、Ｚｎと、Ｇａと、をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）及びその近傍の組成で有し、第３の酸化物半導体は、Ｉｎと、Ｚｎと、Ｇａと、をＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）及びその近傍の組成で有し、第２の酸化物半導体は、結晶構造を有することを特徴とする、トランジスタである。
なお、本発明の一態様において、トランジスタのチャネル長は、１０ｎｍ以上３μｍ以下としてもよい。さらに、トランジスタのチャネル長は、１０ｎｍ以上１００ｎｍ以下としてもよい。また、本発明の一態様は、トランジスタのチャネル幅は、１０ｎｍ以上３μｍ以下としてもよい。さらに、トランジスタのチャネル幅は、１０ｎｍ以１００ｎｍ以下としてもよい。
さらに、本発明の一態様において、酸化物半導体は、結晶構造を有し、結晶構造は、ｃ軸配向性を有する領域を含んでいてもよい。また、酸化物半導体は、結晶構造を有し、結晶構造は、ｃ軸配向性を有していてもよい。
また、本発明の一態様に係るトランジスタは、ゲート絶縁膜は、厚さが１ｎｍ以上１００ｎｍ以下である部分を有していることが好ましい。さらに好ましくは、ゲート絶縁膜は、厚さが３ｎｍ以上１５ｎｍ以下である。また、第３の酸化物半導体は、ゲート絶縁膜と接する領域を有してもよい。また、第３の酸化物半導体の上面は、ゲート絶縁膜と接する領域を有していてもよい。
なお、本発明の一態様に係るトランジスタと、第１の電極と、第２の電極と、第１の電極と第２の電極との間の光電変換層と、を有し、第１の電極または第２の電極の一方は、トランジスタに電気的に接続されていることを特徴とする、撮像装置もまた、本発明の一態様である。さらに、本発明の一態様に係る撮像装置は、第２のトランジスタを有し、第２のトランジスタのチャネル領域は、シリコンを有していてもよい。
本発明の一態様を用いることで、ノイズの小さいトランジスタを提供することができる。または、入射光を適切な電気信号に変換することのできる撮像装置を提供することができる。または、ノイズの小さいトランジスタを有する撮像装置を提供することができる。または、高速動作に適した撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、集積度の高い撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、低照度下で撮像することができる撮像装置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供することができる。または、広い温度範囲において使用可能な撮像装置を提供することができる。または、高開口率の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
図１Ａ及び１Ｂは撮像装置を説明する上面図および断面図である。
図２Ａ及び２Ｂは撮像装置が有する回路を説明する図である。
図３Ａ乃至３Ｆは光電変換素子の接続形態を説明する断面図である。
図４Ａ及び４Ｂは撮像装置を説明する断面図である。
図５Ａ乃至５Ｆは光電変換素子の接続形態を説明する断面図である。
図６は撮像装置を説明する断面図である。
図７Ａ及び７Ｂは撮像装置を説明する断面図である。
図８Ａ乃至８Ｄは撮像装置の構成を説明する断面図である。
図９Ａ１、９Ａ２、９Ａ３、９Ｂ１、９Ｂ２、及び９Ｂ３は湾曲した撮像装置を示す。
図１０Ａ及び１０Ｂは画素回路の構成を説明する。
図１１Ａ乃至１１Ｃは画素回路の動作を説明するタイミングチャートである。
図１２Ａ及び１２Ｂは画素回路の構成を説明する。
図１３Ａ及び１３Ｂ画素回路の構成を説明する。
図１４Ａ及び１４Ｂは画素回路の構成を説明する。
図１５は画素回路の構成を説明する。
図１６は画素回路の構成を説明する。
図１７は画素回路の構成を説明する。
図１８は画素回路の構成を説明する。
図１９Ａ及び１９Ｂはグローバルシャッタ方式とローリングシャッタ方式の動作を説明するタイミングチャートである。
図２０Ａ乃至２０Ｃは実施の形態に係る、トランジスタの上面図および断面構造を示す。
図２１Ａ乃至２１Ｃは実施の形態に係る、トランジスタの上面図および断面構造を示す。
図２２Ａ乃至２２Ｃは実施の形態に係る、トランジスタの上面図および断面構造を示す。
図２３Ａ乃至２３Ｃは実施の形態に係る、トランジスタの上面図および断面構造を示す。
図２４Ａ乃至２４Ｃは実施の形態に係る、トランジスタの上面図および断面構造を示す。
図２５Ａ乃至２５Ｃは実施の形態に係る、トランジスタの上面図および断面構造を示す。
図２６Ａ乃至２６Ｃは実施の形態に係る、トランジスタの上面図および断面構造を示す。
図２７Ａ乃至２７Ｆは電子機器を説明する。
図２８Ａ乃至２８Ｅは光電変換素子の作製工程を説明する。
図２９Ａ及び２９Ｂは１／ｆノイズの測定結果を示す。
図３０Ａ乃至３０Ｃは実施の形態に係る、トランジスタの断面構造を示す。
図３１Ａ及び３１Ｂは本発明の一態様に係る半導体ウエハの上面図である。
図３２Ａ及び３２Ｂは電子部品の作製工程例を説明するフローチャートおよび斜視模式図である。
図３３は１／ｆノイズ特性を比較したデータを示す。
図３４Ａ乃至３４Ｃは実施の形態に係る、トランジスタの断面構造を示す。
図３５Ａ乃至３５Ｃは金属酸化物膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を示す。
図３６Ａ乃至３６Ｃは金属酸化物膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を示す。
図３７Ａ乃至３７Ｃは金属酸化物膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を示す。
図３８Ａ乃至３８Ｃは金属酸化物膜のＸＲＤ測定結果、及び電子線回折パターンを示す。
図３９Ａ乃至３９Ｃは金属酸化物膜のＸＲＤ測定結果、及び電子線回折パターンを示す。
図４０Ａ乃至４０Ｃは金属酸化物膜のＸＲＤ測定結果、及び電子線回折パターンを示す。
図４１Ａ及び４１Ｂは電子線回折パターンを示す。
図４２は電子線回折パターンのラインプロファイルを説明する。
図４３は電子線回折パターンの輝度プロファイル、輝度プロファイルの相対輝度Ｒ、及びプロファイルの半値幅を説明する概念図を示す。
図４４Ａ１、４４Ａ２、４４Ｂ１、及び４４Ｂ２は電子線回折パターン、及び輝度プロファイルを示す。
図４５Ａ１及び４５Ａ２は電子線回折パターン、及び輝度プロファイルを示す。
図４６は金属酸化物膜の電子線回折パターンから見積もった相対輝度を示す。
図４７Ａ及び４７Ｂは金属酸化物膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を示す。
図４８Ａ及び４８Ｂは金属酸化物膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を示す。
図４９Ａ及び４９Ｂは金属酸化物膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を示す。
図５０Ａ乃至５０Ｃは金属酸化物膜のＳＩＭＳ測定結果を示す。
図５１はＩｄ−Ｖｇ特性を示す。
図５２はＩｄ−Ｖｇ特性を示す。
図５３は界面準位密度の計算結果を示す。
図５４Ａ及び５４ＢはＩｄ−Ｖｇ特性を示す。
図５５は欠陥準位密度の計算結果を示す。
図５６Ａ乃至５６Ｄは酸化物半導体膜の成膜メカニズムを説明する。
図５７Ａ乃至５７Ｃは酸化物半導体膜の原子数比の範囲を説明する。
図５８はＩｎＭＺｎＯ４の結晶を説明する。
図５９は酸化物半導体膜をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する。
図６０は試料のＸＲＤスペクトルの測定結果を示す。
図６１（Ａ）乃至６１（Ｌ）は試料のＴＥＭ像、および電子線回折パターンを示す。
図６２（Ａ）乃至６２（Ｃ）は試料のＥＤＸマッピングを示す。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
図１Ａは、本発明の一態様の撮像装置の画素を示す上面図であり、図２Ａに示す画素回路における光電変換素子６０、トランジスタ５１、トランジスタ５２、トランジスタ５３、トランジスタ５４の具体的な接続形態の一例を示している。また、図１Ｂは、図１Ａに示すＡ１−Ａ２の断面図である。なお、上記図面では、明瞭化のために一部の要素を省いて図示している。
上記要素における電気的な接続の形態は一例である。図面上では各配線、各電極および導電体８１を個別の要素として図示しているが、それらが電気的に接続しているものについては、同一の要素として設けられる場合もある。また、各要素間には層間絶縁膜や平坦化膜としての機能を有する絶縁層４１、４２が設けられる。
例えば、絶縁層４１、４２は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層４１、４２の上面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、上記配線等の一部が設けられない場合や、上記以外の配線等やトランジスタ等が各層に含まれる場合もある。また、上記以外の層が当該積層構造に含まれる場合もある。また、上記の一部の層が含まれない場合もある。
＜画素回路＞
当該画素回路において、トランジスタ５１のソース電極またはドレイン電極の一方は、光電変換素子６０の一方の電極６６と電気的に接続される。また、トランジスタ５１のソース電極またはドレイン電極の他方は、トランジスタ５２のゲート電極と電気的に接続される。また、トランジスタ５１のソース電極またはドレイン電極の他方は、トランジスタ５３のソース電極またはドレイン電極の一方と電気的に接続される。また、トランジスタ５２のソース電極またはドレイン電極の一方は、トランジスタ５４のソース電極またはドレイン電極の一方と電気的に接続される。また、図１Ａ及び１Ｂに図示はしないが、図２Ａに示すようにトランジスタ５１のソースまたはドレインの他方は、容量素子５８の一方の電極と電気的に接続されていてもよい。
また、各トランジスタのソース電極またはドレイン電極は、配線としての機能を有することができる。例えば、配線７１および配線７９は、一方が電源線、他方が出力線として機能させることができる。また、配線７２は電源線として機能させることができる。また、配線７７は電源線（低電位）としての機能を有することができる。また、配線７５、７６、７８は、トランジスタのオンオフを制御する信号線として機能させることができる。また、配線７４は接続配線としての機能を有することができる。
ここで、トランジスタ５１は、光電変換素子６０の出力に応じて電荷蓄積部（ＦＤ）の電位を制御するための転送トランジスタとして機能させることができる。また、トランジスタ５２は、電荷蓄積部（ＦＤ）の電位に応じた出力を行う増幅トランジスタとして機能させることができる。また、トランジスタ５３は、電荷蓄積部（ＦＤ）の電位を初期化するリセットトランジスタとして機能させることができる。また、トランジスタ５４は画素を選択する選択トランジスタとして機能させることができる。
トランジスタ５１乃至５４には、活性層を酸化物半導体で形成したトランジスタ（以下、ＯＳトランジスタ）を用いることができる。
前述したように、シリコンを用いるＭＯＳＦＥＴでは、微細化するに伴い、短チャネル効果が生じてしまう。そこで、ゲート絶縁膜を薄膜化すると、ゲート電極層をチャネル領域に近づけることができるため、ゲート電極層によるチャネル領域への支配が強まり、短チャネル効果を抑制することが可能となる。よって、ＭＯＳＦＥＴの動作速度及び集積度の向上、及び短チャネル効果の抑制をもたらすゲート絶縁膜の薄膜化は、ＭＯＳＦＥＴにおいて有効な技術として用いられている。
ゲート絶縁膜の薄膜化は、短チャネル効果の抑制には効果的であるが、ゲート絶縁膜を通過するトンネル電流が発生する。つまり、シリコンを用いるＭＯＳＦＥＴでは、酸化シリコンを含む絶縁膜（酸化シリコン膜、窒素を含む酸化シリコン膜）等のゲート絶縁膜を薄膜化しないと空乏層が広がりにくくなるため高速駆動化が困難となり、ゲート絶縁膜を薄膜化するとトンネル電流が生じる。よって、ゲート絶縁膜を薄膜化せずに、酸化シリコンを含む絶縁膜（例えば、比誘電率３．８以上４．１以下）より高い誘電率を有するｈｉｇｈ−ｋ材料（例えば、比誘電率２０以上３０以下程度）を用いて、高速駆動と信頼性の確保を図っている。
これに対し、酸化物積層膜を構成する酸化物膜は、少数キャリアが少ない。そのため、酸化物積層膜を用いたＭＯＳＦＥＴは、空乏層が大きく広がりやすくなる。従って、ゲート絶縁膜に高い誘電率を有するｈｉｇｈ−ｋ材料を用いることなく、酸化シリコン膜で換算した膜厚で１ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上１５ｎｍ以下の絶縁膜を用いることができる。上記換算膜厚の絶縁膜を用いても、酸化物積層膜の空乏層は大きく広がるために、ＭＯＳＦＥＴの高速動作が可能であり、かつトンネル電流も発生しないためリーク電流も生じず高信頼性も達成できる。さらに、ゲート絶縁膜の薄膜化による被覆不良などの形状不良も抑制できるため歩留まりや特性ばらつきも抑制できる。
また、上記の酸化物積層膜を用いることにより、チャネルが酸化物膜に形成される、いわゆる埋め込みチャネル型のトランジスタとすることができる。埋め込みチャネル型のトランジスタは、キャリアが酸化物積層膜とゲート絶縁膜との界面を移動することなく、酸化物膜を移動するため、表面散乱によるキャリア移動度の低下がなく、表面チャネル型のトランジスタと比較して高い電界効果移動度が得られる。
また、上記の酸化物積層膜を用いたＭＯＳＦＥＴでは、シリコンを用いたＭＯＳＦＥＴに必要であるチャネルドープ工程が不要である。また、酸化物積層膜において、水素、シリコンなどの不純物が低減されている。これにより、キャリアの移動が阻害されることを防止できるため、酸化物積層膜を用いたＭＯＳＦＥＴの電界効果移動度を向上させることができる。
シリコンを用いるＭＯＳＦＥＴでは、ＭＯＳＦＥＴを微細化しても、電源電圧を低下させることができないため、短チャネルのトランジスタのチャネル領域には、大きなドレイン電圧がかかることになる。これにより、高エネルギーを有する電子（いわゆるホットエレクトロン）が発生する。ホットエレクトロンがゲート絶縁膜中に注入されると、電荷のトラップ及び界面準位が発生し、しきい値電圧の変動やゲートリーク等のトランジスタの電気特性の劣化が生じる。このようなホットキャリアによる電気特性の劣化をホットキャリア劣化と呼ぶ。よって、バルクシリコンを用いるＭＯＳＦＥＴでは、ホットキャリア劣化を抑制するために、ドレイン領域における不純物濃度を低下させることで電界を緩和させるＬＤＤ構造を採用する必要がある。
これに対し、酸化物半導体膜は、エネルギーギャップが２．８ｅＶ以上３．２ｅＶ以下であり、シリコンのエネルギーギャップ１．１ｅＶと比較すると非常に大きい。酸化物半導体膜の積層を用いたトランジスタは、アバランシェ降伏が生じにくいため、シリコンを用いたトランジスタと比べてホットキャリア劣化の耐性が高いといえる。よって、酸化物積層膜において、ＬＤＤ構造を形成しなくてもよい。
以上のことから、酸化物積層膜を用いたトランジスタでは、微細化された場合であっても、電界効果移動度を向上させることができる。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを拡大することができる。図２Ａに示す回路構成では、光電変換素子６０に入射される光の強度が大きいときに電荷蓄積部（ＦＤ）の電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ５１およびトランジスタ５３の低いオフ電流特性によって電荷蓄積部（ＦＤ）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。したがって、被写体が動体であっても歪の小さい画像を容易に得ることができる。
また、ＯＳトランジスタは、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
なお、セレン系材料を有する光電変換層に電気的に接続されたトランジスタをＯＳトランジスタとし、それ以外にＳｉトランジスタを有する撮像装置としてもよい。ＯＳトランジスタとＳｉトランジスタとが混載されている撮像装置は、それぞれの利点を享受することができる。
ところで、電荷蓄積部（ＦＤ）に蓄積された電荷を極めて正確に決定するには、電荷蓄積部（ＦＤ）に接続されたトランジスタのノイズが小さいことが重要である。
ノイズによる誤差は時間に対してランダムであるのに対し、デバイスの電気特性の誤差は時間に対して一定である。時間に対して一定である誤差は、相関二重サンプリング回路などを用いた信号処理などにより比較的容易に除去することができる。ここで、ノイズの主要因が１／ｆノイズである場合、周波数に対する規則性がある。このノイズのモデルとしては、トラップ準位によるキャリアの捕獲、再放出に起因するキャリア数揺らぎモデルと、フォノン散乱による移動度揺らぎモデルが提案されている。
キャリアの捕獲、再放出によるキャリア数揺らぎモデルは、チャネル領域にシリコンを有するｎチャネル型のトランジスタに適用できるという説がある。しかし、ＯＳトランジスタは捕獲、再放出が起こりにくい。また、フォノン散乱等による移動度揺らぎモデルは、ｐ−ｃｈ型のＳｉトランジスタに適用できるという説が有る。また、ｎチャネル型のＯＳトランジスタにも、同様に適用できる可能性がある。
ある周波数（Ｆｒｅｑｕｅｎｃｙ）の範囲におけるＤｒａｉｎ　Ｃｕｒｒｅｎｔ　Ｓｐｅｃｔｒａｌ　ＤｅｎｓｉｔｙをＳＩｄと規定すると、さらに、移動度揺らぎモデルは、Ｉｄで規格化したＳＩｄが、Ｉｄに比例する性質も有する。これは、Ｉｄが小さい場合、相対的にノイズも少なくなることを意味する。このことは、Ｓｉトランジスタ等と比べ、ＯＳトランジスタが低電流で動作することの利点となる。この性質は、ノイズの少ない高性能なイメージセンサやメモリを実現するための一助となり得る。
ここで、ＯＳトランジスタの１／ｆノイズ特性についてより詳細に説明する。図２９Ａ及び２９Ｂは、ＯＳトランジスタおよびＳｉトランジスタ（ｎ−ｃｈ型、ｐ−ｃｈ型）の１／ｆノイズ特性を比較したデータである。なお、特性を説明するＯＳトランジスタは、後述のＴＧＳＡ　ＦＥＴである。
縦軸はＳＩＤ／Ｉｄ２・Ｌ・Ｗ［ｍ２／Ｈｚ］で、ドレイン電流のスペクトル密度をドレイン電流およびトランジスタのチャネルサイズで規格化した値であり、周波数１Ｈｚ乃至１０ｋＨｚの範囲で測定を行っている。なお、Ｌはトランジスタのチャネル長、Ｗはトランジスタのチャネル幅であり、ＯＳトランジスタはＬ／Ｗ＝３０ｎｍ／３０ｎｍまたはＬ／Ｗ＝３０ｎｍ／６０ｎｍ、ＳｉトランジスタはＬ／Ｗ＝０．８μｍ／１０μｍである。また、ＯＳトランジスタの測定条件は、Ｖｄｓ＝１．０Ｖ、Ｉｄ＝１μＡ、Ｓｉトランジスタの測定条件は、Ｖｄｓ＝０．１Ｖ、Ｉｄ＝１μＡである。
図２９Ａは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲット（以下、ＩＧＺＯターゲット）を用いてスパッタ法で成膜した酸化物半導体層をチャネル形成領域に用いたＯＳトランジスタ（Ｌ／Ｗ＝３０ｎｍ／６０ｎｍ）のデータである。ＯＳトランジスタの１／ｆノイズは、ｎ−ｃｈ型のＳｉトランジスタよりも小さい。ただし、ｐ−ｃｈ型のＳｉトランジスタと比較すると、１Ｈｚ以上１０Ｈｚ以下の範囲では小さく、１００Ｈｚより高い周波数においては大きい結果となっている。
図２９Ｂは、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）のＩＧＺＯターゲットを用いてスパッタ法で成膜した酸化物半導体層をチャネル形成領域に用いたＯＳトランジスタ（Ｌ／Ｗ＝３０ｎｍ／３０ｎｍ）のデータである。ＯＳトランジスタの１／ｆノイズは、ｎ−ｃｈ型のＳｉトランジスタよりも小さい。さらに、ｐ−ｃｈ型のＳｉトランジスタと比較すると、１Ｈｚ以上５００Ｈｚ以下の範囲では小さく、５００Ｈｚより高い周波数においてはほぼ同等の結果となっている。すなわち、図２９Ｂの周波数対数軸の１Ｈｚ以上１０ｋＨｚ以下の６０％以上の範囲において、１／ｆノイズは、ｐ−ｃｈ型のＳｉトランジスタよりもＯＳトランジスタの方が小さいと言える。
すなわち、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）のＩＧＺＯターゲットを用いて作製したＯＳトランジスタは、Ｓｉトランジスタよりも１／ｆノイズ特性が良好であるといえる。したがって、例えば、当該ＯＳトランジスタをＣＭＯＳイメージセンサの画素などに用いることにより、Ｓｉトランジスタを用いる場合よりもノイズの少ない鮮明な画像を得ることが可能となる。
また、ＩＧＺＯターゲットを用いてスパッタ法で成膜した酸化物半導体層は、その成膜法を適切に制御することによって、トランジスタの電気特性を向上させることができる。具体的には、スパッタ成膜時の基板温度を比較的低温とし、スパッタガス中の酸素濃度を必要以上に高めないことが好ましい。
図３３は、各種条件でスパッタ成膜した酸化物半導体層をチャネル形成領域に用いたＯＳトランジスタ（Ｌ／Ｗ＝６μｍ／５０μｍ）の１／ｆノイズ特性を比較したデータである。
縦軸はＳＩＤ／Ｉｄ２［１／Ｈｚ］で、ドレイン電流のスペクトル密度をドレイン電流で規格化した値であり、ゲート電圧（Ｖｇ）−しきい値電圧（Ｖｔｈ）の値を変えて数点測定している。なお、ＯＳトランジスタの測定条件は、Ｖｄｓ＝０．１Ｖである。
ＩＧＺＯターゲットにはＩｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）を用い、スパッタガス（Ａｒ＋Ｏ２）の全流量中の酸素流量を３０％、基板温度１７０℃として作製したＯＳトランジスタを基準として、酸素流量を１０％、基板温度を室温、５０℃、７０℃、１００℃、１３０℃のそれぞれで作製したＯＳトランジスタと比較している。
基準としたＯＳトランジスタの酸化物半導体層は、図２９Ｂに示すＯＳトランジスタの酸化物半導体層と同一の条件で作製され、当該酸化物半導体層を用いたトランジスタでもＳｉトランジスタより１／ｆノイズが小さい特性を示す。また、スパッタ成膜時の基板温度を室温乃至１３０℃とし、スパッタガスの酸素流量を１０％とすることで、さらに１／ｆノイズが小さい結果となっている。
すなわち、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）のＩＧＺＯターゲットを用い、スパッタ成膜時の基板温度を１３０℃以下、好ましくは７０℃以下、さらに好ましくは室温またはその近傍の温度として成膜した酸化物半導体層を用いることで、１／ｆノイズがＳｉトランジスタよりも十分に小さいトランジスタを形成することができる。
なお、本実施の形態に示す１／ｆノイズの測定にはＫｅｙｓｉｇｈｔ　Ｔｅｃｈｎｏｌｏｇｉｅｓ社製の、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅ　Ａｎａｌｙｚｅｒ　Ａｇｉｌｅｎｔ　Ｂ１５００およびＳｉｇｎａｌ　Ｓｏｕｒｃｅ　Ａｎａｌｙｚｅｒ　Ａｇｉｌｅｎｔ　Ｅ５０５２Ｂを用いている。プローバには、Ｃａｓｃａｄｅ　Ｍｉｃｒｏｔｅｃｈ社製ＳＵＭＭＩＴ　１１０００Ｂ−Ｍ（温度調節機能（２１３Ｋから４７３Ｋまで）付き）を用いている。測定は、暗環境下で測定している。上記測定の範囲は、測定機の電圧および電流の仕様の範囲（２００Ｖ／１Ａ、または１００Ｖ／１００ｍＡ）、ならびに周波数の仕様の範囲（５Ｈｚ乃至４０ＭＨｚ）以内である。
なお、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）のＩＧＺＯターゲットを用いて作製したＯＳトランジスタについて、より詳細を述べる。酸化物半導体層は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）のＩＧＺＯターゲットを用いて作製した２０ｎｍの膜厚の第１の酸化物半導体層（Ｓ１）と、その上のＩｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）のＩＧＺＯターゲットを用いて作製した１５ｎｍの膜厚の第２の酸化物半導体層（Ｓ２）と、その上のＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のＩＧＺＯターゲットを用いて作製した５ｎｍの膜厚の第３の酸化物半導体層（Ｓ３）と、を有する。なお、各半導体層は、ターゲットの組成の近傍の組成を有している。ゲート絶縁膜は、１０ｎｍの厚さの酸化窒化シリコン膜であり、ゲート電極は、１０ｎｍの厚さの窒化チタンと、その上の５０ｎｍの厚さのタングステンと、を有する。
また、トランジスタのチャネル長は１０ｎｍ以上３μｍ以下、特に１０ｎｍ以上１００ｎｍ以下であることが好ましく、チャネル幅は１０ｎｍ以上３μｍ以下、特に１０ｎｍ以上１００ｎｍ以下であることが好ましい。ゲート絶縁膜の厚さは、１ｎｍ以上１００ｎｍ以下、特に３ｎｍ以上１５ｎｍ以下であることが好ましい。
図２Ａ及び２Ｂに示す画素回路において、トランジスタ５２のゲートの電位（ノードＦＤの電位）を適切に設定するには、トランジスタ（例えばトランジスタ５１など）のノイズを一定値以下とすることが重要である。つまり、回路仕様を満足するようにトランジスタのノイズは小さくなくてはならない。高周波数で動作させる場合を除いて、画素回路を動作させる際のノイズは、専ら１／ｆノイズが支配的となる。
例えば、Ｎ［階調］をＥ［Ｖ］の電位差で表現し、かつ特別な補正を施さない場合、１階調の電位差はＥ／Ｎ［Ｖ］である。したがって、回路のノイズが最低限１階調の電位差を下回る必要がある。具体的には、ノイズは１階調の電位差の１／１０倍（−１０ｄＢ）、好ましくは１／１００倍（−２０ｄＢ）、さらに好ましくは１／１０００倍（−３０ｄＢ）と限りなく小さく、できるだけ０に近づけることが望ましい。
酸化物半導体を用いたトランジスタの電流から換算した１／ｆノイズは、１０Ｈｚにて約−８０ｄＢ程度である。したがって、ある信号Ｖ１に対する１／ｆノイズの量Ｖ２は、Ｖ２＝Ｖ１×１０（−８０［ｄＢ］／２０）＝Ｖ１×１０−４程度となる。
最小の階調である１階調の電位差が１０ｍＶである場合、１／ｆノイズによる電位の誤差は、１０ｍＶ×１０−４＝０．００１ｍＶに相当する。これは、１０−４階調に相当するため、ノイズによる階調の誤差は、限りなく０に近いとみなせる。したがって、酸化物半導体を用いたトランジスタの１／ｆノイズは、１階調の電位差に求められるノイズの基準を十分満足するといえる。
最大の階調である２５６階調の電位差が２５６×１０ｍＶ＝２５６０ｍＶである場合、１／ｆノイズによる電位の誤差は、２５６０ｍＶ×１０−４＝０．２５６ｍＶに相当する。これは、０．２５６ｍＶ／１０ｍＶ＝０．０２５６階調に相当する。したがって、酸化物半導体を用いたトランジスタの１／ｆノイズは、２５６階調の電位差に求められるノイズの基準を十分満足するといえる。
また、ノイズによる階調の誤差は、デバイスのサイズや要素に影響する電気特性の誤差が数パーセントから十パーセント程度存在することを考慮すると、十分０に近いとみなせる。例えば、デバイスの電気特性の誤差が１パーセント存在する場合、階調の誤差は２５６０ｍＶ×０．０１＝２５ｍＶ（２．５階調）、１０パーセントの誤差が存在する場合、階調の誤差は２５６０ｍＶ×０．１＝２５０ｍＶ（２５階調）となる。これに対して、１／ｆノイズによる階調の誤差は、約１／１００から１／１０００であり、十分に小さい。
また、ノイズを減少させるという観点からは、回路を構成する素子間におけるノイズの発生要因を改善することが好ましい。例えば、低電流が流れるトランジスタ５１のソース電極またはドレイン電極の一方と光電変換素子６０の電気的な接続部にノイズの発生要因がある場合は、電荷蓄積部（ＦＤ）の電荷を正確に放出することができなくなる。また、トランジスタ５１のソース電極またはドレイン電極の他方と電荷蓄積部（ＦＤ）との接続部にノイズの発生要因がある場合も同様の問題が発生する。
また、トランジスタ５３と電荷蓄積部（ＦＤ）との接続部にノイズの発生要因がある場合は、電荷蓄積部（ＦＤ）の初期化を正確に行うことができなくなる。また、トランジスタ５２のソース電極層またはドレイン電極層の一方および他方と、それに接続される要素との接続部にノイズ発生要因がある場合は、電荷蓄積部（ＦＤ）の電位が正常であっても正確な出力値が得られなくなることがある。また、トランジスタ５４のソース電極層またはドレイン電極層の一方および他方と、それに接続される要素との接続部にノイズ発生要因がある場合は、トランジスタ５２の出力が正常であっても正確な出力値が得られなくなることがある。
これらの問題を解決するには、各素子間の電気的な接続が行われる領域を一つとすることが好ましい。これは、電気的な接続が行われる領域が複数ある場合、それぞれの領域において、異なるノイズが発生するためである。したがって、各素子間の電気的な接続が行われる領域を一つとし、多数の種類のノイズの発生を抑えることが好ましい。
また、ノイズ量は、各素子間の電気的な接続が行われる領域の面積と比例関係にあることから、許容される範囲で当該領域の面積は小さいことが好ましい。例えば、当該領域の上面から見た形状を略四角形または略円形とし、その一辺または径を配線のデザインルールを越えない長さとすることが好ましい。
一般的には素子の電極等が延在して他の素子の電極と共有されるような場合を除いて、素子間の電気的な接続は、素子の電極と接する絶縁膜に複数の開口部を設け、当該開口部にコンタクトプラグや配線を設けることにより行う。当該開口部を複数とすることにより、冗長的に開口不良などを回避することができる。一方で、開口部を形成する工程歩留りが十分に高ければ、複数の開口部は必ずしも必要な構成ではない。
したがって、本発明の一態様では、図１Ａに示すように、トランジスタ５１のソース電極またはドレイン電極の一方と、光電変換素子６０の一方の電極とは、一つの開口部３１において電気的な接続を行っている。開口部３１は、トランジスタ５１のソース電極またはドレイン電極の一方と、光電変換素子６０の一方の電極との間に形成される絶縁層に設けられている。
また、トランジスタ５１のソース電極またはドレイン電極の他方と、トランジスタ５２のゲート電極とは、一つの開口部３２において電気的な接続を行っている。開口部３２は、トランジスタ５１のソース電極またはドレイン電極の他方と、トランジスタ５２のゲート電極との間に設けられる絶縁層に設けられている。当該絶縁層は、具体的には、各トランジスタのゲート絶縁膜として機能する。
また、ＯＳトランジスタでは、ソース電極およびドレイン電極が酸化物半導体層と良好な接触界面を形成し、かつ配線としての機能を有することができる。したがって、ＯＳトランジスタで構成した回路は、チャネル領域にシリコンを有するトランジスタで構成した回路と比較して、回路を構成する素子間におけるノイズの発生要因が少ない構成とすることができる。
また、画素回路における累積動作を制御するトランジスタ５１に酸化物半導体を用いることにより、ノイズは限りなく０に近いとみなせる。この回路構成により、トランジスタ５２のゲートに蓄積された電荷を十分正確に決定することが可能となる。すなわち、本発明の一態様に係る撮像装置の画素回路は、入射光を正確に電気信号へと変換することが可能となる。
なお、酸化物半導体を用いたトランジスタは画素回路以外の領域に用いてもよく、撮像装置の駆動回路に含まれるトランジスタに酸化物半導体を用いてもよい。上述の通り、ノイズを低減することができるため、撮像装置の正確な動作のためには撮像装置の駆動回路に含まれるトランジスタに酸化物半導体を用いることが有用である。
＜電極６６＞
電極６６は、例えば、金、窒化チタン、モリブデン、タングステン、アルミニウム、チタンなどを用いることができる。また、例えば、アルミニウムをチタンで挟むような積層を用いることができる。電極６６は、スパッタ法やプラズマＣＶＤ法により形成することができる。なお、電極６６は、基板上に形成されてもよく、基板中に形成された、または、基板上に形成された駆動用のトランジスタの上に形成されてもよい。
また、図１Ｂに示す電極６６は、光電変換層６１の被覆性不良などに起因する電極６２との短絡を防止するため、平坦性が高いことが好ましい。なお、上述した電極６６の平坦性を向上させると光電変換層６１との密着性が向上する場合もある。さらに、電極６６の平坦性が高いと、光電変換層６２の上面の平坦性の向上にも寄与する。
＜光電変換層６１＞
次に、光電変換層６１について説明する。光電変換層６１にはセレン系材料を用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象による電荷増倍効果を用いて、入射光により生成されたキャリアの増倍を行うことにより光電変換効率を高めることができる。
光電変換層６１には結晶性を有するセレンを用いることができる。セレンは、単結晶セレンと、多結晶セレン、微結晶セレン、非晶質セレン（アモルファスセレン）などがある。このうち、単結晶セレン、多結晶セレン、微結晶セレンは結晶性を有するセレンに分類される。さらに、結晶性を有するセレンと非晶質セレンとが混合されたセレン層を形成して用いてもよい。結晶性を有するセレンの層は、一例として、非晶質セレン層を成膜後、熱処理することで得ることができる。なお、光電変換層６１に結晶性を有するセレンの層を用いるとき、該層に含まれるセレンの結晶の粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶性を有するセレンの層は、非晶質セレンの層よりも可視光に対する分光感度や光吸収係数が高い特性を有する。したがって、低照度環境下での撮像にも適する。
結晶性を有するセレンを用いた光電変換層６１を形成するにあたり、まず、絶縁層４１上に電極６６を形成する。図２８Ａは、絶縁層４１上に電極６６を形成した状態を表す図である。次に、電極６６上に非晶質セレン層６１ａを形成する。図２８Ｂは、電極６６上に非晶質セレン層６１ａを形成した状態を表す図である。その後、非晶質セレン層６１ａ上に、プレート１２１を載置する。図２８Ｃは、非晶質セレン層６１ａ上にプレート１２１を載置した状態を表す図である。プレート１２１は、非晶質セレン層６１ａに所定の圧力を加える目的で載置されるもので、非晶質セレン層６１ａを結晶化する工程の間圧力をかけ、形成される光電変換層６１の上面を平坦にする機能を有する。図２８Ｄは、電極６６上に光電変換層６１を形成した状態を表す図である。プレート１２１には、サファイア基板、石英基板、ガラス基板を用いることができる。プレート１２１の非晶質セレン層６１ａに触れる面は、形成される光電変換層６１の上面よりも平坦であることが好ましい。
ただし、光電変換層６１の上面の平坦性を十分確保することができる場合、プレート１２１を載置することなく非晶質セレン層６１ａを結晶化させてもよい。
なお、光電変換層６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい場合がある。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい場合がある。ＣＩＳおよびＣＩＧＳでは、セレンの単体と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが要求される。
＜電極６２＞
次に、電極６２について説明する。電極６２は、例えば、インジウム錫酸化物（ＩＴＯ）、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができるが、インジウム錫酸化物、シリコンを含むインジウム錫酸化物が特に好ましい。電極６２は単層に限らず、異なる膜の積層であっても良い。なお、インジウム錫酸化物は、ＩｎとＳｎとＯとを有する。
電極６２は、光を光電変換層６１へ到達させるため光の透過性が高いことが好ましい。特に、８Ｋの撮像装置においては、画素一つが占める面積は極めて小さく、受光に用いることができる領域が極めて小さいため、光の透過性がより重要となる。電極６２は、スパッタ法やプラズマＣＶＤ法により形成することができる。
電極６２を形成した状態を図２８Ｅに示す。以上により、光電変換素子６０が形成される。
＜正孔注入阻止層９１＞
光電変換素子は図３Ｆに示す通り、光電変換層６１と電極６２との間に、さらに正孔注入阻止層９１を有していてもよい。正孔注入阻止層９１は、電極６２から光電変換層６１への正孔の注入を抑制する機能を有する層である。
従来、セレン系材料を光電変換層６１に用いた光電変換素子は、電界印加時における暗電流が大きいため、Ｓ／Ｎ比が低いことが問題となる場合がある。ここで、暗電流の原因の一つとして、電極から光電変換層６１への電荷の注入が抑制できていなかったことが挙げられる。そこで、光電変換層６１への電荷の注入を抑制するために、酸化ガリウムで構成された正孔注入阻止層９１を光電変換層６１と電極６２との間に設ける構造としてもよい。
ここで、正孔注入阻止層９１を十分に機能させるためには、正孔注入阻止層９１を貫通するトンネル電流を抑制する必要があり、そのため該層は一定以上の膜厚とする必要がある。例えば、５ｎｍ以上１μｍ以下の膜厚とすることが好ましく、１０ｎｍ以上５００ｎｍ以下の膜厚とすることがさらに好ましい。
そこで、正孔注入阻止層９１に、酸化ガリウムよりも膜厚の制御が容易な材料を用いることができる。
特に、本発明の一態様においては、正孔注入阻止層９１に、酸化物材料を用いることができる。正孔注入阻止層９１に用いられる酸化物材料としては、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物が挙げられる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
正孔注入阻止層９１に用いられる酸化物としては、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物が有用である。Ｉｎ−Ｇａ−Ｚｎ酸化物は、ＣＡＡＣ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ）構造を有する膜、または、微結晶酸化物膜、となる傾向にあり、正孔注入阻止層９１にＩｎ−Ｇａ−Ｚｎ酸化物を用いると、結晶性を有する膜となり、結晶性を有する光電変換層６１との相性がよく、好ましい。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ、Ｇａ、Ｚｎ及びＯを少なくとも有している。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物のＣＡＡＣ構造を発現しうる材料として、Ｇａに代えてＡｌ、Ｓｎ、Ｙ、Ｈｆ、または、Ｚｒを用いた材料も有用である。
特に、ＣＡＡＣ構造を有する膜は後述の通り結晶性が高く、例えば光電変換層６１が結晶性を有するセレンの層である場合、両者の共通する結晶性のために、正孔注入阻止層９１となるＣＡＡＣ構造を有する膜が形成されやすく界面の密着性が高まるため好ましい。
＜電子注入阻止層９２＞
さらに、本発明の一態様に係る光電変換素子は、図３Ｆに示す通り、電極６６と光電変換層６１との間に、電子注入阻止層９２を有していてもよい。電子注入阻止層９２は、電極６６から光電変換層６１への電子の注入を抑制する機能を有する層であり、電極６６と光電変換層６１との間に設けることができる。電子注入阻止層９２には、酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
＜隔壁６７＞
なお、図１Ｂでは、光電変換層６１および電極６２を画素間で分離しない構成としているが、図３Ａに示す断面図のように回路間で分離する構成としてもよい。また、画素間における配線７７および電極６６を有さない領域には、図１Ｂに示すように絶縁体で隔壁６７を設け、光電変換層６１および電極６２に亀裂が入らないようにすることが好ましいが、図３Ｂに示すように隔壁６７を設けない構成としてもよい。また、図３Ｃ及び３Ｄに示すように電極６２と配線７７が直接接する形態としてもよい。また、図３Ｅに示すように、絶縁層４２が平坦化処理されていない構成であってもよい。
なお、隔壁６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁６７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
＜素子構造＞
また、光電変換素子６０には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
例えば、図４Ａは光電変換素子６０にｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｎ型の半導体層６５、ｉ型の半導体層６４、およびｐ型の半導体層６３が順に積層された構成を有している。ｉ型の半導体層６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層６３およびｎ型の半導体層６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図４Ａに示す光電変換素子６０では、カソードとして作用するｎ型の半導体層６５がトランジスタ５３と電気的な接続を有する電極層と電気的な接続を有する。また、アノードとして作用するｐ型の半導体層６３が配線７７と電気的な接続を有する。
なお、ｐ型の半導体層６３が受光面となるように光電変換素子６０を形成することが好ましい。ｐ型の半導体層６３を受光面とすることで、光電変換素子６０の出力電流を高めることができる。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子６０の構成、ならびに光電変換素子６０、トランジスタ５３および配線の接続形態は、図５Ａ乃至５Ｆに示す例であってもよい。なお、光電変換素子６０の構成、光電変換素子６０と配線の接続形態、およびトランジスタ５３と配線の接続形態はこれらに限定されず、他の形態であってもよい。
図５Ａは、光電変換素子６０のｐ型の半導体層６３と接する電極６２を設けた構成である。電極６２は電極として作用し、光電変換素子６０の出力電流を高めることができる。
電極６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、電極６２は単層に限らず、異なる膜の積層であっても良い。
図５Ｂは、光電変換素子６０のｐ型の半導体層６３と配線７４が接続する構成である。
図５Ｃは、光電変換素子６０のｐ型の半導体層６３と接する電極６２が設けられ、配線７４と電極６２が接続する構成である。
図５Ｄは、光電変換素子６０を覆う絶縁層にｐ型の半導体層６３が露出する開口部が設けられ、当該開口部を覆う電極６２と配線７４が電気的な接続を有する構成である。
図５Ｅは、光電変換素子６０を貫通する導電体８１が設けられた構成である。当該構成では、配線７７は導電体８１を介してｐ型の半導体層６３と電気的に接続される。なお、図面上では、配線７７と電極６６とは、ｎ型の半導体層６５を介して見かけ上導通してしまう形態を示している。しかしながら、ｎ型の半導体層６５の横方向の抵抗が高いため、配線７７と上記電極層との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子６０は、アノードとカソードが短絡することなく、ダイオード特性を有することができる。
図５Ｆは、図５Ｅの光電変換素子６０に対して、ｐ型の半導体層６３と接する電極６２を設けた構成である。
なお、図５Ｄ乃至５Ｆに示す光電変換素子６０では、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、図４Ｂに示すように、絶縁層４１、４２が多層である構成であってもよい。図示するように、絶縁層４１が絶縁層４１ａおよび絶縁層４１ｂを有し、かつ絶縁層４１ａと絶縁層４１ｂとのエッチングレート等が異なる場合は、導電体８１は段差を有するようになる。絶縁層４２が絶縁層４２ａおよび絶縁層４２ｂを有する場合も同様である。
また、光電変換素子６０には、図６に示すように、シリコン基板４０を光電変換層としたフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６０は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。また、セレン系材料は高抵抗であり、図１Ｂに示すように、光電変換層６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、結晶性シリコン基板を光電変換層とするフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板４０を含んだ多層構成としてもよい。例えば、図７Ａ及び７Ｂに示すようにシリコン基板４０に活性領域を有するトランジスタ５５およびトランジスタ５６が画素回路と重なる構成とすることができる。
シリコン基板４０に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、ＣＭＯＳインバータを含む構成とすることができる。トランジスタ５５（ｎ−ｃｈ型）およびトランジスタ５６（ｐ−ｃｈ型）のゲートは電気的に接続される。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続される。
また、シリコン基板４０はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
また、トランジスタ５５およびトランジスタ５６は、図７Ｂに示すように、シリコン薄膜の活性層５９を有するトランジスタであってもよい。また、活性層５９は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
上記積層において、トランジスタ５５およびトランジスタ５６を有する層と、トランジスタ５１、トランジスタ５２を有する層との間には絶縁層８０が設けられる。
トランジスタ５５およびトランジスタ５６の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ５５およびトランジスタ５６の信頼性を向上させる効果がある。一方、トランジスタ５１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ５１等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ５５およびトランジスタ５６の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ５１等の信頼性も向上させることができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、図７Ａ及び７Ｂに示すような構成では、シリコン基板４０に形成される回路（例えば、駆動回路）と、トランジスタ５１等と、光電変換素子６０とが重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４ｋ２ｋ、８ｋ４ｋまたは１６ｋ８ｋなどの撮像装置に用いることが適する。
また、図７Ａに示す撮像装置は、シリコン基板４０には光電変換素子を設けない構成である。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子６０に対する光路を確保することができ、高開口率の画素を形成することができる。
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は一例である。したがって、例えば、トランジスタ５１乃至５４のいずれか、または一つ以上を活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また、トランジスタ５５およびトランジスタ５６の両方また一方を活性層に酸化物半導体層を有するトランジスタで構成することもできる。
図８Ａは、図１Ａ及び１Ｂに示す撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子６０が形成される領域１４００上には、絶縁層１５００が形成される。絶縁層１５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層１５００上には、遮光層１５１０が形成される。遮光層１５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層１５１０には、アルミニウム、タングステンなどの金属層や、当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成を用いることができる。
絶縁層１５００および遮光層１５１０上には平坦化膜として有機樹脂層１５２０が形成される。また、画素別に、カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃがそれぞれ形成される。上記それぞれのカラーフィルタに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃ上には、マイクロレンズアレイ１５４０が設けられる。したがって、マイクロレンズアレイ１５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子に照射されるようになる。なお、マイクロレンズアレイ１５４０を設けない構成とすることもできる。
上記撮像装置の構成において、カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃの代わりに光学変換層１５５０（図８Ｂ参照）を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層１５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層１５５０に赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層１５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層１５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子６０で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたものが知られている。
なお、セレン系材料を用いた光電変換素子６０においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
なお、本発明の一態様の撮像装置は、図８Ｃに示すように、領域１４００の下にＯＳトランジスタが設けられた領域１３００を有していてもよい。領域１３００および領域１４００の構成は、例えば、図１Ａ及び１Ｂ、図４Ａ及び４Ｂ並びに図６に示す構成とすることができる。
また、本発明の一態様の撮像装置は、図８Ｄに示すように、領域１４００の下にＯＳトランジスタが設けられた領域１３００を有し、領域１３００の下にＳｉトランジスタが設けられた領域１２００を有していてもよい。領域１２００、領域１３００および領域１４００の構成は、例えば、図７Ａ及び７Ｂに示す構成とすることができる。
また、撮像装置は、図９Ａ１および９Ｂ１に示すように湾曲させてもよい。図９Ａ１は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図９Ａ２は、図９Ａ１中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図９Ａ３は、図９Ａ１中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図９Ｂ１は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図９Ｂ２は、図９Ｂ１中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図９Ｂ３は、図９Ｂ１中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で説明した画素回路について説明する。
図２Ａに示す画素回路および各配線との接続形態の詳細を図１０Ａに示す。図１０Ａに示す回路は、光電変換素子６０、トランジスタ５１、トランジスタ５２、トランジスタ５３、およびトランジスタ５４を含んだ構成となっている。
光電変換素子６０のアノードは配線３１６に接続され、カソードはトランジスタ５１のソースまたはドレインの一方と接続される。トランジスタ５１のソースまたはドレインの他方は電荷蓄積部（ＦＤ）と接続され、ゲートは配線３１２（ＴＸ）と接続される。トランジスタ５２のソースまたはドレインの一方は配線３１４（ＧＮＤ）と接続され、ソースまたはドレインの他方はトランジスタ５４のソースまたはドレインの一方と接続され、ゲートは電荷蓄積部（ＦＤ）と接続される。トランジスタ５３のソースまたはドレインの一方は電荷蓄積部（ＦＤ）と接続され、ソースまたはドレインの他方は配線３１７と接続され、ゲートは配線３１１（ＲＳ）と接続される。トランジスタ５４のソースまたはドレインの他方は配線３１５（ＯＵＴ）と接続され、ゲートは配線３１３（ＳＥ）に接続される。なお、上記接続は全て電気的な接続とする。
なお、配線３１４には、ＧＮＤ、ＶＳＳ、ＶＤＤなどの電位が供給されていてもよい。ここで、電位や電圧は相対的なものである。そのため、ＧＮＤの電位の大きさは、必ずしも、０ボルトであるとは限らないものとする。
光電変換素子６０は受光素子であり、画素回路に入射した光に応じた電流を生成する機能を有する。トランジスタ５３は、光電変換素子６０による電荷蓄積部（ＦＤ）への電荷蓄積を制御する機能を有する。トランジスタ５４は、電荷蓄積部（ＦＤ）の電位に応じた信号を出力する機能を有する。トランジスタ５６は、電荷蓄積部（ＦＤ）の電位をリセットする機能を有する。トランジスタ５６は、読み出し時に画素回路の選択を制御する機能を有する。
なお、電荷蓄積部（ＦＤ）は、電荷保持ノードであり、光電変換素子６０が受ける光の量に応じて変化する電荷を保持する。
なお、トランジスタ５２とトランジスタ５４とは、配線３１５と配線３１４との間で、直列接続されていればよい。したがって、配線３１４、トランジスタ５２、トランジスタ５４、配線３１５の順で並んでもよいし、配線３１４、トランジスタ５４、トランジスタ５２、配線３１５の順で並んでもよい。
配線３１１（ＲＳ）は、トランジスタ５３を制御するための信号線としての機能を有する。配線３１２（ＴＸ）は、トランジスタ５１を制御するための信号線としての機能を有する。配線３１３（ＳＥ）は、トランジスタ５４を制御するための信号線としての機能を有する。配線３１４（ＧＮＤ）は、基準電位（例えばＧＮＤ）を設定する信号線としての機能を有する。配線３１５（ＯＵＴ）は、トランジスタ５２から出力される信号を読み出すための信号線としての機能を有する。配線３１６は電荷蓄積部（ＦＤ）から光電変換素子６０を介して電荷を出力するための信号線としての機能を有し、図１０Ａの回路においては低電位線である。また、配線３１７は電荷蓄積部（ＦＤ）の電位をリセットするための信号線としての機能を有し、図１０Ａの回路においては高電位線である。
ここで、図１Ａ及び１Ｂ並びに図２Ａに示す配線との関係は次の通りである。配線７６は配線３１１（ＲＳ）に相当する。配線７５は配線３１２（ＴＸ）に相当する。配線７８は配線３１３（ＳＥ）に相当する。配線７９は配線３１４（ＧＮＤ）に相当する。配線７１は配線３１５（ＯＵＴ）に相当する。配線７７は配線３１６に相当する。
また、本発明の一態様の画素回路は、図１０Ｂに示す構成であってもよい。図１０Ｂに示す回路は、図１０Ａに示す回路と構成要素は同じであるが、光電変換素子６０のアノードがトランジスタ５１のソースまたはドレインの一方と電気的に接続され、光電変換素子６０のカソードが配線３１６と電気的に接続される点で異なる。この場合、配線３１６は光電変換素子６０を介して電荷蓄積部（ＦＤ）に電荷を供給するための信号線としての機能を有し、図１０Ｂの回路においては高電位線となる。また、配線３１７は低電位線となる。
次に、図１０Ａ及び１０Ｂに示す各素子の構成について説明する。
光電変換素子６０には、実施の形態１で説明したように、セレン系材料と導電層で構成された素子や、シリコン層によってｐｉｎ型の接合が形成された素子を用いることができる。
トランジスタ５１、トランジスタ５２、トランジスタ５３、およびトランジスタ５４は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いたトランジスタで形成することが好ましい。酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオフ電流が低い特性を示す特徴を有している。
特に、電荷蓄積部（ＦＤ）と接続されているトランジスタ５１およびトランジスタ５３のリーク電流が大きいと、電荷蓄積部（ＦＤ）に蓄積された電荷が保持できる時間が十分でなくなる。したがって、少なくとも当該二つのトランジスタに酸化物半導体を用いたトランジスタを使用することで、電荷蓄積部（ＦＤ）からの不要な電荷の流出を防止することができる。
また、トランジスタ５２およびトランジスタ５４においても、リーク電流が大きいと、配線３１４または配線３１５に不必要な電荷の出力が起こるため、これらのトランジスタとして、酸化物半導体でチャネル形成領域を形成したトランジスタを用いることが好ましい。
図１０Ａの回路の動作の一例について図１１Ａに示すタイミングチャートを用いて説明する。
図１１Ａでは簡易に説明するため、各配線の電位は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。なお、図に示す信号７０１は配線３１１（ＲＳ）の電位、信号７０２は配線３１２（ＴＸ）の電位、信号７０３は配線３１３（ＳＥ）の電位、信号７０４は電荷蓄積部（ＦＤ）の電位、信号７０５は配線３１５（ＯＵＴ）の電位に相当する。なお、配線３１６の電位は常時”Ｌｏｗ”、配線３１７の電位は常時”Ｈｉｇｈ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線３１７の電位（”Ｈｉｇｈ”）に初期化され、リセット動作が開始される。なお、配線３１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加されるため、逆方向電流により、配電荷蓄積部（ＦＤ）（信号７０４）が低下し始める。光電変換素子６０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて電荷蓄積部（ＦＤ）の電位（信号７０４）の低下速度は変化する。すなわち、光電変換素子６０に照射する光の量に応じて、トランジスタ５４のソースとドレイン間のチャネル抵抗が変化する。
時刻Ｃにおいて、配線３１２の電位（信号７０２）を”Ｌｏｗ”とすると蓄積動作が終了し、電荷蓄積部（ＦＤ）の電位（信号７０４）は一定となる。ここで、当該電位は、蓄積動作中に光電変換素子６０が生成した電荷量により決まる。すなわち、光電変換素子に照射されていた光の量に応じて変化する。また、トランジスタ５１およびトランジスタ５３は、酸化膜半導体層でチャネル形成領域を形成したオフ電流が極めて低いトランジスタで構成されているため、後の選択動作（読み出し動作）を行うまで、電荷蓄積部（ＦＤ）の電位を一定に保つことが可能である。
なお、配線３１２の電位（信号７０２）を”Ｌｏｗ”とする際に、配線３１２と電荷蓄積部（ＦＤ）との間における寄生容量により、電荷蓄積部（ＦＤ）の電位に変化が生じることがある。当該電位の変化量が大きい場合は、蓄積動作中に光電変換素子６０が生成した電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、トランジスタ５１のゲート−ソース（もしくはゲート−ドレイン）間容量を低減する、トランジスタ５２のゲート容量を増大する、電荷蓄積部（ＦＤ）に保持容量を設ける、などの対策が有効である。なお、本実施の形態では、これらの対策により当該電位の変化を無視できるものとしている。
時刻Ｄに、配線３１３の電位（信号７０３）を”Ｈｉｇｈ”にすると、トランジスタ５４が導通して選択動作が開始され、配線３１４と配線３１５が、トランジスタ５２とトランジスタ５４とを介して導通する。そして、配線３１５の電位（信号７０５）は、低下していく。なお、配線３１５のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、配線３１５の電位（信号７０５）が低下する速さは、トランジスタ５２のソースとドレイン間の電流に依存する。すなわち、蓄積動作中に光電変換素子６０に照射されている光の量に応じて変化する。
時刻Ｅにおいて、配線３１３の電位（信号７０３）を”Ｌｏｗ”にすると、トランジスタ５４が遮断されて選択動作は終了し、配線３１５の電位（信号７０５）は、一定値となる。ここで、一定値となる値は、光電変換素子６０に照射されていた光の量に応じて変化する。したがって、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されていた光の量を知ることができる。
より具体的には、光電変換素子６０に照射されている光が強いと、電荷蓄積部（ＦＤ）の電位、すなわちトランジスタ５２のゲート電圧は低下する。そのため、トランジスタ５２のソース−ドレイン間に流れる電流は小さくなり、配線３１５の電位（信号７０５）はゆっくりと低下する。したがって、配線３１５からは比較的高い電位を読み出すことができる。
逆に、光電変換素子６０に照射されている光が弱いと、電荷蓄積部（ＦＤ）の電位、すなわち、トランジスタ５２のゲート電圧は高くなる。そのため、トランジスタ５２のソース−ドレイン間に流れる電流は大きくなり、配線３１５の電位（信号７０５）は速く低下する。したがって、配線３１５からは比較的低い電位を読み出すことができる。
次に、図１０Ｂの回路の動作の例について図１１Ｂに示すタイミングチャートを用いて説明する。なお、配線３１６の電位は常時”Ｈｉｇｈ”、配線３１７の電位は常時”Ｌｏｗ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線３１７の電位（”Ｌｏｗ”）に初期化され、リセット動作が開始される。なお、配線３１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し始める。
時刻Ｃ以降の動作は、図１１Ａのタイミングチャートの説明を参照することができ、時刻Ｅにおいて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されていた光の量を知ることができる。
なお、図１０Ａに示す画素回路は、図１５に示すようにトランジスタ５２５４を複数の画素で共用する形態としてもよい。図１５は垂直方向の複数の画素でトランジスタ５２５４を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素でトランジスタ５２５４を共用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させることができる。なお、図１５ではトランジスタ５２５４が４画素で共用される形態を図示しているが、２画素、３画素または５画素以上で共用されてもよい。また、図１０Ｂに示す画素回路においても同様な構成とすることができる。
また、本発明の一態様の画素回路は、図１２Ａ及び１２Ｂに示す構成であってもよい。
図１２Ａに示す回路は、図１０Ａに示す回路の構成からトランジスタ５３、配線３１６および配線３１７を省いた構成であり、配線３１１（ＲＳ）は光電変換素子６０のアノードに電気的に接続される。その他の構成は、図１０Ａに示す回路と同じである。
図１２Ｂに示す回路は、図１２Ａに示す回路と構成要素は同じであるが、光電変換素子６０のアノードがトランジスタ５２のソースまたはドレインの一方と電気的に接続され、光電変換素子６０のカソードが配線３１１（ＲＳ）と電気的に接続される点で異なる。
図１２Ａの回路は図１０Ａの回路と同様に、図１１Ａに示すタイミングチャートで動作させることができる。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（信号７０２）を”Ｈｉｇｈ”とすると、光電変換素子６０に順方向バイアスが印加され、電荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｈｉｇｈ”となる。すなわち、電荷蓄積部（ＦＤ）の電位は配線３１１（ＲＳ）の電位（”Ｈｉｇｈ”）に初期化され、リセット状態となる。なお、配線３１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が低下し始める。
時刻Ｃ以降の動作は、図１０Ａの回路動作の説明を参照することができ、時刻Ｅにおいて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されていた光の量を知ることができる。
図１２Ｂの回路は、図１１Ｃに示すタイミングチャートで動作させることができる。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”、配線３１２の電位（信号７０２）を”Ｈｉｇｈ”とすると、光電変換素子６０に順方向バイアスが印加され、電荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｌｏｗ”のリセット状態となる。なお、配線３１５電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し始める。
時刻Ｃ以降の動作は、図１０Ａの回路動作の説明を参照することができ、時刻Ｅにおいて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されていた光の量を知ることができる。
なお、図１２Ａに示す画素回路は、図１６に示すようにトランジスタ５２およびトランジスタ５４を複数の画素で共用する形態としてもよい。図１６は垂直方向の複数の画素でトランジスタ５２およびトランジスタ５４を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素でトランジスタ５２およびトランジスタ５４を共用してもよい。なお、図１６ではトランジスタ５２およびトランジスタ５４が４画素で共用される形態を図示しているが、２画素、３画素または５画素以上で共用されてもよい。また、図１２Ｂに示す画素回路においても同様な構成とすることができる。
また、図１０Ａ及び１０Ｂ並びに図１２Ａ及び１２Ｂでは、トランジスタ５１が設けられている場合の例を示したが、本発明の一態様は、これに限定されない。図１３Ａ及び１３Ｂに示すように、トランジスタ５１を省くことも可能である。
また、画素回路に用いるトランジスタは、図１４Ａまたは図１４Ｂに示すように、トランジスタ５１、トランジスタ５２、およびトランジスタ５４にバックゲートを設けた構成であってもよい。図１４Ａはバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。また、図１４Ｂはフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。なお、図１４Ａにおいては、バックゲートが配線３１４（ＧＮＤ）と電気的に接続される構成を例示したが、定電位が供給される別の配線と電気的に接続されていてもよい。なお、図１４Ａ及び１４Ｂは図１２Ａに示す回路においてトランジスタにバックゲートを設けた例を示したが、同様の構成を図１０Ａ及び１０Ｂ、図１２Ｂ、図１３Ａ及び１３Ｂに示す回路にも適用することもできる。また、一つの回路に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組み合わせた回路構成としてもよい。
なお、図１４Ａに示す画素回路は、図１７に示すようにトランジスタ５２およびトランジスタ５４を複数の画素で共用する形態としてもよい。また、図１４Ｂに示す画素回路は、図１８に示すようにトランジスタ５２およびトランジスタ５４を複数の画素で共用する形態としてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、画素回路の駆動方法の一例について説明する。
実施の形態２で説明したように、画素回路の動作は、リセット動作、蓄積動作、および選択動作の繰り返しである。画素マトリクス全体を制御する撮像方法としては、グローバルシャッタ方式とローリングシャッタ方式が知られている。
図１９Ａは、グローバルシャッタ方式におけるタイミングチャートである。なお、図１９Ａは、マトリクス状に複数の画素回路を有し、当該画素回路に図１０Ａの回路を有する撮像装置を例として、第１行目から第ｎ行目（ｎは３以上の自然数）の画素回路の動作を説明するものである。なお、下記の動作説明は、図１０Ｂ、図１２Ａ及び１２Ｂ、並びに図１３Ａ及び１３Ｂに示す回路にも適用することができる。
図１９Ａにおいて、信号５０１、信号５０２、信号５０３は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線３１１（ＲＳ）に入力される信号である。また、信号５０４、信号５０５、信号５０６は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線３１２（ＴＸ）に入力される信号である。また、信号５０７、信号５０８、信号５０９は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線３１３（ＳＥ）に入力される信号である。
また、期間５１０は、１回の撮像に要する期間である。また、期間５１１は、各行の画素回路がリセット動作を同時に行っている期間である。また、期間５２０は、各行の画素回路が蓄積動作を同時に行っている期間である。なお、選択動作は各行の画素回路で順次行われる。一例として、期間５３１は、第１行目の画素回路が選択動作を行っている期間である。このように、グローバルシャッタ方式では、全画素回路で略同時にリセット動作が行われた後、全画素回路で略同時に蓄積動作が行われ、１行毎に順次読み出し動作が行われる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行われているため、各行の画素回路における撮像の同時性が確保される。したがって、被写体が動体であっても歪の小さい画像を取得することができる。
一方、図１９Ｂは、ローリングシャッタ方式を用いた場合のタイミングチャートである。なお、信号５０１乃至５０９は図１９Ａの説明を参照することができる。期間６１０は１回の撮像に要する期間である。また、期間６１１、期間６１２、期間６１３は、それぞれ第１行目、第２行目、第ｎ行目のリセット期間である。また、期間６２１、期間６２２、期間６２３は、それぞれ第１行目、第２行目、第ｎ行目の蓄積動作期間である。また、期間６３１は、１行目の画素回路が選択動作を行っている期間である。このように、ローリングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、行毎に順次行われるため、各行の画素回路における撮像の同時性が確保されない。したがって、一行目と最終行目では撮像のタイミングが異なるため、動体が被写体である場合は歪の大きい画像となってしまう。
グローバルシャッタ方式を実現するためには、各画素からの信号の読み出しが順次終了するまで、電荷蓄積部（ＦＤ）の電位を長時間保つ必要がある。電荷蓄積部（ＦＤ）の電位の長時間の保持は、トランジスタ５３などにチャネル形成領域を酸化物半導体で形成した極めてオフ電流の低いトランジスタを用いることで実現できる。一方、トランジスタ５３などにチャネル形成領域をシリコンなどで形成したトランジスタを適用した場合は、オフ電流が高いために電荷蓄積部（ＦＤ）の電位を長時間保持できず、グローバルシャッタ方式を用いることが困難となる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用いることでグローバルシャッタ方式を容易に実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
＜トランジスタ構造１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図２０Ａ乃至２０Ｃは、本発明の一態様に係るトランジスタの上面図および断面図である。図２０Ａは上面図であり、図２０Ｂは、図２０Ａに示す一点鎖線Ｘ１−Ｘ２、図２０Ｃは、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図２０Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００は、ゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）、および導電体２６０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、チャネルが形成される領域を有する酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、過剰酸素を有する絶縁体２８０と、バリア性を有する絶縁体２８２と、を有する。
また、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。なお、トランジスタ２００をオンさせると、主として酸化物２３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物２３０ａおよび酸化物２３０ｃは、酸化物２３０ｂとの界面及びその近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
また、図２０Ａ乃至２０Ｃに示すように、酸化物２３０ｃは、酸化物２３０ａ、および酸化物２３０ｂの側面を覆うように設けることが好ましい。絶縁体２８０と、チャネルが形成される領域を有する酸化物２３０ｂとの間に、酸化物２３０ｃが介在することにより、絶縁体２８０から、水素、水、およびハロゲン等の不純物が、酸化物２３０ｂへ拡散することを抑制することができる。
導電体２０５には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、酸化しにくい（耐酸化性が高い）ため、好ましい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などの導電性材料を適用することもできる。
例えば、導電体２０５ａとして、水素に対するバリア性を有する窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物２３０への水素の拡散を抑制することができる。なお、図２０Ａ乃至２０Ｃでは、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００を構成する酸化物に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２２と絶縁体２２４とは、必ずしも同じ材料を用いなくともよい。
絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。特に、酸化アルミニウム、および酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層してもよい。
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。
例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位がソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ２００を構成する酸化物から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子を捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース電極あるいはドレイン電極に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
また、絶縁体２２０、絶縁体２２２、および絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４の合計膜厚を薄くすることで導電体２０５からの電圧が効率的にかかる為、消費電力が低いトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、および絶縁体２２４の合計膜厚は、６５ｎｍ以下、好ましくは２０ｎｍ以下であることが好ましい。
従って、非導通時のリーク電流の小さいトランジスタを提供することができる。または、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
本発明に係る酸化物２３０に用いられる酸化物半導体について、詳細は後述する。
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層してもよい。
また、絶縁体２５０は、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。絶縁体２５０は、このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０として、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ２００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、図２０Ａ乃至２０Ｃに示す半導体装置において、酸化物２３０と導電体２６０の間に、絶縁体２５０の他にバリア膜を設けてもよい。もしくは、酸化物２３０ｃにバリア性があるものを用いてもよい。
例えば、過剰酸素を含む絶縁膜を酸化物２３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物２３０への水素等の不純物の侵入を防ぐことができる。
導電体２４０ａと、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体２４０ａと、導電体２４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタルとタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造を用いてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上にアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を積層する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上にアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を積層する三層構造等を用いてもよい。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、ゲート電極としての機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、図では単層構造を示したが、２層以上の積層構造を用いてもよい。
例えば、アルミニウム膜上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造を用いてもよい。
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を積層する三層構造等を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造を用いることもできる。
続いて、トランジスタ２００上には、絶縁体２８０、および絶縁体２８２を設ける。
絶縁体２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などとして、過剰酸素領域を有する絶縁体を設け、トランジスタ２００の酸素欠損を低減することで、信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、酸素よりも窒素の含有量が多い材料を示す。
また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
絶縁体２８２は、例えば、酸化アルミニウム、および酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、絶縁体２８２は、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
上記構成を有することで、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、上記構成を有するトランジスタを半導体装置に用いることで、半導体装置の電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、消費電力が低減された半導体装置を提供することができる。
＜トランジスタ構造２＞
図２１Ａ乃至２１Ｃには、トランジスタ２００に適用できる構造の一例を示す。図２１Ａはトランジスタ２００の上面を示す。なお、図の明瞭化のため、図２１Ａにおいて一部の膜は省略されている。また、図２１Ｂは、図２１Ａに示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２１ＣはＹ１−Ｙ２に対応する断面図である。
なお、図２１Ａ乃至２１Ｃに示すトランジスタ２００において、図２０Ａ乃至２０Ｃに示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図２１Ａ乃至２１Ｃに示す構造は、導電体２６０を、２層構造（導電体２６０ａ、および導電体２６０ｂ）で設けている。２層構造としては、同じ材料を積層して設けてもよい。例えば、導電体２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対する成膜時のダメージを減らすことができる。また、被覆性を向上させることができるため好ましい。従って、信頼性が高いトランジスタ２００を提供することができる。
続いて、導電体２６０ｂはスパッタリング法を用いて形成する。この時、絶縁体２５０上に、導電体２６０ａを有することで、導電体２６０ｂの成膜時のダメージが、絶縁体２５０に影響することを抑制することができる。また、ＡＬＤ法と比較して、スパッタリング法は成膜速度が速いため、歩留まりが高く、生産性を向上させることができる。
さらに、図２１Ａ乃至２１Ｃに示す構造は、導電体２６０を覆うように、絶縁体２７０を設ける。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０ｂが、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。
例えば、絶縁体２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体２７０は、導電体２６０の酸化を防止する程度の厚さに設けられていればよい。例えば、絶縁体２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
当該構成とすることで、導電体２６０の材料選択の幅を広げることができる。例えば、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
従って、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。また、導電体２６０に導電性が高い導電体を用いることで、消費電力が小さいトランジスタ２００を提供することができる。
＜トランジスタ構造３＞
図２２Ａ乃至２２Ｃには、トランジスタ２００に適用できる構造の一例を示す。図２２Ａはトランジスタ２００の上面を示す。なお、図の明瞭化のため、図２２Ａにおいて一部の膜は省略されている。また、図２２Ｂは、図２２Ａに示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２２ＣはＹ１−Ｙ２に対応する断面図である。
なお、図２２Ａ乃至２２Ｃに示すトランジスタ２００において、図２０Ａ乃至２０Ｃに示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図２２Ａ乃至２２Ｃに示す構造は、ゲート電極として機能する導電体２６０が、導電体２６０ａ、導電体２６０ｂ、導電体２６０ｃを有する。また、酸化物２３０ｃは、酸化物２３０ｂの側面を覆っていればよく、絶縁体２２４上で切断されていてもよい。
導電体２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対するプラズマによるダメージを減らすことができる。また、導電体２６０ａの被覆性を向上させることができるため好ましい。従って、信頼性が高いトランジスタ２００を提供することができる。
また、導電体２６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、導電体２６０ｂ上に形成する導電体２６０ｃは、窒化タングステンなどの耐酸化性が高い導電体を用いて形成することが好ましい。
例えば、絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、過剰酸素領域を有する絶縁体２８０と接する面積が大きい導電体２６０ｃに耐酸化性が高い導電体を用いることで、過剰酸素から脱離される酸素が導電体２６０に吸収されることを抑制することができる。また、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。また、導電体２６０ｂに導電性が高い導電体を用いることで、消費電力が小さいトランジスタ２００を提供することができる。
また、図２２Ｃに示すように、トランジスタ２００は、チャネル幅方向において、酸化物２３０ｂが導電体２６０に覆われている。また、絶縁体２２４が凸部を有することによって、酸化物２３０ｂの側面も導電体２６０で覆うことができる。例えば、絶縁体２２４の凸部の形状を調整することで、酸化物２３０ｂの側面において、導電体２６０の底面が、酸化物２３０ｂの底面よりも、基板側となる構造となることが好ましい。つまり、トランジスタ２００は、導電体２６０の電界によって、酸化物２３０ｂを電気的に取り囲むことができる構造を有する。このように、導電体の電界によって、酸化物２３０ｂを電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ２００は、酸化物２３０ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、導電体２６０の電界によって、酸化物２３０ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
＜トランジスタ構造４＞
図２３Ａ乃至２３Ｃには、トランジスタ２００に適用できる構造の一例を示す。図２３Ａはトランジスタ２００の上面を示す。なお、図の明瞭化のため、図２３Ａにおいて一部の膜は省略されている。また、図２３Ｂは、図２３Ａに示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２３ＣはＹ１−Ｙ２に対応する断面図である。
なお、図２３Ａ乃至２３Ｃに示すトランジスタ２００において、図２０Ａ乃至２０Ｃに示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図２３Ａ乃至２３Ｃに示す構造は、ソースまたはドレインとして機能する導電体が積層構造を有する。導電体２４０ａ、および導電体２４０ｂは、酸化物２３０ｂと密着性が高い導電体を用い、導電体２４１ａ、導電体２４１ｂは、導電性が高い材料を用いることが好ましい。また、導電体２４０ａ、および導電体２４０ｂは、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、被覆性を向上させることができる。
例えば、酸化物２３０ｂに、インジウムを有する金属酸化物を用いる場合、導電体２４０ａ、および導電体２４０ｂには、窒化チタンなどを用いればよい。また、導電体２４１ａ、および導電体２４１ｂに、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いることで、信頼性が高く、消費電力が小さいトランジスタ２００を提供することができる。
また、図２３Ｂおよび図２３Ｃに示すように、トランジスタ２００は、チャネル幅方向において、酸化物２３０ｂが導電体２０５、および導電体２６０に囲まれている。また、絶縁体２２２が凸部を有することによって、酸化物２３０ｂの側面も導電体２６０で覆うことができる。
ここで、絶縁体２２２に、酸化ハフニウムなどのｈｉｇｈ−ｋ材料を用いる場合、絶縁体２２２の比誘電率が大きいため、ＳｉＯ２膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）を小さくすることができる。従って、酸化物２３０にかかる導電体２０５からの電界の影響を弱めることなく、絶縁体２２２の物理的な厚みにより、導電体２０５と、酸化物２３０との間の距離を広げることができる。従って、絶縁体２２２の膜厚により、導電体２０５と、酸化物２３０との間の距離を調整することができる。
例えば、絶縁体２２４の凸部の形状を調整することで、酸化物２３０ｂの側面において、導電体２６０の底面が、酸化物２３０ｂの底面よりも、基板側となる構造となることが好ましい。つまり、トランジスタ２００は、導電体２６０の電界によって、酸化物２３０ｂを電気的に取り囲むことができる構造を有する。このように、導電体の電界によって、酸化物２３０ｂを電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ２００は、酸化物２３０ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、導電体２６０の電界によって、酸化物２３０ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
＜トランジスタ構造５＞
図２４Ａ乃至２４Ｃには、トランジスタ２００に適用できる構造の一例を示す。図２４Ａはトランジスタ２００の上面を示す。なお、図の明瞭化のため、図２４Ａにおいて一部の膜は省略されている。また、図２４Ｂは、図２４Ａに示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２４ＣはＹ１−Ｙ２に対応する断面図である。
なお、図２４Ａ乃至２４Ｃに示すトランジスタ２００において、図２０Ａ乃至２０Ｃに示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図２４Ａ乃至２４Ｃに示すトランジスタ２００は、絶縁体２８０に形成された開口部に、酸化物２３０ｃ、絶縁体２５０、導電体２６０が形成されている。このように、ゲート電極として機能する導電膜の配置が自己整合により決定されている構造を有するトランジスタを、ＳＡ　ｓ−ｃｈａｎｎｅｌＦＥＴ（Ｓｅｌｆ　Ａｌｉｇｎ　Ｓ−ｃｈａｎｎｅｌ　ＦＥＴ）、トレンチゲート　ｓ−ｃｈａｎｎｅｌ　ＦＥＴ、ＴＧＳＡ　ＦＥＴ（Ｔｒｅｎｃｈ　Ｇａｔｅ　Ｓｅｌｆ　Ａｌｉｇｎ　ＦＥＴ）と呼ぶこともできる。また、導電体２４０ａおよび導電体２４０ｂの一方の端部と、絶縁体２８０に形成された開口部の端部が一致している。さらに、導電体２４０ａおよび導電体２４０ｂの三方の端部が、酸化物２３０の端部の一部と一致している。従って、酸化物２３０の形成後、絶縁体２８０に開口部を設けることにより、導電体２４０ａおよび導電体２４０ｂを同時に形成することができる。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
また、導電体２４０ａ、導電体２４０ｂ、酸化物２３０ａ、および酸化物２３０ｂは、過剰酸素領域を有する絶縁体２８０と、酸化物２３０ｄを介して接する。そのため、絶縁体２８０と、チャネルが形成される領域を有する酸化物２３０ｂとの間に、酸化物２３０ｄが介在することにより、絶縁体２８０から、水素、水、およびハロゲン等の不純物が、酸化物２３０ｂへ拡散することを抑制することができる。
さらに、図２４Ａ乃至２４Ｃに示すトランジスタ２００は、導電体２４０ａおよび導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ２００を提供することができる。
＜トランジスタ構造６＞
図２５Ａ乃至２５Ｃには、トランジスタ２００に適用できる構造の一例を示す。図２５Ａはトランジスタ２００の上面を示す。なお、図の明瞭化のため、図２５Ａにおいて一部の膜は省略されている。また、図２５Ｂは、図２５Ａに示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２５ＣはＹ１−Ｙ２に対応する断面図である。
なお、図２５Ａ乃至２５Ｃに示すトランジスタ２００において、図２４Ａ乃至２４Ｃに示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
絶縁体２８２上に、絶縁体２８５、および絶縁体２８６が形成される。
絶縁体２８０、絶縁体２８２、および絶縁体２８５に形成された開口部に、酸化物２３０ｃ、絶縁体２５０、導電体２６０が形成されている。また、導電体２４０ａおよび導電体２４０ｂの一方の端部と、絶縁体２８０に形成された開口部の端部が一致している。さらに、導電体２４０ａおよび導電体２４０ｂの三方の端部が、酸化物２３０ａ、および酸化物２３０ｂの端部の一部と一致している。従って、導電体２４０ａおよび導電体２４０ｂは、酸化物２３０ａおよび酸化物２３０ｂ、または絶縁体２８０の開口部と、同時に形成することができる。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
また、導電体２４０ａ、導電体２４０ｂ、酸化物２３０ａ、および酸化物２３０ｂは、過剰酸素領域を有する絶縁体２８０と、酸化物２３０ｄを介して接する。そのため、絶縁体２８０と、チャネルが形成される領域を有する酸化物２３０ｂとの間に、酸化物２３０ｄが介在することにより、絶縁体２８０から、水素、水、およびハロゲン等の不純物が、酸化物２３０ｂへ拡散することを抑制することができる。
また、図２５Ａ乃至２５Ｃに示すトランジスタ２００は、高抵抗のオフセット領域が形成されないため、トランジスタ２００のオン電流を増大させることができる。
＜トランジスタ構造７＞
図２６Ａ乃至２６Ｃには、トランジスタ２００に適用できる構造の一例を示す。図２６Ａはトランジスタ２００の上面を示す。なお、図の明瞭化のため、図２６Ａにおいて一部の膜は省略されている。また、図２６Ｂは、図２６Ａに示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２６ＣはＹ１−Ｙ２に対応する断面図である。
なお、図２６Ａ乃至２６Ｃに示すトランジスタ２００において、図２０Ａ乃至２０Ｃに示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図２６Ａ乃至２６Ｃに示すトランジスタ２００は、酸化物２３０ｄを有さない構造である。例えば、導電体２４０ａ、および導電体２４０ｂに耐酸化性が高い導電体を用いる場合、酸化物２３０ｄは、必ずしも設けなくてもよい。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
また、絶縁体２２４は、酸化物２３０ａ、および酸化物２３０ｂと重畳する領域にのみ設けてもよい。この場合、絶縁体２２２をエッチングストッパーとして、酸化物２３０ａ、酸化物２３０ｂ、および絶縁体２２４を加工することができる。従って、歩留まりや生産性を高めることができる。
さらに、図２６Ａ乃至２６Ｃに示すトランジスタ２００は、導電体２４０ａおよび導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ２００を提供することができる。
＜トランジスタ構造８＞
図３０Ａ乃至３０Ｃには、トランジスタ２００に適用できる構造の例を示す。
なお、図３０Ａ乃至３０Ｃに示すトランジスタ２００において、図２０Ａ乃至２０Ｃに示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図３０Ａに示すトランジスタ２００は、ボトムゲート構造を有するチャネルエッチ型のトランジスタの断面図である。図３０Ｂに示すトランジスタ２００は、ボトムゲート構造を有するチャネル保護型のトランジスタの断面図である。図３０Ｃは、トップゲート構造を有するトランジスタの断面図である。いずれの図においても酸化物２３０は一層であるが、酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃの三層構造としてもよい。また、いずれの構造においても、積層構造を構成する層の数が少ない。従って、生産性の高いトランジスタ２００を提供することができる。
さらに、図３０Ａ乃至３０Ｃの各図に示したトランジスタは、それぞれバックゲートを有していてもよい。バックゲートは、トランジスタの閾値を制御することができる。また、トランジスタの移動度を向上することができる。バックゲートを有するトランジスタの断面構造を図３４Ａ乃至３４Ｃに示す。
図３４Ａに示すトランジスタ２００は、ボトムゲート構造を有するチャネルエッチ型のトランジスタの断面図である。図３４Ｂに示すトランジスタ２００は、ボトムゲート構造を有するチャネル保護型のトランジスタの断面図である。図３４Ｃは、トップゲート構造を有するトランジスタの断面図である。いずれの図に示すトランジスタもバックゲートとして機能することができる導電膜２４８を有している。また、いずれの図においても酸化物２３０は一層であるが、酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃの三層構造としてもよい。また、いずれの構造においても、積層構造を構成する層の数が少ない。従って、生産性の高いトランジスタ２００を提供することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２７Ａ乃至２７Ｆに示す。
図２７Ａは携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図２７Ａに示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図２７Ｂは携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラ９１９には本発明の一態様の撮像装置を用いることができる。
図２７Ｃはデジタルカメラであり、筐体９２１、シャッターボタン９２２、マイク９２３、発光部９２７、レンズ９２５等を有する。レンズ９２５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図２７Ｄは腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメラ９３９には本発明の一態様の撮像装置を用いることができる。
図２７Ｅはビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。レンズ９４５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図２７Ｆは携帯電話であり、筐体９５１に、表示部９５２、マイク９５７、スピーカー９５４、カメラ９５９、入出力端子９５６、操作用のボタン９５５等を有する。カメラ９５９には本発明の一態様の撮像装置を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係るトランジスタが形成された半導体ウエハについて説明する。
＜半導体ウエハ、チップ＞
図３１Ａは、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係るトランジスタや、ＣＰＵ、ＲＦタグ、または撮像装置などを設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図３１Ｂにチップ７１５の拡大図を示す。
また、分離領域７１３に導電層や半導体層を設けてもよい。分離領域７１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図３２Ａおよび図３２Ｂを用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図３２Ａに示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および整形加工する「整形工程」を行なう（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図３２Ｂに示す。図３２Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図３２Ｂに示す電子部品７５０は、リード７５５およびチップ７１５を示している。電子部品７５０は、チップ７１５を複数有していてもよい。
図３２Ｂに示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様に係るトランジスタが有する酸化物半導体として用いられる金属酸化物膜について説明する。
＜１．金属酸化物膜の構成＞
本発明の一態様に係るトランジスタが有する酸化物半導体には、２種類の結晶部を含む金属酸化物膜が用いられる場合がある。結晶部の一（第１の結晶部ともいう）は、膜の厚さ方向（膜面方向、膜の被形成面、または膜の表面に垂直な方向ともいう）に配向性を有する、すなわちｃ軸配向性を有する結晶部である。結晶部の他の一（第２の結晶部ともいう）は、ｃ軸配向性を有さずに様々な向きに配向する結晶部である。本発明の一態様に係るトランジスタが有する酸化物半導体に用いられる金属酸化物膜は、このような２種類の結晶部が混在している。
なお、以下では説明を容易にするために、ｃ軸配向性を有する結晶部を第１の結晶部、ｃ軸配向性を有さない結晶部を第２の結晶部と分けて説明しているが、これらは結晶性や結晶の大きさなどに違いがなく区別できない場合がある。すなわち、本発明の一態様に係るトランジスタが有する酸化物半導体に用いられる金属酸化物膜は、これらを区別せずに表現することもできる。
例えば、該金属酸化物膜は、複数の結晶部を有し、膜中に存在する結晶部のうち、少なくとも一の結晶部がｃ軸配向性を有していればよい。また、膜中に存在する結晶部のうち、ｃ軸配向性を有さない結晶部の存在割合が、ｃ軸配向性を有する結晶部の存在割合よりも多くてもよい。一例としては、該金属酸化物膜は、その膜厚方向の断面における透過型電子顕微鏡による観察像において、複数の結晶部が観察され、当該複数の結晶部のうちｃ軸配向性を有さない第２の結晶部が、ｃ軸配向性を有する第１の結晶部よりも多く観察される場合がある。別言すると、該金属酸化物膜は、ｃ軸配向性を有さない第２の結晶部の存在割合が多い。
該金属酸化物膜中にｃ軸配向性を有さない第２の結晶部の存在割合を多くすることで、以下の優れた効果を奏する。
該金属酸化物膜の近傍に十分な酸素供給源がある場合において、ｃ軸配向性を有さない第２の結晶部は、酸素の拡散経路になりうる。よって、該金属酸化物膜の近傍に十分な酸素供給源がある場合に、ｃ軸配向性を有さない第２の結晶部を介して、ｃ軸配向性を有する第１の結晶部に酸素を供給することができる。よって、該金属酸化物膜中の酸素欠損量を低減することができる。このような該金属酸化物膜をトランジスタの半導体膜に適用することで、高い信頼性及び高い電界効果移動度を得ることが可能となる。このように、ｃ軸配向性を有さない第２の結晶部は、酸素の拡散経路となり、ｃ軸配向性を有する第１の結晶部に酸素を供給することができるので、ｃ軸配向性を有する第１の結晶部と、ｃ軸配向性を有さない第２の結晶部を含む金属酸化物膜を、酸素欠乏型の金属酸化物膜、または酸素欠乏型の酸化物半導体膜と呼ぶ場合がある。
また、第１の結晶部は、特定の結晶面が膜の厚さ方向に対して配向性を有する。そのため、第１の結晶部を含む金属酸化物膜について、膜の上面に概略垂直な方向に対するＸ線回折（ＸＲＤ：Ｘ−ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）測定を行うと、所定の回折角（２θ）に当該第１の結晶部に由来する回折ピークが確認される。一方で金属酸化物膜が第１の結晶部を有していても、支持基板によるＸ線の散乱、またはバックグラウンドの上昇により、回折ピークが十分に確認されないこともある。なお、回折ピークの高さ（強度）は、金属酸化物膜中に含まれる第１の結晶部の存在割合に応じて大きくなり、金属酸化物膜の結晶性を推し量る指標にもなりえる。
また、金属酸化物膜の結晶性の評価方法の一つとして、電子線回折が挙げられる。例えば、断面に対する電子線回折測定を行い、該金属酸化物膜の電子線回折パターンを観測した場合、第１の結晶部に起因する回折スポットを有する第１の領域と、第２の結晶部に起因する回折スポットを有する第２の領域とが観測される。
第１の結晶部に起因する回折スポットを有する第１の領域は、ｃ軸配向性を有する結晶部に由来する。一方で第２の結晶部に起因する回折スポットを有する第２の領域は、配向性を有さない結晶部、または、あらゆる向きに無秩序に配向する結晶部に由来する。そのため電子線回折に用いる電子線のビーム径、すなわち観察する領域の面積によって、異なるパターンが観察される場合がある。なお、本明細書等において、電子線のビーム径を１ｎｍΦ以上１００ｎｍΦ以下で測定する電子線回折を、ナノビーム電子線回折（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）と呼ぶ。
ただし、該金属酸化物膜の結晶性を、ＮＢＥＤと異なる方法で評価してもよい。金属酸化物膜の結晶性の評価方法の一例としては、電子回折、Ｘ線回折、中性子回折などが挙げられる。電子回折の中でも、先に示すＮＢＥＤの他に、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）、収束電子回折（ＣＢＥＤ：Ｃｏｎｖｅｒｇｅｎｔ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）、制限視野電子回折（ＳＡＥＤ：Ｓｅｌｅｃｔｅｄ　Ａｒｅａ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）などを好適に用いることができる。
また、ＮＢＥＤにおいて、電子線のビーム径を大きくした条件（例えば、２５ｎｍΦ以上１００ｎｍΦ以下、または５０ｎｍΦ以上１００ｎｍΦ以下）のナノビーム電子線回折パターンでは、リング状のパターンが観察される。また当該リング状のパターンは、動径方向に輝度の分布を有する場合がある。一方、ＮＢＥＤにおいて、電子線のビーム径を十分に小さくした条件（例えば１ｎｍΦ以上１０ｎｍΦ以下）の電子線回折パターンでは、上記リング状のパターンの位置に、円周方向（θ方向ともいう）に分布した複数のスポットが観察される場合がある。すなわち、電子線のビーム径を大きくした条件でみられるリング状のパターンは、上記の複数のスポットの集合体により形成される。
＜２．金属酸化物膜の結晶性の評価＞
以下では、条件の異なる３つの金属酸化物膜が形成された試料（試料Ａ１乃至Ａ３）を作製し結晶性の評価を行った。まず、試料Ａ１乃至Ａ３の作製方法について、説明する。
［試料Ａ１］
試料Ａ１は、ガラス基板上に厚さ約１００ｎｍの金属酸化物膜が形成された試料である。当該金属酸化物膜は、インジウムと、ガリウムと、亜鉛とを有する。試料Ａ１の金属酸化物膜の形成条件としては、基板を１７０℃に加熱し、流量１４０ｓｃｃｍのアルゴンガスと流量６０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。上述の全体のガス流量に対する酸素流量の割合を、酸素流量比と記載する場合がある。なお、試料Ａ１の作製条件における酸素流量比は３０％である。
［試料Ａ２］
試料Ａ２は、ガラス基板上に厚さ約１００ｎｍの金属酸化物膜が成膜された試料である。試料Ａ２の金属酸化物膜の形成条件としては、基板を１３０℃に加熱し、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入した。試料Ａ２の作製条件における酸素流量比は１０％である。なお、基板温度、及び酸素流量比以外の条件としては、先に示す試料Ａ１と同様の条件とした。
［試料Ａ３］
試料Ａ３は、ガラス基板上に厚さ約１００ｎｍの金属酸化物膜が成膜された試料である。試料Ａ３の金属酸化物膜の形成条件としては、基板を室温（Ｒ．Ｔ．）とし、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入した。試料Ａ３の作製条件における酸素流量比は１０％である。なお、基板温度、及び酸素流量比以外の条件としては、先に示す試料Ａ１と同様の条件とした。
試料Ａ１乃至Ａ３の作製条件を表１に示す。
Figure JPOXMLDOC01-appb-T000001
次に、上記作製した試料Ａ１乃至Ａ３の結晶性の評価を行った。本実施の形態においては、結晶性の評価として、断面ＴＥＭ観察、ＸＲＤ測定、及び電子線回折を行った。
［断面ＴＥＭ観察］
図３５Ａ乃至３５Ｃ、図３６Ａ乃至３６Ｃ、および図３７Ａ乃至３７Ｃに、試料Ａ１乃至Ａ３の断面ＴＥＭ観察結果を示す。なお、図３５Ａ及び３５Ｂは試料Ａ１の断面ＴＥＭ像であり、図３６Ａ及び３６Ｂは試料Ａ２の断面ＴＥＭ像であり、図３７Ａ及び３７Ｂは試料Ａ３の断面ＴＥＭ像である。
また、図３５Ｃは試料Ａ１の断面の高分解能透過型電子顕微鏡（ＨＲ−ＴＥＭ：Ｈｉｇｈ　Ｒｅｓｏｌｕｔｉｏｎ−ＴＥＭ）像であり、図３６Ｃは試料Ａ２の断面ＨＲ−ＴＥＭ像であり、図３７Ｃは試料Ａ３の断面ＨＲ−ＴＥＭ像である。なお、断面ＨＲ−ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いてもよい。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
　図３５Ａ乃至３５Ｃ及び図３６Ａ乃至３６Ｃに示すように、試料Ａ１及びＡ２では、原子が膜厚方向に層状に配列している結晶部が観察される。特に、ＨＲ−ＴＥＭ像において、原子が層状に配列している結晶部が観察されやすい。また、図３７Ａ乃至３７Ｃに示すように、試料Ａ３では原子が膜厚方向に層状に配列している様子が確認され難い。なお、試料Ａ１の方が試料Ａ２より原子が膜厚方向に層状に配向している領域の割合が多いように見える。
［ＸＲＤ測定］
次に、各試料のＸＲＤ測定結果について説明する。
図３８Ａに試料Ａ１のＸＲＤ測定結果を、図３９Ａに試料Ａ２のＸＲＤ測定結果を、図４０Ａに試料Ａ３のＸＲＤ測定結果を、それぞれ示す。
ＸＲＤ測定では、ｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種である粉末法（θ−２θ法ともいう。）を用いた。θ−２θ法は、Ｘ線の入射角を変化させるとともに、Ｘ線源に対向して設けられる検出器の角度を入射角と同じにしてＸ線回折強度を測定する方法である。なお、Ｘ線を膜表面から約０．４０°の角度から入射し、検出器の角度を変化させてＸ線回折強度を測定するｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種であるＧＩＸＲＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）法（薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。）を用いてもよい。図３８Ａ、図３９Ａ、及び図４０Ａにおいて、縦軸は回折強度を任意単位で示し、横軸は角度２θを示している。
図３８Ａ及び図３９Ａに示すように、試料Ａ１及びＡ２においては、２θ＝３１°付近に回折強度のピークが明確に観察される。一方で、図４０Ａに示すように、試料Ａ３においては、２θ＝３１°付近の回折強度のピークが観察され難い、または２θ＝３１°付近の回折強度のピークが極めて小さい、あるいは２θ＝３１°付近の回折強度のピークが無い。
なお、回折強度のピークがみられた回折角（２θ＝３１°付近）は、単結晶ＩｎＧａＺｎＯ４の構造モデルにおける（００９）面の回折角と一致する。したがって、試料Ａ１及びＡ２において、上記ピークが観測されることから、ｃ軸が膜厚方向に配向する結晶部（以下、ｃ軸配向性を有する結晶部、または第１の結晶部ともいう）が含まれていることが確認できる。また強度の比較から、ｃ軸配向性を有する結晶部の存在割合が、試料Ａ１の方が試料Ａ２より高いことがわかる。なお、試料Ａ３については、ＸＲＤ測定からでは、ｃ軸配向性を有する結晶部が含まれているかを判断するのが困難である。
この結果から、成膜時の基板温度が高いほど、また成膜時の酸素流量比が大きいほど、ｃ軸配向性を有する結晶部の存在割合が高くなる傾向が示唆される。
［電子線回折］
次に、試料Ａ１乃至Ａ３について、電子線回折測定を行った結果について説明する。電子線回折測定では、各試料の断面に対して電子線を垂直に入射したときの電子線回折パターンを取得する。また電子線のビーム径は、１ｎｍΦ及び１００ｎｍΦの２つとした。
なお、電子線回折において、入射する電子線のビーム径の大きさだけでなく、試料の厚さが厚いほど、電子線回折パターンには、その奥行き方向の情報が現れることとなる。そのため、電子線のビーム径を小さくするだけでなく、試料の奥行方向の厚さを薄くすることで、より局所的な領域の情報を得ることができる。一方で、試料の奥行き方向の厚さが薄すぎる場合（例えば試料の奥行き方向の厚さが５ｎｍ以下の場合）、極微細な領域の情報しか得られない。そのため、極微細な領域に結晶が存在していた場合には、得られる電子線回折パターンは、単結晶の電子線回折パターンと同様のパターンとなる場合がある。極微細な領域を解析する目的でない場合には、試料の奥行き方向の厚さを、例えば１０ｎｍ以上１００ｎｍ以下、代表的には１０ｎｍ以上５０ｎｍ以下とすることが好ましい。
図３８Ｂ及び３８Ｃに試料Ａ１の電子線回折パターンを、図３９Ｂ及び３９Ｃに試料Ａ２の電子線回折パターンを、図４０Ｂ及び４０Ｃに試料Ａ３の電子線回折パターンを、それぞれ示す。
なお、図３８Ｂ及び３８Ｃ、図３９Ｂ及び３９Ｃ、及び図４０Ｂ及び４０Ｃに示す電子線回折パターンは、電子線回折パターンが明瞭になるようにコントラストが調整された画像データである。また、図３８Ｂ及び３８Ｃ、図３９Ｂ及び３９Ｃ、並びに図４０Ｂ及び４０Ｃにおいて、中央の最も明るい輝点は入射される電子線ビームによるものであり、電子線回折パターンの中心（ダイレクトスポットまたは透過波ともいう）である。
また、図３８Ｂに示すように、入射する電子線のビーム径を１ｎｍΦとした場合に、円周状に分布した複数のスポットがみられることから、金属酸化物膜は、極めて微小で且つ面方位があらゆる向きに配向した複数の結晶部が混在していることが分かる。また、図３８Ｃに示すように、入射する電子線のビーム径を１００ｎｍΦとした場合に、この複数の結晶部からの回折スポットが連なり、輝度が平均化されてリング状の回折パターンとなることが確認できる。また、図３８Ｃでは、半径の異なる２つのリング状の回折パターンが観察できる。ここで、径の小さい回折パターンから第１のリング、第２のリングと呼ぶこととする。第２のリングに比べて、第１のリングの方が輝度が高いことが確認できる。また、第１のリングと重なる位置に、輝度の高い２つのスポット（第１の領域）が確認される。
第１のリングの中心からの動径方向の距離は、単結晶ＩｎＧａＺｎＯ４の構造モデルにおける（００９）面の回折スポットの中心からの動径方向の距離とほぼ一致する。また、第１の領域は、ｃ軸配向性に起因する回折スポットである。
また、図３８Ｃに示すように、リング状の回折パターンが見られていることから、金属酸化物膜中には、あらゆる向きに配向している結晶部（以下、ｃ軸配向性を有さない結晶部、または第２の結晶部ともいう）が存在するとも言い換えることもできる。
また、２つの第１の領域は、電子線回折パターンの中心点に対して対称に配置され、輝度が同程度であることから、２回対称性を有することが推察される。また上述のように、２つの第１の領域はｃ軸配向性に起因する回折スポットであることから、２つの第１の領域と中心を結ぶ直線の方向が、結晶部のｃ軸の向きと一致する。図３８Ｃにおいて上下方向が膜厚方向であることから、金属酸化物膜中には、ｃ軸が膜厚方向に配向する結晶部が存在していることが分かる。
このように、試料Ａ１の金属酸化物膜は、ｃ軸配向性を有する結晶部と、ｃ軸配向性を有さない結晶部とが混在している膜であることが確認できる。
図３９Ｂ及び３９Ｃ並びに図４０Ｂ及び４０Ｃに示す電子線回折パターンにおいても、図３８Ｂ及び３８Ｃに示す電子線回折パターンと概ね同じ結果である。ただし、ｃ軸配向性に起因する２つのスポット（第１の領域）の輝度は、試料Ａ１が最も明るく、試料Ａ２、試料Ａ３の順で暗くなり、ｃ軸配向性を有する結晶部の存在割合が、試料Ａ１が最も高く、試料Ａ２、試料Ａ３の順で低くなることが示唆される。
［金属酸化物膜の結晶性の定量化方法］
次に、図４１Ａ及び４１Ｂ、図４２、並びに図４３を用いて、金属酸化物膜の結晶性の定量化方法の一例について説明する。
まず、電子線回折パターンを用意する（図４１Ａ参照）。
なお、図４１Ａは、膜厚１００ｎｍの金属酸化物膜に対して、ビーム径１００ｎｍで測定した電子線回折パターンであり、図４１Ｂは、図４１Ａに示す電子線回折パターンを、コントラストを調整することで得られた電子線回折パターンである。
図４１Ｂにおいて、ダイレクトスポットの上下に２つの明瞭なスポット（第１の領域）が観察されている。この２つのスポット（第１の領域）はＩｎＧａＺｎＯ４の構造モデルにおける（００１）面に対応する回折スポット、すなわちｃ軸配向性を有する結晶部に起因する。一方で、上記第１の領域とは別に、第１の領域とおおよそ同心円上に輝度の低いリング状のパターン（第２の領域）が重なって見える。これは電子ビーム径を１００ｎｍとしたことによって、ｃ軸配向性を有さない結晶部（第２の結晶部）の構造に起因したスポットが平均化され、リング状になったものである。
ここで、電子線回折パターンは、ｃ軸配向性を有する結晶部に起因する回折スポットを有する第１の領域と、第２の結晶部に起因する回折スポットを有する第２の領域とが、重なって観察される。よって、第１の領域を含むラインプロファイルと、第２の領域を含むラインプロファイルとを取得し比較することで、金属酸化物膜の結晶性の定量化が可能となる。
まず、第１の領域を含むラインプロファイル及び第２の領域を含むラインプロファイルについて、図４２を用いて説明する。
図４２は、ＩｎＧａＺｎＯ４の構造モデルの（１００）面に電子ビームを照射した際に得られる電子線回折のシミュレーションパターンに、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’の補助線を付した図である。
図４２に示す領域Ａ−Ａ’は、ｃ軸配向性を有する第１の結晶部に起因する２つの回折スポットと、ダイレクトスポットとを通る直線を含む。また、図４２に示す領域Ｂ−Ｂ’及び領域Ｃ−Ｃ’は、ｃ軸配向性を有する第１の結晶部に起因する回折スポットが観察されない領域と、ダイレクトスポットとを通る直線をそれぞれ含む。なお、領域Ａ−Ａ’と領域Ｂ−Ｂ’または領域Ｃ−Ｃ’とが交わる角度は、３４°近傍、具体的には、３０°以上３８°以下、好ましくは３２°以上３６°以下、さらに好ましくは３３°以上３５°以下とすればよい。
なお、ラインプロファイルは、金属酸化物膜の構造に応じて、図４３に示すような傾向を有する。図４３は、各構造に対するラインプロファイルのイメージ図、相対輝度Ｒ、及び電子線回折パターンから得られるｃ軸配向性に起因するスペクトルの半値幅（ＦＷＨＭ：Ｆｕｌｌ　Ｗｉｄｔｈ　ａｔ　Ｈａｌｆ　Ｍａｘｉｍｕｍ）を説明する図を示す。
なお、図４３に示す相対輝度Ｒとは、領域Ａ−Ａ’における輝度の積分強度を、領域Ｂ−Ｂ’における輝度の積分強度または領域Ｃ−Ｃ’における輝度の積分強度で割った値である。なお、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’における輝度の積分強度としては、中央の位置に現れるダイレクトスポットと、当該ダイレクトスポットに起因するバックグラウンドとを除去したものである。
相対輝度Ｒを計算することによって、ｃ軸配向性の強さを定量的に規定することができる。例えば、図４３に示すように、単結晶の金属酸化物膜では、領域Ａ−Ａ’のｃ軸配向性を有する第１の結晶部に起因する回折スポットのピーク強度が高く、領域Ｂ−Ｂ’及び領域Ｃ−Ｃ’にはｃ軸配向性を有する第１の結晶部に起因する回折スポットが見られないため、相対輝度Ｒは、１を超えて極めて大きくなる。また、相対輝度Ｒは、単結晶の金属酸化物膜が最も高く、ＣＡＡＣ（ＣＡＡＣの詳細については後述する）のみ、ＣＡＡＣ＋ｎａｎｏｃｒｙｓｔａｌ、ｎａｎｏｃｒｙｓｔａｌ、非晶質の金属酸化物膜の順で低くなる。特に、特定の配向性を有さないｎａｎｏｃｒｙｓｔａｌ、及び非晶質の金属酸化物膜では、相対輝度Ｒは１となる。
また、結晶の周期性の高い構造ほど、ｃ軸配向性を有する第１の結晶部に起因するスペクトルの強度は高くなり、当該スペクトルの半値幅も小さくなる。そのため、単結晶の金属酸化物膜の半値幅が最も小さく、ＣＡＡＣのみ、ＣＡＡＣ＋ｎａｎｏｃｒｙｓｔａｌ、ｎａｎｏｃｒｙｓｔａｌの金属酸化物膜の順に半値幅が大きくなり、非晶質の金属酸化物膜では、半値幅が非常に大きく、ハローと呼ばれるプロファイルになる。
［ラインプロファイルを用いた解析］
上述のように、第１の領域における輝度の積分強度の、第２の領域における輝度の積分強度に対する強度比は、配向性を有する結晶部の存在割合を推し量る点で重要な情報である。
そこで、先に示す試料Ａ１乃至Ａ３の電子線回折パターンを、ラインプロファイルを用いて解析を行った。
試料Ａ１のラインプロファイルを用いた解析結果を図４４Ａ１及び４４Ａ２に、試料Ａ２のラインプロファイルを用いた解析結果を図４４Ｂ１及び４４Ｂ２に、試料Ａ３のラインプロファイルを用いた解析結果を図４５Ａ１及び４５Ａ２に、それぞれ示す。
なお、図４４Ａ１は、図３８Ｃに示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンであり、図４４Ｂ１は、図３９Ｃに示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンであり、図４５Ａ１は、図４０Ｃに示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンである。
また、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’としては、電子線回折パターンの中心位置に現れるダイレクトスポットの輝度で規格化することにより求めることができる。またこれにより、各試料間での相対的な比較を行うことができる。
また、輝度のプロファイルを算出する際に、試料からの非弾性散乱等に起因する輝度の成分を、バックグラウンドとして差し引くと、より精度の高い比較を行うことができる。ここで非弾性散乱に起因する輝度の成分は、動径方向において極めてブロードなプロファイルを取るため、バックグラウンドの輝度を直線近似で算出してもよい。例えば、対象となるピークの両側の裾に沿って引いた直線よりも低輝度側に位置する領域をバックグラウンドとして差し引くことができる。
ここでは、上述の方法によりバックグラウンドを差し引いたデータから、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’における輝度の積分強度を算出した。そして、領域Ａ−Ａ’における輝度の積分強度を、領域Ｂ−Ｂ’における輝度の積分強度、または領域Ｃ−Ｃ’における輝度の積分強度で割った値を、相対輝度Ｒとして求めた。
図４６に試料Ａ１乃至Ａ３の相対輝度Ｒを示す。なお、図４６においては、図４４Ａ２及び４４Ｂ２、及び図４５Ａ２に示す輝度のプロファイル中のダイレクトスポットの左右に位置するピークにおいて、領域Ａ−Ａ’における輝度の積分強度を領域Ｂ−Ｂ’における輝度の積分強度で割った値、及び領域Ａ−Ａ’における輝度の積分強度を領域Ｃ−Ｃ’における輝度の積分強度で割った値をそれぞれ求めた。
図４６に示すように、試料Ａ１乃至Ａ３の相対輝度Ｒは以下に示す通りである。
・試料Ａ１の相対輝度Ｒ＝２５．００
・試料Ａ２の相対輝度Ｒ＝３．０４
・試料Ａ３の相対輝度Ｒ＝１．０５
なお、上述の相対輝度Ｒは、それぞれ４つの位置での平均値とした。このように、相対輝度Ｒは、試料Ａ１が最も高く、試料Ａ２、試料Ａ３の順で低くなる。
金属酸化物膜を本発明の一態様に係るトランジスタのチャネルが形成される酸化物半導体に用いる場合には、相対輝度Ｒが１を超えて４０以下、好ましくは１を超えて１０以下、さらに好ましくは１を超えて３以下となる金属酸化物膜を用いると好適である。このような金属酸化物膜を半導体膜に用いることで、電気特性の高い安定性と、ゲート電圧が低い領域での高い電界効果移動度を両立することができる。
＜３．結晶部の存在割合＞
金属酸化物膜中の結晶部の存在割合は、断面ＴＥＭ像を解析することで見積もることができる。
まず、画像解析の方法について説明する。画像解析の方法としては、高分解能で撮像されたＴＥＭ像に対して２次元高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理し、ＦＦＴ像を取得する。得られたＦＦＴ像に対し、周期性を有する範囲を残し、それ以外を除去するマスク処理を施す。そしてマスク処理したＦＦＴ像を、２次元逆フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ　Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理し、ＦＦＴフィルタリング像を取得する。
これにより、結晶部のみを抽出した実空間像を得ることができる。ここで、残存した像の面積の割合から、結晶部の存在割合を見積もることができる。また、計算に用いた領域の面積（元の像の面積ともいう）から、残存した像の面積を差し引くことにより、結晶部以外の部分の存在割合を見積もることができる。
図４７Ａに試料Ａ１の断面ＴＥＭ像を、図４７Ｂに試料Ａ１の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。また、図４８Ａに試料Ａ２の断面ＴＥＭ像を、図４８Ｂに試料Ａ２の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。また、図４９Ａに試料Ａ３の断面ＴＥＭ像を、図４９Ｂに試料Ａ３の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。
画像解析後に得られた像において、金属酸化物膜中の白く表示されている領域が、配向性を有する結晶部を含む領域に対応し、黒く表示されている領域が、配向性を有さない結晶部、または様々な向きに配向する結晶部を含む領域に対応する。
図４７Ｂに示す結果より、試料Ａ１における配向性を有する結晶部を含む領域を除く部分の割合は約４３．１％であった。また、図４８Ｂに示す結果より、試料Ａ２における配向性を有する結晶部を含む領域を除く部分の割合は約６１．７％であった。また、図４９Ｂに示す結果より、試料Ａ３における配向性を有する結晶部を含む領域を除く部分の割合は約８９．５％であった。
このように見積もられた、金属酸化物膜中の配向性を有する結晶部を除く部分の割合が、５％以上４０％未満である場合、その金属酸化物膜は極めて結晶性の高い膜であり、酸素欠損を作り難く、電気特性が非常に安定であるため好ましい。一方で、金属酸化物膜中の配向性を有する結晶部を除く部分の割合が、４０％以上１００％未満、好ましくは６０％以上９０％以下である場合、その金属酸化物膜は配向性を有する結晶部と配向性を有さない結晶部が適度な割合で混在し、電気特性の安定化と高移動度化を両立させることができる。
ここで、断面ＴＥＭ像において、または断面ＴＥＭ像の画像解析等により明瞭に確認できる結晶部を除く領域のことを、Ｌａｔｅｒａｌ　Ｇｒｏｗｔｈ　Ｂｕｆｆｅｒ　Ｒｅｇｉｏｎ（ＬＧＢＲ）と呼称することもできる。
＜４．金属酸化物膜への酸素拡散について＞
以下では、金属酸化物膜への酸素の拡散のしやすさを評価した結果について説明する。
ここでは、以下に示す３つの試料（試料Ｂ１乃至Ｂ３）を作製した。
［試料Ｂ１］
まず、ガラス基板上に、先に示す試料Ａ１と同様の方法により、厚さ約５０ｎｍの金属酸化物膜を成膜した。続いて、金属酸化物膜上に、厚さ約３０ｎｍの酸化窒化シリコン膜、厚さ約１００ｎｍの酸化窒化シリコン膜、厚さ約２０ｎｍの酸化窒化シリコン膜を、プラズマＣＶＤ法により積層して形成した。なお、以下の説明において、金属酸化物膜をＯＳと、酸化窒化シリコン膜をＧＩとしてそれぞれ記載する場合がある。
次に、窒素雰囲気下で３５０℃、１時間の熱処理を行った。
続いて、厚さ５ｎｍのＩｎ−Ｓｎ−Ｓｉ酸化物膜をスパッタリング法により成膜した。
続いて、酸化窒化シリコン膜に酸素添加処理を行った。当該酸素添加条件としては、アッシング装置を用い、基板温度を４０℃とし、流量１５０ｓｃｃｍの酸素ガス（１６Ｏ）と、流量１００ｓｃｃｍの酸素ガス（１８Ｏ）とをチャンバー内に導入し、圧力を１５Ｐａとし、基板側にバイアスが印加されるように、アッシング装置内に設置された平行平板の電極間に４５００ＷのＲＦ電力を６００ｓｅｃ供給した。なお、酸化窒化シリコン膜中に酸素ガス（１６Ｏ）が主成分レベルで含有されているため、酸素添加処理によって、添加される酸素を正確に測定するために酸素ガス（１８Ｏ）を用いた。
続いて、厚さ約１００ｎｍの窒化シリコン膜をプラズマＣＶＤ法により成膜した。
［試料Ｂ２］
試料Ｂ２は、試料Ｂ１とは金属酸化物膜の成膜条件を異ならせて作製した試料である。試料Ｂ２は、先に示す試料Ａ２と同様の方法により、厚さ約５０ｎｍの金属酸化物膜を成膜した。
［試料Ｂ３］
試料Ｂ３は、試料Ｂ１とは金属酸化物膜の成膜条件を異ならせて作製した試料である。試料Ｂ３は、先に示す試料Ａ３と同様の方法により、厚さ約５０ｎｍの金属酸化物膜を成膜した。
以上の工程により試料Ｂ１乃至Ｂ３を作製した。
［ＳＩＭＳ分析］
試料Ｂ１乃至Ｂ３について、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により、１８Ｏの濃度を測定した。なお、ＳＩＭＳ分析においては、上記作製した試料Ｂ１乃至Ｂ３を熱処理を行わない条件と、試料Ｂ１乃至Ｂ３を窒素雰囲気下にて３５０℃　１時間の熱処理を行う条件と、試料Ｂ１乃至Ｂ３を窒素雰囲気下にて４５０℃、１時間の熱処理を行う条件と、の３つの条件とした。
図５０Ａ乃至５０Ｃに、ＳＩＭＳ測定結果を示す。図５０Ａ乃至５０Ｃにおいては、ＧＩ及びＯＳを含む領域の分析結果を示している。なお、図５０Ａ乃至５０Ｃは、基板側から（ＳＳＤＰ（Ｓｕｂｓｔｒａｔｅ　Ｓｉｄｅ　Ｄｅｐｔｈ　Ｐｒｏｆｉｌｅ）−ＳＩＭＳともいう）分析した結果を示す。
また、図５０Ａ乃至５０Ｃにおいて、灰色の破線が熱処理を行っていない条件のプロファイルであり、黒色の破線が３５０℃の熱処理を行った条件のプロファイルであり、黒色の実線が４５０℃の熱処理を行った条件のプロファイルである。
試料Ｂ１乃至Ｂ３のそれぞれにおいて、ＧＩ中に１８Ｏが拡散していること、及びＯＳ中に１８Ｏが拡散していることが確認できる。また、試料Ｂ３が最も深い位置まで１８Ｏが拡散しており、、試料Ｂ２、試料Ｂ１の順に、１８Ｏの拡散が浅い位置になっていることが確認できる。また、３５０℃及び４５０℃の熱処理を行うことで、さらに深い位置まで１８Ｏが拡散していることが確認できる。
以上の結果から、配向性を有する結晶部と配向性を有さない結晶部が混在し、且つ配向性を有する結晶部の存在割合が低い金属酸化物膜は、酸素が透過しやすい膜、言い換えると酸素が拡散しやすい膜であることが確認できる。また、３５０℃及び４５０℃の熱処理を行うことで、ＧＩ膜中の酸素がＯＳ中に拡散することが確認できる。
以上の結果は、配向性を有する結晶部の存在割合（密度）が高いほど、厚さ方向へ酸素が拡散しにくく、当該密度が低いほど厚さ方向へ酸素が拡散しやすいことを示している。金属酸化物膜における酸素の拡散のしやすさについて、以下のように考察することができる。
配向性を有する結晶部と、配向性を有さない極微細な結晶部が混在している金属酸化物膜において、断面観察像で明瞭に観察できる結晶部以外の領域（ＬＧＢＲ）は、酸素が拡散しやすい領域、すなわち酸素の拡散経路になりうる。したがって、金属酸化物膜の近傍に十分な酸素供給源がある場合において、ＬＧＢＲを介して配向性を有する結晶部にも、酸素が供給されやすくなるため、膜中の酸素欠損量を低減することができると考えられる。
例えば、金属酸化物膜に接して酸素を放出しやすい酸化膜を設け、加熱処理を施すことにより、当該酸化膜から放出される酸素は、ＬＧＢＲにより金属酸化物膜の膜厚方向に拡散する。そして、ＬＧＢＲを経由して、配向性を有する結晶部に横方向から酸素が供給されうる。これにより、金属酸化物膜の配向性を有する結晶部、及びこれ以外の領域に、十分に酸素が行き渡り、膜中の酸素欠損を効果的に低減することができる。
また、例えば、金属酸化物膜として、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む酸化物膜を用いている場合、配向性を有する結晶部の側面に活性酸素（原子状酸素）が結合する。さらに結合した活性酸素にＩｎ、ＭまたはＺｎなどの金属が結合する。このように、活性酸素と、Ｉｎ、ＭまたはＺｎなどの金属と、が繰り返し結合することにより、配向性を有する結晶部の側面から横方向に、固相成長していると考えることができる。このような配向性を有する結晶部の横成長を自己組織化と呼ぶこともできる。
また例えば、金属酸化物膜中に、金属原子と結合していない水素原子が存在すると、これと酸素原子が結合し、ＯＨが形成され、固定化してしまう場合がある。そこで、低温で成膜することで金属酸化物膜中の酸素欠損（ＶＯ）に水素原子がトラップされた状態（ＶＯＨと呼ぶ）を一定量（例えば１×１０１７ｃｍ−３程度）形成することで、ＯＨが形成されることを抑制する。またＶＯＨは、キャリアを生成するため、金属酸化物膜中にキャリアが一定量存在する状態となる。これにより、キャリア密度が高められた金属酸化物膜を形成できる。また成膜時には、酸素欠損も同時に形成されるが、当該酸素欠損は、上述のようにＬＧＢＲを介して酸素を導入することにより低減することができる。このような方法により、キャリア密度が比較的高く、且つ酸素欠損が十分に低減された金属酸化物膜を形成することができる。
また、配向性を有する結晶部以外の領域は、成膜時に配向性を有さない極めて微細な結晶部を構成するため、金属酸化物膜には明瞭な結晶粒界は観察されない。また当該極めて微細な結晶部は、配向性を有する複数の結晶部の間に位置する。当該微細な結晶部は、成膜時の熱により横方向に成長することで、隣接する配向性を有する結晶部と結合する。また当該微細な結晶部はキャリアを発生する領域としても機能する。これにより、このような構成を有する金属酸化物膜は、トランジスタに適用することでその電界効果移動度を著しく向上させることができると考えられる。
また、低温かつ低酸素流量の条件で成膜した金属酸化物膜とすることで酸素透過性が向上することが分かる。このため、例えば、トランジスタの作製工程中において、拡散する酸素量が増大することにより、金属酸化物膜中、及び金属酸化物膜と絶縁膜との界面の酸素欠損等の欠陥が低減することが推測される。そしてこのような効果により欠陥準位密度が低減された結果、トランジスタのオン電流が著しく上昇すると示唆される。
このように、オン電流が向上したトランジスタは、高速で容量を充放電することのできるスイッチに好適に用いることができる。代表的には、デマルチプレクサ回路などに好適に用いることができる。
また金属酸化物膜を形成し、その上に酸化シリコン膜などの酸化物絶縁膜を成膜した後に、酸素雰囲気でのプラズマ処理を行うことが好ましい。このような処理により、膜中に酸素を供給すること以外に、水素濃度を低減することができる。例えば、プラズマ処理中に、同時にチャンバー内に残存するフッ素も金属酸化物膜中にドープされる場合がある。フッ素はマイナスの電荷を帯びたフッ素原子として存在し、プラスの電荷を帯びた水素原子とクーロン力により結合し、ＨＦが生成される。ＨＦは当該プラズマ処理中に金属酸化物膜外へ放出され、その結果として、金属酸化物膜中の水素濃度を低減することができる。また、プラズマ処理において、酸素原子と水素とが結合してＨ２Ｏとして膜外へ放出される場合もある。
また、金属酸化物膜に酸化シリコン膜（または酸化窒化シリコン膜）が積層された構成を考える。酸化シリコン膜中のフッ素は、膜中の水素と結合し、電気的に中性であるＨＦとして存在しうるため、金属酸化物膜の電気特性に影響を与えない。なお、Ｓｉ−Ｆ結合が生じる場合もあるがこれも電気的に中性となる。また酸化シリコン膜中のＨＦは、酸素の拡散に対して影響しないと考えられる。
以上のようなメカニズムにより、金属酸化物膜中の酸素欠損が低減され、且つ膜中の金属原子と結合していない水素が低減されることにより、信頼性を高めることができると考えられる。また金属酸化物膜のキャリア濃度が一定以上であることで、電気特性が向上すると考えられる。
＜５．トランジスタ特性を用いた浅い欠陥準位の評価＞
以下では、先に説明した試料Ａ１、試料Ａ２、及び試料Ａ３の金属酸化物膜を有するトランジスタを作製し、その欠陥準位密度を測定した結果について説明する。
ここではそれぞれ、半導体膜の形成条件の異なる試料Ｃ１乃至Ｃ３を二組作製した。なお、試料Ｃ１乃至Ｃ３は、チャネル長Ｌが６μｍ、チャネル幅Ｗが５０μｍのトランジスタである。
［トランジスタの作製］
まず、ガラス基板上に厚さ１０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜とを、スパッタリング装置を用いて形成した。続いて当該導電膜をフォトリソグラフィ法により加工した。
次に、基板及び導電膜上に絶縁膜を４層積層して形成した。絶縁膜は、プラズマ化学気相堆積（ＰＥＣＶＤ）装置を用いて、真空中で連続して形成した。絶縁膜は、下から厚さ５０ｎｍの窒化シリコン膜、厚さ３００ｎｍの窒化シリコン膜、厚さ５０ｎｍの窒化シリコン膜、厚さ５０ｎｍの酸化窒化シリコン膜をそれぞれ用いた。
次に、絶縁膜上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工することで、半導体層を形成した。酸化物半導体膜としては、厚さ４０ｎｍの酸化物半導体膜を形成した。
試料Ｃ１において、酸化物半導体膜に用いた金属酸化物膜は、試料Ａ１と同様の条件で形成した。すなわち、基板温度を１７０℃として、流量１４０ｓｃｃｍのアルゴンガスと、流量６０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。なお、酸素流量比は３０％である。厚さは約４０ｎｍとした。
試料Ｃ２において、酸化物半導体膜に用いた金属酸化物膜は、試料Ａ２と同様の条件で形成した。すなわち、基板温度を１３０℃として、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。なお、酸素流量比は１０％である。厚さは約４０ｎｍとした。
試料Ｃ３において、酸化物半導体膜に用いた金属酸化物膜は、試料Ａ３と同様の条件で形成した。すなわち、基板温度を室温（Ｒ．Ｔ．）として、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。なお、酸素流量比は１０％である。厚さは約４０ｎｍとした。
次に、絶縁膜及び半導体層上に、絶縁膜を形成した。絶縁膜としては、厚さ１５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
次に、熱処理を行った。当該熱処理としては、窒素と酸素との混合ガス雰囲気下で、３５０℃　１時間の熱処理とした。
次に、絶縁膜の所望の領域に開口部を形成した。開口部の形成方法としては、ドライエッチング法を用いた。
次に、開口部を覆うように絶縁膜上に導電膜を成膜し、当該導電膜を加工して島状の導電膜を形成した。また、島状の導電膜を形成後、続けて、導電膜の下側に接する絶縁膜を加工することで、島状の絶縁膜を形成した。
導電膜としては、厚さ１０ｎｍの酸化物半導体膜と、厚さ５０ｎｍの窒化チタン膜と、厚さ１００ｎｍの銅膜とを順に形成した。なお、酸化物半導体膜の成膜条件としては、基板温度を１７０℃として、流量２００ｓｃｃｍの酸素ガスをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。また、窒化チタン膜及び銅膜は、スパッタリング装置を用いて形成した。
次に、酸化物半導体膜、絶縁膜、及び導電膜上からプラズマ処理を行った。当該プラズマ処理としては、ＰＥＣＶＤ装置を用い、基板温度を２２０℃とし、アルゴンガスと窒素ガスとの混合ガス雰囲気下で行った。
次に、酸化物半導体膜、絶縁膜、及び導電膜上に絶縁膜を形成した。絶縁膜としては、厚さ１００ｎｍの窒化シリコン膜及び厚さ３００ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ装置を用いて積層して形成した。
次に、形成した絶縁膜上にマスクを形成し、当該マスクを用いて絶縁膜に開口部を形成した。
次に、開口部を充填するように、導電膜を形成し、当該導電膜を島状に加工することで、ソース電極及びドレイン電極となる導電膜を形成した。当該導電膜としては、厚さ１０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜とを、スパッタリング装置を用いて、それぞれ形成した。
次に、絶縁膜、及び導電膜上に絶縁膜を形成した。絶縁膜としては、厚さ１．５μｍのアクリル系の感光性樹脂膜を用いた。
以上のようにして、試料Ｃ１乃至Ｃ３を作製した。
［浅い欠陥準位密度の評価方法］
金属酸化物の浅い欠陥準位（以下、ｓＤＯＳとも記す）は、金属酸化物膜を半導体膜として用いたトランジスタの電気特性からも見積もることができる。以下ではトランジスタの界面準位の密度を評価し、その界面準位の密度に加え、界面準位にトラップされる電子数Ｎｔｒａｐを考慮した場合において、サブスレッショルドリーク電流を予測する方法について説明する。
界面準位にトラップされる電子数Ｎｔｒａｐは、例えば、トランジスタのドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性の実測値と、ドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性の計算値とを比較することによって、評価することができる。
図５１に、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝０．１Ｖにおける、計算によって得られた理想的なＩｄ−Ｖｇ特性と、トランジスタにおける実測のＩｄ−Ｖｇ特性と、を示す。なお、トランジスタの測定結果のうち、ドレイン電流Ｉｄの測定が容易な１×１０−１３Ａ以上の値のみプロットした。
計算で求めた理想的なＩｄ−Ｖｇ特性と比べて、実測のＩｄ−Ｖｇ特性はゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化が緩やかとなる。これは、伝導帯下端のエネルギー（Ｅｃと表記する。）の近くに位置する浅い界面準位に電子がトラップされたためと考えられる。ここでは、フェルミ分布関数を用いて、浅い界面準位へトラップされる（単位面積、単位エネルギーあたりの）電子数Ｎｔｒａｐを考慮することで、より厳密に界面準位の密度Ｎｉｔを見積もることができる。
まず、図５２に示す模式的なＩｄ−Ｖｇ特性を用いて界面トラップ準位にトラップされる電子数Ｎｔｒａｐの評価方法について説明する。破線は計算によって得られるトラップ準位のない理想的なＩｄ−Ｖｇ特性を示す。また、破線において、ドレイン電流がＩｄ１からＩｄ２に変化するときのゲート電圧Ｖｇの変化をΔＶｉｄとする。また、実線は、実測のＩｄ−Ｖｇ特性を示す。実線において、ドレイン電流がＩｄ１からＩｄ２に変化するときのゲート電圧Ｖｇの変化をΔＶｅｘとする。ドレイン電流がＩｄ１、Ｉｄ２のときの着目する界面における電位はそれぞれφｉｔ１、φｉｔ２とし、その変化量をΔφｉｔとする。
図５２において、実測値は計算値よりも傾きが小さいため、ΔＶｅｘは常にΔＶｉｄよりも大きいことがわかる。このとき、ΔＶｅｘとΔＶｉｄの差が、浅い界面準位に電子をトラップすることに要した電位差を表す。したがって、トラップされた電子による電荷の変化量ΔＱｔｒａｐは以下の式（１）で表すことができる。
Figure JPOXMLDOC01-appb-M000002
Ｃｔｇは面積当たりの絶縁体と半導体の合成容量となる。また、ΔＱｔｒａｐは、トラップされた（単位面積、単位エネルギーあたりの）電子数Ｎｔｒａｐを用いて、式（２）で表すこともできる。なお、ｑは電気素量である。
Figure JPOXMLDOC01-appb-M000003
式（１）と式（２）とを連立させることで式（３）を得ることができる。
Figure JPOXMLDOC01-appb-M000004
次に、式（３）の極限Δφｉｔ→０を取ることで、式（４）を得ることができる。
Figure JPOXMLDOC01-appb-M000005
即ち、理想的なＩｄ−Ｖｇ特性、実測のＩｄ−Ｖｇ特性および式（４）を用いて、界面においてトラップされた電子数Ｎｔｒａｐを見積もることができる。なお、ドレイン電流と界面における電位との関係については、上述の計算によって求めることができる。
また、単位面積、単位エネルギーあたりの電子数Ｎｔｒａｐと界面準位の密度Ｎｉｔは式（５）のような関係にある。
Figure JPOXMLDOC01-appb-M000006
ここで、ｆ（Ｅ）はフェルミ分布関数である。式（４）から得られたＮｔｒａｐを式（５）でフィッティングすることで、Ｎｉｔは決定される。このＮｉｔを設定したデバイスシミュレータを用いた計算により、Ｉｄ＜０．１ｐＡを含む伝達特性を得ることができる。
次に、図５１に示す実測のＩｄ−Ｖｇ特性に式（４）を適用し、Ｎｔｒａｐを抽出した結果を図５３に白丸印で示す。ここで、図５３の縦軸は半導体の伝導帯下端ＥｃからのフェルミエネルギーＥｆである。破線を見るとＥｃのすぐ下の位置に極大値となっている。式（５）のＮｉｔとして、式（６）のテール分布を仮定すると図５３の破線のように非常に良くＮｔｒａｐをフィッティングでき、フィッティングパラメータとして、伝導帯端のトラップ密度ＮＮｔａ＝１．６７×１０１３ｃｍ−２／ｅＶ、特性減衰エネルギーＷｔａ＝０．１０５ｅＶが得られた。
Figure JPOXMLDOC01-appb-M000007
次に、得られた界面準位のフィッティング曲線をデバイスシミュレータを用いた計算にフィードバックすることにより、Ｉｄ−Ｖｇ特性を逆算した結果を図５４Ａ及び５４Ｂに示す。図５４Ａに、ドレイン電圧Ｖｄが０．１Ｖおよび１．８Ｖの場合の計算によって得られたＩｄ−Ｖｇ特性と、ドレイン電圧Ｖｄが０．１Ｖ及び１．８Ｖの場合のトランジスタにおける実測のＩｄ−Ｖｇ特性とを示す。また、図５４Ｂは、図５４Ａのドレイン電流Ｉｄを対数としたグラフである。
計算により得られた曲線と、実測値のプロットはほぼ一致しており、計算値と実測値とで高い再現性を有することが分かる。したがって、浅い欠陥準位密度を算出する方法として、上記の方法が十分に妥当であることが分かる。
［浅い欠陥準位密度の評価結果］
次に、上述の方法に基づいて、測定した電気特性と理想的な計算値とを比較することによって、二組の試料Ｃ１乃至Ｃ３の浅い欠陥準位密度を測定した。
図５５に二組の試料Ｃ１乃至Ｃ３の浅い欠陥準位密度の平均値を算出した結果を示す。試料Ｃ１乃至Ｃ３のいずれにおいても、浅い欠陥準位密度のピーク値が、２．５×１０１２ｃｍ−２ｅＶ−１未満となり、浅い欠陥準位密度が極めて低い試料であることがわかる。なお、金属酸化物膜中の浅い欠陥準位密度のピーク値としては、２．５×１０１２ｃｍ−２ｅＶ−１未満、好ましくは１．７５×１０１２ｃｍ−２ｅＶ−１未満、より好ましくは１．５×１０１２ｃｍ−２ｅＶ−１未満、さらに好ましくは７．５×１０１１ｃｍ−２ｅＶ−１未満である。
このように、試料Ｃ１乃至Ｃ３は、欠陥準位密度が低い金属酸化物膜が形成されたトランジスタであることが分かる。これは、低温かつ低酸素流量の条件で成膜した金属酸化物膜とすることで酸素透過性が向上し、トランジスタの作製工程中に拡散する酸素量が増大することにより、金属酸化物膜中、及び金属酸化物膜と絶縁膜との界面の酸素欠損等の欠陥が低減しているためだと示唆される。
＜６．金属酸化物膜の成膜方法＞
以下では、金属酸化物膜の成膜方法について説明する。
該金属酸化物膜は、酸素を含む雰囲気下にてスパッタリング法によって成膜することができる。
成膜時の基板温度は、室温以上１５０℃以下、好ましくは５０℃以上１５０℃以下、より好ましくは１００℃以上１５０℃以下、代表的には１３０℃の温度とすることが好ましい。基板温度を上述の範囲とすることで、配向性を有する結晶部と、配向性を有さない結晶部との存在割合を制御することができる。
また、成膜時の酸素の流量比（酸素分圧）を、０％以上５０％未満、好ましくは０％以上３０％以下、より好ましくは０％以上２０％以下、さらに好ましくは０％以上１５％以下、代表的には１０％とすることが好ましい。酸素流量を低減することにより、配向性を有さない結晶部をより多く膜中に含ませることができる。
したがって、成膜時の基板温度と、成膜時の酸素流量を上述の範囲とすることで、配向性を有する結晶部と、配向性を有さない結晶部とが混在した金属酸化物膜を得ることができる。また、基板温度と酸素流量を上述の範囲内とすることにより、配向性を有する結晶部と配向性を有さない結晶部の存在割合を制御することが可能となる。
金属酸化物膜の成膜に用いることの可能な酸化物ターゲットとしては、Ｉｎ−Ｇａ−Ｚｎ系酸化物に限られず、例えば、Ｉｎ−Ｍ−Ｚｎ系酸化物（Ｍは、Ａｌ、Ｇａ、Ｙ、またはＳｎ）を適用することができる。
また、複数の結晶粒を有する多結晶酸化物を含むスパッタリングターゲットを用いて、結晶部を含む金属酸化物膜を成膜すると、多結晶酸化物を含まないスパッタリングターゲットを用いた場合に比べて、結晶性を有する金属酸化物膜が得られやすい。
以下に、金属酸化物膜の成膜メカニズムにおける一考察について、図５６Ａ乃至５６Ｄを用いて説明する。スパッタリング用ターゲットが複数の結晶粒を有し、且つ、その結晶粒が層状構造を有しており、当該結晶粒に劈開しやすい界面が存在する場合、当該スパッタリング用ターゲットにイオンを衝突させることで、結晶粒が劈開する。ここで、スパッタリング用ターゲットは、例えば、後述する図５８のように、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む、ｃ軸方向に配向した層状の構造を有するものとする。なお、当該結晶粒は、平板状又はペレット状のクラスターであり、ナノクラスターと呼ぶこともできる。
ここで、図５６Ａに示すように、ターゲットから劈開したナノクラスター２０は、平板状であるため、平面側を基板２８の表面に向けて堆積しやすい。
次に、ターゲットからはじき出された粒子２３が基板２８の表面に達する。粒子２３は、原子１個または原子数個の集合体を有する。そのため、粒子２３を原子状粒子（ａｔｏｍｉｃ　ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。ここで、ナノクラスターが後述する図５８のような、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む、ｃ軸方向に配向した層状の構造を有する場合、粒子２３は、ナノクラスター２０の上面より側面に結合しやすい。よって、粒子２３は、ナノクラスター２０の形成されていない領域を埋めるように、ナノクラスター２０の側面に優先的に付着する。粒子２３は、結合手が活性状態となることで、ナノクラスター２０と化学的に連結して横成長部２２を形成する（図５６Ａ参照。）。粒子２３は、ナノクラスター２０とナノクラスター２０の間の領域に入り込むということもできる。
横成長部２２は、ナノクラスター２０とナノクラスター２０の間の領域２６（領域２６は、Ｌａｔｅｒａｌ　Ｇｒｏｗｔｈ　Ｂｕｆｆｅｒ　Ｒｅｇｉｏｎ（ＬＧＢＲ）と呼称することもできる。）を埋めるように横方向に成長（ラテラル成長ともいう。）する。ここで、横方向とは、例えばナノクラスター２０中のｃ軸に垂直な方向を指す。
ここで、４５０℃以下、好ましくは４００℃以下程度の基板加熱により、ナノクラスター２０の横成長部２２に粒子２３が付着し、粒子２３にＬＧＢＲを介して拡散した酸素が付着し、再び粒子２３が同様に付着する、という反応が起きやすくなる。この繰り返しにより横方向の固相成長が起きていると推定される。このようなナノクラスターの横方向の成長を自己組織化と呼ぶこともできる。
さらに横成長部２２がラテラル成長することで、横成長部２２が互いに衝突する。横成長部２２が衝突した部分を連結部２７として隣接するナノクラスター２０が連結される（図５６Ｂ参照。）。つまり、領域２６中に連結部２７が形成される。これは、粒子２３が、ナノクラスター２０の側面に横成長部２２を形成し、横成長部２２が横方向に成長することで、ナノクラスター２０間の領域２６を充填しているということもできる。このように、ナノクラスター２０の形成されていない領域を埋めるまで横成長部２２が形成される。
したがって、ナノクラスター２０がそれぞれ異なる方向を向けて形成される場合でも、ナノクラスター２０とナノクラスター２０の隙間を粒子２３がラテラル成長しながら埋めるため、明確な結晶粒界が形成されることがない。
ここで、ナノクラスター２０間を、粒子２３が滑らかに連結（アンカリング）するため、連結部２７において単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、ナノクラスター２０の間の連結部２７に歪みを有する結晶構造が形成される。これにより、例えば、連結部２７において、上面の形状が六角形だった結晶構造が変形し、五角形または七角形になる場合もある。
次に、新たなナノクラスター２０が、平面側を基板２８の表面に向けて形成される。そして、粒子２３が、ナノクラスター２０の形成されていない領域を埋めるように堆積することで横成長部２２を形成する（図５６Ｃ参照。）。こうして、粒子２３がナノクラスター２０の側面に付着し、横成長部２２がラテラル成長することで、二層目のナノクラスター２０間を連結させる（図５６Ｄ参照。）。ｍ層目（ｍは二以上の整数。）が形成されるまで成膜は続き、積層体を有する金属酸化物膜が形成される。
また、基板２８を加熱することにより、基板表面においてナノクラスター２０同士の結合、または再配列が進むことにより、配向性を有する結晶部を含む金属酸化物膜が形成されやすくなると考えられる。
なお、本実施の形態で説明したように、スパッタリング法を用いて、金属酸化物膜を形成すると、結晶性の制御が容易であるため好ましい。ただし、本発明の一態様の金属酸化物膜の形成方法としては、これに限定されず、例えばパルスレーザ堆積（ＰＬＤ）法、プラズマ化学気相堆積（ＰＥＣＶＤ）法、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法などを用いてもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。
＜７．金属酸化物膜の組成及び構造について＞
金属酸化物膜をトランジスタなどの半導体装置に適用することができる。以下では、特に半導体特性を有する金属酸化物膜（以下では酸化物半導体膜と呼ぶ）について説明する。
まず、酸化物半導体膜の組成について説明する。
酸化物半導体膜は、先の記載のように、インジウム（Ｉｎ）と、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎを表す。）と、Ｚｎ（亜鉛）と、を有する。
なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズとするが、元素Ｍに適用可能な元素としては、上記以外にも、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどを用いてもよい。また、元素Ｍとして、前述の元素を複数組み合わせても構わない。
次に、該酸化物半導体膜が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について、図５７Ａ乃至５７Ｃを用いて説明する。なお、図５７Ａ乃至５７Ｃには、酸素の原子数比については記載しない。また、酸化物半導体膜が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
図５７Ａ乃至５７Ｃにおいて、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、図５７Ａ乃至５７Ｃに示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体膜は、スピネル型の結晶構造をとりやすい。
図５７Ａ及び５７Ｂでは、本発明の一態様の酸化物半導体膜が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図５８に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図５８は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図５８に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、ＭＺｎＯ２層の元素Ｍがインジウムと置換し、ＩｎαＭ１−αＺｎＯ２層（０＜α≦１）と表すこともできる。その場合、ＩｎＯ２層が１に対し、ＩｎαＭ１−αＺｎＯ２層が２である層状構造をとる。また、ＩｎＯ２層のインジウムが元素Ｍと置換し、Ｉｎ１−αＭαＯ２層（０＜α≦１）と表すこともできる。その場合、Ｉｎ１−αＭαＯ２層が１に対し、ＭＺｎＯ２層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物中において、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が非整数である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物半導体膜をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物半導体膜中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、及びその近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比、及びその近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体膜中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体膜のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体膜では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体膜はインジウムの含有率が低い酸化物半導体膜と比較してキャリア移動度が高くなるためである。
一方、酸化物半導体膜中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図５７Ｃに示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物半導体膜は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図５７Ａの領域Ａで示される原子数比を有することが好ましい。
また、図５７Ｂに示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体膜は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体膜である。
なお、酸化物半導体膜が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体膜が層状構造を有する原子数比を示す領域であり、領域Ａ乃至Ｃの境界は厳密ではない。
＜８．金属酸化物膜の構造＞
次に、金属酸化物膜（以下では酸化物半導体と呼ぶ）の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
すなわち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ　ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ　ＯＳは、物性的に非晶質酸化物半導体に近い。
［ＣＡＡＣ−ＯＳ］
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
［ｎｃ−ＯＳ］
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。ａ−ｌｉｋｅ　ＯＳは、鬆を有するため、不安定な構造である。
また、ａ−ｌｉｋｅ　ＯＳは、鬆を有するため、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜９．金属酸化物膜をトランジスタに用いる構成＞
続いて、金属酸化物膜（以下では酸化物半導体膜と呼ぶ）をトランジスタに用いる構成について説明する。
なお、酸化物半導体膜をトランジスタに用いることで、例えば、多結晶シリコンをチャネル領域に用いたトランジスタと比較し、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
本発明の一態様の酸化物半導体膜は、配向性を有する結晶部と、配向性を有さない結晶部とが混在している膜である。このような結晶性を有する酸化物半導体膜を用いることで、高い電界効果移動度と、高い信頼性を両立したトランジスタを実現することができる。
＜１０．金属酸化物膜のキャリア密度＞
金属酸化物膜（以下では酸化物半導体膜）のキャリア密度について、以下に説明を行う。
酸化物半導体膜のキャリア密度に影響を与える因子としては、酸化物半導体膜中の酸素欠損（Ｖｏ）、または酸化物半導体膜中の不純物などが挙げられる。
酸化物半導体膜中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体膜中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体膜中の欠陥準位密度を制御することで、酸化物半導体膜のキャリア密度を制御することができる。
ここで、酸化物半導体膜をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体膜のキャリア密度を低くする方が好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体膜のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体膜のキャリア密度を高くする方が好ましい。酸化物半導体膜のキャリア密度を高くする場合においては、酸化物半導体膜の不純物濃度をわずかに高める、または酸化物半導体膜の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体膜のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体膜は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体膜は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体膜を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体膜は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体膜を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
実質的に真性の酸化物半導体膜のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
また、上述の実質的に真性の酸化物半導体膜を用いることで、トランジスタの信頼性が向上する場合がある。ここで、図５９を用いて、酸化物半導体膜をチャネル領域に用いるトランジスタの信頼性が向上する理由について説明する。図５９は、酸化物半導体膜をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する図である。
図５９において、ＧＥはゲート電極を、ＧＩはゲート絶縁膜を、ＯＳは酸化物半導体膜を、ＳＤはソース電極またはドレイン電極を、それぞれ表す。すなわち、図５９は、ゲート電極と、ゲート絶縁膜と、酸化物半導体膜と、酸化物半導体膜に接するソース電極またはドレイン電極のエネルギーバンドの一例である。
また、図５９において、ゲート絶縁膜としては、酸化シリコン膜を用い、酸化物半導体膜にＩｎ−Ｇａ−Ｚｎ酸化物を用いる構成である。また、酸化シリコン膜中に形成されうる欠陥の遷移レベル（εｆ）はゲート絶縁膜の伝導帯から３．１ｅＶ離れた位置に形成されるものとし、ゲート電圧（Ｖｇ）が３０Ｖの場合の酸化物半導体膜と酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）をゲート絶縁膜の伝導帯から３．６ｅＶとする。なお、酸化シリコン膜のフェルミ準位は、ゲート電圧に依存し変動する。例えば、ゲート電圧を大きくすることで、酸化物半導体膜と、酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）は低くなる。また、図５９中の白丸は電子（キャリア）を表し、図５９中のＸは酸化シリコン膜中の欠陥準位を表す。
図５９に示すように、ゲート電圧が印加された状態で、例えばキャリアが熱励起されると、欠陥準位（図中Ｘ）にキャリアがトラップされ、プラス（“＋”）からニュートラル（“０”）に欠陥準位の荷電状態が変化する。すなわち、酸化シリコン膜のフェルミ準位（Ｅｆ）に上述の熱励起のエネルギーを足した値が欠陥の遷移レベル（εｆ）よりも高くなる場合、酸化シリコン膜中の欠陥準位の荷電状態は正の状態から中性となり、トランジスタのしきい値電圧がプラス方向に変動することになる。
また、電子親和力が異なる酸化物半導体膜を用いると、ゲート絶縁膜と酸化物半導体膜との界面のフェルミ準位が形成される深さが異なることがある。電子親和力の大きな酸化物半導体膜を用いると、ゲート絶縁膜と酸化物半導体との界面及びその近傍において、ゲート絶縁膜の伝導帯が上方に移動する。この場合、ゲート絶縁膜中に形成されうる欠陥準位（図５９中Ｘ）も上方に移動するため、ゲート絶縁膜と酸化物半導体膜との界面のフェルミ準位とのエネルギー差が大きくなる。該エネルギー差が大きくなることにより、ゲート絶縁膜中にトラップされる電荷が少なくなる、例えば、上述の酸化シリコン膜中に形成されうる欠陥準位の荷電状態の変化が少なくなり、ゲートバイアス熱（Ｇａｔｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ：ＧＢＴともいう）ストレスにおける、トランジスタのしきい値電圧の変動を小さくできる。
また、酸化物半導体膜の欠陥準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、欠陥準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体膜中の不純物濃度を低減することが有効である。また、酸化物半導体膜中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体膜中における各不純物の影響について説明する。
酸化物半導体膜において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜において欠陥準位が形成される。このため、酸化物半導体膜におけるシリコンや炭素の濃度と、酸化物半導体膜の界面及びその近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオンとなりやすい。このため、酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体膜において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型になりやすい。この結果、窒素が含まれている酸化物半導体膜を半導体に用いたトランジスタはノーマリーオンとなりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましく、例えば、ＳＩＭＳにより得られる酸化物半導体膜中の窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオンとなりやすい。このため、酸化物半導体膜中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体膜をトランジスタのチャネル形成領域に用いることで、トランジスタに安定した電気特性を付与することができる。
また、酸化物半導体膜は、エネルギーギャップが２ｅＶ以上、または２．５ｅＶ以上であると好ましい。
また、酸化物半導体膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
また、酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が好ましい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
＜ＣＡＣの構成＞
以下では、本発明の一態様に用いることができるＣＡＣ（Ｃｌｏｕｄ　Ａｌｉｇｎｅｄ　Ｃｏｍｐｌｅｍｅｎｔａｒｙ）−ＯＳの構成について説明する。
ＣＡＣとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯともいう。）におけるＣＡＣ−ＩＧＺＯとは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣは、材料構成に関する。ＣＡＣとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
＜ＣＡＣ−ＩＧＺＯの解析＞
続いて、各種測定方法を用い、基板上に成膜した酸化物半導体について測定を行った結果について説明する。
≪試料の構成と作製方法≫
以下では、本発明の一態様に係る９個の試料について説明する。各試料は、それぞれ、酸化物半導体を成膜する際の基板温度、および酸素ガス流量比を異なる条件で作製する。なお、試料は、基板と、基板上の酸化物半導体と、を有する構造である。
各試料の作製方法について、説明する。
まず、基板として、ガラス基板を用いる。続いて、スパッタリング装置を用いて、ガラス基板上に酸化物半導体として、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。成膜条件は、チャンバー内の圧力を０．６Ｐａとし、ターゲットには、酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いる。また、スパッタリング装置内に設置された酸化物ターゲットに２５００ＷのＡＣ電力を供給する。
なお、酸化物を成膜する際の条件として、基板温度を、意図的に加熱しない温度（以下、Ｒ．Ｔ．ともいう。）、１３０℃、または１７０℃とした。また、Ａｒと酸素の混合ガスに対する酸素ガスの流量比（以下、酸素ガス流量比ともいう。）を、１０％、３０％、または１００％とすることで、９個の試料を作製する。
≪Ｘ線回折による解析≫
本項目では、９個の試料に対し、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定を行った結果について説明する。なお、ＸＲＤ装置として、Ｂｒｕｋｅｒ社製Ｄ８　ＡＤＶＡＮＣＥを用いた。また、条件は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンにて、走査範囲を１５ｄｅｇ．乃至５０ｄｅｇ．、ステップ幅を０．０２ｄｅｇ．、走査速度を３．０ｄｅｇ．／分とした。
図６０にＯｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。なお、図６０において、上段には成膜時の基板温度条件が１７０℃の試料における測定結果、中段には成膜時の基板温度条件が１３０℃の試料における測定結果、下段には成膜時の基板温度条件がＲ．Ｔ．の試料における測定結果を示す。また、左側の列には酸素ガス流量比の条件が１０％の試料における測定結果、中央の列には酸素ガス流量比の条件が３０％の試料における測定結果、右側の列には酸素ガス流量比の条件が１００％の試料における測定結果、を示す。
図６０に示すＸＲＤスペクトルは、成膜時の基板温度を高くする、または、成膜時の酸素ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなる。なお、２θ＝３１°付近のピークは、被形成面または上面に略垂直方向に対してｃ軸に配向した結晶性ＩＧＺＯ化合物（ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）−ＩＧＺＯともいう。）であることに由来することが分かっている。
また、図６０に示すＸＲＤスペクトルは、成膜時の基板温度が低い、または、酸素ガス流量比が小さいほど、明確なピークが現れなかった。従って、成膜時の基板温度が低い、または、酸素ガス流量比が小さい試料は、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
≪電子顕微鏡による解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料を、ＨＡＡＤＦ（Ｈｉｇｈ−Ａｎｇｌｅ　Ａｎｎｕｌａｒ　Ｄａｒｋ　Ｆｉｅｌｄ）−ＳＴＥＭ（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって観察、および解析した結果について説明する（以下、ＨＡＡＤＦ−ＳＴＥＭによって取得した像は、ＴＥＭ像ともいう。）。
ＨＡＡＤＦ−ＳＴＥＭによって取得した平面像（以下、平面ＴＥＭ像ともいう。）、および断面像（以下、断面ＴＥＭ像ともいう。）の画像解析を行った結果について説明する。なお、ＴＥＭ像は、球面収差補正機能を用いて観察した。なお、ＨＡＡＤＦ−ＳＴＥＭ像の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いて、加速電圧２００ｋＶ、ビーム径約０．１ｎｍφの電子線を照射して行った。
図６１Ａは、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像である。図６１Ｂは、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像である。
≪電子線回折パターンの解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料に、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで、電子線回折パターンを取得した結果について説明する。
図６１Ａに示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像において、黒点ａ１、黒点ａ２、黒点ａ３、黒点ａ４、および黒点ａ５で示す電子線回折パターンを観察する。なお、電子線回折パターンの観察は、電子線を照射しながら０秒の位置から３５秒の位置まで一定の速度で移動させながら行う。黒点ａ１の結果を図６１Ｃ、黒点ａ２の結果を図６１Ｄ、黒点ａ３の結果を図６１Ｅ、黒点ａ４の結果を図６１Ｆ、および黒点ａ５の結果を図６１Ｇに示す。
図６１Ｃ乃至６１Ｇより、円を描くように（リング状に）輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。
また、図６１Ｂに示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像において、黒点ｂ１、黒点ｂ２、黒点ｂ３、黒点ｂ４、および黒点ｂ５で示す電子線回折パターンを観察する。黒点ｂ１の結果を図６１Ｈ、黒点ｂ２の結果を図６１Ｉ、黒点ｂ３の結果を図６１Ｊ、黒点ｂ４の結果を図６１Ｋ、および黒点ｂ５の結果を図６１Ｌに示す。
図６１Ｈ乃至６１Ｌより、リング状に輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。
ここで、例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる回折パターンが見られる。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。つまり、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸は配向性を有さないことがわかる。
また、微結晶を有する酸化物半導体（ｎａｎｏ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ｎｃ−ＯＳという。）に対し、大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折を行うと、ハローパターンのような回折パターンが観測される。また、ｎｃ−ＯＳに対し、小さいプローブ径の電子線（例えば５０ｎｍ未満）を用いるナノビーム電子線回折を行うと、輝点（スポット）が観測される。また、ｎｃ−ＯＳに対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域に複数の輝点が観測される場合がある。
成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の電子線回折パターンは、リング状に輝度の高い領域と、該リング領域に複数の輝点を有する。従って、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料は、電子線回折パターンが、ｎｃ−ＯＳになり、平面方向、および断面方向において、配向性は有さない。
以上より、成膜時の基板温度が低い、または、酸素ガス流量比が小さい酸化物半導体は、アモルファス構造の酸化物半導体膜とも、単結晶構造の酸化物半導体膜とも明確に異なる性質を有すると推定できる。
≪元素分析≫
本項目では、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評価することによって、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の元素分析を行った結果について説明する。なお、ＥＤＸ測定には、元素分析装置として日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ−２３００Ｔを用いる。なお、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用いる。
ＥＤＸ測定では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する試料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得る。本実施の形態では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷移、Ｇａ原子のＫ殻への電子遷移、Ｚｎ原子のＫ殻への電子遷移及びＯ原子のＫ殻への電子遷移に帰属させ、各点におけるそれぞれの原子の比率を算出する。これを試料の分析対象領域について行うことにより、各原子の比率の分布が示されたＥＤＸマッピングを得ることができる。
図６２Ａ乃至６２Ｃには、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面におけるＥＤＸマッピングを示す。図６２Ａは、Ｇａ原子のＥＤＸマッピング（全原子に対するＧａ原子の比率は１．１８乃至１８．６４［ａｔｏｍｉｃ％］の範囲とする。）である。図６２Ｂは、Ｉｎ原子のＥＤＸマッピング（全原子に対するＩｎ原子の比率は９．２８乃至３３．７４［ａｔｏｍｉｃ％］の範囲とする。）である。図６２Ｃは、Ｚｎ原子のＥＤＸマッピング（全原子に対するＺｎ原子の比率は６．６９乃至２４．９９［ａｔｏｍｉｃ％］の範囲とする。）である。また、図６２Ａ乃至６２Ｃは、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面において、同範囲の領域を示している。なお、ＥＤＸマッピングは、範囲における、測定元素が多いほど明るくなり、測定元素が少ないほど暗くなるように、明暗で元素の割合を示している。また、図６２Ａ乃至６２Ｃに示すＥＤＸマッピングの倍率は７２０万倍である。
図６２Ａ乃至６２Ｃに示すＥＤＸマッピングでは、画像に相対的な明暗の分布が見られ、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料において、各原子が分布を持って存在している様子が確認できる。ここで、図６２Ａ乃至６２Ｃに示す実線で囲む範囲と破線で囲む範囲に注目する。
図６２Ａでは、実線で囲む範囲は、相対的に暗い領域を多く含み、破線で囲む範囲は、相対的に明るい領域を多く含む。また、図６２Ｂでは実線で囲む範囲は、相対的に明るい領域を多く含み、破線で囲む範囲は、相対的に暗い領域を多く含む。
つまり、実線で囲む範囲はＩｎ原子が相対的に多い領域であり、破線で囲む範囲はＩｎ原子が相対的に少ない領域である。ここで、図６２Ｃでは、実線で囲む範囲において、右側は相対的に明るい領域であり、左側は相対的に暗い領域である。従って、実線で囲む範囲は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１などが主成分である領域である。
また、実線で囲む範囲はＧａ原子が相対的に少ない領域であり、破線で囲む範囲はＧａ原子が相対的に多い領域である。図６２Ｃでは、破線で囲む範囲において、左上の領域は、相対的に明るい領域であり、右下側の領域は、暗い領域である。従って、破線で囲む範囲は、ＧａＯＸ３、またはＧａＸ４ＺｎＹ４ＯＺ４などが主成分である領域である。
また、図６２Ａ乃至６２Ｃより、Ｉｎ原子の分布は、Ｇａ原子よりも、比較的、均一に分布しており、ＩｎＯＸ１が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２が主成分となる領域を介して、互いに繋がって形成されているように見える。このように、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、クラウド状に広がって形成されている。
このように、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有するＩｎ−Ｇａ−Ｚｎ酸化物を、ＣＡＣ−ＩＧＺＯと呼称することができる。
また、ＣＡＣにおける結晶構造は、ｎｃ構造を有する。ＣＡＣが有するｎｃ構造は、電子線回折像において、単結晶、多結晶、またはＣＡＡＣ構造を含むＩＧＺＯに起因する輝点（スポット）以外にも、数か所以上の輝点（スポット）を有する。または、数か所以上の輝点（スポット）に加え、リング状に輝度の高い領域が現れるとして結晶構造が定義される。
また、図６２Ａ乃至６２Ｃより、ＧａＯＸ３が主成分である領域、及びＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域のサイズは、０．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下で観察される。なお、好ましくは、ＥＤＸマッピングにおいて、各金属元素が主成分である領域の径は、１ｎｍ以上２ｎｍ以下とする。
以上より、ＣＡＣ−ＩＧＺＯは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。従って、ＣＡＣ−ＩＧＺＯを半導体素子に用いた場合、ＧａＯＸ３などに起因する性質と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する性質とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＩＧＺＯを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＩＧＺＯは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
２０　　ナノクラスター
２２　　横成長部
２３　　粒子
２６　　領域
２７　　連結部
２８　　基板
３１　　開口部
３２　　開口部
４０　　シリコン基板
４１　　絶縁層
４１ａ　　絶縁層
４１ｂ　　絶縁層
４２　　絶縁層
４２ａ　　絶縁層
４２ｂ　　絶縁層
５１　　トランジスタ
５２　　トランジスタ
５３　　トランジスタ
５４　　トランジスタ
５５　　トランジスタ
５６　　トランジスタ
５８　　容量素子
５９　　活性層
６０　　光電変換素子
６１　　光電変換層
６２　　電極
６３　　半導体層
６４　　半導体層
６５　　半導体層
６６　　電極
６７　　隔壁
７０　　導電体
７１　　配線
７２　　配線
７４　　配線
７５　　配線
７６　　配線
７７　　配線
７８　　配線
７９　　配線
８０　　絶縁層
８１　　導電体
２００　　トランジスタ
２０５　　導電体
２０５ａ　　導電体
２０５ｂ　　導電体
２２０　　絶縁体
２２２　　絶縁体
２２４　　絶縁体
２３０　　酸化物
２３０ａ　　酸化物
２３０ｂ　　酸化物
２３０ｃ　　酸化物
２３０ｄ　　酸化物
２４０ａ　　導電体
２４０ｂ　　導電体
２４１ａ　　導電体
２４１ｂ　　導電体
２５０　　絶縁体
２６０　　導電体
２６０ａ　　導電体
２６０ｂ　　導電体
２６０ｃ　　導電体
２７０　　絶縁体
２８０　　絶縁体
２８２　　絶縁体
２８５　　絶縁体
２８６　　絶縁体
３１１　　配線
３１２　　配線
３１３　　配線
３１４　　配線
３１５　　配線
３１６　　配線
３１７　　配線
５０１　　信号
５０２　　信号
５０３　　信号
５０４　　信号
５０５　　信号
５０６　　信号
５０７　　信号
５０８　　信号
５０９　　信号
５１０　　期間
５１１　　期間
５２０　　期間
５３１　　期間
６１０　　期間
６１１　　期間
６１２　　期間
６２１　　期間
６２２　　期間
６２３　　期間
６３１　　期間
７０１　　信号
７０２　　信号
７０３　　信号
７０４　　信号
７０５　　信号
７１１　　基板
７１２　　回路領域
７１３　　分離領域
７１４　　分離線
７１５　　チップ
７５０　　電子部品
７５２　　プリント基板
７５４　　実装基板
７５５　　リード
９０１　　筐体
９０２　　筐体
９０３　　表示部
９０４　　表示部
９０５　　マイク
９０６　　スピーカー
９０７　　操作キー
９０８　　スタイラス
９０９　　カメラ
９１１　　筐体
９１２　　表示部
９１９　　カメラ
９２１　　筐体
９２２　　シャッターボタン
９２３　　マイク
９２５　　レンズ
９２７　　発光部
９３１　　筐体
９３２　　表示部
９３３　　リストバンド
９３９　　カメラ
９４１　　筐体
９４２　　筐体
９４３　　表示部
９４４　　操作キー
９４５　　レンズ
９４６　　接続部
９５１　　筐体
９５２　　表示部
９５４　　スピーカー
９５５　　ボタン
９５６　　入出力端子
９５７　　マイク
９５９　　カメラ
１２００　　領域
１３００　　領域
１４００　　領域
１５００　　絶縁層
１５１０　　遮光層
１５２０　　有機樹脂層
１５３０ａ　　カラーフィルタ
１５３０ｂ　　カラーフィルタ
１５３０ｃ　　カラーフィルタ
１５４０　　マイクロレンズアレイ
１５５０　　光学変換層
Ｓ７２１　　ステップ
Ｓ７２２　　ステップ
Ｓ７２３　　ステップ
Ｓ７２４　　ステップ
Ｓ７２５　　ステップ
Ｓ７２６　　ステップ
Ｓ７２７　　ステップ
Ｓ７２８　　ステップ
Ｓ７２９　　ステップ

Claims (17)

  1. 酸化物半導体を有し、
    １／ｆノイズが、チャネル領域にシリコンを有するｎ−ｃｈ　ＭＯＳトランジスタよりも小さい特性を有することを特徴とするトランジスタ。
  2. 請求項１において、
    前記１／ｆノイズが、チャネル領域にシリコンを有するｐ−ｃｈ　ＭＯＳトランジスタ以下である特性を有することを特徴とするトランジスタ。
  3. 酸化物半導体を有し、
    １Ｈｚ以上１０Ｈｚ以下の動作周波数において、１／ｆノイズがチャネル領域にシリコンを有するｐ−ｃｈ　ＭＯＳトランジスタよりも小さい特性を有することを特徴とするトランジスタ。
  4. 酸化物半導体を有し、
    動作周波数領域の６０％以上の領域において、１／ｆノイズがチャネル領域にシリコンを有するｐ−ｃｈ　ＭＯＳトランジスタよりも小さい特性を有することを特徴とするトランジスタ。
  5. 第１の酸化物半導体と、第２の酸化物半導体と、第３の酸化物半導体と、ゲート絶縁膜と、ゲート電極と、を有し
    前記第２の酸化物半導体は、前記第１の酸化物半導体と、前記第３の酸化物半導体との間に設けられ、前記第１の酸化物半導体は、Ｉｎと、Ｚｎと、Ｇａと、をＩｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）及びその近傍の組成で有し、
    前記第２の酸化物半導体は、Ｉｎと、Ｚｎと、Ｇａと、をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比）及びその近傍の組成で有し、
    前記第３の酸化物半導体は、Ｉｎと、Ｚｎと、Ｇａと、をＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）及びその近傍の組成で有し、
    前記第２の酸化物半導体は、結晶構造を有することを特徴とする、トランジスタ。
  6. 請求項５において、
    前記結晶構造は、ｃ軸配向性を有する領域を含むことを特徴とするトランジスタ。
  7. 請求項５または請求項６において、
    前記結晶構造は、ｃ軸配向性を有することを特徴とするトランジスタ。
  8. 請求項５において、
    前記ゲート絶縁膜は、厚さが１ｎｍ以上１００ｎｍ以下である部分を有することを特徴とする、トランジスタ。
  9. 請求項５において、
    前記ゲート絶縁膜は、厚さが３ｎｍ以上１５ｎｍ以下である部分を有することを特徴とする、トランジスタ。
  10. 請求項５において、
    前記第３の酸化物半導体は、前記ゲート絶縁膜と接する領域を有することを特徴とする、トランジスタ。
  11. 請求項５において、
    前記第３の酸化物半導体の上面は、前記ゲート絶縁膜と接する領域を有することを特徴とする、トランジスタ。
  12. 請求項１乃至５のいずれか一において、
    前記トランジスタのチャネル長は、１０ｎｍ以上３μｍ以下であることを特徴とするトランジスタ。
  13. 請求項１２において、
    前記トランジスタのチャネル長は、１０ｎｍ以上１００ｎｍ以下であることを特徴とするトランジスタ。
  14. 請求項１乃至５のいずれか一において、
    前記トランジスタのチャネル幅は、１０ｎｍ以上３μｍ以下であることを特徴とするトランジスタ。
  15. 請求項１４において、
    前記トランジスタのチャネル幅は、１０ｎｍ以上１００ｎｍ以下であることを特徴とするトランジスタ。
  16. 請求項１乃至５のいずれか一に記載されたトランジスタと、
    第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の光電変換層と、を有し、
    前記第１の電極または前記第２の電極の一方は、前記トランジスタに電気的に接続されていることを特徴とする、撮像装置。
  17. 請求項１６において、
    第２のトランジスタを有し、
    前記第２のトランジスタのチャネル領域は、シリコンを有すること特徴とする、撮像装置。
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