WO2017017112A1 - Procede de commande d'un equipement par un processeur - Google Patents

Procede de commande d'un equipement par un processeur Download PDF

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WO2017017112A1 PCT/EP2016/067837 EP2016067837W WO2017017112A1 WO 2017017112 A1 WO2017017112 A1 WO 2017017112A1 EP 2016067837 W EP2016067837 W EP 2016067837W WO 2017017112 A1 WO2017017112 A1 WO 2017017112A1
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macro
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transfer function
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Christian Valpard
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Safran Electronics & Defense
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture

Definitions

  • the present invention relates to the digital processing of information by a processor for the control of an equipment.
  • control of a piece of equipment is performed by means of a transfer function having a plurality of inputs and an output.
  • a first way is to process this transfer function by calculating all the results in advance and storing these results in the form of a result vector.
  • the resulting code is very simple and its execution is very fast.
  • the size of the result vector is an exponential function of the number of entries and occupies a relatively large place in memory.
  • a second way is to describe the transfer function as a concatenation of a plurality of unit operators having one or two inputs and an output.
  • the memory space necessary to contain the description of the transfer function has a size which is a linear function of the number of operators: this size is therefore relatively limited.
  • the computation of the result imposes to execute each operator while respecting the predetermined concatenation. The resulting calculation time is relatively long.
  • IT resources are therefore strongly solicited.
  • An object of the invention is to provide a solution to determine an order from a transfer solution, saving the computing resources used for the determination of this order.
  • a method of controlling a device by a processor from a plurality of inputs of a theoretical transfer function having an output representative of the command is decomposed into a plurality of logical macro operators of four different types and is stored in its decomposed form in a memory connected to the processor, and the method comprises the step of having the output calculate by the processor, from the decomposed form of the theoretical transfer function, the logical macro operators comprising at least one macro operator selected from four types, namely:
  • a first-type macro-operator representing a transfer function having seven inputs and one output
  • a second type macro-operator representing two transfer functions having respectively four inputs and one output and three inputs and one output;
  • a third type macro-operator representing four transfer functions having respectively an input and an output
  • a fourth type macro operator representing three transfer functions, one having three inputs and one output, and the other two having an input and an output.
  • FIGS. 1A, 1B, 1C, 1D are schematic representations of the macro ⁇ operators used to rewrite the transfer function to be calculated;
  • FIG. 2 is a diagram representing a portion of a transfer function described using unit operators
  • FIG. 3 is a representative diagram of this same transfer function part described with macro-operators of the invention.
  • the invention relates to a method for controlling a piece of equipment by a computer unit, known in itself, comprising a processor and memories containing a program for operating the computer unit and at least one control program of the equipment.
  • the control to be applied to the equipment is represented by an output of a theoretical transfer function having a plurality of inputs.
  • FIG. 2 shows a part of this theoretical transfer function.
  • Inputs II and 12 arrive at an OR logical operator F1 having an output SI.
  • Inputs 13 and 14 arrive at a logical operator AND F2 having an output
  • the inputs 16 and 14 arrive at an AND logic operator F4 having an output S4.
  • the input 17 and the input 14 after an inverter G2 arrive at an AND logic operator F5 having an output S5.
  • Inputs 18 and 19 arrive at an AND logic operator F6 having an output S6.
  • the input 110 and the input 19 after an inverter G3 arrive at an AND logic operator F7 having an output S7.
  • Inputs 111 and 19 arrive at an AND logic operator F8 having an output S8.
  • the input 112 and the input 19 after an inverter G4 arrive at an AND logic operator F9 having an output S9.
  • the outputs S2 and S3 arrive at an AND logic operator F10 having an output S10.
  • the outputs S4 and S5 arrive at a logical operator AND wire having an output SU.
  • the outputs S6 and S7 arrive at an AND logic operator F12 having an output S12.
  • the outputs S8 and S9 arrive at an AND logic operator F13 having an output S13.
  • Entrance 114 and Entrance 15 arrive at a OR logic operator F15 having an output S15.
  • the outputs S10 and SU arrive at an OR logic operator F16 having an output S16.
  • the outputs S12 and S13 arrive at an OR logic operator F17 having an output S17.
  • the outputs S16 and S17 arrive at an OR logic operator F18 having an output S18.
  • the outputs S14, S19 and the input 114 arrive at an AND logic operator F20 having an output S20.
  • Inputs 114 and 115 arrive at an AND logic operator F21 having an output S21.
  • the outputs S1 and S20 arrive at an AND logic operator F22 having an output S22.
  • the output S22 and the input 116 arrive at a NOR logic operator F23 having an output S23.
  • This part of the logical transfer function thus comprises, in this representation: 6 unary operators Gi; 21 bit operators F1 to F13, F15 to F18, F21 to F24; and three ternary operators F14, F19 and F20.
  • the logical macro operators include at least one macro operator selected from four types, namely:
  • a first type macro operator 10 representing a transfer function having seven inputs 11. i (with i ranging from 1 to 7) and an output 12.1 (Figure 1A);
  • a second type macro-operator 20 representing two transfer functions having respectively four inputs 21. i (with i varying from 1 to 4) and an output 22.1 and three inputs 21. i (with i varying from 5 to 7) and a output 22.2 ( Figure 1B);
  • a third type macro-operator 30 representing four transfer functions respectively having an input 31.1, 31.2, 31.3, 31.4 and an output 32.1, 32.2, 32.3, 32.4 (FIG. 1C);
  • a fourth type macro-operator 40 representing three transfer functions, one having three inputs 41 i (with i varying from 1 to 3) and one output 42.1, and the other two having an input 41.4, 41.5 and an output 42.2, 42.3 (Figure 1D).
  • FIG. 3 illustrates the representation, by means of macro-operators of the invention, of the transfer function part corresponding to FIG. 2. It can be seen that said part of the transfer function is represented in FIG. 3 by four macro ⁇ logical operators instead of 30 operators of the representation of Figure 2.
  • the inputs 13 to 17 arrive at a macro operator 20A of the second type and the inputs 18 to 112 arrive at a macro operator 20B of the second type.
  • the two outputs of the macro-operator 20A, the two outputs of the macro-operator 20B, the inputs 113, 114 and 115 arrive at a macro-operator 10A of the first type.
  • the output of the macro-operator 10A of the first type, the inputs II, 12, 114, 115 and 116 arrive at a macro ⁇ operator 10B of the first type whose output forms the output 0.
  • Inputs and outputs are stored in a single Boolean array with a size smaller than 2. This table is shown in Table 1. In this table:
  • each input and output is coded on 16 bits, ie a total of 144 bits,
  • Each macro operator is therefore coded on 288 bits or 36 bytes.
  • the result of the macro operator 10 is a vector coded on 128 bits (7 entries); the result of the macro ⁇ operator 20 includes an encoded vector of 16 bits (4 inputs) and a vector coded on 8 bits (3 registers); the result of the macro operator 30 comprises four inverter vectors encoded on 1 bit (1 input); the result of the macro operator 40 comprises an 8-bit coded vector (3 inputs) and two 1-bit coded inverters (1 input).
  • the macro operators When building the array, the macro operators will be ordered in the array so that there is no chaining before. Each entry will be calculated and the calculation of the transfer functions will be in ascending order of the macro operators.
  • the control program is arranged to calculate the output representative of the command from the decomposed form of the theoretical transfer function.
  • the method of the invention can be used for many applications and in particular adapted for controlling the power supply of an aircraft.
  • the decomposed form of the transfer function may comprise at least one macro operator of one or more of the macro operator types of the invention.
  • the decomposed form of the transfer function may comprise at least one macro operator of each of the macro operator types of the invention.

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Abstract

Procédé de commande d'un équipement par un processeur à partir d'une pluralité d'entrées d'une fonction de transfert théorique ayant une sortie représentative de la commande, dans lequel la fonction de transfert est décomposée en une pluralité de macro-opérateurs logiques et le procédé comprend l'étape de faire calculer, par le processeur, la sortie à partir de la forme décomposée de la fonction de transfert théorique.

Description

PROCEDE DE COMMANDE D'UN EQUIPEMENT PAR UN PROCESSEUR
La présente invention concerne le traitement numérique d'informations par un processeur pour la commande d'un équipement.
ETAT DE LA TECHNIQUE
Habituellement, la commande d'un équipement est réalisée au moyen d'une fonction de transfert ayant une pluralité d'entrées et une sortie.
Deux manières distinctes sont connues pour calculer le résultat de cette fonction de transfert et déterminer la commande correspondante.
Une première manière consiste à traiter cette fonction de transfert en calculant à l'avance tous les résultats et en mémorisant ces résultats sous la forme d'un vecteur résultat. Le code résultant est très simple et son exécution est très rapide. En revanche, la taille du vecteur de résultat est une fonction exponentielle du nombre d'entrées et occupe une place relativement importante en mémoire.
Une seconde manière consiste à décrire la fonction de transfert sous la forme d'un enchaînement d'une pluralité d'opérateurs unitaires ayant une ou deux entrées et une sortie. L'espace mémoire nécessaire pour contenir la description de la fonction de transfert a une taille qui est une fonction linéaire du nombre d'opérateurs : cette taille est donc relativement limitée. En revanche, le calcul du résultat impose d'exécuter chaque opérateur en respectant l'enchaînement prédéterminé. Le temps de calcul qui en résulte est alors relativement long.
Quelle que soit la manière retenue, les ressources informatiques sont donc fortement sollicitées.
OBJET DE L'INVENTION
Un but de l'invention est de fournir une solution permettant de déterminer une commande, à partir d'une solution de transfert, en économisant les ressources informatiques utilisées pour la détermination de cette commande .
BREF EXPOSE DE L'INVENTION
A cet effet, on prévoit, selon l'invention, un procédé de commande d'un équipement par un processeur à partir d'une pluralité d'entrées d'une fonction de transfert théorique ayant une sortie représentative de la commande. La fonction de transfert théorique est décomposée en une pluralité de macro-opérateurs logiques de quatre types différents et est stockée sous sa forme décomposée dans une mémoire reliée au processeur, et le procédé comprend l'étape de faire calculer la sortie, par le processeur, à partir de la forme décomposée de la fonction de transfert théorique, les macro-opérateurs logiques comprenant au moins un macro-opérateur choisi parmi quatre types, à savoir :
- un macro-opérateur de premier type représentant une fonction de transfert ayant sept entrées et une sortie ;
un macro-opérateur de deuxième type représentant deux fonctions de transfert ayant respectivement quatre entrées et une sortie et trois entrées et une sortie ;
un macro-opérateur de troisième type représentant quatre fonctions de transfert ayant respectivement une entrée et une sortie ;
un macro-opérateur de quatrième type représentant trois fonctions de transfert, l'un ayant trois entrées et une sortie, et les deux autres ayant une entrée et une sortie.
La combinaison de ces types d'opérateurs permet de décrire toutes les fonctions de transfert en limitant dans la plupart des cas le nombre d'opérateurs et la complexité de l'enchaînement de ceux-ci. La taille de l'espace mémoire nécessaire pour contenir la description de la fonction de transfert reste une fonction linéaire du nombre d'opérateurs et est donc relativement limitée. En outre, le calcul du résultat est relativement rapide du fait du nombre limité d'opérateurs et que le résultat est avantageusement précalculé pour chaque macro¬ opérateur et mémorisé sous la forme d'un vecteur résultat de faible taille. On obtient de la sorte un bon compromis entre l'occupation mémoire et la rapidité d'exécution de la fonction de transfert sous sa forme décomposée.
D'autres caractéristiques et avantages de l'invention ressortiront à la lecture de la description qui suit de modes de réalisation particuliers non limitatifs de l'invention.
BREVE DESCRIPTION DES FIGURES
Il sera fait référence aux dessins annexés, parmi lesquels :
- les figures 1A, 1B, 1C, 1D sont des représentations schématiques des macro¬ opérateurs utilisés pour récrire la fonction de transfert à calculer ;
- la figure 2 est un schéma représentatif d'une partie d'une fonction de transfert décrite à l'aide d'opérateurs unitaires ;
- la figure 3 est un schéma représentatif de cette même partie de fonction de transfert décrite avec des macro-opérateurs de 1 ' invention .
DESCRIPTION DETAILLEE DE L'INVENTION L'invention concerne un procédé de commande d'un équipement par une unité informatique, connue en elle- même, comportant un processeur et des mémoires contenant un programme d'exploitation de l'unité informatique et au moins un programme de commande de l'équipement. La commande à appliquer à l'équipement est représentée par une sortie d'une fonction de transfert théorique ayant une pluralité d'entrées.
On a représenté sur la figure 2 une partie de cette fonction de transfert théorique.
Elle comporte 16 entrées Ii avec i variant de 1 à 16 et une sortie finale 0.
Les entrées II et 12 arrivent à un opérateur logique OU Fl ayant une sortie SI. Les entrées 13 et 14 arrivent à un opérateur logique ET F2 ayant une sortie
52. L'entrée 15 et l'entrée 14 après un inverseur Gl arrivent à un opérateur logique ET F3 ayant une sortie
53. Les entrées 16 et 14 arrivent à un opérateur logique ET F4 ayant une sortie S4. L'entrée 17 et l'entrée 14 après un inverseur G2 arrivent à un opérateur logique ET F5 ayant une sortie S5.
Les entrées 18 et 19 arrivent à un opérateur logique ET F6 ayant une sortie S6. L'entrée 110 et l'entrée 19 après un inverseur G3 arrivent à un opérateur logique ET F7 ayant une sortie S7. Les entrées 111 et 19 arrivent à un opérateur logique ET F8 ayant une sortie S8. L'entrée 112 et l'entrée 19 après un inverseur G4 arrivent à un opérateur logique ET F9 ayant une sortie S9.
Les sorties S2 et S3 arrivent à un opérateur logique ET F10 ayant une sortie S10. Les sorties S4 et S5 arrivent à un opérateur logique ET Fil ayant une sortie SU. Les sorties S6 et S7 arrivent à un opérateur logique ET F12 ayant une sortie S12. Les sorties S8 et S9 arrivent à un opérateur logique ET F13 ayant une sortie S13.
Les sorties S10, S12 et l'entrée 113 après un inverseur G5 arrivent à un opérateur logique ET F14 ayant une sortie S14.
L'entrée 114 et l'entrée 15 arrivent à un opérateur logique OU F15 ayant une sortie S15. Les sorties S10 et SU arrivent à un opérateur logique OU F16 ayant une sortie S16. Les sorties S12 et S13 arrivent à un opérateur logique OU F17 ayant une sortie S17. Les sorties S16 et S17 arrivent à un opérateur logique OU F18 ayant une sortie S18.
La sortie S15 après un inverseur G6, la sortie S18 et l'entrée 113 arrivent à un opérateur logique ET F19 ayant une sortie S19.
Les sorties S14, S19 et l'entrée 114 arrivent à un opérateur logique ET F20 ayant une sortie S20.
Les entrées 114 et 115 arrivent à un opérateur logique ET F21 ayant une sortie S21.
Les sorties SI et S20 arrivent à un opérateur logique ET F22 ayant une sortie S22.
La sortie S22 et l'entrée 116 arrivent à un opérateur logique NON-OU F23 ayant une sortie S23.
Les sorties S21 et 23 arrivent à un opérateur logique OU EXCLUSIF F24 ayant comme sortie la sortie 0.
Cette partie de la fonction de transfert logique comprend ainsi, dans cette représentation : 6 opérateurs unaires Gi ; 21 opérateurs binaires Fl à F13, F15 à F18, F21 à F24 ; et trois opérateurs ternaires F14, F19 et F20.
Pour permettre un calcul rapide de la sortie 0 tout en limitant la place nécessaire à la mémorisation de la fonction de transfert, celle-ci a été décomposée en une pluralité de macro-opérateurs logiques de quatre types différents et est stockée sous sa forme décomposée dans une des mémoires reliées au processeur.
Les macro-opérateurs logiques comprennent au moins un macro-opérateur choisi parmi quatre types, à savoir :
un macro-opérateur 10 de premier type représentant une fonction de transfert ayant sept entrées 11. i (avec i variant de 1 à 7) et une sortie 12.1 (figure 1A) ;
un macro-opérateur 20 de deuxième type représentant deux fonctions de transfert ayant respectivement quatre entrées 21. i (avec i variant de 1 à 4) et une sortie 22.1 et trois entrées 21. i (avec i variant de 5 à 7) et une sortie 22.2 (figure 1B) ;
un macro-opérateur 30 de troisième type représentant quatre fonctions de transfert ayant respectivement une entrée 31.1, 31.2, 31.3, 31.4 et une sortie 32.1, 32.2, 32.3, 32.4 (figure 1C) ;
un macro-opérateur 40 de quatrième type représentant trois fonctions de transfert, l'une ayant trois entrées 41. i (avec i variant de 1 à 3) et une sortie 42.1, et les deux autres ayant une entrée 41.4, 41.5 et une sortie 42.2, 42.3 (figure 1D) .
On a illustré sur la figure 3 la représentation, au moyen de macro-opérateurs de l'invention, de la partie de fonction de transfert correspondant à la figure 2. On peut voir que ladite partie de la fonction de transfert est représentée sur la figure 3 par quatre macro¬ opérateurs logiques au lieu des 30 opérateurs de la représentation de la figure 2.
Les entrées 13 à 17 arrivent à un macro-opérateur 20A de deuxième type et les entrées 18 à 112 arrivent à un macro-opérateur 20B de deuxième type.
Les deux sorties du macro-opérateur 20A, les deux sorties du macro-opérateur 20B, les entrées 113, 114 et 115 arrivent à un macro-opérateur 10A de premier type.
La sortie du macro-opérateur 10A de premier type, les entrées II, 12, 114, 115 et 116 arrivent à un macro¬ opérateur 10B de premier type dont la sortie forme la sortie 0.
Les entrées et sorties sont stockées dans un tableau de booléens unique ayant une taille inférieure à 2 . Ce tableau est représenté en tableau 1. Dans ce tableau :
- chaque entrée et sortie est codée sur 16 bits soit un total de 144 bits,
- le type de macro-opérateur est codé sur 16 bits ,
- le résultat est codé sur 128 bits.
Chaque macro-opérateur est donc codé sur 288 bits soit 36 octets.
Le résultat du macro-opérateur 10 est un vecteur codé sur 128 bits (7 entrées) ; le résultat du macro¬ opérateur 20 comprend un vecteur codé sur 16 bits (4 entrées) et un vecteur codé sur 8 bits (3 entrées) ; le résultat du macro-opérateur 30 comprend quatre vecteurs inverseurs codés sur 1 bit (1 entrée) ; le résultat du macro-opérateur 40 comprend un vecteur codé sur 8 bits (3 entrées) et deux vecteur inverseurs codés sur 1 bit (1 entrée) .
Lors de la construction du tableau, les macro- opérateurs seront ordonnés dans le tableau de façon à ce qu'il n'y ait pas de chaînage avant. Chaque entrée sera calculée et le calcul des fonctions de transfert se fera par ordre croissant des macro-opérateurs.
Il est possible d'optimiser le tableau global de la façon suivante.
Au besoin, les macro-opérateurs peuvent être décomposés en opérateurs de transfert unitaires (7=>1, 4=>1, 3=>1, 1=>1) caractérisés par (vecteur d'entrée + vecteur de résultats + ordre) . Une fois décomposés, ils peuvent être réorganisés en macro-opérateurs plus
efficaces (pas de vecteur d'entrée invalide) :
- Suppression des opérateurs redondants (avec
réajustement des entrées des opérateurs postérieurs de sa sortie) .
- Remplissage optimal des macro-operateurs. Dans le cas où il y a beaucoup de vecteurs résultats identiques, on peut remplacer ceux-ci par un pointeur 12 bits sur un tableau de vecteurs de résultats. La taille d'un macro-opérateur devient (144 + 16) = 160 bits (les 12 bits sont pris dans le type) .
Pour 1000 macro opérateurs dont 20% de doublons, on passe d'une taille de 288000 bits à :
160000 + 800 * 128 = 262400 bits soit une réduction de taille de 9%.
Pour 1000 macro-opérateurs dont 50% de doublons, on passe d'une taille de 288000 bits à :
160000 + 500 * 128 = 224000 bits soit une réduction de taille de 22 %.
Il est possible également de séparer les macro- opérateurs en ensemble indépendants en vue de les faire exécuter sur des multi-cœurs.
Le programme de commande est agencé pour calculer la sortie représentative de la commande à partir de la forme décomposée de la fonction de transfert théorique.
Bien entendu, l'invention n'est pas limitée aux modes de réalisation décrits mais englobe toute variante entrant dans le champ de l'invention telle que définie par les revendications.
En particulier, le procédé de l'invention peut être utilisé pour de nombreuses applications et notamment adapté pour la commande de l'alimentation d'un aéronef.
La forme décomposée de la fonction de transfert peut comprendre au moins un macro-opérateur de l'un ou de plusieurs des types de macro-opérateur de l'invention.
La forme décomposée de la fonction de transfert peut comprendre au moins un macro-opérateur de chacun des types de macro-opérateur de l'invention.

Claims

REVENDICATIONS
1. Procédé de commande d'un équipement par un processeur à partir d'une pluralité d'entrées d'une fonction de transfert théorique ayant une sortie représentative de la commande, dans lequel la fonction de transfert théorique est décomposée en une pluralité de macro-opérateurs logiques de quatre types différents et est stockée sous sa forme décomposée dans une mémoire reliée au processeur, et le procédé comprend l'étape de faire calculer la sortie, par le processeur, à partir de la forme décomposée de la fonction de transfert théorique, les macro-opérateurs logiques comprenant au moins un macro-opérateur choisi parmi quatre types, à savoir :
- un macro-opérateur de premier type représentant une fonction de transfert ayant sept entrées et une sortie ;
un macro-opérateur de deuxième type représentant deux fonctions de transfert ayant respectivement quatre entrées et une sortie et trois entrées et une sortie ;
un macro-opérateur de troisième type représentant quatre fonctions de transfert ayant respectivement une entrée et une sortie ;
un macro-opérateur de quatrième type représentant trois fonctions de transfert, l'un ayant trois entrées et une sortie, et les deux autres ayant une entrée et une sortie.
2. Procédé selon la revendication 1, dans lequel la forme décomposée de la fonction de transfert théorique comprend au moins un macro-opérateur de chacun des quatre types .
3. Procédé selon la revendication 1 ou la revendication 2, dans lequel un résultat est précalculé pour chaque macro-opérateur et mémorisé sous la forme d'un vecteur résultat.
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