WO2017002157A1 - 計算機システム及び計算機システムの制御方法 - Google Patents

計算機システム及び計算機システムの制御方法 Download PDF

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WO2017002157A1
WO2017002157A1 PCT/JP2015/068646 JP2015068646W WO2017002157A1 WO 2017002157 A1 WO2017002157 A1 WO 2017002157A1 JP 2015068646 W JP2015068646 W JP 2015068646W WO 2017002157 A1 WO2017002157 A1 WO 2017002157A1
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WO
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command
fpga
computer system
soft error
calculation
Prior art date
Application number
PCT/JP2015/068646
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English (en)
French (fr)
Inventor
渡辺　聡
能毅 黒川
芳孝 辻本
Original Assignee
株式会社日立製作所
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Publication date
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Priority to PCT/JP2015/068646 priority patent/WO2017002157A1/ja
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F16/20—Information retrieval; Database structures therefor; File system structures therefor of structured data, e.g. relational data
    • G06F16/24—Querying
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    • G06F16/2455—Query execution
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    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
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    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Definitions

  • the present invention relates to a computer system having an accelerator using FPGA.
  • Patent Document 1 a device including an FPGA is added to a computer, and data processing is executed by the device.
  • Non-Patent Document 1 FPGA vendors provide soft error detection and correction functions.
  • the FPGA is divided into small areas called frames, and an error detection code (CRC) for each frame is calculated in advance. Then, the FPGA check function determines whether or not there is an error in the corresponding frame using the CRC, and if there is an error, transmits an error signal to the outside of the FPGA.
  • Patent Document 2 discloses a storage control device characterized in that when the detection unit detects a soft error, the communication control unit changes the state of the communication path between the communication device and the host device to the busy state. Yes.
  • Non-Patent Document 1 it takes a time from several ms to several seconds to check the soft error of the FPGA. Therefore, when data processing is executed by the FPGA, there is a problem that if a soft error check is performed every time a command is executed, the time required for the soft error check increases. In addition, if an error check of the entire FPGA circuit is performed, the time required for the error check increases.
  • the present invention has been made in view of the above problems, and an object thereof is to suppress an increase in processing time when data processing is executed by an FPGA while performing a soft error check.
  • the present invention is a computer system having a computer having a processor and a memory, and a storage device connected to the computer for storing data, the storage device having a nonvolatile semiconductor memory, A non-volatile semiconductor storage unit that stores data, a control unit that controls reading and writing to the non-volatile semiconductor storage unit, and obtains the data and operation command from the control unit, and calculates the data according to the operation command
  • An FPGA for performing the processing wherein the computer transmits a reception command for receiving an access request to the data, a command generation unit for generating one or more calculation commands from the access request, and the calculation command to the storage device.
  • a command transmission unit that performs the calculation, and a calculation result that receives the execution result of the calculation command from the storage device
  • a communication unit an aggregation unit for aggregating the execution results of the arithmetic commands, a response unit for responding to the execution results of the aggregated arithmetic commands, and an FPGA check unit for detecting a soft error of the FPGA,
  • the FPGA check unit instructs the FPGA to detect a soft error, receives the presence or absence of a soft error from the FPGA, and the response unit generates the generated operation
  • the aggregated execution results are transmitted.
  • the computer performs the FPGA soft error detection process after issuing a plurality of commands to the storage device including the FPGA, so that it is compared with the case where the soft error check is executed for each command.
  • the time required for detecting the soft error can be shortened.
  • the computer executes the soft error detection process only for the FPGA area used in the issued command, the time required for the soft error detection process can be shortened.
  • FIG. 1 is a block diagram illustrating an example of a computer system according to a first embodiment of this invention.
  • FIG. It is a block diagram which shows a 1st Example of this invention and shows an example of the function of DBMS. It is a figure which shows the 1st Example of this invention and shows an example of a frame management table. It is a figure which shows the 1st Example of this invention and shows an example of the flame
  • FIG. 1 is a block diagram showing an example of a computer system according to the first embodiment of this invention.
  • FIG. 1 shows an example in which a flash module 150 including a storage device function and an accelerator function is added to a server 100 that executes a database management system (DBMS) 200.
  • DBMS database management system
  • the flash module 150 of this embodiment includes a plurality of flash memories 180-1 to 180-n for storing the database 250, and a database operation circuit 170 as a hardware accelerator capable of executing database processing.
  • the server 100 includes a CPU 101 and a memory 102, and is connected to the flash module 150 via a PCI express (PCIe in the figure) switch 140.
  • the flash module 150 is composed of one or more flash memories 180-1 to 180-n, a flash module controller 160 that controls a semiconductor storage unit including the flash memories 180-1 to 180-n, and an FPGA, and a predetermined database. And a database operation circuit 170 for executing processing.
  • the database 250 is stored in the flash memory 180 of the flash module 150.
  • the program of the DBMS 200 is loaded into the memory 102 and is executed by the CPU 101.
  • the database 250 is managed by the DBMS 200 of the server 100.
  • the program of the DBMS 200 may be stored in a storage device (not shown) connected to the server 100.
  • the DBMS 200 operating on the server 100 accepts an access request (SQL sentence) for the database 250 from the client computer 300 connected via the network 400.
  • an access request SQL sentence
  • the DBMS 200 receives a predetermined access request such as a search request (filter processing)
  • the DBMS 200 generates a plurality of database operation commands and instructs the database operation circuit 170 to perform database processing.
  • the flash module controller 160 can access the flash memories 180-1 to 180-n in parallel. When a plurality of database operation commands are instructed, the flash module controller 160 reads the database 250 from the flash memory 180 in parallel, It can be transmitted to the database arithmetic circuit 170.
  • the database operation circuit 170 can execute database operation commands in parallel with a predetermined degree of parallelism.
  • the database operation circuit 170 can execute a plurality of database operation commands on the data of the database 250 received from the flash module controller 160 in parallel.
  • the database operation circuit 170 including the FPGA has the soft error detection function and the correction function described in Non-Patent Document 1.
  • the server 100 executes soft error detection each time the number of database operation commands issued to the database operation circuit 170 reaches a predetermined number.
  • the server 100 transmits information indicating that a soft error has occurred to the client computer 300.
  • FIG. 2 is a block diagram showing an example of the function of the DBMS 200.
  • the DBMS 200 includes an SQL receiving unit 203 that receives the SQL of the access request, a database (DB in the figure) operation command generating unit 204 that generates one or more database operation commands from the SQL, and the generated database operation command to the flash module 150.
  • SQL receiving unit 203 that receives the SQL of the access request
  • database (DB in the figure) operation command generating unit 204 that generates one or more database operation commands from the SQL, and the generated database operation command to the flash module 150.
  • DB operation command transmission unit 205 for transmitting, DB operation result receiving unit 208 for receiving the execution result of the database operation command from the flash module 150, and DB for collecting the execution results of one or more database operation commands received from the flash module 150
  • An operation command aggregating unit 207, an SQL response unit 206 for transmitting the execution result of the aggregated database operation command to the client computer 300, and a database operation circuit 170 configured by FPGA are detected for soft errors.
  • An FPGA check unit 209 for instructing the frame, a frame management table 210 for managing the frame number which is an arithmetic element of the FPGA included in the database arithmetic circuit 170 used in the database arithmetic command, and a database arithmetic command used in SQL A command management table 220.
  • the calculation element that can be programmed (set) by the FPGA of the database calculation circuit 170 is a frame.
  • the calculation element may be changed according to the type of the FPGA. If it is an element, a logic element number can be used instead of a frame number.
  • the frame number may be an identifier of an arithmetic element that can be programmed in the FPGA.
  • the DB operation command generating unit 204 divides the access target area of the database 250 into a plurality of areas, Generate database operation commands.
  • the access target area of the received SQL is divided into 8 MB areas and database operation commands are respectively generated.
  • the DB operation command transmission unit 205 issues a plurality of database operation commands to the database operation circuit 170.
  • the update request for the database 250 is executed when the DBMS 200 instructs the flash module controller 160 to update the database 250.
  • the database operation circuit 170 When receiving the database operation command, the database operation circuit 170 requests the flash module controller 160 to read data in the data area described in the database operation command.
  • the flash module controller 160 reads the requested data from the flash memory 180 and transmits it to the database operation circuit 170.
  • the database operation circuit 170 performs data processing using a predetermined database operation command (filter processing, aggregation operation processing, etc.) on the received data, and transmits the execution result to the DB operation result receiving unit 208.
  • the flash module controller 160 accesses the flash memories 180-1 to 180-n in parallel. Further, the database operation circuit 170 executes a database operation command for each data received with a preset parallelism.
  • the DBMS 200 receives the result of the database operation command executed by the database operation circuit 170 with a predetermined parallelism at the DB operation result receiving unit 208.
  • the execution results of the plurality of database operation commands received by the DB operation result receiving unit 208 are collected by the DB operation command aggregation unit 207.
  • the SQL response unit 206 activates the FPGA check unit 209 when aggregation of the DB operation command aggregation unit 207 is completed for all database operation commands generated by the DB operation command generation unit 204.
  • the FPGA check unit 209 refers to the command management table 220 and the frame management table 210, and identifies the frame number used in the database operation circuit 170 based on the contents of the database operation command. Then, the FPGA check unit 209 detects a soft error only for the frame used in the database calculation command in the FPGA of the database calculation circuit 170.
  • the FPGA check unit 209 transmits the soft error detection result to the SQL response unit 206. If no soft error has occurred, the SQL response unit 206 transmits the aggregation result of the DB operation command aggregation unit 207 to the client computer 300. On the other hand, if the soft error has occurred in the FPGA, the SQL response unit 206 transmits information indicating that the soft error has occurred to the client computer 300.
  • the DBMS 200 generates a plurality of database operation commands from the received access request and causes the FPGA of the database operation circuit 170 to execute them. Then, after all the database operation commands corresponding to the SQL of the access request are completed, the FPGA check unit 209 detects the FPGA soft error in the database operation circuit 170.
  • the DBMS 200 does not detect a soft error each time a plurality of database operation commands are executed, and detects a soft error when the number of database operation commands reaches a predetermined number (all in this embodiment). Conduct collectively. As a result, the processing time required to detect a soft error when execution of each database operation command is completed can be suppressed, and the processing of the database operation circuit 170 having the FPGA can be performed at high speed.
  • the DBMS 200 specifies the frame number of the FPGA constituting the database operation circuit 170 according to the contents of the database operation command, and detects the soft error only for the specified frame, and thus detects the soft error of the entire FPGA. Compared to the above, the processing time can be shortened, and the database operation can be speeded up.
  • Each functional unit constituting the program is loaded into the memory 102 as a program.
  • the CPU 101 operates as a functional unit that provides a predetermined function by performing processing according to the program of each functional unit.
  • the CPU 101 functions as the DBMS 200 by performing processing according to the DBMS program.
  • the CPU 101 also operates as a function unit that provides each function of a plurality of processes executed by each program.
  • a computer and a computer system are an apparatus and a system including these functional units.
  • FIG. 3 is a diagram illustrating an example of the frame management table 210 of the DBMS 200.
  • the frame management table 210 includes, in one entry, a DB operation command name 211 that stores the name of the database operation command and a frame number 212 that stores the frame number of the FPGA constituting the database operation circuit 170.
  • the filter command used in SQL uses “1, 2, 3, 100, 102” among the frame numbers of the FPGA constituting the database arithmetic circuit 170.
  • FIG. 4 is a diagram illustrating an example of an FPGA frame of the database operation circuit 170.
  • the FPGA of the database operation circuit 170 has programmable areas of frames 230-1 to 230-m, and the frame numbers are “1” to “m”.
  • the administrator of the server 100 determines the frame number to be used for each database operation command name 211 and sets the FPGA function.
  • FIG. 5 is a diagram illustrating an example of the command management table 220 of the DBMS 200.
  • the command management table 220 includes, in one entry, a SQL number 221 that stores the received SQL serial number and a DB operation command name 222 that stores the name (or identifier) of the database operation command included in the SQL.
  • the SQL receiving unit 203 When receiving the SQL as the access request, the SQL receiving unit 203 assigns a predetermined number to the SQL, adds an entry to the command management table 220, and sets the name of the database operation command included in the SQL as the DB operation command name. 222 is stored.
  • the command management table 220 can specify a database operation command used by SQL executed by the server 100.
  • FIG. 6 is a diagram showing an example of a database operation command 500 issued by the DBMS 200 to the database operation circuit 170.
  • the database operation command 500 shows an example in which the command name 501 is “filter command”.
  • the start LBA (Logical Block Address) 502 “1000” indicating the read start position
  • the end LBA 503 “2000” indicating the read end position
  • the filter condition 504 X
  • a set example is shown.
  • the DB operation command generation unit 204 generates a plurality of database operation commands 500 in order to execute the received SQL.
  • the filter condition 504 and the column extraction condition 505 are parameters for determining processing to be performed by the database arithmetic circuit 170.
  • the DB operation command generation unit 204 generates a database operation command 500 for each area such as 8 MB in order to execute the SQL. Therefore, a plurality of database operation commands 500 are generated for one SQL.
  • the DB operation command generation unit 204 stores the SQL number and the name of the database operation command 500 used for executing the SQL in the command management table 220.
  • the DB calculation command transmission unit 205 transmits the generated plurality of database calculation commands 500 to the flash module 150.
  • FIG. 7 is a flowchart illustrating an example of processing performed in the server 100. This process is executed when the DBMS 200 receives an access request to the database 250.
  • the DBMS 200 receives SQL as an access request of the client computer 300 from the network 400 (S1).
  • the DBMS 200 generates one or more database operation commands 500 from the SQL (S2).
  • the DBMS 200 transmits the generated database operation command 500 to the flash module 150 (S3).
  • the flash module controller 160 reads data corresponding to the database operation command from the database 250 in the flash memory 180 and transmits the data and the database operation command 500 to the database operation circuit 170.
  • the database operation circuit 170 executes the database operation command 500 on the received data and transmits the result to the DBMS 200.
  • the DBMS 200 receives the execution result of the database operation command 500 from the flash module 150 (S4). Next, the DBMS 200 determines whether or not execution results have been received for all database operation commands 500 corresponding to SQL (S5). If the DBMS 200 has received all the execution results of the database operation command 500 corresponding to SQL, the DBMS 200 proceeds to step S6. On the other hand, if there is a database operation command 500 that has not yet been received, the process returns to step S4.
  • step S6 the DBMS 200 refers to the command management table 220 and acquires the DB operation command name 222 corresponding to the currently executed SQL number 221. Then, the DBMS 200 acquires a frame number 212 corresponding to the DB operation command name 211 acquired from the frame management table 210. The DBMS 200 instructs the database operation circuit 170 of the flash module 150 to specify the acquired frame number 212 (operation element identifier) and perform soft error detection.
  • the DBMS 200 When the DBMS 200 receives the detection result of the soft error from the database arithmetic circuit 170 (S7), the DBMS 200 determines the presence or absence of the soft error (S8). If a soft error has not occurred, the DBMS 200 proceeds to step S9, transmits the execution result of the database operation command to which the above-described aggregation processing is applied, to the client computer 300, and ends the processing.
  • step S10 the DBMS 200 proceeds to step S10, notifies the client computer 300 that a soft error has occurred in the FPGA of the database operation circuit 170, and ends the process. In this case, the DBMS 200 discards the execution result of the database operation command received from the flash module 150.
  • the DBMS 200 of the server 100 executes FPGA soft error detection processing after executing all of the plurality of database operation commands 500, and therefore executes soft error detection for each database operation command. Compared with the case where it does, it becomes possible to shorten the time required for detection of a soft error. As a result, the server 100 can suppress an increase in processing time when executing data processing with the FPGA while detecting a soft error.
  • the server 100 executes soft error detection only for the FPGA area (frame number) used in the database operation command, it is possible to reduce the time required for soft error detection, and the flash module.
  • the processing performance of 150 can be improved.
  • the database arithmetic circuit 170 is arranged inside the flash module 150.
  • the database arithmetic circuit 170 can be made independent as a PCIe device and connected to the PCIe switch 140.
  • the flash memory 180 is used as the flash module 150.
  • the present invention is not limited to this, and any nonvolatile semiconductor memory device that stores the database 250 may be used.
  • FIG. 8 is a flowchart illustrating an example of processing performed by the server 100 according to the second embodiment of this invention.
  • the database operation circuit 170 has a repair function for correcting an FPGA soft error.
  • the server 100 detects a soft error, the server 100 instructs the database operation circuit 170 to repair the FPGA. Then, after the repair is completed, the server 100 executes the database operation command again.
  • Other configurations are the same as those of the first embodiment.
  • Steps S1 to S9 in FIG. 8 are the same as those in FIG.
  • the DBMS 200 issues an FPGA repair command to the database operation circuit 170.
  • the DBMS 200 When the DBMS 200 receives the notification of the completion of execution of the repair command from the database operation circuit 170, the DBMS 200 returns to step S3 and causes the database operation circuit 170 to execute a plurality of database operation commands again.
  • the DBMS 200 can issue the repair command and then execute the database operation command again. As a result, it is possible to continue the business by executing the database operation after recovering from the failure caused by the soft error in the database operation circuit 170.
  • step S20 the DBMS 200 has received the notification of the completion of the execution of the repair command from the database arithmetic circuit 170. However, the DBMS 200 returns to step S3 after a predetermined time has elapsed after issuing the repair command. May be.
  • FIG. 9 is a flowchart illustrating an example of processing performed by the server 100 according to the third embodiment of this invention.
  • the third embodiment when a large amount of data is included in an access request to the database 250, when the database operation command has been executed up to a predetermined number, the soft error of the database operation circuit 170 is detected.
  • Other configurations are the same as those of the first embodiment.
  • Steps S31 and S32 are the same as steps S1 and S2 in FIG. 7, and the DBMS 200 receives the SQL as an access request from the client computer 300, and generates one or more database operation commands 500 from the SQL.
  • the DBMS 200 issues the generated database operation command 500 to the flash module 150.
  • the flash module controller 160 reads data corresponding to the database operation command from the database 250 of the flash memory 180 and transmits it to the database operation circuit 170.
  • the database operation circuit 170 executes the database operation command 500 on the received data and transmits the result to the DBMS 200.
  • the DBMS 200 receives the execution result of the database operation command 500 from the flash module 150 (S34).
  • the DBMS 200 determines whether or not the number CNT of database operation commands 500 that have been executed by the flash module 150 has reached a predetermined value (for example, 100).
  • the DBMS 200 proceeds to step S35 if the number CNT of database operation commands 500 that have been executed has reached a predetermined value, and proceeds to step S39 if the number CNT of database operation commands 500 that have been executed has not been reached.
  • step S351 similar to step S6 in FIG. 7 of the first embodiment, the DBMS 200 detects a soft error in units of FPGA frames.
  • the DBMS 200 resets the number CNT of the database operation commands 500 that have been executed to 0 (S36), and receives the detection result of the soft error from the database operation circuit 170 (S37). Then, the DBMS 200 determines the presence or absence of a soft error from the detection result (S38). If a soft error has occurred, the DBMS 200 proceeds to step S42, and if no soft error has occurred, the DBMS 200 proceeds to step S399.
  • step S42 where a soft error has occurred, as in the second embodiment, the DBMS 200 issues a repair command to the database operation circuit 170, returns to step 33, and issues a database operation command again.
  • step S39 it is determined whether all execution results of the generated database operation command have been received. If the DBMS 200 has received all execution results of the database operation command 500 corresponding to SQL, the DBMS 200 proceeds to step S40. On the other hand, if there is a database operation command 500 that has not yet been received, the process returns to step S33 to issue the remaining database operation commands.
  • step S40 if the variable CNT indicating the number of executed database operation commands is greater than 0, there is an execution result for which soft error detection has not been completed, so the DBMS 200 returns to step 35 and returns the soft error. Repeat the detection process.
  • the DBMS 200 aggregates all execution results and transmits them to the client computer 300 (S41).
  • the DBMS 200 executes the FPGA soft error detection processing of the database operation circuit 170 each time the number of executions of the database operation command reaches a predetermined value, and if a soft error has occurred, the repair command Issue the database operation command again after issuing.
  • the FPGA soft error detection process is executed every time the execution number CNT of the database operation commands reaches a predetermined value. 170 enables efficient processing. That is, if a soft error has been detected after completion of all database operation commands and a soft error has occurred, processing time will increase if all database operation commands are executed again.
  • the DBMS 200 executes the soft error detection process every time the execution number CNT of the database operation command reaches a predetermined value, so that the amount of re-execution of the database operation command after the soft error occurs can be reduced. It is possible to shorten the overall processing time when a soft error occurs.
  • FIG. 10 is a block diagram showing an example of a computer system according to the fourth embodiment of the present invention.
  • the fourth embodiment shows an example in which the file search service 260 is provided to the client computer 300 in place of the DBMS 200 shown in the first embodiment.
  • one or more files 270 are stored in the flash memory 180 of the flash module 150 in place of the database 250 in the first embodiment, and a file search circuit 190 configured by FPGA is used in place of the database operation circuit 170. It is incorporated in the flash module 150.
  • the file search service 260 is stored in the memory 102 of the server 100 in place of the DBMS 200 of the first embodiment.
  • the file search service 260 receives a search target character string from the client computer 300, selects a file 270 including the search target character string from the flash memory 180, and notifies the client computer 300 of the file.
  • the file search service 260 generates a plurality of search commands from the search target character string and issues them to the flash module 150 in the same manner as the DBMS 200 of the first embodiment.
  • the flash module controller 160 acquires data specified by a plurality of search commands from the file 270 and transmits the data to the file search circuit 190.
  • the file search circuit 190 executes a plurality of search commands for the received data, and transmits the search command execution results to the server 100.
  • the file search service 260 of the server 100 executes a soft error detection process in the file search circuit 190 when execution of all search commands is completed. If no soft error has occurred, the search command execution results are aggregated in the same manner as in the first embodiment, and then the client computer 300 is responded.
  • the file search service 260 if a soft error has occurred, notifies the client computer 300 that a soft error has occurred as in the first embodiment.
  • the file search service 260 issues an FPGA repair command to the file search circuit 190 and then executes the search command again.
  • the FPGA soft error detection is performed after all of the plurality of search commands are executed. Therefore, the soft error is detected as compared with the case where the soft error detection is executed for each database operation command. It is possible to shorten the time required for detection of. As a result, it is possible to suppress an increase in processing time when executing data processing in the FPGA while detecting soft errors.
  • the soft error detection can be performed only on the FPGA area (frame number) used in the search command, thereby shortening the time required for the soft error detection.
  • the processing performance of the flash module 150 can be improved.
  • the present invention is applied to the database 250
  • the present invention is applied to the file search service 260
  • the present invention can be applied to an FPGA that processes data read from 180.
  • each of the above-described configurations, functions, processing units, processing means, and the like may be realized by hardware by designing a part or all of them with, for example, an integrated circuit.
  • each of the above-described configurations, functions, and the like may be realized by software by the processor interpreting and executing a program that realizes each function.
  • Information such as programs, tables, and files that realize each function can be stored in a memory, a hard disk, a recording device such as an SSD (Solid State Drive), or a recording medium such as an IC card, an SD card, or a DVD.
  • control lines and information lines indicate what is considered necessary for the explanation, and not all the control lines and information lines on the product are necessarily shown. Actually, it may be considered that almost all the components are connected to each other.

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Abstract

プロセッサとメモリとを有する計算機と、前記計算機に接続されてデータを格納するストレージ装置は、不揮発性半導体記憶部に対する読み書きを制御する制御部からデータと演算コマンドを取得してデータの演算を行うＦＰＧＡを有し、前記計算機が、受け付けたアクセス要求から演算コマンドを生成してストレージ装置に送信し、前記計算機が、ストレージ装置から演算コマンドの実行結果を受信し、演算コマンドの実行結果の数が所定値になると、ＦＰＧＡにソフトエラーの検出を指令し、生成した演算コマンドに対する全ての実行結果を受信し、かつ、前記ソフトエラーが無い場合には実行結果を送信する。

Description

計算機システム及び計算機システムの制御方法
　本発明は、ＦＰＧＡを用いたアクセラレータを有する計算機システムに関する。
　近年、ＦＰＧＡ（Field-Programmable Gate Array）を用いてデータ処理の一部を実行する技術が用いられている。例えば、特許文献１では、計算機にＦＰＧＡを含むデバイスを付加し、当該デバイスによってデータ処理を実行している。
　ＦＰＧＡを用いた場合、中性子の衝突などによりハードウェアの実行結果などが異常になるソフトエラーが発生する可能性がある。
　非特許文献１に示すように、ＦＰＧＡのベンダは、ソフトエラーの検知及び修正機能を提供している。ＦＰＧＡのベンダが適用するソフトエラーチェック機能では、ＦＰＧＡをフレームと呼ばれる小領域に分割し、各フレームに対する誤り検出符号（ＣＲＣ）を予め算出しておく。そして、ＦＰＧＡのチェック機能は、ＣＲＣを用いて該当フレームにおけるエラーの有無を判定し、エラーがある場合には、エラー信号をＦＰＧＡの外部に送信する。また、特許文献２では、検出部がソフトエラーを検出すると、通信制御部が、通信装置と上位装置との通信パスの状態をビジー状態に遷移させることを特徴とするストレージ制御装置が開示されている。
米国特許第８０９５５０８号明細書 米国特許出願公開第２０１４／００９５９２８号明細書
　非特許文献１に開示されるように、ＦＰＧＡのソフトエラーのチェックには数ｍｓから数秒の時間を要する。そのため、ＦＰＧＡでデータ処理を実行する際、コマンドを実行させる度にソフトエラーチェックを行うと、ソフトエラーチェックに要する時間が増大する、という問題があった。また、ＦＰＧＡ回路全体のエラーチェックを行うと、エラーチェックに要する時間が増大する。
　そこで本発明は、上記問題点に鑑みて成されたもので、ソフトエラーチェックを実施しながらも、ＦＰＧＡでデータ処理を実行する際に処理時間が増大するのを抑制することを目的とする。
　本発明は、プロセッサとメモリとを有する計算機と、前記計算機に接続されてデータを格納するストレージ装置と、を有する計算機システムであって、前記ストレージ装置は、不揮発性半導体メモリを有して、データを格納する不揮発性半導体記憶部と、前記不揮発性半導体記憶部に対する読み書きを制御する制御部と、前記制御部から前記データと演算コマンドを取得して、前記演算コマンドに応じて前記データの演算を行うＦＰＧＡと、を有し、前記計算機は、前記データへのアクセス要求を受け付ける受信部と、前記アクセス要求から１以上の演算コマンドを生成するコマンド生成部と、前記ストレージ装置に前記演算コマンドを送信するコマンド送信部と、前記ストレージ装置から前記演算コマンドの実行結果を受信する演算結果受信部と、前記演算コマンドの実行結果を集約する集約部と、前記集約した演算コマンドの実行結果を応答する応答部と、前記ＦＰＧＡのソフトエラーを検出するＦＰＧＡチェック部と、を有し、前記ＦＰＧＡチェック部は、前記演算コマンドの実行結果の数が所定値になると、前記ＦＰＧＡにソフトエラーの検出を指令し、前記ＦＰＧＡからソフトエラーの有無を受信し、前記応答部は、前記生成した演算コマンドに対する全ての実行結果を受信し、かつ、前記ソフトエラーが無い場合には前記集約した実行結果を送信する。
　本発明によれば、計算機は、ＦＰＧＡ含むストレージ装置に複数のコマンドを発行した後にＦＰＧＡのソフトエラーの検出処理を実施するので、一つ一つのコマンドに対してソフトエラーチェックを実行する場合と比較して、ソフトエラーの検出に要する時間を短縮することが可能となる。また、計算機は、発行したコマンドで使用したＦＰＧＡの領域に対してのみ、ソフトエラーの検出処理を実行するため、ソフトエラーの検出処理に要する時間を短縮することが可能となる。
本発明の第１の実施例を示し、計算機システムの一例を示すブロック図である。 本発明の第１の実施例を示し、ＤＢＭＳの機能の一例を示すブロック図である。 本発明の第１の実施例を示し、フレーム管理テーブルの一例を示す図である。 本発明の第１の実施例を示し、データベース演算回路のフレームの一例を示す図である。 本発明の第１の実施例を示し、コマンド管理テーブルの一例を示す図である。 本発明の第１の実施例を示し、サーバがデータベース演算回路に発行するコマンドの一例を示す図である。 本発明の第１の実施例を示し、サーバで行われる処理の一例示すフローチャートである。 本発明の第２の実施例を示し、サーバで行われる処理の一例示すフローチャートである。 本発明の第３の実施例を示し、サーバで行われる処理の一例示すフローチャートである。 本発明の第４の実施例を示し、計算機システムの一例を示すブロック図である。
　以下、本発明の一実施形態について添付図面を用いて説明する。
　図１は、本発明の第１の実施例を示し、計算機システムの一例を示すブロック図である。図１は、データベース管理システム（ＤＢＭＳ）２００を実行するサーバ１００に、ストレージ装置の機能とアクセラレータの機能を含むフラッシュモジュール１５０を付加した例を示す。
　本実施例のフラッシュモジュール１５０は、データベース２５０を格納する複数のフラッシュメモリ１８０－１～１８０－ｎと、データベース処理を実行可能なハードウェア・アクセラレータとしてのデータベース演算回路１７０とを含む。
　サーバ１００は、ＣＰＵ１０１とメモリ１０２とを含み、ＰＣＩｅｘｐｒｅｓｓ（図中ＰＣＩｅ）スイッチ１４０を介してフラッシュモジュール１５０に接続される。フラッシュモジュール１５０は、１以上のフラッシュメモリ１８０－１～１８０－ｎと、フラッシュメモリ１８０－１～１８０－ｎからなる半導体記憶部を制御するフラッシュモジュールコントローラ１６０と、ＦＰＧＡで構成されて所定のデータベース処理を実行するデータベース演算回路１７０とを含む。
　なお、以下の説明では、フラッシュメモリ１８０－１～１８０－ｎの全体について説明する際には、「－」のない符号で示し、個々のフラッシュメモリ１８０－１～１８０－ｎを特定する際には、「－」を付与した符号で示す。なお、他の構成要素の符号についても同様である。
　フラッシュモジュール１５０のフラッシュメモリ１８０には、データベース２５０が格納される。サーバ１００は、メモリ１０２にＤＢＭＳ２００のプログラムがロードされてＣＰＵ１０１によって実行される。データベース２５０はサーバ１００のＤＢＭＳ２００によって管理される。なお、ＤＢＭＳ２００のプログラムは、サーバ１００に接続されたストレージ装置（図示省略）に格納しておけば良い。
　サーバ１００で稼働するＤＢＭＳ２００は、ネットワーク４００を介して接続されたクライアント計算機３００からデータベース２５０のアクセス要求（ＳＱＬ文）を受け付ける。ＤＢＭＳ２００は、検索要求（フィルタ処理）等の所定のアクセス要求を受け付けると、複数のデータベース演算コマンドを生成してデータベース演算回路１７０にデータベース処理を指令する。
　フラッシュモジュールコントローラ１６０は、フラッシュメモリ１８０－１～１８０－ｎに対して並列的にアクセス可能であり、複数のデータベース演算コマンドが指令されたときには、フラッシュメモリ１８０から並列的にデータベース２５０を読み込んで、データベース演算回路１７０に送信することができる。
　データベース演算回路１７０は、所定の並列度でデータベース演算コマンドを並列的に実行することができる。データベース演算回路１７０は、フラッシュモジュールコントローラ１６０から受信したデータベース２５０のデータに対して、複数のデータベース演算コマンドを平並列的に実行できる。
　また、ＦＰＧＡを含むデータベース演算回路１７０は、前記非特許文献１に記載されたソフトエラーの検出機能及び修正機能を有する。サーバ１００は、データベース演算回路１７０に対して発行したデータベース演算コマンドの数が所定の数となる度に、ソフトエラーの検出を実行する。そして、データベース演算回路１７０でソフトエラーを検出した場合には、サーバ１００がクライアント計算機３００にソフトエラーが発生したことを示す情報を送信する。
　図２は、ＤＢＭＳ２００の機能の一例を示すブロック図である。ＤＢＭＳ２００は、アクセス要求のＳＱＬを受信するＳＱＬ受信部２０３と、ＳＱＬから１以上のデータベース演算コマンドを生成するデータベース（図中ＤＢ）演算コマンド生成部２０４と、生成したデータベース演算コマンドをフラッシュモジュール１５０に送信するＤＢ演算コマンド送信部２０５と、フラッシュモジュール１５０からデータベース演算コマンドの実行結果を受信するＤＢ演算結果受信部２０８と、フラッシュモジュール１５０から受信した１以上のデータベース演算コマンドの実行結果を集約するＤＢ演算コマンド集約部２０７と、集約されたデータベース演算コマンドの実行結果をクライアント計算機３００へ送信するＳＱＬ応答部２０６と、ＦＰＧＡで構成されたデータベース演算回路１７０にソフトエラーの検出を指令するＦＰＧＡチェック部２０９と、データベース演算コマンドで使用するデータベース演算回路１７０に含まれるＦＰＧＡの演算要素であるフレームの番号を管理するフレーム管理テーブル２１０と、ＳＱＬで使用するデータベース演算コマンドを管理するコマンド管理テーブル２２０と、を含む。
　なお、本実施例１では、データベース演算回路１７０のＦＰＧＡでプログラミング（設定）可能な演算要素をフレームとしたが、ＦＰＧＡの種類に応じて変更すれば良く、例えば、プログラミング可能な演算要素が、ロジックエレメントであれば、フレーム番号に代わってロジックエレメント番号を用いることができる。換言すれば、フレーム番号はＦＰＧＡ内でプログラミング可能な演算要素の識別子であれば良い。
　ＤＢ演算コマンド生成部２０４は、ＳＱＬ受信部２０３で受信したＳＱＬがフィルタ処理などの所定のアクセス要求であれば、データベース２５０のアクセス対象の領域を複数の領域に分割し、それぞれの領域に対してデータベース演算コマンドを生成する。
　例えば、ひとつのフラッシュメモリ１８０の容量が８ＭＢの場合、受信したＳＱＬのアクセス対象の領域を、８ＭＢの領域に分割してそれぞれデータベース演算コマンドを生成する。そして、ＤＢ演算コマンド送信部２０５は、データベース演算回路１７０に対して複数のデータベース演算コマンドを発行する。なお、データベース２５０の更新要求等は、ＤＢＭＳ２００がフラッシュモジュールコントローラ１６０にデータベース２５０の更新を指令することで実行される。
　データベース演算回路１７０は、データベース演算コマンドを受信すると、データベース演算コマンドに記載されたデータ領域のデータの読み出しを、フラッシュモジュールコントローラ１６０に要求する。フラッシュモジュールコントローラ１６０は、要求されたデータをフラッシュメモリ１８０から読み出して、データベース演算回路１７０に送信する。データベース演算回路１７０は、受信したデータに対して所定のデータベース演算コマンド（フィルタ処理、集約演算処理等）によるデータ処理を実行して、実行結果をＤＢ演算結果受信部２０８に送信する。
　なお、フラッシュモジュールコントローラ１６０は、フラッシュメモリ１８０－１～１８０－ｎ毎に並列的にアクセスする。また、データベース演算回路１７０は、予め設定された並列度で受信したデータに対してそれぞれデータベース演算コマンドを実行する。ＤＢＭＳ２００は、データベース演算回路１７０が所定の並列度で実行したデータベース演算コマンドの結果をＤＢ演算結果受信部２０８で受け付ける。
　そして、ＤＢ演算結果受信部２０８で受け付けた複数のデータベース演算コマンドの実行結果は、ＤＢ演算コマンド集約部２０７で集約される。ＳＱＬ応答部２０６は、ＤＢ演算コマンド生成部２０４が生成した全てのデータベース演算コマンドについて、ＤＢ演算コマンド集約部２０７の集約が完了すると、ＦＰＧＡチェック部２０９を起動する。
　ＦＰＧＡチェック部２０９は、コマンド管理テーブル２２０とフレーム管理テーブル２１０を参照し、データベース演算コマンドの内容に基づいて、データベース演算回路１７０で使用したフレーム番号を特定する。そして、ＦＰＧＡチェック部２０９は、データベース演算回路１７０のＦＰＧＡのうち、データベース演算コマンドで使用したフレームのみについてソフトエラーの検出を実施する。
　ＦＰＧＡチェック部２０９は、ソフトエラーの検出結果をＳＱＬ応答部２０６に送信する。ＳＱＬ応答部２０６は、ソフトエラーが発生していなければ、ＤＢ演算コマンド集約部２０７の集約結果をクライアント計算機３００に送信する。一方、ＳＱＬ応答部２０６は、ＦＰＧＡにソフトエラーが発生していければ、クライアント計算機３００にソフトエラーが発生したことを示す情報を送信する。
　以上の処理で、ＤＢＭＳ２００は、受け付けたアクセス要求から複数のデータベース演算コマンドを生成してデータベース演算回路１７０のＦＰＧＡで実行させる。そして、アクセス要求のＳＱＬに対応する全てのデータベース演算コマンドが完了してから、ＦＰＧＡチェック部２０９が、データベース演算回路１７０のＦＰＧＡのソフトエラーの検出を実施する。
　これにより、ＤＢＭＳ２００は、複数のデータベース演算コマンドのそれぞれが実行完了する度にソフトエラーの検出を行うことはなく、データベース演算コマンドが所定数（本実施例では全て）に達するとソフトエラーの検出をまとめて実施する。これにより、ひとつひとつのデータベース演算コマンドの実行完了でソフトエラーの検出を行うのに必要な処理時間を抑制することができ、ＦＰＧＡを有するデータベース演算回路１７０の処理を高速に行うことができる。
　また、ＤＢＭＳ２００は、データベース演算コマンドの内容に応じて、データベース演算回路１７０を構成するＦＰＧＡのフレーム番号を特定し、特定したフレームのみについてソフトエラーの検出を行うので、ＦＰＧＡ全体のソフトエラーを検出するのに比して処理時間を短縮することが可能となって、データベース演算を高速化することができる。
　ＳＱＬ受信部２０３と、ＤＢ演算コマンド生成部２０４と、ＤＢ演算コマンド送信部２０５と、ＤＢ演算結果受信部２０８と、ＤＢ演算コマンド集約部２０７と、ＳＱＬ応答部２０６と、ＦＰＧＡチェック部２０９のＤＢＭＳ２００を構成する各機能部はプログラムとしてメモリ１０２にロードされる。
　ＣＰＵ１０１は、各機能部のプログラムに従って処理することによって、所定の機能を提供する機能部として稼働する。例えば、ＣＰＵ１０１は、ＤＢＭＳプログラムに従って処理することでＤＢＭＳ２００として機能する。他のプログラムについても同様である。さらに、ＣＰＵ１０１は、各プログラムが実行する複数の処理のそれぞれの機能を提供する機能部としても稼働する。計算機及び計算機システムは、これらの機能部を含む装置及びシステムである。
　図３は、ＤＢＭＳ２００のフレーム管理テーブル２１０の一例を示す図である。フレーム管理テーブル２１０は、データベース演算コマンドの名称を格納するＤＢ演算コマンド名２１１と、データベース演算回路１７０を構成するＦＰＧＡのフレーム番号を格納するフレーム番号２１２と、をひとつのエントリに含む。
　図示の例では、ＳＱＬで使用されるフィルタコマンドが、データベース演算回路１７０を構成するＦＰＧＡのフレーム番号のうち「１、２、３、１００、１０２」を使用していることを示す。
　図４は、データベース演算回路１７０のＦＰＧＡのフレームの一例を示す図である。データベース演算回路１７０のＦＰＧＡは、フレーム２３０－１～２３０－ｍのプログラマブルな領域を有し、これらのフレーム番号が「１」～「ｍ」の例を示している。図３で示したように、サーバ１００の管理者などが、データベース演算コマンド名２１１毎に、使用するフレーム番号を決定して、ＦＰＧＡの機能を設定する。
　図５は、ＤＢＭＳ２００のコマンド管理テーブル２２０の一例を示す図である。コマンド管理テーブル２２０は、受信したＳＱＬのシリアル番号を格納するＳＱＬ番号２２１と、当該ＳＱＬに含まれるデータベース演算コマンドの名称（または識別子）を格納するＤＢ演算コマンド名２２２とをひとつのエントリに含む。
　ＳＱＬ受信部２０３は、アクセス要求としてのＳＱＬを受信すると、該ＳＱＬに所定の番号を付与して、コマンド管理テーブル２２０にエントリを追加し、ＳＱＬに含まれるデータベース演算コマンドの名称をＤＢ演算コマンド名２２２に格納する。コマンド管理テーブル２２０により、サーバ１００で実行するＳＱＬが使用するデータベース演算コマンドを特定することができる。
　図６は、ＤＢＭＳ２００がデータベース演算回路１７０に発行するデータベース演算コマンド５００の一例を示す図である。データベース演算コマンド５００は、コマンド名５０１が“フィルタコマンド”の例を示す。このコマンド５００では、読み込みの開始位置を示す開始ＬＢＡ（Logical Block Address）５０２＝“１０００”、読み込みの終了位置を示す終了ＬＢＡ５０３＝“２０００”、フィルタ条件５０４＝Ｘ、列抽出条件５０５＝Ｙに設定された例を示す。ＤＢ演算コマンド生成部２０４は、受信したＳＱＬを実行するために、複数のデータベース演算コマンド５００を生成する。
　フィルタ条件５０４と列抽出条件５０５は、データベース演算回路１７０で行う処理を決定するためのパラメータである。ＤＢ演算コマンド生成部２０４は、該ＳＱＬを実行するために、８ＭＢなどの領域ごとにデータベース演算コマンド５００を生成する。そのため、一つのＳＱＬに対して、複数のデータベース演算コマンド５００が生成される。ＤＢ演算コマンド生成部２０４が、該ＳＱＬの番号と、該ＳＱＬを実行するために使用したデータベース演算コマンド５００の名称を、コマンド管理テーブル２２０に格納する。
　ＤＢ演算コマンド送信部２０５は、生成された複数のデータベース演算コマンド５００をフラッシュモジュール１５０に送信する。
　図７は、サーバ１００で行われる処理の一例示すフローチャートである。この処理は、ＤＢＭＳ２００がデータベース２５０へのアクセス要求を受信したときに実行される。
　ＤＢＭＳ２００は、ネットワーク４００からクライアント計算機３００のアクセス要求としてのＳＱＬを受信する（Ｓ１）。ＤＢＭＳ２００は、ＳＱＬから１以上のデータベース演算コマンド５００を生成する（Ｓ２）。
　ＤＢＭＳ２００は、生成したデータベース演算コマンド５００をフラッシュモジュール１５０に送信する（Ｓ３）。フラッシュモジュール１５０では、フラッシュモジュールコントローラ１６０がフラッシュメモリ１８０のデータベース２５０からデータベース演算コマンドに応じたデータを読み込んで、データベース演算回路１７０へデータとデータベース演算コマンド５００を送信する。データベース演算回路１７０は、受信したデータについてデータベース演算コマンド５００を実行して結果をＤＢＭＳ２００に送信する。
　ＤＢＭＳ２００は、フラッシュモジュール１５０からデータベース演算コマンド５００の実行結果を受信する（Ｓ４）。次に、ＤＢＭＳ２００は、ＳＱＬに対応する全てのデータベース演算コマンド５００について実行結果を受信したか否かを判定する（Ｓ５）。ＤＢＭＳ２００は、ＳＱＬに対応するデータベース演算コマンド５００の実行結果を全て受信していればステップＳ６へ進む。一方、まだ受信していないデータベース演算コマンド５００が存在すればステップＳ４に戻る。
　ステップＳ６では、ＤＢＭＳ２００が、コマンド管理テーブル２２０を参照して、現在実行したＳＱＬ番号２２１に対応するＤＢ演算コマンド名２２２を取得する。そして、ＤＢＭＳ２００は、フレーム管理テーブル２１０から取得したＤＢ演算コマンド名２１１に対応するフレーム番号２１２を取得する。ＤＢＭＳ２００は、取得したフレーム番号２１２（演算要素の識別子）を指定してソフトエラーの検出を実施するようフラッシュモジュール１５０のデータベース演算回路１７０に指令する。
　ＤＢＭＳ２００は、データベース演算回路１７０からソフトエラーの検出結果を受信すると（Ｓ７）、ソフトエラーの有無を判定する（Ｓ８）。ＤＢＭＳ２００は、ソフトエラーが発生していなければ、ステップＳ９へ進んで上述の集約処理を適用したデータベース演算コマンドの実行結果をクライアント計算機３００に送信して処理を終了する。
　一方、ソフトエラーが発生している場合、ＤＢＭＳ２００は、ステップＳ１０へ進んでデータベース演算回路１７０のＦＰＧＡでソフトエラーが発生したことをクライアント計算機３００に通知して処理を終了する。この場合、ＤＢＭＳ２００は、フラッシュモジュール１５０から受信したデータベース演算コマンドの実行結果を破棄する。
　以上の処理によって、サーバ１００のＤＢＭＳ２００は、複数のデータベース演算コマンド５００を全て実行した後にＦＰＧＡのソフトエラーの検出処理を実施するので、一つ一つのデータベース演算コマンドに対してソフトエラーの検出を実行する場合と比較して、ソフトエラーの検出に要する時間を短縮することが可能となる。これにより、サーバ１００は、ソフトエラーの検出を実施しながらも、ＦＰＧＡでデータ処理を実行する際に処理時間が増大するのを抑制することができる。
　また、サーバ１００は、データベース演算コマンドで使用したＦＰＧＡの領域（フレーム番号）に対してのみ、ソフトエラーの検出を実行するため、ソフトエラーの検出に要する時間を短縮することが可能となり、フラッシュモジュール１５０の処理性能を向上させることができる。
　なお、上記実施例１では、フラッシュモジュール１５０の内部にデータベース演算回路１７０を配置した例を示したが、データベース演算回路１７０をＰＣＩｅのデバイスとして独立させて、ＰＣＩｅスイッチ１４０に接続することもできる。
　また、上記実施例１では、フラッシュモジュール１５０にフラッシュメモリ１８０を採用する例を示したが、これに限定されるものではなく、データベース２５０を格納する不揮発性の半導体記憶装置であればよい。
　図８は、本発明の第２の実施例を示し、サーバ１００で行われる処理の一例示すフローチャートである。本実施例２では、データベース演算回路１７０がＦＰＧＡのソフトエラーを訂正する修復機能を有し、サーバ１００は、ソフトエラーを検出するとＦＰＧＡの修復をデータベース演算回路１７０に指令する。そして、サーバ１００は、修復が完了した後に、再度データベース演算コマンドを実行させる。その他の構成は前記実施例１と同様である。
　図８のステップＳ１～Ｓ９は、前記実施例１の図７と同様であるので、重複する説明は省略する。ソフトエラーが検出されたステップＳ２０では、ＤＢＭＳ２００がデータベース演算回路１７０にＦＰＧＡの修復コマンドを発行する。
　ＤＢＭＳ２００は、データベース演算回路１７０から修復コマンドの実行完了の通知を受信すると、ステップＳ３に戻って、再度複数のデータベース演算コマンドをデータベース演算回路１７０に実行させる。
　以上の処理によって、データベース演算回路１７０でソフトエラーが発生したときには、ＤＢＭＳ２００が修復コマンドを発行してから、再度データベース演算コマンドを実行させることができる。これにより、データベース演算回路１７０のソフトエラーによる障害を回復させてからデータベース演算を実行することで、業務を継続することが可能となる。
　なお、上記ステップＳ２０では、ＤＢＭＳ２００がデータベース演算回路１７０から修復コマンドの実行完了の通知を受信する例を示したが、ＤＢＭＳ２００は修復コマンドを発行してから所定時間経過後にステップＳ３に復帰するようにしてもよい。
　図９は、本発明の第３の実施例を示し、サーバ１００で行われる処理の一例示すフローチャートである。本実施例３では、データベース２５０へのアクセス要求に大量のデータが含まれる場合、データベース演算コマンドが所定の数まで実行完了するとデータベース演算回路１７０のソフトエラーの検出を実施するものである。その他の構成は前記実施例１と同様である。
　ステップＳ３１、Ｓ３２は、図７のステップＳ１、Ｓ２と同様であり、ＤＢＭＳ２００が、クライアント計算機３００からのアクセス要求としてのＳＱＬを受信し、ＳＱＬから１以上のデータベース演算コマンド５００を生成する。
　次に、ＤＢＭＳ２００は、生成したデータベース演算コマンド５００をフラッシュモジュール１５０に発行する。
　フラッシュモジュール１５０では、フラッシュモジュールコントローラ１６０がフラッシュメモリ１８０のデータベース２５０からデータベース演算コマンドに応じたデータを読み込んで、データベース演算回路１７０へ送信する。データベース演算回路１７０は、受信したデータについてデータベース演算コマンド５００を実行して結果をＤＢＭＳ２００に送信する。
　ＤＢＭＳ２００は、フラッシュモジュール１５０からデータベース演算コマンド５００の実行結果を受信する（Ｓ３４）。ＤＢＭＳ２００は、フラッシュモジュール１５０から受信したデータベース演算コマンドの実行結果の数＝１を変数ＣＮＴに加算する。次に、ＤＢＭＳ２００は、フラッシュモジュール１５０で実行が完了したデータベース演算コマンド５００の数ＣＮＴが所定値（例えば１００）に達したか否かを判定する。
　ＤＢＭＳ２００は、実行が完了したデータベース演算コマンド５００の数ＣＮＴが所定値に達していれば、ステップＳ３５に進み、実行済みのデータベース演算コマンド５００の数ＣＮＴに達していなければステップＳ３９に進む。
　ステップＳ３５１では、前記実施例１の図７のステップＳ６と同様であり、ＤＢＭＳ２００がＦＰＧＡのフレーム単位でソフトエラーの検出を実施する。次に、ＤＢＭＳ２００は、実行が完了したデータベース演算コマンド５００の数ＣＮＴを０にリセットし（Ｓ３６）、データベース演算回路１７０からソフトエラーの検出結果を受信する（Ｓ３７）。そして、ＤＢＭＳ２００は、検出結果からソフトエラーの有無を判定し（Ｓ３８）、ソフトエラーが発生していればステップＳ４２へ進み、ソフトエラーが発生していなければステップＳ３９９へ進む。
　ソフトエラーが発生したステップＳ４２では、前記実施例２と同様に、ＤＢＭＳ２００は、データベース演算回路１７０に修復コマンドを発行してからステップ３３に復帰して、再度データベース演算コマンドを発行する。
　一方、ソフトエラーが発生していない場合には、生成したデータベース演算コマンドの全ての実行結果を受信したか否かを判定する（Ｓ３９）。ＤＢＭＳ２００は、ＳＱＬに対応するデータベース演算コマンド５００の実行結果を全て受信していればステップＳ４０へ進む。一方、まだ受信していないデータベース演算コマンド５００が存在すればステップＳ３３に戻って残りのデータベース演算コマンドを発行する。
　ステップＳ４０では、実行済みのデータベース演算コマンドの数を示す変数ＣＮＴが０より大であれば、ソフトエラーの検出が未了の実行結果があるので、ＤＢＭＳ２００は、ステップ３５に戻って上記ソフトエラーの検出処理を繰り返す。
　一方、変数ＣＮＴが０であれば、全てのデータベース演算コマンドの実行が完了し、かつ、全てのデータベース演算コマンドの実行結果についてデータベース演算コマンドで使用したＦＰＧＡでソフトエラーが無いことを検出しているので、ＤＢＭＳ２００は、全ての実行結果を集約してからクライアント計算機３００に送信する（Ｓ４１）。
　以上の処理により、ＤＢＭＳ２００は、データベース演算コマンドの実行数が所定値となる度に、データベース演算回路１７０のＦＰＧＡのソフトエラーの検出処理が実行し、ソフトエラーが発生している場合には修復コマンドを発行した後に再度データベース演算コマンドを発行する。
　本実施例３では、全てのデータベース演算コマンドが完了する以前に、データベース演算コマンドの実行数ＣＮＴが所定値となる度にＦＰＧＡのソフトエラーの検出処理を実行するので、大量のデータをデータベース演算回路１７０で効率よく処理させることができる。すなわち、全てのデータベース演算コマンドが完了してからソフトエラーの検出を行ってソフトエラーが発生していた場合、再度全てのデータベース演算コマンドを実行させると処理時間が増大することになる。
　これに対して、ＤＢＭＳ２００は、データベース演算コマンドの実行数ＣＮＴが所定値となる度にソフトエラーの検出処理を実行するので、ソフトエラーが発生した後にデータベース演算コマンドを再実行する量を低減して、ソフトエラー発生時の全体的な処理時間を短縮することが可能となる。
　図１０は、本発明の第４の実施例を示し、計算機システムの一例を示すブロック図である。実施例４では、前記実施例１に示したＤＢＭＳ２００に代わって、ファイルサーチサービス２６０をクライアント計算機３００に提供する例を示す。
　本実施例４では、前記実施例１のデータベース２５０に代わって１以上のファイル２７０がフラッシュモジュール１５０のフラッシュメモリ１８０に格納され、データベース演算回路１７０に代わってＦＰＧＡで構成されたファイルサーチ回路１９０がフラッシュモジュール１５０に組み込まれる。
　サーバ１００のメモリ１０２には、前記実施例１のＤＢＭＳ２００に代わって、ファイルサーチサービス２６０が格納される。ファイルサーチサービス２６０は、クライアント計算機３００から検索対象文字列を受け付けて、フラッシュメモリ１８０から検索対象文字列を含むファイル２７０を選択し、クライアント計算機３００へ通知する。
　ファイルサーチサービス２６０は、前記実施例１のＤＢＭＳ２００と同様に、検索対象文字列から複数の検索コマンドを生成してフラッシュモジュール１５０に発行する。フラッシュモジュール１５０では、フラッシュモジュールコントローラ１６０が、複数の検索コマンドで指定されたデータをファイル２７０から取得してファイルサーチ回路１９０に送信する。
　ファイルサーチ回路１９０は、受信したデータに対して複数の検索コマンドを実行し、検索コマンドの実行結果をサーバ１００へ送信する。サーバ１００のファイルサーチサービス２６０は、全ての検索コマンドの実行が完了すると、ファイルサーチ回路１９０にソフトエラーの検出処理を実行する。そして、ソフトエラーが発生していなければ、前記実施例１と同様に検索コマンドの実行結果を集約してからクライアント計算機３００に応答する。
　一方、ソフトエラーが発生していれば、ファイルサーチサービス２６０は、前記実施例１と同様にソフトエラーが発生したことをクライアント計算機３００に通知する。あるいは、前記実施例２と同様にして、ファイルサーチサービス２６０は、ファイルサーチ回路１９０にＦＰＧＡの修復コマンドを発行してから再度検索コマンドを実行する。
　以上の処理によって、複数の検索コマンドを全て実行した後にＦＰＧＡのソフトエラーの検出を実施するので、一つ一つのデータベース演算コマンドに対してソフトエラーの検出を実行する場合と比較して、ソフトエラーの検出に要する時間を短縮することが可能となる。これにより、ソフトエラーの検出を実施しながらも、ＦＰＧＡでデータ処理を実行する際に処理時間が増大するのを抑制することができる。
　また、前記実施例１と同様に、検索コマンドで使用したＦＰＧＡの領域（フレーム番号）に対してのみ、ソフトエラーの検出を実行することで、ソフトエラーの検出に要する時間を短縮することが可能となり、フラッシュモジュール１５０の処理性能を向上させることができる。
　なお、前記実施例１では本発明をデータベース２５０に適用した例を示し、前記実施例４では本発明をファイルサーチサービス２６０に適用した例を示したがこれらに限定されるものではなく、フラッシュメモリ１８０から読み込んだデータの処理を行うＦＰＧＡに適用することができる。
　＜まとめ＞
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に記載したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加、削除、又は置換のいずれもが、単独で、又は組み合わせても適用可能である。
　また、上記の各構成、機能、処理部、及び処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、及び機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。
　また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

Claims (12)

  1. 　プロセッサとメモリとを有する計算機と、
    　前記計算機に接続されてデータを格納するストレージ装置と、を有する計算機システムであって、
    　前記ストレージ装置は、
    　不揮発性半導体メモリを有して、データを格納する不揮発性半導体記憶部と、
    　前記不揮発性半導体記憶部に対する読み書きを制御する制御部と、
    　前記制御部から前記データと演算コマンドを取得して、前記演算コマンドに応じて前記データの演算を行うＦＰＧＡと、を有し、
    　前記計算機は、
    　前記データへのアクセス要求を受け付ける受信部と、
    　前記アクセス要求から１以上の演算コマンドを生成するコマンド生成部と、
    　前記ストレージ装置に前記演算コマンドを送信するコマンド送信部と、
    　前記ストレージ装置から前記演算コマンドの実行結果を受信する演算結果受信部と、
    　前記演算コマンドの実行結果を集約する集約部と、
    　前記集約した演算コマンドの実行結果を応答する応答部と、
    　前記ＦＰＧＡのソフトエラーを検出するＦＰＧＡチェック部と、を有し、
    　前記ＦＰＧＡチェック部は、
    　前記演算コマンドの実行結果の数が所定値になると、前記ＦＰＧＡにソフトエラーの検出を指令し、前記ＦＰＧＡからソフトエラーの有無を受信し、
    　前記応答部は、
    　前記生成した演算コマンドに対する全ての実行結果を受信し、かつ、前記ソフトエラーが無い場合には前記集約した実行結果を送信することを特徴とする計算機システム。
  2. 　請求項１に記載の計算機システムであって、
    　前記不揮発性半導体記憶部のデータはデータベースであって、
    　前記アクセス要求は、前記データベースに対するＳＱＬを含み、
    　前記コマンド生成部は、前記ＳＱＬに対応する１以上の演算コマンドを生成することを特徴とする計算機システム。
  3. 　請求項２に記載の計算機システムであって、
    　前記計算機は、
    　前記ＳＱＬで使用する演算コマンドを格納するコマンド管理情報と、
    　前記ＦＰＧＡに設定された演算コマンドを実行する演算要素の識別子を格納するフレーム管理情報と、を有し、
    　前記ＦＰＧＡチェック部は、
    　前記演算コマンドで実行された前記ＦＰＧＡの演算要素の識別子を指定してソフトエラーの検出を指令することを特徴とする計算機システム。
  4. 　請求項１に記載の計算機システムであって、
    　前記ＦＰＧＡチェック部は、
    　前記ＦＰＧＡからソフトエラーを検出した場合には、当該ＦＰＧＡに修復コマンドを発行することを特徴とする計算機システム。
  5. 　請求項４に記載の計算機システムであって、
    　前記コマンド送信部は、前記ＦＰＧＡが修復コマンドを完了した後に、再度前記生成した演算コマンドを前記ストレージ装置に送信することを特徴とする計算機システム。
  6. 　請求項１に記載の計算機システムであって、
    　前記所定値は、前記コマンド生成部が生成した演算コマンドの数であって、
    　前記ＦＰＧＡチェック部は、
    　前記演算コマンドが全て完了した後に、前記ＦＰＧＡにソフトエラーの検出を指令する
    ことを特徴とする計算機システム。
  7. 　プロセッサとメモリとを有する計算機と、前記計算機に接続されてデータを格納するストレージ装置と、を制御する計算機システムの制御方法であって、
    　前記ストレージ装置は、
    　不揮発性半導体メモリを有して、データを格納する不揮発性半導体記憶部と、
    　前記不揮発性半導体記憶部に対する読み書きを制御する制御部と、
    　前記制御部から前記データと演算コマンドを取得して、前記演算コマンドに応じて前記データの演算を行うＦＰＧＡと、を有し、
    　前記制御方法は、
    　前記計算機が、前記データへのアクセス要求を受け付ける第１のステップと、
    　前記計算機が、前記アクセス要求から１以上の演算コマンドを生成する第２のステップと、
    　前記計算機が、前記ストレージ装置に前記演算コマンドを送信する第３のステップと、
    　前記計算機が、前記ストレージ装置から前記演算コマンドの実行結果を受信する第４のステップと、
    　前記計算機が、前記演算コマンドの実行結果を集約する第５のステップと、
    　前記計算機が、前記演算コマンドの実行結果の数が所定値になると、前記ＦＰＧＡにソフトエラーの検出を指令し、前記ＦＰＧＡからソフトエラーの有無を受信する第６のステップと、
    　前記計算機が、前記生成した演算コマンドに対する全ての実行結果を受信し、かつ、前記ソフトエラーが無い場合には前記集約した実行結果を送信する第７のステップと、
    を含むことを特徴とする計算機システムの制御方法。
  8. 　請求項７に記載の計算機システムの制御方法であって、
    　前記不揮発性半導体記憶部のデータはデータベースであって、
    　前記アクセス要求は、前記データベースに対するＳＱＬを含み、
    　前記第２のステップは、前記ＳＱＬに対応する１以上の演算コマンドを生成することを特徴とする計算機システムの制御方法。
  9. 　請求項８に記載の計算機システムの制御方法であって、
    　前記第６のステップは、
    　前記ＳＱＬで使用する演算コマンドを格納するコマンド管理情報と、前記ＦＰＧＡに設定された演算コマンドを実行する演算要素の識別子を格納するフレーム管理情報と、から前記演算コマンドで実行された前記ＦＰＧＡの演算要素の識別子を指定してソフトエラーの検出を指令することを特徴とする計算機システムの制御方法。
  10. 　請求項７に記載の計算機システムの制御方法であって、
    　前記第６のステップは、
    　前記ＦＰＧＡからソフトエラーを検出した場合には、当該ＦＰＧＡに修復コマンドを発行することを特徴とする計算機システムの制御方法。
  11. 　請求項１０に記載の計算機システムの制御方法であって、
    　前記第３のステップは、
    　前記ＦＰＧＡが修復コマンドを完了した後に、再度前記生成した演算コマンドを前記ストレージ装置に送信することを特徴とする計算機システムの制御方法。
  12. 　請求項７に記載の計算機システムの制御方法であって、
    　前記所定値は、前記第２のステップで生成した演算コマンドの数であって、
    　前記第６のステップは、
    　前記演算コマンドが全て完了した後に、前記ＦＰＧＡにソフトエラーの検出を指令する
    ことを特徴とする計算機システムの制御方法。
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