WO2016075721A1 - 命令実行制御システム及び命令実行制御方法 - Google Patents

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WO2016075721A1
WO2016075721A1 PCT/JP2014/005663 JP2014005663W WO2016075721A1 WO 2016075721 A1 WO2016075721 A1 WO 2016075721A1 JP 2014005663 W JP2014005663 W JP 2014005663W WO 2016075721 A1 WO2016075721 A1 WO 2016075721A1
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WO
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instruction
dummy
output
bus
unit
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PCT/JP2014/005663
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English (en)
French (fr)
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宏一朗 野口
修 岡崎
帰山　隼一
浩一 野瀬
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ルネサスエレクトロニクス株式会社
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    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores

Definitions

  • the present invention relates to an instruction execution control system and an instruction execution control method, and more particularly to a technique for executing instructions in parallel.
  • Patent Document 1 discloses a technique for securing the execution order of instructions in a system having an instruction overtaking function in memory access.
  • the instruction execution control device sets the pre-barrier flag of the instruction registered in the storage unit to one.
  • the instruction execution control device registers the instruction in the storage unit, and ensures the order guarantee control of the registered instruction and the instruction whose pre-barrier flag is 1. It is determined whether or not it is a combination of instruction types to be executed.
  • the instruction execution control device sets an overtaking prohibition flag of an instruction whose front-barrier flag is 1 to 1 when the instruction is a combination of instruction types to be subjected to order guarantee control.
  • the instruction execution control unit executes an instruction, it clears the pre-barrier flag and the overtaking prohibition flag of the instruction. Then, the instruction execution control device suspends the execution of the later registered instruction until the overtaking prohibition flag is cleared. This guarantees the execution order of the instructions.
  • Patent Document 1 does not disclose a technique for guaranteeing the execution order of instructions in a system in which a plurality of instruction execution units independently execute instructions in parallel.
  • the instruction execution control system when the inputted instruction is a dummy instruction inserted between the instructions to be kept in the execution order, stores the inputted instruction in a plurality of instruction storage units.
  • the instruction is distributed to all of the plurality of instruction storage units until the output of all the instruction storage units becomes a dummy instruction, and the output of the instruction from the instruction storage unit, which is a dummy instruction, is inhibited from outputting the instruction to the instruction execution unit It is.
  • the execution order of instructions can be guaranteed.
  • FIG. 1 is a block diagram of a module control system according to a first embodiment.
  • FIG. 2 is a block diagram of an interface board and an external computer according to Embodiment 1;
  • FIG. 2 is a diagram showing a software configuration and a hardware configuration of an external computer 3 according to the first embodiment.
  • FIG. 5 is a diagram showing an execution order of instructions according to Embodiment 1.
  • 5 is a flowchart showing an operation of the module control system according to Embodiment 1;
  • 5 is a flowchart showing an operation of the external computer according to the first embodiment.
  • 5 is a flowchart showing the operation of the interface board (transmission control function and dummy instruction detection function) according to the first embodiment.
  • FIG. 5 is a flowchart showing the operation of the interface board (timing adjustment function) according to the first embodiment.
  • FIG. 6 is a block diagram clearly showing the reception function of the interface board according to Embodiment 1; It is a figure which shows the example which can not keep the execution order of an instruction
  • FIG. 7 is a block diagram of a modification 1 of the module control system according to the first embodiment.
  • FIG. 10 is a block diagram of a modification 2 of the module control system according to the first embodiment.
  • 5 is a configuration diagram of an interface board and an external computer according to Embodiment 2.
  • FIG. FIG. 16 is a block diagram of a modification of the module control system according to the second embodiment.
  • FIG. 14 is a configuration diagram of an interface board and an external computer according to Embodiment 3;
  • FIG. 18 is a diagram showing an execution order of instructions according to Embodiment 3.
  • 15 is a flowchart showing an operation of the interface board (timing adjustment function) according to the third embodiment.
  • FIG. 16 is a block diagram of an interface board and an external computer according to a fourth embodiment.
  • FIG. 18 is a diagram showing an execution order of instructions according to a fourth embodiment.
  • FIG. 18 is a configuration diagram of a modification of the module control system according to the fourth embodiment.
  • FIG. 18 is a block diagram of an interface board and an external computer according to a fifth embodiment.
  • FIG. 18 is a diagram showing an execution order of instructions according to a fifth embodiment.
  • FIG. 21 is a flowchart showing the operation of the interface board (timing adjustment function) according to the fifth embodiment.
  • FIG. 18 is a configuration diagram of an interface board and an external computer according to a sixth embodiment.
  • FIG. 18 is a configuration diagram of an interface board and an external computer according to a seventh embodiment.
  • FIG. 18 is a configuration diagram of an interface board and an external computer according to Embodiment 8;
  • FIG. 18 is a diagram showing the execution order of instructions according to Embodiment 8.
  • FIG. 31 is a flowchart showing the operation of the interface board (transmission control function and dummy instruction detection function) according to the eighth embodiment.
  • FIG. 20 is a configuration diagram of a module control system according to Embodiment 9;
  • FIG. 20 is a configuration diagram of a module control system according to Embodiment 9;
  • FIG. 20 is a configuration diagram of a module control system according to Embodiment 9;
  • FIG. 18 is a diagram showing an execution order of instructions according to a ninth embodiment.
  • FIG. 21 is a configuration diagram of a module control system according to a tenth embodiment.
  • FIG. 21 is a configuration diagram of a module control system according to a tenth embodiment.
  • FIG. 21 is a configuration diagram of a module control system according to a tenth embodiment.
  • FIG. 18 is a diagram showing the execution order of instructions according to the tenth embodiment.
  • the module control system 1 has an interface board 2, an external computer 3, and a plurality of modules 4.
  • the interface board 2 is connected to the external computer 3 via the communication path 90. Further, the interface board 2 is connected to the plurality of modules 4 via the buses 91 to 93. At least one module 4 is connected to each of the buses 91 to 93. Strictly speaking, the buses 91 to 93 are formed by connecting the interface board 2 and the plurality of modules 4 to each other and connecting their internal signal lines. In the first embodiment, an example in which the number of buses 91 to 93 connecting the interface board 2 and the module 4 is three is described, but the number of buses is not limited to this.
  • the interface board 2 receives an instruction from the external computer 3 via the communication path 90.
  • the interface board 2 distributes the received instruction to each of the buses 91 to 93.
  • the interface board 2 transmits the received instruction to the bus to which the module 4 which is the execution target of the instruction is connected.
  • the external computer 3 generates an instruction to be executed by the module 4.
  • the external computer 3 transmits the generated instruction to the interface board 2 via the communication path 90.
  • the external computer 3 is typically, for example, a PC (Personal Computer).
  • Each of the plurality of modules 4 executes an instruction received from the interface board 2.
  • the plurality of modules 4 can be connected to one another to configure one operating gadget.
  • the gadget may be, for example, an electronic device such as a home appliance, or a transport device such as an automobile.
  • Each of the plurality of modules 4 executes an instruction to realize the operation of the gadget.
  • Each of the plurality of modules 4 has a microcomputer 40, a sensor 41, and a motor 42, as shown in FIG. 1, for example.
  • the module 4 may have any one of the sensor 41 and the motor 42.
  • the microcomputer 40 executes an instruction received from the interface board 2. For example, when the received command is a sensor value acquisition command, the microcomputer 40 executes a process of acquiring a sensor value from the sensor 41 and transmitting it to the interface board 2.
  • the interface board 2 transmits the sensor value received from the module 4 to the external computer 3.
  • the microcomputer 40 executes a process of driving the motor 42 when the received command is a motor drive command.
  • the motor drive command is generated, for example, based on the sensor value obtained by the external computer 3 from the module 4. That is, strictly speaking, the execution of the instruction in the first embodiment means that the module 4 executes the process according to the instruction. In other words, the instruction in the present embodiment can be said to be information for instructing the module 4 to perform processing.
  • the movement is realized by driving the motor 42 based on the sensor value generated by the sensor 41 as described above.
  • the configuration of the module 4 is not limited to this.
  • the module 4 may have information acquiring means other than the sensor 41, and may have operation realizing means other than the motor 42.
  • connection method may be adopted for connection between the module 4 and another module 4 or the interface board 2.
  • the connection method may be, for example, a method of connecting indirectly via a cable or a connecting part, or a method of connecting directly without using a cable or the like.
  • two or more of those connection methods may be mixed.
  • the external computer 3 can control more modules 4 by configuring the external computer 3 to control the plurality of modules 4 via the interface board 2 as described above. That is, by connecting the external computer 3 and the plurality of modules 4 via the interface board 2 to which the modules 4 can be connected by the plurality of buses 91 to 93, it is possible to connect more than directly connecting by a single bus. Connection of module 4 is enabled.
  • the module 4 group connected to the bus 91, the module 4 group connected to the bus 92, and the module 4 group connected to the bus 93 are independently and parallelly operated.
  • the instruction is executed. Therefore, if the independence is not taken into consideration, the instruction to be executed later is executed first when the instruction to be kept in the execution order is sent to different modules 4 of the connected bus. There is a problem that there is a problem.
  • These modules 4 function as an instruction execution unit.
  • the plurality of modules 4 are executed by the functions described below. We guarantee the order of the instruction.
  • the external computer 3 has a dummy instruction generation function 30.
  • the dummy instruction generation function 30 generates a dummy instruction, and inserts a plurality of instructions sequentially transmitted to the interface board 2 between the instructions whose execution order is to be maintained. That is, when there is a first instruction and a second instruction to be executed after the first instruction among a plurality of instructions, a dummy instruction is placed between the first instruction and the second instruction. Is inserted.
  • the external computer 3 transmits the first instruction, the dummy instruction, and the second instruction to the interface board 2 in this order.
  • the first instruction corresponds to a sensor value acquisition instruction
  • the second instruction corresponds to a motor drive instruction generated based on the sensor value acquired by the sensor value acquisition instruction.
  • the types of instructions that should follow the execution order are not limited to the sensor value acquisition instruction and the motor drive instruction illustrated in the present embodiment. The order of the other types of instructions may be guaranteed as will be described later.
  • the interface board 2 has a transmission control function 20, a dummy instruction detection function 21, a plurality of bus instruction buffers 22a to 22c, and a timing adjustment function 23.
  • bus instruction buffer 22 the bus instruction buffers 22a to 22c will be simply referred to as “bus instruction buffer 22" unless limited to one of them.
  • the transmission control function 20 distributes or distributes the instruction received from the external computer 3 to the bus instruction buffers 22a to 22c. In other words, the transmission control function 20 stores the instruction received from the external computer 3 in the bus instruction buffers 22a to 22c. More specifically, when the received instruction is a dummy instruction, the transmission control function 20 outputs the dummy instruction to all the bus instruction buffers 22a to 22c. On the other hand, when the received instruction is not a dummy instruction, the transmission control function 20 outputs the instruction to any one of the bus instruction buffers 22a to 22c. More specifically, the transmission control function 20 outputs the instruction to the bus instruction buffer 22 corresponding to the bus to which the module 4 for executing the instruction is connected.
  • the transmission control function 20 recognizes whether or not the received command is a dummy command based on the detection result of the dummy command detection function 21.
  • the dummy instruction detection function 21 determines whether the instruction received from the external computer 3 is a dummy instruction. That is, the dummy instruction detection function 21 determines whether the instruction input to the transmission control function 20 is a dummy instruction. Then, when it is determined that the instruction received from the external computer 3 is a dummy instruction, the dummy instruction detection function 21 notifies the transmission control function 20 of detection of the dummy instruction.
  • the transmission control function 20 and the dummy instruction detection function 21 are realized by, for example, a circuit described below.
  • the dummy instruction detection function 21 outputs a broadcast instruction signal to a broadcast terminal of the transmission control function 20 when the instruction input to the transmission control function 20 is a dummy instruction.
  • the broadcast instruction signal corresponds to a signal indicating the detection result of the above-mentioned dummy instruction.
  • the dummy instruction detection function 21 does not output the broadcast instruction signal to the broadcast terminal of the transmission control function 20.
  • the transmission control function 20 distributes the input instruction to all the bus instruction buffers 22a to 22c.
  • the transmission control function 20 distributes the input instruction to any one of the bus instruction buffers 22a to 22c.
  • the dummy instruction after all the first instruction is for all the bus instruction buffers 22a to 22c.
  • the second instruction is stored in any one of the bus instruction buffers 22a to 22c after the dummy instruction.
  • the transmission control function 20 and the dummy instruction detection function 21 function as an instruction control unit.
  • Each of bus instruction buffers 22a to 22c can store a plurality of instructions.
  • Each of bus instruction buffers 22a to 22c stores an instruction input from transmission control function 20.
  • Each of bus instruction buffers 22a to 22c stores instructions in a first in first out (FIFO) manner. Therefore, the instructions stored in each of the bus instruction buffers 22a to 22c are sequentially taken out in the stored order, and transmitted to the buses 91 to 93, respectively.
  • FIFO first in first out
  • the bus instruction buffer 22 a is connected to the bus 91
  • the bus instruction buffer 22 b is connected to the bus 92
  • the bus instruction buffer 22 c is connected to the bus 93. Therefore, the instruction stored in the bus instruction buffer 22 a is output to the module 4 via the bus 91.
  • the instruction stored in the bus instruction buffer 22 b is output to the module 4 via the bus 92.
  • the instruction stored in the bus instruction buffer 22 c is output to the module 4 via the bus 93.
  • the timing adjustment function 23 controls the output of the instruction from each of the bus instruction buffers 22a to 22c to the module 4 using the dummy instruction, to guarantee the order of the instruction.
  • the timing adjustment function 23 functions as an output control unit.
  • the timing adjustment function 23 monitors the instruction output from each of the bus instruction buffers 22a to 22c, and stops operation of the bus instruction buffer 22 when detecting the bus instruction buffer 22 that outputs a dummy instruction. . In other words, the timing adjustment function 23 stops the output of the instruction from the bus instruction buffer 22 to the module 4. Even after that, the timing adjustment function 23 stops the operation of the bus instruction buffer 22 each time it detects a new bus instruction buffer 22 that outputs a dummy instruction. Then, when the instruction outputted by all the bus instruction buffers 22a to 22c becomes a dummy instruction, the timing adjustment function 23 resumes the operation of the bus instruction buffer 22 which has been stopped. That is, the timing adjustment function 23 resumes the output of the instruction to the module 4 from the bus instruction buffer 22 which has been stopped.
  • the output of the instruction after the dummy instruction to the module 4 is stopped until the dummy instructions are aligned with the outputs from all the bus instruction buffers 22a to 22c. Therefore, when there is a first instruction and a second instruction to be executed after the first instruction, at least the first instruction is output, and a dummy instruction after the first instruction is output. The second instruction after the dummy instruction is not output until the second instruction. That is, the order of the first instruction and the second instruction is guaranteed.
  • the bus instruction buffers 22a to 22c and the timing adjustment function 23 are realized by, for example, a circuit described below.
  • the timing adjustment function 23 outputs the stop signal to the stop signal input terminal of the bus instruction buffer 22 for outputting the dummy instruction until all the bus instruction buffers 22a to 22c output the dummy instruction.
  • the bus instruction buffer 22 stops its operation. More specifically, the bus instruction buffer 22 stops the output operation of the instruction to the module 4 in response to the stop signal from the timing adjustment function 23.
  • the transfer sequence of data (instructions) on the bus from the bus instruction buffer 22 to the module 4 is interrupted. This transfer sequence conforms to the communication standard on the buses 91 to 93.
  • the bus instruction buffer 22 stops the transfer sequence of instructions to the module 4 by stopping the operation of the bus instruction buffer 22.
  • the method of interrupting has been described, the present invention is not limited to this method, and other methods may be used.
  • the timing adjustment function 23 temporarily acquires an instruction output from the bus instruction buffer 22, and if the acquired instruction is a dummy instruction, transmission of the instruction is suppressed, and if not, the instruction is issued to the module 4. You may make it transmit.
  • the timing adjustment function 23 When the timing adjustment function 23 detects the output of the dummy instruction from all the bus instruction buffers 22a to 22c, it stops the output of the stop signal. When the stop signal is not input from the timing adjustment function 23, the bus instruction buffer 22 that has stopped the operation resumes its operation. More specifically, in response to the release of the stop signal from the timing adjustment function 23, the bus instruction buffer 22 resumes the output operation of the instruction to the module 4. Here, as described later, the dummy instruction is discarded at this time. Therefore, for the instruction following the dummy instruction, the transfer sequence of the instruction from the bus instruction buffer 22 to the module 4 is started. That is, transmission of instructions from all of the bus instruction buffers 22a to 22c to the module 4 is resumed.
  • FIG. 2 shows the configurations of the transmission control function 20 and the timing adjustment function 23 provided in the interface board 2 in more detail.
  • the transmission control function 20 includes an instruction distribution unit 201, an instruction distribution unit 202, and an inverter 209.
  • the timing adjustment function 23 includes dummy instruction detection units 231a to 231c and an AND circuit 232.
  • the dummy instruction detection units 231a to 231c will be simply referred to as “dummy instruction detection unit 231" when not limited to any one.
  • the instruction input to the transmission control function 20 is input to both the instruction distribution unit 201 and the instruction distribution unit 202.
  • the instruction distribution unit 201 distributes the input instruction to any one of the bus instruction buffers 22a to 22c according to the destination.
  • the instruction distribution unit 202 distributes the input instruction to all of the bus instruction buffers 22a to 22c.
  • the instruction distribution unit 201 and the instruction distribution unit 202 operate complementarily depending on whether a broadcast instruction signal is input from the dummy instruction detection function 21 to the transmission control function 20.
  • the instruction distribution unit 201 operates and the instruction distribution unit 202 stops its operation.
  • the instruction distribution unit 201 stops its operation, and the instruction distribution unit 202 operates.
  • the instruction distribution unit 201 and the instruction distribution unit 202 operate, for example, as described below.
  • the dummy instruction detection function 21 outputs, to the instruction distribution unit 201 and the instruction distribution unit 202, a signal which can be switched between high level and low level.
  • the dummy instruction detection function 21 outputs a high level signal.
  • the dummy instruction detection function 21 outputs a low level signal.
  • This signal is input to the instruction distribution unit 202 as it is, and a signal inverted via the inverter 209 is input to the instruction distribution unit 201.
  • the instruction distribution unit 201 and the instruction distribution unit 202 operate when a high level signal is input, and stop the operation when a low level signal is input. That is, the high level signal corresponds to the broadcast instruction signal.
  • Each of the dummy instruction detection units 231a to 231c monitors an instruction output from each of the bus instruction buffers 22a to 22c, and detects an output of the dummy instruction.
  • the dummy instruction detection unit 231a monitors the bus instruction buffer 22a.
  • the dummy instruction detection unit 231b monitors the bus instruction buffer 22b.
  • the dummy instruction detection unit 231c monitors the bus instruction buffer 22c.
  • the dummy instruction detection unit 231a When the dummy instruction is output from the bus instruction buffer 22a, the dummy instruction detection unit 231a outputs a stop signal to the bus instruction buffer 22a and the AND circuit 232.
  • the dummy instruction detection unit 231b When the dummy instruction is output from the bus instruction buffer 22b, the dummy instruction detection unit 231b outputs a stop signal to the bus instruction buffer 22b and the AND circuit 232.
  • the dummy instruction detection unit 231 c outputs a stop signal to the bus instruction buffer 22 c and the AND circuit 232 when the dummy instruction is output from the bus instruction buffer 22 c.
  • the AND circuit 232 outputs a signal generated by an AND operation of the signals input from each of the dummy instruction detection units 231a to 231c to each of the dummy instruction detection units 231a to 231c.
  • the AND circuit 232 outputs a clear signal to each of the dummy instruction detection units 231a to 231c when the stop signal is input from all of the dummy instruction detection units 231a to 231c.
  • the AND circuit 232 does not output the clear signal to each of the dummy instruction detection units 231a to 231c when the stop signal is not input from at least one of the dummy instruction detection units 231a to 231c.
  • the dummy instruction detection units 231a to 231c and the AND circuit 232 operate as described below, for example.
  • Each of the dummy instruction detection units 231a to 231c outputs a signal to be switched between the high level and the low level to each of the bus instruction buffers 22a to 22c and the AND circuit 232.
  • Each of the dummy instruction detection units 231a to 231c outputs a high level signal when the dummy instruction is output from each of the bus instruction buffers 22a to 22c.
  • each of the dummy instruction detection units 231a to 231c outputs a low level signal.
  • Each of the bus instruction buffers 22a to 22c operates when a high level signal is input, and stops the operation when a low level signal is input. That is, the high level signal corresponds to the stop signal.
  • the AND circuit 232 outputs a high level signal to each of the dummy instruction detection units 231a to 231c when a high level signal is input from all of the dummy instruction detection units 231a to 231c.
  • the AND circuit 232 outputs a low level signal to each of the dummy instruction detection units 231a to 231c when the low level signal is input from at least one of the dummy instruction detection units 231a to 231c.
  • each of the dummy instruction detection units 231a to 231c switches the signal output to the bus instruction buffers 22a to 22c and the AND circuit 232 from the high level to the low level. .
  • each of the dummy instruction detection units 231a to 231c does not switch the level of the signal output to the bus instruction buffers 22a to 22c and the AND circuit 232. . That is, the high level signal output from the AND circuit 232 corresponds to the clear signal.
  • FIG. 2 shows the configuration of the external computer 3 in more detail.
  • the external computer 3 has an instruction generation unit 31 and an execution order determination unit 32 in addition to the dummy instruction generation function 30.
  • the instruction generation unit 31 generates a plurality of instructions to be executed by the plurality of modules 4.
  • the execution order determination unit 32 determines whether or not there is an instruction to maintain the execution order among the plurality of instructions generated by the instruction generation unit 31.
  • the dummy instruction generation function 30 generates a dummy instruction and inserts it between the instructions which should maintain the execution order detected by the execution order determination unit 32.
  • the external computer 3 includes a central processing unit (CPU) 300, a memory 301, a hard disk 302, and a communication controller 303.
  • CPU central processing unit
  • memory 301 a hard disk 302
  • communication controller 303 a communication controller
  • the CPU 300 centrally controls the external computer 3.
  • the CPU 300 loads the interpreter 310 stored in the hard disk 302 into the memory 301 and executes it to interpret the source program 311 stored in the hard disk 302 and generate an executable program.
  • the CPU 300 generates an instruction and transmits it to the interface board 2 by executing the generated executable program.
  • the interpreter 310 and the executable program generated by interpreting the source program 311 execute various processes as the dummy instruction generation function 30, the instruction generation unit 31, and the execution order determination unit 32 to the CPU 300. Contains code to make it happen.
  • the memory 301 temporarily stores information used by the CPU 300. This information also includes the interpreter 310 and the source program 311 etc. loaded from the hard disk 302 as described above.
  • the memory 301 is a volatile storage device such as, for example, a dynamic random access memory (DRAM) and a static random access memory (SRAM).
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • the hard disk 302 stores various information such as the interpreter 310 and the source program 311.
  • a non-volatile storage device such as the hard disk 302
  • another storage device such as a flash memory may be used instead of the hard disk 302.
  • the memory 301 and the hard disk 302 function as a storage unit in which information used by the external computer 3 is stored. Note that the number and combination of storage devices functioning as the storage unit are not limited to the above-described example.
  • the communication controller 303 converts the information output from the CPU 300 into a format that can be transmitted to the interface board 2 and transmits it.
  • the format after conversion conforms to the communication standard between the external computer 3 and the interface board 2.
  • the communication controller 303 also receives information from the interface board 2, converts the information into a format that can be processed in the external computer 3, and outputs the converted information to the CPU 300.
  • the interpreter 310 has a function of generating dummy instructions.
  • the source program (source code, atomic program) 311 describes a code that controls the plurality of modules 4.
  • the CPU 300 is executed in a plurality of modules 4 by executing an executable program (load module, machine language program, object code) generated by interpreting (also referred to as sequential compilation) the source program 311 sequentially by the interpreter 310.
  • An instruction is generated and sequentially transmitted to the plurality of modules 4 via the interface board 2.
  • the CPU 300 when generating and transmitting an instruction which should follow the execution order, the CPU 300 generates and transmits a dummy instruction between those instructions.
  • the interpreter 310 adds a code that generates and transmits dummy instructions between those codes and causes the CPU 300 to execute the code.
  • the external computer 3 can insert dummy instructions between the instructions that should follow the execution order and send those instructions to the interface board 2.
  • the method of controlling the plurality of modules 4 is not limited to the example in which the executable program generated by sequentially interpreting the source program 311 by the interpreter 310 is executed as described above.
  • a compiler may be stored in the hard disk 302 instead of the interpreter 310, and the CPU 300 may execute an executable program generated by the compiler interpreting the source program 311 collectively (also referred to as batch compilation).
  • the compiler causes the CPU 300 to execute a process of generating an executable program by adding a code for generating and transmitting a dummy instruction between codes for generating and transmitting an instruction to be kept in execution order.
  • the CPU 300 it is possible to cause the CPU 300 to execute a process of generating a dummy instruction while checking the order of instructions by providing an executable program itself with an instruction determination function and a dummy instruction generation function that should keep the execution order.
  • dummy instructions are inserted between the instructions that should follow the execution order, and these instructions are transmitted to the interface board 2.
  • FIG. 4 illustrates an example in which the instruction generation unit 31 of the external computer 3 generates instructions in order of instructions A to F.
  • the instruction C, the instruction D, and the instruction F are instructions for which the execution order should be maintained. That is, it is assumed that the instruction D needs to be executed after the execution of the instruction C, and the instruction F needs to be executed after the execution of the instruction D.
  • the dummy instruction generation function 30 inserts the dummy instruction A between the instruction C and the instruction D, and inserts the dummy instruction B between the instruction D and the instruction F. Therefore, as shown by “data of communication path 90” in FIG. 4, the external computer 3 sequentially executes instruction A, instruction B, instruction C, dummy instruction A, instruction D, instruction E, dummy instruction B, and instruction F. The instructions are sequentially transmitted to the interface board 2 via the communication path 90 one by one.
  • the communication speed of the communication path 90 is preferably higher than the communication speed of the buses 91 to 93.
  • a plurality of instructions (instructions A to F and dummy instructions A and B) can be transmitted on the communication path 90 within the time of transmitting one instruction on the buses 91 to 93.
  • FIG. 4 shows an example in which at least eight instructions can be transmitted on the communication path 90 within the time of transmitting one instruction on the buses 91 to 93, the relationship of the number of instructions is not limited to this. .
  • Such a relationship between the communication path 90 and the plurality of buses 91 to 93 enables continuous transmission of instructions to the module 4 without exhaustion of the instructions on the buses 91 to 93. It becomes.
  • instruction A, instruction B, and instruction C are instructions executed by module 4 connected to bus 91
  • instruction D is an instruction executed by module 4 connected to bus 92
  • E and instruction F are instructions to be executed by the module 4 connected to the bus 93.
  • each of the bus instruction buffers 22a to 22c transmits an instruction to each of the buses 91 to 93. That is, the bus instruction buffer 22a stores instructions in the order of the instruction A, the instruction B, the instruction C, the dummy instruction A, and the dummy instruction B, and transmits the instructions in that order.
  • the bus instruction buffer 22b stores instructions in the order of the dummy instruction A, the instruction D, and the dummy instruction B, and transmits the instructions in that order.
  • the bus instruction buffer 22c stores instructions in the order of the dummy instruction A, the instruction E, the dummy instruction B, and the instruction F, and transmits the instructions in that order.
  • the states of the buses 91 to 93 according to the passage of time in this case will be described.
  • the instruction A stored in the bus instruction buffer 22 a is transmitted to the bus 91.
  • the module 4 connected to the bus 91 receives and executes the instruction A transmitted from the bus instruction buffer 22a.
  • the instruction transmitted from the bus instruction buffer 22a is not the dummy instruction A, but the instruction transmitted from the bus instruction buffers 22b and 22c is the dummy instruction A. Therefore, the timing adjustment function 23 stops the operation of the bus instruction buffers 22 b and 22 c for transmitting the dummy instruction A.
  • reception by the module 4 of the dummy instruction A transmitted from the bus instruction buffers 22b and 22c is not completed.
  • the instruction B stored in the bus instruction buffer 22 a is transmitted to the bus 91.
  • the module 4 connected to the bus 91 receives and executes the instruction B transmitted from the bus instruction buffer 22a.
  • the instruction transmitted from the bus instruction buffer 22a is not the dummy instruction A, but the instruction transmitted from the bus instruction buffers 22b and 22c is the dummy instruction A. Therefore, the timing adjustment function 23 continues to stop the operation of the bus instruction buffers 22b and 22c for transmitting the dummy instruction A.
  • the instruction C stored in the bus instruction buffer 22 a is transmitted to the bus 91.
  • the module 4 connected to the bus 91 receives and executes the instruction C transmitted from the bus instruction buffer 22a.
  • the instruction transmitted from the bus instruction buffer 22a is not the dummy instruction A, but the instruction transmitted from the bus instruction buffers 22b and 22c is the dummy instruction A. Therefore, the timing adjustment function 23 continues to stop the operation of the bus instruction buffers 22b and 22c for transmitting the dummy instruction A.
  • the instruction transmitted from the bus instruction buffers 22b and 22c is not the dummy instruction B, but the instruction transmitted from the bus instruction buffer 22a is the dummy instruction B. Therefore, the timing adjustment function 23 stops the operation of the bus instruction buffer 22a that transmits the dummy instruction B.
  • the dummy instruction B stored in the bus instruction buffer 22 b is also transmitted to the bus 92.
  • the dummy instruction B stored in the bus instruction buffer 22 c is also transmitted to the bus 93. Therefore, the instruction transmitted from all of the bus instruction buffers 22a to 22c is the dummy instruction B. Therefore, the timing adjustment function 23 resumes the operation of the bus instruction buffer 22a.
  • the order execution of instruction execution is guaranteed even among the group of modules 4 that execute instructions independently and in parallel. be able to.
  • the CPU 300 of the external computer 3 creates the source program 311 according to the input from the user (S1).
  • code for controlling the plurality of modules 4 is described.
  • a code that generates a sensor value acquisition command and a motor drive command and transmits the command to the module 4 is described.
  • the input from the above-mentioned user is implemented by operating the input device (not shown) which the external computer 3 has.
  • the input device is, for example, a keyboard and a mouse.
  • the CPU 300 of the external computer 3 executes the interpreter 310 to sequentially interpret the source program 311 to generate and execute an executable program (S2).
  • various instructions are generated by the external computer 3 and sequentially transmitted to the plurality of modules 4 through the interface board 2.
  • the operation of the gadget configured by the plurality of modules 4 is realized (S3).
  • the operation of the external computer 3 according to the first embodiment will be described with reference to FIG.
  • the external computer 3 interprets the source program 311 sequentially and executes an executable program by executing the interpreter 310, the external computer 3 repeatedly executes the processing of the following steps S11 to S14.
  • the execution order determination unit 32 determines the order between the instruction generated by the code of the i-th line to be interpreted and the instruction generated by the code before the i-1 line (including the i-1 line). It is determined whether or not there is a restriction (S11) (i is an arbitrary positive integer).
  • the execution order determination unit 32 analyzes, for example, the source code 311, and the instruction generated in the code before the i-1th line is a sensor value acquisition instruction, and the instruction generated in the i-th line is the sensor In the case of a motor drive instruction based on the sensor value acquired by the value acquisition instruction, it is determined that the order of the both is restricted.
  • any method among the following methods (1) to (4) may be adopted.
  • This execution method determination unit 32 sequentially investigates from the i-1 line to the line where the dummy instruction was generated immediately before.
  • the execution order determination unit 32 examines lines from the (i-1) -th line to lines that trace back the predetermined line number.
  • the dummy instruction generation function 30 Generate (S12).
  • a dummy instruction is inserted between the code corresponding to the i-th line and the code corresponding to the line determined to be restricted in order before the i-1st line. The code to be sent is inserted.
  • the dummy instruction generation function 30 determines that the order of the instruction on the i-th row and the instruction on or before the i-th row is not restricted by the execution order determination unit 32 (S11: No) No instruction is generated.
  • the instruction generating unit 31 When the process of transmitting an instruction to the module 4 is described in the i-th line of the source program 311, the instruction generating unit 31 generates an instruction from the description in the i-th line of the source program 311 (S13).
  • the instruction generation unit 31 adds, to the generated instruction, target bus information indicating a bus to which the instruction is to be transmitted (S14).
  • the bus to which the instruction is to be transmitted is determined based on the corresponding data indicating the module 4 and the bus to which the module 4 is connected.
  • the corresponding data is stored in advance in the hard disk 302, for example.
  • the code for generating the instruction indicates the module 4 to which the instruction is to be sent. Therefore, based on the corresponding data, the instruction generation unit 31 generates, from the module 4 to which the instruction is transmitted, target bus information indicating a bus to which the instruction is to be transmitted, and adds the object bus information to the instruction.
  • the transmission control function 20 instruction distribution unit 201 of the interface board 2 receives an instruction from the external computer 3, the transmission instruction function 22 for the bus corresponding to the bus indicated by the target bus information added to the instruction Assign the instruction.
  • the transmission control function 20 instruction distribution unit 201) can correctly distribute the instruction to the bus instruction buffer 22 corresponding to the transmission destination.
  • the dummy instruction generation function 30 when it is determined that there is a restriction on the order between the instruction on the i-th row and the instructions on or before the i-1th row, the dummy instruction generation function 30 generates a dummy instruction in step S12. After transmission, the instruction generation unit 31 generates and transmits an instruction in step S13. On the other hand, when it is determined that there is no restriction on the order between the instruction on the i-th row and the instructions on or before the i-1th row, no dummy instruction is transmitted, and only the instruction generation unit 31 performs the instruction in step S13. Generate and send
  • the sensor value acquisition instruction and the sensor value acquisition instruction and the motor drive instruction having a restricted order are transmitted to different buses, the sensor value acquisition instruction and the motor drive instruction A dummy instruction can be inserted between and sent. Therefore, the control using the dummy instruction in the interface board 2 can prevent the motor drive instruction from overtaking and executing the sensor value acquisition instruction as described with reference to FIG. 4. Therefore, for example, a malfunction such as driving the motor based on the sensor value one cycle before can be avoided.
  • the dummy instruction detection function 21 determines whether the instruction received from the external computer 3 is a dummy instruction (S21). When it is determined that the instruction received from the external computer 3 is not a dummy instruction (S21: No), the transmission control function 20 causes the instruction allocation unit 201 to transmit the instruction to the bus indicated by the target bus information included in the instruction. It distributes (S22). On the other hand, when it is determined that the command received from the external computer 3 is a dummy command (S21: Yes), the transmission control function 20 causes the command distribution unit 202 to distribute the command to all the buses 91 to 93 ( S23).
  • the dummy instruction detection units 231a to 231c of the timing adjustment function 23 determine whether the instruction output from the corresponding bus instruction buffer 22a to 22c is a dummy instruction (S31). When the dummy instruction detection units 231a to 231c determine that the instruction output from the bus instruction buffers 22a to 22c is not a dummy instruction (S31: No), the output of the instruction from the bus instruction buffers 22a to 22c to the bus Is allowed (S32).
  • the dummy instruction detection units 231a to 231c determine that the instruction output from the bus instruction buffers 22a to 22c corresponding to the dummy instruction detection unit 231 is a dummy instruction (S31: Yes)
  • the output of the instruction from the instruction buffers 22a to 22c to the bus is stopped (S33).
  • the timing adjustment function 23 determines whether dummy instructions are output from all the bus instruction buffers 22a to 22c (S34). That is, the dummy instruction detection unit 231 determines whether the clear signal is input.
  • the timing adjustment function 23 determines that the dummy instruction is output from all the bus instruction buffers 22a to 22c (S34: Yes), the dummy instruction of the bus instruction buffers 22a to 22c is discarded (S35). ).
  • the discarding of the dummy instruction is performed by discarding the instruction output by each of the bus instruction buffers 22a to 22c at the timing at which the output of the stop instruction from each of the dummy instruction detecting units 231a to 231c is canceled. Do.
  • the instructions output from the bus instruction buffers 22a to 22c are not dummy instructions (S31: No), and the instructions are output from the bus instruction buffers 22a to 22c (S32).
  • the timing adjustment function 23 determines that dummy instructions are not output from all the bus instruction buffers 22a to 22c (S34: No)
  • discarding of dummy instructions for those bus instruction buffers 22a to 22c is Not implemented
  • the interface board 2 has a transmission control function 20, a dummy instruction detection function 21, a bus instruction buffer 22a to 22c, and a transmission function 200 having a timing adjustment function 23. , Reception function 220.
  • the reception function 220 has a reception control function 221 and instruction buffers for reception bus 222a to 222c.
  • Each of reception bus instruction buffers 222a to 222c can store a plurality of instructions.
  • Each of reception bus instruction buffers 222a to 222c stores an instruction received from module 4 via each of buses 91 to 93.
  • Each of the receive bus instruction buffers 222a to 222c stores instructions in a first-in first-out (FIFO) manner. Therefore, each of the reception bus instruction buffers 222a to 222c sequentially outputs instructions to the reception control function 221 in the order of storage.
  • FIFO first-in first-out
  • the reception control function 221 sequentially transmits the instructions input from the reception bus instruction buffers 222a to 222c to the external computer 3 one by one in the order of arrival via the communication path 90. That is, when the communication path 90 and the buses 91 to 93 are occupied by an instruction transmitted from the module 4 to the external computer 3 similarly to the instruction for occupying the communication path 90 and the buses 91 to 93 shown in FIG. There is also a possibility.
  • the command sent from the module 4 to the external computer 3 is not limited to the command itself that the module 4 instructs the external computer 3 to perform processing, and the information to which the module 4 responds in response to the command from the external computer 3 Also included.
  • This information is, for example, a sensor value that the module 4 transmits to the external computer 3 in response to a sensor value acquisition command.
  • the module control system 1 sequentially receives the bus instruction buffers 22a to 22c for outputting the instructions on a first-in first-out basis to the buses 91 to 93 (module 4 group), respectively. And a timing control function 23 for controlling the output of instructions from the bus instruction buffers 22a to 22c.
  • the transmission control function 20 applies the input instruction to all of the bus instruction buffers 22a to 22c. Distribute. Then, the timing adjustment function 23 operates the bus (module 4 group) from the bus instruction buffer 22 for which the instruction to be output is a dummy instruction until the instruction to be output for all the bus instruction buffers 22a to 22c becomes a dummy instruction. Suppress the output of instructions to
  • the instruction A to the instruction F shown in FIG. 4 are transmitted without implementing control by the dummy instruction according to the first embodiment, the instruction A to the instruction F are transmitted as shown in FIG. That is, the interface board 2 immediately distributes each of the instructions A to F received from the external computer 3 via the communication path 90 to each of the buses 91 to 93 for transmission.
  • the instruction A is transmitted to the bus 91
  • the instruction D is transmitted to the bus 92
  • the instruction E is transmitted to the bus 93.
  • the instruction B is transmitted to the bus 91
  • the instruction F is transmitted to the bus 93.
  • the instruction C is transmitted to the bus 91.
  • the instruction D to be executed after the instruction C is sent to the module 4 prior to the instruction C and executed.
  • the order of the instructions can be ensured as shown in FIG.
  • the module control system 1 is not limited to a mode in which the external computer 3 and the interface board 2 are directly connected as shown in FIGS. 1 and 2, and as shown in FIG. 11, the external computer 3 and the interface board 2 are processed You may make it connect via 5.
  • the external computer 3 is connected to the processing device 5 via the communication path 90.
  • the processing device 5 is connected to the interface board 2 via the communication path 95.
  • the processing device 5 is, for example, a microcomputer board.
  • the processing device 5 has an instruction memory 50.
  • the instruction memory 50 temporarily stores the instruction received from the external computer 3.
  • the instruction memory 50 is a volatile storage device such as a DRAM and an SRAM. Then, the processing device 5 may temporarily store the instruction received from the external computer 3 in the instruction memory 50 and then sequentially transmit the instruction to the interface board 2.
  • the instruction memory 50 also stores instructions in a first-in first-out (FIFO) manner.
  • the method of using the processing device 5 is not limited to only relaying the instruction transmitted from the external computer 3 as described above, and as shown in FIG. 12, the external computer 3 collectively interprets the source program 311 by the compiler.
  • the instructions may be transmitted to the interface board 2 by executing the executable program generated in the above in the processing device 5.
  • the external computer 3 has a program generation unit 320.
  • the CPU 300 of the external computer 3 functions as the program generation unit 320 by taking charge of the function of the above-mentioned compiler.
  • the program generation unit 320 further includes an execution order determination unit 32. When the execution order determination unit 32 detects an instruction that should maintain the execution order, the program generation unit 320 generates and transmits a dummy instruction between the codes that generate and transmit the instruction that should maintain the execution order. Add code to create an executable program.
  • the external computer 3 transmits the generated executable program to the processing device 5.
  • the processing device 5 includes a program execution unit 321.
  • the CPU (not shown) of the processing device 5 functions as the program execution unit 321 by executing the executable program received from the external computer 3.
  • the program execution unit 321 further includes a dummy instruction generation function 30 and an instruction generation unit 31.
  • the execution of the executable program by the CPU of the processing device 5 generates instructions sequentially and transmits them to the interface board 2. Also, at this time, a dummy instruction is generated and inserted between the instructions whose execution order is to be maintained. That is, the CPU of the processing device 5 functions as the instruction generation function 30 and the instruction generation unit 31 by executing the executable program.
  • the processing device 5 may be stored in the storage device of the processing device 5 and executed at an arbitrary timing without immediately executing the executable program upon reception. According to this, it is possible to control by connecting only the processing device 5 and the interface board 2 to the plurality of modules 4 without connecting the external computer 3. Therefore, the restriction of the operation range of the gadget configured by the plurality of modules 4 can be eliminated. For example, in the state where the external computer 3 and the interface board 2 are connected by a cable, the length of the cable limits the operation range of the gadget.
  • the processing device 5 for example, microcomputer board
  • the interface board 2 are smaller than the external computer 3 (for example, PC) Therefore, the processing apparatus 5 and the interface board 2 can be operated with no restriction on the operation range while being mounted on the gadget.
  • the interface board 2 according to the second embodiment further includes an overflow detection unit 24 as compared to the interface board 2 according to the first embodiment.
  • the overflow detection unit 24 detects an overflow of each of the bus instruction buffers 22a to 22c. When the overflow is detected in at least one of the bus instruction buffers 22a to 22c, the overflow detection unit 24 transmits, to the external computer 3, a notification signal for notifying the detection of the overflow.
  • the dummy instruction generation function 30 and the instruction generation unit 31 of the external computer 3 stop the generation / transmission of the instruction in response to the notification signal from the interface board 2.
  • the external computer 3 may restart the transmission of the command after restoring the interface board 2 by resetting the interface board 2 or the like.
  • the overflow detection unit 24 detects that the bus instruction buffer 22 has overflowed, and notifies the external computer 3 as an input source of the instruction. According to this, the external computer 3 can suppress the continuation of the operation in the state where the bus instruction buffers 22a to 22c of the interface board 2 overflow in response to the notification. Therefore, it is possible to prevent the operation from being continued when an abnormality occurs.
  • the interface board 2 includes the overflow detection unit 24 that detects overflow of the bus instruction buffers 22a to 22c, but the present invention is not limited to this.
  • the interface board 2 may have a buffer full detection unit for detecting buffer fullness of the bus instruction buffers 22a to 22c (when the bus instruction buffer 22 is full).
  • the buffer full detection unit when the buffer full detection unit detects that at least one of the bus instruction buffers 22a to 22c becomes buffer full, a notification signal notifying the detection of buffer full is sent to the external computer 3 Send.
  • the dummy instruction generation function 30 and the instruction generation unit 31 of the external computer 3 stop the generation / transmission of the instruction in response to the notification signal from the interface board 2.
  • the buffer full detection unit may cancel the transmission of the communication signal to the external computer 3 when the buffer full of the bus instruction buffers 22a to 22c is eliminated. In this case, the dummy instruction generation function 30 and the instruction generation unit 31 of the external computer 3 may resume the generation / transmission of the instruction in response to the cancellation of the transmission of the notification signal from the interface board 2.
  • the overflow of the bus instruction buffers 22a to 22c of the interface board 2 can be prevented. Therefore, control can be prevented from being continued when an abnormality occurs.
  • module control system 1 connects the external computer 3 and the interface board 2 via the processing device 5 as in the example shown in FIG. 11. You may do so.
  • the overflow detection unit 24 transmits a notification signal to the processing device 5.
  • the processing device 5 stops transmission of the instruction stored in the instruction memory 50.
  • a buffer full detection unit may be provided instead of the overflow detection unit 24, a buffer full detection unit may be provided.
  • the external computer 3 executes an executable program generated by the compiler interpreting the source program 311 at one time by the processing device 5 to execute an instruction to the interface board 2. You may make it transmit. In this case, the CPU of the processing device 5 stops the transmission of the instruction in response to the notification signal by including the process of stopping the transmission of the instruction in response to the notification signal from the interface board 2 in the executable program. You may In addition, abnormal processing is included in the executable program, and when the CPU of the processing device 5 receives a notification signal when this executable program is executed, the interface board 2 is reset as abnormal processing, etc. After the board 2 is restored, the transmission of the instruction may be resumed.
  • the configurations of the interface board and the external computer according to the third embodiment will be described with reference to FIG.
  • the interface board 2 according to the third embodiment is different from the interface board 2 according to the first embodiment in that a timer 25 is further provided.
  • the timer 25 is a circuit that outputs, to the AND circuit 232, a notification signal that periodically notifies that a predetermined period of time has elapsed. Therefore, the AND circuit 232 according to the third embodiment receives the stop signal from all of the dummy instruction detection units 231a to 231c, and receives the notification signal from the timer 25. A clear signal is output to all of 231a to 231c. On the other hand, when at least one of the stop signal from each of the dummy instruction detection units 231a to 231c and the stop signal from the timer 25 is not input, the clear signal is output to the dummy instruction detection units 231a to 231c. do not do.
  • the timer 25 outputs, to the AND circuit 232, a pulse signal that becomes high level for a predetermined period of time each time a predetermined period of time elapses. Therefore, this pulse signal (high level signal) corresponds to a notification signal.
  • the AND circuit 232 outputs a high level signal to all of the dummy instruction detection units 231a to 231c when a high level signal is input from all of the dummy instruction detection units 231a to 231c and the timer 25.
  • AND circuit 232 outputs a low level signal to all of dummy instruction detection units 231a to 231c. Output.
  • the operation of the bus instruction buffers 22a to 22c and the dummy instruction detection units 231a to 231c depending on whether the input signal is high level or low level is as described in the first embodiment.
  • FIG. 16 illustrates an example in which the instruction generation unit 31 of the external computer 3 generates instructions in the order of instructions A to F, as in the example shown in FIG. 4 in the first embodiment.
  • the cycle in which the timer 25 outputs the notification signal is every five unit time, and is assumed to be "time 5" and "time 10".
  • the states of the buses 91 to 93 in “time 1” to “time 3” are the same as those in FIG.
  • the timer 25 sends a timer notification of a fixed cycle to the timing adjustment function 23. Therefore, since the instruction transmitted from all the bus instruction buffers 22a to 22c is the dummy instruction A and the timer notification is performed from the timer 25, the timing adjustment function 23 resumes the operation of the bus instruction buffers 22a to 22c. Let At this time, the bus instruction buffers 22a to 22c discard the dummy instruction A.
  • the dummy instruction B stored in the bus instruction buffer 22 a is transmitted to the bus 91.
  • the bus instruction buffer 22 b transmits the instruction D to the bus 92.
  • the bus instruction buffer 22 c also transmits the instruction E to the bus 93.
  • the dummy instruction B stored in the bus instruction buffer 22 b is transmitted to the bus 92.
  • the dummy instruction B stored in the bus instruction buffer 22 c is transmitted to the bus 93.
  • timer notification from the timer 25 to the timing adjustment function 23 is not performed.
  • the timing adjustment function 23 stops the operation of the bus instruction buffers 22a to 22c transmitting the dummy instruction B.
  • the timer 25 notifies the timing adjustment function 23 of the elapse of a fixed period of time. Therefore, since the instruction transmitted from all of the bus instruction buffers 22a to 22c is the dummy instruction B and the timer notification is performed from the timer 25, the timing adjustment function 23 resumes the operation of the bus instruction buffers 22a to 22c. Let At this time, the bus instruction buffers 22a to 22c discard the dummy instruction B. Thus, the bus instruction buffer 22c transmits the instruction F to the bus 93. The module 4 connected to the bus 93 receives and executes the instruction F transmitted from the bus instruction buffer 22c.
  • the module control system 1 by setting the cycle of the timer 25 as a control cycle, it is possible to control the module 4 for each control cycle. Further, according to the module control system 1 according to the third embodiment, it is possible to divide an instruction to be executed for each control cycle. For example, instructions from dummy instruction A to dummy instruction B can be executed in a period from time 5 to time 9, and instructions after dummy instruction B can be executed in a period from time 10 to time.
  • the instructions D and E are sensor value acquisition instructions and the instruction F is a motor drive instruction
  • the sensor value acquisition instruction is executed in the period from time 5 to time 9, and the motor in time 10 to the period
  • An instruction can be divided and executed every control cycle, such as executing a driving instruction.
  • step S36 is added.
  • the timing adjustment function 23 determines whether dummy instructions are output from all the bus instruction buffers 22a to 22c and the output of the timer 25 is 1 (high level) (S34, 36). .
  • the timing adjustment function 23 determines that the dummy instruction is output from all the bus instruction buffers 22a to 22c and the output of the timer 25 is 1 (high level) (S34: Yes, S36: Yes) And the dummy instructions of the bus instruction buffers 22a to 22c are discarded (S35).
  • S32 the output of instructions from the bus instruction buffers 22a to 22c to the buses 91 to 93 is resumed
  • the timing adjustment function 23 keeps the instruction output in all the bus instruction buffers 22a to 22c as a dummy instruction and the timer 25 outputs a notification signal.
  • the output of the instruction from the bus instruction buffer 22 in which the instruction to be output is a dummy instruction is suppressed. According to this, it is possible to execute the instruction following the dummy instruction at each cycle of the timer 25.
  • control of the module 4 can be performed in a predetermined control cycle.
  • instructions between dummy instructions are divided and executed every cycle of the timer 25. That is, instructions can be divided and executed for each control cycle.
  • the external computer 3 and the interface board 2 may be connected via the processing device 5 as in the example shown in FIG. Further, also in the third embodiment, as in the example shown in FIG. 12, the instructions are executed by the processing device 5 executing an executable program generated by the external computer 3 collectively interpreting the source program 311 by the compiler. May be sent to the interface board 2.
  • the configurations of the interface board 2 and the external computer 3 according to the fourth embodiment will be described with reference to FIG.
  • the external computer 3 according to the fourth embodiment further includes a dummy instruction detection unit 33 in comparison with the external computer 3 according to the third embodiment.
  • the dummy instruction detection unit 33 detects a dummy instruction N ahead of the dummy instruction detected by the timing adjustment function 23 (N is a predetermined positive integer). That is, the dummy instruction detection unit 33 detects the Nth dummy instruction (not including the first dummy instruction) from the transmission of the first dummy instruction transmitted to the interface board 2. In other words, the dummy instruction detection unit 33 detects the dummy instruction transmitted to the N + 1th from the transmission start of the instruction.
  • the dummy instruction detection unit 33 stops the operation of the dummy instruction generation function 30, the instruction generation unit 31, and the execution order determination unit 32 when detecting a dummy instruction N ahead. In other words, the dummy instruction generation function 30 and the instruction generation unit 31 stop the generation / transmission of the instruction.
  • the AND circuit 232 according to the fourth embodiment further includes the dummy instruction detection unit 33 of the external computer 3 in comparison with the AND circuit 232 according to the third embodiment. Also sends a clear signal.
  • the dummy instruction detection unit 33 In response to the reception of the clear signal from the AND circuit 232, the dummy instruction detection unit 33 resumes the operations of the dummy instruction generation function 30, the instruction generation unit 31, and the execution order determination unit 32. In other words, the dummy instruction generation function 30 and the instruction generation unit 31 resume the generation / transmission of the instruction.
  • the external computer 3 when waiting for the output of the x-th dummy instruction in the timing adjustment function 23, the external computer 3 suppresses the transmission of the instructions after the x + N-th dummy instruction. Therefore, only the instruction transmitted between the xth dummy instruction and the x + Nth dummy instruction is stored in the bus instruction buffers 22a to 22c. Therefore, the number of instructions stored in bus instruction buffers 22a-22c can be suppressed, and overflow of bus instruction buffers 22a-22c can be prevented.
  • the dummy instruction detection unit 33 resumes the operations of the dummy instruction generation function 30, the instruction generation unit 31, and the execution order determination unit 32, and is then transmitted to the interface board 2 next.
  • a dummy instruction one dummy instruction
  • the operations of the dummy instruction generation function 30, the instruction generation unit 31, and the execution order determination unit 32 may be stopped.
  • the instruction transmissions and transmission restarts of the instruction are repeated for each dummy instruction one by one. It is possible to maintain the stored state of the instruction transmitted between the dummy instruction of and the x + Nth dummy instruction.
  • the states of buses 91 to 93 are the same as the example shown in FIG. 16 in the third embodiment, but the state of communication path 90 is different.
  • the external computer 3 stops the generation and transmission of the instruction. Therefore, on the communication path 90, transmission of the dummy instruction B is not completed. As described above, this state is continued until "time 5" when the dummy instruction A is transmitted to all the buses 91 to 93 and the timer 25 outputs a pulse signal.
  • the transmission of the instruction to the buses 92 and 93 is stopped until the dummy instruction A is transmitted to the bus 91.
  • the instruction buffer for buses 22b and 22c corresponding to the buses 92 and 93 is stopped. Only stores the instruction generated between the dummy instruction A and the dummy instruction B. Therefore, the overflow of the bus instruction buffers 22b and 22c can be prevented.
  • the dummy instruction detection unit 33 interrupts the input of an instruction to the interface board 2 in response to the input of the predetermined number of dummy instructions to the interface board 2.
  • the timing adjustment function 23 outputs a clear signal to the external computer 3 when the instruction output in all the bus instruction buffers 22a to 22c is a dummy instruction and the notification signal is output from the timer 25. Then, in response to the output of the notification signal from the timing adjustment function 23, the dummy instruction detection unit 33 resumes the input of the interrupted instruction.
  • the number of instructions stored in the bus instruction buffers 22a to 22c is limited to only the instructions between the first dummy instruction and the predetermined number of dummy instructions. Therefore, the number of instructions stored in bus instruction buffers 22a-22c can be suppressed, and overflow of bus instruction buffers 22a-22c can be prevented.
  • the module control system 1 connects the external computer 3 and the interface board 2 via the processing device 5 as in the example shown in FIG. Good.
  • the processing device 5 may have a dummy instruction detection unit 33 instead of the external computer 3.
  • the processing device 5 stops transmission of the instruction stored in the instruction memory 50. Further, in response to the reception of the clear signal by the dummy instruction detection unit 33, the processing device 5 resumes transmission of the instruction stored in the instruction memory 50.
  • the processing unit 5 executes an executable program generated by the external computer 3 collectively interpreting the source program 311 by the compiler, thereby interfacing the instruction. It may be transmitted to the board 2.
  • the CPU of the processing device 5 transmits the dummy instruction N times ahead by including the processing for stopping the transmission of the instruction when the executable program detects the transmission of the dummy ahead N times. Stop sending instructions accordingly.
  • the CPU of the processing device 5 resumes the transmission of the instruction in response to the clear signal.
  • the embodiment can be implemented in a form in which the interface board 2 does not have the timer 25 (a form in which the dummy instruction detection unit 33 is further included in the first embodiment).
  • the interface board 2 according to the fifth embodiment is different from the interface board 2 according to the fourth embodiment in that the order command detection unit 211 is replaced with the dummy command detection function 21; The difference is that the periodic instruction detection unit 212 and the OR circuit 213 are included.
  • the order instruction detection unit 211 outputs a broadcast instruction signal to the OR circuit 213 when the instruction input to the transmission control function 20 is an order instruction.
  • the periodic instruction detection unit 212 outputs a broadcast instruction signal to the OR circuit 213.
  • the OR circuit 213 outputs the signal generated by the logical sum operation of the signals input from each of the order command detection unit 211 and the periodic command detection unit 212 to the broadcast terminal of the transmission control function 20. In other words, the OR circuit 213 outputs the broadcast instruction signal to the transmission control function 20 when the broadcast instruction signal is input from at least one of the order instruction detection unit 211 and the periodic instruction detection unit 212. On the other hand, the OR circuit 213 does not output the broadcast instruction signal when the broadcast instruction signal is not input from any of the order instruction detection unit 211 and the periodic instruction detection unit 212.
  • the order instruction detection unit 211 and the periodic instruction detection unit 212 are realized, for example, as circuits to be described next.
  • Each of the order command detection unit 211 and the cycle command detection unit 212 outputs, to the transmission control function 20, a signal that can be switched to either the high level or the low level.
  • the order command detection unit 211 When the order command is input to the transmission control function 20, the order command detection unit 211 outputs a high level signal.
  • the order instruction detection unit 211 outputs a low level signal.
  • the periodic instruction detection unit 212 outputs a high level signal.
  • the periodic instruction detection unit 212 outputs a low level signal. That is, the high level signal corresponds to the broadcast instruction signal.
  • the OR circuit 213 outputs a high level signal to the transmission control function 20 when a high level signal is input from at least one of the order instruction detection unit 211 and the periodic instruction detection unit 212.
  • the OR circuit 213 outputs a low level signal to the transmission control function 20 when a low level signal is input from both the order command detection unit 211 and the periodic command detection unit 212.
  • an order instruction and a periodic instruction exist as dummy instructions.
  • the order instruction (1) functions as a dummy instruction in the case of simply keeping the order of the instruction.
  • the periodic instruction (2) functions as a dummy instruction in the case where it is desired to divide the instruction every control period.
  • the interface board 2 according to the fifth embodiment is different from the interface board 2 according to the fourth embodiment in determining dummy instructions instead of the dummy instruction detecting portions 231a to 231c.
  • the difference is that parts 233a to 233c are included.
  • And 237 are different.
  • Each of the dummy instruction determination units 233 a to 233 c includes an order instruction detection unit 2331, a periodic instruction detection unit 2332, and an OR circuit 2333.
  • Each of the dummy instruction determination units 233a to 233c monitors an instruction output from each of the bus instruction buffers 22a to 22c, and detects an output of a dummy instruction (order instruction and periodic instruction).
  • the dummy instruction determination unit 233a monitors the bus instruction buffer 22a
  • the dummy instruction determination unit 233b monitors the bus instruction buffer 22b
  • the dummy instruction determination unit 233c monitors the bus instruction buffer 22c.
  • the dummy instruction determination unit 233a outputs a stop signal to the bus instruction buffer 22a when the sequential instruction or the periodic instruction is output from the bus instruction buffer 22a.
  • the dummy instruction determination unit 233b outputs a stop signal to the bus instruction buffer 22b.
  • the dummy instruction determination unit 233c outputs a stop signal to the bus instruction buffer 22c.
  • each of the dummy instruction determination units 233a to 233c outputs a stop signal to the AND circuit 234 when the sequential instruction is output from each of the bus instruction buffers 22a to 22c.
  • Each of dummy instruction determination units 233a to 233c outputs a stop signal to OR circuit 236 when the cycle instruction is output from each of bus instruction buffers 22a to 22c.
  • order instruction detection unit 2331 when an order instruction is output from corresponding bus instruction buffer 22, order instruction detection unit 2331 outputs a stop signal to OR circuit 2333. Further, when the periodic instruction is output from the corresponding bus instruction buffer 22, the periodic instruction detection unit 2332 outputs a stop signal to the OR circuit 2333 and the OR circuit 236.
  • OR circuit 2333 outputs a signal generated by OR operation of the signals input from each of order instruction detection unit 2331 and periodic instruction detection unit 2332 to corresponding bus instruction buffer 22 and AND circuit 234. .
  • the OR circuit 2333 outputs the stop signal to the OR circuit 2333 and the OR circuit 236 when the stop signal is input from at least one of the order command detection unit 2331 and the cycle instruction detection unit 2332.
  • the OR circuit 2333 does not output the stop signal when the stop signal is not input from both the order command detection unit 2331 and the periodic command detection unit 2332.
  • the order instruction detection unit 2331, the cycle instruction detection unit 2332, and the OR circuit 2333 are realized, for example, as a circuit described below.
  • Each of the order command detection unit 2331 and the cycle command detection unit 2332 outputs, to the transmission control function 20, a signal that can be switched to either high level or low level.
  • the sequential instruction detection unit 2331 When the sequential instruction is output from the corresponding bus instruction buffer 22, the sequential instruction detection unit 2331 outputs a high level signal. On the other hand, when the sequential instruction is not output from the corresponding bus instruction buffer 22, the sequential instruction detection unit 2331 outputs a low level signal.
  • the periodic instruction detection unit 2332 outputs a high level signal.
  • the periodic instruction detection unit 212 outputs a low level signal. That is, the high level signal corresponds to the stop signal.
  • OR circuit 2333 when a high level signal is input from at least one of sequential instruction detection unit 2331 and periodic instruction detection unit 2332, OR circuit 2333 outputs a high level to the corresponding bus instruction buffer and AND circuit 234. Output a signal.
  • OR circuit 2333 when a low level signal is input from both of order command detection unit 2331 and periodic command detection unit 2332, OR circuit 2333 sends a low level signal to the corresponding bus command buffer and AND circuit 234. Output.
  • the AND circuit 234 outputs, to the AND circuit 235 and the selection circuit 237, a signal generated by an AND operation of the signals input from each of the dummy instruction determination units 233a to 233c.
  • the AND circuit 234 outputs a stop signal to the AND circuit 235 when the stop signal is input from all of the dummy instruction determination units 233a to 233c. This stop signal functions as a clear signal.
  • the AND circuit 232 does not output the clear signal to the AND circuit 235 and the selection circuit 237 when the stop signal is not input from at least one of the dummy instruction determination units 233a to 233c.
  • the AND circuit 235 outputs, to the selection circuit 237, a signal generated by an AND operation of the signals input from each of the AND circuit 234 and the timer 25.
  • the AND circuit 235 outputs a clear signal to the selection circuit 237.
  • the AND circuit 235 does not output the clear signal to the selection circuit 237.
  • the OR circuit 236 outputs, to the signal selection terminal of the selection circuit 237, a signal generated by an AND operation of the signals input from each of the dummy instruction determination units 233a to 233c.
  • the OR circuit 236 outputs a selection signal for selecting the clear signal of the AND circuit 235 to the selection circuit 237 when the stop signal is input from at least one of the dummy instruction determination units 233a to 233c.
  • the OR circuit 236 outputs a selection signal for selecting the clear signal of the AND circuit 234 to the selection circuit 237 when the stop signal is not input from any of the dummy instruction determination units 233a to 233c.
  • the selection circuit 237 selects the clear signal input from the AND circuit 234 and outputs it to the dummy instruction determination units 233a to 233c.
  • the selection circuit 237 selects the clear signal inputted from the AND circuit 235 and sends it to the dummy instruction determination unit 233a to 233c. Output.
  • the AND circuits 234 and 235, the OR circuit 236, and the selection circuit 237 operate as described below.
  • the AND circuit 234 outputs a high level signal to the AND circuit 235 and the selection circuit 237 when a high level signal is input from all of the dummy instruction determination units 233a to 233c.
  • the AND circuit 234 outputs a low level signal to the AND circuit 235 and the selection circuit 237 when a low level signal is input from at least one of the dummy instruction determination units 233a to 233c.
  • the AND circuit 235 outputs a high level signal to the AND circuit 235 and the selection circuit 237 when a high level signal is input from all of the AND circuit 234 and the timer 25.
  • the AND circuit 234 outputs a low level signal to the AND circuit 235 and the selection circuit 237.
  • the OR circuit 236 outputs a high level signal to the selection circuit 237 when a high level signal is input from at least one of the dummy instruction determination units 233a to 233c.
  • the OR circuit 236 outputs a low level signal to the selection circuit 237 when a low level signal is input from all of the dummy instruction determination units 233a to 233c.
  • the selection circuit 237 When a high level signal is input from the OR circuit 236, the selection circuit 237 outputs the signal input from the AND circuit 235 to each of the dummy instruction determination units 233a to 233c. On the other hand, when the low level signal is input from the OR circuit 236, the selection circuit 237 outputs the signal input from the AND circuit 234 to each of the dummy instruction determination units 233a to 233c.
  • the high level signal output from the OR circuit 236 corresponds to a selection signal for selecting the clear signal of the AND circuit 235.
  • the low level signal output from the OR circuit 236 corresponds to a selection signal for selecting the clear signal of the AND circuit 234.
  • the high level signals output from the AND circuits 234 and 235 and the selection circuit 237 correspond to the clear signal.
  • the output of the instruction from the bus instruction buffer 22 can be stopped. Thereafter, when the outputs from all the bus instruction buffers 22a to 22c become the sequential instruction or the periodic instruction, the output of the instruction from the stopped bus instruction buffer 22 can be resumed.
  • the dummy instruction is a periodic instruction
  • the output of the instruction from the bus instruction buffer 22 can be resumed only when the timer 25 notifies of the elapse of the constant period.
  • the dummy instruction is an order instruction
  • the output of the instruction from the bus instruction buffer 22 can be resumed without being limited to whether or not the elapse of a fixed cycle is notified from the timer 25.
  • the execution order of instructions can be guaranteed by simply inserting the order instruction between the instructions whose order of instruction is to be maintained by the external computer 3. Then, in addition to guaranteeing the execution order of the instructions, the external computer 3 divides the predetermined control cycle of these instructions by inserting a periodical instruction between the instructions to be executed by dividing by predetermined control cycles. Is also possible.
  • the external computer 3 according to the fifth embodiment is different from the external computer 3 according to the fourth embodiment in that the periodic instruction detection unit 34 is substituted for the dummy instruction detection unit 33. It differs in that it has
  • the cycle instruction detection unit 34 detects a cycle instruction N times ahead of the cycle instruction detected by the timing adjustment function 23 (N is a predetermined positive integer). That is, although the periodic instruction detection unit 34 operates in the same manner as the dummy instruction detection unit 33 according to the fourth embodiment, a dummy instruction detects only the periodic instruction out of the order instruction and the periodic instruction. It is different from part 33.
  • the AND circuit 235 also outputs a signal to the cycle instruction detection unit 34 of the external computer 3. Therefore, the dummy instruction detection unit 33 according to the fourth embodiment resumes the operations of the dummy instruction generation function 30, the instruction generation unit 31, and the execution order determination unit 32 in response to the clear signal from the AND circuit 232.
  • the periodic instruction detection unit 34 resumes the operation of the dummy instruction generation function 30, the instruction generation unit 31, and the execution order determination unit 32 in response to the clear signal from the AND circuit 235.
  • the number of instructions stored in the bus instruction buffers 22a to 22c can be suppressed, and overflow of the bus instruction buffers 22a to 22c can be prevented.
  • the execution order of instructions according to the fifth embodiment will be described with reference to FIG.
  • FIG. 22 an example in which the instruction generation unit 31 of the external computer 3 generates instructions in order of instructions A to G will be described.
  • the instruction E and the instruction F are instructions which should follow the execution order.
  • the instruction C, the instruction D, and the instruction G are instructions that are desired to be divided and executed at predetermined intervals.
  • the number of N is 1 as in the example shown in FIG. 19 in the fourth embodiment.
  • the cycle in which the timer 25 outputs the notification signal is every five unit time, and is “time 5” and “time 10”.
  • the dummy instruction generation function 30 inserts a periodic instruction between instruction C and instruction D, inserts an ordered instruction between instruction E and instruction F, and inserts a periodic instruction between instruction D and instruction G.
  • the external computer 3 executes the instruction A, the instruction B, the instruction C, the periodic instruction A, the instruction D, the instruction E, the order instruction, the instruction F, the periodic instruction B
  • the instruction is sequentially transmitted to the interface board 2 via the communication path 90 one by one in order of.
  • the states in “time 1” to “time 4” are the same as the example shown in FIG. 19 except that the dummy instruction becomes a periodic instruction, and therefore the description will be omitted.
  • the timer 25 sends a timer notification of a fixed cycle to the timing adjustment function 23. Therefore, since the instruction transmitted from all of the bus instruction buffers 22a to 22c becomes a periodic instruction and the timer notification is performed from the timer 25, the timing adjustment function 23 resumes the operation of the bus instruction buffers 22a to 22c. .
  • the order instruction stored in the bus instruction buffer 22 a is transmitted to the bus 91.
  • the instruction D stored in the bus instruction buffer 22 b is transmitted to the bus 92.
  • the bus instruction buffer 22 c also transmits the instruction E to the bus 93.
  • the periodic instruction stored in the bus instruction buffer 22 c is transmitted to the bus 93. Although the instruction transmitted from all of the bus instruction buffers 22a to 22c is a periodic instruction, timer notification from the timer 25 to the timing adjustment function 23 is not performed.
  • the dummy instruction determination units 233a to 233c of the timing adjustment function 23 stop the operation of the bus instruction buffers 22a to 22c transmitting the periodic instruction.
  • the timer 25 notifies the timing adjustment function 23 of the timer. Therefore, since the instruction transmitted from all of the bus instruction buffers 22a to 22c becomes a periodic instruction and the timer notification is performed from the timer 25, the timing adjustment function 23 resumes the operation of the bus instruction buffers 22a to 22c. . Thus, the bus instruction buffer 22b transmits the instruction G to the bus 92.
  • the module control system 1 according to the fifth embodiment described above, as exemplified here, (1) if you simply want to keep the order of the instructions, and (2) if you want to divide the instructions for each control cycle It is possible to mix and implement.
  • the instruction D is a sensor value acquisition instruction and the instruction G is a motor drive instruction
  • the instruction to be executed in each control cycle can be divided into a sensor value acquisition instruction and a motor drive instruction.
  • the instruction E and the instruction F it is also possible to execute in consideration of only the order.
  • the operation of the timing adjustment function 23 of the interface board 2 according to the fifth embodiment is a step after step S33 instead of steps S34 to S35.
  • the difference is that S36 to S40 are executed.
  • the timing adjustment function 23 determines whether or not the order instruction is output from all the bus instruction buffers 22a to 22c (S37). If the timing adjustment function 23 determines that the sequential instruction is output from all the bus instruction buffers 22a to 22c (S37: Yes), it discards the sequential instruction of the bus instruction buffers 22a to 22c (S41). As a result, the output of instructions from the bus instruction buffers 22a to 22c to the buses 91 to 93 is resumed (S32). On the other hand, when the timing adjustment function 23 determines that the sequential instruction is not output from all the bus instruction buffers 22a to 22c (S37: No), it does not discard the sequential instruction of the bus instruction buffers 22a to 22c.
  • the timing adjustment function 23 determines whether a cycle instruction is output from all the bus instruction buffers 22a to 22c and whether the output of the timer 25 is 1 (high level) (S38, 39). .
  • the timing adjustment function 23 determines that the cycle instruction is output from all the bus instruction buffers 22a to 22c and the output of the timer 25 is 1 (high level) (S38: Yes, S39: Yes).
  • the periodic instructions of the bus instruction buffers 22a to 22c are discarded (S40).
  • the output of instructions from the bus instruction buffers 22a to 22c to the buses 91 to 93 is resumed (S32).
  • the periodic instruction of the bus instruction buffers 22a to 22c is not discarded.
  • the timing adjustment function 23 when the dummy instruction is an order instruction, the timing adjustment function 23 not only outputs the notification signal from the timer 25 but all the bus instruction buffers 22a to 22c.
  • the instruction output from the bus instruction buffer 22a which is an ordered instruction, is inhibited from outputting the instruction until the instruction to be output is an ordered instruction.
  • the timing adjustment function 23 outputs the instruction until all the instructions output from the bus instruction buffers 22a to 22c become the periodic instruction and the notification signal is output from the timer. Prevents the output of the instruction from the bus instruction buffer 22a, which is a periodic instruction.
  • the dummy instruction is an ordered instruction, as described in the first and second embodiments, (1) it is possible to simply carry out control in the case of wanting to keep the order of instructions, dummy instruction
  • the cycle instruction is a cycle instruction, as described in the third and fourth embodiments, (2) control can be performed when it is desired to divide an instruction for each control cycle. Therefore, it is possible to mix (1) control for simply keeping the order of instructions and (2) control for separately dividing instructions for each control cycle.
  • the module control system 1 may connect the external computer 3 and the interface board 2 via the processing device 5.
  • the processing device 5 may have the periodic instruction detection unit 34 instead of the external computer 3.
  • the processing device 5 stops the transmission of the instruction stored in the instruction memory 50 when the periodic instruction detection unit 34 detects a dummy instruction N ahead. Further, in response to the reception of the clear signal by the periodic instruction detection unit 34, the processing device 5 resumes transmission of the instruction stored in the instruction memory 50.
  • the processing unit 5 executes an executable program generated by the external computer 3 collectively interpreting the source program 311 by the compiler, thereby interfacing the instruction. It may be transmitted to the board 2.
  • the CPU of the processing device 5 transmits the N-th cycle instruction by including the process of stopping the transmission of the N-th cycle instruction in the executable program. In response, the transmission of the instruction is to be stopped. Also, by including the process of resuming the transmission of the instruction in response to the clear signal from the interface board 2 in the executable program, the CPU of the processing device 5 resumes the transmission of the instruction in response to the clear signal. Do.
  • Embodiment 6 A sixth embodiment will now be described. Hereinafter, the same contents as those of the first to fifth embodiments will be omitted as appropriate.
  • a sequential instruction and a periodic instruction are prepared as dummy instructions. Since the order instruction and the periodic instruction are normally distributed to all the bus instruction buffers 22a to 22c in the order transmitted from the external computer 3 via the transmission control function 20, the bus instruction buffers 22a to 22c Sequential commands and periodic commands do not coexist as dummy commands output at the same time. However, if a processing error occurs due to power supply noise or the like, there is a possibility that the sequential instruction and the periodic instruction are mixed as dummy instructions output from the bus instruction buffers 22a to 22c at the same time. In this case, in the fifth embodiment, there is a problem that the output stop of the instruction from the bus instruction buffers 22a to 22c is not canceled, and the state is a freeze state. Therefore, in the sixth embodiment, a method of avoiding the freeze state will be described.
  • the interface board 2 according to the sixth embodiment is different from the interface board 2 according to the fifth embodiment in that it further includes an OR circuit 238 and an AND circuit 239.
  • the order instruction detection unit 2331 of each of the dummy instruction determination units 233a to 233c further outputs a signal to the OR circuit 238. Further, the OR circuit 236 further outputs a signal to the AND circuit 239.
  • dummy instruction determination unit 233 determines whether the instruction output from the corresponding bus instruction buffer 22 is an order instruction or a periodic instruction. Dummy instruction determination unit 233 outputs a stop signal to OR circuit 238 when the instruction is an order instruction, and outputs a stop signal to OR circuit 236 when the instruction is a periodic instruction. .
  • the OR circuit 238 outputs, to the AND circuit 239, a signal generated by the logical sum operation of the signals input from the order instruction detection unit 2331 of each of the dummy instruction determination units 233a to 233c.
  • the OR circuit 238 outputs a notification signal to the AND circuit 239 when the notification signal is input from at least one of the dummy instruction determination units 233a to 233c.
  • the OR circuit 238 does not output the notification signal to the AND circuit 239 when the notification signal is not input from any of the dummy instruction determination units 233a to 233c.
  • the AND circuit 239 transmits, to the external computer 3, a signal generated by an AND operation of the signals input from each of the OR circuit 236 and the OR circuit 238.
  • the AND circuit 239 outputs a notification signal to the external computer 3 when a notification signal is input from all of the OR circuit 236 and the OR circuit 238.
  • the AND circuit 239 does not output the notification signal to the external computer 3 when the notification signal is not input from at least one of the OR circuit 236 and the OR circuit 238. That is, the AND circuit 239 transmits a notification signal to the external computer 3 when there is a mismatch in the determination result as to whether the dummy instruction in each of the dummy instruction determination units 233a to 233c is the sequential instruction or the periodic instruction.
  • the OR circuit 238 and the AND circuit 239 operate as described below.
  • the OR circuit 238 outputs a high level signal to the AND circuit 239 when a high level signal is input from at least one of the dummy instruction determination units 233a to 233c.
  • the OR circuit 238 outputs a low level signal to the AND circuit 239 when a low level signal is input from all of the dummy instruction determination units 233a to 233c.
  • the AND circuit 235 outputs a high level signal to the external computer 3 when a high level signal is input from all of the OR circuit 236 and the OR circuit 238.
  • the AND circuit 235 outputs a low level signal to the external computer 3 when a low level signal is input from at least one of the OR circuit 236 and the OR circuit 238. Therefore, the high level signal functions as a notification signal.
  • the notification signal from the AND circuit 239 functions as a signal for notifying the external computer 3 of an abnormality.
  • an abnormality is notified to the external computer 3 of the instruction.
  • the external computer 3 can reset the interface board 2 in response to the notification signal from the AND circuit 239 of the interface board 2. Therefore, the freeze state of the interface board 2 can be eliminated in a configuration in which all of the dummy instruction determination units 233a to 233c align one of the sequential instruction and the periodic instruction.
  • the external computer 3 and the interface board 2 may be connected via the processing device 5, and instead of the external computer 3, the processing device 5 has a period
  • the instruction detecting unit 34 may be provided, or the processor 5 may execute an executable program generated by the external computer 3 collectively interpreting the source program 311 by the compiler.
  • the seventh embodiment will be described next. Hereinafter, the same contents as in the first embodiment will be appropriately omitted.
  • the configurations of the interface board 2 and the external computer 3 according to the module control system 1 according to the seventh embodiment will be described with reference to FIG.
  • the interface board 2 according to the seventh embodiment further includes an error signal detection unit 26 and an instruction issuance information collection unit 27 in comparison with the interface board 2 according to the first embodiment.
  • the error signal detection unit 26 monitors the buses 91 to 93. When the error occurrence is detected on the buses 91 to 93, the error signal detection unit 26 outputs a notification signal for notifying the occurrence of an error to the command issuance information collection unit 27. For example, when an error packet is defined in the communication standards of the buses 91 to 93, the error signal detection unit 26 determines that an error has occurred when the error packet is detected. If no error packet is defined in the communication standard of the buses 91 to 93, for example, when the module 4 detects an abnormality in communication, the user-defined error packet is transmitted to detect the error packet. It may be determined that an error has occurred when the
  • the instruction issuance information collection unit 27 collects information on the instructions stored in each of the bus instruction buffers 22a to 22c. The collection of this information may be performed on all of the bus instruction buffers 22a to 22c, and is performed only on the bus instruction buffer 22 corresponding to the bus for which an error is detected by the error signal detection unit 26. You may do so. Then, the command issuance information collection unit 27 transmits, to the external computer 3, notification information for notifying the occurrence of an error.
  • the notification information includes the collected information. This information is, for example, information indicating the type and number of instructions stored in each of the bus instruction buffers 22a to 22c.
  • the error signal detection unit 26 detects an abnormality in the buses 91 to 93 between the bus instruction buffers 22a to 22c and the module 4 group. Then, when the error signal detection unit 26 detects an abnormality, the instruction issuance information collection unit 27 collects information related to the instructions stored in the bus instruction buffers 22a to 22c.
  • the external computer 3 can grasp in what kind of command transmission status an error has occurred. Therefore, for example, the external computer 3 can reset the bus instruction buffers 22a to 22c of the interface board 2 and execute recovery processing such as re-sending an instruction from an instruction in which an error occurs.
  • the module control system 1 may connect the external computer 3 and the interface board 2 via the processing device 5 as in FIG.
  • the instruction issuance information collection unit 27 also transmits the notification information to the processing device 5 (not shown).
  • the processing device 5 stops transmission of the instruction stored in the instruction memory 50.
  • the external computer 3 may reset the bus instruction buffers 22a to 22c of the interface board 2 and the instruction memory 50 of the processing device 5, and execute recovery processing such as retransmitting an instruction from an instruction in which an error occurs.
  • the external computer 3 executes an executable program generated by the compiler interpreting the source program 311 at one time by the processing device 5 to transmit an instruction to the interface board 2.
  • the CPU of the processing device 5 stops the transmission of the instruction in response to the notification signal by including the process of stopping the transmission of the instruction in response to the notification signal from the interface board 2 in the executable program.
  • the abnormal process is included in the executable program, and when the CPU of the processing device 5 receives the notification signal at the time of execution of the executable program, the bus instruction buffer 22 a to 22 c of the interface board 2 is processed as abnormal process. May be reset, and recovery such as re-sending an instruction from an instruction in which an error occurs may be performed.
  • Embodiment 8 Subsequently, an eighth embodiment will be described. Hereinafter, the same contents as in the first embodiment will be appropriately omitted.
  • the interface board 2 according to the eighth embodiment is different from the interface board 2 according to the first embodiment in that the interface board 2 further has a trigger instruction detection function 28 and an OR circuit 214.
  • the transmission control function 20 according to the eighth embodiment is different from the transmission control function 20 according to the first embodiment in that a dummy instruction generation unit 203 is further included.
  • trigger instruction detection function 28 outputs a broadcast instruction signal to dummy instruction generation unit 203 and OR circuit 214, and the input instruction is a trigger instruction. If not, the broadcast instruction signal is not output.
  • the OR circuit 214 outputs, to the instruction distribution unit 201 and the instruction distribution unit 202, the signals generated by the logical sum operation of the signals input from the dummy instruction detection function 21 and the trigger instruction detection function 28, respectively. That is, in the eighth embodiment, compared with the first embodiment, the signal output from dummy instruction detection function 21 is input to OR circuit 214 instead of instruction distribution unit 201 and instruction distribution unit 202. .
  • the OR circuit 214 outputs a broadcast signal to the instruction distribution unit 201 and the instruction distribution unit 202 when the broadcast signal is input from at least one of the dummy instruction detection function 21 and the trigger instruction detection function 28.
  • OR circuit 214 outputs a broadcast instruction signal to instruction distribution unit 201 and instruction distribution unit 202 when the broadcast instruction signal is not input from either dummy instruction detection function 21 or trigger instruction detection function 28. do not do.
  • the dummy instruction generation unit 203 When the broadcast instruction signal is input from the trigger instruction detection function 28, the dummy instruction generation unit 203 generates a dummy instruction and outputs the dummy instruction to the instruction distribution unit 201 and the instruction distribution unit 202. That is, the broadcast instruction signal from trigger instruction detection function 28 to dummy instruction generation unit 203 functions as a dummy instruction generation instruction signal.
  • the instruction distribution unit 202 distributes the dummy instruction input from the dummy instruction generation unit 203 to the bus instruction buffers 22a to 22c, and then transmits the trigger instruction input from the external computer 3 to the buffers 22a to 22c. Distribute to 22c.
  • the trigger instruction detection function 28 outputs a high level signal to the OR circuit 214 when the instruction input to the transmission control function 20 is a trigger instruction.
  • the trigger command detection function 28 outputs a low level signal to the OR circuit 214.
  • the OR circuit 214 When the signal input from at least one of the dummy instruction detection function 21 and the trigger instruction detection function 28 is a high level signal, the OR circuit 214 outputs a high level to the instruction distribution unit 201 and the instruction distribution unit 202. Output a signal.
  • the OR circuit 214 When the signal input from both of the dummy instruction detection function 21 and the trigger instruction detection function 28 is a low level signal, the OR circuit 214 outputs a low level to the instruction distribution unit 201 and the instruction distribution unit 202. Output a signal. As described in the first embodiment, this signal is input to the instruction distribution unit 202 as it is, and the signal inverted by the inverter 209 is input to the instruction distribution unit 201.
  • the dummy instruction generation unit 203 generates a dummy instruction when a high level signal is input from the trigger instruction detection function 28. That is, the high level signal corresponds to the broadcast instruction signal.
  • the dummy instruction is stored in all of bus instruction buffers 22a to 22c, and the trigger instruction is stored next to the dummy instruction. can do.
  • the outputs from the bus instruction buffers 22a to 22c are queued with dummy instructions to guarantee the order of the instructions. Therefore, the instruction following the dummy instruction is simultaneously transmitted to each of the buses 91 to 93, and the execution timing of the instruction can be adjusted. Therefore, in the eighth embodiment, the instruction generation unit 31 of the external computer 3 transmits an instruction whose execution timing is to be matched in the module 4 as a trigger instruction, so that the execution timing of the instruction can be matched.
  • FIG. 27 illustrates an example in which the instruction generation unit 31 of the external computer 3 generates instructions in the order of instructions A to C, a trigger instruction, and instructions D to F.
  • the instruction D and the instruction F are instructions that should follow the execution order.
  • the dummy instruction generation function 30 of the external computer 3 inserts a dummy instruction between the instruction D and the instruction F. Therefore, as shown by “data of communication path 90” in FIG. 4, the external computer 3 executes the instruction in the order of instruction A, instruction B, instruction C, trigger instruction, instruction D, instruction E, dummy instruction, instruction F. It transmits one by one to the interface board 2 via the communication path 90 one by one.
  • the dummy instruction generation unit 203 inserts a dummy instruction before the instruction C and the trigger instruction. Accordingly, the states of the buses 91 to 93 in “time 1” to “time 4” are the same as those in the example shown in FIG.
  • the trigger command detection function 28 determines whether the command received from the external computer 3 is a trigger command (S24). When it is determined that the instruction received from the external computer 3 is a trigger instruction (S24: Yes), the dummy instruction generation unit 203 generates a dummy instruction and inserts it in front of the trigger instruction (S25). The transmission control function 20 causes the instruction distribution unit 202 to distribute the dummy instruction and the trigger instruction to all the buses (S26).
  • Step S23 is executed. If the instruction received from the external computer 3 is not a trigger instruction but a dummy instruction (S24: No, S21: Yes), Step S23 is executed. If the instruction received from the external computer 3 is neither a trigger instruction nor a dummy instruction (S24: No, S21: No), the process of step S22 is executed.
  • the transmission control function 20 when the input instruction is a trigger instruction, the transmission control function 20 inserts a dummy instruction before the trigger instruction and uses the trigger instruction for the bus. It is distributed to all of the instruction buffers 22a to 22c.
  • the trigger instruction is simultaneously executed by simultaneously transmitting the trigger instruction to all the buses 91 to 93 using the mechanism that the output of the dummy instruction is aligned in all of the bus instruction buffers 22a to 22c. can do.
  • the external computer 3 and the interface board 2 may be connected via the processing device 5 as in the example shown in FIG. Further, also in the third embodiment, as in the example shown in FIG. 12, the instructions are executed by the processing device 5 executing an executable program generated by the external computer 3 collectively interpreting the source program 311 by the compiler. May be sent to the interface board 2.
  • the transmission control function 20 generates and inserts a dummy instruction for aligning the execution timing of the trigger instruction
  • the present invention is not limited to this.
  • the dummy instruction generation function 30 may generate a dummy instruction and insert it before the trigger instruction. According to this, in the transmission control function 20, the dummy instruction generation unit 203 becomes unnecessary.
  • the module control system 1 has an interface board 2, an external computer 3, a plurality of modules 4, a processing device 5, and a server 6.
  • the server 6 has a community providing unit 61, an online shop providing unit 62, and a storage unit 63.
  • the server 6 is connected to the external computer 3 via the Internet.
  • the community providing unit 61 provides the external computer 3 with an internet community service.
  • the online shop providing unit 62 provides an online shop service to the external computer 3.
  • the storage unit 63 stores module data 601, design data 602, and the like. That is, the storage unit 63 includes a storage device capable of storing the data 601 and 602. The storage device is, for example, a memory and a hard disk.
  • Module data 601 is data of module 4.
  • the module data 601 indicates, for example, the shape, weight, and physical characteristics of the module 4.
  • Module data 601 is prepared for only the type of module 4.
  • Design data 602 is data indicating a virtual model of the gadget constructed by the plurality of modules 4.
  • the user of the external computer 3 can share, for example, the design data 602 created by the server 6 with other users by using the community provided by the community providing unit 61. it can. Also, the user of the external computer 3 can purchase the design data 602, the software for creating the design data, the module 4 and the like from the online shop provided by the online shop providing unit 62.
  • the external computer 3 has a design function 330 and a USB (Universal Serial Bus) communication function 337.
  • the design function 330 has a storage function 331, a graphical user interface (GUI) -based module assembly function 332, a display function 333, a physical simulation function 334, a programming environment 335, and a control design tool 336.
  • the external computer 3 has a design function 330 in which the functions 331 to 336 are linked to provide an environment where the user can design the gadget and a program for operating the gadget comfortably.
  • the storage function 331 stores module data 601, design data 602, and the like acquired from the server 3.
  • the storage function 331 includes a storage device capable of storing these data 601 and 602.
  • the storage device is, for example, a memory and a hard disk.
  • the module assembly function 332 provides a function for the user to virtually assemble the module 4 based on GUI and create a virtual model of a gadget.
  • Design data 602 indicating a virtual model created in this manner is stored in the storage function 331. The user can create a virtual model by operating the input device of the external computer 3.
  • the display function 333 displays virtual models of the module 4 and the gadget in three-dimensional computer graphics. More specifically, the display function 333 is realized by the CPU of the external computer 3 displaying those images on the display device of the external computer 3.
  • the physical simulation function 334 provides a function to perform operation simulation of the gadget by the virtual model indicated by the design data 602.
  • the physical simulation function 334 can perform operation simulation in consideration of the shape of the module 4 and the like by using the module data 601 of the module 4 configuring the gadget.
  • the programming environment 335 provides the user with an environment for creating the source program 311 described above.
  • the programming environment 335 is, for example, an integrated development environment.
  • the user uses the programming environment 335 to create the source program 311 by operating the input device of the external computer 3.
  • the control design tool 336 is an automatic generation tool of the source program 311 that controls the plurality of modules 4.
  • the control design tool 336 may be a tool that automatically generates the source program 311 based on the design data 602.
  • the USB communication function 337 is a function to realize communication according to the USB communication standard with the interface board 2. That is, in the ninth embodiment, an example in which the communication path 90 connecting the external computer 3 and the interface board 2 is a USB bus will be described.
  • the processing device 5 has a processing function 51, a USB communication function 52, an SPI communication function 53, a voltage conversion unit 54, an analog input / output unit 55, and a digital input / output unit 56. .
  • the processing function 51 controls the processing device 5 in an integrated manner.
  • the processing function 51 has a CPU, a memory and the like (not shown), and the CPU executes a program stored in the memory to realize the function as the processing device 5.
  • the processing function 51 receives an instruction from the external computer 3 via the USB communication function 52.
  • the processing function 51 transmits the received instruction to the interface board 2 via a serial peripheral interface (SPI) communication function 53.
  • SPI serial peripheral interface
  • the memory included in the processing function 51 functions as the instruction memory 50.
  • the processing function 51 can also function as the program execution unit 301 by causing the CPU to execute an executable program stored in the memory.
  • the USB communication function 52 is a function for realizing communication according to the USB communication standard with the external computer 3.
  • the SPI communication function 53 is a function that implements communication with the interface board 2 according to the SPI communication standard. That is, in the ninth embodiment, an example in which the communication path 95 connecting the processing device 5 and the interface board 2 is an SPI bus will be described.
  • the voltage conversion unit 54 converts the voltage supplied from the battery 80 into a voltage that can be supplied to the interface board 2.
  • the Vdd output unit 541 supplies the voltage converted by the voltage conversion unit 54 to the interface board 2 as a power supply voltage.
  • the Gnd output unit 542 supplies a ground voltage to the interface board 2.
  • the analog input / output unit 55 receives an input of an arbitrary analog signal from a device connected to the connector of the analog input / output unit 55.
  • the analog input / output unit 55 outputs the input analog signal to the processing function 51 and the interface board 2.
  • the digital input / output unit 56 receives an input of an arbitrary digital signal from a device connected to the connector of the digital input / output unit 56.
  • the digital input / output unit 56 outputs the input digital signal to the processing function 51 and the interface board 2.
  • the interface board 2 has a transmitting function 200, a receiving function 220, an SPI communication function 290, a plurality of I2C communication functions 291a to 291d, and connectors 292a to 292h.
  • the transmission function 200 and the reception function 220 are as described in the first to eighth embodiments.
  • the SPI communication function 290 is a function that implements communication with the processing device 5 according to the SPI communication standard.
  • Each of the I2C communication functions 291a to 291d is a function to realize communication with the module 4 according to the I2C communication standard via the connectors 292a to 292h.
  • FIG. 30 an example in which the module 4 is connected to each of the four connectors 292a to 292d will be described.
  • the connectors 292a to 292h are typically 4-pin connectors.
  • each of the buses 91 to 94 includes two signal lines, one power supply voltage line, and one ground voltage line.
  • the power supply voltage output from the Vdd output unit 541 is supplied to the power supply voltage line.
  • the ground voltage output from the Gnd output unit 542 is supplied to the ground voltage line.
  • the transmission function 200 can distribute or distribute the instruction received from the processing device 5 via the transmission control function 20 to the buses 91 to 94 and transmit it.
  • the transmission function 200, the reception function 220, the SPI communication function 290, and the I2C communication functions 291a to 291d are realized by the microcomputer 2000, for example.
  • the module 4 has a microcomputer 40 and a connector 48. As described above, by connecting the connectors 292a to 292d of the interface board 2 and the connectors 48 of the plurality of modules 4, the buses 91 to 94 are formed.
  • the microcomputer 40 operates with the power supply voltage and the ground voltage supplied from the interface board 2 through the connector 48. Further, the microcomputer 40 receives and executes an instruction according to a signal supplied from the interface board 2 through the connector 48.
  • the module 4 can take various aspects. For example, as shown in FIG. 31, one of the sensor 41, AC (Alternating Current) motor 43, DC (Direct Current) motor 44, analog input / output module 45, digital input / output module 46, and communication standard compliant module 47. It may have more than one.
  • the sensor 41 is as described in the first embodiment.
  • the AC motor 43 is driven by an alternating current supplied from an AC power supply 81.
  • the DC motor 44 is driven by direct current supplied from the battery 80.
  • the plurality of modules 4 is not limited to the example in which the module 4 having the AC motor 43 and the module 4 having the DC motor 44 are mixed. Only one of the module 4 having the AC motor 43 and the module 4 having the DC motor 44 may be used.
  • the AC current from the AC power supply 81 is converted into DC current by the AC / DC converter 82 and supplied to the device in the module 4 (analog input / output module 45 in the example of FIG. 31). You may do so.
  • the analog input / output module 45 inputs / outputs an external device by an analog signal.
  • the digital input / output module 46 inputs and outputs digital signals to and from an external device.
  • the module 4 may operate by connecting to an external device and transmitting / receiving any signal to / from the external device.
  • the communication standard compliant module 47 transmits and receives information to and from an external device through communication according to an arbitrary communication standard. Note that this communication may be wired or wireless. Thus, the module 4 may operate by transmitting and receiving information to and from an external device.
  • control period for example, 10 msec
  • a cycle command, sensor value acquisition commands A to F, and motor drive commands A to G are transmitted from the processing device 5 to the interface board 2 by SPI communication. It shall be.
  • the timing adjustment function 23 waits until the instruction for each of the buses 91 to 94 becomes a periodic instruction. Therefore, sensor value acquisition instructions A to F and motor drive instructions A to G following the periodic instruction are simultaneously transmitted from the timing when the periodic instruction is aligned on each of the buses 91 to 94 and executed by the module 4.
  • each of the sensor values A to F acquired by the sensor value acquisition instructions A to F is transmitted from the module 4 to the processing device 5 by SPI communication as needed. Furthermore, this sensor value is transmitted from the processing device 5 to the external computer 3.
  • the external computer 3 calculates command values in motor drive instructions A to I in the next second control cycle based on the sensor values A to F transmitted from the module 4.
  • a periodic command, sensor value acquisition commands A to E, and motor drive commands A to I are transmitted from the processing device 5 to the interface board 2 by SPI communication. It shall be.
  • the timing adjustment function 23 waits until the instruction for each of the buses 91 to 94 becomes a periodic instruction. Therefore, sensor value acquisition instructions A to E and motor drive instructions A to I following the periodic instruction are simultaneously transmitted from the timing when the periodic instruction is aligned on each of the buses 91 to 94, and executed by the module 4.
  • the instruction can be divided for each control period. Then, the gadget (module 4) can be controlled by repeatedly executing those instructions. This is suitable, for example, for motor control based on sensor values as shown in FIG. In motor control, acquisition of a sensor value and drive of a motor by the sensor value are repeated. On the other hand, according to control using a cycle command, acquisition of a sensor value and drive of a motor can be repeated for every control cycle, and suitable motor control can be realized. In addition, as described here, by simultaneously executing the motor drive instruction and the sensor value acquisition instruction for acquiring the sensor value to be used for generation of the motor drive instruction in the next control period in the control period, Motor drive can be performed continuously in each control cycle.
  • the contents described in the first to eighth embodiments can be implemented without any problem even in an integrated system in which a development environment is incorporated as in the module control system 1 according to the ninth embodiment. It is possible.
  • a tenth embodiment will be described.
  • a more specific second configuration example of the module control system 1 will be described.
  • the configuration of a module control system 1 according to the tenth embodiment will be described with reference to FIGS. 33 to 35.
  • the server 6 is not shown in FIG. 33, the server 6 may of course be included in the module control system 1 according to the tenth embodiment.
  • the external computer 3 according to the tenth embodiment differs from the external computer 3 according to the ninth embodiment in that the external computer 3 further has a connection module list display function 340.
  • the connection module list display function 340 displays a list of the plurality of modules 4 connected to the interface board 2 by the display function 333.
  • the processing apparatus 5 according to the tenth embodiment further includes an I2C communication function 57, an interrupt function 58, and a Vdd output function 543 as compared with the processing apparatus 5 according to the ninth embodiment. The point of having it is different.
  • the I2C communication function 57 is a function that implements communication with the interface board 2 according to the I2C communication standard. That is, the tenth embodiment has a communication path for transmitting an instruction separately from the communication path 95 based on the SPI communication standard.
  • the interrupt function 58 is a function of receiving an interrupt signal from the interface board 2.
  • the Vdd output unit 543 supplies the voltage converted by the voltage conversion unit 54 to the interface board 2 as a power supply voltage.
  • the voltage conversion unit 54 according to the tenth embodiment converts the voltage supplied from the battery 80 to generate a first voltage and a second voltage different from the first voltage.
  • the Vdd output unit 541 supplies a first voltage to the interface board 2, and the Vdd output unit 542 supplies a second voltage to the interface board 2.
  • connection module list acquisition function 510 acquires a list of a plurality of modules 4 connected to the interface board 2, and transmits list information indicating a list of the plurality of modules 4 to the external computer 3.
  • the connection module list display function 340 of the external computer 3 can display a list of the plurality of modules 4 based on the list information received from the processing device 5. According to this, the user can easily confirm the plurality of modules 4 configuring the gadget.
  • the connection module list acquisition function 510 transmits a module information reply command to each of the plurality of modules 4 to acquire a list of the plurality of modules 4.
  • Each of the plurality of modules 4 responds to the processing device 5 with information specifying itself in response to a module information reply command from the processing device 5.
  • This information is, for example, a module ID uniquely assigned to each module 4.
  • a list of module IDs of the plurality of modules 4 is acquired as the list of the plurality of modules 4.
  • the acquisition of the list of modules 4 is realized, for example, by including the process of transmitting a module information reply command to the above-mentioned executable program, and the processing function 51 executing the executable program.
  • the interface board 2 according to the tenth embodiment further includes a plurality of interrupt detection units 250a to 250d, an OR circuit 251, and the interface board 2 according to the ninth embodiment.
  • a stop instruction function 260 a plurality of error detectors 261a to 261d, a plurality of overcurrent detectors 262a to 262d, an overcurrent detector 263, selection circuits 293 and 294, a distribution circuit 295, a plurality of voltages And conversion units 296a to 296d.
  • the interface board 2 according to the tenth embodiment has an RS 485 communication function 297 instead of the I2C communication function 291 d.
  • Each of the plurality of interrupt detection units 250a to 250d detects an interrupt packet transmitted to each of the buses 91 to 94.
  • each of the plurality of interrupt detection units 250a to 250d outputs an interrupt signal to the OR circuit 251.
  • the OR circuit 251 transmits, to the interrupt function 58 of the processing device 5, a signal generated by the logical sum operation from each of the plurality of interrupt detection units 250a to 250d. That is, the OR circuit 251 transmits an interrupt signal to the interrupt function 58 of the processing device 5 when an interrupt signal is input from at least one of the plurality of interrupt detection units 250a to 250d.
  • module 4 sends an interrupt packet when it detects an event that requires urgent action. According to this, when the processing function 51 receives an interrupt signal based on the interrupt packet through the interrupt function 58, it can promptly cope with the event.
  • the stop instruction function 260 transmits a stop instruction to the processing device 5 when an error is detected by the error detection units 261a to 261d and an overcurrent is detected by the overcurrent detection units 262a to 262d and 263. Do.
  • the processing device 5 carries out an abnormal process.
  • the abnormal process is, for example, resetting the interface board 2 or stopping the gadget (plural modules 4). According to this, it is possible to prevent the malfunction of the gadget.
  • Each of the plurality of error detection units 261a to 261d detects an error packet transmitted to each of the buses 91 to 94 as the above-mentioned error.
  • Each of the plurality of overcurrent detection units 262a to 262d detects an overcurrent of the signal supplied from each of the voltage conversion units 296a to 296d to each of the buses 91 to 94 as the above-mentioned error.
  • the overcurrent detection unit 263 detects an overcurrent of the current supplied together with the power supply voltage from the Vdd output units 541 and 543 to the buses 91 to 94 through the selection circuit 293 as the above-mentioned error.
  • the selection unit 293 selects one of the voltage supplied from the Vdd output unit 541 and the voltage supplied from the Vdd output unit 543, and supplies the selected one to the buses 91 to 94 as a power supply voltage.
  • which voltage is selected is switched by a signal input to the selection unit 293 by the processing function 51 of the processing device 5.
  • the processing function 51 selects an appropriate voltage in accordance with the operating voltage of the module 4 to be used.
  • the selection unit 294 selects one of the instruction transmitted from the I2C communication function 57 of the processing device 5 and the instruction transmitted from the I2C communication function 291 a of the interface board 2 and transmits the selected one to the bus 91.
  • which instruction is selected is switched by a signal input to the selection unit 294 by the processing function 51 of the processing device 5. According to this, when it is desired to debug the operation of the module 4, an arbitrary instruction can be directly transmitted to the module 4 via the I2C communication function 57 without passing through the transmission function 200.
  • the distribution unit 295 distributes the command transmitted from the transmission function 200 to any one of the I2C communication function 291 c and the RS485 communication function 297. According to this, it becomes possible to mix modules 4 of different communication standards in a plurality of modules 4. For example, when it is desired to use not only the module 4 compatible with I2C communication but also the module 4 compatible with RS485 communication, the module 4 is connected not to the end of the connector 292c but to the end of the connector 292d. According to this, it is possible to control a gadget composed of the module 4 corresponding to I2C communication connected to the connectors 292a and 292b and the module 4 corresponding to RS485 communication connected to the connector 292d.
  • the module 4 may be connected to the end of the connector 292 c instead of the end of the connector 292 d.
  • which of the I2C communication function 291c and the RS485 communication function 297 the distribution unit 295 distributes the command is switched by the signal input to the distribution unit 295 by the processing function 51 of the processing device 5.
  • Each of voltage conversion units 296a to 296d converts the voltage input from selection unit 293 into a voltage that can be used for the signals on buses 91 to 94.
  • the RS 485 communication function 292 is a function that implements communication with the module 4 according to the RS 485 communication standard.
  • the RS 485 communication function 297 implements communication with the bus 94 connected to the connector 292 d.
  • the module 4 includes a microcomputer 40, a motor 42, a connector 48, and an error detection unit 49.
  • the connector 48 and the motor 42 are as described in the first to ninth embodiments.
  • the microcomputer 40 has a processing function 400 and a storage device 410.
  • the processing function 400 includes an operation control unit 401 and error handling control units 402 and 403.
  • the operation control unit 401 executes control of the motor 42 in a normal state in which an abnormality of the motor 42 is not detected.
  • the error handling control units 402 and 403 execute control of the motor 42 in the abnormal state in which the abnormality of the motor 42 is detected.
  • the storage device 410 stores in advance selection information indicating which of the error handling control unit 402 and the error handling control unit 403 is to execute control in an abnormal state.
  • the processing function 400 determines which of the error handling control unit 402 and the error handling control unit 403 is to perform control in accordance with the selection information stored in the storage device 410, and performs the determined control. Do. According to this, for example, it is possible to change which of the error handling control unit 402 and the error handling control unit 403 is to execute control in an abnormal state according to the gadget in which the module 4 is used.
  • the error detection unit 49 detects an abnormality of the motor 42 described above.
  • the error detection unit 49 notifies the processing function 400 when an abnormality of the motor 42 is detected.
  • control period for example, 10 msec
  • the timing adjustment function 23 waits until the instruction for each of the buses 91 to 94 becomes a periodic instruction. Therefore, the sensor value acquisition instructions A to F and the motor drive instructions A to G following the periodic instruction are simultaneously transmitted at the timing when the periodic instruction is aligned on the buses 91 to 94.
  • the processing device 5 executes control according to this abnormality. For example, as shown in FIG. 36, a motor drive command for stopping the motor 42 may be transmitted to the module.
  • the processing device 5 may resume the transmission of the sensor value acquisition command and the motor drive command as usual from the second control period.
  • the instruction can be divided for each control period. Then, the gadget (module 4) can be controlled by repeatedly executing those instructions. In the tenth embodiment, even if an abnormality occurs at this time, the abnormality can be detected by the stop instruction function 260 and notified to the processing device 5. Therefore, as described above, in response to the notification from the stop instruction function 260 of the interface board 2, the processing device 5 can restore the abnormal state and resume the control.
  • the contents described in the first to eighth embodiments can be implemented without hindrance even in a system in which various abnormality detection functions are incorporated as in the module control system 1 according to the tenth embodiment. It is.
  • the dummy instructions when dummy instructions are provided in all the bus instruction buffers 22, the dummy instructions are discarded.
  • the present invention is not limited to this. Even when dummy instructions are provided in all the bus instruction buffers 22, the dummy instructions may be transmitted to the module 4 without discarding them.
  • the dummy instruction may be an instruction that does not affect the control of the module 4.
  • this instruction may be an instruction that does not execute any process even if the module 4 receives the instruction.
  • unnecessary instruction transmission can be eliminated by discarding the dummy instruction as described above.
  • the present invention is not limited thereto. At least a part of the functions may be realized by executing a program that causes at least a part of the functions to be executed by the CPU of the microcomputer 2000 of the interface board 2. That is, also in the first to eighth embodiments, as described in the ninth embodiment, the transmission function 200 and the reception function 220 may be realized by the microcomputer 2000.
  • connection scheme in the communication path between the interface board 2 and the module 4 may be a peer-to-peer connection.
  • the communication path may be wired or wireless.
  • Condition 1 (number of communication paths between interface board 2 and module 4 ⁇ speed of the communication path) ⁇ speed condition of communication path between external computer 3 and interface board 2 2: between interface board 2 and module 4

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Abstract

　本発明に係る命令実行制御システム（１）は、命令を実行する複数の命令実行部のそれぞれに命令を先入れ先出しで出力する複数の命令記憶部（２２）と、順次入力される命令を複数の命令記憶部（２２）のいずれかに振り分ける命令制御部（２０）と、複数の命令記憶部からの命令の出力を制御する出力制御部（２３）とを有する。命令制御部（２０）は、入力された命令が、実行順序を守るべき命令の間に挿入されるダミー命令である場合には、入力された命令を複数の命令記憶部（２２）の全てに分配する。出力制御部（２３）は、複数の命令記憶部（２２）の全てにおいて出力する命令がダミー命令となるまで、出力する命令がダミー命令となっている命令記憶部（２２）から命令実行部への命令の出力を抑止する。

Description

命令実行制御システム及び命令実行制御方法
　本発明は、命令実行制御システム及び命令実行制御方法に関し、特に並列的に命令を実行する技術に関する。
　特許文献１には、メモリアクセスにおける命令の追い越し機能を備えたシステムにおいて、命令の実行順序を保障するための技術が開示されている。この技術では、命令実行制御装置は、命令発行装置から発行された命令がバリア命令である場合、記憶部に登録されている命令のバリア前フラグを１に設定する。一方、命令実行制御装置は、命令発行装置から発行された命令がバリア命令でない場合、その命令を記憶部に登録し、その登録した命令と、バリア前フラグが１である命令とが順序保障制御を行う対象となる命令種別の組み合わせであるか否かを判定する。
　命令実行制御装置は、それらの命令が順序保障制御を行う対象となる命令種別の組み合わせである場合、そのバリア前フラグが１である命令の追い越し禁止フラグを１に設定する。命令実行制御装置は、命令を実行すると、その命令のバリア前フラグと追い越し禁止フラグをクリアする。そして、命令実行制御装置は、追い越し禁止フラグがクリアされるまで、後から登録された命令の実行を保留する。これにより、命令の実行順序を保障している。
特開２０１４－１５３８５１号公報
　しかしながら、特許文献１に開示の技術は、複数の命令実行部が独立して並列的に命令を実行するシステムにおいて命令の実行順序を保証する技術を開示したものではない。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態によれば、命令実行制御システムは、入力された命令が、実行順序を守るべき命令の間に挿入されるダミー命令である場合には、入力された命令を複数の命令記憶部の全てに分配し、複数の命令記憶部の全てにおいて出力する命令がダミー命令となるまで、出力する命令がダミー命令となっている命令記憶部から命令実行部への命令の出力を抑止するものである。
　前記一実施の形態によれば、命令の実行順序を保証することができる。
実施の形態１に係るモジュール制御システムの構成図である。 実施の形態１に係るインターフェイスボード及び外部計算機の構成図である。 実施の形態１に係る外部計算機３のソフトウェア構成及びハードウェア構成を示す図である。 実施の形態１に係る命令の実行順序を示す図である。 実施の形態１に係るモジュール制御システムの動作を示すフローチャートである。 実施の形態１に係る外部計算機の動作を示すフローチャートである。 実施の形態１に係るインターフェイスボード（送信制御機能及びダミー命令検出機能）の動作を示すフローチャートである。 実施の形態１に係るインターフェイスボード（タイミング調整機能）の動作を示すフローチャートである。 実施の形態１に係るインターフェイスボードの受信機能を明示した構成図である。 命令の実行順序が守れない例を示す図である。 実施の形態１に係るモジュール制御システムの変形例１の構成図である。 実施の形態１に係るモジュール制御システムの変形例２の構成図である。 実施の形態２に係るインターフェイスボード及び外部計算機の構成図である。 実施の形態２に係るモジュール制御システムの変形例の構成図である。 実施の形態３に係るインターフェイスボード及び外部計算機の構成図である。 実施の形態３に係る命令の実行順序を示す図である。 実施の形態３に係るインターフェイスボード（タイミング調整機能）の動作を示すフローチャートである。 実施の形態４に係るインターフェイスボード及び外部計算機の構成図である。 実施の形態４に係る命令の実行順序を示す図である。 実施の形態４に係るモジュール制御システムの変形例の構成図である。 実施の形態５に係るインターフェイスボード及び外部計算機の構成図である。 実施の形態５に係る命令の実行順序を示す図である。 実施の形態５に係るインターフェイスボード（タイミング調整機能）の動作を示すフローチャートである。 実施の形態６に係るインターフェイスボード及び外部計算機の構成図である。 実施の形態７に係るインターフェイスボード及び外部計算機の構成図である。 実施の形態８に係るインターフェイスボード及び外部計算機の構成図である。 実施の形態８に係る命令の実行順序を示す図である。 実施の形態８に係るインターフェイスボード（送信制御機能及びダミー命令検出機能）の動作を示すフローチャートである。 実施の形態９に係るモジュール制御システムの構成図である。 実施の形態９に係るモジュール制御システムの構成図である。 実施の形態９に係るモジュール制御システムの構成図である。 実施の形態９に係る命令の実行順序を示す図である。 実施の形態１０に係るモジュール制御システムの構成図である。 実施の形態１０に係るモジュール制御システムの構成図である。 実施の形態１０に係るモジュール制御システムの構成図である。 実施の形態１０に係る命令の実行順序を示す図である。
　以下、図面を参照しながら、好適な実施の形態について説明する。以下の実施の形態に示す具体的な数値などは、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、それに限定されるものではない。また、以下の記載及び図面では、説明の明確化のため、当業者にとって自明な事項などについては、適宜、省略及び簡略化がなされている。
＜実施の形態１＞
　まず、図１を参照して、実施の形態１に係るモジュール制御システム１の構成について説明する。図１に示すように、モジュール制御システム１は、インターフェイスボード２と、外部計算機３と、複数のモジュール４とを有する。
　インターフェイスボード２は、通信経路９０を介して外部計算機３と接続されている。また、インターフェイスボード２は、バス９１～９３を介して複数のモジュール４と接続される。バス９１～９３のそれぞれには、少なくも１つのモジュール４が接続されている。厳密には、バス９１～９３は、インターフェイスボード２及び複数のモジュール４を相互に接続することで、それらの内部の信号線が接続されて形成される。なお、本実施の形態１では、インターフェイスボード２とモジュール４とを接続するバス９１～９３の数が３つである例について説明するが、バスの数はこれに限られない。
　インターフェイスボード２は、外部計算機３から通信経路９０を介して命令を受信する。インターフェイスボード２は、受信した命令を、バス９１～９３のそれぞれに振り分ける。言い換えると、インターフェイスボード２は、受信した命令を、その命令の実行対象となるモジュール４が接続されたバスに送信する。
　外部計算機３は、モジュール４が実行する命令を生成する。外部計算機３は、生成した命令を、通信経路９０を介してインターフェイスボード２に送信する。外部計算機３は、典型的には、例えば、ＰＣ（Personal Computer）である。
　複数のモジュール４のそれぞれは、インターフェイスボード２から受信した命令を実行する。ここで、複数のモジュール４は、相互に接続されることで、１つの動作するガジェットを構成することができる。ガジェットは、例えば、生活家電などの電子機器であってもよく、自動車などの輸送機器であってもよい。複数のモジュール４のそれぞれが命令を実行することで、ガジェットの動作が実現される。
　複数のモジュール４のそれぞれは、例えば、図１に示すように、マイコン４０と、センサ４１と、モータ４２とを有する。なお、モジュール４は、センサ４１及びモータ４２のいずれか１つを有するようにしてもよい。マイコン４０は、インターフェイスボード２から受信した命令を実行する。例えば、マイコン４０は、受信した命令がセンサ値取得命令である場合、センサ４１からセンサ値を取得してインターフェイスボード２に送信する処理を実行する。インターフェイスボード２は、モジュール４から受信したセンサ値を外部計算機３に送信する。マイコン４０は、受信した命令がモータ駆動命令である場合、モータ４２を駆動する処理を実行する。このモータ駆動命令は、例えば、外部計算機３がモジュール４から取得したセンサ値に基づいて生成する。すなわち、厳密には、本実施の形態１における命令の実行とは、モジュール４が命令に応じた処理を実行することである。言い換えると、本実施の形態における命令は、モジュール４に処理を指示する情報とも言える。
　例えば、複数のモジュール４によって構成されるガジェットが移動する輸送機器である場合、上述したようにセンサ４１によって生成されたセンサ値に基づいてモータ４２を駆動することで、その移動を実現する。なお、モジュール４の構成は、これに限られない。モジュール４は、センサ４１以外の情報取得手段を有するようにしてもよく、モータ４２以外の動作実現手段を有するようにしてもよい。
　ここで、モジュール４と、他のモジュール４又はインターフェイスボード２との接続には、任意の接続方法を採用してよい。接続方法は、例えば、ケーブル又は接続部品を介して間接的に接続する方法であってもよく、ケーブル等を介さずに直接接続する方法であってもよい。また、複数のモジュール４の接続において、それらの接続方法のうち、２つ以上が混在してもよい。
　本実施の形態１では、このように、外部計算機３がインターフェイスボード２を介して複数のモジュール４を制御する構成とすることにより、外部計算機３がより多くのモジュール４を制御可能としている。すなわち、外部計算機３と複数のモジュール４とを、複数のバス９１～９３によってモジュール４を接続可能なインターフェイスボード２を介して接続することで、直接単一のバスによって接続する場合よりも多くのモジュール４の接続を可能としている。
　一方で、このような構成とした場合、バス９１に接続されるモジュール４群と、バス９２に接続されるモジュール４群と、バス９３に接続されるモジュール４群とで独立して並列的に命令が実行される。そのため、それらの独立性に対する考慮がなされていないと、実行順序を守るべき命令が、接続されたバスの異なるモジュール４群に送信された場合に、後で実行すべき命令が先に実行されてしまうことがあるという問題がある。なお、これらのモジュール４群は、命令実行部として機能する。
　本実施の形態１では、このように独立したモジュール４群のそれぞれに異なるバス９１～９３を介して命令を送信して実行させるにあたり、以下に説明する機能により、複数のモジュール４で実行される命令の順序性を保証している。
　外部計算機３は、ダミー命令生成機能３０を有する。ダミー命令生成機能３０は、ダミー命令を生成し、インターフェイスボード２に対して順次送信される複数の命令において、実行順序を守るべき命令の間に挿入する。すなわち、複数の命令において、第１の命令と、第１の命令の後に実行されるべき第２の命令とが存在する場合には、第１の命令と第２の命令との間にダミー命令が挿入される。これにより、第１の命令、ダミー命令、第２の命令の順に、外部計算機３からインターフェイスボード２に送信される。
　ここで、例えば、第１の命令は、センサ値取得命令が該当し、第２の命令は、そのセンサ値取得命令によって取得されたセンサ値に基づいて生成されるモータ駆動命令が該当する。なお、実行順序を守るべき命令の種類は、本実施の形態で例示するセンサ値取得命令及びモータ駆動命令のみに限られない。他の種類の命令について、以降に説明するように順序性を保証するようにしてもよい。
　インターフェイスボード２は、送信制御機能２０と、ダミー命令検出機能２１と、複数のバス用命令バッファ２２ａ～２２ｃと、タイミング調整機能２３とを有する。以下、バス用命令バッファ２２ａ～２２ｃは、特にいずれかに限定しない場合には、単に「バス用命令バッファ２２」と呼ぶ。
　送信制御機能２０は、外部計算機３から受信した命令を、バス用命令バッファ２２ａ～２２ｃに振り分ける又は分配する。言い換えると、送信制御機能２０は、外部計算機３から受信した命令を、バス用命令バッファ２２ａ～２２ｃに格納する。より具体的には、送信制御機能２０は、受信した命令がダミー命令である場合、そのダミー命令を全てのバス用命令バッファ２２ａ～２２ｃに出力する。一方、送信制御機能２０は、受信した命令がダミー命令でない場合、その命令をバス用命令バッファ２２ａ～２２ｃのいずれか１つに出力する。より詳細には、送信制御機能２０は、その命令を実行するモジュール４が接続されるバスに対応するバス用命令バッファ２２にその命令を出力する。ここで、送信制御機能２０は、受信した命令がダミー命令であるか否かを、ダミー命令検出機能２１の検出結果によって認識する。
　ダミー命令検出機能２１は、外部計算機３から受信した命令がダミー命令であるか否かを判断する。すなわち、ダミー命令検出機能２１は、送信制御機能２０に入力された命令がダミー命令であるか否かを判断する。そして、ダミー命令検出機能２１は、外部計算機３から受信した命令がダミー命令であると判定した場合、ダミー命令の検出を送信制御機能２０に通知する。
　より具体的には、送信制御機能２０及びダミー命令検出機能２１は、例えば、次に説明する回路で実現される。ダミー命令検出機能２１は、送信制御機能２０に入力された命令がダミー命令である場合は、送信制御機能２０が有するブロードキャスト端子にブロードキャスト指示信号を出力する。ブロードキャスト指示信号は、上述のダミー命令の検出結果を示す信号に相当する。一方、ダミー命令検出機能２１は、送信制御機能２０に入力された命令がダミー命令でない場合は、送信制御機能２０が有するブロードキャスト端子にブロードキャスト指示信号は出力しない。送信制御機能２０は、ダミー命令検出機能２１からブロードキャスト指示信号が入力されている場合、入力された命令を全てのバス用命令バッファ２２ａ～２２ｃに分配する。一方、送信制御機能２０は、ダミー命令検出機能２１からブロードキャスト指示信号が入力されていない場合、入力された命令をバス用命令バッファ２２ａ～２２ｃのいずれか１つに振り分ける。
　このような動作により、第１の命令と、第１の命令の後に実行されるべき第２の命令とが存在する場合、第１の命令の後にダミー命令が全てのバス用命令バッファ２２ａ～２２ｃに格納され、ダミー命令の後に第２の命令がバス用命令バッファ２２ａ～２２ｃのいずれか１つに格納される。送信制御機能２０及びダミー命令検出機能２１は、命令制御部として機能する。
　バス用命令バッファ２２ａ～２２ｃのそれぞれは、複数の命令を格納可能である。バス用命令バッファ２２ａ～２２ｃのそれぞれは、送信制御機能２０から入力された命令を格納する。バス用命令バッファ２２ａ～２２ｃのそれぞれは、命令を先入れ先出し（ＦＩＦＯ：First In First Out）で格納する。よって、バス用命令バッファ２２ａ～２２ｃのそれぞれに格納された命令は、格納された順番で順次取り出され、バス９１～９３のそれぞれに送信される。
　ここで、バス用命令バッファ２２ａは、バス９１に接続されており、バス用命令バッファ２２ｂは、バス９２に接続されており、バス用命令バッファ２２ｃは、バス９３に接続されている。よって、バス用命令バッファ２２ａに格納された命令は、バス９１を介してモジュール４に出力される。バス用命令バッファ２２ｂに格納された命令は、バス９２を介してモジュール４に出力される。バス用命令バッファ２２ｃに格納された命令は、バス９３を介してモジュール４に出力される。
　ここで、タイミング調整機能２３が、ダミー命令を利用して、バス用命令バッファ２２ａ～２２ｃのそれぞれからモジュール４への命令の出力を制御することで、命令の順序性を保証する。タイミング調整機能２３は、出力制御部として機能する。
　タイミング調整機能２３は、バス用命令バッファ２２ａ～２２ｃのそれぞれから出力される命令を監視し、ダミー命令を出力するバス用命令バッファ２２を検出した場合、そのバス用命令バッファ２２の動作を停止させる。言い換えると、タイミング調整機能２３は、そのバス用命令バッファ２２からモジュール４に対する命令の出力を停止させる。その後も、タイミング調整機能２３は、新たにダミー命令を出力するバス用命令バッファ２２を検出する毎に、そのバス用命令バッファ２２の動作を停止させていく。そして、タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃが出力する命令がダミー命令となった場合、停止させていたバス用命令バッファ２２の動作を再開させる。すなわち、タイミング調整機能２３は、停止させていたバス用命令バッファ２２からモジュール４に対する命令の出力を再開させる。
　これにより、全てのバス用命令バッファ２２ａ～２２ｃからの出力にダミー命令が揃うまで、ダミー命令以降の命令のモジュール４に対する出力が停止される。そのため、第１の命令と、第１の命令の後に実行されるべき第２の命令とが存在する場合、少なくとも第１の命令が出力されて、第１の命令の後のダミー命令が出力されるまでは、ダミー命令の後の第２の命令が出力されることはない。すなわち、第１の命令と第２の命令の順序性が保証される。
　より具体的には、バス用命令バッファ２２ａ～２２ｃ及びタイミング調整機能２３は、例えば、次に説明する回路で実現される。タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃからダミー命令が出力されるまで、ダミー命令を出力するバス用命令バッファ２２の停止信号入力端子に対して停止信号を出力する。バス用命令バッファ２２は、タイミング調整機能２３から停止信号が入力されると、その動作を停止する。より詳細には、バス用命令バッファ２２は、タイミング調整機能２３からの停止信号に応じて、モジュール４に対する命令の出力動作を停止する。これにより、例えば、バス用命令バッファ２２からモジュール４に対するバスにおけるデータ（命令）の転送シーケンスが中断される。なお、この転送シーケンスは、バス９１～９３における通信規格に準ずる。すなわち、バス用命令バッファ２２からモジュール４に対するダミー命令の送信が中断される。これにより、モジュール４によるダミー命令の受信は完了せず、ダミー命令はバス用命令バッファ２２内に留まり続ける。そのため、そのダミー命令の後に続く命令も送信されずに、バス用命令バッファ２２内に留まる。このように、バス用命令バッファ２２からモジュール４に対する命令の送信が抑止される。この命令の送信抑止は、タイミング調整機能２３からバス用命令バッファ２２に対して停止信号が入力されている間継続される。
　なお、バス用命令バッファ２２からモジュール４に対する命令の送信を抑止する方法の１つとして、バス用命令バッファ２２の動作を停止させることで、バス用命令バッファ２２がモジュール４に対する命令の転送シーケンスを中断する方法を説明したが、この方法に限られず、他の方法を利用するようにしてもよい。例えば、タイミング調整機能２３がバス用命令バッファ２２から出力される命令を一旦取得し、取得した命令がダミー命令である場合は命令の送信を抑止し、そうでない場合はモジュール４に対して命令を送信するようにしてもよい。
　タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃからのダミー命令の出力を検出すると、停止信号の出力を止める。動作を停止していたバス用命令バッファ２２は、タイミング調整機能２３から停止信号が入力されなくなると、その動作を再開する。より詳細には、バス用命令バッファ２２は、タイミング調整機能２３からの停止信号の解除に応じて、モジュール４に対する命令の出力動作を再開する。ここで、後述するように、このときにダミー命令は破棄される。そのため、ダミー命令の次の命令について、バス用命令バッファ２２からモジュール４に対する命令の転送シーケンスが開始される。すなわち、全てのバス用命令バッファ２２ａ～２２ｃからモジュール４に対する命令の送信が再開される。
　続いて、図２を参照して、実施の形態１に係るインターフェイスボード２及び外部計算機３の構成について説明する。
　まず、インターフェイスボード２について説明する。図２は、インターフェイスボード２が備える、送信制御機能２０及びタイミング調整機能２３の構成をより詳細に示している。図２に示すように、送信制御機能２０は、命令振分部２０１と、命令分配部２０２と、インバータ２０９とを有する。タイミング調整機能２３は、ダミー命令検出部２３１ａ～２３１ｃと、ＡＮＤ回路２３２とを有する。以下、ダミー命令検出部２３１ａ～２３１ｃは、特にいずれかに限定しない場合には、単に「ダミー命令検出部２３１」と呼ぶ。
　送信制御機能２０に入力された命令は、命令振分部２０１と命令分配部２０２の両方に入力される。命令振分部２０１は、入力された命令を宛先に応じて、バス用命令バッファ２２ａ～２２ｃのいずれか１つに振り分ける。命令分配部２０２は、入力された命令をバス用命令バッファ２２ａ～２２ｃの全てに分配する。
　ここで、命令振分部２０１と命令分配部２０２は、ダミー命令検出機能２１から送信制御機能２０にブロードキャスト指示信号が入力されているか否かによって相補的に動作する。送信制御機能２０にブロードキャスト指示信号が入力されていない場合、命令振分部２０１は動作して、命令分配部２０２は動作を停止する。一方、送信制御機能２０にブロードキャスト指示信号が入力されている場合、命令振分部２０１は動作を停止して、命令分配部２０２は動作する。これにより、上述の送信制御機能２０の動作が実現される。
　より具体的には、命令振分部２０１及び命令分配部２０２は、例えば、次に説明するように動作する。ダミー命令検出機能２１は、ハイレベルとローレベルのいずれかに切り替えられる信号を命令振分部２０１及び命令分配部２０２に出力する。ダミー命令検出機能２１は、命令振分部２０１及び命令分配部２０２に対してダミー命令が入力されている場合、ハイレベルの信号を出力する。一方、ダミー命令検出機能２１は、命令振分部２０１及び命令分配部２０２に対してダミー命令が入力されてない場合、ローレベルの信号を出力する。この信号は、命令分配部２０２にはそのまま入力され、命令振分部２０１にはインバータ２０９を介して反転された信号が入力される。命令振分部２０１と命令分配部２０２は、ハイレベルの信号が入力されている場合に動作し、ローレベルの信号が入力されている場合にはその動作を停止する。すなわち、ハイレベルの信号は、ブロードキャスト指示信号に相当する。
　ダミー命令検出部２３１ａ～２３１ｃのそれぞれは、バス用命令バッファ２２ａ～２２ｃのそれぞれから出力される命令を監視して、ダミー命令の出力を検出する。ダミー命令検出部２３１ａは、バス用命令バッファ２２ａを監視する。ダミー命令検出部２３１ｂは、バス用命令バッファ２２ｂを監視する。ダミー命令検出部２３１ｃは、バス用命令バッファ２２ｃを監視する。
　ダミー命令検出部２３１ａは、バス用命令バッファ２２ａからダミー命令が出力されている場合、バス用命令バッファ２２ａ及びＡＮＤ回路２３２に対して停止信号を出力する。ダミー命令検出部２３１ｂは、バス用命令バッファ２２ｂからダミー命令が出力されている場合、バス用命令バッファ２２ｂ及びＡＮＤ回路２３２に対して停止信号を出力する。ダミー命令検出部２３１ｃは、バス用命令バッファ２２ｃからダミー命令が出力されている場合、バス用命令バッファ２２ｃ及びＡＮＤ回路２３２に対して停止信号を出力する。
　ＡＮＤ回路２３２は、ダミー命令検出部２３１ａ～２３１ｃのそれぞれから入力される信号の論理積演算により生成された信号を、ダミー命令検出部２３１ａ～２３１ｃのそれぞれに出力する。ＡＮＤ回路２３２は、ダミー命令検出部２３１ａ～２３１ｃの全てから停止信号が入力されている場合、ダミー命令検出部２３１ａ～２３１ｃのそれぞれに対してクリア信号を出力する。一方、ＡＮＤ回路２３２は、ダミー命令検出部２３１ａ～２３１ｃの少なくとも１つから停止信号が入力されていない場合、ダミー命令検出部２３１ａ～２３１ｃのそれぞれに対してクリア信号を出力しない。
　より具体的には、ダミー命令検出部２３１ａ～２３１ｃ及びＡＮＤ回路２３２は、例えば、次に説明するように動作する。ダミー命令検出部２３１ａ～２３１ｃのそれぞれは、ハイレベルとローレベルのいずれかに切り替えられる信号を、バス用命令バッファ２２ａ～２２ｃのそれぞれ及びＡＮＤ回路２３２に出力する。ダミー命令検出部２３１ａ～２３１ｃのそれぞれは、バス用命令バッファ２２ａ～２２ｃのそれぞれからダミー命令が出力されている場合、ハイレベルの信号を出力する。一方、ダミー命令検出部２３１ａ～２３１ｃのそれぞれは、バス用命令バッファ２２ａ～２２ｃのそれぞれからダミー命令が出力されていない場合、ローレベルの信号を出力する。バス用命令バッファ２２ａ～２２ｃのそれぞれは、ハイレベルの信号が入力されている場合に動作し、ローレベルの信号が入力されている場合にはその動作を停止する。すなわち、ハイレベルの信号は、停止信号に相当する。
　ＡＮＤ回路２３２は、ダミー命令検出部２３１ａ～２３１ｃの全てからハイレベルの信号が入力されている場合、ダミー命令検出部２３１ａ～２３１ｃのそれぞれに対してハイレベルの信号を出力する。ＡＮＤ回路２３２は、ダミー命令検出部２３１ａ～２３１ｃの少なくとも１つからローレベルの信号が入力されている場合、ダミー命令検出部２３１ａ～２３１ｃのそれぞれに対してローレベルの信号を出力する。ダミー命令検出部２３１ａ～２３１ｃのそれぞれは、ＡＮＤ回路２３２からハイレベルの信号が入力された場合、バス用命令バッファ２２ａ～２２ｃ及びＡＮＤ回路２３２に対して出力する信号をハイレベルからローレベルに切り替える。一方、ダミー命令検出部２３１ａ～２３１ｃのそれぞれは、ＡＮＤ回路２３２からローレベルの信号が入力されている場合、バス用命令バッファ２２ａ～２２ｃ及びＡＮＤ回路２３２に対して出力する信号のレベルは切り替えない。すなわち、ＡＮＤ回路２３２が出力するハイレベルの信号は、クリア信号に相当する。
　続いて、外部計算機３について説明する。図２では、外部計算機３の構成をより詳細に示している。図２に示すように、外部計算機３は、ダミー命令生成機能３０の他に、命令生成部３１と、実行順序判断部３２とを有する。
　命令生成部３１は、複数のモジュール４が実行する複数の命令を生成する。実行順序判断部３２は、命令生成部３１が生成した複数の命令において、実行順序を守るべき命令が存在するか否かを判断する。ダミー命令生成機能３０は、ダミー命令を生成して、実行順序判断部３２が検出した実行順序を守るべき命令の間に挿入する。これにより、外部計算機３が生成した複数の命令において、第１の命令と、第１の命令の後に実行されるべき第２の命令とが存在する場合、第１の命令、ダミー命令、第２の命令の順に命令が送信される。
　続いて、図３を参照して、実施の形態１に係る外部計算機３のソフトウェア構成及びハードウェア構成について説明する。図３に示すように、外部計算機３は、ＣＰＵ（Central Processing Unit）３００と、メモリ３０１と、ハードディスク３０２と、通信コントローラ３０３とを有する。
　ＣＰＵ３００は、外部計算機３を統括的に制御する。ＣＰＵ３００は、ハードディスク３０２に格納されたインタプリタ３１０をメモリ３０１にロードして実行することで、ハードディスク３０２に格納されたソースプログラム３１１を解釈して実行可能プログラムを生成する。ＣＰＵ３００は、生成した実行可能プログラムを実行することにより、命令を生成してインターフェイスボード２に送信する。言い換えると、インタプリタ３１０と、ソースプログラム３１１を解釈することにより生成される実行可能プログラムは、ＣＰＵ３００に対してダミー命令生成機能３０、命令生成部３１、及び実行順序判断部３２としての各種処理を実行させるためのコードを含む。
　メモリ３０１は、ＣＰＵ３００が利用する情報が一時的に格納される。この情報には、上述したように、ハードディスク３０２からロードされるインタプリタ３１０及びソースプログラム３１１等も含まれる。メモリ３０１は、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）等の揮発性の記憶装置である。
　ハードディスク３０２には、上述の通り、インタプリタ３１０及びソースプログラム３１１等の各種情報が格納されている。なお、ハードディスク３０２のような不揮発性の記憶装置であれば、ハードディスク３０２に代えて、例えばフラッシュメモリ等の他の記憶装置を利用してもよい。メモリ３０１及びハードディスク３０２は、外部計算機３が利用する情報が格納される記憶部として機能する。なお、記憶部として機能する記憶装置の数及び組み合わせも、上述の例に限られない。
　通信コントローラ３０３は、ＣＰＵ３００から出力された情報を、インターフェイスボード２に対して送信可能な形式に変換して送信する。変換後の形式は、外部計算機３とインターフェイスボード２との間の通信規格に準ずる。また、通信コントローラ３０３は、インターファイスボード２からの情報を受信し、外部計算機３内で処理可能な形式に変換してＣＰＵ３００に出力する。
　インタプリタ３１０は、ダミー命令を生成する機能を有する。ソースプログラム（ソースコード、原子プログラム）３１１は、複数のモジュール４を制御するコードが記述されている。ＣＰＵ３００は、インタプリタ３１０によってソースプログラム３１１を逐次解釈（逐次コンパイルとも称する）して生成した実行可能プログラム（ロードモジュール、機械語プログラム、オブジェクトコード）を実行することで、複数のモジュール４で実行される命令を生成し、インターフェイスボード２を介して複数のモジュール４に対して順次送信する。このときに、ＣＰＵ３００は、実行順序を守るべき命令を生成して送信する場合、それらの命令の間でダミー命令を生成して送信する。すなわち、インタプリタ３１０は、実行順序を守るべき命令を生成して送信するコードが実行される場合に、それらのコードの間にダミー命令を生成して送信するコードを追加してＣＰＵ３００に実行させる。これにより、外部計算機３は、実行順序を守るべき命令の間にダミー命令を挿入して、それらの命令をインターフェイスボード２に送信することができる。
　なお、複数のモジュール４を制御する方式は、上述したようにインタプリタ３１０によってソースプログラム３１１を逐次解釈することで生成した実行可能プログラムを実行する例に限られない。ハードディスク３０２においてインタプリタ３１０に代えてコンパイラが格納されるようにし、ＣＰＵ３００がそのコンパイラによってソースプログラム３１１を一括解釈（一括コンパイルとも称する）することで生成した実行可能プログラムを実行するようにしてもよい。この場合、コンパイラは、実行順序を守るべき命令を生成して送信するコードの間に、ダミー命令を生成して送信するコードを追加して実行可能プログラムを生成する処理をＣＰＵ３００に実行させる。もしくは、実行可能なプログラム自体に実行順序を守るべき命令判断機能およびダミー命令生成機能を持たせ、命令の順序をチェックしながらダミー命令を生成する処理をＣＰＵ３００に実行させることができる。これにより、ＣＰＵ３００が、この実行可能プログラムを実行すると、実行順序を守るべき命令の間にダミー命令が挿入され、それらの命令がインターフェイスボード２に送信される。
　このように、インタプリタ３１０に限らず、コンパイラによってもダミー命令の挿入を実現することが可能である。
　続いて、図４を参照して、実施の形態１に係る命令の実行順序について説明する。図４では、外部計算機３の命令生成部３１が命令Ａ～Ｆの順に命令を生成する例について説明する。
　ここで、命令Ｃ、命令Ｄ、命令Ｆは、実行順序を守るべき命令であるものとする。すなわち、命令Ｄは、命令Ｃの実行後に実行する必要があり、命令Ｆは、命令Ｄの実行後に実行する必要があるものとする。なお、図４では、バス９１～９３において１つの命令の送信が完了する時間を、１単位時間（＝１．０）として示している。
　この場合、ダミー命令生成機能３０は、命令Ｃと命令Ｄの間にダミー命令Ａを挿入し、命令Ｄと命令Ｆの間にダミー命令Ｂを挿入する。よって、外部計算機３は、図４に「通信経路９０のデータ」として示すように、命令Ａ、命令Ｂ、命令Ｃ、ダミー命令Ａ、命令Ｄ、命令Ｅ、ダミー命令Ｂ、命令Ｆの順に、命令を順次１つずつ、通信経路９０を介してインターフェイスボード２に対して送信する。
　なお、通信経路９０の通信速度は、バス９１～９３の通信速度よりも高速であることが望ましい。例えば、図４に示すように、バス９１～９３で１つの命令を送信する時間内で、通信経路９０で複数の命令（命令Ａ～Ｆ及びダミー命令Ａ、Ｂ）を送信することができる。図４では、バス９１～９３で１つの命令を送信する時間内で、通信経路９０で少なくとも８つの命令を送信することができる例について示しているが、命令数の関係はこれに限られない。通信経路９０と複数のバス９１～９３との間にこのような関係があることにより、バス９１～９３において命令が枯渇することなく、モジュール４に対して連続的に命令を送信することが可能となる。
　また、命令Ａ、命令Ｂ、及び命令Ｃは、バス９１に接続されるモジュール４によって実行される命令であり、命令Ｄは、バス９２に接続されるモジュール４によって実行される命令であり、命令Ｅ及び命令Ｆは、バス９３に接続されるモジュール４によって実行される命令であるものとする。
　この場合、図４に「バスのデータ」として示すように、バス用命令バッファ２２ａ～２２ｃのそれぞれは、バス９１～９３のそれぞれに対して命令を送信する。すなわち、バス用命令バッファ２２ａは、命令Ａ、命令Ｂ、命令Ｃ、ダミー命令Ａ、ダミー命令Ｂの順番に命令が格納され、その順番で命令を送信する。バス用命令バッファ２２ｂは、ダミー命令Ａ、命令Ｄ、ダミー命令Ｂの順番に命令が格納され、その順番で命令を送信する。バス用命令バッファ２２ｃは、ダミー命令Ａ、命令Ｅ、ダミー命令Ｂ、命令Ｆの順番で命令が格納され、その順番で命令を送信する。以下、この場合における時間の経過に応じたバス９１～９３の状態について説明する。
（時間１）
　バス用命令バッファ２２ａに格納された命令Ａは、バス９１に送信される。バス９１に接続されるモジュール４は、バス用命令バッファ２２ａから送信された命令Ａを受信して実行する。ここで、バス用命令バッファ２２ａから送信される命令はダミー命令Ａではないが、バス用命令バッファ２２ｂ、２２ｃから送信される命令はダミー命令Ａである。よって、タイミング調整機能２３は、ダミー命令Ａを送信するバス用命令バッファ２２ｂ、２２ｃの動作を停止させる。これにより、バス用命令バッファ２２ｂ、２２ｃから送信されるダミー命令Ａのモジュール４による受信が完了することはない。
（時間２）
　バス用命令バッファ２２ａに格納された命令Ｂは、バス９１に送信される。バス９１に接続されるモジュール４は、バス用命令バッファ２２ａから送信された命令Ｂを受信して実行する。ここで、バス用命令バッファ２２ａから送信される命令はダミー命令Ａではないが、バス用命令バッファ２２ｂ、２２ｃから送信される命令はダミー命令Ａである。よって、タイミング調整機能２３は、ダミー命令Ａを送信するバス用命令バッファ２２ｂ、２２ｃの動作を引き続き停止させる。
（時間３）
　バス用命令バッファ２２ａに格納された命令Ｃは、バス９１に送信される。バス９１に接続されるモジュール４は、バス用命令バッファ２２ａから送信された命令Ｃを受信して実行する。ここで、バス用命令バッファ２２ａから送信される命令はダミー命令Ａではないが、バス用命令バッファ２２ｂ、２２ｃから送信される命令はダミー命令Ａである。よって、タイミング調整機能２３は、ダミー命令Ａを送信するバス用命令バッファ２２ｂ、２２ｃの動作を引き続き停止させる。
（時間４）
　バス用命令バッファ２２ａに格納されたダミー命令Ａも、バス９１に送信される。よって、バス用命令バッファ２２ａ～２２ｃの全てから送信される命令がダミー命令Ａとなる。そのため、タイミング調整機能２３は、バス用命令バッファ２２ｂ、２２ｃの動作を再開させる。なお、このときに、バス用命令バッファ２２ａ～２２ｃは、後述するように、ダミー命令Ａを破棄する。
（時間５）
　バス用命令バッファ２２ａに格納されたダミー命令Ｂは、バス９１に送信される。一方、動作を再開したバス用命令バッファ２２ｂに格納された命令Ｄは、バス９２に送信される。バス９２に接続されるモジュール４は、バス用命令バッファ２２ｂから送信された命令Ｄを受信して実行する。動作を再開したバス用命令バッファ２２ｃに格納された命令Ｅも、バス９３に送信される。バス９３に接続されるモジュール４は、バス用命令バッファ２２ｃから送信された命令Ｅを受信して実行する。このように、命令Ｃが送信されるまで、命令Ｃの後に実行すべき命令Ｄの送信が保留される。よって、命令Ｃ、Ｄの実行順序を保証することができる。ここで、バス用命令バッファ２２ｂ、２２ｃから送信される命令はダミー命令Ｂではないが、バス用命令バッファ２２ａから送信される命令はダミー命令Ｂである。よって、タイミング調整機能２３は、ダミー命令Ｂを送信するバス用命令バッファ２２ａの動作を停止させる。
（時間６）
　バス用命令バッファ２２ｂに格納されたダミー命令Ｂも、バス９２に送信される。バス用命令バッファ２２ｃに格納されたダミー命令Ｂも、バス９３に送信される。よって、バス用命令バッファ２２ａ～２２ｃの全てから送信される命令がダミー命令Ｂとなる。そのため、タイミング調整機能２３は、バス用命令バッファ２２ａの動作を再開させる。
（時間７）
　バス用命令バッファ２２ｃに格納された命令Ｆは、バス９３に送信される。バス９３に接続されるモジュール４は、バス用命令バッファ２２ｃから送信された命令Ｆを受信して実行する。このように、命令Ｄが送信されるまで、命令Ｄの後に実行すべき命令Ｆの送信が保留される。よって、命令Ｄ、Ｆの実行順序を保証することができる。
　上述した本実施の形態１に係るモジュール制御システム１によれば、ここで例示したように、独立して並列的に命令を実行するモジュール４群の間においても、命令実行の順序性を保証することができる。
　続いて、図５を参照して、実施の形態１に係るモジュール制御システム１の動作について説明する。
　外部計算機３のＣＰＵ３００は、ユーザからの入力に応じてソースプログラム３１１を作成する（Ｓ１）。このソースプログラム３１１には、複数のモジュール４を制御するためのコードが記述される。例えば、このソースプログラム３１１には、センサ値取得命令及びモータ駆動命令を生成してモジュール４に対して送信するコードが記述される。上述のユーザからの入力は、外部計算機３が有する入力装置（図示せず）操作することによって実施される。入力装置は、例えば、キーボード及びマウス等である。
　外部計算機３のＣＰＵ３００は、インタプリタ３１０を実行することで、ソースプログラム３１１を逐次解釈して実行可能プログラムを生成し、実行する（Ｓ２）。これにより、外部計算機３によって各種命令が生成されてインターフェイスボード２を介して順次複数のモジュール４に送信される。複数のモジュール４のそれぞれが受信した命令を実行することで、複数のモジュール４が構成するガジェットの動作が実現される（Ｓ３）。
　続いて、図６を参照して、実施の形態１に係る外部計算機３の動作について説明する。外部計算機３は、インタプリタ３１０を実行することで、ソースプログラム３１１を逐次解釈して実行可能プログラムを実行する際に、以下のステップＳ１１～Ｓ１４の処理を繰り返し実行する。
　実行順序判断部３２は、解釈対象のｉ行目のコードで生成される命令と、ｉ－１行目以前（ｉ－１行目を含む）のコードで生成される命令との間で順序に制約があるか否かを判断する（Ｓ１１）（ｉは、任意の正整数）。実行順序判断部３２は、例えば、ソースコード３１１を解析し、ｉ－１行目以前のコードで生成される命令がセンサ値取得命令であり、ｉ行目のコードで生成される命令がそのセンサ値取得命令によって取得したセンサ値に基づくモータ駆動命令である場合、両者の順序に制約があると判断する。
　ここで、命令の順序の制約を調査する範囲は、例えば、以下の（１）～（４）の方法のうち、任意の方法を採用するようにしてよい。
（１）直前にダミー命令を生成した行までを調査
　この方法の場合、実行順序判断部３２は、ｉ－１行目から直前にダミー命令を生成した行までを順番に遡って調査する。
（２）予め定めた行数だけ調査
　この方法の場合、実行順序判断部３２は、ｉ－１行目から予め定めた行数を遡った行までを調査する。
（３）順序の制約がある命令を検出するまで調査
　この方法の場合、実行順序判断部３２は、ｉ－１行目から順番に遡っていき、順序の制約がある命令を生成するコードが検出された行で調査を終了する。
（４）ｉ－１行目以前の全てを調査
　この方法の場合、実行順序判断部３２は、ｉ－１行目からソースプログラム３１１の最初の行までを順番に遡って調査する。
　ダミー命令生成機能３０は、実行順序判断部３２によってｉ行目の命令とｉ－１行目以前の命令との間で順序に制約があると判断された場合（Ｓ１１：Ｙｅｓ）、ダミー命令を生成する（Ｓ１２）。ソースプログラム３１１から生成される実行可能プログラムにおいて、ｉ行目に対応するコードと、ｉ－１行目以前で順序に制約があると判断された行に対応するコードとの間に、ダミー命令を送信するコードが挿入される。
　一方、ダミー命令生成機能３０は、実行順序判断部３２によってｉ行目の命令とｉ－１行目以前の命令との間で順序に制約がないと判断された場合（Ｓ１１：Ｎｏ）、ダミー命令は生成しない。
　命令生成部３１は、ソースプログラム３１１のｉ行目にモジュール４に対して命令を送信する処理が記述されている場合、ソースプログラム３１１のｉ行目の記述から命令を生成する（Ｓ１３）。
　命令生成部３１は、生成した命令に対して、その命令の送信対象となるバスを示す対象バス情報を追加する（Ｓ１４）。ここで、命令の送信対象となるバスは、モジュール４と、そのモジュール４が接続されるバスとを示す対応データに基づいて判断する。この対応データは、例えば、ハードディスク３０２に予め格納されている。ソースプログラム３１１の記述において、命令を生成するコードには、その命令の送信先となるモジュール４が示されている。そのため、命令生成部３１は、対応データに基づいて、命令の送信先のモジュール４から、その命令の送信先となるバスを示す対象バス情報を生成して、その命令に追加する。インターフェイスボード２の送信制御機能２０（命令振分部２０１）は、外部計算機３から命令を受信した場合に、その命令に追加された対象バス情報が示すバスに対応するバス用命令バッファ２２に、その命令を振り分ける。これにより、送信制御機能２０（命令振分部２０１）が命令を、その送信先に対応するバス用命令バッファ２２に正しく振り分けることができる。
　このように、ｉ行目の命令とｉ－１行目以前の命令との間で順序に制約があると判断された場合には、ステップＳ１２でダミー命令生成機能３０がダミー命令を生成して送信してから、ステップＳ１３で命令生成部３１が命令を生成して送信する。一方、ｉ行目の命令とｉ－１行目以前の命令との間で順序に制約がないと判断された場合には、ダミー命令は送信されず、ステップＳ１３で命令生成部３１のみが命令を生成して送信する。
　これによれば、例えば、センサ値取得命令と、そのセンサ値取得命令と順序に制約があるモータ駆動命令とが別々のバスに送信される場合であっても、センサ値取得命令とモータ駆動命令の間にダミー命令を挿入して送信することができる。したがって、インターフェイスボード２におけるダミー命令を利用した制御によって、図４を参照して説明したように、センサ値取得命令をモータ駆動命令が追い越して実行されないようにできる。よって、例えば、１周期前のセンサ値に基づいてモータを駆動するといった誤動作を回避することができる。
　続いて、図７を参照して、実施の形態１に係るインターフェイスボード２の送信制御機能２０及びダミー命令検出機能２１の動作について説明する。
　ダミー命令検出機能２１は、外部計算機３から受信した命令がダミー命令であるか否かを判断する（Ｓ２１）。送信制御機能２０は、外部計算機３から受信した命令がダミー命令でないと判断された場合（Ｓ２１：Ｎｏ）、命令振分部２０１によって、その命令に含まれる対象バス情報が示すバスにその命令を振り分ける（Ｓ２２）。一方、送信制御機能２０は、外部計算機３から受信した命令がダミー命令であると判断された場合（Ｓ２１：Ｙｅｓ）、命令分配部２０２によって、その命令を全てのバス９１～９３に分配する（Ｓ２３）。
　続いて、図８を参照して、実施の形態１に係るインターフェイスボード２のタイミング調整機能２３の動作について説明する。
　タイミング調整機能２３のダミー命令検出部２３１ａ～２３１ｃは、それぞれに対応するバス用命令バッファ２２ａ～２２ｃから出力される命令がダミー命令であるか否かを判断する（Ｓ３１）。ダミー命令検出部２３１ａ～２３１ｃは、バス用命令バッファ２２ａ～２２ｃから出力される命令がダミー命令でないと判断した場合（Ｓ３１：Ｎｏ）、そのバス用命令バッファ２２ａ～２２ｃからバスへの命令の出力を許容する（Ｓ３２）。
　一方、ダミー命令検出部２３１ａ～２３１ｃは、そのダミー命令検出部２３１に対応するバス用命令バッファ２２ａ～２２ｃから出力される命令がダミー命令であると判断した場合（Ｓ３１：Ｙｅｓ）、そのバス用命令バッファ２２ａ～２２ｃからバスへの命令の出力を停止する（Ｓ３３）。タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃからダミー命令が出力されているか否かを判断する（Ｓ３４）。すなわち、ダミー命令検出部２３１は、クリア信号が入力されたか否かを判定する。
　タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃからダミー命令が出力されていると判断した場合（Ｓ３４：Ｙｅｓ）、それらのバス用命令バッファ２２ａ～２２ｃのダミー命令を破棄させる（Ｓ３５）。このダミー命令の破棄は、バス用命令バッファ２２ａ～２２ｃのそれぞれが、ダミー命令検出部２３１ａ～２３１ｃのそれぞれからの停止命令の出力が解除されたタイミングで出力している命令を破棄することで実施する。これにより、バス用命令バッファ２２ａ～２２ｃから出力される命令がダミー命令でなくなるため（Ｓ３１：Ｎｏ）、バス用命令バッファ２２ａ～２２ｃから命令が出力される（Ｓ３２）。一方、タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃからダミー命令が出力されていないと判断した場合（Ｓ３４：Ｎｏ）、それらのバス用命令バッファ２２ａ～２２ｃのダミー命令の破棄は実施しない。
　ここで、以上の説明では、ダミー命令に関する動作を明確化するために言及しなかったが、当然に、各モジュール４から命令を受信することも可能である。より具体的には、インターフェイスボード２は、図９に示すように、送信制御機能２０、ダミー命令検出機能２１、バス用命令バッファ２２ａ～２２ｃ、及びタイミング調整機能２３を有する送信機能２００の他に、受信機能２２０を有する。受信機能２２０は、受信制御機能２２１と、受信バス用命令バッファ２２２ａ～２２２ｃとを有する。
　受信バス用命令バッファ２２２ａ～２２２ｃのそれぞれは、複数の命令を格納可能である。受信バス用命令バッファ２２２ａ～２２２ｃのそれぞれは、モジュール４からバス９１～９３のそれぞれを介して受信した命令を格納する。受信バス用命令バッファ２２２ａ～２２２ｃのそれぞれは、命令を先入れ先出し（ＦＩＦＯ）で格納する。よって、受信バス用命令バッファ２２２ａ～２２２ｃのそれぞれは、格納された順番で順次命令を受信制御機能２２１に出力する。
　受信制御機能２２１は、受信バス用命令バッファ２２２ａ～２２２ｃのそれぞれから入力された命令を、外部計算機３に対して通信経路９０を介して到着順に１つずつ順次送信する。すなわち、図４で示される通信経路９０及びバス９１～９３を占有する命令と同様に、モジュール４から外部計算機３に向けて送信される命令によって通信経路９０及びバス９１～９３が占有される場合もあり得る。
　なお、このモジュール４から外部計算機３に送信される命令は、モジュール４が外部計算機３に対して処理を指示する命令そのものに限られず、外部計算機３からの命令に応じてモジュール４が応答する情報も含まれる。この情報は、例えば、モジュール４がセンサ値取得命令に応じて外部計算機３に対して送信するセンサ値である。
　以上に説明したように、本実施の形態１に係るモジュール制御システム１は、バス９１～９３（モジュール４群）のそれぞれに命令を先入れ先出しで出力するバス用命令バッファ２２ａ～２２ｃと、順次入力される命令をバス用命令バッファ２２ａ～２２ｃのいずれかに振り分ける送信制御機能２０と、バス用命令バッファ２２ａ～２２ｃからの命令の出力を制御するタイミング調整機能２３を有する。
　ここで、送信制御機能２０は、入力された命令が、実行順序を守るべき命令の間に挿入されるダミー命令である場合には、入力された命令をバス用命令バッファ２２ａ～２２ｃの全てに分配する。そして、タイミング調整機能２３は、バス用命令バッファ２２ａ～２２ｃの全てにおいて出力する命令がダミー命令となるまで、出力する命令がダミー命令となっているバス用命令バッファ２２からバス（モジュール４群）への命令の出力を抑止する。
　これによれば、ダミー命令よりも前の命令が出力されて、バス用命令バッファ２２ａ～２２ｃの出力にダミー命令が揃うまで、ダミー命令よりも後の命令がモジュール４に出力されて実行されることはない。よって、実行順序を守るべき命令の実行順序を保証することができる。
　例えば、本実施の形態１によるダミー命令による制御を実施せずに、図４に示す命令Ａ～命令Ｆを送信すると、図１０に示すように命令Ａ～命令Ｆが送信される。すなわち、インターフェイスボード２は、外部計算機３から通信経路９０を介して受信した各命令Ａ～命令Ｆを、即時各バス９１～９３に振り分けて送信する。
　したがって、（時間１）では、バス９１に命令Ａが送信され、バス９２に命令Ｄが送信され、バス９３に命令Ｅが送信される。（時間２）では、バス９１に命令Ｂが送信され、バス９３に命令Ｆが送信される。（時間３）では、バス９１に命令Ｃが送信される。このように、命令Ｃの後に実行されるべき命令Ｄが、命令Ｃよりも先にモジュール４に送信されて実行されてしまう。これに対して、本実施の形態１によれば、同様の命令Ａ～命令Ｆを送信する場合においても、図４に示すように命令の順序性を保証することができる。
（実施の形態１の変形例１）
　モジュール制御システム１は、図１、２に示すように、外部計算機３とインターフェイスボード２とを直接接続する形態に限られず、図１１に示すように、外部計算機３とインターフェイスボード２とを処理装置５を介して接続するようにしてもよい。外部計算機３は、通信経路９０を介して処理装置５と接続される。処理装置５は、通信経路９５を介してインターフェイスボード２と接続される。
　処理装置５は、例えば、マイコンボードである。処理装置５は、命令メモリ５０を有する。命令メモリ５０は、外部計算機３から受信した命令が一時的に格納される。命令メモリ５０は、例えばＤＲＡＭ及びＳＲＡＭ等の揮発性の記憶装置である。そして、処理装置５は、外部計算機３から受信した命令を命令メモリ５０に一時的に蓄積してからインターフェイスボード２に対して順次送信するようにしてもよい。よって、命令メモリ５０も、命令を先入れ先出し（ＦＩＦＯ）で命令を格納する。
（実施の形態１の変形例２）
　また、処理装置５の利用方法は、このように外部計算機３から送信された命令を中継するのみに限られず、図１２に示すように、外部計算機３がコンパイラによってソースプログラム３１１を一括解釈することで生成した実行可能プログラムを処理装置５で実行することで、命令をインターフェイスボード２に対して送信するようにしてもよい。
　この変形例では、外部計算機３は、プログラム生成部３２０を有する。外部計算機３のＣＰＵ３００が、上述のコンパイラの機能を担務することでプログラム生成部３２０として機能する。また、プログラム生成部３２０は、実行順序判断部３２を有する。プログラム生成部３２０は、実行順序判断部３２によって実行順序を守るべき命令が検出された場合、その実行順序を守るべき命令を生成して送信するコードの間に、ダミー命令を生成して送信するコードを追加して実行可能プログラムを生成する。外部計算機３は、生成した実行可能プログラムを処理装置５に送信する。
　また、この変形例では、処理装置５は、プログラム実行部３２１を有する。処理装置５のＣＰＵ（図示せず）が、外部計算機３から受信した実行可能プログラムを実行することで、プログラム実行部３２１として機能する。また、プログラム実行部３２１は、ダミー命令生成機能３０と、命令生成部３１とを有する。処理装置５のＣＰＵが実行可能プログラムを実行することで、順次命令を生成してインターフェイスボード２に送信することになる。また、この際には、ダミー命令が生成されて、実行順序を守るべき命令の間に挿入される。すなわち、処理装置５のＣＰＵは、実行可能プログラムを実行することで、命令生成機能３０及び命令生成部３１として機能することになる。
　なお、処理装置５は、実行可能プログラムを受信に応じて即時実行せずに、処理装置５の記憶装置に格納しておいて任意のタイミングで実行するようにしてもよい。これによれば、複数のモジュール４に対して、外部計算機３を接続せずに、処理装置５とインターフェイスボード２のみを接続をすることで制御することができる。そのため、複数のモジュール４で構成されるガジェットの動作範囲の制限を無くすことができる。例えば、外部計算機３とインターフェイスボード２とがケーブルによって接続されたままの状態では、ケーブルの長さによってガジェットの動作範囲に制約ができてしまう。これに対して、処理装置５（例えばマイコンボード）及びインターフェイスボード２のみがガジェットに接続された状態であれば、処理装置５及びインターフェイスボード２は、外部計算機３（例えばＰＣ）と比較して小型であるため、処理装置５及びインターフェイスボード２をガジェットに搭載したまま動作範囲に制約なく動作させることが可能となる。
＜実施の形態２＞
　続いて、実施の形態２について説明する。以下、実施の形態１と同様の内容については適宜省略して説明する。図１３を参照して、実施の形態２に係るモジュール制御システム１に係るインターフェイスボード２及び外部計算機３の構成について説明する。本実施の形態２に係るインターフェイスボード２は、実施の形態１に係るインターフェイスボード２と比較して、さらにオーバーフロー検出部２４を有する。
　オーバーフロー検出部２４は、バス用命令バッファ２２ａ～２２ｃのそれぞれのオーバーフローを検出する。オーバーフロー検出部２４は、バス用命令バッファ２２ａ～２２ｃの少なくとも１つでオーバーフローを検出した場合、オーバーフローの検出を通知する通知信号を外部計算機３に対して送信する。
　外部計算機３のダミー命令生成機能３０及び命令生成部３１は、インターフェイスボード２からの通知信号に応じて、命令の生成・送信を停止する。また、外部計算機３は、インターフェイスボード２をリセットする等して、インターフェイスボード２を復旧させてから命令の送信を再開するようにしてもよい。
　以上に説明したように、本実施の形態２では、オーバーフロー検出部２４は、バス用命令バッファ２２がオーバーフローになったことを検出し、命令の入力元となる外部計算機３に通知する。これによれば、外部計算機３が通知に応じて、インターフェイスボード２のバス用命令バッファ２２ａ～２２ｃがオーバーフローした状態での動作の継続を抑止することができる。そのため、異常発生時に動作が継続されてしまうことを防止することができる。
（実施の形態２の変形例１）
　上記説明では、インターフェイスボード２がバス用命令バッファ２２ａ～２２ｃのオーバーフローを検出するオーバーフロー検出部２４を有する例について説明したが、これに限られない。インターフェイスボード２は、オーバーフロー検出部２４に代えて、バス用命令バッファ２２ａ～２２ｃのバッファフル（バス用命令バッファ２２が一杯になったこと）を検出するバッファフル検出部を有してもよい。
　この変形例１では、バッファフル検出部は、バス用命令バッファ２２ａ～２２ｃの少なくとも１つがバッファフルになったことを検出した場合、バッファフルの検出を通知する通知信号を外部計算機３に対して送信する。外部計算機３のダミー命令生成機能３０及び命令生成部３１は、インターフェイスボード２からの通知信号に応じて、命令の生成・送信を停止する。また、バッファフル検出部は、バス用命令バッファ２２ａ～２２ｃのバッファフルが解消した場合、外部計算機３に対する通信信号の送信を解除してもよい。この場合、外部計算機３のダミー命令生成機能３０及び命令生成部３１は、インターフェイスボード２からの通知信号の送信解除に応じて、命令の生成・送信を再開してもよい。
　本変形例によれば、インターフェイスボード２のバス用命令バッファ２２ａ～２２ｃのオーバーフローを防止することができる。そのため、異常発生時に制御が継続されてしまうことを防止することができる。
（実施の形態２の変形例２）
　また、本実施の形態２においても、図１４に示すように、モジュール制御システム１は、図１１で示した例と同様に外部計算機３とインターフェイスボード２と、を処理装置５を介して接続するようにしてもよい。
　この場合、オーバーフロー検出部２４は、通知信号を処理装置５に対して送信する。処理装置５は、インターフェイスボード２からの通知信号に応じて、命令メモリ５０に蓄積された命令の送信を停止する。なお、変形例１と同様、オーバーフロー検出部２４に代えて、バッファフル検出部を有するようにしてもよい。
　また、図１２で示した例と同様に、外部計算機３がコンパイラによってソースプログラム３１１を一括解釈することで生成した実行可能プログラムを処理装置５で実行することで、命令をインターフェイスボード２に対して送信するようにしてもよい。この場合、実行可能プログラムにインターフェイスボード２からの通知信号に応じて命令の送信を停止する処理を含めておくことで、処理装置５のＣＰＵが、通知信号に応じて命令の送信を停止するようにしてもよい。また、実行可能プログラムに異常時処理を含めておき、処理装置５のＣＰＵが、この実行可能プログラムの実行時に通知信号を受信した場合、異常時処理としてインターフェイスボード２をリセットする等して、インターフェイスボード２を復旧させてから命令の送信を再開するようにしてもよい。
＜実施の形態３＞
　続いて、実施の形態３について説明する。以下、これまでの実施の形態１、２と同様の内容については適宜省略して説明する。
　ここで、命令の実行順序を守りたいケースとして、主に以下の２つがある。
（１）単純に命令の順序を守りたい場合
　例えば、上述したように、第１の命令でセンサ値を取得し、第２の命令で取得したセンサ値に基づいてモータを駆動したい場合である。
（２）制御周期毎に命令を分けたい場合
　例えば、モータ制御では、制御理論に基づいてセンサ値のサンプリングタイミングと、モータへの指令タイミングは、一定周期毎のタイミングが定められる。モータの制御量は、サンプリング及び指令の周期の関数で表され、周期が期待値と異なれば設計通りに動作しない。
　実施の形態１、２では、（１）は実現できていたが、（２）は実現できていなかった。そこで、本実施の形態３では、（１）、（２）を両立できるモジュール制御システム１について説明する。
　図１５を参照して、本実施の形態３に係るインターフェイスボード及び外部計算機の構成について説明する。本実施の形態３に係るインターフェイスボード２は、実施の形態１に係るインターフェイスボード２と比較して、さらにタイマー２５を有する点が異なる。
　タイマー２５は、一定周期の時間が経過したことを周期的に通知する通知信号をＡＮＤ回路２３２に出力する回路である。よって、本実施の形態３に係るＡＮＤ回路２３２は、ダミー命令検出部２３１ａ～２３１ｃの全てから停止信号が入力されており、かつタイマー２５から通知信号が入力されている場合に、ダミー命令検出部２３１ａ～２３１ｃの全てに対してクリア信号を出力する。一方、ダミー命令検出部２３１ａ～２３１ｃのそれぞれからの停止信号及びタイマー２５からの停止信号のうち、少なくとも１つが入力されていない場合には、ダミー命令検出部２３１ａ～２３１ｃに対してクリア信号を出力しない。
　より具体的には、タイマー２５は、一定周期の時間が経過する毎に、一定時間ハイレベルとなるパルス信号をＡＮＤ回路２３２に出力する。したがって、このパルス信号（ハイレベルの信号）は、通知信号に相当する。
　ＡＮＤ回路２３２は、ダミー命令検出部２３１ａ～２３１ｃ及びタイマー２５の全てからハイレベルの信号が入力されている場合、ダミー命令検出部２３１ａ～２３１ｃの全てに対してハイレベルの信号を出力する。一方、ＡＮＤ回路２３２は、ダミー命令検出部２３１ａ～２３１ｃ及びタイマー２５の少なくとも１つからローレベルの信号が入力されている場合、ダミー命令検出部２３１ａ～２３１ｃの全てに対してローレベルの信号を出力する。なお、入力される信号がハイレベルかローレベルかによるバス用命令バッファ２２ａ～２２ｃ及びダミー命令検出部２３１ａ～２３１ｃの動作は、実施の形態１で説明した通りである。
　続いて、図１６を参照して、実施の形態３に係る命令の実行順序について説明する。図１６では、実施の形態１における図４に示す例と同様に、外部計算機３の命令生成部３１が命令Ａ～Ｆの順に命令を生成する例について説明する。なお、タイマー２５が通知信号を出力する周期は、５単位時間毎であり、「時間５」と「時間１０」であるものとする。この場合、「時間１」～「時間３」におけるバス９１～９３の状態については、図４と同様であるため、説明を省略する。
（時間４）
　バス用命令バッファ２２ａ～２２ｃの全てから送信される命令がダミー命令となる。しかしながら、タイマー２５からタイミング調整機能２３に対しては、一定周期Ａの時間の経過は通知されていない。よって、タイミング調整機能２３は、ダミー命令Ａを送信するバス用命令バッファ２２ａ～２２ｃの動作を停止させる。
（時間５）
　タイマー２５は、タイミング調整機能２３に対して一定周期のタイマー通知を行う。よって、バス用命令バッファ２２ａ～２２ｃの全てから送信される命令がダミー命令Ａとなり、かつタイマー２５からタイマー通知が行われたため、タイミング調整機能２３は、バス用命令バッファ２２ａ～２２ｃの動作を再開させる。このとき、バス用命令バッファ２２ａ～２２ｃは、ダミー命令Ａを破棄する。
　これにより、バス用命令バッファ２２ａに格納されたダミー命令Ｂは、バス９１に送信される。バス用命令バッファ２２ｂは、バス９２に命令Ｄを送信する。バス用命令バッファ２２ｃも、バス９３に命令Ｅを送信する。
（時間６）～（時間９）
　バス用命令バッファ２２ｂに格納されたダミー命令Ｂは、バス９２に送信される。バス用命令バッファ２２ｃに格納されたダミー命令Ｂは、バス９３に送信される。バス用命令バッファ２２ａ～２２ｃの全てから送信される命令がダミー命令Ｂとなるが、タイマー２５からタイミング調整機能２３に対しては、タイマー通知は行われていない。タイミング調整機能２３は、ダミー命令Ｂを送信するバス用命令バッファ２２ａ～２２ｃの動作を停止させる。
（時間１０）
　タイマー２５は、タイミング調整機能２３に対して一定周期の時間の経過を通知する。よって、バス用命令バッファ２２ａ～２２ｃの全てから送信される命令がダミー命令Ｂとなり、かつタイマー２５からタイマー通知が行われたため、タイミング調整機能２３は、バス用命令バッファ２２ａ～２２ｃの動作を再開させる。このとき、バス用命令バッファ２２ａ～２２ｃは、ダミー命令Ｂを破棄する。これにより、バス用命令バッファ２２ｃは、バス９３に命令Ｆを送信する。バス９３に接続されるモジュール４は、バス用命令バッファ２２ｃから送信された命令Ｆを受信して実行する。
　上述した本実施の形態３に係るモジュール制御システム１によれば、タイマー２５の周期を制御周期とすることで、制御周期毎にモジュール４を制御することが可能である。また、本実施の形態３に係るモジュール制御システム１によれば、制御周期毎に実行する命令を分けることも可能である。例えば、ダミー命令Ａからダミー命令Ｂまでの命令は、時間５～時間９までの期間で実行し、ダミー命令Ｂ以降の命令は、時間１０～の期間で実行することができる。すなわち、命令Ｄ、Ｅがセンサ値取得命令であり、命令Ｆがモータ駆動命令である場合には、時間５～時間９までの期間でセンサ値取得命令を実行し、時間１０～の期間でモータ駆動命令を実行するといったように、命令を制御周期毎に分けて実行することができる。
　続いて、図１７を参照して、実施の形態３に係るインターフェイスボード２のタイミング調整機能２３の動作について説明する。本実施の形態３に係るタイミング調整機能２３の動作は、図８に示す実施の形態１に係るタイミング調整機能２３の動作と比較して、ステップＳ３６が追加されている点が異なる。
　すなわち、タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃからダミー命令が出力されており、かつタイマー２５の出力が１（ハイレベル）であるか否かを判断する（Ｓ３４、３６）。タイミング調整機能２３は、全てバス用命令バッファ２２ａ～２２ｃからダミー命令が出力されており、かつタイマー２５の出力が１（ハイレベル）であると判断した場合に（Ｓ３４：Ｙｅｓ、Ｓ３６：Ｙｅｓ）、バス用命令バッファ２２ａ～２２ｃのダミー命令を破棄する（Ｓ３５）。これにより、バス用命令バッファ２２ａ～２２ｃからバス９１～９３への命令の出力が再開される（Ｓ３２）。
　一方、タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃからダミー命令が出力されていない、又は、タイマー２５の出力が１（ハイレベル）でないと判断した場合は（Ｓ３４：Ｎｏ又はＳ３６：Ｎｏ）、バス用命令バッファ２２ａ～２２ｃのダミー命令を破棄しない。
　以上に説明したように、本実施の形態３では、タイミング調整機能２３は、バス用命令バッファ２２ａ～２２ｃの全てにおいて出力する命令がダミー命令となり、かつタイマー２５から通知信号が出力されるまで、出力する命令がダミー命令となっているバス用命令バッファ２２からの命令の出力を抑止する。これによれば、タイマー２５の周期毎のタイミングで、ダミー命令に続く命令を実行することができる。よって、所定の制御周期でモジュール４の制御を実施することができる。また、ダミー命令間の命令が、タイマー２５の周期毎に分かれて実行されることになる。すなわち、制御周期毎に命令を分けて実行することもできる。
（実施の形態３の変形例）
　本実施の形態３においても、図１１示す例と同様に、外部計算機３とインターフェイスボード２とを処理装置５を介して接続するようにしてもよい。また、本実施の形態３においても、図１２に示す例と同様に、外部計算機３がコンパイラによってソースプログラム３１１を一括解釈することで生成した実行可能プログラムを処理装置５で実行することで、命令をインターフェイスボード２に対して送信するようにしてもよい。
＜実施の形態４＞
　続いて、実施の形態４について説明する。以下、これまでの実施の形態１～３と同様の内容については適宜省略して説明する。本実施の形態４では、実施の形態２で課題となったオーバーフローの問題と、実施の形態３で課題となった制御周期の問題を同時に解決する構成について説明する。
　図１８を参照して、実施の形態４に係るインターフェイスボード２及び外部計算機３の構成について説明する。本実施の形態４に係る外部計算機３は、実施の形態３に係る外部計算機３と比較して、さらにダミー命令検出部３３を有する。
　ダミー命令検出部３３は、タイミング調整機能２３で検出されるダミー命令のＮ個先のダミー命令を検出する（Ｎは、予め定めた正整数）。すなわち、ダミー命令検出部３３は、インターフェイスボード２に対して送信される最初のダミー命令の送信からＮ個目のダミー命令（最初のダミー命令を含まない）を検出する。言い換えると、ダミー命令検出部３３は、命令の送信開始からＮ＋１個目に送信されるダミー命令を検出する。
　ダミー命令検出部３３は、Ｎ個先のダミー命令を検出した場合、ダミー命令生成機能３０、命令生成部３１、及び実行順序判断部３２の動作を停止させる。言い換えると、ダミー命令生成機能３０及び命令生成部３１は、命令の生成・送信を停止する。
　また、本実施の形態４に係るＡＮＤ回路２３２は、実施の形態３に係るＡＮＤ回路２３２と比較して、ダミー命令検出部２３１ａ～２３１ｃに加えて、さらに外部計算機３のダミー命令検出部３３に対してもクリア信号を送信する。
　ダミー命令検出部３３は、ＡＮＤ回路２３２からのクリア信号の受信に応じて、ダミー命令生成機能３０、命令生成部３１、及び実行順序判断部３２の動作を再開させる。言い換えると、ダミー命令生成機能３０及び命令生成部３１は、命令の生成・送信を再開する。
　これによれば、タイミング調整機能２３においてｘ番目のダミー命令の出力を待ち合わせているときには、外部計算機３ではｘ＋Ｎ番目のダミー命令以降の命令の送信が抑止される。よって、バス用命令バッファ２２ａ～２２ｃには、ｘ番目のダミー命令からｘ＋Ｎ番目のダミー命令までの間に送信される命令しか格納されないことになる。そのため、バス用命令バッファ２２ａ～２２ｃに格納される命令数を抑制し、バス用命令バッファ２２ａ～２２ｃのオーバーフローを防止することができる。
　なお、２回目以降は、ダミー命令検出部３３は、ダミー命令生成機能３０、命令生成部３１、及び実行順序判断部３２の動作を再開させてから、次にインターフェイスボード２に対して送信されるダミー命令（１つのダミー命令）を検出した場合に、ダミー命令生成機能３０、命令生成部３１、及び実行順序判断部３２の動作を停止させるようにすればよい。最初に、Ｎ＋１目のダミー命令までの命令を送信しているため、後は、ダミー命令１つずつで命令の送信停止と送信再開とを繰り返すことで、バス用命令バッファ２２ａ～２２ｃにｘ番目のダミー命令からｘ＋Ｎ番目のダミー命令までの間に送信される命令が格納された状態を維持することができる。
　続いて、図１９を参照して、実施の形態４に係る命令の実行順序について説明する。図１９では、実施の形態３における図１６の例と同様に、外部計算機３の命令生成部３１が命令Ａ～Ｆの順に命令を生成する例について説明する。なお、ここでは、説明を簡略化するために、Ｎの数を１としている。
　図１９に示すように、バス９１～９３の状態については、実施の形態３における図１６に示す例と同様であるが、通信経路９０の状態が異なる。図１６に示すように２番目（Ｎ＋１番目）のダミー命令Ｂが検出された場合、外部計算機３は、命令の生成・送信を停止する。そのため、通信経路９０では、ダミー命令Ｂの送信が完了しないままとなる。この状態は、上述したように、全てのバス９１～９３に対してダミー命令Ａが送信され、かつタイマー２５からパルス信号が出力される「時間５」まで継続される。
　これによれば、バス９１に対してダミー命令Ａが送信されるまで、バス９２、９３に対する命令の送信が停止されることになるが、バス９２、９３に対応するバス用命令バッファ２２ｂ、２２ｃには、ダミー命令Ａとダミー命令Ｂの間に生成された命令のみしか格納されることはない。よって、バス用命令バッファ２２ｂ、２２ｃのオーバーフローを防止することができる。
　以上に説明したように、本実施の形態４では、ダミー命令検出部３３は、所定数のダミー命令のインターフェイスボード２に対する入力に応じて、インターフェイスボード２に対する命令の入力を中断する。タイミング調整機能２３は、バス用命令バッファ２２ａ～２２ｃの全てにおいて出力する命令がダミー命令であり、かつタイマー２５から通知信号が出力された場合に、外部計算機３に対してクリア信号を出力する。そして、ダミー命令検出部３３は、タイミング調整機能２３からの通知信号の出力に応じて、中断していた命令の入力を再開する。
　これによれば、バス用命令バッファ２２ａ～２２ｃに格納される命令数は、最初のダミー命令から所定数のダミー命令の間の命令のみに限られる。よって、バス用命令バッファ２２ａ～２２ｃに格納される命令数を抑制し、バス用命令バッファ２２ａ～２２ｃのオーバーフローを防止することができる。
（実施の形態４の変形例）
　本実施の形態４においても、図２０に示すように、モジュール制御システム１は、図１１に示す例と同様に外部計算機３とインターフェイスボード２とを処理装置５を介して接続するようにしてもよい。
　この場合、図２０に示すように、外部計算機３に代えて処理装置５がダミー命令検出部３３を有するようにしてもよい。処理装置５は、ダミー命令検出部３３によってＮ個先のダミー命令が検出された場合、命令メモリ５０に蓄積された命令の送信を停止する。また、処理装置５は、ダミー命令検出部３３によるクリア信号の受信に応じて、命令メモリ５０に蓄積された命令の送信を再開する。
　また、本実施の形態４においても、図１２に示すように、外部計算機３がコンパイラによってソースプログラム３１１を一括解釈することで生成した実行可能プログラムを処理装置５で実行することで、命令をインターフェイスボード２に対して送信するようにしてもよい。この場合、実行可能プログラムにＮ個先のダミー命令の送信を検出した場合に命令の送信を停止する処理を含めておくことで、処理装置５のＣＰＵが、Ｎ個先のダミー命令の送信に応じて命令の送信を停止する。また、実行可能プログラムにインターフェイスボード２からのクリア信号に応じて命令の送信を再開する処理を含めておくことで、処理装置５のＣＰＵが、クリア信号に応じて命令の送信を再開する。また、本実施の形態４の変形例として、インターフェイスボード２がタイマー２５を有さない形態（実施の形態１において、さらにダミー命令検出部３３を有する形態）で実施することもできる。
＜実施の形態５＞
　続いて、実施の形態５について説明する。以下、これまでの実施の形態１～４と同様の内容については適宜省略して説明する。
　上述したように、命令の実行タイミングを守りたいケースとして、（１）単純に命令の順序を守りたい場合、（２）制御周期毎に命令を分けたい場合が存在する。実際のガジェット（モジュール４）の動作を考慮すると、（１）と（２）を混在させたい場合が多い。すなわち、あるタイミングにおいては（１）を実現させ、他のタイミングでは、さらに（２）も実現させたいという場合が多い。そこで、本実施の形態５では、（１）と（２）を混在させた制御を実現する方法について説明する。
　図２１に示すように、本実施の形態５に係るインターフェイスボード２は、本実施の形態４に係るインターフェイスボード２と比較して、ダミー命令検出機能２１に代えて、順序命令検出部２１１と、周期命令検出部２１２と、ＯＲ回路２１３とを有する点が異なる。
　順序命令検出部２１１は、送信制御機能２０に入力された命令が順序命令である場合、ＯＲ回路２１３にブロードキャスト指示信号を出力する。周期命令検出部２１２は、送信制御機能２０に入力された命令が周期命令である場合、ＯＲ回路２１３にブロードキャスト指示信号を出力する。
　ＯＲ回路２１３は、順序命令検出部２１１及び周期命令検出部２１２のそれぞれから入力される信号の論理和演算により生成された信号を、送信制御機能２０が有するブロードキャスト端子に出力する。言い換えると、ＯＲ回路２１３は、順序命令検出部２１１及び周期命令検出部２１２の少なくとも１つからブロードキャスト指示信号が入力されている場合、ブロードキャスト指示信号を送信制御機能２０に出力する。一方、ＯＲ回路２１３は、順序命令検出部２１１及び周期命令検出部２１２のいずれからもブロードキャスト指示信号が入力されていない場合、ブロードキャスト指示信号を出力しない。
　より具体的には、順序命令検出部２１１及び周期命令検出部２１２は、例えば、次に説明する回路として実現される。順序命令検出部２１１及び周期命令検出部２１２のそれぞれは、ハイレベルとローレベルのいずれかに切り替えられる信号を送信制御機能２０に出力する。順序命令検出部２１１は、送信制御機能２０に対して順序命令が入力されている場合、ハイレベルの信号を出力する。一方、順序命令検出部２１１は、送信制御機能２０に対して順序命令が入力されてない場合、ローレベルの信号を出力する。周期命令検出部２１２は、送信制御機能２０に対して周期命令が入力されている場合、ハイレベルの信号を出力する。一方、周期命令検出部２１２は、送信制御機能２０に対して周期命令が入力されてない場合、ローレベルの信号を出力する。すなわち、ハイレベルの信号は、ブロードキャスト指示信号に相当する。
　したがって、ＯＲ回路２１３は、順序命令検出部２１１及び周期命令検出部２１２の少なくとも１つからハイレベルの信号が入力されている場合、ハイレベルの信号を送信制御機能２０に出力する。一方、ＯＲ回路２１３は、順序命令検出部２１１及び周期命令検出部２１２の両方からローレベルの信号が入力されている場合、ローレベルの信号を送信制御機能２０に出力する。
　このように、本実施の形態５では、ダミー命令として、順序命令と周期命令が存在する。順序命令は、実施の形態１、２で説明したように、（１）単純に命令の順序を守りたい場合におけるダミー命令として機能する。周期命令は、実施の形態３、４で説明したように、（２）制御周期毎に命令を分けたい場合におけるダミー命令として機能する。
　また、図２１に示すように、本実施の形態５に係るインターフェイスボード２は、本実施の形態４に係るインターフェイスボード２と比較して、ダミー命令検出部２３１ａ～２３１ｃに代えて、ダミー命令判断部２３３ａ～２３３ｃを有する点が異なる。また、本実施の形態５に係るインターフェイスボード２は、本実施の形態４に係るインターフェイスボード２と比較して、ＡＮＤ回路２３２に代えて、ＡＮＤ回路２３４、２３５と、ＯＲ回路２３６と、選択回路２３７とを有する点が異なる。ダミー命令判断部２３３ａ～２３３ｃのそれぞれは、順序命令検出部２３３１と、周期命令検出部２３３２と、ＯＲ回路２３３３とを有する。
　ダミー命令判断部２３３ａ～２３３ｃのそれぞれは、バス用命令バッファ２２ａ～２２ｃのそれぞれから出力される命令を監視して、ダミー命令（順序命令及び周期命令）の出力を検出する。ダミー命令判断部２３３ａは、バス用命令バッファ２２ａを監視し、ダミー命令判断部２３３ｂは、バス用命令バッファ２２ｂを監視し、ダミー命令判断部２３３ｃは、バス用命令バッファ２２ｃを監視する。
　ダミー命令判断部２３３ａは、バス用命令バッファ２２ａから順序命令又は周期命令が出力されている場合、バス用命令バッファ２２ａに対して停止信号を出力する。ダミー命令判断部２３３ｂは、バス用命令バッファ２２ｂから順序命令又は周期命令が出力されている場合、バス用命令バッファ２２ｂに対して停止信号を出力する。ダミー命令判断部２３３ｃは、バス用命令バッファ２２ｃから順序命令又は周期命令が出力されている場合、バス用命令バッファ２２ｃに対して停止信号を出力する。また、ダミー命令判断部２３３ａ～２３３ｃのそれぞれは、バス用命令バッファ２２ａ～２２ｃのそれぞれから順序命令が出力されている場合、ＡＮＤ回路２３４に停止信号を出力する。ダミー命令判断部２３３ａ～２３３ｃのそれぞれは、バス用命令バッファ２２ａ～２２ｃのそれぞれから周期命令が出力されている場合、ＯＲ回路２３６に停止信号を出力する。
　より詳細には、ダミー命令判断部２３３ａ～２３３ｃのそれぞれにおいて、対応するバス用命令バッファ２２から順序命令が出力されている場合、順序命令検出部２３３１は、停止信号をＯＲ回路２３３３に出力する。また、対応するバス用命令バッファ２２から周期命令が出力されている場合、周期命令検出部２３３２は、ＯＲ回路２３３３及びＯＲ回路２３６に対して停止信号を出力する。
　ＯＲ回路２３３３は、順序命令検出部２３３１及び周期命令検出部２３３２のそれぞれから入力される信号の論理和演算により生成された信号を、対応するバス用命令バッファ２２及びＡＮＤ回路２３４に対して出力する。言い換えると、ＯＲ回路２３３３は、順序命令検出部２３３１及び周期命令検出部２３３２の少なくとも１つから停止信号が入力されている場合、ＯＲ回路２３３３及びＯＲ回路２３６に対して停止信号を出力する。一方、ＯＲ回路２３３３は、順序命令検出部２３３１及び周期命令検出部２３３２の両方から停止信号が入力されていない場合、停止信号を出力しない。
　より具体的には、順序命令検出部２３３１、周期命令検出部２３３２、及びＯＲ回路２３３３は、例えば、次に説明する回路として実現される。順序命令検出部２３３１及び周期命令検出部２３３２のそれぞれは、ハイレベルとローレベルのいずれかに切り替えられる信号を送信制御機能２０に出力する。順序命令検出部２３３１は、対応するバス用命令バッファ２２から順序命令が出力されている場合、ハイレベルの信号を出力する。一方、順序命令検出部２３３１は、対応するバス用命令バッファ２２から順序命令が出力されていない場合、ローレベルの信号を出力する。周期命令検出部２３３２は、対応するバス用命令バッファ２２から順序命令が出力されている場合、ハイレベルの信号を出力する。一方、周期命令検出部２１２は、対応するバス用命令バッファ２２から順序命令が出力されていない場合、ローレベルの信号を出力する。すなわち、ハイレベルの信号は、停止信号に相当する。
　したがって、ＯＲ回路２３３３は、順序命令検出部２３３１及び周期命令検出部２３３２の少なくとも１つからハイレベルの信号が入力されている場合、対応するバス用命令バッファ及びＡＮＤ回路２３４に対してハイレベルの信号を出力する。一方、ＯＲ回路２３３３は、順序命令検出部２３３１及び周期命令検出部２３３２の両方からローレベルの信号が入力されている場合、対応するバス用命令バッファ及びＡＮＤ回路２３４に対してローレベルの信号を出力する。
　ＡＮＤ回路２３４は、ダミー命令判断部２３３ａ～２３３ｃのそれぞれから入力される信号の論理積演算により生成された信号を、ＡＮＤ回路２３５及び選択回路２３７に対して出力する。ＡＮＤ回路２３４は、ダミー命令判断部２３３ａ～２３３ｃの全てから停止信号が入力されている場合、ＡＮＤ回路２３５に対して停止信号を出力する。この停止信号は、クリア信号として機能する。一方、ＡＮＤ回路２３２は、ダミー命令判断部２３３ａ～２３３ｃの少なくとも１つから停止信号が入力されていない場合、ＡＮＤ回路２３５及び選択回路２３７に対してクリア信号を出力しない。
　ＡＮＤ回路２３５は、ＡＮＤ回路２３４及びタイマー２５のそれぞれから入力される信号の論理積演算により生成された信号を、選択回路２３７に対して出力する。ＡＮＤ回路２３５は、ＡＮＤ回路２３４から停止信号が入力されており、かつタイマー２５から通知信号が入力されている場合、選択回路２３７に対してクリア信号を出力する。一方、ＡＮＤ回路２３５は、ＡＮＤ回路２３４からのクリア信号と、タイマー２５からの通知信号の少なくとも１つが入力されていない場合、選択回路２３７に対してクリア信号を出力しない。
　ＯＲ回路２３６は、ダミー命令判断部２３３ａ～２３３ｃのそれぞれから入力される信号の論理積演算により生成された信号を、選択回路２３７の信号選択端子に対して出力する。ＯＲ回路２３６は、ダミー命令判断部２３３ａ～２３３ｃの少なくとも１つから停止信号が入力されている場合、ＡＮＤ回路２３５のクリア信号を選択する選択信号を選択回路２３７に出力する。一方、ＯＲ回路２３６は、ダミー命令判断部２３３a～２３３ｃのいずれからも停止信号が入力されていない場合、ＡＮＤ回路２３４のクリア信号を選択する選択信号を選択回路２３７に出力する。
　選択回路２３７は、ＯＲ回路２３６からＡＮＤ回路２３４のクリア信号を選択する選択信号が入力されている場合、ＡＮＤ回路２３４から入力されるクリア信号を選択してダミー命令判断部２３３ａ～２３３ｃに出力する。一方、選択回路２３７は、ＯＲ回路２３６からＡＮＤ回路２３５のクリア信号を選択する選択信号が入力されている場合、ＡＮＤ回路２３５から入力されるクリア信号を選択してダミー命令判断部２３３ａ～２３３ｃに出力する。
　より具体的には、ＡＮＤ回路２３４、２３５、ＯＲ回路２３６、及び選択回路２３７は、次に説明するように動作する。ＡＮＤ回路２３４は、ダミー命令判断部２３３ａ～２３３ｃの全てからハイレベルの信号が入力されている場合、ＡＮＤ回路２３５及び選択回路２３７に対してハイレベルの信号を出力する。一方、ＡＮＤ回路２３４は、ダミー命令判断部２３３ａ～２３３ｃの少なくとも１つからローレベルの信号が入力されている場合、ＡＮＤ回路２３５及び選択回路２３７に対してローレベルの信号を出力する。
　ＡＮＤ回路２３５は、ＡＮＤ回路２３４及びタイマー２５の全てからハイレベルの信号が入力されている場合、ＡＮＤ回路２３５及び選択回路２３７に対してハイレベルの信号を出力する。一方、ＡＮＤ回路２３４は、ＡＮＤ回路２３４及びタイマー２５の少なくとも１つからローレベルの信号が入力されている場合、ＡＮＤ回路２３５及び選択回路２３７に対してローレベルの信号を出力する。
　ＯＲ回路２３６は、ダミー命令判断部２３３ａ～２３３ｃの少なくとも１つからハイレベルの信号が入力されている場合、選択回路２３７に対してハイレベルの信号を出力する。一方、ＯＲ回路２３６は、ダミー命令判断部２３３ａ～２３３ｃの全てからローレベルの信号が入力されている場合、選択回路２３７に対してローレベルの信号を出力する。
　選択回路２３７は、ＯＲ回路２３６からハイレベルの信号が入力されている場合、ＡＮＤ回路２３５から入力されている信号を、ダミー命令判断部２３３ａ～２３３ｃのそれぞれに対して出力する。一方、選択回路２３７は、ＯＲ回路２３６からローレベルの信号が入力されている場合、ＡＮＤ回路２３４から入力されている信号を、ダミー命令判断部２３３ａ～２３３ｃのそれぞれに対して出力する。
　したがって、ＯＲ回路２３６から出力されるハイレベルの信号は、ＡＮＤ回路２３５のクリア信号を選択する選択信号に相当する。ＯＲ回路２３６から出力されるローレベルの信号は、ＡＮＤ回路２３４のクリア信号を選択する選択信号に相当する。ＡＮＤ回路２３４、２３５及び選択回路２３７から出力されるハイレベルの信号は、クリア信号に相当する。
　このような構成によれば、バス用命令バッファ２２から順序命令及び周期命令のいずれが出力された場合であっても、そのバス用命令バッファ２２からの命令の出力を停止させることができる。その後に、全てのバス用命令バッファ２２ａ～２２ｃからの出力が順序命令又は周期命令となった場合には、停止させたバス用命令バッファ２２からの命令の出力を再開することができる。このとき、ダミー命令が周期命令である場合には、タイマー２５から一定周期の経過が通知されたときに限り、バス用命令バッファ２２からの命令の出力を再開させることができる。一方、ダミー命令が順序命令である場合には、タイマー２５から一定周期の経過が通知されたか否かに限られず、バス用命令バッファ２２からの命令の出力を再開させることができる。
　よって、外部計算機３によって単純に命令の順序を守りたい命令の間に順序命令を挿入することで、命令の実行順序を保証することができる。そして、外部計算機３によって所定の制御周期毎に分けて実行させたい命令の間に周期命令を挿入することで、命令の実行順序の保証に加えて、それらの命令の所定の制御周期で分けての実行も可能となる。
　また、図２１に示すように、本実施の形態５に係る外部計算機３は、本実施の形態４に係る外部計算機３と比較して、ダミー命令検出部３３に代えて、周期命令検出部３４を有する点が異なる。
　周期命令検出部３４は、タイミング調整機能２３で検出される周期命令のＮ個先の周期命令を検出する（Ｎは、予め定めた正整数）。すなわち、周期命令検出部３４は、実施の形態４に係るダミー命令検出部３３と同様に動作するが、ダミー命令として、順序命令及び周期命令のうち、周期命令のみを検出する点がダミー命令検出部３３とは異なる。
　ここで、ＡＮＤ回路２３５は、外部計算機３の周期命令検出部３４に対しても信号を出力している。よって、実施の形態４に係るダミー命令検出部３３は、ＡＮＤ回路２３２からのクリア信号に応じてダミー命令生成機能３０、命令生成部３１、及び実行順序判断部３２の動作を再開させていたが、周期命令検出部３４は、ＡＮＤ回路２３５からのクリア信号に応じてダミー命令生成機能３０、命令生成部３１、及び実行順序判断部３２の動作を再開させる。
　これによれば、実施の形態４と同様に、バス用命令バッファ２２ａ～２２ｃに格納される命令数を抑制し、バス用命令バッファ２２ａ～２２ｃのオーバーフローを防止することができる。
　続いて、図２２を参照して、実施の形態５に係る命令の実行順序について説明する。図２２では、外部計算機３の命令生成部３１が命令Ａ～Ｇの順に命令を生成する例について説明する。ここで、命令Ｅ、命令Ｆは、実行順序を守るべき命令であるものとする。また、命令Ｃ、命令Ｄ、命令Ｇは、一定周期毎に分けて実行したい命令であるものとする。なお、ここでは、説明を簡略化するために、実施の形態４における図１９に示す例と同様に、Ｎの数を１としている。また、タイマー２５が通知信号を出力する周期も、実施の形態４における図１９に示す例と同様に、５単位時間毎であり、「時間５」と「時間１０」であるものとする。
　この場合、ダミー命令生成機能３０は、命令Ｃと命令Ｄの間に周期命令を挿入し、命令Ｅと命令Ｆの間に順序命令を挿入し、命令Ｄと命令Ｇの間に周期命令を挿入する。よって、外部計算機３は、図２２に「通信経路９０のデータ」として示すように、命令Ａ、命令Ｂ、命令Ｃ、周期命令Ａ、命令Ｄ、命令Ｅ、順序命令、命令Ｆ、周期命令Ｂの順に、命令を順次１つずつ通信経路９０を介してインターフェイスボード２に対して送信する。この場合、「時間１」～「時間４」における状態については、ダミー命令が周期命令になること以外は、図１９に示す例と同様であるため、説明を省略する。
（時間５）
　タイマー２５は、タイミング調整機能２３に対して一定周期のタイマー通知を行う。よって、バス用命令バッファ２２ａ～２２ｃの全てから送信される命令が周期命令となり、かつタイマー２５からタイマー通知が行われたため、タイミング調整機能２３は、バス用命令バッファ２２ａ～２２ｃの動作を再開させる。
　これにより、バス用命令バッファ２２ａに格納された順序命令は、バス９１に送信される。バス用命令バッファ２２ｂに格納された命令Ｄは、バス９２に送信される。バス用命令バッファ２２ｃも、バス９３に命令Ｅを送信する。
（時間６）
　バス用命令バッファ２２ｂに格納された順序命令は、バス９２に送信される。バス用命令バッファ２２ｃに格納された順序命令は、バス９３に送信される。よって、バス用命令バッファ２２ａ～２２ｃの全てから送信される命令が順序命令となる。そのため、タイミング調整機能２３は、タイマー２５からタイマー通知は行われていないが、バス用命令バッファ２２ｂ、２２ｃの動作を再開させる。
（時間７）
　バス用命令バッファ２２ａに格納された周期命令は、バス９１に送信される。一方、動作を再開したバス用命令バッファ２２ｂに格納された周期命令は、バス９２に送信される。バス用命令バッファ２２ｃも、バス９３に命令Ｆを送信する。
（時間８）～（時間９）
　バス用命令バッファ２２ｃに格納された周期命令は、バス９３に送信される。バス用命令バッファ２２ａ～２２ｃの全てから送信される命令が周期命令となるが、タイマー２５からタイミング調整機能２３に対しては、タイマー通知は行われていない。タイミング調整機能２３のダミー命令判断部２３３ａ～２３３ｃは、周期命令を送信するバス用命令バッファ２２ａ～２２ｃの動作を停止させる。
（時間１０）
　タイマー２５は、タイミング調整機能２３に対してタイマー通知を行う。よって、バス用命令バッファ２２ａ～２２ｃの全てから送信される命令が周期命令となり、かつタイマー２５からタイマー通知が行われたため、タイミング調整機能２３は、バス用命令バッファ２２ａ～２２ｃの動作を再開させる。これにより、バス用命令バッファ２２ｂは、バス９２に命令Ｇを送信する。
　上述した本実施の形態５に係るモジュール制御システム１によれば、ここで例示したように、（１）単純に命令の順序を守りたい場合と、（２）制御周期毎に命令を分けたい場合とを混在させて実施することが可能である。例えば、命令Ｄがセンサ値取得命令であり、命令Ｇがモータ駆動命令である場合、制御周期毎に実行する命令を、センサ値取得命令とモータ駆動命令とに分けることができる。また、命令Ｅと命令Ｆのように、順序性のみを考慮して実行することも可能である。
　続いて、図２３を参照して、実施の形態５に係るインターフェイスボード２のタイミング調整機能２３の動作について説明する。本実施の形態５に係るタイミング調整機能２３の動作は、図１７に示す実施の形態３に係るタイミング調整機能２３の動作と比較して、ステップＳ３３の後に、ステップＳ３４～Ｓ３５に代えて、ステップＳ３６～Ｓ４０が実行される点が異なる。
　すなわち、タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃから順序命令が出力されているか否かを判断する（Ｓ３７）。タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃから順序命令が出力されていると判断した場合（Ｓ３７：Ｙｅｓ）、バス用命令バッファ２２ａ～２２ｃの順序命令を破棄する（Ｓ４１）。これにより、バス用命令バッファ２２ａ～２２ｃからバス９１～９３への命令の出力が再開される（Ｓ３２）。一方、タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃから順序命令が出力されていないと判断した場合（Ｓ３７：Ｎｏ）、バス用命令バッファ２２ａ～２２ｃの順序命令を破棄しない。
　また、タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃから周期命令が出力されており、かつタイマー２５の出力が１（ハイレベル）であるか否かを判断する（Ｓ３８、３９）。タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃから周期命令が出力されており、かつタイマー２５の出力が１（ハイレベル）であると判断した場合に（Ｓ３８：Ｙｅｓ、Ｓ３９：Ｙｅｓ）、バス用命令バッファ２２ａ～２２ｃの周期命令を破棄する（Ｓ４０）。これにより、バス用命令バッファ２２ａ～２２ｃからバス９１～９３への命令の出力が再開される（Ｓ３２）。一方、タイミング調整機能２３は、全てのバス用命令バッファ２２ａ～２２ｃから周期命令が出力されていない、又は、タイマー２５の出力が１（ハイレベル）でないと判断した場合は（Ｓ３８：Ｎｏ又はＳ３９：Ｎｏ）、バス用命令バッファ２２ａ～２２ｃの周期命令を破棄しない。
　以上に説明したように、本実施の形態５では、タイミング調整機能２３は、ダミー命令が順序命令である場合、タイマー２５からの通知信号の出力に関わらず、バス用命令バッファ２２ａ～２２ｃの全てにおいて出力する命令が順序命令となるまで、出力する命令が順序命令となっているバス用命令バッファ２２ａからの命令の出力を抑止する。また、タイミング調整機能２３は、ダミー命令が周期命令である場合は、バス用命令バッファ２２ａ～２２ｃの全てにおいて出力する命令が周期命令となり、かつタイマーから通知信号が出力されるまで、出力する命令が周期命令となっているバス用命令バッファ２２ａからの命令の出力を抑止する。
　これによれば、ダミー命令が順序命令である場合には、実施の形態１、２で説明したように（１）単純に命令の順序を守りたい場合における制御を実施することができ、ダミー命令が周期命令である場合は、実施の形態３、４で説明したように、（２）制御周期毎に命令を分けたい場合における制御を実施することができる。よって、（１）単純に命令の順序を守りたい場合の制御と、（２）制御周期毎に命令を分けたい場合の制御とを混在させることができる。
（実施の形態５の変形例）
　本実施の形態５においても、図１１に示す例と同様に、モジュール制御システム１は、外部計算機３とインターフェイスボード２と、を処理装置５を介して接続するようにしてもよい。
　この場合、図２０に示す例と同様に、外部計算機３に代えて処理装置５が周期命令検出部３４を有するようにしてもよい。処理装置５は、周期命令検出部３４によってＮ個先のダミー命令が検出された場合、命令メモリ５０に蓄積された命令の送信を停止する。また、処理装置５は、周期命令検出部３４によるクリア信号の受信に応じて、命令メモリ５０に蓄積された命令の送信を再開する。
　また、本実施の形態５においても、図１２に示すように、外部計算機３がコンパイラによってソースプログラム３１１を一括解釈することで生成した実行可能プログラムを処理装置５で実行することで、命令をインターフェイスボード２に対して送信するようにしてもよい。この場合、実行可能プログラムにＮ個先の周期命令の送信を検出した場合に命令の送信を停止する処理を含めておくことで、処理装置５のＣＰＵが、Ｎ個先の周期命令の送信に応じて命令の送信を停止するようにする。また、実行可能プログラムにインターフェイスボード２からのクリア信号に応じて命令の送信を再開する処理を含めておくことで、処理装置５のＣＰＵが、クリア信号に応じて命令の送信を再開するようにする。
＜実施の形態６＞
　続いて、実施の形態６について説明する。以下、これまでの実施の形態１～５と同様の内容については適宜省略して説明する。
　実施の形態５では、ダミー命令として、順序命令と周期命令を用意した。順序命令と周期命令は、通常は、送信制御機能２０を介して外部計算機３から送信されてきた順に、全てのバス用命令バッファ２２ａ～２２ｃに分配されるため、バス用命令バッファ２２ａ～２２ｃから同時期に出力されるダミー命令にとして順序命令と周期命令が混在することはない。しかしながら、電源雑音などにより処理ミスが生じてしまうと、バス用命令バッファ２２ａ～２２ｃから同時期に出力されるダミー命令にとして順序命令と周期命令が混在した状態となる可能性がある。この場合、実施の形態５では、バス用命令バッファ２２ａ～２２ｃからの命令の出力停止が解除されることはなく、フリーズ状態となってしまうという問題がある。そこで、本実施の形態６では、このフリーズ状態を回避する方法について説明する。
　図２４に示すように、本実施の形態６に係るインターフェイスボード２は、実施の形態５に係るインターフェイスボード２と比較して、さらに、ＯＲ回路２３８と、ＡＮＤ回路２３９とを有する点が異なる。
　本実施の形態６では、ダミー命令判断部２３３ａ～２３３ｃのそれぞれの順序命令検出部２３３１は、さらに、ＯＲ回路２３８にも信号を出力する。また、ＯＲ回路２３６は、さらに、ＡＮＤ回路２３９にも信号を出力する。
　すなわち、ダミー命令判断部２３３は、対応するバス用命令バッファ２２から出力される命令が順序命令及び周期命令のいずれの命令であるかを判断する。ダミー命令判断部２３３は、命令が順序命令である場合には、ＯＲ回路２３８に対して停止信号を出力し、命令が周期命令である場合には、ＯＲ回路２３６に対して停止信号を出力する。
　ＯＲ回路２３８は、ダミー命令判断部２３３ａ～２３３ｃのそれぞれの順序命令検出部２３３１から入力される信号の論理和演算により生成された信号を、ＡＮＤ回路２３９に対して出力する。ＯＲ回路２３８は、ダミー命令判断部２３３ａ～２３３ｃの少なくとも１つから通知信号が入力されている場合、ＡＮＤ回路２３９に対して通知信号を出力する。一方、ＯＲ回路２３８は、ダミー命令判断部２３３a～２３３ｃのいずれからも通知信号が入力されていない場合、ＡＮＤ回路２３９に対して通知信号を出力しない。
　ＡＮＤ回路２３９は、ＯＲ回路２３６及びＯＲ回路２３８のそれぞれから入力される信号の論理積演算により生成された信号を、外部計算機３に対して送信する。ＡＮＤ回路２３９は、ＯＲ回路２３６及びＯＲ回路２３８の全てから通知信号が入力されている場合、外部計算機３に対して通知信号を出力する。一方、ＡＮＤ回路２３９は、ＯＲ回路２３６及びＯＲ回路２３８の少なくとも１つから通知信号が入力されていない場合、外部計算機３に対して通知信号を出力しない。すなわち、ＡＮＤ回路２３９は、ダミー命令判断部２３３ａ～２３３ｃのそれぞれにおけるダミー命令が順序命令であるか周期命令であるかの判断結果に不一致がある場合に通知信号を外部計算機３に送信する。
　より具体的には、ＯＲ回路２３８及びＡＮＤ回路２３９は、次に説明するように動作する。ＯＲ回路２３８は、ダミー命令判断部２３３ａ～２３３ｃの少なくとも１つからハイレベルの信号が入力されている場合、ＡＮＤ回路２３９に対してハイレベルの信号を出力する。一方、ＯＲ回路２３８は、ダミー命令判断部２３３ａ～２３３ｃの全てからローレベルの信号が入力されている場合、ＡＮＤ回路２３９に対してローレベルの信号を出力する。
　ＡＮＤ回路２３５は、ＯＲ回路２３６及びＯＲ回路２３８の全てからハイレベルの信号が入力されている場合、外部計算機３に対してハイレベルの信号を出力する。一方、ＡＮＤ回路２３５は、ＯＲ回路２３６及びＯＲ回路２３８の少なくとも１つからローレベルの信号が入力されている場合、外部計算機３に対してローレベルの信号を出力する。したがって、ハイレベルの信号は、通知信号として機能する。
　このＡＮＤ回路２３９からの通知信号は、外部計算機３に対して異常を通知する信号として機能する。このように、本実施の形態６では、ダミー命令判断部２３３ａ～２３３ｃによる判断結果が不一致である場合に命令の外部計算機３に対して異常を通知する。
　これによれば、外部計算機３は、インターフェイスボード２のＡＮＤ回路２３９からの通知信号に応じて、インターフェイスボード２をリセットする等することができる。そのため、ダミー命令判断部２３３ａ～２３３ｃの全てにおいて順序命令又は周期命令のいずれかが揃うことを合わせる構成において、インターフェイスボード２のフリーズ状態を解消することができる。
（実施の形態６の変形例）
　本実施の形態６においても、実施の形態５と同様に、外部計算機３とインターフェイスボード２とを処理装置５を介して接続するようにしてもよく、外部計算機３に代えて処理装置５が周期命令検出部３４を有するようにしてもよく、外部計算機３がコンパイラによってソースプログラム３１１を一括解釈することで生成した実行可能プログラムを処理装置５で実行するようにしてもよい。
＜実施の形態７＞
　続いて、実施の形態７について説明する。以下、実施の形態１と同様の内容については適宜省略して説明する。図２５を参照して、実施の形態７に係るモジュール制御システム１に係るインターフェイスボード２及び外部計算機３の構成について説明する。本実施の形態７に係るインターフェイスボード２は、実施の形態１に係るインターフェイスボード２と比較して、さらにエラー信号検出部２６と、命令発行情報収集部２７とを有する。
　エラー信号検出部２６は、バス９１～９３を監視する。エラー信号検出部２６は、バス９１～９３においてエラー発生を検出した場合に、エラーの発生を通知する通知信号を命令発行情報収集部２７に出力する。例えば、エラー信号検出部２６は、バス９１～９３の通信規格においてエラーパケットが定義されている場合には、そのエラーパケットを検出したときにエラーが発生したと判断する。また、バス９１～９３の通信規格においてエラーパケットが定義されていない場合には、例えば、モジュール４が通信に関する異常を検出したときにユーザ定義のエラーパケットを送信することで、そのエラーパケットを検出したときにエラーが発生したと判断するようにしてもよい。
　命令発行情報収集部２７は、エラー信号検出部２６からの通知信号に応じて、バス用命令バッファ２２ａ～２２ｃのそれぞれに格納されている命令に関する情報を収集する。この情報の収集は、バス用命令バッファ２２ａ～２２ｃの全てに対して実施してもよく、エラー信号検出部２６によって異常が検出されたバスに対応するバス用命令バッファ２２に対してのみ実施するようにしてもよい。そして、命令発行情報収集部２７は、エラーの発生を通知する通知情報を外部計算機３に対して送信する。この通知情報には、収集した情報が含まれる。この情報は、例えば、バス用命令バッファ２２ａ～２２ｃのそれぞれに格納されている命令の種類及び数などを示す情報である。
　このように、本実施の形態７では、エラー信号検出部２６は、バス用命令バッファ２２ａ～２２ｃとモジュール４群との間のバス９１～９３の異常を検出する。そして、命令発行情報収集部２７は、エラー信号検出部２６によって異常が検出された場合に、バス用命令バッファ２２ａ～２２ｃに格納された命令に関する情報を収集する。
　これによれば、外部計算機３は、どのような命令の送信状況でエラーが発生したのかを把握することができる。よって、例えば、外部計算機３は、インターフェイスボード２のバス用命令バッファ２２ａ～２２ｃをリセットし、エラーが発生した命令から命令を再送する等の復旧処理を実行することが可能となる。
（実施の形態７の変形例）
　また、本実施の形態７においても、図１１と同様に、モジュール制御システム１は、外部計算機３とインターフェイスボード２とを処理装置５を介して接続するようにしてもよい。
　この場合、命令発行情報収集部２７は、処理装置５（図示せず）にも通知情報を送信する。処理装置５は、命令発行情報収集部２７からの通知信号に応じて、命令メモリ５０に蓄積された命令の送信を停止する。そして、外部計算機３は、インターフェイスボード２のバス用命令バッファ２２ａ～２２ｃ及び処理装置５の命令メモリ５０をリセットし、エラーが発生した命令から命令を再送する等の復旧処理を実行すればよい。
　また、図１２と同様に、外部計算機３がコンパイラによってソースプログラム３１１を一括解釈することで生成した実行可能プログラムを処理装置５で実行することで、命令をインターフェイスボード２に対して送信するようにしてもよい。この場合、実行可能プログラムにインターフェイスボード２からの通知信号に応じて命令の送信を停止する処理を含めておくことで、処理装置５のＣＰＵが、通知信号に応じて命令の送信を停止するようにしてもよい。また、実行可能プログラムに異常時処理を含めておき、処理装置５のＣＰＵが、この実行可能プログラムの実行時に通知信号を受信した場合、異常時処理としてインターフェイスボード２のバス用命令バッファ２２ａ～２２ｃをリセットし、エラーが発生した命令から命令を再送する等の復旧を行うようにしてもよい。
＜実施の形態８＞
　続いて、実施の形態８について説明する。以下、実施の形態１と同様の内容については適宜省略して説明する。
　図２６を参照して、実施の形態８に係るモジュール制御システム１に係るインターフェイスボード２及び外部計算機３の構成について説明する。図２６に示すように、本実施の形態８に係るインターフェイスボード２は、実施の形態１に係るインターフェイスボード２と比較して、トリガ命令検出機能２８と、ＯＲ回路２１４とをさらに有する点が異なる。また、本実施の形態８に係る送信制御機能２０は、実施の形態１に係る送信制御機能２０と比較して、ダミー命令生成部２０３をさらに有する点が異なる。
　トリガ命令検出機能２８は、送信制御機能２０に入力された命令がトリガ命令である場合は、ダミー命令生成部２０３及びＯＲ回路２１４に対してブロードキャスト指示信号を出力し、入力された命令がトリガ命令でない場合は、ブロードキャスト指示信号を出力しない。
　ＯＲ回路２１４は、ダミー命令検出機能２１及びトリガ命令検出機能２８のそれぞれから入力された信号の論理和演算により生成された信号を、命令振分部２０１及び命令分配部２０２に出力する。すなわち、本実施の形態８では、実施の形態１と比較して、ダミー命令検出機能２１から出力される信号は、命令振分部２０１及び命令分配部２０２ではなく、ＯＲ回路２１４に入力される。
　ＯＲ回路２１４は、ダミー命令検出機能２１及びトリガ命令検出機能２８の少なくとも１つからブロードキャスト信号が入力されている場合、命令振分部２０１及び命令分配部２０２に対してブロードキャスト信号を出力する。一方、ＯＲ回路２１４は、ダミー命令検出機能２１及びトリガ命令検出機能２８のいずれからもブロードキャスト指示信号が入力されていない場合、命令振分部２０１及び命令分配部２０２に対してブロードキャスト指示信号を出力しない。
　ダミー命令生成部２０３は、トリガ命令検出機能２８からブロードキャスト指示信号が入力された場合、ダミー命令を生成して命令振分部２０１及び命令分配部２０２に対して出力する。すなわち、トリガ命令検出機能２８からダミー命令生成部２０３に対するブロードキャスト指示信号は、ダミー命令生成指示信号として機能する。なお、この場合、命令分配部２０２は、ダミー命令生成部２０３から入力されたダミー命令をバス用命令バッファ２２ａ～２２ｃに対して分配した後に、外部計算機３から入力されたトリガ命令をバッファ２２ａ～２２ｃに対して分配する。
　より具体的には、例えば、次に説明する回路で実現されるダミー命令検出機能２１及びトリガ命令検出機能２８のそれぞれは、ハイレベルとローレベルのいずれかに切り替えられる信号をＯＲ回路２１４に対して出力する。トリガ命令検出機能２８は、送信制御機能２０に入力された命令がトリガ命令である場合は、ＯＲ回路２１４に対してハイレベルの信号を出力する。一方、トリガ命令検出機能２８は、送信制御機能２０に入力された命令がトリガ命令でない場合は、ＯＲ回路２１４に対してローレベルの信号を出力する。
　ＯＲ回路２１４は、ダミー命令検出機能２１及びトリガ命令検出機能２８の少なくとも１つから入力される信号がハイレベルの信号である場合、命令振分部２０１及び命令分配部２０２に対してハイレベルの信号を出力する。一方、ＯＲ回路２１４は、ダミー命令検出機能２１及びトリガ命令検出機能２８の両方から入力される信号がローレベルの信号である場合、命令振分部２０１及び命令分配部２０２に対してローレベルの信号を出力する。なお、実施の形態１で説明したように、この信号は、命令分配部２０２にはそのまま入力され、命令振分部２０１にはインバータ２０９によって反転された信号が入力される。ダミー命令生成部２０３は、トリガ命令検出機能２８からハイレベルの信号が入力された場合に、ダミー命令を生成する。すなわち、ハイレベルの信号は、ブロードキャスト指示信号に相当する。
　このような構成によれば、外部計算機３からトリガ命令が送信された場合、バス用命令バッファ２２ａ～２２ｃの全てに対して、ダミー命令を格納するとともに、そのダミー命令の次にトリガ命令を格納することができる。これまでの実施の形態１～７においても説明したように、バス用命令バッファ２２ａ～２２ｃからの出力は、ダミー命令で待ち合わせを行うことで、命令の順序性を保証している。よって、ダミー命令の次の命令は、バス９１～９３のそれぞれに同時に送信され、命令の実行タイミングを合わせることができる。よって、本実施の形態８では、外部計算機３の命令生成部３１がモジュール４での実行タイミングを合わせたい命令をトリガ命令として送信することで、その命令の実行タイミングを合わせることを可能としている。
　続いて、図２７を参照して、実施の形態８に係る命令の実行順序について説明する。図２７では、外部計算機３の命令生成部３１が命令Ａ～Ｃ、トリガ命令、命令Ｄ～Ｆの順に命令を生成する例について説明する。ここで、命令Ｄ、命令Ｆは、実行順序を守るべき命令であるものとする。
　この場合、外部計算機３のダミー命令生成機能３０は、命令Ｄと命令Ｆの間にダミー命令を挿入する。よって、外部計算機３は、図４に「通信経路９０のデータ」として示すように、命令Ａ、命令Ｂ、命令Ｃ、トリガ命令、命令Ｄ、命令Ｅ、ダミー命令、命令Ｆの順に、命令を順次１つずつ通信経路９０を介してインターフェイスボード２に対して送信する。
　また、この場合、ダミー命令生成部２０３は、命令Ｃとトリガ命令の前にダミー命令を挿入する。したがって、「時間１」～「時間４」におけるバス９１～９３の状態については、図４に示す例と同様となるため、説明を省略する。
（時間５）
　「時間４」でバス用命令バッファ２２ｂ、２２ｃの動作が再開されるため、全てのバス用命令バッファ２２ａ～２２ｃのそれぞれは、ダミー命令の次に格納されたトリガ命令を、バス９１～９３のそれぞれに送信する。そのため、バス９１～９３のそれぞれに接続されるモジュール４でトリガ命令が同時に実行される。
　「時間６」以降の動作については、図４に示す例の「時間５」以降と同様の動作となるため、説明を省略する。このように、本実施の形態８では、実行順序を守るべき命令の追い越しを抑止するために行われるダミー命令の待ち合わせを利用して、トリガ命令を同時に実行することを可能としている。
　続いて、図２８を参照して、実施の形態８に係るインターフェイスボード２の送信制御機能２０、ダミー命令検出機能２１、及びトリガ命令検出機能２８の動作について説明する。実施の形態８に係るインターフェイスボード２の動作は、図１に示す実施の形態１に係るインターフェイスボード２の動作と比較して、さらに、ステップＳ２４～Ｓ２６を有する点が異なる。
　すなわち、トリガ命令検出機能２８は、外部計算機３から受信した命令がトリガ命令であるか否かを判断する（Ｓ２４）。ダミー命令生成部２０３は、外部計算機３から受信した命令がトリガ命令であると判断された場合（Ｓ２４：Ｙｅｓ）、ダミー命令を生成してトリガ命令の前に挿入する（Ｓ２５）。送信制御機能２０は、命令分配部２０２によって、そのダミー命令とトリガ命令を全てのバスに分配する（Ｓ２６）。
　外部計算機３から受信した命令がトリガ命令でなくダミー命令である場合は（Ｓ２４：Ｎｏ、Ｓ２１：Ｙｅｓ）、ステップＳ２３が実行される。外部計算機３から受信した命令がトリガ命令及びダミー命令のいずれでもない場合は（Ｓ２４：Ｎｏ、Ｓ２１：Ｎｏ）、ステップＳ２２の処理が実行される。
　以上に説明したように、本実施の形態８では、送信制御機能２０は、入力された命令がトリガ命令である場合には、トリガ命令の前にダミー命令を挿入して、トリガ命令と共にバス用命令バッファ２２ａ～２２ｃの全てに分配する。
　これによれば、バス用命令バッファ２２ａ～２２ｃの全てにおいてダミー命令の出力が揃う仕組みを利用して、全てのバス９１～９３に対してトリガ命令を同時に送信することで、トリガ命令を同時に実行することができる。
（実施の形態８の変形例１）
　本実施の形態８においても、図１１示す例と同様に、外部計算機３とインターフェイスボード２とを処理装置５を介して接続するようにしてもよい。また、本実施の形態３においても、図１２に示す例と同様に、外部計算機３がコンパイラによってソースプログラム３１１を一括解釈することで生成した実行可能プログラムを処理装置５で実行することで、命令をインターフェイスボード２に対して送信するようにしてもよい。
（実施の形態８の変形例２）
　以上の説明では、トリガ命令の実行タイミングを揃えるためのダミー命令を送信制御機能２０において生成して挿入するようにしていたが、これに限られない。外部計算機３において、ダミー命令生成機能３０がダミー命令を生成して、トリガ命令の前に挿入するようにしてもよい。これによれば、送信制御機能２０においてダミー命令生成部２０３は不要となる。
＜実施の形態９＞
　続いて、実施の形態９として、モジュール制御システム１のより具体的な第１の構成例について説明する。
　図２９～図３１に示すように、実施の形態９に係るモジュール制御システム１は、インターフェイスボード２と、外部計算機３と、複数のモジュール４と、処理装置５と、サーバー６とを有する。
　図２９に示すように、サーバー６は、コミュニティー提供部６１と、オンラインショップ提供部６２と、記憶部６３とを有する。サーバー６は、インターネットを介して外部計算機３と接続される。
　コミュニティー提供部６１は、外部計算機３に対してインターネットコミュニティーサービスを提供する。オンラインショップ提供部６２は、外部計算機３に対してオンラインショップサービスを提供する。
　記憶部６３は、モジュールデータ６０１及び設計データ６０２等が格納される。すなわち、記憶部６３は、これらのデータ６０１、６０２を格納可能な記憶装置を含む。記憶装置は、例えば、メモリ及びハードディスク等である。モジュールデータ６０１は、モジュール４のデータである。モジュールデータ６０１は、例えば、モジュール４の形状、重さ、及び物理特性などを示す。モジュールデータ６０１は、モジュール４の種類だけ用意される。設計データ６０２は、複数のモジュール４によって構築されるガジェットの仮想モデルを示すデータである。
　これにより、外部計算機３のユーザは、コミュニティー提供部６１によって提供されるコミュニティーを利用することで、例えば、サーバー６において他のユーザとの間で、自身が作成した設計データ６０２を共有することができる。また、外部計算機３のユーザは、オンラインショップ提供部６２によって提供されるオンラインショップから設計データ６０２、設計データを作成するためのソフトウェア、及びモジュール４等を購入することができる。
　図２９に示すように、外部計算機３は、設計機能３３０と、ＵＳＢ（Universal Serial Bus）通信機能３３７とを有する。設計機能３３０は、記憶機能３３１と、ＧＵＩ（Graphical User Interface）ベースのモジュール組立て機能３３２と、表示機能３３３と、物理シミュレーション機能３３４と、プログラミング環境３３５と、制御設計ツール３３６とを有する。外部計算機３は、これらの機能３３１～３３６を連携させた設計機能３３０を有することで、ユーザが快適にガジェット及びそれを動作させるプログラムを設計できる環境を提供している。
　記憶機能３３１は、サーバー３から取得したモジュールデータ６０１及び設計データ６０２等が格納される。記憶機能３３１は、これらのデータ６０１、６０２を格納可能な記憶装置を含む。記憶装置は、例えば、メモリ及びハードディスク等である。
　モジュール組立て機能３３２は、ユーザがＧＵＩベースで仮想的にモジュール４を組み立ててガジェットの仮想モデルを作成する機能を提供する。このようにして作成された仮想モデルを示す設計データ６０２が記憶機能３３１に格納される。ユーザは、外部計算機３の入力装置を操作することによって仮想モデルを作成することができる。
　表示機能３３３は、モジュール４及びガジェットの仮想モデルを３次元コンピュータグラフィックスで表示する。より具体的には、表示機能３３３は、外部計算機３のＣＰＵが、外部計算機３が有する表示装置に対して、それらの画像を表示することによって実現される。
　物理シミュレーション機能３３４は、設計データ６０２が示す仮想モデルによって、ガジェットの動作シミュレーションを実施する機能を提供する。物理シミュレーション機能３３４は、ガジェットを構成するモジュール４のモジュールデータ６０１を利用することで、モジュール４の形状などを考慮した動作シミュレーションを実施することが可能である。
　プログラミング環境３３５は、上述のソースプログラム３１１を作成するための環境をユーザに対して提供するものである。プログラミング環境３３５は、例えば、統合開発環境である。ユーザは、プログラミング環境３３５を利用して、外部計算機３の入力装置を操作することによってソースプログラム３１１を作成する。
　制御設計ツール３３６は、複数のモジュール４を制御するソースプログラム３１１の自動生成ツールである。例えば、制御設計ツール３３６は、設計データ６０２に基づいて、ソースプログラム３１１を自動生成するツールであってもよい。
　ＵＳＢ通信機能３３７は、インターフェイスボード２との間で、ＵＳＢ通信規格による通信を実現する機能である。すなわち、本実施の形態９では、外部計算機３とインターフェイスボード２とを接続する通信経路９０がＵＳＢバスである例について説明する。
　図３０に示すように、処理装置５は、処理機能５１と、ＵＳＢ通信機能５２と、ＳＰＩ通信機能５３と、電圧変換部５４と、アナログ入出力部５５と、デジタル入出力部５６とを有する。
　処理機能５１は、処理装置５を統括的に制御する。処理機能５１は、ＣＰＵ及びメモリ等（図示せず）を有し、ＣＰＵがメモリに格納されたプログラムを実行することで、処理装置５としての機能を実現する。例えば、処理機能５１は、ＵＳＢ通信機能５２を介して外部計算機３から命令を受信する。処理機能５１は、受信した命令を、ＳＰＩ（Serial Peripheral Interface）通信機能５３を介してインターフェイスボード２に送信する。この場合、処理機能５１が有するメモリは、命令メモリ５０として機能する。また、処理機能５１は、メモリに格納された実行可能プログラムをＣＰＵによって実行することで、プログラム実行部３０１としても機能することができる。
　ＵＳＢ通信機能５２は、外部計算機３との間で、ＵＳＢ通信規格による通信を実現する機能である。ＳＰＩ通信機能５３は、インターフェイスボード２との間で、ＳＰＩ通信規格による通信を実現する機能である。すなわち、本実施の形態９では、処理装置５とインターフェイスボード２とを接続する通信経路９５がＳＰＩバスである例について説明する。
　電圧変換部５４は、バッテリ８０から供給される電圧をインターフェイスボード２に対して供給可能な電圧に変換する。Ｖｄｄ出力部５４１は、電圧変換部５４によって変換された電圧を、電源電圧としてインターフェイスボード２に対して供給する。Ｇｎｄ出力部５４２は、グランド電圧をインターフェイスボード２に対して供給する。
　アナログ入出力部５５は、アナログ入出力部５５のコネクタに接続される装置から任意のアナログ信号の入力を受ける。アナログ入出力部５５は、入力されたアナログ信号を処理機能５１及びインターフェイスボード２に出力する。デジタル入出力部５６は、デジタル入出力部５６のコネクタに接続される装置から任意のデジタル信号の入力を受ける。デジタル入出力部５６は、入力されたデジタル信号を処理機能５１及びインターフェイスボード２に出力する。
　これによれば、インターフェイスボード２に対して外部の装置からのアナログ信号及びデジタル信号を処理装置５のコネクタを介して供給することが可能となる。そのため、例えば、インターフェイスボード２上に処理装置５を重ねて配置したとしても、インターフェイスボード２への外部の装置からのアナログ信号及びデジタル信号の供給が阻害されることはない。
　図３０に示すように、インターフェイスボード２は、送信機能２００と、受信機能２２０と、ＳＰＩ通信機能２９０と、複数のＩ２Ｃ通信機能２９１ａ～２９１ｄと、コネクタ２９２ａ～２９２ｈを有する。
　送信機能２００及び受信機能２２０については、これまでの実施の形態１～８で説明した通りである。ＳＰＩ通信機能２９０は、処理装置５との間で、ＳＰＩ通信規格による通信を実現する機能である。Ｉ２Ｃ通信機能２９１ａ～２９１ｄのそれぞれは、モジュール４との間で、コネクタ２９２ａ～２９２ｈを介したＩ２Ｃ通信規格による通信を実現する機能である。図３０では、４つのコネクタ２９２ａ～２９２ｄのそれぞれに対してモジュール４が接続される例について説明する。４つのコネクタ２９２ａ～２９２ｄのそれぞれに対して複数のモジュール４が接続されることで、インターフェイスボード２及び複数のモジュール４の内部の信号線が接続されてバス９１～９４が形成される。コネクタ２９２ａ～２９２ｈは、典型的には、４ピンのコネクタである。この場合、バス９１～９４のそれぞれは、２本の信号線と、１本の電源電圧線と、１本のグランド電圧線とを含む。電源電圧線には、Ｖｄｄ出力部５４１から出力された電源電圧が供給される。グランド電圧線には、Ｇｎｄ出力部５４２から出力されたグランド電圧が供給される。
　上述したように、送信機能２００は、送信制御機能２０を介して処理装置５から受信した命令をバス９１～９４に振り分け又は分配して送信することが可能である。送信機能２００、受信機能２２０、ＳＰＩ通信機能２９０、Ｉ２Ｃ通信機能２９１ａ～２９１ｄは、例えば、マイコン２０００によって実現される。
　図３１に示すように、モジュール４は、マイコン４０と、コネクタ４８とを有する。上述したように、インターフェイスボード２のコネクタ２９２ａ～２９２ｄと、複数のモジュール４のコネクタ４８とが接続されることで、バス９１～９４が形成される。マイコン４０は、インターフェイスボード２からコネクタ４８を介して供給される電源電圧及びグランド電圧によって動作する。また、マイコン４０は、インターフェイスボード２からコネクタ４８を介して供給される信号によって命令を受信し、実行する。
　ここで、モジュール４は、様々な態様をとることができる。例えば、図３１に示すように、センサ４１、ＡＣ（Alternating Current）モータ４３、ＤＣ（Direct Current）モータ４４、アナログ入出力モジュール４５、デジタル入出力モジュール４６、通信規格対応モジュール４７のうち、いずれか１つ以上を有するようにしてよい。センサ４１については、実施の形態１で説明した通りである。
　ＡＣモータ４３は、ＡＣ電源８１から供給される交流電流によって駆動される。ＤＣモータ４４は、バッテリ８０から供給される直流電流によって駆動される。このように、モジュール４内において、バス９１～９４を介して供給される電力では電力不足となる装置が存在する場合には、バッテリ８０及びＡＣ電源８１からその装置に対して直接電力を供給するようにしてもよい。また、図３１に示すように、複数のモジュール４は、ＡＣモータ４３を有するモジュール４と、ＤＣモータ４４を有するモジュール４とを混在させる例に限られない。ＡＣモータ４３を有するモジュール４と、ＤＣモータ４４を有するモジュール４のうち、いずれか１つのみを利用してもよい。また、図３１に示すように、ＡＣ電源８１からの交流電流をＡＣ／ＤＣ変換器８２によって直流電流に変換してモジュール４内の装置（図３１の例ではアナログ入出力モジュール４５）に供給するようにしてもよい。
　アナログ入出力モジュール４５は、外部の装置に対してアナログ信号による入出力を行う。デジタル入出力モジュール４６は、外部の装置に対してデジタル信号による入出力を行う。このように、モジュール４は、外部の装置と接続し、その外部の装置との間で任意の信号を送受信することで動作するものであってもよい。
　通信規格対応モジュール４７は、外部の装置と任意の通信規格による通信によって情報を送受信する。なお、この通信は、有線であってもよく、無線であってもよい。このように、モジュール４は、外部の装置と情報を送受信することで動作するものであってもよい。
　続いて、実施の形態９に係るモジュール制御システム１の動作例について説明する。図３２を参照して、実施の形態９に係るモジュール制御システム１の動作について説明する。なお、ここでは、制御周期（例えば１０ｍｓｅｃ）毎の期間を「制御期間」として示している。
　図３２に示すように、第１の制御期間で、処理装置５からＳＰＩ通信によってインターフェイスボード２に対して、周期命令、センサ値取得命令Ａ～Ｆ、及びモータ駆動命令Ａ～Ｇが送信されるものとする。
　上述したように、タイミング調整機能２３によって各バス９１～９４に対する命令が周期命令となるまで待ち合わせが行われる。そのため、周期命令に続くセンサ値取得命令Ａ～Ｆ及びモータ駆動命令Ａ～Ｇが、各バス９１～９４において周期命令がそろったタイミングから一斉に送信され、モジュール４で実行される。
　この際、センサ値取得命令Ａ～Ｆによって取得されたセンサ値Ａ～Ｆのそれぞれは、随時、モジュール４からＳＰＩ通信によって処理装置５に送信される。さらに、このセンサ値は、処理装置５から外部計算機３に送信される。外部計算機３は、モジュール４から送信されたセンサ値Ａ～Ｆに基づいて、次の第２の制御周期におけるモータ駆動命令Ａ～Ｉにおける指令値を計算する。
　図３２に示すように、第２の制御期間で、処理装置５からＳＰＩ通信によってインターフェイスボード２に対して、周期命令、センサ値取得命令Ａ～Ｅ、及びモータ駆動命令Ａ～Ｉが送信されるものとする。
　上述と同様に、タイミング調整機能２３によって各バス９１～９４に対する命令が周期命令となるまで待ち合わせが行われる。そのため、周期命令に続くセンサ値取得命令Ａ～Ｅ及びモータ駆動命令Ａ～Ｉが、各バス９１～９４において周期命令がそろったタイミングから一斉に送信され、モジュール４で実行される。
　このように、周期命令を利用した制御では、前述したとおり、制御周期毎に命令を分けることができる。そして、それらの命令を繰り返し実行することでガジェット（モジュール４）を制御することができる。これは、例えば、図３２に示すようなセンサ値に基づくモータ制御に好適である。モータ制御では、センサ値の取得と、そのセンサ値によるモータの駆動とが繰り返される。それに対して、周期命令を利用した制御によれば、制御周期毎に、センサ値の取得と、モータの駆動とを繰り返すことができ、好適なモータ制御を実現することができる。また、ここで説明したように、制御期間において、モータ駆動命令と、その次の制御期間におけるモータ駆動命令の生成に利用するためのセンサ値を取得するセンサ値取得命令を同時に実行することで、各制御周期でモータ駆動を連続的に実施することができる。
　このように、これまでの実施の形態１～８で説明した内容は、実施の形態９に係るモジュール制御システム１のように開発環境が組み込まれた統合的なシステムにおいても阻害なく実施することが可能である。
＜実施の形態１０＞
　続いて、実施の形態１０について説明する。実施の形態１０として、モジュール制御システム１のより具体的な第２の構成例について説明する。図３３～図３５を参照して、実施の形態１０に係るモジュール制御システム１の構成について説明する。図３３では、サーバー６を図示していないが、当然に、実施の形態１０に係るモジュール制御システム１においても、サーバー６を有するようにしてもよい。
　図３３に示すように、実施の形態１０に係る外部計算機３は、実施の形態９に係る外部計算機３と比較して、接続モジュール一覧表示機能３４０をさらに有するという点が異なる。接続モジュール一覧表示機能３４０は、インターフェイスボード２に接続される複数のモジュール４の一覧を表示機能３３３によって表示する。
　図３３に示すように、実施の形態１０に係る処理装置５は、実施の形態９に係る処理装置５と比較して、Ｉ２Ｃ通信機能５７と、割り込み機能５８と、Ｖｄｄ出力機能５４３とをさらに有するという点が異なる。
　Ｉ２Ｃ通信機能５７は、インターフェイスボード２との間で、Ｉ２Ｃ通信規格による通信を実現する機能である。すなわち、本実施の形態１０では、ＳＰＩ通信規格による通信経路９５とは別に命令を送信する通信経路を有している。
　割り込み機能５８は、インターフェイスボード２からの割り込み信号を受信する機能である。
　Ｖｄｄ出力部５４３は、電圧変換部５４によって変換された電圧を、電源電圧としてインターフェイスボード２に対して供給する。本実施の形態１０に係る電圧変換部５４は、バッテリ８０から供給される電圧を変換し、第１の電圧と、第１電圧とは異なる第２の電圧とを生成する。そして、Ｖｄｄ出力部５４１は、第１の電圧をインターフェイスボード２に対して供給し、Ｖｄｄ出力部５４２は、第２の電圧をインターフェイスボード２に対して供給する。
　接続モジュール一覧取得機能５１０は、インターフェイスボード２に接続される複数のモジュール４の一覧を取得し、その複数のモジュール４の一覧を示す一覧情報を外部計算機３に対して送信する。これにより、外部計算機３の接続モジュール一覧表示機能３４０は、処理装置５から受信した一覧情報に基づいて、複数のモジュール４の一覧を表示することができる。これによれば、ユーザは、ガジェットを構成する複数のモジュール４を容易に確認することができる。
　なお、接続モジュール一覧取得機能５１０は、複数のモジュール４のそれぞれに対して、モジュール情報返信命令を送信することで、複数のモジュール４の一覧を取得する。複数のモジュール４のそれぞれは、処理装置５からのモジュール情報返信命令に応じて、自身を特定する情報を処理装置５に対して返信する。この情報は、例えば、各モジュール４に対して一意に割り当てられたモジュールＩＤである。この場合、複数のモジュール４の一覧として、複数のモジュール４のモジュールＩＤの一覧が取得される。
　このモジュール４の一覧の取得は、例えば、上述の実行可能プログラムにモジュール情報返信命令を送信する処理を含めておき、処理機能５１がその実行可能プログラムを実行することで実現する。
　図３４に示すように、本実施の形態１０に係るインターフェイスボード２は、実施の形態９に係るインターフェイスボード２と比較して、さらに、複数の割込み検出部２５０ａ～２５０ｄと、ＯＲ回路２５１と、停止命令機能２６０と、複数のエラー検出部２６１ａ～２６１ｄと、複数の過電流検出部２６２ａ～２６２ｄと、過電流検出部２６３と、選択回路２９３、２９４と、振分回路２９５と、複数の電圧変換部２９６ａ～２９６ｄとを有する。また、本実施の形態１０に係るインターフェイスボード２は、実施の形態９に係るインターフェイスボード２と比較して、Ｉ２Ｃ通信機能２９１ｄに代えて、ＲＳ４８５通信機能２９７を有する。
　複数の割込み検出部２５０ａ～２５０ｄのそれぞれは、バス９１～９４のそれぞれに送信される割り込みパケットを検出する。複数の割込み検出部２５０ａ～２５０ｄのそれぞれは、割り込みパケットを検出した場合、ＯＲ回路２５１に対して割り込み信号を出力する。ＯＲ回路２５１は、複数の割込み検出部２５０ａ～２５０ｄのそれぞれからの論理和演算により生成された信号を処理装置５の割り込み機能５８に対して送信する。すなわち、ＯＲ回路２５１は、複数の割込み検出部２５０ａ～２５０ｄの少なくとも１つから割り込み信号が入力されている場合、処理装置５の割り込み機能５８に対して割り込み信号を送信する。例えば、モジュール４は、緊急に対処が必要な事象を検出した場合、割り込みパケットを送信する。これによれば、処理機能５１は、その割り込みパケットに基づく割り込み信号を割り込み機能５８を介して受信したときに、その事象に対して迅速に対処することができる。
　停止命令機能２６０は、エラー検出部２６１ａ～２６１ｄによってエラーが検出された場合、及び、過電流検出部２６２ａ～２６２ｄ、２６３によって過電流が検出された場合、処理装置５に対して停止命令を送信する。処理装置５は、インターフェイスボード２の停止命令機能２６０からの停止命令に応じて、異常時処理を実施する。異常時処理は、例えば、インターフェイスボード２をリセットする又はガジェット（複数のモジュール４）を停止させる等である。これによれば、ガジェットの誤動作を防止することができる。
　複数のエラー検出部２６１ａ～２６１ｄのそれぞれは、バス９１～９４のそれぞれに送信されるエラーパケットを、上述のエラーとして検出する。複数の過電流検出部２６２ａ～２６２ｄのそれぞれは、バス９１～９４のそれぞれに対して電圧変換部２９６ａ～２９６ｄのそれぞれから供給される信号の過電流を、上述のエラーとして検出する。過電流検出部２６３は、バス９１～９４のそれぞれに対してＶｄｄ出力部５４１、５４３から選択回路２９３を介して電源電圧とともに供給される電流の過電流を、上述のエラーとして検出する。
　選択部２９３は、Ｖｄｄ出力部５４１から供給される電圧と、Ｖｄｄ出力部５４３から供給される電圧のいずれか１つを選択して、電源電圧としてバス９１～９４のそれぞれに供給する。ここで、どちらの電圧が選択されるかは、処理装置５の処理機能５１が選択部２９３に対して入力する信号によって切り替えられる。処理機能５１は、使用されるモジュール４の動作電圧に応じて、適切な電圧を選択する。
　選択部２９４は、処理装置５のＩ２Ｃ通信機能５７から送信された命令と、インターフェイスボード２のＩ２Ｃ通信機能２９１ａから送信された命令のいずれかを選択してバス９１に対して送信する。ここで、どちらの命令が選択されるかは、処理装置５の処理機能５１が選択部２９４に対して入力する信号によって切り替えられる。これによれば、モジュール４の動作をデバッグしたい場合に、送信機能２００を経由せず、直接任意の命令をＩ２Ｃ通信機能５７経由でモジュール４に対して送信することができる。
　振分部２９５は、送信機能２００から送信された命令を、Ｉ２Ｃ通信機能２９１ｃ及びＲＳ４８５通信機能２９７のいずれか１つに振り分ける。これによれば、複数のモジュール４において異なる通信規格のモジュール４を混在させることが可能となる。例えば、Ｉ２Ｃ通信に対応したモジュール４だけでなく、ＲＳ４８５通信に対応したモジュール４も利用したい場合、コネクタ２９２ｃの先ではなく、コネクタ２９２ｄの先にそのモジュール４を接続する。これによれば、コネクタ２９２ａ、２９２ｂに接続されたＩ２Ｃ通信に対応したモジュール４と、コネクタ２９２ｄに接続されたＲＳ４８５通信に対応したモジュール４とから構成されるガジェットを制御することができる。なお、全てＩ２Ｃ通信に対応したモジュール４でガジェット構成する場合には、コネクタ２９２ｄの先ではなく、コネクタ２９２ｃの先にモジュール４を接続すればよい。ここで、振分部２９５がＩ２Ｃ通信機能２９１ｃ及びＲＳ４８５通信機能２９７のどちらに命令を振り分けるかは、処理装置５の処理機能５１が振分部２９５に対して入力する信号によって切り替えられる。
　電圧変換部２９６ａ～２９６ｄのそれぞれは、選択部２９３から入力される電圧を、バス９１～９４のそれぞれの信号に利用可能な電圧に変換する。
　ＲＳ４８５通信機能２９２は、モジュール４との間でＲＳ４８５通信規格による通信を実現する機能である。ＲＳ４８５通信機能２９７は、コネクタ２９２ｄに接続されたバス９４に対する通信を実現する。
　図３５に示すように、モジュール４は、マイコン４０と、モータ４２と、コネクタ４８と、エラー検知部４９とを有する。コネクタ４８及びモータ４２については、これまでの実施の形態１～９で説明した通りである。
　マイコン４０は、処理機能４００と、記憶装置４１０とを有する。処理機能４００は、動作制御部４０１と、エラー対応制御部４０２、４０３とを有する。
　動作制御部４０１は、モータ４２の異常が検出されていない通常状態におけるモータ４２の制御を実行する。エラー対応制御部４０２、４０３は、モータ４２の異常が検出された異常状態におけるモータ４２の制御を実行する。
　ここで、記憶装置４１０は、異常状態において、エラー対応制御部４０２及びエラー対応制御部４０３のいずれによる制御を実行するか否かを示す選択情報が予め格納される。処理機能４００は、異常状態では、記憶装置４１０に格納された選択情報に応じて、エラー対応制御部４０２及びエラー対応制御部４０３のいずれによる制御を実施するかを決定し、決定した制御を実施する。これによれば、例えば、モジュール４が利用されるガジェットに応じて、異常状態において、エラー対応制御部４０２及びエラー対応制御部４０３のいずれによる制御を実行するかを変更することができる。
　エラー検知部４９は、上述のモータ４２の異常を検出する。エラー検知部４９は、モータ４２の異常を検出した場合、処理機能４００に通知する。
　続いて、モジュール制御システム１のより具体的な第２の動作例について説明する。図３６を参照して、実施の形態１０に係るモジュール制御システム１の動作について説明する。なお、ここでは、制御周期（例えば１０ｍｓｅｃ）毎の期間を「制御期間」として示している。
　図３６に示すように、図３２を参照して実施の形態９で説明した例と同様に、第１の制御期間で、処理装置５からＳＰＩ通信によってインターフェイスボード２に対して、周期命令、センサ値取得命令Ａ～Ｆ、及びモータ駆動命令Ａ～Ｇが送信されるものとする。
　上述したように、タイミング調整機能２３によって各バス９１～９４に対する命令が周期命令となるまで待ち合わせが行われる。そのため、周期命令に続くセンサ値取得命令Ａ～Ｆ及びモータ駆動命令Ａ～Ｇが、各バス９１～９４において周期命令がそろったタイミングから一斉に送信が開始される。
　この際に、センサ値取得命令Ａ～Ｆ及びモータ駆動命令Ａ～Ｇの送信途中で異常が検出され、停止命令機能２６０が停止命令を処理装置５に対して送信したものとする。この場合、処理装置５は、この異常に応じた制御を実行する。例えば、図３６に示すように、モータ４２を停止させるモータ駆動命令をモジュールに対して送信するようにしてもよい。
　そして、処理装置５は、インターフェイスボード２をリセットする等して復旧した後に、第２の制御期間から、通常通り、センサ値取得命令及びモータ駆動命令の送信を再開してよい。
　このように、周期命令を利用した制御では、これまでにも説明したように、制御周期毎に命令を分けることができる。そして、それらの命令を繰り返し実行することでガジェット（モジュール４）を制御することができる。本実施の形態１０では、この際に異常が発生した場合であっても、停止命令機能２６０によって異常を検出し、処理装置５に通知することができる。よって、上述したように、処理装置５は、インターフェイスボード２の停止命令機能２６０からの通知に応じて、異常状態を復旧し、制御を再開することができる。
　このように、これまでの実施の形態１～８で説明した内容は、実施の形態１０に係るモジュール制御システム１のように各種異常検出機能が組み込まれたシステムにおいても阻害なく実施することが可能である。
　なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
　上述の実施の形態１～１０では、全てのバス用命令バッファ２２においてダミー命令がそろった場合には、ダミー命令を破棄していたが、これに限られない。全てのバス用命令バッファ２２においてダミー命令がそろった場合においても、ダミー命令を破棄せずに、モジュール４に対して送信するようにしてもよい。この場合、ダミー命令は、モジュール４の制御に影響を与えない命令とすればよい。例えば、この命令は、モジュール４が命令を受信しても何も処理を実行しない命令などとすればよい。しかしながら、好ましくは、上述したようにダミー命令を破棄することで、無駄な命令の送信を無くすことができる。
　また、上述の実施の形態１～１０において、実行順序を守るべき命令が存在した場合であっても、それらの命令が同一のバスに対して送信される命令である場合には、それらの命令の間にダミー命令を挿入しないようにしてもよい。同一のバスに対して送信される命令では、命令の追い越しが発生することはないからである。例えば、実行順序判断部３２は、対応データに基づいて、ｉ行目の命令とｉ－１行目以前の命令の送信対象がいずれも同一のバスであると判断した場合には、それらの命令を順序に制約があると判断しないようにしてもよい。
　上述の実施の形態１～８では、送信制御機能２０、ダミー命令検出機能２１、及びタイミング調整機能２３の具体例として回路で構成される例について説明したが、これに限られない。それらの機能のうち、少なくとも一部は、インターフェイスボード２のマイコン２０００が有するＣＰＵによって、その少なくとも一部の機能を実行させるプログラムを実行することで実現してもよい。すなわち、実施の形態１～８も、実施の形態９において説明したように、送信機能２００及び受信機能２２０をマイコン２０００によって実現するようにしてもよい。
　また、上述の実施の形態１～１０では、インターフェイスボード２とモジュール４との間の通信経路における接続方式がバス接続である例について説明したが、これに限られない。例えば、インターフェイスボード２とモジュール４との間の通信経路における接続方式は、ピアツーピア接続であってもよい。また、この場合、通信経路は、有線であってもよく、無線であってもよい。
　この場合であっても、以下の２つの条件を満たすのであれば、図１０を参照して説明した課題が生じるからである。
条件１：（インターフェイスボード２とモジュール４の間の通信経路数　×　その通信経路の速度）　＜　外部計算機３とインターフェイスボード２との間の通信経路の速度
条件２：インターフェイスボード２とモジュール４の間の通信経路の間で、送信される命令数に偏りがある
　しかしながら、ピアツーピア接続の場合は１つの通信経路を介して１つのモジュール４のみが接続されるが、バス接続の場合は１つの通信経路を介して複数のモジュール４が接続される。そのため、バス接続の場合は、条件１だけでも上述の課題が顕在化する。したがって、実施の形態１～１０では、上述したようにインターフェイスボード２とモジュール４の間の通信経路における接続方式をバス接続とすると効果的である。
１　モジュール制御システム
２　インターフェイスボード
３　外部計算機
４　モジュール
５　処理装置
６　サーバー
２０　送信制御機能
２１　ダミー命令検出機能
２２ａ、２２ｂ、２２ｃ　バス用命令バッファ
２３　タイミング調整機能
２４　オーバーフロー検出部
２５　タイマー
２６　エラー信号検出部
２７　命令発行情報収集部
２８　トリガ命令検出機能
３０　ダミー命令生成機能
３１　命令生成部
３２　実行順序判断部
３３　ダミー命令検出部
３４　周期命令検出部
４０　マイコン
４１　センサ
４２　モータ
４３　ＡＣモータ
４４　ＤＣモータ
４５　アナログ入出力モジュール
４６　デジタル入出力モジュール
４７　通信規格対応モジュール
４８　コネクタ
４９　エラー検知部
５０　命令メモリ
５１　処理機能
５２　ＵＳＢ通信機能
５３　ＳＰＩ通信機能
５４　電圧変換部
５５　アナログ入出力部
５６　デジタル入出力部
５７　Ｉ２Ｃ通信機能
５８　割り込み機能
６１　コミュニティー提供部
６２　オンラインショップ提供部
６３　記憶部
８０　バッテリ
８１　ＡＣ電源
８２　ＡＣ／ＤＣ変換器
９０　通信経路
９１、９２、９３　バス
２００　送信機能
２０１　命令振分部
２０２　命令分配部
２０３　ダミー命令生成部
２０９　インバータ
２１１　順序命令検出部
２１２　周期命令検出部
２１３、２１４、２３６、２３８、２３３３　ＯＲ回路
２２０　受信機能
２２１　受信制御機能
２２２ａ、２２２ｂ、２２２ｃ　受信バス用命令バッファ
２３１ａ、２３１ｂ、２３１ｃ　ダミー命令検出部
２３３ａ、２３３ｂ、２３１ｃ　ダミー命令判断機能
２３２、２３４、２３５、２３９　ＡＮＤ回路
２３７　選択回路
２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ　割込み検出部
２６１ａ、２６１ｂ、２６１ｃ、２６１ｄ　エラー検出部
２６２ａ、２６２ｂ、２６２ｃ、２６２ｄ、２６３　過電流検出部
２５１　ＯＲ回路
２９０　ＳＰＩ通信機能
２９１ａ、２９１ｂ、２９１ｃ、２９１ｄ　Ｉ２Ｃ通信機能
２９２ａ、２９２ｂ、２９２ｃ、２９２ｄ、２９２ｅ、２９２ｆ、２９２ｇ、２９２ｈ　コネクタ
２９３、２９４　選択部
２９５　振分部
２９７　ＲＳ４８５通信機能
３００　ＣＰＵ
３０１　メモリ
３０２　ハードディスク
３０３　通信コントローラ
３１０　インタプリタ
３１１　ソースプログラム
３２０　プログラム生成部
３２１　プログラム実行部
３３０　設計機能
３３１　記憶機能
３３２　モジュール組立て機能
３３３　表示機能
３３４　物理シミュレーション機能
３３５　プログラミング環境
３３６　制御設計ツール
３３７　ＵＳＢ通信機能
３４０　接続モジュール一覧表示機能
４００　処理機能
４０１　動作制御部
４０２、４０３　エラー対応制御部
４１０　記憶装置
５１０　接続モジュール一覧取得機能
５４１、５４３　Ｖｄｄ出力部
５４２　Ｇｎｄ出力部
６０１　モジュールデータ
６０２　設計データ
２０００　マイコン
２３３１　順序命令検出部
２３３２　周期命令検出部

Claims (12)

  1. 　命令を実行する複数の命令実行部のそれぞれに前記命令を先入れ先出しで出力する複数の命令記憶部と、
    　順次入力される命令を前記複数の命令記憶部のいずれかに振り分ける命令制御部と、
    　前記複数の命令記憶部からの前記命令の出力を制御する出力制御部と、を備え、
    　前記命令制御部は、入力された命令が、実行順序を守るべき命令の間に挿入されるダミー命令である場合には、前記入力された命令を前記複数の命令記憶部の全てに分配し、
    　前記出力制御部は、前記複数の命令記憶部の全てにおいて出力する命令が前記ダミー命令となるまで、出力する命令が前記ダミー命令となっている命令記憶部から前記命令実行部への命令の出力を抑止する、
    　命令実行制御システム。
  2. 　前記命令実行制御システムは、さらに、前記命令記憶部がオーバーフロー又は一杯になったこと検出し、前記命令の入力元に通知する検出部を備えた
    　請求項１に記載の命令実行制御システム。
  3. 　前記命令実行制御システムは、さらに、一定周期毎に通知信号を出力するタイマーを備え、
    　前記出力制御部は、前記複数の命令記憶部の全てにおいて出力する命令が前記ダミー命令となっているときに前記タイマーから前記通知信号が出力されるまで、前記出力する命令がダミー命令となっている命令記憶部からの命令の出力を抑止する、
    　請求項１に記載の命令実行制御システム。
  4. 　前記命令実行制御システムは、さらに、
    　前記複数の命令記憶部と、前記命令制御部と、前記出力制御部と、前記タイマーとを有するインターフェイス装置と、
    　前記インターフェイス装置に対して前記命令を入力する外部装置と、を備え、
    　前記外部装置は、所定数のダミー命令の前記インターフェイス装置に対する入力に応じて、前記インターフェイス装置に対する前記命令の入力を中断するダミー命令検出部を有し、
    　前記出力制御部は、前記複数の命令記憶部の全てにおいて出力する命令が前記ダミー命令となり、かつ前記タイマーから前記通知信号が出力された場合に、前記ダミー命令検出部に対して通知信号を出力し、
    　前記ダミー命令検出部は、前記出力制御部からの通知信号の出力に応じて、前記中断していた命令の入力を再開する、
    　請求項３に記載の命令実行制御システム。
  5. 　前記命令実行制御システムは、前記ダミー命令として、順序命令及び周期命令が入力され、
    　前記出力制御部は、
    　前記ダミー命令が前記順序命令である場合、前記タイマーからの通知信号の出力に関わらず、前記複数の命令記憶部の全てにおいて出力する命令が前記順序命令となるまで、出力する命令が前記順序命令となっている命令記憶部からの命令の出力を抑止し、
    　前記ダミー命令が前記周期命令である場合は、前記複数の命令記憶部の全てにおいて出力する命令が前記周期命令となっているときに前記タイマーから前記通知信号が出力されるまで、出力する命令が前記周期命令となっている命令記憶部からの命令の出力を抑止する、
    　請求項３に記載の命令実行制御システム。
  6. 　前記命令実行制御システムは、さらに、
    　前記複数の命令記憶部と、前記命令制御部と、前記出力制御部と、前記タイマーとを有するインターフェイス装置と、
    　前記インターフェイス装置に対して前記命令を入力する外部装置と、を備え、
    　前記外部装置は、所定数の周期命令の前記インターフェイス装置に対する入力に応じて、前記インターフェイス装置に対する前記命令の入力を中断する周期命令検出部を有し、
    　前記出力制御部は、前記複数の命令記憶部の全てにおいて出力する命令が前記周期命令となり、かつ前記タイマーから前記通知信号が出力された場合に、前記周期命令検出部に対して通知信号を出力し、
    　前記周期命令検出部は、前記出力制御部からの通知信号の出力に応じて、前記中断していた命令の入力を再開する、
    　請求項５に記載の命令実行制御システム。
  7. 　前記出力制御部は、
    　前記複数の命令記憶部のそれぞれから出力される命令が、前記順序命令及び前記周期命令のいずれの命令であるかを判断する複数のダミー命令判断部と、
    　前記複数のダミー命令判断部による判断結果が不一致である場合に前記命令の入力元に異常を通知する通知部と、を有する、
    　請求項５に記載の命令実行制御システム。
  8. 　前記命令実行制御システムは、さらに、
    　前記命令記憶部と前記命令実行部との間において前記命令が伝送される通信経路の異常を検出する異常検出部と、
    　前記異常検出部によって異常が検出された場合に、前記命令記憶部に格納された命令に関する情報を収集する情報収集部と、を備えた
    　請求項１に記載の命令実行制御システム。
  9. 　前記命令制御部は、さらに、前記入力された命令がトリガ命令である場合には、前記トリガ命令の前に前記ダミー命令を挿入して前記複数の命令記憶部の全てに分配するとともに、前記入力されたトリガ命令を前記複数の命令記憶部の全てに分配する、
    　請求項１に記載の命令実行制御システム。
  10. 　前記命令記憶部は、前記出力制御部による前記命令の出力の抑止が解除された場合に、前記ダミー命令を破棄する、
    　請求項１に記載の命令実行制御システム。
  11. 　前記命令実行制御システムは、さらに、
    　前記複数の命令記憶部と、前記命令制御部と、前記出力制御部とを有するインターフェイス装置と、
    　前記インターフェイス装置に対して前記命令を入力する外部装置と、を備え、
    　前記インターフェイス装置は、
    　前記命令を生成する命令生成部と、
    　前記命令生成部によって生成された命令において、実行順序を守るべき命令が存在するか否かを判断する実行順序判断部と、
    　前記実行順序判断部によって実行順序を守るべきと判断された命令の間に前記ダミー命令を生成して挿入するダミー命令生成部と、を有する、
    　請求項１に記載の命令実行制御システム。
  12. 　順次入力される命令を複数の命令記憶部のいずれかに振り分ける命令制御ステップと、
    　前記複数の命令記憶部のそれぞれに格納された命令を、前記命令を実行する複数の命令実行部のそれぞれに先入れ先出しで出力する命令出力ステップと、を備え、
    　前記命令制御ステップでは、入力された命令が、実行順序を守るべき命令の間に挿入されるダミー命令である場合には、前記入力された命令を前記複数の命令記憶部の全てに分配し、
    　前記命令出力ステップでは、前記複数の命令記憶部の全てにおいて出力する命令が前記ダミー命令となるまで、出力する命令が前記ダミー命令となっている命令記憶部から前記命令実行部への命令の出力を抑止する、
    　命令実行制御方法。
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