WO2016043516A1 - 현장 프로그래머블 아날로그 어레이 및 이를 이용한 현장 프로그래머블 혼성신호 어레이 - Google Patents

현장 프로그래머블 아날로그 어레이 및 이를 이용한 현장 프로그래머블 혼성신호 어레이 Download PDF

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    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators

Definitions

  • the present invention relates to a field programmable analog array and a field programmable mixed signal array using the same.
  • a signal to be processed has information of logic 0 and logic 1, and processes the desired information or signal by performing a logic operation or the like with such information.
  • the analog circuit refers to a circuit that processes a signal having information that continuously changes, such as a variable amplitude and a changing frequency, unlike a digital signal.
  • HDL hardware description language
  • Verilog Verilog
  • the present invention has been devised to solve the problems of the above-described analog circuit, and it is one of the objects of the present invention to provide an analog circuit and a chip that can implement a circuit that performs a desired analog function in a field.
  • the field programmable analog array includes a programmable analog timing array, wherein the programmable analog timing arrays are reconfigured to perform operations of a plurality of analog circuits or analog-to-digital conversion circuits through a program without physical reprocessing of the circuit. Can be.
  • the field programmable mixed signal array includes at least one field programmable analog array, at least one field programmable digital block performing a field reconfigurable logic operation through a program, and an input signal of each of the field programmable analog array and the field programmable digital block.
  • Field programmable analog arrays, field programmable digital blocks, and field programmable connector blocks can be programmed through a plurality of analog, programmatically without physical reprocessing of circuits. It can be reconfigured to perform the operation of a digital or analog-to-digital conversion circuit.
  • a circuit for performing a desired function by a user by controlling a connection relationship between a programmable analog timing array by a program can be implemented in the field. This is provided.
  • FIG. 1 is a schematic diagram illustrating an outline of a programmable analog timing array in accordance with an embodiment of the present invention.
  • FIG. 2 is a schematic diagram illustrating a pair of programmable analog timing arrays according to an embodiment of the present invention.
  • 3A and 3B illustrate an overview of a memory and current source included in a programmable analog timing array in accordance with an embodiment of the present invention.
  • FIG. 4 illustrates an embodiment of a capacitor unit.
  • FIG. 6 illustrates an embodiment of a memory and current source included in a programmable analog timing array operating in pairs.
  • FIG. 7 is a diagram showing an outline of a programmable analog timing array according to the present embodiment.
  • FIG. 8 is a diagram illustrating an implementation of a relaxation oscillator using a programmable analog timing array according to the present embodiment.
  • FIG. 9 is a schematic equivalent circuit diagram of the relaxation oscillator shown in FIG. 8.
  • 10 (a) to 10 (c) are schematic timing diagrams of a relaxation oscillator.
  • TDC time-digital converter
  • FIG. 12 is a schematic equivalent circuit diagram of the time-to-digital converter shown in FIG.
  • FIG. 13 is a timing diagram of a time-to-digital converter according to the present embodiment.
  • FIG. 14 is a circuit diagram showing an outline of a phase shifter implemented with a programmable analog timing array according to the present embodiment.
  • 15 is a schematic equivalent circuit diagram of a phase shifter implemented with a programmable analog timing array according to the present embodiment.
  • 16 is a timing diagram of phase shifting.
  • 17 and 18 are circuit diagrams showing an outline of a phase interpolator (PI) implemented with a programmable analog timing array.
  • PI phase interpolator
  • FIG. 19 is a timing diagram of a phase interpolator (PI) implemented using a programmable analog timing array according to the present embodiment.
  • PI phase interpolator
  • FIG. 20 is a diagram illustrating a change in voltage formed across capacitor units when different currents are applied by dividing sections to capacitor units having the same equivalent capacitance.
  • 21 is a schematic circuit diagram of a pseudo exponential digitally controlled oscillator implemented using a programmable analog timing array according to the present embodiment.
  • FIG. 22 is a schematic circuit diagram of a digital pulse width modulator implemented using a programmable analog timing array according to the present embodiment.
  • Fig. 23 is an equivalent circuit diagram of a digital pulse width modulator using the programmable analog timing array according to the present embodiment.
  • 24 is a timing diagram of a pulse width modulator implemented using the programmable analog timing array according to the present embodiment.
  • FIG. 25 is a schematic block diagram of an analog digital converter (ADC) implemented by using a programmable analog timing array according to the present embodiment.
  • ADC analog digital converter
  • FIG. 26 is a block diagram showing an embodiment of a DC-DC converter according to the present embodiment.
  • FIG. 27A is a schematic circuit diagram illustrating an operation of a buck converter, which is a type of a conventional step down DC-DC converter
  • FIG. 27B is a conventional boosted DC-DC converter.
  • a schematic circuit diagram for describing an operation of a boost converter, which is a kind of step up DC-DC converter, is described.
  • FIG. 28 is a block diagram showing an outline of a digital phase locked loop implemented using the programmable analog timing array according to the present embodiment.
  • each step may occur differently from the stated order unless the context clearly dictates the specific order. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.
  • each line may be interpreted as a single signal or a bus signal composed of one or more analog signals or digital signals.
  • FIG. 1 is a schematic diagram illustrating an overview of a programmable analog timing array according to an embodiment of the present invention
  • FIG. 2 is a schematic diagram illustrating a pair of programmable analog timing arrays according to an embodiment of the present invention.
  • the current sources 100a, 100b, 100a ′ and 100b ′ are controlled by the amount of current applied by the current source by a program stored in the memory 400.
  • FIG. 3A and 3B illustrate an overview of a memory 400 and current sources 100 and 100 ′ included in a programmable analog timing array in accordance with an embodiment of the present invention.
  • a digital-to-analog converter (DAC, Digital) which controls a current included in the memory 400.
  • the analog converter 410 converts the code included in the program to form a current control signal con_i corresponding to the code, and applies the same to the current source 100 to control the current i provided by the current source.
  • the digital-analog converter 410 included in the memory converts the code included in the program
  • the digital-to-analog converter 410 converts codes included in the program so that each current source 100, 100 ′ is mutually different. Control signals con_i and con_i 'are formed and applied to the current sources 100 and 100' to complementarily operate.
  • the code for controlling the current value may be a predetermined number of bits, and the digital-to-analog converter 410 forms a signal for controlling the current value at a resolution corresponding to the bit of the code to form a current source.
  • the code provided from the memory may include various codes such as a control code for controlling a state of the variable current source as well as the current value of the current source.
  • the current value applied by the current source may be adjusted by a program.
  • the switch units 150a, 150b, 150a ', and 150b' are provided with control signals IN aa, In ab, IN aa ', In ab', IN ba, In bb, and IN ba '.
  • the current applied by the current sources 150a, 150b, 150a' and 150b ' is applied or blocked to the charge accumulation means 200 and 200'.
  • the switches 150a and 150b control the conduction by the control signals In a and In b.
  • the current applied by the current sources 100a and 100b is applied or blocked by the charge accumulation means.
  • the control signal may be applied from the outside during the operation of the programmable analog timing array, and the signal applied from the outside is stored in the memory from which the operation of the programmable analog timing array is controlled.
  • the switch units 150a, 150a ', 150b, and 150b' provide a pair of switches to provide one single stage current to the other single stage. Equipped.
  • the switch unit 150a comprises a switch 150aa and a switch 150ab, and provides a current provided by the current source 100a to the charge accumulation means 200 using the switch 150aa, and a current provided by the current source 100a using the switch 150ab. Is provided to the charge accumulation means 200 '.
  • the switch unit 150a ' includes a switch 150aa' and a switch 150ab '.
  • the switch unit 150a' provides a current provided by the current source 100a 'to the charge accumulation means 200 by using the switch 150aa', and the current source 100a 'uses the switch 150ab'. Current is provided to the charge accumulation means 200 '.
  • the switch unit 150b and the switch unit 150b 'connected to the current source 100b and the current source 100b' also include switches in pairs, respectively, to perform functions similar to those of the switch units 150a and 150a ', respectively.
  • the switches included in the switch unit have a control stage for controlling the conduction of one end and the other end.
  • the switch has a drain electrode and a source electrode, and a field effect transistor (FET) having a gate electrode for controlling conduction between the drain electrode and the source electrode.
  • FET field effect transistor
  • Field Effect Transistor A person skilled in the art can switch to an N-type MOS field effect transistor in which drain and source are conducted when the threshold voltage is higher than or equal to a predetermined threshold voltage, and / or a P-type MOS field effect transistor in which drain and source are conducted when the drain and source are lower than the predetermined threshold voltage.
  • a switch unit can be implemented.
  • the switch may be a NPN type bipolar junction transistor and / or a PNP, which may adjust a current applied between an emitter electrode and a collector electrode with a current applied to a base electrode.
  • Type bipolar junction transistors can be used to implement switches and switch units.
  • the programmable analog timing array may be implemented by using a switch device having one end and the other end and a control end controlling whether one end and the other end are connected.
  • the charge accumulation means 200 accumulates charges due to the current applied by the current source and outputs an electrical signal formed according to the accumulation.
  • the charge accumulation means 200 includes a capacitor unit 210 and a reset switch 220 for resetting the charge accumulation means.
  • the capacitor unit 210 includes a plurality of capacitors C 1 , C 2 , C 3 , having a fixed capacitance as shown in FIG. 4A. ..., C N ) and a plurality of switches SW 1 , SW 2 , SW 3 , ..., SW N ), and includes a plurality of switches SW 1 , SW 2 , SW 3 , ..., SW N ) is controlled to conduction by a program stored in the memory (400).
  • C eq the equivalent capacitance of the capacitor units 210 and 210 'controlled by the program
  • V (t) formed by accumulating charges by the charge accumulation means is expressed by Equation 1 below.
  • the capacitor unit accumulates electric charges due to the current applied by the current source, and provides the voltage signal formed thereby to the detection means 300.
  • the electrical signal V (t) output by the detection means 300 changes with time, and the voltage signal corresponds to the equivalent capacitance C eq and current i of the capacitor unit. I can see that.
  • the memory is controlled to conduct any one or more of the plurality of switches shown according to the stored program to form an equivalent capacitance of the desired capacitor unit 210.
  • a plurality of capacitors C 1 , C 2 , C 3 , ..., C N may have the same capacitance as each other, and as another example, a plurality of capacitors C 1 , C 2 , C 3 , included in the capacitor unit 210. ..., C N ) may have different capacitances determined by a predetermined weighting factor.
  • the capacitor unit 210 uses a voltage controlled variable capacitor (VC) shown in FIG. 4B.
  • VC voltage controlled variable capacitor
  • the memory 400 controls the voltage applied to both ends of the voltage controlled variable capacitor to thereby provide the purpose of the capacitor unit 210. To form an equivalent capacitance.
  • a plurality of voltage controlled variable capacitors VC 1 , VC 2 , VC 3 , as shown in FIG. 4C. ..., VC N ) and a plurality of switches (SW 1 , SW 2 , SW 3 , ..., SW N ) may comprise arrayed variable capacitors.
  • the program is stored in the memory so that the switches SW 1 , SW 2 , SW 3 , ..., SW N ) and the voltage across the voltage control variable capacitor, the memory controls to conduct any one or more of the plurality of switches shown in accordance with the stored program, the voltage across the voltage control capacitor connected to the conducting switch To control the equivalent capacitance of the capacitor unit 210 to form an equivalent capacitance.
  • FIG. 4A Another embodiment of a capacitor unit not shown may include a capacitor bank shown in FIG. 4A and a voltage controlled variable capacitor shown in FIG. 4B or 4C.
  • the capacitance-controlled digital-to-analog converter (see Figure 6 420) included in the memory is a switch included in the capacitor bank. (SW 1 , SW 2 , SW 3 , ..., SW N ) to control the conduction and to perform coarse adjustment, and to control the voltage applied to the voltage control variable capacitor to perform fine adjustment to perform frequency matching.
  • the reset switch may be a switch controlled by detection signals OUT and OUT ′ of the detection means.
  • the reset switches 220 and 220 ' are turned on, the current provided by the current source flows to the reference potential, and thus the capacitor units 210 and 210' do not accumulate charges and thus do not form a voltage signal.
  • the reset switch may be an electrical signal applied to a control terminal such as a field effect transistor (FET), a bipolar junction transistor (BJT), or the like, such as a switch included in the switch units 150a, 150'a, 150b, and 150b 'described above.
  • FET field effect transistor
  • BJT bipolar junction transistor
  • the device can be implemented to control the conduction of one end and the other end.
  • the detection means 300, 300 detect the electrical signals provided by the charge accumulation means described above, form and output a detection result signal in accordance with the relationship with the threshold.
  • the detection means 300, 300 ′ may be an inverter having a predetermined threshold voltage as shown in FIG. 5A.
  • the electrical signal V (t) reaches the threshold voltage
  • the NMOS transistor is turned on and the common voltage is output as the output signal OUT.
  • the PMOS transistor is turned on and supplied.
  • the voltage Vdd is output as the output signal OUT.
  • the detection means may be a comparator that compares the predetermined threshold ref with the input electrical signal V (t) as shown in FIG. 5B. That is, when the electrical signal V (t) is applied to the detection means, the detection means outputs the detection result signal OUT in accordance with the magnitude relation with the threshold value compared with the threshold value.
  • the detection means may be implemented as a Schmitt Trigger circuit, and if the circuit outputs a signal that outputs a signal according to a comparison result, which is predetermined with an input signal or compared with a programmable threshold. It can be used as a detection means of the embodiment.
  • 5C and 5D are examples of implementing the detection means in the embodiment provided with a pair of analog timing arrays. In the case of a pair of programmable analog timing arrays, it may be necessary for each programmable analog timing array to maintain a complementary output.
  • the embodiment shown in FIG. 5C may be configured to cross feedback the signals output by the respective detection means to each other so as to output the detection signals complementary to each other.
  • each of the detection means 300 and 300 ′ has a latch circuit 310 that receives and outputs a signal output from the detection means to output signals complementary to each other. Can be.
  • the initial value is not set, when the current sources 100a and 100a 'or the current sources 100b and 100b' apply the same currents to the capacitor units 210 and 210 'having the same equivalent capacitances, the charge accumulation means 300, 300 They all output the same detection signal, so the complementarity of the output signal can be destroyed.
  • a reset signal is applied during initial driving of the programmable analog timing array or when a reset is required, and the outputs of the detection means are mutually initialized with each other.
  • the reset signal may be provided external to the programmable analog timing array and / or in the memory 400.
  • the reset switches 220 and 220 ' which reset the capacitor units 210 and 210' also operate complementarily by the complementary output. Therefore, since the capacitor units 210 and 210 'also provide complementary output signals by the reset switches 220 and 220' which are complementary to each other even if the current sources apply the same current, the output of the detection means 300 Complementarity can be maintained.
  • the memory 400 receives and stores a program from a user, and further, a field programmable digital block (see FIG. 7 2000) and a custom cell block while the programmable analog timing array is operating.
  • a field programmable digital block see FIG. 7 2000
  • another field programmable analog array (refer to FIG. 7 1000) and a signal are received from the outside of the chip, and the circuit can be controlled according to the stored signal.
  • information by signals applied during operation of the programmable analog timing array may be stored in a memory, and the programmable analog timing array may be controlled in real time by the stored signals.
  • a signal applied from a field programmable digital block, a custom cell block, another field programmable analog array, and / or an external chip during the operation of the programmable analog timing array is stored in a memory and stored by the user.
  • the programmable analog timing array according to the present embodiment can be controlled, and thus, these are all defined as "programs”.
  • the program may include code for controlling the conduction of a switch included in the capacitor unit, code for controlling the voltage across the capacitor to have a desired capacitance, and code for controlling the current source as described above.
  • the memory 400 forms a digital-to-analog converter 410 for forming a control signal (con_i, con_i ') for controlling the current of a current source from a program and a control signal (con_c) for controlling an equivalent capacitance of a capacitance unit from a program.
  • Capacitance control digital-to-analog converter 420 is an equivalent capacitance of a capacitance unit from a program.
  • the current controlled digital-to-analog converter 410 included in the memory provides code to control the current source from the memory 400. Receive a signal and decode the same to form a control signal con_i corresponding to the code.
  • the variable current source 100 is controlled by a control signal provided by the digital-to-analog converter 110 to provide a corresponding current i, as described above.
  • FIG. 6 illustrates an embodiment of a memory 400 and current sources 100, 100 'included in a programmable analog timing array operating in pairs. 3 and 6, the memory is provided to a coarse tuning DAC 412 and a fine tuning DAC 414 via code for controlling the current source.
  • the coarse regulated digital-to-analog converter 412 obtains the maximum value of the current that the current source can apply from the provided code
  • the finely regulated digital-to-analog converter 414 provides the ratio of the current applied by the current sources operating complementarily to each other. to match the code.
  • the coarse regulating digital-to-analog converter 412 is a current source.
  • the control signal is formed to provide this maximum 100mA, and the finely adjusted digital-to-analog converter 414 finely adjusts to apply 20mA and 80mA for each current source.
  • the capacitance-controlled digital-to-analog converter 420 included in the memory receives a code for controlling the capacitor unit from the memory 400 and decodes it to form a control signal con_c corresponding to the code.
  • the capacitor unit is controlled by a control signal provided by the capacitance control digital-to-analog converter 420 to form a corresponding equivalent capacitance.
  • the capacitance-controlled digital-to-analog converter includes switches SW 1 , SW 2 , SW 3 , By controlling the conduction of SW N ), the equivalent capacitance of the capacitor unit can be controlled.
  • the capacitance-controlled digital-to-analog converter 420 may form a voltage applied to a voltage control capacitor included in the capacitor unit to correspond to a program to form an equivalent capacitance of the capacitor unit.
  • the capacitance-controlled digital-to-analog converter 420 may include switches SW 1 , SW 2 , SW 3 , included in the capacitor unit in a coarse tuning step. ..., SW N ) controls the equivalent capacitance of the capacitor unit by controlling the conduction of the capacitor unit, and forms the voltage applied to the voltage control capacitor included in the capacitor unit in the fine tuning step to obtain the equivalent capacitance of the capacitor unit. Can be formed.
  • the field programmable mixed signal array according to the present embodiment includes an input / output pad (I / O pad) 4000 that receives a signal from the outside of the chip, or provides a signal to the outside of the chip, and a field programmable analog array 1000 including a programmable analog timing array.
  • I / O pad input / output pad
  • the field programmable analog array 1000 is formed by arranging at least one programmable analog timing array in an array / matrix form.
  • FIG. 7 illustrates only an embodiment in which field programmable analog arrays 1000 arranged in a row and field programmable digital blocks 2000 arranged in a row are alternately arranged, but each of the field programmable analog arrays 1000 and each field is arranged.
  • the programmable digital blocks 2000 may be arranged in a lattice form with each other.
  • the field programmable digital block 2000 is synthesized by a program provided by a user, such as a field FPGA, which performs a function desired by a user.
  • the user describes the desired function in a hardware description language (HDL) such as Very High-speed Integrated Circuits Hardware Description Language (VHDL) or Verilog, and the FPGA chip is described in a hardware description language. Perform the function.
  • HDL hardware description language
  • VHDL Very High-speed Integrated Circuits Hardware Description Language
  • Verilog Verilog
  • the field programmable digital block 2000 describes a digital arithmetic function to be implemented by a user, such as a conventional FPGA, and is synthesized to perform the described function.
  • the field programmable digital block 2000 may be an Arithmetic-Logic Unit (ALU), a register, a counter, a multiplexer, or a demultiplexer according to a program provided by a user. Demultiplexer, decoder, etc. can be performed.
  • ALU Arithmetic-Logic Unit
  • the I / O pad 4000 provides a signal applied to the chip to the inside of the chip or a signal provided from the chip to the outside of the chip.
  • the input / output pad 4000 is bonded to a wire and electrically connected to a lead or bump of the chip.
  • data such as a program provided by the user to the field programmable analog array 1000 or the field programmable digital block 2000 may be provided through an input / output pad, and the data calculated by the field programmable mixed signal array according to the present embodiment. Also provided to the outside of the chip through the input and output pads.
  • the field programmable connection block 3000 routes signals provided by the input / output pad 4000, the field programmable digital block 2000, and the field programmable analog array 1000.
  • the field programmable connector block includes routing traces and switches that electrically connect or disconnect between the routing traces and the connections are controlled by the program. For ease of illustration, identification codes are given to switches placed at intersections of routing traces, but as described, routing traces are also included in the field programmable connector block controlled by the program. In one example, each block is shown as being connected by three routing traces, but this is purely illustrative and may be connected by more than two or fewer traces.
  • the field programmable connection block controls the connection between the field programmable analog array, the field programmable digital block, and / or the custom cell block so that the field programmable analog array according to the present embodiment can be used as the oscillator, phase shifter, It can be used for various functions such as DC-DC converter, phase locked loop, etc.
  • the field programmable mixed signal array may include a custom cell block having circuitry pre-implemented to perform a particular function.
  • a function may be implemented as a field programmable digital block, but when it is requested to operate at a higher speed than an operating speed implemented as a field programmable digital block, a programmable analog timing array according to the present embodiment may be a normal analog voltage signal.
  • a circuit may be implemented in advance and implemented in a custom cell to implement a desired function.
  • a custom cell block may be implemented by implementing a phase detector, a phase frequency detector, and a voltage-time converter (VTC) for converting an analog voltage input into a pulse form. Can be.
  • VTC voltage-time converter
  • the field programmable mixed signal array having such a configuration is provided with a program to perform a specific function to perform a desired function.
  • a relaxation oscillator a time-digital converter (TDC), a phase shifter, a phase interpolator as a field programmable mixed signal array according to the present embodiment with reference to the accompanying drawings.
  • TDC time-digital converter
  • DPWM Pulse Width Modulator
  • DC-DC Converter DC-DC Converter
  • Phase Locked Loop Phase Locked Loop
  • Embodiments to be described below are a field programmable analog array including a programmable analog timing array, and a field programmable digital block and a field programmable lead block are programmed and implemented. Therefore, the user is provided with a program in the field, so that the field programmable mixed signal array according to the present embodiment can be controlled to perform a desired function such as an oscillator, time-to-digital converter, phase shifter, and the like.
  • the advantage is that the circuit can be controlled in real time by receiving the signal provided from the heavy circuit and storing it in a memory and using the same to control the circuit.
  • FIG. 8 is a diagram illustrating the implementation of a relaxation oscillator using the programmable analog timing array according to the present embodiment
  • FIG. 9 is a schematic equivalent circuit diagram of the relaxation oscillator illustrated in FIG. 8.
  • 10 (a) to 10 (c) are schematic timing diagrams of a relaxation oscillator.
  • the relaxation oscillator includes programmable analog timing array pairs 10a and 10b that output complementary values.
  • the current sources 100, 100 ' are each from a digital-to-analog converter (see FIG. 3 410) and a coarse adjustable digital analog converter (see FIG. 6 412) contained in the memory in which the program is stored.
  • the control signal is applied to apply the desired current.
  • the 150b and 150b 'switch pairs shown in Fig. 2 can be conducted, if necessary, to apply a larger current.
  • the duty ratio of the signal output by the relaxation oscillator may be adjusted by differently adjusting the values of the currents provided by the current sources 100 and 100 '.
  • the switches 150a and 150b ' are controlled to be electrically connected to IN a and In b', which are signals that control their conduction, and are switched. And 150a 'is controlled so that In b and In a', which are signals for controlling the conduction of the switches, are applied. Accordingly, the switches 150a and 150b 'are conducted so that the current provided by the current source 100 and the current source 100' is applied to the capacitor units 210 and 210 ', respectively.
  • the input signals In a, In a ', In b, and In b' controlling the switch are provided from a field programmable digital block or outside the chip and connected by a field programmable lead block to a programmable analog timing array.
  • the detection means 300 and 300 ' may be implemented as an inverter having a predetermined threshold value as shown, and may further include a latch as shown in order to ensure complementarity of the output value.
  • the above-described setting of OUT and OUT ', which are detection signals output by the detection means, by applying a reset signal to each other is complementary to each other.
  • the charge accumulation means 200 and 200 outputput a logic 1 as a detection signal when a signal accumulating and outputting charges reaches a threshold, and as a detection signal when it is below a threshold.
  • a logic 1 as a detection signal when a signal accumulating and outputting charges reaches a threshold
  • a detection signal when it is below a threshold.
  • the output OUT and OUT 'of the detection means are set to logic 0 and logic 1 by the reset signal, and the reset switches 220 and 220' are closed by the logic 1 signal, and are implemented as a switch that opens to the logic 0 signal.
  • this is for the purpose of briefly and clearly describing one embodiment of the various embodiments that can be implemented and is not intended to limit the scope of the present invention.
  • the reset switch 220 ' is closed by the reset signal at the beginning of operation of the programmable analog timing array, and the current applied by the current source 100a' flows to the reference potential.
  • the current applied by the current source 100 is opened to the capacitor unit 210 included in the charge accumulation means, and a predetermined voltage signal Vc is formed by the accumulation of charge.
  • the equivalent capacitance of the capacitor units 210 and 210 ' is controlled by a program, and by adjusting the equivalent capacitance along with the amount of current applied by the current source, the timing of the voltage output by the capacitor unit in the programmable analog timing array can be adjusted.
  • the detection means 300 and 300 ′ output the predetermined detection signals OUT and OUT ′ by comparing the magnitude of the voltage signal accumulated by the capacitor unit with a predetermined charge to a threshold value Vth.
  • the detection means implemented by the inverter When the voltages Vc and Vc 'output by the charge accumulation means are all below the threshold Vth, the detection means implemented by the inverter outputs a logic one. When logic 1's input is applied to all the SR latches implemented with NAND gates, the complementarity of the output is not destroyed and the previous output is maintained. Thus, even when the output signal Vc of the capacitor unit 210 in which the current accumulates is below the threshold, the output of the latch maintains the previous output.
  • One capacitor unit that accumulates the charge due to the current applied by the current source sufficiently outputs a voltage higher than a threshold unlike a capacitor unit in which the switch is closed and the charge is not accumulated, and the detecting means for detecting this outputs a corresponding detection signal. do.
  • the capacitor unit 210 that accumulates the charge sufficiently outputs a voltage signal greater than or equal to the threshold Vth, but the switch 220 'is closed to accumulate the charge.
  • the capacitor unit 210 ' may not output a voltage signal or only output a voltage signal smaller than a threshold.
  • the detection means 300 implemented by the inverter provides a logic 0 signal to the latch.
  • the latch toggles the previous output signal to output logic 1 as the detection signal OUT, and the detection means 300 'on the contrary outputs logic 0 as the detection signal OUT'.
  • the reset switch 220 is closed by the switched detection signal OUT to discharge the electric charge charged in the capacitor unit 210, and the current applied from the current source 100a flows to the reference potential as well. However, the reset switch 220 'is opened by the switched detection signal OUT', whereby the current applied from the current source 100a 'accumulates in the capacitor unit 210' and accumulates the charge as shown in the section T2 in FIG. Output ' Since the capacitor unit 210 does not accumulate electric charges, the capacitor unit 210 does not output a voltage signal or only outputs a voltage signal smaller than a threshold. Therefore, since the detection means 300 and 300 'both output logic 1, the complementarity of the latch output is maintained without being destroyed until the output of the capacitor unit rises above the threshold. In the relaxation oscillator according to the present embodiment, the programmable analog timing arrays 10a and 10b are alternately operated continuously, and thus, the outputs OUT and OUT 'are alternately complementary to each other.
  • the duty ratios of the output signals OUT and OUT ' may be adjusted by programming the currents 100 and 100' to apply different currents.
  • the current applied by the 100 ' is larger than the current applied by the current source 100, as shown in FIG. 10C, at a time when the voltage Vc formed by accumulating the current applied by the current source 100 reaches a threshold value.
  • the time when the voltage Vc 'formed by accumulating the current applied by the current source 100' reaches the threshold is shorter. Therefore, as the digital-to-analog converter 414 controls the ratio of the current applied by the current sources 100a and 100a ', it is possible to control the duty ratio of the signal output by the relaxation oscillator.
  • the reset switches 220 and 220 ' exemplify a switch that is closed by a logic 1 signal, but may be implemented as a switch that is closed by a logic 0 signal.
  • An N type FET switch, a P type FET switch, an NPN junction transistor, and The PNP junction transistor and the like can be implemented as described above.
  • an SR latch implemented with a NAND gate is used, but it is naturally possible to implement an SR latch implemented with a NOR gate as well as a JK latch and a gated latch.
  • the programmable analog timing array according to the embodiment of the present invention is provided by the user or stored in the operation of the circuit, and the oscillator outputs by controlling the equivalent capacitance of the charge accumulation means and the current applied by the current source by the program in which the applied signal is stored.
  • the frequency and duty ratio of the signal can be controlled.
  • FIG. 11 is a block diagram illustrating an outline of a time-digital converter (TDC) implemented using a programmable analog timing array according to the present embodiment
  • FIG. 12 is a time-digital converter shown in FIG. 11.
  • Is a schematic equivalent circuit diagram of. 13 is a timing diagram of a time-to-digital converter according to the present embodiment. 11 to 13, the time-to-digital converter according to the present embodiment includes a phase frequency detector 20, a programmable analog timing array 10a, 10b, and a counter 30a, 30b. Include. For the sake of brevity and clarity, descriptions overlapping with the embodiments described above may be omitted.
  • the current sources 100a, 100a ', 100b, and 100b' included in the programmable analog timing array are controlled by a program to provide the same currents.
  • the phase frequency detector 20 receives an input signal ref and an input signal rcv and an error signal having a pulse width corresponding to a phase difference between the reference signal ref and the input signal rcv.
  • the signal UP and the down signal DN are output.
  • the phase frequency detector 20 outputs an up signal UP having a pulse width proportional to the phase difference, and conversely, the input signal rcv. If the phase of) is faster than the phase of the reference signal, the down signal DN having a pulse width corresponding to the phase difference is output.
  • the phase frequency detector 20 may be pre-implemented and placed in a custom cell block so that the phase frequency detector 20 performs a desired function.
  • the phase frequency detector 20 may be implemented in a hardware description language. It can be implemented as synthesized field programmable digital blocks by describing functions in HDL).
  • the reference signal (ref) and the input signal (rcv) input to the phase frequency detector is routed by the field programmable connection line block to be electrically connected to the phase frequency detector 20, the phase frequency detector 20 is The up signal UP and the down signal DN to be output are similarly provided to the analog timing array pairs 10a and 10b by the field programmable connection line block 3000.
  • the output signals of the programmable analog timing arrays 10a, 10b, OUTa, OUTa ', OUTb, OUTb' signals are similarly routed by the field programmable connection block and electrically connected to the counters 30a, 30b.
  • the up signal UP and the down signal DN output by the phase frequency detector 20 are input to different programmable analog timing arrays, respectively.
  • the up signal UP is provided to the programmable analog timing array 10a to be applied to the switch 150aa to provide or cut off the current provided by the current source 100a to the capacitor unit 210a.
  • the current provided by 100a ' is applied to switch 150ab' to provide or shut off current to capacitor unit 210a '.
  • the down signal DN is also provided to the programmable analog timing array 10b to be applied to the switch 150ba to provide or block the current provided by the current source 100b to the capacitor unit 210b, and to supply the current provided by the current source 100b 'to the capacitor unit 210b'. Is applied to the switch 150bb 'to provide or block it.
  • the reset signal initially sets the outputs of the latches OUTa and OUTa 'to complementary states at the beginning of the programmable analog timing array operation.
  • the outputs of the latches OUTa and OUTa ' are set to be logic 0 and logic 1, respectively.
  • reset switch 220a ' is closed, but reset switch 220a is open.
  • the up signal UP having a pulse width corresponding to the phase difference between the reference signal ref and the input signal rcv is applied to the switches 150a and 150a '
  • the current applied by the current source 100a' by the reset switch 220a ' which is closed. Flows to the reference potential.
  • the capacitor unit 210a accumulates charges due to the current applied by the current source 100a to form the voltage signal Vc.
  • the detection means 300a and 300a' configured as inverters all output logic 1, but the received SR latch is in the previous state. The output does not change.
  • the capacitor unit 210a' Since the reset switch 220a 'is closed, the capacitor unit 210a' does not accumulate electric charges and forms only a small voltage below the threshold value or outputs it. However, when the capacitor unit 210a accumulates charges and outputs a voltage above the threshold, the latch output is toggled so that the latch outputs logic 1 and logic 0 to OUTa and OUTa ', respectively. Accordingly, the open reset switch 220a is closed, and the closed reset switch 220a 'is opened, and the capacitor unit 210a' accumulates charges.
  • the latch outputs OUTa and OUTa 'are switched again, and OUTa and OUTa' output logic 0 and logic 1, respectively.
  • the latch outputs OUTa and OUTa 'are switched between logic 1 and logic 0 to form a pulse train.
  • the phase frequency detector 20 When the phase of the input signal rcv applied to the phase frequency detector 20 is faster than the phase of the reference signal ref, the phase frequency detector forms a down signal DN to switch 150b of the programmable analog timing array 10b, 150b '. Accordingly, the current source 100b applies a current to the capacitor unit 210b included in the charge accumulation means 200b, and the current source 100b 'applies a current to the capacitor unit 210b' included in the charge accumulation means 200b '.
  • the reset switch 210b' is closed by the OUTb 'signal so that the current applied by the current source 100b' flows to the reference potential.
  • the reset switch 210b is opened, and the capacitor unit 210b included in the charge accumulation means 200b accumulates charges due to the current applied by the current source 100b to form a voltage signal.
  • the outputs OUTb and OUTb 'of the latch are switched to logic 0 and logic 1, respectively.
  • the programmable analog timing array 10a forms and outputs a pulse string of OUTa and OUTa 'so as to correspond to the pulse width of the up signal.
  • the programmable analog timing array 10b forms and outputs a pulse string of OUTb and OUTb 'to correspond to the pulse width of the down signal.
  • the number of pulses of OUTa and OUTa ', OUTb and OUTb' output by the programmable analog timing array 10a is counted using a counter to count the input signal rcv. ) And the phase difference between the reference signal ref can be determined.
  • the counter 30 may be implemented in a field programmable digital block.
  • the counter 30 may be implemented as a counter that can solve a signal glitch problem, such as a gray counter.
  • the gray counter when the gray counter is implemented, the counted result must be converted into a gray decoder (not shown).
  • Gray decoders can be implemented by user synthesized field programmable digital blocks by describing their functions in hardware description language.
  • the gray counter and the gray decoder may use a circuit pre-arranged in the custom cell block.
  • the capacitor unit may not be reset and may remain in a state where the threshold is not reached. In this case, the previously accumulated charge in the capacitor unit is preserved, and the remaining error value may remain until the next operating cycle.
  • time-digital converter In the time-digital converter (TDC) implemented in such an embodiment, the remaining value from the previous error value is lost due to the quantization error in the conventional time-digital converter. In the time-to-digital converter (TDC), as the accumulated charge is preserved, the influence of the quantization error in the long operation period can be eliminated.
  • the output signal of the phase frequency detector, the up signal and the down signal are programmed to the field programmable connection block to be routed to the switch of the programmable analog timing array, the current sources flow the same current, and the equivalent capacitance of the capacitor unit is programmed identically to the memory. Storing it shows that the programmable analog timing array acts as a time-to-digital converter. Furthermore, by simply controlling the amount of current and capacitance applied by the current source, the timing of the analog circuit can be changed and adjusted.
  • FIG. 14 is a circuit diagram showing an outline of a phase shifter implemented with a programmable analog timing array according to the present embodiment
  • FIG. 15 is a phase shifter implemented with a programmable analog timing array according to the present embodiment
  • Fig. 16 is a timing diagram of phase shifting.
  • 17 and 18 are circuit diagrams showing an outline of a phase interpolator (PI) implemented with a programmable analog timing array
  • FIG. 19 is a phase interpolator implemented using a programmable analog timing array according to the present embodiment.
  • This is a timing diagram of (PI, Phase Interpolator).
  • the digital analog converter when a programmable analog timing array is programmed to operate as a phase shifter and stored in a memory, the digital analog converter (see FIGS. 6 412 and 414) included in the memory may be provided by a user or may be operated in a circuit.
  • the current source 1 million current is applied to correspond to the code of the stored program, and the current source 100 'provides the current source with a control signal (con_i, con_i') that controls the ratio of the current so as not to apply the current. Control them.
  • the digital-to-analog converter forms a control signal for controlling the equivalent capacitance of the capacitor units 210 and 210 'so as to correspond to the code of the program and applies it to the capacitor unit.
  • the switch 150a for applying the current applied by the current source 100 to the capacitor unit 210 is controlled by the input signal CK1, and the switch 150b for applying the current applied by the current source 100 to the capacitor unit 210 'is CK1' which is a complementary signal of CK1. Controlled by In addition, the switches included in the switch unit 150 'are all controlled to prevent conduction.
  • the capacitor unit 210 When the latch output signals OUT and OUT 'are initially set to logic 0 and logic 1 according to the reset signal, the capacitor unit 210 accumulates the current applied by the current source 100 to form the voltage signal Vc. Closed by a signal initially set to logic 1, capacitor 210 'will not accumulate current.
  • the latch output is switched when the voltage of Vc, which is a voltage signal formed by accumulating the charges from the current applied by the current source 100 and accumulates in the capacitor unit 210, rises above the threshold.
  • the reset switch 220 is closed to discharge the charge stored in the capacitor unit 210 so that the output voltage Vc returns to the reference potential, the closed reset switch 220 'is opened, and the current applied by the current source 100 is applied to the capacitor unit 210' so that the capacitor Unit 210 'forms a voltage signal Vc'.
  • the voltage signal Vc 'potential rises above the threshold, the output of the latch is switched again.
  • CK1 is shifted by a predetermined phase ⁇ and outputted to OUT
  • CK1' is also shifted by ⁇ and outputted to OUT '.
  • the shifted phase ⁇ is based on a time difference until the voltage formed by applying a current to the discharged capacitor unit reaches a threshold, and thus the amount of current applied by the current source and / or The equivalent capacitance can be controlled programmatically to control the transitioned phase.
  • the phase shifter according to the present embodiment set the current applied by any one current source to 100% for use with the phase interpolater described below.
  • the user is required to determine the sum of the current applied by the current source (see FIGS. 14 and 15 100) and the current applied by the current sources of the phase interpolator in this embodiment. Program it to be the same.
  • the equivalent capacitance of the capacitor unit included in the programmable analog timing array implemented as the phase shifter and the equivalent capacitance of the capacitor unit (see 210 and 210' of FIGS. 15 and 16) according to the present embodiment. Is identically programmed and stored in memory.
  • the digital-to-analog converters control the equivalent capacitance of the current sources and the capacitor unit according to a program provided by the user.
  • the digital analog converter (see FIGS. 6 412 and 414) included in the memory corresponds to a current source code.
  • the current sources are controlled by providing the current sources with a control signal that controls the ratio of 100 to the current source 100 '.
  • the digital-to-analog converter forms a control signal for controlling the equivalent capacitance of the capacitor units 210 and 210 'so as to correspond to the program code provided by the user and applies it to the capacitor unit.
  • the input signal CK1 is applied to the switch 150 to apply or cut off the current of the current source 100 to the capacitor unit 210
  • the other input signal CK2 is applied to the switch 150'b to apply or cut off the current of the current source 100 'to the capacitor unit 210. do. Therefore, only CK1 closes the switch 150a to apply the current of the current source 100 to the capacitor unit 210, while CK1 also closes the switch 150a together with the switch 150a in the logic 1 section. All of the currents to be applied are provided to the capacitor unit 210.
  • the switch 150b is closed in the section where only the inverted signal CK1 'of CK1 is logic 1 to apply the current of the current source 100 to the capacitor unit 210', but the switch 150b is also in the section where the inverted signal CK2 'of CK2, together with the CK1', the switch 150'b is also closed so that the current applied by the current sources 100 and 100 'is provided to the capacitor unit 210'.
  • the ratio of the current provided by the current source 100 and the current applied by the current source 100 ' is determined to be ⁇ and (1- ⁇ ), respectively, the voltage formed on the capacitor in the Ta section and the Ta' section in which only one current source applies current is Compared with the rising speed, since the voltage increases in the Tb and Tb 'sections in which both current sources apply current, the slope of the voltage rise is urgent as shown.
  • the current applied by the current source (see FIG. 15 100) and the current applied by the current sources 100 and 100 'in this embodiment are the same, and the capacitor unit Since the equivalent capacitances of the same are the same, the slopes Vc and Vc 'of the voltage output from the capacitor unit in FIG. 16 and the slopes of Vc and Vc' in the Tb and Tb 'sections of FIG. 19 are the same.
  • the phase interpolator according to the present exemplary embodiment may adjust the ratio of the length of the Ta section to the length of the Tb section by adjusting the ratio of the current applied by the current source 100 and the current source 100 '.
  • a CKintp signal which is an interpolated signal of the phase difference between the CK1 signal and the CK2 signal, and the inverted signal CKintp 'can be obtained.
  • FIG. 20 illustrates a change in voltage formed across capacitor units when different currents are applied by dividing sections to capacitor units having the same equivalent capacitance.
  • the P1 section is a section for applying current to the capacitor unit using only one current source
  • the voltages formed in the P1 section and the P2 section have different slopes. That is, in the case of 1 where the value of ⁇ is small among the comparison targets, the amount of current applied by the current source is small, and even though the same time passes, the slope of the formed voltage is gentler than in other cases. As the value of ⁇ increases, the voltage increases with a steep slope such as a straight line 2, a straight line 3, a straight line 4, and a straight line 5.
  • the other current sources are also applied together, so the amount of current applied is the same. Since the same amount of current is provided to capacitor units with the same capacitance for the same time, the voltage rises with the same slope. Therefore, the user can control the slope of the voltage rise in the P1 section by controlling a value ⁇ , which is the ratio of the current applied by the current source applying the current in the P1 section through the program, so that the voltage Vc that the capacitor forms and outputs is The time points t1, t2, ... t6 at which the threshold Vth is reached may be adjusted, thereby controlling the phase of the interpolated output signal.
  • Fig. 22 is a schematic circuit diagram of a pseudo exponential digitally controlled oscillator implemented using a field programmable analog array according to the present embodiment.
  • an electronic circuit including a digital oscillator, in particular a digital phase locked loop (PVT) according to process, voltage and temperature conditions (PVT) Frequency characteristics, such as bandwidth of DPLL, Digital Phase Locked Loop, change.
  • PVT digital phase locked loop
  • PVT voltage and temperature conditions
  • Frequency characteristics such as bandwidth of DPLL, Digital Phase Locked Loop
  • Equation 2 expresses the relationship between the current and the frequency of the applied signal in the current-voltage relationship in the capacitor. As can be seen in Equation 2, it can be seen that the frequency of the output signal is proportional to the magnitude of the applied current.
  • Equation 3 is an approximate pseudo-exponential expression within a range where ax is sufficiently small after the exponential function is expressed as a Taylor series
  • Equation 4 is an equation that summarizes Equation 3.
  • the field programmable mixed signal array according to the present embodiment
  • a pseudo exponential digitally controlled oscillator can be implemented using field programmable analog arrays and programmable analog timing arrays.
  • a pseudo exponential oscillator includes a pair of programmable analog timing arrays that output complementary values.
  • the control signal INaa for controlling the switch 150aa causes the switch 150aa to provide the current provided by the current source 100a to the capacitor unit 210
  • the control signal Inab 'for controlling the switch 150ab' indicates that the switch 150ab 'is the current source 100a'.
  • the control signals INaa 'and INab control the switches 150ab and 150aa' to be blocked. Therefore, the current applied by the current source 100a and the current source 100a 'is applied to the capacitor, and forms a signal having an offset frequency by the detection means and the latch.
  • the switch 150ba is controlled by the control signal INba to provide the current provided by the current source 100b to the capacitor unit 200, and the switch bb 'is controlled by the control signal INbb' to supply the current provided by the current source 100b 'to the capacitor unit 210'.
  • the switch 150bb and the switch 150ba ' are controlled to be blocked by the control signals INbb and INba', respectively.
  • the output frequency is determined by the frequency component f offset formed by the current provided by the current source 100a and the current source 100a 'and the current source provided by the current source 100b and the current source 100b'. It may be expressed as the sum of ⁇ f, which is a frequency component to be formed.
  • the current sources 100b and 100b ' are controlled by a program stored in the memory, and the equivalent capacitances of the capacitor units 210 and 210' are also controlled by the program. Therefore, if the equivalent capacitance of the current source and the capacitor unit are controlled by increasing the amount of current applied by the current source and simultaneously reducing the equivalent capacitance, the frequency of the output signal increases exponentially and simultaneously decreases the amount of current applied by the current source.
  • a digitally controlled oscillator can be implemented in which the frequency of the output signal decreases exponentially.
  • FIGS. 22 to 24 An analog-to-digital converter (ADC) will be described with reference to FIG. 25, and the field-programmable mixed signal array, the field-programmable analog array, and the programmable analog timing array according to the present embodiment will be described with reference to FIGS. 26 to 27.
  • ADC analog-to-digital converter
  • FIGS. 26 to 27 An embodiment of the DC-DC converter will be described.
  • FIG. 22 is a schematic circuit diagram of a digital pulse width modulator implemented using a field programmable mixed signal array, a field programmable analog array, and a programmable analog timing array according to the present embodiment
  • FIG. 23 is a field programmable mixed signal according to the present embodiment.
  • FIG. 24 is implemented using a field programmable mixed signal array, a field programmable analog array, and a programmable analog timing array according to the present embodiment.
  • a timing diagram of one pulse width modulator. 22-24, the pulse width modulator includes two programmable analog timing arrays 10a, 10b.
  • the memory includes the amount of current applied by the current sources 100 and 100 ', the equivalent capacitance of the capacitor units 210 and 210', and / or the equivalent capacitance of the current amount.
  • the rain is programmed and stored.
  • each of the equivalent capacitances and / or the ratio of the amount of current and the equivalent capacitance may be controlled by signals provided from field programmable digital blocks, custom cell blocks, or other field programmable analog arrays during circuit operation.
  • the reset signal OUT and OUT 'of the latch are initialized to logic 0 and logic 1 by the reset signal.
  • the output signal OUT, OUT 'of the latch may be fed back by the field programmable connection block to control the switch, and in another embodiment, the switch 150b and the switch 150'a may be controlled to open continuously. have.
  • the switch 150b and the switch 150'a are controlled to be opened, and the switch 150a and the switch 150b 'are closed to apply the current provided by the current source 100 to the charge accumulation means 200, respectively, and the current provided by the current source 100' to the charge accumulation means 200 '. To apply.
  • the current i1 provided by the current source 100 accumulates in the capacitor unit 210 to form a voltage signal Vc, but the current i2 provided by the current source 100 'flows to the reference potential by the reset switch 220'.
  • the voltage Vc formed by accumulating the current provided by the current source 100 exceeds the threshold Vth, the latch output OUT signal is converted to logic 0, and the OUT 'signal is converted to logic 1.
  • Equation 6 A relational expression such as the following Equation 6 is established between the voltage V formed by applying the total charge Q to the capacitor C having the capacitance C.
  • V / t the rate of change of voltage over time
  • i 1 / C eq1 of the equivalent capacitance to current is largely programmed compared to i 2 / C eq2
  • the rate of voltage rise over time of Vc1 and Vc2 is different as shown in FIG. 24. That is, since i 1 / C eq1 is larger than i 2 / C eq2 , the voltage increases with a steep slope compared to Vc 2 . Therefore, Vc reaches the threshold faster than Vc 'and the output voltage of the latch is switched. That is, the time T1 when OUT is a logic 1 state is shorter than T2.
  • T2 which is the time when the OUT signal is logic 0, is longer than T1.
  • the duty ratio of the OUT signal is defined as the ratio of time T1 at which the OUT signal is a logic 1 in one period T1 + T2 of the following OUT signal
  • the duty ratio D is expressed as in Equation 7 below.
  • the pulse width of the output signal output from the latch can be modulated by adjusting the ratio of current to equivalent capacitance in each programmable analog timing array. Also, in the above equation, if both i1 and i2, which are currents applied by the current source, are programmed the same, the duty ratio can be expressed as Equation 4 below, and the duty ratio D is the ratio of the equivalent capacitances Ceq1 and Ceq2. Can be controlled by
  • the duty ratio may be expressed as Equation 9 below, and the duty ratio D may be expressed as a ratio of currents applied by the current source.
  • a programmable analog timing array can be implemented as a digital pulse width modulator that can control the duty ratio of pulses with a digital code.
  • the duty cycle of the output signal may be changed by receiving a signal provided from a field programmable analog array, a field programmable digital block, and / or a custom cell block to control the circuit in real time.
  • FIG. 25 is a schematic block diagram of an analog digital converter (ADC) implemented using a field programmable mixed signal array, a field programmable analog array, and a programmable analog timing array according to the present embodiment.
  • ADC analog to digital converter
  • an analog to digital converter (ADC) includes a voltage time converter (VTC) and a time digital converter (TDC).
  • VTC voltage time converter
  • TDC time digital converter
  • the voltage-time converter receives two signals, V1 and V2, and outputs a signal having a pulse width corresponding to the amplitude difference between the signals V1 and V2.
  • the voltage time converter may be pre-formed and disposed in a custom cell block to perform its function.
  • the time digital converter has a similar function to the time-to-digital converter (TDC) described with reference to FIGS. 11 to 13.
  • the time-digital converter described with reference to FIGS. 11 to 13 outputs an UP signal and a DN signal having a pulse width corresponding to a phase difference between a ref signal and an rcv signal provided by a phase frequency detector (see FIGS. 11 and 20).
  • the programmable analog timing arrays 10a and 10b output pulse trains corresponding to the pulse widths of the UP signal, respectively, and count each pulse train as counters 30a and 30b.
  • the analog-to-digital converter described with reference to FIG. 25 also performs the corresponding operation.
  • the voltage time converter VTC provides a signal having a pulse width corresponding to the amplitude difference of the V1 and V2 signals provided as inputs. For example, the voltage time converter outputs a high HI signal when the amplitude of the V1 signal is larger than the amplitude of the V2 signal, and outputs a low LO signal when the amplitude of the V1 signal is smaller than the amplitude of the V2 signal.
  • the amplitude difference between the V1 signal and the V2 signal corresponds to the pulse width of the HI signal or the LO signal.
  • the HI and LO signals are provided to analog timing blocks (see FIGS. 11, 12 10A and 10B) corresponding to those described with reference to FIGS. 11 through 13, and provide pulse trains having a pulse number corresponding to the pulse width. Therefore, by counting the number of pulses included in the pulse train, it is possible to determine the amplitude difference of the input signal provided to the analog-to-digital converter.
  • FIG. 26 is a block diagram illustrating an embodiment of a DC-DC converter according to the present embodiment, and FIG. 27A is a type of a conventional step down DC-DC converter.
  • FIG. 27B is a schematic circuit diagram illustrating the operation of an in-buck converter, and FIG. 27B illustrates an operation of a boost converter, which is a type of a conventional step up DC-DC converter. Is a schematic circuit diagram.
  • the direction of the current flowing through the inductor immediately after the switch is shut off flows in the direction in which the current flows while the switch is turned on, and the amount of current decreases as the energy charged in the inductor discharges over time.
  • the switch when the switch is turned on, current flows from the power supply back to the dashed-dotted line to charge the inductor.
  • the capacitor C connected in parallel with the load prevents the voltage V LOAD applied to the load terminal from changing rapidly.
  • the buck converter controls the output voltage by adjusting the duty ratio of the switch, and if the duty ratio is D, the input voltage Vi and the output voltage Vo, the output voltage can be expressed as shown in Equation 10 above.
  • the output voltage V LOAD can be controlled by adjusting the duty ratio of the applied pulse.
  • FIG. 27B is a schematic circuit diagram of a boost converter, which is a boost DC-DC converter
  • a boost converter which is a boost DC-DC converter
  • when the switch SW is turned on current flows through the inductor L from a power supply as shown by a dashed-dotted line, and energy is charged in the inductor. No power is supplied to the load.
  • the diode does not conduct when the switch SW is conducting.
  • the switch is cut off, the energy stored in the inductor L is discharged in the form of a current, and the current flows in the direction shown by the dotted line to supply power to the load.
  • the amount of current and the direction of the current flowing through the inductor maintain continuity immediately before and immediately after switching.
  • the direction of the current flowing through the inductor immediately after the switch is shut off flows in the direction in which the current flows while the switch is turned on, and the amount of current decreases as the energy charged in the inductor discharges over time.
  • the switch when the switch is turned on, current flows from the power supply back to the dashed-dotted line to charge the inductor.
  • the capacitor C connected in parallel with the load prevents the voltage V LOAD applied to the load terminal from changing rapidly.
  • the voltage applied to the load is equal to the voltage provided by the power source plus the voltage formed in the inductor, and is represented by Equation 11 below.
  • the boost converter may control the output voltage by adjusting the duty ratio of the switch. As shown in the above equation, as the duty ratio of the pulse applied to the switch approaches 1, the output voltage (V LOAD) is larger than the power supply voltage. ) Can be obtained.
  • the V LOAD signal output from the DC-DC converter unit is fed back to the analog-to-digital converter ADC.
  • the analog-to-digital converter ADC provides a signal corresponding to the amplitude difference between the applied reference potential Vref and the fed back applied V LOAD signal to the digital loop filter DLF.
  • the digital loop filter may be implemented as a field programmable digital block that receives a program from a user and performs a programmed function.
  • the digital loop filter performs proportional-integral-derivative (PID) control using the amplitude difference signal provided. That is, the digital loop filter calculates the control value by calculating the error value of the reference signal Vref and the output signal V LOAD , the integral of the error value, and the derivative of the error value, and calculates the result of the operation.
  • PID proportional-integral-derivative
  • the control value provided by the digital loop filter DLF is provided as a program to a digital pulse width modulator implemented as a programmable analog timing array according to the present embodiment and stored in a memory.
  • the digital pulse width modulator implemented as a programmable analog timing array is controlled in real time by an operation value provided from the outside of the digital pulse width modulator while the circuit is operating, and provides a variable duty ratio of the signal output to the DC-DC converter unit. To correct the output signal (V LOAD ).
  • FIG. 28 is a block diagram showing an outline of a digital phase locked loop implemented using the field programmable mixed signal array, the field programmable analog array, and the programmable analog timing array according to the present embodiment.
  • the digital phase locked loop according to the present embodiment includes a time digital converter (TDC), a digital loop filter (DLF), a relaxation oscillator (RO), and a divider (Div).
  • TDC time digital converter
  • DPF digital loop filter
  • RO relaxation oscillator
  • Div divider
  • the relaxation oscillator RO may be implemented as a programmable analog timing array.
  • the output signal Vo provided by the relaxation oscillator is routed to the field programmable lead block ( Figure 73000) and provided to the divider (DIV).
  • the divider DIV receives the output signal CKout provided by the relaxation oscillator RO and outputs the divided signal CKdiv at a predetermined division ratio to the time-to-digital converter TDC.
  • the divider DIV may be formed as a field programmable digital block 2000 by a user by providing a program, or a circuit may be implemented in advance so as to perform a function of the divider and disposed in a custom cell block.
  • the time-to-digital converter (TDC) may be implemented using the time-to-digital converter (TDC) described with reference to FIGS. 11 to 13.
  • the time-to-digital converter (TDC) outputs an UP signal and a DN signal having a pulse width corresponding to a phase difference between the reference signal Vref and the divided signal CKdiv output by the divider, and the programmable analog timing arrays 10a and 10b are respectively UP signals.
  • Outputting a pulse train corresponding to the pulse width of the pulse train, and counting and outputting each pulse train by the counters 30a and 30b have already been described. Therefore, the error signal? Err counted and output by the counter has time difference information between the reference signal Vref and the divided signal CKdiv.
  • the error signal? Err is applied to the digital loop filter DLF.
  • the digital loop filter DLF receives the error signal ⁇ err and performs a signal processing process to provide a signal for controlling the relaxation oscillator RO.
  • the digital loop filter may be a digital low pass filter and performs phase interpolater (PI) control. That is, a control value is calculated using an error value of an error signal, a proportional term corresponding to an integral of the error value, and an integral term, and the control value is provided to a relaxation oscillator.
  • PI phase interpolater
  • the relaxation oscillator RO stores a control value provided during operation in a memory, and controls the programmable analog timing array using the same to have a desired frequency and a desired phase of the output signal CKout.
  • the user can change the configuration and function according to the change in the connection relationship of the internal circuit by the program provided by the user.
  • the advantage is that the desired function can be performed.
  • an advantage is provided that the circuit can be controlled in real time by signals provided during operation of the circuit.

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Abstract

본 실시예에 의한 현장 프로그래머블 아날로그 어레이는 복수의 프로그래머블 아날로그 타이밍 회로들의 배열을 포함하되, 회로의 물리적인 재공정 없이 프로그램을 통해 이완발진기, 위상추이기, 위상보간기, 펄스폭 변조기, 의사 지수 디지털 제어 발진기 등 복수의 아날로그 또는 아날로그-디지털 변환 회로로 현장 재구성 가능(field programmable)하다. 또한 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이는 복수의 현장 프로그래머블 아날로그 어레이, 현장 프로그래머블 디지털 블록, 현장 프로그래머블 연결선 블록을 포함하되, 회로의 물리적인 재공정 없이 프로그램을 통해 디지털 펄스폭 변조기, 시간-디지털 변환기, 아날로그-디지털 변환기, 위상 고정 루프, 직류-직류, 교류-직류 및 직류-교류 변환기 등 복수의 아날로그, 디지털, 또는 아날로그-디지털 변환 회로로 현장 재구성 가능(field programmable)하다.

Description

현장 프로그래머블 아날로그 어레이 및 이를 이용한 현장 프로그래머블 혼성신호 어레이
본 발명은 현장 프로그래머블 아날로그 어레이 및 이를 이용한 현장 프로그래머블 혼성신호 어레이에 관한 것이다.
일반적인 디지털 회로는 처리하고자 하는 신호가 논리 0, 논리 1의 정보를 가지며, 이러한 정보로 논리 연산 등을 수행하여 목적하는 정보 또는 신호를 처리한다. 아날로그 회로는 처리하고자 하는 신호가 디지털 신호와는 달리 변화하는 진폭, 변화하는 주파수 등과 같이 연속적으로 변화하는 정보를 가지는 신호의 처리를 수행하는 회로를 의미한다.
논리 0, 논리 1의 신호로 신호 처리를 수행하는 디지털 회로를 설계하거나, 설계된 회로를 검증하는 경우에는 VHDL, Verilog등의 하드웨어 기술 언어(HDL, Hardware Description Language)로 디지털 회로를 기술하고, 기술된 기능을 수행하는 회로를 FPGA(Field Programmable Gate Array)로 합성하여 설계된 회로의 동작을 즉시 검증할 수 있다.
그러나, 일반적인 아날로그 회로는 디지털 회로와는 달리 사용자가 제공하는 프로그램에 의하여 목적하는 아날로그적 기능을 수행하도록 현장에서 즉시 회로를 합성할 수 없어 문제된다.
본 발명은 상술한 아날로그 회로의 문제점을 해결하기 위하여 고안된 것으로, 사용자가 목적하는 아날로그 기능을 수행하는 회로를 현장에서 구현할 수 있는 아날로그 회로 및 칩을 제공하는 것이 본 발명의 목적 중 하나이다.
본 실시예에 의한 현장 프로그래머블 아날로그 어레이는, 프로그래머블 아날로그 타이밍 어레이를 포함하되, 프로그래머블 아날로그 타이밍 어레이들이 회로의 물리적인 재공정없이 프로그램을 통해 복수의 아날로그 회로 또는 아날로그-디지털 변환회로의 동작을 수행하도록 재구성될 수 있다.
본 실시예에 의한 현장 프로그래머블 혼성신호 어레이는 하나 이상의 현장 프로그래머블 아날로그 어레이, 프로그램을 통하여 현장 재구성가능한 논리 연산을 수행하는 하나 이상의 현장 프로그래머블 디지털 블록, 그리고 현장 프로그래머블 아날로그 어레이 및 현장 프로그래머블 디지털 블록 각각의 입력 신호들 및 출력 신호들의 연결 상태를 현장 재구성가능한 하나 이상의 현장 프로그래머블 연결선 블록을 포함하되, 현장 프로그래머블 아날로그 어레이, 현장 프로그래머블 디지털 블록, 현장 프로그래머블 연결선 블록들이 회로의 물리적인 재공정 없이 프로그램을 통해 복수의 아날로그, 디지털, 또는 아날로그-디지털 변환 회로의 동작을 수행하도록 재구성할 수 있다.
본 발명의 일 실시예에 의한 현장 프로그래머블 혼성신호 어레이 및 현장 프로그래머블 아날로그 어레이에 의하면 프로그램에 의하여 프로그래머블 아날로그 타이밍 어레이 사이의 연결 관계를 조절하여 사용자가 목적하는 기능을 수행하는 회로를 현장에서 구현할 수 있다는 장점이 제공된다.
도 1은 본 발명의 실시예에 따른 프로그래머블 아날로그 타이밍 어레이의 개요를 도시한 개요도이다.
도 2는 본 발명의 실시예에 따른 프로그래머블 아날로그 타이밍 어레이가 쌍(pair)로 구비된 것을 도시한 개요도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 프로그래머블 아날로그 타이밍 어레이에 포함된 메모리와 전류원의 개요를 도시한 도면이다.
도 4는 커패시터 유닛의 실시예를 도시한 도면이다.
도 5는 검출수단의 구현예를 도시한 도면이다.
도 6은 쌍으로 동작하는 프로그래머블 아날로그 타이밍 어레이에 포함된 메모리와 전류원의 실시예를 도시한 도면이다.
도 7은 본 실시예에 의한 프로그래머블 아날로그 타이밍 어레이의 개요를 도시한 도면이다.
도 8은 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 이용하여 이완 발진기(relaxation oscillator)를 구현한 것을 도시한 도면이다.
도 9는 도 8로 도시된 이완 발진기의 개요적인 등가 회로도이다.
도 10(a) 내지 도 10(c)는 이완 발진기의 개요적인 타이밍 도(timing diagram)이다.
도 11은 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 시간-디지털 변환기(TDC, Time-Digital Converter)의 개요를 도시한 블록도이다.
도 12는 도 11로 도시된 시간-디지털 변환기의 개요적인 등가 회로도이다.
도 13은 본 실시예에 따른 시간-디지털 변환기의 타이밍 도(timing diagram)이다.
도 14는 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이로 구현한 위상 추이기(Phase Shifter)의 개요를 도시한 회로도이다.
도 15는 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이로 구현한 위상 추이기(Phase Shifter)의 개요적 등가 회로도이다.
도 16은 위상 추이기의 타이밍 도이다.
도 17 및 도 18은 프로그래머블 아날로그 타이밍 어레이로 구현한 위상 보간기(PI, Phase Interpolater)의 개요를 도시한 회로도이다.
도 19는 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 위상 보간기(PI, Phase Interpolator)의 타이밍 도이다.
도 20은 동일한 등가 커패시턴스를 가지는 커패시터 유닛에 구간을 나누어 서로 다른 전류를 인가할 때 커패시터 유닛 양단에 형성되는 전압의 변화를 도시한 도면이다.
도 21은 본 실시예에 의한 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 의사 지수 디지털 제어 발진기의 개요적 회로도이다.
도 22는 본 실시예에 의한 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 디지털 펄스폭 변조기의 개요적 회로도이다.
도 23은 본 실시예에 의한 프로그래머블 아날로그 타이밍 어레이를 이용한 디지털 펄스폭 변조기의 등가회로도이다.
도 24는 본 실시예에 의한 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 펄스폭 변조기의 타이밍도이다.
도 25는 본 실시예에 의한 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 아날로그 디지털 변환기(Analog Digital Converter, ADC)의 개요적인 블록도이다.
도 26은 본 실시예에 의한 직류-직류 변환기(DC DC Converter)의 구현예를 도시한 블록도이다.
도 27a는 도 26a는 종래의 강압 직류-직류 변환기(step down DC-DC converter)의 일종인 벅 컨버터(buck converter)의 동작을 설명하기 위한 개요적인 회로도이며, 도 27b는 종래의 승압 직류-직류 변환기(step up DC-DC converter)의 일종인 부스트 컨버터(boost converter)의 동작을 설명하기 위한 개요적인 회로도이다.
도 28은 본 실시예에 의한 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 디지털 위상 고정 루프의 개요를 도시한 블록도이다.
개시된 기술에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 개시된 기술의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 개시된 기술의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도면에 도시된 실시예들은 명확한 설명을 위하여 그 크기, 두께 또는 길이 등이 과장되어 표현될 수 있음을 이해하여야 한다.
이하에서는 첨부된 도면들을 참조하여 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 설명한다. 본 명세서는 신호 선로의 종류를 구분하지 않으며, 각 선로는 단일 신호 또는 하나 이상의 아날로그 신호 또는 디지털 신호로 구성된 버스 신호로 해석될 수 있다.
도 1은 본 발명의 실시예에 따른 프로그래머블 아날로그 타이밍 어레이의 개요를 도시한 개요도이며, 도 2는 본 발명의 실시예에 따른 프로그래머블 아날로그 타이밍 어레이가 쌍(pair)로 구비된 것을 도시한 개요도이다. 도 1 및 도 2를 참조하면, 전류원(100a, 100b, 100a', 100b')은 메모리(400)에 저장된 프로그램에 의하여 전류원이 인가하는 전류량이 제어된다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 프로그래머블 아날로그 타이밍 어레이에 포함된 메모리(400)와 전류원(100, 100')의 개요를 도시한 도면이다. 본 발명의 실시예에 따른 프로그래머블 아날로그 타이밍 어레이가 도 3a에 도시된 바와 같이 단일단(single ended)으로 동작하는 경우에, 메모리(400)에 포함된 전류를 제어하는 디지털-아날로그 변환기(DAC, Digital-Analog Converter, 410)는 프로그램에 포함된 코드를 변환하여 코드에 상응하는 전류 제어 신호(con_i)를 형성하고, 이를 전류원(100)에 인가하여 전류원이 제공하는 전류(i)를 제어한다.
본 발명의 실시예에 따른 프로그래머블 아날로그 타이밍 어레이가 도 2 및 도 3b에 도시된 바와 같이 쌍으로 동작하는 경우에, 메모리에 포함된 디지털-아날로그 변환기(410)는 프로그램에 포함된 코드를 변환하고, 각각의 전류원(100, 100')이 코드에 상응하여 동작하도록 전류 제어 신호(con_i, con_i')를 형성하여 전류원(100, 100')에 인가한다. 일 예로, 쌍으로 구비된 프로그래머블 아날로그 타이밍 어레이가 서로 상보적으로 동작하도록 프로그램된 경우에, 디지털-아날로그 변환기(410)는 프로그램에 포함된 코드를 변환하여 각각의 전류원(100, 100')이 서로 상보적으로 동작하도록 제어 신호(con_i, con_i')를 형성하여 전류원(100, 100')에 인가한다. 일 예로, 전류값을 제어하는 코드(code)는 소정 개수의 비트(bit)일 수 있으며, 디지털-아날로그 변환기(410)는 코드의 비트에 상응하는 해상도로 전류값을 제어하는 신호를 형성하여 전류원을 제어할 수 있다. 다만, 이는 일 예로, 메모리로부터 제공된 코드는 전류원의 전류값 뿐만 아니라 가변 전류원 등의 상태를 제어하는 제어 코드 등의 여러 코드들을 포함할 수 있다.
일 예로, 본 발명의 실시예에 따른 프로그래머블 아날로그 타이밍 어레이가 단일단으로 동작하거나, 상보적으로 동작하는 경우에도 프로그램에 의하여 전류원이 인가하는 전류값을 조절할 수 있다.
다시 도 1 및 도 2를 참조하면, 스위치 유닛(150a, 150b, 150a', 150b')은 제어 신호(IN aa, In ab, IN aa', In ab', IN ba, In bb, IN ba', In bb')로 제어되어 전류원(150a, 150b, 150a', 150b')이 인가하는 전류를 전하 누적 수단(200, 200')에 인가하거나 차단한다. 일 예로, 도 1에 도시된 실시예와 같이 프로그래머블 아날로그 타이밍 어레이가 단일단(single ended)으로 구비되어 동작하는 경우에, 스위치 (150a, 150b)는 제어 신호 In a, In b에 의하여 도통이 제어되어 전류원 100a, 100b가 인가하는 전류를 전하 누적 수단으로 인가하거나 차단한다. 후술할 바와 같이 제어 신호는 프로그래머블 아날로그 타이밍 어레이의 동작 중에 외부로부터 인가될 수 있으며, 외부로부터 인가되는 신호는 메모리에 저장되고 이로부터 프로그래머블 아날로그 타이밍 어레이의 동작이 제어된다.
도 2와 같이 프로그래머블 아날로그 타이밍 어레이가 쌍으로 구비되어 동작하는 실시예에서, 스위치 유닛(150a, 150a', 150b, 150b')은 어느 하나의 단일단 전류를 다른 단일단으로 제공하도록 스위치를 쌍으로 구비한다. 도시된 실시예에서, 스위치 유닛 150a는 스위치 150aa와 스위치 150ab를 구비하며, 스위치 150aa를 이용하여 전류원 100a가 제공하는 전류를 전하 누적 수단 200으로 제공하고, 스위치 150ab를 이용하여 전류원 100a가 제공하는 전류를 전하 누적 수단 200'에 제공한다. 스위치 유닛 150a'는 스위치 150aa'와 스위치 150ab'를 구비하며, 스위치 150aa'를 이용하여 전류원 100a'가 제공하는 전류를 전하 누적 수단 200으로 제공하고, 스위치 150ab'를 이용하여 전류원 100a'가 제공하는 전류를 전하 누적 수단 200'에 제공한다. 또한, 전류원 100b와 전류원 100b'와 연결된 스위치 유닛 150b 및 스위치 유닛 150b'도 각각 스위치를 쌍으로 구비하여 각각 스위치 유닛 150a 및 150a'와 유사한 기능을 수행한다.
스위치 유닛에 포함된 스위치들은 일단과 타단의 도통 여부를 제어하는 제어단을 가진다. 일 예로, 스위치는 드레인(drain) 전극과 소스(source) 전극을 가지며, 드레인(drain) 전극과 소스(source) 전극 사이의 도통 여부를 제어하는 게이트(gate) 전극을 가지는 전계 효과 트랜지스터(FET, Field Effect Transistor)로 구현할 수 있다. 통상의 기술자는 소정의 문턱 전압(threshold voltage) 이상이면 드레인과 소스가 도통되는 N 타입 MOS 전계 효과 트랜지스터 및/또는 소정의 문턱 전압 이하 이면 드레인과 소스가 도통되는 P 타입 MOS 전계 효과 트랜지스터로 스위치 및 스위치 유닛을 구현할 수 있다.
다른 예로, 스위치는 베이스(base) 전극에 인가되는 전류로 에미터(emitter) 전극과 콜렉터(collector) 전극 사이에 인가되는 전류를 조절할 수 있는 NPN타입 양극성 접합 트랜지스터(Bipolar Junction Transistor) 및/또는 PNP타입 양극성 접합 트랜지스터로 스위치 및 스위치 유닛을 구현할 수 있다.
이러한 예들은 통상의 기술자가 용이하게 프로그래머블 아날로그 타이밍 어레이에 포함된 스위치를 구현하는 예일 따름으로, 통상의 기술자는 디플리션 모드 N 타입 MOS 전계 효과 트랜지스터, 디플리션 모드 P 타입 MOS 전계 효과 트랜지스터 등과 같이 일단과 타단 및 일단과 타단의 도통 여부를 제어하는 제어단을 가지는 스위치 소자를 이용하여 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 구현할 수 있다.
전하 누적 수단(200)은 전류원이 인가하는 전류에 의한 전하(charge)를 누적하여 누적에 따라 형성된 전기적 신호를 출력한다. 전하 누적 수단(200)은 커패시터 유닛(210)과 전하 누적 수단을 리셋(reset)하는 리셋 스위치(220)을 포함한다. 일 실시예로, 커패시터 유닛(210)은 도 4a에 도시된 바와 같이 고정된 커패시턴스를 가지는 복수의 커패시터들(C1, C2, C3, ...,CN)들과 복수의 스위치들(SW1, SW2, SW3, ..., SWN)을 포함하며, 복수의 스위치들(SW1, SW2, SW3, ..., SWN)은 메모리(400)에 저장된 프로그램에 의하여 도통이 제어된다.
커패시터 유닛(210, 210')은 전류원이 제공한 전류에 의한 전하를 누적하고, 누적에 따른 신호를 형성하여 검출 수단(300)에 제공한다. 프로그램에 의하여 제어된 커패시터 유닛(210, 210')의 등가 커패시턴스를 Ceq라고하면, 전하 누적 수단이 전하를 누적하여 형성하는 신호(V(t))는 아래의 수학식 1과 같다.
Figure PCTKR2015009715-appb-M000001
즉, 커패시터 유닛은 전류원이 인가하는 전류에 의한 전하를 누적 하고, 그에 의하여 형성된 전압 신호를 검출 수단(300)에 제공한다. 위의 수학식 1에서 알 수 있는 바와 같이 검출 수단(300)이 출력하는 전기적 신호(V(t))는 시간에 따라 변화하며, 전압 신호는 커패시터 유닛의 등가 커패시턴스인 Ceq와 전류 i에 상응하는 것을 알 수 있다.
메모리는 저장된 프로그램에 따라 도시된 복수의 스위치 중 어느 하나 이상을 도통하도록 제어하여 목적하는 커패시터 유닛(210)의 등가 커패시턴스(equivalent capacitance)를 형성한다. 도 4a에 도시된 일 예로, 커패시터 유닛(210)에 포함된 복수의 커패시터들(C1, C2, C3, ...,CN)은 서로 동일한 커패시턴스를 가질 수 있으며, 다른 예로, 커패시터 유닛(210)에 포함된 복수의 커패시터들(C1, C2, C3, ...,CN)들은 미리 정하여진 가중 요소(weighting factor)에 의하여 정하여진 서로 다른 커패시턴스를 가질 수 있다.
커패시터 유닛(210)의 다른 실시예로, 커패시터 유닛(210)은 도 4b에 도시된 전압 제어 가변 커패시터(VC, voltage controlled variable capacitor)를 이용한다. 본 실시예에 의하면, 전압 제어 가변 커패시터는 양 단에 인가된 전압에 의하여 그 커패시턴스가 변화하므로 메모리(400)는 전압 제어 가변 커패시터의 양 단에 인가하는 전압을 제어하여 커패시터 유닛(210)의 목적하는 등가 커패시턴스를 형성한다.
커패시터 유닛의 다른 실시예로, 도 4c에 도시된 바와 같이 복수의 전압 제어 가변 커패시터(VC1, VC2, VC3, ..., VCN)와 복수의 스위치들(SW1, SW2, SW3, ..., SWN)이 배열된 가변 커패시터들을 포함할 수 있다. 본 실시예에 의하면, 프로그램은 메모리에 저장되어 스위치들(SW1, SW2, SW3, ..., SWN)과 전압 제어 가변 커패시터의 양단 전압을 제어하고, 메모리는 저장된 프로그램에 따라 도시된 복수의 스위치 중 어느 하나 이상을 도통하도록 제어하며, 도통된 스위치와 연결된 전압 제어 커패시터 양단 전압을 제어하여 목적하는 커패시터 유닛(210)의 등가 커패시턴스(equivalent capacitance)를 형성한다.
도시되지 않은 커패시터 유닛의 또 다른 실시예로, 도 4a에 도시된 커패시터 뱅크(capacitor bank)와 도 4b 또는 도 4c에 도시된 전압 제어 가변 커패시터를 포함할 수 있다. 일정한 주파수에 신호의 주파수를 매칭하기 위하여 거친 조정(coarse tuning)과 미세 조정(fine tuning)이 필요한 경우에 메모리에 포함된 커패시턴스 제어 디지털-아날로그 변환기(도 6 420 참조)는 커패시터 뱅크에 포함된 스위치들(SW1, SW2, SW3, ..., SWN)의 도통 여부를 제어하여 거친 조정을 수행하고, 전압 조절 가변 커패시터에 인가되는 전압을 제어하여 미세 조정을 수행하여 주파수 매칭을 수행할 수 있다.
다시 도 1 및 도 2를 참조하면, 리셋 스위치(220, 220')가 도통되면 커패시터 유닛에 충전된 전하를 방전하여 전하 누적 수단(200, 200')을 리셋한다. 일 실시예로, 도 1 및 도 2에 도시된 바와 같이 리셋 스위치는 검출 수단의 검출 신호(OUT, OUT')에 의하여 제어되는 스위치일 수 있다. 또한, 리셋 스위치(220, 220')가 도통되면 전류원이 제공하는 전류는 기준 전위로 흐르므로, 커패시터 유닛(210, 210')은 전하를 누적하지 못하여 전압 신호를 형성하지 못한다.
리셋 스위치는 일 예로 위에서 설명된 스위치 유닛(150a, 150'a, 150b, 150b')에 포함된 스위치와 같이 전계 효과 트랜지스터(FET), 양극성 접합 트랜지스터(BJT)등과 같이 제어단에 인가되는 전기적 신호에 의하여 일단과 타단의 도통 여부가 제어되는 소자로 구현할 수 있다.
검출 수단(300, 300')은 상술한 전하 누적 수단이 제공한 전기적 신호를 검출하고, 문턱치 와의 관계 따라 검출 결과 신호를 형성하여 출력한다. 일 실시예에서, 검출 수단(300, 300')은 도 5a에 도시된 바와 같이 소정의 문턱 전압(threshold voltage)을 가지는 인버터(inverter)일 수 있다. 전기적 신호(V(t))가 임계 전압에 다다르면 NMOS 트랜지스터가 도통되어 공통전압이 출력신호(OUT)로 출력되며, 반대로 전기적 신호(V(t))가 임계 전압 이하이면 PMOS 트랜지스터가 도통되어 공급 전압(Vdd)이 출력신호(OUT)으로 출력된다.
다른 실시예로, 검출 수단은 도 5b에 도시된 바와 같이 소정의 임계치(ref)와 입력된 전기적 신호(V(t))를 비교하는 비교기일 수 있다. 즉, 전기적 신호(V(t))가 검출 수단에 인가되면 검출 수단은 임계치와 비교하여 임계치와의 대소 관계에 따라 검출 결과 신호(OUT)을 출력한다.
도시되지 않은 다른 실시예로 검출 수단은 슈미트 트리거(Schmitt Trigger)회로로 구현할 수 있으며, 입력 신호와 미리 정해지거나, 프로그래머블한 임계치와 비교하여 비교결과에 따른 신호를 출력하는 신호를 출력하는 회로이면 본 실시예의 검출 수단으로 사용할 수 있다.
도 5c 및 도 5d는 아날로그 타이밍 어레이를 쌍(pair)으로 구비한 실시예에서 검출 수단을 구현한 예이다. 프로그래머블 아날로그 타이밍 어레이를 쌍으로 구비한 경우에 각각의 프로그래머블 아날로그 타이밍 어레이가 상보적 출력을 유지하는 것이 필요할 수 있다. 도 5c에 도시된 실시예는 각각의 검출 수단이 출력한 신호를 서로 크로스 피드백(cross feedback)하도록 구성하여 각각의 검출 수단이 서로 상보적인 검출 신호를 출력하도록 할 수 있다.
도 5d에 도시된 실시예에 의하면 각각의 검출 수단(300, 300')은 검출 수단이 출력하는 신호를 인가받아 래치(latch)하는 래치 회로(310)를 구비하여 서로 상보적인 신호를 출력하게 할 수 있다.
도 5c 또는 도 5d로 도시된 실시예에 있어서, 검출 신호(OUT, OUT')는 어느 하나의 신호가 논리 1이면 다른 하나의 신호는 논리 0인 상보적인 관계에 있어야 한다. 그러나, 초기값이 설정되지 않은 경우에 전류원 100a와 100a' 또는 전류원 100b와 100b'가 서로 동일한 전류를 서로 동일한 등가 커패시턴스를 가지는 커패시터 유닛인 210과 210'에 인가하는 경우에는 전하 누적 수단 300, 300'들은 모두 동일한 검출 신호를 출력하므로 출력 신호의 상보성이 파괴될 수 있다. 이러한 문제를 해결하기 위하여 프로그래머블 아날로그 타이밍 어레이의 초기 구동시 또는 재설정이 필요한 경우에 리셋 신호를 인가하여 검출 수단의 출력을 서로 상보적으로 초기 설정한다. 일 예로, 리셋 신호는 프로그래머블 아날로그 타이밍 어레이의 외부 및/또는 메모리(400)에서 제공될 수 있다.
리셋 신호에 의하여 상보적 출력이 설정되면 커패시터 유닛(210, 210')을 리셋하는 리셋 스위치(220, 220')도 상보적 출력에 의하여 상보적으로 동작한다. 따라서 전류원 들이 동일한 전류를 인가하더라도 서로 상보적으로 동작하는 리셋 스위치(220, 220')에 의하여 커패시터 유닛(210, 210')도 상보성을 유지한 출력 신호를 제공하므로, 검출 수단(300)의 출력도 상보성을 유지할 수 있다.
도 1, 도 2 및 도 6을 참조하면, 메모리(400)는 사용자로부터 프로그램을 제공받아 저장하며, 나아가, 프로그래머블 아날로그 타이밍 어레이가 동작하는 도중에 현장 프로그래머블 디지털 블록(도 7 2000참조), 커스텀 셀 블록, 또다른 현장 플로그래머블 아날로그 어레이(도 7 1000참조) 및 칩 외부로부터 신호를 인가받아 저장하고, 저장된 신호에 따라 회로를 제어할 수 있다. 이와 같이 프로그래머블 아날로그 타이밍 어레이의 동작 중 인가되는 신호에 의한 정보를 메모리에 저장하고, 저장된 신호에 의하여 프로그래머블 아날로그 타이밍 어레이를 실시간(real time) 제어할 수 있다.
본 명세서에서는 사용자로부터 제공받은 프로그램 뿐만 아니라, 프로그래머블 아날로그 타이밍 어레이가 동작하는 도중에 현장 프로그래머블 디지털 블록, 커스텀 셀 블록, 또다른 현장 프로그래머블 아날로그 어레이 및/또는 칩 외부로부터 인가된 신호도 메모리에 저장되어 사용자로부터 제공된 프로그램과 마찬가지로 본 실시예에 의한 프로그래머블 아날로그 타이밍 어레이를 제어할 수 있으므로, 이를 모두 "프로그램"이라 정의한다.
프로그램은 커패시터 유닛에 포함된 스위치의 도통 여부를 제어하는 코드와 목적하는 커패시턴스를 가지도록 커패시터 양단 전압을 제어하는 코드 및 상술한 바와 같이 전류원을 제어하는 코드를 포함할 수 있다. 메모리(400)는 프로그램으로부터 전류원의 전류를 제어하는 제어 신호(con_i, con_i')를 형성하는 디지털-아날로그 변환기(410)와 프로그램으로부터 커패시턴스 유닛의 등가 커패시턴스를 제어하는 제어 신호(con_c)를 형성하는 커패시턴스 제어 디지털-아날로그 변환기(420)을 포함한다.
본 발명의 실시예에 의한 프로그래머블 아날로그 타이밍 어레이가 단일단(single ended)으로 동작하는 경우에, 메모리에 포함된 전류 제어 디지털-아날로그 변환기(410)는 메모리(400)로부터 전류원을 제어하는 코드를 제공받고, 이를 디코딩(decoding)하여 코드에 상응하는 제어 신호(con_i)를 형성한다. 가변 전류원(100)은 디지털-아날로그 변환기(110)가 제공한 제어 신호로 제어되어 그에 상응하는 전류(i)를 제공하며, 이는 상술한 바와 같다.
도 6은 쌍으로 동작하는 프로그래머블 아날로그 타이밍 어레이에 포함된 메모리(400)와 전류원(100, 100')의 실시예를 도시한 도면이다. 도 3과 도 6을 참조하면, 메모리는 전류원을 제어하는 코드를 거친 조절 디지털-아날로그 변환기(coarse tuning DAC, 412)와 미세 조절 디지털-아날로그 변환기(fine tuning DAC, 414)에 제공한다. 거친 조절 디지털-아날로그 변환기(412)는 제공된 코드로부터 전류원이 인가할 수 있는 전류의 최대값을 구하고, 미세 조절 디지털-아날로그 변환기(414)는 서로 상보적으로 동작하는 전류원이 인가하는 전류의 비(ratio)를 코드에 상응하도록 조절한다.
일 예로, 서로 상보적으로 동작하는 전류원이 최대 100mA의 전류를 인가하고, 각 전류원이 2:8의 비율로 전류를 흘리도록 프로그램되어 메모리에 저장되었다면, 거친 조절 디지털-아날로그 변환기(412)는 전류원이 최대 100mA를 제공하도록 제어 신호를 형성하고, 미세 조절 디지털 아날로그 변환기(414)는 각 전류원 별로 각각 20mA, 80mA를 인가하도록 세부적으로 조절한다.
메모리에 포함된 커패시턴스 제어 디지털-아날로그 변환기(420)는 메모리(400)로부터 커패시터 유닛을 제어하는 코드를 제공받고, 이를 디코딩(decoding)하여 코드에 상응하는 제어 신호(con_c)를 형성한다. 커패시터 유닛은 커패시턴스 제어 디지털-아날로그 변환기(420)가 제공한 제어 신호로 제어되어 그에 상응하는 등가 커패시턴스를 형성한다. 일 예로, 커패시턴스 제어 디지털-아날로그 변환기는 도시된 바와 같이 커패시터 유닛에 포함된 스위치(SW1, SW2, SW3, ..., SWN)의 도통을 제어하여 커패시터 유닛의 등가 커패시턴스를 제어할 수 있다. 도시되지 않은 다른 예로, 커패시턴스 제어 디지털-아날로그 변환기(420)는 프로그램에 상응하도록 커패시터 유닛에 포함된 전압 제어 커패시터에 인가되는 전압을 형성하여 커패시터 유닛의 등가 커패시턴스를 형성할 수 있다. 도시되지 않은 다른 예로, 커패시턴스 제어 디지털-아날로그 변환기(420)는 거친 조정(coarse tuning) 단계에서 커패시터 유닛에 포함된 스위치(SW1, SW2, SW3, ..., SWN)의 도통을 제어하여 커패시터 유닛의 등가 커패시턴스를 제어하고, 미세 조정(fine tuning) 단계에서 커패시터 유닛에 포함된 전압 제어 커패시터에 인가되는 전압을 형성하여 커패시터 유닛의 등가 커패시턴스를 형성할 수 있다.
이하에서는, 도 7을 참조하여 본 발명의 실시예에 따른 현장 프로그래머블 혼성신호 어레이를 설명한다. 다만, 간결하고 명료한 설명을 위하여 위에서 설명된 실시예와 중복되는 부분은 설명을 생략할 수 있다. 본 실시예에 따른 현장 프로그래머블 혼성신호 어레이는 칩 외부로부터 신호를 인가받거나, 칩 외부로 신호를 제공하는 입출력 패드(I/O Pad, 4000), 프로그래머블 아날로그 타이밍 어레이를 포함하는 현장 프로그래머블 아날로그 어레이(1000)와, 현장 프래그래머블 디지털 블록(2000)과, 현장 프로그래머블 아날로그 어레이(1000), 현장 프로그래머블 디지털 블록(2000)의 입출력 신호 및 입출력 패드로부터 제공되거나 입출력 패드로 제공하는 신호를 프로그램에 의하여 라우팅(routing)하는 현장 프로그래머블 연결선 블록(3000)을 포함한다.
현장 프로그래머블 아날로그 어레이(1000)은 적어도 하나 이상의 프로그래머블 아날로그 타이밍 어레이가 어레이/매트릭스 형태로 배치되어 형성된다. 도 7은 일 열로 배치된 현장 프로그래머블 아날로그 어레이(1000)들과 하나의 열로 배치된 현장 프로그래머블 디지털 블록(2000)들이 번갈아 배치된 실시예만을 도시하나, 각각의 현장 프로그래머블 아날로그 어레이(1000)들과 현장 프로그래머블 디지털 블록(2000)들이 서로 격자(lattice)형으로 배치될 수 있다.
현장 프로그래머블 디지털 블록(2000)은 종래의 FPGA(Field Programmable Gate Array)와 같이 사용자가 제공한 프로그램에 의하여 합성(synthesize)되어 사용자가 목적한 기능을 수행한다. 사용자는 목적하는 기능을 VHDL(Very-high-speed integrated circuits Hardware Description Language) 또는 베릴로그(Verilog) 등과 같은 하드웨어 기술 언어(HDL, Hardware Description Language)로 기술하고, FPGA 칩은 하드웨어 기술 언어로 기술된 기능을 수행한다.
본 실시예에 의한 현장 프로그래머블 디지털 블록(2000)은 종래의 FPGA와 같이 사용자가 구현하고자 하는 디지털 연산 기능을 기술하면, 기술된 기능을 수행하도록 합성된다. 일 예로, 현장 프로그래머블 디지털 블록(2000)은 사용자가 제공한 프로그램에 의하여 수리-논리 연산부(ALU, Arithmetic-Logic Unit), 레지스터(Register), 카운터(Counter), 다중화기(Multiplexer), 역다중화기(Demultiplexer), 디코더(Decoder)등의 기능을 수행할 수 있다.
입출력 패드(I/O pad, 4000)는 칩으로 인가되는 신호를 칩 내부로 제공하거나, 칩에서 제공하는 신호를 칩 외부로 제공한다. 입출력 패드(4000)는 와이어(wire)와 본딩(bonding)되어 칩의 리드(lead) 또는 범프(bump)와 전기적으로 연결된다. 일 예로, 사용자가 현장 프로그래머블 아날로그 어레이(1000) 또는 현장 프로그래머블 디지털 블록(2000)으로 제공하는 프로그램 등의 데이터는 입출력 패드를 통하여 제공되며, 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이가 연산한 데이터들도 입출력 패드를 통하여 칩 외부로 제공된다.
현장 프로그래머블 연결선 블록(3000)은 입출력 패드(4000), 현장 프로그래머블 디지털 블록(2000) 및 현장 프로그래머블 아날로그 어레이(1000)가이 제공하는 신호들을 라우팅한다. 현장 프로그래머블 연결선 블록은 라우팅 트레이스와, 라우팅 트레이스 사이를 전기적으로 연결하거나 차단하는 스위치들을 포함하며, 프로그램에 의하여 연결이 제어된다. 용이한 도시를 위하여 라우팅 트레이스가 교차하는 곳에 배치된 스위치들에 대하여 식별 부호를 부기하였으나, 설명한 바와 같이 라우팅 트레이스도 프로그램에 의하여 제어되는 현장 프로그래머블 연결선 블록에 포함된다. 일예로, 각각의 블록은 세 개의 라우팅 트레이스로 연결된 것으로 도시되었으나, 이는 순전히 예시를 위한 것으로, 세 개 이상 또는 그 이하의 트레이스로 연결될 수 있다.
현장 프로그래머블 연결선 블록은 프로그램에 의하여 신호의 배선이 제어되므로 현장 프로그래머블 아날로그 어레이, 현장 프로그래머블 디지털 블록 및/또는 커스텀 셀 블록 간의 연결을 조절하여 본 실시예에 의한 현장 프로그래머블 아날로그 어레이가 발진기, 위상 추이기, 직류-직류 변환기, 위상 고정 루프 등과 같이 여러 기능을 수행할 수 있도록 한다.
일 실시예에서, 현장 프로그래머블 혼성신호 어레이는 특정한 기능을 수행하도록 미리 구현된 회로를 가지는 커스텀 셀 블록 (custom cell block)을 포함할 수 있다. 일 예로, 현장 프로그래머블 디지털 블록으로 기능을 구현할 수 있으나, 현장 프로그래머블 디지털 블록으로 구현된 동작 속도에 비하여 고속으로 동작할 것이 요청되는 경우, 보통의 아날로그 전압 신호 등을 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이가 받아들일 수 있는 형태로 변형이 필요한 경우 등에는 목적하는 기능을 구현하도록 미리 회로를 구현하여 커스텀 셀에 배치할 수 있다. 일 예로, 커스텀 셀 블록에는 위상 검출기(Phase Detector), 위상 주파수 검출기(Phase Frequecncy Detector), 아날로그 전압 입력을 펄스 형태로 변환하는 전압-신호 변환기(VTC, Voltage-Time Converter)등을 구현하여 배치할 수 있다.
이러한 구성을 가지는 현장 프로그래머블 혼성신호 어레이는 특정한 기능을 수행하도록 프로그램을 제공받아 목적하는 기능을 수행한다. 이하에서는 첨부된 도면들을 참조하여 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이로 이완 발진기(relaxation oscillator), 시간-디지털 변환기(TDC, Time-Digital Converter), 위상 추이기(Phase Shifter), 위상 보간기(Phase Interpolator), 디지털 펄스폭 변조기(DPWM, Pulse Width Modulator), 직류-직류 변환기(DC-DC Converter) 및 위상 고정 루프(Phase Locked Loop)를 구현한 실시예를 설명한다.
이하에서 설명될 실시예들은 프로그래머블 아날로그 타이밍 어레이를 포함하는 현장 프로그래머블 아날로그 어레이와, 현장 프로그래머블 디지털 블록 및 현장 프로그래머블 연결선 블록이 프로그램되어 구현되는 것이다. 따라서 사용자가 현장에서 프로그램을 제공하여 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이를 발진기, 시간-디지털 변환기, 위상 추이기 등과 같이 사용자가 목적하는 기능을 수행하도록 제어할 수 있다는 장점이 제공되며, 동작 중 회로에서 제공되는 신호를 제공받아 메모리에 저장하고, 이를 이용하여 회로를 제어함으로써 실시간으로 회로를 제어할 수 있다는 장점이 제공된다.
아래의 설명은 본 실시예에 따른 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이의 명확한 설명을 위한 것으로, 본 발명의 범위를 제한하는 것이 아니다. 또한, 아래에서 설명될 실시예들은 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현할 수 있는 기능 중 극히 일부분일 따름으로, 본 발명에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이는 설명된 구현예의 기능만을 수행할 수 있는 것이 아니라 프로그램에 따라 설명되지 않은 여러 기능을 수행하도록 구현될 수 있다.
도 8은 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 이용하여 이완 발진기(relaxation oscillator)를 구현한 것을 도시한 도면이며, 도 9는 도 8로 도시된 이완 발진기의 개요적인 등가 회로도이다. 도 10(a) 내지 도 10(c)는 이완 발진기의 개요적인 타이밍 도(timing diagram)이다.
도 8 내지 도 10을 참조하면, 이완 발진기는 상보적인 값을 출력하는 프로그래머블 아날로그 타이밍 어레이 쌍(10a, 10b)을 포함한다. 전류원(100, 100')은 각각 프로그램이 저장된 메모리에 포함된 디지털-아날로그 변환기(도 3 410 참조), 거친 조절 디지털 아날로그 변환기(도 6 412 참조) 미세 조절 디지털 아날로그 변환기(도 6 414 참조)로부터 제어 신호를 인가받아 목적하는 전류를 인가한다. 도 8 및 도 9에는 도시되지 않았으나, 필요한 경우에 도 2에 도시된 150b, 150b' 스위치 쌍을 도통시켜 더욱 큰 전류를 인가할 수 있다. 또한, 후술할 바와 같이 전류원 100과 100'가 제공하는 전류의 값을 달리 조절하여 이완 발진기가 출력하는 신호의 듀티비를 조절할 수 있다.
본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 이완 발진기로 동작시키고자 하는 경우에, 스위치 150a와 150b'는 그 도통 여부를 제어하는 신호인 IN a, In b'가 인가되어 도통되도록 제어되며, 스위치 150b 및 150a'는 상기 스위치들의 도통 여부를 제어하는 신호인 In b 및 In a'가 인가되어 차단되도록 제어된다. 따라서, 스위치 150a, 150 b'가 도통되어 전류원 100 및 전류원 100'가 제공하는 전류는 각각 커패시터 유닛 210과 210'에 인가된다. 스위치를 제어하는 입력 신호 In a, In a', In b, In b'는 현장 프로그래머블 디지털 블록 또는 칩 외부로부터 제공되어 현장 프로그래머블 연결선 블록에 의하여 연결되어 프로그래머블 아날로그 타이밍 어레이에 제공된다.
일 예로, 검출 수단 300 및 300'은 도시된 바와 같이 소정의 문턱치(Threshold value)를 가지는 인버터로 구현할 수 있고, 출력값의 상보성을 보장하기 위하여 도시된 바와 같이 래치를 더 포함할 수 있으며, 동작 초기에 리셋 신호를 인가하여 검출 수단이 출력한 검출 신호인 OUT과 OUT'을 서로 상보적으로 설정하는 것은 상술한 바와 같다.
이하의 실시예에서는, 달리 설명된 경우를 제외하고 전하 누적 수단 200 및 200'이 전하를 누적하여 출력하는 신호가 문턱치에 도달한 경우 검출 신호로 논리 1을 출력하고, 문턱치 미만인 경우에는 검출 신호로 논리 0을 출력하는 경우를 가정한다. 리셋 신호에 의하여 검출 수단의 출력 OUT과 OUT'이 각각 논리 0, 논리 1로 설정되었으며, 리셋 스위치(220, 220')들이 논리 1 신호에 의하여 닫히고, 논리 0 신호에 열리는 스위치로 구현된 예를 가정한다. 다만 이것은 구현할 수 있는 여러 실시예 중에서 어느 하나의 실시예를 특정하여 설명함으로써 간결하고 명확하게 설명하기 위한 것이며, 본 발명의 범위를 제한하고자 함이 아니다. 또한 본 실시예가 속하는 기술 분야에서 통상의 지식을 가지는 자라면 당연히 논리 0 신호에 닫히고, 논리 1 신호에 열리는 스위치로 변형하거나, NAND 게이트로 구현한 SR 래치 이외의 NOR 게이트로 구현한 SR 래치 등의 다른 래치로 변형하는 등과 같은 변형 실시가 가능하다.
도 10a에 도시된 T1 구간에서 도 9에 도시된 바와 같이 프로그래머블 아날로그 타이밍 어레이 동작 초기에 리셋 신호에 의하여 리셋 스위치 220'는 닫혀 전류원 100a'가 인가하는 전류를 기준전위로 흘리나, 리셋 스위치 220은 열려서 전류원 100이 인가한 전류는 전하 누적 수단에 포함된 커패시터 유닛(210)에 인가되고 전하의 누적에 의하여 소정의 전압 신호(Vc)가 형성된다.
커패시터 유닛(210, 210')의 등가 커패시턴스는 프로그램에 의하여 제어되며, 전류원이 인가하는 전류량과 더불어 등가 커패시턴스를 조절하여 프로그래머블 아날로그 타이밍 어레이에 있어서 커패시터 유닛이 출력하는 전압의 타이밍을 조절할 수 있다.
검출 수단(300, 300')은 커패시터 유닛이 일정한 전하를 누적하여 출력한 전압 신호의 크기를 문턱치(threshold value, Vth)와 비교하여 소정의 검출 신호(OUT, OUT')를 출력한다.
전하 누적 수단이 출력하는 전압(Vc, Vc')이 모두 문턱치(Vth)이하인 경우에 인버터로 구현한 검출 수단은 모두 논리 1을 출력한다. NAND 게이트로 구현된 SR 래치에 모두 논리 1의 입력이 인가되면 출력의 상보성이 파괴되지 않고 이전 출력 그대로 유지된다. 따라서, 전류가 누적되는 커패시터 유닛(210)의 출력 신호 Vc가 문턱치 이하인 경우에도 래치의 출력은 이전 출력을 유지한다.
전류원이 인가하는 전류에 의한 전하를 충분히 누적한 어느 하나의 커패시터 유닛은 스위치가 닫혀 전하가 누적되지 않은 커패시터 유닛과 달리 문턱치 이상의 전압을 출력하고, 이를 감지한 검출 수단은 그에 상응하는 검출 신호를 출력한다. 일 예로, 도 8 내지 도 10으로 도시된 실시예와 같이 전하를 충분히 누적한 커패시터 유닛(210)은 문턱치(Vth) 이상의 전압 신호를 출력하나, 스위치(220')가 닫혀 전하를 누적할 수 없는 커패시터 유닛(210')는 전압 신호를 출력하지 못하거나, 문턱치보다 작은 전압 신호만을 출력한다. 커패시터 210이 출력한 전압 신호가 문턱치 이상의 전압을 출력하면 인버터로 구현한 검출수단300은 논리 0 신호를 래치에 제공한다. 래치는 이전 출력 신호를 토글(toggle)하여 검출 신호 OUT으로 논리 1을 출력하고, 검출 수단 300'은 이와 반대로 검출 신호 OUT'로 논리 0을 출력한다.
전환된 검출 신호 OUT에 의하여 리셋 스위치 220은 닫혀서 커패시터 유닛 210에 충전된 전하를 방전하고, 전류원 100a로부터 인가된 전류도 마찬가지로 기준 전위로 흘린다. 그러나, 리셋 스위치 220'는 전환된 검출 신호 OUT'에 의하여 열리고, 그에 따라 전류원 100a'로부터 인가되는 전류는 커패시터 유닛210'에 누적되어 도 10a에서 T2구간으로 도시된 바와 같이 전하를 누적하여 전압 Vc'를 출력한다. 커패시터 유닛 210은 전하를 누적하지 못하므로 전압 신호를 출력하지 못하거나, 문턱치보다 작은 전압 신호만을 출력한다. 따라서 검출 수단 300과 300'는 모두 논리 1을 출력하므로 커패시터 유닛의 출력이 문턱치 이상 상승하기 전까지 래치 출력의 상보성이 파괴되지 않고 이전 출력 그대로 유지된다. 본 실시예에 의한 이완 발진기는 프로그래머블 아날로그 타이밍 어레이 10a 와 10b가 서로 교번하여 지속적으로 동작하며, 그에 따라 출력 OUT과 OUT'도 서로 상보적으로 교번한다.
이완 발진기 출력 OUT, OUT'의 주파수는 전류원이 인가하는 전류량을 제어하여 제어될 수 있다. 즉, 도 10a에 도시된 실시예에 비하여 전류원 100, 100'가 더 많은 전류를 인가하도록 제어되거나 또는 전류원 100, 100'와 더불어 전류원 100b, 100b'(도 2 참조)가 함께 전류를 인가하는 경우에는 도 10b에 도시된 바와 같이 동일한 커패시터에 전하가 축적되어 전압을 형성하는 속도가 증가하므로 그에 따라 이완 발진기가 출력하는 출력 신호의 주파수도 증가한다.
또한, 전류원 100과 전류원 100'가 인가하는 전류를 서로 달리하도록 프로그램하여 출력 신호 OUT, OUT'의 듀티비를 조절할 수 있다. 일 예로, 전류원 100이 인가하는 전류에 비하여 100'가 인가하는 전류가 큰 경우를 가정하면, 도 10c에 도시된 바와 같이 전류원 100이 인가하는 전류가 누적되어 형성된 전압 Vc가 문턱치에 도달하는 시간에 비하여 전류원 100'가 인가하는 전류가 누적되어 형성된 전압 Vc'가 문턱치에 도달하는 시간이 더 짧다. 따라서, 디지털 아날로그 변환기(414)가 전류원 100a, 100a'가 인가하는 전류의 비를 제어함에 따라 이완 발진기가 출력하는 신호의 듀티비를 제어할 수 있다.
도시되지는 않았지만, 커패시터 유닛의 등가 커패시턴스를 제어하여 이완 발진기가 출력하는 신호의 주파수와 듀티비를 제어하는 것도 당연히 가능하다.
본 실시예에서, 리셋 스위치 220, 220'는 논리 1 신호로 닫히는 스위치를 예시하였으나, 이와 반대로 논리 0 신호로 닫히는 스위치로 구현할 수 있으며, N 타입 FET 스위치, P 타입 FET 스위치, NPN 정션 트랜지스터, 및 PNP 정션 트랜지스터 등으로 구현할 수 있음은 위에서 설명한 바와 같다. 또한, 검출 수단(300, 300')은 이해의 편의를 위하여 인버터(inverter)로 구현한 예를 이용하여 설명하였으나, 위에서 설명한 바와 같이 버퍼, 비교기 또는 슈미트 트리거 등을 이용하여 구현하는 것도 당연히 가능하다. 본 실시예에는 NAND 게이트로 구현한 SR 래치를 적용하였으나, NOR 게이트로 구현한 SR 래치는 물론, JK 래치 및 게이티드 래치(gated latch)를 이용하여 구현하는 것도 당연히 가능하다.
본 발명의 실시예에 의한 프로그래머블 아날로그 타이밍 어레이는 사용자가 제공하여 저장되거나, 회로의 동작 중 인가된 신호가 저장된 프로그램에 의하여 전류원이 인가하는 전류와 전하 누적 수단의 등가 커패시턴스를 제어하여 발진기가 출력하는 신호의 주파수 및 듀티비를 제어할 수 있다.
도 11은 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 시간-디지털 변환기(TDC, Time-Digital Converter)의 개요를 도시한 블록도이며, 도 12는 도 11로 도시된 시간-디지털 변환기의 개요적인 등가 회로도이다. 도 13은 본 실시예에 따른 시간-디지털 변환기의 타이밍 도(timing diagram)이다. 도 11 내지 도 13을 참조하면, 본 실시예에 따른 시간-디지털 변환기는 위상 주파수 검출장치(PFD, Phase Frequency Detector, 20), 프로그래머블 아날로그 타이밍 어레이(10a, 10b) 및 카운터(30a, 30b)를 포함한다. 간결하고 명확한 설명을 위하여 위에서 설명된 실시예와 중복된 부분은 설명을 생략할 수 있다.
도 11 내지 도 13을 참조하면, 본 실시예에서 프로그래머블 아날로그 타이밍 어레이에 포함된 전류원(100a, 100a', 100b, 100b')은 프로그램에 의하여 제어되어 서로 동일한 전류를 제공한다. 위상 주파수 검출기(Phase Frequency Detector, 20)는 기준 신호(ref)와 입력 신호(rcv)를 입력받아 기준 신호(ref)와 입력 신호(rcv)의 위상 차이에 상응하는 펄스 폭을 가지는 오차 신호인 업 신호(UP), 다운 신호(DN)를 출력한다. 입력 신호(rcv)의 위상이 기준 신호(ref)의 위상에 비하여 늦은 경우, 위상 주파수 검출기(20)는 위상 차이에 비례하는 펄스폭을 가지는 업 신호(UP)를 출력하고, 반대로 입력 신호(rcv)의 위상이 기준 신호의 위상에 비하여 빠른 경우에는 그 위상 차이에 상응하는 펄스폭을 가지는 다운 신호(DN)를 출력한다.
일 구현예로, 위상 주파수 검출기(20)는 목적하는 기능을 수행하도록 회로가 미리 구현되어 커스텀 셀 블록에 배치될 수 있으며, 다른 구현예로, 위상 주파수 검출기(20)는 사용자가 하드웨어 기술언어(HDL)로 기능을 기술하여 합성된 현장 프로그래머블 디지털 블록으로 구현될 수 있다. 위상 주파수 검출기로 입력되는 기준 신호(ref), 입력 신호(rcv)는 현장 프로그래머블 연결선 블록에 의하여 라우팅(routing)되어 위상 주파수 검출기(20)와 전기적으로 연결이 이루어지며, 위상 주파수 검출기(20)가 출력하는 업 신호(UP), 다운 신호(DN)도 마찬가지로 현장 프로그래머블 연결선 블록(3000)에 의하여 아날로그 타이밍 어레이 쌍으로(10a, 10b) 제공된다. 또한, 프로그래머블 아날로그 타이밍 어레이 10a, 10b의 출력 신호들인 OUTa, OUTa', OUTb, OUTb' 신호들도 마찬가지로 현장 프로그래머블 연결선 블록에 의하여 라우팅되어 카운터 30a, 30b에 전기적으로 연결된다.
위상 주파수 검출기(20)가 출력한 업 신호(UP)와 다운 신호(DN)는 각각 서로 다른 프로그래머블 아날로그 타이밍 어레이에 입력된다. 일 실시예로, 도 12로 도시된 바와 같이 업 신호(UP)는 프로그래머블 아날로그 타이밍 어레이(10a)에 제공되어 전류원 100a가 제공하는 전류를 커패시터 유닛 210a에 제공하거나 차단하도록 스위치 150aa에 인가되고, 전류원 100a'가 제공하는 전류를 커패시터 유닛 210a'에 제공하거나 차단하도록 스위치 150ab'에 인가된다. 또한 다운 신호(DN)는 프로그래머블 아날로그 타이밍 어레이(10b)에 제공되어 전류원 100b가 제공하는 전류를 커패시터 유닛 210b에 제공하거나 차단하도록 스위치 150ba에 인가되고, 전류원 100b'가 제공하는 전류를 커패시터 유닛 210b'에 제공하거나 차단하도록 스위치 150bb'에 인가된다.
따라서, 업 신호(UP)가 인가되는 프로그래머블 아날로그 타이밍 어레이(10a)에서 업 신호에 의하여 스위치(150aa, 150ab')가 제어되고, 전류원(100a, 100a')는 서로 동일한 전류를 커패시터 유닛(210a, 210a')에 인가한다. 마찬가지로 다운 신호(DN)가 인가되는 프로그래머블 아날로그 타이밍 어레이(10b)는 다운 신호에 의하여 스위치(150ba, 150bb')가 제어되고, 전류원(100b, 100b')는 서로 동일한 전류를 커패시터 유닛(210b, 210b')에 인가한다. 프로그래머블 아날로그 타이밍 어레이(10a)에서 스위치 150ab, 150aa'는 개방되도록 제어되고, 프로그래머블 아날로그 타이밍 어레이(10b)에서 스위치 150bb, 150ba'는 개방되도록 제어된다.
리셋 신호는 프로그래머블 아날로그 타이밍 어레이 동작 초기에 래치의 출력인 OUTa, OUTa' 를 서로 상보적인 상태로 초기 설정한다. 일 예로, 래치의 출력인 OUTa, OUTa' 를 각각 논리 0, 논리 1이 되도록 설정한다. 따라서, 리셋 스위치 220a'는 닫히나, 리셋 스위치 220a는 열린다. 기준 신호(ref)와 입력 신호(rcv)의 위상 차이에 상응하는 펄스폭을 가지는 업 신호(UP)가 스위치 150a, 150a'에 인가되면 닫혀 있는 리셋 스위치 220a'에 의하여 전류원 100a'가 인가하는 전류를 기준 전위로 흘린다. 그러나, 리셋 스위치 220a는 열리므로 커패시터 유닛 210a는 전류원 100a가 인가하는 전류에 의한 전하를 누적하여 전압 신호 Vc를 형성한다.
위에서 설명한 바와 같이, 커패시터 유닛 210a와 210a'가 출력하는 신호가 모두 임계치 이하인 경우에도 인버터(inverter)로 구성된 검출 수단 300a, 300a'는 모두 논리 1을 출력하나, 이를 입력 받은 SR 래치는 이전 상태의 출력이 변화하지 않는다.
리셋 스위치 220a'가 닫혔으므로 커패시터 유닛 210a'는 전하를 누적하지 못하여 그 출력 전압이 없거나, 임계치 이하의 작은 전압만을 형성하여 출력한다. 그러나 커패시터 유닛 210a가 전하를 누적하여 임계치 이상의 전압을 출력하면, 래치 출력이 전환(toggle)되어 래치는 OUTa와 OUTa'로 각각 논리 1과 논리 0을 출력한다. 그에 따라 열려있는 리셋 스위치 220a가 닫히고, 닫혀있는 리셋 스위치 220a'가 열려 커패시터 유닛 210a'가 전하를 누적한다. 마찬가지로 커패시터 유닛 210a'가 전하를 누적하여 형성한 Vca'전압이 문턱치 이상으로 상승하면 다시 래치 출력 OUTa, OUTa'가 전환되어 OUTa와 OUTa'는 각각 논리 0과 논리 1을 출력한다. 업 신호(UP)가 지속적으로 인가됨에 따라서 래치 출력 OUTa, OUTa'은 논리 1과 논리 0 사이에서 전환되어 펄스열을 형성한다.
위상 주파수 검출기(20)에 인가되는 입력 신호(rcv)의 위상이 기준 신호(ref)의 위상에 비하여 빠른 경우에는 위상 주파수 검출기는 다운 신호(DN)를 형성하여 프로그래머블 아날로그 타이밍 어레이 10b의 스위치 150b, 150b'에 인가한다. 따라서, 전류원 100b는 전하 누적 수단 200b에 포함된 커패시터 유닛 210b에 전류를 인가하고, 전류원 100b'는 전하 누적 수단 200b'에 포함된 커패시터 유닛 210b'에 전류를 인가한다.
일 예로, 리셋 신호에 의하여 래치 출력 OUTb와 OUTb'가 각각 논리 0, 논리 1로 초기 설정된 경우에 OUTb' 신호에 의하여 리셋 스위치 210b'는 닫혀서 전류원 100b'가 인가하는 전류를 기준전위로 흘리나, 리셋 스위치 210b는 열리고, 전하 누적 수단 200b에 포함된 커패시터 유닛 210b는 전류원 100b가 인가하는 전류에 의한 전하를 누적하여 전압 신호를 형성한다. 전압 신호가 임계치 이상으로 형성되면 래치의 출력 OUTb, OUTb'는 각각 논리 0, 논리 1로 전환되는 것은 위에서 설명한 바와 같다.
이상에서 설명한 바와 같이 업 신호(UP)가 인가되는 경우에 프로그래머블 아날로그 타이밍 어레이(10a)는 업 신호의 펄스폭에 상응하도록 OUTa, OUTa' 의 펄스열을 형성하여 출력하며, 마찬가지로 다운 신호(DN)가 인가되는 경우에 프로그래머블 아날로그 타이밍 어레이(10b)는 다운 신호의 펄스폭에 상응하도록 OUTb, OUTb' 의 펄스열을 형성하여 출력한다.
따라서, 도 10에 도시된 바와 같이 카운터(counter)를 이용하여 프로그래머블 아날로그 타이밍 어레이(10a)가 출력하는 OUTa, OUTa'의 펄스, OUTb, OUTb' 펄스의 개수를 계수(count)하여 입력 신호(rcv)와 기준 신호(ref)의 위상 차이를 파악할 수 있다.
카운터(30)는 현장 프로그래머블 디지털 블록에서 구현될 수 있으며, 일 예로, 그레이 카운터등과 같이 신호 글리치(glitch) 문제를 해소할 수 있는 카운터로 구현하는 것이 바람직하다. 다만, 그레이 카운터로 구현하는 경우에, 계수된 결과를 그레이 디코더(미도시)로 변환하여야 한다. 그레이 디코더는 위에서 사용자가 하드웨어 기술언어로 그 기능을 기술하여 합성된 현장 프로그래머블 디지털 블록으로 구현할 수 있다. 다른 예로, 그레이 카운터 및 그레이 디코더는 커스텀 셀 블록에 미리 배치된 회로를 이용할 수 있다.
본 실시예에 의한 시간-디지털 변환기의 동작하는 도중에 커패시터 유닛은 리셋되지 않고, 미쳐 문턱치에 도달하지 않은 상태로 유지될 수 있다. 이러한 경우에는 커패시터 유닛에 이전에 축적된 전하가 보존되고, 남은 에러값이 다음 동작 주기까지 잔존할 수 있다.
이러한 실시예로 구현된 시간-디지털 변환기(TDC, Time-Digital Converter)에 있어서는 종래의 시간-디지털 변환기에 있어서 양자화 오차(Quantization Error)에 의하여 이전 오차값에서 남은 값이 손실됨에 반하여 본 실시예에 의한 시간-디지털 변환기(TDC, Time-Digital Converter)에 있어서는 축적된 전하가 보존됨에 따라 긴 동작 주기의 측면에서 양자화 오차에 의한 영향을 제거할 수 있다.
위상 주파수 검출기의 출력인 업 신호, 다운 신호를 현장 프로그래머블 연결선 블록으로 프로그램하여 프로그래머블 아날로그 타이밍 어레이의 스위치에 라우팅하고, 전류원들이 서로 동일한 전류를 흘리며, 커패시터 유닛의 등가 커패시턴스를 동일하게 프로그램하여 이를 메모리에 저장하는 것으로 프로그래머블 아날로그 타이밍 어레이는 시간-디지털 변환기로 동작하는 것을 알 수 있다. 나아가, 전류원이 인가하는 전류량과 커패시턴스를 단순히 프로그램으로 제어하여 아날로그 회로의 타이밍을 변환하고 조절할 수 있다.
도 14는 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이로 구현한 위상 추이기(Phase Shifter)의 개요를 도시한 회로도이고, 도 15는 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이로 구현한 위상 추이기(Phase Shifter)의 개요적 등가 회로도이며, 도 16은 위상 추이기의 타이밍 도이다. 도 17 및 도 18은 프로그래머블 아날로그 타이밍 어레이로 구현한 위상 보간기(PI, Phase Interpolater)의 개요를 도시한 회로도이며, 도 19는 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 위상 보간기(PI, Phase Interpolator)의 타이밍 도이다. 상기 도면들을 참조하여 위상 추이기와 위상 보간기의 실시예를 설명함에 있어서 이미 설명된 내용과 중복된 내용에 대하여는 설명을 생략할 수 있다.
도 14 내지 도 16를 참조하면, 프로그래머블 아날로그 타이밍 어레이를 위상 추이기로 동작시키고자 프로그램하여 메모리에 저장하면 메모리에 포함된 디지털 아날로그 변환기(도 6 412, 414참조)는 사용자가 제공하거나, 회로의 동작 중에 인가된 신호가 저장된 프로그램의 코드에 상응하도록 전류원 100만 전류를 인가하고, 전류원 100'는 전류를 인가하지 않도록 전류의 비를 제어하는 제어 신호(con_i, con_i')를 전류원들에 제공하여 전류원들을 제어한다. 디지털 아날로그 변환기는 프로그램의 코드에 상응하도록 커패시터 유닛들(210, 210')의 등가 커패시턴스를 제어하는 제어 신호를 형성하여 커패시터 유닛에 인가한다.
또한, 전류원 100이 인가하는 전류를 커패시터 유닛 210으로 인가하는 스위치 150a는 입력 신호 CK1으로 제어되고, 전류원 100이 인가하는 전류를 커패시터 유닛 210'로 인가하는 스위치 150b는 CK1의 상보적 신호인 CK1'에 의하여 제어된다. 또한, 스위치 유닛 150'에 포함된 스위치들은 모두 도통되지 않도록 제어된다.
리셋 신호에 의하여 래치 출력 신호 OUT, OUT'가 각각 논리 0, 논리 1로 초기 설정되었다면 커패시터 유닛 210은 전류원 100이 인가하는 전류를 누적하여 전압 신호 Vc를 형성하나, 스위치 220'는 OUT' 신호가 논리 1로 초기 설정된 신호에 의하여 닫혀 커패시터 210'는 전류를 누적하지 못한다.
위에서 설명한 경우와 마찬가지로 커패시터 유닛 210의 출력전압 Vc가 문턱치 이하인 경우에 인버터로 구현한 검출 수단은 모두 논리 1의 신호를 출력하므로 래치의 출력은 리셋 신호에 의하여 초기 설정된 상태에서 변화하지 않는다. 그러나, 전류원 100이 인가하는 전류에 의한 전하가 커패시터 유닛 210에 누적되어 형성된 전압 신호인 Vc의 전압이 문턱치 이상으로 상승하면 래치 출력은 전환된다. 따라서, 리셋 스위치 220이 닫혀서 커패시터 유닛 210에 저장된 전하를 방전하여 출력전압 Vc는 기준 전위로 되돌아가며, 닫혀 있던 리셋 스위치 220'가 열리고, 전류원 100이 인가하는 전류는 커패시터 유닛 210'에 인가되어 커패시터 유닛 210'는 전압 신호 Vc'를 형성한다. 전압 신호 Vc' 전위가 문턱치 이상으로 상승하면 래치의 출력은 또다시 전환된다.
이러한 과정이 반복되어 도 16의 OUT, OUT'로 도시된 바와 같이 CK1은 소정의 위상(Φ)만큼 추이(shift)되어 OUT으로 출력되고, CK1'도 마찬가지로 Φ만큼 추이되어 OUT'로 출력된다. 본 실시예에서 추이된 위상(Φ)은 방전된 커패시터 유닛에 전류원이 전류를 인가하여 형성된 전압이 문턱치에 도달할 때까지의 시간 차이에 근거하는 것이므로, 전류원이 인가하는 전류량 및/또는 커패시터 유닛의 등가 커패시턴스를 프로그램으로 제어하여 추이된 위상을 제어할 수 있다. 다만, 본 실시예에 의한 위상 추이기는 다음에 설명되는 위상 보간기(phase interpolater)와 함께 사용하기 위하여 어느 하나의 전류원이 인가하는 전류를 100%로 설정하였다.
*이하에서는 본 실시예에 따른 프로그래머블 아날로그 타이밍 어레이를 이용하여 위상 보간기를 구현한 실시예를 설명한다. 프로그래머블 아날로그 타이밍 어레이를 이용하여 위상 보간기를 구현함에 있어서, 사용자는 위상 추이기에서 전류원(도 14 및 도 15 100 참조)이 인가하는 전류와 본 실시예인 위상 보간기의 전류원들이 인가하는 전류의 합이 동일하도록 프로그램한다. 또한 위상 추이기로 구현된 프로그래머블 아날로그 타이밍 어레이에 포함된 커패시터 유닛(도 13 210, 210'참조)의 등가 커패시턴스와 본 실시예에 의한 커패시터 유닛(도 15, 16의 210, 210' 참조)의 등가 커패시턴스는 동일하게 프로그램되어 메모리에 저장된다. 디지털 아날로그 변환기(도 6 410, 420참조)들은 사용자가 제공한 프로그램에 따라 전류원들 및 커패시터 유닛의 등가 커패시턴스를 제어한다.
도 17 내지 도 19를 참조하면, 프로그래머블 아날로그 타이밍 어레이를 이용하여 위상 보간기를 구현하고자 프로그램하여 메모리에 저장하면 메모리에 포함된 디지털 아날로그 변환기(도 6 412, 414 참조)는 프로그램의 코드에 상응하도록 전류원 100과 전류원 100'의 전류의 비를 제어하는 제어 신호를 전류원들에 제공하여 전류원들을 제어한다. 또한, 디지털 아날로그 변환기는 사용자가 프로그램하여 제공한 프로그램 코드에 상응하도록 커패시터 유닛들(210, 210')의 등가 커패시턴스를 제어하는 제어 신호를 형성하여 커패시터 유닛에 인가한다.
입력 신호인 CK1은 스위치 150에 인가되어 전류원 100의 전류를 커패시터 유닛 210에 인가하거나 차단하며, 다른 입력 신호인 CK2는 스위치 150'b에 인가되어 전류원 100'의 전류를 커패시터 유닛 210에 인가하거나 차단한다. 따라서, CK1만 논리 1인 구간에서는 스위치 150a만 닫혀 전류원 100의 전류를 커패시터 유닛 210으로 인가하나, CK1과 더불어 CK2도 논리 1인 구간에서는 스위치 150a와 더불어 스위치 150'b도 닫혀 전류원 100, 100'들이 인가하는 전류가 모두 커패시터 유닛 210에 제공된다.
마찬가지로, CK1의 반전 신호 CK1'만 논리 1인 구간에서는 스위치 150b만 닫혀 전류원 100의 전류를 커패시터 유닛 210'로 인가하나, CK1'와 더불어 CK2의 반전 신호인 CK2'도 논리 1인 구간에서는 스위치 150b와 더불어 스위치 150'b도 닫혀 전류원 100, 100'들이 인가하는 전류가 모두 커패시터 유닛 210'에 제공된다.
전류원 100이 제공하는 전류와 전류원 100'가 인가하는 전류의 비가 각각 α와 (1-α)로 정해지면, 어느 하나의 전류원만 전류를 인가하는 Ta 구간 및 Ta' 구간에서 커패시터에 형성되는 전압이 상승하는 속도에 비하여 두 개의 전류원이 모두 전류를 인가하는 Tb, Tb' 구간에서 전압이 상승하는 속도가 크므로, 도시된 바와 같이 전압 상승의 기울기가 급하다.
Vc 또는 Vc'가 문턱치(Vth) 이상으로 상승하면 래치의 어느 한 입력이 전환되고, 그에 따라 래치 출력 전압이 전환된다. 또한, 위상 추이기와 위상 보간기에 포함된 전류원들이 인가하는 전류량이 제어되므로 Ta 구간의 길이와 Ta' 구간의 길이는 서로 동일하게 제어되며, Tb 구간의 길이와 Tb' 구간의 길이도 동일하게 제어된다. 따라서, 래치의 출력인 OUT 신호와 OUT' 신호는 CK1, 1K2 및 그 반전 신호들과 동일한 주파수를 가진다.
도 15로 도시된 CK1과 CK2의 위상을 추이하는 위상 추이기에서 전류원(도 15 100 참조)이 인가하는 전류와 본 실시예에서 전류원 100, 100'가 인가하는 전류합은 서로 동일하고, 커패시터 유닛의 등가 커패시턴스들도 동일한 바, 도 16에서 커패시터 유닛이 출력하는 전압의 기울기 Vc, Vc' 및 도 19의 Tb, Tb' 구간에서 Vc와 Vc' 기울기는 서로 동일하다.
본 실시예에 의한 위상 보간기는 전류원 100과 전류원 100'가 인가하는 전류의 비를 조절하여 Ta 구간의 길이와 Tb 구간의 길이의 비를 조절할 수 있다. 그에 따라 추이된 CK1 신호와 CK2 신호의 위상차를 보간한 신호인 CKintp신호 및 그 반전 신호인 CKintp' 신호를 얻을 수 있다.
도 20은 동일한 등가 커패시턴스를 가지는 커패시터 유닛에 구간을 나누어 서로 다른 전류를 인가할 때 커패시터 유닛 양단에 형성되는 전압의 변화를 도시한다. 도 20에서 P1 구간은 하나의 전류원만으로 커패시터 유닛에 전류를 인가하는 구간이며, P2 구간은 두 개의 전류원으로 커패시터 유닛에 전류를 인가하는 구간이다. 두 전류원이 인가하는 전류의 비를 각각 α와 1-α라고 하면, 직선 ⑥은 α=1인 경우에 커패시터 유닛에 형성되는 전압을 도시한다. 즉, P1 구간에서 인가된 전류와 P2 구간에서 인가되는 전류 합의 차이가 없으므로 P1구간과 P2 구간에서 Vc1 전압은 동일한 기울기로 상승한다. 그러나, α가 1이 아니어서 P2 구간에서 다른 하나의 전류원이 전류를 인가하는 경우에는 P1 구간과 P2 구간에서 형성되는 전압은 기울기를 서로 달리한다. 즉 비교 대상 중 α 값이 작은 ①번의 경우에는 전류원이 인가하는 전류량이 작아 동일한 시간이 흐르더라도 형성되는 전압의 기울기는 다른 경우에 비하여 완만하다. α 값이 증가함에 따라 직선 ②, 직선 ③, 직선 ④ 및 직선 ⑤와 같이 급한 기울기로 전압이 상승한다.
그러나, P2 구간에서는 다른 전류원도 함께 전류를 인가하므로 인가하는 전류량은 모두 동일하다. 동일한 시간동안 동일한 커패시턴스를 가지는 커패시터 유닛에 동일한 양의 전류를 제공하므로 동일한 기울기로 전압이 상승한다. 따라서, 사용자는 프로그램을 통하여 P1 구간에서 전류를 인가하는 전류원이 인가하는 전류의 비인 α 값을 제어하여 P1 구간에서의 전압 상승 기울기를 제어할 수 있으며, 그에 따라 커패시터가 형성하여 출력하는 전압 Vc이 문턱치(Vth)에 도달하는 시점 t1, t2, ... t6를 조절할 수 있으며, 그에 따라 보간된 출력 신호의 위상을 제어할 수 있다.
이하에서는 도 22 내지 도 23을 참조하여 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 의사 지수 디지털 제어 발진기(Pseudo Exponential Digital Control Oscillator)를 설명한다. 도 22는 본 실시예에 의한 현장 프로그래머블 아날로그 어레이를 이용하여 구현한 의사 지수 디지털 제어 발진기의 개요적 회로도이다.
디지털 코드가 인가되어 그에 상응하는 주파수를 출력하는 종래의 디지털 발진기에 있어서는 공정, 전압, 온도 조건의 변화(PVT, Process Voltage Temperature variation)에 따라 디지털 발진기를 포함하는 전자 회로 특히, 디지털 위상 고정 루프(DPLL, Digital Phase Locked Loop)의 대역폭등의 주파수 특성이 변화한다. 공정, 전압, 온도 조건의 변화에 따른 주파수 특성 변화를 억제할 수 있는 디지털 위상 고정 루프를 얻기 위하여는 인가되는 디지털 코드에 따라 출력하는 신호의 주파수가 지수적으로 변화하는 디지털 발진기의 구현이 필요하다.
Figure PCTKR2015009715-appb-M000002
수학식 2는 커패시터에서의 전류-전압 관계식에서 전류와 인가되는 신호의 주파수와의 관계를 표현한 식이다. 수학식 2에서 알 수 있는 바와 같이 출력하는 신호의 주파수는 인가되는 전류의 크기에 비례하는 것을 알 수 있다.
Figure PCTKR2015009715-appb-M000003
Figure PCTKR2015009715-appb-M000004
수학식 3은 지수함수를 테일러 급수(Taylor Series)로 표현한 후, ax가 충분히 작은 범위 내에서 근사한 의사 지수식이고, 수학식 4는 수학식 3을 정리한 수식이다. 수학식 2의 전류-주파수 관계식에서, 분자의 전류가 수학식 4의 분자에 상응하고, 수학식 2의 커패시턴스가 수학식 3의 분모에 상응하도록 제어하면 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용하여 의사 지수 디지털 제어 발진기를 구현할 수 있다.
도 22를 참조하면, 의사 지수 발진기는 상보적인 값을 출력하는 프로그래머블 아날로그 타이밍 어레이 쌍을 포함한다. 본 실시예에서, 스위치 150aa를 제어하는 제어 신호 INaa는 스위치 150aa가 전류원 100a이 제공하는 전류를 커패시터 유닛 210으로 제공하도록 하고, 스위치 150ab'를 제어하는 제어 신호 Inab'는 스위치 150ab'가 전류원 100a'가 제공하는 전류를 커패시터 유닛 210'에 제공하도록 제어한다. 또한, 제어 신호 INaa' 및 INab는 스위치 150ab, 150aa'가 차단되도록 제어한다. 따라서, 전류원 100a 와 전류원 100a'가 인가하는 전류는 커패시터에 인가되고, 검출수단 및 래치에 의하여 오프셋 주파수를 가지는 신호를 형성한다.
또한, 스위치 150ba는 제어 신호 INba에 의하여 제어되어 전류원 100b가 제공하는 전류를 커패시터 유닛 200에 제공하도록 하며, 스위치 bb'는 제어 신호 INbb'로 제어되어 전류원 100b'가 제공하는 전류를 커패시터 유닛 210'에 제공하도록 한다. 스위치 150bb 및 스위치 150ba'는 각각 제어 신호 INbb 및 INba'에 의하여 차단되도록 제어된다.
Figure PCTKR2015009715-appb-M000005
수학식 5를 참조하면, 출력 주파수를 f라 하였을 때, 출력 주파수는 전류원 100a 및 전류원 100a'이 제공하는 전류에 의하여 형성되는 주파수 성분인 foffset와 전류원 100b 및 전류원 100b'이 제공하는 전류원에 의하여 형성되는 주파수 성분인 Δf의 합으로 표시될 수 있다.
전류원 100b, 100b'는 메모리에 저장된 프로그램에 의하여 제어되며, 커패시터 유닛(210, 210')의 등가 커패시턴스도 프로그램에 의하여 제어된다. 따라서, 전류원이 인가하는 전류량을 증가시키면서 동시에 등가 커패시턴스가 감소하도록 프로그램하여 전류원들과 커패시터 유닛의 등가 커패시턴스를 제어하면 출력 신호의 주파수가 지수 함수적으로 증가하며, 전류원이 인가하는 전류량을 감소시키면서 동시에 등가 커패시턴스가 증가하도록 프로그램하여 전류원들과 커패시터 유닛의 등가 커패시턴스를 제어하면 출력 신호의 주파수가 지수 함수적으로 감소하는 디지털 제어 발진기를 구현할 수 있다.
이하에서는 도 22 내지 도 24를 참조하여 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용하여 디지털 펄스폭 변조기(Digital Pulse Width Modulator)를 구현한 예를 설명하고, 도 25를 참조하여 아날로그 디지털 변환기(Analog Digital Converter, ADC)를 설명하며, 도 26 내지 도 27을 참조하여 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용한 직류-직류 변환기의 구현예를 설명한다.
도 22는 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 디지털 펄스폭 변조기의 개요적 회로도이며, 도 23은 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이의를 이용한 디지털 펄스폭 변조기의 등가회로도이고, 도 24는 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 펄스폭 변조기의 타이밍도이다. 도 22 내지 도 24를 참조하면, 펄스폭 변조기는 두 개의 프로그래머블 아날로그 타이밍 어레이 10a, 10b를 포함한다.
프로그래머블 아날로그 타이밍 어레이 10a, 10b를 이용하여 펄스폭 변조기를 구현하고자 하는 경우에, 메모리에는 전류원 100 및 100'이 인가하는 전류량, 커패시터 유닛 210, 210'의 등가 커패시턴스 각각 및/또는 전류량과 등가 커패시턴스의 비가 프로그램되어 저장된다. 이는 후술할 바와 같이 각 프로그래머블 아날로그 타이밍 어레이에서 전류량, 등가 커패시턴스 각각 또는 전류량과 등가 커패시턴스의 비에 따라 출력되는 신호의 듀티비를 조절할 수 있기 때문이며, 위에서 설명된 바와 같이 전류량, 커패시터 유닛 210, 210'의 등가 커패시턴스 각각 및/또는 전류량과 등가 커패시턴스의 비는 회로의 동작 중, 현장 프로그래머블 디지털 블록, 커스텀 셀 블록 또는 다른 현장 프로그래머블 아날로그 어레이로부터 제공된 신호에 의하여 제어될수 있음은 물론이다.
리셋 신호에 의하여 래치의 출력 신호 OUT과 OUT'가 각각 논리 0, 논리 1로 초기화 된 상태를 가정한다. 또한, 스위치 150a, 스위치 150b'은 닫혀 있도록 IN a, IN b' 신호에 의하여 제어되며, 스위치 150b, 스위치 150a'은 열려있도록 IN b, IN a' 신호에 의하여 제어된다. 일 실시예로, 래치의 출력 신호 OUT, OUT'는 현장 프로그래머블 연결선 블록에 의하여 피드백되어 스위치를 제어할 수 있으며, 또 다른 실시예로, 스위치 150b와 스위치 150'a는 계속적으로 열리도록 제어될 수 있다.
스위치 150b와 스위치 150'a는 열리도록 제어되며, 스위치 150a와 스위치 150b'가 닫혀서 각각 전류원 100이 제공하는 전류를 전하 누적 수단 200에 인가하고, 전류원 100'가 제공하는 전류를 전하 누적 수단 200'에 인가한다.
전류원 100이 제공하는 전류 i1은 커패시터 유닛 210에 누적되어 전압 신호 Vc를 형성하나, 전류원 100'가 제공하는 전류 i2는 리셋 스위치 220'에 의하여 기준전위로 흐른다. 전류원 100이 제공하는 전류가 누적되어 형성된 전압 Vc이 문턱치 Vth를 넘어서면 래치 출력인 OUT 신호는 논리 0, OUT' 신호는 논리 1로 전환된다.
전류 i가 총전하량 Q를 커패시턴스 C인 커패시터에 인가하여 형성되는 전압 V 사이에는 아래의 수학식 6과 같은 관계식이 성립한다.
Figure PCTKR2015009715-appb-M000006
따라서 전압의 시간에 대한 변화율인 V/t는 i/C와 같다. 전류에 대한 등가 커패시턴스의 비 i1/Ceq1을 i2/Ceq2에 비하여 크게 프로그램된 경우에, Vc1과 Vc2의 시간에 대한 전압 상승 속도는 도 24에 도시된 바와 같이 상이하다. 즉, i1/Ceq1은 i2/Ceq2에 비하여 크므로, Vc1은 Vc2에 비하여 급한 기울기로 전압이 상승한다. 따라서, Vc는 Vc'에 비하여 문턱치에 빠르게 도달하여 래치의 출력 전압이 전환된다. 즉, OUT이 논리 1 상태인 시간 T1은 T2에 비하여 짧다.
i2/Ceq2값은 i1/Ceq1에 비하여 작으므로, Vc2는 Vc1에 비하여 완만한 기울기로 상승하며, Vc2값이 문턱치에 다다르기 까지 시간은 Vc1이 문턱치에 다다르는 시간에 비하여 크다. 따라서, OUT 신호가 논리 0인 시간인 T2는 T1에 비하여 길다.
따라서, OUT 신호의 듀티비를 아래의 OUT 신호의 한 주기(T1+T2)에서 OUT 신호가 논리 1인 시간(T1)비율로 정의하면 듀티비 D는 아래의 수학식 7과 같이 표시된다.
Figure PCTKR2015009715-appb-M000007
래치에서 출력되는 출력 신호의 펄스폭은 각각의 프로그래머블 아날로그 타이밍 어레이에서 등가 커패시턴스에 대한 전류의 비율을 조절함으로써 변조할 수 있다. 또한, 위의 수학식에서, 전류원이 인가하는 전류인 i1과 i2를 모두 동일하게 프로그램하면 듀티비는 아래의 수학식 4와 같이 표시될 수 있으며, 듀티비(D)를 등가 커패시턴스 Ceq1, Ceq2의 비율로 제어할 수 있다.
Figure PCTKR2015009715-appb-M000008
위의 수학식 8에서 등가 커패시턴스를 모두 동일하게 프로그램하면 듀티비는 아래의 수학식 9와 같이 표시될 수 있으며, 듀티비(D)는 전류원이 인가하는 전류의 비로 표시될 수 있다.
Figure PCTKR2015009715-appb-M000009
따라서, 등가 커패시턴스에 대한 전류비, 전류비 또는 등가 커패시턴스의 비를 조절하고, 스위칭 유닛을 제어하여 프로그래머블 아날로그 타이밍 어레이를 디지털 코드로 펄스의 듀티비를 제어할 수 있는 디지털 펄스폭 변조기로 구현할 수 있으며, 회로의 동작 중 현장 프로그래머블 아날로그 어레이, 현장 프로그래머블 디지털 블록 및/또는 커스텀 셀 블록으로부터 제공되는 신호를 제공받아 실시간으로 회로를 제어하여 출력 신호의 듀티비를 변화할 수 있다.
도 25는 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 아날로그 디지털 변환기(Analog Digital Converter, ADC)의 개요적인 블록도이다. 도 25를 참조하면, 아날로그 디지털 변환기(ADC)는 전압 시간 변환기(Voltage Time Converter, VTC)와 시간 디지털 변환기(TDC)를 포함한다. 전압-시간 변환기는 V1과 V2의 두 신호를 제공받아 V1과 V2 신호의 진폭 차이에 상응하는 펄스폭을 가지는 신호를 출력한다. 일 예로, 전압 시간 변환기는 그 기능을 수행하는 회로가 미리 형성되어 커스텀 셀 블록에 배치된다.
시간 디지털 변환기는 도 11 내지 도 13으로 설명된 시간-디지털 변환기(TDC)와 그 기능이 유사하다. 도 11 내지 도 13을 참조하여 설명된 시간-디지털 변환기는 위상 주파수 검출기(도 11 20 참조)가 제공한 ref 신호와 rcv 신호와의 위상차에 상응하는 펄스폭을 가지는 UP 신호와 DN 신호를 출력하며, 프로그래머블 아날로그 타이밍 어레이 10a, 10b는 각각 UP 신호의 펄스폭에 상응하는 펄스열(pulse train)을 출력하고, 각각의 펄스열을 카운터 30a, 30b로 계수하여 출력한다.
도 25를 참조하여 설명되는 아날로그 디지털 변환기도 이와 상응하는 동작을 수행한다. 전압 시간 변환기(VTC)는 입력으로 제공되는 V1과 V2 신호의 진폭 차이에 상응하는 펄스폭을 가지는 신호를 제공한다. 일 예로, 전압 시간 변환기는 V1 신호의 진폭이 V2 신호 진폭에 비하여 큰 경우 하이 HI 신호를 출력하고, V1 신호의 진폭이 V2 신호 진폭에 비하여 작은 경우 로우 LO 신호를 출력한다. 상술한 바와 같이, V1 신호와 V2 신호의 진폭 차이는 HI 신호 또는 LO 신호의 펄스폭에 상응한다.
HI 신호와 LO 신호는 도 11 내지 도 13으로 설명된 것과 상응하는 아날로그 타이밍 블록(도 11, 도 12 10a, 10b 참조)에 제공되고, 그 펄스폭에 상응하는 펄스 개수를 가지는 펄스열을 제공한다. 따라서, 펄스열에 포함된 펄스 개수를 계수(count)하면 아날로그 디지털 변환기에 제공된 입력 신호의 진폭 차이를 파악할 수 있다.
도 26은 본 실시예에 의한 직류-직류 변환기(DC DC Converter)의 구현예를 도시한 블록도이며, 도 27a는 도 26a는 종래의 강압 직류-직류 변환기(step down DC-DC converter)의 일종인 벅 컨버터(buck converter)의 동작을 설명하기 위한 개요적인 회로도이며, 도 27b는 종래의 승압 직류-직류 변환기(step up DC-DC converter)의 일종인 부스트 컨버터(boost converter)의 동작을 설명하기 위한 개요적인 회로도이다.
도 27a를 참조하면, 스위치(SW)가 도통되면 일점 쇄선으로 도시된 바와 같이 전원으로부터 인덕터(L)를 통하여 전류가 흘러 인덕터에는 에너지가 충전되며, 부하(Load)에는 전력이 공급된다. 스위치(SW)가 도통된 상태에서는 다이오드에 역전압이 인가되므로 도통되지 않는다. 스위치가 차단되면 인덕터(L)에 저장된 에너지가 전류의 형태로 방전되며, 전류는 점선으로 도시된 방향으로 흘러 부하에 전력을 공급한다. 인덕터를 통하여 흐르는 전류의 전류량과 전류의 방향은 스위칭 직전과 스위칭 직후로 연속성이 유지된다. 따라서 스위치가 차단된 직후 인덕터를 통하여 흐르는 전류의 방향은 스위치가 도통된 상태에서 전류가 흐르던 방향으로 흐르며, 시간이 경과하여 인덕터에 충전된 에너지가 방전됨에 따라 전류량도 감소한다. 이 때 스위치가 도통되면 스위치를 통하여 전원으로부터 다시 일점 쇄선 방향으로 전류가 흘러 인덕터에 에너지를 충전한다. 부하와 병렬로 연결된 커패시터(C)는 부하단에 인가되는 전압(VLOAD)이 급격하게 변화하는 것을 방지한다.
Figure PCTKR2015009715-appb-M000010
벅 컨버터는 스위치의 듀티비를 조절하여 출력 전압을 제어하며, 듀티비를 D, 입력 전압을 Vi 그리고 출력 전압을 Vo라 하면 출력 전압은 위의 수학식 10과 같이 표시될 수 있는 바, 스위치에 인가되는 펄스의 듀티비를 조절하면 출력 전압(VLOAD)을 제어할 수 있다.
승압형 직류-직류 변환기인 부스트 컨버터의 개요적 회로도인 도 27b를 참조하면, 스위치(SW)가 도통되면 일점 쇄선으로 도시된 바와 같이 전원으로부터 인덕터(L)를 통하여 전류가 흘러 인덕터에는 에너지가 충전되며, 부하(Load)에는 전력이 공급되지 않는다. 스위치(SW)가 도통된 상태에서는 다이오드가 도통되지 않는다. 스위치가 차단되면 인덕터(L)에 저장된 에너지가 전류의 형태로 방전되며, 전류는 점선으로 도시된 방향으로 흘러 부하에 전력을 공급한다. 인덕터를 통하여 흐르는 전류의 전류량과 전류의 방향은 스위칭 직전과 스위칭 직후로 연속성이 유지된다. 따라서 스위치가 차단된 직후 인덕터를 통하여 흐르는 전류의 방향은 스위치가 도통된 상태에서 전류가 흐르던 방향으로 흐르며, 시간이 경과하여 인덕터에 충전된 에너지가 방전됨에 따라 전류량도 감소한다. 이 때 스위치가 도통되면 스위치를 통하여 전원으로부터 다시 일점 쇄선 방향으로 전류가 흘러 인덕터에 에너지를 충전한다. 부하와 병렬로 연결된 커패시터(C)는 부하단에 인가되는 전압(VLOAD)이 급격하게 변화하는 것을 방지한다.
스위치가 차단되면 전원, 인덕터 및 부하는 직렬로 연결되므로, 부하에 인가되는 전압은 전원이 제공하는 전압과 인덕터에 형성된 전압이 더해진 전압과 같으며, 아래의 수학식 11과 같이 표시된다.
Figure PCTKR2015009715-appb-M000011
즉 부스트 컨버터는 스위치의 듀티비를 조절하여 출력 전압을 제어할 수 있으며, 위의 수학식에 표현된 바와 같이 스위치에 인가되는 펄스의 듀티비가 1에 근접할수록 전원 전압에 비하여 큰 출력 전압(VLOAD)을 얻을 수 있다.
도 26을 참조하면, 직류 직류 변환 유닛(DC-DC Converter unit)이 출력한 VLOAD 신호는 아날로그 디지털 변환기(ADC)에 피드백되어 입력된다. 아날로그 디지털 변환기(ADC)는 상술한 바와 같이 인가된 기준 전위(Vref)와 피드백되어 인가된 VLOAD 신호의 진폭 차이에 상응하는 신호를 디지털 루프 필터(DLF, Digital Loop Filter)에 제공한다.
디지털 루프 필터(DLF)는 사용자로부터 프로그램을 제공받아 프로그램된 기능을 수행하는 현장 프로그래머블 디지털 블록으로 구현할 수 있다. 디지털 루프 필터는 제공받은 진폭차이 신호를 이용하여 PID(Proportional-Integral-Derivative) 제어를 수행한다. 즉, 디지털 루프 필터는 기준 신호(Vref)와 출력 신호(VLOAD)의 오차값, 오차값의 적분(integral), 오차값의 미분(derivative)을 연산하여 제어값을 연산하고, 연산 결과를 디지털 펄스폭 변조기에 제공한다. 디지털 루프 필터(DLF)가 제공한 제어값은 본 실시예에 의한 프로그래머블 아날로그 타이밍 어레이로 구현한 디지털 펄스폭 변조기에 프로그램으로 제공되어 메모리에 저장된다.
프로그래머블 아날로그 타이밍 어레이로 구현된 디지털 펄스폭 변조기는 회로가 동작하는 도중에 디지털 펄스폭 변조기의 외부로부터 제공된 연산값에 의하여 실시간으로 제어되며, 직류-직류 변환 유닛에 출력하는 신호의 듀티비를 변화시켜 제공하여 출력 신호(VLOAD)를 수정한다.
이하에서는 도 28을 참조하여 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 디지털 위상 고정 루프(Digital Phase Locked Loop)를 설명한다. 도 28은 본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이를 이용하여 구현한 디지털 위상 고정 루프의 개요를 도시한 블록도이다. 도 28을 참조하면, 본 실시예에 의한 디지털 위상 고정 루프는 시간 디지털 변환기(TDC), 디지털 루프 필터(DLF), 이완 발진기(RO, Relaxation Oscillator) 및 분주기(Div)를 포함한다. 이완 발진기(RO)는 프로그래머블 아날로그 타이밍 어레이로 구현될 수 있음은 이미 설명한 바와 같다. 이완 발진가가 제공하는 출력 신호(Vo)는 현장 프로그래머블 연결선 블록(도 73000)으로 라우팅되어 분주기(DIV)로 제공된다.
분주기(DIV)는 이완 발진기(RO)가 제공한 출력 신호(CKout)를 인가 받아 소정의 분주비로 분주한 신호(CKdiv)를 시간-디지털 변환기(TDC)로 출력한다. 분주기(DIV)는 사용자가 프로그램을 제공하여 현장 프로그래머블 디지털 블록(2000)으로 형성되거나, 분주기의 기능을 수행하도록 미리 회로가 구현되어 커스텀 셀 블록에 배치될 수 있다.
시간-디지털 변환기(TDC)는 도 11 내지 도 13으로 설명된 시간-디지털 변환기(TDC)를 사용하여 구현할 수 있다. 시간-디지털 변환기(TDC)는 기준 신호 Vref와 분주기가 출력한 분주된 신호 CKdiv와의 위상차에 상응하는 펄스폭을 가지는 UP 신호와 DN 신호를 출력하며, 프로그래머블 아날로그 타이밍 어레이 10a, 10b는 각각 UP 신호의 펄스폭에 상응하는 펄스열(pulse train)을 출력하고, 각각의 펄스열을 카운터 30a, 30b로 계수하여 출력하는 것은 이미 설명한 바와 같다. 따라서, 카운터가 계수하여 출력한 오차 신호(Φerr)는 기준 신호(Vref)와 분주 신호(CKdiv)와의 시간차 정보를 가진다.
오차 신호(Φerr)는 디지털 루프 필터(DLF)에 인가된다. 디지털 루프 필터(DLF)는 오차 신호(φerr)를 제공받아 신호 처리 과정을 수행하여 이완 발진기(RO)를 제어하는 신호를 제공한다. 디지털 루프 필터는 디지털 저역 통과 필터일 수 있으며, 위상보간기(PI, phase interpolater) 제어를 수행한다. 즉, 오차 신호의 오차값, 오차값의 적분(integral)에 해당하는 비례항(proportional term), 적분항(integral term)을 이용하여 제어값을 연산하고, 제어값을 이완 발진기에 제공한다.
이완 발진기(RO)는 동작중 제공받은 제어값을 메모리에 저장하고, 이를 이용하여 프로그래머블 아날로그 타이밍 어레이를 제어하여 출력 신호(CKout)를 목적하는 주파수, 목적하는 위상을 가지도록 한다.
본 실시예에 의한 현장 프로그래머블 혼성신호 어레이와 현장 프로그래머블 아날로그 어레이, 프로그래머블 아날로그 타이밍 어레이는 사용자가 제공한 프로그램에 의하여 내부 회로의 연결관계의 변화에 따른 구성 및 기능을 변화시킬 수 있으므로, 현장에서 사용자가 목적하는 기능을 수행할 수 있다는 장점이 제공된다. 또한, 회로의 동작 중에 제공되는 신호에 의하여 회로가 실시간으로 제어가 가능하다는 장점이 제공된다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
상기에 기재되어 있음

Claims (34)

  1. 프로그래머블 아날로그 타이밍 어레이를 포함하되, 상기 프로그래머블 아날로그 타이밍 어레이들이 회로의 물리적인 재공정없이 프로그램을 통해 복수의 아날로그 회로 또는 아날로그-디지털 변환회로의 동작을 수행하도록 재구성될 수 있는 현장 프로그래머블(field programmable) 아날로그 어레이.
  2. 제1항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이는,
    복수의 입력 펄스를 받아, 단수 또는 쌍으로 이루어진 상보적인 출력 펄스를 내되, 상기 출력 펄스의 생성 시각 및 펄스폭은 과거와 현재에 받은 입력 펄스들의 도달 시각 및 펄스폭에 대한 함수로 결정되고, 그 함수는 회로의 물리적인 재공정없이 프로그램을 통해 변경할 수 있는 현장 프로그래머블(field programmable) 아날로그 어레이.
  3. 제2항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이는,
    인가하는 전류를 제어할 수 있는 전류원;
    전류원이 인가하는 전류에 의한 전하를 누적하여 누적에 따른 전기적 신호를 출력하는 전하 누적 수단;
    상기 전기적 신호를 검출하고, 검출 결과 신호를 출력하는 검출 수단; 및
    전류원이 인가하는 전류를 조절하도록 상기 전류원을 제어하는 프로그램 정보가 저장된 메모리 유닛을 포함하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  4. 제3항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이가 쌍(pair)으로 구비되어 상보적(complementary)으로 동작하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  5. 제3항에 있어서,
    상기 검출 결과 신호의 상태를 일시 저장하는 래치 회로(latch circuit)를 더 포함하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  6. 제3항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이는 상기 전류원과 상기 전하 누적 수단과의 전기적 연결을 제어하는 스위치를 더 포함하며,
    상기 스위치는 상기 프로그래머블 아날로그 타이밍 어레이 내부 또는 외부에서 인가되는 신호에 의하여 제어되는 현장 프로그래머블(field programmable) 아날로그 어레이.
  7. 제3항에 있어서,
    상기 전하 누적 수단은
    복수의 커패시터 들이 배열된 커패시터 뱅크와 스위치를 포함하며,
    상기 메모리 유닛에는 상기 스위치의 도통을 제어하는 프로그램 정보가 더 저장되고, 상기 메모리 유닛은 상기 프로그램 정보에 따라 상기 스위치의 도통을 제어하며,
    상기 전류는 도통된 스위치를 통하여 커패시터로 인가되는 현장 프로그래머블(field programmable) 아날로그 어레이.
  8. 제3항에 있어서,
    상기 전하 누적 수단은,
    적어도 하나의 전압 제어 가변 커패시터(voltage controlled variable capacitor)를 포함하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  9. 제3항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이는 상기 검출 결과 신호에 의하여 제어되어 상기 전하 누적 수단을 리셋(reset)하는 리셋 스위치를 더 포함하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  10. 제3항에 있어서,
    상기 검출 결과 신호는, 상기 전하 누적 수단으로부터 제공된 상기 전기적 신호와 미리 정해진 문턱치(threshold value)와의 관계에서 출력된 신호인 현장 프로그래머블(field programmable) 아날로그 어레이.
  11. 제2항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이는,
    전류를 출력하는 전류원(current source);
    제어 가능한 커패시턴스(controllable capacitance)를 가지는 커패시터 유닛를 포함하며, 전류원이 출력하는 전류에 의한 전하가 상기 커패시터 유닛에 인가되어 형성된 전압신호를 출력하는 전하-전압 변환부;
    상기 전압신호를 인가받아 검출 결과 신호를 출력하는 출력부; 및
    상기 전하-전압 변환부에 포함된 커패시터 유닛의 커패시턴스(capacitance)를 제어하는 프로그램 정보가 저장된 메모리 부를 포함하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  12. 제11항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이가 쌍(pair)으로 구비되어 상보적(complementary)으로 동작하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  13. 제11항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이는 상기 검출 결과 신호를 일시 저장하는 래치 회로(latch circuit)를 더 포함하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  14. 제11항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이는 상기 전류원과 상기 전하-전압 변환부와의 전기적 연결을 제어하는 스위치를 더 포함하며,
    상기 스위치는 상기 프로그래머블 아날로그 타이밍 어레이 외부에서 인가되는 신호에 의하여 제어되는 현장 프로그래머블(field programmable) 아날로그 어레이.
  15. 제11항에 있어서,
    상기 커패시터 유닛은
    복수의 커패시터 들을 포함하는 커패시터 뱅크(capacitor bank)와 스위치를 포함하며,
    상기 메모리 유닛에는 상기 스위치의 도통을 제어하는 프로그램 정보가 더 저장되고, 상기 메모리 유닛은 상기 프로그램 정보에 따라 상기 스위치의 도통을 제어하여 상기 커패시터 유닛의 커패시턴스를 제어하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  16. 제11항에 있어서,
    상기 프로그래머블 아날로그 타이밍 어레이는 상기 전하-전압 변환부를 리셋(reset)하는 리셋 스위치를 더 포함하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  17. 제11항에 있어서,
    상기 커패시터 유닛은,
    적어도 하나의 전압 제어 가변 커패시터(voltage controlled variable capacitor)를 포함하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  18. 제11항에 있어서,
    상기 전류원은 그 인가하는 전류가 조절 가능하며,
    상기 메모리 유닛은,
    상기 전류원이 인가하는 전류를 조절하도록 사용자로부터 제공된 프로그램 정보를 더 저장하는 현장 프로그래머블(field programmable) 아날로그 어레이.
  19. 제11항에 있어서,
    상기 검출 결과 신호는, 상기 전하-전압 변환부로부터 제공된 상기 전기적 신호와 미리 정해진 문턱치(threshold value)와의 관계에서 출력된 신호인 현장 프로그래머블(field programmable) 아날로그 어레이.
  20. 제1항에 있어서, 상기 현장 프로그래머블 아날로그 어레이는 상기 프로그램에 의하여 이완 발진기(relaxation oscillator)로 동작하는 현장 프로그래머블 아날로그 어레이.
  21. 제1항에 있어서, 상기 현장 프로그래머블 아날로그 어레이는 상기 프로그램에 의하여 위상 추이기로 동작하는 현장 프로그래머블 아날로그 어레이.
  22. 제1항에 있어서, 상기 현장 프로그래머블 아날로그 어레이는 상기 프로그램에 의하여 위상 보간기로 동작하는 현장 프로그래머블 아날로그 어레이.
  23. 제1항에 있어서, 상기 현장 프로그래머블 아날로그 어레이는 상기 프로그램에 의하여 펄스폭 변조기로 동작하는 현장 프로그래머블 아날로그 어레이.
  24. 제1항에 있어서, 상기 현장 프로그래머블 아날로그 어레이는 상기 프로그램에 의하여 의사 지수 디지털 제어 발진기로 동작하는 현장 프로그래머블 아날로그 어레이.
  25. 하나 이상의 현장 프로그래머블 아날로그 어레이, 프로그램을 통하여 현장 재구성가능한 논리 연산을 수행하는 하나 이상의 현장 프로그래머블 디지털 블록, 그리고 상기 현장 프로그래머블 아날로그 어레이 및 상기 현장 프로그래머블 디지털 블록 각각의 입력 신호들 및 출력 신호들의 연결 상태를 현장 재구성가능한 하나 이상의 현장 프로그래머블 연결선 블록을 포함하되,
    상기 현장 프로그래머블 아날로그 어레이, 상기 현장 프로그래머블 디지털 블록, 상기 현장 프로그래머블 연결선 블록들이 회로의 물리적인 재공정 없이 프로그램을 통해 복수의 아날로그, 디지털, 또는 아날로그-디지털 변환 회로의 동작을 수행하도록 재구성할 수 있는 현장 프로그래머블 혼성신호 어레이.
  26. 제25항에 있어서,
    상기 현장 프로그래머블 혼성신호 어레이는, 복수의 비트로 구성된 디지털 신호들간의 연산을 효율적으로 수행할 수 있는 하나 이상의 프로그래머블 산술 및 논리 연산 유닛(arithmetic logic unit)을 더 포함하는 현장 프로그래머블 혼성신호 어레이.
  27. 제25항에 있어서,
    상기 현장 프로그래머블 혼성신호 어레이는, 사용자가 목적하는 기능에 맞추어 미리 형성된 회로들이 배치된 커스텀 셀 블록을 더 포함하는 현장 프로그래머블 혼성신호 어레이.
  28. 제25항에 있어서,
    상기 현장 프로그래머블 아날로그 어레이는 상기 전류원 및 상기 전하 누적 수단 중 어느 하나 이상을 제어하도록 사용자, 상기 현장 프로그래머블 디지털 블록, 상기 프로그래머블 산술 및 논리 연산 유닛 및 상기 커스텀 블록 중 어느 하나 이상으로부터 제공된 프로그램을 저장하는 메모리부를 더 포함하는 현장 프로그래머블 혼성신호 어레이.
  29. 제25항에 있어서,
    상기 현장 프로그래머블 아날로그 어레이는 전류원과, 전류원이 출력하는 전류에 의한 전하를 누적하여 그에 상응하는 누적 결과 신호를 출력하는 전하 누적 수단과, 상기 누적 결과 신호를 검출하여 검출된 전압신호를 상기 현장 프로그래머블 디지털 블록으로 출력하는 프로그래머블 아날로그 타이밍 어레이를 포함하는 현장 프로그래머블 혼성신호 어레이.
  30. 제25항에 있어서,
    상기 현장 프로그래머블 혼성신호 어레이는 상기 프로그램에 의하여 디지털 펄스폭 변조기(Digital Pulse Width Modulator)로 작동하는 현장 프로그래머블 혼성신호 어레이.
  31. 제25항에 있어서,
    상기 현장 프로그래머블 혼성신호 어레이는 상기 프로그램에 의하여 시간-디지털 변환기(Time-to-Digital Converter)로 작동하는 현장 프로그래머블 혼성신호 어레이.
  32. 제25항에 있어서,
    상기 현장 프로그래머블 혼성신호 어레이는 상기 프로그램에 의하여 아날로그-디지털 변환기(Analog-Digital Converter)로 작동하는 현장 프로그래머블 혼성신호 어레이.
  33. 제25항에 있어서,
    상기 현장 프로그래머블 혼성신호 어레이는 상기 프로그램에 의하여 위상 고정 루프(Phase Locked Loop)로 작동하는 현장 프로그래머블 혼성신호 어레이.
  34. 제25항에 있어서,
    상기 현장 프로그래머블 혼성신호 어레이는 상기 프로그램에 의하여 직류-직류 변환기, 교류-직류 변환기, 또는 직류-교류 변환기로 작동하는 현장 프로그래머블 혼성신호 어레이.
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