WO2015186349A1 - 薄膜トランジスタ基板の製造方法 - Google Patents

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Definitions

  • the present disclosure relates to a method for manufacturing a thin film transistor substrate.
  • An active matrix type display device such as a liquid crystal display device or an organic EL display device uses a TFT substrate on which a thin film transistor (TFT) is formed as a switching element or a driving element.
  • TFT thin film transistor
  • Patent Document 1 discloses an oxide semiconductor TFT having a channel layer made of an oxide semiconductor.
  • An object of the technology disclosed herein is to provide a TFT substrate manufacturing method capable of obtaining a TFT substrate having desired performance.
  • one embodiment of a manufacturing method of a TFT substrate is a manufacturing method of a thin film transistor substrate including a thin film transistor having an oxide semiconductor layer, and a copper film and a cap over the copper film are provided above the substrate.
  • the step of forming the insulating layer includes forming a first silicon oxide film at a film formation temperature of 290 ° C. or lower, and forming the first silicon oxide film at a film formation temperature of 290 ° C. or lower.
  • a step of forming a second silicon oxide film thereover wherein a total film thickness of the first silicon oxide film and the second silicon oxide film is 460 nm or more.
  • a TFT substrate having desired performance can be realized.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to an embodiment.
  • FIG. 2 is a perspective view illustrating an example of a pixel bank of the organic EL display device according to the embodiment.
  • FIG. 3 is an electric circuit diagram showing a configuration of a pixel circuit in the organic EL display device according to the embodiment.
  • FIG. 4 is a schematic diagram showing a layout of one pixel in the TFT substrate according to the embodiment.
  • FIG. 5 is a cross-sectional view of the TFT substrate according to the embodiment taken along line A-A ′ of FIG. 4.
  • FIG. 6 is a schematic cross-sectional view of a TFT substrate according to the first modification.
  • FIG. 7 is a schematic cross-sectional view of a TFT substrate according to the second modification.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to an embodiment.
  • FIG. 2 is a perspective view illustrating an example of a pixel bank of the organic EL display device according
  • FIG. 8A is a cross-sectional view of the gate electrode formation step in the TFT substrate manufacturing method according to the embodiment.
  • FIG. 8B is a cross-sectional view of the first insulating layer (gate insulating film) forming step in the manufacturing method of the TFT substrate according to the embodiment.
  • FIG. 8C is a cross-sectional view of the oxide semiconductor layer forming step in the manufacturing method of the TFT substrate according to the exemplary embodiment.
  • FIG. 8D is a cross-sectional view of the second insulating layer forming step in the manufacturing method of the TFT substrate according to the embodiment.
  • FIG. 8E is a cross-sectional view of the insulating layer contact hole forming step in the manufacturing method of the TFT substrate according to the exemplary embodiment.
  • FIG. 8F is a cross-sectional view of the metal laminated film forming step in the manufacturing method of the TFT substrate according to the embodiment.
  • FIG. 8G is a cross-sectional view of a metal laminated film patterning step (a step of forming a source electrode, a drain electrode, and a source wiring) in the TFT substrate manufacturing method according to the embodiment.
  • FIG. 8H is a cross-sectional view of the third insulating layer forming step in the manufacturing method of the TFT substrate according to the embodiment.
  • FIG. 8I is a cross-sectional view of the heat treatment step in the manufacturing method of the TFT substrate according to the embodiment.
  • FIG. 9A is a planar SEM (Scanning Electron Microscope) image showing that Cu abnormally grows from the Cu film of the source wiring at the intersection of the gate wiring and the source wiring.
  • FIG. 9B is a cross-sectional SEM image taken along line B-B ′ of FIG. 9A.
  • FIG. 10A is a diagram schematically illustrating a state in which Cu abnormally grows from the Cu film of the source wiring at the intersection of the gate wiring and the source wiring.
  • 10B is a cross-sectional view taken along line C-C ′ of FIG. 10A.
  • FIG. 11 is a diagram showing experimental results of conditions for film formation and heat treatment of the insulating layer and whether or not Cu abnormal growth occurs.
  • FIG. 11 is a diagram showing experimental results of conditions for film formation and heat treatment of the insulating layer and whether or not Cu abnormal growth occurs.
  • FIG. 12 is a diagram schematically showing the film configuration of the source wiring and the insulating layer under each condition shown in FIG.
  • FIG. 13 is a planar SEM image of the intersection of the gate wiring and the source wiring under the condition where abnormal Cu growth did not occur.
  • FIG. 14A is a diagram showing the relationship between electric field strength and current density in a metal-oxide film-metal structure when the second silicon oxide film is formed at a deposition temperature of 230.degree.
  • FIG. 14B is a diagram showing the relationship between the electric field strength and the current density in the metal-oxide film-metal structure when the second silicon oxide film is formed at a temperature of 290.degree.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to an embodiment.
  • FIG. 2 is a perspective view illustrating an example of a pixel bank of the organic EL display device according to the embodiment.
  • an organic EL display device 100 includes a TFT substrate (TFT array substrate) 1 on which a plurality of thin film transistors are arranged, an anode 131 that is a lower electrode, and an EL layer 132 that is a light emitting layer made of an organic material. And a laminated structure with an organic EL element (light emitting part) 130 including a cathode 133 which is a transparent upper electrode.
  • the organic EL display device 100 in this embodiment is a top emission type, and the anode 131 is a reflective electrode.
  • the organic EL display device 100 is not limited to the top emission type, and may be a bottom emission type.
  • the TFT substrate 1 has a plurality of pixels 110 arranged in a matrix, and each pixel 110 is provided with a pixel circuit 120.
  • the organic EL element 130 is formed corresponding to each of the plurality of pixels 110, and the light emission of each organic EL element 130 is controlled by the pixel circuit 120 provided in each pixel 110.
  • the organic EL element 130 is formed on an interlayer insulating film (planarization layer) formed so as to cover a plurality of thin film transistors.
  • the organic EL element 130 has a configuration in which an EL layer 132 is disposed between the anode 131 and the cathode 133.
  • a hole transport layer is further stacked between the anode 131 and the EL layer 132, and an electron transport layer is further stacked between the EL layer 132 and the cathode 133.
  • another organic functional layer may be provided between the anode 131 and the cathode 133.
  • Each pixel 110 is driven and controlled by the respective pixel circuit 120.
  • Source wiring (signal wiring) 150 and a plurality of power supply wirings (not shown in FIG. 1) arranged in parallel with the source wiring 150 are formed.
  • Each pixel 110 is partitioned by, for example, an orthogonal gate wiring 140 and a source wiring 150.
  • the gate wiring 140 is connected to the gate electrode of the thin film transistor operating as a switching element included in each pixel circuit 120 for each row.
  • the source wiring 150 is connected to the source electrode of the thin film transistor that operates as a switching element included in each pixel circuit 120 for each column.
  • the power supply wiring is connected to the drain electrode of the thin film transistor operating as a driving element included in each pixel circuit 120 for each column.
  • each pixel 110 of the organic EL display device 100 is configured by sub-pixels 110R, 110G, and 110B of three colors (red, green, and blue), and these sub-pixels 110R, 110G, and 110B. Are formed in a matrix on the display surface.
  • the sub-pixels 110R, 110G, and 110B are separated from each other by the bank 111.
  • the banks 111 are formed in a lattice shape so that the ridges extending in parallel to the gate wiring 140 and the ridges extending in parallel to the source wiring 150 intersect each other.
  • Each of the portions surrounded by the protrusions (that is, the opening of the bank 111) and the sub-pixels 110R, 110G, and 110B have a one-to-one correspondence.
  • the bank 111 is a pixel bank, but may be a line bank.
  • the anode 131 is formed for each of the sub-pixels 110R, 110G, and 110B on the interlayer insulating film (flattening layer) on the TFT substrate 1 and in the opening of the bank 111.
  • the EL layer 132 is formed for each of the sub-pixels 110R, 110G, and 110B on the anode 131 and in the opening of the bank 111.
  • the transparent cathode 133 is continuously formed on the plurality of banks 111 so as to cover all the EL layers 132 (all the subpixels 110R, 110G, and 110B).
  • the pixel circuit 120 is provided for each of the sub-pixels 110R, 110G, and 110B, and each of the sub-pixels 110R, 110G, and 110B and the corresponding pixel circuit 120 are electrically connected by a contact hole and a relay electrode.
  • the sub-pixels 110R, 110G, and 110B have the same configuration except that the emission color of the EL layer 132 is different.
  • FIG. 3 is an electric circuit diagram showing a configuration of a pixel circuit in the organic EL display device according to the embodiment.
  • the pixel circuit 120 includes a thin film transistor SwTr that operates as a switching element, a thin film transistor DrTr that operates as a driving element, and a capacitor C that stores data to be displayed on the corresponding pixel 110.
  • the thin film transistor SwTr is a switching transistor for selecting the pixel 110
  • the thin film transistor DrTr is a drive transistor for driving the organic EL element 130.
  • the thin film transistor SwTr includes a gate electrode G1 connected to the gate line 140, a source electrode S1 connected to the source line 150, a drain electrode D1 connected to the capacitor C and the gate electrode G2 of the thin film transistor DrTr, and a semiconductor film (FIG. Not shown).
  • a predetermined voltage is applied to the connected gate wiring 140 and source wiring 150
  • the voltage applied to the source wiring 150 is stored in the capacitor C as a data voltage.
  • the thin film transistor DrTr includes a gate electrode G2 connected to the drain electrode D1 of the thin film transistor SwTr and the capacitor C, a drain electrode D2 connected to the power supply wiring 160 and the capacitor C, and a source electrode connected to the anode 131 of the organic EL element 130. It is comprised by S2 and a semiconductor film (not shown).
  • the thin film transistor DrTr supplies a current corresponding to the data voltage held by the capacitor C from the power supply wiring 160 to the anode 131 of the organic EL element 130 through the source electrode S2. Thereby, in the organic EL element 130, a drive current flows from the anode 131 to the cathode 133, and the EL layer 132 emits light.
  • the organic EL display device 100 having the above configuration employs an active matrix system in which display control is performed for each pixel 110 located at the intersection of the gate wiring 140 and the source wiring 150. Thereby, the corresponding organic EL element 130 selectively emits light by the thin film transistors SwTr and DrTr of each pixel 110 (each sub-pixel 110R, 110G, 110B), and a desired image is displayed.
  • FIG. 4 is a schematic diagram showing a layout of one pixel in the TFT substrate according to the embodiment.
  • FIG. 5 is a cross-sectional view of the TFT substrate taken along line AA ′ of FIG.
  • the TFT substrate 1 in the organic EL display device 100 will be described.
  • the pixels 110 are partitioned in a matrix by a plurality of orthogonal gate wirings 140 and a plurality of source wirings 150. As described above, each pixel 110 is provided with the thin film transistor SwTr, the thin film transistor DrTr, and the capacitor C.
  • the TFT substrate 1 includes a substrate 2, a gate electrode 3, a gate insulating film 4, an oxide semiconductor layer 5, an insulating layer 6, a source electrode 7S and a drain electrode 7D, and an insulating layer. 8, a gate wiring 140, and a source wiring 150.
  • the gate electrode 3, the source electrode 7S and the drain electrode 7D, the gate wiring 140, and the source wiring 150 are made of a metal material, and a layer in which these electrodes and wiring are formed is a metal layer (wiring layer). It is.
  • the layer in which the gate electrode 3 and the gate wiring 140 are formed is a first wiring layer (first metal layer), and the layer in which the source electrode 7S and the drain electrode 7D and the source wiring 150 are formed is the first wiring layer.
  • Two wiring layers (second metal layer).
  • the power wiring 160 is also formed in the second wiring layer.
  • Each wiring layer can be formed as a wiring or electrode separated into a predetermined shape by patterning a uniformly formed metal film (conductive film).
  • the thin film transistor DrTr is composed of a gate electrode 3, a gate insulating film 4, an oxide semiconductor layer 5, a source electrode 7S, and a drain electrode 7D.
  • the gate electrode 3, the source electrode 7S, and the drain electrode 7D correspond to the gate electrode G2, the source electrode S2, and the drain electrode D2 in FIG. 3, respectively.
  • the thin film transistor Tr in this embodiment is a bottom-gate TFT, and is an oxide semiconductor TFT using an oxide semiconductor as a channel layer. Note that the thin film transistor SwTr can have the same structure as the thin film transistor DrTr.
  • the substrate 2 is, for example, a glass substrate such as a G8 substrate. Further, as the substrate 2, a flexible substrate such as a resin substrate may be used. An undercoat layer may be formed on the surface of the substrate 2.
  • the gate electrode 3 and the gate wiring 140 are formed in a predetermined shape above the substrate 2.
  • a metal such as titanium (Ti), molybdenum (Mo), tungsten (W), aluminum (Al), gold (Au), copper (Cu), or ITO (Indium)
  • a conductive oxide such as Tin Oxide (indium tin oxide) is used.
  • an alloy such as molybdenum tungsten (MoW) can be used as the material of the gate electrode 3 and the gate wiring 140.
  • the gate insulating film 4 is formed on the substrate 2 so as to cover the gate electrode 3 and the gate wiring 140.
  • the gate insulating film 4 is formed between the gate electrode 3 and the oxide semiconductor layer 5 and is formed between the gate wiring 140 and the source wiring 150.
  • an oxide thin film such as a silicon oxide film or a hafnium oxide film, a nitride film such as a silicon nitride film or a single layer film of a silicon oxynitride film, or a laminated film thereof is used.
  • the oxide semiconductor layer 5 is formed in a predetermined shape above the substrate 2.
  • the oxide semiconductor layer 5 is a channel layer (semiconductor layer) of the thin film transistor DrTr and is formed to face the gate electrode 3.
  • the oxide semiconductor layer 5 is formed in an island shape on the gate insulating film 4 above the gate electrode 3.
  • the oxide semiconductor layer 5 is preferably composed of a transparent amorphous oxide semiconductor (TAOS) such as InGaZnO x (IGZO) containing In—Ga—Zn—O.
  • TAOS transparent amorphous oxide semiconductor
  • IGZO InGaZnO x
  • a thin film transistor using a transparent amorphous oxide semiconductor as a channel layer has high carrier mobility and is suitable for a large-screen and high-definition display device. Further, since the transparent amorphous oxide semiconductor can be formed at a low temperature, it can be easily formed over a flexible substrate.
  • the amorphous oxide semiconductor of InGaZnO X can be formed by a vapor phase film forming method such as a sputtering method or a laser vapor deposition method using, for example, a polycrystalline sintered body having an InGaO 3 (ZnO) 4 composition.
  • the insulating layer 6 is formed on the gate insulating film 4 so as to cover the oxide semiconductor layer 5. That is, the oxide semiconductor layer 5 is covered with the insulating layer 6, and the insulating layer 6 functions as a protective layer (channel protective layer) that protects the oxide semiconductor layer 5.
  • the insulating layer 6 is also formed above the gate wiring 140.
  • the insulating layer 6 is, for example, a single layer film of an oxide film such as a silicon oxide film (SiO 2 ) or an aluminum oxide film (Al 2 O 3 ), or a laminated film of these oxide films. A part of the insulating layer 6 is opened so as to penetrate, and the oxide semiconductor layer 5 is connected to the source electrode 7S and the drain electrode 7D through the opening (contact hole).
  • an oxide film such as a silicon oxide film (SiO 2 ) or an aluminum oxide film (Al 2 O 3 )
  • Al 2 O 3 aluminum oxide film
  • the source electrode 7S and the drain electrode 7D are formed on the insulating layer 6 in a predetermined shape. Specifically, the source electrode 7S and the drain electrode 7D are connected to the oxide semiconductor layer 5 through contact holes provided in the insulating layer 6, and have a predetermined interval in the substrate horizontal direction on the insulating layer 6. They are arranged opposite each other.
  • the source electrode 7S and the drain electrode 7D both contain copper (Cu) as a main component, and have a laminated structure of a copper film (Cu film) and a copper manganese alloy film (CuMn alloy film).
  • the source electrode 7S is a laminated film of a Cu film 71S and a CuMn alloy film 72S formed on the Cu film 71S.
  • the drain electrode 7D is a laminated film of a Cu film 71D and a CuMn alloy film 72D formed on the Cu film 71D.
  • the source wiring 150 has the same configuration as the source electrode 7S and the drain electrode 7D. That is, the source wiring 150 is a Cu wiring made of a laminated film including the Cu film 151 and the CuMn alloy film (cap film) 152 on the Cu film 151.
  • the source electrode 7S, the drain electrode 7D, and the source wiring 150 by using Cu, which is a low-resistance material, as the source electrode 7S, the drain electrode 7D, and the source wiring 150, the resistance of the source electrode 7S and the drain electrode 7D can be reduced, and the source electrode 7S and the drain electrode can be reduced.
  • the source wiring 150 in the same layer as the electrode 7D can be a low resistance wiring.
  • the film thickness of the Cu films 71S, 71D, and 151 is preferably larger than the film thickness of the CuMn alloy films 72S, 72D, and 152.
  • the source electrode 7S, the drain electrode 7D, and the source wiring 150 by covering the Cu film with the cap film, it is possible to suppress the Cu film from being oxidized and the Cu film from being altered. Thereby, it can suppress that resistance of the source electrode 7S, the drain electrode 7D, and the source wiring 150 becomes high by oxidation of Cu.
  • CuMn alloy films 72S, 72D, and 152 are used as the uppermost layer (cap film) of the source electrode 7S, the drain electrode 7D, and the source wiring 150.
  • the CuMn alloy film means an alloy film of copper and manganese.
  • the insulating layer 8 is a passivation layer and is formed on the insulating layer 6 so as to cover the source electrode 7S, the drain electrode 7D, and the source wiring 150.
  • the insulating layer 8 is a laminated film of a plurality of silicon oxide films (SiO 2 ).
  • the insulating layer 8 has a two-layer structure of a lower first silicon oxide film 81 and an upper second silicon oxide film 82. It is.
  • the total film thickness of the first silicon oxide film 81 and the second silicon oxide film 82 is preferably 460 nm or more.
  • the insulating layer 8 has a stacked structure of only a silicon oxide film, but has a stacked structure of a silicon oxide film and another oxide film such as an aluminum oxide film (Al 2 O 3 ). Also good.
  • the insulating layer 8 may have a three-layer structure of a lower first silicon oxide film 81, an intermediate aluminum oxide film 83, and an upper second silicon oxide film 82, as shown in FIG. Good.
  • the oxide semiconductor layer 5 is damaged by hydrogen or oxygen and deteriorates in electrical characteristics.
  • the oxide semiconductor layer 5 is formed an aluminum oxide film above the oxide semiconductor layer 5, hydrogen or moisture generated in the upper layer is reduced. Since it can be blocked by the aluminum oxide film, diffusion of hydrogen and moisture into the oxide semiconductor layer 5 can be suppressed. Thereby, the oxide semiconductor layer 5 with stable electrical characteristics is obtained.
  • the source electrode 7S, the drain electrode 7D, and the source wiring 150 have a two-layer structure of a Cu film and a CuMn alloy film, but the present invention is not limited to this.
  • a three-layer structure of a Mo (molybdenum) film or a CuMn film, a Cu film, and a CuMn alloy film may be used.
  • the source electrode 7S may be a laminated film of a base film 73S, a Cu film 71S, and a CuMn alloy film 72S, which is a Mo (molybdenum) film or a CuMn film.
  • the drain electrode 7D is a laminated film of a base film 73D that is a Mo film or a CuMn film, a Cu film 71D, and a CuMn alloy film 72D
  • the source wiring 150 is a base film 153 that is a Mo film or a CuMn film
  • Cu A laminated film of the film 151 and the CuMn alloy film 152 may be used.
  • the CuMn film or the Mo film as the lowermost layer of the source electrode 7S, the drain electrode 7D, and the source wiring 150, the Cu atoms in the Cu film are prevented from diffusing into the lower layer (the oxide semiconductor layer 5 or the like). In addition, the adhesion to the oxide semiconductor layer 5 can be improved.
  • FIGS. 8A to 8I are cross-sectional views of each step in the method of manufacturing the thin film transistor substrate according to the embodiment.
  • a substrate 2 is prepared, and a gate electrode 3 and a gate wiring 140 having a predetermined shape are formed above the substrate 2.
  • a metal film is formed on the substrate 2 of a G8 glass substrate by a sputtering method, and the metal film is processed using a photolithography method and a wet etching method, thereby forming the gate electrode 3 and the gate wiring 140 having a predetermined shape. To do.
  • a gate insulating film 4 (first insulating layer) is formed above the substrate 2.
  • the gate insulating film 4 made of a silicon oxide film is formed on the entire surface of the substrate 2 by plasma CVD or the like so as to cover the gate electrode 3 and the gate wiring 140.
  • an oxide semiconductor layer 5 having a predetermined shape is formed above the substrate 2.
  • the oxide semiconductor layer 5 is formed over the gate insulating film 4.
  • a transparent amorphous oxide semiconductor of InGaZnO X is formed on the gate insulating film 4 by a sputtering method or the like, and the transparent amorphous oxide semiconductor is processed by using a photolithography method and an etching method, so that the upper portion of the gate electrode 3 is formed. Then, an oxide semiconductor layer 5 having a predetermined shape is formed.
  • an insulating layer 6 (second insulating layer) is formed on the gate insulating film 4 so as to cover the oxide semiconductor layer 5.
  • the insulating layer 6 made of a silicon oxide film is formed on the entire surface of the substrate 2 by plasma CVD.
  • contact holes CH1 and CH2 for contacting the oxide semiconductor layer 5 with the source electrode 7S and the drain electrode 7D are formed.
  • the contact holes CH1 and CH2 are formed in the insulating layer 6 by using a photolithography method and an etching method so that a part of the oxide semiconductor layer 5 is exposed.
  • a metal laminated film of a Cu film and a CuMn alloy film is formed. Specifically, a first metal film M1 made of a Cu film is formed on the insulating layer 6 so as to fill the contact holes CH1 and CH2 of the insulating layer 6, and then on the first metal film M1. A second metal film M2 made of a CuMn alloy film is formed by sputtering.
  • the metal laminated film of the first metal film M1 (Cu film) and the second metal film M2 (CuMn alloy film) is processed into a predetermined shape by using a photolithography method and an etching method.
  • the metal laminated film of the first metal film M1 and the second metal film M2 is patterned by wet etching containing hydrogen peroxide.
  • the etching solution for example, a mixed aqueous solution of hydrogen peroxide and an organic acid can be used.
  • a source electrode 7S having a laminated structure of a Cu film 71S and a CuMn alloy film 72S and a drain electrode 7D having a laminated structure of a Cu film 71D and a CuMn alloy film 72D are formed as shown in FIG. Can do.
  • the source electrode 7S and the drain electrode 7D thus formed are formed on the insulating layer 6 so as to be connected to the oxide semiconductor layer 5.
  • the source wiring 150 is formed as a copper wiring having a laminated structure of the Cu film 151 and the CuMn alloy film 152 by patterning at this time. Further, although not shown, the power supply wiring 160 is also formed at the same time.
  • an insulating layer 8 (third insulating layer) is formed on the source wiring 150 which is a Cu wiring. Specifically, the insulating layer 8 is formed on the insulating layer 6 so as to cover the source electrode 7S, the drain electrode 7D, and the source wiring 150.
  • the first silicon oxide film 81 (lower layer) is formed at a film formation temperature of 290 ° C. or less, and the second silicon oxide film 81 is formed above the first silicon oxide film 81 at a film formation temperature of 290 ° C. or less.
  • the first silicon oxide film 81 is formed so as to cover the source electrode 7S, the drain electrode 7D, and the source wiring 150 by a plasma CVD method with the substrate temperature (deposition temperature) set to 290 ° C. or lower.
  • the substrate temperature deposition temperature
  • the Cu films 71S and 71D are not partially covered by the CuMn alloy films 72S and 72D.
  • the substrate temperature is set to 290 ° C. or lower, and the second silicon oxide film 82 is formed on the first silicon oxide film 81 by plasma CVD.
  • the first silicon oxide film 81 and the second silicon oxide film 82 are formed so that the total film thickness of the first silicon oxide film 81 and the second silicon oxide film 82 is 460 nm or more.
  • the film formation temperature when forming the first silicon oxide film 81 is 230 ° C. or less. Further, it is more preferable that the film formation temperature when forming the second silicon oxide film 82 is higher than 230 ° C.
  • the first silicon oxide film 81 is formed.
  • the aluminum oxide film 83 may be formed by sputtering or the like, and then the second silicon oxide film 82 may be formed.
  • heat treatment (annealing) is performed at a temperature exceeding 290 ° C.
  • This heat treatment step is a treatment performed for stabilizing the characteristics of the oxide semiconductor layer 5, and for example, the heat treatment is performed at a set temperature of 300 ° C.
  • oxygen vacancies in the oxide semiconductor layer 5 can be repaired, so that characteristics can be stabilized.
  • low-resistance metal wiring is used for TFT substrate wiring (source wiring, gate wiring, power supply wiring) in order to realize high-speed driving.
  • the source wiring and the power supply wiring are formed using the same material as the source electrode and the drain electrode in the TFT and in the same layer. For this reason, when selecting the material of the source electrode, the drain electrode, and the wiring of the same layer as these, it is necessary to consider not only the performance as a TFT but also the performance as a wiring. Therefore, it has been studied to use copper (Cu) having a low resistance as a material for the source electrode, the drain electrode, and the source wiring.
  • Cu copper
  • a silicon oxide film is used as an interlayer insulating film (insulating layer).
  • an interlayer insulating film made of a silicon oxide film is formed so as to cover the source electrode, the drain electrode, and the source wiring.
  • a technique for forming a cap film (protective layer) such as a CuMn alloy film between the Cu film and the silicon oxide film in the source electrode, the drain electrode, and the source wiring has been studied. That is, it is considered that the source electrode, the drain electrode, and the source wiring have a laminated structure of a Cu film and a cap film.
  • abnormal growth of Cu from the Cu film is concentrated on the edge portion of the source wiring at the intersection with the gate wiring, as shown in FIGS. 9A, 9B, 10A, and 10B.
  • FIG. 9A and 9B are SEM images showing abnormal growth of Cu from the Cu film 151 of the source wiring 150 at a portion where the gate wiring 140 and the source wiring 150 intersect, and FIG. 9A is a planar SEM image. 9B is a cross-sectional SEM image taken along the line BB ′ of FIG. 9A.
  • FIGS. 10A and 10B are diagrams schematically showing a state in which Cu abnormally grows from the Cu film 151 of the source wiring 150 at a portion where the gate wiring 140 and the source wiring 150 intersect, and FIG. 10A is a plan view.
  • FIG. 10B is a cross-sectional view taken along the line CC ′ of FIG. 10A.
  • the inventors of the present invention diligently investigated the cause of abnormal Cu growth, and found that abnormal Cu growth occurred due to the following reasons.
  • the present inventor has found that the cause of abnormal growth of Cu from the Cu film depends on the film formation conditions of the insulating layer 8 formed above the Cu film and the annealing conditions after the film formation of the insulating layer 8. I found it.
  • FIG. 11 the inventor of the present application is concerned with whether or not Cu grows abnormally from the Cu film 151 of the source wiring 150 covered with the insulating layer 8 under 10 conditions 1 to 10.
  • the experiment was conducted.
  • the conditions of the insulating layer 8 (lower layer, intermediate layer, upper layer) indicate the film thickness and the film forming temperature.
  • FIG. 12 schematically shows the film configuration of the source wiring 150 and the insulating layer 8 under the conditions shown in FIG.
  • FIG. 13 is a planar SEM image of a crossing portion between the gate wiring 140 and the source wiring 150 under the condition where abnormal Cu growth did not occur.
  • FIG. 13 is compared with FIG. 10A described above, in FIG. 13, it can be seen that abnormal growth of Cu does not occur at the edge portion of the source wiring at the intersection with the gate wiring.
  • first SiO film first silicon oxide film
  • second SiO film the deposition temperature of the upper second silicon oxide film (second SiO film) and the annealing temperature should be lower.
  • the total thickness of the insulating layer should be greater than a certain value. By keeping the total film thickness of the insulating layer above a certain value, abnormal growth of Cu occurs even when the deposition temperature of the second silicon oxide film (second SiO film) is high or annealing is performed. I understand that I don't.
  • AlO film aluminum oxide film
  • the film formation temperature of the first silicon oxide film (first SiO film) and the second silicon oxide film (second SiO film) and the total film of the first silicon oxide film and the second silicon oxide film It has been found that abnormal growth of Cu may or may not occur depending on the thickness. If the total film thickness of the insulating layer 8 is smaller than a predetermined film thickness, abnormal growth of Cu occurs when the film forming temperature when forming the upper layer of the insulating layer 8 is high or by subsequent annealing at 300 ° C. I found out that
  • the present disclosure has been made on the basis of such knowledge, and the inventor of the present application forms an insulating layer 8 on a Cu wiring (source wiring 150 and the like) by forming the insulating layer 8 under predetermined film forming conditions. It has been found that even when heat treatment is performed after the layer 8 is formed, abnormal growth of Cu from the Cu wiring can be suppressed.
  • the film formation temperature of the first silicon oxide film 81 and the second silicon oxide film 82 is set to a certain temperature or less, and the first silicon oxide film 81 and the second silicon oxide film 82 are formed. It was found that the abnormal growth of Cu from the Cu wiring can be suppressed by setting the total film thickness with the silicon oxide film 82 to a certain film thickness or more.
  • the upper limit temperature of the deposition temperature of the first silicon oxide film 81 needs to be about 290 ° C. This is because Cu abnormal growth occurs when the film is formed at 360 ° C. under the condition 7 shown in FIG. 11, whereas Cu abnormal growth is suppressed even after annealing when the film is formed at 290 ° C. under the condition 8. Because it is done.
  • the upper limit temperature of the second silicon oxide film 82 needs to be about 290 ° C.
  • the upper limit temperature of the film formation temperature of the first silicon oxide film 81 and the second silicon oxide film 82 is preferably 290 ° C. or less.
  • the first silicon oxide film 81 is formed at a film forming temperature of 290 ° C. or lower, and then A second silicon oxide film 82 is formed above the first silicon oxide film 81 at a deposition temperature of 290 ° C. or less, and the total of the first silicon oxide film 81 and the second silicon oxide film 82
  • the film thickness is set to 460 nm or more.
  • the film formation temperature of the first silicon oxide film 81 formed immediately above the CuMn alloy film (cap film) is 230 ° C. or lower.
  • the deposition temperature of the first silicon oxide film 81 immediately above the CuMn alloy film exceeds 230 ° C.
  • the surface of the CuMn alloy film is altered. Specifically, when the deposition temperature of the first silicon oxide film 81 is 230 ° C., the surface of the CuMn alloy film is not altered, but the deposition temperature of the first silicon oxide film 81 is 245 ° C. In this case, the surface of the CuMn alloy film was altered.
  • the film formation temperature of the first silicon oxide film 81 be 230 ° C. or lower.
  • the upper limit temperature of the first silicon oxide film 81 is preferably set to 230 ° C. or less.
  • the film formation temperature of the second silicon oxide film 82 may be a temperature that can ensure a withstand voltage. This point will be described with reference to FIGS. 14A and 14B.
  • FIG. 14A is a diagram showing the relationship between the electric field strength and the current density in the metal-oxide film-metal structure when the second silicon oxide film 82 is formed at a deposition temperature of 230.degree.
  • FIG. 14B is a diagram showing the relationship between the electric field strength and the current density in the metal-oxide film-metal structure when the second silicon oxide film 82 is formed at a deposition temperature of 290.degree.
  • FIG. 14A shows the experimental results of three samples.
  • the withstand voltage is insufficient when the second silicon oxide film 82 is formed at a deposition temperature of 230.degree. In this case, a desired thin film transistor cannot be obtained.
  • the film formation temperature of the second silicon oxide film 82 is at least 290 ° C.
  • the withstand voltage can be secured.
  • the lower limit temperature of the second silicon oxide film 82 may be at least a temperature higher than 230 ° C.
  • the film formation temperature of the first silicon oxide film 81 is 230 ° C.
  • the film formation temperature of the second silicon oxide film 82 is preferably greater than 230 ° C. and 290 ° C. or less.
  • the thin film transistor substrate As described above, the thin film transistor substrate, the method for manufacturing the thin film transistor substrate, and the organic EL display device have been described based on the embodiments. However, the present invention is not limited to the above embodiments.
  • the thin film transistor is a bottom gate type, but may be a top gate type.
  • the thin film transistor is a channel etching stopper type (channel protection type), but may be a channel etching type. That is, in the above embodiment, the insulating layer 6 may not be formed.
  • an organic EL display device is described as a display device using a thin film transistor substrate.
  • the thin film transistor substrate in the above embodiment is used for other display devices using an active matrix substrate such as a liquid crystal display device. Can also be applied.
  • the display device such as the organic EL display device described above can be used as a flat panel display and applied to all electronic devices having a display panel such as a television set, a personal computer, and a mobile phone. can do. In particular, it is suitable for a large-screen and high-definition display device.
  • the technology disclosed herein can be widely used in a thin film transistor substrate using an oxide semiconductor, a manufacturing method thereof, a display device such as an organic EL display device using the thin film transistor substrate, and the like.

Landscapes

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Abstract

　酸化物半導体層（５）を有する薄膜トランジスタを備えるＴＦＴ基板（１）の製造方法であって、基板（２）の上方に、銅膜及び当該銅膜上のキャップ膜を含む積層膜からなる銅配線であるソース配線（１５０）を形成する工程と、ソース配線（１５０）の上に絶縁層（８）を成膜する工程と、絶縁層（８）を成膜した後に、２９０℃を越える温度で熱処理をする工程とを含み、絶縁層（８）を成膜する工程は、２９０℃以下の成膜温度で第１のシリコン酸化膜（８１）を成膜する工程と、２９０℃以下の成膜温度で第１のシリコン酸化膜（８１）の上方に第２のシリコン酸化膜（８２）を成膜する工程とを含み、第１のシリコン酸化膜（８１）と第２のシリコン酸化膜（８２）との合計膜厚は、４６０ｎｍ以上である。

Description

薄膜トランジスタ基板の製造方法
　本開示は、薄膜トランジスタ基板の製造方法に関する。
　液晶表示装置や有機ＥＬ表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が形成されたＴＦＴ基板が用いられる。
　近年、酸化物半導体を用いたＴＦＴの開発が行われている。例えば、特許文献１には、チャネル層が酸化物半導体で構成された酸化物半導体ＴＦＴが開示されている。
特開２０１０－１６１２２７号公報
　しかしながら、酸化物半導体ＴＦＴが形成されたＴＦＴ基板では、所望の性能を実現することが難しい。
　ここに開示された技術は、所望の性能を有するＴＦＴ基板を得ることのできるＴＦＴ基板の製造方法を提供することを目的とする。
　上記目的を達成するために、ＴＦＴ基板の製造方法の一態様は、酸化物半導体層を有する薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、基板の上方に、銅膜及び当該銅膜上のキャップ膜を含む積層膜からなる銅配線を形成する工程と、前記銅配線の上に絶縁層を成膜する工程と、前記絶縁層を成膜した後に、２９０℃を越える温度で熱処理をする工程とを含み、前記絶縁層を成膜する工程は、２９０℃以下の成膜温度で第１のシリコン酸化膜を成膜する工程と、２９０℃以下の成膜温度で前記第１のシリコン酸化膜の上方に第２のシリコン酸化膜を成膜する工程とを含み、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜との合計膜厚は、４６０ｎｍ以上であることを特徴とする。
　所望の性能を有するＴＦＴ基板を実現できる。
図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。 図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。 図４は、実施の形態に係るＴＦＴ基板における一画素のレイアウトを示す模式図である。 図５は、図４のＡ－Ａ’線における実施の形態に係るＴＦＴ基板の断面図である。 図６は、変形例１に係るＴＦＴ基板の概略断面図である。 図７は、変形例２に係るＴＦＴ基板の概略断面図である。 図８Ａは、実施の形態に係るＴＦＴ基板の製造方法におけるゲート電極形成工程の断面図である。 図８Ｂは、実施の形態に係るＴＦＴ基板の製造方法における第１絶縁層（ゲート絶縁膜）形成工程の断面図である。 図８Ｃは、実施の形態に係るＴＦＴ基板の製造方法における酸化物半導体層形成工程の断面図である。 図８Ｄは、実施の形態に係るＴＦＴ基板の製造方法における第２絶縁層形成工程の断面図である。 図８Ｅは、実施の形態に係るＴＦＴ基板の製造方法における絶縁層コンタクトホール形成工程の断面図である。 図８Ｆは、実施の形態に係るＴＦＴ基板の製造方法における金属積層膜形成工程の断面図である。 図８Ｇは、実施の形態に係るＴＦＴ基板の製造方法における金属積層膜パターニング工程（ソース電極、ドレイン電極及びソース配線の形成工程）の断面図である。 図８Ｈは、実施の形態に係るＴＦＴ基板の製造方法における第３絶縁層形成工程の断面図である。 図８Ｉは、実施の形態に係るＴＦＴ基板の製造方法における熱処理工程の断面図である。 図９Ａは、ゲート配線とソース配線との交差する部分において、ソース配線のＣｕ膜からＣｕが異常成長する様子を示す平面ＳＥＭ（Scanning Electron Microscope）像である。 図９Ｂは、図９ＡのＢ－Ｂ’線における断面ＳＥＭ像である。 図１０Ａは、ゲート配線とソース配線との交差する部分において、ソース配線のＣｕ膜からＣｕが異常成長する様子を模式的に示す図である。 図１０Ｂは、図１０ＡのＣ－Ｃ’線における断面図である。 図１１は、絶縁層の成膜及び熱処理の条件とＣｕ異常成長の発生有無との実験結果を示す図である。 図１２は、図１１に示す各条件におけるソース配線及び絶縁層の膜構成を模式的に示す図である。 図１３は、Ｃｕの異常成長が発生しなかった条件におけるゲート配線とソース配線との交差部分の平面ＳＥＭ像である。 図１４Ａは、第２のシリコン酸化膜の成膜温度を２３０℃として成膜した場合の金属－酸化膜－金属構造における電界強度と電流密度との関係を示す図である。 図１４Ｂは、第２のシリコン酸化膜の成膜温度を２９０℃として成膜した場合の金属－酸化膜－金属構造における電界強度と電流密度との関係を示す図である。
　以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　（実施の形態）
　まず、ＴＦＴ基板が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。
　［有機ＥＬ表示装置］
　図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。
　図１に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１と、下部電極である陽極１３１、有機材料からなる発光層であるＥＬ層１３２及び透明な上部電極である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
　本実施の形態における有機ＥＬ表示装置１００は、トップエミッション型であり、陽極１３１は反射電極である。なお、有機ＥＬ表示装置１００は、トップエミッション型に限るものではなく、ボトムエミッション型としてもよい。
　ＴＦＴ基板１には複数の画素１１０がマトリクス状に配置されており、各画素１１０には画素回路１２０が設けられている。
　有機ＥＬ素子１３０は、複数の画素１１０のそれぞれに対応して形成されており、各画素１１０に設けられた画素回路１２０によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。
　また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層されている。なお、陽極１３１と陰極１３３との間には、その他の有機機能層が設けられていてもよい。
　各画素１１０は、それぞれの画素回路１２０によって駆動制御される。また、ＴＦＴ基板１には、画素１１０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１１０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素１１０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
　ゲート配線１４０は、各画素回路１２０に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、各画素回路１２０に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路１２０に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
　図２に示すように、有機ＥＬ表示装置１００の各画素１１０は、３色（赤色、緑色、青色）のサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂによって構成されており、これらのサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、バンク１１１によって互いに分離されている。バンク１１１は、ゲート配線１４０に平行に延びる突条と、ソース配線１５０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク１１１の開口部）の各々とサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク１１１はピクセルバンクとしたが、ラインバンクとしても構わない。
　陽極１３１は、ＴＦＴ基板１上の層間絶縁膜（平坦化層）上でかつバンク１１１の開口部内に、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に形成されている。同様に、ＥＬ層１３２は、陽極１３１上でかつバンク１１１の開口部内に、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に形成されている。透明な陰極１３３は、複数のバンク１１１上で、かつ全てのＥＬ層１３２（全てのサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ）を覆うように、連続的に形成されている。
　さらに、画素回路１２０は、各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に設けられており、各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂと、対応する画素回路１２０とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、ＥＬ層１３２の発光色が異なることを除いて同一の構成である。
　ここで、画素１１０における画素回路１２０の回路構成について、図３を用いて説明する。図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
　図３に示すように、画素回路１２０は、スイッチング素子として動作する薄膜トランジスタＳｗＴｒと、駆動素子として動作する薄膜トランジスタＤｒＴｒと、対応する画素１１０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、薄膜トランジスタＳｗＴｒは、画素１１０を選択するためのスイッチングトランジスタであり、薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。
　薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、半導体膜（図示せず）とで構成される。この薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
　薄膜トランジスタＤｒＴｒは、薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、半導体膜（図示せず）とで構成される。この薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
　なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１１０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１１０（各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ）の薄膜トランジスタＳｗＴｒ及びＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
　［ＴＦＴ基板］
　次に、実施の形態に係るＴＦＴ基板の構成について、図４及び図５を用いて説明する。図４は、実施の形態に係るＴＦＴ基板における一画素のレイアウトを示す模式図である。図５は、図４のＡ－Ａ’線におけるＴＦＴ基板の断面図である。
　以下の実施の形態では、上記有機ＥＬ表示装置１００におけるＴＦＴ基板１について説明する。
　図４に示すように、画素１１０（サブ画素）は、直交する複数のゲート配線１４０と複数のソース配線１５０とによってマトリクス状に区画されている。上述のとおり、各画素１１０には、薄膜トランジスタＳｗＴｒと、薄膜トランジスタＤｒＴｒと、キャパシタＣとが設けられている。
　図５に示すように、ＴＦＴ基板１は、基板２と、ゲート電極３と、ゲート絶縁膜４と、酸化物半導体層５と、絶縁層６と、ソース電極７Ｓ及びドレイン電極７Ｄと、絶縁層８と、ゲート配線１４０と、ソース配線１５０とを有する。
　ゲート電極３と、ソース電極７Ｓ及びドレイン電極７Ｄと、ゲート配線１４０と、ソース配線１５０とは、金属材料によって構成されており、これらの電極や配線が形成される層は金属層（配線層）である。例えば、ゲート電極３とゲート配線１４０とが形成される層は、第１配線層（第１金属層）であり、ソース電極７Ｓ及びドレイン電極７Ｄとソース配線１５０とが形成される層は、第２配線層（第２金属層）である。なお、図示されていないが、第２配線層には電源配線１６０も形成されている。各配線層では、一様に形成された金属膜（導電膜）をパターニングすることによって、所定形状に分離された配線や電極として形成することができる。
　図５に示すように、ＴＦＴ基板１において、薄膜トランジスタＤｒＴｒは、ゲート電極３と、ゲート絶縁膜４と、酸化物半導体層５と、ソース電極７Ｓ及びドレイン電極７Ｄとによって構成される。ゲート電極３、ソース電極７Ｓ及びドレイン電極７Ｄは、それぞれ、図３における、ゲート電極Ｇ２、ソース電極Ｓ２及びドレイン電極Ｄ２に対応する。
　本実施の形態における薄膜トランジスタＴｒは、ボトムゲート型のＴＦＴであって、チャネル層として酸化物半導体を用いた酸化物半導体ＴＦＴである。なお、薄膜トランジスタＳｗＴｒも薄膜トランジスタＤｒＴｒと同様の構成とすることができる。
　以下、ＴＦＴ基板１における各構成部材について、図５を用いて詳細に説明する。
　基板２は、例えば、Ｇ８基板等のガラス基板である。また、基板２として、樹脂基板等のフレキシブル基板を用いてもよい。なお、基板２の表面にアンダーコート層を形成してもよい。
　ゲート電極３及びゲート配線１４０は、基板２の上方に所定形状で形成される。ゲート電極３及びゲート配線１４０としては、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）等の金属、又は、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ：酸化インジウムスズ）等の導電性酸化物が用いられる。金属に関しては、例えばモリブデンタングステン（ＭｏＷ）のような合金もゲート電極３及びゲート配線１４０の材料として用いることができる。
　ゲート絶縁膜４は、ゲート電極３及びゲート配線１４０を覆うように基板２上に形成される。ゲート絶縁膜４は、ゲート電極３と酸化物半導体層５との間に形成されるとともにゲート配線１４０及びソース配線１５０との間に形成される。ゲート絶縁膜４としては、例えばシリコン酸化膜やハフニウム酸化膜等の酸化物薄膜、窒化シリコン膜等の窒化膜もしくはシリコン酸窒化膜の単層膜、又は、これらの積層膜等が用いられる。
　酸化物半導体層５は、基板２の上方に所定形状で形成される。酸化物半導体層５は、薄膜トランジスタＤｒＴｒのチャネル層（半導体層）であり、ゲート電極３と対向するように形成される。例えば、酸化物半導体層５は、ゲート電極３の上方においてゲート絶縁膜４上に島状に形成される。
　酸化物半導体層５としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏを含むＩｎＧａＺｎＯＸ（ＩＧＺＯ）等の透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により構成することが望ましい。透明アモルファス酸化物半導体をチャネル層とする薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、フレキシブル基板上に容易に形成することができる。
　ＩｎＧａＺｎＯＸのアモルファス酸化物半導体は、例えば、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして、スパッタ法やレーザー蒸着法等の気相成膜法により成膜することができる。
　絶縁層６は、酸化物半導体層５を覆うようにゲート絶縁膜４上に成膜される。つまり、酸化物半導体層５は絶縁層６によって覆われており、絶縁層６は酸化物半導体層５を保護する保護層（チャネル保護層）として機能する。また、絶縁層６は、ゲート配線１４０の上方にも成膜されている。
　絶縁層６は、例えば、シリコン酸化膜（ＳｉＯ２）又は酸化アルミニウム膜（Ａｌ２Ｏ３）等の酸化膜の単層膜、あるいは、これらの酸化膜の積層膜である。絶縁層６の一部は貫通するように開口されており、この開口部分（コンタクトホール）を介して酸化物半導体層５がソース電極７Ｓ及びドレイン電極７Ｄに接続されている。
　ソース電極７Ｓ及びドレイン電極７Ｄは、絶縁層６上に所定形状で形成される。具体的には、ソース電極７Ｓ及びドレイン電極７Ｄは、絶縁層６に設けられたコンタクトホールを介して酸化物半導体層５に接続されており、絶縁層６上において基板水平方向に所定の間隔をあけて対向配置されている。
　ソース電極７Ｓ及びドレイン電極７Ｄは、いずれも銅（Ｃｕ）を主成分として含んでおり、銅膜（Ｃｕ膜）と銅マンガン合金膜（ＣｕＭｎ合金膜）との積層構造である。具体的に、ソース電極７Ｓは、Ｃｕ膜７１Ｓと、Ｃｕ膜７１Ｓ上に形成されたＣｕＭｎ合金膜７２Ｓとの積層膜である。同様に、ドレイン電極７Ｄは、Ｃｕ膜７１Ｄと、Ｃｕ膜７１Ｄ上に形成されたＣｕＭｎ合金膜７２Ｄとの積層膜である。
　また、ソース配線１５０もソース電極７Ｓ及びドレイン電極７Ｄと同様の構成である。つまり、ソース配線１５０は、Ｃｕ膜１５１及びＣｕ膜１５１上のＣｕＭｎ合金膜（キャップ膜）１５２を含む積層膜からなるＣｕ配線である。
　このように、ソース電極７Ｓ、ドレイン電極７Ｄ及びソース配線１５０として低抵抗材料であるＣｕを用いることによって、ソース電極７Ｓ及びドレイン電極７Ｄの低抵抗化を図ることができるとともに、ソース電極７Ｓ及びドレイン電極７Ｄと同層のソース配線１５０を低抵抗配線とすることができる。なお、Ｃｕ膜７１Ｓ、７１Ｄ及び１５１の膜厚は、ＣｕＭｎ合金膜７２Ｓ、７２Ｄ及び１５２の膜厚よりも厚くするとよい。
　また、ソース電極７Ｓ、ドレイン電極７Ｄ及びソース配線１５０において、Ｃｕ膜をキャップ膜で被覆することによって、Ｃｕ膜のＣｕ原子が酸化してＣｕ膜が変質することを抑制できる。これにより、Ｃｕの酸化によって、ソース電極７Ｓ、ドレイン電極７Ｄ及びソース配線１５０が高抵抗化することを抑制できる。本実施の形態では、ソース電極７Ｓ、ドレイン電極７Ｄ及びソース配線１５０の最上層（キャップ膜）としてＣｕＭｎ合金膜７２Ｓ、７２Ｄ及び１５２を用いている。なお、本明細書において、ＣｕＭｎ合金膜とは、銅とマンガンとの合金膜であることを意味している。
　絶縁層８は、パッシベーション層であって、ソース電極７Ｓ、ドレイン電極７Ｄ及びソース配線１５０を覆うように絶縁層６上に形成される。絶縁層８は、複数のシリコン酸化膜（ＳｉＯ２）の積層膜であり、本実施の形態では、下層の第１のシリコン酸化膜８１と上層の第２のシリコン酸化膜８２との２層構造である。第１のシリコン酸化膜８１と第２のシリコン酸化膜８２との合計膜厚は４６０ｎｍ以上にするとよい。
　また、本実施の形態において、絶縁層８は、シリコン酸化膜のみの積層構造としたが、シリコン酸化膜と酸化アルミニウム膜（Ａｌ２Ｏ３）等の他の酸化膜との積層構造であってもよい。
　例えば、絶縁層８は、図６に示すように、下層の第１のシリコン酸化膜８１と中間層の酸化アルミニウム膜８３と上層の第２のシリコン酸化膜８２との３層構造であってもよい。このように、絶縁層８に酸化アルミニウム膜を含めることによって、酸化物半導体層５に水素や水分等が進入することを抑制することができる。つまり、酸化物半導体層５は水素や酸素によってダメージを受けて電気特性が劣化するが、酸化物半導体層５の上方に酸化アルミニウム膜を形成しておくことにより、上層で発生する水素や水分を酸化アルミニウム膜によってブロックすることができるので、水素や水分が酸化物半導体層５に拡散することを抑制できる。これにより、電気特性が安定した酸化物半導体層５が得られる。
　また、本実施の形態において、ソース電極７Ｓ、ドレイン電極７Ｄ及びソース配線１５０は、Ｃｕ膜とＣｕＭｎ合金膜との２層構造としたが、これに限らない。例えば、下から順に、Ｍｏ（モリブデン）膜又はＣｕＭｎ膜と、Ｃｕ膜と、ＣｕＭｎ合金膜との３層構造であってもよい。
　具体的には、図７に示すように、ソース電極７Ｓを、Ｍｏ（モリブデン）膜又はＣｕＭｎ膜である下地膜７３ＳとＣｕ膜７１ＳとＣｕＭｎ合金膜７２Ｓとの積層膜にしてもよい。同様に、ドレイン電極７Ｄを、Ｍｏ膜又はＣｕＭｎ膜である下地膜７３ＤとＣｕ膜７１ＤとＣｕＭｎ合金膜７２Ｄとの積層膜とし、ソース配線１５０を、Ｍｏ膜又はＣｕＭｎ膜である下地膜１５３とＣｕ膜１５１とＣｕＭｎ合金膜１５２との積層膜としてもよい。このように、ソース電極７Ｓ、ドレイン電極７Ｄ及びソース配線１５０の最下層としてＣｕＭｎ膜又はＭｏ膜を用いることによって、Ｃｕ膜におけるＣｕ原子が下層（酸化物半導体層５等）に拡散することを抑制できるとともに酸化物半導体層５との密着性を向上させることができる。
　［薄膜トランジスタ基板の製造方法］
　次に、実施の形態に係るＴＦＴ基板１の製造方法について、図８Ａ～図８Ｉを用いて説明する。図８Ａ～図８Ｉは、実施の形態に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。
　まず、図８Ａに示すように、基板２を準備して、当該基板２の上方に所定形状のゲート電極３及びゲート配線１４０を形成する。例えば、Ｇ８ガラス基板の基板２上に金属膜をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極３及びゲート配線１４０を形成する。
　次に、図８Ｂに示すように、基板２の上方にゲート絶縁膜４（第１絶縁層）を形成する。例えば、ゲート電極３及びゲート配線１４０を覆うようにして、シリコン酸化膜からなるゲート絶縁膜４をプラズマＣＶＤ法等によって基板２の全面に成膜する。
　次に、図８Ｃに示すように、基板２の上方に所定形状の酸化物半導体層５を形成する。本実施の形態では、ゲート絶縁膜４上に酸化物半導体層５を形成する。
　例えば、ゲート絶縁膜４上にＩｎＧａＺｎＯＸの透明アモルファス酸化物半導体をスパッタ法等によって成膜し、フォトリソグラフィ法及びエッチング法を用いて透明アモルファス酸化物半導体を加工することにより、ゲート電極３の上方に所定形状の酸化物半導体層５を形成する。
　次に、図８Ｄに示すように、酸化物半導体層５を覆うようにしてゲート絶縁膜４上に絶縁層６（第２絶縁層）を形成する。例えば、プラズマＣＶＤ法によって、シリコン酸化膜からなる絶縁層６を基板２の全面に成膜する。
　次に、図８Ｅに示すように、絶縁層６の一部を除去することによって、酸化物半導体層５とソース電極７Ｓ及びドレイン電極７ＤとをコンタクトさせるためのコンタクトホールＣＨ１及びＣＨ２を形成する。例えば、酸化物半導体層５の一部が露出するように、フォトリソグラフィ法及びエッチング法を用いて絶縁層６にコンタクトホールＣＨ１及びＣＨ２を形成する。
　次に、図８Ｆに示すように、Ｃｕ膜とＣｕＭｎ合金膜との金属積層膜を成膜する。具体的には、絶縁層６のコンタクトホールＣＨ１及びＣＨ２を埋めるようにして絶縁層６上にＣｕ膜からなる第１金属膜Ｍ１をスパッタ法で成膜し、次いで、第１金属膜Ｍ１上にＣｕＭｎ合金膜からなる第２金属膜Ｍ２をスパッタ法で成膜する。
　次に、図８Ｇに示すように、フォトリソグラフィ法及びエッチング法を用いて第１金属膜Ｍ１（Ｃｕ膜）と第２金属膜Ｍ２（ＣｕＭｎ合金膜）との金属積層膜を所定形状に加工する。本実施の形態では、過酸化水素水を含んだウェットエッチングによって第１金属膜Ｍ１と第２金属膜Ｍ２との金属積層膜をパターニングした。エッチング液としては、例えば、過酸化水素と有機酸との混合水溶液を用いることができる。
　このパターニングによって、同図に示すように、Ｃｕ膜７１ＳとＣｕＭｎ合金膜７２Ｓとの積層構造のソース電極７Ｓと、Ｃｕ膜７１ＤとＣｕＭｎ合金膜７２Ｄとの積層構造のドレイン電極７Ｄとを形成することができる。このように形成されたソース電極７Ｓ及びドレイン電極７Ｄは、酸化物半導体層５に接続するように絶縁層６上に形成される。
　また、同図に示すように、このときのパターニングによって、Ｃｕ膜１５１とＣｕＭｎ合金膜１５２との積層構造の銅配線としてソース配線１５０も形成している。さらに、図示していないが、電源配線１６０も同時に形成している。
　次に、図８Ｈに示すように、Ｃｕ配線であるソース配線１５０の上に絶縁層８（第３絶縁層）を成膜する。具体的には、ソース電極７Ｓ、ドレイン電極７Ｄ及びソース配線１５０を覆うように絶縁層６上に絶縁層８を成膜する。
　この工程では、２９０℃以下の成膜温度で第１のシリコン酸化膜８１（下層）を成膜する工程と、２９０℃以下の成膜温度で第１のシリコン酸化膜８１の上方に第２のシリコン酸化膜８２（上層）を成膜する工程とを含む。
　例えば、基板温度（成膜温度）を２９０℃以下に設定して、プラズマＣＶＤ法によって、ソース電極７Ｓ、ドレイン電極７Ｄ及びソース配線１５０を覆うように第１のシリコン酸化膜８１を成膜する。この第１のシリコン酸化膜８１を成膜する工程において、第１のシリコン酸化膜８１を成膜した結果、Ｃｕ膜７１Ｓ及び７１Ｄの一部が、ＣｕＭｎ合金膜７２Ｓ及び７２Ｄに被覆されることなく、第１のシリコン酸化膜８１の少なくとも一部に接触する。第１のシリコン酸化膜８１の成膜に続いて、基板温度を２９０℃以下に設定し、プラズマＣＶＤ法によって、第１のシリコン酸化膜８１上に第２のシリコン酸化膜８２を成膜する。
　このとき、第１のシリコン酸化膜８１及び第２のシリコン酸化膜８２の合計膜厚が４６０ｎｍ以上となるように、第１のシリコン酸化膜８１及び第２のシリコン酸化膜８２を成膜する。
　なお、第１のシリコン酸化膜８１を成膜するときの成膜温度は、２３０℃以下であることがより好ましい。また、第２のシリコン酸化膜８２を成膜するときの成膜温度は、２３０℃よりも大きいことがより好ましい。
　また、図６に示すように、第１のシリコン酸化膜８１と第２のシリコン酸化膜８２との間に中間層として酸化アルミニウム膜８３を成膜する場合は、第１のシリコン酸化膜８１を成膜した後に、酸化アルミニウム膜８３をスパッタ法等によって成膜し、その後、第２のシリコン酸化膜８２を成膜すればよい。
　次に、図８Ｉに示すように、２９０℃を越える温度で熱処理（アニール処理）を行う。この熱処理工程は、酸化物半導体層５の特性安定化のために行う処理であり、例えば、３００℃の設定温度で熱処理を行う。この熱処理によって、酸化物半導体層５の酸素欠損を修復することができるので、特性を安定化させることができる。
　［本開示に至った経緯及び絶縁層の成膜条件］
　ここで、本開示に至った経緯を含めて、本開示の特徴となる絶縁層８の成膜条件について詳細に説明する。
　大型の表示装置や有機ＥＬ表示装置では、高速駆動を実現するために、ＴＦＴ基板の配線（ソース配線、ゲート配線、電源配線）には低抵抗の金属配線が用いられる。また、ソース配線や電源配線は、ＴＦＴにおけるソース電極及びドレイン電極と同じ材料を用いて且つ同じ層に形成される。このため、ソース電極、ドレイン電極及びこれらと同層の配線の材料の選定にあたっては、ＴＦＴとしての性能だけではなく配線としての性能も考慮する必要がある。そこで、ソース電極、ドレイン電極及びソース配線の材料として、低抵抗である銅（Ｃｕ）を用いることが検討されている。
　また、酸化物半導体を用いたＴＦＴでは、層間絶縁膜（絶縁層）としてシリコン酸化膜が用いられる。例えば、ソース電極、ドレイン電極及びソース配線を覆うようにシリコン酸化膜からなる層間絶縁膜が形成される。
　しかしながら、ＴＦＴ基板において、層間絶縁膜としてシリコン酸化膜を用いることとソース電極、ドレイン電極及びソース配線の材料としてＣｕを用いることとを両立することは難しい。これは、Ｃｕは、表面が酸化しやすく、また、シリコン酸化膜との密着性も低いからである。
　そこで、ソース電極、ドレイン電極及びソース配線におけるＣｕ膜とシリコン酸化膜との間にＣｕＭｎ合金膜等のキャップ膜（保護層）を形成する技術が検討されている。つまり、ソース電極、ドレイン電極及びソース配線を、Ｃｕ膜とキャップ膜との積層構造とすることが考えられている。このようにＣｕ膜の表面にキャップ膜を形成することによって、Ｃｕ膜とシリコン酸化膜との直接接触を避けることができ、プロセスの安定化を図ることができる。
　しかしながら、Ｃｕ膜とキャップ膜との積層膜において、Ｃｕ膜からＣｕが異常成長する現象が起きることが判明した。
　Ｃｕ膜からのＣｕの異常成長は、例えば、図９Ａ、図９Ｂ、図１０Ａ及び図１０Ｂに示すように、ゲート配線との交差部分におけるソース配線のエッジ部分に集中して発生する。
　図９Ａ及び図９Ｂは、ゲート配線１４０とソース配線１５０との交差する部分において、ソース配線１５０のＣｕ膜１５１からＣｕが異常成長する様子を示すＳＥＭ像であり、図９Ａは平面ＳＥＭ像、図９Ｂは図９ＡのＢ－Ｂ’線における断面ＳＥＭ像である。
　また、図１０Ａ及び図１０Ｂは、ゲート配線１４０とソース配線１５０との交差する部分において、ソース配線１５０のＣｕ膜１５１からＣｕが異常成長する様子を模式的に示す図であり、図１０Ａは平面図、図１０Ｂは図１０ＡのＣ－Ｃ’線における断面図である。
　このＣｕの異常成長する原因について本願発明者が鋭意検討したところ、以下のことが原因でＣｕの異常成長が発生することが分かった。
　つまり、Ｃｕ膜とキャップ膜との積層膜をパターニングした後にシリコン酸化膜を成膜する場合、Ｃｕ膜の上表面はキャップ膜で被覆されているのでシリコン酸化膜とは接触しないが、積層膜の端面（側面）では当該積層膜のパターニングによってＣｕ膜が露出するのでＣｕ膜とシリコン酸化膜とが直接接触することになる。このため、後工程の熱などの影響によってＣｕ膜からＣｕが異常成長すると考えられる。後工程としては、酸化物半導体の特性安定化のために行うは熱処理（例えば３００℃のアニール）がある。Ｃｕ膜からＣｕが異常成長すると、短絡不良による品質不良を引き起こし、所望の性能のＴＦＴ基板が得られないという問題がある。
　このように、本願発明者は、Ｃｕ膜からＣｕが異常成長する原因が、Ｃｕ膜の上方に形成する絶縁層８の成膜条件及び絶縁層８の成膜後のアニール条件に依存することを突き止めた。
　そこで、本願発明者は、図１１に示すように、条件１～条件１０の１０個の条件について、絶縁層８で覆われるソース配線１５０のＣｕ膜１５１からＣｕが異常成長するか否かについての実験を行った。なお、図１１において、絶縁層８（下層、中間層、上層）の条件は膜厚及び成膜温度を示している。また、図１２は、図１１に示す各条件におけるソース配線１５０及び絶縁層８の膜構成を模式的に示している。
　この実験の結果、条件１、条件４～条件７では、Ｃｕの異常成長が発生したが、条件２、条件３、条件８～条件１０では、Ｃｕの異常成長は発生しなかった。図１３は、Ｃｕの異常成長が発生しなかった条件におけるゲート配線１４０とソース配線１５０との交差部分の平面ＳＥＭ像である。
　図１３と上述の図１０Ａとを比較すると、図１３では、ゲート配線との交差部分におけるソース配線のエッジ部分にＣｕの異常成長が発生していないことが分かる。
　この実験結果を分析すると、Ｃｕの異常成長の発生に関して、以下のことが分かる。
　まず、下層の第１のシリコン酸化膜（第１ＳｉＯ膜）を成膜した後のプロセス温度は低くした方がよいことが分かる。例えば、上層の第２のシリコン酸化膜（第２ＳｉＯ膜）の成膜温度及びアニール処理の温度は低い方がよい。
　また、絶縁層のトータル膜厚は一定の値以上に厚くした方がよいことが分かる。絶縁層のトータル膜厚を一定値以上にしておくことで、第２のシリコン酸化膜（第２ＳｉＯ膜）の成膜温度が高かったり、アニール処理を施したりしたとしても、Ｃｕの異常成長が発生しないことが分かる。
　なお、中間層として酸化アルミニウム膜（ＡｌＯ膜）を挿入してもＣｕの異常成長にはほとんど影響しないことも分かる。また、シリコン窒化膜を積層してもＣｕの異常成長にはほとんど影響しないことも分かる。
　以上まとめると、第１のシリコン酸化膜（第１ＳｉＯ膜）及び第２のシリコン酸化膜（第２ＳｉＯ膜）の成膜温度と、第１のシリコン酸化膜と第２のシリコン酸化膜との合計膜厚とに応じて、Ｃｕの異常成長が発生したりしなかったりすることが分かった。そして、絶縁層８のトータル膜厚が所定の膜厚よりも薄いと、絶縁層８の上層を成膜するときの成膜温度が高い場合又はその後の３００℃のアニールによってＣｕの異常成長が発生することが分かった。
　なお、条件２及び条件３から、絶縁層８のトータル膜厚が薄い場合であっても３００℃のアニール処理をしなければＣｕの異常成長は発生しないが、酸化物半導体層５の特性を安定化させるには、絶縁層８の成膜後にアニール処理を施す方がよい。
　本開示は、このような知見に基づいてなされたものであり、本願発明者は、絶縁層８を所定の成膜条件で成膜することによって、Ｃｕ配線（ソース配線１５０等）の上に絶縁層８を成膜した後に熱処理を行う場合であってもＣｕ配線からＣｕが異常成長することを抑制できることを見出した。
　すなわち、絶縁層８を成膜する場合、第１のシリコン酸化膜８１及び第２のシリコン酸化膜８２の成膜温度を一定の温度以下とし、かつ、第１のシリコン酸化膜８１と第２のシリコン酸化膜８２との合計膜厚を一定の膜厚以上とすることによって、Ｃｕ配線からＣｕが異常成長することを抑制することができることが分かった。
　この場合、第１のシリコン酸化膜８１の成膜温度の上限温度としては、２９０℃程度にする必要があると考えられる。なぜなら、図１１に示した条件７において３６０℃として成膜した場合はＣｕ異常成長が発生するのに対して、条件８において２９０℃として成膜した場合はアニール処理後においてもＣｕ異常成長が抑制されるからである。
　同様に、第２のシリコン酸化膜８２の成膜温度の上限温度も、２９０℃程度にする必要があると考えられる。
　このように、Ｃｕ異常成長抑制の観点から、第１のシリコン酸化膜８１及び第２のシリコン酸化膜８２の成膜温度の上限温度は、２９０℃以下にするとよい。
　以上、本実施の形態に係る薄膜トランジスタの製造方法によれば、Ｃｕ配線上に絶縁層８を形成する場合、２９０℃以下の成膜温度で第１のシリコン酸化膜８１を成膜し、その後、２９０℃以下の成膜温度で第１のシリコン酸化膜８１の上方に第２のシリコン酸化膜８２を成膜し、かつ、第１のシリコン酸化膜８１と第２のシリコン酸化膜８２との合計膜厚を４６０ｎｍ以上としている。これにより、Ｃｕ配線からＣｕが異常成長することなく、かつ、所望の耐圧特性を有する薄膜トランジスタを備えるＴＦＴ基板１を得ることができる。
　また、本実施の形態において、ＣｕＭｎ合金膜（キャップ膜）直上に形成する第１のシリコン酸化膜８１の成膜温度は、２３０℃以下にすることが望ましい。
　本願発明者の実験結果によれば、ＣｕＭｎ合金膜直上の第１のシリコン酸化膜８１の成膜温度が２３０℃を越えると、ＣｕＭｎ合金膜の表面が変質することが分かった。具体的には、第１のシリコン酸化膜８１の成膜温度を２３０℃にした場合は、ＣｕＭｎ合金膜の表面は変質しなかったが、第１のシリコン酸化膜８１の成膜温度を２４５℃にした場合は、ＣｕＭｎ合金膜の表面は変質した。
　ＣｕＭｎ合金膜の表面が変質すると、ＣｕＭｎ膜の効果が劣化する。したがって、第１のシリコン酸化膜８１の成膜温度は、２３０℃以下にすることが望ましい。
　このように、Ｃｕ異常成長抑制の観点に加えて、ＣｕＭｎ膜の表面変質抑制の観点も考慮すると、第１のシリコン酸化膜８１の成膜温度の上限温度は、２３０℃以下にするとよい。
　さらに、第２のシリコン酸化膜８２の成膜温度は、絶縁耐圧を確保できる温度であるとよい。この点について、図１４Ａ及び図１４Ｂを用いて説明する。図１４Ａは、第２のシリコン酸化膜８２の成膜温度を２３０℃として成膜した場合の金属－酸化膜－金属構造における電界強度と電流密度との関係を示す図である。また、図１４Ｂは、第２のシリコン酸化膜８２の成膜温度を２９０℃として成膜した場合の金属－酸化膜－金属構造における電界強度と電流密度との関係を示す図である。なお、図１４Ａでは、３つのサンプルの実験結果を示している。
　図１４Ａに示すように、第２のシリコン酸化膜８２の成膜温度を２３０℃にして成膜すると、絶縁耐圧が不足していることが分かる。この場合、所望の薄膜トランジスタを得ることができない。
　一方、図１４Ｂに示すように、第２のシリコン酸化膜８２の成膜温度を２９０℃にして成膜すると、絶縁耐圧が確保できていることが分かる。この場合、所望の薄膜トランジスタを得ることができる。
　このように、第２のシリコン酸化膜８２の成膜温度が少なくとも２９０℃であれば絶縁耐圧を確保することができる。また、絶縁耐圧確保の観点からは、第２のシリコン酸化膜８２の成膜温度の下限温度としては、少なくとも２３０℃よりも大きい温度であればよいことも分かった。
　このように、Ｃｕ異常成長抑制の観点とＣｕＭｎ膜の表面変質抑制の観点に加えて、絶縁耐圧確保の観点も考慮すると、第１のシリコン酸化膜８１の成膜温度は、２３０℃以下、第２のシリコン酸化膜８２の成膜温度は、２３０℃よりも大きく２９０℃以下にすることが望ましい。
　（変形例等）
　以上、薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び有機ＥＬ表示装置について、実施の形態に基づいて説明したが、本発明は、上記実施の形態に限定されるものではない。
　例えば、上記実施の形態において、薄膜トランジスタは、ボトムゲート型としたが、トップゲート型としても構わない。
　また、上記実施の形態において、薄膜トランジスタは、チャネルエッチングストッパー型（チャネル保護型）としたが、チャネルエッチング型としても構わない。つまり、上記実施の形態において、絶縁層６は形成しなくてもよい。
　また、上記実施の形態では、薄膜トランジスタ基板を用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタ基板は、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することもできる。
　また、以上説明した有機ＥＬ表示装置等の表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話等、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
　その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　ここに開示された技術は、酸化物半導体を用いた薄膜トランジスタ基板及びその製造方法、並びに、薄膜トランジスタ基板を用いた有機ＥＬ表示装置等の表示装置等において広く利用することができる。
　１　ＴＦＴ基板
　２　基板
　３、Ｇ１、Ｇ２　ゲート電極
　４　ゲート絶縁膜
　５　酸化物半導体層
　６、８　絶縁層
　７Ｓ、Ｓ１、Ｓ２　ソース電極
　７Ｄ、Ｄ１、Ｄ２　ドレイン電極
　７１Ｓ、７１Ｄ、１５１　Ｃｕ膜
　７２Ｓ、７２Ｄ、１５２　ＣｕＭｎ合金膜
　７３Ｓ、７３Ｄ、１５３　下地膜
　８１　第１のシリコン酸化膜
　８２　第２のシリコン酸化膜
　８３　酸化アルミニウム膜
　１００　有機ＥＬ表示装置
　１１０　画素
　１１０Ｒ、１１０Ｇ、１１０Ｂ　サブ画素
　１１１　バンク
　１２０　画素回路
　１３０　有機ＥＬ素子
　１３１　陽極
　１３２　ＥＬ層
　１３３　陰極
　１４０　ゲート配線
　１５０　ソース配線
　１６０　電源配線
　ＳｗＴｒ、ＤｒＴｒ　薄膜トランジスタ
　Ｃ　キャパシタ
　ＣＨ１、ＣＨ２　コンタクトホール

Claims (4)

  1. 　酸化物半導体層を有する薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、
    　基板の上方に、銅膜及び当該銅膜上のキャップ膜を含む積層膜からなる銅配線を形成する工程と、
    　前記銅配線の上に絶縁層を成膜する工程と、
    　前記絶縁層を成膜した後に、２９０℃を越える温度で熱処理をする工程とを含み、
    　前記絶縁層を成膜する工程は、
    　２９０℃以下の成膜温度で第１のシリコン酸化膜を成膜する工程と、
    　２９０℃以下の成膜温度で前記第１のシリコン酸化膜の上方に第２のシリコン酸化膜を成膜する工程とを含み、
    　前記第１のシリコン酸化膜と前記第２のシリコン酸化膜との合計膜厚は、４６０ｎｍ以上である
    　薄膜トランジスタ基板の製造方法。
  2. 　前記第１のシリコン酸化膜の成膜温度は２３０℃以下であり、
    　前記第２のシリコン酸化膜の成膜温度は２３０℃よりも大きい
    　請求項１に記載の薄膜トランジスタ基板の製造方法。
  3. 　前記第１のシリコン酸化膜を成膜する工程では、
    　前記第１のシリコン酸化膜を成膜した結果、前記銅膜の一部が、前記キャップ膜に被覆されることなく、前記第１のシリコン酸化膜の少なくとも一部に接触する
    　請求項１又は２に記載の薄膜トランジスタ基板の製造方法。
  4. 　前記キャップ層は、ＣｕＭｎ合金膜である
    　請求項１～３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
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