WO2015166753A1 - 受信装置 - Google Patents

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WO2015166753A1
WO2015166753A1 PCT/JP2015/059908 JP2015059908W WO2015166753A1 WO 2015166753 A1 WO2015166753 A1 WO 2015166753A1 JP 2015059908 W JP2015059908 W JP 2015059908W WO 2015166753 A1 WO2015166753 A1 WO 2015166753A1
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WO
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signal
flag
converters
frequency
clock
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PCT/JP2015/059908
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English (en)
French (fr)
Inventor
信成 田中
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/10—Arrangements for initial synchronisation

Definitions

  • the present invention relates to a receiving apparatus that performs AD conversion by sampling a received signal with a sampling clock.
  • Patent Documents 1 to 4 An apparatus for sampling a received signal with a sampling clock and converting it into a digital signal is disclosed in Patent Documents 1 to 4 below.
  • sampling clocks each having a different phase by a predetermined amount are given to a plurality of AD converters.
  • the individual signal output from each AD converter is corrected with a correction coefficient corresponding to the amplitude of the individual signal.
  • the corrected individual signals are combined to generate an output signal.
  • a synchronization pattern included in a signal is sampled by a plurality of sampling clocks (multiphase clocks) having different phases.
  • a plurality of clocks that can correctly sample the synchronization pattern are extracted.
  • a clock other than the clock having a clock edge close to the time when the data of the synchronization pattern changes is adopted as the sampling clock.
  • the OFDM demodulator disclosed in Patent Document 3 receives a digital broadcast wave and performs sampling based on a clock of a frequency oscillator different from that of the broadcast station.
  • the peak position of the differential output of the complex correlation strength is detected, and the frequency error is detected based on the difference between the peak position of the (n-1) th cycle and the peak position of the nth cycle.
  • the operation clock is changed to correct the frequency error.
  • Patent Document 4 discloses an RFID reader / writer device that can maintain synchronization even when the frequency of a response signal from an RFID tag is shifted.
  • this RFID reader / writer device for example, when the number of samplings per 8 cycles is 64, but the frequency of the response signal from the RFID tag is shifted to 60, the synchronization timing is corrected 4 times in 8 cycles. This correction can prevent a synchronization timing shift.
  • An object of the present invention is to enable stable reception with low power consumption by suppressing an increase in sampling rate and an increase in memory even when there is a difference in clock frequency between the transmission side and the reception side. Is to provide a simple receiving device.
  • a high-frequency processing unit for converting a signal including a plurality of frames including a preamble field including a flag for frame synchronization and a data field following the preamble field into a baseband demodulated signal;
  • a plurality of AD converters to which the demodulated signal converted by the high-frequency processing unit is input;
  • a plurality of clock generation circuits that respectively supply sampling clocks to the plurality of AD converters;
  • a demodulating process is performed based on a digital signal output from each of an oscillation unit that gives a plurality of clock generation circuits a high-frequency signal that is a basis of a fundamental frequency for generating the sampling clock and a plurality of the AD converters.
  • a demodulator that outputs a demodulation result.
  • sampling clocks are supplied to a plurality of AD converters from a plurality of clock generation circuits, there is a slight shift in the sampling clock frequency and sampling timing between the AD converters. Even when the modulation clock on the transmission side and the sampling clock on the reception side are slightly shifted, one of the sampling clocks on the reception side is kept synchronized with the modulation clock on the transmission side. Probability is high. For this reason, it is possible to keep the probability of non-demodulation occurring low without increasing the sampling rate.
  • the oscillator may be configured to generate the high-frequency signal independent for each clock generation circuit.
  • the oscillating unit may generate the high-frequency signal based on a reference frequency generating element that is different for each clock generating circuit. As a result, it is possible to cause a more random shift between the sampling clocks and sampling timings of the plurality of AD converters.
  • the demodulator The flag is detected by performing a correlation operation between the digital signal output from each of the plurality of AD converters and the synchronization pattern of the frame, After the detection of the flag, the data field of the digital signal output from each of the plurality of AD converters may be demodulated and one demodulation result among a plurality of demodulation results may be output.
  • the demodulator performs a correlation operation between each of the digital signals and the spreading code when demodulating the data field, and outputs a demodulation result of the digital signal from which the largest correlation peak value is obtained. It is good.
  • the probability of occurrence of a demodulation error can be lowered by outputting the demodulation result of the digital signal with the largest correlation peak value.
  • the demodulator Combining the digital signals output from the plurality of AD converters to generate a combined signal; By performing a correlation operation between the synthesized signal and the synchronization pattern of the frame, the flag is detected, The data field of the combined signal following the detected flag may be demodulated and a demodulation result may be output.
  • the probability of non-demodulation can be reduced compared to the case of demodulating the digital signal before synthesis.
  • FIG. 1 is a block diagram of a communication system including a receiving apparatus according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of a frame format of the modulation signal.
  • FIG. 3A is a diagram illustrating input / output data of the spread spectrum modulation unit
  • FIG. 3B is a data unit of transmission data, a spread code used for spread spectrum modulation, and a data unit of a spread spectrum modulated signal
  • FIG. 4 is a diagram for explaining a method of performing spread spectrum demodulation (despreading) on a data unit of a digital signal.
  • FIG. 5 is a diagram for explaining a method of detecting the first flag and the second flag of the digital signal.
  • FIG. 1 is a block diagram of a communication system including a receiving apparatus according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of a frame format of the modulation signal.
  • FIG. 3A is a diagram illustrating input / output data of the spread spectrum modulation unit
  • FIG. 6 is a flowchart of signal reception processing executed by the receiving apparatus according to the first embodiment.
  • FIG. 7A is a graph showing an example of an actual measurement result of correlation peak values of two digital signals
  • FIG. B shows a larger correlation peak value of the correlation peak values of the two digital signals shown in FIG. 7A. It is a series of graphs.
  • FIG. 8 is a timing chart showing an example of the relationship between the modulation signal of the transmission device, the demodulated signal output from the high frequency processing unit of the reception device, the modulation clock on the transmission side, the sampling clock on the reception side, and the digital signal output from the AD converter. It is a chart.
  • FIG. 9 is a block diagram of a receiving apparatus according to the second embodiment.
  • FIG. 10 is a block diagram of a receiving apparatus according to the third embodiment.
  • FIG. 11 is a timing chart showing an example of a digital signal output from two AD converters and a combined signal.
  • FIG. 1 includes a block diagram of a communication system including the receiving device 20 according to the first embodiment.
  • the communication system includes a transmission device 10 and a reception device 20.
  • Transmission data SD is input to the spread spectrum modulation section 14.
  • the spread spectrum modulation section 14 generates a modulation signal MS by performing spread spectrum modulation of the transmission data SD using the spread code SC generated by the spread code generation section 12.
  • the carrier wave generator 16 generates a carrier wave CW.
  • Modulation signal MS and carrier wave CW are input to on / off modulator 18.
  • the on / off modulator 18 performs on / off modulation (OOK) on the carrier wave CW based on the modulation signal MS. Note that other modulation schemes may be applied instead of the on / off modulation.
  • the modulated signal is radiated from the transmission antenna 19.
  • FIG. 2 shows an example of the frame format of the modulation signal MS.
  • One frame is composed of a plurality of data units U1 to U6 having, for example, 1024 bits.
  • Each of the data units U1 to U6 is a unit for performing spread spectrum modulation.
  • FIG. 2A shows an example in which one frame is composed of six data units U1 to U6, the number of data units constituting one frame is not limited to six.
  • the data units U1 to U6 are each subjected to spread spectrum modulation using spreading codes SC1 to SC6 that are orthogonal to each other.
  • spreading codes SC1 to SC6 for example, PN series spreading codes such as Gold series and M series are used.
  • the preceding two data units U1 and U2 constitute the preamble field 50, and the remaining four data units U3 to U6 constitute the data field 51.
  • the values of the data units U1 and U2 included in the preamble field 50 are equal to the spreading codes SC1 and SC2, respectively.
  • the data units U1 and U2 serve as a frame synchronization flag.
  • the spreading codes SC1 and SC2 are referred to as a first flag F1 and a second flag F2, respectively.
  • the spreading codes SC1 and SC2 are used as a synchronization pattern for performing frame synchronization.
  • Information to be transmitted is stored in the data units U3 to U6.
  • an identification number of the temperature sensor and a measurement result of the temperature sensor are stored in the data units U3 to U6.
  • a method of performing spread spectrum modulation on transmission data SD will be described with reference to FIGS. 3A and 3B.
  • the spread spectrum method is not limited to the following method.
  • FIG. 3A shows input / output data of the spread spectrum modulation section 14.
  • the spread data SC and the spread codes SC1 to SC6 generated by the spread code generator 12 are input to the spread spectrum modulator 14.
  • the transmission data SD includes data units U1 to U6, and the data length of each data unit U1 to U6 is 10 bits. That is, each data unit U1 to U6 of the transmission data SD takes a value from 0 to 1023.
  • the data length of each of the spreading codes SC1 to SC6 is 1024 bits.
  • the spread spectrum modulation section 14 performs spread spectrum modulation on the data units U1 to U6 of the transmission data SD using the spread codes SC1 to SC6, respectively, and outputs a modulated signal MS subjected to spread spectrum modulation.
  • Modulated signal MS includes data units U1 to U6 obtained by performing spread spectrum modulation on data units U1 to U6 of transmission data SD.
  • the data length of each of the data units U1 to U6 of the modulation signal MS is 1024 bits.
  • FIG. 3B shows one data unit U3 of transmission data SD, a spread code SC3 used for spread spectrum modulation, and a data unit U3 of modulated signal MS subjected to spread spectrum modulation.
  • the spread spectrum modulation unit 14 When the value of the data unit U3 of the transmission data SD is “n”, the spread spectrum modulation unit 14 generates the data unit U3 of the modulation signal MS by cyclically shifting the spread code SC3 by n bits. That is, the values from the 0th bit to the (1023-n) th bit of the spreading code SC3 coincide with the values from the nth bit to the 1023th bit of the data unit U3 of the modulation signal MS, respectively.
  • the values from the (1023-n + 1) th bit to the 1023th bit respectively match the values from the 0th bit to the (n-1) th bit of the data unit U3 of the modulation signal MS.
  • the spread spectrum modulation method for the other data units U1, U2, U4 to U6 of the transmission data SD is the same as the method shown in FIG. 3B. Since the data units U1 and U2 are used as a first flag F1 and a second flag F2 for frame detection, respectively, the bit patterns of the data units U1 and U2 of the modulation signal MS are spread codes SC1 and SC2, respectively. Is equal to the bit pattern.
  • a signal received by the receiving antenna 21 is converted into a baseband demodulated signal DM by the high frequency processing unit 22.
  • the signal received by the receiving antenna 21 and the local oscillation signal generated by the local oscillator 23 are mixed by the mixer 24.
  • the signal mixed by the mixer 24 is filtered by the filter 25 and input to the log amplifier 26 that also serves as an envelope detector.
  • the filter 25 for example, a crystal filter or a ceramic filter is used.
  • the signal detected by the log amplifier 26 is filtered by the low pass filter 27 to generate a baseband demodulated signal DM.
  • the baseband demodulated signal DM is input to the two AD converters 30A and 30B.
  • Clock generation circuits 31A and 31B supply sampling clocks CLKa and CLKb to AD converters 30A and 30B, respectively.
  • the oscillating units 32A and 32B supply high-frequency signals that are the basis of the fundamental frequency for generating the sampling clocks CLKa and CLKb to the clock generation circuits 31A and 31B, respectively.
  • a phase synchronization circuit phase locked loop (PLL)
  • a frequency divider may be used for the clock generation circuits 31A and 31B.
  • the oscillation units 32A and 32B include reference frequency generation elements 33A and 33B, respectively.
  • a crystal resonator is used as the reference frequency generating elements 33A and 33B.
  • the AD converters 30A and 30B sample the demodulated signal DM based on the sampling clocks CLKa and CLKb, respectively, and generate digital signals DSa and DSb.
  • Digital signals DSa and DSb are input to the demodulator 35.
  • the demodulator 35 performs a correlation operation between each of the input digital signals DSa and DSb and a synchronization pattern, that is, the spreading codes SC1 and SC2, thereby performing a first flag F1 and a second flag F2 (FIG. 2). Search for. Further, the demodulator 35 demodulates the data field 51 (FIG. 2) following the first flag F1 and the second flag F2.
  • the demodulation result of the data field 51 is input to the data processing unit 40 at the subsequent stage.
  • FIG. 4 illustrates an example in which the value of the data unit U3 of the transmission data SD (FIG. 3A) is “n”.
  • Correlation between the data unit U3 of the digital signal DSa and the spreading code SC3 is performed.
  • An example of the correlation calculation result is shown in a graph 53, and another example is shown in a graph 54.
  • the horizontal axes of the graphs 53 and 54 represent the number of bits for cyclically shifting the spreading code SC3, and the vertical axis represents the correlation value.
  • a correlation peak appears at the position of the number n of cyclic shifts in the spread spectrum modulation.
  • the correlation peak height exceeds the determination threshold Th
  • the data unit U3 is demodulated to the value “n”, and the demodulation process ends normally.
  • the other graph 54 when a peak exceeding the determination threshold Th does not appear, it is determined that demodulation is impossible.
  • a flag search process is performed on the bit string of the digital signal DSa every twice the field length of the data units U1 and U2 of the preamble field 50, that is, for each 2048 bit length.
  • a correlation operation between the 2048-bit bit string of the digital signal DSa and the synchronization pattern (spreading code SC1) of the first flag F1 and the synchronization pattern (spreading code SC2) of the second flag F2 is performed.
  • a 2048-bit section to be subjected to correlation calculation is referred to as a flag search section 52.
  • the graph of FIG. 4 is located at the position on the time axis where the first flag F1 or the second flag F2 exists.
  • the correlation peak shown in 53 appears.
  • the first flag F1 or the second flag F2 is included in the position (position on the time axis) where the correlation peak appears in the flag search section 52 of the digital signal DSa. It is determined that
  • FIG. 5 shows the relationship between one frame of the digital signal DSa and the flag search section 52 in time series.
  • time t1 a part of the data unit U1 is included in the flag search section 52.
  • the flag search process is performed at time t1, no correlation peak exceeding the determination threshold Th appears, and neither the first flag F1 nor the second flag F2 is detected.
  • a flag search process is performed at time t2 when the digital signal DSa is shifted by 1024 bits.
  • the position of the data unit U1 on the time axis is specified by detecting the first flag F1 in the flag search section 52.
  • the position of the data unit U2 on the time axis is specified by detecting the second flag F2 in the flag search section 52.
  • the position where the data unit U1 is detected at the time t2 and the position where the data unit U2 is detected at the time t3 are the same, it is determined that the preamble field 50 (FIG. 2A) has been detected.
  • the preamble field 50 is composed of two data units U1 and U2, but the preamble field 50 may be composed of three or more data units. Increasing the number of data units constituting the preamble field 50 can increase the flag detection accuracy. Note that, as in the embodiment, by configuring the preamble field 50 with the two data units U1 and U2, it is possible to shorten the flag detection time while ensuring the desired detection accuracy.
  • FIG. 6 shows a flowchart of signal reception processing executed by the receiving apparatus 20 (FIG. 1) according to the first embodiment.
  • the demodulator 35 (FIG. 1) performs a correlation operation between the digital signals DSa and DSb output from the AD converters 30A and 30B and the synchronization patterns (that is, spreading codes SC1 and SC2), thereby The first flag F1 and the second flag F2 (FIG. 2) are searched.
  • the detection method of the first flag F1 and the second flag F2 is as described with reference to FIG. For example, correlation peaks appear for the digital signals DSa and DSb output from the AD converters 30A and 30B, respectively.
  • the demodulator 35 (FIG. 1) is output from the two AD converters 30A and 30B in step S2. Based on each digital signal, each data unit U3 to U6 (FIG. 2) of the data field 51 is demodulated.
  • the demodulation method for each of the data units U3 to U6 (FIG. 2) is as described with reference to FIG.
  • the correlation operation is performed in twice the field length of the data units U1 and U2, that is, in units of 2048 bits.
  • the data Correlation is performed in the field length of units U3 to U6, that is, in units of 1024 bits.
  • step S1 the process returns to step S1 to resume the flag search.
  • the demodulation result with the higher correlation peak value is obtained for each data unit U3 to U6 in step S3. 40 (FIG. 1).
  • the digital signals DSa and DSb output from the AD converters 30A and 30B it is determined that the data unit has been normally demodulated.
  • the data unit cannot be demodulated in both the digital signals DSa and DSb, it is determined that the demodulation of the data unit has not ended normally.
  • the process from step S1 to step S3 is repeated until the reception process is instructed, for example, until the power is turned off.
  • FIG. 7A, FIG. 7B, and FIG. 8 the effect of the receiving apparatus according to the above embodiment will be described.
  • FIG. 7A shows an example of an actual measurement result of the correlation peak value of the two digital signals DSa and DSb obtained in step S1.
  • the horizontal axis represents the number of receptions, and the vertical axis represents the correlation peak value.
  • one frame (FIG. 2) is received.
  • Each frame (FIG. 2) is transmitted at a cycle of 5 seconds.
  • the white circle symbol and the black circle symbol in FIG. 7A indicate correlation peak values of the preamble field 50 (FIG. 2) of the digital signals DSa and DSb, respectively.
  • the correlation peak value fluctuates with each reception. This variation is caused by the difference between the frequency of the sampling clocks CLKa and CLKb (FIG. 1) and the frequency of the clock when the modulation signal MS is generated by the transmission apparatus 10 (FIG. 1).
  • a crystal resonator is used as a reference frequency generating element that generates a high-frequency signal that is the basis of a clock frequency. Due to manufacturing variations and temperature dependence of the clock generation circuit including the reference frequency generation element, it is difficult to precisely match the clock frequencies on the transmission side and the reception side.
  • FIG. 8 shows a modulation signal MS (FIG. 1) of the transmission device 10, a demodulation signal DM output from the high frequency processing unit 22 (FIG. 1) of the reception device 20, a modulation clock CLKs on the transmission side, a sampling clock CLKa on the reception side,
  • An example of the relationship between CLKb and digital signals DSa and DSb output from AD converters 30A and 30B is shown.
  • an example in which “1” and “0” are alternately switched every clock as the modulation signal MS is shown. Sampling time by each clock is indicated by a broken line, and sampling points are indicated by white circles.
  • the demodulated signal DM is obtained by demodulating the modulation signal MS into a baseband signal after the modulation signal MS is modulated into a carrier band signal. For this reason, the demodulated signal DM and the modulated signal MS are completely synchronized.
  • the modulation signal MS is synchronized with the modulation clock CLKs on the transmission side.
  • sampling clocks CLKa and CLKb on the reception side are slightly shifted from the modulation clock CLKs on the transmission side.
  • the example shown in FIG. 8 shows an example in which the sampling point is located at the center of the time width for one bit of the demodulated signal DM (no phase shift) at time t5.
  • the timing of the demodulated signal DM and the sampling clock CLKa shifts.
  • the phase shift between the digital signal DSa and the sampling clock CLKa starting from time t5 when there is no phase shift is less than 1 ⁇ 2 of the sampling period. Therefore, bit inversion does not occur in the digital signal DSa within the range shown in FIG.
  • FIG. 8 shows an example in which the frequency deviation between the modulation clock CLKs on the transmission side and the sampling clock CLKb on the reception side is larger than the frequency deviation between the modulation clock CLKs on the transmission side and the sampling clock CLKa on the reception side.
  • the amplitude of the digital signal DSb decreases as the phase difference between the demodulated signal DM and the sampling clock CLKb increases.
  • the phase difference between the demodulated signal DM and the sampling clock CLKb reaches 1/2 of the sampling period. In the period after time t6, the phase shift between the demodulated signal DM and the sampling clock CLKb when starting from time t5 with no phase shift exceeds 1/2 of the sampling period.
  • Bit inversion from “1” to “0” or “0” to “1” occurs before and after time t6 when the phase shift of 90 ° occurs.
  • the amplitude of the digital signal DSb is small or when bit inversion occurs in one data unit, it appears in the correlation calculation between each of the data units U1 to U6 of the digital signal DSb and the spreading codes SC1 to SC6. The correlation peak value becomes small.
  • FIG. 8 shows an example in which a 90 ° phase shift occurs between the demodulated signal DM and the sampling clock CLKb during an A / D conversion period of a bit string of about 35 bits from time t5 to t6. ing.
  • the frequency shift between the modulation clock CLKs on the transmission side and the sampling clock CLKb on the reception side is very small, the length of the bit string causing the 90 ° phase shift is much longer than 35 bits. .
  • the phase shift that occurs during A / D conversion of each of the 1024-bit data units U1 to U6 is less than 90 ° and very small. If there is no phase shift during A / D conversion of the first bit of a 1024-bit data unit, bit inversion does not occur. When a large phase shift has already occurred during A / D conversion of the first bit of one data unit, bit inversion as shown in the lower part of FIG. 8 can occur.
  • the two sampling clocks CLKa and CLKb are generated based on the fundamental frequencies obtained by the oscillation units 32A and 32B independent of each other. For this reason, there is a difference between the sampling clocks CLKa and CLKb and the sampling timing. Therefore, there is a difference between the fluctuation cycle of the correlation peak value of the digital signal DSa shown in FIG. 7A and the fluctuation cycle of the correlation peak value of the digital signal DSb.
  • the phases of the periodic fluctuations of the two correlation peak values coincide in the vicinity of the 50th reception and the 100th reception. In the vicinity of the 25th and 75th receptions, there is a shift of about 180 ° in the phase of the periodic fluctuation of the two correlation peak values.
  • FIG. 7B shows a graph in which the larger correlation peak value is connected among the correlation peak values of the digital signals DSa and DSb shown in FIG. 7A.
  • a relatively large correlation peak value is maintained in FIG. 7B in the vicinity of 25 and 75 receptions where the phases of the two correlation peak values shown in FIG. 7A are shifted by 180 °.
  • the effect of maintaining the correlation peak value large is small.
  • Example 1 demodulation processing is performed on the digital signals DSa and DSb output from the two AD converters 30A and 30B, respectively, in step S2 (FIG. 6). Even if one of the digital signals DSa and DSb cannot be demodulated, it can be demodulated with the other digital signal. For this reason, it is possible to reduce the probability of occurrence of non-demodulation.
  • step S3 the demodulation result with the higher correlation peak value is output to the subsequent data processing unit 40 (FIG. 1).
  • the correlation peak value is low, the reliability of the demodulation result is lower than when the correlation peak value is high (the probability that a decoding error has occurred is relatively high).
  • the probability of occurrence of a decoding error can be reduced.
  • the vicinity of the number of receptions where the correlation peak value shown in FIG. 7B is maintained to be large a great effect of reducing the probability of non-demodulation and occurrence of decoding errors can be obtained.
  • step S3 the demodulation result from which the largest correlation peak value is obtained may be output to the data processing unit 40 at the subsequent stage.
  • the AD converters 30A and 30B do not perform oversampling so that the clock can be finely adjusted. For this reason, an increase in memory due to oversampling can be suppressed.
  • FIG. 9 is a block diagram of the receiving device 20 according to the second embodiment.
  • the oscillation units 32A and 32B are prepared for each of the clock generation circuits 31A and 31B.
  • a high-frequency signal is given from one oscillation unit 32 to the two clock generation circuits 31A and 31B.
  • the two clock generation circuits 31A and 31B generate sampling clocks CLKa and CLKb, respectively, based on the same high frequency signal. Due to variations in the characteristics of the clock generation circuits 31A and 31B, slight deviations occur in the frequencies of the sampling clocks CLKa and CLKb supplied to the two AD converters 30A and 30B. Due to the clock start time shift and the frequency shift, a random shift occurs between the sampling timing based on the sampling clock CLKa and the sampling timing based on the sampling clock CLKb. For this reason, similarly to the first embodiment shown in FIG. 1, it is possible to reduce the probability that the demodulation is impossible.
  • phase locked loop PLL
  • frequency divider frequency divider
  • FIG. 10 is a block diagram of the receiving device 20 according to the third embodiment.
  • differences from the first embodiment shown in FIG. 1 will be described, and description of the same configuration will be omitted.
  • the demodulator 35 combines the digital signals DSa and DSb output from the two AD converters 30A and 30B. Correlation calculation is performed between each of the data units U1 to U6 (FIG. 2) of the synthesized signal DSc thus synthesized and the spreading codes SC1 to SC6 (FIG. 2). Based on the correlation calculation result, the first flag F1 and the second flag F2 are detected, and the data units U3 to U6 are demodulated.
  • FIG. 11 shows an example of the digital signals DSa and DSb and the synthesized signal DSc output from the two AD converters 30A and 30B.
  • FIG. 11 shows an example in which the digital signals DSa and DSb are the same as the digital signals DSa and DSb shown in FIG. 8, respectively.
  • One digital signal DSa is demodulated almost normally.
  • bit inversion occurs in the time zone after time t6.
  • the bit inversion of the digital signal DSb is repaired by combining (adding) the two digital signals DSa and DSb. Based on the combined signal DSc, the first flag F1 and the second flag F2 are detected, and the data units U3 to U6 of the data field 51 are demodulated. Therefore, the correlation peak value obtained by the correlation calculation between the composite signal DSc and each of the spreading codes SC1 to SC6 is obtained from the correlation peak value obtained by the correlation calculation between the digital signal DSb and each of the spreading codes SC1 to SC6. growing. For this reason, when the data field 51 is demodulated, the probability of non-demodulation is low.

Landscapes

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  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

　フレーム同期用のフラグを含むプリアンブルフィールドと、プリアンブルフィールドに続くデータフィールドとからなる複数のフレームを含む信号を、高周波処理部が、ベースバンドの復調信号に変換する。復調信号が複数のＡＤコンバータに入力される。複数のクロック発生回路が、それぞれ複数のＡＤコンバータにサンプリングクロックを与える。発振部が、複数のクロック発生回路に、サンプリングクロックを発生するための基本周波数の基礎となる高周波信号を与える。復調部が、複数のＡＤコンバータのそれぞれから出力されるデジタル信号に基づいて、復調処理を行い、復調結果を出力する。送信側と受信側とのクロック周波数にずれがあった場合でも、サンプリングレートの上昇及びメモリ量の増大を抑制して、安定的な受信を行うことが可能である。

Description

受信装置
　本発明は、受信した信号をサンプリングクロックでサンプリングしてＡＤ変換を行う受信装置に関する。
　受信信号を、サンプリングクロックでサンプリングしてデジタル信号に変換する装置が、下記の特許文献１～４に開示されている。
　特許文献１に開示された受信装置では、複数のＡＤコンバータに、それぞれ位相が所定量（例えば９０°）ずつ異なるサンプリングクロックが与えられる。各ＡＤコンバータから出力された個別信号を、個別信号の振幅に応じた補正係数により補正する。補正された個別信号を合成して出力信号を生成する。
　特許文献２に開示された受信装置では、信号に含まれる同期パターンを、位相の異なる複数のサンプリングクロック（多相クロック）でサンプリングする。同期パターンを正しくサンプリングすることができた複数のクロックを抽出する。抽出された複数のクロックのうち、同期パターンのデータが変化する時点に近いクロックエッジを持つクロック以外のクロックを、サンプリングクロックとして採用する。
　特許文献３に開示されたＯＦＤＭ復調装置は、デジタル放送波を受信し、放送局とは異なる周波数発振器のクロックに基づいてサンプリングを行う。複素相関強度の微分出力のピーク位置を検出し、ｎ－１サイクル目のピーク位置とｎサイクル目のピーク位置との差分に基づいて、周波数誤差を検出する。検出された周波数誤差に基づいて、動作クロックを変更し、周波数誤差を補正する。
　特許文献４に、ＲＦＩＤタグからの応答信号の周波数がずれても同期を維持することができるＲＦＩＤリーダライタ装置が開示されている。このＲＦＩＤリーダライタ装置では、例えば８周期あたりのサンプリング数が６４であったものが、ＲＦＩＤタグからの応答信号の周波数がずれて６０となった場合、８周期に４回同期タイミングを補正する。この補正により、同期タイミングのずれを防止することができる。
特開２００９－１５９５３４号公報 特開２００９－２６７５１３号公報 特開２０１０－１３５９００号公報 特開２０１１－６５３３１号公報
　特許文献１、２に開示された装置では、位相の異なる複数のサンプリングクロック（多相クロック）を準備しなければならない。特許文献３に開示されたＯＦＤＭ復調装置は、回路規模が大きくなり、かつオーバサンプリングによって多くのメモリが必要になる。
　本発明の目的は、送信側と受信側とのクロック周波数にずれがあった場合でも、サンプリングレートの上昇及びメモリ量の増大を抑制して、低消費電力で安定的な受信を行うことが可能な受信装置を提供することである。
　本発明の一観点によると、
　フレーム同期用のフラグを含むプリアンブルフィールドと、前記プリアンブルフィールドに続くデータフィールドとからなる複数のフレームを含む信号を、ベースバンドの復調信号に変換する高周波処理部と、
　前記高周波処理部で変換された前記復調信号が入力される複数のＡＤコンバータと、
　複数の前記ＡＤコンバータに、それぞれサンプリングクロックを与える複数のクロック発生回路と、
　複数の前記クロック発生回路に、前記サンプリングクロックを発生するための基本周波数の基礎となる高周波信号を与える発振部と
　複数の前記ＡＤコンバータのそれぞれから出力されるデジタル信号に基づいて、復調処理を行い、復調結果を出力する復調部と
を有する受信装置が提供される。
　複数のＡＤコンバータに、それぞれ複数のクロック発生回路からサンプリングクロックが与えられるため、ＡＤコンバータの間で、サンプリングクロックの周波数とサンプリングタイミングに僅かなずれが生じる。送信側の変調クロックと、受信側のサンプリングクロックとが僅かにずれている場合でも、受信側の複数のサンプリングクロックのうち、いずれかのサンプリングクロックは、送信側の変調クロックと同期が保たれる可能性が高い。このため、サンプリングレートを高くすることなく、復調不能の発生確率を低く抑えることができる。
　前記発振部が、前記クロック発生回路ごとに独立した前記高周波信号を発生する構成としてもよい。また、前記発振部は、前記クロック発生回路ごとに異なる基準周波数発生素子に基づいて前記高周波信号を発生する構成としてもよい。これにより、複数のＡＤコンバータのサンプリングクロックとサンプリングタイミングに、よりランダムなずれを生じさせることができる。
　前記復調部が、
　複数の前記ＡＤコンバータのそれぞれから出力される前記デジタル信号と、前記フレームの同期パターンとの相関演算を行うことにより、前記フラグを検出し、
　前記フラグの検出後、複数の前記ＡＤコンバータのそれぞれから出力される前記デジタル信号の前記データフィールドを復調し、複数の復調結果のうち１つの復調結果を出力する構成としてもよい。
　さらに、前記復調部が、前記データフィールドの復調時に、前記デジタル信号のそれぞれと、前記拡散コードとの相関演算を行い、最も大きい相関ピーク値が得られた前記デジタル信号の復調結果を出力する構成としてもよい。
　最も大きい相関ピーク値が得られた前記デジタル信号の復調結果を出力することにより、復調エラーの発生確率を低くすることができる。
　前記復調部が、
　複数の前記ＡＤコンバータから出力される前記デジタル信号を合成して合成信号を生成し、
　前記合成信号と、前記フレームの同期パターンとの相関演算を行うことにより、前記フラグを検出し、
　検出された前記フラグに続く前記合成信号の前記データフィールドを復調し、復調結果を出力する構成としてもよい。
　合成信号のデータフィールドを復調することにより、合成前のデジタル信号を復調する場合に比べて、復調不能の発生確率を低くすることができる。
　複数のＡＤコンバータに、それぞれ複数のクロック発生回路からサンプリングクロックが与えられるため、クロック発生回路の設定周波数が同一であっても、製品間のばらつきにより、ＡＤコンバータの間で、サンプリングクロックの周波数とサンプリングのタイミングに僅かなずれが生じる。送信側の変調クロックと、受信側のサンプリングクロックとが僅かにずれている場合でも、受信側の複数のサンプリングクロックのうち、いずれかのサンプリングクロックは、送信側の変調クロックと同期が保たれる可能性が高い。このため、サンプリングレートを高くすることなく、復調不能の発生確率を低く抑えることができる。
図１は、実施例１による受信装置を含む通信システムのブロック図である。 図２は、変調信号のフレームフォーマットの一例を示す図である。 図３Ａは、スペクトラム拡散変調部の入出力データを示す図であり、図３Ｂは、送信データの１つのデータユニット、スペクトラム拡散変調に用いられる拡散コード、及びスペクトラム拡散変調された変調信号のデータユニットを示す図である。 図４は、デジタル信号のデータユニットを、スペクトラム拡散復調（逆拡散）する方法について説明する図である。 図５は、デジタル信号の第１のフラグ及び第２のフラグの検出方法を説明する図である。 図６は、実施例１による受信装置で実行される信号受信処理のフローチャートである。 図７Ａは、２つのデジタル信号の相関ピーク値の実測結果の一例を示すグラフであり、図Ｂは、図７Ａに示した２つのデジタル信号の相関ピーク値のうち、大きい方の相関ピーク値を連ねたグラフである。 図８は、送信装置の変調信号、受信装置の高周波処理部から出力される復調信号、送信側の変調クロック、受信側のサンプリングクロック、ＡＤコンバータから出力されるデジタル信号の関係の一例を示すタイミングチャートである。 図９は、実施例２による受信装置のブロック図である。 図１０は、実施例３による受信装置のブロック図である。 図１１は、２つのＡＤコンバータから出力されるデジタル信号、及び合成信号の一例を示すタイミングチャートである。
　［実施例１］
　図１に、実施例１による受信装置２０を含む通信システムのブロック図を含む。この通信システムは、送信装置１０と受信装置２０とを含む。
　まず、送信装置１０の動作について説明する。送信データＳＤがスペクトラム拡散変調部１４に入力される。スペクトラム拡散変調部１４は、拡散コード発生部１２で発生した拡散コードＳＣを用いて、送信データＳＤのスペクトラム拡散変調を行うことにより、変調信号ＭＳを生成する。搬送波発生部１６が搬送波ＣＷを発生する。変調信号ＭＳ及び搬送波ＣＷが、オンオフ変調部１８に入力される。オンオフ変調部１８は、変調信号ＭＳに基づいて搬送波ＣＷに対してオンオフ変調（ＯＯＫ）を行う。なお、オンオフ変調に代えて、他の変調方式を適用してもよい。変調された信号が、送信アンテナ１９から放射される。
　図２に、変調信号ＭＳのフレームフォーマットの一例を示す。１つのフレームは、例えば１０２４ビットの複数のデータユニットＵ１～Ｕ６で構成される。データユニットＵ１～Ｕ６の各々が、スペクトラム拡散変調を行う単位となる。図２Ａでは、１つのフレームが６個のデータユニットＵ１～Ｕ６で構成されている例を示したが、１つのフレームを構成するデータユニットの個数は、６個に限らない。
　データユニットＵ１～Ｕ６は、それぞれ、相互に直交する拡散コードＳＣ１～ＳＣ６を用いてスペクトラム拡散変調されている。拡散コードＳＣ１～ＳＣ６として、例えばゴールド系列、Ｍ系列等のＰＮ系列の拡散コードが用いられる。
　６個のデータユニットＵ１～Ｕ６のうち、先行する２つのデータユニットＵ１、Ｕ２によってプリアンブルフィールド５０が構成され、残りの４つのデータユニットＵ３～Ｕ６によってデータフィールド５１が構成される。プリアンブルフィールド５０に含まれるデータユニットＵ１、Ｕ２の値は、それぞれ拡散コードＳＣ１、ＳＣ２に等しい。データユニットＵ１、Ｕ２は、フレーム同期用のフラグとしての役割を有する。拡散コードＳＣ１、ＳＣ２を、それぞれ第１のフラグＦ１、第２のフラグＦ２ということとする。拡散コードＳＣ１、ＳＣ２は、フレーム同期を行うための同期パターンとして用いられる。
　データユニットＵ３～Ｕ６に、送信すべき情報が格納されている。一例として、温度センサで測定された温度情報を温度管理センタに送信する通信システムにおいては、データユニットＵ３～Ｕ６に、温度センサの識別番号、及び温度センサの測定結果が格納される。
　図３Ａ及び図３Ｂを参照して、送信データＳＤをスペクトラム拡散変調する方法について説明する。ただし、スペクトラム拡散の方法は、以下に示す方法に限定されない。
　図３Ａは、スペクトラム拡散変調部１４の入出力データを示す。スペクトラム拡散変調部１４に、送信データＳＤ、及び拡散コード発生部１２で発生された拡散コードＳＣ１～ＳＣ６が入力される。送信データＳＤは、データユニットＵ１～Ｕ６を含み、各データユニットＵ１～Ｕ６のデータ長は１０ビットである。すなわち、送信データＳＤの各データユニットＵ１～Ｕ６は、０から１０２３までの値をとる。拡散コードＳＣ１～ＳＣ６の各々のデータ長は１０２４ビットである。
　スペクトラム拡散変調部１４は、送信データＳＤのデータユニットＵ１～Ｕ６に対して、それぞれ拡散コードＳＣ１～ＳＣ６を用いてスペクトル拡散変調を行い、スペクトラム拡散変調された変調信号ＭＳを出力する。変調信号ＭＳは、送信データＳＤのデータユニットＵ１～Ｕ６がそれぞれスペクトラム拡散変調されて得られたデータユニットＵ１～Ｕ６を含む。変調信号ＭＳのデータユニットＵ１～Ｕ６の各々のデータ長は、１０２４ビットである。
　図３Ｂに、送信データＳＤの１つのデータユニットＵ３、スペクトラム拡散変調に用いられる拡散コードＳＣ３、及びスペクトラム拡散変調された変調信号ＭＳのデータユニットＵ３を示す。送信データＳＤのデータユニットＵ３の値が「ｎ」のとき、スペクトラム拡散変調部１４は、拡散コードＳＣ３をｎビットだけ巡回シフトさせることにより、変調信号ＭＳのデータユニットＵ３を生成する。すなわち、拡散コードＳＣ３の０ビット目から（１０２３－ｎ）ビット目までの値が、それぞれ変調信号ＭＳのデータユニットＵ３のｎビット目から１０２３ビット目までの値に一致し、拡散コードＳＣ３の（１０２３－ｎ＋１）ビット目から１０２３ビット目までの値が、それぞれ変調信号ＭＳのデータユニットＵ３の０ビット目から（ｎ－１）ビット目までの値に一致する。
　送信データＳＤの他のデータユニットＵ１、Ｕ２、Ｕ４～Ｕ６のスペクトラム拡散変調方法も、図３Ｂに示した方法と同一である。なお、データユニットＵ１、Ｕ２は、それぞれフレーム検出用の第１のフラグＦ１、第２のフラグＦ２として用いられるため、変調信号ＭＳのデータユニットＵ１、Ｕ２のビットパターンは、それぞれ拡散コードＳＣ１、ＳＣ２のビットパターンに等しい。
　次に、図１を参照して、受信装置２０の動作について説明する。受信アンテナ２１で受信された信号が、高周波処理部２２により、ベースバンドの復調信号ＤＭに変換される。具体的には、受信アンテナ２１で受信された信号と、局部発振器２３で生成された局部発振信号とが、混合器２４で混合される。混合器２４で混合された信号が、フィルタ２５でフィルタリングされ、包絡線検波器を兼ねたログアンプ２６に入力される。フィルタ２５には、例えば水晶フィルタやセラミックフィルタが用いられる。ログアンプ２６で検波された信号がローパスフィルタ２７によりフィルタリングされ、ベースバンドの復調信号ＤＭが生成される。
　ベースバンドの復調信号ＤＭが、２台のＡＤコンバータ３０Ａ、３０Ｂに入力される。クロック発生回路３１Ａ、３１Ｂが、それぞれＡＤコンバータ３０Ａ、３０ＢにサンプリングクロックＣＬＫａ、ＣＬＫｂを供給する。発振部３２Ａ、３２Ｂが、それぞれクロック発生回路３１Ａ、３１Ｂに、サンプリングクロックＣＬＫａ、ＣＬＫｂを発生するための基本周波数の基礎となる高周波信号を与える。クロック発生回路３１Ａ、３１Ｂには、例えば位相同期回路（フェーズロックドループ（ＰＬＬ））が用いられる。なお、クロック発生回路３１Ａ、３１Ｂに、分周回路を用いてもよい。発振部３２Ａ、３２Ｂは、それぞれ基準周波数発生素子３３Ａ、３３Ｂを含む。基準周波数発生素子３３Ａ、３３Ｂとして、例えば水晶振動子が用いられる。
　ＡＤコンバータ３０Ａ、３０Ｂは、復調信号ＤＭを、それぞれサンプリングクロックＣＬＫａ、ＣＬＫｂに基づいてサンプリングし、デジタル信号ＤＳａ、ＤＳｂを生成する。デジタル信号ＤＳａ、ＤＳｂが、復調部３５に入力される。復調部３５は、入力されるデジタル信号ＤＳａ、ＤＳｂの各々と、同期パターン、すなわち拡散コードＳＣ１、ＳＣ２との相関演算を行うことにより、第１のフラグＦ１、第２のフラグＦ２（図２）の探索を行う。さらに、復調部３５は、第１のフラグＦ１及び第２のフラグＦ２に続くデータフィールド５１（図２）を復調する。データフィールド５１の復調結果が、後段のデータ処理部４０に入力される。
　図４を参照して、デジタル信号ＤＳａのデータユニットＵ３を、スペクトラム拡散復調（逆拡散）する方法について説明する。他のデータユニットＵ１、Ｕ２、Ｕ４～Ｕ６の復調も、同様の方法で行われる。また、もう一方のデジタル信号ＤＳｂも、デジタル信号ＤＳａの復調と同一の方法で復調される。図４では、送信データＳＤ（図３Ａ）のデータユニットＵ３の値が「ｎ」である例について説明する。
　デジタル信号ＤＳａのデータユニットＵ３と拡散コードＳＣ３との相関演算を行う。相関演算結果の一例をグラフ５３に示し、他の例をグラフ５４に示す。グラフ５３、５４の横軸は、拡散コードＳＣ３を巡回シフトさせるビット数を表し、縦軸は相関値を表す。一方のグラフ５３において、スペクトラム拡散変調時における循環シフトのビット数ｎの位置に相関ピークが現れている。この相関ピークの高さ（相関ピーク値）が判定閾値Ｔｈを超えている場合、データユニットＵ３は値「ｎ」に復調され、復調処理が正常に終了する。他方のグラフ５４に示すように、判定閾値Ｔｈを超えるピークが出現しない場合、復調不能と判定される。
　図５を参照して、デジタル信号ＤＳａの第１のフラグＦ１（図２）及び第２のフラグＦ２（図２）の検出方法について説明する。もう一方のデジタル信号ＤＳｂの第１のフラグＦ１及び第２のフラグＦ２も、同様の方法で検出される。デジタル信号ＤＳａのビット列に対して、プリアンブルフィールド５０のデータユニットＵ１、Ｕ２の各々のフィールド長の２倍、すなわち２０４８ビット長ごとに、フラグ探索処理を行う。１回のフラグ探索処理において、デジタル信号ＤＳａの２０４８ビットのビット列と、第１のフラグＦ１の同期パターン（拡散コードＳＣ１）及び第２のフラグＦ２の同期パターン（拡散コードＳＣ２）との相関演算を行う。
　デジタル信号ＤＳａのビット列のうち、相関演算を行う対象となる２０４８ビットの区間をフラグ探索区間５２ということとする。フラグ探索区間５２内に、第１のフラグＦ１または第２のフラグＦ２が存在する場合には、第１のフラグＦ１または第２のフラグＦ２が存在する時間軸上の位置に、図４のグラフ５３に示した相関ピークが現れる。判定閾値Ｔｈを超える相関ピークが現れると、デジタル信号ＤＳａのフラグ探索区間５２内の、相関ピークが現れた位置（時間軸上の位置）に、第１のフラグＦ１または第２のフラグＦ２が含まれると判定される。
　図５は、デジタル信号ＤＳａの１つのフレームとフラグ探索区間５２との関係を時系列で示す。時刻ｔ１において、データユニットＵ１の一部が、フラグ探索区間５２に含まれている。時刻ｔ１の時点でフラグ探索処理が行われるが、判定閾値Ｔｈを超える相関ピークは現れず、第１のフラグＦ１及び第２のフラグＦ２のいずれも検出されない。さらに、デジタル信号ＤＳａが１０２４ビットシフトした時刻ｔ２の時点でフラグ探索処理が行われる。この時点で、フラグ探索区間５２内に第１のフラグＦ１が検出されることにより、データユニットＵ１の時間軸上の位置が特定される。
　さらに、デジタル信号ＤＳａが１０２４ビットシフトした時刻ｔ３において、フラグ探索区間５２内に第２のフラグＦ２が検出されることにより、データユニットＵ２の時間軸上の位置が特定される。時刻ｔ２でデータユニットＵ１が検出された位置と、時刻ｔ３でデータユニットＵ２が検出された位置とが同一である場合、プリアンブルフィールド５０（図２Ａ）が検出されたと判定される。
　図２及び図５では、プリアンブルフィールド５０を２つのデータユニットＵ１、Ｕ２で構成したが、３つ以上のデータユニットでプリアンブルフィールド５０を構成してもよい。プリアンブルフィールド５０を構成するデータユニットの個数を増やすと、フラグの検出精度を高めることができる。なお、実施例のように、２つのデータユニットＵ１、Ｕ２でプリアンブルフィールド５０を構成することにより、所望の検出精度を確保しつつ、フラグの検出時間を短くすることができる。
　図６に、実施例１による受信装置２０（図１）で実行される信号受信処理のフローチャートを示す。ステップＳ１において、復調部３５（図１）が、ＡＤコンバータ３０Ａ、３０Ｂから出力されたデジタル信号ＤＳａ、ＤＳｂと、同期パターン（すなわち、拡散コードＳＣ１、ＳＣ２）との相関演算を行うことにより、第１のフラグＦ１及び第２のフラグＦ２（図２）を探索する。第１のフラグＦ１及び第２のフラグＦ２の検出方法は、図５を参照して説明したとおりである。例えば、ＡＤコンバータ３０Ａ、３０Ｂから出力されたデジタル信号ＤＳａ、ＤＳｂに対して、それぞれ相関ピークが現れる。
　デジタル信号ＤＳａ、ＤＳｂの少なくとも一方で、第１のフラグＦ１及び第２のフラグＦ２が検出されると、ステップＳ２において、復調部３５（図１）が、２つのＡＤコンバータ３０Ａ、３０Ｂから出力されるデジタル信号の各々に基づいて、データフィールド５１の各データユニットＵ３～Ｕ６（図２）の復調を行う。各データユニットＵ３～Ｕ６（図２）の復調方法は、図４を参照して説明したとおりである。
　プリアンブルフィールド５０のフラグの検出処理時には、データユニットＵ１、Ｕ２のフィールド長の２倍、すなわち２０４８ビット単位で相関演算を行ったが、データフィールド５１の各データユニットＵ３～Ｕ６の復調処理時には、データユニットＵ３～Ｕ６のフィールド長、すなわち１０２４ビット単位で相関演算を行う。
　データフィールド５１のいずれかのデータユニットＵ３～Ｕ６が復調不能であった場合には、ステップＳ１に戻ってフラグの探索を再開する。データフィールド５１の全てのデータユニットＵ３～Ｕ６の復調が正常に終了した場合には、ステップＳ３において、データユニットＵ３～Ｕ６ごとに、相関ピーク値の高い方の復調結果を、後段のデータ処理部４０（図１）に出力する。ＡＤコンバータ３０Ａ、３０Ｂから出力されたデジタル信号ＤＳａ、ＤＳｂのうち少なくとも一方において、データユニットの復調が正常に終了した場合には、当該データユニットの復調が正常に終了したと判定される。デジタル信号ＤＳａ、ＤＳｂの双方において、データユニットの復調が不能であった場合に、当該データユニットの復調が正常に終了しなかったと判定される。受信処理の中止が指令されるまで、例えば電源が切断されるまで、ステップＳ１からステップＳ３までの処理を繰り返す。
　図７Ａ、図７Ｂ、及び図８を参照して、上記実施例による受信装置の効果について説明する。
　図７Ａに、ステップＳ１で求められた２つのデジタル信号ＤＳａ、ＤＳｂの相関ピーク値の実測結果の一例を示す。横軸は受信回数を表し、縦軸は、相関ピーク値を表す。１回の受信において、１つのフレーム（図２）が受信される。なお、各フレーム（図２）は、５秒周期で送信されている。図７Ａの白丸記号及び黒丸記号は、それぞれデジタル信号ＤＳａ、ＤＳｂのプリアンブルフィールド５０（図２）の相関ピーク値を示す。
　受信回数ごとに、相関ピーク値が変動していることがわかる。この変動は、サンプリングクロックＣＬＫａ、ＣＬＫｂ（図１）の周波数と、送信装置１０（図１）で変調信号ＭＳを生成するときのクロックの周波数とにずれがあることに起因する。一般に、クロックの周波数の基礎となる高周波信号を発生する基準周波数発生素子として、水晶振動子が用いられる。基準周波数発生素子を含むクロック発生回路の製造上のばらつきや温度依存性等のため、送信側と受信側のクロックの周波数を厳密に一致させることは困難である。
　図８に、送信装置１０の変調信号ＭＳ（図１）、受信装置２０の高周波処理部２２（図１）から出力される復調信号ＤＭ、送信側の変調クロックＣＬＫｓ、受信側のサンプリングクロックＣＬＫａ、ＣＬＫｂ、ＡＤコンバータ３０Ａ、３０Ｂから出力されるデジタル信号ＤＳａ、ＤＳｂの関係の一例を示す。なお、説明の都合上、変調信号ＭＳとして、１クロックごとに「１」と「０」とが交互に切り替わる例を示している。各クロックによるサンプリング時刻を破線で示し、サンプリング点を白丸で示す。
　復調信号ＤＭは、変調信号ＭＳが搬送帯域の信号に変調された後、ベースバンドの信号に復調されたものである。このため、復調信号ＤＭと変調信号ＭＳとは完全に同期している。変調信号ＭＳは、送信側の変調クロックＣＬＫｓに同期している。
　受信側のサンプリングクロックＣＬＫａ、ＣＬＫｂが、送信側の変調クロックＣＬＫｓからわずかにずれている。図８に示した例では、時刻ｔ５において、復調信号ＤＭの１ビット分の時間幅の中心にサンプリング点が位置する（位相ずれが無い）例を示している。
　時間の経過とともに、復調信号ＤＭと、サンプリングクロックＣＬＫａとのタイミングにずれが生じる。ただし、図８に示した範囲内では、位相ずれが無い時刻ｔ５を起点としたときの、デジタル信号ＤＳａとサンプリングクロックＣＬＫａとの位相のずれは、サンプリング周期の１／２未満である。このため、図８に示した範囲内で、デジタル信号ＤＳａにおいて、ビット反転は発生していない。
　図８では、送信側の変調クロックＣＬＫｓと、受信側のサンプリングクロックＣＬＫｂとの周波数のずれが、送信側の変調クロックＣＬＫｓと、受信側のサンプリングクロックＣＬＫａとの周波数のずれより大きい例を示している。この場合、復調信号ＤＭとサンプリングクロックＣＬＫｂとの位相差が大きくなるに従って、デジタル信号ＤＳｂの振幅が小さくなる。時刻ｔ６において、復調信号ＤＭと、サンプリングクロックＣＬＫｂとの位相差が、サンプリング周期の１／２に達する。時刻ｔ６以降の期間では、位相ずれが無い時刻ｔ５を起点としたときの、復調信号ＤＭと、サンプリングクロックＣＬＫｂとの位相のずれがサンプリング周期の１／２を超える。９０°の位相ずれが生じた時刻ｔ６の前後で、「１」から「０」、または「０」から「１」へのビット反転が生じる。デジタル信号ＤＳｂの振幅が小さい場合や、１つのデータユニット内でビット反転が生じている場合には、デジタル信号ＤＳｂのデータユニットＵ１～Ｕ６の各々と、拡散コードＳＣ１～ＳＣ６との相関演算で現れる相関ピーク値が小さくなる。
　図８では、一例として、時刻ｔ５からｔ６までの約３５ビットのビット列をＡ／Ｄ変換する期間に、復調信号ＤＭとサンプリングクロックＣＬＫｂとの間で９０°の位相ずれが生じている例を示している。実際には、送信側の変調クロックＣＬＫｓと、受信側のサンプリングクロックＣＬＫｂとの周波数のずれは極僅かであるため、９０°の位相ずれが生じるビット列の長さは、３５ビットよりもはるかに長い。例えば、１０２４ビットのデータユニットＵ１～Ｕ６の各々のＡ／Ｄ変換時に生じる位相ずれは、９０°よりも少なく、極僅かである。１０２４ビットのデータユニットの先頭ビットのＡ／Ｄ変換時に位相ずれが生じていない場合には、ビット反転が生じることはない。１つのデータユニットの先頭ビットのＡ／Ｄ変換時に既に大きな位相ずれが生じている場合に、図８の下段に示したようなビット反転が生じ得る。
　送信側の変調クロックＣＬＫｓと、受信側のサンプリングクロックＣＬＫａ、ＣＬＫｂ（図１）との周波数の差が一定の場合、送信側のクロックに基づいて一定の送信間隔（例えば５秒）で送信される送信データＳＤ（図３Ａ）のサンプリング開始点における復調信号ＤＭ（図８）の位相が変動する。サンプリング開始点における位相の変動に起因して、図７Ａに示したように、相関ピーク値が変動する。サンプリング開始点において位相ずれが生じていないか、または位相ずれが小さい場合には、データユニットの復調時に高い相関ピーク値が得られる。これに対し、サンプリング開始点において大きな位相ずれが生じている場合には、相関ピーク値が低くなる。
　実施例１においては、２つのサンプリングクロックＣＬＫａ、ＣＬＫｂが、相互に独立した発振部３２Ａ、３２Ｂで得られた基本周波数に基づいて生成されている。このため、サンプリングクロックＣＬＫａとＣＬＫｂとの周波数とサンプリングタイミングにずれが生じている。従って、図７Ａに示したデジタル信号ＤＳａの相関ピーク値の変動周期と、デジタル信号ＤＳｂの相関ピーク値の変動周期との間にずれが生じている。
　図７Ａに示した例では、受信回数が５０回目の近傍及び１００回目の近傍において、２つの相関ピーク値の周期変動の位相が一致している。受信回数が２５回目及び７５回目の近傍において、２つの相関ピーク値の周期変動の位相に、約１８０°のずれが生じている。
　図７Ｂに、図７Ａに示したデジタル信号ＤＳａ、ＤＳｂの相関ピーク値のうち、大きい方の相関ピーク値を連ねたグラフを示す。図７Ａに示した２つの相関ピーク値の位相が１８０°ずれている受信回数２５回及び７５回の近傍においては、図７Ｂにおいて、相対的に大きな相関ピーク値が維持されている。図７Ａに示した２つの相関ピーク値の位相が一致する受信回数５０回及び１００回の近傍においては、相関ピーク値を大きく維持する効果は小さい。
　実施例１では、ステップＳ２（図６）において、２つのＡＤコンバータ３０Ａ、３０Ｂからそれぞれ出力されたデジタル信号ＤＳａ、ＤＳｂに対して、復調処理を行っている。デジタル信号ＤＳａ、ＤＳｂの一方のデジタル信号で復調不能になったとしても、他方のデジタル信号で復調可能になり得る。このため、復調不能の発生確率を低減することができる。
　さらに、実施例１では、ステップＳ３（図６）において、相関ピーク値の高い方の復調結果を、後段のデータ処理部４０（図１）に出力する。相関ピーク値が低い場合には、相関ピーク値が高い場合に比べて、復調結果の信頼性が低い（復号エラーが発生している確率が相対的に高い）。後段のデータ処理部４０に出力する復調結果として、相関ピーク値の高い方の復調結果を採用することにより、復号エラーの発生確率を低減することができる。特に、図７Ｂに示した相関ピーク値が大きく維持される受信回数の近傍において、復調不能や復号エラーの発生確率を低減する大きな効果が得られる。
　上記実施例１では、２つのＡＤコンバータ３０Ａ、３０Ｂを用いたが、ＡＤコンバータの個数を３個以上にしてもよい。この場合、ＡＤコンバータごとに、クロック発生回路が準備される。発振部が、クロック発生回路ごとに独立した高周波信号を与える。ＡＤコンバータの個数を３個以上にした場合、ステップＳ３（図６）において、最も大きな相関ピーク値が得られた復調結果を後段のデータ処理部４０に出力すればよい。ＡＤコンバータの個数を増やすことにより、復調不能や復号エラーの発生確率を、より低減させることができる。
　上記実施例１では、ＡＤコンバータ３０Ａ、３０Ｂで、クロックの微調整を行うことが可能な程のオーバサンプリングを行わない。このため、オーバサンプリングを行うことに起因するメモリの増大を抑制することができる。
　［実施例２］
　図９に、実施例２による受信装置２０のブロック図を示す。以下、図１に示した実施例１との相違点について説明し、同一の構成については説明を省略する。図１に示した実施例１では、クロック発生回路３１Ａ、３１Ｂごとに、発振部３２Ａ、３２Ｂが準備されている。図９に示した実施例２では、１つの発振部３２から、２つのクロック発生回路３１Ａ、３１Ｂに高周波信号が与えられる。
　２つのクロック発生回路３１Ａ、３１Ｂは、同一の高周波信号に基づいて、それぞれサンプリングクロックＣＬＫａ、ＣＬＫｂを生成する。クロック発生回路３１Ａ、３１Ｂの特性のばらつきに起因して、２つのＡＤコンバータ３０Ａ、３０Ｂに与えられるサンプリングクロックＣＬＫａ、ＣＬＫｂの周波数にわずかのずれが生じる。クロックの起動時刻のずれ及び周波数のずれに起因して、サンプリングクロックＣＬＫａに基づくサンプリングタイミングと、サンプリングクロックＣＬＫｂに基づくサンプリングタイミングとに、ランダムなずれが生じる。このため、図１に示した実施例１と同様に、復調不能の発生確率を低減させることができる。
　クロック発生回路３１Ａ、３１Ｂとして、位相同期回路（ＰＬＬ）を用いてもよいし、分周回路を用いてもよい。
　［実施例３］
　図１０に、実施例３による受信装置２０のブロック図を示す。以下、図１に示した実施例１との相違点について説明し、同一の構成については説明を省略する。
　図１０に示した実施例３では、復調部３５が、２つのＡＤコンバータ３０Ａ、３０Ｂから出力されたデジタル信号ＤＳａ、ＤＳｂを合成する。合成された合成信号ＤＳｃの各データユニットＵ１～Ｕ６（図２）と、拡散コードＳＣ１～ＳＣ６（図２）との相関演算を行う。この相関演算結果に基づいて、第１のフラグＦ１及び第２のフラグＦ２の検出、及びデータユニットＵ３～Ｕ６の復調を行う。
　図１１に、２つのＡＤコンバータ３０Ａ、３０Ｂから出力されるデジタル信号ＤＳａ、ＤＳｂ、及び合成信号ＤＳｃの一例を示す。図１１では、デジタル信号ＤＳａ、ＤＳｂが、それぞれ図８に示したデジタル信号ＤＳａ、ＤＳｂと同一である例を示している。一方のデジタル信号ＤＳａは、ほぼ正常に復調されている。他方のデジタル信号ＤＳｂにおいては、時刻ｔ６以降の時間帯でビット反転が生じている。
　２つのデジタル信号ＤＳａとＤＳｂとを合成（加算）することにより、デジタル信号ＤＳｂのビット反転が修復されている。合成信号ＤＳｃに基づいて、第１のフラグＦ１、第２のフラグＦ２の検出を行い、データフィールド５１のデータユニットＵ３～Ｕ６の復調を行う。このため、合成信号ＤＳｃと、拡散コードＳＣ１～ＳＣ６の各々との相関演算で得られる相関ピーク値が、デジタル信号ＤＳｂと、拡散コードＳＣ１～ＳＣ６の各々との相関演算で得られる相関ピーク値より大きくなる。このため、データフィールド５１の復調時に、復調不能の発生確率が低くなる。
　以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１０　送信装置
１２　拡散コード発生部
１４　スペクトラム拡散変調部
１６　搬送波発生部
１８　オンオフ変調部
１９　送信アンテナ
２０　受信装置
２１　受信アンテナ
２２　高周波処理部
２３　局部発振器
２４　混合器
２５　フィルタ
２６　包絡線検波器
２７　ローパスフィルタ
３０Ａ、３０Ｂ　コンバータ
３１Ａ、３１Ｂ　クロック発生回路
３２　発振部
３２Ａ、３２Ｂ　発振部
３３Ａ、３３Ｂ　基準周波数発生素子
３５　復調部
４０　データ処理部
５０　プリアンブルフィールド
５１　データフィールド
５２　フラグ探索区間
５３、５４　グラフ
ＣＬＫａ、ＣＬＫｂ　サンプリングクロック
ＣＬＫｓ　変調クロック
ＣＷ　搬送波
ＤＭ　復調信号
ＤＳａ、ＤＳｂ　デジタル信号
ＤＳｃ　合成信号
Ｆ１　第１のフラグ
Ｆ２　第２のフラグ
ＭＳ変調信号
ＳＣ、ＳＣ１～ＳＣ６　拡散コード
Ｔｈ　判定閾値
Ｕ１～Ｕ６　データユニット

Claims (6)

  1. 　フレーム同期用のフラグを含むプリアンブルフィールドと、前記プリアンブルフィールドに続くデータフィールドとからなる複数のフレームを含む信号を、ベースバンドの復調信号に変換する高周波処理部と、
    　前記高周波処理部で変換された前記復調信号が入力される複数のＡＤコンバータと、
    　複数の前記ＡＤコンバータに、それぞれサンプリングクロックを与える複数のクロック発生回路と、
    　複数の前記クロック発生回路に、前記サンプリングクロックを発生するための基本周波数の基礎となる高周波信号を与える発振部と
    　複数の前記ＡＤコンバータのそれぞれから出力されるデジタル信号に基づいて、復調処理を行い、復調結果を出力する復調部と
    を有する受信装置。
  2. 　前記発振部は、前記クロック発生回路ごとに独立した前記高周波信号を発生する請求項１に記載の受信装置。
  3. 　前記発振部は、前記クロック発生回路ごとに異なる基準周波数発生素子に基づいて前記高周波信号を発生する請求項２に記載の受信装置。
  4. 　前記復調部は、
    　複数の前記ＡＤコンバータのそれぞれから出力される前記デジタル信号と、前記フレームの同期パターンとの相関演算を行うことにより、前記フラグを検出し、
    　前記フラグの検出後、複数の前記ＡＤコンバータのそれぞれから出力される前記デジタル信号の前記データフィールドを復調し、複数の復調結果のうち１つの復調結果を出力する請求項１乃至３のいずれか１項に記載の受信装置。
  5. 　前記データフィールドは、拡散コードによりスペクトラム拡散変調されており、
    　前記復調部は、前記データフィールドの復調時に、前記デジタル信号のそれぞれと、前記拡散コードとの相関演算を行い、最も大きい相関ピーク値が得られた前記デジタル信号の復調結果を出力する請求項４に記載の受信装置。
  6. 　前記復調部は、
    　複数の前記ＡＤコンバータから出力される前記デジタル信号を合成して合成信号を生成し、
    　前記合成信号と、前記フレームの同期パターンとの相関演算を行うことにより、前記フラグを検出し、
    　検出された前記フラグに続く前記合成信号の前記データフィールドを復調し、復調結果を出力する請求項１乃至３のいずれか１項に記載の受信装置。
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Citations (2)

* Cited by examiner, † Cited by third party
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JPH07221810A (ja) * 1994-02-07 1995-08-18 Nippon Motorola Ltd 分散演算を用いたシンボルタイミング再生機能を有する線形変調方式通信システム
JP2001177587A (ja) * 1999-12-20 2001-06-29 Toyo Commun Equip Co Ltd ディジタル変復調の同期方式

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