WO2015072028A1 - ストレージ制御装置 - Google Patents

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智昭 栗原
努 小賀
秀幸 伊原
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株式会社日立製作所
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Definitions

  • the present invention relates to a technology for identifying a physical device in which a failure has occurred in a storage system.
  • the storage control device performs data write processing or read processing on the physical storage device in response to a write request or read request transmitted from the host computer.
  • the storage control device may have a data guarantee function in order to ensure the reliability of the storage system.
  • a data guarantee function a technique for generating a guarantee code for detecting a data error of target data, adding a guarantee code to the target data in data transfer, and transferring the data as write data or read data is known.
  • the guarantee code for example, ECC (error collecting code) is known (Patent Document 1).
  • DIF Data Integrity Field
  • T10 which is a storage interface technical committee, is also known as a standard format for guarantee codes.
  • a storage control apparatus is connected to one or more storage devices and one or more host computers, and is connected to one of the one or more host computers.
  • an I / O Input / Output
  • an I / O that performs I / O of I / O target data in accordance with the I / O request with respect to an I / O destination storage device among one or more storage devices Execute the process.
  • the storage control apparatus has a plurality of physical devices included in a plurality of transfer paths connected to one or more host computers.
  • Multiple physical devices are multiple front-end interface devices (FE I / F) connected to one or more host computers and multiple back-end interface devices (BE I / F) connected to one or more storage devices. And one or more memories and one or more processors.
  • Each transfer path is one of a plurality of FE I / Fs, one of a plurality of BE I / Fs, one of one or more memories. At least one memory and at least one of the one or more processors.
  • the I / O target data is transferred through the target transfer path that is the transfer path including the FE I / F that has received the I / O request among the plurality of transfer paths.
  • the processor in the target transfer path generates path information representing the physical device included in the target transfer path, and sends a transfer instruction including the path information to at least one of the FE I / F and BE I / F in the target transfer path. Send to.
  • At least one of the FE I / F and BE I / F on the target transfer path is a code that detects a data error in response to the transfer instruction, and an I / O guarantee code that includes the path information in the transfer instruction. Assign to the target data.
  • the physical device in which the failure has occurred can be easily identified.
  • the structure of the computer system of one Example is shown.
  • An error count table 200 is shown.
  • a threshold table 300 is shown.
  • a failure device table 400 is shown.
  • An example of the DIF format 500 is shown.
  • the DIF format in which the path information 610 is incorporated is shown.
  • An example of route information 610 is shown.
  • the flowchart of a 1st write process is shown.
  • An example of transfer instruction # 1 is shown.
  • An example of transfer instruction # 2 is shown.
  • the flow of write data in the first write process is shown. It is a flowchart of the error detection process at the time of a write process. It is a flowchart of a failure device specific post-process.
  • An example of the displayed fault device list information is shown.
  • transfer instruction # 4 An example of transfer instruction # 5 is shown.
  • the flow of write data in the second write process is shown.
  • the flowchart of a 1st read process is shown.
  • An example of transfer instruction # 7 is shown.
  • An example of transfer instruction # 8 is shown.
  • the flow of read data in the first read process is shown. It is a flowchart of the error detection process by the SAS chip 14 at the time of a read process. 12 is a flowchart of error detection processing by the FC chip 11 during read processing.
  • the flowchart of a 2nd read process is shown.
  • An example of transfer instruction # 10 An example of transfer instruction # 10 is shown.
  • the flow of read data in the second read process is shown.
  • the information is described using an expression such as “aaa table”, but the information may be expressed using a data structure other than a table. Therefore, the “aaa table” or the like may be referred to as “aaa information” to indicate that it does not depend on the data structure.
  • program is used as the subject.
  • description of processing using the program as the subject. May be described with the processor as the subject.
  • part or all of the processing performed by the program may be realized by dedicated hardware.
  • the program may be installed in the computer by a program distribution server or a computer-readable storage medium.
  • FIG. 1 shows the configuration of the computer system of this embodiment.
  • the computer system includes a plurality of host computers (hereinafter simply referred to as hosts) 2 and a storage system 100.
  • the storage system 100 includes a plurality of JBODs (Just a Bunch Of Disks) 3 and a storage control device 1.
  • the plurality of hosts 2 are respectively connected to the storage control device 1 via, for example, a SAN (Storage Area Network).
  • the plurality of JBODs 3 are connected to the storage control device 1.
  • a plurality of JBOD columns are connected to the storage control device 1.
  • the number of hosts 2 and JBODs 3 in the computer system may be one.
  • Each of the plurality of JBODs 3 includes a plurality of drives 31 and a plurality of expanders 32. There may be one drive 31 and expander 32 in each JBOD 3.
  • the JBOD 3 is connected to the storage control device 1 and other JBOD 3 via the expander 32.
  • a drive 31 and an expander 32 are connected inside the JBOD 3.
  • the drive 31 is a physical storage device.
  • the drive 31 is a SAS (Serial Attached Small Computer System Interface) -HDD (Hard Disk Drive), but other physical storage devices, for example, SATA (Serial AdvancedChanging A hard disk drive such as an HDD or a semiconductor storage device such as an SSD (Solid State Drive) may be used.
  • a RAID (Redundant Arrays of Inexpensive Disks) group may be configured by a plurality of drives 31 in one JBOD3 or a plurality of drives 31 in a plurality of JBOD3. Based on one drive 31 or a plurality of drives 31 constituting one RAID group, one or a plurality of LUs (Logical Units) are provided to the host 2.
  • the LU provided to the host 2 may be a virtual LU (for example, an LU according to Thin Provisioning) instead of the LU based on the drive 31.
  • the storage control device 1 is made redundant by two independent storage controllers 10.
  • each storage controller 10 may be referred to as a cluster 10.
  • Each cluster 10 has the same configuration. Therefore, only the configuration of cluster # 1 will be described below.
  • the two clusters 10 may have different configurations.
  • the storage control device 1 is made redundant by the two clusters 10, but is not limited thereto.
  • the storage control device 1 may be made redundant by three or more clusters 10 or may be composed of only one cluster 10.
  • the cluster 10 has a plurality of CPUs (Central Processing Units) 12, a plurality of memories 13, a plurality of FC (Fibre Channel) protocol chips 11, and a plurality of SAS protocol chips 14. Each part of the cluster 10 is connected to each other via a bus.
  • the memory 13 stores a program and data for controlling the storage system 100.
  • the CPU 12 controls the storage system 100 according to a program stored in the memory 13.
  • the FC protocol chip 11 performs communication (front end) with the host 2.
  • the SAS protocol chip 14 is connected to the expander 32 of JBOD3, and performs communication (back-end) with JBOD3.
  • the SAS protocol chip 14 may be referred to as the SAS chip 14.
  • the FC protocol chip 11 may be referred to as the FC chip 11.
  • the FC chip 11 is used as the front-end communication interface and the SAS chip 14 is used as the back-end communication interface.
  • the present invention is not limited to this.
  • the clusters 10 are connected so that they can communicate with each other.
  • CPU # 1A of cluster # 1 is connected to CPU # 2A of cluster # 2
  • CPU # 1B of cluster # 1 is connected to CPU # 2B of cluster # 2.
  • any of the drives 31 can be accessed from both the clusters # 1 and # 2.
  • the drive 31 that can be accessed from the SAS chip # 1A via one or more expanders 32 can also be accessed from the SAS # 2A via another one or more expanders 32.
  • the memory 13 of each cluster 10 may store data including the tables shown in FIGS. 2 to 4, and the data in the memories 13 of the plurality of clusters 10 may be synchronized. For example, when a table is created or updated in the memory 13 of one cluster 10, the same table may be created or updated in the memory 13 of the other cluster 10.
  • FIG. 2 shows an error count table 200.
  • the error count table 200 is a table for managing the error count of each physical device. Specifically, for example, in the error count table 200, when a data error occurs in write data or read data during a write process or a read process, errors of physical devices existing in the data transfer path of those data The number of times is recorded.
  • the error count table 200 is stored in the memory 13 of each cluster 10.
  • the error count table 200 has an entry for each physical device in the storage system 100. Each entry includes a type 201 indicating the type of the physical device, an ID 202 indicating the ID of the physical device, and an error count 203 indicating the number of times the physical device error has occurred.
  • FIG. 3 shows the threshold value table 300.
  • the threshold table 300 is a table for managing the threshold value of the number of errors of each physical device. Specifically, for example, the threshold value table 300 is set with a threshold value for the number of errors, which is a basis for determining the failure of each physical device.
  • the threshold table 300 is stored in the memory 13 of each cluster 10.
  • the threshold table 300 has an entry for each physical device in the storage system 100. Each entry has a type 301 indicating the type of the physical device, an ID 302 indicating the ID of the physical device, and a threshold 303 indicating the threshold of the number of errors of the physical device.
  • FIG. 4 shows the failure device table 400.
  • the fault device table 400 is a table for managing a faulty physical device. Specifically, for example, the failure device table 400 records identification information indicating whether each physical device is a failure device. The failure device table 400 is stored in the memory 13 of each cluster 10. The failure device table 400 has an entry for each physical device in the storage system 100. Each entry has a type 401 indicating the type of the physical device, an ID 402 indicating the ID of the physical device, and an exchange part 403 indicating the name of the physical device.
  • transfer target data such as write data (write target data) or read data (read target data) during data transfer such as write processing or read processing.
  • the transfer target data is block data
  • DIF data as a guarantee code including path information at the time of data transfer is added to the block data.
  • the physical device can be detected from the path information in the DIF data.
  • write data or read data is handled in units of blocks, but the present invention is not limited to this.
  • FIG. 5 shows an example of the DIF format 500.
  • the DIF format 500 is obtained by adding a 8-byte (Byte 512 to 519) DIF code 503 to a 512-byte (Byte 0 to 511) block data 501.
  • the DIF code 503 includes, for example, a 2-byte (Byte 512, 513) DIF CRC (Cyclic Redundancy Check), a 2-byte (Byte 514, 515) Logical Block Application Tag, and a 2-byte (Byte 516, 517) LogicBlog LogicReg. It consists of.
  • DIF CRC is a code for detecting a bit error in data, and stores a CRC calculation result for 512-byte block data 501.
  • the Logical Block Application Tag and the Logical Block Reference Tag can be set to any value by the user.
  • the transfer order of the block data 501 when one or more block data 501 is transferred is stored in the Logical Block Application Tag.
  • route information 610 is stored in a part or all of the Logical Block Reference Tag.
  • FIG. 7 shows an example of the route information 610.
  • the path information 610 is created by the CPU 12 based on a write (read) request and write (read) data during data transfer.
  • the path information 610 is information indicating whether each physical device in the storage control device 1 is included in the transfer path of the transfer target data. Specifically, for example, each bit configuring the path information 610 is associated with a physical device in the storage control apparatus 1, and the bit corresponding to the physical device included in the transfer path is “1”. Bits corresponding to physical devices not included in the transfer path are set to “0”.
  • the CPU 12 may create or update the route information 610 at each stage of data transfer. At this time, the CPU 12 may calculate some physical devices included in the transfer path from the write (read) request, write (read) data, etc. in each stage, or all physical devices included in the transfer path. May be calculated.
  • FIG. 8 shows a flowchart of the first write process.
  • the first write process is a process until write data based on a write request from the host 2 is written to the drive 31 through one of the two clusters 10.
  • the transfer path (data transfer path from the host 2 to the drive 31) in the first write process of this embodiment is FC chip # 1A, CPU # 1A, memory # 1A, CPU # 1B, and Although the transfer path passes through the SAS chip # 1A, the present invention is not limited to this.
  • step S801 the host 2 sends a write request (Write Request) (WR) specifying the LUN (Logical Unit Number) and LBA (Logical Block Address) of the write destination LU to the storage system 100.
  • FC chip # 1A receives the write request.
  • step S802 the FC chip # 1A calculates the transfer destination CPU # 1A based on the write request (WR) from the host 2. Then, the FC chip # 1A transfers a write request to the CPU # 1A. CPU # 1A receives the write request.
  • CPU # 1A creates path information 610 based on the received write request (WR). Specifically, for example, the CPU # 1A calculates the memory # 1A of the storage destination of the write data accompanying the write request from the write request. The CPU # 1A corresponds to the bit value corresponding to the FC chip # 1A that is the transmission source of the write request, the bit value corresponding to itself (CPU # 1A), and the memory # 1A in the path information 610. Each bit value is updated to “1”.
  • step S804 the CPU # 1A creates a data transfer instruction (hereinafter, transfer instruction) # 1, and transmits the transfer instruction # 1 to the FC chip # 1A.
  • the FC chip # 1A receives the transfer instruction # 1.
  • Route information 610 is embedded in the transfer instruction # 1.
  • An example of the transfer instruction # 1 is shown in FIG. 9a.
  • Transfer instruction # 1 is a command for instructing transfer of write data based on the write request received in S802. Specifically, for example, the transfer instruction # 1 stores a write instruction command, a write data transfer source address, a write data transfer destination address, a write data transfer length, and a DIF code 503. A part or all of is added. In the added DIF code 503, the path information 610 created in S803 is embedded.
  • the FC chip # 1A temporarily stores the transfer instruction # 1 in its own memory (not shown).
  • step S805 the FC chip # 1A transmits a data request (Data Request) (DR) of write data to the host 2 in response to the transfer instruction # 1.
  • Host 2 receives the data request.
  • step S806 the host 2 transmits write data (write data # 1) based on the data request (DR) to the FC chip # 1A.
  • the FC chip # 1A receives the write data # 1.
  • Write data # 1 transmitted from the host 2 is data of only the block data 501.
  • step S807 the FC chip # 1A updates the write data.
  • the FC chip # 1A creates write data # 2 from the write data # 1.
  • the write data # 2 is data in which the DIF code 503 is added to the write data # 1 based on the DIF format 500.
  • the DIF code 503 is, for example, the DIF code 503 added to the transfer instruction # 1 received in S804.
  • step S808 the FC chip # 1A transmits write data # 2 to the CPU # 1A based on the calculation result from the write request in S802.
  • CPU # 1A receives write data # 2.
  • step S809 the CPU # 1A stores the write data # 2 in the memory # 1A based on the calculation result from the write request in S802.
  • CPU # 1A updates path information 610 in write data # 2. Specifically, for example, the CPU # 1A updates the value of the bit corresponding to the CPU # 1B to “1” in the path information 610.
  • the CPU # 1A is the CPU 12 that receives a write request and write data from the host 2 via the FC chip 11, and the CPU # 1B sends the write data to the drive 31 via the SAS chip 13. It is defined as a CPU 12 for writing. Therefore, the CPU # 1A updates the value of the bit corresponding to the CPU # 1B of the route information 610 to “1”.
  • the roles of the CPUs # 1A and # 1B may be defined in any way, and one CPU 12 may play all the roles.
  • step S811 CPU # 1A transmits the route information 610 updated in S810 to CPU # 1B.
  • the CPU # 1B receives the route information 610.
  • step S812 the CPU # 1A transfers the write request (WR) received in S802 to the CPU # 1B.
  • CPU # 1B receives the write request.
  • step S813 the CPU # 1B updates the route information 610 received in S811. Specifically, for example, based on the write request, the CPU # 1B calculates the SAS chip # 1A that is the transmission destination of the write data and the physical storage area of the drive 31 that stores the write data. Then, the CPU # 1B updates the value of the bit corresponding to the SAS chip # 1A in the path information 610 to “1”.
  • step S814 CPU # 1B creates transfer instruction # 2, and transmits the transfer instruction # 2 to SAS chip # 1A.
  • the SAS chip # 1A receives the transfer instruction # 2.
  • the transfer instruction # 2 is a command for instructing transfer of write data based on the write request (WR) received in S812.
  • An example of the transfer instruction # 2 is shown in FIG. 9b.
  • a command for instructing write of write data a write data transfer source address, a write data transfer destination address, a write data transfer address
  • the transfer length is stored and a DIF code 503 is added.
  • the route information 610 updated in S813 is embedded in a part of the DIF code 503 of the transfer instruction # 2.
  • the SAS chip # 1A temporarily stores the transfer instruction # 2 in its own memory (not shown).
  • step S815 the SAS chip # 1A transmits a data request DR for write data to the CPU # 1B in response to the transfer instruction # 2.
  • CPU # 1B receives the data request.
  • step S816 the CPU # 1B acquires the write data # 2 from the memory # 1A based on the data request (DR) in S815.
  • step S817 the CPU # 1B transmits the write data # 2 to the SAS chip # 1A that is the transmission source of the data request (DR).
  • the SAS chip # 2 receives the write data # 2.
  • step S818 the SAS chip # 1A checks an error in the block data 501 in the write data # 2 based on the DIF CRC in the received write data # 2. At this time, if an error in the block data 501 is detected, the SAS chip # 1A notifies the CPU # 1A (and / or # 1B) of the error. Note that the error notification may be stored in the memory 13.
  • the SAS chip # 1A updates the write data.
  • the SAS chip # 1A creates write data # 3 from the write data # 2.
  • the write data # 3 is data obtained by updating the DIF code 503 added to the write data # 2.
  • the SAS chip # 1A updates the path information 610 by updating the value of the bit corresponding to itself (SAS chip # 1A) in the path information 610 of the write data # 2 to “1”.
  • step S820 the SAS chip # 1A transmits the write data # 3 to the data storage destination drive 31 (hereinafter, “target drive” in the description of FIG. 8).
  • the target drive 31 receives the write data # 3.
  • step S821 the target drive 31 stores the write data # 3 in its physical storage area.
  • the drive controller (not shown) of the target drive 31 may perform an error check on the block data 501 in the write data # 3 based on the DIF CRC.
  • the DIF code 503 including the DIF CRC is added to the write data received from the host 2 (in this embodiment, the write data of only the block data 501 described as the write data # 1), and the write data and The DIF code 503 added thereto flows through the transfer path in the storage system 1.
  • the path information 610 that is information on the transfer path is embedded in the DIF code 503.
  • the transfer path of the write data is specified from the path information 610 in the DIF code 503.
  • Each physical device included in the transfer path is a candidate for an error cause.
  • the physical device included in the transfer path may include not only the physical device included in the storage control device 1 but also the drive 31. For this reason, the storage control device 1 can detect not only an internal failure but also a failure of the drive 31.
  • the transfer instruction including the path information 610 is created by the CPU 12, and the addition of the DIF code 503 including the path information 610 to the block data 501 and the error check of the block data 501 are performed by front-end or back-end communication.
  • This is performed by the FC chip 11 or the SAS chip 13 as an interface.
  • the FC chip 11 or the SAS chip 13 performs the addition of the DIF code 503 including the path information 610 to the block data and the data error check, so that the load on the CPU 12 can be reduced.
  • the drive 31 stores write data # 3 including the DIF code 503 including the path information 610.
  • Write data # 3 can identify all physical devices included in the transfer path during the first write process. For this reason, when reading the data (write data # 3), it is possible to specify all the physical devices included in the transfer path during the write process.
  • two CPUs 12 in one cluster 10 are used in data transfer based on a write request. Specifically, a CPU # 1A that receives write data from the host 2 via the FC chip # 1A and a CPU # 1B that writes the write data to the drive 31 via the SAS chip # 1A are used.
  • parallel processing can be performed as described above, and rapid processing can be performed.
  • the other CPU 12 can continue the processing, so that redundancy can be maintained and the CPU 12 with the failure can be identified.
  • FIG. 11 is a flowchart of error detection processing during write processing.
  • the error detection process when an error is detected in the block data 501 included in the write data in S818 of the first write process and the fact that the error has been detected is notified to the CPU 12 by the SAS chip 14, the notification destination is notified.
  • the process is executed by the CPU 12 or the CPU 12 requested to process by the CPU 12.
  • This process is a process for detecting a physical device existing in the transfer path of write data having an error in the block data 501.
  • step S1101 the CPU 12 receives an error notification from the SAS chip 13 that detected the error.
  • the SAS chip 13 stores an error notification in the memory 13 (see S818), and the CPU 12 acquires the error notification from the memory 13.
  • the memory 13 in which the error notification is stored may be either the memory # 1A or # 1B.
  • step S1103 the CPU 12 updates the error count table 200. Specifically, for example, the CPU 12 increases the error count 203 in the error count table 200 by one for the error notification source SAS chip 13 and itself (CPU 12).
  • step S1105 the CPU 12 specifies a write request corresponding to the write data in which an error is detected. Specifically, for example, the CPU 12 specifies a write request based on the information included in the error notification acquired in S1101.
  • step S1107 the CPU 12 specifies the memory 13 in which the write data (write data # 2 in the example of FIG. 8) is stored based on the write request specified in S1105. Specifically, for example, the CPU 12 calculates the address of the memory 13 that stores the write data from the write request, and specifies the memory 13 based on the calculation result.
  • step S1113 the CPU 12 acquires the path information 610 of the specified write data from the memory 13. Specifically, for example, the CPU 12 acquires the path information 610 attached to the write data identified in S1105 stored in the memory 13 identified in S1107.
  • step S1115 the CPU 12 updates the error count table 200. Specifically, for example, the CPU 12 sets one error count 203 in the error count table 200 for all the physical devices whose bits are 1 in the path information (path information attached to the write data) 610 acquired in S1113. increase.
  • step S1117 the CPU 12 detects a faulty device. Specifically, for example, the CPU 12 detects the physical device type 201 (301) and ID 202 (302) of which the error count 203 exceeds the threshold based on the threshold table 300 and the error count table 200.
  • step S1119 the CPU 12 determines whether a faulty device is detected in step S1117. If the result of the determination is true (Yes in S1119), the CPU 12 advances the process to step S1120, executes the post-failure device identification process, and ends the process. On the other hand, if the determination result is false (No in S1119), the CPU 12 ends the process.
  • the error count 203 of the error count table 200 is increased for all physical devices existing in the write data transfer path where the data error is detected. Thereby, the number of errors for each physical device can be grasped. Then, based on the error count table 200 and the threshold table 300, a physical device in which the error count 203 exceeds a preset threshold 303 is detected. As a result, it is possible to identify not all the physical devices existing in the transfer path of the write data in which the error is detected but the physical device having a high probability of detecting the error, that is, a physical device that is likely to be a failed device. it can.
  • the faulty device is detected based on the threshold value table 300 and the error count table 200 in S1117, but the present invention is not limited to this.
  • the CPU 12 may calculate an average value or a median value of the number of errors of all the physical devices, and detect a physical device in which the number of errors exceeds the average value or the median value as a faulty device.
  • FIG. 12 is a flowchart of post-failure device identification processing.
  • the failed device identification post-process is executed in S1120 of the error detection process and is a process of isolating the failed device from the storage system 100.
  • the CPU 12 isolates the failed device from the storage system 100. Specifically, the CPU 12 performs control so that a faulty device (a physical device in which a fault is detected in the error detection process) is not included in the transfer path in the subsequent data transfer process. Specifically, for example, the CPU 12 refers to the failure device table 400 and identifies the replacement part 403 from the physical device type 401 and ID 402 detected in the error detection process. Then, by setting the state of the identified physical device (exchange part 403) as a failure, the physical device is not included in the transfer path thereafter. For example, when CPU # 1A becomes a faulty device, CPU # 1A is not included in the transfer path, and CPU # 1B may be responsible for the function of CPU # 1A.
  • a faulty device a physical device in which a fault is detected in the error detection process
  • the CPU 12 notifies the user of the host 2 (or an administrator who uses a management computer (not shown) of the storage system 100) of the failed device.
  • the CPU 12 refers to the failed device table 400, generates information for identifying the failed device in the storage system 100, and transmits the information to be displayed on the host 2 (or a management computer not shown).
  • the information is, for example, a list of devices indicating all physical devices in the storage system 100 and their states.
  • An example of the displayed device list is shown in FIG. According to the device list, the state of FC chip # 2A (FC 2A), which is a faulty device, is “abnormal”.
  • the failed device can be isolated from the storage system 100 and the user can be notified of the failed device.
  • FIG. 17 shows a flowchart of the first read process.
  • the transfer path in the first read process of this embodiment is the FC chip # 1A, CPU # 1A, memory # 1B, CPU # of cluster # 1.
  • the transfer path passes through 1B and SAS chip # 1B, but is not limited thereto.
  • step S1701 the host 2 sends a read request (RR) specifying the LUN and LBA of the read destination LU to the storage system 100.
  • FC chip # 1A receives the read request.
  • step S1702 the FC chip # 1A calculates the transfer destination CPU # 1B based on the received read request. Then, the FC chip # 1A transfers the read request to the CPU # 1B. CPU # 1B receives the read request.
  • CPU # 1B creates path information 610 based on the received read request. Specifically, for example, the CPU # 1 B, from the read request, the read data storage destination drive (hereinafter “target drive” in the description of FIG. 17) 31 and the SAS chip 14 for accessing the target drive 31. And the address of a memory 12 (hereinafter, “target memory” in the description of FIG. 17) that temporarily stores read data read from the target drive 31. Then, the CPU # 1B sets the bit value corresponding to the physical device (that is, the SAS chip # 1B, the CPU # 1B, and the memory # 1B) belonging to the path from the target drive 31 to the target memory 12 in the path information 610. Update to “1” respectively.
  • the physical device that is, the SAS chip # 1B, the CPU # 1B, and the memory # 1B
  • step S1704 the CPU # 1B creates a transfer instruction # 7 and transmits the transfer instruction # 7 to the SAS chip # 1A.
  • the SAS chip # 1A receives the transfer instruction # 7.
  • the transfer instruction # 7 is a command for instructing transfer of read data based on the read request received in S1702.
  • An example of the transfer instruction # 7 is shown in FIG. 18a.
  • the transfer instruction # 7 stores a command for instructing reading, a read data transfer source address, a read data transfer destination address, a read data transfer length, and a DIF code 503. Is added. In part of the added DIF code 503, the route information 610 created in S1703 is embedded.
  • the FC chip # 1A temporarily stores the transfer instruction # 1 in its own memory (not shown).
  • step S1705 the SAS chip # 1B transmits a data request (DR) of read data to the target drive 31 in response to the transfer instruction # 7.
  • the target drive 31 receives the data request.
  • the target drive 31 transmits read data (read data # 1) based on the data request to the SAS chip # 1B.
  • the SAS chip # 1B receives the read data # 1.
  • the read data # 1 is stored in the physical storage area of the target drive 31 with the DIF code 503 in which the path information 610 is embedded added to the block data 501.
  • the read data # 1 information indicating all physical devices included in the transfer path at the time of write processing is stored in the path information 610 (for example, the read data # 1 includes the first data This is the same data as the write data # 3 in the write process No. 1).
  • step S1707 the SAS chip # 1B checks an error in the block data 501 in the read data # 1 based on the DIF CRC in the received read data # 1. If an error in the block data 501 is detected, the SAS chip # 1B notifies the CPU 12 of the error.
  • the CPU 12 that is notified of the error may be any one of the CPUs # 1A and # 1B. Further, the error notification may be stored in the memory 13.
  • the SAS chip # 1B updates the read data # 1.
  • the SAS chip # 1B creates read data # 2 from the read data # 1.
  • the read data # 2 is data obtained by updating the path information 610 of the DIF code 503 added to the read data # 1.
  • the path information 610 in the read data # 2 includes physical devices (SAS chip # 1A, CPU # 1A, memory # 1A, CPU # 1B, and the like included in the path information 610 of the read data # 1.
  • the value of each bit to be set is “1”.
  • step S1709 the SAS chip # 1B transmits the read data # 2 to the CPU # 1B based on the path information 610 included in the read data # 2.
  • CPU # 1B receives read data # 2.
  • step S1710 CPU # 1B stores read data # 2 in memory # 1B based on path information 610 included in read data # 2.
  • CPU # 1B updates route information 610. Specifically, for example, the CPU # 1B updates the value of the bit corresponding to the CPU # 1A to “1” in the path information 610.
  • the CPU # 1B is the CPU 12 that reads the read data from the drive 31 to the memory # 1B via the SAS chip 13, and the CPU # 1A is from the memory # 1B.
  • the CPU 12 reads the read data and transmits it to the host 2 via the FC chip 11. Therefore, the CPU # 1B updates the value of the bit corresponding to the CPU # 1A of the path information 610 to “1”.
  • the roles of the CPUs # 1A and # 1B may be defined in any way, and one CPU 12 may play all the roles.
  • step S1712 CPU # 1B transmits the route information 610 updated in S1711 to CPU # 1A.
  • CPU # 1A receives the route information 610.
  • step S1713 CPU # 1B transfers the read request (RR) received in S1702 to CPU # 1A.
  • CPU # 1A receives the read request.
  • step S1714 CPU # 1A creates transfer instruction # 8 and transmits the transfer instruction # 8 to FC chip # 1A.
  • the FC chip # 1A receives the transfer instruction # 8.
  • the transfer instruction # 8 is a command for instructing transfer of read data based on the read request (RR) received in S1713.
  • An example of the transfer instruction # 8 is shown in FIG.
  • the transfer instruction # 8 does not include the DIF code 503 including the path information 610, and includes only a command instructing reading, the address of the transfer source and transfer destination of the read data, and the transfer length.
  • step S1715 the FC chip # 1A transmits a data request (DR) of read data to the CPU # 1A in response to the transfer instruction # 8.
  • CPU # 1A receives the data request.
  • step S1716 the CPU # 1A acquires the read data # 2 from the memory # 1A based on the data request (DR).
  • step S1717 the CPU # 1A transmits the read data # 2 to the FC chip # 1A that is the transmission source of the data request (DR).
  • the FC chip # 1A receives the read data # 2.
  • step S1718 the FC chip # 1A checks the error of the block data 501 in the read data # 2 based on the DIF CRC in the received read data # 2. At this time, if an error in the block data 501 is detected, the FC chip # 1A notifies the CPU 12 of the error.
  • the CPU 12 that is notified of the error may be any one of the CPUs # 1A and # 1B. Further, the error notification may be stored in the memory 13.
  • step S1719 the FC chip # 1A updates the read data.
  • the FC chip # 1A creates the read data # 3 from the read data # 2.
  • the read data # 3 is data obtained by deleting the DIF code 503 from the read data # 2 (that is, data of only the block data 501).
  • step S1720 the SAS chip # 1A transmits the read data # 3 to the host 2.
  • the DIF code 503 including the DIF CRC is added to the block data 501 in the read data transferred in the storage system 1.
  • path information 610 which is information on a transfer path, is embedded in the DIF code 503.
  • the transfer path of the read data is specified from the path information 610 in the DIF code 503.
  • Each device included in the transfer path is an error cause candidate. That is, the candidate for the physical device that led the read data to the data error can be specified.
  • the physical device included in the transfer path may include not only the physical device included in the storage control device 1 but also the drive 31. For this reason, the storage control device 1 can detect not only an internal failure but also a failure of the drive 31.
  • the transfer instruction including the path information 610 is created by the CPU 12, and the addition of the DIF code 503 including the path information 610 to the block data and the error check of the block data 501 are performed by the front-end or back-end communication interface.
  • the FC chip 11 or the SAS chip 14 is used. As described above, the FC chip 11 or the SAS chip 14 performs the addition of the DIF code 503 including the path information 610 to the block data and the data error check, so that the load on the CPU 12 can be reduced.
  • the drive 31 stores data including path information 610 in which physical devices existing in the transfer path during the write process are recorded. For this reason, when reading the data, it is possible to specify all the physical devices included in the transfer path during the write process.
  • two CPUs 12 in one cluster 10 are used in data transfer based on a read request. Specifically, a CPU # 1B that receives read data from the drive 31 via the SAS chip # 1B and a CPU # 1A that transmits the read data to the host 2 via the FC chip # 1A are used.
  • parallel processing can be performed as described above, and rapid processing can be performed.
  • the other CPU 12 can continue the processing, so that redundancy can be maintained and the CPU 12 with the failure can be identified.
  • the creation of the route information 610 is performed by the CPU # 1B, but may be performed by the CPU 1A #.
  • the CPU # 1B transmits only the read request to the CPU # 1A without executing S1711 and 1712 (S1713). Then, CPU # 1A may receive the read request and update the value of the bit corresponding to itself (CPU # 1A) of the path information 610 to “1”. Thereby, the CPUs 12 that perform the creation (update) processing of the route information 610 can be distributed, and the load on the CPU # 1B is reduced.
  • FIG. 20 is a flowchart of error detection processing during read processing by the SAS chip 14.
  • the error detection process is executed when the CPU 12 receives an error notification by the SAS chip 12 that has detected an error in the block data 501 included in the read data in S1707 of the first read process.
  • This process is a process for detecting a physical device existing in the transfer path of read data having an error in the block data 501.
  • step S2001 the CPU 12 receives an error notification from the SAS chip 13 that has detected an error.
  • the SAS chip 13 stores an error notification in the memory 13 (see S1707 in FIG. 17), and the CPU 12 acquires the error notification from the memory 13.
  • the memory 13 for storing the error notification may be any one of the memories # 1A and # 1B.
  • the CPU 12 that acquires the error notification from the memory 12 is the CPU 12 that has received the read data # 2 from the SAS chip 14, but is not limited thereto.
  • step S2003 the CPU 12 specifies a read request that is a basis of read data in which a data error has occurred. Specifically, for example, the CPU 12 specifies a read request based on the information included in the error notification acquired in S2001.
  • step S2005 the CPU 12 specifies the ID 202 of the drive 31 in which the target read data is stored based on the specified read request.
  • step S2007 the CPU 12 updates the error count table 200. Specifically, for example, the CPU 12 increases the error count 203 in the error count table 200 by one for the specified drive 31 (type 201 and ID 202).
  • step S2009 the CPU 12 acquires the path information 610 of the target read data from the memory 13. Specifically, for example, the CPU 12 acquires the path information 610 attached to the read data # 2 from the memory 13 in which the read data # 2 is stored.
  • step S2011 the CPU 12 updates the error count table 200. Specifically, for example, based on the path information 610 acquired in S2009, the CPU 12 increases the error count 203 in the error count table 200 by 1 for all physical devices whose bits are 1.
  • step S2013 the CPU 12 detects a faulty device. Specifically, for example, the CPU 12 detects a physical device in which the error count 203 exceeds the threshold 303 based on the threshold table 300 and the error count table 200.
  • step S2015 the CPU 12 determines whether a faulty device is detected in step S2013. If the result of the determination is true (Yes in S2015), the CPU 12 advances the process to step S2017, executes the post-failure device identification process, and ends the process. On the other hand, when the result of the determination is false (No in S2015), the CPU 12 ends the process.
  • the failure device identification post-processing is as described above (see FIG. 12).
  • the error count 203 of the error count table 200 is increased for all physical devices existing in the read data transfer path where the error is detected. Based on the threshold table 300, a physical device that exceeds a preset threshold is detected. As a result, it is possible to identify a physical device with a high probability of detecting a data error, instead of all the physical devices existing in the read data transfer path in which the data error is detected.
  • the faulty device is detected based on the threshold value table 300 and the error number table 200 in S2013, but is not limited thereto.
  • the CPU 12 may calculate an average value or a median value of the number of errors of all the physical devices, and detect a physical device in which the number of errors exceeds the average value or the median value as a faulty device.
  • FIG. 21 is a flowchart of error detection processing during read processing by the FC chip 11.
  • the error detection process is executed when the CPU 12 receives an error notification by the FC chip 11 that has detected an error in the block data 501 included in the read data in S1718 of the first read process.
  • This process is a process for detecting a physical device existing in the transfer path of read data having an error in the block data 501.
  • step S2101 the CPU 12 receives an error notification from the FC chip 11 that has detected the error.
  • the FC chip 11 stores an error notification in the memory 13 (see S1718 in FIG. 17), and the CPU 12 acquires the error notification from the memory 13.
  • the memory 13 for storing the error notification may be any one of the memories # 1A and # 1B.
  • step S2103 based on the received error notification, the CPU 12 identifies the memory 13 in which the read data (read data # 2 in the example of FIG. 17) is stored, reads the read data from the memory 13, and reads the path information 610. To get.
  • the read data read data # 2 in the example of FIG. 17
  • step S2105 the CPU 12 determines whether or not the route information 610 has been acquired in S2103. If the result of the determination is true (Yes in S2105), the CPU 12 advances the process to S2107. On the other hand, if the determination result is false (No in S2105), the CPU 12 advances the process to S2109.
  • step S2107 the CPU 12 causes the other CPUs to acquire the route information 610. This is, for example, processing when the CPU 12 that has received the error notification cannot acquire the route information 610. For example, this process is performed when another CPU 12 plays a role of reading the read data # 2. At this time, the CPU 12 may transfer the error notification to another CPU 12.
  • step S2109 the CPU 12 updates the error count table 200. Specifically, for example, the CPU 12 increments the error count 203 in the error count table 200 by 1 for all physical devices having a bit of 1 based on the acquired path information 610.
  • step S2111 the CPU 12 detects a faulty device. Specifically, for example, the CPU 12 detects a physical device in which the error count 203 exceeds the threshold based on the threshold table 300 and the error count table 200.
  • step S2113 the CPU 12 determines whether a faulty device has been detected in step S2211. If the result of the determination is true (Yes in S2113), the CPU 12 advances the process to step S2115, executes post-failure device identification processing, and ends the processing. On the other hand, when the determination result is false (No in S2113), the CPU 12 ends the process.
  • the failure device identification post-processing is as described above (see FIG. 12).
  • the error count 203 of the error count table 200 is increased for all physical devices existing in the read data transfer path where the data error is detected. Based on the threshold table 300, a physical device that exceeds a preset threshold is detected. As a result, it is possible to identify a physical device with a high probability of detecting a data error, instead of all the physical devices existing in the read data transfer path in which the data error is detected.
  • the FC chip 14 detects an error in the block data 501 included in the read data.
  • all physical devices included in the read data transfer path can be set as faulty device candidates.
  • the faulty device is detected based on the threshold value table 300 and the error number table 200 in S2113.
  • the present invention is not limited to this.
  • an average value or median value of all physical devices may be calculated, and a physical device with the number of errors exceeding the average value or median value may be detected as a faulty device.
  • FIG. 14 shows a flowchart of the second write process.
  • the second write process is a process when write data based on a write request from the host 2 is written to the drive 31 through the two clusters 10.
  • the transfer path (transfer path from the host 2 to the drive 31) in the second write process of this embodiment is FC chip # 1A, CPU # 1A, memory # 1A, CPU # 1B, CPU # 2B.
  • the transfer path passes through the memory # 2B, the CPU # 2A, and the SAS chip # 1A, but is not limited thereto.
  • step S1401 the host 2 transmits a write request designating the LUN and LBA of the write destination LU to the storage system 100.
  • FC chip # 1A receives the write request.
  • step S1402 the FC chip # 1A calculates the transfer destination CPU # 1A based on the write request from the host 2. Then, the FC chip # 1A transfers the write request to the CPU # 1A. CPU # 1A receives the write request.
  • CPU # 1A creates route information 610 based on the received write request (WR). Specifically, for example, the CPU # 1A calculates the memory # 1A of the storage destination of the write data accompanying the write request from the write request. The CPU # 1A corresponds to the bit value corresponding to the FC chip # 1A that is the transmission source of the write request, the bit value corresponding to itself (CPU # 1A), and the memory # 1A in the path information 610. The value of the bibit is updated to “1”.
  • step S1404 CPU # 1A creates transfer instruction # 4 and transmits the transfer instruction # 4 to FC chip # 1A.
  • the FC chip # 1A receives the transfer instruction # 4.
  • the transfer instruction # 4 is a command for instructing transfer of write data based on the write request received in S1402.
  • An example of transfer instruction # 4 is shown in FIG. 15a.
  • the transfer instruction # 4 stores a write instruction command, a write data transfer source address, a write data transfer destination address, a write data transfer length, and a DIF code 503. Is added.
  • the route information 610 created in S1403 is embedded in part of the added DIF code 503.
  • the FC chip # 1A temporarily stores the transfer instruction # 4 in its own memory (not shown).
  • step S1405 the FC chip # 1A transmits a data request (DR) for write data to the host 2 in response to the transfer instruction # 4.
  • Host 2 receives the data request.
  • step S1406 the host 2 transmits write data (write data # 4) based on the data request to the FC chip # 1A.
  • the FC chip # 1A receives the write data # 4.
  • Write data # 4 transmitted from the host 2 is only block data 501 as shown in FIG.
  • step S1407 the FC chip # 1A updates the write data.
  • the FC chip # 1A creates the write data # 5 from the write data # 4.
  • the write data # 5 is data in which the DIF code 503 is added to the write data # 4 based on the DIF format 500.
  • the DIF code 503 is, for example, the DIF code 503 added to the transfer instruction # 4 received in S1404.
  • step S1408 the FC chip # 1A transmits write data # 5 to the CPU # 1A based on the calculation result from the write request in S1402.
  • CPU # 1A receives write data # 5.
  • step S1409 the CPU # 1A stores the write data # 5 in the memory # 1A based on the path information 610 included in the write data # 5.
  • CPU # 1A updates path information 610 in write data # 5. Specifically, for example, the CPU # 1A updates the value of the bit corresponding to the CPU # 1B to “1” in the path information 610.
  • the CPU # 1A of the cluster 1 is a CPU that receives a write request and write data from the host 2 via the FC chip
  • the CPU # 1B is a CPU that transfers the write data to the cluster 2
  • the CPU # 2B of the cluster 2 is a CPU that receives a write request and write data from the cluster 1
  • the CPU # 2A is a CPU that stores the write data in the drive 31 via the SAS chip # 2A. It prescribes.
  • the CPU # 1A updates the value of the bit corresponding to the CPU # 1B of the route information 610 to “1”.
  • the roles of the plurality of CPUs in each cluster may be defined in any way, and one CPU may play all the roles for each cluster.
  • step S1411 CPU # 1A transmits the route information 610 updated in S1410 to cluster 2.
  • CPU # 2B receives the route information 610.
  • step S1412 CPU # 1A transfers the write request (WR) received in S1402 to cluster 2.
  • CPU # 2B receives the write request.
  • step S1413 CPU # 2B transmits a data request (DR) to cluster 1 based on the received write request.
  • CPU # 1B receives the data request.
  • step S1414 CPU # 1B obtains write data # 5 from memory # 1A based on the data request (DR) in S1413.
  • step S1415 the CPU # 1B transmits the write data # 5 to the CPU # 2B that is the transmission source of the data request (DR).
  • CPU # 2B receives write data # 5.
  • CPU # 2B updates route information 610. Specifically, for example, the CPU # 2B updates the value of the bit corresponding to the memory # 2B that stores the write data # 5 in the path information 610 to “1”.
  • step S1417 CPU # 2B stores write data # 5 in memory # 2B based on the write request (WR) received in S1412.
  • step S1418 the CPU # 2B transmits the path information 610 updated in S1415 to the CPU # 2A having a role of transmitting write data to the drive 31.
  • step S1419 CPU # 2B transmits a write request (WR) to CPU # 2A.
  • CPU # 2A receives the write request.
  • CPU # 2A updates route information 610. Specifically, for example, the CPU # 2A updates the bit corresponding to itself (CPU # 2A) to “1” in the path information 610.
  • step S1421 CPU # 2A creates transfer instruction # 5 and transmits the transfer instruction # 5 to SAS chip # 2A.
  • the SAS chip # 2A receives the transfer instruction # 5.
  • the transfer instruction # 5 is a command for instructing transfer of write data based on the write request received in S1419.
  • An example of the transfer instruction # 5 is shown in FIG. 15b.
  • the transfer instruction # 5 stores a write instruction command, a write data transfer source address, a write data transfer destination address, a write data transfer length, and a DIF code 503.
  • the route information 610 updated in S1420 is embedded in a part of the added DIF code 503.
  • the SAS chip # 2A temporarily stores the transfer instruction # 5 in its own memory (not shown).
  • step S1422 the SAS chip # 2A transmits a data request (DR) to the CPU # 2A.
  • CPU # 2A receives the data request.
  • step S1424 CPU # 2A acquires write data # 5 from memory # 2B based on the data request (DR) in S1422.
  • step S1425 the CPU # 2A transmits the write data # 5 to the SAS chip # 2A based on the data request (DR).
  • the SAS chip # 2A receives the write data # 5.
  • step S1426 the SAS chip # 2A checks the block data 501 in the write data # 5 for errors based on the DIF CRC in the received write data # 5. At this time, if an error in the block data 501 is detected, the SAS chip # 2A notifies the CPU 12 of the error.
  • the CPU 12 that is notified of the error may be either the cluster 1 or the cluster 2 CPU 12. Further, the error notification may be stored in any memory 13 of the cluster to which the error is notified.
  • step S1427 the SAS chip # 2A updates the write data.
  • the SAS chip # 2A creates write data # 6 from the write data # 5.
  • the write data # 6 is data obtained by updating the path information 610 of the write data # 5.
  • the SAS chip # 2A updates the path information by updating the value of the bit corresponding to itself (SAS chip # 2A) in the path information 610 of the write data # 6 to “1”.
  • step S1428 the SAS chip # 2A transmits the write data # 6 to the data storage destination drive 31 (hereinafter, “target drive” in the description of FIG. 14).
  • the target drive 31 receives the write data # 6.
  • step S1429 the target drive 31 stores the write data # 6 in its own physical storage area.
  • the drive controller (not shown) of the target drive 31 may perform an error check on the block data 501 in the write data # 6 based on the DIF CRC.
  • the CPU 12 when a data error notification is received from the SAS chip # 2A in S1426, the CPU 12 that has received the notification performs the above-described error detection processing (see FIG. 11) and post-failure device identification processing (see FIG. 11). (See FIG. 12).
  • the above processing basically has the same effect as the first write processing.
  • even the storage control device 1 including two or more clusters 10 having redundancy can identify a failed device.
  • two CPUs 12 in each of the two clusters 10 are used in the transfer of write data based on the write request. Specifically, CPU # 1A that receives write data from host 2 via FC chip # 1A, CPU # 1B and CPU # 2B that transfer data between clusters, and write data via SAS chip # 1A CPU # 1B that writes to the drive 31 is used.
  • parallel processing becomes possible as described above, and rapid processing can be performed.
  • the other CPUs 12 can continue the processing, so that redundancy can be maintained and the CPU 12 with the failure can be identified.
  • the creation of the route information 610 is performed by the CPU # 1A, but may be performed by the CPU 1B #.
  • the CPU # 1A transmits only the read request to the CPU # 1B without executing S1410, 1411, and 1412.
  • the CPU # 1B receives the read request, updates the value of the bit corresponding to itself (CPU # 1B) of the route information 610 to “1”, and updates the updated route information 610 and the write request to the CPU #. You may make it transmit to 2B.
  • the CPUs 12 that perform the process of creating (updating) the path information 610 can be distributed, and the load on the CPU # 1A is reduced.
  • FIG. 22 shows a flowchart of the second read process.
  • the transfer path in the second read process of this embodiment is the FC chip # 2A, CPU # 2A, memory # 2B, and CPU # 2B of cluster # 2. And a transfer path that passes through CPU # 1A, memory # 1B, CPU # 1B, and SAS chip # 1B of cluster # 1.
  • step S2201 the host 2 sends a read request (RR) designating the LUN and LBA of the read destination LU to the storage system 100.
  • FC chip # 2A receives the read request.
  • step S2202 the FC chip # 2A calculates the transfer destination CPU # 2A based on the received read request. Then, the FC chip # 1A transfers the read request to the CPU # 2A. CPU # 2A receives the read request.
  • step S2203 CPU # 2A transfers the received read request to CPU # 1B of cluster 1.
  • CPU # 1B receives the read request.
  • CPU # 1B creates route information 610 based on the received read request. Specifically, for example, the CPU # 1 B, from the read request, the read data storage destination drive (hereinafter “target drive” in the description of FIG. 22) 31 and the SAS chip 14 for accessing the target drive 31. And the address of a memory 12 (hereinafter, “target memory” in the description of FIG. 22) that temporarily stores read data read from the target drive 31.
  • the CPU # 1B sets the bit value corresponding to the physical device (that is, the SAS chip # 1B, the CPU # 1B, and the memory # 1B) belonging to the transfer path from the target drive 31 to the target memory 12 in the path information 610. , Update to “1” respectively.
  • step S2205 the CPU # 1B creates a transfer instruction # 10 and transmits the transfer instruction # 10 to the SAS chip # 1B.
  • the SAS chip # 1B receives the transfer instruction # 10.
  • An example of the transfer instruction # 10 is shown in FIG.
  • the transfer instruction # 10 is a command for instructing transfer of read data based on the read request received in S2202.
  • the transfer instruction # 10 stores a command for instructing reading of read data, an address of a read data transfer source, an address of a read data transfer destination, and a read data transfer length.
  • a DIF code 503 is added. In part of the added DIF code 503, the path information 1 created in S2204 is embedded.
  • the SAS chip # 1B temporarily stores the transfer instruction # 10 in its own memory (not shown).
  • step S2206 the SAS chip # 1B transmits a data request (DR) of read data to the target drive 31.
  • the target drive 31 receives the data request.
  • the target drive 31 transmits read data (read data # 1) based on the data request to the SAS chip # 1B.
  • the SAS chip # 1B receives the read data # 4.
  • the read data # 4 is stored in the storage area of the drive 31 with the DIF code 503 in which the path information 610 at the time of write processing is added to the block data 501.
  • the path information 610 in the read data # 4 indicates all physical devices included in the transfer path during the write process.
  • step S2208 the SAS chip # 1B checks the error of the block data 501 in the read data # 4 based on the DIF CRC in the received read data # 4. If an error in the block data 501 is detected, the SAS chip # 1B notifies the CPU 12 of the error.
  • the CPU 12 that is notified of the error may be either the cluster 1 or the cluster 2 CPU 12. Further, the error notification may be stored in any memory 13 of the cluster to which the error is notified.
  • the SAS chip # 1B updates the read data.
  • the SAS chip # 1B creates the read data # 5 from the read data # 4.
  • the read data # 5 is data obtained by updating the path information 610 of the DIF code 503 added to the read data # 4.
  • the path information 601 in the read data # 5 includes physical devices (SAS chip # 1A, CPU # 1A, memory # 1A, and FC chip # 1) included in the path information 610 of the read data # 4. 1A) and the bit values corresponding to the physical devices (SAS chip # 1B, CPU # 1B, and memory # 1B) included in the path information 610 in the transfer instruction # 10 received in S2205. Are each “1”.
  • step S2210 the SAS chip # 1B transmits the read data # 5 to the CPU # 1B based on the path information 610 included in the read data # 5.
  • CPU # 1B receives read data # 5.
  • step S2211 CPU # 1B stores read data # 5 in memory # 1B based on path information 610 included in read data # 5.
  • CPU # 1B updates route information 610. Specifically, for example, in the route information 610, the CPU # 1B updates the value of the bit corresponding to the transfer destination CPU # 2B of the route information 610 to “1”.
  • the CPU # 1B is the CPU 12 that reads the read data from the target drive 31 to the memory # 1B via the SAS chip 13, and the CPU # 1A is the memory # 1B.
  • the CPU 12 reads the read data from the CPU # 2 and transfers the read data to the cluster 2.
  • the CPU # 2B is the CPU 12 that receives the read data from the cluster # 1, and the CPU # 2A of the cluster # 2 receives the read data via the FC chip # 2A.
  • the CPU # 1B updates the value of the bit corresponding to the CPU # 2B of the path information 610 to “1”.
  • the roles of the CPUs 12 in each cluster may be defined in any way, and one CPU 12 may play all the roles for each cluster.
  • step S2213 CPU # 1B transfers path information 610 updated in S2212 to cluster # 2.
  • CPU # 2B receives the route information 610.
  • step S2214 CPU # 1B transmits the read request (RR) received in S2203 to cluster # 2.
  • CPU # 2B receives the read request.
  • step S2215 CPU # 2B transmits a data request (DR) to cluster # 1 in response to the read request.
  • CPU # 1A which is responsible for transmitting read data to cluster 2, receives the data request.
  • step S2217 CPU # 1A acquires read data # 5 from memory # 1B based on the data request (DR).
  • step S2218 CPU # 1A transmits the acquired read data # 5 to cluster # 2 based on the data request (DR).
  • CPU # 2B receives read data # 5.
  • step S2219 CPU # 2B stores received read data # 5 in memory # 2B.
  • CPU # 2B updates route information 610. Specifically, for example, the CPU # 2B updates the bit corresponding to the memory # 2B in which the read data # 5 is stored in the path information 610 to “1”.
  • step S2221 CPU # 2B transmits route information 3 to CPU # 2A in response to the read request.
  • CPU # 2A receives route information 610.
  • step S2222 CPU # 2A transfers the read request (RR) to CPU # 2A.
  • CPU # 2A receives the read request.
  • step S2223 CPU # 2A creates transfer instruction # 11 and transmits the transfer instruction # 11 to FC chip # 2A.
  • the FC chip # 2A receives the transfer instruction # 11.
  • the transfer instruction # 11 is a command for instructing transfer of read data based on the read request (RR) received in S2222.
  • An example of the transfer instruction # 11 is shown in FIG.
  • the transfer instruction # 11 does not include the DIF code 503 including the path information 610, and includes only a command for instructing reading, the address of the transfer source and transfer destination of the read data, and the transfer length.
  • step S2224 the FC chip # 2A transmits a data request (DR) to the cluster # 2 in response to the transfer instruction # 11.
  • CPU # 2A receives the data request.
  • step S2226 CPU # 2A acquires read data # 5 from memory # 2B based on the data request (DR).
  • step S2227 CPU # 2A transmits the acquired read data # 5 to FC chip # 2A.
  • the FC chip # 2A receives the read data # 5.
  • step S2228 the FC chip # 2A checks the block data 501 in the read data # 5 for errors based on the DIF CRC in the received read data # 5. At this time, if an error in the block data 501 is detected, the FC chip # 2A notifies the CPU 12 of the error.
  • the CPU 12 that is notified of the error may be either the cluster 1 or the cluster 2 CPU 12. Further, the error notification may be stored in any memory 13 of the cluster to which the error is notified.
  • step S2229 the FC chip # 2A updates the read data.
  • the FC chip # 2A creates the read data # 6 from the read data # 5.
  • the read data # 6 is data obtained by deleting the DIF code 503 from the read data # 5 (that is, data of only the block data 501).
  • step S2230 the FC chip # 2A transmits the read data # 6 to the host 2.
  • the host 2 receives the read data # 6.
  • the above process basically has the same effect as the first read process.
  • even the storage control device 1 including two or more clusters 10 having redundancy can identify a failed device.
  • two CPUs 12 in each of the two clusters 10 are used for data transfer based on the read request. Specifically, CPU # 1B that acquires read data from drive 31 via SAS chip # 1B, CPU # 1A and CPU # 2B that transfer data between clusters, and read data via FC chip # 2A CPU # 2A that transmits to the host 2 is used.
  • parallel processing becomes possible as described above, and rapid processing can be performed.
  • the other CPUs 12 can continue the processing, so that redundancy can be maintained and the CPU 12 with the failure can be identified.
  • the creation of the route information 610 is performed by the CPU # 1B, but may be performed by the CPU 1A #.
  • the CPU # 1B transmits only the read request to the CPU # 1A without executing S2212, 2213, and 1412.
  • CPU # 1A receives the read request, updates the value of the bit corresponding to itself (CPU # 1A) of route information 610 to “1”, and updates the updated route information 610 and the read request to CPU #. You may make it transmit to 2B.
  • the CPUs 12 that perform the process of creating (updating) the path information 610 can be distributed, and the load on the CPU # 1B is reduced.

Abstract

　各転送経路は、複数のＦＥ　Ｉ／ＦのうちのいずれかのＦＥ　Ｉ／Ｆと、複数のＢＥ　Ｉ／ＦのうちのいずれかのＢＥ　Ｉ／Ｆと、１以上のメモリのうちのいずれかの少なくとも１つのメモリと、１以上のプロセッサのうちの少なくとも１つのプロセッサとを含む。複数の転送経路のうちＩ／Ｏ要求を受信したＦＥ　Ｉ／Ｆを含む対象転送経路を介してＩ／Ｏ対象データが転送される。対象転送経路におけるプロセッサが、対象転送経路に含まれる物理デバイスを表す経路情報を生成し、経路情報を含む転送指示を、対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つに送信する。対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つが、転送指示に応答して、データエラーを検出するコードであり転送指示中の経路情報を含んだ保証コードをＩ／Ｏ対象データに付与する。

Description

ストレージ制御装置
　本発明は、ストレージシステムにおいて、障害の発生した物理デバイスを特定する技術に関する。
　ストレージ制御装置と物理記憶装置を備えるストレージシステムにおいて、ストレージ制御装置は、ホスト計算機から送信されたライト要求又はリード要求に応じて、物理記憶装置に対してデータのライト処理又はリード処理を行う。
　データのライト処理又はリード処理において、ストレージシステムの信頼性を確保するために、ストレージ制御装置が、データ保証機能を有する場合がある。データ保証機能として、対象データのデータエラーを検出する保証コードを生成し、データ転送において、対象データに保証コードを付加し、ライトデータまたはリードデータとして転送する技術が知られている。保証コードとしては、例えば、ＥＣＣ（ｅｒｒｏｒ　ｃｏｒｒｅｃｔｉｎｇ　ｃｏｄｅ）が知られている（特許文献１）。また、近年においては、保証コードの標準フォーマットとして、ストレージインタフェース技術委員会であるＴ１０が提唱する、ＤＩＦ（Ｄａｔａ　Ｉｎｔｅｇｒｉｔｙ　Ｆｉｅｌｄ）も知られている。
特開２０１１－２３２９１０号公報
　一方、ストレージシステムに障害が発生した場合、ストレージシステムの運用を継続するために、障害デバイス、つまりは障害の発生した物理デバイスを特定することが大切である。しかし、上述したデータ保証機能のみによっては、障害デバイスの特定は難しい。これは、ホスト計算機と物理記憶装置とに接続された複数のデータ転送経路のうち、障害デバイスを含むデータの転送経路の特定が困難だからである。
　上記課題を解決するために、本発明の一態様であるストレージ制御装置は、１以上の記憶デバイス及び１以上のホスト計算機に接続され、１以上のホスト計算機のうちのいずれかのホスト計算機からのＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）要求に応じて、Ｉ／Ｏ要求に従うＩ／Ｏ対象データのＩ／Ｏを１以上の記憶デバイスのうちのＩ／Ｏ先の記憶デバイスに対して行うＩ／Ｏ処理を実行する。ストレージ制御装置は、１以上のホスト計算機に接続された複数の転送経路に含まれる複数の物理デバイスを有する。複数の物理デバイスは、１以上のホスト計算機に接続された複数のフロントエンドインタフェースデバイス（ＦＥ　Ｉ／Ｆ）と、１以上の記憶デバイスに接続された複数のバックエンドインタフェースデバイス（ＢＥ　Ｉ／Ｆ）と、１以上のメモリと、１以上のプロセッサとを含む。各転送経路は、複数のＦＥ　Ｉ／ＦのうちのいずれかのＦＥ　Ｉ／Ｆと、複数のＢＥ　Ｉ／ＦのうちのいずれかのＢＥ　Ｉ／Ｆと、１以上のメモリのうちのいずれかの少なくとも１つのメモリと、１以上のプロセッサのうちの少なくとも１つのプロセッサとを含む。複数の転送経路のうちＩ／Ｏ要求を受信したＦＥ　Ｉ／Ｆを含んだ転送経路である対象転送経路を介してＩ／Ｏ対象データが転送される。対象転送経路におけるプロセッサが、対象転送経路に含まれる物理デバイスを表す経路情報を生成し、経路情報を含む転送指示を、対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つに送信する。対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つが、転送指示に応答して、データエラーを検出するコードであり転送指示中の経路情報を含んだ保証コードをＩ／Ｏ対象データに付与する。
　本発明の一態様によれば、ストレージシステム内で障害が発生した場合に、障害の発生した物理デバイスの特定を容易に行うことができる。
一実施例の計算機システムの構成を示す。 エラー回数テーブル２００を示す。 閾値テーブル３００を示す。 障害デバイステーブル４００を示す。 ＤＩＦのフォーマット５００の一例を示す。 経路情報６１０が組込まれたＤＩＦフォーマットを示す。 経路情報６１０の一例を示す。 第１のライト処理のフローチャートを示す。 転送指示＃１の一例を示す。 転送指示＃２の一例を示す。 第１のライト処理におけるライトデータの流れを示す。 ライト処理時のエラー検出処理のフローチャートである。 障害デバイス特定後処理のフローチャートである。 表示された障害デバイス一覧の情報の一例を示す 第２のライト処理のフローチャートを示す。 転送指示＃４の一例を示す。 転送指示＃５の一例を示す。 第２のライト処理におけるライトデータの流れを示す。 第１のリード処理のフローチャートを示す。 転送指示＃７の一例を示す。 転送指示＃８の一例を示す。 第１のリード処理におけるリードデータの流れを示す。 リード処理時のＳＡＳチップ１４によるエラー検出処理のフローチャートである。 リード処理時のＦＣチップに１１よるエラー検出処理のフローチャートである。 第２のリード処理のフローチャートを示す。 転送指示＃１０の一例を示す。 転送指示＃１０の一例を示す。 第２のリード処理におけるリードデータの流れを示す。
　なお、以後の説明では「ａａａテーブル」等の表現にて情報を説明するが、これら情報はテーブル等のデータ構造以外で表現されていてもよい。そのため、データ構造に依存しないことを示すために「ａａａテーブル」等について「ａａａ情報」と呼ぶことがある。
　さらに、各情報の内容を説明する際に、「識別情報」、「識別子」、「名」、「ＩＤ」という表現を用いるが、これらについてはお互いに置換が可能である。
　以後の説明では「プログラム」を主語として説明を行う場合があるが、プログラムはプロセッサによって実行されることで定められた処理をメモリ及び通信インタフェースを用いながら行うため、プログラムを主語とした処理の説明はプロセッサを主語とした説明としてもよい。また、そのプロセッサを含む装置が行う処理としてもよい。また、プログラムが行う処理の一部または全ては専用ハードウェアによって実現されてもよい。また、プログラムは、プログラム配布サーバや、計算機が読み取り可能な記憶メディアによって計算機にインストールされてもよい。
　各図において共通の要素については、同一の参照番号を付して説明する。また、共通の要素に関し、各要素を識別する場合には、数字の最後に＃１Ａ、＃２Ｂ等の個別の番号等を付して説明する。ただし、必要に応じて番号等を省略して説明する場合がある。
　以下、図面等を用いて、本発明の実施例について説明する。以下の実施例は本発明の内容の具体例を示すものであり、本発明がこの実施例に限定されるものではなく、本明細書に開示される技術的思想の範囲内において当業者による様々な変更および修正が可能である。
　以下、本実施例の計算機システムの構成について説明する。
　図１は、本実施例の計算機システムの構成を示す。
　計算機システムは、複数のホスト計算機（以下、単にホスト）２と、ストレージシステム１００とを有する。ストレージシステム１００は、複数のＪＢＯＤ（Ｊｕｓｔ　ａ　Ｂｕｎｃｈ　Ｏｆ　Ｄｉｓｋｓ）３と、ストレージ制御装置１とを有する。複数のホスト２は、例えば、ＳＡＮ（Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）を介して、それぞれストレージ制御装置１に接続される。また、複数のＪＢＯＤ３は、ストレージ制御装置１に接続される。図１によれば、複数のＪＢＯＤ列（直列に接続された１以上のＪＢＯＤ３）が、ストレージ制御装置１に接続される。計算機システム内での、ホスト２及びＪＢＯＤ３の数は、１つでもよい。
　複数のＪＢＯＤ３は、それぞれ、複数のドライブ３１と、複数のエクスパンダ３２とを有する。各ＪＢＯＤ３内部のドライブ３１及びエクスパンダ３２は１つでもよい。ＪＢＯＤ３は、エクスパンダ３２を介して、ストレージ制御装置１及び他のＪＢＯＤ３に接続される。ＪＢＯＤ３内部において、ドライブ３１とエクスパンダ３２が接続される。ドライブ３１は、物理記憶デバイスであり、本実施例では、ＳＡＳ（Ｓｅｒｉａｌ　Ａｔｔａｃｈｅｄ　Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）－ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）であるが、他の物理記憶デバイス、例えば、ＳＡＴＡ（Ｓｅｒｉａｌ　Ａｄｖａｎｃｅｄ　Ｔｅｃｈｎｏｌｏｇｙ　Ａｔｔａｃｈｍｅｎｔ）－ＨＤＤ等のハードディスクドライブであってもよいし、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等の半導体記憶デバイスであってもよい。ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ　Ａｒｒａｙｓ　ｏｆ　Ｉｎｅｘｐｅｎｓｉｖｅ　Ｄｉｓｋｓ）グループが、１つのＪＢＯＤ３における複数のドライブ３１、又は、複数のＪＢＯＤ３における複数のドライブ３１で構成されてもよい。１つのドライブ３１又は１つのＲＡＩＤグループを構成する複数のドライブ３１に基づき、１つ又は複数のＬＵ（Ｌｏｇｉｃａｌ　Ｕｎｉｔ）がホスト２に提供される。なお、ホスト２に提供されるＬＵは、ドライブ３１に基づくＬＵに代えて、仮想的なＬＵ（例えばＴｈｉｎ　Ｐｒｏｖｉｓｉｏｎｉｎｇに従うＬＵ）であってもよい。
　ストレージ制御装置１は、それぞれ独立した２つのストレージコントローラ１０により冗長化される。なお、以下では、各ストレージコントローラ１０をクラスタ１０と呼ぶ場合がある。各クラスタ１０は、同一の構成である。このため、以下は、クラスタ＃１の構成についてのみ説明する。しかし、２つのクラスタ１０は、別々の構成であってもよい。また、本実施例では、ストレージ制御装置１は、２つのクラスタ１０により冗長化されているが、これに限られない。ストレージ制御装置１は、３つ以上のクラスタ１０で冗長化されてもよいし、１つのクラスタ１０のみで構成されてもよい。
　クラスタ１０は、複数のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２と、複数のメモリ１３と、複数のＦＣ（Ｆｉｂｒｅ　Ｃｈａｎｎｅｌ）プロトコルチップ１１と、複数のＳＡＳプロトコルチップ１４とを有する。クラスタ１０の各部は、バスを介して互いに接続される。メモリ１３は、ストレージシステム１００を制御するためのプログラム及びデータを格納する。ＣＰＵ１２は、メモリ１３に格納されたプログラムに従ってストレージシステム１００を制御する。ＦＣプロトコルチップ１１は、ホスト２との間（フロントエンド）の通信を行う。ＳＡＳプロトコルチップ１４は、ＪＢＯＤ３のエクスパンダ３２に接続され、ＪＢＯＤ３との間（バックエンド）の通信を行う。以降の説明及び図面において、ＳＡＳプロトコルチップ１４をＳＡＳチップ１４と呼ぶことがある。また、以降の説明及び図面において、ＦＣプロトコルチップ１１をＦＣチップ１１と呼ぶことがある。なお、本実施例では、フロントエンドの通信インタフェースとしてＦＣチップ１１を、バックエンドの通信インタフェースとしてＳＡＳチップ１４をそれぞれ用いたが、これに限定されない。
　クラスタ１０同士が通信可能に接続されている。例えば、クラスタ＃１のＣＰＵ＃１Ａがクラスタ＃２のＣＰＵ＃２Ａに接続されており、クラスタ＃１のＣＰＵ＃１Ｂがクラスタ＃２のＣＰＵ＃２Ｂに接続されている。
　また、クラスタ＃１及び＃２のどちらからも、いずれのドライブ３１にアクセスできるように接続されている。ＳＡＳチップ＃１Ａから１以上のエクスパンダ３２を介してアクセスできるドライブ３１には、ＳＡＳ＃２Ａから別の１以上のエクスパンダ３２を介してアクセスすることもできる。
　各クラスタ１０のメモリ１３が、図２～図４に示すテーブルを含んだデータを記憶し、複数のクラスタ１０のメモリ１３内のデータが同期されてよい。例えば、一方のクラスタ１０のメモリ１３においてテーブルが作成又は更新された場合には、他方のクラスタ１０のメモリ１３において同じテーブルが作成又は更新されてよい。
　図２は、エラー回数テーブル２００を示す。
　エラー回数テーブル２００は、各物理デバイスのエラー回数を管理するテーブルである。具体的には、例えば、エラー回数テーブル２００には、ライト処理又はリード処理時において、ライトデータ又はリードデータにデータエラーが発生した場合に、それらのデータのデータ転送経路に存在する物理デバイスのエラー回数が記録される。エラー回数テーブル２００は、各クラスタ１０のメモリ１３にそれぞれ格納される。エラー回数テーブル２００は、ストレージシステム１００内における物理デバイス毎のエントリを有する。各エントリは、物理デバイスの種別を示す種別２０１と、物理デバイスのＩＤを示すＩＤ２０２と、物理デバイスのエラーが発生した回数を示すエラー回数２０３とを有する。
　図３は、閾値テーブル３００を示す。
　閾値テーブル３００は、各物理デバイスのエラー回数の閾値を管理するテーブルである。具体的には、例えば、閾値テーブル３００には、各物理デバイスの障害判定の基となる、エラー回数の閾値が設定される。閾値テーブル３００は、各クラスタ１０のメモリ１３にそれぞれ格納される。閾値テーブル３００は、ストレージシステム１００内における物理デバイス毎のエントリを有する。各エントリは、物理デバイスの種別を示す種別３０１と、物理デバイスのＩＤを示すＩＤ３０２と、物理デバイスのエラー回数の閾値を示す閾値３０３とを有する。
　図４は、障害デバイステーブル４００を示す。
　障害デバイステーブル４００は、障害のある物理デバイスを管理するためのテーブルである。具体的には、例えば、障害デバイステーブル４００には、各物理デバイスが障害デバイスであるか否かの識別情報が記録される。障害デバイステーブル４００は、各クラスタ１０のメモリ１３にそれぞれ格納される。障害デバイステーブル４００は、ストレージシステム１００内における物理デバイス毎のエントリを有する。各エントリは、物理デバイスの種別を示す種別４０１と、物理デバイスのＩＤを示すＩＤ４０２と、物理デバイスの名称を示す交換部位４０３とを有する。
　以下、本実施例における、ストレージシステム１００内部の物理デバイスの障害特定方法を説明する。
　本実施例では、物理デバイスの障害検出は、ライト処理又はリード処理等のデータ転送の際にライトデータ（ライト対象のデータ）又はリードデータ（リード対象のデータ）のような転送対象データに付加された経路情報を基に行われる。具体的には、例えば、転送対象データはブロックデータであり、このブロックデータには、データ転送の際の経路情報を含む保証コードとしてのＤＩＦデータが付加される。ＤＩＦデータによってブロックデータのエラーが検出されたことに基づき、そのＤＩＦデータ中の経路情報から物理デバイスを検出することができる。なお、本実施例では、ライトデータ又はリードデータは、ブロック単位で扱われるが、これに限られない。
　図５は、ＤＩＦのフォーマット５００の一例を示す。
　本実施例では、ＤＩＦのフォーマット５００は、５１２バイト（Ｂｙｔｅ０～５１１）のブロックデータ５０１に、８バイト（Ｂｙｔｅ５１２～５１９）のＤＩＦコード５０３が付加されてなる。ＤＩＦコード５０３は、例えば、２バイト（Ｂｙｔｅ５１２、５１３）のＤＩＦ　ＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）と、２バイト（Ｂｙｔｅ５１４、５１５）のＬｏｇｉｃａｌ　Ｂｌｏｃｋ　Ａｐｐｌｉｃａｔｉｏｎ　Ｔａｇと、２バイト（Ｂｙｔｅ５１６、５１７）のＬｏｇｉｃａｌ　Ｂｌｏｃｋ　Ｒｅｆｅｒｅｎｃｅ　Ｔａｇとからなる。
　ＤＩＦ　ＣＲＣは、データのビットエラーを検出するためのコードであり、５１２バイトのブロックデータ５０１に対するＣＲＣ計算結果が格納される。Ｌｏｇｉｃａｌ　Ｂｌｏｃｋ　Ａｐｐｌｉｃａｔｉｏｎ　Ｔａｇ及びＬｏｇｉｃａｌ　Ｂｌｏｃｋ　Ｒｅｆｅｒｅｎｃｅ　Ｔａｇは、ユーザが任意の値を設定可能である。本実施例では、Ｌｏｇｉｃａｌ　Ｂｌｏｃｋ　Ａｐｐｌｉｃａｔｉｏｎ　Ｔａｇに、１以上のブロックデータ５０１を転送する際のブロックデータ５０１の転送順序が格納される。また、本実施例では、図６に示すように、Ｌｏｇｉｃａｌ　Ｂｌｏｃｋ　Ｒｅｆｅｒｅｎｃｅ　Ｔａｇの一部又は全部に、経路情報６１０が格納される。
　図７は、経路情報６１０の一例を示す。
　経路情報６１０は、データ転送の際に、ライト（リード）要求及びライト（リード）データに基づき、ＣＰＵ１２により作成される。経路情報６１０は、ストレージ制御装置１内の各物理デバイスが転送対象データの転送経路に含まれる否かを示す情報である。具体的には、例えば、経路情報６１０を構成する各ビットに、ストレージ制御装置１内の物理デバイスに対応づけられており、転送経路に含まれる物理デバイスに対応するビットは「１」とされ、転送経路に含まれない物理デバイスに対応するビットは「０」とされる。なお、データ転送の際の各段階において、ＣＰＵ１２は、経路情報６１０を作成又は更新してよい。この際、ＣＰＵ１２は、各段階においてのライト（リード）要求、ライト（リード）データ等から転送経路に含まれる一部の物理デバイスを算出してもよいし、転送経路に含まれるすべての物理デバイスを算出してもよい。
　図８は、第１のライト処理のフローチャートを示す。
　第１のライト処理は、ホスト２からのライト要求に基づくライトデータが、２つのクラスタ１０のうちの１つのクラスタ１０を通って、ドライブ３１に書き込まれるまでの処理である。なお、以下では、本実施例の第１のライト処理における転送経路（ホスト２からドライブ３１までのデータ転送経路）は、ＦＣチップ＃１Ａ、ＣＰＵ＃１Ａ、メモリ＃１Ａ、ＣＰＵ＃１Ｂ、及び、ＳＡＳチップ＃１Ａを通る転送経路であるとするが、これに限られない。
　ステップＳ８０１で、ホスト２は、ストレージシステム１００に対し、ライト先のＬＵのＬＵＮ（Ｌｏｇｉｃａｌ　Ｕｎｉｔ　Ｎｕｍｂｅｒ）とＬＢＡ（Ｌｏｇｉｃａｌ　Ｂｌｏｃｋ　Ａｄｄｒｅｓｓ）を指定したライト要求（Ｗｒｉｔｅ　Ｒｅｑｕｅｓｔ）（ＷＲ）を送信する。ＦＣチップ＃１Ａが、そのライト要求を受信する。
　ステップＳ８０２で、ＦＣチップ＃１Ａは、ホスト２からのライト要求（ＷＲ）に基づき、転送先のＣＰＵ＃１Ａを算出する。そして、ＦＣチップ＃１Ａは、ＣＰＵ＃１Ａに対してライト要求を転送する。ＣＰＵ＃１Ａが、そのライト要求を受信する。
　ステップＳ８０３で、ＣＰＵ＃１Ａは、受信したライト要求（ＷＲ）に基づき、経路情報６１０を作成する。具体的には、例えば、ＣＰＵ＃１Ａは、ライト要求から、ライト要求に付随するライトデータの格納先のメモリ＃１Ａを算出する。そして、ＣＰＵ＃１Ａは、経路情報６１０における、ライト要求の送信元のＦＣチップ＃１Ａに対応したビットの値と、自身（ＣＰＵ＃１Ａ）に対応したビットの値と、メモリ＃１Ａに対応したビットの値を、それぞれ「１」に更新する。
　ステップＳ８０４で、ＣＰＵ＃１Ａは、データ転送指示（以下、転送指示）＃１を作成し、その転送指示＃１をＦＣチップ＃１Ａに送信する。ＦＣチップ＃１Ａが、転送指示＃１を受信する。転送指示＃１には、経路情報６１０が埋め込まれる。転送指示＃１の一例を図９ａに示す。転送指示＃１は、Ｓ８０２で受信したライト要求に基づくライトデータの転送を指示するコマンドである。具体的には、例えば、転送指示＃１には、ライトを指示するコマンド、ライトデータの転送元のアドレス、ライトデータの転送先のアドレス、ライトデータの転送長が格納されるとともに、ＤＩＦコード５０３の一部又は全部が付加される。付加されたＤＩＦコード５０３には、Ｓ８０３で作成した経路情報６１０が埋め込まれる。ＦＣチップ＃１Ａは、自身の図示しないメモリに転送指示＃１を一時的に格納する。
　ステップＳ８０５で、ＦＣチップ＃１Ａは、転送指示＃１に応答して、ライトデータのデータ要求（Ｄａｔａ　Ｒｅｑｕｅｓｔ）（ＤＲ）をホスト２に送信する。ホスト２が、そのデータ要求を受信する。
　ステップＳ８０６で、ホスト２は、データ要求（ＤＲ）に基づくライトデータ（ライトデータ＃１）をＦＣチップ＃１Ａに送信する。ＦＣチップ＃１Ａが、ライトデータ＃１を受信する。ホスト２から送信されるライトデータ＃１は、ブロックデータ５０１のみのデータである。
　ステップＳ８０７で、ＦＣチップ＃１Ａは、ライトデータを更新する。換言すると、ＦＣチップ＃１Ａは、ライトデータ＃１からライトデータ＃２を作成する。具体的には、例えば、ライトデータ＃２は、ＤＩＦのフォーマット５００に基づき、ライトデータ＃１にＤＩＦコード５０３を付加したデータである。ＤＩＦコード５０３は、例えば、Ｓ８０４で受信した転送指示＃１に付加されたＤＩＦコード５０３である。
　ステップＳ８０８で、ＦＣチップ＃１Ａは、Ｓ８０２でのライト要求からの算出結果に基づき、ＣＰＵ＃１Ａにライトデータ＃２を送信する。ＣＰＵ＃１Ａが、ライトデータ＃２を受信する。
　ステップＳ８０９で、ＣＰＵ＃１Ａは、Ｓ８０２でのライト要求からの算出結果に基づき、メモリ＃１Ａにライトデータ＃２を格納する。
　ステップＳ８１０で、ＣＰＵ＃１Ａは、ライトデータ＃２中の経路情報６１０を更新する。具体的には、例えば、ＣＰＵ＃１Ａは、経路情報６１０について、ＣＰＵ＃１Ｂに対応するビットの値を「１」に更新する。本実施例では、例えば、ＣＰＵ＃１Ａが、ホスト２からＦＣチップ１１を介してライト要求及びライトデータを受信するＣＰＵ１２であり、ＣＰＵ＃１Ｂが、ＳＡＳチップ１３を介してライトデータをドライブ３１に書き込むＣＰＵ１２と規定している。このため、ＣＰＵ＃１Ａは、経路情報６１０のＣＰＵ＃１Ｂに対応するビットの値を「１」に更新する。なお、ＣＰＵ＃１Ａ、＃１Ｂのそれぞれ役割は、どのように規定されていてもよいし、１つのＣＰＵ１２がすべての役割を担ってもよい。
　ステップＳ８１１で、ＣＰＵ＃１Ａは、Ｓ８１０で更新した経路情報６１０をＣＰＵ＃１Ｂに送信する。ＣＰＵ＃１Ｂが、その経路情報６１０を受信する。
　ステップＳ８１２で、ＣＰＵ＃１Ａは、Ｓ８０２で受信したライト要求（ＷＲ）をＣＰＵ＃１Ｂに転送する。ＣＰＵ＃１Ｂが、そのライト要求を受信する。
　ステップＳ８１３で、ＣＰＵ＃１Ｂは、Ｓ８１１で受信した経路情報６１０を更新する。具体的には、例えば、ＣＰＵ＃１Ｂは、ライト要求に基づき、ライトデータの送信先のＳＡＳチップ＃１Ａ及びライトデータが格納されるドライブ３１の物理記憶領域を算出する。そして、ＣＰＵ＃１Ｂは、経路情報６１０における、ＳＡＳチップ＃１Ａに対応するビットの値を「１」に更新する。
　ステップＳ８１４で、ＣＰＵ＃１Ｂは、転送指示＃２を作成し、その転送指示＃２をＳＡＳチップ＃１Ａに送信する。ＳＡＳチップ＃１Ａが、転送指示＃２を受信する。転送指示＃２は、Ｓ８１２で受信したライト要求（ＷＲ）に基づくライトデータの転送を指示するコマンドである。転送指示＃２の一例を図９ｂに示す。具体的には、例えば、転送指示＃２には、転送指示＃１と同様に、ライトデータのライトを指示するコマンド、ライトデータの転送元のアドレス、ライトデータの転送先のアドレス、ライトデータの転送長が格納されるとともに、ＤＩＦコード５０３が付加される。転送指示＃２のＤＩＦコード５０３の一部に、Ｓ８１３で更新した経路情報６１０が埋め込まれる。ＳＡＳチップ＃１Ａは、自身の図示しないメモリに転送指示＃２を一時的に格納する。
　ステップＳ８１５で、ＳＡＳチップ＃１Ａは、転送指示＃２に応答して、ライトデータのデータ要求ＤＲ）をＣＰＵ＃１Ｂに送信する。ＣＰＵ＃１Ｂが、そのデータ要求を受信する。
　ステップＳ８１６で、ＣＰＵ＃１Ｂは、Ｓ８１５のデータ要求（ＤＲ）に基づき、ライトデータ＃２をメモリ＃１Ａから取得する。
　ステップＳ８１７で、ＣＰＵ＃１Ｂは、データ要求（ＤＲ）の送信元のＳＡＳチップ＃１Ａに、ライトデータ＃２を送信する。ＳＡＳチップ＃２が、ライトデータ＃２を受信する。
　ステップＳ８１８で、ＳＡＳチップ＃１Ａは、受信したライトデータ＃２中のＤＩＦ　ＣＲＣに基づき、ライトデータ＃２中のブロックデータ５０１のエラーをチェックする。このとき、ブロックデータ５０１のエラーが検出された場合は、ＳＡＳチップ＃１Ａは、ＣＰＵ＃１Ａ（及び／又は＃１Ｂ）に対しエラーを通知する。なお、エラー通知は、メモリ１３に格納されてよい。
　ステップＳ８１９で、ＳＡＳチップ＃１Ａは、ライトデータを更新する。換言すると、ＳＡＳチップ＃１Ａは、ライトデータ＃２からライトデータ＃３を作成する。具体的には、例えば、ライトデータ＃３は、ライトデータ＃２に付加されたＤＩＦコード５０３を更新したデータである。ＳＡＳチップ＃１Ａは、ライトデータ＃２の経路情報６１０における、自身（ＳＡＳチップ＃１Ａ）に対応したビットの値を「１」に更新することで、その経路情報６１０を更新する。
　ステップＳ８２０で、ＳＡＳチップ＃１Ａは、ライトデータ＃３をデータ格納先のドライブ（以下、図８の説明において「対象ドライブ」）３１に送信する。対象ドライブ３１が、ライトデータ＃３を受信する。
　ステップＳ８２１で、対象ドライブ３１は、ライトデータ＃３を自身の物理記憶領域に格納する。なお、この際、対象ドライブ３１の図示しないドライブコントローラは、ＤＩＦ　ＣＲＣに基づき、ライトデータ＃３中のブロックデータ５０１のエラーチェックを行ってもよい。
　上記処理では、ホスト２から受信したライトデータ（本実施例では、ライトデータ＃１として説明した、ブロックデータ５０１のみのライトデータ）に、ＤＩＦ　ＣＲＣを含むＤＩＦコード５０３が付加されて、ライトデータ及びそれに付加されたＤＩＦコード５０３が、ストレージシステム１内の転送経路を流れる。ＤＩＦコード５０３が付加されたライトデータ（すなわち、本実施例では、ライトデータ＃２及び＃３）においては、転送経路の情報である経路情報６１０がＤＩＦコード５０３に埋め込まれる。そして、ＤＩＦコード５０３中のＤＩＦ　ＣＲＣを使用したチェックによりにブロックデータ５０１のエラーが検出されたときに、そのＤＩＦコード５０３中の経路情報６１０から、そのライトデータの転送経路が特定される。転送経路に含まれる各物理デバイスが、エラー原因の候補である。つまり、ライトデータをエラーに導いた物理デバイスの候補を特定することができる。なお、上記処理においては、転送経路に含まれる物理デバイスとして、ストレージ制御装置１が有する物理デバイスのみならず、ドライブ３１も含まれてよい。このため、ストレージ制御装置１は、自身内部の障害のみならず、ドライブ３１の障害も検出可能となる。
　上記処理では、経路情報６１０を含む転送指示は、ＣＰＵ１２が作成し、その経路情報６１０を含むＤＩＦコード５０３のブロックデータ５０１への付加及びブロックデータ５０１のエラーチェックは、フロントエンド又はバックエンドの通信インタフェースとしてのＦＣチップ１１又はＳＡＳチップ１３が行っている。このように、経路情報６１０を含むＤＩＦコード５０３のブロックデータへの付加及びデータのエラーチェックを、ＦＣチップ１１又はＳＡＳチップ１３が行うことで、ＣＰＵ１２の負荷を低減することができる。
　また、上記処理では、ドライブ３１には、経路情報６１０を含むＤＩＦコード５０３を含んだライトデータ＃３が格納されている。ライトデータ＃３は、第１のライト処理時の転送経路に含まれるすべての物理デバイスが特定可能である。このため、そのデータ（ライトデータ＃３）を読み出す際にも、ライト処理時の転送経路に含まれるすべての物理デバイスを特定することができる。
　なお、上記処理では、ライト要求に基づくデータ転送において、１つのクラスタ１０内の２つのＣＰＵ１２が用いられる。具体的には、ホスト２からＦＣチップ＃１Ａを介してライトデータを受信するＣＰＵ＃１Ａと、そのライトデータをＳＡＳチップ＃１Ａを介してドライブ３１に書き込むＣＰＵ＃１Ｂとが用いられる。このように、２つのＣＰＵ１２の役割を分けることで、上記のように並列処理が可能となり、迅速な処理を行うことができる。また、何れか一方のＣＰＵ１２に障害に発生したとしても、他方のＣＰＵ１２が処理を継続することができるため、冗長性を保つことができると共に、障害のあるＣＰＵ１２を特定することができる。
　図１１は、ライト処理時のエラー検出処理のフローチャートである。
　エラー検出処理は、第１のライト処理のＳ８１８で、ライトデータに含まれるブロックデータ５０１のエラーが検出されＳＡＳチップ１４により、エラー検出された旨がＣＰＵ１２に通知された場合に、その通知先のＣＰＵ１２又はそのＣＰＵ１２より処理を依頼されたＣＰＵ１２によって実行される。この処理は、ブロックデータ５０１にエラーのあるライトデータの転送経路に存在する物理デバイスを検知する処理である。
　ステップＳ１１０１で、ＣＰＵ１２は、エラーを検出したＳＡＳチップ１３からエラー通知を受信する。具体的には、例えば、ＳＡＳチップ１３により、メモリ１３にエラー通知が格納されており（Ｓ８１８参照）、ＣＰＵ１２は、メモリ１３からエラー通知を取得する。なお、エラー通知が格納されるメモリ１３は、メモリ＃１Ａ及び＃１Ｂのいずれであってもよい。
　ステップＳ１１０３で、ＣＰＵ１２は、エラー回数テーブル２００を更新する。具体的には、例えば、ＣＰＵ１２は、エラーの通知元のＳＡＳチップ１３及び自身（ＣＰＵ１２）について、エラー回数テーブル２００のエラー回数２０３を１つ増やす。
　ステップＳ１１０５で、ＣＰＵ１２は、エラーが検出されたライトデータに対応するライト要求を特定する。具体的には、例えば、ＣＰＵ１２は、Ｓ１１０１で取得したエラー通知に含まれる情報に基づき、ライト要求を特定する。
　ステップＳ１１０７で、ＣＰＵ１２は、Ｓ１１０５で特定したライト要求に基づき、ライトデータ（図８の例では、ライトデータ＃２）が格納されたメモリ１３を特定する。具体的には、例えば、ＣＰＵ１２は、ライト要求からライトデータを格納するメモリ１３のアドレスを計算し、計算結果に基づきメモリ１３を特定する。
　ステップＳ１１１３で、ＣＰＵ１２は、特定したライトデータの経路情報６１０をメモリ１３から取得する。具体的には、例えば、ＣＰＵ１２は、Ｓ１１０７で特定したメモリ１３に格納されたＳ１１０５で特定されたライトデータに付された経路情報６１０を取得する。
　ステップＳ１１１５で、ＣＰＵ１２は、エラー回数テーブル２００を更新する。具体的には、例えば、ＣＰＵ１２は、Ｓ１１１３で取得した経路情報（ライトデータに付された経路情報）６１０でビットが１である全ての物理デバイスについて、エラー回数テーブル２００のエラー回数２０３を１つ増やす。
　ステップＳ１１１７で、ＣＰＵ１２は、障害デバイスを検出する。具体的には、例えば、ＣＰＵ１２は、閾値テーブル３００及びエラー回数テーブル２００に基づき、エラー回数２０３が閾値を超える物理デバイスの種別２０１（３０１）及びＩＤ２０２（３０２）を検出する。
　ステップＳ１１１９で、ＣＰＵ１２は、Ｓ１１１７において障害デバイスが検出されたか否かを判定する。判定の結果が真の場合は（Ｓ１１１９でＹｅｓ）、ＣＰＵ１２は、ステップＳ１１２０に処理を進め、障害デバイス特定後処理を実行し、処理を終了する。一方、判定の結果が偽の場合は（Ｓ１１１９でＮｏ）、ＣＰＵ１２は、処理を終了する。
　上記処理では、データエラーが検出されたライトデータの転送経路に存在する全ての物理デバイスについて、エラー回数テーブル２００のエラー回数２０３を増加させる。これにより、物理デバイス毎のエラー回数を把握することができる。そして、エラー回数テーブル２００及び閾値テーブル３００に基づき、エラー回数２０３が、予め設定された閾値３０３を超える物理デバイスを検出する。これにより、エラーが検出されたライトデータの転送経路に存在する全ての物理デバイスでなく、エラーが検出される確率の高い物理デバイス、つまり障害デバイスである可能性の高い物理デバイスを特定することができる。
　なお、上記処理では、Ｓ１１１７において、閾値テーブル３００及びエラー回数テーブル２００に基づき障害デバイスを検出していたが、これに限られない。例えば、ＣＰＵ１２は、全物理デバイスのエラー回数の平均値又は中央値を算出し、エラー回数が平均値又は中央値を超える物理デバイスを障害デバイスとして検出してもよい。
　図１２は、障害デバイス特定後処理のフローチャートである。
　障害デバイス特定後処理は、エラー検出処理のＳ１１２０で実行され、障害デバイスをストレージシステム１００から隔離する処理である。
　Ｓ１２０１で、ＣＰＵ１２は、ストレージシステム１００から障害デバイスを隔離する。具体的には、ＣＰＵ１２は、障害デバイス（エラー検出処理において障害の検出された物理デバイス）が、以降のデータ転送処理で転送経路に含まれないように制御する。具体的には、例えば、ＣＰＵ１２は、障害デバイステーブル４００を参照し、エラー検出処理において検出された物理デバイスの種別４０１及びＩＤ４０２から、交換部位４０３を特定する。そして、特定した物理デバイス（交換部位４０３）の状態を障害とすることで、以後、その物理デバイスが転送経路に含まれないようになる。例えばＣＰＵ＃１Ａが障害デバイスとなった場合、ＣＰＵ＃１Ａが転送経路に含まれず、ＣＰＵ＃１Ｂが、ＣＰＵ＃１Ａの機能を担ってよい。
　Ｓ１２０３で、ＣＰＵ１２は、ホスト２のユーザ（又は、ストレージシステム１００の図示しない管理計算機を使用する管理者）に対し、障害デバイスを通知する。具体的には、例えば、ＣＰＵ１２は、障害デバイステーブル４００を参照し、ストレージシステム１００内の障害デバイスを識別する情報を生成し、その情報をホスト２（又は図示しない管理計算機）に表示するよう送信する。その情報は、例えば、ストレージシステム１００内の全物理デバイスとそれぞれの状態を表すデバイス一覧である。表示されるデバイス一覧の一例を、図１３に示す。そのデバイス一覧によれば、障害デバイスであるＦＣチップ＃２Ａ（ＦＣ　２Ａ）の状態が「異常」となっている。
　上記処理により、障害デバイスをストレージシステム１００から隔離することができるとともに、ユーザに障害デバイスを通知することができる。
　図１７は、第１のリード処理のフローチャートを示す。
　第１のリード処理は、ホスト２からのリード要求をストレージシステム１００が受けた場合に、リード要求に基づくリードデータをドライブ３１から読み出し、２つのクラスタのうちの１つのクラスタ１０を通ってホスト２に送信されるまでの処理である。なお、以下では、本実施例の第１のリード処理における転送経路（ホスト２からドライブ３１までの転送経路）は、クラスタ＃１の、ＦＣチップ＃１Ａ、ＣＰＵ＃１Ａ、メモリ＃１Ｂ、ＣＰＵ＃１Ｂ、及び、ＳＡＳチップ＃１Ｂを通る転送経路であるとするが、これに限られない。
　ステップＳ１７０１で、ホスト２は、ストレージシステム１００に対し、リード先のＬＵのＬＵＮとＬＢＡを指定したリード要求（Ｒｅａｄ　Ｒｅｑｕｅｓｔ）（ＲＲ）を送信する。ＦＣチップ＃１Ａが、そのリード要求を受信する。
　ステップＳ１７０２で、ＦＣチップ＃１Ａは、受信したリード要求に基づき、転送先のＣＰＵ＃１Ｂを算出する。そして、ＦＣチップ＃１Ａは、そのリード要求をＣＰＵ＃１Ｂに転送する。ＣＰＵ＃１Ｂが、そのリード要求を受信する。
　ステップＳ１７０３で、ＣＰＵ＃１Ｂは、受信したリード要求に基づき、経路情報６１０を作成する。具体的には、例えば、ＣＰＵ＃１Ｂは、リード要求から、リードデータの格納先のドライブ（以下、図１７の説明において、「対象ドライブ」）３１、対象ドライブ３１にアクセスするためのＳＡＳチップ１４、及び対象ドライブ３１から読み出したリードデータを一時的に記憶するメモリ（以下、図１７の説明において、「対象メモリ」）１２のアドレスを算出する。そして、ＣＰＵ＃１Ｂは、経路情報６１０における、対象ドライブ３１から対象メモリ１２までの経路に属する物理デバイス（つまり、ＳＡＳチップ＃１Ｂ、ＣＰＵ＃１Ｂ及びメモリ＃１Ｂ）に対応したビットの値を、それぞれ「１」に更新する。
　ステップＳ１７０４で、ＣＰＵ＃１Ｂは、転送指示＃７を作成し、その転送指示＃７をＳＡＳチップ＃１Ａに送信する。ＳＡＳチップ＃１Ａが、転送指示＃７を受信する。転送指示＃７は、Ｓ１７０２で受信したリード要求に基づくリードデータの転送を指示するコマンドである。転送指示＃７の一例を図１８ａに示す。具体的には、例えば、転送指示＃７には、リードを指示するコマンド、リードデータの転送元のアドレス、リードデータの転送先のアドレス、リードデータの転送長が格納されるとともに、ＤＩＦコード５０３が付加される。付加されたＤＩＦコード５０３の一部には、Ｓ１７０３で作成した経路情報６１０が埋め込まれる。ＦＣチップ＃１Ａは、自身の図示しないメモリに転送指示＃１を一時的に格納する。
　ステップＳ１７０５で、ＳＡＳチップ＃１Ｂは、転送指示＃７に応答して、リードデータのデータ要求（ＤＲ）を対象ドライブ３１に送信する。対象ドライブ３１が、そのデータ要求を受信する。
　ステップＳ１７０６で、対象ドライブ３１は、データ要求に基づくリードデータ（リードデータ＃１）をＳＡＳチップ＃１Ｂに送信する。ＳＡＳチップ＃１Ｂが、リードデータ＃１を受信する。リードデータ＃１は、図１９に示すように、ブロックデータ５０１に、経路情報６１０を埋め込んだＤＩＦコード５０３が付加された状態で対象ドライブ３１の物理記憶領域に格納されている。具体的には、例えば、リードデータ＃１は、その経路情報６１０に、ライト処理時の転送経路に含まれるすべての物理デバイスを示す情報が記憶されている（例えば、リードデータ＃１は、第１のライト処理における、ライトデータ＃３と同様のデータである。）。
　ステップＳ１７０７で、ＳＡＳチップ＃１Ｂは、受信したリードデータ＃１中のＤＩＦ　ＣＲＣに基づき、リードデータ＃１中のブロックデータ５０１のエラーをチェックする。なお、ブロックデータ５０１のエラーが検出された場合は、ＳＡＳチップ＃１Ｂは、ＣＰＵ１２に対しエラーを通知する。エラーが通知されるＣＰＵ１２は、ＣＰＵ＃１Ａ及び＃１Ｂのうちのいずれであってもよい。また、エラー通知は、メモリ１３に格納されてよい。
　ステップＳ１７０８で、ＳＡＳチップ＃１Ｂは、リードデータ＃１を更新する。換言すると、ＳＡＳチップ＃１Ｂは、リードデータ＃１からリードデータ＃２を作成する。具体的には、例えば、図１９に示すように、リードデータ＃２は、リードデータ＃１に付加されたＤＩＦコード５０３の経路情報６１０を更新したデータである。図１９の例においては、リードデータ＃２中の経路情報６１０では、リードデータ＃１の経路情報６１０に含まれる物理デバイス（ＳＡＳチップ＃１Ａ、ＣＰＵ＃１Ａ、メモリ＃１Ａ、ＣＰＵ＃１Ｂ、及び、ＦＣチップ＃１Ａ）に対応するビットの値と、Ｓ１７０４で受信した転送指示＃７中の経路情報６１０に含まれる物理デバイス（ＳＡＳチップ＃１Ｂ、ＣＰＵ＃１Ｂ、及び、メモリ＃１Ｂ）に対応するビットの値が、それぞれ「１」とされている。
　ステップＳ１７０９で、ＳＡＳチップ＃１Ｂは、リードデータ＃２に含まれる経路情報６１０に基づき、リードデータ＃２をＣＰＵ＃１Ｂに送信する。ＣＰＵ＃１Ｂは、リードデータ＃２を受信する。
　ステップＳ１７１０で、ＣＰＵ＃１Ｂは、リードデータ＃２に含まれる経路情報６１０に基づき、リードデータ＃２をメモリ＃１Ｂに格納する。
　ステップＳ１７１１で、ＣＰＵ＃１Ｂは、経路情報６１０を更新する。具体的には、例えば、ＣＰＵ＃１Ｂは、経路情報６１０において、ＣＰＵ＃１Ａに対応するビットの値を「１」に更新する。本実施例では、例えば、第１のリード処理においては、ＣＰＵ＃１Ｂが、ドライブ３１からＳＡＳチップ１３を介してメモリ＃１Ｂにリードデータを読み出すＣＰＵ１２であり、ＣＰＵ＃１Ａが、メモリ＃１Ｂからリードデータを読み出しＦＣチップ１１を介してホスト２に送信するＣＰＵ１２であると規定している。このため、ＣＰＵ＃１Ｂは、経路情報６１０のＣＰＵ＃１Ａに対応するビットの値を「１」に更新する。なお、ＣＰＵ＃１Ａ、＃１Ｂのそれぞれ役割は、どのように規定されていてもよいし、１つのＣＰＵ１２がすべての役割を担ってもよい。
　ステップＳ１７１２で、ＣＰＵ＃１Ｂは、Ｓ１７１１で更新した経路情報６１０をＣＰＵ＃１Ａに送信する。ＣＰＵ＃１Ａが、その経路情報６１０を受信する。
　ステップＳ１７１３で、ＣＰＵ＃１Ｂは、Ｓ１７０２で受信したリード要求（ＲＲ）をＣＰＵ＃１Ａに転送する。ＣＰＵ＃１Ａが、そのリード要求を受信する。
　ステップＳ１７１４で、ＣＰＵ＃１Ａは、転送指示＃８を作成し、その転送指示＃８をＦＣチップ＃１Ａに送信する。ＦＣチップ＃１Ａが、転送指示＃８を受信する。転送指示＃８は、Ｓ１７１３で受信したリード要求（ＲＲ）に基づくリードデータの転送を指示するコマンドである。転送指示＃８の一例を図１８ｂに示す。転送指示＃８には、例えば、経路情報６１０を含むＤＩＦコード５０３が付加されず、リードを指示するコマンドと、リードデータの転送元及び転送先のアドレスと、転送長のみが含まれる。
　ステップＳ１７１５で、ＦＣチップ＃１Ａは、転送指示＃８に応答して、リードデータのデータ要求（ＤＲ）をＣＰＵ＃１Ａに送信する。ＣＰＵ＃１Ａが、そのデータ要求を受信する。
　ステップＳ１７１６で、ＣＰＵ＃１Ａは、データ要求（ＤＲ）に基づき、リードデータ＃２をメモリ＃１Ａから取得する。
　ステップＳ１７１７で、ＣＰＵ＃１Ａは、データ要求（ＤＲ）の送信元のＦＣチップ＃１Ａに、リードデータ＃２を送信する。ＦＣチップ＃１Ａが、リードデータ＃２を受信する。
　ステップＳ１７１８で、ＦＣチップ＃１Ａは、受信したリードデータ＃２中のＤＩＦ　ＣＲＣに基づき、リードデータ＃２中のブロックデータ５０１のエラーをチェックする。このとき、ブロックデータ５０１のエラーが検出された場合は、ＦＣチップ＃１Ａは、ＣＰＵ１２に対しエラーを通知する。エラーが通知されるＣＰＵ１２は、ＣＰＵ＃１Ａ及び＃１Ｂのうちのいずれであってもよい。また、エラー通知は、メモリ１３に格納されてよい。
　ステップＳ１７１９で、ＦＣチップ＃１Ａは、リードデータを更新する。換言すると、ＦＣチップ＃１Ａは、リードデータ＃２からリードデータ＃３を作成する。具体的には、例えば、図１９に示すように、リードデータ＃３は、リードデータ＃２からＤＩＦコード５０３を削除したデータ（つまり、ブロックデータ５０１のみのデータ）である。
　ステップＳ１７２０で、ＳＡＳチップ＃１Ａは、リードデータ＃３をホスト２に送信する。
　上記処理では、ストレージシステム１内を転送されるリードデータにおいては、ブロックデータ５０１にＤＩＦ　ＣＲＣを含むＤＩＦコード５０３が付加されている。リードデータ（本実施例では、リードデータ＃２及び＃３）においては、転送経路の情報である経路情報６１０がＤＩＦコード５０３に埋め込まれる。そして、ＤＩＦコード５０３中のＤＩＦ　ＣＲＣを使用したチェックによりブロックデータ５０１のエラーが検出されたときに、そのＤＩＦコード５０３中の経路情報６１０から、そのリードデータの転送経路が特定される。転送経路に含まれる各デバイスが、エラー原因候補である。つまり、リードデータをデータエラーに導いた物理デバイスの候補を特定することができる。なお、上記処理においては、転送経路に含まれる物理デバイスとして、ストレージ制御装置１が有する物理デバイスのみならず、ドライブ３１も含まれてよい。このため、ストレージ制御装置１は、自身内部の障害のみならず、ドライブ３１の障害も検出可能となる。
　上記処理では、経路情報６１０を含む転送指示は、ＣＰＵ１２が作成し、その経路情報６１０を含むＤＩＦコード５０３のブロックデータへの付加及びブロックデータ５０１のエラーチェックは、フロントエンド又はバックエンドの通信インタフェースとしてのＦＣチップ１１又はＳＡＳチップ１４が行っている。このように、経路情報６１０を含むＤＩＦコード５０３のブロックデータへの付加及びデータのエラーチェックを、ＦＣチップ１１又はＳＡＳチップ１４が行うことで、ＣＰＵ１２の負荷を低減することができる。
　また、上記処理では、ドライブ３１には、ライト処理時の転送経路に存在する物理デバイスが記録された経路情報６１０を含むデータが格納されている。このため、そのデータを読み出す際にも、ライト処理時の転送経路に含まれるすべての物理デバイスを特定することができる。
　上記処理では、リード要求に基づくデータ転送において、１つのクラスタ１０内の２つのＣＰＵ１２が用いられる。具体的には、ドライブ３１からＳＡＳチップ＃１Ｂを介してリードデータを受信するＣＰＵ＃１Ｂと、そのリードデータをＦＣチップ＃１Ａを介してホスト２に送信するＣＰＵ＃１Ａとが用いられる。このように、２つのＣＰＵ１２の役割を分けることで、上記のように並列処理が可能となり、迅速な処理を行うことができる。また、何れか一方のＣＰＵ１２に障害に発生したとしても、他方のＣＰＵ１２が処理を継続することができるため、冗長性を保つことができると共に、障害のあるＣＰＵ１２を特定することができる。
　なお、上記処理では、経路情報６１０の作成は、ＣＰＵ＃１Ｂが行っていたが、ＣＰＵ１Ａ＃が行ってもよい。この場合、例えば、ＣＰＵ＃１Ｂは、Ｓ１７１０でリードデータ＃２をメモリ＃１Ｂに格納した後、Ｓ１７１１及び１７１２を実行せずに、リード要求のみをＣＰＵ＃１Ａに送信する（Ｓ１７１３）。そして、ＣＰＵ＃１Ａが、リード要求を受信し、経路情報６１０の自身（ＣＰＵ＃１Ａ）に対応するビットの値を「１」に更新するようにしてもよい。これにより、経路情報６１０の作成（更新）処理を行うＣＰＵ１２を分散でき、ＣＰＵ＃１Ｂの負荷が軽減される。
　図２０は、ＳＡＳチップ１４による、リード処理時のエラー検出処理のフローチャートである。
　エラー検出処理は、第１のリード処理のＳ１７０７で、リードデータに含まれるブロックデータ５０１のエラーを検出したＳＡＳチップ１２により、エラー通知をＣＰＵ１２が受信した場合に実行される。この処理は、ブロックデータ５０１にエラーのあるリードデータの転送経路に存在する物理デバイスを検知する処理である。
　ステップＳ２００１で、ＣＰＵ１２は、エラーを検出したＳＡＳチップ１３からエラー通知を受信する。具体的には、例えば、ＳＡＳチップ１３により、メモリ１３にエラー通知が格納されており（図１７のＳ１７０７参照）、ＣＰＵ１２は、メモリ１３からエラー通知を取得する。なお、エラー通知を格納するメモリ１３は、メモリ＃１Ａ及び＃１Ｂのいずれのメモリ１３であってもよい。また、本実施例では、メモリ１２からエラー通知を取得するＣＰＵ１２は、ＳＡＳチップ１４からリードデータ＃２を受信したＣＰＵ１２とするが、これに限られない。
　ステップＳ２００３で、ＣＰＵ１２は、データエラーが発生したリードデータの基となるリード要求を特定する。具体的には、例えば、ＣＰＵ１２は、Ｓ２００１で取得したエラー通知に含まれる情報に基づき、リード要求を特定する。
　ステップＳ２００５で、ＣＰＵ１２は、特定したリード要求に基づき、対象のリードデータが格納されるドライブ３１のＩＤ２０２を特定する。
　ステップＳ２００７で、ＣＰＵ１２は、エラー回数テーブル２００を更新する。具体的には、例えば、ＣＰＵ１２は、特定したドライブ３１（種別２０１及びＩＤ２０２）について、エラー回数テーブル２００のエラー回数２０３を１つ増やす。
　ステップＳ２００９で、ＣＰＵ１２は、対象のリードデータの経路情報６１０をメモリ１３から取得する。具体的には、例えば、ＣＰＵ１２は、リードデータ＃２が格納されたメモリ１３から、リードデータ＃２に付された経路情報６１０を取得する。
　ステップＳ２０１１で、ＣＰＵ１２は、エラー回数テーブル２００を更新する。具体的には、例えば、ＣＰＵ１２は、Ｓ２００９で取得した経路情報６１０に基づき、ビットが１である全ての物理デバイスについて、エラー回数テーブル２００のエラー回数２０３を１つ増やす。
　ステップＳ２０１３で、ＣＰＵ１２は、障害デバイスを検出する。具体的には、例えば、ＣＰＵ１２は、閾値テーブル３００及びエラー回数テーブル２００に基づき、エラー回数２０３が閾値３０３を超える物理デバイスを検出する。
　ステップＳ２０１５で、ＣＰＵ１２は、Ｓ２０１３において障害デバイスが検出されたか否かを判定する。判定の結果が真の場合は（Ｓ２０１５でＹｅｓ）、ＣＰＵ１２は、ステップＳ２０１７に処理を進め、障害デバイス特定後処理を実行し、処理を終了する。一方、判定の結果が偽の場合は（Ｓ２０１５でＮｏ）、ＣＰＵ１２は、処理を終了する。なお、障害デバイス特定後処理については、前述の通りである（図１２参照）。
　上記処理では、エラーが検出されたリードデータの転送経路に存在する全ての物理デバイスについて、エラー回数テーブル２００のエラー回数２０３を増加させる。そして、閾値テーブル３００に基づき、予め設定された閾値を超えた物理デバイスを検出する。これにより、データエラーが検出されたリードデータの転送経路に存在する全ての物理デバイスでなく、データエラーが検出される確率の高い物理デバイスを特定することができる。
　また、上記処理においては、ドライブ３１からＳＡＳチップ１４に読み出したデータ（ここではリードデータ＃１）のブロックデータ５０１のエラーを検出する。このデータには、データの書き込み時の経路情報６１０が付加されている。つまり、リードデータ＃１はライトデータ＃３と同様となる。このため、ブロックデータ５０１のエラーが検出された場合には、ライト処理時におけるライトデータの転送経路に含まれる全物理デバイスを障害デバイスの候補とすることができる。
　なお、上記処理では、Ｓ２０１３において、閾値テーブル３００及びエラー回数テーブル２００に基づき障害デバイスを検出していたが、これに限られない。例えば、ＣＰＵ１２は、全物理デバイスのエラー回数の平均値又は中央値を算出し、エラー回数が平均値又は中央値を超える物理デバイスを障害デバイスとして検出してもよい。
　図２１は、ＦＣチップに１１よる、リード処理時のエラー検出処理のフローチャートである。
　エラー検出処理は、第１のリード処理のＳ１７１８で、リードデータに含まれるブロックデータ５０１のエラーを検出したＦＣチップ１１により、エラー通知をＣＰＵ１２が受信した場合に実行される。この処理は、ブロックデータ５０１にエラーのあるリードデータの転送経路に存在する物理デバイスを検知する処理である。
　ステップＳ２１０１で、ＣＰＵ１２は、エラーを検出したＦＣチップ１１からエラー通知を受信する。具体的には、例えば、ＦＣチップ１１により、メモリ１３にエラー通知が格納されており（図１７のＳ１７１８参照）、ＣＰＵ１２は、メモリ１３からエラー通知を取得する。なお、エラー通知を格納するメモリ１３は、メモリ＃１Ａ及び＃１Ｂのいずれのメモリ１３であってもよい。
　ステップＳ２１０３で、ＣＰＵ１２は、受信したエラー通知に基づき、リードデータ（図１７の例では、リードデータ＃２）が格納されるメモリ１３を特定し、そのメモリ１３からリードデータを読み出し、経路情報６１０を取得する。
　ステップＳ２１０５で、ＣＰＵ１２は、Ｓ２１０３において経路情報６１０が取得できたか否かを判定する。判定の結果が真の場合（Ｓ２１０５でＹｅｓ）、ＣＰＵ１２はＳ２１０７へ処理を進める。一方、判定の結果が偽の場合（Ｓ２１０５でＮｏ）、ＣＰＵ１２はＳ２１０９へ処理を進める。
　ステップＳ２１０７で、ＣＰＵ１２は、他のＣＰＵに経路情報６１０を取得させる。これは、例えば、エラー通知を受信したＣＰＵ１２が経路情報６１０を取得できなかった場合の処理である。例えば、他のＣＰＵ１２がリードデータ＃２を読み出す役割を担っている場合、この処理が行われる。この際、ＣＰＵ１２は、エラー通知を他のＣＰＵ１２に転送してもよい。
　ステップＳ２１０９で、ＣＰＵ１２は、エラー回数テーブル２００を更新する。具体的には、例えば、ＣＰＵ１２は、取得した経路情報６１０に基づき、ビットが１である全ての物理デバイスについて、エラー回数テーブル２００のエラー回数２０３を１つ増やす。
　ステップＳ２１１１で、ＣＰＵ１２は、障害デバイスを検出する。具体的には、例えば、ＣＰＵ１２は、閾値テーブル３００及びエラー回数テーブル２００に基づき、エラー回数２０３が閾値を超える物理デバイスを検出する。
　ステップＳ２１１３で、ＣＰＵ１２は、Ｓ２２１１において障害デバイスが検出されたか否かを判定する。判定の結果が真の場合は（Ｓ２１１３でＹｅｓ）、ＣＰＵ１２は、ステップＳ２１１５に処理を進め、障害デバイス特定後処理を実行し、処理を終了する。一方、判定の結果が偽の場合は（Ｓ２１１３でＮｏ）、ＣＰＵ１２は、処理を終了する。なお、障害デバイス特定後処理については、前述の通りである（図１２参照）。
　上記処理では、データエラーが検出されたリードデータの転送経路に存在する全ての物理デバイスについて、エラー回数テーブル２００のエラー回数２０３を増加させる。そして、閾値テーブル３００に基づき、予め設定された閾値を超えた物理デバイスを検出する。これにより、データエラーが検出されたリードデータの転送経路に存在する全ての物理デバイスでなく、データエラーが検出される確率の高い物理デバイスを特定することができる。
　また、上記処理においては、ＦＣチップ１４によりリードデータに含まれるブロックデータ５０１のエラー検出をする。エラーが検出された場合には、リードデータの転送経路に含まれる全物理デバイスを障害デバイスの候補とすることができる。
　なお、上記処理では、Ｓ２１１３において、閾値テーブル３００及びエラー回数テーブル２００に基づき障害デバイスを検出していたが、これに限られない。例えば、エラー回数について、全物理デバイスの平均値又は中央値を算出し、エラー回数が平均値又は中央値を超える物理デバイスを障害デバイスとして検出してもよい。
　次に、本実施例の変形例として、ストレージ制御装置１内の２つのクラスタ１０をデータが経由する場合のライト処理及びリード処理を説明する。
　図１４は、第２のライト処理のフローチャートを示す。
　第２のライト処理は、ホスト２からのライト要求に基づくライトデータが、２つのクラスタ１０を通って、ドライブ３１に書き込まれる際の処理である。なお、以下では、本実施例の第２のライト処理における転送経路（ホスト２からドライブ３１までの転送経路）は、ＦＣチップ＃１Ａ、ＣＰＵ＃１Ａ、メモリ＃１Ａ、ＣＰＵ＃１Ｂ、ＣＰＵ＃２Ｂ、メモリ＃２Ｂ、ＣＰＵ＃２Ａ、及び、ＳＡＳチップ＃１Ａを通る転送経路であるとするが、これに限られない。
　ステップＳ１４０１で、ホスト２は、ストレージシステム１００に対し、ライト先のＬＵのＬＵＮとＬＢＡを指定したライト要求を送信する。ＦＣチップ＃１Ａが、そのライト要求を受信する。
　ステップＳ１４０２で、ＦＣチップ＃１Ａは、ホスト２からのライト要求に基づき、転送先のＣＰＵ＃１Ａを算出する。そして、ＦＣチップ＃１Ａは、ＣＰＵ＃１Ａに対してライト要求に転送する。ＣＰＵ＃１Ａがそのライト要求を受信する。
　ステップＳ１４０３で、ＣＰＵ＃１Ａは、受信したライト要求（ＷＲ）に基づき、経路情報６１０を作成する。具体的には、例えば、ＣＰＵ＃１Ａは、ライト要求から、ライト要求に付随するライトデータの格納先のメモリ＃１Ａを算出する。そして、ＣＰＵ＃１Ａは、経路情報６１０における、ライト要求の送信元のＦＣチップ＃１Ａに対応したビットの値と、自身（ＣＰＵ＃１Ａ）に対応したビットの値と、メモリ＃１Ａに対応したビビットの値を、それぞれ「１」に更新する。
　ステップＳ１４０４で、ＣＰＵ＃１Ａは、転送指示＃４を作成し、その転送指示＃４をＦＣチップ＃１Ａに送信する。ＦＣチップ＃１Ａが、その転送指示＃４を受信する。転送指示＃４は、Ｓ１４０２で受信したライト要求に基づくライトデータの転送を指示するコマンドである。転送指示＃４の一例を図１５ａに示す。具体的には、例えば、転送指示＃４には、ライトを指示するコマンド、ライトデータの転送元のアドレス、ライトデータの転送先のアドレス、ライトデータの転送長が格納されるとともに、ＤＩＦコード５０３が付加される。付加されたＤＩＦコード５０３一部には、Ｓ１４０３で作成した経路情報６１０が埋め込まれる。ＦＣチップ＃１Ａは、自身の図示しないメモリに転送指示＃４を一時的に格納する。
　ステップＳ１４０５で、ＦＣチップ＃１Ａは、転送指示＃４に応答して、ライトデータのデータ要求（ＤＲ）をホスト２に送信する。ホスト２が、そのデータ要求を受信する。
　ステップＳ１４０６で、ホスト２は、データ要求に基づくライトデータ（ライトデータ＃４）をＦＣチップ＃１Ａに送信する。ＦＣチップ＃１Ａが、ライトデータ＃４を受信する。ホスト２から送信されるライトデータ＃４は、図１６に示すように、ブロックデータ５０１のみのデータである。
　ステップＳ１４０７で、ＦＣチップ＃１Ａは、ライトデータを更新する。換言すれば、ＦＣチップ＃１Ａは、ライトデータ＃４からライトデータ＃５作成する。具体的には、例えば、図１６に示すように、ライトデータ＃５は、ＤＩＦのフォーマット５００に基づき、ライトデータ＃４にＤＩＦコード５０３を付加したデータである。ＤＩＦコード５０３は、例えば、Ｓ１４０４で受信した転送指示＃４に付加されたＤＩＦコード５０３である。
　ステップＳ１４０８で、ＦＣチップ＃１Ａは、Ｓ１４０２でのライト要求からの算出結果にに基づき、ＣＰＵ＃１Ａに対しライトデータ＃５を送信する。ＣＰＵ＃１Ａが、ライトデータ＃５を受信する。
　ステップＳ１４０９で、ＣＰＵ＃１Ａは、ライトデータ＃５に含まれる経路情報６１０に基づき、メモリ＃１Ａにライトデータ＃５を格納する。
　ステップＳ１４１０で、ＣＰＵ＃１Ａは、ライトデータ＃５中の経路情報６１０を更新する。具体的には、例えば、ＣＰＵ＃１Ａは、経路情報６１０において、ＣＰＵ＃１Ｂに対応するビットの値を「１」に更新する。本実施例では、例えば、クラスタ１のＣＰＵ＃１Ａが、ホスト２からＦＣチップを介してライト要求及びライトデータを受信するＣＰＵであり、ＣＰＵ＃１Ｂが、そのライトデータをクラスタ２に転送するＣＰＵであり、クラスタ２のＣＰＵ＃２Ｂが、クラスタ１からライト要求及びライトデータを受信するＣＰＵであり、ＣＰＵ＃２Ａが、ＳＡＳチップ＃２Ａを介してライトデータをドライブ３１に格納するＣＰＵであると規定している。このため、ＣＰＵ＃１Ａは、経路情報６１０のＣＰＵ＃１Ｂに対応するビットの値を「１」に更新する。なお、各クラスタにおける複数のＣＰＵのそれぞれ役割は、どのように規定されていてもよいし、クラスタ毎に１つのＣＰＵがすべての役割を担ってもよい。
　ステップＳ１４１１で、ＣＰＵ＃１Ａは、Ｓ１４１０で更新した経路情報６１０をクラスタ２に送信する。ＣＰＵ＃２Ｂが、その経路情報６１０を受信する。
　ステップＳ１４１２で、ＣＰＵ＃１Ａは、Ｓ１４０２で受信したライト要求（ＷＲ）をクラスタ２に転送する。ＣＰＵ＃２Ｂが、そのライト要求を受信する。
　ステップＳ１４１３で、ＣＰＵ＃２Ｂは、受信したライト要求に基づき、データ要求（ＤＲ）をクラスタ１に送信する。ＣＰＵ＃１Ｂが、そのデータ要求を受信する。
　ステップＳ１４１４で、ＣＰＵ＃１Ｂは、Ｓ１４１３のデータ要求（ＤＲ）に基づき、ライトデータ＃５をメモリ＃１Ａから取得する。
　ステップＳ１４１５で、ＣＰＵ＃１Ｂは、データ要求（ＤＲ）の送信元のＣＰＵ＃２Ｂに、ライトデータ＃５を送信する。ＣＰＵ＃２Ｂがライトデータ＃５を受信する。
　ステップＳ１４１６で、ＣＰＵ＃２Ｂは、経路情報６１０を更新する。具体的には、例えば、ＣＰＵ＃２Ｂは、経路情報６１０における、ライトデータ＃５の格納先のメモリ＃２Ｂに対応するビットの値を「１」に更新する。
　ステップＳ１４１７で、ＣＰＵ＃２Ｂは、Ｓ１４１２で受信したライト要求（ＷＲ）に基づき、ライトデータ＃５をメモリ＃２Ｂに格納する。
　ステップＳ１４１８で、ＣＰＵ＃２Ｂは、Ｓ１４１５で更新した経路情報６１０を、ライトデータをドライブ３１に送信する役割を持つＣＰＵ＃２Ａに送信する。
　ステップＳ１４１９で、ＣＰＵ＃２Ｂは、ライト要求（ＷＲ）をＣＰＵ＃２Ａに送信する。ＣＰＵ＃２Ａが、ライト要求を受信する。
　ステップＳ１４２０で、ＣＰＵ＃２Ａは、経路情報６１０を更新する。具体的には、例えば、ＣＰＵ＃２Ａは、経路情報６１０において、自身（ＣＰＵ＃２Ａ）に対応するビットを「１」に更新する。
　ステップＳ１４２１で、ＣＰＵ＃２Ａは、転送指示＃５を作成し、その転送指示＃５をＳＡＳチップ＃２Ａに送信する。ＳＡＳチップ＃２Ａが、転送指示＃５を受信する。転送指示＃５は、Ｓ１４１９で受信したライト要求に基づくライトデータの転送を指示するコマンドである。転送指示＃５の一例を図１５ｂに示す。転送指示＃５には、ライトを指示するコマンド、ライトデータの転送元のアドレス、ライトデータの転送先のアドレス、ライトデータの転送長が格納されるとともに、ＤＩＦコード５０３が付加される。付加されたＤＩＦコード５０３一部には、Ｓ１４２０で更新した経路情報６１０が埋め込まれる。ＳＡＳチップ＃２Ａは、自身の図示しないメモリに転送指示＃５を一時的に格納する。
　ステップＳ１４２２で、ＳＡＳチップ＃２Ａは、データ要求（ＤＲ）をＣＰＵ＃２Ａに送信する。ＣＰＵ＃２Ａが、データ要求を受信する。
　ステップＳ１４２４で、ＣＰＵ＃２Ａは、Ｓ１４２２のデータ要求（ＤＲ）に基づき、ライトデータ＃５をメモリ＃２Ｂから取得する。
　ステップＳ１４２５で、ＣＰＵ＃２Ａは、データ要求（ＤＲ）に基づき、ライトデータ＃５をＳＡＳチップ＃２Ａに送信する。ＳＡＳチップ＃２Ａが、ライトデータ＃５を受信する。
　ステップＳ１４２６で、ＳＡＳチップ＃２Ａは、受信したライトデータ＃５中のＤＩＦ　ＣＲＣに基づき、ライトデータ＃５中のブロックデータ５０１のエラーをチェックする。このとき、ブロックデータ５０１のエラーが検出された場合は、ＳＡＳチップ＃２Ａは、ＣＰＵ１２に対しエラーを通知する。エラーが通知されるＣＰＵ１２は、クラスタ１又はクラスタ２のいずれのＣＰＵ１２であってもよい。また、エラー通知は、エラーが通知されるクラスタのいずれのメモリ１３に格納されてよい。
　ステップＳ１４２７で、ＳＡＳチップ＃２Ａは、ライトデータを更新する。換言すると、ＳＡＳチップ＃２Ａは、ライトデータ＃５からライトデータ＃６を作成する。具体的には、例えば、図１６に示すように、ライトデータ＃６は、ライトデータ＃５の経路情報６１０を更新したデータである。ＳＡＳチップ＃２Ａは、ライトデータ＃６の経路情報６１０における、自身（ＳＡＳチップ＃２Ａ）に対応したビットの値を「１」に更新することで、その経路情報を更新する。
　ステップＳ１４２８で、ＳＡＳチップ＃２Ａは、ライトデータ＃６をデータ格納先のドライブ（以下、図１４の説明において「対象ドライブ」）３１に送信する。対象ドライブ３１が、ライトデータ＃６を受信する。
　ステップＳ１４２９で、対象ドライブ３１は、ライトデータ＃６を自身の物理記憶領域に格納する。なお、この際、対象ドライブ３１の図示しないドライブコントローラは、ＤＩＦ　ＣＲＣに基づき、ライトデータ＃６中のブロックデータ５０１のエラーチェックを行ってもよい。
　上記処理において、Ｓ１４２６で、ＳＡＳチップ＃２Ａからデータのエラー通知をされた場合には、その通知のあったＣＰＵ１２は、前述のエラー検出処理（図１１参照）、及び、障害デバイス特定後処理（図１２参照）を実行する。
　上記処理では、基本的に、第１のライト処理と同等の効果を有する。加えて、冗長性を有する２つ以上のクラスタ１０を備えたストレージ制御装置１であっても、障害デバイスを特定できる。
　上記処理では、ライト要求に基づくライトデータの転送において、２つのクラスタ１０内の各々２つのＣＰＵ１２を用いていた。具体的には、ホスト２からＦＣチップ＃１Ａを介してライトデータを受信するＣＰＵ＃１Ａと、クラスタ間のデータ転送を行うＣＰＵ＃１Ｂ及びＣＰＵ＃２Ｂと、ライトデータをＳＡＳチップ＃１Ａを介してドライブ３１に書き込むＣＰＵ＃１Ｂとを用いていた。このように、１つのクラスタ１０につきＣＰＵ１２を２つずつ有することで、上記のように並列処理が可能となり、迅速な処理を行うことができる。また、何れかのＣＰＵ１２に障害に発生したとしても、他のＣＰＵ１２が処理を継続することができるため、冗長性を保つことができると共に、障害のあるＣＰＵ１２を特定することができる。
　なお、上記処理では、経路情報６１０の作成は、ＣＰＵ＃１Ａが行っていたが、ＣＰＵ１Ｂ＃が行ってもよい。この場合、例えば、ＣＰＵ＃１Ａは、Ｓ１４０９でリードデータ＃５をメモリ＃１Ａに格納した後、Ｓ１４１０、１４１１及び１４１２を実行せずに、リード要求のみをＣＰＵ＃１Ｂに送信する。そして、ＣＰＵ＃１Ｂが、リード要求を受信し、経路情報６１０の自身（ＣＰＵ＃１Ｂ）に対応するビットの値を「１」に更新し、更新後の経路情報６１０とライト要求とをＣＰＵ＃２Ｂに送信するようにしてもよい。これにより、クラスタ＃１において、経路情報６１０の作成（更新）処理を行うＣＰＵ１２を分散でき、ＣＰＵ＃１Ａの負荷が軽減される。
　図２２は、第２のリード処理のフローチャートを示す。
　第２のリード処理は、ホスト２からのリード要求をストレージシステム１００が受けた場合に、リード要求に基づくリードデータをドライブ３１から読み出し、２つのクラスタ１０を通ってホスト２に送信される際の処理である。なお、以下では、本実施例の第２のリード処理における転送経路（ホスト２からドライブ３１までの転送経路）は、クラスタ＃２のＦＣチップ＃２Ａ、ＣＰＵ＃２Ａ、メモリ＃２Ｂ及びＣＰＵ＃２Ｂを通り、さらに、クラスタ＃１のＣＰＵ＃１Ａ、メモリ＃１Ｂ、ＣＰＵ＃１Ｂ及びＳＡＳチップ＃１Ｂを通る転送経路であるとする。
　ステップＳ２２０１で、ホスト２は、ストレージシステム１００に対し、リード先のＬＵのＬＵＮとＬＢＡを指定したリード要求（ＲＲ）を送信する。ＦＣチップ＃２Ａが、そのリード要求を受信する。
　ステップＳ２２０２で、ＦＣチップ＃２Ａは、受信したリード要求に基づき、転送先のＣＰＵ＃２Ａを算出する。そして、ＦＣチップ＃１Ａは、そのリード要求を、ＣＰＵ＃２Ａに転送する。ＣＰＵ＃２Ａが、そのリード要求を受信する。
　ステップＳ２２０３で、ＣＰＵ＃２Ａは、受信したリード要求を、クラスタ１のＣＰＵ＃１Ｂに転送する。ＣＰＵ＃１Ｂが、そのリード要求を受信する。
　ステップＳ２２０４で、ＣＰＵ＃１Ｂは、受信したリード要求に基づき、経路情報６１０を作成する。具体的には、例えば、ＣＰＵ＃１Ｂは、リード要求から、リードデータの格納先のドライブ（以下、図２２の説明において、「対象ドライブ」）３１、対象ドライブ３１にアクセスするためのＳＡＳチップ１４、及び対象ドライブ３１から読み出したリードデータを一時的に記憶するメモリ（以下、図２２の説明において、「対象メモリ」）１２のアドレスを算出する。そして、ＣＰＵ＃１Ｂは、経路情報６１０における、対象ドライブ３１から対象メモリ１２までの転送経路に属する物理デバイス（つまり、ＳＡＳチップ＃１Ｂ、ＣＰＵ＃１Ｂ及びメモリ＃１Ｂ）に対応したビットの値を、それぞれ「１」に更新する。
　ステップＳ２２０５で、ＣＰＵ＃１Ｂは、転送指示＃１０を作成し、その転送指示＃１０をＳＡＳチップ＃１Ｂに送信する。ＳＡＳチップ＃１Ｂが、転送指示＃１０を受信する。転送指示＃１０の一例を図２３ａに示す。転送指示＃１０は、Ｓ２２０２で受信したリード要求に基づくリードデータの転送を指示するコマンドである。具体的には、例えば、転送指示＃１０には、リードデータの読み出しを指示するコマンド、リードデータの転送元のアドレス、リードデータの転送先のアドレス、リードデータの転送長が格納されるとともに、ＤＩＦコード５０３が付加される。付加されたＤＩＦコード５０３の一部には、Ｓ２２０４で作成した経路情報１が埋め込まれる。ＳＡＳチップ＃１Ｂは、自身の図示しないメモリに転送指示＃１０を一時的に格納する。
　ステップＳ２２０６で、ＳＡＳチップ＃１Ｂは、リードデータのデータ要求（ＤＲ）を対象ドライブ３１に送信する。対象ドライブ３１が、そのデータ要求を受信する。
　ステップＳ２２０７で、対象ドライブ３１は、データ要求に基づくリードデータ（リードデータ＃１）をＳＡＳチップ＃１Ｂに送信する。ＳＡＳチップ＃１Ｂが、リードデータ＃４を受信する。リードデータ＃４は、ブロックデータ５０１に、ライト処理時の経路情報６１０を埋め込んだＤＩＦコード５０３が付加された状態でドライブ３１の記憶領域に格納されている。具体的には、例えば、リードデータ＃４中の経路情報６１０が、ライト処理時の転送経路に含まれるすべての物理デバイスを示している。
　ステップＳ２２０８で、ＳＡＳチップ＃１Ｂは、受信したリードデータ＃４中のＤＩＦ　ＣＲＣに基づき、リードデータ＃４中のブロックデータ５０１のエラーをチェックする。なお、ブロックデータ５０１のエラーが検出された場合は、ＳＡＳチップ＃１Ｂは、ＣＰＵ１２に対しエラーを通知する。エラーが通知されるＣＰＵ１２は、クラスタ１又はクラスタ２のいずれのＣＰＵ１２であってもよい。また、エラー通知は、エラーが通知されるクラスタのいずれのメモリ１３に格納されてよい。
　ステップＳ２２０９で、ＳＡＳチップ＃１Ｂは、リードデータを更新する。換言すると、ＳＡＳチップ＃１Ｂは、リードデータ＃４からリードデータ＃５を作成する。具体的には、例えば、リードデータ＃５は、リードデータ＃４に付加されたＤＩＦコード５０３の経路情報６１０を更新したデータである。図２４の例においては、リードデータ＃５中の経路情報６０１では、リードデータ＃４の経路情報６１０に含まれる物理デバイス（ＳＡＳチップ＃１Ａ、ＣＰＵ＃１Ａ、メモリ＃１Ａ、及び、ＦＣチップ＃１Ａ）に対応するビットの値と、Ｓ２２０５で受信した転送指示＃１０中の経路情報６１０に含まれる物理デバイス（ＳＡＳチップ＃１Ｂ、ＣＰＵ＃１Ｂ、及び、メモリ＃１Ｂ）に対応するビットの値が、それぞれ「１」とされている。
　ステップＳ２２１０で、ＳＡＳチップ＃１Ｂは、リードデータ＃５に含まれる経路情報６１０に基づき、リードデータ＃５をＣＰＵ＃１Ｂに送信する。ＣＰＵ＃１Ｂが、リードデータ＃５を受信する。
　ステップＳ２２１１で、ＣＰＵ＃１Ｂは、リードデータ＃５に含まれる経路情報６１０に基づき、リードデータ＃５をメモリ＃１Ｂに格納する。
　ステップＳ２２１２で、ＣＰＵ＃１Ｂは、経路情報６１０を更新する。具体的には、例えば、ＣＰＵ＃１Ｂは、経路情報６１０において、経路情報６１０の転送先のＣＰＵ＃２Ｂに対応するビットの値を「１」に更新する。本実施例では、例えば、第２のリード処理においては、ＣＰＵ＃１Ｂが、対象ドライブ３１からＳＡＳチップ１３を介してメモリ＃１Ｂにリードデータを読み出すＣＰＵ１２であり、ＣＰＵ＃１Ａが、メモリ＃１Ｂからリードデータを読み出しクラスタ２に転送するＣＰＵ１２であり、ＣＰＵ＃２Ｂが、クラスタ＃１からリードデータを受信するＣＰＵ１２であり、クラスタ＃２のＣＰＵ＃２Ａが、ＦＣチップ＃２Ａを介してリードデータをホスト２に送信するＣＰＵ１２であると規定している。このため、ＣＰＵ＃１Ｂは、経路情報６１０のＣＰＵ＃２Ｂに対応するビットの値を「１」に更新する。なお、各クラスタのＣＰＵ１２それぞれ役割は、どのように規定されていてもよいし、クラスタ毎に１つのＣＰＵ１２がすべての役割を担ってもよい。
　ステップＳ２２１３で、ＣＰＵ＃１Ｂは、Ｓ２２１２で更新した経路情報６１０をクラスタ＃２に転送する。ＣＰＵ＃２Ｂが、その経路情報６１０を受信する。
　ステップＳ２２１４で、ＣＰＵ＃１Ｂは、Ｓ２２０３で受信したリード要求（ＲＲ）をクラスタ＃２に送信する。ＣＰＵ＃２Ｂが、そのリード要求を受信する。
　ステップＳ２２１５で、ＣＰＵ＃２Ｂは、リード要求に応じて、クラスタ＃１に、データ要求（ＤＲ）を送信する。リードデータをクラスタ２に送信する役割を持つＣＰＵ＃１Ａは、データ要求を受信する。
　ステップＳ２２１７で、ＣＰＵ＃１Ａは、データ要求（ＤＲ）に基づき、リードデータ＃５をメモリ＃１Ｂから取得する。
　ステップＳ２２１８で、ＣＰＵ＃１Ａは、データ要求（ＤＲ）に基づき、取得したリードデータ＃５をクラスタ＃２に送信する。ＣＰＵ＃２Ｂが、リードデータ＃５を受信する。
　ステップＳ２２１９で、ＣＰＵ＃２Ｂは、受信したリードデータ＃５をメモリ＃２Ｂに格納する。
　ステップＳ２２２０で、ＣＰＵ＃２Ｂは、経路情報６１０を更新する。具体的には、例えば、ＣＰＵ＃２Ｂは、経路情報６１０において、リードデータ＃５の格納先のメモリ＃２Ｂに対応するビットを「１」に更新する。
　ステップＳ２２２１で、ＣＰＵ＃２Ｂは、リード要求に応じて、リードデータをＣＰＵ＃２Ａに、経路情報３を送信する。ＣＰＵ＃２Ａが、経路情報６１０を受信する。
　ステップＳ２２２２で、ＣＰＵ＃２Ａは、リード要求（ＲＲ）をＣＰＵ＃２Ａに転送する。ＣＰＵ＃２Ａが、リード要求を受信する。
　ステップＳ２２２３で、ＣＰＵ＃２Ａは、転送指示＃１１を作成し、その転送指示＃１１をＦＣチップ＃２Ａに送信する。ＦＣチップ＃２Ａが、転送指示＃１１を受信する。転送指示＃１１は、Ｓ２２２２で受信したリード要求（ＲＲ）に基づくリードデータの転送を指示するコマンドである。転送指示＃１１の一例を図２３ｂに示す。転送指示＃１１には、例えば、経路情報６１０を含むＤＩＦコード５０３が付加されず、リードを指示するコマンドと、リードデータの転送元及び転送先のアドレスと、転送長のみが含まれる。
　ステップＳ２２２４で、ＦＣチップ＃２Ａは、転送指示＃１１に応じて、クラスタ＃２にデータ要求（ＤＲ）を送信する。ＣＰＵ＃２Ａが、データ要求を受信する。
　ステップＳ２２２６で、ＣＰＵ＃２Ａは、データ要求（ＤＲ）に基づき、リードデータ＃５をメモリ＃２Ｂから取得する。
　ステップＳ２２２７で、ＣＰＵ＃２Ａは、取得したリードデータ＃５をＦＣチップ＃２Ａに送信する。ＦＣチップ＃２Ａが、リードデータ＃５を受信する。
　ステップＳ２２２８で、ＦＣチップ＃２Ａは、受信したリードデータ＃５中のＤＩＦ　ＣＲＣに基づき、リードデータ＃５中のブロックデータ５０１のエラーをチェックする。このとき、ブロックデータ５０１のエラーが検出された場合は、ＦＣチップ＃２Ａは、ＣＰＵ１２に対しエラーを通知する。エラーが通知されるＣＰＵ１２は、クラスタ１又はクラスタ２のいずれのＣＰＵ１２であってもよい。また、エラー通知は、エラーが通知されるクラスタのいずれのメモリ１３に格納されてよい。
　ステップＳ２２２９で、ＦＣチップ＃２Ａは、リードデータを更新する。換言すると、ＦＣチップ＃２Ａは、リードデータ＃５からリードデータ＃６を作成する。例えば、図２４に示すように、リードデータ＃６は、リードデータ＃５からＤＩＦコード５０３を削除したデータ（つまり、ブロックデータ５０１のみのデータ）である。
　ステップＳ２２３０で、ＦＣチップ＃２Ａは、リードデータ＃６をホスト２に送信する。ホスト２が、リードデータ＃６を受信する。
　上記処理では、基本的に、第１のリード処理と同等の効果を有する。加えて、冗長性を有する２つ以上のクラスタ１０を備えたストレージ制御装置１であっても、障害デバイスを特定できる。
　上記処理では、リード要求に基づくデータ転送において、２つのクラスタ１０内の各々２つのＣＰＵ１２を用いていた。具体的には、ドライブ３１からリードデータをＳＡＳチップ＃１Ｂを介して取得するＣＰＵ＃１Ｂと、クラスタ間のデータ転送を行うＣＰＵ＃１Ａ及びＣＰＵ＃２Ｂと、リードデータをＦＣチップ＃２Ａを介してホスト２に送信するＣＰＵ＃２Ａとを用いていた。このように、１つのクラスタ１０につきＣＰＵ１２を２つずつ有することで、上記のように並列処理が可能となり、迅速な処理を行うことができる。また、何れかのＣＰＵ１２に障害に発生したとしても、他のＣＰＵ１２が処理を継続することができるため、冗長性を保つことができると共に、障害のあるＣＰＵ１２を特定することができる。
　なお、上記処理では、経路情報６１０の作成は、ＣＰＵ＃１Ｂが行っていたが、ＣＰＵ１Ａ＃が行ってもよい。この場合、例えば、ＣＰＵ＃１Ｂは、Ｓ２２１１でリードデータ＃５をメモリ＃１Ｂに格納した後、Ｓ２２１２、２２１３及び１４１２を実行せずに、リード要求のみをＣＰＵ＃１Ａに送信する。そして、ＣＰＵ＃１Ａが、リード要求を受信し、経路情報６１０の自身（ＣＰＵ＃１Ａ）に対応するビットの値を「１」に更新し、更新後の経路情報６１０とリード要求とをＣＰＵ＃２Ｂに送信するようにしてもよい。これにより、クラスタ＃１において、経路情報６１０の作成（更新）処理を行うＣＰＵ１２を分散でき、ＣＰＵ＃１Ｂの負荷が軽減される。
　以上、一実施例及びその変形例を説明したが、本発明は、その実施例及び変形例に限定されるものでなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　１：ストレージ制御装置、　１０：クラスタ、　１１：ＦＣプロトコルチップ、１２：ＣＰＵ、１３：メモリ、１４：ＳＡＳプロトコルチップ

Claims (15)

  1. 　１以上の記憶デバイス及び１以上のホスト計算機に接続され、前記１以上のホスト計算機のうちのいずれかのホスト計算機からのＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）要求に応じて、前記Ｉ／Ｏ要求に従うＩ／Ｏ対象データのＩ／Ｏを前記１以上の記憶デバイスのうちのＩ／Ｏ先の記憶デバイスに対して行うＩ／Ｏ処理を実行するストレージ制御装置であって、
    　前記１以上のホスト計算機に接続された複数の転送経路に含まれる複数の物理デバイスを有し、
    　前記複数の物理デバイスは、前記１以上のホスト計算機に接続された複数のフロントエンドインタフェースデバイス（ＦＥ　Ｉ／Ｆ）と、前記１以上の記憶デバイスに接続された複数のバックエンドインタフェースデバイス（ＢＥ　Ｉ／Ｆ）と、１以上のメモリと、１以上のプロセッサとを含み、
    　各転送経路は、前記複数のＦＥ　Ｉ／ＦのうちのいずれかのＦＥ　Ｉ／Ｆと、前記複数のＢＥ　Ｉ／ＦのうちのいずれかのＢＥ　Ｉ／Ｆと、前記１以上のメモリのうちのいずれかの少なくとも１つのメモリと、前記１以上のプロセッサのうちの少なくとも１つのプロセッサとを含み、
    　前記複数の転送経路のうち前記Ｉ／Ｏ要求を受信したＦＥ　Ｉ／Ｆを含んだ転送経路である対象転送経路を介して前記Ｉ／Ｏ対象データが転送され、
    　前記対象転送経路におけるプロセッサが、前記対象転送経路に含まれる物理デバイスを表す経路情報を生成し、前記経路情報を含む転送指示を、前記対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つに送信し、
    　前記対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つが、前記転送指示に応答して、データのエラーを検出するコードであり前記転送指示中の経路情報を含んだ保証コードを前記Ｉ／Ｏ対象データに付与する
    ストレージ制御装置。
  2. 　前記対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つは、
    　　前記Ｉ／Ｏ対象データに付与された前記保証コードをチェックし、
    　　前記Ｉ／Ｏ対象データのエラーが検出された場合には、そのエラーのエラー通知を、前記対象転送経路における少なくとも１つのプロセッサに送信し、
    　前記エラー通知を受信したプロセッサは、そのエラー通知に基づき、Ｉ／Ｏ対象データに付与された前記保証コードに含まれる経路情報を取得する
    請求項１に記載のストレージ制御装置。
  3. 　前記１以上のメモリの少なくとも１つのメモリは、前記複数の物理デバイスのそれぞれのエラー回数を示すエラー回数情報を記憶し、
    　前記エラー通知を受信したプロセッサは、前記取得した経路情報に基づき、前記対象転送経路に含まれるすべての物理デバイスのエラー回数を更新する
    請求項２に記載のストレージ制御装置。
  4. 　前記１以上のメモリの少なくとも１つのメモリは、前記複数の物理デバイスのそれぞれのエラー回数の閾値を示す閾値情報が格納され、
    　前記エラー通知を受信したプロセッサは、前記エラー回数情報及び前記閾値情報に基づき、前記エラー回数が前記閾値を超えた物理デバイスを、障害の発生した障害デバイスとして特定する
    請求項３に記載のストレージ制御装置。
  5. 　前記対象転送経路は、複数のプロセッサを含み、
    　前記対象転送経路における前記複数のプロセッサは、前記対象転送経路におけるＦＥ　Ｉ／Ｆから前記対象転送経路における１以上のメモリの少なくとも１つのメモリまでの転送経路部分である第１の転送経路部分に属する第１のプロセッサと、前記対象転送経路における１以上のメモリの少なくとも１つのメモリから前記対象転送経路におけるＢＥ　Ｉ／Ｆまでの転送経路部分である第２の転送経路部分に属する第２のプロセッサとを含む
    請求項１に記載のストレージ制御装置。
  6. 　前記Ｉ／Ｏ処理が、ライト処理である場合であって、
    　前記対象転送経路におけるプロセッサは、
    　前記前記経路情報を含んだ保証コードをライト対象データに付与したＢＥ　Ｉ／Ｆを介して、前記ライト対象データを前記１以上の記憶デバイスのうちのライト先の記憶デバイスに格納する
    請求項１に記載のストレージ制御装置。
  7. 　冗長化された第１及び第２のコントローラを有し、
    　前記第１及び第２のコントローラのいずれも、単独で、前記ホスト計算機からのＩ／Ｏ要求に応じて、前記Ｉ／Ｏ要求に従うＩ／Ｏ対象データのＩ／Ｏを前記１以上の記憶デバイスのうちのＩ／Ｏ先の記憶デバイスに対して行うＩ／Ｏ処理を実行することができるようになっており、
    　前記第１及び第２のコントローラの各々が、少なくとも１つのＦＥ　Ｉ／Ｆと、少なくとも１つのＢＥ　Ｉ／Ｆと、少なくとも１つのプロセッサと、少なくとも１つのメモリとを含んだ複数の物理デバイスを有し、
    　前記対象転送経路は、前記第１のコントローラのＦＥ　Ｉ／Ｆ、プロセッサ及びメモリと、前記第２のコントローラのプロセッサ、メモリ及びＢＥ　Ｉ／Ｆとを含んでいる、
    請求項１に記載のストレージ制御装置。
  8. 　前記複数の転送経路のうちの少なくとも１つの転送経路が、前記１以上の記憶デバイスのうちのＩ／Ｏ先の記憶デバイスを含む、
    請求項１に記載のストレージ制御装置。
  9. 　１以上の記憶デバイスと、
    　１以上のホスト計算機及び前記１以上の記憶デバイスに接続され、前記１以上のホスト計算機のうちのいずれかのホスト計算機からのＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）要求に応じて、前記Ｉ／Ｏ要求に従うＩ／Ｏ対象データのＩ／Ｏを１以上の記憶デバイスのうちのＩ／Ｏ先の記憶デバイスに対して行うＩ／Ｏ処理を実行するストレージ制御装置と
    を有し、
    　前記ストレージ制御装置は、前記１以上のホスト計算機に接続された複数の転送経路に含まれる複数の物理デバイスを有し、
    　前記複数の物理デバイスは、前記１以上のホスト計算機に接続された複数のフロントエンドインタフェースデバイス（ＦＥ　Ｉ／Ｆ）と、前記１以上の記憶デバイスに接続された複数のバックエンドインタフェースデバイス（ＢＥ　Ｉ／Ｆ）と、１以上のメモリと、１以上のプロセッサとを含み、
    　各転送経路は、前記複数のＦＥ　Ｉ／ＦのうちのいずれかのＦＥ　Ｉ／Ｆと、前記複数のＢＥ　Ｉ／ＦのうちのいずれかのＢＥ　Ｉ／Ｆと、前記１以上のメモリのうちのいずれかの少なくとも１つのメモリと、前記１以上のプロセッサのうちの少なくとも１つのプロセッサとを含み、
    　前記複数の転送経路のうち前記Ｉ／Ｏ要求を受信したＦＥ　Ｉ／Ｆを含んだ転送経路である対象転送経路を介して前記Ｉ／Ｏ対象データが転送され、
    　前記対象転送経路におけるプロセッサが、前記対象転送経路に含まれる物理デバイスを表す経路情報を生成し、前記経路情報を含む転送指示を、前記対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つに送信し、
    　前記対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つが、前記転送指示に応答して、データのエラーを検出するコードであり前記転送指示中の経路情報を含んだ保証コードを前記Ｉ／Ｏ対象データに付与する
    ストレージシステム。
  10. 　前記対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つは、
    　前記Ｉ／Ｏ対象データに付与された前記保証コードをチェックし、
    　前記Ｉ／Ｏ対象データのエラーが検出された場合には、そのエラーのエラー通知を、前記対象転送経路における少なくとも１つのプロセッサに送信し、
    　前記エラー通知を受信したプロセッサは、そのエラー通知に基づき、Ｉ／Ｏ対象データに付与された前記保証コードに含まれる経路情報を取得する
    請求項９に記載のストレージシステム。
  11. 　前記１以上のメモリの少なくとも１つのメモリは、前記複数の物理デバイスのそれぞれのデータエラーの回数を示すエラー回数情報を記憶し、
    　前記エラー通知を受信したプロセッサは、前記取得した経路情報に基づき、前記対象転送経路に含まれるすべての物理デバイスのエラー回数を更新する
    請求項１０に記載のストレージシステム。
  12. 　前記１以上のメモリの少なくとも１つのメモリは、前記複数の物理デバイスのそれぞれのエラー回数の閾値を示す閾値情報を記憶し、
    　前記エラー通知を受信したプロセッサは、前記エラー回数情報及び前記閾値情報に基づき、前記エラー回数が前記閾値を超えた物理デバイスを、障害の発生した障害デバイスとして特定する
    請求項１１に記載のストレージシステム。
  13. 　前記対象転送経路は、複数のプロセッサを含み、
    　前記対象転送経路における前記複数のプロセッサは、前記対象転送経路におけるＦＥ　Ｉ／Ｆから前記対象転送経路における１以上のメモリの少なくとも１つのメモリまでの転送経路部分である第１の転送経路部分に属する第１のプロセッサと、前記対象転送経路における１以上のメモリの少なくとも１つのメモリから前記対象転送経路におけるＢＥ　Ｉ／Ｆまでの転送経路部分である第２の転送経路部分に属する第２のプロセッサとを含む
    請求項９に記載のストレージシステム。
  14. 　１以上のホスト計算機のうちのいずれかのホスト計算機からのＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）要求に応じて、前記Ｉ／Ｏ要求に従うＩ／Ｏ対象データのＩ／Ｏを１以上の記憶デバイスのＩ／Ｏ先の記憶デバイスに対して行うＩ／Ｏ処理を実行するストレージシステムの障害検出方法であって、
    　前記ストレージシステムは、前記１以上のホスト計算機に接続された複数の転送経路に含まれる複数の物理デバイスを有し、
    　前記複数の物理デバイスは、前記１以上のホスト計算機に接続された複数のフロントエンドインタフェースデバイス（ＦＥ　Ｉ／Ｆ）と、１以上の記憶デバイスに接続された複数のバックエンドインタフェースデバイス（ＢＥ　Ｉ／Ｆ）と、１以上のメモリと、１以上のプロセッサとを含み、
    　各転送経路は、前記複数のＦＥ　Ｉ／ＦのうちのいずれかのＦＥ　Ｉ／Ｆと、前記複数のＢＥ　Ｉ／ＦのうちのいずれかのＢＥ　Ｉ／Ｆと、前記１以上のメモリのうちのいずれかの少なくとも１つのメモリと、前記１以上のプロセッサのうちの少なくとも１つのプロセッサとを含み、
    　前記ストレージシステムが、前記複数の転送経路のうちの対象転送経路を介して前記Ｉ／Ｏ対象データを転送するようになっており、
    　前記対象転送経路は、前記Ｉ／Ｏ要求を受信したＦＥ　Ｉ／Ｆを含んだ転送経路であり、
    　前記障害検出方法が、
    　前記対象転送経路におけるプロセッサが、前記対象転送経路に含まれる物理デバイスを表す経路情報を生成し、前記経路情報を含む転送指示を、前記対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つに送信し、
    　前記対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つが、前記転送指示に応答して、データのエラーを検出するコードであり前記転送指示中の経路情報を含んだ保証コードを前記Ｉ／Ｏ対象データに付与する
    障害検出方法。
  15. 　前記対象転送経路におけるＦＥ　Ｉ／Ｆ及びＢＥ　Ｉ／Ｆのうちの少なくとも１つは、
    　前記Ｉ／Ｏ対象データに付与された前記保証コードをチェックし、
    　前記Ｉ／Ｏ対象データのエラーが検出された場合には、そのエラーのエラー通知を、前記対象転送経路における少なくとも１つのプロセッサに送信し、
    　前記エラー通知を受信したプロセッサは、そのエラー通知に基づき、Ｉ／Ｏ対象データに付与された前記保証コードに含まれる経路情報を取得する
    請求項１４に記載の障害検出方法。

     
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