WO2015045135A1 - プログラマブルロジックデバイス、及び、論理集積ツール - Google Patents

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WO2015045135A1
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programmable logic
cram
logic device
reliability
logic
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PCT/JP2013/076467
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雄介 菅野
金川　信康
島村　光太郎
鳥羽　忠信
広津　鉄平
山田　勉
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株式会社日立製作所
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Publication date
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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    • H03K19/17764—Structural details of configuration resources for reliability
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    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
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    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical

Definitions

  • the present invention relates to a programmable logic device and a logic integration tool.
  • Patent Document 1 discloses a technique for realizing a highly reliable and safe system by self-checking a comparator.
  • PLD Programmable Logic Device
  • FPGA Field Programmable Gate Array
  • This programmable logic device is characterized in that logic information can be held in a rewritable memory (configuration memory: CRAM), and the logic can be set afterwards on the user side.
  • CRAM configuration memory
  • highly-integrated FPGAs mainly have a structure in which this memory is held by SRAM (Static Random Access Memory).
  • SRAM Static Random Access Memory
  • an object of the present invention is to provide a highly reliable and safe programmable logic device having high error resistance.
  • the present invention provides a programmable logic device having a plurality of configuration memories, wherein the configuration memories are divided into a plurality of areas, and a part of the plurality of areas has a reliability against a failure of the configuration memory. It is characterized by being set to a highly reliable area higher than other areas.
  • a highly reliable and safe programmable logic device with high error tolerance can be provided.
  • FIG. 1 is a structural diagram of an FPGA according to Example 1.
  • FIG. FIG. 2 shows a connection diagram of the CRAM and ROM of the FPGA according to the first embodiment.
  • FIG. 2 is a layout diagram of the FPGA CRAM according to the first embodiment.
  • FIG. 6 shows an operation waveform diagram of CRAM control of the FPGA according to the first embodiment.
  • FIG. 3 shows a flowchart of logic separation integrated in the FPGA according to the first embodiment.
  • FIG. 3 shows a structural diagram of an FPGA according to Example 2.
  • FIG. 6 shows a layout diagram of logic elements of an FPGA according to a second embodiment.
  • 7 shows a chip cross-sectional structure of a boundary portion between a highly reliable mounting portion and a large-capacity logic mounting portion of an FPGA according to a second embodiment.
  • FIG. 6 shows a structural diagram of an FPGA according to Example 3.
  • FIG. 6 shows a structural diagram of an FPGA comparator according to a third embodiment.
  • FIG. 10 shows an operation waveform diagram of CRAM control of the FPGA according to the third embodiment.
  • FIG. 6 shows a structural diagram of an FPGA according to Example 4;
  • FIG. 10 is an operation waveform diagram of CRAM control of the FPGA according to the fourth embodiment.
  • FIG. 9 shows a structural diagram of an FPGA according to Example 5.
  • FIG. 9 shows a structural diagram of an FPGA according to Example 6.
  • Logic LSIs include circuits such as flip-flops and latches as memory holding elements, but these circuits are known to be larger in size than SRAM memory cells and more resistant to soft errors than SRAMs.
  • SRAM memory integrated in the logic LSI is added with parity and ECC (Error Correction Code), and can be systematically detected and corrected for SRAM bit inversion and the like.
  • ECC Error Correction Code
  • the CRAM has a form in which the data is retained after the data is set, is difficult to monitor by ECC, and is weak against bit inversion of the memory cell.
  • the inventors have a part in which the reliability of the hardware alone is important as a requirement for the LSI, and a part in which the reliability is not so important in terms of hardware if the reliability is ensured in the system. I realized that.
  • the portion requiring high reliability is, for example, a register for storing key information, a comparator for comparing multiplexed calculation results, and the like.
  • reliability can be improved by redundancy by utilizing multiplexing and encoding, high reliability as a device is not necessarily required.
  • the programmable logic device has a plurality of configuration memories, and the configuration memories are divided into a plurality of regions, and a part of the plurality of regions is the configuration memory.
  • the reliability is set in a high reliability region in which the reliability against a memory failure is higher than in other regions.
  • a calculation unit that performs calculation processing is provided in the other region, and a calculation result processing unit that processes a calculation result calculated by the calculation unit is arranged in the high reliability region.
  • an SRAM-based FPGA will be described as an example of a programmable logic device.
  • the contents of each embodiment are not limited to this, but to a programmable LSI or semiconductor that allows a user to program logic later. Is also applicable.
  • the FPGA of this example is shown in FIG.
  • This FPGA is configured by accumulating a plurality of logic elements in a tile shape.
  • This FPGA is divided into at least two areas.
  • One of the two areas corresponds to the above-described high-reliability area, and becomes the high-reliability mounting unit 2 that is a part that is more reliable against a soft error.
  • the other corresponds to the above-described other area, and becomes the large-capacity logic implementation unit 1 which is a part for accumulating arithmetic logic for realizing the function of the apparatus.
  • the high-capacity logic mounting unit 1 is a part of which reliability is lower than that of the high-reliability mounting unit 2, but in this embodiment, emphasis is placed on mounting logic at a higher density. Yes.
  • the high-reliability area is set such that the CRAM check frequency is higher than other areas.
  • the CRAM integrated in each area is checked independently, and for each CRAM, it is checked whether the data stored in the CRAM is destroyed.
  • CRAM control units CRAMCTL1, 2 are provided.
  • the CRAM check a CRC check is generally known that has a small hardware scale and can be detected at high speed, and this technique can also be used in this embodiment. The CRAM check method will be described in detail below.
  • the reliability of a general logic circuit can be improved by a conventionally known operation such as duplication or duplication or an operation with an error correction code added.
  • a part that holds settings as an LSI, a comparison circuit of calculation results, and the like can greatly contribute to improvement of availability and safety of the entire device by increasing the reliability of the circuit itself. Therefore, the reliability and safety of the entire apparatus can be improved by increasing the reliability of some limited circuits among the circuits integrated in the FPGA in terms of devices and circuits.
  • an SRAM-based FPGA it is important to improve the soft error resistance of the SRAM.
  • soft error resistance of SRAM it is known to increase the size of memory cells and increase the power supply voltage.
  • general-purpose usage has been prioritized, so it has been important to have a homogeneous configuration in the FPGA.
  • an architecture that can implement high-density (or large-capacity) logic has been regarded as important in FPGAs that are inferior in terms of mounting rate when compared with the same process and the same chip size.
  • the reliability in the LSI it has been found that the reliability can be greatly improved while ensuring the versatility even in the heterogeneous configuration instead of the homogeneous configuration.
  • FIG. 2 shows an example of connection between the CRAM in the FPGA of this embodiment and the nonvolatile ROM provided outside the FPGA.
  • the FPGA of this embodiment can be configured to be connected to a nonvolatile ROM such as Flash via a memory bus MEMBUS that performs data transfer for CRAM access.
  • a nonvolatile ROM such as Flash
  • MEMBUS memory bus
  • FIG. 3 shows the physical layout of the CRAM in the FPGA.
  • an FPGA generally, memory cell columns constituting a CRAM and logic circuit portions such as switches are alternately arranged, and a plurality of CRAM memory cell columns are arranged in the vertical direction of the chip.
  • this memory arrangement is physically divided and divided into a large-capacity logic mounting unit 1 and a high-reliability mounting unit 2 and integrated on an LSI chip. That is, the large-capacity logic mounting unit 1 and the high-reliability mounting unit 2 are provided with a plurality of cell rows in which CRAMs are arranged in series.
  • FIG. 1 In the example of FIG.
  • CRAM # 0 to 15 16 CRAM memory cell columns (CRAM # 0 to 15) are provided in the large-capacity logic mounting unit 1, and three highly reliable CRAM cell columns are included in the high-reliability mounting unit 2.
  • RCRAM # 0 to 2 An example in which (RCRAM # 0 to 2) are integrated will be described.
  • a highly reliable CRAM is indicated as RCRAM (Reliable CRAM).
  • this figure shows an example in which the large-capacity logic mounting unit 1 is integrated on the left side of the page and the high-reliability mounting unit 2 is integrated on the right side. It doesn't matter. It is also possible to arrange them separately on the top and bottom of the chip.
  • the CRAM control unit CRAMCTL1 corresponding to the large-capacity logic implementation unit 1 sequentially checks the stored data for CRAM # 0 to CRAM # 15. Further, the CRAM control unit CRAMCTL2 corresponding to the high-reliability mounting unit 2 sequentially checks RCRAM # 0 to RCRAM # 2.
  • FIG. 4 shows a timing chart of CRAM access. An example in which 16 CRAM cell columns are checked for the large-capacity logic mounting unit 1 and 3 CRAM memory cell columns are checked for the high-reliability mounting unit 2 will be described.
  • the CRAM control unit CRAMCTL1 performs a check while sequentially synchronizing CRAM # 0 to CRAM # 15 with the operation clock of the CRAM control unit CRAMCTL1. After checking up to CRAM # 15, return to CRAM # 0 again and check.
  • the inspection cycle of the CRAM control unit CRAMCTL1 is T1.
  • the high-reliability mounting unit 2 will be described in the case where three CRAM memory cell columns are checked in this figure.
  • RCRAM # 0, RCRAM # 1, and RCRAM # 2 are sequentially checked, and when the RCRAM # 2 check is completed, the process returns to RCRAM # 0 again to perform the check.
  • the check cycle at this time is T2.
  • the check cycle of the high-reliability mounting unit 2 can be fixed without depending on the integrated capacity of the large-capacity logic mounting unit 1, and the CRAM of the high-reliability mounting unit 2 can be checked and repaired. By being able to carry out promptly, it becomes possible to lead to high reliability and high safety of the LSI as a whole.
  • the high-capacity logical mounting unit 1 and the high-reliability mounting are provided.
  • the CRAM of the part 2 can be constituted by transistors manufactured based on the same design process and design rule, and the memory cell size can be equally configured.
  • a method of making the CRAM of the high-reliability mounting unit 2 larger than that of the large-capacity logic mounting unit 1 as in Example 2 described later may be further employed.
  • FIG. 5 is a diagram for explaining a design flow of logic design utilizing the FPGA of this embodiment.
  • the design of the functional logic installed in the FPGA is performed using a description language such as RTL (Register Transfer Level) as in the prior art.
  • RTL Registered Transfer Level
  • the degree of reliability is defined for the designed logic, and for example, an identification tag indicating the degree of reliability is added to the designed RTL.
  • the logic data accumulated in the FPGA includes an identification tag indicating whether the target area where the logic is accumulated is the high-reliability mounting unit 2 or the large-capacity logic mounting unit 1.
  • logic integration is performed using a logic integration tool.
  • the logic integration tool performs logic integration on the large-capacity logic implementation unit 1 and the high-reliability implementation unit 2 based on the identification tag.
  • the high-reliability mounting unit 2 requires less logic than the logic mounted in the large-capacity logic mounting unit 1 among the logic mounted in the LSI.
  • a design with versatility is preferable and high It may be desirable to secure and define a certain amount of the capacity of the reliable implementation unit 2. In that case, even if the logic does not need to be mounted in the high-reliability mounting unit 2, if the logic integration is performed in the free area of the large-capacity logic mounting unit 1, LSI hardware resources can be used effectively.
  • FIG. 6 shows the FPGA of this example.
  • a large-capacity logic mounting unit 1 and a high-reliability mounting unit 2 are provided.
  • the high-reliability mounting unit 2 uses a CRAM having a relatively large transistor size, and further includes a gate insulating film of a MISFET to be configured. By making the thickness large, it can withstand the application of a high voltage. As a result, the power supply voltage of the CRAM of the high-reliability mounting unit 2 is set higher than the CRAM in other areas.
  • a signal level conversion circuit LS is added.
  • the CRAM of the high-reliability mounting unit 2 can be designed to have a larger amount of retained charge than the CRAM of the large-capacity logic mounting unit 1, radiation such as neutrons collides with other nuclei. It is possible to have a high resistance to charge accumulation caused by the intrusion of charged particles.
  • a capacitor can be added. What is necessary is just to comprise a capacity
  • the high-reliability mounting unit 2 is composed of a relatively large transistor.
  • the CRAM single unit soft error resistance of the high-reliability mounting unit 2 is improved by, for example, about one digit compared to the single-layer soft error resistance of the large-capacity logic mounting unit 1 CRAM, the CRAM check Even if the mechanism uses a method in which each CRAM memory cell column is sequentially checked cyclically by one CRAM control unit CRAMCTL3 in the chip, the MTTF (Mean Time To Failure) of the CRAM memory cell of the high-reliability mounting unit 2 is a large-capacity logic mounting unit.
  • the high-reliability mounting unit 2 and the large-capacity logic mounting unit 1 may be provided with a CRAM control unit independently.
  • FIG. 7 shows an example of integration of logic elements in the LSI for realizing the present embodiment.
  • a transistor designed with a process node of 22 nm is arranged in the large-capacity logic mounting section 1, and a transistor having a size about twice as large as that of the high-reliability mounting section 2 (2 as a design rule).
  • the lookup table LUT converts an input value from the lookup table LUT into an output value according to the bit information stored in the CRAM.
  • the output of the lookup table LUT is taken into the flip-flop FF and connected to the next lookup table LUT or the like.
  • the selector SEL is a circuit for switching the connection between the wiring and the lookup table LUT, and this is also switched by a bit stored in the CRAM. The connection switching between the wirings is switched by the switch SW.
  • the signal level conversion circuit LS is provided between the subsequent stage of the selector that switches the connection between the lookup table LUT and the wiring, and the switch of the large-capacity logic mounting unit 1 and the switch of the high-reliability mounting unit 2. Once the signal level is converted, the subsequent high-reliability mounting unit 2 does not require a signal level conversion circuit.
  • the transistor In order to further improve the resistance to soft errors against neutrons, it is desirable to design with a transistor used for I / O. In that case, the transistor should be designed with a transistor equivalent to 130 nm or 180 nm, which is 4 to 8 times larger.
  • the cell will be configured.
  • the high-reliability mounting unit 2 may be arranged in a tile shape as shown in FIG. Alternatively, it is possible to form a long cell in the horizontal direction in this figure. In any case, even if the transistor sizes are different, they can be arranged in a tile shape by an appropriate design, and a highly versatile circuit as an FPGA can be designed.
  • FIG. 8 shows an example of a transistor structure constituting this embodiment.
  • a P-type MISFET and an N-type MISFET are shown for the large-capacity logic mounting unit 1 and the high-reliability mounting unit 2, respectively.
  • This figure shows an example of a so-called triple well structure in which an N type well is formed on a P type substrate.
  • the power supply voltage VCC of the high reliability mounting unit 2 is higher than the power supply voltage VDD of the large-capacity logic mounting unit 1, it is necessary to separate the well on the NMOS side.
  • the transistor structure is not limited to the triple well structure, and can be applied to a so-called dual well LSI in which no deep N well exists. In that case, although separation on the ground side may be difficult, a plurality of power supply voltages can be set.
  • a CRAM manufactured by a so-called thick wire diameter process with an old process generation can be used.
  • MOSs constituting an I / O need to be connected to peripheral devices of legacy voltage, so even in miniaturized LSIs, transistors with thick wire diameters are integrated and used on the same chip. Therefore, this may be used as a transistor of this thick wire diameter process.
  • FIG. 9 shows an example of integration of the large-capacity logic mounting unit 1 and the high-reliability mounting unit 2 of the FPGA of this embodiment.
  • a plurality of comparators are provided in a multiplexed manner.
  • the large-capacity logic mounting unit 1 and the high-reliability mounting unit 2 are provided in the FPGA.
  • the functions are realized by the duplicated function block FBA and function block FBB.
  • the in each of the function blocks FBA and FBB CRAMs for storing logic information and wiring switching information are respectively defined. In this figure, not a physical arrangement but a logical relationship is shown so that the corresponding CRAM is clarified according to the function.
  • the CRAM control unit 1CRAMCTL1 writes data from the ROM and checks the stored information in the CRAM.
  • the high-reliability mounting unit 2 includes comparators CMPA and CMPB that compare signals from the functional blocks FBA and FBB, an output inspection unit ORA (Output Response Analyzer) mainly used for fail-safe applications, and functional blocks
  • a test pattern generation circuit TPG for self-test for diagnosing a failure of the FBA, FBB, comparators CMPA, CMPB, a selector SEL for outputting one of the peripheral logic Plogic for switching wiring, the functional blocks FBA, FBB,
  • the output control circuit OUTCTL is provided with a function of stopping the output OUT.
  • comparators CMPA and CMPB in order to improve availability, an example of a dual system is shown, and an ORA control unit ORACTL for controlling the output inspection unit ORA is provided.
  • EOR in the peripheral logic logic indicates an exclusive OR circuit.
  • TPA and TPB indicate a test pattern A and a test pattern B, respectively.
  • mapping When configuring the above-described dual system in this embodiment, it is preferable to perform mapping so that a logical operation related to the other RCRAM is not impossible during reconfiguration of one RCRAM. Therefore, as shown in FIG. 3, when RCRAM memory cells are arranged in stripes in the vertical direction, the RCRAM storing the A-system logic and the RCRAM storing the B-system logic are moved to different cell columns. Deploy.
  • the CRAM is physically separated by disposing the comparators CMPA and CMPB in different cell columns of the plurality of cell columns, so that the read and write operations to the CRAM are not performed at the same timing.
  • the comparators CMPA and CMPB have a circuit configuration in which an exclusive OR circuit is used in the first stage, and ORs are arranged in a tree form in the subsequent stage, thereby sending out from the functional blocks FBA and FBB. Inconsistency of detected signals can be detected and notified to the outside with one output signal.
  • inspection circuits ORAA and ORAB are provided as circuit configurations that can inspect the outputs of the duplicated comparators CMPA and CMPB, and the outputs TOUT1 and TOUT2 are also supplied to the CTL. Entered.
  • the output inspection unit ORA in order to output either the output TOUT1 of the inspection circuit ORAA or the output TOUT2 of the inspection circuit ORAB to the outside of the LSI, the output is switched by the selector SEL.
  • the selector SEL is switched by a control signal SELC from the CTL.
  • the ORA control unit ORACTL observes the alternating signal which is the output of the output TOUT1 of the inspection circuit ORAA and the output TOUT2 of the inspection circuit ORAB, and checks the stop of the alternating signal.
  • the alternating signal means a signal in which a high level and a low level of the output appear alternately.
  • a test pattern for detecting a failure in the comparators CMPA and CMPB is applied to one of the input signals at a level opposite to that of the signal (that is, the malfunction signal is arbitrarily transmitted to the comparators CMPA and CMPB).
  • the failure of the comparators CMPA and CMPB is detected.
  • the comparators CMPA and CMPB are checked simultaneously with the rising edge of the clock, and the data is compared at the falling edge of the clock.
  • the former is called a comparator check period
  • the latter is called a compared signal comparison period.
  • the SEL selector switches so that one of the output TOUT1 of the inspection circuit ORAA and the output TOUT2 of the inspection circuit ORAB is output as the output TOUT.
  • the control is performed by the error signal ERR from the CRAM control unit CRAMCTL2.
  • the error signal ERR is not shown in detail here, if it is designed with a 2-bit signal, it is possible to indicate which of the CMPA and CMP2 has failed, and accordingly, the selector SEL can be controlled by the SELC. Is possible.
  • Corresponding CRAM is associated with various logic circuits integrated in the high-reliability mounting unit 2. These RCRAMs are controlled by the CRAM control unit CRAMCTL2.
  • the CRAM control units CRAMCTL1 and CRAMCTL2 are connected to the same memory bus MEMBUS, and configuration data for each CRAM is stored in the ROM outside the FPGA or the storage circuit RAM1 in the FPGA. ROM and RAM are also connected to the same memory bus.
  • the RAM 1 is configured as a memory provided with an error detection and correction mechanism such as ECC.
  • ROM 1 and RAM 1 are provided. It is assumed that the ROM outside the FPGA is constituted by a nonvolatile ROM such as Flash, and although the neutron resistance is high, the access speed of data is slow, such as so-called fast access takes several tens of microseconds.
  • the RAM 1 in the FPGA is basically an SRAM-based memory, and has a feature that it can be accessed at high speed although it has low neutron resistance. However, since the circuit can be protected by ECC or the like, the neutron resistance can be increased. Further, this built-in RAM is integrated in the high-reliability mounting unit 2 and may be composed of a transistor having a high soft error tolerance like a highly reliable CRAM, or as a ROM capable of high-speed operation. It may be configured.
  • the basic operation of the high-reliability comparator may be performed as described in Patent Document 1, but here, it is duplexed in order to improve the availability of the comparator itself.
  • FIG. 11 shows an operation waveform diagram of this example.
  • RCRAM # i is inspected at time t1 and there is a soft error in CRAM.
  • an error occurs in the comparator CMPA, and the normal output from the comparator CMPA is not output in the output inspection unit ORA, so that the alternating signal that is the output signal of the inspection circuit ORAA is interrupted.
  • error detection can be performed in one cycle from the CRAM check, it may take several cycles.
  • the comparator CMPB since the comparator CMPB is normal, the outputs of the function blocks FBA and FBB are the same, so it is not necessary to stop the output.
  • the reconfiguration signal RECONFIG which rewrites the CRAM is asserted, and the normal configuration data from the RAM 1 is written to the RCRAM.
  • rewriting from the RAM 1 will be described as enhancing the resistance to multi-bit errors.
  • 1-bit error correction can be performed, so that 1-bit correction can be restored more quickly.
  • the address is calculated in one cycle from the error signal ERR, the address is transmitted to the RAM 1 at time t2, and the data is transmitted in the next cycle (time t3). Is assumed to be received.
  • the data arrival latency may be several cycles depending on the specifications of the LSI to be designed, but here it is assumed to be one cycle.
  • the data is written into RCRAM # i, and upon completion of writing at time t4, the reconfiguration signal RECONFIG is negated, and then the error signal ERR is negated.
  • the test circuit ORAB may remain selected. In this case, the duplex system of the comparator is restored at time t4, but the complete duplex system can be restored at time t5 when the alternating signal of the test circuit ORAA returns to normal.
  • the ROM, the output inspection unit ORA, and the test pattern generation circuit TPG that are in the FPGA in the configuration of the third embodiment are provided outside the FPGA.
  • an error signal ERR2 is transmitted to the control unit CTL2.
  • the control circuit CTL2 inputs the alternating signals TOUT11 and TOUT12 from the ORA together with the ERR2 signal, sends the control signal SCTL2 to the control circuit OUTCTL, controls the output stop of the output OUT, and controls the ORA circuit with the control signal SELC. It has a function to perform switching control of the alternating signal output selector.
  • the alternating signals TOUT11 and TOUT12 output from the comparison circuits CMPA and CMPB are inspected, and when the waveforms are abnormal, that is, a comparator mismatch is detected during the comparison signal comparison period. In such a case, control is performed to stop the output.
  • the OUTCTL continues to output.
  • control for stopping the output OUT is performed for safety. In this case, since CRAM CTL2 can determine which comparator is broken, the comparator on the broken side is repaired.
  • This embodiment has an advantage that the number of circuits integrated in the FPGA can be reduced.
  • the output inspection unit ORA and the like are separately configured by a dedicated LSI or a general-purpose LSI.
  • ORA, TPG, and the like can be configured by hard logic, there is an effect that resistance to soft errors is further increased.
  • the ROM may be provided in the PGA.
  • FIG. 13 shows an operation example of this embodiment.
  • the basic operation is the same as described with reference to FIG.
  • an external ROM access is used, if a general flash ROM is used, several tens of microseconds are required for the first access, and data reception starts from the address transmission (time t2 ′) (time t3 ′).
  • a waiting time on the order of several tens of microseconds occurs. This waiting time is different from FIG.
  • FIG. 13 shows an example in which the data transfer amount is large.
  • the data transfer waiting time time t3 ′ to time t3 ′′
  • the configuration time time t4 ′ to time t5 ′
  • the highly reliable mounting unit 2 can reduce data transfer and configuration overhead by defining circuit mounting in a relatively small area.
  • the comparator integrated in the high-reliability mounting unit 2 is tripled. Also in the present embodiment, a comparator or the like is integrated in the high reliability mounting unit 2.
  • an error signal ERR3 is transmitted to the control unit CTL3.
  • the control circuit CTL3 has a function of executing the output stop control of the output OUT by inputting the ERR3 signal and the alternating signal TOUT3 [0: 2] from the ORA and sending the signal SCTL3 to the control circuit OUTCTL.
  • the SELC 3 has a function of performing switching control of the alternating signal output selector in the ORA circuit.
  • the three alternating signals TOUT3 [0: 2] output from the comparison circuits CMPA, CMPB, and CMPC together with the error signal ERR3 are inspected, and when the waveform is abnormal, that is, the signal When a mismatch of comparators is detected during the comparison period, control is performed to stop the output.
  • the OUTCTL performs control to continue outputting.
  • the defective comparator immediately repairs.
  • control for stopping the output OUT is performed for safety. Since the majority can be implemented by being triple, even if one of the comparators breaks down, the broken part can be repaired and the arithmetic processing can be continued.
  • the logic element unit is not distinguished between the large-capacity logic mounting unit 1 and the high-reliability mounting unit 2.
  • the example in which the large-capacity logic mounting unit 1 and the high-reliability mounting unit 2 are physically separated has been described.
  • the embodiment shown in FIG. 15 corresponds to the CRAM check circuit corresponding to the high-reliability mounting unit 2 and the large-capacity logic mounting unit 1 in order to increase the inspection frequency of the CRAM soft error in the high-reliability mounting unit 2.
  • the CRAM check circuit is made independent, the large-capacity logic mounting unit 1 and the high-reliability mounting unit 2 are made programmable.
  • the same type of memory cell circuit and element are used for the CRAM of the large-capacity logic mounting unit 1 and the CRAM of the high-reliability mounting unit 2.
  • the division between the CRAM of the large-capacity logic mounting unit 1 and the CRAM of the high-reliability mounting unit 2 may be determined by an address.
  • the CRAM addresses A0 to AN correspond to the large-capacity logic mounting unit 1
  • the CRAM control unit CRMTCL1 controls the CRAM
  • the CRAM addresses AN + 1 to AM are set to high.
  • the CRAM control unit CRMTCL2 controls the CRAM corresponding to the trust implementation unit 2.
  • the logic of the large-capacity logic mounting unit 1 and the high-reliability mounting unit 2 and the transistors constituting the CRAM are manufactured according to the same process rule.
  • the bit capacity size of the CRAM of the high-reliability mounting unit 2 The CRAM check frequency may be increased by setting the CRAM bit capacity size of the mounting unit 1 to 1/10 to 1/100.
  • the operating frequency of the CRAM control unit CRAMCTL2 is made higher than the operating frequency of the CRAM control unit CRAMCTL1
  • the CRAM check frequency of the highly reliable mounting unit 2 is relatively higher than the CRAM check frequency of the large-capacity logic mounting unit 1 Can do.
  • the mounting logic scale that is, the capacity of the CRAM
  • the high-reliability mounting unit 2 can be made variable, so that it can be used more universally.
  • SYMBOLS 1 Large-capacity logic mounting part, 2 ... High reliability mounting part, CRAMCTL ... CRAM control part, LUT ... Look-up table SEL ... Selector, SW ... Switch, FF ... Flip-flop, LS ... Signal level conversion circuit, FBA, FBB ... Functional block, CMPA, CMPB ... comparator, TOUT ... output, ORA ... output inspection unit, TPG ... test pattern generation circuit, CRAMCTL ... CRAM control unit, MEMBUS ... memory bus CRAM access data transfer bus

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Abstract

本発明は、エラー耐性の高い高信頼・高安全なプログラマブルロジックデバイスを提供することを目的とする。本発明は、複数のコンフィギュレーションメモリを有するプログラマブルロジックデバイスにおいて、前記コンフィギュレーションメモリが複数の領域に区分して配置され、前記複数の領域の一部は、前記コンフィギュレーションメモリの故障に対する信頼性を他の領域よりも高めた高信頼領域に設定されることを特徴とする。

Description

プログラマブルロジックデバイス、及び、論理集積ツール
　本発明は、プログラマブルロジックデバイス、及び、論理集積ツールに関する。
　近年、制御の自動化が進み、電子制御装置の安全性、信頼性の要求が高まってきている。電子制御装置の安全性を確保するために、異常発生時に直ちにその異常を検出して動作を停止することが求められている。
　従来、論理回路は固定論理を提供するＣＢＩＣ(Cell-based Integrated Circuit)によるＡＳＩＣ(Application Specified Integrated Circuit)やゲートアレイにより実現されることが多かった。特に、高信頼、高安全なシステムでは、このような固定論理の装置で実現されるのが一般的である。例えば特許文献１では、比較器をセルフチェック化することによって高信頼、高安全なシステムを実現する技術が開示されている。
　しかし近年ではムーアの法則にしたがった集積度の向上に伴い、ＡＳＩＣを製造するためのマスクの設計製造コストが高騰する傾向にあり、よほどの量産品でない限りＡＳＩＣを適用できなくなることが予測される。特に本発明の対象とする高信頼、高安全なシステムでは用途の特殊性から自ずと生産量が限られている。
　そこで、製造に際して初期費用を抑えられるＦＰＧＡ(Field Programmable Gate Array)などのＰＬＤ(Programmable Logic Device)の利用が期待される。このプログラマブルロジックデバイスは論理情報を書き換え可能なメモリ（コンフィギュレーションメモリ：ＣＲＡＭ）に保持できることが特長であり、ユーザ側で論理を事後的に設定することができる。特に、高集積なＦＰＧＡはこのメモリをＳＲＡＭ(Static Random Access Memory)にて保持する構造をとっているものが主流である。以後、本タイプのプログラマブルロジックデバイスをＳＲＡＭベースプログラマブルロジックデバイスと呼ぶ。
特開平７－２３４８０１号公報
　しかし、ＳＲＡＭベースのプログラマブルロジックデバイス特有の問題として、プログラマブルロジックデバイスの論理情報（コンフィギュレーション情報）をＳＲＡＭにて格納するため、ソフトエラー耐性が低いと考えられており、ミッションクリティカルな産業応用には適用が広がっていなかった。
　そこで本発明では、エラー耐性の高い高信頼・高安全なプログラマブルロジックデバイスを提供することを目的とする。
　本発明は、複数のコンフィギュレーションメモリを有するプログラマブルロジックデバイスにおいて、前記コンフィギュレーションメモリが複数の領域に区分して配置され、前記複数の領域の一部は、前記コンフィギュレーションメモリの故障に対する信頼性を他の領域よりも高めた高信頼領域に設定されることを特徴とする。
　本発明によれば、エラー耐性の高い高信頼・高安全なプログラマブルロジックデバイスを提供することができる。
実施例１に係るＦＰＧＡの構造図を示す。 実施例１に係るＦＰＧＡのＣＲＡＭとＲＯＭの接続図を示す。 実施例１に係るＦＰＧＡのＣＲＡＭの配置図を示す。 実施例１に係るＦＰＧＡのＣＲＡＭ制御の動作波形図を示す。 実施例１に係るＦＰＧＡに集積される論理の切り分けのフロー図を示す。 実施例２に係るＦＰＧＡの構造図を示す。 実施例２に係るＦＰＧＡのロジックエレメントの配置図を示す。 実施例２に係るＦＰＧＡの高信頼実装部と大容量論理実装部の境界部のチップ断面構造を示す。 実施例３に係るＦＰＧＡの構造図を示す。 実施例３に係るＦＰＧＡの比較器の構造図を示す。 実施例３に係るＦＰＧＡのＣＲＡＭ制御の動作波形図を示す。 実施例４に係るＦＰＧＡの構造図を示す。 実施例４に係るＦＰＧＡのＣＲＡＭ制御の動作波形図を示す。 実施例５に係るＦＰＧＡの構造図を示す。 実施例６に係るＦＰＧＡの構造図を示す。
　発明者らは、エラー耐性の高い高信頼・高安全なプログラマブルロジックデバイスを検討するに当たり、ソフトエラーに対して耐性の低いコンフィギュレーションメモリ（以下、ＣＲＡＭと呼ぶことがある）の高信頼化に着目した。論理ＬＳＩには、記憶保持素子として、フリップフロップやラッチといった回路があるが、これらの回路は、ＳＲＡＭメモリセルよりもサイズが大きく、ソフトエラーに対する耐性がＳＲＡＭよりも高いことが知られている。また、論理ＬＳＩに集積されるＳＲＡＭメモリは、パリティやＥＣＣ（Error Correction Code）が付加されており、ＳＲＡＭビットの反転等に対してシステム的に検出や訂正が可能な構成としている。一方のＣＲＡＭは、データをセットした後はデータを保持した形となり、ＥＣＣによる監視なども難しく、メモリセルのビット反転に対して弱い構成である。
　発明者らは、検討を進める中で、ＬＳＩへの要件としてハード単体での信頼性が重要な部分と、システム的に信頼性を担保すればハード的には信頼性がそれほど重要でない部分があることに気づいた。高い信頼性を必要とする部分は、例えば、キーとなる情報を格納するためのレジスタや、多重化した演算結果を比較する比較器等である。一方の演算部分は、多重化や符号化を活用することで冗長化による信頼性向上ができるので、デバイスとしての高信頼化は必ずしも必要としない。
　上記の技術思想に従い、本実施形態のプログラマブルロジックデバイスは、複数のコンフィギュレーションメモリを有し、このコンフィギュレーションメモリが複数の領域に区分して配置され、複数の領域の一部は、前記コンフィギュレーションメモリの故障に対する信頼性を他の領域よりも高めた高信頼領域に設定される。また、前記他の領域には、演算処理を行う演算部が設けられ、高信頼領域には、演算部で演算された演算結果を処理する演算結果処理部が配置される。
　以下、本発明の実施形態について図面を用いて説明する。なお、以下では、プログラマブルロジックデバイスとしてＳＲＡＭベースのＦＰＧＡを例に説明するが、各実施例の内容は、これ以外にも、ユーザが論理を事後的にプログラムすることができるプログラマブルなＬＳＩや半導体にも適用可能である。
　本実施例のＦＰＧＡを図１に示す。このＦＰＧＡは複数の論理エレメントをタイル状に集積して構成されている。そしてこのＦＰＧＡでは、少なくとも２つの領域に分割している。そして、２つの領域のうちの一方が上述した高信頼領域に相当し、ソフトエラーに対してより高信頼化する部分である高信頼実装部２となる。また、他方が上述した他の領域に相当し、装置の機能を実現させるための演算論理を集積する部分である大容量論理実装部１となる。なお、大容量論理実装部１は、高信頼実装部２と比べると信頼性の位置づけが低い部分とはなるが、本実施例では、その分高密度に論理を実装することに重点を置いている。
　本実施例では、高信頼領域は、ＣＲＡＭのチェック頻度が他の領域よりも高く設定される。具体的には、本実施例では、それぞれの領域に集積されるＣＲＡＭのチェックを独立して実施するものであり、それぞれのＣＲＡＭについて、ＣＲＡＭに格納しているデータが破壊されているかどうかをチェックするＣＲＡＭ制御部ＣＲＡＭＣＴＬ１、２を設けている。ＣＲＡＭのチェックについては、一般的に、ハードウエア規模が小さく高速な検出が可能なＣＲＣチェックが知られており、本実施例においても、その技術を利用することが可能である。以下でＣＲＡＭのチェック方式について詳述する。
　上述したように、ＦＰＧＡ内において回路的な信頼性を確保すべき箇所は、物理的な量が少ない。すなわち、一般的な論理回路は、従来から知られている、２重化や３重化等の冗長化もしくは誤り訂正符号を付加した演算により信頼性を向上できる。一方、ＬＳＩとしての設定等を保持する部分や、演算結果の比較回路などは、回路自体の信頼性を高めて置くことで、装置全体の可用性や安全性の向上に大きく寄与できる。したがって、ＦＰＧＡへ集積させる回路の中で、一部の限られた回路をデバイス的・回路的に高信頼化させることで、装置全体の信頼性および安全性を高めることができる。
　ＳＲＡＭベースのＦＰＧＡを考える上で、ＳＲＡＭのソフトエラー耐性の向上が重要である。ＳＲＡＭの耐ソフトエラーについては、メモリセルの大型化や電源電圧の高電圧化などが知られている。これまでのＦＰＧＡでは、汎用的な使い方が優先されていたために、ＦＰＧＡ内をホモジニアスな構成にすることが重要であった。しかも、ＡＳＩＣと異なり、同一プロセス・同一チップサイズでの比較した際、実装率の観点で劣るＦＰＧＡにおいては、高密度な（又は大容量の）論理を実装できるアーキテクチャが重要視されていた。但し、ＬＳＩ内の信頼性を考察すると、ホモジニアスな構成ではなく、ヘテロジニアスな構成にしても、汎用性を確保しながら、信頼性を大きく向上させることが可能となることが見出された。
　図２は、本実施例のＦＰＧＡにおけるＣＲＡＭと、ＦＰＧＡ外部に設ける不揮発ＲＯＭとの接続例を示したものである。本実施例のＦＰＧＡは、ＣＲＡＭアクセス用データ転送を行うメモリバスＭＥＭＢＵＳを介して、Ｆｌａｓｈ等の不揮発ＲＯＭと接続する構成とすることが可能である。このようにすることで、ハードウエア規模を増大させることなく、ＦＰＧＡ内に高信頼実装部２と大容量論理実装部１の集積が可能である。
　本実施例では、ＲＯＭへのアクセスホストがたとえば、ＣＲＡＭ制御部ＣＲＡＭＣＴＬ１、ＣＲＭＣＴＬ２のように複数あるので、アービトレーションが必要になる。この場合、高信頼実装部２のＣＲＡＭ制御部ＣＲＭＣＴＬ２からのＲＯＭアクセスを優先させるように、別途信号線を追加したり、もしくは転送データのヘッダ部分等に識別信号を設け、データの宛先が高信頼実装部２となっている場合にデータ伝送を優先させたりすればよい。
　図３はＦＰＧＡ内のＣＲＡＭの物理的な配置を示したものである。ＦＰＧＡは、一般的に、ＣＲＡＭを構成するメモリセル列とスイッチ等の論理回路部とが交互に配置され、ＣＲＡＭのメモリセル列としては、チップの縦方向に複数並ぶ構成になる。本実施例では、このメモリの配置を物理的に分割し、大容量論理実装部１と高信頼実装部２とに分けてＬＳＩチップ上に集積する。即ち、大容量論理実装部１及び高信頼実装部２には、ＣＲＡＭが直列に配置されたセル列が複数並べて設けられている。図３の例では、簡単のため、大容量論理実装部１には１６のＣＲＡＭメモリセル列（ＣＲＡＭ＃０～１５）を、高信頼実装部２には、信頼性の高い３つのＣＲＡＭセル列（ＲＣＲＡＭ＃０～２）を集積した例で説明する。なお、本実施例では、信頼性の高いＣＲＡＭをＲＣＲＡＭ（Reliable　CRAM）と標記している。
　ところで、この図では、紙面左側に大容量論理実装部１、右側に高信頼実装部２を集積した例を示しているが、高信頼実装部２が左側にあっても、左右に分かれていてもかまわない。また、チップの上下に分かれて配置することも可能である。
　このような構成において、大容量論理実装部１に対応するＣＲＡＭ制御部ＣＲＡＭＣＴＬ１は、ＣＲＡＭ＃０～ＣＲＡＭ＃１５について順次格納データのチェックを実施する。また、高信頼実装部２に対応するＣＲＡＭ制御部ＣＲＡＭＣＴＬ２は、ＲＣＲＡＭ＃０～ＲＣＲＡＭ＃２について順次チェックを実施する。
　図４はＣＲＡＭアクセスのタイミングチャートを示している。大容量論理実装部１については１６列のＣＲＡＭセル列をチェックし、高信頼実装部２については、３列のＣＲＡＭメモリセル列をチェックする例で説明する。
　ＣＲＡＭ制御部ＣＲＡＭＣＴＬ１は、ＣＲＡＭ＃０から順次ＣＲＡＭ＃１５までをＣＲＡＭ制御部ＣＲＡＭＣＴＬ１の動作クロックに同期しながらチェックを実施する。ＣＲＡＭ＃１５までチェックした後は、再びＣＲＡＭ＃０に戻りチェックを実施する。この例では、ＣＲＡＭ制御部ＣＲＡＭＣＴＬ１の検査周期をＴ１とする。一方、高信頼実装部２については、この図では３つのＣＲＡＭメモリセル列をチェックする場合で説明する。ここでは、ＲＣＲＡＭ＃０、ＲＣＲＡＭ＃１、ＲＣＲＡＭ＃２を順次チェックし、ＲＣＲＡＭ＃２のチェックが終了したら再びＲＣＲＡＭ＃０に戻りチェックを実施する。このときのチェックの周期はＴ２である。このようにするとＴ２＜Ｔ１となるため、大容量論理実装部１の集積容量に依存せず高信頼実装部２のチェック周期を固定でき、しかも、高信頼実装部２のＣＲＡＭのチェックと修復が速やかに実施できることで、ＬＳＩ全体としての高信頼化・高安全化につなげることが可能となる。
　このように、実施例１では、高信頼実装部２のチェックの周期を大容量論理実装部１よりも短くすることで信頼性を向上させているため、大容量論理実装部１及び高信頼実装部２のＣＲＡＭは、同一の設計プロセスおよび設計ルールに基づいて製造されるトランジスタにより構成することができ、メモリセルサイズも等しく構成することができる。但し、後述する実施例２のように、高信頼実装部２のＣＲＡＭを大容量論理実装部１よりも大きくする方法をさらに採用しても良い。
　図５は、本実施例のＦＰＧＡを活用した論理設計の設計フローを説明する図である。本実施例のＦＰＧＡに論理を集積する際、ＦＰＧＡに搭載する機能論理の設計は、従来同様、ＲＴＬ(Register Transfer Level)等の記述言語で設計を実施する。このとき、より上位のＣ言語等の高級言語で設計することも可能である。本実施例を用いる際には、設計した論理に対して、信頼性の度合いを定義し、例えば、設計したＲＴＬに信頼度を示す識別タグを付加することである。このとき、例えば、高信頼論理な論理には、機能ブロックに高信頼実装部２への集積を意味する記号を付加させるなどが考えられる。即ち、ＦＰＧＡに集積される論理のデータには、論理が集積される対象領域が高信頼実装部２であるか大容量論理実装部１であるかを示す識別タグが含まれるようにしておく。
　その後、高信頼実装部２の選定が終了した後は、論理集積ツールによって論理集積を行う。この際、論理集積ツールは、識別タグに基づいて、大容量論理実装部１と高信頼実装部２に対して論理の集積を実行する。
　最後に、チップ全体での遅延解析や、信頼性の観点での論理の分離実装を確認し、設計が終了となる。
　なお、高信頼実装部２は、ＬＳＩに搭載する論理のうち、大容量論理実装部１に搭載する論理量よりも少なく済むが、ＦＰＧＡ設計としては、汎用性を持たせた設計が好ましく、高信頼実装部２の容量を一定量確保して定義することが望ましい場合がある。その場合、高信頼実装部２に実装する必要がない論理でも、大容量論理実装部１の空き領域に論理集積を実施すれば、ＬＳＩのハードウエアリソースを効果的に使用できる。
　本実施例のＦＰＧＡを図６に示す。本実施例も同様に大容量論理実装部１と高信頼実装部２を設けるが、高信頼実装部２には、トランジスタサイズの比較的大きなＣＲＡＭを用い、さらに、構成するＭＩＳＦＥＴのゲート絶縁膜の厚さを大きく構成することで、高電圧の印加に耐えられるものである。これにより、高信頼実装部２のＣＲＡＭは、他の領域のＣＲＡＭに比べて、電源電圧が高く設定される。そして、実施例１と比較して、信号レベル変換回路ＬＳが追加されている。
　本実施例によると、高信頼実装部２のＣＲＡＭは大容量論理実装部１のＣＲＡＭと比較して、保持電荷量が多くなるように設計できるので、中性子等の放射線が他の原子核に衝突する際に引き起こされる荷電粒子の突入による電荷蓄積に対して高い耐性を持つことが可能である。なお、図示していないが、容量素子を追加することも可能である。ゲートで容量を構成したり、配線層で容量を構成したりすればよい。
　トランジスタサイズにおけるＳＲＡＭに対する中性子ソフトエラーの影響については、例えば、１８０ｎｍノードのトランジスタに対して、２２ｎｍノードのトランジスタでは、およそ２５００倍のマルチビットエラーのイベントが生じる可能性があるという報告が存在する。また、９０ｎｍノードのトランジスタの場合には、２２ｎｍノードのトランジスタと比較して、１０倍程度耐性が低い。つまり、大型のトランジスタを活用すれば、ソフトエラーレートを１桁～２桁以上低く抑えることができる。
　本実施例は、この原理に基づき、高信頼実装部２を比較的大型のトランジスタで構成するものである。このとき、高信頼実装部２のＣＲＡＭ単体のソフトエラー耐性は、大容量論理実装部１のＣＲＡＭの単体ソフトエラー耐性と比較して、例えば１桁程度向上できているとすれば、ＣＲＡＭのチェック機構は、チップに一つのＣＲＡＭ制御部ＣＲＡＭＣＴＬ３にて各ＣＲＡＭメモリセル列を順次巡回チェックする方法をとっても、高信頼実装部２のＣＲＡＭメモリセルのＭＴＴＦ（Mean Time To Failure）が大容量論理実装部１のＣＲＡＭメモリセルのＭＴＴＦと比較して長いので、相対的に高信頼実装部２のＣＲＡＭチェック頻度を高く設定することが可能になる。さらに、実施例１のように、高信頼実装部２と大容量論理実装部１とで独立にＣＲＡＭ制御部を設けても良い。
　本実施例を実現するための、ＬＳＩ内の論理エレメントの集積例を図７に示す。この図では、例えば、大容量論理実装部１に２２ｎｍのプロセスノードで設計されたトランジスタを配置し、高信頼実装部２には、それよりも２倍ほど大きなサイズのトランジスタ(設計ルールとしては２世代前のトランジスタ、すなわち、４５ｎｍプロセス相当)で設計されるトランジスタを配する例を示した。
　本図において、ルックアップテーブルＬＵＴは、ＣＲＡＭに格納されたビット情報に応じて、ルックアップテーブルＬＵＴからの入力値を出力値に変換するものである。ルックアップテーブルＬＵＴの出力はフリップフロップＦＦに取り込まれ、次のルックアップテーブルＬＵＴ等へ接続される。セレクタＳＥＬは、配線とルックアップテーブルＬＵＴとの接続を切り替える回路であり、これもＣＲＡＭに格納されたビットで切り替えられる。配線同士の接続切り替えは、スイッチＳＷで切り替える。
　大容量論理実装部１と高信頼実装部２の界面は電源電圧が異なるので、この境界上には信号レベル変換回路ＬＳ（Level　Shifter）を設ける必要がある。この例では、信号レベル変換回路ＬＳをルックアップテーブルＬＵＴと配線の接続を切り替えるセレクタの後段と、大容量論理実装部１のスイッチと高信頼実装部２のスイッチの間に設ける。ひとたび信号レベルが変換されれば、その後の高信頼実装部２には信号レベル変換回路は不要である。
　中性子に対するソフトエラーの耐性をさらに向上させるためには、Ｉ／Ｏに用いられるトランジスタで設計することが望ましく、その場合は、１３０ｎｍもしくは１８０ｎｍ相当のトランジスタで設計することとなり、４～８倍の大きさのセルを構成することになる。その場合も、大容量論理実装部１の４セル～８セルごとに高信頼実装部２の１セルを配置するような形で図７に示すようにタイル状に配置すればよい。もしくは、この図で横方向に長いセルを構成することも可能である。いずれにせよ、トランジスタサイズが異なる場合でも、適切な設計によりタイル状に配置することは可能であり、ＦＰＧＡとしての汎用性の高い回路が設計できることになる。
　本実施例を構成するトランジスタ構造例を図８に示す。この図では、大容量論理実装部１と高信頼実装部２についてそれぞれ、Ｐ型ＭＩＳＦＥＴとＮ型　ＭＩＳＦＥＴを記載した。この図では、Ｐ型基板上にＮ型ウェルを構成した、いわゆる、トリプルウエル構造の例で示した。この場合、高信頼実装部２の電源電圧ＶＣＣは、大容量論理実装部１の電源電圧ＶＤＤよりも高いので、ＮＭＯＳ側のウエルの分離が必要である。
　このような構成とすれば、高信頼実装部２のグランドＶＳＳＱと大容量論理実装部１のグランドＶＳＳとを分離することができるので、電源電圧の高い高信頼実装部２のグランドノイズが大容量論理実装部１へ伝播することを防止できる。また、このような構成を設けることで、高信頼実装部２の電源分離も可能となる。信頼性設計においては、電源の多重化も重要と考えられる場合もあり、その際、電源を分離して設計できる効果もある。
　なお、トランジスタの構造としては、トリプルウエル構造に制限されるものではなく、ディープＮウエルの存在しない、いわゆるデュアルウエル構造のＬＳＩにも適用できる。その場合、グランド側の分離が困難になるおそれがあるが、複数の電源電圧の設定は可能である。
　高信頼実装部に用いるＣＲＡＭとしては、プロセス世代の古い、いわゆる太線径のプロセスで製造されたＣＲＡＭを用いることができる。一般的にＩ／Ｏを構成するＭＯＳにはレガシー電圧の周辺機器の接続が必要であることから、微細化が進んだＬＳＩにおいても、太線径のトランジスタが同一チップに集積されて使用されているので、この太線径のプロセスのトランジスタとしてはこれを利用すればよい。
　本実施例のＦＰＧＡの大容量論理実装部１と高信頼実装部２の集積の例を図９に示す。本実施例では、比較器が多重化して複数設けられている。具体的には、ＦＰＧＡ内には、大容量論理実装部１と高信頼実装部２を設け、大容量論理実装部１では、２重化した機能ブロックＦＢＡと、機能ブロックＦＢＢで機能が実現される。機能ブロックＦＢＡ、ＦＢＢにはそれぞれ論理情報および配線切り替え情報を格納するＣＲＡＭがそれぞれ定義される。この図では、物理的な配置ではなく、機能に合わせて対応するＣＲＡＭが明確になるように論理的な関係を示している。これらのＣＲＡＭはＣＲＡＭ制御部１ＣＲＡＭＣＴＬ１にて、ＲＯＭからのデータ書き込みおよびＣＲＡＭの格納情報のチェックを実施する。一方の高信頼実装部２には、機能ブロックＦＢＡ、ＦＢＢからの信号を比較する比較器ＣＭＰＡ、ＣＭＰＢと、主にフェールセーフ用途で用いられる出力検査部ＯＲＡ（Output Response Analyzer）、および、機能ブロックＦＢＡ、ＦＢＢ、比較器ＣＭＰＡ、ＣＭＰＢの故障を診断するためのセルフテスト用のテストパタン発生回路ＴＰＧ、配線切り替えのペリフェラル論理Ｐｌｏｇｉｃ、機能ブロックＦＢＡ、ＦＢＢのいずれかを出力させるセレクタＳＥＬと、異常時に出力ＯＵＴを停止させる機能を持たせた出力制御回路ＯＵＴＣＴＬで構成される。さらに、比較器ＣＭＰＡ、ＣＭＰＢについては、可用性を向上させるために、２重系としている例を示し、出力検査部ＯＲＡの制御のためのＯＲＡ制御部ＯＲＡＣＴＬを設けている。なお、ペリフェラル論理Ｐｌｏｇｉｃ内のＥＯＲは、排他論理和回路を示す。また、ＴＰＡ、ＴＰＢは、それぞれ、テストパタンＡ、テストパタンＢを示す。
　本実施例で上述の２重系を構成する際には、一方のＲＣＲＡＭのリコンフィグ中に他方のＲＣＲＡＭに関連する論理動作が不可能にならないように、マッピングするのが好ましい。このため、図３に示したように、ＲＣＲＡＭのメモリセルが縦方向にストライプ状に配置される場合、Ａ系の論理を格納するＲＣＲＡＭとＢ系の論理を格納するＲＣＲＡＭを別のセル列へ配置する。
　このように、各比較器ＣＭＰＡ、ＣＭＰＢを、複数のセル列のうちの異なるセル列に配置することによって、ＣＲＡＭを物理的に分離するため、同一タイミングでＣＲＡＭへのリードおよびライト動作が実施されないようにすることができる。すなわち同一タイミングでスクラビング（ＣＲＡＭへのリード・ライトアクセスを通じたＣＲＡＭ格納情報のチェック）が実行されないように配置されることができる。
　比較器ＣＭＰＡ、ＣＭＰＢについては、図１０に示すように、初段に排他論理和回路を用い、その後段にはＯＲをツリー状に配置した回路構成であり、これにより、機能ブロックＦＢＡ、ＦＢＢから送出される信号の不一致を検出し、一つの出力信号で外部へ通知できるものである。
　出力検査部ＯＲＡの内部は、２重化された比較器ＣＭＰＡ、ＣＭＰＢのそれぞれの出力に対して、検査ができる回路構成として検査回路ＯＲＡＡ、ＯＲＡＢを設け、それぞれの出力ＴＯＵＴ１、ＴＯＵＴ２はＣＴＬへも入力される。
　出力検査部ＯＲＡ内では、検査回路ＯＲＡＡの出力ＴＯＵＴ１と検査回路ＯＲＡＢの出力ＴＯＵＴ２のいずれかをＬＳＩ外部に出力するために、セレクタＳＥＬにて切り替えて出力される。セレクタＳＥＬの切り替えは、ＣＴＬからの制御信号ＳＥＬＣによって実施される。
　ＯＲＡ制御部ＯＲＡＣＴＬでは検査回路ＯＲＡＡの出力ＴＯＵＴ１及び検査回路ＯＲＡＢの出力ＴＯＵＴ２の出力である交番信号を観測し、交番信号の停止をチェックする。ここで交番信号とは、出力のハイレベルとロウレベルが交互に現れる信号を意味する。比較器ＣＭＰＡ、ＣＭＰＢの動作を考えると、２つの機能ブロックＦＢＡ、ＦＢＢからの同一の信号を比較するため、通常動作時には比較結果は０になる。
　このとき、比較器ＣＭＰＡ、ＣＭＰＢ内の故障を検出するためのテストパタンを入力信号の一つに信号とは逆レベルに信号を印加することで（即ち、誤動作信号を比較器ＣＭＰＡ、ＣＭＰＢへ恣意的に入れることで）、比較器ＣＭＰＡ、ＣＭＰＢの故障を検出する。この例では、クロックの立ち上がりと同時に比較器ＣＭＰＡ、ＣＭＰＢのチェックを実施し、クロックの立ち下がりの時間でデータの比較を実施する例である。この場合、前者を比較器チェック期間、後者を被比較信号比較期間と呼ぶことにする。クロック立ち上がりでの比較結果が１の場合は、テストパタンを印加している時間であり、正常状態では、“１”となる。クロックが立ち下がりのときの比較結果が０の場合は、データの比較で一致を示している。
　検査回路ＯＲＡＡの出力ＴＯＵＴ１および検査回路ＯＲＡＢの出力ＴＯＵＴ２のうちのいずれか一方を出力ＴＯＵＴとして出力するようにＳＥＬセレクタで切り替えるが、その際、ＣＲＡＭ制御部ＣＲＡＭＣＴＬ２からのエラー信号ＥＲＲで制御を実施する。エラー信号ＥＲＲはここでは詳細に図示しないが、２ビットの信号で設計すれば、ＣＭＰＡおよびＣＭＰ２のいずれが故障したかが指示できるので、それに応じて、ＳＥＬＣによりセレクタＳＥＬの制御を実施することが可能である。同時に、比較器の異常時にＦＢＡおよびＦＢＢの故障が疑われる場合は、すなわち、被比較信号比較期間中に、ＦＢＡおよびＦＢＢの出力を一致しない場合は、ＳＣＴＬ１信号により、出力ＯＵＴの出力停止制御を実施する。
　高信頼実装部２に集積される各種論理回路には、それぞれ対応するＣＲＡＭ（ＲＣＲＡＭ）が関連付けられている。これらのＲＣＲＡＭは、ＣＲＡＭ制御部ＣＲＡＭＣＴＬ２にて制御される。
　本実施例では、ＣＲＡＭ制御部ＣＲＡＭＣＴＬ１、ＣＲＡＭＣＴＬ２は同一のメモリバスＭＥＭＢＵＳに接続され、各ＣＲＡＭへのコンフィギュレーションデータは、ＦＰＧＡ外部のＲＯＭもしくは、ＦＰＧＡ内の記憶回路ＲＡＭ１に格納されており、これらのＲＯＭおよびＲＡＭも同一のメモリバスに接続されている。このＲＡＭ１は、図示していないが、ＥＣＣ等のエラー検出訂正機構を設けたメモリとして構成される。
　２種類のＲＯＭ１、ＲＡＭ１を設けている理由は以下の通りである。ＦＰＧＡ外部のＲＯＭはＦｌａｓｈ等の不揮発ＲＯＭで構成されることを想定しており、中性子耐性は高いものの、アクセスとしてはいわゆるファーストアクセスが数十マイクロ秒かかるなど、データのアクセス速度が遅い。一方、ＦＰＧＡ内部のＲＡＭ１は基本的にＳＲＡＭベースのメモリであり、中性子耐性は低いものの、高速なアクセスが可能である特徴がある。しかしながら、ＥＣＣ等で回路的に保護することができるので、中性子耐性も高めることが可能である。さらに、この内蔵ＲＡＭは、高信頼実装部２に集積されており、信頼性の高いＣＲＡＭと同様にデバイス的なソフトエラー耐性の高いトランジスタで構成されてもよいし、高速動作が可能なＲＯＭとして構成してもよい。
　高信頼比較器についての基本的な動作は、特許文献１に記載のように動作させればよいが、ここでは、比較器自体の可用性を向上させるために、２重化している。
　本実施例の動作波形図を図１１に示す。ここで、時刻ｔ１でＲＣＲＡＭ＃ｉの検査を実施し、ＣＲＡＭにソフトエラーがあった場合について述べる。このとき、比較器ＣＭＰＡにエラーが発生し、出力検査部ＯＲＡにおいては、比較器ＣＭＰＡからの正常な出力が出なくなり、したがって、検査回路ＯＲＡＡの出力信号である交番信号が途絶えることになる。なお、ＣＲＡＭチェックからエラー検出が1サイクルで実施できることを仮定しているが、数サイクルかかる場合でも良い。このとき、比較器ＣＭＰＢは正常であるので、機能ブロックＦＢＡ、ＦＢＢの出力は一致しているので、出力を止める必要はない。そのため、出力検査部ＯＲＡ内に、両者の交番信号をチェックする回路を設けておけば、装置の機能を実現する上では不具合がない状態なので、システム動作を止める必要はなく、外部へは比較器ＣＭＰＢの出力を出すようにセレクタを切り替えて動作を継続させる。これはＳＥＬＣで制御する。
　エラー信号ＥＲＲがハイレベルになると同時に、ＣＲＡＭの再書き込みを実施するリコンフィグ信号ＲＥＣＯＮＦＩＧをアサートして、ＲＡＭ１からの正常なコンフィグデータをＲＣＲＡＭへ書き込む動作を実施する。ここではマルチビットのエラーに対する耐性を高めるものとして、ＲＡＭ１からの再書き込みについて述べる。ＣＲＣによるチェックにおいては、１ビットの誤り訂正ができるので、１ビット訂正であればより高速に復帰が可能である。
　この例では、ＲＡＭ１として内蔵のＳＲＡＭベースのＲＡＭを想定しているので、エラー信号ＥＲＲから1サイクルでアドレスを計算し、時刻ｔ２でアドレスをＲＡＭ１へ伝達し、次のサイクル（時刻ｔ３）でデータを受領できると想定している。データ到着のレイテンシは、設計するＬＳＩの仕様により数サイクル必要な場合もあるが、ここでは１サイクルと仮定している。
　その後、データをＲＣＲＡＭ＃ｉへ書き込み、時刻ｔ４において書き込み完了を受けて、リコンフィグ信号ＲＥＣＯＮＦＩＧをネゲートし、引き続き、エラー信号ＥＲＲをネゲートする。その後、時刻ｔ５にて出力ＴＯＵＴ１が正常な交番信号が出力されることを受けて、セレクタＳＥＬを検査回路ＯＲＡＡ側へ戻す操作を実施し、時刻ｔ６にて元の状態に戻る。このとき、検査回路ＯＲＡＡ、ＯＲＡＢは等価であるので、検査回路ＯＲＡＢを選択したままでもかまわない。その場合、時刻ｔ４にて比較器の２重系は復帰するが、検査回路ＯＲＡＡの交番信号が正常に戻る時刻ｔ５にて完全な２重系復帰とすることができる。
　ここでは、出力ＴＯＵＴ２が正常動作をしているので、出力ＴＯＵＴ１が時刻Ｔ１で異常動作をしても、この異常が比較器ＣＭＰＡ、ＣＭＰＢに起因すると明言できるので、出力を止める制御を実施せず、出力信号ＯＵＴは正常に出力される。
　本実施例では、図１２に示すように、実施例３の構成ではＦＰＧＡ内部にあったＲＯＭおよび出力検査部ＯＲＡ、テストパタン発生回路ＴＰＧをＦＰＧＡ外部に設ける。本実施例では、ＣＲＡＭ制御部２ＣＲＡＭＣＴＬ２でエラーを検出後、制御部ＣＴＬ２へエラー信号ＥＲＲ２を伝達する。制御回路ＣＴＬ２は、ＥＲＲ２信号と共に、ＯＲＡからの交番信号ＴＯＵＴ１１、ＴＯＵＴ１２を入力と、制御回路ＯＵＴＣＴＬへ制御信号ＳＣＴＬ２を送出し、出力ＯＵＴの出力停止を制御する機能と共に、制御信号ＳＥＬＣにてＯＲＡ回路内の交番信号出力セレクタの切り替え制御を実施する機能を持つ。ＣＴＬ２では、エラー信号ＥＲＲ２と共に、比較回路ＣＭＰＡおよびＣＭＰＢからの出力の交番信号ＴＯＵＴ１１、ＴＯＵＴ１２を検査し、その波形に異常がある場合に、すなわち、被比較信号比較期間中の比較器の不一致を検出した場合に、出力を停止する制御を実施する。このとき、図１２の実施例で説明したように、比較回路ＣＭＰＡおよびＣＭＰＢのいずれかが正常な場合で、かつ、ＦＢＡおよびＦＢＢの各出力が一致する場合には、ＯＵＴＣＴＬは出力を出し続ける制御を実施し、それ以外の、両コンパレータ出力が異常である場合等は、安全のため、出力ＯＵＴを停止する制御を実施する。この場合、どちらの比較器が壊れたかは、ＣＲＡＭ ＣＴＬ２が判断できるので、壊れた側の比較器の修復を実施する。本実施例では、ＦＰＧＡ内に集積する回路をより少なくできるメリットがある。本実施例では、出力検査部ＯＲＡなどは別途専用ＬＳＩや汎用ＬＳＩで構成される。この場合、ＯＲＡやＴＰＧなどがハード論理で構成できるので、ソフトエラーに対してより耐性が高くなる効果がある。もちろん、ＲＯＭはＰＧＡ内に設けられるものであってもよい。
　本実施例の動作例を図１３に示す。基本的な動作は図１１での説明と同様である。本実施例では、外付けのＲＯＭアクセスとなるため、一般的なＦｌａｓｈ　ＲＯＭを用いると、ファーストアクセスで数十マイクロ秒が必要となり、アドレス送付(時刻ｔ２′)からデータ受領開始(時刻ｔ３′)まで数十マイクロ秒のオーダーの待ち時間が発生する。この待ち時間が図１１と異なる。
　また、図１３には、データ転送量が多い例を示しており、データ量が多い場合はデータ転送待ち時間(時刻ｔ３′～時刻ｔ３′′)およびコンフィギュレーション時間(時刻ｔ４′～時刻ｔ５′)も必要となる。高信頼実装部２は、比較的小さい領域で回路実装を定義することで、データ転送およびコンフィギュレーションのオーバーヘッドを低減することが可能である。
　本実施例を図１４に示す。本発明は高信頼実装部２に集積している比較器を３重化しているものである。本実施例においても、高信頼実装部２に比較器等を集積する。本実施例では、ＣＲＡＭ制御部２ＣＲＡＭＣＴＬ２でエラーを検出後、制御部ＣＴＬ３へエラー信号ＥＲＲ３を伝達する。制御回路ＣＴＬ３は、ＥＲＲ３信号とＯＲＡからの交番信号ＴＯＵＴ３［０：２］の入力と、制御回路ＯＵＴＣＴＬへ信号ＳＣＴＬ３を送出し、出力ＯＵＴの出力停止制制御を実施する機能を持つと共に、制御信号ＳＥＬＣ３にてＯＲＡ回路内の交番信号出力セレクタの切り替え制御を実施する機能を持つ。ＣＴＬ３では、エラー信号ＥＲＲ３と共に、比較回路ＣＭＰＡ、ＣＭＰＢ、および、ＣＭＰＣから、それぞれ出力される３本の交番信号ＴＯＵＴ３［０：２］を検査し、その波形に異常がある場合に、すなわち、信号比較期間中の比較器の不一致を検出した場合には、出力を停止する制御を実施する。このとき、比較回路ＣＭＰＡ、ＣＭＰＢ、ＣＰＭＣのいずれかが正常な場合に、しかも、多数決でＦＢＡおよびＦＢＢの出力が正しいと判断される場合は、ＯＵＴＣＴＬは出力を出し続ける制御を実施する。このとき、不具合のある比較器はただちに修復を実施する。一方、それ以外の、すべてのコンパレータ出力が異常である場合等は、安全のため、出力ＯＵＴを停止する制御を実施する。３重化していることで多数決が実施できるため、比較器のうちの一つが故障しても壊れた部分の修復と、演算処理の継続実行が容易に実施できる。
　実施例１の変形例として、論理エレメント部の集積について、大容量論理実装部１と高信頼実装部２とで区別しない実施例について述べる。実施例１では、大容量論理実装部１と高信頼実装部２を物理的に分ける例について説明した。一方、図１５に記載の実施例は、高信頼実装部２におけるＣＲＡＭソフトエラーの検査頻度を上げるために、高信頼実装部２に対応したＣＲＡＭチェック回路と、大容量論理実装部１に対応したＣＲＡＭチェック回路とを独立させるが、さらに、大容量論理実装部１と高信頼実装部２の切り分けをプログラマブルとする。
　本実施例では、大容量論理実装部１のＣＲＡＭと高信頼実装部２のＣＲＡＭは同一種類のメモリセル回路および素子が使われている。大容量論理実装部１のＣＲＡＭと高信頼実装部２のＣＲＡＭの区分けは、アドレスにより決定すればよい。たとえば、この図に示すように、ＣＲＡＭのアドレスＡ０～ＡＮを大容量論理実装部１に相当させて、そのＣＲＡＭの制御をＣＲＡＭ制御部ＣＲＭＣＴＬ１が実施し、一方、ＣＲＡＭのアドレスＡＮ＋１～ＡＭを高信頼実装部２に相当させて、そのＣＲＡＭの制御をＣＲＡＭ制御部ＣＲＭＣＴＬ２が実施する。
　このとき、大容量論理実装部１と高信頼実装部２の論理およびＣＲＡＭを構成するトランジスタは同一のプロセスルールで製造され、たとえば、高信頼実装部２のＣＲＡＭのビット容量サイズを、大容量論理実装部１のＣＲＡＭのビット容量サイズの1／１０乃至、１／１００としてＣＲＡＭのチェック頻度を高頻度化させるようにすればよい。もしくは、ＣＲＡＭ制御部ＣＲＡＭＣＴＬ２の動作周波数をＣＲＡＭ制御部ＣＲＡＭＣＴＬ１の動作周波数より大きくすれば、相対的に高信頼実装部２のＣＲＡＭチェック頻度が大容量論理実装部１のＣＲＡＭのチェック頻度より高くすることができる。もちろん上記２つの方法をあわせるとさらに効果的である。このように構成することで、大容量論理実装部１と高信頼実装部２の搭載論理規模（すなわち、ＣＲＡＭの容量）を可変にできるので、より汎用的に使うことが可能となる。
１…大容量論理実装部、２…高信頼実装部、ＣＲＡＭＣＴＬ…ＣＲＡＭ制御部、ＬＵＴ…ルックアップテーブルＳＥＬ…セレクタ、ＳＷ…スイッチ、ＦＦ…フリップフロップ、ＬＳ…信号レベル変換回路、ＦＢＡ、ＦＢＢ…機能ブロック、ＣＭＰＡ、ＣＭＰＢ…比較器、ＴＯＵＴ…出力、ＯＲＡ…出力検査部、ＴＰＧ…テストパタン発生回路、ＣＲＡＭＣＴＬ…ＣＲＡＭ制御部、ＭＥＭＢＵＳ…メモリバスＣＲＡＭアクセス用データ転送バス

Claims (8)

  1. 　複数のコンフィギュレーションメモリを有するプログラマブルロジックデバイスにおいて、
    　前記コンフィギュレーションメモリが複数の領域に区分して配置され、
    　前記複数の領域の一部は、前記コンフィギュレーションメモリの故障に対する信頼性を他の領域よりも高めた高信頼領域に設定されることを特徴とするプログラマブルロジックデバイス。
  2. 　請求項１に記載のプログラマブルロジックデバイスにおいて、
    　前記高信頼領域は、前記コンフィギュレーションメモリのチェック頻度が他の領域よりも高く設定されることを特徴とするプログラマブルロジックデバイス。
  3. 　請求項１に記載のプログラマブルロジックデバイスにおいて、
    　前記高信頼領域のコンフィギュレーションメモリは、他の領域のコンフィギュレーションメモリに比べて、トランジスタのゲート酸化膜の厚さ及びセルサイズが大きく設定されることを特徴とするプログラマブルロジックデバイス。
  4. 　請求項１に記載のプログラマブルロジックデバイスにおいて、
    　前記他の領域には、演算処理を行う演算部が設けられ、
    　前記高信頼領域には、前記演算部で演算された演算結果を処理する演算結果処理部が配置されることを特徴とするプログラマブルロジックデバイス。
  5. 　請求項１に記載のプログラマブルロジックデバイスにおいて、
    　前記他の領域には、同様の演算を多重化して行う多重化演算部が設けられ、
    　前記高信頼領域には、前記多重化演算部で演算された演算結果を比較する比較器が配置されることを特徴とするプログラマブルロジックデバイス。
  6. 　請求項５に記載のプログラマブルロジックデバイスにおいて、
    　前記高信頼領域には、前記比較器からの出力を検査する出力検査部が配置されることを特徴とするプログラマブルロジックデバイス。
  7. 　請求項５に記載のプログラマブルロジックデバイスにおいて、
    　前記高信頼領域には、前記コンフィギュレーションメモリが直列に配置されたセル列が複数並べて設けられ、
    　前記比較器が多重化して複数設けられ、
    　前記各比較器は、前記複数のセル列のうちの異なるセル列に配置されることを特徴とするプログラマブルロジックデバイス。
  8. 　前記請求項１に記載のプログラマブルロジックデバイスに論理を集積する論理集積ツールであって、
    　前記プログラマブルロジックデバイスに集積される論理のデータには、前記論理が集積される対象領域が前記高信頼領域であるか前記他の領域であるかを示す識別タグが含まれ、
    　前記識別タグに基づいて前記対象領域に前記論理の集積を実行することを特徴とする論理集積ツール。
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