WO2014185724A1 - 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법 - Google Patents

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WO2014185724A1
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block
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broadcast signal
dps
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PCT/KR2014/004356
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황재호
김병길
김우찬
김재형
홍성룡
문철규
최진용
백종섭
곽국연
고우석
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엘지전자 주식회사
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Definitions

  • the present invention relates to a broadcast signal transmission apparatus for transmitting a broadcast signal, a broadcast signal reception apparatus for receiving a broadcast signal, and a method for transmitting and receiving a broadcast signal.
  • the digital broadcast signal may include a larger amount of video / audio data than the analog broadcast signal, and may include various additional data in addition to the video / audio data.
  • the digital broadcasting system for digital broadcasting may provide HD (High Definition) level images, multi-channel sound, and various additional services.
  • HD High Definition
  • data transmission efficiency for high-capacity data transmission, robustness of the transmission / reception network, and flexibility of the network considering mobile reception equipment still need to be improved.
  • an object of the present invention is to transmit a broadcast signal for transmitting and receiving a broadcast signal for a future broadcast service (future broadcast service), a broadcast signal receiving device, and a broadcast signal for a future broadcast service (future broadcast service) And to provide a way to receive.
  • a method of transmitting a broadcast signal includes demultiplexing at least one input stream into a plurality of data pipes (DP), wherein demultiplexing the at least one input stream comprises: Dividing by DP, wherein the data of the plurality of DPs comprises at least one or more consecutive input packets, dividing the data of the plurality of DPs into data units having a length equal to the length of the payload of a BB frame, Cyclic-shifting the input packets of the divided data, allocating the cyclic-shifted input packets to the payload of the BB frame, and header before the payload of the BB frame. Inserting; And processing and transmitting data of the plurality of DPs for each DP.
  • DP data pipes
  • cyclic-shifting the input packets of partitioned data includes shifting such that, among the input packets of partitioned data, a first non- truncated input packet is assigned at the beginning of the payload.
  • a method for transmitting a broadcast signal may be proposed.
  • the step of cyclic-shifting the input packets of the divided data further comprises shifting an input packet having a truncated portion of the input packets of the shifted data to be allocated at the end of the payload.
  • a method for transmitting a broadcast signal may be proposed.
  • the step of processing and transmitting data of a plurality of DPs for each DP encoding the data of the plurality of DPs according to a code rate for each DP, mapping the data of the encoded DPs to at least one signal frame And modulating the data of the generated signal frame by an orthogonal frequency division multiplexing (OFDM) scheme and transmitting a broadcast signal including the data of the modulated signal frame.
  • OFDM orthogonal frequency division multiplexing
  • a method for receiving a broadcast signal includes receiving a broadcast signal and processing data of a plurality of data pipes (DPs) included in the received broadcast signal; And multiplexing the plurality of DPs into at least one output stream, wherein the multiplexing into the at least one output stream comprises parsing a header of data of the DP to obtain a new packet pointer, wherein the data of the DP Includes at least one contiguous packet, cyclic-shifting packets of data of the DP using the new packet pointer, and successive output streams of the cyclic-shifted data. It may be a method of receiving a broadcast signal comprising the step of combining.
  • DPs data pipes
  • the step of cyclic-shifting the packets of data of the DP, using the new packet pointer moves the packet fragment of the latter part of the data of the DP shifted at the transmitting end back to the front of the data of the DP.
  • a method for receiving a broadcast signal comprising the step may be proposed.
  • the method of receiving a broadcast signal may be proposed, wherein the step of cyclic-shifting packets of data of the DP further comprises shifting the data of the DP to which the packet fragment has been moved. .
  • receiving a broadcast signal and processing data of a plurality of DPs included in the received broadcast signal may include receiving the broadcast signal and OFDM data of a signal frame included in the received broadcast signal. Demodulating by an Orthogonal Frequency Division Multiplexing method, de-mapping data of the plurality of DPs, parsing the signal frame, and decoding data of the plurality of DPs according to a code rate for each DP. A method of receiving a broadcasting signal including the same may be proposed.
  • the decoding of the plurality of DPs according to the code rate for each DP, receiving a broadcast signal, characterized in that for performing decoding using data included in the packet header of the packets of the data of the DP A method can be proposed.
  • An apparatus for transmitting broadcast signals includes an input formatting module for demultiplexing at least one input stream into a plurality of DPs, wherein the input formatting module comprises: a first block for dividing the input stream into a plurality of DPs;
  • the data of the plurality of DPs includes at least one or more consecutive input packets, and the second block divides the data of the plurality of DPs into data units having a length equal to the length of a payload of a BB frame, wherein the divided A third block for cyclically-shifting input packets of data to assign to the payload of the BB frame, and a fourth block for inserting a header into the payload of the BB frame;
  • a data processing module which processes and transmits data of the plurality of DPs for each DP.
  • the third block may be proposed, the broadcast signal transmission apparatus, characterized in that for shifting the first input packet of the split data, which is not truncated to be allocated at the beginning of the payload .
  • the third block may be proposed, the broadcast signal transmission apparatus, characterized in that for shifting the input packet, the front part of the shifted input packet is allocated to the end of the payload may be proposed.
  • the data processing module includes an encoding block for encoding data of the plurality of DPs according to a code rate for each DP, a frame building block for generating at least one signal frame by mapping data of the encoded DP, and OFDM (A apparatus for transmitting a broadcast signal comprising an OFDM block for modulating data of the generated signal frame by an Orthogonal Frequency Division Multiplexing scheme and transmitting a broadcast signal including the data of the modulated signal frame Can be.
  • a broadcast signal receiving apparatus includes: a data processing module configured to receive a broadcast signal and process data of a plurality of data pipes included in the received broadcast signal; And an output processor module for multiplexing the plurality of DPs into at least one output stream, wherein the output processor module is a first block that parses a header of data of the DP to obtain a new packet pointer, wherein the data of the DP is at least A second block comprising one or more consecutive packets, cyclic-shifting packets of data of the DP using the new packet pointer, and a continuous output stream of the cyclic-shifted data May be a broadcast signal receiving apparatus including a third block.
  • the second block using the new packet pointer, the broadcast signal receiving apparatus, characterized in that for moving the packet fragment of the back portion of the data of the DP shifted at the transmitting end back to the front of the data of the DP Can be suggested.
  • the second block may be proposed a broadcast signal receiving apparatus, characterized in that for shifting the data of the DP to move the packet fragment.
  • the data processing module is an OFDM block for receiving the broadcast signal and demodulating data of a signal frame included in the received broadcast signal by an orthogonal frequency division multiplexing (OFDM) scheme, and data of the plurality of DPs.
  • a broadcast signal receiving apparatus may include a frame parser block for parsing the signal frame by de-mapping the decoding block, and a decoding block for decoding data of the plurality of DPs according to a code rate for each DP.
  • the decoding block may be proposed a broadcast signal receiving apparatus, characterized in that for performing decoding using the data contained in the packet header of the packets of the data of the DP.
  • QoS can be adjusted for each service or service component by processing data according to characteristics of a service in order to provide various broadcasting services.
  • the present invention can secure transmission flexibility by transmitting various broadcast services through the same RF signal bandwidth.
  • the present invention can increase data transmission efficiency and increase robustness of transmitting and receiving broadcast signals by using a MIMO system.
  • FIG. 1 is a diagram illustrating a structure of a transmission apparatus for a next generation broadcast service according to an embodiment of the present invention.
  • FIG 2 illustrates an input formatting module according to an embodiment of the present invention.
  • FIG 3 illustrates an input formatting module according to another embodiment of the present invention.
  • FIG 4 illustrates an input formatting module according to another embodiment of the present invention.
  • FIG. 5 illustrates a coding and modulation module according to an embodiment of the present invention.
  • FIG. 6 is a diagram illustrating a frame structure module according to an embodiment of the present invention.
  • FIG. 7 illustrates a waveform generation module according to an embodiment of the present invention.
  • FIG. 8 is a diagram illustrating a structure of a reception device for a next generation broadcast service according to an embodiment of the present invention.
  • FIG. 9 illustrates a synchronization & demodulation module according to an embodiment of the present invention.
  • FIG. 10 illustrates a frame parsing module according to an embodiment of the present invention.
  • FIG. 11 illustrates a demapping & decoding module according to an embodiment of the present invention.
  • FIG 12 illustrates an output processor according to an embodiment of the present invention.
  • FIG 13 illustrates an output processor according to another embodiment of the present invention.
  • FIG. 14 illustrates a coding and modulation module according to another embodiment of the present invention.
  • FIG. 15 illustrates a demapping & decoding module according to another embodiment of the present invention.
  • FIG. 16 illustrates an input formatting module and a new BB header insertion block according to another embodiment of the present invention.
  • FIG. 17 illustrates an output processor and a new BB header parser block according to another embodiment of the present invention.
  • FIG. 19 illustrates a cyclic-shifted payload method according to an embodiment of the present invention.
  • 21 is a diagram illustrating a method of transmitting a broadcast signal according to an embodiment of the present invention.
  • 22 is a diagram illustrating a method of receiving a broadcast signal according to an embodiment of the present invention.
  • the present invention is to provide an apparatus and method for transmitting and receiving broadcast signals for the next generation broadcast service.
  • the next generation broadcast service according to an embodiment of the present invention is a concept including a terrestrial broadcast service, a mobile broadcast service, and an ultra high definition television (UHDTV) service.
  • the broadcast signal for the next generation broadcast service may be processed using a non-MIMO (Multi Input Multi Output) method or a MIMO method.
  • the non-MIMO scheme according to an embodiment of the present invention may include a MISO (Multi Input Single Output), a SISO (Single Input Single Output) scheme, and the like.
  • multiple antennas of MISO or MIMO may be described with two antennas as an example for convenience of description, but the description of the present invention may be applied to a system using two or more antennas.
  • FIG. 1 is a diagram illustrating a structure of a transmission apparatus for a next generation broadcast service according to an embodiment of the present invention.
  • a transmission apparatus for a next generation broadcast service includes an input formatting module 1000, a coding and modulation module 1100, a frame structure module 1200, a waveform generation module 1300, and a signaling generation module ( 1400).
  • an input formatting module 1000 includes an input formatting module 1000, a coding and modulation module 1100, a frame structure module 1200, a waveform generation module 1300, and a signaling generation module ( 1400).
  • a transmission apparatus for a next generation broadcast service includes an MPEG-TS stream, an IP stream (v4 / v6), and a generic stream (GS) as input signals. ) Can be input.
  • the terminal may receive additional management information regarding the configuration of each stream constituting the input signal and generate a final physical layer signal by referring to the received additional information.
  • the input formatting module 1000 divides the input streams according to a criterion for performing coding and modulation or a service and service component criterion.
  • data pipes DP
  • the data pipe is a logical channel of the physical layer and can carry service data or related metadata.
  • the data pipe may carry one or a plurality of services or one or a plurality of service components.
  • data transmitted through a data pipe may be referred to as DP data.
  • the input formatting module 1000 divides each generated data pipe into block units necessary for performing coding and modulation, and performs a series of processes necessary for improving transmission efficiency or scheduling. Can be done. Details will be described later.
  • the coding and modulation module 1100 performs forward error correction (FEC) encoding on each data pipe received from the input formatting module 1000 to receive an error that may occur in a transport channel. Make corrections in
  • the coding and modulation module 1100 according to an embodiment of the present invention can correct the burst error due to the channel by converting the FEC output bit data into symbol data and performing interleaving.
  • the coding and modulation module 1100 according to an embodiment of the present invention may process the processed data for each antenna output. You can output it by dividing it by (data path).
  • the frame structure module 1200 may map data output from the coding and modulation module 1100 to a signal frame.
  • the frame structure module 1200 according to an embodiment of the present invention may perform mapping by using the scheduling information output from the input formatting module 1000, and may obtain data in a signal frame to obtain additional diversity gain. Interleaving may be performed with respect to.
  • the waveform generation module 1300 may convert the signal frames output from the frame structure module 1200 into a signal that can be finally transmitted.
  • the waveform generation module 1300 according to an embodiment of the present invention inserts a preamble signal (or preamble) for detection of a transmission system, and estimates a transmission channel to compensate for distortion. You can insert a reference signal.
  • the waveform generation module 1300 according to an embodiment of the present invention has a guard interval in order to cancel an influence caused by a channel delay spread due to multipath reception, and a specific sequence in a corresponding section. (sequence) can be inserted.
  • the waveform generation module 1300 according to an embodiment of the present invention additionally provides efficient transmission in consideration of signal characteristics such as peak-to-average power ratio of the output signal. You can carry out the necessary steps.
  • the signaling generation module 1400 may input input management information and information generated from the input formatting module 1000, the coding and modulation module 1100, and the frame structure module 1200. Final signaling information is generated using the physical layer signaling. Therefore, the reception apparatus according to an embodiment of the present invention can decode the received signal by decoding the signaling information.
  • the transmitter for the next generation broadcast service may provide a terrestrial broadcast service, a mobile broadcast service, and a UHDTV service. Therefore, the apparatus for transmitting a next-generation broadcast service according to an embodiment of the present invention may multiplex signals for different services in a time domain and transmit the same.
  • FIG. 2 to 4 illustrate an embodiment of the input formatting module 1000 according to an embodiment of the present invention described with reference to FIG. 1. Each figure is demonstrated below.
  • FIG. 2 illustrates an input formatting module according to an embodiment of the present invention. 2 illustrates an input formatting module when the input signal is a single input stream.
  • an input formatting module may include a mode adaptation module 2000 and a stream adaptation module 2100.
  • the mode adaptation module 2000 may include an input interface block 2010, a CRC-8 encoder block 2020, and a BB header insertion block 2030. Each block is briefly described below.
  • the input interface block 2010 may output the input single input stream by dividing the input single input stream by a baseband (BB) frame length unit for performing FEC (BCH / LDPC).
  • BB baseband
  • the CRC-8 encoder block 2020 may add redundancy data by performing CRC encoding on each BB frame data.
  • the BB header insertion block 2030 may include a mode adaptation type (TS / GS / IP), a user packet length, a data field length, User Packet Sync Byte, Start Address of User Packet Sync Byte in Data Field, High Efficiency Mode Indicator, Input Stream Synchronization Field ( A header including information such as an input stream synchronization field) may be inserted into a BB frame.
  • a mode adaptation type TS / GS / IP
  • a user packet length a data field length
  • User Packet Sync Byte Start Address of User Packet Sync Byte in Data Field
  • High Efficiency Mode Indicator High Efficiency Mode Indicator
  • Input Stream Synchronization Field A header including information such as an input stream synchronization field may be inserted into a BB frame.
  • the stream adaptation module 2100 may include a padding insertion block 2110 and a BB scrambler block 2120. Each block is briefly described below.
  • the padding insertion block 2110 outputs a padding bit to have a required input data length when the data input from the mode adaptation module 2000 is smaller than the input data length required for FEC encoding. can do.
  • the BB scrambler block 2120 may randomize the input bit stream by performing an XOR operation on a PRBS-Pseudo Random Binary Sequence.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the input formatting module may finally output the data pipe to the coding and modulation module.
  • FIG. 3 illustrates an input formatting module according to another embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a mode adaptation module of an input formatting module when the input signal is multiple input streams.
  • the mode adaptation module of the input formatting module for processing multiple input streams may process each input stream independently.
  • the mode adaptation module 3000 for processing multiple input streams respectively includes an input interface block, an input stream synchronizer block, a delay compensation block, and null packet cancellation. packet deletion) block, CRC-8 encoder block, and BB header insertion block. Each block is briefly described below.
  • the input stream synchronization block 3100 may transmit input stream clock reference (ISCR) information, and may insert timing information necessary to recover a TS or GS stream at a receiving end.
  • ISCR input stream clock reference
  • the delay compensation block 3200 may output the delayed input data so that the receiving device can synchronize the data when a delay occurs between data pipes according to data processing of the transmitting device together with timing information generated by the input stream synchronization block. have.
  • the null packet removal block 3300 may remove an input null packet to be transmitted unnecessarily, and insert and transmit the number of removed null packets according to the removed position.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG 4 illustrates an input formatting module according to another embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a stream adaptation module of the input formatting module when the input signals are multiple input streams.
  • the stream adaptation module of the input formatting module may include a scheduler 4000, a 1-frame delay block 4100, in-band signaling or padding insertion (In ⁇ ). band signaling or padding insertion block 4200, physical layer signaling generation block 4300, and BB scrambler block 4400. The operation of each block will be described below.
  • the scheduler 4000 may perform scheduling for a MIMO system using multiple antennas including dual polarity.
  • the scheduler 4000 may be configured in signal processing blocks for each antenna path such as a bit to cell demux block, a cell interleaver block, and a time interleaver block in the coding & modulation module described with reference to FIG. 1. It can generate parameters to be used.
  • the 1-frame delay block 4100 divides input data by one transmission frame so that scheduling information for the next frame can be transmitted in the current frame, for example, in-band signaling to be inserted into the data pipe. Can be delayed.
  • In-band signaling or padding insertion block 4200 is used for physical layer signaling (PLS) -dynamic signaling that is not delayed to data delayed by one transmission frame. dynamic signaling) information may be inserted.
  • PLS physical layer signaling
  • the in-band signaling or padding insertion block 4200 may insert padding bits when there is space for padding or insert in-band signaling information into the padding space.
  • the scheduler 4000 may output the physical layer signaling-dynamic signaling information for the current frame separately from the in-band signaling. Therefore, a cell mapper, which will be described later, may map input cells according to scheduling information output from the scheduler 4000.
  • the physical layer signaling generation block 4300 may generate physical layer signaling data to be transmitted to a data symbol or the like by preamble symbols or transmissions of a transmission frame except for in-band signaling. .
  • the physical layer signaling data according to an embodiment of the present invention may be referred to as signaling information.
  • the physical layer signaling data according to an embodiment of the present invention may be separated into PLS-pre information and PLS-post information.
  • the PLS-free information may include parameters required for encoding PLS-post information and static PLS signaling data
  • the PLS-post information may include parameters required for encoding a data pipe. .
  • the parameters required to encode the above-described data pipe may be separated into static PLS signaling data and dynamic PLS signaling data.
  • the static PLS signaling data is a parameter that can be commonly applied to all frames included in the super frame and can be changed in units of super frames.
  • the dynamic PLS signaling data is a parameter that can be applied differently for each frame included in the super frame and can be changed in units of frames. Therefore, the receiving device can decode the PLS-free information to obtain PLS-post information, and decode the PLS-post information to decode the desired data pipe.
  • the BB scrambler block 4400 may generate a random binary sequence (PRBS) so that the PAPR value of the output signal of the waveform generation block may be lowered to perform an XOR with the input bit string. As shown in FIG. 4, scrambling of the BB scrambler block 4400 may be applied to both data pipes and physical layer signaling.
  • PRBS random binary sequence
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the stream adaptation module may finally output each data pipe to a coding and modulation module.
  • FIG. 5 illustrates a coding and modulation module according to an embodiment of the present invention.
  • the coding and modulation module of FIG. 5 corresponds to an embodiment of the coding and modulation module 1100 described with reference to FIG. 1.
  • the transmitter for the next generation broadcast service may provide a terrestrial broadcast service, a mobile broadcast service, and a UHDTV service.
  • the coding and modulation module may independently process SISO, MISO, and MIMO schemes for each path for input data pipes.
  • the transmission apparatus for the next generation broadcast service may adjust QoS for each service or service component transmitted through each data pipe.
  • the coding and modulation module includes a first block 5000 for the SISO scheme, a second block 5100 for the MISO scheme, a third block 5200 for the MIMO scheme, and a PLS pre / A fourth block 5300 for processing the post information may be included.
  • the coding and modulation module illustrated in FIG. 5 is only an example, and according to a designer's intention, the coding and modulation module may include only the first block 5000 and the fourth block 5300, and the second block 5100. ) And only the fourth block 5300, or may include only the third block 5200 and the fourth block 5300. That is, according to the designer's intention, the coding and modulation module may include blocks for processing each data pipe identically or differently.
  • the first block 5000 is a block for SISO processing the input data pipe, the FEC encoder block 5010, the bit interleaver block 5020, the bit to cell demux block 5030, the constellation It may include a mapper block 5040, a cell interleaver block 5050, and a time interleaver block 5060.
  • the FEC encoder block 5010 may add redundancy by performing BCH encoding and LDPC encoding on the input data pipe, and correct an error on a transmission channel at a receiving end.
  • the bit interleaver block 5020 may interleave the bit string of the data on which the FEC encoding is performed by an interleaving rule so as to be robust to burst errors that may occur in the transport channel. Therefore, when deep fading or erasure is applied to a QAM symbol, since interleaved bits are mapped to each QAM symbol, errors occur in successive bits among all codeword bits. Can be prevented.
  • the bit-to-cell demux block 5030 takes into account both the order of the input bit stream and the constellation mapping rule, so that each bit in the FEC block can be transmitted with appropriate robustness. Can be determined and output.
  • the constellation mapper block 5040 may map the input bit word to one constellation.
  • the constellation mapper block may additionally perform rotation & Q-delay. That is, the constellation mapper block may rotate the input constellations according to a rotation angle and then divide only the quadrature-phase component into an arbitrary value after dividing the constellations into an in-phase component and a quadrature-phase component. The paired I and Q components can then be used to map back to the new constellation.
  • the cell interleaver block 5050 randomly mixes and outputs cells corresponding to one FEC block, and outputs cells corresponding to each FEC block in a different order for each FEC block.
  • the time interleaver block 5060 may mix and output cells belonging to several FEC blocks. Accordingly, since cells of each FEC block are distributed and transmitted within an interval corresponding to a time interleaving depth, diversity gain can be obtained.
  • the second block 5100 is a block for MISO processing the input data pipe.
  • the second block 5100 is a FEC encoder block, a bit interleaver block, and a bit to cell demux as in the first block 5000.
  • the second block 5100 may include a cell demux block, a constellation mapper block, a cell interleaver block, and a time interleaver block, there is a difference in that it further includes a MISO processing block 5110.
  • the second block 5100 performs the same role process from the input to the time interleaver, and thus description of the same blocks will be omitted.
  • the MISO processing block 5110 may encode an input series of cells according to an MISO encoding matrix giving transmit diversity and output MISO processed data through two paths.
  • MISO processing according to an embodiment of the present invention may include orthogonal space time block coding (OSTBC) / orthogonal space frequency block coding (AKA Alamouti coding).
  • OSTBC orthogonal space time block coding
  • AKA Alamouti coding orthogonal space frequency block coding
  • the third block 5200 is a block for MIMO processing the input data pipe.
  • the third block 5200 is an FEC encoder block, a bit interleaver block, a bit-to-cell demux block, and a constellation in the same manner as the second block 5100.
  • it may include a mapper block, a cell interleaver block, and a time interleaver block, there is a difference in data processing in that it includes a MIMO processing block 5220.
  • the FEC encoder block and the bit interleaver block have different specific functions from those of the first and second blocks 5000 and 5100, but have the same basic role.
  • the bit-to-cell demux block 5210 may generate an output bit string equal to the number of inputs of the MIMO processing and output the same through the MIMO path for the MIMO processing.
  • the bit-to-cell demux block 5210 may be designed to optimize decoding performance of the receiver in consideration of characteristics of LDPC and MIMO processing.
  • the constellation mapper block, the cell interleaver block, and the time interleaver block may have different specific functions, the basic role is the same as described in the first and second blocks 5000 and 5100.
  • the constellation mapper block, the cell interleaver block, and the time interleaver blocks have a number of MIMO paths for MIMO processing to process an output bit string output from the bit-to-cell demux block. As many as may exist.
  • the constellation mapper block, the cell interleaver block, and the time interleaver block may operate identically or independently with respect to data input through each path.
  • the MIMO processing block 5220 may perform MIMO processing on the input two input cells using the MIMO encoding matrix and output the MIMO processed data through two paths.
  • the MIMO encoding matrix according to an embodiment of the present invention is spatial multiplexing, golden code, full-rate full diversity code, linear dispersion code. code) and the like.
  • the fourth block 5300 is a block for processing PLS pre / post information, and may perform SISO or MISO processing.
  • the bit interleaver block, the bit to cell demux block, the constellation mapper block, the cell interleaver block, the interleaver block, and the MISO processing block included in the fourth block 5300 may be blocks included in the second block 5100 described above.
  • the specific functions may be different, but the basic role is the same.
  • the Shortened / punctured FEC encoder block 5310 included in the fourth block 5300 is used for the PLS path in case the length of the input data is shorter than the length required to perform FEC encoding.
  • the FEC encoding method can be used to process PLS data. Specifically, the Shortened / punctured FEC encoder block performs BCH encoding on the input bit stream, then zero padding the length of the input bit string necessary for normal LDPC encoding, and performs LDPC encoding. The pared bit can then be removed to puncture the parity bits so that the effective code rate is equal to or lower than the data pipe.
  • the blocks included in the first block 5000 to the fourth block 5300 described above may be omitted or replaced by other blocks having similar or identical functions according to a designer's intention.
  • the coding and modulation module may finally output data pipes, PLS-free information, and PLS-post information processed for each path to the frame structure module.
  • FIG. 6 is a diagram illustrating a frame structure module according to an embodiment of the present invention.
  • the frame structure module illustrated in FIG. 6 corresponds to an embodiment of the frame structure module 1200 described with reference to FIG. 1.
  • the frame structure block includes at least one cell-mapper 6000, at least one delay compensation module 6100 and at least one block interleaver ( 6200).
  • the number of cell mapper 6000, delay compensation module 6100, and block interleaver 6200 may be changed according to a designer's intention. Hereinafter, the operation of each module will be described.
  • the cell mapper 6000 includes cells corresponding to SISO or MISO or MIMO processed data pipes output from a coding and modulation module, cells corresponding to common data that can be commonly applied between data pipes, and PLS-free / Cells corresponding to the post information may be allocated to the signal frame according to the scheduling information.
  • the common data refers to signaling information that may be commonly applied between all or some of the data pipes, and may be transmitted through a specific data pipe.
  • the data pipes that carry common data can be called common data pipes, which can be changed according to the designer's intention.
  • the mapper 6000 may perform pair-wise cell mapping. That is, the cell mapper 6000 may process two consecutive cells with respect to the input cells as one unit and map them to the frame. Therefore, paired cells in an input path corresponding to an output path of each antenna may be allocated to positions adjacent to each other in a transmission frame.
  • the delay compensation block 6100 may delay the input PLS data cell for the next transmission frame by one frame to obtain PLS data corresponding to the current transmission frame.
  • the PLS data of the current frame may be transmitted through a preamble part in the current signal frame, and the PLS data for the next signal frame may be pre-amble part in the current signal frame or in-band signaling in each data pipe of the current signal frame. Can be sent through. This can be changed according to the designer's intention.
  • the block interleaver 6200 can obtain additional diversity gain by interleaving cells in a transmission block that is a unit of a signal frame.
  • the block interleaver 6200 may perform interleaving by processing two consecutive cells with respect to input cells as one unit. Accordingly, the cells output from the block interleaver 6200 may be the same two consecutive cells.
  • At least one cell mapper and at least one block interleaver may be input to data input through respective paths.
  • the same operation may be performed for the same or independently.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG. 7 illustrates a waveform generation module according to an embodiment of the present invention.
  • the waveform generation module illustrated in FIG. 7 corresponds to an embodiment of the waveform generation module 1300 described with reference to FIG. 1.
  • the waveform generation module may modulate and transmit signal frames as many as the number of antennas for receiving and outputting signal frames output from the frame structure module described with reference to FIG. 6.
  • the waveform generation module illustrated in FIG. 7 is an embodiment of the waveform generation module of a transmission apparatus using m Tx antennas, and includes m processes for modulating and outputting frames input by m paths. It may include blocks. The m processing blocks may all perform the same processing. Hereinafter, the operation of the first processing block 7000 of the m processing blocks will be described.
  • the first processing block 7000 includes a reference signal insertion & PAPR reduction block 7100, an inverse waveform transform block 7200, and a PAPR reduction in time.
  • DAC digital-to-analog converter
  • the reference signal insertion & PAPR reduction block 7100 inserts reference signals at a predetermined position for each signal block and applies a PAPR reduction scheme to lower the PAPR value in the time domain.
  • the broadcast transmission / reception system according to the embodiment of the present invention is an OFDM system
  • the reference signal insertion & PAPR reduction block 7100 may use a method of preserving without using a portion of an active subcarrier.
  • the reference signal insertion & PAPR reduction block 7100 may not use the PAPR reduction scheme as an optional feature according to a broadcast transmission / reception system.
  • the inverse-waveform conversion block 7200 may convert and output an input signal in a manner of improving transmission efficiency and flexibility in consideration of characteristics of a transmission channel and a system structure.
  • the broadcast transmission / reception system according to an embodiment of the present invention is an OFDM system
  • the inverse-waveform transform block 7200 converts a signal in a frequency domain into a time domain using an inverse FFT operation. Can be used.
  • the broadcast transmission / reception system according to an embodiment of the present invention is a single carrier system, the inverse-waveform transform block may not be used in the waveform generation module.
  • the PAPR reduction in time block 7300 may apply a method for lowering PAPR in the time domain with respect to the input signal.
  • the PAPR reduction in time block 7300 may simply use a method of clipping peak amplitude.
  • the PAPR reduction in time block 7300 is an optional feature and may not be used according to the broadcast transmission / reception system according to an embodiment of the present invention.
  • the guard sequence insertion block 7400 may put a guard interval between adjacent signal blocks and insert a specific sequence if necessary in order to minimize the influence of the delay spread of the transport channel. Therefore, the receiving device can easily perform synchronization or channel estimation.
  • the guard sequence insertion block 7400 may insert a cyclic prefix into the guard interval section of the OFDM symbol.
  • the preamble insertion block 7500 transmits a known type of signal (preamble or preamble symbol) between the transmitting and receiving devices so that the receiving device can quickly and efficiently detect a target system signal. Can be inserted into the signal.
  • the preamble insertion block 7500 may define a signal frame composed of several OFDM symbols and insert a preamble at the beginning of every signal frame. That is, the preamble may carry basic PLS data, and the preamble may be located at the beginning of the frame.
  • the waveform processing block 7600 may perform waveform processing on the input baseband signal to match the transmission characteristics of the channel.
  • the waveform processing block 7600 may use a method of performing square-root-raised cosine (SRRC) filtering to obtain a reference for out-of-band emission of a transmission signal as an embodiment.
  • SRRC square-root-raised cosine
  • the waveform processing block 7600 may not be used.
  • the other system insertion block 7700 may multiplex signals of a plurality of broadcast transmission / reception systems in a time domain so that data of a broadcast transmission / reception system providing two or more different broadcast services within the same RF signal bandwidth may be transmitted together.
  • two or more different systems refer to a system for transmitting different broadcast services.
  • Different broadcast services may refer to terrestrial broadcast services or mobile broadcast services.
  • data related to each broadcast service may be transmitted through different frames.
  • the digital-analog converter block 7800 may convert an input digital signal into an analog signal and output the analog signal.
  • the signal output from the digital-to-analog converter block 7800 may be transmitted through m output antennas.
  • a transmission antenna according to an embodiment of the present invention may have vertical or horizontal polarity.
  • FIG. 8 is a diagram illustrating a structure of a reception device for a next generation broadcast service according to an embodiment of the present invention.
  • the reception device for the next generation broadcast service may correspond to the transmission device for the next generation broadcast service described with reference to FIG. 1.
  • a reception apparatus for a next generation broadcast service according to an embodiment of the present invention includes a synchronization & demodulation module 8000, a frame parsing module 8100, a demapping & decoding module 8200, and an output. It may include a processor 8300 and a signaling decoding module 8400. Hereinafter, the operation of each module will be described.
  • the synchronization & demodulation module 8000 receives an input signal through m reception antennas, performs signal detection and synchronization on a system corresponding to the reception device, and performs the transmission at the transmitting end. Demodulation corresponding to the inverse process can be performed.
  • the frame parsing module 8100 may parse the input signal frame and extract data for transmitting a service selected by the user. If the frame parsing module 8100 performs interleaving in the transmitting apparatus, the frame parsing module 8100 may perform deinterleaving as a reverse process. In this case, the position of the signal and data to be extracted may be obtained by decoding the data output from the signaling decoding module 8400 and restoring scheduling information performed by the transmitting apparatus.
  • the demapping & decoding module 8200 can perform the deinterleaving process if necessary after converting the input signal into bit domain data.
  • the demapping & decoding module 8200 can perform de-mapping on the mapping applied for transmission efficiency, and perform error correction through decoding on an error generated during the transmission channel.
  • the demapping & decoding module 8200 can decode the data output from the signaling decoding module 8400 to obtain transmission parameters necessary for demapping and decoding.
  • the output processor 8300 may perform a reverse process of various compression / signal processing processes applied by the transmitter to increase transmission efficiency.
  • the output processor 8300 may obtain necessary control information from data output from the signaling decoding module 8400.
  • the final output of the output processor 8300 corresponds to a signal input to the transmitting device, and may be MPEG-TS, IP stream (v4 or v6), and generic stream.
  • the signaling decoding module 8400 can obtain PLS information from the demodulated signal. As described above, the frame parsing module 8100, the demapping & decoding module 8200, and the output processor 8300 may perform functions of the corresponding module by using data output from the signaling decoding module 8400. .
  • FIG. 9 is a diagram illustrating a synchronization & demodulation module according to an embodiment of the present invention.
  • the synchronization & demodulation module illustrated in FIG. 9 corresponds to an embodiment of the synchronization & demodulation module described with reference to FIG. 8.
  • the synchronization & demodulation module illustrated in FIG. 9 may perform a reverse operation of the waveform generation module described with reference to FIG. 7.
  • the synchronization & demodulation module is an embodiment of the synchronization & demodulation module of a receiving apparatus using m Rx antennas, and receives signals input by m paths. It may include m processing blocks for demodulation and output. The m processing blocks may all perform the same processing. Hereinafter, the operation of the first processing block 9000 among the m processing blocks will be described.
  • the first processing block 9000 is a tuner 9100, an analog-to-digital converter (ADC) block 9200, a preamble detector 9300, a guard sequence detector 9400, a waveform transform ( waveform transmform block 9500, time / freq sync block 9600, reference signal detector 9700, channel equalizer 9800, and inverse-waveform conversion (Inverse waveform transform) block 9900 may be included.
  • ADC analog-to-digital converter
  • the tuner 9100 may select a desired frequency band and compensate the magnitude of the received signal to output the analog-to-digital converter (ADC) block 9200.
  • ADC analog-to-digital converter
  • the analog-to-digital converter (ADC) block 9200 may convert a signal output from the tuner 9100 into a digital signal.
  • the preamble detector 9300 may detect a preamble (or a preamble signal or a preamble symbol) to determine whether the digital signal is a signal of a system corresponding to the receiving device. In this case, the preamble detector 9300 may decode basic transmission parameters received through the preamble.
  • the guard sequence detector 9400 can detect the guard sequence in the digital signal.
  • the time / frequency synchronization block 9600 can perform time / frequency synchronization using the detected guard sequence, and the channel equalizer 9800 uses the detected guard sequence to channel through the received / restored sequences. It can be estimated.
  • the waveform transform block 9500 may perform an inverse transform process on the inverse-waveform transform when the transmitting side performs the transform.
  • the waveform side block 9500 may perform an FFT conversion process.
  • the broadcast transmission / reception system according to an embodiment of the present invention is a single carrier system, when a received time-domain signal is used for processing in the frequency domain or is processed in all in the time domain, Foam side block 9500 may not be used.
  • the time / frequency synchronization block 9600 receives output data of the preamble detector 9300, the guard sequence detector 9400, and the reference signal detector 9700, and provides guard sequence detection and block for the detected signal. Carrier frequency synchronization and time synchronization may be performed including block window positioning. In this case, the time / frequency synchronization block 9600 may feed back the output signal of the waveform side block 9500 for frequency synchronization.
  • the reference signal detector 9700 may detect the received reference signal. Accordingly, the reception device according to an embodiment of the present invention may perform synchronization or channel estimation.
  • the channel equalizer 9800 may estimate a transmission channel from each transmission antenna to each reception antenna from a guard sequence or reference signal, and perform channel compensation on each received data using the estimated channel.
  • the inverse-waveform transform block 9900 restores the original waveform to the original received data region when the waveform transform block 9500 performs a waveform transform in order to efficiently perform synchronization and channel estimation / compensation. can do.
  • the waveform conversion block 9500 may perform an FFT to perform synchronization / channel estimation / compensation in the frequency domain, and inverse-waveform
  • the conversion block 9900 can restore the transmitted data symbols by performing IFFT on the signal for which channel compensation is completed.
  • the broadcast transmission / reception system according to an embodiment of the present invention is a multicarrier system, the inverse-waveform conversion block 9900 may not be used.
  • FIG. 10 illustrates a frame parsing module according to an embodiment of the present invention.
  • the frame parsing module illustrated in FIG. 10 corresponds to an embodiment of the frame parsing module described with reference to FIG. 8.
  • the frame parsing module illustrated in FIG. 10 may perform a reverse operation of the frame structure module described with reference to FIG. 6.
  • the frame parsing module may include at least one block de-interleaver 10000 and at least one cell demapper 10100.
  • the block de-interleaver 10000 may perform deinterleaving on data in units of signal blocks for data processed by each data path of m reception antennas and processed by the synchronization & demodulation module. In this case, as described with reference to FIG. 8, when pair-wise interleaving is performed at the transmitting side, the block de-interleaver 10000 receives two consecutive data for each input path. It can be processed as a pair. Accordingly, the block deinterleaver 10000 may output two consecutive output data even when deinterleaving is performed. In addition, the block de-interleaver 10000 may perform an inverse process of the interleaving process performed by the transmitter to output the original data in order.
  • the cell demapper 10100 may extract cells corresponding to common data, cells corresponding to a data pipe, and cells corresponding to PLS data from the received signal frame. If necessary, the cell demapper 10100 may output data in one stream by merging the data transmitted by being distributed into several parts. In addition, as described in FIG. 6, when two consecutive cell input data are processed and mapped as a pair at the transmitting end, the cell demapper 10100 processes two consecutive input cells as one unit in a reverse process corresponding thereto. Pair-wise cell demapping may be performed.
  • the cell demapper 10100 may extract and output both PLS signaling data received through the current frame as PLS-free & PLS-post data, respectively.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG. 11 illustrates a demapping & decoding module according to an embodiment of the present invention.
  • the demapping & decoding module illustrated in FIG. 11 corresponds to an embodiment of the demapping & decoding module described with reference to FIG. 8.
  • the demapping & decoding module illustrated in FIG. 11 may perform a reverse operation of the coding and modulation module described with reference to FIG. 5.
  • the coding and modulation module of the transmitting apparatus may independently apply and process SISO, MISO and MIMO schemes for each path to input data pipes. Accordingly, the demapping & decoding module illustrated in FIG. 11 may also include blocks for SISO, MISO, and MIMO processing of data output from the frame parser in response to the transmitting apparatus.
  • the demapping & decoding module includes a first block 11000 for the SISO scheme, a second block 11100 for the MISO scheme, and a third for the MIMO scheme.
  • a block 11200 and a fourth block 11300 for processing PLS pre / post information may be included.
  • the demapping & decoding module shown in FIG. 11 is only an embodiment, and according to the designer's intention, the demapping & decoding module may include only the first block 11000 and the fourth block 11300, and the second block. Only the first block 11100 and the fourth block 11300 may be included, or only the third block 11200 and the fourth block 11300 may be included. That is, according to the designer's intention, the demapping & decoding module can include blocks for processing each data pipe identically or differently.
  • the first block 11000 is a block for SISO processing the input data pipe, and includes a time de-ineterleaver block 11010, a cell de-interleaver block 11020, and a constellation diagram. Includes a destellar demapper block 11030, a cell to bit mux block 11040, a bit de-interleaver block 11050, and an FEC decoder block 11060. can do.
  • the time deinterleaver block 11010 may perform a reverse process of the time interleaver block 5060 described with reference to FIG. 5. That is, the time deinterleaver block 11010 may deinterleave the interleaved input symbols to their original positions in the time domain.
  • the cell deinterleaver block 11020 may perform a reverse process of the cell interleaver block 5050 described with reference to FIG. 5. That is, the cell deinterleaver block 11020 may deinterleave the positions of cells spread within one FEC block to the original positions.
  • the constellation de-mapper block 11030 may perform a reverse process of the constellation mapper block 5040 described with reference to FIG. 5. That is, the constellation de-mapper block 11030 may demap an input signal of a symbol domain into data of a bit domain. In addition, the constellation de-mapper block 11030 may perform hard decision to output the deciphered bit data, and may correspond to a soft decision value or a probabilistic value. A log-likelihood ratio (LLR) of bits can be output. If the constellation rotation is applied to obtain additional diversity gain at the transmitter, the constellation de-mapper block 11030 may perform corresponding 2-dimension LLR demapping. In this case, when the LLR is calculated, the constellation de-mapper block 11030 may perform calculation to compensate for the delay value performed on the I or Q component in the transmitting apparatus.
  • LLR log-likelihood ratio
  • the cell to bit mux block 11040 may perform a reverse process of the bit to cell demux block 5030 described with reference to FIG. 5. That is, the cell to bit mux block 11040 may restore the bit data mapped in the bit to cell demux block 5030 to the original bit stream form.
  • the bit deinterleaver block 11050 may perform a reverse process of the bit interleaver block 5020 described with reference to FIG. 5. That is, the bit deinterleaver block 11050 may deinterleave the bit stream output from the cell to bit mux block 11040 in the original order.
  • the FEC decoder block 11060 may perform an inverse process of the FEC encoder block 5010 described with reference to FIG. 5. That is, the FEC decoder block 11060 may correct an error generated on a transport channel by performing LDPC decoding and BCH decoding.
  • the second block 11100 is a block for MISO processing the input data pipe. As shown in FIG. 11, the second block 11100 is a time deinterleaver block, a cell deinterleaver block, and a constellation D as in the first block 11000. It may include a mapper block, a cell-to-bit mux block, a bit de-interleaver block, and an FEC decoder block, but differs in that it further includes a MISO decoding block 1110. Like the first block 11000, the second block 11100 performs the same role from the time deinterleaver to the output, and thus description of the same blocks will be omitted.
  • the MISO decoding block 11110 may perform an inverse process of the MISO processing block 5110 described with reference to FIG. 5.
  • the MISO decoding block 11110 may perform Alamouti decoding.
  • the third block 11200 is a block for MIMO processing the input data pipe, and as shown in FIG. 11, the time de-interleaver block, the cell de-interleaver block, and the constellation D as in the second block 11100. It may include a mapper block, a cell-to-bit mux block, a bit de-interleaver block, and an FEC decoder block, but there is a difference in data processing in that it includes a MIMO decoding block 1112. Operation of the time de-interleaver, cell de-interleaver, constellation de-mapper, cell-to-bit mux, and bit de-interleaver blocks included in the third block 11200 may be performed in the first to second blocks 11000-11100. The operation and specific functions of the corresponding blocks included may be different, but the basic roles are the same.
  • the MIMO decoding block 1112 may receive output data of the cell deinterleaver for m reception antenna input signals, and perform MIMO decoding as a reverse process of the MIMO processing block 5220 described with reference to FIG. 5.
  • the MIMO decoding block 1210 may perform maximum likelihood decoding, or perform sphere decoding with reduced complexity, in order to obtain the best decoding performance.
  • the MIMO decoding block 1112 may perform MMSE detection or combine iterative decoding together to secure improved decoding performance.
  • the fourth block 11300 is a block for processing PLS pre / post information and may perform SISO or MISO decoding.
  • the fourth block 11300 may perform a reverse process of the fourth block 5300 described with reference to FIG. 5.
  • the operations of the time deinterleaver, cell de-interleaver, constellation de-mapper, cell-to-bit mux, and bit de-interleaver blocks included in the fourth block 11300 are included in the first to third blocks 11000-11200.
  • the operation and specific functions of the corresponding blocks may be different, but the basic roles are the same.
  • the Shortened / Punctured FEC decoder 11310 included in the fourth block 11300 may perform the reverse process of the Shortened / punctured FEC encoder block 5310 described with reference to FIG. 5. have. That is, the Shortened / Punctured FEC decoder 11310 is shortened / punctured according to the length of the PLS data to de-shortening and de-puncturing the received data. FEC decoding may be performed after In this case, since the FEC decoder used for the data pipe can be used for the PLS in the same way, since there is no need for a separate FEC decoder hardware for the PLS, there is an advantage in that system design is easy and efficient coding is possible.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the demapping & decoding module can output data pipes and PLS information processed for each path to an output processor.
  • FIG 12 illustrates an output processor according to an embodiment of the present invention.
  • the output processor illustrated in FIG. 12 corresponds to an embodiment of the output processor described with reference to FIG. 8.
  • the output processor illustrated in FIG. 12 receives a single data pipe output from the demapping & decoding module to output a single output stream, and can perform a reverse operation of the input formatting module described with reference to FIG. 2.
  • the output processor illustrated in FIG. 12 may include a BB descrambler block 12000, a padding removal block 12100, a CRC-8 decoder block 12200, and a BB frame processor block 12300.
  • the BB descrambler block 12000 may generate the same PRBS as used in the transmitter for the input bit stream, and perform descrambling by XORing the bit string.
  • the padding removal block 12100 may remove the padding bit inserted in the transmitter.
  • the CRC-8 decoder block 12200 may check a block error by performing CRC decoding on the bit stream received from the padding removal block 12100.
  • the BB frame processor block 12300 may decode the information transmitted in the BB frame header and restore the MPEG-TS, the IP stream (v4 or v6) or the generic stream using the decoded information.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG 13 illustrates an output processor according to another embodiment of the present invention.
  • the output processor illustrated in FIG. 13 corresponds to an embodiment of the output processor described with reference to FIG. 8.
  • the output processor illustrated in FIG. 13 corresponds to a case of receiving multiple data pipes output from the demapping & decoding module. Decoding for multiple data pipes is performed when the common data that can be commonly applied to multiple data pipes and their associated data pipes are decoded, or when the receiving device has multiple services or service components (scalable video services). service)) may be simultaneously decoded.
  • the output processor illustrated in FIG. 13 may include a BB descrambler block, a padding removal block, a CRC-8 decoder block, and a BB frame processor block as in the output processor described with reference to FIG. 12.
  • the operation of the blocks and the specific operation may be different, but the basic role is the same.
  • the de-jitter buffer block 13000 included in the output processor illustrated in FIG. 13 recovers delays arbitrarily inserted at a transmitter for synchronization between multiple data pipes. You can compensate according to the parameters.
  • null packet insertion block 13100 may restore the null packet removed in the stream by referring to the recovered null packet (DNP) information and output common data.
  • DNP recovered null packet
  • the TS clock regeneration block 13200 may restore the detailed time synchronization of the output packet based on the input stream time reference (ISCR) information.
  • ISCR input stream time reference
  • the TS recombining block 13300 recombines the common data and the associated data pipes output from the null packet insertion block 13100 to reconstruct the original MPEG-TS, IP stream (v4 or v6) or generic stream. It can be restored to (Generic stream) and printed. TTO, DNP, and ISCR information may all be obtained through a BB frame header.
  • the in-band signaling decoder block 13400 may restore and output in-band physical layer signaling information transmitted through a padding bit field in each FEC frame of the data pipe.
  • the output processor shown in FIG. 13 descrambles the PLS-free information and the PLS-post information input according to the PLS-free path and PLS-post path, respectively, and decodes the descrambled data. You can restore the original PLS data by doing
  • the recovered PLS data is delivered to a system controller in the receiving device, and the system controller can supply the necessary parameters to the synchronization & demodulation module, the frame parsing module, the demapping & decoding module, and the output processor module of the receiving device.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG. 14 illustrates a coding and modulation module according to another embodiment of the present invention.
  • the coding and modulation module illustrated in FIG. 14 corresponds to another embodiment of the coding and modulation module described with reference to FIGS. 1 and 5.
  • the module in order to adjust QoS for each service or service component transmitted through each data pipe, the module includes a first block 14000 for an SISO scheme and an MISO scheme. It may include a second block 14100 for, a third block 14200 for MIMO scheme, and a fourth block 14300 for processing PLS pre / post information.
  • the coding and modulation module according to an embodiment of the present invention may include blocks for processing the same or different data pipes according to the designer's intention as described above.
  • the first to fourth blocks 14000-14300 illustrated in FIG. 14 include blocks that are substantially the same as the first to fourth blocks 5000-5300 described with reference to FIG. 5.
  • the function of the constellation mapper block 14010 included in the first to third blocks 14000-14200 is the constellation mapper block included in the first to third blocks 5000-5200 of FIG. 5.
  • a rotation & I / Q interleaver block 1420 is included between the cell interleaver and the time interleaver of the first to fourth blocks 14000-14300.
  • the configuration of the third block 14200 for the point and the MIMO scheme is different in that the configuration of the third block 5200 for the MIMO scheme shown in FIG. 5 is different.
  • a description of the same blocks as in FIG. 5 will be omitted and the description will be given based on the above-described differences.
  • the constellation mapper block 14010 illustrated in FIG. 14 may map an input bit word into a complex symbol. However, unlike the constellation mapper block 5040 illustrated in FIG. 5, constellation rotation may not be performed.
  • the constellation mapper block 14010 illustrated in FIG. 14 may be commonly applied to the first to third blocks 14000-14200 as described above.
  • the rotation & I / Q interleaver block 1420 may independently interleave the in-phase and quadrature-phase components of each complex symbol of the cell interleaved data output from the cell interleaver and output them in symbol units.
  • the number of input data and output symbols of the rotation & I / Q interleaver block 14020 is two or more, which can be changed according to the designer's intention.
  • the rotation & I / Q interleaver block 1420 may not interleave the in-phase component.
  • the rotation & I / Q interleaver block 1420 may be commonly applied to the first to fourth blocks 14000-14300 as described above. In this case, whether the rotation & I / Q interleaver block 1420 is applied to the fourth block 14300 for processing PLS pre / post information may be signaled through the above-described preamble.
  • the third block 14200 for the MIMO scheme may include a Q-block interleaver block 14210 and a complex symbol generator block 1422, as shown in FIG. 14.
  • the Q-block interleaver block 14210 may perform permutation on the parity part of the FEC block on which the FEC encoding received from the FEC encoder is performed. Through this, the parity part of the LDPC H matrix can be made into a cyclic structure in the same manner as the information part.
  • the Q-block interleaver block 14210 permutates the order of output bit blocks having a Q size of the LDPC H matrix, and then performs a row-column block interleaving to generate a final bit string. Can be generated and printed.
  • the complex symbol generator block 1422 may receive the bit streams output from the Q-block interleaver block 14210, and map the bit strings to complex symbols. In this case, the complex symbol generator block 1422 may output symbols through at least two paths. This can be changed according to the designer's intention.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the coding and modulation module may output data pipes, PLS-free information, and PLS-post information processed for each path to the frame structure module. have.
  • FIG. 15 illustrates a demapping & decoding module according to another embodiment of the present invention.
  • the demapping & decoding module illustrated in FIG. 15 corresponds to another embodiment of the demapping & decoding module described with reference to FIGS. 8 and 11.
  • the demapping & decoding module illustrated in FIG. 15 may perform a reverse operation of the coding and modulation module described with reference to FIG. 14.
  • the demapping & decoding module includes a first block 15000 for the SISO method, a second block 15100 for the MISO method, and a third for the MIMO method.
  • a block 15200 and a fourth block 15300 for processing PLS pre / post information may be included.
  • the demapping & decoding module according to an embodiment of the present invention may include blocks for processing the same or different data pipes according to the designer's intention as described above.
  • the first to fourth blocks 15000-15300 illustrated in FIG. 15 include blocks that are substantially the same as the first to fourth blocks 11000-11300 described with reference to FIG. 11.
  • an I / Q de-interleaver & de-rotation block between the time de-interleaver and the cell de-interleaver of the first to fourth blocks 15000-15300 15010 is included, the function of the constellation de-mapper block 15020 included in the first to third blocks (15000-15200) is the first to third blocks (11000-11200) of FIG. It is different from the function of the constellation mapper block 11030 included in the configuration of the third block 15200 for the MIMO scheme and the configuration of the third block 11200 for the MIMO scheme shown in FIG. There is a difference.
  • the description of the same blocks as in FIG. 11 will be omitted and the description will be given based on the above-described differences.
  • the I / Q deinterleaver & derotation block 15010 may perform a reverse process of the rotation & I / Q interleaver block 14020 described with reference to FIG. 14. That is, the I / Q deinterleaver & derotation block 15010 can deinterleave the I and Q components transmitted by I / Q interleaving at the transmitting end, respectively, and has a complex having the reconstructed I / Q component. You can de-rotate the symbol and output it again.
  • the I / Q deinterleaver & derotation block 15010 may be commonly applied to the first to fourth blocks 15000-15300 as described above. In this case, whether the I / Q de-interleaver & de-rotation block 15010 is applied to the fourth block 15300 for processing PLS pre / post information may be signaled through the above-described preamble.
  • the constellation de-mapper block 15020 may perform a reverse process of the constellation mapper block 14010 described with reference to FIG. 14. That is, the constellation de-mapper block 15020 may perform demapping on cell deinterleaved data without performing de-rotation.
  • the third block 15200 for the MIMO scheme may include a complex symbol parsing block 15210 and a Q-block deinterleaver block 15220, as shown in FIG. 15. Can be.
  • the complex symbol parsing block 15210 may perform a reverse process of the complex symbol generator block 1422 described with reference to FIG. 14. In other words, the complex data symbol may be parsed, demapping into bit data, and output. In this case, the complex symbol parsing block 15210 may receive complex data symbols through at least two paths.
  • the Q-block deinterleaver block 15220 may perform a reverse process of the Q-block interleaver block 14210 described with reference to FIG. 14. That is, the Q-block deinterleaver block 15220 restores the Q size blocks by row-column deinterleaving, restores the order of each permutated block in the original order, and then executes the parity decode. Through interleaving, the positions of parity bits may be restored and output.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the demapping & decoding module may output data pipes and PLS information processed for each path to an output processor.
  • FIG. 16 illustrates an input formatting module and a new BB header insertion block according to another embodiment of the present invention.
  • the present invention proposes a new BB header insertion block corresponding to the aforementioned BB header insertion block.
  • the new BB header insertion block may be a BB header insertion block according to the cyclic-shifted payload method proposed by the present invention.
  • the input formatting block of the next generation broadcasting system may process input data (TS, GSE, IP, etc.) and output the processed data to the coding and modulation module.
  • the input data may be in the form of an input stream, and the input stream may include a plurality of input packets (eg, TS packets, etc.).
  • the input formatting block may generate a frame by dividing the input stream by a predetermined data length so that the input stream can be processed by the coding and modulation module. In this operation, the start point of the input packet may not exactly match the start point of the generated frame. Thus, for decoding, a value representing the starting point of the input packet can be inserted into the frame header. However, if the value representing the starting point in the transmission process includes an error, all subsequent data packets may be affected.
  • the present invention proposes a Cyclic-shifted Payload Method for input formatting, particularly for BB header insertion blocks.
  • Cyclic-shifted payload methods can make the system robust to errors that may occur during transmission.
  • the cyclic-shifted payload method can reduce the impact on subsequent data packets, even if the value representing the beginning of the input packet contains an error.
  • the cyclic-shifted payload method is described later.
  • the receiving end may increase decoding performance by using header information of the input packet as a known signal or CRC code included in the header information of the input packet during decoding. This may be referred to as a joint decoding method, which will be described later.
  • the input formatting module may further include a preprocessing block 16010, a header compression block 1620, and / or a null data reuse block 1630. have.
  • the preprocessing block 16010 may demultiplex the input plurality of input streams into the plurality of DPs.
  • the preprocessing block may be referred to as a splitting block. Since the preprocessing block divides the input input streams into a plurality of DPs, the subsequent blocks can process data for each DP.
  • the input streams may be TS, GSE, IP, or the like.
  • the header compression block 1620 may be for increasing transmission efficiency of input streams.
  • the header compression block can compress the header.
  • the null data reuse block 1630 may perform an operation of reusing null data.
  • the illustrated new BB header insertion block may include a packet splitting block 110, a cyclic shift block 120, and / or a BB header generation block 130.
  • the packet splitting block 110 may divide the continuous input stream into lengths that can be processed in a later step.
  • the continuous input stream may be a series of input packets.
  • the packet splitting block may inform the next block of the start point of a new packet when splitting.
  • the starting point of a new packet may be called a new packet pointer.
  • the packet splitting block may exist as a separate block and not inside the BB header insertion block.
  • the packet splitting block may be called a frame slicer.
  • the packet may be referred to as a user packet (UP).
  • UP user packet
  • the cyclic shift block 120 may perform an cyclic shift operation before inputting the divided data into the payload of the BB frame.
  • the detailed cyclic shifting operation will be described later. This process can increase the decoding efficiency at the receiver.
  • the BB header generation block 130 may generate a BB frame header and insert it into the payloads generated in the preceding blocks.
  • the BB frame header may transmit parameter information necessary for decoding at the receiving end.
  • FIG. 17 illustrates an output processor and a new BB header parser block according to another embodiment of the present invention.
  • the output processor may include a null packet regenerator block 1710 and / or a header decompression block 1720.
  • the null packet regenerator block 17010 may perform an operation of regenerating a null packet.
  • the header decompression block 1720 may perform an operation of decompressing the compressed header again.
  • the present invention proposes a new BB header parser block corresponding to the new BB header insertion block described above.
  • the new BB header parser block may parse the header of the BB frame at the receiving end.
  • the new BB header parser block may include a BB frame header parsing block 210, a payload cyclic-shift block 220, and / or a packet merging block 230.
  • the BB frame header parsing block 210 may obtain the aforementioned new packet pointer from the header of the BB frame and then transfer the new packet pointer to the later block.
  • known data or CRC information of the header may be transmitted to the FEC block.
  • the payload cyclic-shift block 220 may cyclic shift the position of the payload based on the received new packet pointer. This allows the transmitter to shift back the position of the shifted payload and restore it to its original position.
  • the packet merging block 230 may perform an operation of combining the payloads of the divided BB frames into a continuous stream.
  • FIG. (A) of the figure illustrates an input formatting (processing) process of a broadcast system according to the prior art.
  • the conventional input processor may divide the continuous TS stream into sizes that the BICM module can process.
  • the input point of the input packet when inputting data into the payload may not exactly match the start point of the payload of the frame.
  • the input processor may store information about the starting point of the start of a new packet in the header of the frame.
  • the information on the starting point of the new packet may be called a new packet pointer as described above, and is also shown as a new packet pointer in this figure.
  • the new packet pointer may be called SYNCD, Pointer_field, or the like.
  • (B) of the figure illustrates a problem that may occur when the input formatting process according to the prior art has occurred. If the value of the new packet pointer indicating the start of a new packet is distorted in transmission, the receiver cannot find the start of the following signal. Therefore, the value of the payload that follows is read differently, so that all packets may be affected by distortion.
  • FIG. 19 illustrates a cyclic-shifted payload method according to an embodiment of the present invention.
  • the present invention proposes a cyclic-shifted payload method to solve the aforementioned input processing related problem.
  • the cyclic-shifted payload method can split the input stream by the payload size, as in the conventional method.
  • the offset length of the start point of the new packet may be stored in the new packet pointer.
  • the new packet may be shifted to the first of the payload. That is, instead of transmitting the stream split by the payload length through the payload, the process of first shifting the new packet to the beginning of the payload may be performed. Then, the end of the previous packet that was split and truncated may be moved to the back of the payload (Cyclic-shift).
  • the start point of the payload coincides with the start point of the packet, thereby reducing malfunction in decoding.
  • 32 TS packets may be transmitted in a payload of one BB frame.
  • the new packet pointer SYNCD of the frame header is distorted during transmission, it is impossible to find the starting point of every packet in the payload.
  • all TS packets may not be used any more. Numerically, 32 out of 32 TS packets cannot be used, so the loss rate is 100% when an error occurs in the new packet pointer.
  • 30 TS packets among the 32 TS packets may be decoded. Since 30 TS packets are always in the same position regardless of the value of the new packet pointer, only the last two packets may be lost even if the new packet pointer is distorted. Numerically, only two of the 32 TS packets cannot be used, resulting in a loss of 5.5% when an error occurs in the new packet pointer. Therefore, the loss rate can be reduced by 99.44%.
  • the present invention is applicable not only to the TS stream but also to other input streams such as IP and GSE.
  • FIG. (A) of this figure may illustrate FEC encoding and decoding according to the prior art.
  • the conventional FEC encoding / decoding technique may be a system in which an input signal is random data. Therefore, processing can be performed independently in decoding, respectively.
  • the actual input / output signal may include known data such as header information or error detection technique such as CRC, in addition to random data to be transmitted and received.
  • the known data may include a TS hair, a PES header, a BB frame header, section data, null data, and the like.
  • (B) of this figure may illustrate the joint decoding method proposed by the present invention.
  • decoding may be performed using known data included in the packet header or CRC data, rather than decoding on its own.
  • the FEC decoder and the system decoder perform decoding together, the decoding performance can be enhanced.
  • the packet header when applying the cyclic-shifted payload method proposed in the present invention, the packet header may be always located at the same position. Therefore, since the location of the packet header can be known without the SYNCD value, the joint decoding method can be easily performed.
  • 21 is a diagram illustrating a method of transmitting a broadcast signal according to an embodiment of the present invention.
  • a method of transmitting a broadcast signal includes demultiplexing at least one or more input streams into a plurality of data pipes (21010) and / or process data of the plurality of DPs by DP.
  • the method may include transmitting 21020.
  • Demultiplexing at least one or more input streams into a plurality of DPs may refer to an operation of an input formatting module including the new BB header insertion block described above. That is, in an embodiment of an input formatting module including a new BB header insertion block, the input formatting module may be a step of demultiplexing an input stream.
  • the input stream may be TS, GSE, IP, or the like.
  • Demultiplexing at least one or more input streams into a plurality of DPs (21010) includes dividing the input stream into a plurality of DPs, dividing the input streams into a plurality of DPs, and dividing the data of the plurality of DPs by the same length as that of the payload of the BB frame. Dividing the input packets of the divided data into cyclic shifts, assigning the cyclic-shifted input packets to the payload of the BB frame, and / or the BB frame. And inserting a header before the payload of the.
  • Dividing the input stream into a plurality of DPs may mean that the aforementioned pre-formatting block splits the input stream into a plurality of DPs.
  • the data of the plurality of DPs is divided into input streams, and at least one input packet may be connected in a continuous stream.
  • the dividing of the plurality of DPs into data units having the same length as the length of the payload of the BB frame may be the step of the aforementioned packet splitting block dividing the data of the DPs.
  • data of DPs that is, consecutive packets, may be divided into the same length as the payload of the BB frame.
  • this operation may be to allow subsequent blocks to perform the operation, respectively.
  • Cyclic-shifting the input packets of the divided data may be cyclic shifting before the aforementioned cyclic shift block allocates the input packets of the divided data to the payload.
  • the cyclic shift may mean a cyclic shift operation by the aforementioned cyclic shift payload method.
  • the step of assigning the cyclic-shifted input packets to the payload of the BB frame may be the step in which the aforementioned cyclic shift block assigns the cyclic shifted input packets to the payload.
  • Inserting the header before the payload of the BB frame may be an operation in which the above-described BB header generation block generates the BB frame header and inserts it in front of the payloads generated from the preceding blocks.
  • the header may include parameter information necessary for decoding.
  • Processing and transmitting data of a plurality of DPs for each DP may refer to an operation of transmitting and processing data of a plurality of DPs by the aforementioned coding and modulation module, frame structure module, and waveform generation module.
  • the coding and modulation module may process data of DP for each DP.
  • a method of transmitting a broadcast signal wherein the step of cyclic-shifting input packets of divided data comprises: a first input packet not truncated among the input packets of the divided data is the pay page; And shifting to be allocated at the beginning of the load. This may correspond to the operation of shifting the divided data so that the first truncated intact packet among the data divided by the payload size may be allocated at the beginning of the payload during the operation of the cyclic shift block described above. Can be.
  • a method of transmitting a broadcast signal may include: cyclic-shifting input packets of divided data, and payloading an input packet having a truncated portion among the input packets of the shifted data.
  • the method may further include shifting to be allocated at the end of. This may correspond to an operation of shifting the fragments of packets cut during the division of the cyclic shift block to be allocated at the end of the BB frame.
  • a method for transmitting a broadcast signal comprises: encoding data of the plurality of DPs according to a code rate for each DP, encoded Generating at least one signal frame by mapping data of the DP; and / or modulating data of a signal frame generated by an orthogonal frequency division multiplexing (OFDM) scheme, and outputting a broadcast signal including data of the modulated signal frame. It may include the step of transmitting.
  • OFDM orthogonal frequency division multiplexing
  • the encoding of the plurality of DPs according to the code rate for each DP may be a step of encoding the data of the DP for each DP by the aforementioned coding and modulation module.
  • Mapping the data of the encoded DP to generate at least one signal frame may be a step in which the above-described frame structure module generates a signal frame as described above.
  • Modulating the data of the signal frame generated by the OFDM scheme, and transmitting a broadcast signal including the data of the modulated signal frame, the above-described waveform generation module is a step of modulating and transmitting the data for transmission Can be.
  • 22 is a diagram illustrating a method of receiving a broadcast signal according to an embodiment of the present invention.
  • the method for receiving a broadcast signal includes receiving a broadcast signal, processing data of a plurality of DPs included in the received broadcast signal (22010) and / or at least a plurality of DPs. Multiplexing to one or more output streams (22020).
  • the above-described synchronization & demodulation module receives and demodulates a broadcast signal
  • the above-described frame parsing module receives a signal. Parsing a frame, and the above-described demapping & decoding module can mean decoding by DP as described above.
  • Multiplexing a plurality of DPs into at least one output stream (22020) may refer to a step in which the above-described output processor module processes the plurality of DPs into output streams.
  • Multiplexing a plurality of DPs into at least one output stream (22020) includes parsing a header of the data of the DP to obtain a new packet pointer, and using the new packet pointer to cyclic-shift the packets of data of the DP ( Cyclic-shifting and / or combining the cyclic-shifted data into successive output streams.
  • Parsing the header of the data of the DP to obtain a new packet pointer may be a step in which the above-described BB frame header parsing block obtains the aforementioned new packet pointer.
  • the new packet pointer may include information necessary for decoding as described above.
  • Cyclic-shifting the packets of data of the DP by using the new packet pointer may be a step of performing cyclic shifting based on the new packet pointer received by the payload cyclic shift block described above. As described above, this allows the transmitter to shift back the position of the shifted payload and restore the original position.
  • the step of combining the cyclic-shifted data into the continuous output stream may refer to an operation of combining the payload in which the aforementioned packet merging block is divided into the continuous stream again.
  • the step of cyclically shifting packets of data of the DP may be performed by using a new packet pointer to delete a packet fragment at a rear part of the data of the DP shifted at the transmitting end. And moving back to the front of the data of the DP.
  • This step may be a step in which the aforementioned payload cyclic shift block performs a reverse process of the operation of the cyclic shift payload method at the transmitting end. It may be a step of moving the fragmented packet fragment, which was allocated to the rear part of the payload at the transmitting end, to the front part of the payload which is the original position. This operation may be performed using the new packet pointer described above.
  • the method for receiving a broadcast signal may further include the step of cyclically shifting packets of data of the DP, shifting the data of the DP to which the packet fragment is moved. This may mean an operation of moving the fragmented packet fragments allocated at the rear part to the front part of the payload, and then shifting the entire payload back to its original position.
  • the step of receiving a broadcast signal and processing data of a plurality of DPs included in the received broadcast signal may include receiving a broadcast signal and receiving the broadcast signal. Demodulating data of a signal frame included in one broadcast signal by OFDM, de-mapping data of a plurality of DPs, parsing a signal frame, and / or data of a plurality of DPs in code rate for each DP And decoding accordingly.
  • Receiving a broadcast signal and demodulating the data of the signal frame included in the received broadcast signal by the OFDM scheme may be a step in which the above-described synchronization & demodulation module receives and demodulates the broadcast signal.
  • Parsing the signal frame by de-mapping data of the plurality of DPs may be the step of parsing the signal frame by the aforementioned frame parsing module.
  • Decoding the data of the plurality of DPs according to the code rate for each DP may mean that the above-described demapping & decoding module performs decoding for each DP as described above.
  • the step of decoding the data of a plurality of DPs according to the code rate for each DP, decoding using the data included in the packet header of the packets of the data of the DP can be performed.
  • decoding may be performed on the FEC block by using the above-described joint decoding method, using known data included in the packet header or CRC data.
  • the packet header may be always located at the same position. Therefore, since the location of the packet header can be known without the SYNCD value, the joint decoding method can be easily performed.
  • Apparatus and method according to the present invention is not limited to the configuration and method of the embodiments described as described above, the above-described embodiments may be selectively all or part of each embodiment so that various modifications can be made It may be configured in combination.
  • the processor-readable recording medium includes all kinds of recording devices that store data that can be read by the processor.
  • Examples of the processor-readable recording medium include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage device, and the like, and may also be implemented in the form of a carrier wave such as transmission over the Internet.
  • the processor-readable recording medium can also be distributed over network coupled computer systems so that the processor-readable code is stored and executed in a distributed fashion.
  • the present invention has industrial applicability in the field of broadcasting and communication.

Abstract

본 발명은 방송 신호를 전송하는 방법을 제안한다. 본 발명에 따른 방송 신호를 전송하는 방법은, 적어도 하나 이상의 입력 스트림을 복수개의 DP (Data Pipe) 로 디멀티플렉싱하는 단계, 여기서 상기 적어도 하나 이상의 입력 스트림을 디멀티플렉싱하는 단계는, 상기 입력 스트림을 복수개의 DP 로 나누는 단계, 여기서 상기 복수개의 DP 의 데이터는 적어도 하나 이상의 연속된 입력 패킷들을 포함하고, 상기 복수개의 DP 의 데이터를 BB 프레임의 페이로드의 길이와 동일한 길이를 갖는 데이터 단위로 분할하는 단계, 상기 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 단계, 상기 사이클릭-쉬프트된 입력 패킷들을 상기 BB 프레임의 페이로드에 할당하는 단계, 및 상기 BB 프레임의 페이로드의 앞에헤더를 삽입하는 단계를 포함하고; 및 상기 복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 단계;를 포함할 수 있다.

Description

방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
본 발명은 방송 신호를 송신하는 방송 신호 송신 장치, 방송 신호를 수신하는 방송 신호 수신 장치 및 방송 신호를 송신하고 수신하는 방법에 관한 것이다.
아날로그 방송 신호에 대한 송출의 중단 시점이 다가오면서, 디지털 방송 신호를 송수신하기 위한 다양한 기술들이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호에 비해 대용량의 비디오/오디오 데이터를 포함할 수 있으며, 비디오/오디오 데이터 외에도 다양한 부가 데이터를 포함할 수 있다.
즉, 디지털 방송을 위한 디지털 방송 시스템은 HD(High Definition)급의 영상과 다채널의 음향 및 다양한 부가 서비스를 제공할 수 있다. 다만, 고용량의 데이터 전송을 위한 데이터 전송 효율, 송수신 네트워크의 강인성(robustness) 및 모바일 수신 장비를 고려한 네트워크의 유연성(flexibility)은 여전히 개선해야 하는 과제이다.
따라서 본 발명의 목적은 차세대 방송 서비스(future broadcast service)를 위한 방송 신호를 전송하고 수신할 수 있는 방송 신호 송신 장치, 방송 신호 수신 장치, 그리고 차세대 방송 서비스(future broadcast service)를 위한 방송 신호를 송신하고 수신하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 방송 신호를 전송하는 방법을 제공한다. 본 발명에 따른 방송 신호를 전송하는 방법은 적어도 하나 이상의 입력 스트림을 복수개의 DP (Data Pipe) 로 디멀티플렉싱하는 단계, 여기서 상기 적어도 하나 이상의 입력 스트림을 디멀티플렉싱하는 단계는, 상기 입력 스트림을 복수개의 DP 로 나누는 단계, 여기서 상기 복수개의 DP 의 데이터는 적어도 하나 이상의 연속된 입력 패킷들을 포함하고, 상기 복수개의 DP 의 데이터를 BB 프레임의 페이로드의 길이와 동일한 길이를 갖는 데이터 단위로 분할하는 단계, 상기 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 단계, 상기 사이클릭-쉬프트된 입력 패킷들을 상기 BB 프레임의 페이로드에 할당하는 단계, 및 상기 BB 프레임의 페이로드의 앞에헤더를 삽입하는 단계를 포함하고; 및 상기 복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 단계;를 포함하는 방송 신호를 전송하는 방법일 수 있다.
바람직하게는, 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트하는 단계는, 상기 분할된 데이터의 입력 패킷들 중, 잘려지지 않은 첫 번째 입력 패킷이 상기 페이로드의 처음에 할당되도록 쉬프팅하는 단계를 포함하는 것을 특징으로 하는 방송 신호를 전송하는 방법이 제안될 수 있다.
바람직하게는, 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트하는 단계는, 상기 쉬프팅된 데이터의 입력 패킷들 중, 앞 부분이 잘려진 입력 패킷을 상기 페이로드의 마지막에 할당되도록 쉬프팅하는 단계를 더 포함하는 것을 특징으로 하는 방송 신호를 전송하는 방법이 제안될 수 있다.
바람직하게는, 복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 단계는, 상기 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 인코딩하는 단계, 상기 인코딩된 DP 의 데이터를 매핑하여 적어도 하나의 신호 프레임을 생성하는 단계 및 OFDM (Orthogonal Frequency Division Multiplexing) 방식에 의하여 상기 생성된 신호 프레임의 데이터를 변조하고, 상기 변조된 신호 프레임의 데이터를 포함하는 방송 신호를 전송하는 단계를 포함하는 것을 특징으로 하는 방송 신호를 전송하는 방법이 제안될 수 있다.
다른 관점에서 본 발명은 방송신호를 수신하는 방법을 제공한다. 본 발명에 따른 방송신호를 수신하는 방법은, 방송 신호를 수신하여, 상기 수신한 방송 신호에 포함되는 복수개의 DP (Data Pipe) 의 데이터를 처리하는 단계; 및 상기 복수개의 DP 를 적어도 하나 이상의 아웃풋 스트림으로 멀티플렉싱하는 단계, 여기서 상기 적어도 하나 이상의 아웃풋 스트림으로 멀티플렉싱하는 단계는, 상기 DP 의 데이터의 헤더를 파싱하여 뉴 패킷 포인터를 얻는 단계, 여기서 상기 DP 의 데이터는 적어도 하나 이상의 연속된 패킷들을 포함하고, 상기 뉴 패킷 포인터를 이용하여 상기 DP 의 데이터의 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 단계, 및 상기 사이클릭-쉬프트된 데이터를 연속적인 아웃풋 스트림으로 합치는 단계를 포함하는 방송 신호를 수신하는 방법일 수 있다.
바람직하게는, DP 의 데이터의 패킷들을 사이클릭-쉬프트하는 단계는, 상기 뉴 패킷 포인터를 이용하여, 송신단에서 쉬프팅된 상기 DP 의 데이터의 뒷부분의 패킷 조각을 다시 상기 DP 의 데이터의 앞부분으로 이동하는 단계를 포함하는 것을 특징으로 하는 방송 신호를 수신하는 방법이 제안될 수 있다.
바람직하게는, DP 의 데이터의 패킷들을 사이클릭-쉬프트하는 단계는, 상기 패킷 조각을 이동시킨 DP 의 데이터를 쉬프팅하는 단계를 더 포함하는 것을 특징으로 하는 방송 신호를 수신하는 방법이 제안될 수 있다.
바람직하게는, 방송 신호를 수신하여, 상기 수신한 방송 신호에 포함되는 복수개의 DP 의 데이터를 처리하는 단계는, 상기 방송 신호를 수신하고, 상기 수신한 방송 신호에 포함되는 신호 프레임의 데이터를 OFDM (Orthogonal Frequency Division Multiplexing) 방식에 의하여 복조하는 단계, 상기 복수개의 DP 의 데이터를 디-매핑하여 상기 신호 프레임을 파싱하는 단계, 및 상기 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 디코딩하는 단계를 포함하는 방송 신호를 수신하는 방법이 제안될 수 있다.
바람직하게는, 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 디코딩하는 단계는, 상기 DP 의 데이터의 패킷들의 패킷 헤더에 포함된 데이터를 이용하여 디코딩을 수행하는 것을 특징으로하는 방송 신호를 수신하는 방법이 제안될 수 있다.
또 다른 관점에서 본 발명은 방송신호 전송장치를 제공한다. 본 발명에 따른 방송신호 전송장치는 적어도 하나 이상의 입력 스트림을 복수개의 DP (Data Pipe) 로 디멀티플렉싱하는 인풋 포맷팅 모듈, 여기서 상기 인풋 포맷팅 모듈은, 상기 입력 스트림을 복수개의 DP 로 나누는 제 1 블록, 여기서 상기 복수개의 DP 의 데이터는 적어도 하나 이상의 연속된 입력 패킷들을 포함하고, 상기 복수개의 DP 의 데이터를 BB 프레임의 페이로드의 길이와 동일한 길이를 갖는 데이터 단위로 분할하는 제 2 블록, 상기 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하여 상기 BB 프레임의 페이로드에 할당하는 제 3 블록, 및 상기 BB 프레임의 페이로드에 헤더를 삽입하는 제 4 블록을 포함하고; 및 상기 복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 데이터 처리 모듈;을 포함하는 방송 신호 전송 장치일 수 있다.
바람직하게는, 제 3 블록은, 상기 분할된 데이터의 입력 패킷들 중, 잘려지지 않은 첫 번째 입력 패킷이 상기 페이로드의 처음에 할당되도록 쉬프팅하는 것을 특징으로 하는 방송 신호 전송 장치가 제안될 수 있다.
바람직하게는, 제 3 블록은, 상기 쉬프팅된 데이터의 입력 패킷들 중, 앞부분이 잘려진 입력 패킷을 상기 페이로드의 마지막에 할당되도록 쉬프팅하는 것을 특징으로 하는 방송 신호 전송 장치가 제안될 수 있다.
바람직하게는, 데이터 처리 모듈은, 상기 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 인코딩하는 인코딩 블록, 상기 인코딩된 DP 의 데이터를 매핑하여 적어도 하나의 신호 프레임을 생성하는 프레임 빌딩 블록 및 OFDM (Orthogonal Frequency Division Multiplexing) 방식에 의하여 상기 생성된 신호 프레임의 데이터를 변조하고, 상기 변조된 신호 프레임의 데이터를 포함하는 방송 신호를 전송하는 OFDM 블록을 포함하는 것을 특징으로 하는 방송 신호 전송 장치가 제안될 수 있다.
또 다른 관점에서 본 발명은 방송신호 수신장치를 제공한다. 본 발명에 따른 방송신호 수신장치는 방송 신호를 수신하여, 상기 수신한 방송 신호에 포함되는 복수개의 DP (Data Pipe) 의 데이터를 처리하는 데이터 처리 모듈; 및 상기 복수개의 DP 를 적어도 하나 이상의 아웃풋 스트림으로 멀티플렉싱하는 아웃풋 프로세서 모듈, 여기서 상기 아웃풋 프로세서 모듈은, 상기 DP 의 데이터의 헤더를 파싱하여 뉴 패킷 포인터를 얻는 제 1 블록, 여기서 상기 DP 의 데이터는 적어도 하나 이상의 연속된 패킷들을 포함하고, 상기 뉴 패킷 포인터를 이용하여 상기 DP 의 데이터의 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 제 2 블록, 및 상기 사이클릭-쉬프트된 데이터를 연속적인 아웃풋 스트림으로 합치는 제 3 블록을 포함하는 방송 신호 수신 장치일 수 있다.
바람직하게는, 제 2 블록은, 상기 뉴 패킷 포인터를 이용하여, 송신단에서 쉬프팅된 상기 DP 의 데이터의 뒷부분의 패킷 조각을 다시 상기 DP 의 데이터의 앞부분으로 이동하는 것을 특징으로 하는 방송 신호 수신 장치가 제안될 수 있다.
바람직하게는, 제 2 블록은, 상기 패킷 조각을 이동시킨 DP 의 데이터를 쉬프팅하는 것을 특징으로 하는 방송 신호 수신 장치가 제안될 수 있다.
바람직하게는, 데이터 처리 모듈은, 상기 방송 신호를 수신하고, 상기 수신한 방송 신호에 포함되는 신호 프레임의 데이터를 OFDM (Orthogonal Frequency Division Multiplexing) 방식에 의하여 복조하는 OFDM 블록, 상기 복수개의 DP 의 데이터를 디-매핑하여 상기 신호 프레임을 파싱하는 프레임 파서 블록 및 상기 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 디코딩하는 디코딩 블록을 포함하는 방송 신호 수신 장치 가 제안될 수 있다.
바람직하게는, 디코딩 블록은, 상기 DP 의 데이터의 패킷들의 패킷 헤더에 포함된 데이터를 이용하여 디코딩을 수행하는 것을 특징으로하는 방송 신호 수신 장치 가 제안될 수 있다.
본 발명은 다양한 방송 서비스를 제공하기 위하여 서비스의 특성에 따라 데이터를 처리함으로써, 서비스(service)나 서비스 컴포넌트(service component) 별로 QoS를 조절할 수 있다.
본 발명은 다양한 방송 서비스를 동일한 RF 시그날 대역폭(RF signal bandwidth)를 통해 전송함으로써 전송상의 유연성(flexibility)을 확보할 수 있다.
본 발명은 MIMO 시스템을 사용함으로써 데이터 전송 효율을 높이고 방송 신호 송수신의 강인성(Robustness)를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 동기화 & 복조 모듈을 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 16 은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈 및 새로운 BB 헤더 삽입(BB header insertion) 블록을 도시한 도면이다.
도 17 은 본 발명의 다른 실시예에 따른 아웃풋 프로세서 및 새로운 BB 헤더 파서(BB header parser) 블록을 도시한 도면이다.
도 18 은 종래 기술에 따른 인풋 포맷팅 과정의 문제점을 도시한 도면이다.
도 19 는 본 발명의 일 실시예에 따른 사이클릭-쉬프티드 페이로드 메쏘드를 도시한 도면이다.
도 20 은 본 발명의 일 실시예에 따른 조인트 디코딩 메쏘드(Joint decoding method) 를 도시한 도면이다.
도 21 은 본 발명의 일 실시예에 따른 방송 신호를 전송하는 방법을 도시한 도면이다.
도 22 는 본 발명의 일 실시예에 따른 방송 신호를 수신하는 방법을 도시한 도면이다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 아닌 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 함을 밝혀두고자 한다.
본 발명은 차세대 방송 서비스를 위한 방송 신호를 송수신 할 수 있는 장치 및 방법을 제공하기 위한 것이다. 본 발명의 일 실시예에 따른 차세대 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV(Ultra High Definition Television) 서비스등을 포함하는 개념이다. 본 발명은 상술한 차세대 방송 서비스를 위한 방송 신호를 비MIMO(non-MIMO, Multi Input Multi Output) 방식 또는 MIMO 방식으로 처리하는 것을 일 실시예로 할 수 있다. 본 발명의 일 실시예에 따른 비MIMO 방식은 MISO (Multi Input Single Output), SISO (Single Input Single Output) 방식 등을 포함할 수 있다.
이하에서, MISO 또는 MIMO의 다중 안테나는 설명의 편의를 위해 2개의 안테나를 예로서 설명할 수 있으나, 이러한 본 발명의 설명은 2개 이상의 안테나를 사용하는 시스템에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100), 프레임 스트럭쳐 모듈(1200), 웨이브폼 제너레이션 모듈(1300) 및 시그널링 제너레이션 모듈(1400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.
도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 입력 신호로서 MPEG-TS 스트림(stream), IP 스트림(v4/v6) 그리고 제네릭 스트림(Generic stream, GS)을 입력받을 수 있다. 또한 입력 신호를 구성하는 각 스트림의 구성에 관한 부가 정보(management information)를 입력받고, 입력받은 부가 정보를 참조하여 최종적인 피지컬 레이어 시그날(physical layer signa)을 생성할 수 있다.
본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 입력된 스트림들을 코딩 및 변조를 수행하기 위한 기준 또는 서비스 및 서비스 컴포넌트 기준에 따라 나누어 복수의 로지컬 데이터 파이프(logical data pipes, 또는 데이터 파이프(data pipes, DP))로 생성할 수 있다. 데이터 파이프는 피지컬 레이어의 논리적 채널로서, 서비스 데이터 또는 관련된 메타데이터를 운반할 수 있다. 데이터 파이프는 하나 또는 복수개의 서비스, 또는 하나 또는 복수개의 서비스 컴포넌트(component) 를 운반할 수 있다. 또한 데이터 파이프(data pipe)를 통해 전송되는 데이터를 DP 데이터라 호칭할 수 있다.
또한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 생성된 각각의 데이터 파이프를 코딩 및 변조를 수행하기 위해 필요한 블록 단위로 나누고, 전송효율을 높이거나 스케쥴링을 하기 위해 필요한 일련의 과정들을 수행할 수 있다. 구체적인 내용은 후술한다.
본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 인풋 포맷팅 모듈(1000)으로부터 입력받은 각각의 데이터 파이프에 대해서 FEC(forward error correction) 인코딩을 수행하여 전송채널에서 발생할 수 있는 에러를 수신단에서 정정할 수 있도록 한다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 FEC 출력 비트 데이터에 대해서 심볼 데이터로 전환하고, 인터리빙을 수행하여 채널에 의한 버스트 에러(burst error)를 정정할 수 있다. 또한 도 1에 도시된 바와 같이 두 개 이상의 멀티플 안테나(multiple Tx antenna)를 통해 전송하기 위하여 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 처리한 데이터를 각 안테나 출력을 위한 데이터 패쓰(data path)로 나누어 출력할 수 있다.
본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 코딩 앤 모듈레이션 모듈(1100)에서 출력된 데이터를 신호 프레임에 매핑할 수 있다. 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 인풋 포맷팅 모듈(1000)에서 출력된 스케쥴링 정보를 이용하여 매핑을 수행할 수 있으며, 추가적인 디버시티 게인(gain)을 얻기 위하여 신호 프레임 내의 데이터에 대하여 인터리빙을 수행할 수 있다.
본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 프레임 스트럭쳐 모듈(1200)에서 출력된 신호 프레임들을 최종적으로 전송할 수 있는 형태의 신호로 변환시킬 수 있다. 이 경우, 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 전송 시스템의 감지(detection)를 위해 프리앰블 시그널(또는 프리앰블)을 삽입하고, 전송채널을 추정하여 왜곡을 보상할 수 있도록 리퍼런스 시그날(reference signal)을 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 다중 경로 수신에 따른 채널 딜레이 스프레드(channel delay spread)에 의한 영향을 상쇄시키기 위해서 가드 인터벌(guard interval)을 두고 해당 구간에 특정 시퀀스(sequence)를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 부가적으로 출력 신호의 피크-투-에버리지 파워 레이시오(peak-to-average power ratio)와 같은 신호특성을 고려하여 효율적인 전송에 필요한 과정을 수행할 수 있다.
본 발명의 일 실시예에 따른 시그널링 제너레이션 모듈(1400)은 입력된 부가정보(management information) 및 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100) 및 프레임 스트럭쳐 모듈(1200)에서 발생된 정보를 이용하여 최종적인 시그널링 정보(physical layer signaling)을 생성한다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 시그널링 정보를 복호화하여 수신된 신호를 디코딩할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다. 따라서 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 서로 다른 서비스를 위한 신호들을 시간 영역에서 멀티플렉싱하여 전송할 수 있다.
도 2 내지 도 4는 도 1에서 설명한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)의 실시예를 나타낸 도면이다. 이하 각 도면에 대해 설명한다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 2는 인풋 신호가 싱글 인풋 스트림(single input stream)인 경우의 인풋 포맷팅 모듈을 나타낸다.
도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈은 모드 어댑테이션 모듈(2000)과 스트림 어댑테이션 모듈(2100)을 포함할 수 있다.
도 2에 도시된 바와 같이 모드 어댑테이션 모듈(2000)은 인풋 인터페이스 블록(2010), CRC-8 인코더 블록(2020) 및 BB 헤더 삽입(BB header insertion) 블록(2030)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
인풋 인터페이스 블록(2010)은 입력된 싱글 인풋 스트림을 추후 FEC(BCH/LDPC)를 수행하기 위한 BB 프레임(baseband(BB) frame) 길이 단위로 나눠서 출력할 수 있다.
CRC-8 인코더 블록(2020)은 각 BB 프레임 데이터에 대해서 CRC 인코딩을 수행하여 여분 데이터(redundancy data)를 추가할 수 있다.
이후, BB 헤더 삽입(BB header insertion) 블록(2030)은 모드 어댑테이션 타입(Mode Adaptation Type, (TS/GS/IP)), 유저 패킷 길이(User Packet Length), 데이터 필드 길이(Data Field Length), 유저 패킷 싱크 바이트(User Packet Sync Byte), 데이터 필드에서의 유저 패킷 싱크 바이트의 시작 주소(Start Address of User Packet Sync Byte in Data Field), 고효율 모드 인디케이터(High Efficiency Mode Indicator), 인풋 스트림 동기화 필드(Input Stream Synchronization Field) 등 정보를 포함하는 헤더를 BB 프레임에 삽입할 수 있다.
도 2에 도시된 바와 같이, 스트림 어댑테이션 모듈(2100)은 패딩 삽입(Padding insertion) 블록(2110) 및 BB 스크램블러(scrambler) 블록(2120)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
패딩 삽입(Padding insertion) 블록(2110)은 모드 어댑테이션 모듈(2000)로부터 입력받은 데이터가 FEC 인코딩에 필요한 입력 데이터 길이보다 작은 경우, 패딩 비트(padding bit)를 삽입하여 필요한 입력 데이터 길이를 가지도록 출력할 수 있다.
BB 스크램블러 블록(2120)은 입력된 비트 스트림(bit stream)을 수도 랜덤 바이너리 시퀀스(PRBS-Pseudo Random Binary Sequence)로 XOR연산을 하여 랜덤화(randomize)할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 2에 도시된 바와 같이, 인풋 포맷팅 모듈은 최종적으로 데이터 파이프를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 3은 인풋 신호가 멀티플 인풋 스트림(multiple input streams)인 경우의 인풋 포맷팅 모듈의 모드 어댑테이션 모듈을 나타낸 도면이다.
멀티플 인풋 스트림(multiple input streams)을 처리하기 위한 인풋 포맷팅 모듈의 모드 어댑테이션 모듈은 각 인풋 스트림을 독립적으로 처리할 수 있다.
도 3에 도시된 바와 같이, 멀티플 인풋 스트림을 각각 처리 하기 위한 모드 어댑테이션 모듈(3000)은 인풋 인터페이스 블록, 인풋 스트림 동기화(input stream synchronizer) 블록, 딜레이 보상(compensating delay) 블록, 널 패킷 제거(null packet deletion) 블록, CRC-8 인코더 블록 및 BB 헤더 삽입(BB header insertion) 블록을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
인풋 인터페이스 블록, CRC-8 인코더 블록 및 BB 헤더 삽입 블록의 동작들은 도 2에서 설명한 바와 같으므로 생략한다.
인풋 스트림 동기화 블록(3100)은 인풋 스트림 클락 리퍼런스(ISCR-Input Stream Clock Reference) 정보를 전송하여, 수신단에서 TS 혹은 GS 스트림을 복원하는데 필요한 타이밍정보를 삽입할 수 있다.
딜레이 보상 블록(3200)은 인풋 스트림 동기화 블록에 의해 발생된 타이밍정보와 함께 송신 장치의 데이터 처리에 따른 데이터 파이프간 딜레이가 발생한 경우, 수신 장치에서 동기를 맞출 수 있도록 입력 데이터를 지연시켜서 출력할 수 있다.
널 패킷 제거 블록(3300)은 불필요하게 전송될 입력 널 패킷을 제거하고, 제거된 위치에 따라 제거된 널 패킷의 개수를 삽입하여 전송할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
구체적으로 도 4는 인풋 신호가 멀티플 인풋 스트림(multiple input streams)인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈을 나타낸 도면이다.
본 발명의 일 실시예에 따른 멀티플 인풋 스트림인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈은 스케쥴러(scheduler)(4000), 1-프레임 딜레이 블록(4100), 인-밴드 시그날링 또는 패딩 삽입(In-band signaling or padding insertion) 블록(4200), 피지컬 레이어 시그날링 제너레이션(physical layer signaling generation) 블록(4300) 및 BB 스크램블러 블록(4400)을 포함할 수 있다. 이하 각 블록의 동작에 대해 설명한다.
스케쥴러(4000)는 듀얼 폴라리티(dual polarity)를 포함한 다중 안테나를 사용하는 MIMO 시스템을 위한 스케쥴링을 수행할 수 있다. 또한 스케쥴러(4000)는 도 1에서 설명한 코딩 & 모듈레이션 모듈 내의 비트 투 셀 디먹스(bit to cell demux) 블록, 셀 인터리버 블록, 타임 인터리버 블록 등 각 안테나 패쓰(antenna path)를 위한 신호 처리 블록들에 사용될 파라미터(parameter)들을 발생시킬 수 있다.
1-프레임 딜레이 블록(4100)은 데이터 파이프 내에 삽입될 인-밴드 시그날링(in-band signaling) 등을 위해서 다음 프레임에 대한 스케쥴링 정보가 현재 프레임에 전송될 수 있도록 입력 데이터를 하나의 전송 프레임만큼 지연시킬 수 있다.
인-밴드 시그날링 또는 패딩 삽입(In-band signaling or padding insertion) 블록(4200)은 한 개의 전송 프레임만큼 지연된 데이터에 지연되지 않은 피지컬 레이어 시그날링(physical layer signaling(PLS))-다이나믹 시그날링(dynamic signaling) 정보를 삽입할 수 있다. 이 경우, 인-밴드 시그날링 또는 패딩 삽입 블록(4200)은 패딩을 위한 공간이 있는 경우에 패딩 비트(padding bit)을 삽입하거나, 인-밴드 시그날링 정보를 패딩 공간에 삽입할 수 있다. 또한, 스케쥴러(4000)는 인-밴드 시그날링과 별개로 현재 프레임에 대한 피지컬 레이어 시그널링-다이나믹 시그날링 정보를 출력할 수 있다. 따라서 후술할 셀 매퍼(cell mapper)는 스케쥴러(4000)에서 출력한 스케쥴링 정보에 따라 입력 셀들을 매핑할 수 있다.
피지컬 레이어 시그날링 제너레이션 블록(4300)은 인-밴드 시그날링을 제외하고 전송 프레임의 프리앰블 심볼이나 분산(spreading)되어 데이터 심볼등에 전송될 피지컬 레이어 시그날링 데이터(physical layer signaling data)를 생성할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 피지컬 레이어 시그날링 데이터는 시그널링 정보로 호칭할 수 있다. 또한 본 발명의 일 실시예에 따른 피지컬 레이어 시그날링 데이터는 PLS-프리(PLS-pre) 정보와 PLS-포스트(PLS-post) 정보로 분리될 수 있다. PLS-프리 정보는 PLS-포스트 정보를 인코딩하는데 필요한 파라미터들과 스태틱 PLS 시그날링 데이터(static PLS signaling data)를 포함할 수 있으며, PLS-포스트 정보는 데이터 파이프를 인코딩하는데 필요한 파라미터를 포함할 수 있다. 상술한 데이터 파이프를 인코딩하는데 필요한 파라미터는 다시 스태틱 PLS 시그날링 데이터(static PLS signaling data) 및 다이나믹 PLS 시그날링 데이터(dynamic PLS signaling data)로 분리될 수 있다. 스태틱 PLS 시그날링 데이터는 수퍼 프레임에 포함된 모든 프레임에 공통적으로 적용될 수 있는 파라미터로 수퍼 프레임 단위로 변경될 수 있다. 다이나믹 PLS 시그날링 데이터는 수퍼 프레임에 포함된 프레임마다 다르게 적용될 수 있는 파라미터로, 프레임 단위로 변경될 수 있다. 따라서 수신 장치는 PLS-프리 정보를 디코딩하여 PLS-포스트 정보를 획득하고, PLS-포스트 정보를 디코딩하여 원하는 데이터 파이프를 디코딩할 수 있다.
BB 스크램블러 블록(4400)은 최종적으로 웨이브폼 제너레이션(waveform generation) 블록의 출력 신호의 PAPR 값이 낮아지도록 수도 랜덤 바이너리 시퀀스(PRBS) 를 발생시켜서 입력 비트열과 XOR을 수행하여 출력할 수 있다. 도 4에 도시된 바와 같이 BB 스크램블러 블록(4400)의 스크램블링은 데이터 파이프와 피지컬 레이어 시그날링모두에 대해 적용될 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 4에 도시된 바와 같이, 스트림 어댑테이션 모듈은 최종적으로 각 데이터 파이프를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 5의 코딩 앤 모듈레이션 모듈은 도 1에서 설명한 코딩 앤 모듈레이션 모듈(1100)의 일 실시예에 해당한다.
상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다.
즉, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치가 제공하고자 하는 서비스의 특성에 따라 QoS (quality of service)가 다르기 때문에 각 서비스에 대응하는 데이터가 처리되는 방식이 달라져야 한다. 따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 입력된 데이터 파이프들에 대하여 각각의 패쓰(path)별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 결과적으로 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 각 데이터 파이프를 통해 전송하는 서비스나 서비스 컴포넌트(component)별로 QoS를 조절할 수 있다.
따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 SISO 방식을 위한 제 1 블록(5000), MISO 방식을 위한 제 2 블록(5100), MIMO 방식을 위한 제 3 블록(5200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(5300)을 포함할 수 있다. 도 5에 도시된 코딩 앤 모듈레이션 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 제 1 블록(5000) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 2 블록(5100) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 3 블록(5200) 및 제 4 블록(5300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.
이하 각 블록에 대해 설명한다.
제 1 블록(5000)은 입력된 데이터 파이프를 SISO 처리하기 위한 블록으로 FEC 인코더 블록(5010), 비트 인터리버 블록(5020), 비트 투 셀 디먹스(bit to cell demux) 블록(5030), 성상도 매퍼(constellation mapper) 블록(5040), 셀 인터리버(cell interleaver) 블록(5050) 및 타임 인터리버(time interleaver) 블록(5060)을 포함할 수 있다.
FEC 인코더 블록(5010)은 입력된 데이터 파이프에 대하여 BCH 인코딩과 LDPC 인코딩을 수행하여 여분(redundancy)을 추가하고, 전송채널상의 오류를 수신단에서 정정할 수 있다.
비트 인터리버 블록(5020)은 FEC 인코딩이 수행된 데이터의 비트열을 인터리빙 규칙(interleaving rule)에 의해서 인터리빙하여 전송채널 중에 발생할 수 있는 버스트 에러(burst error)에 대해 강인성을 갖도록 처리할 수 있다. 따라서 QAM 심볼에 딥 페이딩(deep fading)혹은 이레이셔(erasure)가 가해진 경우, 각 QAM 심볼에는 인터리빙된 비트들이 매핑되어 있으므로 전체 코드워드 비트(codeword bit)들 중에서 연속된 비트들에 오류가 발생하는 것을 막을 수 있다.
비트 투 셀 디먹스 블록(5030)은 입력된 비트열의 순서와 성상도 매핑 규칙(constellation mapping rule)을 모두 고려하여 FEC 블락 내 각 비트들이 적절한 강건성(robustness)을 갖고 전송될 수 있도록 입력 비트열의 순서를 결정하여 출력할 수 있다.
성상도 매퍼(Constellation mapper) 블록(5040)은 입력된 비트 워드(bit word)를 하나의 성상도(constellation)에 매핑할 수 있다. 이 경우 성상도 매퍼 블록은 추가적으로 로테이션 & Q-딜레이(rotation & Q-delay)를 수행할 수 있다. 즉, 성상도 매퍼 블록은 입력된 성상도들을 회전각(rotation angle)에 따라 회전시킨 후에 In-phase 성분과 Quadrature-phase 성분으로 나눈 후에 Quadrature-phase 성분만을 임의의 값으로 딜레이시킬 수 있다. 이후 페어(pair) 된 I 성분과 Q 성분을 이용해서 새로운 성상도로 다시 매핑할 수 있다.
셀 인터리버 블록(5050)은 한 개의 FEC 블락에 해당하는 셀들을 랜덤하게 섞어서 출력하여, 각 FEC 블락에 해당하는 셀들이 각 FEC 블락마다 서로 다른 순서로 출력할 수 있다.
타임 인터리버 블록(5060)은 여러 개의 FEC 블락에 속하는 셀들을 서로 섞어서 출력할 수 있다. 따라서 각 FEC 블락의 셀들은 타임 인터리빙 뎁쓰(depth)만큼의 구간 내에 분산되어 전송되므로 디버시티 게인을 획득할 수 있다.
제 2 블록(5100)은 입력된 데이터 파이프를 MISO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 1 블록(5000)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스(bit to cell demux) 블록, 성상도 매퍼(constellation mapper) 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MISO 프로세싱 블록(5110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(5100)은 제 1 블록(5000)과 마찬가지로 입력부터 타임 인터리버까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.
MISO 프로세싱 블록(5110)은 입력된 일련의 셀들에 대해서 전송 디버시티(transmit diversity)를 주는 MISO 인코딩 매트릭스에 따라 인코딩을 수행하고, MISO 처리된 데이터를 두 개의 패쓰(path)를 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MISO 프로세싱은 OSTBC(orthogonal space time block coding)/OSFBC (orthogonal space frequency block coding, 일명 알라모티 코딩(Alamouti coding))을 포함할 수 있다.
제 3 블록(5200)은 입력된 데이터 파이프를 MIMO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 2 블록(5100)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 성상도 매퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MIMO 프로세싱 블록(5220)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다.
즉, 제 3 블록(5200)의 경우, FEC 인코더 블록 및 비트 인터리버 블록은 제 1 및 2 블록(5000, 5100)과 구체적인 기능은 다르지만 기본적인 역할은 동일하다.
비트 투 셀 디먹스 블록(5210)은 MIMO 프로세싱의 입력 개수와 동일한 개수의 출력 비트열을 생성하여 MIMO 프로세싱을 위한 MIMO 패쓰(path)를 통해 출력할 수 있다. 이 경우, 비트 투 셀 디먹스 블록(5210)은 LDPC와 MIMO 프로세싱의 특성을 고려하여 수신단의 디코딩 성능을 최적화하도록 설계될 수 있다.
성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 역시 구체적인 기능은 다를 수 있지만 기본적인 역할은 제 1 및 2 블록(5000, 5100)에서 설명한 바와 동일하다. 또한 도 5에 도시된 바와 같이, 성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 비트 투 셀 디먹스 블록에서 출력된 출력 비트열을 처리하기 위하여, MIMO 프로세싱을 위한 MIMO 패쓰(path)의 개수만큼 존재할 수 있다. 이 경우, 성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 각 패쓰(path)들을 통해 입력되는 데이터들에 대하여 각각 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.
MIMO 프로세싱 블록(5220)은 입력된 두 개의 입력 셀에 대해서 MIMO 인코딩 매트릭스를 사용하여 MIMO 프로세싱을 수행하고 MIMO 프로세싱 된 데이터를 두 개의 패쓰(path)를 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MIMO 인코딩 매트릭스는 스페이셜 멀티플렉싱(spatial multiplexing), 골든 코드(Golden code), 풀-레이트 풀-디버시티 코드(Full-rate full diversity code), 선형 분산 코드(Linear dispersion code) 등을 포함할 수 있다.
제 4 블록(5300)은 PLS 프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 프로세싱을 수행할 수 있다.
제 4 블록(5300)에 포함된 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 성상도 매퍼 블록, 셀 인터리버 블록, 인터리버 블록 및 MISO 프로세싱 블록 등은 상술한 제 2 블록(5100)에 포함된 블록들과 구체적인 기능은 다를 수 있지만 기본적인 역할은 동일하다.
제 4 블록(5300)에 포함된 쇼튼/펑쳐드(Shortened/punctured) FEC 인코더 블록(5310)은 입력 데이터의 길이가 FEC 인코딩을 수행하는데 필요한 길이보다 짧은 경우를 대비한 PLS 패쓰(path)를 위한 FEC 인코딩 방식을 사용하여 PLS 데이터를 처리할 수 있다. 구체적으로, 쇼튼/펑쳐드(Shortened/punctured) FEC 인코더 블록은 입력 비트열에 대해서 BCH 인코딩을 수행하고, 이후 노말 LDPC 인코딩에 필요한 입력 비트열의 길이만큼 제로 패딩(zero padding)을 하고, LDPC 인코딩을 한 후에 패딩한 제로(zero)를 제거하여 효율적 코드레이트(effective code rate)가 데이터 파이프보다 같거나 낮도록 패리티 비트(parity bit)을 펑쳐링(puncturing)할 수 있다.
상술한 제 1 블록(5000) 내지 제 4 블록(5300)에 포함된 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 5에 도시된 바와 같이, 코딩 앤 모듈레이션 모듈은 최종적으로 각 패쓰(path)별로 처리된 데이터 파이프, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 6에 도시된 프레임 스트럭쳐 모듈은 도 1에서 설명한 프레임 스트럭쳐 모듈(1200)의 일 실시예에 해당한다.
본 발명의 일 실시예에 따른 프레임 스트럭쳐 블록은 적어도 하나 이상의 셀 매퍼(cell-mapper)(6000), 적어도 하나 이상의 딜레이 보상(delay compensation) 모듈(6100) 및 적어도 하나 이상의 블락 인터리버(block interleaver)(6200)을 포함할 수 있다. 셀 매퍼(6000), 딜레이 보상 모듈(6100) 및 블락 인터리버(6200)의 개수는 설계자의 의도에 따라 변경 가능하다. 이하 각 모듈의 동작을 중심으로 설명한다.
셀 매퍼(6000)는 코딩 앤 모듈레이션 모듈로부터 출력된 SISO 또는 MISO 또는 MIMO 처리된 데이터 파이프에 대응하는 셀들, 데이터 파이프간 공통으로 적용될 수 있는 커먼 데이터(common data)에 대응하는 셀들, PLS-프리/포스트 정보에 대응하는 셀들을 스케쥴링 정보에 따라 신호 프레임에 할당(allocation) 할 수 있다. 커먼 데이터는 전부 또는 일부의 데이터 파이프간에 공통으로 적용될 수 있는 시그널링 정보를 의미하며, 특정 데이터 파이프를 통해 전송될 수 있다. 커먼 데이터를 전송하는 데이터 파이프를 커먼 데이터 파이프라 호칭할 수 있으며 이는 설계자의 의도에 따라 변경 가능하다.
본 발명의 일 실시예에 따른 송신 장치가 2개의 출력 안테나를 사용하고, 상술한 MISO 프로세싱에서 알라모티 코딩(Alamouti coding)을 사용하는 경우, 알라모티 인코딩에 의한 직교성(orthogonality)를 유지하기 위해서 셀 매퍼(6000)는 페어-와이즈 셀 매핑(pair-wise cell mapping)을 수행할 수 있다. 즉, 셀 매퍼(6000)는 입력 셀들에 대해서 연속된 두 개의 셀을 하나의 단위로 처리하여 프레임에 매핑할 수 있다. 따라서 각 안테나의 출력 패쓰(path)에 해당하는 입력 패쓰(path) 내의 페어된 셀(paired cell)은 전송 프레임 내 서로 인접한 위치에 할당될 수 있다.
딜레이 보상 블록(6100)은 다음 전송 프레임에 대한 입력 PLS 데이터 셀을 한 프레임만큼 딜레이하여 현재 전송 프레임에 해당하는 PLS 데이터를 획득할 수 있다. 이 경우, 현재 프레임의 PLS 데이터는 현재 신호 프레임 내의 프리앰블 파트를 통해 전송될 수 있으며, 다음 신호 프레임에 대한 PLS 데이터는 현재 신호 프레임 내의 프리앰블 파트 또는 현재 신호 프레임의 각 데이터 파이프내의 인-밴드 시그날링을 통해서 전송될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
블락 인터리버(6200)는 신호 프레임의 단위가 되는 전송 블락 내의 셀들을 인터리빙함으로써 추가적인 디버시티 게인을 획득할 수 있다. 또한 블락 인터리버(6200)는 상술한 페어-와이즈 셀 매핑(pair-wise cell mapping)이 수행된 경우, 입력 셀들에 대해서 연속된 두 개의 셀을 하나의 단위로 처리하여 인터리빙을 수행할 수 있다. 따라서 블락 인터리버(6200)에서 출력 되는 셀들은 동일한 두 개의 연속된 셀들이 될 수 있다.
페어-와이즈 매핑(pair-wise mapping) 및 페어-와이즈 인터리빙(pair-wise interleaving)이 수행되는 경우, 적어도 하나 이상의 셀 매퍼와 적어도 하나 이상의 블락 인터리버는 각각의 패쓰(path)를 통해 입력되는 데이터에 대해서 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 7에 도시된 웨이브폼 제너레이션 모듈은 도 1에서 설명한 웨이브폼 제너레이션 모듈(1300)의 일 실시예에 해당한다.
본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈에서 출력된 신호 프레임들을 입력받고 출력하기 위한 안테나의 개수만큼 신호 프레임들을 변조하여 전송할 수 있다.
구체적으로 도 7에 도시된 웨이브폼 제너레이션 모듈은 m 개의 Tx 안테나를 사용하는 송신 장치의 웨이브폼 제너레이션 모듈의 실시예로서, m개의 패쓰(path)만큼 입력된 프레임을 변조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(7000)의 동작을 중심으로 설명한다.
첫번째 처리 블록(7000)은 리퍼런스 시그널 삽입 & PAPR 리덕션(reference signal insertion & PAPR reduction) 블록(7100), 역-웨이브폼 변환(Inverse waveform transform) 블록(7200), PAPR 리덕션 인 타임(PAPR reduction in time) 블록(7300), 가드 시퀀스 삽입(Guard sequence insertion) 블록(7400), 프리앰블 삽입(preamble insertion) 블록(7500), 웨이브폼 프로세싱(waveform processing) 블록(7600), 기타 시스템 삽입(other system insertion) 블록(7700) 및 디지털-아날로그 컨버터(DAC, Digital Analog Conveter) 블록(7800)을 포함할 수 있다.
리퍼런스 시그널 삽입 & PAPR 리덕션 블록(7100)은 각 시그날 블락마다 정해진 위치에 리퍼런스 시그날들을 삽입하고, 시간 영역(time domain)에서의 PAPR 값을 낮추기 위해서 PAPR 리덕션 스킴을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템인 경우, 리퍼런스 시그널 삽입 & PAPR 리덕션 블록(7100)은 액티브 서브 캐리어(active subcarrier) 일부를 사용하지 않고 보존(reserve)하는 방법을 사용할 수 있다. 또한 리퍼런스 시그널 삽입 & PAPR 리덕션 블록(7100)은 방송 송수신 시스템에 따라 PAPR 리덕션 스킴을 선택적 피쳐(optional feature)으로서 사용하지 않을 수도 있다.
역-웨이브폼 변환 블록(7200)은 전송채널의 특성과 시스템 구조를 고려하여 전송효율 및 유연성(flexibility)이 향상되는 방식으로 입력 신호를 변환하여 출력할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우 역-웨이브폼 변환 블록(7200)은 역-FFT 동작(Inverse FFT operation)을 사용하여 주파수 영역의 신호를 시간 영역으로 변환하는 방식을 사용할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템(single carrier system)인 경우, 역-웨이브폼 변환 블록은 웨이브폼 제너레이션 모듈 내에서 사용되지 않을 수도 있다.
PAPR 리덕션 인 타임 블록(7300)은 입력된 신호에 대해서 시간영역에서 PAPR를 낮추기 위한 방법을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, PAPR 리덕션 인 타임 블록(7300)은 간단하게 피크 진폭(peak amplitude)을 클리핑(clipping)하는 방법을 사용할 수도 있다. 또한 PAPR 리덕션 인 타임 블록(7300)은 선택적 피쳐(optional feature)로 본 발명의 일 실시예에 따른 방송 송수신 시스템에 따라 사용되지 않을 수도 있다.
가드 시퀀스 삽입 블록(7400)은 전송채널의 딜레이 분산(delay spread)에 의한 영향을 최소화하기 위해서 인접한 시그날 블락간에 가드 인터벌을 두고, 필요한 경우 특정 시퀀스를 삽입할 수 있다. 따라서 수신 장치는 동기화나 채널추정을 용이하게 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 가드 시퀀스 삽입 블록(7400)은 OFDM 심볼의 가드 인터벌구간에 사이클릭 프리픽스(cyclic prefix)를 삽입할 수도 있다.
프리앰블 삽입 블록(7500)은 수신 장치가 타겟 시스템 시그날(target system signal)을 빠르고 효율적으로 감지(detection)할 수 있도록 송수신 장치간 약속된 알려진 타입(known type)의 시그날(프리앰블 또는 프리앰블 심볼)을 전송 신호에 삽입할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 프리앰블 삽입 블록(7500)은 여러 개의 OFDM 심볼로 구성된 신호 프레임을 정의하고, 매 신호 프레임의 시작 부분에 프리앰블을 삽입할 수 있다. 즉, 프리앰블은 기본적 PLS 데이터를 운반할 수 있고, 프리앰블은 프레임의 시작부분에 위치할 수 있다.
웨이브폼 프로세싱 블록(7600)은 입력 베이스밴드 시그날(baseband signal)에 대해서 채널의 전송특성에 맞도록 웨이브폼 프로세싱을 수행할 수 있다. 웨이브폼 프로세싱 블록(7600)은 일 실시예로서 전송신호의 대역 외 방출(out-of-band emission)의 기준을 얻기 위해 SRRC(square-root-raised cosine) 필터링을 수행하는 방식을 사용할 수도 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템(multi-carrier system)인 경우, 웨이브폼 프로세싱 블록(7600)은 사용되지 않을 수도 있다.
기타 시스템 삽입 블록(7700)은 동일한 RF 시그날 대역폭 내에 서로 다른 두 개 이상의 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 함께 전송할 수 있도록 복수의 방송 송수신 시스템의 신호들을 시간 영역에서 멀티플렉싱할 수 있다. 이 경우 서로 다른 두 개 이상의 시스템이란 서로 다른 방송 서비스를 전송하는 시스템을 의미한다. 서로 다른 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 의미할 수 있다. 또한 각 방송 서비스와 관련된 데이터는 서로 다른 프레임을 통해 전송될 수 있다.
디지털-아날로그 컨버터 블록(7800)은 입력 디지털 신호를 아날로그 신호로 변환하여 출력할 수 있다. 디지털-아날로그 컨버터 블록(7800)에서 출력된 신호는 m 개의 출력 안테나를 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 전송 안테나는 수직 또는 수평 폴라리티(vertical or horizontal polarity)를 가질 수 있다.
또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 도 1에서 설명한 차세대 방송 서비스를 위한 송신 장치에 대응될 수 있다. 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 동기화 & 복조(synchronization & demodulation) 모듈(8000), 프레임 파싱(frame parsing) 모듈(8100), 디매핑 & 디코딩 모듈(8200), 아웃풋 프로세서(8300) 및 시그날링 디코딩 모듈(8400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.
동기화 & 복조 모듈(8000)은 블록은 m개의 수신 안테나를 통해 입력 신호를 수신하고, 수신 장치에 대응하는 시스템에 대한 시그날 감지(signal detection)과 동기화(synchronization)를 수행하고, 송신단에서 수행한 방식의 역과정에 해당하는 복조(demodulation)를 수행할 수 있다.
프레임 파싱 모듈(8100)은 입력된 신호 프레임에 대해 파싱하고 사용자가 선택한 서비스를 전송하는 데이터를 추출할 수 있다. 프레임 파싱 모듈(8100)은 송신 장치에서 인터리빙을 수행한 경우, 이에 대한 역과정으로서 디인터리빙을 수행할 수 있다. 이 경우, 추출해야 할 신호 및 데이터의 위치는 시그날링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 송신 장치에서 수행한 스케쥴링 정보 등을 복원하여 획득할 수 있다.
디매핑 & 디코딩 모듈(8200)은 입력 신호를 비트 영역 데이터(bit domain data)로 변환한 이후에 필요한 경우에 디인터리빙 과정을 수행할 수 있다. 디매핑 & 디코딩 모듈(8200)은 전송 효율을 위해 적용된 매핑에 대해 디-매핑을 수행하고, 전송채널 중에 발생된 에러에 대해서 디코딩을 통해 에러 정정을 수행할 수 있다. 이 경우, 디매핑 & 디코딩 모듈(8200)은 시그날링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 디매핑과 디코딩에 필요한 전송 파라미터들을 획득할 수 있다.
아웃풋 프로세서(8300)는 송신 장치에서 전송효율을 높이기 위해 적용한 다양한 압축/신호처리 과정의 역과정을 수행할 수 있다. 이 경우, 아웃풋 프로세서(8300)는 시그날링 디코딩 모듈(8400)에서 출력된 데이터로부터 필요한 제어 정보를 획득할 수 있다. 아웃풋 프로세서(8300)의 최종 출력은 송신 장치에 입력된 신호에 해당하며, MPEG-TS, IP 스트림 (v4 or v6) 및 제네릭 스트림(generic stream)이 될 수 있다.
시그날링 디코딩 모듈(8400)은 복조된 신호로부터 PLS 정보를 획득할 수 있다. 상술한 바와 같이, 프레임 파싱 모듈(8100), 디매핑 & 디코딩 모듈(8200) 및 아웃풋 프로세서(8300)는 시그날링 디코딩 모듈(8400)에서 출력된 데이터를 이용하여 해당 모듈의 기능을 수행할 수 있다.
도 9는 본 발명의 일 실시예에 따른 동기화 & 복조(synchronization & demodulation) 모듈을 나타낸 도면이다.
도 9에 도시된 동기화 & 복조 모듈은 도 8에서 설명한 동기화 & 복조 모듈의 일 실시예에 해당한다. 또한 도 9에 도시된 동기화 & 복조 모듈은 도 7에서 설명한 웨이브폼 제너레이션 모듈의 역동작을 수행할 수 있다.
도 9에 도시된 바와 같이 본 발명의 일 실시예에 따른 동기화 & 복조 모듈은 m 개의 Rx 안테나를 사용하는 수신 장치의 동기화 & 복조 모듈의 실시예로서, m개의 패쓰(path)만큼 입력된 신호를 복조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(9000)의 동작을 중심으로 설명한다.
첫번째 처리 블록(9000)은 튜너(9100), 아날로그-디지털 컨버터(ADC) 블록(9200), 프리앰블 디텍터(preamble dectector)(9300), 가드 시퀀스 디텍터(guard sequence detector)(9400), 웨이브폼 변환(waveform transmform) 블록(9500), 타임/프리퀀시 동기화(Time/freq sync) 블록(9600), 리퍼런스 시그날 디텍터(Reference signal detector)(9700), 채널 이퀄라이저(Channel equalizer)(9800) 및 역-웨이브폼 변환(Inverse waveform transform) 블록(9900)을 포함할 수 있다.
튜너(9100)는 원하는 주파수 대역을 선택하고 수신한 신호의 크기를 보상하여 아날로그-디지털 컨버터(ADC) 블록(9200)으로 출력할 수 있다.
아날로그-디지털 컨버터(ADC) 블록(9200)은 튜너(9100)에서 출력된 신호를 디지털 신호로 변환할 수 있다.
프리앰블 디텍터 (9300)는 디지털 신호에 대해 수신 장치에 대응하는 시스템 의 신호인지 여부를 확인하기 위하여 프리앰블(또는 프리앰블 신호 또는 프리앰블 심볼)을 디텍팅 할 수 있다. 이 경우, 프리앰블 디텍터(9300)는 프리엠블을 통해 수신되는 기본적인 전송 파라미터(transmission parameter) 들을 복호할 수 있다.
가드 시퀀스 디텍터 (9400)는 디지털 신호 내의 가드 시퀀스를 디텍팅할 수 있다. 타임/프리퀀시 동기화 블록(9600)은 디텍팅된 가드 시퀀스를 이용하여 타임/프리퀀시 동기화를 수행할 수 있으며, 채널 이퀄라이저(9800)는 디텍팅된 가드 시퀀스를 이용하여 수신/복원된 시퀀스를 통해서 채널을 추정할 수 있다.
웨이브폼 변환 블록(9500)은 송신측에서 역-웨이브폼 변환이 수행되었을 경우 이에 대한 역변환 과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티-캐리어 시스템(multi-carrier system)인 경우, 웨이브폼 변 블록(9500)은 FFT 변환과정을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글-캐리어 시스템(single carrier system) 같은 경우, 수신된 시간영역의 신호가 주파수 영역에서 처리하기 위해서 사용되거나, 시간영역에서 모두 처리되는 경우, 웨이브폼 변 블록(9500)은 사용되지 않을 수 있다.
타임/프리퀀시 동기화 블록(9600)은 프리앰블 디텍터(9300), 가드 시퀀스 디텍터(9400), 리퍼런스 시그날 디텍터(9700)의 출력 데이터를 수신하고, 검출된 신호에 대해서 가드 시퀀스 감지(guard sequence detection), 블락 윈도우 포지셔닝(block window positioning)을 포함하는 시간 동기화 및 캐리어 주파수 동기화를 수행할 수 있다. 이때, 주파수 동기화를 위해서 타임/프리퀀시 동기화 블록(9600)은 웨이브폼 변 블록(9500)의 출력 신호를 피드백하여 사용할 수 있다.
리퍼런스 시그날 디텍터(9700)는 수신된 리퍼런스 시그날을 검출할 수 있다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 동기화를 수행하거나 채널 이스티메이션(channel estimation)을 수행할 수 있다.
채널 이퀄라이저(9800)는 가드 시퀀스나 리퍼런스 시그날로부터 각 전송 안테나로부터 각 수신 안테나까지의 전송채널을 추정하고, 추정된 채널을 이용하여 각 수신 데이터에 대한 채널 보상(equalization)을 수행할 수 있다.
역-웨이브폼 변환 블록(9900)은 동기 및 채널추정/보상을 효율적으로 수행하기 위해서 웨이브폼 변 블록(9500)이 웨이브폼 변환을 수행한 경우, 다시 원래의 수신 데이터 영역으로 복원해주는 역할을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템인 경우, 웨이브폼 변환 블록(9500)은 동기/채널추정/보상을 주파수 영역에서 수행하기 위해서 FFT를 수행할 수 있으며, 역-웨이브폼 변환 블록(9900)은 채널보상이 완료된 신호에 대해 IFFT를 수행함으로서 전송된 데이터 심볼을 복원할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 역-웨이브폼 변환 블록(9900)은 사용되지 않을 수도 있다.
또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 10에 도시된 프레임 파싱 모듈은 도 8에서 설명한 프레임 파싱 모듈의 일 실시예에 해당한다. 또한 도 10에 도시된 프레임 파싱 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈의 역동작을 수행할 수 있다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프레임 파싱 모듈은 적어도 하나 이상의 블락 디-인터리버(10000) 및 적어도 하나 이상의 셀 디매퍼(10100)을 포함할 수 있다.
블락 디-인터리버(10000)는 m 개 수신안테나의 각 데이터 패쓰(path)로 입력되어 동기화 & 복조 모듈에서 처리된 데이터에 대하여, 각 시그날 블락 단위로 데이터에 대한 디인터리빙을 수행할 수 있다. 이 경우, 도 8에서 설명한 바와 같이, 송신측에서 페어-와이즈 인터리빙(pair-wise interleaving)이 수행된 경우, 블락 디-인터리버(10000)는 각 입력 패쓰(path)에 대해서 연속된 두 개의 데이터를 하나의 페어(pair)로 처리할 수 있다. 따라서 블락 디-인터리버(10000)는 디인터리빙을 수행한 경우에도 연속된 두개의 출력 데이터를 출력할 수 있다. 또한 블락 디-인터리버(10000)는 송신단에서 수행한 인터리빙 과정의 역과정을 수행하여 원래의 데이터 순서대로 출력할 수 있다.
셀 디매퍼(10100)는 수신된 신호 프레임으로부터 커먼 데이터(common data)에 대응하는 셀들과 데이터 파이프에 대응하는 셀들 및 PLS 데이터에 대응하는 셀들을 추출할 수 있다. 필요한 경우, 셀 디매퍼(10100)는 여러 개의 부분으로 분산되어 전송된 데이터들을 합하여(merge) 하나의 스트림으로 출력할 수 있다. 또한 도 6에서 설명한 바와 같이 송신단에서 두 개의 연속된 셀 입력 데이터가 하나의 페어로 처리되어 매핑된 경우, 셀 디매퍼(10100)는 이에 해당하는 역과정으로 연속된 두개의 입력 셀들을 하나의 단위로 처리하는 페어-와이즈 셀 디매핑(pair-wise cell demapping)을 수행할 수 있다.
또한 셀 디매퍼(10100)는 현재 프레임을 통해 수신한 PLS 시그날링 데이터에 대해서, 각각 PLS-프리 & PLS-포스트 데이터로서 모두 추출하여 출력할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 11은 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 11에 도시된 디매핑 & 디코딩 모듈은 도 8에서 설명한 디매핑 & 디코딩 모듈의 일 실시예에 해당한다. 또한 도 11에 도시된 디매핑 & 디코딩 모듈은 도 5에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 송신 장치의 코딩 앤 모듈레이션 모듈은 입력된 데이터 파이프들에 대하여 각각의 패쓰(path)별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 따라서 도 11에 도시된 디매핑 & 디코딩 모듈 역시 송신 장치에 대응하여 프레임 파서에서 출력된 데이터를 각각 SISO, MISO, MIMO 처리하기 위한 블록들을 포함할 수 잇다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈은 SISO 방식을 위한 제 1 블록(11000), MISO 방식을 위한 제 2 블록(11100), MIMO 방식을 위한 제 3 블록(11200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(11300)을 포함할 수 있다. 도 11에 도시된 디매핑 & 디코딩 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 디매핑 & 디코딩 모듈은 제 1 블록(11000)및 제 4 블록(11300)만을 포함할 수도 있고, 제 2 블록(11100) 및 제 4 블록(11300)만을 포함할 수도 있고, 제 3 블록(11200) 및 제 4 블록(11300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 디매핑 & 디코딩 모듈은 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.
이하 각 블록에 대해 설명한다.
제 1 블록(11000)은 입력된 데이터 파이프를 SISO 처리하기 위한 블록으로 타임 디-인터리버(time de-ineterleaver) 블록(11010), 셀 디-인터리버(cell de-interleaver) 블록(11020), 성상도 디-매퍼(constellation demapper) 블록(11030), 셀 투 비트 먹스(cell to bit mux) 블록(11040), 비트 디-인터리버(bit de-interleaver) 블록(11050) 및 FEC 디코더 블록(11060)을 포함할 수 있다.
타임 디-인터리버 블록(11010)은 도 5에서 설명한 타임 인터리버 블록(5060)의 역과정을 수행할 수 있다. 즉, 타임 디-인터리버 블록(11010)은 시간 영역에서 인터리빙된 입력 심볼을 원래의 위치로 디인터리빙할 수 있다.
셀 디-인터리버 블록(11020)은 도 5에서 설명한 셀 인터리버 블록(5050)의 역과정을 수행할 수 있다. 즉, 셀 디-인터리버 블록(11020)은 하나의 FEC 블록내에서 분산(spreading)된 셀들의 위치를 원래의 위치로 디인터리빙 할 수 있다.
성상도 디-매퍼 블록(11030)은 도 5에서 설명한 성상도 매퍼 블록(5040)의 역과정을 수행할 수 있다. 즉, 성상도 디-매퍼 블록(11030)은 심볼 영역(symbol domain)의 입력 신호를 비트 영역(bit domain)의 데이터로 디매핑할 수 있다. 또한, 성상도 디-매퍼 블록(11030)은 하드 디시젼(hard decision)을 수행하여 디시젼된 비트 데이터를 출력할 수도 있고, 소프트 디시젼(soft decision) 값이나 혹은 확률적인 값에 해당하는 각 비트의 LLR(Log-likelihood ratio)을 출력할 수 있다. 만약 송신단에서 추가적인 디버시티 게인을 얻기 위해 성상도 회전(rotated constellation)을 적용한 경우, 성상도 디-매퍼 블록(11030)은 이에 상응하는 2-디멘션 LLR 디매핑을 수행할 수 있다. 이때 성상도 디-매퍼 블록(11030)은 LLR을 계산할 때 송신 장치에서 I 또는 Q 성분에 대해서 수행된 딜레이 값을 보상할 수 있도록 계산을 수행할 수 있다.
셀 투 비트 먹스 블록(11040)은 도 5에서 설명한 비트 투 셀 디먹스 블록(5030)의 역과정을 수행할 수 있다. 즉, 셀 투 비트 먹스 블록(11040)은 비트 투 셀 디먹스 블록(5030)에서 매핑된 비트 데이터들을 원래의 비트 스트림 형태로 복원할 수 있다.
비트 디-인터리버 블록(11050)은 도 5에서 설명한 비트 인터리버 블록(5020)의 역과정을 수행할 수 있다. 즉, 비트 디-인터리버 블록(11050)은 셀 투 비트 먹스 블록(11040)에서 출력된 비트 스트림을 원래의 순서대로 디인터리빙할 수 있다.
FEC 디코더 블록(11060)은 도 5에서 설명한 FEC 인코더 블록(5010)의 역과정을 수행할 수 있다. 즉, FEC 디코더 블록(11060)은 LDPC 디코딩과 BCH 디코딩을 수행하여 전송채널상 발생된 에러를 정정할 수 있다.
제 2 블록(11100)은 입력된 데이터 파이프를 MISO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 1 블록(11000)과 동일하게 타임 디-인터리버 블록, 셀 디-인터리버 블록, 성상도 디-매퍼 블록, 셀 투 비트 먹스 블록, 비트 디-인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MISO 디코딩 블록(11110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(11100)은 제 1 블록(11000)과 마찬가지로 타임 디인터리버부터 출력까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.
MISO 디코딩 블록(11110)은 도 5에서 설명한 MISO 프로세싱 블록(5110)의역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 STBC를 사용한 시스템인 경우, MISO 디코딩 블록(11110)은 알라모티(Alamouti) 디코딩을 수행할 수 있다.
제 3 블록(11200)은 입력된 데이터 파이프를 MIMO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 2 블록(11100) 과 동일하게 타임 디-인터리버 블록, 셀 디-인터리버 블록, 성상도 디-매퍼 블록, 셀 투 비트 먹스 블록, 비트 디-인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MIMO 디코딩 블록(11210)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다. 제 3 블록(11200)에 포함된 타임 디-인터리버, 셀 디-인터리버, 성상도 디-매퍼, 셀 투 비트 먹스, 비트 디-인터리버 블록들의 동작은 제 1 내지 제 2 블록(11000-11100)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.
MIMO 디코딩 블록(11210)은 m개의 수신 안테나 입력 신호에 대해서 셀 디인터리버의 출력 데이터를 입력으로 받고, 도 5에서 설명한 MIMO 프로세싱 블록(5220)의 역과정으로서 MIMO 디코딩을 수행할 수 있다. MIMO 디코딩 블록(11210)은 최고의 복호화 성능을 얻기 위해서 맥시멈 라이클후드(Maximum likelihood) 디코딩을 수행하거나, 복잡도를 감소시킨 스피어(Sphere) 디코딩을 수행할 수 있다. 또는 MIMO 디코딩 블록(11210)은 MMSE 디텍션을 수행하거나 되풀이(iterative) 디코딩을 함께 결합 수행하여 향상된 디코딩 성능을 확보할 수 있다.
제 4 블록(11300)은 PLS 프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 디코딩을 수행할 수 있다. 제 4 블록(11300)은 도 5에서 설명한 제 4 블록(5300)의 역과정을 수행할 수 있다.
제 4 블록(11300)에 포함된 타임 디인터리버, 셀 디-인터리버, 성상도 디-매퍼, 셀 투 비트 먹스, 비트 디-인터리버 블록들의 동작은 제 1 내지 제 3 블록(11000-11200)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.
제 4 블록(11300)에 포함된 쇼튼/펑쳐드(Shortened/Punctured) FEC 디코더(11310)는 도 5에서 설명한 쇼튼/펑쳐드(Shortened/punctured) FEC 인코더 블록(5310)의 역과정을 수행할 수 있다. 즉, 쇼튼/펑쳐드(Shortened/Punctured) FEC 디코더(11310)는 PLS 데이터의 길이에 따라 쇼트닝/펑쳐링되어 수신된 데이터에 대해서 디-쇼트닝(de-shortening)과 디-펑쳐링(de-puncturing)을 수행한 후에 FEC 디코딩을 수행할 수 있다. 이 경우, 데이터 파이프에 사용된 FEC 디코더를 동일하게 PLS에도 사용할 수 있으므로, PLS만을 위한 별도의 FEC 디코더 하드웨어가 필요하지 않으므로 시스템 설계가 용이하고 효율적인 코딩이 가능하다는 장점이 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈은 각 패쓰(path) 별로 처리된 데이터 파이프 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.
도 12내지 도 13은 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 12에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 12에 도시된 아웃풋 프로세서는 디매핑 & 디코딩 모듈로부터 출력된 싱글 데이터 파이프를 수신하여 싱글 아웃풋 스트림을 출력하기 위한 것으로, 도 2에서 설명한 인풋 포맷팅 모듈의 역동작을 수행할 수 있다.
도 12에 도시된 아웃풋 프로세서는 BB 디스크램블러 블록(12000), 패딩 제거(Padding removal) 블록(12100), CRC-8 디코더 블록(12200) 및 BB 프레임 프로세서 블록(12300)을 포함할 수 있다.
BB 디스크램블러 블록(12000)은 입력된 비트 스트림에 대해서 송신단에서 사용한 것과 동일한 PRBS를 발생시켜서 비트열과 XOR하여 디스크램블링을 수행할 수 있다.
패딩 제거 블록(12100)은 송신단에서 필요에 따라 삽입된 패딩 비트(padding bit)를 제거할 수 있다.
CRC-8 디코더 블록(12200)은 패딩 제거 블록(12100)으로부터 입력받은 비트 스트림에 대해서 CRC 디코딩을 수행하여 블락 에러(block error)를 체크할 수 있다.
BB 프레임 프로세서 블록(12300)은 BB 프레임 헤더에 전송된 정보를 디코딩하고 디코딩된 정보를 이용하여 MPEG-TS, IP 스트림(v4 or v6) 또는 제네릭 스트림(Generic stream)을 복원할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 13에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 13에 도시된 아웃풋 프로세서는 디매핑 & 디코딩 모듈로부터 출력된 멀티플 데이터 파이프(multiple data pipes)를 수신하는 경우에 해당한다. 멀티플 데이터 파이프에 대한 디코딩은 복수의 데이터 파이프에 공통으로 적용될 수 있는 커먼 데이터 및 이와 연관된 데이터 파이프를 합하여(merge) 디코딩하는 경우 또는 수신 장치가 여러 개의 서비스 혹은 서비스 컴포넌트 (스케일러블 비디오 서비스(scalable video service)를 포함)를 동시에 디코딩하는 경우를 포함할 수 있다.
도 13에 도시된 아웃풋 프로세서는 도 12에서 설명한 아웃풋 프로세서의 경우와 마찬가지로 BB 디스크램블러 블록, 패딩 제거 블록, CRC-8 디코더 블록 및 BB 프레임 프로세서 블록을 포함할 수 있다, 각 블록들은 도 12에서 설명한 블록들의 동작과 구체적인 동작은 다를 수 있으나 기본적인 역할은 동일하다.
도 13에 도시된 아웃풋 프로세서에 포함된 디-지터 버퍼(De-jitter buffer) 블록(13000)은 멀티플 데이터 파이프간의 동기화(sync)를 위해서 송신단에서 임의로 삽입된 딜레이를 복원된 TTO (time to output) 파라미터에 따라 보상할 수 있다.
또한 널 패킷 삽입 블록(13100)은 복원된 DNP (deleted null packet) 정보를 참고하여 스트림 내 제거된 널 패킷을 복원할 수 있으며, 커먼 데이터를 출력할 수 있다.
TS 클락 재생성(TS clock regeneration) 블록(13200)은 ISCR(Input Stream Time Reference) 정보를 기준으로 출력 패킷의 상세한 시간동기를 복원할 수 있다.
TS 재결합(TS recombining) 블록(13300)은 널 패킷 삽입 블록(13100)에서 출력된 커먼 데이터 및 이와 관련된 데이터 파이프들을 재결합(recombining)하여 원래의 MPEG-TS, IP 스트림 (v4 or v6) 혹은 제네릭 스트림(Generic stream)으로 복원하여 출력할 수 있다. TTO, DNP, ISCR 정보는 모두 BB 프레임 헤더를 통해 획득될 수 있다.
인-밴드 시그날링 디코더 블록(13400)은 데이터 파이프의 각 FEC 프레임내 패딩 비트 필드(padding bit field)를 통해서 전송되는 인-밴드 피지컬 레이어 시그날링 정보를 복원하여 출력할 수 있다.
도 13에 도시된 아웃풋 프로세서는 PLS-프리 패쓰(path)와 PLS-포스트 패쓰(path)에 따라 입력되는 PLS-프리 정보 및 PLS-포스트 정보를 각각 BB 디스크램블링을 하고 디스크램블링된 데이터에 대해 디코딩을 수행하여 원래의 PLS 데이터를 복원할 수 있다. 복원된 PLS 데이터는 수신 장치 내의 시스템 컨트롤러(system controller)에 전달되며, 시스템 컨트롤러는 수신 장치의 동기화 & 복조 모듈, 프레임 파싱 모듈, 디매핑 & 디코딩 모듈 및 아웃풋 프로세서 모듈에 필요한 파라미터를 공급할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 1 및 5에서 설명한 코딩 앤 모듈레이션 모듈의 다른 실시예에 해당한다.
도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 5에서 설명한 바와 같이, 각 데이터 파이프를 통해 전송하는 서비스나 서비스 컴포넌트 별로 QoS를 조절하기 위하여, 모듈은 SISO 방식을 위한 제 1 블록(14000), MISO 방식을 위한 제 2 블록(14100), MIMO 방식을 위한 제 3 블록(14200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(14300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 14에 도시된 제 1 블록 내지 제 4 블록(14000-14300)은 도 5에서 설명한 제 1 블록 내지 제 4 블록(5000-5300)과 거의 동일한 블록들을 포함하고 있다.
하지만, 제 1 블록 내지 제 3 블록(14000-14200)에 포함된 성상도 매퍼 블록(14010)의 기능이 도 5의 제 1 블록 내지 제 3 블록(5000-5200)에 포함된 성상도 매퍼 블록(5040)의 기능과 다르다는 점, 제 1 블록 내지 제 4 블록(14000-14300)의 셀 인터리버 및 타임 인터리버 사이에 로테이션 & I/Q 인터리버(rotation & I/Q interleaver) 블록(14020)이 포함되어 있다는 점 및 MIMO 방식을 위한 제 3 블록(14200)의 구성이 도 5에 도시된 MIMO 방식을 위한 제 3 블록(5200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 5와 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.
도 14에 도시된 성상도 매퍼 블록(14010)은 입력된 비트워드(bit word)를 컴플렉스 심볼(complex symbol)로 매핑할 수 있다. 다만, 도 5에 도시된 성상도 매퍼 블록(5040)과는 달리 성상도 회전(constellation rotation)을 수행하지 않을 수 있다. 도 14에 도시된 성상도 매퍼 블록(14010)은 상술한 바와 같이 제 1 블록 내지 제 3 블록(14000-14200)에 공통적으로 적용될 수 있다.
로테이션 & I/Q 인터리버 블록(14020)은 셀 인터리버에서 출력된 셀 인터리빙이 된 데이터의 각 콤플렉스 심볼의 In-phase와 Quadrature-phase 성분들을 독립적으로 인터리빙하여 심볼 단위로 출력할 수 있다. 로테이션 & I/Q 인터리버 블록(14020)의 입력 데이 터 및 출력 심볼의 개수는 2개 이상이며 이는 설계자의 의도에 따라 변경 가능하다. 또한 로테이션 & I/Q 인터리버 블록(14020)은 in-phase 성분에 대해서는 인터리빙을 수행하지 않을 수도 있다.
로테이션 & I/Q 인터리버 블록(14020)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(14000-14300)에 공통적으로 적용될 수 있다. 이 경우, 로테이션 & I/Q 인터리버 블록(14020)이 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(14300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.
MIMO 방식을 위한 제 3 블록(14200)은 도 14에 도시된 바와 같이, Q-블락 인터리버 블록(14210) 및 콤플렉스 심볼 제너레이터(complex symbol generator) 블록(14220)을 포함할 수 있다.
Q-블락 인터리버 블록(14210)은 FEC 인코더로부터 입력받은 FEC 인코딩이 수행된 FEC 블락의 패리티 파트(parity part)에 대해 퍼뮤테이션(permutation)을 수행할 수 있다. 이를 통해 LDPC H 매트릭스의 패리티 파트를 인포메이션 파트(information part)와 동일하게 사이클릭 구조(cyclic structure)로 만들수 있다. Q-블락 인터리버 블록(14210)은 LDPC H 매트릭스의 Q 사이즈를 갖는 출력 비트블락(bit block)들의 순서를 퍼뮤테이션한 뒤, 로우-컬럼 블락(row-column block) 인터리빙을 수행하여 최종 비트열을 생성하여 출력할 수 있다.
컴플렉스 심볼 제네레이터(complex symbol generator) 블록(14220)은 Q-블락 인터리버 블록(14210)에서 출력된 비트 열들을 입력받고, 콤플렉스 심볼으로 매핑하여 출력할 수 있다. 이 경우, 컴플렉스 심볼 제네레이터 블록(14220)은 적어도 두개의 경로를 통해 심볼들을 출력할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 14에 도시된 바와 같이 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈은 각 패쓰(path)별로 처리된 데이터 파이프, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 15에 도시된 디매핑 & 디코딩 모듈은 도 8 및 도 11에서 설명한 디매핑 & 디코딩 모듈의 다른 실시예에 해당한다. 또한 도 15에 도시된 디매핑 & 디코딩 모듈은 도 14에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.
도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈은 SISO 방식을 위한 제 1 블록(15000), MISO 방식을 위한 제 2 블록(15100), MIMO 방식을 위한 제 3 블록(15200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(15300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 15에 도시된 제 1 블록 내지 제 4 블록(15000-15300)은 도 11에서 설명한 제 1 블록 내지 제 4 블록(11000-11300)과 거의 동일한 블록들을 포함하고 있다.
하지만, 제 1 블록 내지 제 4 블록(15000-15300)의 타임 디-인터리버 및 셀 디-인터리버 사이에 I/Q 디-인터리버 & 디-로테이션(I/Q de-interleaver & de-rotation) 블록 (15010)이 포함되어 있다는 점, 제 1 블록 내지 제 3 블록(15000-15200)에 포함된 성상도 디-매퍼 블록(15020)의 기능이 도 11의 제 1 블록 내지 제 3 블록(11000-11200)에 포함된 성상도 매퍼 블록(11030)의 기능과 다르다는 점 및 MIMO 방식을 위한 제 3 블록(15200)의 구성이 도 11에 도시된 MIMO 방식을 위한 제 3 블록(11200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 11과 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.
I/Q 디-인터리버 & 디-로테이션 블록(15010)은 도 14에서 설명한 로테이션 & I/Q 인터리버 블록(14020)의 역과정을 수행할 수 있다. 즉, I/Q 디-인터리버 & 디-로테이션 블록(15010)은 송신단에서 I/Q 인터리빙되어 전송된 I 및 Q 성분들에 대해 각각 디인터리빙 수행할 수 있으며, 복원된 I/Q 성분을 갖는 콤플렉스 심볼을 다시 디-로테이션하여 출력할 수 있다.
I/Q 디-인터리버 & 디-로테이션 블록(15010)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(15000-15300)에 공통적으로 적용될 수 있다. 이 경우, I/Q 디-인터리버 & 디-로테이션 블록(15010)이 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(15300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.
성상도 디-매퍼 블록(15020)은 도 14에서 설명한 성상도 매퍼 블록(14010)의 역과정을 수행할 수 있다. 즉, 성상도 디-매퍼 블록(15020)은 디-로테이션을 수행하지 않고, 셀 디인터리빙된 데이터들에 대하여 디매핑을 수행할 수 있다.
MIMO 방식을 위한 제 3 블록(15200)은 도 15에 도시된 바와 같이, 컴플렉스 심볼 파싱(complex symbol parsing) 블록(15210) 및 Q-블락 디인터리버(Q-block deinterleaver) 블록(15220)을 포함할 수 있다.
컴플렉스 심볼 파싱 블록(15210)은 도 14에서 설명한 콤플렉스 심볼 제네레이터 블록(14220)의 역과정을 수행할 수 있다. 즉, 콤플렉스 데이터 심볼을 파싱하고, 비트 데이터로 디매핑하여 출력할 수 있다. 이 경우, 컴플렉스 심볼 파싱 블록(15210)은 적어도 두개의 경로를 통해 콤플렉스 데이터 심볼들을 입력받을 수 있다.
Q-블락 디인터리버 블록(15220)은 도 14에서 설명한 Q-블락 인터리버 블록(14210)의 역과정을 수행할 수 있다. 즉, Q-블락 디인터리버 블록(15220)은 로우-컬럼(row-column) 디인터리빙에 의해서 Q 사이즈 블락들을 복원한 뒤, 퍼뮤테이션된 각 블럭들의 순서를 원래의 순서대로 복원한 후, 패리티 디인터리빙을 통해서 패리티 비트(parity bit)들의 위치를 원래대로 복원하여 출력할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈은 각 패쓰(path) 별로 처리된 데이터 파이프 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.
도 16 은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈 및 새로운 BB 헤더 삽입(BB header insertion) 블록을 도시한 도면이다.
본 발명은 전술한 BB 헤더 삽입 블록에 대응되는 새로운 BB 헤더 삽입 블록을 제안한다. 새로운 BB 헤더 삽입 블록은 본 발명이 제안하는 사이클릭-쉬프티드 페이로드 메쏘드 (Cyclic-shifted Payload Method) 에 따른 BB 헤더 삽입 블록일 수 있다.
전술한 바와 같이, 차세대 방송 시스템의 인풋 포맷팅 블록은 입력 데이터 (TS, GSE, IP 등) 를 처리하여 코딩 앤 모듈레이션 모듈로 출력할 수 있다. 입력 데이터는 입력 스트림의 형태일 수 있으며, 입력 스트림은 복수개의 입력 패킷(packet)을 포함할 수 있다(예를 들어, TS packet 등등). 인풋 포맷팅 블록은 입력 스트림을, 코딩 앤 모듈레이션 모듈에서 처리될 수 있도록, 일정 데이터 길이 만큼 나누어 프레임을 생성하는 작업을 수행할 수 있다. 이 작업에서 입력 패킷의 시작점이 생성된 프레임의 시작점과 정확히 일치하지 않을 수 있다. 따라서 디코딩을 위해, 입력 패킷의 시작점을 나타내는 값이 프레임 헤더에 삽입될 수 있다. 그러나, 전송 과정에서 시작점을 나타내는 값이 에러를 포함하게 되면, 뒤따라 오는 모든 데이터 패킷에 영향이 있을 수 있다.
따라서, 본 발명은 입력 포맷팅, 특히 BB 헤더 삽입 블록에 있어, 사이클릭-쉬프티드 페이로드 메쏘드 (Cyclic-shifted Payload Method)를 제안한다. 사이클릭-쉬프티드 페이로드 메쏘드는 시스템이 전송과정에서 생길 수 있는 에러에 강인성을 가지도록 할 수 있다. 사이클릭-쉬프티드 페이로드 메쏘드는 입력 패킷의 시작점을 나타내는 값이 에러를 포함하더라도, 뒤의 데이터 패킷에 미치는 영향을 줄일 수 있다. 사이클릭-쉬프티드 페이로드 메쏘드에 대해서는 후술한다.
또한, 사이클릭-쉬프티드 페이로드 메쏘드에 의할 때, 모든 프레임의 페이로드는 항상 입력 패킷의 헤더로 시작하게 될 수 있다. 이를 이용하여 수신단은 디코딩 시에, 입력 패킷의 헤더 정보를 기지 시그날(Known signal)로 이용하거나, 입력 패킷의 헤더 정보에 포함된 CRC 코드를 이용하여 복호 성능을 높일 수 있다. 이를 조인트 디코딩 메쏘드(Joint decoding method) 라고 할 수 있으며, 자세한 내용은 후술한다.
본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈은, 전술한 인풋 포맷팅 모듈과 달리, 프리 프로세싱 블록(16010), 헤더 컴프레션 블록(16020) 및/또는 널 데이터 리유즈 블록(16030) 을 더 포함할 수 있다.
프리 프로세싱 블록(16010)은, 입력받은 복수개의 인풋 스트림들을 복수개의 DP 로 디멀티플렉싱할 수 있다. 프리 프로세싱 블록은 스플릿팅(splitting) 블록으로 불릴수도 있다. 프리 프로세싱 블록은 입력받은 인풋 스트림들을 복수개의 DP 로 나누는 동작을 수행하므로, 이후 블록들은 DP 별로 데이터를 처리할 수 있게 된다. 여기서, 인풋 스트림들은 TS, GSE, IP 등이 될 수 있다.
헤더 컴프레션 블록(16020)은, 인풋 스트림들의 전송효율을 높이기 위함일 수 있다. 헤더 컴프레션 블록은 헤더를 압축할 수 있다.
널 데이터 리유즈 블록(16030)은, 널(NULL) 데이터를 재사용하는 동작을 수행할 수 있다.
도시된 새로운 BB 헤더 삽입 블록은 패킷 스플릿팅(Packet splitting) 블록(110), 사이클릭 쉬프트(Cyclic shift) 블록(120) 및/또는 BB 헤더 생성 블록(130) 을 포함할 수 있다.
패킷 스플릿팅 블록(110)은, 연속적인 입력 스트림을 이후 단계에서 처리가능한 길이로 분할을 할 수 있다. 여기서 연속적인 입력 스트림은 입력 패킷이 연속된 것일 수 있다. 또한, 패킷 스플릿팅 블록은 분할시, 새로운 패킷의 시작점을 다음 블록에 알려줄 수 있다. 새로운 패킷의 시작점은 뉴 패킷 포인터(New packet pointer)라고 불릴 수 있다. 패킷 스플릿팅 블록은 BB 헤더 삽입 블록 내부가 아닌 별도의 블록으로서 존재할 수 있다. 패킷 스플릿팅 블록은 프레임 슬라이서라고 불릴 수 있다. 여기서 패킷은 UP(user packet) 으로 불릴 수도 있다.
사이클릭 쉬프트 블록(120)은, 분할된 데이터를 BB 프레임의 페이로드에 입력하기 전에 사이클릭쉬프트 (Cyclic-shift) 하는 동작을 수행할 수 있다. 자세한 사이클릭 쉬프팅 동작은 후술한다. 이 과정을 통해 수신기에서에서 디코딩의 효율성이 높아질 수 있다.
BB 헤더 생성 블록(130) 은, BB 프레임 헤더를 생성하여 앞 블록들에서 생성된 페이로드에 삽입할 수 있다. BB 프레임 헤더는 수신단에서 디코딩에 필요한 파라미터 정보등을 전송할 수 있다.
도 17 은 본 발명의 다른 실시예에 따른 아웃풋 프로세서 및 새로운 BB 헤더 파서(BB header parser) 블록을 도시한 도면이다.
본 발명의 다른 실시예에 따른 아웃풋 프로세서는 전술한 아웃풋 프로세서와 달리, 널 패킷 리제네레이터 블록(17010) 및/또는 헤더 디컴프레션 블록(17020) 을 포함할 수 있다.
널 패킷 리제네레이터 블록(17010) 은, 널(NULL) 패킷을 다시 생성하는 동작을 수행할 수 있다.
헤더 디컴프레션 블록(17020) 은, 압축된 헤더를 다시 디컴프레션하는 동작을 수행할 수 있다.
본 발명은, 전술한 새로운 BB 헤더 삽입 블록에 대응되는 새로운 BB 헤더 파서 블록을 제안한다. 새로운 BB 헤더 파서 블록은 수신단에서 BB 프레임의 헤더를 파싱할 수 있다. 새로운 BB 헤더 파서 블록은 BB 프레임 헤더 파싱 블록(210), 페이로드 사이클릭-쉬프트 블록(220) 및/또는 패킷 머징 블록(230) 을 포함할 수 있다.
BB 프레임 헤더 파싱 블록(210) 은, BB 프레임의 헤더에서 전술한 뉴 패킷 포인터를 획득한 후, 이를 뒷 블록에 전달해줄 수 있다. 또한, 전술한 조인트 디코딩을 위하여, 헤더의 기지 데이터(known data) 나 CRC 정보를 FEC 블록으로 전달할 수 있다.
페이로드 사이클릭-쉬프트 블록(220) 는 전달받은 뉴 패킷 포인터를 바탕으로 페이로드의 위치를 사이클릭 쉬프트 할 수 있다. 이를 통해 송신단에서 쉬프트된 페이로드의 위치를 역으로 다시 쉬프트하여 원래대로 복구할 수 있다.
패킷 머징 블록(230)은, 분할되어 있는 BB 프레임의 페이로드를 다시 연속적인 스트림으로 합치는 동작을 수행할 수 있다.
도 18 은 종래 기술에 따른 인풋 포맷팅 과정의 문제점을 도시한 도면이다.
본 도면의 (a) 는 종래 기술에 따른 방송 시스템의 인풋 포맷팅(프로세싱) 과정을 도시한 도면이다. 종래의 인풋 프로세서는 연속적인 TS 스트림을 BICM 모듈이 처리 가능한 사이즈로 분할할 수 있다.
분할 과정에서, 프레임의 페이로드의 길이는 패킷의 길이의 정수배가 아닐 수 있으므로, 페이로드에 데이터를 입력할 때 입력 패킷의 시작점이, 프레임의 페이로드의 시작점에 정확히 맞지 않을 수 있다.
따라서, 인풋 프로세서는 새로운 패킷이 시작하는 시작점에 대한 정보를 프레임의 헤더에 저장할 수 있다. 새로운 패킷의 시작점에 대한 정보는, 전술한 바와 같이 뉴 패킷 포인터라 불릴 수 있으며, 본 도면에서도 뉴 패킷 포인터라 도시되어 있다. 기존의 기술에 따라, 뉴 패킷 포인터는 SYNCD, Pointer_field 등으로 불릴 수 있다.
본 도면의 (b) 는 종래 기술에 따른 인풋 포맷팅 과정을 거쳤을 때, 생길수 있는 문제점을 도시한 도면이다. 새로운 패킷의 시작점을 나타내는 뉴 패킷 포인터의 값이, 전송시 왜곡될 경우, 수신기는 뒤따르는 신호의 시작점을 찾을 수 없다. 따라서, 뒤따르는 페이로드의 값은 다르게 읽히게 되므로, 모든 패킷이 왜곡의 영향을 받게될 수 있다.
종래 기술에 따라, 효율성을 증대시키기 위해 TS 스트림의 싱크 바이트(Sync byte(0x47)) 을 삭제하고 전송하는 경우가 있는데, 이런 경우, 왜곡에 관련한 전술한 문제점이 더욱 크게 영향을 줄 수 있다.
도 19 는 본 발명의 일 실시예에 따른 사이클릭-쉬프티드 페이로드 메쏘드를 도시한 도면이다.
본 발명은 전술한 인풋 프로세싱 관련 문제점을 해결하기 위하여 사이클릭-쉬프티드 페이로드 메쏘드를 제안한다.
먼저, 사이클릭-쉬프티드 페이로드 메쏘드는 기존의 방식과 같이, 페이로드 사이즈 만큼 입력 스트림을 스플릿팅(splitting) 할 수 있다. 그리고, 새로운 패킷의 시작점의 오프셋(offset) 길이가 뉴 패킷 포인터에 저장될 수 있다.
그 후, 기존의 방식과는 달리 새로운 패킷이 페이로드의 처음으로 오도록 쉬프트 하는 과정을 거칠 수 있다. 즉, 페이로드 길이 만큼 스플릿팅한 스트림을 바로 페이로드를 통해 전송하지 않고, 새로운 패킷이 페이로드의 처음에 오도록 쉬프팅하는 과정을 먼저 거칠 수 있다. 이후, 분할되어 잘려진 이전 패킷의 끝부분을, 페이로드의 뒤쪽으로 이동할 수 있다(Cyclic-shift).
사이클릭-쉬프티드 페이로드 메쏘드에 따를 경우, 프레임 헤더의 뉴 패킷 포인터가 전송시 왜곡되더라도, 페이로드의 시작점이 패킷의 시작점과 일치함으로써, 디코딩시의 오작동이 줄어들 수 있다.
기존의 기술에 따를 경우, 64K LDPC 를 사용하여 TS 스트림을 전송하는 경우, 한 BB 프레임의 페이로드에 32 개의 TS 패킷이 전송될 수 있다. 하지만, 프레임 헤더의 뉴 패킷 포인터(SYNCD)가 전송시 왜곡될 경우, 페이로드에 들어가는 모든 패킷의 시작점을 찾을 수 없게 된다. 또한, 전송 효율을 위해 TS 패킷의 싱크 바이트(Synce Byte(0x47)) 이 제거되는 경우에는 더욱 더 모든 TS 패킷을 사용하지 못하게 된다. 수치적으로 32개의 TS 패킷 중 32개 모두 사용할 수 없게 되므로 뉴 패킷 포인터에 에러 발생시 손실율은 100 % 이다.
하지만, 본 발명에 따른 사이클릭-쉬프티드 페이로드 메쏘드를 사용할 경우, 32 개의 TS 패킷 중 30 개의 TS 패킷은 복호가 가능할 수 있다. 30 개의 TS 패킷은 뉴 패킷 포인터의 값과 상관없이 항상 동일한 위치에 존재하게 되므로, 뉴 패킷 포인터에 왜곡이 일어나더라도 마지막 2개의 패킷만 손실될 수 있다. 수치적으로 32개의 TS 패킷 중 단 2개만 사용될 수 없으므로, 뉴 패킷 포인터에 에러 발생시 손실율은 5.5 % 이다. 따라서, 기존에 비해 99.44% 손실율이 줄어들 수 있다.
전술한 내용은, 한 실시예로서 TS 패킷에 관하여 기술하였으나, 본 발명은 TS 스트림 뿐만 아니라, IP, GSE 와 같은 다른 인풋 스트림에도 적용 가능하다.
도 20 은 본 발명의 일 실시예에 따른 조인트 디코딩 메쏘드(Joint decoding method) 를 도시한 도면이다.
본 도면의 (a) 는, 종래 기술에 따른 FEC 인코딩 및 디코딩을 도시한 것일 수 있다. 종래의 FEC 인코딩/디코딩 기술은, 입력되는 신호를 랜덤 데이터(random data)로 하여 시스템을 구성한 것일 수 있다. 따라서, 디코딩 시에도 각각 독자적으로 프로세싱이 수행될 수 있다.
그러나, 실제 입출력 되는 신호는 전송하려는 랜덤한 데이터 외에, 헤더 정보와 같은 기지 데이터(known data)나, CRC 와 같은 에러 검출 기술등이 포함되어 있을 수 있다. 여기서 기지 데이터에는 TS 헤어, PES 헤더, BB 프레임 헤더, 섹션 데이터, 널(Null) 데이터 등이 있을 수 있다.
본 도면의 (b) 는, 본 발명이 제안하는 조인트 디코딩 메쏘드를 도시한 것일 수 있다. FEC 블록에 디코딩이 수행될 때, 독자적으로 디코딩이 수행되기 보다, 패킷 헤더에 포함된 기지 데이터(known data)나, CRC 데이터를 이용하여 디코딩이 수행될 수 있다. 이와 같이 FEC 디코더와 시스템 디코더가 합동으로 디코딩을 수행하면 복호 성능을 높일 수 있다(joint decoding).
특히 본 발명에서 제안한 사이클릭-쉬프티드 페이로드 메쏘드를 적용할 경우, 항상 같은 위치에 패킷 헤더가 위치할 수 있다. 따라서 SYNCD 값이 없이도 패킷 헤더의 위치를 알 수 있게 되므로, 조인트 디코딩 메쏘드가 용이하게 수행될 수 있다.
도 21 은 본 발명의 일 실시예에 따른 방송 신호를 전송하는 방법을 도시한 도면이다.
본 발명의 일 실시예에 따른 방송 신호를 전송하는 방법은, 적어도 하나 이상의 입력 스트림을 복수개의 DP (Data Pipe) 로 디멀티플렉싱하는 단계(21010) 및/또는 복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 단계(21020) 을 포함할 수 있다.
적어도 하나 이상의 입력 스트림을 복수개의 DP 로 디멀티플렉싱하는 단계(21010) 는, 전술한 새로운 BB 헤더 삽입 블록을 포함하는 인풋 포맷팅 모듈의 동작을 의미할 수 있다. 즉, 새로운 BB 헤더 삽입 블록을 포함하는 인풋 포맷팅 모듈의 실시예에 있어서, 그 인풋 포맷팅 모듈이 입력 스트림을 디멀티플렉싱하는 단계일 수 있다. 여기서, 입력 스트림은 TS, GSE, IP 등등이 될 수 있다. 적어도 하나 이상의 입력 스트림을 복수개의 DP (Data Pipe) 로 디멀티플렉싱하는 단계(21010) 는, 입력 스트림을 복수개의 DP 로 나누는 단계, 복수개의 DP 의 데이터를 BB 프레임의 페이로드의 길이와 동일한 길이를 갖는 데이터 단위로 분할하는 단계, 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 단계, 사이클릭-쉬프트된 입력 패킷들을 BB 프레임의 페이로드에 할당하는 단계, 및/또는 BB 프레임의 페이로드의 앞에 헤더를 삽입하는 단계를 포함할 수 있다.
입력 스트림을 복수개의 DP 로 나누는 단계는, 전술한 프리 포맷팅 블록이 입력 스트림을 복수개의 DP 로 스플릿팅하는 것을 의미할 수 있다. 여기서, 복수개의 DP 의 데이터는 입력 스트림을 나눈 것으로서, 적어도 하나 이상의 입력 패킷들이 연속적인 스트림으로 연결된 것일 수 있다.
복수개의 DP 의 데이터를 BB 프레임의 페이로드의 길이와 동일한 길이를 갖는 데이터 단위로 분할하는 단계는, 전술한 패킷 스플릿팅 블록이 DP 의 데이터를 분할하는 단계일 수 있다. 전술한 바와 같이, DP 의 데이터 즉 연속된 패킷들은 BB 프레임의 페이로드와 동일한 길이로 분할될 수 있다. 전술한 바와 같이, 이러한 동작은 후의 블락들이 각각 동작을 수행할 수 있게 하기 위함일 수 있다.
분할된 데이터의 입력 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 단계는, 전술한 사이클릭 쉬프트 블록이 분할된 데이터의 입력 패킷들을 페이로드에 할당하기 전에 사이클릭 쉬프트하는 단계일 수 있다. 여기서 사이클릭 쉬프트는 전술한 사이클릭 쉬프트 페이로드 메쏘드에 의한 사이클릭 쉬프트 동작을 의미할 수 있다.
사이클릭-쉬프트된 입력 패킷들을 BB 프레임의 페이로드에 할당하는 단계는, 전술한 사이클릭 쉬프트 블록이 사이클릭 쉬프트된 입력 패킷들을 페이로드에 할당하는 단계일 수 있다.
BB 프레임의 페이로드의 앞에 헤더를 삽입하는 단계는, 전술한 BB 헤더 생성 블록이 BB 프레임 헤더를 생성하여 앞 블록들에서 생성된 페이로드의 앞에 삽입하는 동작일 수 있다. 헤더에는 전술한 바와 같이, 디코딩에 필요한 파라미터 정보 등이 위치할 수 있다.
복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 단계(21020)는, 전술한 코딩 앤 모듈레이션 모듈, 프레임 스트럭쳐 모듈, 웨이브폼 제너레이션 모듈이 복수개의 DP 의 데이터를 처리하여 전송하는 동작을 의미할 수 있다. 특히, 코딩 앤 모듈레이션 모듈은 DP 의 데이터를 DP 별로 처리할 수 있다.
본 발명의 다른 실시예에 따른 방송 신호를 전송하는 방법은, 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트하는 단계가, 분할된 데이터의 입력 패킷들 중, 잘려지지 않은 첫 번째 입력 패킷이 상기 페이로드의 처음에 할당되도록 쉬프팅하는 단계를 포함할 수 있다. 이는 전술한 사이클릭 쉬프트 블록의 동작 중, 페이로드 크기로 분할된 데이터 중 제일 처음 등장하는 잘려지지 않은 온전한 패킷이, 페이로드의 앞부분에 할당될 수 있도록, 분할된 데이터를 쉬프팅하는 동작에 해당할 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법은, 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트하는 단계가, 쉬프팅된 데이터의 입력 패킷들 중, 앞 부분이 잘려진 입력 패킷을 페이로드의 마지막에 할당되도록 쉬프팅하는 단계를 더 포함할 수 있다. 이는 전술한 사이클릭 쉬프트 블록의 동작 중, 분할시 잘려진 패킷 조각이, BB 프레임의 제일 마지막에 할당될 수 있도록 쉬프팅하는 동작에 해당할 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법은, 복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 단계가, 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 인코딩하는 단계, 인코딩된 DP 의 데이터를 매핑하여 적어도 하나의 신호 프레임을 생성하는 단계 및/또는 OFDM (Orthogonal Frequency Division Multiplexing) 방식에 의하여 생성된 신호 프레임의 데이터를 변조하고, 변조된 신호 프레임의 데이터를 포함하는 방송 신호를 전송하는 단계를 포함할 수 있다.
복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 인코딩하는 단계는, 전술한 코딩 앤 모듈레이션 모듈이 DP 의 데이터를 DP 별로 인코딩하는 단계일 수 있다. 인코딩된 DP 의 데이터를 매핑하여 적어도 하나의 신호 프레임을 생성하는 단계는, 전술한 프레임 스트럭쳐 모듈이 전술한 바와 같이 신호 프레임을 생성하는 단계일 수 있다. OFDM 방식에 의하여 생성된 신호 프레임의 데이터를 변조하고, 변조된 신호 프레임의 데이터를 포함하는 방송 신호를 전송하는 단계는, 전술한 웨이브폼 제너레이션 모듈이, 전송을 위하여 데이터를 변조, 전송하는 단계일 수 있다.
전술한 단계들은 생략되거나 비슷한 또는 동일한 기능을 하는 다른 단계들에 의하여 대체될 수 있다.
도 22 는 본 발명의 일 실시예에 따른 방송 신호를 수신하는 방법을 도시한 도면이다.
본 발명의 일 실시예에 따른 방송 신호를 수신하는 방법은, 방송 신호를 수신하여, 상기 수신한 방송 신호에 포함되는 복수개의 DP 의 데이터를 처리하는 단계(22010) 및/또는 복수개의 DP 를 적어도 하나 이상의 아웃풋 스트림으로 멀티플렉싱하는 단계(22020) 을 포함할 수 있다.
방송 신호를 수신하여, 상기 수신한 방송 신호에 포함되는 복수개의 DP 의 데이터를 처리하는 단계(22010)는, 전술한 동기화 & 복조 모듈이 방송 신호를 수신하여 복조하고, 전술한 프레임 파싱 모듈이 신호 프레임을 파싱하고, 전술한 디매핑 & 디코딩 모듈이 전술한 바와 같이 DP 별로 디코딩을 수행하는 단계를 의미할 수 있다.
복수개의 DP 를 적어도 하나 이상의 아웃풋 스트림으로 멀티플렉싱하는 단계(22020)는, 전술한 아웃풋 프로세서 모듈이 복수개의 DP 를 아웃풋 스트림으로 처리하는 단계를 의미할 수 있다. 복수개의 DP 를 적어도 하나 이상의 아웃풋 스트림으로 멀티플렉싱하는 단계(22020)는, DP 의 데이터의 헤더를 파싱하여 뉴 패킷 포인터를 얻는 단계, 뉴 패킷 포인터를 이용하여 DP 의 데이터의 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 단계 및/또는 사이클릭-쉬프트된 데이터를 연속적인 아웃풋 스트림으로 합치는 단계를 포함할 수 있다.
DP 의 데이터의 헤더를 파싱하여 뉴 패킷 포인터를 얻는 단계는 전술한 BB 프레임 헤더 파싱 블록이 전술한 뉴 패킷 포인터를 획득하는 단계일 수 있다. 여기서 뉴 패킷 포인터는 전술한 바와 같이 디코딩에 필요한 정보를 포함할 수 있다.
뉴 패킷 포인터를 이용하여 DP 의 데이터의 패킷들을 사이클릭-쉬프트하는 단계는, 전술한 페이로드 사이클릭 쉬프트 블록이 전달받은 뉴 패킷 포인터를 바탕으로 사이클릭 쉬프팅을 수행하는 단계일 수 있다. 전술한 바와 같이, 이를 통해 송신단에서 쉬프트된 페이로드의 위치를 역으로 다시 쉬프트하여 원래대로 복구할 수 있다.
사이클릭-쉬프트된 데이터를 연속적인 아웃풋 스트림으로 합치는 단계는, 전술한 패킷 머징 블록이 분할되어 있는 페이로드를 다시 연속적인 스트림으로 합치는 동작을 의미할 수 있다.
본 발명의 다른 실시예에 따른 방송 신호를 수신하는 방법은, DP 의 데이터의 패킷들을 사이클릭 쉬프트하는 단계가, 뉴 패킷 포인터를 이용하여, 송신단에서 쉬프팅된 상기 DP 의 데이터의 뒷부분의 패킷 조각을 다시 상기 DP 의 데이터의 앞부분으로 이동하는 단계를 포함할 수 있다. 이 단계는 전술한 페이로드 사이클릭 쉬프트 블록이 송신단에서의 사이클릭 쉬프트 페이로드 메쏘드의 동작의 역과정을 수행하는 단계일 수 있다. 송신단에서 페이로드의 뒷부분으로 할당되었던, 앞부분이 잘린 패킷 조각을, 다시 원래의 위치인 페이로드의 앞부분으로 이동시키는 단계일 수 있다. 이러한 동작은 전술한 뉴 패킷 포인터를 이용하여 수행될 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법은, DP 의 데이터의 패킷들을 사이클릭 쉬프트하는 단계가, 패킷 조각을 이동시킨 DP 의 데이터를 쉬프팅하는 단계를 더 포함할 수 있다. 이는 뒷부분에 할당되었던 앞부분이 잘린 패킷조각을 페이로드의 앞부분으로 이동시킨 후, 페이로드 전체를 다시 원래의 위치로 쉬프팅하는 동작을 의미할 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법은, 방송 신호를 수신하여, 상기 수신한 방송 신호에 포함되는 복수개의 DP 의 데이터를 처리하는 단계가, 방송 신호를 수신하고, 상기 수신한 방송 신호에 포함되는 신호 프레임의 데이터를 OFDM 방식에 의하여 복조하는 단계, 복수개의 DP 의 데이터를 디-매핑하여 신호 프레임을 파싱하는 단계, 및/또는 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 디코딩하는 단계를 포함할 수 있다.
방송 신호를 수신하고, 상기 수신한 방송 신호에 포함되는 신호 프레임의 데이터를 OFDM 방식에 의하여 복조하는 단계는, 전술한 동기화 & 복조 모듈이 방송 신호를 수신하여 복조하는 단계일 수 있다.
복수개의 DP 의 데이터를 디-매핑하여 신호 프레임을 파싱하는 단계는 전술한 프레임 파싱 모듈이 신호 프레임을 파싱하는 단계일 수 있다.
복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 디코딩하는 단계는, 전술한 디매핑 & 디코딩 모듈이 전술한 바와 같이 DP 별로 디코딩을 수행하는 단계를 의미할 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법은, 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 디코딩하는 단계가, DP 의 데이터의 패킷들의 패킷 헤더에 포함된 데이터를 이용하여 디코딩을 수행할 수 있다. 본 단계는 전술한 조인트 디코딩 메쏘드에 의하여, 디코딩 시에, 패킷 헤더에 포함된 기지 데이터(known data)나, CRC 데이터를 이용하여, FEC 블록에 대한 디코딩이 수행될 수 있다. 특히 본 발명에서 제안한 사이클릭-쉬프티드 페이로드 메쏘드를 적용할 경우, 항상 같은 위치에 패킷 헤더가 위치할 수 있다. 따라서 SYNCD 값이 없이도 패킷 헤더의 위치를 알 수 있게 되므로, 조인트 디코딩 메쏘드가 용이하게 수행될 수 있다.
전술한 단계들은 생략되거나 비슷한 또는 동일한 기능을 하는 다른 단계들에 의하여 대체될 수 있다.
설명의 편의를 위하여 각 도면을 나누어 설명하였으나, 각 도면에 서술되어 있는 실시 예들을 병합하여 새로운 실시 예를 구현하도록 설계하는 것도 가능하다. 그리고, 통상의 기술자의 필요에 따라, 이전에 설명된 실시 예들을 실행하기 위한 프로그램이 기록되어 있는 컴퓨터에서 판독 가능한 기록 매체를 설계하는 것도 본 발명의 권리범위에 속한다.
본 발명에 따른 장치 및 방법은 상술한 바와 같이 설명된 실시 예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상술한 실시 예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
한편, 본 발명의 방송 신호를 송수신하는 방법을 네트워크 디바이스에 구비된, 프로세서가 읽을 수 있는 기록매체에, 프로세서가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 프로세서가 읽을 수 있는 기록매체는 프로세서에 의해 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 프로세서가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한, 인터넷을 통한 전송 등과 같은 캐리어 웨이브의 형태로 구현되는 것도 포함한다. 또한, 프로세서가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 프로세서가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해돼서는 안 될 것이다.
그리고, 당해 명세서에서는 물건 발명과 방법 발명이 모두 설명되고 있으며, 필요에 따라 양 발명의 설명은 보충적으로 적용될 수가 있다.
발명의 실시를 위한 형태는 위의 발명의 실시를 위한 최선의 형태에서 함께 기술된다.
본 발명은 방송 및 통신 분야에서 산업상 이용가능성을 가진다.

Claims (18)

  1. 적어도 하나 이상의 입력 스트림을 복수개의 DP (Data Pipe) 로 디멀티플렉싱하는 단계, 여기서 상기 적어도 하나 이상의 입력 스트림을 디멀티플렉싱하는 단계는,
    상기 입력 스트림을 복수개의 DP 로 나누는 단계, 여기서 상기 복수개의 DP 의 데이터는 적어도 하나 이상의 연속된 입력 패킷들을 포함하고,
    상기 복수개의 DP 의 데이터를 BB 프레임의 페이로드의 길이와 동일한 길이를 갖는 데이터 단위로 분할하는 단계,
    상기 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 단계,
    상기 사이클릭-쉬프트된 입력 패킷들을 상기 BB 프레임의 페이로드에 할당하는 단계, 및
    상기 BB 프레임의 페이로드의 앞에 헤더를 삽입하는 단계
    를 포함하고; 및
    상기 복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 단계;
    를 포함하는 방송 신호를 전송하는 방법.
  2. 제 1항에 있어서, 상기 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트하는 단계는,
    상기 분할된 데이터의 입력 패킷들 중, 잘려지지 않은 첫 번째 입력 패킷이 상기 페이로드의 처음에 할당되도록 쉬프팅하는 단계
    를 포함하는 것을 특징으로 하는 방송 신호를 전송하는 방법.
  3. 제 2항에 있어서, 상기 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트하는 단계는,
    상기 쉬프팅된 데이터의 입력 패킷들 중, 앞 부분이 잘려진 입력 패킷을 상기 페이로드의 마지막에 할당되도록 쉬프팅하는 단계
    를 더 포함하는 것을 특징으로 하는 방송 신호를 전송하는 방법.
  4. 제 1항에 있어서, 상기 복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 단계는,
    상기 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 인코딩하는 단계,
    상기 인코딩된 DP 의 데이터를 매핑하여 적어도 하나의 신호 프레임을 생성하는 단계 및
    OFDM (Orthogonal Frequency Division Multiplexing) 방식에 의하여 상기 생성된 신호 프레임의 데이터를 변조하고, 상기 변조된 신호 프레임의 데이터를 포함하는 방송 신호를 전송하는 단계
    를 포함하는 것을 특징으로 하는 방송 신호를 전송하는 방법.
  5. 방송 신호를 수신하여, 상기 수신한 방송 신호에 포함되는 복수개의 DP (Data Pipe) 의 데이터를 처리하는 단계; 및
    상기 복수개의 DP 를 적어도 하나 이상의 아웃풋 스트림으로 멀티플렉싱하는 단계, 여기서 상기 적어도 하나 이상의 아웃풋 스트림으로 멀티플렉싱하는 단계는,
    상기 DP 의 데이터의 헤더를 파싱하여 뉴 패킷 포인터를 얻는 단계, 여기서 상기 DP 의 데이터는 적어도 하나 이상의 연속된 패킷들을 포함하고,
    상기 뉴 패킷 포인터를 이용하여 상기 DP 의 데이터의 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 단계, 및
    상기 사이클릭-쉬프트된 데이터를 연속적인 아웃풋 스트림으로 합치는 단계
    를 포함하는 방송 신호를 수신하는 방법.
  6. 제 5항에 있어서, 상기 DP 의 데이터의 패킷들을 사이클릭-쉬프트하는 단계는,
    상기 뉴 패킷 포인터를 이용하여, 송신단에서 쉬프팅된 상기 DP 의 데이터의 뒷부분의 패킷 조각을 다시 상기 DP 의 데이터의 앞부분으로 이동하는 단계
    를 포함하는 것을 특징으로 하는 방송 신호를 수신하는 방법.
  7. 제 6항에 있어서, 상기 DP 의 데이터의 패킷들을 사이클릭-쉬프트하는 단계는,
    상기 패킷 조각을 이동시킨 DP 의 데이터를 쉬프팅하는 단계
    를 더 포함하는 것을 특징으로 하는 방송 신호를 수신하는 방법.
  8. 제 5항에 있어서, 상기 방송 신호를 수신하여, 상기 수신한 방송 신호에 포함되는 복수개의 DP 의 데이터를 처리하는 단계는,
    상기 방송 신호를 수신하고, 상기 수신한 방송 신호에 포함되는 신호 프레임의 데이터를 OFDM (Orthogonal Frequency Division Multiplexing) 방식에 의하여 복조하는 단계,
    상기 복수개의 DP 의 데이터를 디-매핑하여 상기 신호 프레임을 파싱하는 단계, 및
    상기 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 디코딩하는 단계
    를 포함하는 방송 신호를 수신하는 방법.
  9. 제 8항에 있어서,
    상기 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 디코딩하는 단계는, 상기 DP 의 데이터의 패킷들의 패킷 헤더에 포함된 데이터를 이용하여 디코딩을 수행하는 것을 특징으로하는 방송 신호를 수신하는 방법.
  10. 적어도 하나 이상의 입력 스트림을 복수개의 DP (Data Pipe) 로 디멀티플렉싱하는 인풋 포맷팅 모듈, 여기서 상기 인풋 포맷팅 모듈은,
    상기 입력 스트림을 복수개의 DP 로 나누는 제 1 블록, 여기서 상기 복수개의 DP 의 데이터는 적어도 하나 이상의 연속된 입력 패킷들을 포함하고,
    상기 복수개의 DP 의 데이터를 BB 프레임의 페이로드의 길이와 동일한 길이를 갖는 데이터 단위로 분할하는 제 2 블록,
    상기 분할된 데이터의 입력 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하여 상기 BB 프레임의 페이로드에 할당하는 제 3 블록, 및
    상기 BB 프레임의 페이로드의 앞에 헤더를 삽입하는 제 4 블록
    을 포함하고; 및
    상기 복수개의 DP 의 데이터를 DP 별로 처리하여 전송하는 데이터 처리 모듈;
    을 포함하는 방송 신호 전송 장치.
  11. 제 10항에 있어서, 상기 제 3 블록은,
    상기 분할된 데이터의 입력 패킷들 중, 잘려지지 않은 첫 번째 입력 패킷이 상기 페이로드의 처음에 할당되도록 쉬프팅하는 것을 특징으로 하는 방송 신호 전송 장치.
  12. 제 11항에 있어서, 상기 제 3 블록은,
    상기 쉬프팅된 데이터의 입력 패킷들 중, 앞부분이 잘려진 입력 패킷을 상기 페이로드의 마지막에 할당되도록 쉬프팅하는 것을 특징으로 하는 방송 신호 전송 장치.
  13. 제 10항에 있어서, 상기 데이터 처리 모듈은,
    상기 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 인코딩하는 인코딩 블록,
    상기 인코딩된 DP 의 데이터를 매핑하여 적어도 하나의 신호 프레임을 생성하는 프레임 빌딩 블록 및
    OFDM (Orthogonal Frequency Division Multiplexing) 방식에 의하여 상기 생성된 신호 프레임의 데이터를 변조하고, 상기 변조된 신호 프레임의 데이터를 포함하는 방송 신호를 전송하는 OFDM 블록
    을 포함하는 것을 특징으로 하는 방송 신호 전송 장치.
  14. 방송 신호를 수신하여, 상기 수신한 방송 신호에 포함되는 복수개의 DP (Data Pipe) 의 데이터를 처리하는 데이터 처리 모듈; 및
    상기 복수개의 DP 를 적어도 하나 이상의 아웃풋 스트림으로 멀티플렉싱하는 아웃풋 프로세서 모듈, 여기서 상기 아웃풋 프로세서 모듈은,
    상기 DP 의 데이터의 헤더를 파싱하여 뉴 패킷 포인터를 얻는 제 1 블록, 여기서 상기 DP 의 데이터는 적어도 하나 이상의 연속된 패킷들을 포함하고,
    상기 뉴 패킷 포인터를 이용하여 상기 DP 의 데이터의 패킷들을 사이클릭-쉬프트(Cyclic-shift) 하는 제 2 블록, 및
    상기 사이클릭-쉬프트된 데이터를 연속적인 아웃풋 스트림으로 합치는 제 3 블록
    을 포함하는 방송 신호 수신 장치.
  15. 제 14항에 있어서, 상기 제 2 블록은,
    상기 뉴 패킷 포인터를 이용하여, 송신단에서 쉬프팅된 상기 DP 의 데이터의 뒷부분의 패킷 조각을 다시 상기 DP 의 데이터의 앞부분으로 이동하는 것을 특징으로 하는 방송 신호 수신 장치.
  16. 제 15항에 있어서, 상기 제 2 블록은,
    상기 패킷 조각을 이동시킨 DP 의 데이터를 쉬프팅하는 것을 특징으로 하는 방송 신호 수신 장치.
  17. 제 14항에 있어서, 상기 데이터 처리 모듈은,
    상기 방송 신호를 수신하고, 상기 수신한 방송 신호에 포함되는 신호 프레임의 데이터를 OFDM (Orthogonal Frequency Division Multiplexing) 방식에 의하여 복조하는 OFDM 블록,
    상기 복수개의 DP 의 데이터를 디-매핑하여 상기 신호 프레임을 파싱하는 프레임 파서 블록 및
    상기 복수개의 DP 의 데이터를 DP 별로 코드레이트에 따라 디코딩하는 디코딩 블록
    을 포함하는 방송 신호 수신 장치.
  18. 제 17항에 있어서, 상기 디코딩 블록은,
    상기 DP 의 데이터의 패킷들의 패킷 헤더에 포함된 데이터를 이용하여 디코딩을 수행하는 것을 특징으로하는 방송 신호 수신 장치.
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