WO2015005715A1 - 방송신호 송신방법, 방송신호 수신방법, 방송신호 송신장치, 방송신호 수신장치 - Google Patents

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황재호
홍성룡
고우석
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Definitions

  • the present invention relates to a broadcast signal transmission method, a broadcast signal reception method, a broadcast signal transmission device, and a broadcast signal reception device.
  • the digital broadcast signal may include a larger amount of video / audio data than the analog broadcast signal, and may include various additional data in addition to the video / audio data.
  • the digital broadcasting system for digital broadcasting may provide HD (High Definition) level images, multi-channel sound, and various additional services.
  • HD High Definition
  • data transmission efficiency for high-capacity data transmission, robustness of the transmission / reception network, and flexibility of the network considering mobile reception equipment still need to be improved.
  • an object of the present invention is to provide a broadcast signal transmission apparatus capable of transmitting and receiving broadcast signals for a next generation broadcast service, a broadcast signal receiving apparatus, and a method of transmitting and receiving broadcast signals for next generation broadcast services.
  • a method of transmitting a broadcast signal according to the present invention is an input formatting step of processing at least one input stream and outputting the processed signal to at least one data pipe, wherein the data pipe is at least one.
  • the input streams comprise at least one IP packet, the at least one IP packet carrying an IP packet header and an IP packet payload And if the at least one IP packet is a fragmented IP packet based on information included in the IP packet header, performing IP packet header compression; Encoding service data of the data pipes; Encoding signaling data, the signaling data including information signaling the one or more service data transmitted through the data pipe; Mapping the encoded service data and the encoded signaling data to generate at least one signal frame; Modulating the generated at least one signal frame in an orthogonal frequency division multiplexing (OFDM) scheme; And transmitting a broadcast signal including the modulated one or more signal frames.
  • OFDM orthogonal frequency division multiplexing
  • the present invention provides a method for transmitting the broadcast signal, wherein performing the IP packet header compression comprises: extracting at least two or more fragmented IP packets; Merging IP packet payloads included in the extracted fragmented IP packets to generate a merged IP packet payload, and generating a merged IP packet including the generated merged IP packet payload; And the merged IP packet further includes a merged IP packet header generated based on respective IP packet headers included in the extracted fragmented IP packets.
  • each of the IP packet headers includes at least one of an Internet Protocol (IP) header, a User Datagram Protocol (UDP) header, and a Real Time Protocol (RTP) header.
  • IP Internet Protocol
  • UDP User Datagram Protocol
  • RTP Real Time Protocol
  • the present invention provides a method for transmitting the broadcast signal, wherein the size of the merged IP packet payload is larger than the size of the payload of each of the extracted fragmented IP packets, the respective fragments extracted
  • the size of the IP packets may provide a broadcast signal transmission method that is smaller than or equal to the maximum transmission unit (MTU) of the IP packet.
  • MTU maximum transmission unit
  • the present invention may provide a broadcast signal transmission method in which the signaling data includes information on the at least one IP packet included in the service data.
  • the present invention may provide a broadcast signal transmission method in which the signaling data includes information indicating whether or not to include the step of performing the IP packet header compression.
  • a method for receiving a broadcast signal includes: receiving at least one broadcast signal; Demodulating the received at least one broadcast signal in an orthogonal frequency division multiplexing (OFDM) scheme; Decoding signaling data included in the signal frame, wherein the signaling data includes information signaling service data included in the signal frame transmitted through a data pipe; Obtaining at least one or more signal frames from the demodulated at least one broadcast signal, wherein the data pipe transmits at least one service or service component; Decoding service data of the data pipes; And outputting the decoded service data, wherein when the service data includes a merged IP packet, splitting the merged IP packet;
  • the merged IP packet may include a merged IP packet header and a merged IP packet payload, and the merged IP packet payload may be a broadcast signal receiving method including IP packet payloads of at least two or more IP packets.
  • the present invention provides a method for receiving the broadcast signal, wherein the step of splitting the IP packet comprises at least two IPs of a merge IP packet based on information included in the merged IP packet header and information included in the signaling data. Dividing the packet into packets, each of the at least two IP packets including an IP packet header and an IP packet payload, wherein the IP packet header includes information included in the merged IP packet header and each of the divided IP packet pays A broadcast signal receiving method generated based on load information may be provided.
  • the present invention provides a method for receiving the broadcast signal, wherein the merged IP packet header includes at least one of an Internet Protocol (IP) header, a User Datagram Protocol (UDP) header, and a Real Time Protocol (RTP) header
  • IP Internet Protocol
  • UDP User Datagram Protocol
  • RTP Real Time Protocol
  • the present invention may provide a method for receiving a broadcast signal, in which the size of two or more divided IP packets is smaller than or equal to the size of a maximum transmission unit (MTU) of the IP packet.
  • MTU maximum transmission unit
  • the present invention may provide a method for receiving a broadcast signal, wherein the signaling data includes information on the at least one IP packet included in the service data.
  • the present invention may provide a method for receiving a broadcast signal, wherein the signaling data includes information indicating whether the service data includes the merged IP packet.
  • the broadcast signal transmitting apparatus is an input formatter for processing at least one input stream and outputting the same to at least one data pipe, wherein the data pipe transmits at least one service or service component, and the input stream ) Includes at least one IP packet, the at least one IP packet includes an IP packet header and an IP packet payload, and is based on information included in the IP packet header.
  • the at least one IP packet is a fragmented IP packet, perform IP packet header compression;
  • a transmitter for transmitting a broadcast signal including the modulated one or more signal frames.
  • OFDM orthogonal frequency division multiplexing
  • the present invention provides a device for transmitting the broadcast signal, IP packet header compression is performed by extracting at least two or more fragmented IP packets, IP contained in the extracted fragmented IP packets Merge packet payloads to generate a merged IP packet payload, and generate a merged IP packet including the generated merged IP packet payload, wherein the merged IP packet is included in the extracted fragmented IP packets
  • the broadcast signal transmitting apparatus may further include a merged IP packet header generated based on the configured IP packet headers.
  • the present invention provides an apparatus for transmitting the broadcast signal, wherein the IP packet headers each include at least one of an Internet Protocol (IP) header, a User Datagram Protocol (UDP) header, and a Real Time Protocol (RTP) header.
  • IP Internet Protocol
  • UDP User Datagram Protocol
  • RTP Real Time Protocol
  • the present invention provides an apparatus for transmitting the broadcast signal, wherein the size of the merged IP packet payload is larger than the size of the payload of the extracted fragmented IP packets, the respective fragments extracted IP packets may provide a broadcast signal transmission apparatus that is smaller than or equal to a maximum transmission unit (MTU) of the IP packet.
  • MTU maximum transmission unit
  • the present invention provides an apparatus for transmitting the broadcast signal, wherein the signaling data may provide a broadcast signal transmitting apparatus including information on at least one IP packet included in the service data.
  • the present invention can provide a broadcast signal transmitting apparatus in the apparatus for transmitting the broadcast signal, the signaling data includes information indicating whether to include the step of performing the IP packet header compression.
  • a broadcast signal receiver includes: a receiver configured to receive at least one broadcast signal; A demodulator for demodulating the received at least one broadcast signal using an orthogonal frequency division multiplexing (OFDM) scheme; A decoder for decoding signaling data included in the signal frame, the signaling data including information signaling service data included in the signal frame transmitted through a data pipe; A frame parser for obtaining at least one signal frame from the demodulated at least one broadcast signal, the data pipe transmitting at least one service or service component; A decoder for decoding service data of the data pipe; And outputting the decoded service data, wherein when the service data includes a merged IP packet, splitting the merged IP packet into an IP packet;
  • the merged IP packet may include a merged IP packet header and a merged IP packet payload, and the merged IP packet payload may be a broadcast signal receiving apparatus including IP packet payloads of at least two
  • the IP packet segmentation may include at least two IP packets including a merged IP packet based on information included in the merged IP packet header and information included in the signaling data. And the at least two IP packets each include an IP packet header and an IP packet payload, wherein the IP packet header includes information included in the merged IP packet header and information of each divided IP packet payload.
  • a broadcast signal receiving apparatus generated based on the present invention may be provided.
  • the present invention provides a broadcast signal receiving apparatus, wherein the merged IP packet header includes at least one or more of an Internet Protocol (IP) header, a User Datagram Protocol (UDP) header, and a Real Time Protocol (RTP) header.
  • IP Internet Protocol
  • UDP User Datagram Protocol
  • RTP Real Time Protocol
  • a signal receiving device can be provided.
  • the present invention can provide a broadcast signal receiving apparatus in the broadcast signal receiving apparatus, the size of the divided two or more IP packets is less than or equal to the size of the maximum transmission unit (MTU) of the IP packet.
  • MTU maximum transmission unit
  • the present invention may provide a broadcast signal receiving apparatus in which the signaling data includes information on the at least one IP packet included in the service data.
  • the present invention may provide a broadcast signal receiving apparatus in the broadcast signal receiving apparatus, wherein signaling data includes information indicating whether the service data includes the merged IP packet.
  • the present invention can provide an efficient broadcast signal transmission method, a broadcast signal reception method, a broadcast signal transmission device, and a broadcast signal reception device.
  • the present invention can increase data transmission efficiency and increase robustness of transmission and reception of broadcast signals.
  • FIG. 1 is a diagram illustrating a structure of a transmission apparatus for a next generation broadcast service according to an embodiment of the present invention.
  • FIG 2 illustrates an input formatting module according to an embodiment of the present invention.
  • FIG 3 illustrates an input formatting module according to another embodiment of the present invention.
  • FIG 4 illustrates an input formatting module according to another embodiment of the present invention.
  • FIG. 5 illustrates a coding and modulation module according to an embodiment of the present invention.
  • FIG. 6 is a diagram illustrating a frame structure module according to an embodiment of the present invention.
  • FIG. 7 illustrates a waveform generation module according to an embodiment of the present invention.
  • FIG. 8 is a diagram illustrating a structure of a reception device for a next generation broadcast service according to an embodiment of the present invention.
  • FIG. 9 illustrates a synchronization & demodulation module according to an embodiment of the present invention.
  • FIG. 10 illustrates a frame parsing module according to an embodiment of the present invention.
  • FIG. 11 illustrates a demapping & decoding module according to an embodiment of the present invention.
  • FIG 12 illustrates an output processor according to an embodiment of the present invention.
  • FIG 13 illustrates an output processor according to another embodiment of the present invention.
  • FIG. 14 illustrates a coding and modulation module according to another embodiment of the present invention.
  • FIG. 15 illustrates a demapping & decoding module according to another embodiment of the present invention.
  • 16 is a diagram illustrating a mode adaptation module of a broadcast signal transmission apparatus according to another embodiment of the present invention.
  • FIG 17 illustrates an example of splitting an IP packet when an IP packet is transmitted through an Ethernet network.
  • FIG. 18 illustrates IP packets (a) and (b) input to an input formatting module and an IP packet c output by an input formatting module performing an IP repacking method according to another embodiment of the present invention. Drawing.
  • FIG. 19 is a flowchart illustrating an IP repacking method according to another embodiment of the present invention.
  • FIG. 20 is a table illustrating overhead sizes of packet headers according to data length when MTUs of IPv4 and IPv6 packets to which header compression is not applied are 1500, 8000, and 16000, respectively.
  • FIG. 21 is a graph illustrating the table shown in FIG. 20.
  • FIG. 22 is a table illustrating overhead sizes of packet headers according to data length when MTUs of IPv4 and IPv6 packets to which header compression is applied are 1500, 8000, and 16000, respectively.
  • FIG. 23 is a graph illustrating the table shown in FIG. 22.
  • 24 is a diagram illustrating an output processor module 8300 of the apparatus for receiving broadcast signals according to another embodiment of the present invention.
  • 25 is a flowchart of a broadcast signal transmission method according to an embodiment of the present invention.
  • 26 is a flowchart of a broadcast signal receiving method according to an embodiment of the present invention.
  • the present invention is to provide an apparatus and method for transmitting and receiving broadcast signals for the next generation broadcast service.
  • the next generation broadcast service according to an embodiment of the present invention is a concept including a terrestrial broadcast service, a mobile broadcast service, and an ultra high definition television (UHDTV) service.
  • the apparatus and method for transmitting a broadcast signal according to an embodiment of the present invention may be categorized into a base profile for a terrestrial broadcast service, a handheld profile for a mobile broadcast service, and an advanced profile for a UHDTV service according to characteristics of a service to be transmitted.
  • the base profile may be used as a concept meaning a profile for both terrestrial broadcasting service and mobile broadcasting service. This can be changed according to the designer's intention.
  • the broadcast signal for the next generation broadcast service may be processed using a non-MIMO (Multi Input Multi Output) method or a MIMO method.
  • the non-MIMO scheme may include a MISO (Multi Input Single Output), a SISO (Single Input Single Output) scheme, and the like.
  • multiple antennas of MISO or MIMO may be described with two antennas as an example for convenience of description, but the description of the present invention may be applied to a system using two or more antennas.
  • FIG. 1 is a diagram illustrating a structure of a transmission apparatus for a next generation broadcast service according to an embodiment of the present invention.
  • a transmission apparatus for a next generation broadcast service includes an input formatting module 1000, a coding and modulation module 1100, a frame structure module 1200, a waveform generation module 1300, and a signaling generation module ( 1400).
  • an input formatting module 1000 includes an input formatting module 1000, a coding and modulation module 1100, a frame structure module 1200, a waveform generation module 1300, and a signaling generation module ( 1400).
  • a transmission apparatus for a next generation broadcast service includes an MPEG-TS stream, an IP stream (v4 / v6), and a generic stream (GS) as input signals. ) Can be input.
  • the terminal may receive additional management information regarding the configuration of each stream constituting the input signal and generate a final physical layer signal by referring to the received additional information.
  • the input formatting module 1000 divides the input streams according to a criterion for performing coding and modulation or a service and service component criterion.
  • data pipes DP
  • the data pipe is a logical channel of the physical layer and can carry service data or related metadata.
  • the data pipe may carry one or a plurality of services or one or a plurality of service components.
  • data transmitted through a data pipe may be referred to as DP data.
  • the input formatting module 1000 divides each generated data pipe into block units necessary for performing coding and modulation, and performs a series of processes necessary for improving transmission efficiency or scheduling. Can be done. Details will be described later.
  • the coding and modulation module 1100 performs forward error correction (FEC) encoding on each data pipe received from the input formatting module 1000 to receive an error that may occur in a transport channel. Make corrections in
  • the coding and modulation module 1100 according to an embodiment of the present invention can correct the burst error due to the channel by converting the FEC output bit data into symbol data and performing interleaving.
  • the coding and modulation module 1100 according to an embodiment of the present invention may process the processed data for each antenna output. You can output it by dividing it by (data path).
  • the frame structure module 1200 may map data output from the coding and modulation module 1100 to a signal frame.
  • the frame structure module 1200 according to an embodiment of the present invention may perform mapping by using the scheduling information output from the input formatting module 1000, and may obtain data in a signal frame to obtain additional diversity gain. Interleaving may be performed with respect to.
  • the waveform generation module 1300 may convert the signal frames output from the frame structure module 1200 into a signal that can be finally transmitted.
  • the waveform generation module 1300 according to an embodiment of the present invention inserts a preamble signal (or preamble) for detection of a transmission system, and estimates a transmission channel to compensate for distortion. You can insert a reference signal.
  • the waveform generation module 1300 according to an embodiment of the present invention has a guard interval in order to cancel an influence caused by a channel delay spread due to multipath reception, and a specific sequence in a corresponding section. (sequence) can be inserted.
  • the waveform generation module 1300 according to an embodiment of the present invention additionally processes necessary for efficient transmission in consideration of signal characteristics such as peak-to-average power ratio of the output signal. Can be performed.
  • the signaling generation module 1400 may input input management information and information generated from the input formatting module 1000, the coding and modulation module 1100, and the frame structure module 1200. Final signaling information is generated using the physical layer signaling. Therefore, the reception apparatus according to an embodiment of the present invention can decode the received signal by decoding the signaling information.
  • the transmitter for the next generation broadcast service may provide a terrestrial broadcast service, a mobile broadcast service, and a UHDTV service. Therefore, the apparatus for transmitting a next-generation broadcast service according to an embodiment of the present invention may multiplex signals for different services in a time domain and transmit the same.
  • FIG. 2 to 4 illustrate an embodiment of the input formatting module 1000 according to an embodiment of the present invention described with reference to FIG. 1. Each figure is demonstrated below.
  • FIG. 2 illustrates an input formatting module according to an embodiment of the present invention. 2 illustrates an input formatting module when the input signal is a single input stream.
  • an input formatting module may include a mode adaptation module 2000 and a stream adaptation module 2100.
  • the mode adaptation module 2000 may include an input interface block 2010, a CRC-8 encoder block 2020, and a BB header insertion block 2030. Each block is briefly described below.
  • the input interface block 2010 may output the input single input stream by dividing the input single input stream by a baseband (BB) frame length unit for performing FEC (BCH / LDPC).
  • BB baseband
  • the CRC-8 encoder block 2020 may add redundancy data by performing CRC encoding on each BB frame data.
  • the BB header insertion block 2030 may include a mode adaptation type (TS / GS / IP), a user packet length, a data field length, User Packet Sync Byte, Start Address of User Packet Sync Byte in Data Field, High Efficiency Mode Indicator, Input Stream Synchronization Field ( A header including information such as an input stream synchronization field) may be inserted into a BB frame.
  • a mode adaptation type TS / GS / IP
  • a user packet length a data field length
  • User Packet Sync Byte Start Address of User Packet Sync Byte in Data Field
  • High Efficiency Mode Indicator High Efficiency Mode Indicator
  • Input Stream Synchronization Field A header including information such as an input stream synchronization field may be inserted into a BB frame.
  • the stream adaptation module 2100 may include a padding insertion block 2110 and a BB scrambler block 2120. Each block is briefly described below.
  • the padding insertion block 2110 outputs a padding bit to have a required input data length when the data input from the mode adaptation module 2000 is smaller than the input data length required for FEC encoding. can do.
  • the BB scrambler block 2120 may randomize the input bit stream by performing an XOR operation on a PRBS-Pseudo Random Binary Sequence.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the input formatting module may finally output the data pipe to the coding and modulation module.
  • FIG. 3 illustrates an input formatting module according to another embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a mode adaptation module of an input formatting module when the input signal is multiple input streams.
  • the mode adaptation module of the input formatting module for processing multiple input streams may process each input stream independently.
  • the mode adaptation module 3000 for processing multiple input streams respectively includes an input interface block, an input stream synchronizer block, a delay compensation block, and null packet cancellation. packet deletion) block, CRC-8 encoder block, and BB header insertion block. Each block is briefly described below.
  • the input stream synchronization block 3100 may transmit input stream clock reference (ISCR) information, and may insert timing information necessary to recover a TS or GS stream at a receiving end.
  • ISCR input stream clock reference
  • the delay compensation block 3200 may output the delayed input data so that the receiving device can synchronize the data when a delay occurs between data pipes according to data processing of the transmitting device together with timing information generated by the input stream synchronization block. have.
  • the null packet removal block 3300 may remove an input null packet to be transmitted unnecessarily, and insert and transmit the number of removed null packets according to the removed position.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG 4 illustrates an input formatting module according to another embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a stream adaptation module of the input formatting module when the input signals are multiple input streams.
  • the stream adaptation module of the input formatting module may include a scheduler 4000, a 1-frame delay block 4100, in-band signaling or padding insertion (In ⁇ ). band signaling or padding insertion block 4200, physical layer signaling generation block 4300, and BB scrambler block 4400. The operation of each block will be described below.
  • the scheduler 4000 may perform scheduling for a MIMO system using multiple antennas including dual polarity.
  • the scheduler 4000 may be configured in signal processing blocks for each antenna path such as a bit to cell demux block, a cell interleaver block, and a time interleaver block in the coding & modulation module described with reference to FIG. 1. It can generate parameters to be used.
  • the 1-frame delay block 4100 divides input data by one transmission frame so that scheduling information for the next frame can be transmitted in the current frame, for example, in-band signaling to be inserted into the data pipe. Can be delayed.
  • In-band signaling or padding insertion block 4200 is used for physical layer signaling (PLS) -dynamic signaling that is not delayed to data delayed by one transmission frame. dynamic signaling) information may be inserted.
  • PLS physical layer signaling
  • the in-band signaling or padding insertion block 4200 may insert padding bits when there is space for padding or insert in-band signaling information into the padding space.
  • the scheduler 4000 may output the physical layer signaling-dynamic signaling information for the current frame separately from the in-band signaling. Therefore, a cell mapper, which will be described later, may map input cells according to scheduling information output from the scheduler 4000.
  • the physical layer signaling generation block 4300 may generate physical layer signaling data to be transmitted to a data symbol or the like by preamble symbols or transmissions of a transmission frame except for in-band signaling. .
  • the physical layer signaling data according to an embodiment of the present invention may be referred to as signaling information.
  • the physical layer signaling data according to an embodiment of the present invention may be separated into PLS-pre information and PLS-post information.
  • the PLS-free information may include parameters required for encoding PLS-post information and static PLS signaling data
  • the PLS-post information may include parameters required for encoding a data pipe. .
  • the parameters required to encode the above-described data pipe may be separated into static PLS signaling data and dynamic PLS signaling data.
  • the static PLS signaling data is a parameter that can be commonly applied to all frames included in the super frame and can be changed in units of super frames.
  • the dynamic PLS signaling data is a parameter that can be applied differently for each frame included in the super frame and can be changed in units of frames. Therefore, the receiving device can decode the PLS-free information to obtain PLS-post information, and decode the PLS-post information to decode the desired data pipe.
  • the BB scrambler block 4400 may generate a random binary sequence (PRBS) so that the PAPR value of the output signal of the waveform generation block may be lowered to perform an XOR with the input bit string. As shown in FIG. 4, scrambling of the BB scrambler block 4400 may be applied to both data pipes and physical layer signaling.
  • PRBS random binary sequence
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the stream adaptation module may finally output each data pipe to a coding and modulation module.
  • FIG. 5 illustrates a coding and modulation module according to an embodiment of the present invention.
  • the coding and modulation module of FIG. 5 corresponds to an embodiment of the coding and modulation module 1100 described with reference to FIG. 1.
  • the transmitter for the next generation broadcast service may provide a terrestrial broadcast service, a mobile broadcast service, and a UHDTV service.
  • the coding and modulation module may independently process SISO, MISO, and MIMO schemes for each path for input data pipes.
  • the transmission apparatus for the next generation broadcast service may adjust QoS for each service or service component transmitted through each data pipe.
  • the coding and modulation module includes a first block 5000 for the SISO scheme, a second block 5100 for the MISO scheme, a third block 5200 for the MIMO scheme, and a PLS pre / A fourth block 5300 for processing the post information may be included.
  • the coding and modulation module illustrated in FIG. 5 is only an example, and according to a designer's intention, the coding and modulation module may include only the first block 5000 and the fourth block 5300, and the second block 5100. ) And only the fourth block 5300, or may include only the third block 5200 and the fourth block 5300. That is, according to the designer's intention, the coding and modulation module may include blocks for processing each data pipe identically or differently.
  • the first block 5000 is a block for SISO processing the input data pipe, the FEC encoder block 5010, the bit interleaver block 5020, the bit to cell demux block 5030, the constellation It may include a mapper block 5040, a cell interleaver block 5050, and a time interleaver block 5060.
  • the FEC encoder block 5010 may add redundancy by performing BCH encoding and LDPC encoding on the input data pipe, and correct an error on a transmission channel at a receiving end.
  • the bit interleaver block 5020 may interleave the bit string of the data on which the FEC encoding is performed by an interleaving rule so as to be robust to burst errors that may occur in the transport channel. Therefore, when deep fading or erasure is applied to a QAM symbol, since interleaved bits are mapped to each QAM symbol, errors occur in successive bits among all codeword bits. Can be prevented.
  • the bit-to-cell demux block 5030 takes into account both the order of the input bit stream and the constellation mapping rule, so that each bit in the FEC block can be transmitted with appropriate robustness. Can be determined and output.
  • the constellation mapper block 5040 may map the input bit word to one constellation.
  • the constellation mapper block may additionally perform rotation & Q-delay. That is, the constellation mapper block may rotate the input constellations according to a rotation angle and then divide only the quadrature-phase component into an arbitrary value after dividing the constellations into an in-phase component and a quadrature-phase component. The paired I and Q components can then be used to map back to the new constellation.
  • the cell interleaver block 5050 randomly mixes and outputs cells corresponding to one FEC block, and outputs cells corresponding to each FEC block in a different order for each FEC block.
  • the time interleaver block 5060 may mix and output cells belonging to several FEC blocks. Accordingly, since cells of each FEC block are distributed and transmitted within an interval corresponding to a time interleaving depth, diversity gain can be obtained.
  • the second block 5100 is a block for MISO processing the input data pipe.
  • the second block 5100 is a FEC encoder block, a bit interleaver block, and a bit to cell demux as in the first block 5000.
  • the second block 5100 may include a cell demux block, a constellation mapper block, a cell interleaver block, and a time interleaver block, there is a difference in that it further includes a MISO processing block 5110.
  • the second block 5100 performs the same role process from the input to the time interleaver, and thus description of the same blocks will be omitted.
  • the MISO processing block 5110 may encode an input series of cells according to an MISO encoding matrix giving transmit diversity and output MISO processed data through two paths.
  • MISO processing according to an embodiment of the present invention may include orthogonal space time block coding (OSTBC) / orthogonal space frequency block coding (AKA Alamouti coding).
  • OSTBC orthogonal space time block coding
  • AKA Alamouti coding orthogonal space frequency block coding
  • the third block 5200 is a block for MIMO processing the input data pipe.
  • the third block 5200 is an FEC encoder block, a bit interleaver block, a bit-to-cell demux block, and a constellation as in the second block 5100.
  • it may include a mapper block, a cell interleaver block, and a time interleaver block, there is a difference in data processing in that it includes a MIMO processing block 5220.
  • the FEC encoder block and the bit interleaver block have different specific functions from those of the first and second blocks 5000 and 5100, but have the same basic role.
  • the bit-to-cell demux block 5210 may generate an output bit string equal to the number of inputs of the MIMO processing and output the same through the MIMO path for the MIMO processing.
  • the bit-to-cell demux block 5210 may be designed to optimize decoding performance of the receiver in consideration of characteristics of LDPC and MIMO processing.
  • the constellation mapper block, the cell interleaver block, and the time interleaver block may have different specific functions, the basic role is the same as described in the first and second blocks 5000 and 5100.
  • the constellation mapper block, the cell interleaver block, and the time interleaver blocks have a number of MIMO paths for MIMO processing to process an output bit string output from the bit-to-cell demux block. As many as may exist.
  • the constellation mapper block, the cell interleaver block, and the time interleaver block may operate identically or independently with respect to data input through each path.
  • the MIMO processing block 5220 may perform MIMO processing on the input two input cells using the MIMO encoding matrix and output the MIMO processed data through two paths.
  • the MIMO encoding matrix according to an embodiment of the present invention is spatial multiplexing, golden code, full-rate full diversity code, linear dispersion code. code) and the like.
  • the fourth block 5300 is a block for processing PLS pre / post information, and may perform SISO or MISO processing.
  • bit interleaver block, the bit to cell demux block, the constellation mapper block, the cell interleaver block, the time interleaver block, and the MISO processing block included in the fourth block 5300 are included in the second block 5100.
  • the specific functions may be different, but the basic role is the same.
  • the Shortened / punctured FEC encoder block 5310 included in the fourth block 5300 is used for the PLS path in case the length of the input data is shorter than the length required to perform FEC encoding.
  • the FEC encoding method can be used to process PLS data. Specifically, the Shortened / punctured FEC encoder block performs BCH encoding on the input bit stream, then zero padding the length of the input bit string necessary for normal LDPC encoding, and performs LDPC encoding. The pared bit can then be removed to puncture the parity bits so that the effective code rate is equal to or lower than the data pipe.
  • the blocks included in the first block 5000 to the fourth block 5300 described above may be omitted or replaced by other blocks having similar or identical functions according to a designer's intention.
  • the coding and modulation module may finally output data pipes, PLS-free information, and PLS-post information processed for each path to the frame structure module.
  • FIG. 6 is a diagram illustrating a frame structure module according to an embodiment of the present invention.
  • the frame structure module illustrated in FIG. 6 corresponds to an embodiment of the frame structure module 1200 described with reference to FIG. 1.
  • the frame structure block includes at least one cell-mapper 6000, at least one delay compensation module 6100 and at least one block interleaver ( 6200).
  • the number of cell mapper 6000, delay compensation module 6100, and block interleaver 6200 may be changed according to a designer's intention. Hereinafter, the operation of each module will be described.
  • the cell mapper 6000 includes cells corresponding to SISO or MISO or MIMO processed data pipes output from a coding and modulation module, cells corresponding to common data that can be commonly applied between data pipes, and PLS-free / Cells corresponding to the post information may be allocated to the signal frame according to the scheduling information.
  • the common data refers to signaling information that may be commonly applied between all or some of the data pipes, and may be transmitted through a specific data pipe.
  • the data pipes that carry common data can be called common data pipes, which can be changed according to the designer's intention.
  • the mapper 6000 may perform pair-wise cell mapping. That is, the cell mapper 6000 may process two consecutive cells with respect to the input cells as one unit and map them to the frame. Therefore, paired cells in an input path corresponding to an output path of each antenna may be allocated to positions adjacent to each other in a transmission frame.
  • the delay compensation block 6100 may delay the input PLS data cell for the next transmission frame by one frame to obtain PLS data corresponding to the current transmission frame.
  • the PLS data of the current frame may be transmitted through a preamble part in the current signal frame, and the PLS data for the next signal frame may be pre-amble part in the current signal frame or in-band signaling in each data pipe of the current signal frame. Can be sent through. This can be changed according to the designer's intention.
  • the block interleaver 6200 can obtain additional diversity gain by interleaving cells in a transmission block that is a unit of a signal frame.
  • the block interleaver 6200 may perform interleaving by processing two consecutive cells with respect to input cells as one unit. Accordingly, the cells output from the block interleaver 6200 may be the same two consecutive cells.
  • At least one cell mapper and at least one block interleaver may be input to data input through respective paths.
  • the same operation may be performed for the same or independently.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG. 7 illustrates a waveform generation module according to an embodiment of the present invention.
  • the waveform generation module illustrated in FIG. 7 corresponds to an embodiment of the waveform generation module 1300 described with reference to FIG. 1.
  • the waveform generation module may modulate and transmit signal frames as many as the number of antennas for receiving and outputting signal frames output from the frame structure module described with reference to FIG. 6.
  • the waveform generation module illustrated in FIG. 7 is an embodiment of the waveform generation module of a transmission apparatus using m Tx antennas, and includes m processes for modulating and outputting frames input by m paths. It may include blocks. The m processing blocks may all perform the same processing. Hereinafter, the operation of the first processing block 7000 of the m processing blocks will be described.
  • the first processing block 7000 includes a reference signal insertion & PAPR reduction block 7100, an inverse waveform transform block 7200, and a PAPR reduction in time.
  • DAC digital-to-analog converter
  • the reference signal insertion & PAPR reduction block 7100 inserts reference signals at a predetermined position for each signal block and applies a PAPR reduction scheme to lower the PAPR value in the time domain.
  • the broadcast transmission / reception system according to the embodiment of the present invention is an OFDM system
  • the reference signal insertion & PAPR reduction block 7100 may use a method of preserving without using a portion of an active subcarrier.
  • the reference signal insertion & PAPR reduction block 7100 may not use the PAPR reduction scheme as an optional feature according to a broadcast transmission / reception system.
  • the inverse-waveform conversion block 7200 may convert and output an input signal in a manner of improving transmission efficiency and flexibility in consideration of characteristics of a transmission channel and a system structure.
  • the broadcast transmission / reception system according to an embodiment of the present invention is an OFDM system
  • the inverse-waveform transform block 7200 converts a signal in a frequency domain into a time domain using an inverse FFT operation. Can be used.
  • the broadcast transmission / reception system according to an embodiment of the present invention is a single carrier system, the inverse-waveform transform block may not be used in the waveform generation module.
  • the PAPR reduction in time block 7300 may apply a method for lowering PAPR in the time domain with respect to the input signal.
  • the PAPR reduction in time block 7300 may simply use a method of clipping peak amplitude.
  • the PAPR reduction in time block 7300 is an optional feature and may not be used according to the broadcast transmission / reception system according to an embodiment of the present invention.
  • the guard sequence insertion block 7400 may put a guard interval between adjacent signal blocks and insert a specific sequence if necessary in order to minimize the influence of the delay spread of the transport channel. Therefore, the receiving device can easily perform synchronization or channel estimation.
  • the guard sequence insertion block 7400 may insert a cyclic prefix into the guard interval section of the OFDM symbol.
  • the preamble insertion block 7500 transmits a known type of signal (preamble or preamble symbol) between the transmitting and receiving devices so that the receiving device can quickly and efficiently detect a target system signal. Can be inserted into the signal.
  • the preamble insertion block 7500 may define a signal frame composed of several OFDM symbols and insert a preamble at the beginning of every signal frame. That is, the preamble may carry basic PLS data, and the preamble may be located at the beginning of the frame.
  • the waveform processing block 7600 may perform waveform processing on the input baseband signal to match the transmission characteristics of the channel.
  • the waveform processing block 7600 may use a method of performing square-root-raised cosine (SRRC) filtering to obtain a reference for out-of-band emission of a transmission signal as an embodiment.
  • SRRC square-root-raised cosine
  • the waveform processing block 7600 may not be used.
  • the other system insertion block 7700 may multiplex signals of a plurality of broadcast transmission / reception systems in a time domain so that data of a broadcast transmission / reception system providing two or more different broadcast services within the same RF signal bandwidth may be transmitted together.
  • two or more different systems refer to a system for transmitting different broadcast services.
  • Different broadcast services may refer to terrestrial broadcast services or mobile broadcast services.
  • data related to each broadcast service may be transmitted through different frames.
  • the digital-analog converter block 7800 may convert an input digital signal into an analog signal and output the analog signal.
  • the signal output from the digital-to-analog converter block 7800 may be transmitted through m output antennas.
  • a transmission antenna according to an embodiment of the present invention may have vertical or horizontal polarity.
  • FIG. 8 is a diagram illustrating a structure of a reception device for a next generation broadcast service according to an embodiment of the present invention.
  • the reception device for the next generation broadcast service may correspond to the transmission device for the next generation broadcast service described with reference to FIG. 1.
  • a reception apparatus for a next generation broadcast service according to an embodiment of the present invention includes a synchronization & demodulation module 8000, a frame parsing module 8100, a demapping & decoding module 8200, and an output. It may include a processor 8300 and a signaling decoding module 8400. Hereinafter, the operation of each module will be described.
  • the synchronization & demodulation module 8000 receives an input signal through m reception antennas, performs signal detection and synchronization on a system corresponding to the reception device, and performs the transmission at the transmitting end. Demodulation corresponding to the inverse process can be performed.
  • the frame parsing module 8100 may parse the input signal frame and extract data for transmitting a service selected by the user. If the frame parsing module 8100 performs interleaving in the transmitting apparatus, the frame parsing module 8100 may perform deinterleaving as a reverse process. In this case, the position of the signal and data to be extracted may be obtained by decoding the data output from the signaling decoding module 8400 and restoring scheduling information performed by the transmitting apparatus.
  • the demapping & decoding module 8200 can perform the deinterleaving process if necessary after converting the input signal into bit domain data.
  • the demapping & decoding module 8200 can perform de-mapping on the mapping applied for transmission efficiency, and perform error correction through decoding on an error generated during the transmission channel.
  • the demapping & decoding module 8200 can decode the data output from the signaling decoding module 8400 to obtain transmission parameters necessary for demapping and decoding.
  • the output processor 8300 may perform a reverse process of various compression / signal processing processes applied by the transmitter to increase transmission efficiency.
  • the output processor 8300 may obtain necessary control information from data output from the signaling decoding module 8400.
  • the final output of the output processor 8300 corresponds to a signal input to the transmitting device, and may be MPEG-TS, IP stream (v4 or v6), and generic stream.
  • the signaling decoding module 8400 can obtain PLS information from the demodulated signal. As described above, the frame parsing module 8100, the demapping & decoding module 8200, and the output processor 8300 may perform functions of the corresponding module by using data output from the signaling decoding module 8400. .
  • FIG. 9 is a diagram illustrating a synchronization & demodulation module according to an embodiment of the present invention.
  • the synchronization & demodulation module illustrated in FIG. 9 corresponds to an embodiment of the synchronization & demodulation module described with reference to FIG. 8.
  • the synchronization & demodulation module illustrated in FIG. 9 may perform a reverse operation of the waveform generation module described with reference to FIG. 7.
  • the synchronization & demodulation module is an embodiment of the synchronization & demodulation module of a receiving apparatus using m Rx antennas, and receives signals input by m paths. It may include m processing blocks for demodulation and output. The m processing blocks may all perform the same processing. Hereinafter, the operation of the first processing block 9000 among the m processing blocks will be described.
  • the first processing block 9000 includes a tuner 9100, an analog-to-digital converter (ADC) block 9200, a preamble detector 9300, a guard sequence detector 9400, a waveform transform ( waveform transmform block 9500, time / freq sync block 9600, reference signal detector 9700, channel equalizer 9800, and inverse-waveform conversion (Inverse waveform transform) block 9900 may be included.
  • ADC analog-to-digital converter
  • the tuner 9100 may select a desired frequency band and compensate the magnitude of the received signal to output the analog-to-digital converter (ADC) block 9200.
  • ADC analog-to-digital converter
  • the analog-to-digital converter (ADC) block 9200 may convert a signal output from the tuner 9100 into a digital signal.
  • the preamble detector 9300 may detect a preamble (or a preamble signal or a preamble symbol) to determine whether the digital signal is a signal of a system corresponding to the receiving device. In this case, the preamble detector 9300 may decode basic transmission parameters received through the preamble.
  • the guard sequence detector 9400 can detect the guard sequence in the digital signal.
  • the time / frequency synchronization block 9600 can perform time / frequency synchronization using the detected guard sequence, and the channel equalizer 9800 uses the detected guard sequence to channel through the received / restored sequences. It can be estimated.
  • the waveform transform block 9500 may perform an inverse transform process on the inverse-waveform transform when the transmitting side performs the transform.
  • the waveform side block 9500 may perform an FFT conversion process.
  • the broadcast transmission / reception system according to an embodiment of the present invention is a single carrier system, when a received time-domain signal is used for processing in the frequency domain or is processed in all in the time domain, Foam side block 9500 may not be used.
  • the time / frequency synchronization block 9600 receives output data of the preamble detector 9300, the guard sequence detector 9400, and the reference signal detector 9700, and provides guard sequence detection and block for the detected signal. Carrier frequency synchronization and time synchronization may be performed including block window positioning. In this case, the time / frequency synchronization block 9600 may feed back the output signal of the waveform side block 9500 for frequency synchronization.
  • the reference signal detector 9700 may detect the received reference signal. Accordingly, the reception device according to an embodiment of the present invention may perform synchronization or channel estimation.
  • the channel equalizer 9800 may estimate a transmission channel from each transmission antenna to each reception antenna from a guard sequence or reference signal, and perform channel compensation on each received data using the estimated channel.
  • the inverse-waveform transform block 9900 restores the original waveform to the original received data region when the waveform transform block 9500 performs a waveform transform in order to efficiently perform synchronization and channel estimation / compensation. can do.
  • the waveform conversion block 9500 may perform an FFT to perform synchronization / channel estimation / compensation in the frequency domain, and inverse-waveform
  • the conversion block 9900 can restore the transmitted data symbols by performing IFFT on the signal for which channel compensation is completed.
  • the broadcast transmission / reception system according to an embodiment of the present invention is a multicarrier system, the inverse-waveform conversion block 9900 may not be used.
  • FIG. 10 illustrates a frame parsing module according to an embodiment of the present invention.
  • the frame parsing module illustrated in FIG. 10 corresponds to an embodiment of the frame parsing module described with reference to FIG. 8.
  • the frame parsing module illustrated in FIG. 10 may perform a reverse operation of the frame structure module described with reference to FIG. 6.
  • the frame parsing module may include at least one block interleaver 10000 and at least one cell demapper 10100.
  • the block interleaver 10000 may perform deinterleaving on data in each signal block unit for data input to each data path of m reception antennas and processed by the synchronization & demodulation module. In this case, as described with reference to FIG. 8, when pair-wise interleaving is performed at the transmitter, the block interleaver 10000 stores two consecutive data for each input path. Can be treated as a pair. Accordingly, the block interleaver 10000 may output two consecutive output data even when deinterleaving is performed. In addition, the block interleaver 10000 may perform an inverse process of the interleaving process performed by the transmitter to output the original data in order.
  • the cell demapper 10100 may extract cells corresponding to common data, cells corresponding to a data pipe, and cells corresponding to PLS data from the received signal frame. If necessary, the cell demapper 10100 may output data in one stream by merging the data transmitted by being distributed into several parts. In addition, as described in FIG. 6, when two consecutive cell input data are processed and mapped as a pair at the transmitting end, the cell demapper 10100 processes two consecutive input cells as one unit in a reverse process corresponding thereto. Pair-wise cell demapping may be performed.
  • the cell demapper 10100 may extract and output both PLS signaling data received through the current frame as PLS-free & PLS-post data, respectively.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG. 11 illustrates a demapping & decoding module according to an embodiment of the present invention.
  • the demapping & decoding module illustrated in FIG. 11 corresponds to an embodiment of the demapping & decoding module described with reference to FIG. 8.
  • the demapping & decoding module illustrated in FIG. 11 may perform a reverse operation of the coding and modulation module described with reference to FIG. 5.
  • the coding and modulation module of the transmitting apparatus may independently apply and process SISO, MISO and MIMO schemes for each path to input data pipes. Accordingly, the demapping & decoding module illustrated in FIG. 11 may also include blocks for SISO, MISO, and MIMO processing of data output from the frame parser in response to the transmitting apparatus.
  • the demapping & decoding module includes a first block 11000 for the SISO scheme, a second block 11100 for the MISO scheme, and a third for the MIMO scheme.
  • a block 11200 and a fourth block 11300 for processing PLS pre / post information may be included.
  • the demapping & decoding module shown in FIG. 11 is only an embodiment, and according to the designer's intention, the demapping & decoding module may include only the first block 11000 and the fourth block 11300, and the second block. Only the first block 11100 and the fourth block 11300 may be included, or only the third block 11200 and the fourth block 11300 may be included. That is, according to the designer's intention, the demapping & decoding module can include blocks for processing each data pipe identically or differently.
  • the first block 11000 is a block for SISO processing the input data pipe, and includes a time de-ineterleaver block 11010, a cell de-interleaver block 11020, and a constellation diagram. Includes a destellar demapper block 11030, a cell to bit mux block 11040, a bit de-interleaver block 11050, and an FEC decoder block 11060. can do.
  • the time deinterleaver block 11010 may perform a reverse process of the time interleaver block 5060 described with reference to FIG. 5. That is, the time deinterleaver block 11010 may deinterleave the interleaved input symbols to their original positions in the time domain.
  • the cell deinterleaver block 11020 may perform a reverse process of the cell interleaver block 5050 described with reference to FIG. 5. That is, the cell deinterleaver block 11020 may deinterleave the positions of cells spread within one FEC block to the original positions.
  • the constellation de-mapper block 11030 may perform a reverse process of the constellation mapper block 5040 described with reference to FIG. 5. That is, the constellation de-mapper block 11030 may demap an input signal of a symbol domain into data of a bit domain. In addition, the constellation de-mapper block 11030 may perform hard decision to output the deciphered bit data, and may correspond to a soft decision value or a probabilistic value. A log-likelihood ratio (LLR) of bits can be output. If the constellation rotation is applied to obtain additional diversity gain at the transmitter, the constellation de-mapper block 11030 may perform corresponding 2-dimension LLR demapping. In this case, when the LLR is calculated, the constellation de-mapper block 11030 may perform calculation to compensate for the delay value performed on the I or Q component in the transmitting apparatus.
  • LLR log-likelihood ratio
  • the cell to bit mux block 11040 may perform a reverse process of the bit to cell demux block 5030 described with reference to FIG. 5. That is, the cell to bit mux block 11040 may restore the bit data mapped in the bit to cell demux block 5030 to the original bit stream form.
  • the bit deinterleaver block 11050 may perform a reverse process of the bit interleaver block 5020 described with reference to FIG. 5. That is, the bit deinterleaver block 11050 may deinterleave the bit stream output from the cell to bit mux block 11040 in the original order.
  • the FEC decoder block 11060 may perform an inverse process of the FEC encoder block 5010 described with reference to FIG. 5. That is, the FEC decoder block 11060 may correct an error generated on a transport channel by performing LDPC decoding and BCH decoding.
  • the second block 11100 is a block for MISO processing the input data pipe. As shown in FIG. 11, the second block 11100 is a time deinterleaver block, a cell deinterleaver block, and a constellation D as in the first block 11000. It may include a mapper block, a cell-to-bit mux block, a bit de-interleaver block, and an FEC decoder block, but differs in that it further includes a MISO decoding block 1110. Like the first block 11000, the second block 11100 performs the same role from the time deinterleaver to the output, and thus description of the same blocks will be omitted.
  • the MISO decoding block 11110 may perform an inverse process of the MISO processing block 5110 described with reference to FIG. 5.
  • the MISO decoding block 11110 may perform Alamouti decoding.
  • the third block 11200 is a block for MIMO processing the input data pipe, and as shown in FIG. 11, the time de-interleaver block, the cell de-interleaver block, and the constellation D as in the second block 11100. It may include a mapper block, a cell-to-bit mux block, a bit de-interleaver block, and an FEC decoder block, but there is a difference in data processing in that it includes a MIMO decoding block 1112. Operation of the time de-interleaver, cell de-interleaver, constellation de-mapper, cell-to-bit mux, and bit de-interleaver blocks included in the third block 11200 may be performed in the first to second blocks 11000-11100. The operation and specific functions of the corresponding blocks included may be different, but the basic roles are the same.
  • the MIMO decoding block 1112 may receive output data of the cell deinterleaver for m reception antenna input signals, and perform MIMO decoding as a reverse process of the MIMO processing block 5220 described with reference to FIG. 5.
  • the MIMO decoding block 1210 may perform maximum likelihood decoding, or perform sphere decoding with reduced complexity, in order to obtain the best decoding performance.
  • the MIMO decoding block 1112 may perform MMSE detection or combine iterative decoding together to secure improved decoding performance.
  • the fourth block 11300 is a block for processing PLS pre / post information and may perform SISO or MISO decoding.
  • the fourth block 11300 may perform a reverse process of the fourth block 5300 described with reference to FIG. 5.
  • the operations of the time deinterleaver, cell de-interleaver, constellation de-mapper, cell-to-bit mux, and bit de-interleaver blocks included in the fourth block 11300 are included in the first to third blocks 11000-11200.
  • the operation and specific functions of the corresponding blocks may be different, but the basic roles are the same.
  • the Shortened / Punctured FEC decoder 11310 included in the fourth block 11300 may perform the reverse process of the Shortened / punctured FEC encoder block 5310 described with reference to FIG. 5. have. That is, the Shortened / Punctured FEC decoder 11310 is shortened / punctured according to the length of the PLS data to de-shortening and de-puncturing the received data. FEC decoding may be performed after In this case, since the FEC decoder used for the data pipe can be used for the PLS in the same way, since there is no need for a separate FEC decoder hardware for the PLS, there is an advantage in that system design is easy and efficient coding is possible.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the demapping & decoding module can output data pipes and PLS information processed for each path to an output processor.
  • FIG 12 illustrates an output processor according to an embodiment of the present invention.
  • the output processor illustrated in FIG. 12 corresponds to an embodiment of the output processor described with reference to FIG. 8.
  • the output processor illustrated in FIG. 12 receives a single data pipe output from the demapping & decoding module to output a single output stream, and can perform a reverse operation of the input formatting module described with reference to FIG. 2.
  • the output processor illustrated in FIG. 12 may include a BB scrambler block 12000, a padding removal block 12100, a CRC-8 decoder block 12200, and a BB frame processor block 12300.
  • the BB scrambler block 12000 may generate the same PRBS as used in the transmitter for the input bit stream, and perform descrambling by XORing the bit string.
  • the padding removal block 12100 may remove the padding bit inserted in the transmitter.
  • the CRC-8 decoder block 12200 may check a block error by performing CRC decoding on the bit stream received from the padding removal block 12100.
  • the BB frame processor block 12300 may decode the information transmitted in the BB frame header and restore the MPEG-TS, the IP stream (v4 or v6) or the generic stream using the decoded information.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG 13 illustrates an output processor according to another embodiment of the present invention.
  • the output processor illustrated in FIG. 13 corresponds to an embodiment of the output processor described with reference to FIG. 8.
  • the output processor illustrated in FIG. 13 corresponds to a case of receiving multiple data pipes output from the demapping & decoding module. Decoding for multiple data pipes is performed when the common data that can be commonly applied to multiple data pipes and their associated data pipes are decoded, or when the receiving device has multiple services or service components (scalable video services). service)) may be simultaneously decoded.
  • the output processor illustrated in FIG. 13 may include a BB descrambler block, a padding removal block, a CRC-8 decoder block, and a BB frame processor block as in the output processor described with reference to FIG. 12.
  • the operation of the blocks and the specific operation may be different, but the basic role is the same.
  • the de-jitter buffer block 13000 included in the output processor illustrated in FIG. 13 recovers delays arbitrarily inserted at a transmitter for synchronization between multiple data pipes. You can compensate according to the parameters.
  • null packet insertion block 13100 may restore the null packet removed in the stream by referring to the recovered null packet (DNP) information and output common data.
  • DNP recovered null packet
  • the TS clock regeneration block 13200 may restore the detailed time synchronization of the output packet based on the input stream time reference (ISCR) information.
  • ISCR input stream time reference
  • the TS recombining block 13300 recombines the common data and the associated data pipes output from the null packet insertion block 13100 to reconstruct the original MPEG-TS, IP stream (v4 or v6) or generic stream. It can be restored to (Generic stream) and printed. TTO, DNP, and ISCR information may all be obtained through a BB frame header.
  • the in-band signaling decoder block 13400 may restore and output in-band physical layer signaling information transmitted through a padding bit field in each FEC frame of the data pipe.
  • the output processor shown in FIG. 13 descrambles the PLS-free information and the PLS-post information input according to the PLS-free path and PLS-post path, respectively, and decodes the descrambled data. You can restore the original PLS data by doing
  • the recovered PLS data is delivered to a system controller in the receiving device, and the system controller can supply the necessary parameters to the synchronization & demodulation module, the frame parsing module, the demapping & decoding module, and the output processor module of the receiving device.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • FIG. 14 illustrates a coding and modulation module according to another embodiment of the present invention.
  • the coding and modulation module illustrated in FIG. 14 corresponds to another embodiment of the coding and modulation module described with reference to FIGS. 1 and 5.
  • the module in order to adjust QoS for each service or service component transmitted through each data pipe, the module includes a first block 14000 for an SISO scheme and an MISO scheme. It may include a second block 14100 for, a third block 14200 for MIMO scheme, and a fourth block 14300 for processing PLS pre / post information.
  • the coding and modulation module according to an embodiment of the present invention may include blocks for processing the same or different data pipes according to the designer's intention as described above.
  • the first to fourth blocks 14000-14300 illustrated in FIG. 14 include blocks that are substantially the same as the first to fourth blocks 5000-5300 described with reference to FIG. 5.
  • the function of the constellation mapper block 14010 included in the first to third blocks 14000-14200 is the constellation mapper block included in the first to third blocks 5000-5200 of FIG. 5.
  • a rotation & I / Q interleaver block 1420 is included between the cell interleaver and the time interleaver of the first to fourth blocks 14000-14300.
  • the configuration of the third block 14200 for the point and the MIMO scheme is different in that the configuration of the third block 5200 for the MIMO scheme shown in FIG. 5 is different.
  • a description of the same blocks as in FIG. 5 will be omitted and the description will be given based on the above-described differences.
  • the constellation mapper block 14010 illustrated in FIG. 14 may map an input bit word into a complex symbol. However, unlike the constellation mapper block 5040 illustrated in FIG. 5, constellation rotation may not be performed.
  • the constellation mapper block 14010 illustrated in FIG. 14 may be commonly applied to the first to third blocks 14000-14200 as described above.
  • the rotation & I / Q interleaver block 1420 may independently interleave the in-phase and quadrature-phase components of each complex symbol of the cell interleaved data output from the cell interleaver and output them in symbol units.
  • the number of input data and output symbols of the rotation & I / Q interleaver block 14020 is two or more, which can be changed according to the designer's intention.
  • the rotation & I / Q interleaver block 1420 may not interleave the in-phase component.
  • the rotation & I / Q interleaver block 1420 may be commonly applied to the first to fourth blocks 14000-14300 as described above. In this case, whether the rotation & I / Q interleaver block 1420 is applied to the fourth block 14300 for processing PLS pre / post information may be signaled through the above-described preamble.
  • the third block 14200 for the MIMO scheme may include a Q-block interleaver block 14210 and a complex symbol generator block 1422, as shown in FIG. 14.
  • the Q-block interleaver block 14210 may perform permutation on the parity part of the FEC block on which the FEC encoding received from the FEC encoder is performed. Through this, the parity part of the LDPC H matrix can be made into a cyclic structure in the same manner as the information part.
  • the Q-block interleaver block 14210 permutates the order of output bit blocks having a Q size of the LDPC H matrix, and then performs a row-column block interleaving to generate a final bit string. Can be generated and printed.
  • the complex symbol generator block 1422 may receive the bit streams output from the Q-block interleaver block 14210, and map the bit strings to complex symbols. In this case, the complex symbol generator block 1422 may output symbols through at least two paths. This can be changed according to the designer's intention.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the coding and modulation module may output data pipes, PLS-free information, and PLS-post information processed for each path to the frame structure module. have.
  • FIG. 15 illustrates a demapping & decoding module according to another embodiment of the present invention.
  • the demapping & decoding module illustrated in FIG. 15 corresponds to another embodiment of the demapping & decoding module described with reference to FIGS. 8 and 11.
  • the demapping & decoding module illustrated in FIG. 15 may perform a reverse operation of the coding and modulation module described with reference to FIG. 14.
  • the demapping & decoding module includes a first block 15000 for the SISO method, a second block 15100 for the MISO method, and a third for the MIMO method.
  • a block 15200 and a fourth block 15300 for processing PLS pre / post information may be included.
  • the demapping & decoding module according to an embodiment of the present invention may include blocks for processing the same or different data pipes according to the designer's intention as described above.
  • the first to fourth blocks 15000-15300 illustrated in FIG. 15 include blocks that are substantially the same as the first to fourth blocks 11000-11300 described with reference to FIG. 11.
  • an I / Q de-interleaver & de-rotation block between the time de-interleaver and the cell de-interleaver of the first to fourth blocks 15000-15300 15010 is included, the function of the constellation de-mapper block 15020 included in the first to third blocks (15000-15200) is the first to third blocks (11000-11200) of FIG. It is different from the function of the constellation mapper block 11030 included in the configuration of the third block 15200 for the MIMO scheme and the configuration of the third block 11200 for the MIMO scheme shown in FIG. There is a difference.
  • the description of the same blocks as in FIG. 11 will be omitted and the description will be given based on the above-described differences.
  • the I / Q deinterleaver & derotation block 15010 may perform a reverse process of the rotation & I / Q interleaver block 14020 described with reference to FIG. 14. That is, the I / Q deinterleaver & derotation block 15010 can deinterleave the I and Q components transmitted by I / Q interleaving at the transmitting end, respectively, and has a complex having the reconstructed I / Q component. You can de-rotate the symbol and output it again.
  • the I / Q deinterleaver & derotation block 15010 may be commonly applied to the first to fourth blocks 15000-15300 as described above. In this case, whether the I / Q de-interleaver & de-rotation block 15010 is applied to the fourth block 15300 for processing PLS pre / post information may be signaled through the above-described preamble.
  • the constellation de-mapper block 15020 may perform a reverse process of the constellation mapper block 14010 described with reference to FIG. 14. That is, the constellation de-mapper block 15020 may perform demapping on cell deinterleaved data without performing de-rotation.
  • the third block 15200 for the MIMO scheme may include a complex symbol parsing block 15210 and a Q-block deinterleaver block 15220, as shown in FIG. 15. Can be.
  • the complex symbol parsing block 15210 may perform a reverse process of the complex symbol generator block 1422 described with reference to FIG. 14. In other words, the complex data symbol may be parsed, demapping into bit data, and output. In this case, the complex symbol parsing block 15210 may receive complex data symbols through at least two paths.
  • the Q-block deinterleaver block 15220 may perform a reverse process of the Q-block interleaver block 14210 described with reference to FIG. 14. That is, the Q-block deinterleaver block 15220 restores the Q size blocks by row-column deinterleaving, restores the order of each permutated block in the original order, and then executes the parity decode. Through interleaving, the positions of parity bits may be restored and output.
  • the aforementioned blocks may be omitted or replaced by other blocks having similar or identical functions according to the designer's intention.
  • the demapping & decoding module may output data pipes and PLS information processed for each path to an output processor.
  • an input formatting module may include a mode adaptation module 2000 and a stream adaptation module 2100.
  • the mode adaptation module 2000 includes an input interface block 2010, a CRC-8 encoder block 2020, and a BB header insertion block (20). 2030). The specific operation of each block is the same as described above.
  • the mode adaptation module 2000 may divide and output the input streams according to a criterion for performing coding and modulation or a service and service component criterion.
  • the mode adaptation module 2000 may transmit each data stream divided for each service or service component to the stream adaptation module 2100 through a plurality of data pipes (DP).
  • DP data pipes
  • the stream that can be input to the mode adaptation module according to an embodiment of the present invention may include an IP stream.
  • the IP stream may include IP datagram packets of various sizes.
  • the IP datagram packet may include an IP packet header.
  • a maximum transmission unit (MTU) of an IP packet transmitted through an Ethernet network may be set to 1500 bytes.
  • MTU maximum transmission unit
  • a broadcasting station or a server may divide and transmit the broadcast signal based on the MTU size (1500 bytes) of the IP packet.
  • the size of the divided IP packet may be equal to or smaller than the MTU size.
  • the broadcast signal transmission apparatus may compress an IP packet header for efficient transmission when a plurality of IP packets transmitted through an Ethernet network are input.
  • the broadcast signal transmission apparatus may generate one IP packet by merging the plurality of IP packets by expanding the MTU when a plurality of IP packets are input. Therefore, the plurality of IP packet headers may be reconfigured into one merged IP packet header, thereby reducing the overhead of the IP header.
  • the broadcast signal transmission apparatus may transmit MTU values of a plurality of input IP packets so that the broadcast reception device may restore the form of a plurality of IP packets input to the broadcast signal transmission apparatus.
  • 16 is a diagram illustrating a mode adaptation module of a broadcast signal transmission apparatus according to another embodiment of the present invention.
  • (a) is a diagram illustrating a mode adaptation module that can be applied when the input stream is an IP stream.
  • (b) illustrates an IP repacking module 16000 of a mode adaptation module that may be applied when the input stream is an IP stream.
  • the mode adaptation module may demultiplex a single or a plurality of input IP streams into a service or a service component unit transmitted through DPs.
  • the input formatting module 1000 of the apparatus for transmitting broadcast signals may receive one or more IP streams v4 / v6 as described above.
  • the mode adaptation module 2000 of the input formatting module described above with reference to FIG. 3 includes a pre-processing module, an IP repacking module 16000, an input interface module, and a header compression. Compression) module and BB-frame header insertion module may be included.
  • a pre-processing module an IP repacking module 16000
  • an input interface module an input interface module
  • BB-frame header insertion module may be included.
  • Operations of the BB frame header insertion module and the input interface module are the same as described above with reference to FIGS. 2 and 3, and thus will be omitted.
  • the pre-processing module may split and output a plurality of IP streams input to the broadcast signal transmission apparatus into service data or service component (video, audio, etc.) data.
  • service data or service component data divided by the pre-processing module may be input to the IP repacking module 16000 for each DP.
  • the IP repacking module 16000 may include a sequence packet check module 16010 and a packet merge module 1620.
  • the sequence packet check module 16010 may receive service data or service component data and MTU extension value from the pre-processing module for each DP.
  • the MTU extension value received by the sequence packet check module 16010 may be 8000 bytes or 16000 bytes.
  • the above-described MTU extension value is only an embodiment and may be changed to an appropriate value according to a designer's intention.
  • the sequence packet check module may determine whether service data or service component data input to the sequence packet check module is a sequence packet.
  • a sequence packet means two or more IP packets carrying the same service or the same service component.
  • a sequence packet is generated when a broadcasting station transmits a large amount of data (for example, HDTV and UDTV video component data) through an Ethernet network in the form of an IP packet.
  • a specific example of generating a sequence packet and a concrete method of determining whether the input service data or service component data is a sequence packet will be described later.
  • the packet including the IP header among the sequence packets may be referred to as a sequence IP packet.
  • a sequence IP packet input to an input formatting module according to an embodiment of the present invention may be referred to as a fragmented IP packet.
  • the packet merging module 1620 may merge IP packet payloads of IP packets determined by the sequence packet check module 16010 as a sequence packet.
  • the size of the merged IP packet payload may be determined based on the input MTU extension value of the sequence packet check module.
  • the header compression module 1630 may perform packet header compression included in an input stream to increase transmission efficiency.
  • the header compression module 1630 may compress the header by removing the same IP packet header that is duplicated at the transmitting end so that the receiver does not receive a duplicate signal of a known type (IP packet header in this embodiment). have.
  • the header compression module 1630 may perform header compression by reconfiguring headers of the sequence IP packets into one IP packet header. A method of reconfiguring IP packet headers will be described later.
  • the MTU extension value output from the preprocessing module and input to the consequence packet check module, and the MTU (original MTU mode) information used when transmitted through the Ethernet network output from the preprocessing module, are BB header insertion module or signaling generation module. Can be entered.
  • MTU (Original MTU mode) information used when transmitted through the Ethernet network output from the preprocessing module may be included in the BB frame header or transmitted in signaling information.
  • the original MTU mode information may be used by the receiving device to recover or retransmit the IP packet.
  • the signaling information may include information indicating whether the header compression module 1630 has performed packet header compression.
  • the operation of the IP repacking module 16000 may be performed by the header compression module 1630.
  • FIG 17 illustrates an example of splitting an IP packet when an IP packet is transmitted through an Ethernet network.
  • (a) is a diagram illustrating an IP packet including a UD I-frame 17000 generated by a broadcasting station.
  • the size of the data of the UD I-frame is 2000 bytes.
  • the IP packet may include an IP packet header 1730 and a UD I-frame 17000.
  • the IP packet header 1730 may include an Internet Protocol (IP) header (shown as IP in the figure), a User Datagram Protocol (UDP) header (shown as UDP in the figure), and a Real Time Protocol (RTP) header as shown in the figure. (Indicated by RTP in the figure).
  • IP Internet Protocol
  • UDP User Datagram Protocol
  • RTP Real Time Protocol
  • the IP header may include IP address information. IP address information is information for identifying between devices in a computer network.
  • the UDP header may include port number information.
  • the port number information means a number for identifying a virtual logical communication connection end used in the UDP protocol.
  • the RTP header may include time stamp information.
  • the time stamp information means information indicating a time relationship between packets.
  • (b) shows that when an IP packet is transmitted through an Ethernet network and the maximum transmission unit (MTU) is limited to 1500 bytes, an IP packet including a UD I-frame (2000 bytes) is divided into two IP packets. It is a figure which shows the example of division
  • two IP packets shown in (b) are generated by being divided from an IP packet including a UD I-frame and may be referred to as a sequence packet.
  • IP address information, port number information, and time stamp information included in the IP packet headers 17040 and 17050 of the two sequence packets are the same.
  • the size of the IP packet payload of the two sequence packets is 1448 bytes (17010) and 512 bytes (17050), respectively.
  • the size of the IP packet payload of the two sequence packets may be 1448 bytes 17010 and 552 bytes 1750, respectively.
  • the sum of the IP IP packet payloads of the consequence packets may be equal to the size (2000 bytes) of data included in the UD I-frame.
  • the size of the IP packet header may vary. Therefore, as the size of the IP packet header of each IP packet is changed in the process of splitting into a sequence packet, a check sum value may also vary.
  • FIG. 18 illustrates IP packets (a) and (b) input to an input formatting module and an IP packet c output by an input formatting module performing an IP repacking method according to another embodiment of the present invention. Drawing.
  • FIG. 1 is a diagram showing an IP packet including an IP packet header 18001 and an IP packet payload (1448 bytes) 18011.
  • FIG. 1 is a diagram showing an IP packet including an IP packet header 18001 and an IP packet payload (1448 bytes) 18011.
  • FIG. 1 is a diagram showing an IP packet including an IP packet header 18001 and an IP packet payload (1448 bytes) 18011.
  • FIG. 1 is a diagram showing an IP packet including an IP packet header 18001 and an IP packet payload (1448 bytes) 18011.
  • (b) shows an IP packet including an IP packet header 18002 and an IP packet payload (512 bytes) 18012.
  • (c) shows an IP packet including an IP packet header 1801 and an IP packet payload (2000 bytes) 1820.
  • (c) is a view showing an IP packet that can be output by the IP repacking module according to another embodiment of the present invention by performing the IP repacking method shown in (a) and (b).
  • the IP repacking module may output the merged IP packet payload 1820 by merging the IP packet payloads 18010.
  • the header compression module may reconstruct the IP packet headers 18000 and output the reconstructed IP packet header 18003. Detailed operations of the IP repacking module and the header compression module will be described later.
  • FIG. 19 is a flowchart illustrating an IP repacking method according to another embodiment of the present invention.
  • IP repacking method performed by the IP repacking module of the input formatting module will be described.
  • the IP repacking module separates the IP packet header of the input IP packets.
  • the IP repacking module may compare IP address information, port number information, and time stamp information included in two separated IP packet headers. If the IP repacking module compares the information included in the two IP packet headers and determines that the two IP packets are divided from the same UD I-frame, the IP repacking module may merge the two IP packets.
  • the pre-processing module may divide the IP stream among the received input streams into service data or service component data for each DP.
  • the IP repacking module may separate an IP packet header from service data or service component data divided by DPs (S19000).
  • the IP repacking module separates the first IP packet header and the second IP packet header. By comparison, it can be determined whether it is a sequence packet.
  • the IP repacking module may determine whether the IP repacking module is a sequence packet based on information included in a header of the received IP packet.
  • the IP repacking module may calculate the sum and the sum of the size (or length) of the payload of the sequence IP packets.
  • the header compression module may generate an IP packet header of the merged sequence IP packet based on the size (or length) and checksum of the calculated sequence IP packet payload.
  • the IP packet header of the merged sequence IP packet may be generated by the IP repacking module.
  • the IP repacking module may merge the two IP packet payloads determined as the sequence IP packets into one IP packet payload (S19030).
  • the IP repacking module may merge based on the data structure of the UD I-frame, which is before being split into two sequence IP packets.
  • the IP packet header may include information of the data structure of the UD I-frame.
  • the input formatting module applies the IP repacking method to two sequence IP packets is an embodiment, and may be applied to two or more sequence IP packets.
  • the IP header, the UDP header, and the RTP header included in the IP packet header are embodiments, and are not limited thereto.
  • the value of the maximum transmission unit input to the IP repacking module may also be changed according to the designer's intention. have.
  • FIG. 20 is a table illustrating overhead sizes of packet headers according to data length when MTUs of IPv4 and IPv6 packets to which header compression is not applied are 1500, 8000, and 16000, respectively.
  • the unit of each number shown in the table is a byte, and the unit is omitted in the following description.
  • IPv6 has a larger value overhead than IPv4.
  • the IPv4 and IPv6 are the same as the MTU of 1500 and the overhead values are 48 and 68, respectively.
  • the overheads of IPv4 and IPv6 are constant at 48 and 68, respectively, when the data length is 1000 to 8000.
  • IPv4 and IPv6 are constant at 96 and 136, respectively.
  • the overheads of IPv4 and IPv6 are constant at 144 and 204 when the data length is 17000 to 20000.
  • the increase rate of the overhead size decreases as the size of the MTU increases.
  • FIG. 21 is a graph illustrating the table shown in FIG. 20.
  • the horizontal axis represents the length of an IP packet payload, that is, a data length, which can be included in one IP packet.
  • the vertical axis represents data overhead.
  • the overhead size is the same.
  • the increase rate of the overhead decreases as the MTU increases.
  • FIG. 22 is a table illustrating overhead sizes of packet headers according to data length when MTUs of IPv4 and IPv6 packets to which header compression is applied are 1500, 8000, and 16000, respectively.
  • the unit of each number shown in the table is a byte, and the unit is omitted in the following description.
  • IPv6 has a larger value overhead than IPv4.
  • the IPv4 and IPv6 are the same as the MTU of 1500 and the overhead values are 48 and 68, respectively. This is the same as the overhead value when header compression is not applied. However, the longer the data length is, the more the overhead value increases compared to the case where the MTU is 1500.
  • the overheads of IPv4 and IPv6 are constant at 48 and 68, respectively, when the data length is 1000 to 8000.
  • the overheads of IPv4 and IPv6 are constant at 56 and 74, respectively, when the data length is 9000 to 16000.
  • the overheads of IPv4 and IPv6 are constant at 68 and 80, respectively, when the data length is 17000 to 20000.
  • the overhead when header compression is applied has a smaller size than the overhead when header compression is not applied.
  • FIG. 23 is a graph illustrating the table shown in FIG. 22.
  • the horizontal axis represents the length of an IP packet payload, that is, a data length, which can be included in one IP packet.
  • the vertical axis represents data overhead.
  • the overhead size is the same.
  • the increase rate of the overhead decreases as the MTU increases.
  • the MTU extension value is the same, it can be seen that the size of the overhead when the header compression is applied is smaller than that when the header compression is not applied.
  • 24 is a diagram illustrating an output processor module 8300 of the apparatus for receiving broadcast signals according to another embodiment of the present invention.
  • the output processor module 8300 may perform a reverse process of various compression / signal processing processes applied by the transmitter to increase transmission efficiency.
  • the output processor module 8300 may include a BB frame header parser module, a header decompression module, an MTU reduction module, and an IP multiplexer module.
  • the output processor module of the broadcast signal receiving apparatus according to an embodiment of the present invention may perform a reverse process of the input formatting module of the broadcast transmitting apparatus according to an embodiment of the present invention.
  • the MTU reduction module may include a packet length check module and a packet splitting module.
  • the BB frame header parser module may separate a header from service data de-mapped and decoded in the form of a BB frame.
  • the BB frame header parser module may perform a process of separating the header inserted into the BB frame by the BB frame header insertion module 2030 of the transmitting apparatus.
  • the header de-compression module may restore the compressed header in such a manner that the header compression module of the transmitting apparatus deletes or reconstructs a duplicate header.
  • the MTU reduction module 24000 may include a packet length check module 24010 and a packet splitting module 2520.
  • the MTU reduction module may be used when the broadcast reception device according to an embodiment of the present invention retransmits an IP packet received through an Ethernet network or converts an IP packet received through an Ethernet network by a broadcast transmission device.
  • the packet length check module 24010 may determine whether to merge the IP packet input to the packet length check module based on the signaling information or the original MTU mode information included in the BB frame header.
  • the packet length check module may output the merged IP packet and the original MTU mode information to the packet splitting module 2520.
  • the packet splitting module 24020 may split the input IP packet based on the input original MTU mode information.
  • the packet length check module may calculate a cyclic redundancy check (CRC) and insert it into the divided IP packet.
  • CRC cyclic redundancy check
  • Modules included in the output processor module described above may be independently applied to IP packets for each DP.
  • IP packets processed and output independently for each DP may be input to an IP multiplexer (IP Mux) module.
  • IP Mux IP multiplexer
  • the IP multiplexer module may output the input IP packets in the form of an IP stream.
  • 25 is a flowchart of a broadcast signal transmission method according to an embodiment of the present invention.
  • the broadcast signal transmission apparatus may output at least one input stream to at least one data pipe.
  • the data pipe transmits at least one service or service component.
  • the service or service component transmitted through the data pipe may be referred to as service data.
  • the input stream input to the apparatus for transmitting broadcast signals according to an embodiment of the present invention may include at least one packet among IP, TS, and GS packets.
  • the IP packet may include an IP packet header and an IP packet payload.
  • the broadcast signal transmission apparatus may perform IP packet header compression when two or more fragmented IP packets are input to the broadcast signal transmission apparatus.
  • the broadcast signal transmission apparatus extracts two or more fragmented IP packets and merges the IP packet payloads included in the extracted fragmented IP packets to generate a merged IP packet. Can be.
  • the merged IP packet may include a merged IP packet header.
  • the broadcast signal transmission apparatus may generate a merged IP packet header based on the IP packet headers of the fragmented fragmented IP packet.
  • the size of the fragmented IP packet may be less than or equal to the MTU of the IP packet transmitted in the Ethernet network, that is, 1500 bytes.
  • the size of the merged IP packet may be larger than the size of each of the two or more fragmented IP packets to be merged.
  • the size of the merged IP packet may be larger than the MTU (1500 bytes) of the IP packet transmitted in the Ethernet network.
  • the apparatus for transmitting broadcast signals may encode service data (S25010).
  • the apparatus for transmitting broadcast signals may encode signaling data (S25020).
  • the signaling data may include a type of an IP packet, a length of an IP packet, an MTU size of an IP packet, and header compression of an IP packet.
  • Information indicating whether or not to perform may be included.
  • the apparatus for transmitting broadcast signals may generate at least one signal frame by mapping service data and signaling data (S25030).
  • the apparatus for transmitting broadcast signals may modulate the generated at least one signal frame by the OFDM scheme (S25040).
  • the apparatus for transmitting broadcast signals may transmit at least one broadcast signal modulated by the OFDM scheme. (S25050)
  • 26 is a flowchart of a broadcast signal receiving method according to an embodiment of the present invention.
  • FIG. 26 corresponds to a reverse process of the broadcast signal transmission method described with reference to FIG. 25.
  • the broadcast signal receiving apparatus may receive at least one broadcast signal (S26000).
  • the broadcast signal receiving apparatus may demodulate at least one or more broadcast signals received by the OFDM scheme (S26010).
  • the apparatus for receiving broadcast signals may separate at least one signal frame from the demodulated broadcast signal by the OFDM scheme.
  • the broadcast signal receiving apparatus may decode signaling data included in the separated signal frame.
  • the signaling data may include information indicating the type of the IP packet, the length of the IP packet, the MTU size of the IP packet, whether to perform header compression of the IP packet, and the like.
  • the apparatus for receiving broadcast signals may decode service data included in a separated signal frame. (S26040)
  • the broadcast signal receiving apparatus may output decoded service data.
  • the broadcast signal receiving apparatus may perform a reverse process of various compression / signal processing processes applied to increase transmission efficiency.
  • the broadcast signal receiving apparatus when the decoded service data includes the merged IP packet to which the IP packet header compression according to the above-described embodiment is applied, the broadcast signal receiving apparatus performs a header decompression to perform a plurality of merged IP packet headers. Can generate fragmented IP packet headers.
  • the merged IP packet payload may be divided into a plurality of fragmented IP packet payloads based on the information and signaling information included in the generated fragmented IP packet header.
  • the broadcast signal receiving apparatus may output a plurality of fragmented IP packets.
  • the plurality of fragmented IP packets may each include a fragmented IP packet header and a fragmented IP packet payload corresponding to the information included in the fragmented IP packet header.
  • the generated size of the fragmented IP packet may be smaller than 1500 bytes, which is an MTU size of an IP packet that can be transmitted in an Ethernet network.
  • Apparatus and method according to the present invention is not limited to the configuration and method of the embodiments described as described above, the above-described embodiments may be selectively all or part of each embodiment so that various modifications can be made It may be configured in combination.
  • the broadcast signal transmission / reception method of the present invention may be embodied as a processor-readable code on a processor-readable recording medium provided in a network device.
  • the processor-readable recording medium includes all kinds of recording devices that store data that can be read by the processor. Examples of the processor-readable recording medium include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage device, and the like, and may also be implemented in the form of a carrier wave such as transmission over the Internet. .
  • the processor-readable recording medium can also be distributed over network coupled computer systems so that the processor-readable code is stored and executed in a distributed fashion.
  • the present invention has industrial applicability in a series of industries related to a broadcast signal transmission method, a broadcast signal reception method, a broadcast signal transmission device, and a broadcast signal reception device.

Abstract

본 발명은 방송 신호를 전송하는 방법을 제공한다. 본 발명에 따른 방송 신호를 전송하는 방법은, 적어도 하나 이상의 입력 스트림(stream)들을 처리하여 적어도 하나 이상의 데이터 파이프(Data pipe)로 출력하는 인풋 포맷팅(input formatting) 단계; 상기 데이터 파이프의 서비스 데이터를 인코딩하는 단계; 시그널링 데이터를 인코딩하는 단계로서, 상기 시그널링 데이터는 상기 데이터 파이프를 통해 전송되는 상기 하나 이상의 서비스 데이터를 시그널링하는 정보를 포함하며; 상기 인코딩된 서비스 데이터 및 상기 인코딩된 시그널링 데이터를 매핑하여 적어도 하나 이상의 신호 프레임을 생성하는 단계; 상기 생성된 적어도 하나 이상의 신호 프레임을 OFDM (Orthogonal Frequency Division Multiplexing) 방식으로 변조하는 단계; 및 상기 변조된 적어도 하나 이상의 신호 프레임을 포함하는 방송 신호를 전송하는 단계를 포함할 수 있다.

Description

방송신호 송신방법, 방송신호 수신방법, 방송신호 송신장치, 방송신호 수신장치
본 발명은 방송신호 전송방법, 방송신호 수신방법, 방송신호 전송장치, 방송신호 수신장치에 관한 것이다.
아날로그 방송 신호에 대한 송출의 중단 시점이 다가오면서, 디지털 방송 신호를 송수신하기 위한 다양한 기술들이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호에 비해 대용량의 비디오/오디오 데이터를 포함할 수 있으며, 비디오/오디오 데이터 외에도 다양한 부가 데이터를 포함할 수 있다.
즉, 디지털 방송을 위한 디지털 방송 시스템은 HD(High Definition)급의 영상과 다채널의 음향 및 다양한 부가 서비스를 제공할 수 있다. 다만, 고용량의 데이터 전송을 위한 데이터 전송 효율, 송수신 네트워크의 강인성(robustness) 및 모바일 수신 장비를 고려한 네트워크의 유연성(flexibility)은 여전히 개선해야 하는 과제이다.
따라서 본 발명의 목적은 차세대 방송 서비스를 위한 방송 신호를 전송하고 수신할 수 있는 방송 신호 송신 장치, 방송 신호 수신 장치, 그리고 차세대 방송 서비스를 위한 방송 신호를 송신하고 수신하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 방송 신호를 송신하는 방법을 제공한다. 본 발명에 따른 방송 신호를 송신하는 방법은, 적어도 하나 이상의 입력 스트림(stream)들을 처리하여 적어도 하나 이상의 데이터 파이프(Data pipe)로 출력하는 인풋 포맷팅(input formatting) 단계로서, 상기 데이터 파이프는 적어도 하나 이상의 서비스 또는 서비스 컴포넌트(component)를 전송하며, 상기 입력 스트림들은 적어도 하나 이상의 IP 패킷(packet)을 포함하고, 상기 적어도 하나 이상의 IP 패킷은 IP 패킷 헤더(header)와 IP 패킷 페이로드(payload)를 포함하며, 상기 IP 패킷 헤더에 포함된 정보를 기반으로 상기 적어도 하나 이상의 IP 패킷이 프래그멘티드(fragmented) IP 패킷인 경우, IP 패킷 헤더 압축을 수행하는 단계를 포함하고; 상기 데이터 파이프의 서비스 데이터를 인코딩하는 단계; 시그널링 데이터를 인코딩하는 단계로서, 상기 시그널링 데이터는 상기 데이터 파이프를 통해 전송되는 상기 하나 이상의 서비스 데이터를 시그널링하는 정보를 포함하며; 상기 인코딩된 서비스 데이터 및 상기 인코딩된 시그널링 데이터를 매핑하여 적어도 하나 이상의 신호 프레임을 생성하는 단계; 상기 생성된 적어도 하나 이상의 신호 프레임을 OFDM (Orthogonal Frequency Division Multiplexing) 방식으로 변조하는 단계; 및 상기 변조된 적어도 하나 이상의 신호 프레임을 포함하는 방송 신호를 전송하는 단계를 포함할 수 있다.
다른 관점에서 본 발명은 상기 방송 신호를 송신하는 방법에 있어서, IP 패킷 헤더 압축을 수행하는 단계는, 적어도 둘 이상의 프래그멘티드 IP 패킷들을 추출하는 단계; 상기 추출된 프래그멘티드 IP 패킷들에 포함된 IP 패킷 페이로드들을 병합하여 병합 IP 패킷 페이로드를 생성하고, 상기 생성된 병합 IP 패킷 페이로드를 포함하는 병합 IP 패킷을 생성하는 단계; 및 상기 병합 IP 패킷은 상기 추출된 프래그멘티드 IP 패킷들에 포함된 각 IP 패킷 헤더들을 기반으로 생성된 병합 IP 패킷 헤더를 더 포함하는 방송 신호 송신 방법을 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 송신하는 방법에 있어서, IP 패킷 헤더들은 각각 IP(Internet Protocol) 헤더, UDP(User Datagram Protocol) 헤더, RTP(Real Time Protocol) 헤더 중 적어도 하나 이상을 포함하는 방송 신호 송신 방법을 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 송신하는 방법에 있어서, 병합 IP 패킷 페이로드의 크기는 상기 추출된 각 프래그멘티드 IP 패킷들의 페이로드의 크기보다 크고, 상기 추출된 각 프래그멘티드 IP 패킷들의 크기는 IP 패킷의 최대 전송 단위(MTU : Maximum Transmission Unit) 보다 작거나 같은 방송 신호 송신 방법을 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 송신하는 방법에 있어서, 시그널링 데이터는 상기 서비스 데이터가 포함하는 상기 적어도 하나 이상의 IP 패킷에 대한 정보를 포함하는 방송 신호 송신 방법을 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 송신하는 방법에 있어서, 시그널링 데이터는 상기 IP 패킷 헤더 압축을 수행하는 단계의 포함 여부를 지시하는 정보를 포함하는 방송 신호 송신 방법을 제공할 수 있다.
상기 목적을 달성하기 위하여 본 발명은 방송 신호를 수신하는 방법을 제공한다. 본 발명에 따른 방송 신호를 수신하는 방법은, 적어도 하나 이상의 방송 신호를 수신하는 단계; 상기 수신한 적어도 하나 이상의 방송 신호를 OFDM (Orthogonal Frequency Division Multiplexing) 방식으로 복조하는 단계; 상기 신호 프레임에 포함된 시그널링 데이터를 디코딩하는 단계로서, 상기 시그널링 데이터는 데이터 파이프를 통해 전송되는 상기 신호 프레임에 포함된 서비스 데이터를 시그널링하는 정보를 포함하며; 상기 복조된 적어도 하나 이상의 방송 신호로부터 적어도 하나 이상의 신호 프레임을 획득하는 단계로서, 상기 데이터 파이프는 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하며; 상기 데이터 파이프의 서비스 데이터를 디코딩하는 단계; 및 상기 디코딩된 서비스 데이터를 출력하는 단계로서, 상기 서비스 데이터가 병합 IP 패킷을 포함하는 경우,상기 병합 IP 패킷을 분할하는 IP 패킷 분할 단계를 포함하고; 상기 병합 IP 패킷은 병합 IP 패킷 헤더와 병합 IP 패킷 페이로드를 포함하며, 상기 병합 IP 패킷 페이로드는 적어도 둘 이상의 IP 패킷의 IP 패킷 페이로드들을 포함하는 방송 신호 수신 방법일 수 있다.
다른 관점에서 본 발명은 상기 방송 신호를 수신하는 방법에 있어서, IP 패킷 분할 단계는, 상기 병합 IP 패킷 헤더가 포함하는 정보와 상기 시그널링 데이터가 포함하는 정보를 기반으로 병합 IP 패킷을 적어도 둘 이상의 IP 패킷들로 분할하는 단계로서, 상기 적어도 둘 이상의 IP 패킷들은 각각 IP 패킷 헤더와 IP 패킷 페이로드를 포함하며, 상기 IP 패킷 헤더는 상기 병합 IP 패킷 헤더가 포함하는 정보와 상기 분할된 각 IP 패킷 페이로드의 정보를 기반으로 생성되는 방송 신호 수신 방법을 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 수신하는 방법에 있어서, 병합 IP 패킷 헤더는 IP(Internet Protocol) 헤더, UDP(User Datagram Protocol) 헤더, RTP(Real Time Protocol) 헤더 중 적어도 하나 이상을 포함하는 방송 신호 수신 방법을 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 수신하는 방법에 있어서, 분할된 둘 이상의 IP 패킷들의 크기는 IP 패킷의 최대 전송 단위(MTU)의 크기보다 작거나 같은 방송 신호 수신 방법을 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 수신하는 방법에 있어서, 시그널링 데이터는 상기 서비스 데이터가 포함하는 상기 적어도 하나 이상의 IP 패킷에 대한 정보를 포함하는 방송 신호 수신 방법을 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 수신하는 방법에 있어서, 시그널링 데이터는 상기 서비스 데이터가 상기 병합 IP 패킷 포함하는지 여부를 지시하는 정보를 포함하는 방송 신호 수신 방법을 제공할 수 있다.
상기 목적을 달성하기 위하여 본 발명은 방송신호 송신장치를 제공한다. 본 발명에 따른 방송신호 전송장치는, 적어도 하나 이상의 입력 스트림들을 처리하여 적어도 하나 이상의 데이터 파이프로 출력하는 인풋 포매터로서, 상기 데이터 파이프는 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하며, 상기 입력 스트림(stream)들은 적어도 하나 이상의 IP 패킷(packet)을 포함하고, 상기 적어도 하나 이상의 IP 패킷 은 IP 패킷 헤더(header)와 IP 패킷 페이로드(payload)를 포함하며, 상기 IP 패킷 헤더에 포함된 정보를 기반으로 상기 적어도 하나 이상의 IP 패킷이 프래그멘티드(fragmented) IP 패킷인 경우, IP 패킷 헤더 압축을 수행하고; 상기 데이터 파이프의 서비스 데이터를 인코딩하는 인코더; 시그널링 데이터를 인코딩하는 인코더로서, 상기 시그널링 데이터는 상기 데이터 파이프를 통해 전송되는 상기 하나 이상의 서비스 데이터를 시그널링하는 정보를 포함하며; 상기 인코딩된 서비스 데이터 및 상기 인코딩된 시그널링 데이터를 매핑하여 적어도 하나 이상의 신호 프레임을 생성하는 프레임 빌더; 상기 생성된 적어도 하나 이상의 신호 프레임을 OFDM (Orthogonal Frequency Division Multiplexing) 방식으로 변조하는 변조부; 및 상기 변조된 적어도 하나 이상의 신호 프레임을 포함하는 방송 신호를 전송하는 전송부를 포함할 수 있다.
다른 관점에서 본 발명은 상기 방송 신호를 송신하는 장치에 있어서, IP 패킷 헤더 압축 수행은, 적어도 둘 이상의 프래그멘티드 IP 패킷들을 추출하고, 상기 추출된 프래그멘티드 IP 패킷들에 포함된 IP 패킷 페이로드들을 병합하여 병합 IP 패킷 페이로드를 생성하고, 상기 생성된 병합 IP 패킷 페이로드를 포함하는 병합 IP 패킷을 생성하며, 상기 병합 IP 패킷은 상기 추출된 프래그멘티드 IP 패킷들에 포함된 각 IP 패킷 헤더들을 기반으로 생성된 병합 IP 패킷 헤더를 더 포함하는 방송 신호 송신 장치를 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 송신하는 장치에 있어서, IP 패킷 헤더들은 각각 IP(Internet Protocol) 헤더, UDP(User Datagram Protocol) 헤더, RTP(Real Time Protocol) 헤더 중 적어도 하나 이상을 포함하는 방송 신호 송신 장치를 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 송신하는 장치에 있어서, 병합된 IP 패킷 페이로드의 크기는 상기 추출된 프래그멘티드 IP 패킷들의 페이로드의 크기보다 크고, 상기 추출된 각 프래그멘티드 IP 패킷들은 IP 패킷의 최대 전송 단위(MTU)보다 작거나 같은 방송 신호 송신 장치를 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 송신하는 장치에 있어서, 시그널링 데이터는 상기 서비스 데이터가 포함하는 적어도 하나 이상의 IP 패킷에 대한 정보를 포함하는 방송 신호 송신 장치를 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송 신호를 전송하는 장치에 있어서, 시그널링 데이터는 상기 IP 패킷 헤더 압축을 수행하는 단계의 포함 여부를 지시하는 정보를 포함하는 방송 신호 송신 장치를 제공할 수 있다.
상기 목적을 달성하기 위하여 본 발명은 방송신호 수신장치를 제공한다. 본 발명에 따른 방송신호 수신장치는, 적어도 하나 이상의 방송 신호를 수신하는 수신부; 상기 수신한 적어도 하나 이상의 방송 신호를 OFDM (Orthogonal Frequency Division Multiplexing) 방식으로 복조하는 복조부; 상기 신호 프레임에 포함된 시그널링 데이터를 디코딩하는 디코더로서, 상기 시그널링 데이터는 데이터 파이프를 통해 전송되는 상기 신호 프레임에 포함된 서비스 데이터를 시그널링하는 정보를 포함하며; 상기 복조된 적어도 하나 이상의 방송 신호로부터 적어도 하나 이상의 신호 프레임을 획득하는 프레임 파서로서, 상기 데이터 파이프는 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하며; 상기 데이터 파이프의 서비스 데이터를 디코딩하는 디코더; 및 상기 디코딩된 서비스 데이터를 출력하는 단계로서, 상기 서비스 데이터가 병합 IP 패킷을 포함하는 경우, 상기 병합 IP 패킷을 분할하는 IP 패킷 분할하고; 상기 병합 IP 패킷은 병합 IP 패킷 헤더와 병합 IP 패킷 페이로드를 포함하며, 상기 병합 IP 패킷 페이로드는 적어도 둘 이상의 IP 패킷의 IP 패킷 페이로드들을 포함하는 방송 신호 수신 장치일 수 있다.
다른 관점에서 본 발명은 상기 방송신호 수신장치에 있어서, 상기 IP 패킷 분할은, 상기 병합 IP 패킷 헤더가 포함하는 정보와 상기 시그널링 데이터가 포함하는 정보를 기반으로 병합 IP 패킷을 적어도 둘 이상의 IP 패킷들로 분할하고, 상기 적어도 둘 이상의 IP 패킷들은 각각 IP 패킷 헤더와 IP 패킷 페이로드를 포함하며, 상기 IP 패킷 헤더는 상기 병합 IP 패킷 헤더가 포함하는 정보와 상기 분할된 각 IP 패킷 페이로드의 정보를 기반으로 생성되는 방송 신호 수신 장치를 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송신호 수신장치에 있어서, 병합 IP 패킷 헤더는 IP(Internet Protocol) 헤더, UDP(User Datagram Protocol) 헤더, RTP(Real Time Protocol) 헤더 중 적어도 하나 이상을 포함하는 방송 신호 수신 장치를 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송신호 수신장치에 있어서, 상기 분할된 둘 이상의 IP 패킷들의 크기는IP 패킷의 최대 전송 단위(MTU)의 크기보다 작거나 같은 방송 신호 수신 장치를 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송신호 수신장치에 있어서, 시그널링 데이터는 상기 서비스 데이터가 포함하는 상기 적어도 하나 이상의 IP 패킷에 대한 정보를 포함하는 방송 신호 수신 장치를 제공할 수 있다.
또 다른 관점에서 본 발명은 상기 방송신호 수신장치에 있어서, 시그널링 데이터는 상기 서비스 데이터가 상기 병합 IP 패킷을 포함하는지 여부를 지시하는 정보를 포함하는 방송 신호 수신 장치를 제공할 수 있다.
본 발명은 효율적인 방송신호 전송방법, 방송신호 수신방법, 방송신호 전송장치, 방송신호 수신장치를 제공할 수 있다.
또한, 본 발명은 데이터 전송 효율을 높이고 방송 신호 송수신의 강인성(Robustness)를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 동기화 & 복조 모듈을 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 16은 본 발명의 또 다른 실시예에 따른 방송 신호 송신 장치의 모드 어댑테이션 모듈을 나타낸 도면이다.
도 17은 이더넷 망을 통해 IP 패킷을 전송할 때, IP 패킷을 분할하는 예를 나타낸 도면이다.
도 18은 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈로 입력되는 IP 패킷((a), (b))과 인풋 포맷팅 모듈이 IP 리팩킹 방법을 수행하여 출력하는 IP 패킷(c)를 나타내는 도면이다.
도 19는 본 발명의 또 다른 실시예에 따른 IP 리팩킹 방법을 설명하는 플로우 차트이다.
도 20은 헤더 컴프레션이 적용되지 않은 IPv4, IPv6 패킷의 MTU가 각각 1500, 8000, 16000인 경우, 데이터 길이에 따른 패킷 헤더의 오버헤드크기를 비교하여 도시한 표이다.
도 21은 도 20에 도시된 표를 그래프로 도시한 도면이다.
도 22는 헤더 컴프레션이 적용된 IPv4, IPv6 패킷의 MTU가 각각 1500, 8000, 16000인 경우, 데이터 길이에 따른 패킷 헤더의 오버헤드크기를 비교하여 도시한 표이다.
도 23은 도 22에 도시된 표를 그래프로 도시한 도면이다
도 24는 본 발명의 또 다른 실시예에 따른 방송 신호 수신 장치의 아웃풋 프로세서 모듈(8300)을 나타낸 도면이다.
도 25는 본 발명의 일 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.
도 26은 본 발명의 일 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 아닌 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 함을 밝혀두고자 한다.
본 발명은 차세대 방송 서비스를 위한 방송 신호를 송수신 할 수 있는 장치 및 방법을 제공하기 위한 것이다. 본 발명의 일 실시예에 따른 차세대 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV(Ultra High Definition Television) 서비스등을 포함하는 개념이다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치 및 방법은 송신 대상인 서비스의 특성에 따라 지상파 방송 서비스를 위한 base profile, 모바일 방송 서비스를 위한 handheld profile 및 UHDTV 서비스를 위한 advanced profile로 카테고리화될 수 있다. 이 경우, base profile은 지상파 방송 서비스 및 모바일 방송 서비스 모두를 위한 profile을 의미하는 개념으로 사용될 수 있다. 이는 설계자 의도에 따라 변경 가능한 사항이다. 본 발명은 상술한 차세대 방송 서비스를 위한 방송 신호를 비MIMO(non-MIMO, Multi Input Multi Output) 방식 또는 MIMO 방식으로 처리하는 것을 일 실시예로 할 수 있다. 본 발명의 일 실시예에 따른 비MIMO 방식은 MISO (Multi Input Single Output), SISO (Single Input Single Output) 방식 등을 포함할 수 있다.
이하에서, MISO 또는 MIMO의 다중 안테나는 설명의 편의를 위해 2개의 안테나를 예로서 설명할 수 있으나, 이러한 본 발명의 설명은 2개 이상의 안테나를 사용하는 시스템에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100), 프레임 스트럭쳐 모듈(1200), 웨이브폼 제너레이션 모듈(1300) 및 시그널링 제너레이션 모듈(1400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.
도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 입력 신호로서 MPEG-TS 스트림(stream), IP 스트림(v4/v6) 그리고 제네릭 스트림(Generic stream, GS)을 입력받을 수 있다. 또한 입력 신호를 구성하는 각 스트림의 구성에 관한 부가 정보(management information)를 입력받고, 입력받은 부가 정보를 참조하여 최종적인 피지컬 레이어 시그날(physical layer signa)을 생성할 수 있다.
본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 입력된 스트림들을 코딩 및 변조를 수행하기 위한 기준 또는 서비스 및 서비스 컴포넌트 기준에 따라 나누어 복수의 로지컬 데이터 파이프(logical data pipes, 또는 데이터 파이프(data pipes, DP))로 생성할 수 있다. 데이터 파이프는 피지컬 레이어의 논리적 채널로서, 서비스 데이터 또는 관련된 메타데이터를 운반할 수 있다. 데이터 파이프는 하나 또는 복수개의 서비스, 또는 하나 또는 복수개의 서비스 컴포넌트(component) 를 운반할 수 있다. 또한 데이터 파이프(data pipe)를 통해 전송되는 데이터를 DP 데이터라 호칭할 수 있다.
또한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 생성된 각각의 데이터 파이프를 코딩 및 변조를 수행하기 위해 필요한 블록 단위로 나누고, 전송효율을 높이거나 스케쥴링을 하기 위해 필요한 일련의 과정들을 수행할 수 있다. 구체적인 내용은 후술한다.
본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 인풋 포맷팅 모듈(1000)으로부터 입력받은 각각의 데이터 파이프에 대해서 FEC(forward error correction) 인코딩을 수행하여 전송채널에서 발생할 수 있는 에러를 수신단에서 정정할 수 있도록 한다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 FEC 출력 비트 데이터에 대해서 심볼 데이터로 전환하고, 인터리빙을 수행하여 채널에 의한 버스트 에러(burst error)를 정정할 수 있다. 또한 도 1에 도시된 바와 같이 두 개 이상의 멀티플 안테나(multiple Tx antenna)를 통해 전송하기 위하여 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 처리한 데이터를 각 안테나 출력을 위한 데이터 패쓰(data path)로 나누어 출력할 수 있다.
본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 코딩 앤 모듈레이션 모듈(1100)에서 출력된 데이터를 신호 프레임에 매핑할 수 있다. 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 인풋 포맷팅 모듈(1000)에서 출력된 스케쥴링 정보를 이용하여 매핑을 수행할 수 있으며, 추가적인 디버시티 게인(gain)을 얻기 위하여 신호 프레임 내의 데이터에 대하여 인터리빙을 수행할 수 있다.
본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 프레임 스트럭쳐 모듈(1200)에서 출력된 신호 프레임들을 최종적으로 전송할 수 있는 형태의 신호로 변환시킬 수 있다. 이 경우, 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 전송 시스템의 감지(detection)를 위해 프리앰블 시그널(또는 프리앰블)을 삽입하고, 전송채널을 추정하여 왜곡을 보상할 수 있도록 리퍼런스 시그날(reference signal)을 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 다중 경로 수신에 따른 채널 딜레이 스프레드(channel delay spread)에 의한 영향을 상쇄시키기 위해서 가드 인터벌(guard interval)을 두고 해당 구간에 특정 시퀀스(sequence)를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 부가적으로 출력 신호의 피크-투-에버리지 파워 레이시오(peak-toaverage power ratio)와 같은 신호특성을 고려하여 효율적인 전송에 필요한 과정을 수행할 수 있다.
본 발명의 일 실시예에 따른 시그널링 제너레이션 모듈(1400)은 입력된 부가정보(management information) 및 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100) 및 프레임 스트럭쳐 모듈(1200)에서 발생된 정보를 이용하여 최종적인 시그널링 정보(physical layer signaling)을 생성한다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 시그널링 정보를 복호화하여 수신된 신호를 디코딩할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다. 따라서 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 서로 다른 서비스를 위한 신호들을 시간 영역에서 멀티플렉싱하여 전송할 수 있다.
도 2 내지 도 4는 도 1에서 설명한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)의 실시예를 나타낸 도면이다. 이하 각 도면에 대해 설명한다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 2는 인풋 신호가 싱글 인풋 스트림(single input stream)인 경우의 인풋 포맷팅 모듈을 나타낸다.
도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈은 모드 어댑테이션 모듈(2000)과 스트림 어댑테이션 모듈(2100)을 포함할 수 있다.
도 2에 도시된 바와 같이 모드 어댑테이션 모듈(2000)은 인풋 인터페이스 블록(2010), CRC-8 인코더 블록(2020) 및 BB 헤더 삽입(BB header insertion) 블록(2030)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
인풋 인터페이스 블록(2010)은 입력된 싱글 인풋 스트림을 추후 FEC(BCH/LDPC)를 수행하기 위한 BB 프레임(baseband(BB) frame) 길이 단위로 나눠서 출력할 수 있다.
CRC-8 인코더 블록(2020)은 각 BB 프레임 데이터에 대해서 CRC 인코딩을 수행하여 여분 데이터(redundancy data)를 추가할 수 있다.
이후, BB 헤더 삽입(BB header insertion) 블록(2030)은 모드 어댑테이션 타입(Mode Adaptation Type, (TS/GS/IP)), 유저 패킷 길이(User Packet Length), 데이터 필드 길이(Data Field Length), 유저 패킷 싱크 바이트(User Packet Sync Byte), 데이터 필드에서의 유저 패킷 싱크 바이트의 시작 주소(Start Address of User Packet Sync Byte in Data Field), 고효율 모드 인디케이터(High Efficiency Mode Indicator), 인풋 스트림 동기화 필드(Input Stream Synchronization Field) 등 정보를 포함하는 헤더를 BB 프레임에 삽입할 수 있다.
도 2에 도시된 바와 같이, 스트림 어댑테이션 모듈(2100)은 패딩 삽입(Padding insertion) 블록(2110) 및 BB 스크램블러(scrambler) 블록(2120)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
패딩 삽입(Padding insertion) 블록(2110)은 모드 어댑테이션 모듈(2000)로부터 입력받은 데이터가 FEC 인코딩에 필요한 입력 데이터 길이보다 작은 경우, 패딩 비트(padding bit)를 삽입하여 필요한 입력 데이터 길이를 가지도록 출력할 수 있다.
BB 스크램블러 블록(2120)은 입력된 비트 스트림(bit stream)을 수도 랜덤 바이너리 시퀀스(PRBS-Pseudo Random Binary Sequence)로 XOR연산을 하여 랜덤화(randomize)할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 2에 도시된 바와 같이, 인풋 포맷팅 모듈은 최종적으로 데이터 파이프를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 3은 인풋 신호가 멀티플 인풋 스트림(multiple input streams)인 경우의 인풋 포맷팅 모듈의 모드 어댑테이션 모듈을 나타낸 도면이다.
멀티플 인풋 스트림(multiple input streams)을 처리하기 위한 인풋 포맷팅 모듈의 모드 어댑테이션 모듈은 각 인풋 스트림을 독립적으로 처리할 수 있다.
도 3에 도시된 바와 같이, 멀티플 인풋 스트림을 각각 처리 하기 위한 모드 어댑테이션 모듈(3000)은 인풋 인터페이스 블록, 인풋 스트림 동기화(input stream synchronizer) 블록, 딜레이 보상(compensating delay) 블록, 널 패킷 제거(null packet deletion) 블록, CRC-8 인코더 블록 및 BB 헤더 삽입(BB header insertion) 블록을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
인풋 인터페이스 블록, CRC-8 인코더 블록 및 BB 헤더 삽입 블록의 동작들은 도 2에서 설명한 바와 같으므로 생략한다.
인풋 스트림 동기화 블록(3100)은 인풋 스트림 클락 리퍼런스(ISCR-Input Stream Clock Reference) 정보를 전송하여, 수신단에서 TS 혹은 GS 스트림을 복원하는데 필요한 타이밍정보를 삽입할 수 있다.
딜레이 보상 블록(3200)은 인풋 스트림 동기화 블록에 의해 발생된 타이밍정보와 함께 송신 장치의 데이터 처리에 따른 데이터 파이프간 딜레이가 발생한 경우, 수신 장치에서 동기를 맞출 수 있도록 입력 데이터를 지연시켜서 출력할 수 있다.
널 패킷 제거 블록(3300)은 불필요하게 전송될 입력 널 패킷을 제거하고, 제거된 위치에 따라 제거된 널 패킷의 개수를 삽입하여 전송할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
구체적으로 도 4는 인풋 신호가 멀티플 인풋 스트림(multiple input streams)인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈을 나타낸 도면이다.
본 발명의 일 실시예에 따른 멀티플 인풋 스트림인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈은 스케쥴러(scheduler)(4000), 1-프레임 딜레이 블록(4100), 인-밴드 시그날링 또는 패딩 삽입(In-band signaling or padding insertion) 블록(4200), 피지컬 레이어 시그날링 제너레이션(physical layer signaling generation) 블록(4300) 및 BB 스크램블러 블록(4400)을 포함할 수 있다. 이하 각 블록의 동작에 대해 설명한다.
스케쥴러(4000)는 듀얼 폴라리티(dual polarity)를 포함한 다중 안테나를 사용하는 MIMO 시스템을 위한 스케쥴링을 수행할 수 있다. 또한 스케쥴러(4000)는 도 1에서 설명한 코딩 & 모듈레이션 모듈 내의 비트 투 셀 디먹스(bit to cell demux) 블록, 셀 인터리버 블록, 타임 인터리버 블록 등 각 안테나 패쓰(antenna path)를 위한 신호 처리 블록들에 사용될 파라미터(parameter)들을 발생시킬 수 있다.
1-프레임 딜레이 블록(4100)은 데이터 파이프 내에 삽입될 인-밴드 시그날링(in-band signaling) 등을 위해서 다음 프레임에 대한 스케쥴링 정보가 현재 프레임에 전송될 수 있도록 입력 데이터를 하나의 전송 프레임만큼 지연시킬 수 있다.
인-밴드 시그날링 또는 패딩 삽입(In-band signaling or padding insertion) 블록(4200)은 한 개의 전송 프레임만큼 지연된 데이터에 지연되지 않은 피지컬 레이어 시그날링(physical layer signaling(PLS))-다이나믹 시그날링(dynamic signaling) 정보를 삽입할 수 있다. 이 경우, 인-밴드 시그날링 또는 패딩 삽입 블록(4200)은 패딩을 위한 공간이 있는 경우에 패딩 비트(padding bit)을 삽입하거나, 인-밴드 시그날링 정보를 패딩 공간에 삽입할 수 있다. 또한, 스케쥴러(4000)는 인-밴드 시그날링과 별개로 현재 프레임에 대한 피지컬 레이어 시그널링-다이나믹 시그날링 정보를 출력할 수 있다. 따라서 후술할 셀 매퍼(cell mapper)는 스케쥴러(4000)에서 출력한 스케쥴링 정보에 따라 입력 셀들을 매핑할 수 있다.
피지컬 레이어 시그날링 제너레이션 블록(4300)은 인-밴드 시그날링을 제외하고 전송 프레임의 프리앰블 심볼이나 분산(spreading)되어 데이터 심볼등에 전송될 피지컬 레이어 시그날링 데이터(physical layer signaling data)를 생성할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 피지컬 레이어 시그날링 데이터는 시그널링 정보로 호칭할 수 있다. 또한 본 발명의 일 실시예에 따른 피지컬 레이어 시그날링 데이터는 PLS-프리(PLS-pre) 정보와 PLS-포스트(PLS-post) 정보로 분리될 수 있다. PLS-프리 정보는 PLS-포스트 정보를 인코딩하는데 필요한 파라미터들과 스태틱 PLS 시그날링 데이터(static PLS signaling data)를 포함할 수 있으며, PLS-포스트 정보는 데이터 파이프를 인코딩하는데 필요한 파라미터를 포함할 수 있다. 상술한 데이터 파이프를 인코딩하는데 필요한 파라미터는 다시 스태틱 PLS 시그날링 데이터(static PLS signaling data) 및 다이나믹 PLS 시그날링 데이터(dynamic PLS signaling data)로 분리될 수 있다. 스태틱 PLS 시그날링 데이터는 수퍼 프레임에 포함된 모든 프레임에 공통적으로 적용될 수 있는 파라미터로 수퍼 프레임 단위로 변경될 수 있다. 다이나믹 PLS 시그날링 데이터는 수퍼 프레임에 포함된 프레임마다 다르게 적용될 수 있는 파라미터로, 프레임 단위로 변경될 수 있다. 따라서 수신 장치는 PLS-프리 정보를 디코딩하여 PLS-포스트 정보를 획득하고, PLS-포스트 정보를 디코딩하여 원하는 데이터 파이프를 디코딩할 수 있다.
BB 스크램블러 블록(4400)은 최종적으로 웨이브폼 제너레이션(waveform generation) 블록의 출력 신호의 PAPR 값이 낮아지도록 수도 랜덤 바이너리 시퀀스(PRBS) 를 발생시켜서 입력 비트열과 XOR을 수행하여 출력할 수 있다. 도 4에 도시된 바와 같이 BB 스크램블러 블록(4400)의 스크램블링은 데이터 파이프와 피지컬 레이어 시그날링모두에 대해 적용될 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 4에 도시된 바와 같이, 스트림 어댑테이션 모듈은 최종적으로 각 데이터 파이프를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 5의 코딩 앤 모듈레이션 모듈은 도 1에서 설명한 코딩 앤 모듈레이션 모듈(1100)의 일 실시예에 해당한다.
상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다.
즉, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치가 제공하고자 하는 서비스의 특성에 따라 QoS (quality of service)가 다르기 때문에 각 서비스에 대응하는 데이터가 처리되는 방식이 달라져야 한다. 따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 입력된 데이터 파이프들에 대하여 각각의 패쓰(path)별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 결과적으로 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 각 데이터 파이프를 통해 전송하는 서비스나 서비스 컴포넌트(component)별로 QoS를 조절할 수 있다.
따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 SISO 방식을 위한 제 1 블록(5000), MISO 방식을 위한 제 2 블록(5100), MIMO 방식을 위한 제 3 블록(5200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(5300)을 포함할 수 있다. 도 5에 도시된 코딩 앤 모듈레이션 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 제 1 블록(5000) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 2 블록(5100) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 3 블록(5200) 및 제 4 블록(5300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.
이하 각 블록에 대해 설명한다.
제 1 블록(5000)은 입력된 데이터 파이프를 SISO 처리하기 위한 블록으로 FEC 인코더 블록(5010), 비트 인터리버 블록(5020), 비트 투 셀 디먹스(bit to cell demux) 블록(5030), 성상도 매퍼(constellation mapper) 블록(5040), 셀 인터리버(cell interleaver) 블록(5050) 및 타임 인터리버(time interleaver) 블록(5060)을 포함할 수 있다.
FEC 인코더 블록(5010)은 입력된 데이터 파이프에 대하여 BCH 인코딩과 LDPC 인코딩을 수행하여 여분(redundancy)을 추가하고, 전송채널상의 오류를 수신단에서 정정할 수 있다.
비트 인터리버 블록(5020)은 FEC 인코딩이 수행된 데이터의 비트열을 인터리빙 규칙(interleaving rule)에 의해서 인터리빙하여 전송채널 중에 발생할 수 있는 버스트 에러(burst error)에 대해 강인성을 갖도록 처리할 수 있다. 따라서 QAM 심볼에 딥 페이딩(deep fading)혹은 이레이셔(erasure)가 가해진 경우, 각 QAM 심볼에는 인터리빙된 비트들이 매핑되어 있으므로 전체 코드워드 비트(codeword bit)들 중에서 연속된 비트들에 오류가 발생하는 것을 막을 수 있다.
비트 투 셀 디먹스 블록(5030)은 입력된 비트열의 순서와 성상도 매핑 규칙(constellation mapping rule)을 모두 고려하여 FEC 블락 내 각 비트들이 적절한 강건성(robustness)을 갖고 전송될 수 있도록 입력 비트열의 순서를 결정하여 출력할 수 있다.
성상도 매퍼(Constellation mapper) 블록(5040)은 입력된 비트 워드(bit word)를 하나의 성상도(constellation)에 매핑할 수 있다. 이 경우 성상도 매퍼 블록은 추가적으로 로테이션 & Q-딜레이(rotation & Q-delay)를 수행할 수 있다. 즉, 성상도 매퍼 블록은 입력된 성상도들을 회전각(rotation angle)에 따라 회전시킨 후에 In-phase 성분과 Quadrature-phase 성분으로 나눈 후에 Quadrature-phase 성분만을 임의의 값으로 딜레이시킬 수 있다. 이후 페어(pair) 된 I 성분과 Q 성분을 이용해서 새로운 성상도로 다시 매핑할 수 있다.
셀 인터리버 블록(5050)은 한 개의 FEC 블락에 해당하는 셀들을 랜덤하게 섞어서 출력하여, 각 FEC 블락에 해당하는 셀들이 각 FEC 블락마다 서로 다른 순서로 출력할 수 있다.
타임 인터리버 블록(5060)은 여러 개의 FEC 블락에 속하는 셀들을 서로 섞어서 출력할 수 있다. 따라서 각 FEC 블락의 셀들은 타임 인터리빙 뎁쓰(depth)만큼의 구간 내에 분산되어 전송되므로 디버시티 게인을 획득할 수 있다.
제 2 블록(5100)은 입력된 데이터 파이프를 MISO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 1 블록(5000)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스(bit to cell demux) 블록, 성상도 매퍼(constellation mapper) 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MISO 프로세싱 블록(5110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(5100)은 제 1 블록(5000)과 마찬가지로 입력부터 타임 인터리버까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.
MISO 프로세싱 블록(5110)은 입력된 일련의 셀들에 대해서 전송 디버시티(transmit diversity)를 주는 MISO 인코딩 매트릭스에 따라 인코딩을 수행하고, MISO 처리된 데이터를 두 개의 패쓰(path)를 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MISO 프로세싱은 OSTBC(orthogonal space time block coding)/OSFBC (orthogonal space frequency block coding, 일명 알라모티 코딩(Alamouti coding))을 포함할 수 있다.
제 3 블록(5200)은 입력된 데이터 파이프를 MIMO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 2 블록(5100)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 성상도 매퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MIMO 프로세싱 블록(5220)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다.
즉, 제 3 블록(5200)의 경우, FEC 인코더 블록 및 비트 인터리버 블록은 제 1 및 2 블록(5000, 5100)과 구체적인 기능은 다르지만 기본적인 역할은 동일하다.
비트 투 셀 디먹스 블록(5210)은 MIMO 프로세싱의 입력 개수와 동일한 개수의 출력 비트열을 생성하여 MIMO 프로세싱을 위한 MIMO 패쓰(path)를 통해 출력할 수 있다. 이 경우, 비트 투 셀 디먹스 블록(5210)은 LDPC와 MIMO 프로세싱의 특성을 고려하여 수신단의 디코딩 성능을 최적화하도록 설계될 수 있다.
성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 역시 구체적인 기능은 다를 수 있지만 기본적인 역할은 제 1 및 2 블록(5000, 5100)에서 설명한 바와 동일하다. 또한 도 5에 도시된 바와 같이, 성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 비트 투 셀 디먹스 블록에서 출력된 출력 비트열을 처리하기 위하여, MIMO 프로세싱을 위한 MIMO 패쓰(path)의 개수만큼 존재할 수 있다. 이 경우, 성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 각 패쓰(path)들을 통해 입력되는 데이터들에 대하여 각각 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.
MIMO 프로세싱 블록(5220)은 입력된 두 개의 입력 셀에 대해서 MIMO 인코딩 매트릭스를 사용하여 MIMO 프로세싱을 수행하고 MIMO 프로세싱 된 데이터를 두 개의 패쓰(path)를 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MIMO 인코딩 매트릭스는 스페이셜 멀티플렉싱(spatial multiplexing), 골든 코드(Golden code), 풀-레이트 풀-디버시티 코드(Full-rate full diversity code), 선형 분산 코드(Linear dispersion code) 등을 포함할 수 있다.
제 4 블록(5300)은 PLS 프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 프로세싱을 수행할 수 있다.
제 4 블록(5300)에 포함된 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 및 MISO 프로세싱 블록 등은 상술한 제 2 블록(5100)에 포함된 블록들과 구체적인 기능은 다를 수 있지만 기본적인 역할은 동일하다.
제 4 블록(5300)에 포함된 쇼튼/펑쳐드(Shortened/punctured) FEC 인코더 블록(5310)은 입력 데이터의 길이가 FEC 인코딩을 수행하는데 필요한 길이보다 짧은 경우를 대비한 PLS 패쓰(path)를 위한 FEC 인코딩 방식을 사용하여 PLS 데이터를 처리할 수 있다. 구체적으로, 쇼튼/펑쳐드(Shortened/punctured) FEC 인코더 블록은 입력 비트열에 대해서 BCH 인코딩을 수행하고, 이후 노말 LDPC 인코딩에 필요한 입력 비트열의 길이만큼 제로 패딩(zero padding)을 하고, LDPC 인코딩을 한 후에 패딩한 제로(zero)를 제거하여 효율적 코드레이트(effective code rate)가 데이터 파이프보다 같거나 낮도록 패리티 비트(parity bit)을 펑쳐링(puncturing)할 수 있다.
상술한 제 1 블록(5000) 내지 제 4 블록(5300)에 포함된 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 5에 도시된 바와 같이, 코딩 앤 모듈레이션 모듈은 최종적으로 각 패쓰(path)별로 처리된 데이터 파이프, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 6에 도시된 프레임 스트럭쳐 모듈은 도 1에서 설명한 프레임 스트럭쳐 모듈(1200)의 일 실시예에 해당한다.
본 발명의 일 실시예에 따른 프레임 스트럭쳐 블록은 적어도 하나 이상의 셀 매퍼(cell-mapper)(6000), 적어도 하나 이상의 딜레이 보상(delay compensation) 모듈(6100) 및 적어도 하나 이상의 블락 인터리버(block interleaver)(6200)을 포함할 수 있다. 셀 매퍼(6000), 딜레이 보상 모듈(6100) 및 블락 인터리버(6200)의 개수는 설계자의 의도에 따라 변경 가능하다. 이하 각 모듈의 동작을 중심으로 설명한다.
셀 매퍼(6000)는 코딩 앤 모듈레이션 모듈로부터 출력된 SISO 또는 MISO 또는 MIMO 처리된 데이터 파이프에 대응하는 셀들, 데이터 파이프간 공통으로 적용될 수 있는 커먼 데이터(common data)에 대응하는 셀들, PLS-프리/포스트 정보에 대응하는 셀들을 스케쥴링 정보에 따라 신호 프레임에 할당(allocation) 할 수 있다. 커먼 데이터는 전부 또는 일부의 데이터 파이프간에 공통으로 적용될 수 있는 시그널링 정보를 의미하며, 특정 데이터 파이프를 통해 전송될 수 있다. 커먼 데이터를 전송하는 데이터 파이프를 커먼 데이터 파이프라 호칭할 수 있으며 이는 설계자의 의도에 따라 변경 가능하다.
본 발명의 일 실시예에 따른 송신 장치가 2개의 출력 안테나를 사용하고, 상술한 MISO 프로세싱에서 알라모티 코딩(Alamouti coding)을 사용하는 경우, 알라모티 인코딩에 의한 직교성(orthogonality)를 유지하기 위해서 셀 매퍼(6000)는 페어-와이즈 셀 매핑(pair-wise cell mapping)을 수행할 수 있다. 즉, 셀 매퍼(6000)는 입력 셀들에 대해서 연속된 두 개의 셀을 하나의 단위로 처리하여 프레임에 매핑할 수 있다. 따라서 각 안테나의 출력 패쓰(path)에 해당하는 입력 패쓰(path) 내의 페어된 셀(paired cell)은 전송 프레임 내 서로 인접한 위치에 할당될 수 있다.
딜레이 보상 블록(6100)은 다음 전송 프레임에 대한 입력 PLS 데이터 셀을 한 프레임만큼 딜레이하여 현재 전송 프레임에 해당하는 PLS 데이터를 획득할 수 있다. 이 경우, 현재 프레임의 PLS 데이터는 현재 신호 프레임 내의 프리앰블 파트를 통해 전송될 수 있으며, 다음 신호 프레임에 대한 PLS 데이터는 현재 신호 프레임 내의 프리앰블 파트 또는 현재 신호 프레임의 각 데이터 파이프내의 인-밴드 시그날링을 통해서 전송될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
블락 인터리버(6200)는 신호 프레임의 단위가 되는 전송 블락 내의 셀들을 인터리빙함으로써 추가적인 디버시티 게인을 획득할 수 있다. 또한 블락 인터리버(6200)는 상술한 페어-와이즈 셀 매핑(pair-wise cell mapping)이 수행된 경우, 입력 셀들에 대해서 연속된 두 개의 셀을 하나의 단위로 처리하여 인터리빙을 수행할 수 있다. 따라서 블락 인터리버(6200)에서 출력 되는 셀들은 동일한 두 개의 연속된 셀들이 될 수 있다.
페어-와이즈 매핑(pair-wise mapping) 및 페어-와이즈 인터리빙(pair-wise interleaving)이 수행되는 경우, 적어도 하나 이상의 셀 매퍼와 적어도 하나 이상의 블락 인터리버는 각각의 패쓰(path)를 통해 입력되는 데이터에 대해서 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 7에 도시된 웨이브폼 제너레이션 모듈은 도 1에서 설명한 웨이브폼 제너레이션 모듈(1300)의 일 실시예에 해당한다.
본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈에서 출력된 신호 프레임들을 입력받고 출력하기 위한 안테나의 개수만큼 신호 프레임들을 변조하여 전송할 수 있다.
구체적으로 도 7에 도시된 웨이브폼 제너레이션 모듈은 m 개의 Tx 안테나를 사용하는 송신 장치의 웨이브폼 제너레이션 모듈의 실시예로서, m개의 패쓰(path)만큼 입력된 프레임을 변조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(7000)의 동작을 중심으로 설명한다.
첫번째 처리 블록(7000)은 리퍼런스 시그널 삽입 & PAPR 리덕션(reference signal insertion & PAPR reduction) 블록(7100), 역-웨이브폼 변환(Inverse waveform transform) 블록(7200), PAPR 리덕션 인 타임(PAPR reduction in time) 블록(7300), 가드 시퀀스 삽입(Guard sequence insertion) 블록(7400), 프리앰블 삽입(preamble insertion) 블록(7500), 웨이브폼 프로세싱(waveform processing) 블록(7600), 기타 시스템 삽입(other system insertion) 블록(7700) 및 디지털-아날로그 컨버터(DAC, Digital Analog Conveter) 블록(7800)을 포함할 수 있다.
리퍼런스 시그널 삽입 & PAPR 리덕션 블록(7100)은 각 시그날 블락마다 정해진 위치에 리퍼런스 시그날들을 삽입하고, 시간 영역(time domain)에서의 PAPR 값을 낮추기 위해서 PAPR 리덕션 스킴을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템인 경우, 리퍼런스 시그널 삽입 & PAPR 리덕션 블록(7100)은 액티브 서브 캐리어(active subcarrier) 일부를 사용하지 않고 보존(reserve)하는 방법을 사용할 수 있다. 또한 리퍼런스 시그널 삽입 & PAPR 리덕션 블록(7100)은 방송 송수신 시스템에 따라 PAPR 리덕션 스킴을 선택적 피쳐(optional feature)으로서 사용하지 않을 수도 있다.
역-웨이브폼 변환 블록(7200)은 전송채널의 특성과 시스템 구조를 고려하여 전송효율 및 유연성(flexibility)이 향상되는 방식으로 입력 신호를 변환하여 출력할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우 역-웨이브폼 변환 블록(7200)은 역-FFT 동작(Inverse FFT operation)을 사용하여 주파수 영역의 신호를 시간 영역으로 변환하는 방식을 사용할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템(single carrier system)인 경우, 역-웨이브폼 변환 블록은 웨이브폼 제너레이션 모듈 내에서 사용되지 않을 수도 있다.
PAPR 리덕션 인 타임 블록(7300)은 입력된 신호에 대해서 시간영역에서 PAPR를 낮추기 위한 방법을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, PAPR 리덕션 인 타임 블록(7300)은 간단하게 피크 진폭(peak amplitude)을 클리핑(clipping)하는 방법을 사용할 수도 있다. 또한 PAPR 리덕션 인 타임 블록(7300)은 선택적 피쳐(optional feature)로 본 발명의 일 실시예에 따른 방송 송수신 시스템에 따라 사용되지 않을 수도 있다.
가드 시퀀스 삽입 블록(7400)은 전송채널의 딜레이 분산(delay spread)에 의한 영향을 최소화하기 위해서 인접한 시그날 블락간에 가드 인터벌을 두고, 필요한 경우 특정 시퀀스를 삽입할 수 있다. 따라서 수신 장치는 동기화나 채널추정을 용이하게 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 가드 시퀀스 삽입 블록(7400)은 OFDM 심볼의 가드 인터벌구간에 사이클릭 프리픽스(cyclic prefix)를 삽입할 수도 있다.
프리앰블 삽입 블록(7500)은 수신 장치가 타겟 시스템 시그날(target system signal)을 빠르고 효율적으로 감지(detection)할 수 있도록 송수신 장치간 약속된 알려진 타입(known type)의 시그날(프리앰블 또는 프리앰블 심볼)을 전송 신호에 삽입할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 프리앰블 삽입 블록(7500)은 여러 개의 OFDM 심볼로 구성된 신호 프레임을 정의하고, 매 신호 프레임의 시작 부분에 프리앰블을 삽입할 수 있다. 즉, 프리앰블은 기본적 PLS 데이터를 운반할 수 있고, 프리앰블은 프레임의 시작부분에 위치할 수 있다.
웨이브폼 프로세싱 블록(7600)은 입력 베이스밴드 시그날(baseband signal)에 대해서 채널의 전송특성에 맞도록 웨이브폼 프로세싱을 수행할 수 있다. 웨이브폼 프로세싱 블록(7600)은 일 실시예로서 전송신호의 대역 외 방출(out-of-band emission)의 기준을 얻기 위해 SRRC(square-root-raised cosine) 필터링을 수행하는 방식을 사용할 수도 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템(multi-carrier system)인 경우, 웨이브폼 프로세싱 블록(7600)은 사용되지 않을 수도 있다.
기타 시스템 삽입 블록(7700)은 동일한 RF 시그날 대역폭 내에 서로 다른 두 개 이상의 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 함께 전송할 수 있도록 복수의 방송 송수신 시스템의 신호들을 시간 영역에서 멀티플렉싱할 수 있다. 이 경우 서로 다른 두 개 이상의 시스템이란 서로 다른 방송 서비스를 전송하는 시스템을 의미한다. 서로 다른 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 의미할 수 있다. 또한 각 방송 서비스와 관련된 데이터는 서로 다른 프레임을 통해 전송될 수 있다.
디지털-아날로그 컨버터 블록(7800)은 입력 디지털 신호를 아날로그 신호로 변환하여 출력할 수 있다. 디지털-아날로그 컨버터 블록(7800)에서 출력된 신호는 m 개의 출력 안테나를 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 전송 안테나는 수직 또는 수평 폴라리티(vertical or horizontal polarity)를 가질 수 있다.
또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 도 1에서 설명한 차세대 방송 서비스를 위한 송신 장치에 대응될 수 있다. 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 동기화 & 복조(synchronization & demodulation) 모듈(8000), 프레임 파싱(frame parsing) 모듈(8100), 디매핑 & 디코딩 모듈(8200), 아웃풋 프로세서(8300) 및 시그날링 디코딩 모듈(8400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.
동기화 & 복조 모듈(8000)은 블록은 m개의 수신 안테나를 통해 입력 신호를 수신하고, 수신 장치에 대응하는 시스템에 대한 시그날 감지(signal detection)과 동기화(synchronization)를 수행하고, 송신단에서 수행한 방식의 역과정에 해당하는 복조(demodulation)를 수행할 수 있다.
프레임 파싱 모듈(8100)은 입력된 신호 프레임에 대해 파싱하고 사용자가 선택한 서비스를 전송하는 데이터를 추출할 수 있다. 프레임 파싱 모듈(8100)은 송신 장치에서 인터리빙을 수행한 경우, 이에 대한 역과정으로서 디인터리빙을 수행할 수 있다. 이 경우, 추출해야 할 신호 및 데이터의 위치는 시그날링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 송신 장치에서 수행한 스케쥴링 정보 등을 복원하여 획득할 수 있다.
디매핑 & 디코딩 모듈(8200)은 입력 신호를 비트 영역 데이터(bit domain data)로 변환한 이후에 필요한 경우에 디인터리빙 과정을 수행할 수 있다. 디매핑 & 디코딩 모듈(8200)은 전송 효율을 위해 적용된 매핑에 대해 디-매핑을 수행하고, 전송채널 중에 발생된 에러에 대해서 디코딩을 통해 에러 정정을 수행할 수 있다. 이 경우, 디매핑 & 디코딩 모듈(8200)은 시그날링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 디매핑과 디코딩에 필요한 전송 파라미터들을 획득할 수 있다.
아웃풋 프로세서(8300)는 송신 장치에서 전송효율을 높이기 위해 적용한 다양한 압축/신호처리 과정의 역과정을 수행할 수 있다. 이 경우, 아웃풋 프로세서(8300)는 시그날링 디코딩 모듈(8400)에서 출력된 데이터로부터 필요한 제어 정보를 획득할 수 있다. 아웃풋 프로세서(8300)의 최종 출력은 송신 장치에 입력된 신호에 해당하며, MPEG-TS, IP 스트림 (v4 or v6) 및 제네릭 스트림(generic stream)이 될 수 있다.
시그날링 디코딩 모듈(8400)은 복조된 신호로부터 PLS 정보를 획득할 수 있다. 상술한 바와 같이, 프레임 파싱 모듈(8100), 디매핑 & 디코딩 모듈(8200) 및 아웃풋 프로세서(8300)는 시그날링 디코딩 모듈(8400)에서 출력된 데이터를 이용하여 해당 모듈의 기능을 수행할 수 있다.
도 9는 본 발명의 일 실시예에 따른 동기화 & 복조(synchronization & demodulation) 모듈을 나타낸 도면이다.
도 9에 도시된 동기화 & 복조 모듈은 도 8에서 설명한 동기화 & 복조 모듈의 일 실시예에 해당한다. 또한 도 9에 도시된 동기화 & 복조 모듈은 도 7에서 설명한 웨이브폼 제너레이션 모듈의 역동작을 수행할 수 있다.
도 9에 도시된 바와 같이 본 발명의 일 실시예에 따른 동기화 & 복조 모듈은 m 개의 Rx 안테나를 사용하는 수신 장치의 동기화 & 복조 모듈의 실시예로서, m개의 패쓰(path)만큼 입력된 신호를 복조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(9000)의 동작을 중심으로 설명한다.
첫번째 처리 블록(9000)은 튜너(9100), 아날로그-디지털 컨버터(ADC) 블록(9200), 프리앰블 디텍터(preamble dectector)(9300), 가드 시퀀스 디텍터(guard sequence detector)(9400), 웨이브폼 변환(waveform transmform) 블록(9500), 타임/프리퀀시 동기화(Time/freq sync) 블록(9600), 리퍼런스 시그날 디텍터(Reference signal detector)(9700), 채널 이퀄라이저(Channel equalizer)(9800) 및 역-웨이브폼 변환(Inverse waveform transform) 블록(9900)을 포함할 수 있다.
튜너(9100)는 원하는 주파수 대역을 선택하고 수신한 신호의 크기를 보상하여 아날로그-디지털 컨버터(ADC) 블록(9200)으로 출력할 수 있다.
아날로그-디지털 컨버터(ADC) 블록(9200)은 튜너(9100)에서 출력된 신호를 디지털 신호로 변환할 수 있다.
프리앰블 디텍터 (9300)는 디지털 신호에 대해 수신 장치에 대응하는 시스템 의 신호인지 여부를 확인하기 위하여 프리앰블(또는 프리앰블 신호 또는 프리앰블 심볼)을 디텍팅 할 수 있다. 이 경우, 프리앰블 디텍터(9300)는 프리엠블을 통해 수신되는 기본적인 전송 파라미터(transmission parameter) 들을 복호할 수 있다.
가드 시퀀스 디텍터 (9400)는 디지털 신호 내의 가드 시퀀스를 디텍팅할 수 있다. 타임/프리퀀시 동기화 블록(9600)은 디텍팅된 가드 시퀀스를 이용하여 타임/프리퀀시 동기화를 수행할 수 있으며, 채널 이퀄라이저(9800)는 디텍팅된 가드 시퀀스를 이용하여 수신/복원된 시퀀스를 통해서 채널을 추정할 수 있다.
웨이브폼 변환 블록(9500)은 송신측에서 역-웨이브폼 변환이 수행되었을 경우 이에 대한 역변환 과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티-캐리어 시스템(multi-carrier system)인 경우, 웨이브폼 변 블록(9500)은 FFT 변환과정을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글-캐리어 시스템(single carrier system) 같은 경우, 수신된 시간영역의 신호가 주파수 영역에서 처리하기 위해서 사용되거나, 시간영역에서 모두 처리되는 경우, 웨이브폼 변 블록(9500)은 사용되지 않을 수 있다.
타임/프리퀀시 동기화 블록(9600)은 프리앰블 디텍터(9300), 가드 시퀀스 디텍터(9400), 리퍼런스 시그날 디텍터(9700)의 출력 데이터를 수신하고, 검출된 신호에 대해서 가드 시퀀스 감지(guard sequence detection), 블락 윈도우 포지셔닝(block window positioning)을 포함하는 시간 동기화 및 캐리어 주파수 동기화를 수행할 수 있다. 이때, 주파수 동기화를 위해서 타임/프리퀀시 동기화 블록(9600)은 웨이브폼 변 블록(9500)의 출력 신호를 피드백하여 사용할 수 있다.
리퍼런스 시그날 디텍터(9700)는 수신된 리퍼런스 시그날을 검출할 수 있다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 동기화를 수행하거나 채널 이스티메이션(channel estimation)을 수행할 수 있다.
채널 이퀄라이저(9800)는 가드 시퀀스나 리퍼런스 시그날로부터 각 전송 안테나로부터 각 수신 안테나까지의 전송채널을 추정하고, 추정된 채널을 이용하여 각 수신 데이터에 대한 채널 보상(equalization)을 수행할 수 있다.
역-웨이브폼 변환 블록(9900)은 동기 및 채널추정/보상을 효율적으로 수행하기 위해서 웨이브폼 변 블록(9500)이 웨이브폼 변환을 수행한 경우, 다시 원래의 수신 데이터 영역으로 복원해주는 역할을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템인 경우, 웨이브폼 변환 블록(9500)은 동기/채널추정/보상을 주파수 영역에서 수행하기 위해서 FFT를 수행할 수 있으며, 역-웨이브폼 변환 블록(9900)은 채널보상이 완료된 신호에 대해 IFFT를 수행함으로서 전송된 데이터 심볼을 복원할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 역-웨이브폼 변환 블록(9900)은 사용되지 않을 수도 있다.
또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 10에 도시된 프레임 파싱 모듈은 도 8에서 설명한 프레임 파싱 모듈의 일 실시예에 해당한다. 또한 도 10에 도시된 프레임 파싱 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈의 역동작을 수행할 수 있다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프레임 파싱 모듈은 적어도 하나 이상의 블락 인터리버(10000) 및 적어도 하나 이상의 셀 디매퍼(10100)을 포함할 수 있다.
블락 인터리버(10000)는 m 개 수신안테나의 각 데이터 패쓰(path)로 입력되어 동기화 & 복조 모듈에서 처리된 데이터에 대하여, 각 시그날 블락 단위로 데이터에 대한 디인터리빙을 수행할 수 있다. 이 경우, 도 8에서 설명한 바와 같이, 송신측에서 페어-와이즈 인터리빙(pair-wise interleaving)이 수행된 경우, 블락 인터리버(10000)는 각 입력 패쓰(path)에 대해서 연속된 두 개의 데이터를 하나의 페어(pair)로 처리할 수 있다. 따라서 블락 인터리버(10000)는 디인터리빙을 수행한 경우에도 연속된 두개의 출력 데이터를 출력할 수 있다. 또한 블락 인터리버(10000)는 송신단에서 수행한 인터리빙 과정의 역과정을 수행하여 원래의 데이터 순서대로 출력할 수 있다.
셀 디매퍼(10100)는 수신된 신호 프레임으로부터 커먼 데이터(common data)에 대응하는 셀들과 데이터 파이프에 대응하는 셀들 및 PLS 데이터에 대응하는 셀들을 추출할 수 있다. 필요한 경우, 셀 디매퍼(10100)는 여러 개의 부분으로 분산되어 전송된 데이터들을 합하여(merge) 하나의 스트림으로 출력할 수 있다. 또한 도 6에서 설명한 바와 같이 송신단에서 두 개의 연속된 셀 입력 데이터가 하나의 페어로 처리되어 매핑된 경우, 셀 디매퍼(10100)는 이에 해당하는 역과정으로 연속된 두개의 입력 셀들을 하나의 단위로 처리하는 페어-와이즈 셀 디매핑(pair-wise cell demapping)을 수행할 수 있다.
또한 셀 디매퍼(10100)는 현재 프레임을 통해 수신한 PLS 시그날링 데이터에 대해서, 각각 PLS-프리 & PLS-포스트 데이터로서 모두 추출하여 출력할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 11은 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 11에 도시된 디매핑 & 디코딩 모듈은 도 8에서 설명한 디매핑 & 디코딩 모듈의 일 실시예에 해당한다. 또한 도 11에 도시된 디매핑 & 디코딩 모듈은 도 5에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 송신 장치의 코딩 앤 모듈레이션 모듈은 입력된 데이터 파이프들에 대하여 각각의 패쓰(path)별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 따라서 도 11에 도시된 디매핑 & 디코딩 모듈 역시 송신 장치에 대응하여 프레임 파서에서 출력된 데이터를 각각 SISO, MISO, MIMO 처리하기 위한 블록들을 포함할 수 잇다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈은 SISO 방식을 위한 제 1 블록(11000), MISO 방식을 위한 제 2 블록(11100), MIMO 방식을 위한 제 3 블록(11200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(11300)을 포함할 수 있다. 도 11에 도시된 디매핑 & 디코딩 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 디매핑 & 디코딩 모듈은 제 1 블록(11000)및 제 4 블록(11300)만을 포함할 수도 있고, 제 2 블록(11100) 및 제 4 블록(11300)만을 포함할 수도 있고, 제 3 블록(11200) 및 제 4 블록(11300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 디매핑 & 디코딩 모듈은 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.
이하 각 블록에 대해 설명한다.
제 1 블록(11000)은 입력된 데이터 파이프를 SISO 처리하기 위한 블록으로 타임 디-인터리버(time de-ineterleaver) 블록(11010), 셀 디-인터리버(cell de-interleaver) 블록(11020), 성상도 디-매퍼(constellation demapper) 블록(11030), 셀 투 비트 먹스(cell to bit mux) 블록(11040), 비트 디-인터리버(bit de-interleaver) 블록(11050) 및 FEC 디코더 블록(11060)을 포함할 수 있다.
타임 디-인터리버 블록(11010)은 도 5에서 설명한 타임 인터리버 블록(5060)의 역과정을 수행할 수 있다. 즉, 타임 디-인터리버 블록(11010)은 시간 영역에서 인터리빙된 입력 심볼을 원래의 위치로 디인터리빙할 수 있다.
셀 디-인터리버 블록(11020)은 도 5에서 설명한 셀 인터리버 블록(5050)의 역과정을 수행할 수 있다. 즉, 셀 디-인터리버 블록(11020)은 하나의 FEC 블록내에서 분산(spreading)된 셀들의 위치를 원래의 위치로 디인터리빙 할 수 있다.
성상도 디-매퍼 블록(11030)은 도 5에서 설명한 성상도 매퍼 블록(5040)의 역과정을 수행할 수 있다. 즉, 성상도 디-매퍼 블록(11030)은 심볼 영역(symbol domain)의 입력 신호를 비트 영역(bit domain)의 데이터로 디매핑할 수 있다. 또한, 성상도 디-매퍼 블록(11030)은 하드 디시젼(hard decision)을 수행하여 디시젼된 비트 데이터를 출력할 수도 있고, 소프트 디시젼(soft decision) 값이나 혹은 확률적인 값에 해당하는 각 비트의 LLR(Log-likelihood ratio)을 출력할 수 있다. 만약 송신단에서 추가적인 디버시티 게인을 얻기 위해 성상도 회전(rotated constellation)을 적용한 경우, 성상도 디-매퍼 블록(11030)은 이에 상응하는 2-디멘션 LLR 디매핑을 수행할 수 있다. 이때 성상도 디-매퍼 블록(11030)은 LLR을 계산할 때 송신 장치에서 I 또는 Q 성분에 대해서 수행된 딜레이 값을 보상할 수 있도록 계산을 수행할 수 있다.
셀 투 비트 먹스 블록(11040)은 도 5에서 설명한 비트 투 셀 디먹스 블록(5030)의 역과정을 수행할 수 있다. 즉, 셀 투 비트 먹스 블록(11040)은 비트 투 셀 디먹스 블록(5030)에서 매핑된 비트 데이터들을 원래의 비트 스트림 형태로 복원할 수 있다.
비트 디-인터리버 블록(11050)은 도 5에서 설명한 비트 인터리버 블록(5020)의 역과정을 수행할 수 있다. 즉, 비트 디-인터리버 블록(11050)은 셀 투 비트 먹스 블록(11040)에서 출력된 비트 스트림을 원래의 순서대로 디인터리빙할 수 있다.
FEC 디코더 블록(11060)은 도 5에서 설명한 FEC 인코더 블록(5010)의 역과정을 수행할 수 있다. 즉, FEC 디코더 블록(11060)은 LDPC 디코딩과 BCH 디코딩을 수행하여 전송채널상 발생된 에러를 정정할 수 있다.
제 2 블록(11100)은 입력된 데이터 파이프를 MISO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 1 블록(11000)과 동일하게 타임 디-인터리버 블록, 셀 디-인터리버 블록, 성상도 디-매퍼 블록, 셀 투 비트 먹스 블록, 비트 디-인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MISO 디코딩 블록(11110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(11100)은 제 1 블록(11000)과 마찬가지로 타임 디인터리버부터 출력까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.
MISO 디코딩 블록(11110)은 도 5에서 설명한 MISO 프로세싱 블록(5110)의역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 STBC를 사용한 시스템인 경우, MISO 디코딩 블록(11110)은 알라모티(Alamouti) 디코딩을 수행할 수 있다.
제 3 블록(11200)은 입력된 데이터 파이프를 MIMO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 2 블록(11100) 과 동일하게 타임 디-인터리버 블록, 셀 디-인터리버 블록, 성상도 디-매퍼 블록, 셀 투 비트 먹스 블록, 비트 디-인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MIMO 디코딩 블록(11210)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다. 제 3 블록(11200)에 포함된 타임 디-인터리버, 셀 디-인터리버, 성상도 디-매퍼, 셀 투 비트 먹스, 비트 디-인터리버 블록들의 동작은 제 1 내지 제 2 블록(11000-11100)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.
MIMO 디코딩 블록(11210)은 m개의 수신 안테나 입력 신호에 대해서 셀 디인터리버의 출력 데이터를 입력으로 받고, 도 5에서 설명한 MIMO 프로세싱 블록(5220)의 역과정으로서 MIMO 디코딩을 수행할 수 있다. MIMO 디코딩 블록(11210)은 최고의 복호화 성능을 얻기 위해서 맥시멈 라이클후드(Maximum likelihood) 디코딩을 수행하거나, 복잡도를 감소시킨 스피어(Sphere) 디코딩을 수행할 수 있다. 또는 MIMO 디코딩 블록(11210)은 MMSE 디텍션을 수행하거나 되풀이(iterative) 디코딩을 함께 결합 수행하여 향상된 디코딩 성능을 확보할 수 있다.
제 4 블록(11300)은 PLS 프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 디코딩을 수행할 수 있다. 제 4 블록(11300)은 도 5에서 설명한 제 4 블록(5300)의 역과정을 수행할 수 있다.
제 4 블록(11300)에 포함된 타임 디인터리버, 셀 디-인터리버, 성상도 디-매퍼, 셀 투 비트 먹스, 비트 디-인터리버 블록들의 동작은 제 1 내지 제 3 블록(11000-11200)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.
제 4 블록(11300)에 포함된 쇼튼/펑쳐드(Shortened/Punctured) FEC 디코더(11310)는 도 5에서 설명한 쇼튼/펑쳐드(Shortened/punctured) FEC 인코더 블록(5310)의 역과정을 수행할 수 있다. 즉, 쇼튼/펑쳐드(Shortened/Punctured) FEC 디코더(11310)는 PLS 데이터의 길이에 따라 쇼트닝/펑쳐링되어 수신된 데이터에 대해서 디-쇼트닝(de-shortening)과 디-펑쳐링(de-puncturing)을 수행한 후에 FEC 디코딩을 수행할 수 있다. 이 경우, 데이터 파이프에 사용된 FEC 디코더를 동일하게 PLS에도 사용할 수 있으므로, PLS만을 위한 별도의 FEC 디코더 하드웨어가 필요하지 않으므로 시스템 설계가 용이하고 효율적인 코딩이 가능하다는 장점이 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈은 각 패쓰(path) 별로 처리된 데이터 파이프 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.
도 12내지 도 13은 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 12에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 12에 도시된 아웃풋 프로세서는 디매핑 & 디코딩 모듈로부터 출력된 싱글 데이터 파이프를 수신하여 싱글 아웃풋 스트림을 출력하기 위한 것으로, 도 2에서 설명한 인풋 포맷팅 모듈의 역동작을 수행할 수 있다.
도 12에 도시된 아웃풋 프로세서는 BB 스크램블러 블록(12000), 패딩 제거(Padding removal) 블록(12100), CRC-8 디코더 블록(12200) 및 BB 프레임 프로세서 블록(12300)을 포함할 수 있다.
BB 스크램블러 블록(12000)은 입력된 비트 스트림에 대해서 송신단에서 사용한 것과 동일한 PRBS를 발생시켜서 비트열과 XOR하여 디스크램블링을 수행할 수 있다.
패딩 제거 블록(12100)은 송신단에서 필요에 따라 삽입된 패딩 비트(padding bit)를 제거할 수 있다.
CRC-8 디코더 블록(12200)은 패딩 제거 블록(12100)으로부터 입력받은 비트 스트림에 대해서 CRC 디코딩을 수행하여 블락 에러(block error)를 체크할 수 있다.
BB 프레임 프로세서 블록(12300)은 BB 프레임 헤더에 전송된 정보를 디코딩하고 디코딩된 정보를 이용하여 MPEG-TS, IP 스트림(v4 or v6) 또는 제네릭 스트림(Generic stream)을 복원할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 13에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 13에 도시된 아웃풋 프로세서는 디매핑 & 디코딩 모듈로부터 출력된 멀티플 데이터 파이프(multiple data pipes)를 수신하는 경우에 해당한다. 멀티플 데이터 파이프에 대한 디코딩은 복수의 데이터 파이프에 공통으로 적용될 수 있는 커먼 데이터 및 이와 연관된 데이터 파이프를 합하여(merge) 디코딩하는 경우 또는 수신 장치가 여러 개의 서비스 혹은 서비스 컴포넌트 (스케일러블 비디오 서비스(scalable video service)를 포함)를 동시에 디코딩하는 경우를 포함할 수 있다.
도 13에 도시된 아웃풋 프로세서는 도 12에서 설명한 아웃풋 프로세서의 경우와 마찬가지로 BB 디스크램블러 블록, 패딩 제거 블록, CRC-8 디코더 블록 및 BB 프레임 프로세서 블록을 포함할 수 있다, 각 블록들은 도 12에서 설명한 블록들의 동작과 구체적인 동작은 다를 수 있으나 기본적인 역할은 동일하다.
도 13에 도시된 아웃풋 프로세서에 포함된 디-지터 버퍼(De-jitter buffer) 블록(13000)은 멀티플 데이터 파이프간의 동기화(sync)를 위해서 송신단에서 임의로 삽입된 딜레이를 복원된 TTO (time to output) 파라미터에 따라 보상할 수 있다.
또한 널 패킷 삽입 블록(13100)은 복원된 DNP (deleted null packet) 정보를 참고하여 스트림 내 제거된 널 패킷을 복원할 수 있으며, 커먼 데이터를 출력할 수 있다.
TS 클락 재생성(TS clock regeneration) 블록(13200)은 ISCR(Input Stream Time Reference) 정보를 기준으로 출력 패킷의 상세한 시간동기를 복원할 수 있다.
TS 재결합(TS recombining) 블록(13300)은 널 패킷 삽입 블록(13100)에서 출력된 커먼 데이터 및 이와 관련된 데이터 파이프들을 재결합(recombining)하여 원래의 MPEG-TS, IP 스트림 (v4 or v6) 혹은 제네릭 스트림(Generic stream)으로 복원하여 출력할 수 있다. TTO, DNP, ISCR 정보는 모두 BB 프레임 헤더를 통해 획득될 수 있다.
인-밴드 시그날링 디코더 블록(13400)은 데이터 파이프의 각 FEC 프레임내 패딩 비트 필드(padding bit field)를 통해서 전송되는 인-밴드 피지컬 레이어 시그날링 정보를 복원하여 출력할 수 있다.
도 13에 도시된 아웃풋 프로세서는 PLS-프리 패쓰(path)와 PLS-포스트 패쓰(path)에 따라 입력되는 PLS-프리 정보 및 PLS-포스트 정보를 각각 BB 디스크램블링을 하고 디스크램블링된 데이터에 대해 디코딩을 수행하여 원래의 PLS 데이터를 복원할 수 있다. 복원된 PLS 데이터는 수신 장치 내의 시스템 컨트롤러(system controller)에 전달되며, 시스템 컨트롤러는 수신 장치의 동기화 & 복조 모듈, 프레임 파싱 모듈, 디매핑 & 디코딩 모듈 및 아웃풋 프로세서 모듈에 필요한 파라미터를 공급할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 1 및 5에서 설명한 코딩 앤 모듈레이션 모듈의 다른 실시예에 해당한다.
도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 5에서 설명한 바와 같이, 각 데이터 파이프를 통해 전송하는 서비스나 서비스 컴포넌트 별로 QoS를 조절하기 위하여, 모듈은 SISO 방식을 위한 제 1 블록(14000), MISO 방식을 위한 제 2 블록(14100), MIMO 방식을 위한 제 3 블록(14200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(14300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 14에 도시된 제 1 블록 내지 제 4 블록(14000-14300)은 도 5에서 설명한 제 1 블록 내지 제 4 블록(5000-5300)과 거의 동일한 블록들을 포함하고 있다.
하지만, 제 1 블록 내지 제 3 블록(14000-14200)에 포함된 성상도 매퍼 블록(14010)의 기능이 도 5의 제 1 블록 내지 제 3 블록(5000-5200)에 포함된 성상도 매퍼 블록(5040)의 기능과 다르다는 점, 제 1 블록 내지 제 4 블록(14000-14300)의 셀 인터리버 및 타임 인터리버 사이에 로테이션 & I/Q 인터리버(rotation & I/Q interleaver) 블록(14020)이 포함되어 있다는 점 및 MIMO 방식을 위한 제 3 블록(14200)의 구성이 도 5에 도시된 MIMO 방식을 위한 제 3 블록(5200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 5와 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.
도 14에 도시된 성상도 매퍼 블록(14010)은 입력된 비트워드(bit word)를 컴플렉스 심볼(complex symbol)로 매핑할 수 있다. 다만, 도 5에 도시된 성상도 매퍼 블록(5040)과는 달리 성상도 회전(constellation rotation)을 수행하지 않을 수 있다. 도 14에 도시된 성상도 매퍼 블록(14010)은 상술한 바와 같이 제 1 블록 내지 제 3 블록(14000-14200)에 공통적으로 적용될 수 있다.
로테이션 & I/Q 인터리버 블록(14020)은 셀 인터리버에서 출력된 셀 인터리빙이 된 데이터의 각 콤플렉스 심볼의 In-phase와 Quadrature-phase 성분들을 독립적으로 인터리빙하여 심볼 단위로 출력할 수 있다. 로테이션 & I/Q 인터리버 블록(14020)의 입력 데이 터 및 출력 심볼의 개수는 2개 이상이며 이는 설계자의 의도에 따라 변경 가능하다. 또한 로테이션 & I/Q 인터리버 블록(14020)은 in-phase 성분에 대해서는 인터리빙을 수행하지 않을 수도 있다.
로테이션 & I/Q 인터리버 블록(14020)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(14000-14300)에 공통적으로 적용될 수 있다. 이 경우, 로테이션 & I/Q 인터리버 블록(14020)이 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(14300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.
MIMO 방식을 위한 제 3 블록(14200)은 도 14에 도시된 바와 같이, Q-블락 인터리버 블록(14210) 및 콤플렉스 심볼 제너레이터(complex symbol generator) 블록(14220)을 포함할 수 있다.
Q-블락 인터리버 블록(14210)은 FEC 인코더로부터 입력받은 FEC 인코딩이 수행된 FEC 블락의 패리티 파트(parity part)에 대해 퍼뮤테이션(permutation)을 수행할 수 있다. 이를 통해 LDPC H 매트릭스의 패리티 파트를 인포메이션 파트(information part)와 동일하게 사이클릭 구조(cyclic structure)로 만들수 있다. Q-블락 인터리버 블록(14210)은 LDPC H 매트릭스의 Q 사이즈를 갖는 출력 비트블락(bit block)들의 순서를 퍼뮤테이션한 뒤, 로우-컬럼 블락(row-column block) 인터리빙을 수행하여 최종 비트열을 생성하여 출력할 수 있다.
컴플렉스 심볼 제네레이터(complex symbol generator) 블록(14220)은 Q-블락 인터리버 블록(14210)에서 출력된 비트 열들을 입력받고, 콤플렉스 심볼으로 매핑하여 출력할 수 있다. 이 경우, 컴플렉스 심볼 제네레이터 블록(14220)은 적어도 두개의 경로를 통해 심볼들을 출력할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 14에 도시된 바와 같이 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈은 각 패쓰(path)별로 처리된 데이터 파이프, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 15에 도시된 디매핑 & 디코딩 모듈은 도 8 및 도 11에서 설명한 디매핑 & 디코딩 모듈의 다른 실시예에 해당한다. 또한 도 15에 도시된 디매핑 & 디코딩 모듈은 도 14에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.
도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈은 SISO 방식을 위한 제 1 블록(15000), MISO 방식을 위한 제 2 블록(15100), MIMO 방식을 위한 제 3 블록(15200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(15300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 15에 도시된 제 1 블록 내지 제 4 블록(15000-15300)은 도 11에서 설명한 제 1 블록 내지 제 4 블록(11000-11300)과 거의 동일한 블록들을 포함하고 있다.
하지만, 제 1 블록 내지 제 4 블록(15000-15300)의 타임 디-인터리버 및 셀 디-인터리버 사이에 I/Q 디-인터리버 & 디-로테이션(I/Q de-interleaver & de-rotation) 블록 (15010)이 포함되어 있다는 점, 제 1 블록 내지 제 3 블록(15000-15200)에 포함된 성상도 디-매퍼 블록(15020)의 기능이 도 11의 제 1 블록 내지 제 3 블록(11000-11200)에 포함된 성상도 매퍼 블록(11030)의 기능과 다르다는 점 및 MIMO 방식을 위한 제 3 블록(15200)의 구성이 도 11에 도시된 MIMO 방식을 위한 제 3 블록(11200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 11과 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.
I/Q 디-인터리버 & 디-로테이션 블록(15010)은 도 14에서 설명한 로테이션 & I/Q 인터리버 블록(14020)의 역과정을 수행할 수 있다. 즉, I/Q 디-인터리버 & 디-로테이션 블록(15010)은 송신단에서 I/Q 인터리빙되어 전송된 I 및 Q 성분들에 대해 각각 디인터리빙 수행할 수 있으며, 복원된 I/Q 성분을 갖는 콤플렉스 심볼을 다시 디-로테이션하여 출력할 수 있다.
I/Q 디-인터리버 & 디-로테이션 블록(15010)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(15000-15300)에 공통적으로 적용될 수 있다. 이 경우, I/Q 디-인터리버 & 디-로테이션 블록(15010)이 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(15300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.
성상도 디-매퍼 블록(15020)은 도 14에서 설명한 성상도 매퍼 블록(14010)의 역과정을 수행할 수 있다. 즉, 성상도 디-매퍼 블록(15020)은 디-로테이션을 수행하지 않고, 셀 디인터리빙된 데이터들에 대하여 디매핑을 수행할 수 있다.
MIMO 방식을 위한 제 3 블록(15200)은 도 15에 도시된 바와 같이, 컴플렉스 심볼 파싱(complex symbol parsing) 블록(15210) 및 Q-블락 디인터리버(Q-block deinterleaver) 블록(15220)을 포함할 수 있다.
컴플렉스 심볼 파싱 블록(15210)은 도 14에서 설명한 콤플렉스 심볼 제네레이터 블록(14220)의 역과정을 수행할 수 있다. 즉, 콤플렉스 데이터 심볼을 파싱하고, 비트 데이터로 디매핑하여 출력할 수 있다. 이 경우, 컴플렉스 심볼 파싱 블록(15210)은 적어도 두개의 경로를 통해 콤플렉스 데이터 심볼들을 입력받을 수 있다.
Q-블락 디인터리버 블록(15220)은 도 14에서 설명한 Q-블락 인터리버 블록(14210)의 역과정을 수행할 수 있다. 즉, Q-블락 디인터리버 블록(15220)은 로우-컬럼(row-column) 디인터리빙에 의해서 Q 사이즈 블락들을 복원한 뒤, 퍼뮤테이션된 각 블럭들의 순서를 원래의 순서대로 복원한 후, 패리티 디인터리빙을 통해서 패리티 비트(parity bit)들의 위치를 원래대로 복원하여 출력할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈은 각 패쓰(path) 별로 처리된 데이터 파이프 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.
도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈은 모드 어댑테이션 모듈(2000)과 스트림 어댑테이션 모듈(2100)을 포함할 수 있다.
도 2에 도시된 바와 같이 모드 어댑테이션 모듈(2000)은 인풋 인터페이스(input interface) 블록(2010), CRC-8 인코더(CRC-8 encoder) 블록(2020) 및 BB 헤더 인설션(header insertion) 블록(2030)을 포함할 수 있다. 각 블록의 구체적인 동작은 상술한 내용과 동일하다.
이하, 입력 스트림이 인풋 포맷팅 모듈(1000)로 입력되는 경우, 모드 어댑테이션 모듈(2000)의 구체적인 동작을 설명한다.
본 발명의 일 실시예에 따른 모드 어댑테이션 모듈(2000)은 입력된 스트림들을 코딩 (coding) 및 모듈레이션(modulation)을 수행하기 위한 기준 또는 서비스 및 서비스 컴포넌트 기준에 따라 분할하여 출력할 수 있다. 모드 어댑테이션 모듈(2000)은 서비스 또는 서비스 컴포넌트 별로 분할된 각 데이터 스트림을 복수의 데이터 파이프(DP: Data pipe)를 통해 스트림 어댑테이션 모듈(2100)로 전송할 수 있다.
본 발명의 일 실시예에 따른 모드 어댑테이션 모듈로 입력될 수 있는 스트림은 IP 스트림을 포함할 수 있다. IP 스트림은 다양한 크기의 IP 데이터그램 패킷(IP datagram packet)을 포함할 수 있다. IP 데이터그램 패킷은 IP 패킷 헤더를 포함할 수 있다.
일반적으로 이더넷(Ethernet) 망을 통해 전송되는 IP 패킷의 최대 전송 단위(MTU: Maximum Transmission unit)는 1500바이트(byte)로 설정될 수 있다. 차세대 방송 서비스를 위한 방송 신호의 크기가 증가함에 따라 IP 패킷의 MTU를 초과하는 경우가 발생할 수 있다. 이 경우, 방송 신호를 이더넷 망을 통해 IP 패킷으로 전송하기 위해 방송국이나 서버는 방송 신호를 IP 패킷의 MTU크기(1500바이트)를 기반으로 분할하여 전송할 수 있다. 분할된 IP 패킷의 크기는 MTU 크기와 같거나 작을 수 있다. 하나의 방송 신호를 복수 개의 IP 패킷으로 분할하는 경우, 각 IP 패킷의 헤더에 포함되는 정보가 중복 전송될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 이더넷 망을 통해 전송된 복수의 IP 패킷이 입력될 때, 효율적인 전송을 위해 IP 패킷 헤더를 압축할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 복수의 IP 패킷이 입력될 때, MTU를 확장하여 복수의 IP 패킷을 병합하여 하나의 IP 패킷을 생성할 수 있다. 따라서 복수의 IP 패킷 헤더가 하나의 병합 IP 패킷 헤더로 재구성되어 IP 헤더의 오버헤드가 감소될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 방송 수신 장치가 방송 신호 송신 장치로 입력된 복수의 IP 패킷의 형태로 복원할 수 있도록 입력된 복수의 IP 패킷의 MTU 값을 전송할 수 있다.
도 16는 본 발명의 또 다른 실시예에 따른 방송 신호 송신 장치의 모드 어댑테이션 모듈을 나타낸 도면이다.
(a)는 입력 스트림이 IP 스트림인 경우에 적용될 수 있는 모드 어댑테이션 모듈을 나타낸 도면이다.
(b)는 입력 스트림이 IP 스트림인 경우에 적용될 수 있는 모드 어댑테이션 모듈의 IP 리팩킹(IP repacking) 모듈(16000)을 나타낸 도면이다.
본 발명의 또 다른 실시예에 따른 모드 어댑테이션 모듈은 단수 또는 복수의 입력 IP 스트림을 DP들을 통해 전송되는 서비스 또는 서비스 컴포넌트단위로 역다중화할 수 있다.
이하 인풋 포맷팅 모듈의 모드 어댑테이션 모듈을 설명한다.
(a) 본 발명의 실시예에 따른 방송 신호 송신 장치의 인풋 포맷팅(Input formatting) 모듈(1000)은 앞서 상술한 바와 같이 하나 이상의 IP 스트림(v4/v6)을 입력받을 수 있다.
도 3에서 상술한 인풋 포맷팅 모듈의 모드 어댑테이션 모듈(2000)은 프리-프로세싱(Pre-processing) 모듈, IP 리팩킹(IP repacking) 모듈(16000), 입력 인터페이스(Input interface) 모듈, 헤더 컴프레션(Header Compression) 모듈, BB-프레임 헤더 인설션(BB-frame header insertion) 모듈을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다. BB 프레임 헤더 인설션 모듈과 입력 인터페이스 모듈의 동작은 각각 도 2와 도 3에서 상술한 바와 동일하므로 생략한다.
프리-프로세싱(Pre-processing) 모듈은 방송 신호 송신 장치로 입력된 복수의 IP 스트림을 서비스 데이터 또는 서비스 컴포넌트(비디오, 오디오 등) 데이터로 분할(Splitting)하여 출력할 수 있다. 프리-프로세싱 모듈에서 분할된 서비스 데이터 또는 서비스 컴포넌트 데이터는 DP별로 각각 IP 리팩킹 모듈(16000)에 입력될 수 있다.
이하, IP 리팩킹(IP repacking) 모듈(16000)의 구체적인 동작을 설명한다.
(b) IP 리팩킹(IP repacking) 모듈(16000)은 컨시퀀스 패킷 체크(Consequence Packet Check) 모듈(16010)과 패킷 병합(Packet Merge) 모듈(16020)을 포함할 수 있다.
컨시퀀스 패킷 체크 모듈(16010)은 DP별로 서비스 데이터 또는 서비스 컴포넌트 데이터와 MTU 확장 값(MTU extension value)을 프리-프로세싱 모듈로부터 입력받을 수 있다. 컨시퀀스 패킷 체크 모듈(16010)이 입력받는 MTU 확장 값은 8000바이트(byte), 16000바이트(byte)일 수 있다. 상술한 MTU 확장 값은 일 실시예에 불과하며 설계자의 의도에 따라 적절한 값으로 변경될 수 있다.
컨시퀀스 패킷 체크 모듈은 컨시퀀스 패킷 체크 모듈로 입력된 서비스 데이터 또는 서비스 컴포넌트 데이터가 컨시퀀스 패킷인지 판단할 수 있다. 컨시퀀스 패킷이란, 동일한 서비스 또는 동일한 서비스 컴포넌트를 전송하는 2 이상의 IP 패킷을 의미한다. 컨시퀀스 패킷은 방송국에서 용량이 큰 데이터(예를 들어, HDTV, UDTV급 비디오 컴포넌트 데이터)를 이더넷 망을 통해 IP 패킷 형태로 전송할 때 생성된다.
컨시퀀스 패킷 생성의 구체적인 예와 컨시퀀스 패킷 모듈이 입력된 서비스 데이터 또는 서비스 컴포넌트 데이터가 컨시퀀스 패킷인지 판단하는 구체적인 방법은 후술한다. 컨시퀀스 패킷들 중 IP 헤더를 포함하는 패킷을 컨시퀀스 IP 패킷이라고 호칭할 수 있다. 본발명의 일실시예에 따른 인풋 포맷팅 모듈로 입력되는 컨시퀀스 IP 패킷은 프래그멘트티드(fragmented) IP 패킷으로 호칭 될 수 있다.
패킷 병합 모듈(16020)은 컨시퀀스 패킷 체크 모듈(16010)이 컨시퀀스 패킷으로 판단한 IP 패킷들의 IP 패킷 페이로드를 병합할 수 있다. 병합된 IP 패킷 페이로드의 크기는 컨시퀀스 패킷 체트 모듈이 입력된 MTU 확장 값을 기반으로 결정할 수 있다.
본 발명의 또 다른 실시예에 따른 헤더 컴프레션(Header Compression) 모듈(16030)은 전송 효율을 증가시키기 위해 입력 스트림에 포함된 패킷 헤더 압축을 수행할 수 있다. 헤더 컴프레션 모듈(16030)은 수신기가 노운 타입(known type)의 신호(본 실시예에서는 IP 패킷 헤더)를 중복 수신하지 않도록 하기 위해 전송단에서 중복되는 동일한 IP 패킷 헤더를 제거하여 헤더 압축을 할 수 있다. 또는 헤더 컴프레션 모듈(16030)은 컨시퀀스 IP 패킷들의 헤더들을 하나의 IP 패킷 헤더로 재구성하여 헤더 압축을 할 수 있다. IP 패킷 헤더들을 재구성하는 방법은 후술한다.
프리 프로세싱 모듈에서 출력되어 컨시퀀스 패킷 체크 모듈로 입력되는 MTU 확장값과 프리 프로세싱 모듈에서 출력된 이더넷 망을 통해 전송될 때 사용된 MTU (오리지널 MTU 모드) 정보는 BB 헤더 인설션 모듈 또는 시그널링 제너레이션 모듈로 입력될 수 있다.
프리 프로세싱 모듈에서 출력된 이더넷 망을 통해 전송될 때 사용된 MTU (오리지널 MTU 모드) 정보는 BB 프레임 헤더에 포함되거나 시그널링 정보에 포함되어 전송될 수 있다. 오리지널 MTU 모드 정보는 수신 장치가 IP 패킷을 복원하거나 복원하여 재전송하는데 사용될 수 있다.
시그널링 정보는 헤더 컴프레션 모듈(16030)이 패킷 헤더 압축을 수행했는지 여부를 지시하는 정보를 포함할 수 있다.
IP 리팩킹 모듈(16000)의 동작은 헤더 컴프레션 모듈(16030)에서 수행될 수 있다.
도 17은 이더넷 망을 통해 IP 패킷을 전송할 때, IP 패킷을 분할하는 예를 나타낸 도면이다.
(a)는 방송국에서 생성한 UD I-프레임(Ultra Definition I-frame)(17000)을 포함하는 IP 패킷을 나타내는 도면이다. 여기서 UD I-프레임의 데이터의 크기는 2000바이트(byte)이다. IP 패킷은 IP 패킷 헤더(17030)와 UD I-프레임 (17000)를 포함할 수 있다.
IP 패킷 헤더(17030)는 도면에 도시된 바와 같이, IP(Internet Protocol) 헤더(도면에서 IP로 표시), UDP(User Datagram Protocol) 헤더(도면에서 UDP로 표시), RTP(Real Time Protocol) 헤더(도면에서 RTP로 표시)를 포함할 수 있다. IP 헤더는 IP 주소(IP address) 정보를 포함할 수 있다. IP 주소 정보는 컴퓨터 네트워크에서 장치들간 식별을 위한 정보이다. UDP 헤더는 포트 번호(port number) 정보를 포함할 수 잇다. 포트 번호 정보는 UDP 프로토콜에서 사용되는 가상의 논리적 통신 연결단을 구별하는 번호를 의미한다. RTP 헤더는 타임 스탬프(Time stamp) 정보를 포함할 수 있다. 타임 스탬프 정보는 패킷 간의 시간 관계를 나타내는 정보를 의미한다.
(b)는 이더넷 망을 통해 IP 패킷이 전송되고 최대 전송 단위(MTU: Maximum Transmission Unit)가 1500바이트로 제한되는 경우, UD I-프레임(2000바이트)을 포함하는 IP 패킷이 두 개의 IP 패킷으로 분할되는 예를 나타내는 도면이다.
여기서, (b)에 도시된 두 개의 IP 패킷은 UD I-프레임을 포함하는 IP 패킷으로부터 분할되어 생성된 것으로 이를 컨시퀀스 패킷이라고 호칭할 수 있다.
두 개의 컨시퀀스 패킷들의 IP 패킷 헤더들(17040, 17050)이 포함하는 IP 주소 정보, 포트 번호 정보, 타임 스탬프 정보는 동일하다. 두 개의 컨시퀀스 패킷들의 IP 패킷 페이로드의 크기는 각각 1448 바이트(17010)와 512 바이트(17050)이다. 또는 두 개의 컨시퀀스 패킷들의 IP 패킷 페이로드의 크기는 각각 1448 바이트(17010)와 552 바이트(17050)일 수 있다. 이 경우, 컨스퀀스 패킷들의 IP IP 패킷 페이로드의 합은 UD I-프레임이 포함하는 데이터의 크기(2000바이트)와 동일할 수 있다.
IPv4의 경우, IP 패킷 헤더의 크기가 달라질 수 있다. 따라서 컨시퀀스 패킷으로 분할되는 과정에서 각 IP 패킷의 IP 패킷 헤더의 크기가 달라짐에 따라 체크섬(Check sum) 값도 달라질 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈로 입력되는 IP 패킷((a), (b))과 인풋 포맷팅 모듈이 IP 리팩킹 방법을 수행하여 출력하는 IP 패킷(c)를 나타내는 도면이다.
(a)는 IP 패킷 헤더(18001)과 IP 패킷 페이로드(1448바이트)(18011)을 포함하는 IP 패킷을 나타내는 도면이다.
(b)는 IP 패킷 헤더(18002)과 IP 패킷 페이로드(512바이트)(18012)을 포함하는 IP 패킷을 나타내는 도면이다.
(c)는 IP 패킷 헤더(18003)과 IP 패킷 페이로드(2000바이트)(18020)을 포함하는 IP 패킷을 나타내는 도면이다. (c)는 (a)와 (b)에 나타낸 IP 패킷들을 본 발명의 또 다른 실시예에 따른 IP 리팩킹 모듈이 IP 리팩킹 방법을 수행하여 출력할 수 있는 IP 패킷을 나타내는 도면이다.
IP 리팩킹 모듈은 IP 패킷 페이로드들(18010)을 병합하여 병합된 IP 패킷 페이로드(18020)를 출력할 수 있다.
헤더 컴프레션 모듈은 IP 패킷 헤더들(18000)을 재구성하여 재구성된 IP 패킷 헤더(18003)을 출력할 수 있다. IP 리팩킹 모듈과 헤더 컴프레션 모듈의 구체적인 동작은 후술한다.
도 19는 본 발명의 또 다른 실시예에 따른 IP 리팩킹 방법을 설명하는 플로우 차트이다.
이하, 인풋 포맷팅 모듈의 IP 리팩킹 모듈에서 수행되는 IP 리팩킹 방법을 설명한다.
IP 리팩킹 모듈은 입력 IP 패킷들의 IP 패킷 헤더를 분리한다. IP 리팩킹 모듈은 분리한 두 개의 IP 패킷 헤더들에 포함된 IP 주소 정보, 포트 번호 정보, 타임 스탬프 정보를 비교할 수 있다. IP 리팩킹 모듈은 두 개의 IP 패킷 헤더에 포함된 정보를 비교하여 두 개의 IP 패킷이 동일한 UD I-프레임으로부터 분할된 것으로 판단되면, 두 개의 IP 패킷을 병합할 수 있다.
프리-프로세싱 모듈은 수신한 입력 스트림 중에서 IP 스트림을 DP 별로 서비스 데이터 또는 서비스 컴포넌트 데이터 단위로 분할할 수 있다. IP 리팩킹 모듈은 DP 별로 분할된 서비스 데이터 또는 서비스 컴포넌트 데이터에서 IP 패킷 헤더를 분리할 수 있다.(S19000) IP 리팩킹 모듈이 처음으로 분리한 IP 패킷 헤더와 두 번째로 분리한 IP 패킷 헤더를 비교하여 컨시퀀스 패킷(Consequence Packet)인지 여부를 확인할 수 있다. (S19010) IP 리팩킹 모듈은 수신된 IP 패킷의 헤더에 포함되는 정보를 기반으로 컨시퀀스 패킷인지 판단할 수 있다.
IP 리팩킹 모듈은 컨시퀀스 IP 패킷들의 페이로드의 크기(또는 길이)의 합과 체크섬을 계산할 수 있다. (S19020) 계산된 컨시퀀스 IP 패킷 페이로드의 크기(또는 길이)와 체크섬을 기반으로 헤더 컴프레션 모듈이 병합된 컨시퀀스 IP 패킷의 IP 패킷 헤더를 생성할 수 있다. 병합된 컨시퀀스 IP 패킷의 IP 패킷 헤더는 IP 리팩킹 모듈이 생성할 수도 있다.
IP 리팩킹 모듈은 컨시퀀스 IP 패킷으로 판단된 두 개의 IP 패킷 페이로드를 하나의 IP 패킷 페이로드로 병합할 수 있다.(S19030)
IP 리팩킹 모듈은 두 개의 컨시퀀스 IP 패킷을 하나의 IP 패킷 페이로드로 병합할 때, 두 개의 컨시퀀스 IP 패킷으로 분할되기 전 형태인 UD I-프레임의 데이터 구조를 기반으로 병합할 수 있다. IP 패킷 헤더가 UD I-프레임의 데이터 구조의 정보는 포함할 수 있다.
인풋 포맷팅 모듈이 두 개의 컨시퀀스 IP 패킷들에 IP 리팩킹 방법을 적용하는 상술한 내용은 하나의 실시예이며, 두 개 이상의 컨시퀀스 IP 패킷들에 적용될 수 있다. 또한 IP 패킷 헤더가 포함하는 IP 헤더, UDP 헤더, RTP 헤더는 하나의 실시예이며, 이에 한정하여 해석하지 않으며, IP 리팩킹 모듈로 입력되는 최대 전송 단위의 값 역시 설계자의 의도에 따라 변경될 수 있다.
이하에서는 본 발명의 실시예에 따른 IP 리팩킹 방법을 적용한 경우 향상된 성능을 나타낸 결과를 설명한다.
도 20은 헤더 컴프레션이 적용되지 않은 IPv4, IPv6 패킷의 MTU가 각각 1500, 8000, 16000인 경우, 데이터 길이에 따른 패킷 헤더의 오버헤드크기를 비교하여 도시한 표이다. 표에 표기된 각 숫자의 단위는 바이트(byte)이며, 이하 설명에서 단위는 생락한다.
MTU가 1500인 경우, IPv4와 IPv6 모두 데이터 길이(data length)가 증가함(1000, 2000, 3000…)에 따라 분할되는 IP 패킷의 개수(fragmentation: 1, 2, 3…..)가 증가한다. 오버헤드는 분할되는 IP 패킷의 개수의 증가에 비례하는 추세를 보인다. 이 때, IPv6가 IPv4보다 더 큰 값의 오버헤드를 갖는다.
MTU가 8000, 16000이고 데이터 길이가 1000인 경우는 IPv4, IPv6 모두 MTU가 1500인 경우와 오버헤드 값이 각각 48, 68로 동일하다. 그러나 데이터 길이가 길어질수록 MTU가 1500인 경우와 비교하여 오버헤드 값이 증가하는 양상이 달라진다.
MTU가 8000인 경우, 데이터 길이가 1000 내지 8000일 때 IPv4, IPv6의 오버헤드는 각각 48, 68로 일정하다.
MTU가 8000인 경우, 데이터 길이가 9000 내지 16000일 때 IPv4, IPv6의 오버헤드는 각각 96, 136으로 일정하다.
MTU가 8000인 경우, 데이터 길이가 17000 내지 20000일 때 IPv4, IPv6의 오버헤드는 각각 144, 204로 일정하다.
MTU가 16000인 경우, 데이터 길이가 1000 내지 16000일 때 IPv4, IPv6의 오버헤드는 각각 48, 68로 일정하다.
MTU가 16000인 경우, 데이터 길이가 16000 내지 20000일 때 IPv4, IPv6의 오버헤드는 각각 96, 136로 일정하다.
따라서, 본 발명의 일 실시예에 따른 방송 송신 장치가 전송하는 데이터의 크기가 증가하는 경우, MTU의 크기가 클수록, 오버헤드 크기의 증가율이 감소한다.
도 21은 도 20에 도시된 표를 그래프로 도시한 도면이다.
가로축은 하나의 IP 패킷이 포함할 수 있는 IP 패킷 페이로드의 길이, 즉 데이터 길이(data length)를 의미한다.
세로축은 데이터 오버헤드를 의미한다.
앞서 상술한 표의 내용과 동일하게 데이터의 크기가 1000으로 작은 경우 오버헤드의 크기는 동일하지만, 데이터 크기가 증가할수록 MTU가 클수록 오버헤드의 증가율이 작은 것을 확인할 수 있다.
도 22는 헤더 컴프레션이 적용된 IPv4, IPv6 패킷의 MTU가 각각 1500, 8000, 16000인 경우, 데이터 길이에 따른 패킷 헤더의 오버헤드크기를 비교하여 도시한 표이다. 표에 표기된 각 숫자의 단위는 바이트(byte)이며, 이하 설명에서 단위는 생락한다.
MTU가 1500인 경우, IPv4와 IPv6 모두 데이터 길이(data length)가 증가함(1000, 2000, 3000…)에 따라 분할되는 IP 패킷의 개수(fragmentation: 1, 2, 3…..)가 증가한다. 오버헤드는 데이터 길이의 증가에 비례하는 추세를 보인다. 이 때, IPv6가 IPv4보다 더 큰 값의 오버헤드를 갖는다.
MTU가 8000, 16000이고 데이터 길이가 1000인 경우는 IPv4, IPv6 모두 MTU가 1500인 경우와 오버헤드 값이 각각 48, 68로 동일하다. 이는 헤더 컴프레션이 적용되지 않은 경우의 오버헤드 값과도 동일하다. 그러나 데이터 길이가 길어질수록 MTU가 1500인 경우와 비교하여 오버헤드 값이 증가하는 양상이 달라진다.
MTU가 8000인 경우, 데이터 길이가 1000 내지 8000일 때 IPv4, IPv6의 오버헤드는 각각 48, 68로 일정하다.
MTU가 8000인 경우, 데이터 길이가 9000 내지 16000일 때 IPv4, IPv6의 오버헤드는 각각 56, 74으로 일정하다.
MTU가 8000인 경우, 데이터 길이가 17000 내지 20000일 때 IPv4, IPv6의 오버헤드는 각각 68, 80로 일정하다.
MTU가 16000인 경우, 데이터 길이가 1000 내지 16000일 때 IPv4, IPv6의 오버헤드는 각각 48, 68로 일정하다.
MTU가 16000인 경우, 데이터 길이가 16000 내지 20000일 때 IPv4, IPv6의 오버헤드는 각각 58, 74로 일정하다.
헤더 컴프레션이 적용되는 경우의 오버헤드는 헤더 컴프레션이 적용되지 않는 경우의 오버헤드보다 더 적은 크기를 갖는다.
도 23은 도 22에 도시된 표를 그래프로 도시한 도면이다
가로축은 하나의 IP 패킷이 포함할 수 있는 IP 패킷 페이로드의 길이, 즉 데이터 길이(data length)를 의미한다.
세로축은 데이터 오버헤드를 의미한다.
앞서 상술한 표의 내용과 동일하게 데이터의 크기가 1000으로 작은 경우 오버헤드의 크기는 동일하지만, 데이터 크기가 증가할수록 MTU가 클수록 오버헤드의 증가율이 작은 것을 확인할 수 있다. 또 MTU 확장 값이 같더라도 헤더 컴프레션이 적용되는 경우의 오버헤드의 크기가 헤더 컴프레션이 적용되지 않는 경우보다 오버헤드 값이 적은 것을 알 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 방송 신호 수신 장치의 아웃풋 프로세서 모듈(8300)을 나타낸 도면이다.
아웃풋 프로세서 모듈(8300)은 송신 장치에서 전송효율을 높이기 위해 적용한 다양한 압축/신호처리 과정의 역과정을 수행할 수 있다. 아웃풋 프로세서 모듈(8300)은 BB 프레임 헤더 파서 모듈, 헤더 디컴프레션 모듈, MTU 리덕션 모듈, IP 다중화부 모듈을 포함할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 수신 장치의 아웃풋 프로세서 모듈은 본 발명의 일 실시예에 따른 방송 송신 장치의 인풋 포맷팅 모듈의 역과정을 수행할 수 있다. MTU 리덕션 모듈은 패킷 길이 체크 모듈과 패킷 스플리팅 모듈을 포함할 수 있다. 이하, 각 모듈의 구체적인 동작을 설명한다.
BB 프레임 헤더 파서(BB-frame header parser)모듈은 BB 프레임 형태로 디매핑 및 디코딩된 서비스 데이터에서 헤더를 분리할 수 있다. BB 프레임 헤더 파서(BB-frame header parser)모듈은 송신 장치의 BB 프레임 헤더 인설션 모듈(2030)이 BB 프레임에 삽입한 헤더를 분리하는 과정을 수행할 수 있다.
헤더 디컴프레션(header de-compression)모듈은 송신 장치의 헤더 컴프레션 모듈이 중복되는 헤더를 삭제하거나 재구성하는 방식으로 압축한 헤더의 복원을 수행할 수 있다.
MTU 리덕션(MTU reduction)모듈(24000)은 패킷 길이 체크(Packet length Check)모듈(24010)과 패킷 스플리팅(Packet splitting)모듈(24020)을 포함할 수 있다. MTU 리덕션 모듈은 본 발명의 일 실시예에 따른 방송 수신 장치가 수신한 IP 패킷을 이더넷망으로 재전송하거나, 방송 송신 장치에서 이더넷망을 통해 입력받은 IP 패킷으로 변환하는 경우 사용될 수 있다.
패킷 길이 체크 모듈(24010)은 시그널링 정보 또는 BB 프레임 헤더가 포함하는 오리지널 MTU 모드 정보를 기반으로 패킷 길이 체크 모듈에 입력된 IP 패킷의 병합 여부를 판단할 수 있다.
패킷 길이 체크 모듈은 입력된 IP 패킷이 병합된 것으로 판단된 경우, 패킷 길이 체크 모듈은 병합된 IP 패킷과 오리지널 MTU 모드 정보를 패킷 스플리팅 모듈(24020)로 출력할 수 있다. 패킷 스플리팅 모듈(24020)은 입력된 오리지널 MTU 모드 정보를 기반으로 입력된 IP 패킷을 분할(splitting)할 수 있다. 패킷 길이 체크 모듈은 CRC(Cyclic Redundancy Check)를 계산하여 분할된 IP 패킷에 삽입할 수 있다.
상술한 아웃풋 프로세서 모듈에 포함되는 모듈들은 각 DP별 IP 패킷에 독립적으로 적용될 수 있다.
각 DP 별로 독립적으로 처리되어 출력된 IP 패킷들은 IP 다중화부(IP Mux)모듈로 입력될 수 있다.
IP 다중화부 모듈은 입력된 IP 패킷들을 IP 스트림 형태로 출력할 수 있다.
도 25는 본 발명의 일 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 적어도 하나 이상의 입력 스트림을 적어도 하나 이상의 데이터 파이프(Data pipe)로 출력할 수 있다. (S25000) 데이터 파이프는 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송한다. 데이터 파이프를 통해 전송되는 서비스 또는 서비스 컴포넌트는 서비스 데이터로 호칭할 수 있다. 상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치로 입력되는 입력 스트림은 IP, TS, GS 패킷 중 적어도 하나 이상의 패킷을 포함할 수 있다. IP 패킷은 IP 패킷 헤더와 IP 패킷 페이로드를 포함할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 둘 이상의 프래그멘티드 IP 패킷들이 방송 신호 송신 장치로 입력된 경우, IP 패킷 헤더 압축을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 둘 이상의 프래그멘티드 IP 패킷을 추출하고, 추출된 프래그멘티드 IP 패킷들에 포함된 IP 패킷 페이로드를 병합하여 병합 IP 패킷을 생성할 수 있다. 병합 IP 패킷은 병합 IP 패킷 헤더를 포함할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 병합되는 프래그멘티드 IP 패킷의 IP 패킷 헤더들을 기반으로 병합 IP 패킷 헤더를 생성할 수 있다. 프래그멘티드 IP 패킷의 크기는 이더넷 망에서 전송되는 IP 패킷의 MTU, 즉 1500바이트보다 작거나 같을 수 있다. 따라서, 병합 IP 패킷의 크기는 병합되는 둘 이상의 프래그멘티드 IP 패킷 각각의 크기보다 클 수 있다. 또한, 병합 IP 패킷의 크기는 이더넷 망에서 전송되는 IP 패킷의 MTU(1500바이트)보다 클 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 서비스 데이터를 인코딩할 수 있다.(S25010)
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 시그널링 데이터를 인코딩할 수 있다.(S25020) 시그널링 데이터는 IP 패킷의 종류, IP 패킷의 길이, IP 패킷의 MTU 크기, IP 패킷의 헤더 컴프레션 수행 여부 등을 지시하는 정보를 포함할 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 서비스 데이터와 시그널링 데이터를 매핑하여 적어도 하나 이상의 신호 프레임을 생성할 수 있다.(S25030)
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이상의 신호 프레임을 OFDM 방식으로 변조할 수 있다.(S25040)
이후, 본 발명의 실시예에 따른 방송 신호 송신 장치는 OFDM 방식으로 변조된 적어도 하나 이상의 방송 신호를 전송할 수 있다. (S25050)
도 26은 본 발명의 일 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.
도 26은 도 25에서 설명한 방송 신호 송신 방법의 역과정에 해당한다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방송 신호를 수신할 수 있다.(S26000)
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 OFDM 방식으로 수신된 적어도 하나 이상의 방송 신호를 복조할 수 있다.(S26010)
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 신호 프레임을 OFDM 방식으로 복조된 방송 신호로부터 분리할 수 있다. (S26020)
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 분리된 신호 프레임에 포함된 시그널링 데이터를 디코딩할 수 있다. (S26030) 시그널링 데이터는 IP 패킷의 종류, IP 패킷의 길이, IP 패킷의 MTU 크기, IP 패킷의 헤더 컴프레션 수행 여부 등을 지시하는 정보를 포함할 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 분리된 신호 프레임에 포함된 서비스 데이터를 디코딩할 수 있다. (S26040)
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 디코딩된 서비스 데이터를 출력할 수 있다. (S26050) 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 전송효율을 높이기 위해 적용한 다양한 압축/신호 처리 과정의 역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 디코딩된 서비스 데이터가 상술한 실시예에 따른 IP 패킷 헤더 압축이 적용된 병합 IP 패킷을 포함하는 경우, 헤더 디컴프레션을 수행하여 병합 IP 패킷 헤더로부터 복수의 프래그멘티드 IP 패킷 헤더들을 생성할 수 있다. 생성된 프래그멘티드 IP 패킷 헤더가 포함하는 정보와 시그널링 정보를 기반으로 병합 IP 패킷 페이로드를 복수의 프래그멘티드 IP 패킷 페이로드들로 분할할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 복수의 프래그멘티드 IP 패킷들을 출력할 수 있다. 복수의 프래그멘티드 IP 패킷들은 각각 생성된 프래그멘티드 IP 패킷 헤더와 프래그멘티드 IP 패킷 헤더에 포함된 정보에 상응하는 프래그멘티드 IP 패킷 페이로드를 각각 포함할 수 있다. 생성된 복수의 프래그멘티드 IP 패킷의 크기는 이더넷 망에서 전송될 수 있는 IP 패킷의 MTU 크기인 1500바이트보다 작을 수 있다.
설명의 편의를 위하여 각 도면을 나누어 설명하였으나, 각 도면에 서술되어 있는 실시 예들을 병합하여 새로운 실시 예를 구현하도록 설계하는 것도 가능하다. 그리고, 통상의 기술자의 필요에 따라, 이전에 설명된 실시 예들을 실행하기 위한 프로그램이 기록되어 있는 컴퓨터에서 판독 가능한 기록 매체를 설계하는 것도 본 발명의 권리범위에 속한다.
본 발명에 따른 장치 및 방법은 상술한 바와 같이 설명된 실시 예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상술한 실시 예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
한편, 본 발명의 방송신호 전송/수신방법을 네트워크 디바이스에 구비된, 프로세서가 읽을 수 있는 기록매체에, 프로세서가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 프로세서가 읽을 수 있는 기록매체는 프로세서에 의해 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 프로세서가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한, 인터넷을 통한 전송 등과 같은 캐리어 웨이브의 형태로 구현되는 것도 포함한다. 또한, 프로세서가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 프로세서가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해돼서는 안 될 것이다.
그리고, 당해 명세서에서는 물건 발명과 방법 발명이 모두 설명되고 있으며, 필요에 따라 양 발명의 설명은 보충적으로 적용될 수가 있다.
발명의 실시를 위한 형태는 위의 발명의 실시를 위한 최선의 형태에서 함께 기술된다.
본 발명은 방송신호 전송방법, 방송신호 수신방법, 방송신호 전송장치, 방송신호 수신장치와 관련된 일련의 산업분야에서 산업상 이용가능성을 가진다.

Claims (24)

  1. 적어도 하나 이상의 입력 스트림(stream)들을 처리하여 적어도 하나 이상의 데이터 파이프(Data pipe)로 출력하는 인풋 포맷팅(input formatting) 단계로서,
    상기 데이터 파이프는 적어도 하나 이상의 서비스 또는 서비스 컴포넌트(component)를 전송하며,
    상기 입력 스트림들은 적어도 하나 이상의 IP 패킷(packet)을 포함하고, 상기 적어도 하나 이상의 IP 패킷은 IP 패킷 헤더(header)와 IP 패킷 페이로드(payload)를 포함하며,
    상기 IP 패킷 헤더에 포함된 정보를 기반으로 상기 적어도 하나 이상의 IP 패킷이 프래그멘티드(fragmented) IP 패킷인 경우, IP 패킷 헤더 압축을 수행하는 단계를 포함하고;
    상기 데이터 파이프의 서비스 데이터를 인코딩하는 단계;
    시그널링 데이터를 인코딩하는 단계로서,
    상기 시그널링 데이터는 상기 데이터 파이프를 통해 전송되는 상기 하나 이상의 서비스 데이터를 시그널링하는 정보를 포함하며;
    상기 인코딩된 서비스 데이터 및 상기 인코딩된 시그널링 데이터를 매핑하여 적어도 하나 이상의 신호 프레임을 생성하는 단계;
    상기 생성된 적어도 하나 이상의 신호 프레임을 OFDM (Orthogonal Frequency Division Multiplexing) 방식으로 변조하는 단계; 및
    상기 변조된 적어도 하나 이상의 신호 프레임을 포함하는 방송 신호를 전송하는 단계를 포함하는 방송 신호 송신 방법.
  2. 제 1 항에 있어서,
    상기 IP 패킷 헤더 압축을 수행하는 단계는,
    적어도 둘 이상의 프래그멘티드 IP 패킷들을 추출하는 단계;
    상기 추출된 프래그멘티드 IP 패킷들에 포함된 IP 패킷 페이로드들을 병합하여 병합 IP 패킷 페이로드를 생성하고, 상기 생성된 병합 IP 패킷 페이로드를 포함하는 병합 IP 패킷을 생성하는 단계; 및
    상기 병합 IP 패킷은 상기 추출된 프래그멘티드 IP 패킷들에 포함된 각 IP 패킷 헤더들을 기반으로 생성된 병합 IP 패킷 헤더를 더 포함하는 방송 신호 송신 방법.
  3. 제 1 항에 있어서,
    상기 IP 패킷 헤더들은 각각 IP(Internet Protocol) 헤더, UDP(User Datagram Protocol) 헤더, RTP(Real Time Protocol) 헤더 중 적어도 하나 이상을 포함하는 방송 신호 송신 방법.
  4. 제 2 항에 있어서,
    상기 병합 IP 패킷 페이로드의 크기는 상기 추출된 각 프래그멘티드 IP 패킷들의 페이로드의 크기보다 크고, 상기 추출된 각 프래그멘티드 IP 패킷들의 크기는 IP 패킷의 최대 전송 단위(MTU : Maximum Transmission Unit) 보다 작거나 같은 방송 신호 송신 방법.
  5. 제 1 항에 있어서,
    상기 시그널링 데이터는 상기 서비스 데이터가 포함하는 상기 적어도 하나 이상의 IP 패킷에 대한 정보를 포함하는 방송 신호 송신 방법.
  6. 제 1 항에 있어서,
    상기 시그널링 데이터는 상기 IP 패킷 헤더 압축을 수행하는 단계의 포함 여부를 지시하는 정보를 포함하는 방송 신호 송신 방법.
  7. 적어도 하나 이상의 방송 신호를 수신하는 단계;
    상기 수신한 적어도 하나 이상의 방송 신호를 OFDM (Orthogonal Frequency Division Multiplexing) 방식으로 복조하는 단계;
    상기 신호 프레임에 포함된 시그널링 데이터를 디코딩하는 단계로서,
    상기 시그널링 데이터는 데이터 파이프를 통해 전송되는 상기 신호 프레임에 포함된 서비스 데이터를 시그널링하는 정보를 포함하며;
    상기 복조된 적어도 하나 이상의 방송 신호로부터 적어도 하나 이상의 신호 프레임을 획득하는 단계로서, 상기 데이터 파이프는 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하며;
    상기 데이터 파이프의 서비스 데이터를 디코딩하는 단계; 및
    상기 디코딩된 서비스 데이터를 출력하는 단계로서,
    상기 서비스 데이터가 병합 IP 패킷을 포함하는 경우,
    상기 병합 IP 패킷을 분할하는 IP 패킷 분할 단계를 포함하고;
    상기 병합 IP 패킷은 병합 IP 패킷 헤더와 병합 IP 패킷 페이로드를 포함하며, 상기 병합 IP 패킷 페이로드는 적어도 둘 이상의 IP 패킷의 IP 패킷 페이로드들을 포함하는 방송 신호 수신 방법.
  8. 제 7 항에 있어서,
    상기 IP 패킷 분할 단계는,
    상기 병합 IP 패킷 헤더가 포함하는 정보와 상기 시그널링 데이터가 포함하는 정보를 기반으로 병합 IP 패킷을 적어도 둘 이상의 IP 패킷들로 분할하는 단계로서,
    상기 적어도 둘 이상의 IP 패킷들은 각각 IP 패킷 헤더와 IP 패킷 페이로드를 포함하며,
    상기 IP 패킷 헤더는 상기 병합 IP 패킷 헤더가 포함하는 정보와 상기 분할된 각 IP 패킷 페이로드의 정보를 기반으로 생성되는 방송 신호 수신 방법.
  9. 제 7 항에 있어서,
    상기 병합 IP 패킷 헤더는 IP(Internet Protocol) 헤더, UDP(User Datagram Protocol) 헤더, RTP(Real Time Protocol) 헤더 중 적어도 하나 이상을 포함하는 방송 신호 수신 방법.
  10. 제 8 항에 있어서,
    상기 분할된 둘 이상의 IP 패킷들의 크기는 IP 패킷의 최대 전송 단위(MTU)의 크기보다 작거나 같은 방송 신호 수신 방법.
  11. 제 7 항에 있어서,
    상기 시그널링 데이터는 상기 서비스 데이터가 포함하는 상기 적어도 하나 이상의 IP 패킷에 대한 정보를 포함하는 방송 신호 수신 방법.
  12. 제 7 항에 있어서,
    상기 시그널링 데이터는 상기 서비스 데이터가 상기 병합 IP 패킷 포함하는지 여부를 지시하는 정보를 포함하는 방송 신호 수신 방법.
  13. 적어도 하나 이상의 입력 스트림들을 처리하여 적어도 하나 이상의 데이터 파이프로 출력하는 인풋 포매터로서,
    상기 데이터 파이프는 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하며,
    상기 입력 스트림(stream)들은 적어도 하나 이상의 IP 패킷(packet)을 포함하고, 상기 적어도 하나 이상의 IP 패킷 은 IP 패킷 헤더(header)와 IP 패킷 페이로드(payload)를 포함하며,
    상기 IP 패킷 헤더에 포함된 정보를 기반으로 상기 적어도 하나 이상의 IP 패킷이 프래그멘티드(fragmented) IP 패킷인 경우, IP 패킷 헤더 압축을 수행하고;
    상기 데이터 파이프의 서비스 데이터를 인코딩하는 인코더;
    시그널링 데이터를 인코딩하는 인코더로서,
    상기 시그널링 데이터는 상기 데이터 파이프를 통해 전송되는 상기 하나 이상의 서비스 데이터를 시그널링하는 정보를 포함하며;
    상기 인코딩된 서비스 데이터 및 상기 인코딩된 시그널링 데이터를 매핑하여 적어도 하나 이상의 신호 프레임을 생성하는 프레임 빌더;
    상기 생성된 적어도 하나 이상의 신호 프레임을 OFDM (Orthogonal Frequency Division Multiplexing) 방식으로 변조하는 변조부; 및
    상기 변조된 적어도 하나 이상의 신호 프레임을 포함하는 방송 신호를 전송하는 전송부를 포함하는 방송 신호 송신 장치.
  14. 제 13 항에 있어서,
    상기 IP 패킷 헤더 압축 수행은,
    적어도 둘 이상의 프래그멘티드 IP 패킷들을 추출하고,
    상기 추출된 프래그멘티드 IP 패킷들에 포함된 IP 패킷 페이로드들을 병합하여 병합 IP 패킷 페이로드를 생성하고, 상기 생성된 병합 IP 패킷 페이로드를 포함하는 병합 IP 패킷을 생성하며,
    상기 병합 IP 패킷은 상기 추출된 프래그멘티드 IP 패킷들에 포함된 각 IP 패킷 헤더들을 기반으로 생성된 병합 IP 패킷 헤더를 더 포함하는 방송 신호 송신 장치.
  15. 제 13 항에 있어서,
    상기 IP 패킷 헤더들은 각각 IP(Internet Protocol) 헤더, UDP(User Datagram Protocol) 헤더, RTP(Real Time Protocol) 헤더 중 적어도 하나 이상을 포함하는 방송 신호 송신 장치.
  16. 제 14 항에 있어서,
    상기 병합된 IP 패킷 페이로드의 크기는 상기 추출된 프래그멘티드 IP 패킷들의 페이로드의 크기보다 크고, 상기 추출된 각 프래그멘티드 IP 패킷들은 IP 패킷의 최대 전송 단위(MTU)보다 작거나 같은 방송 신호 송신 장치.
  17. 제 13 항에 있어서,
    상기 시그널링 데이터는 상기 서비스 데이터가 포함하는 적어도 하나 이상의 IP 패킷에 대한 정보를 포함하는 방송 신호 송신 장치.
  18. 제 13 항에 있어서,
    상기 시그널링 데이터는 상기 IP 패킷 헤더 압축을 수행하는 단계의 포함 여부를 지시하는 정보를 포함하는 방송 신호 송신 장치.
  19. 적어도 하나 이상의 방송 신호를 수신하는 수신부;
    상기 수신한 적어도 하나 이상의 방송 신호를 OFDM (Orthogonal Frequency Division Multiplexing) 방식으로 복조하는 복조부;
    상기 신호 프레임에 포함된 시그널링 데이터를 디코딩하는 디코더로서,
    상기 시그널링 데이터는 데이터 파이프를 통해 전송되는 상기 신호 프레임에 포함된 서비스 데이터를 시그널링하는 정보를 포함하며;
    상기 복조된 적어도 하나 이상의 방송 신호로부터 적어도 하나 이상의 신호 프레임을 획득하는 프레임 파서로서, 상기 데이터 파이프는 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하며;
    상기 데이터 파이프의 서비스 데이터를 디코딩하는 디코더; 및
    상기 디코딩된 서비스 데이터를 출력하는 단계로서,
    상기 서비스 데이터가 병합 IP 패킷을 포함하는 경우,
    상기 병합 IP 패킷을 분할하는 IP 패킷 분할하고;
    상기 병합 IP 패킷은 병합 IP 패킷 헤더와 병합 IP 패킷 페이로드를 포함하며, 상기 병합 IP 패킷 페이로드는 적어도 둘 이상의 IP 패킷의 IP 패킷 페이로드들을 포함하는 방송 신호 수신 장치.
  20. 제 19 항에 있어서,
    상기 IP 패킷 분할은,
    상기 병합 IP 패킷 헤더가 포함하는 정보와 상기 시그널링 데이터가 포함하는 정보를 기반으로 병합 IP 패킷을 적어도 둘 이상의 IP 패킷들로 분할하고,
    상기 적어도 둘 이상의 IP 패킷들은 각각 IP 패킷 헤더와 IP 패킷 페이로드를 포함하며,
    상기 IP 패킷 헤더는 상기 병합 IP 패킷 헤더가 포함하는 정보와 상기 분할된 각 IP 패킷 페이로드의 정보를 기반으로 생성되는 방송 신호 수신 장치.
  21. 제 19 항에 있어서,
    상기 병합 IP 패킷 헤더는 IP(Internet Protocol) 헤더, UDP(User Datagram Protocol) 헤더, RTP(Real Time Protocol) 헤더 중 적어도 하나 이상을 포함하는 방송 신호 수신 장치.
  22. 제 19 항에 있어서,
    상기 분할된 둘 이상의 IP 패킷들의 크기는IP 패킷의 최대 전송 단위(MTU)의 크기보다 작거나 같은 방송 신호 수신 장치.
  23. 제 19 항에 있어서,
    상기 시그널링 데이터는 상기 서비스 데이터가 포함하는 상기 적어도 하나 이상의 IP 패킷에 대한 정보를 포함하는 방송 신호 수신 장치.
  24. 제 19 항에 있어서,
    상기 시그널링 데이터는 상기 서비스 데이터가 상기 병합 IP 패킷을 포함하는지 여부를 지시하는 정보를 포함하는 방송 신호 수신 장치.
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