WO2014181901A1 - 무선 통신 시스템의 중계 장치 - Google Patents

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WO2014181901A1
WO2014181901A1 PCT/KR2013/004076 KR2013004076W WO2014181901A1 WO 2014181901 A1 WO2014181901 A1 WO 2014181901A1 KR 2013004076 W KR2013004076 W KR 2013004076W WO 2014181901 A1 WO2014181901 A1 WO 2014181901A1
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WO
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reverse
signal
utp cable
digital
signals
Prior art date
Application number
PCT/KR2013/004076
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English (en)
French (fr)
Inventor
안영완
이경재
진덕호
김성현
양규호
Original Assignee
(주) 기산텔레콤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/14—Relay systems
    • H04B7/15—Active relay systems
    • H04B7/155—Ground-based stations
    • H04B7/15507—Relay station based processing for cell extension or control of coverage area

Definitions

  • the present invention relates to a relay device of a wireless communication system, and in particular, to effectively secure a plurality of distributed areas using a LAN cable such as an unshielded twisted pair (UTP) cable in an in-building.
  • a relay apparatus for a wireless communication system is provided.
  • wireless communication systems are widely deployed to provide various types of communication content such as voice, data, and the like.
  • Such systems may be multiple access systems capable of supporting communication with multiple users by sharing the available system resources (eg, bandwidth, transmit power).
  • multiple access systems are for example code division multiple access (CDMA) systems, time division multiple access (TDMA) systems, frequency division multiple access (FDMA) systems, 3GPP long term evolution (LTE) systems, and orthogonal frequency division multiple access (OFDMA) system and the like.
  • CDMA code division multiple access
  • TDMA time division multiple access
  • FDMA frequency division multiple access
  • LTE 3GPP long term evolution
  • OFDMA orthogonal frequency division multiple access
  • a wireless multiple access communication system can simultaneously support communication for multiple wireless terminals.
  • Each terminal communicates with one or more base stations via transmissions on the forward and reverse links.
  • the forward link (or referred to as downlink or downlink) refers to the communication link from the base stations to the terminals
  • the reverse link or referred to as uplink or uplink refers to the communication link from the terminals to the base stations. do.
  • the communication link may be established through a single input single output (SISO) method, a multiple input single output (MISO) method, or a multiple input multiple output (MIMO) method.
  • SISO single input single output
  • MISO multiple input single output
  • MIMO multiple input multiple output
  • MIMO-based systems use multiple (NT) transmit antennas and multiple (NR) receive antennas for data transmission.
  • the MIMO channel formed by the NT transmit antennas and the NR receive antennas can be broken down into NS independent channels, which can be referred to as spatial channels.
  • NS independent channels corresponds to a dimension. If additional dimensions generated by multiple transmit and receive antennas are used, the MIMO system can provide improved performance (eg, higher throughput and / or greater reliability).
  • the present invention is to solve the above-mentioned conventional problems, the object of the wireless communication system to effectively secure a plurality of coverage distributed by using a LAN (LAN) cable in the building (In-Building), It is to provide a relay device.
  • LAN LAN
  • In-Building In-Building
  • a relay apparatus of a wireless communication system converts one or more forward analog signals received from a base station to a digital signal during downlink and converts the converted one or more forward digital signals to each other. Combine and transmit the signal through a single first UTP cable, and separate one or more reverse digital signals received through the first UTP cable from each other during uplink, and convert the separated one or more reverse digital signals into analog signals.
  • a first service unit for transmitting to the donor unit via a 1 UTP cable; And when downlinking, separates one forward digital signal from one or more forward digital signals received through the second UTP cable, converts it into an analog signal, outputs it through a second antenna, and outputs the remaining forward digital signal into a single third UTP.
  • Transmitting through a cable converting a reverse analog signal received through the second antenna into a digital signal during uplink and combining the converted reverse digital signal and a reverse digital signal received through the third UTP cable to each other; It may include a second service unit for transmitting to the first service unit via a second UTP cable.
  • a relay apparatus of a wireless communication system converts one or more forward analog signals received from a base station into a digital signal during downlink and converts the converted one or more forward digital signals to each other.
  • one or more reverse digital signals received through the UTP cable are separated from each other, and each of the separated one or more reverse digital signals are converted into reverse analog signals and output to the base station side.
  • a service unit for converting the digital signals into digital signals and combining the converted one or more reverse digital signals with each other and transmitting the converted digital signals to the donor unit through the UTP cable.
  • FIG. 1 is a configuration diagram of a relay device of a wireless communication system according to an embodiment of the present invention
  • FIG. 2 is an exemplary diagram in which the relay device of FIG. 1 is installed in a building
  • FIG. 3 is a configuration diagram of a relay device of a wireless communication system according to another embodiment of the present invention.
  • FIG. 4 is an exemplary diagram in which the relay device of FIG. 3 is installed in a building.
  • FIG. 1 is a configuration diagram of a relay device of a wireless communication system according to an embodiment of the present invention. As shown in the drawing, the donor unit 100, the first service unit 200, and the second service unit 200a are illustrated in FIG. ) May be included.
  • the donor unit 100 includes first and second analog / digital converters (ADCs) 111 and 112, and first and second digital / analog converters (DACs) ( 113 and 114, a field programmable gate array (FPGA) 120, and first and second PHY chips 130 and 131.
  • ADCs analog / digital converters
  • DACs digital / analog converters
  • FPGA field programmable gate array
  • the first ADC 111 converts the first forward analog signal received through the first forward receiver # 1 into a digital signal and provides it to the input of the FPGA 120
  • the second ADC 112 receives the second forward receiver #
  • the second forward analog signal received through 2 is converted into a digital signal and provided to the input of the FPGA 120.
  • the first forward receiver # 1 and the second forward receiver # 2 respectively form an intermediate frequency signal and amplify the first and second forward mobile communication signals received from the base station (not shown).
  • 111 and 112 are provided as input signals (i.e., first and second forward analog signals), and may be configured according to a general superheterodyne amplification scheme.
  • the first DAC 113 converts the first reverse digital signal input from the FPGA 120 into an analog signal and provides it as an input of the first reverse transmitter # 1, and the second DAC 114 is input from the FPGA 120.
  • the converted second reverse digital signal is converted into an analog signal and provided to the input of the second reverse transmission unit # 2.
  • the first reverse transmitter # 1 and the second reverse transmitter # 2 respectively transmit the first and second reverse analog signals (ie, reverse mobile communication signals) input from the first and second DACs 113 and 114, respectively, to a high frequency (or intermediate).
  • first and second reverse analog signals ie, reverse mobile communication signals
  • a base station for example, a detailed description thereof will be omitted since it can be configured according to a general superheterodyne amplification scheme.
  • the FPGA 120 combines one or more forward input digital signals, which are forward input, into a signal that can be transmitted through a single first UTP cable 11 or reverse input through a single first UTP cable 11.
  • One or more reverse digital signals are separated from each other and provided to the inputs of the first and second DACs 113 and 114, respectively. For example, one or more digital signals respectively input in the forward direction from the first and second ADCs 111 and 112 are combined.
  • Framer for outputting the MUX and the digital signal combined by the MUX to the single first UTP cable 11 after scheduling and framing according to a predetermined program, and a single first Deframer and deframed by the deframer for deframe one or more digitally combined signals input in the reverse direction from the UTP cable 11 side It may include a demux (DEMUX) for separating the signal into one or more digital signals to output to the first and second DAC (113, 114), respectively.
  • DEMUX demux
  • the first PHY chip 130 loads the digital frame signal output from the FPGA 120 forward to the physical layer through a single UTP cable 11 having one end connected to the serial port 140 of the RJ45 method, or serially. It is to extract the signal carried in the physical layer of the digital frame signal received backward from the single UTP cable 11 through the port 140 to provide to the input of the FPGA (120).
  • the second PHY chip 131 and the RJ45 serial port 141 have the same function as the first PHY chip 130 and the RJ45 serial port 140.
  • 120 illustrates that the digital frame signal output from the forward layer may be transmitted to a physical layer through a single UTP cable (not shown) different from the single UTP cable 11.
  • the donor unit 100 includes a clock unit CLOCK for providing a reference clock signal to the ADCs 111 and 112, the DACs 113 and 114, and the PHY chips 130 and 131, as shown in FIG. 1.
  • a power (POWER) for supplying power to each component of the donor unit 100 may be included.
  • the first service unit 200 is connected to the donor unit 100 via a single UTP cable 11, and includes a digital / analog converter (DAC) 211 and an analog / An analog / digital converter (ADC) 212, a field programmable gate array (FPGA) 220, and first and second PHY chips 230 and 231 may be included.
  • DAC digital / analog converter
  • ADC analog / digital converter
  • FPGA field programmable gate array
  • the DAC 211 converts the first forward digital signal input from the FPGA 220 into an analog signal and provides it as an input of the first forward transmitter # 1, and the ADC 212 receives the received signal through the first reverse receiver # 1.
  • the first reverse analog signal is converted into a digital signal and provided to the input of the FPGA 220.
  • the first forward transmitter # 1 converts the first forward analog signal (ie, the forward mobile communication signal) input from the DAC 211 into a high frequency signal and amplifies the user terminal through the first antenna # 1 (not shown).
  • the first forward analog signal ie, the forward mobile communication signal
  • the DAC 211 For transmission to the side), for example, since it can be configured according to a general super heterodyne amplification method, a detailed description thereof will be omitted.
  • the first reverse receiver # 1 converts the first reverse mobile communication signal received from the user terminal (not shown) through the first antenna # 1 into an intermediate frequency signal and amplifies the input signal of the ADC 212 (that is, the first signal).
  • Reverse analog signal can be configured according to a general superheterodyne amplification scheme, and thus a detailed description thereof will be omitted.
  • the reference numeral 20 denotes a duplexer for separating the forward signal and the reverse signal.
  • the FPGA 220 separates one of the one or more forward digital signals forwarded through the PHY chip 230 from the single first UTP cable 11 to provide to the input of the DAC 211 and provide the remaining forward digital signals. It is provided as an input of the PHY chip 231 to be transmitted to the second service unit 200a side through a single second UTP cable 11a, or a single reverse digital signal inputted backward from the ADC 212. One or more reverse digital signals input backward from the second UTP cable 11a through the PHY chip 231 are combined with each other to form a signal that can be transmitted backward through the single first UTP cable 11.
  • the FPGA 220 may include, for example, a deframer and a deframer for inversely framing one or more digitally coupled signals input forward through the PHY chip 230 from a single first UTP cable 11 side.
  • Demux (DEMUX) for separating one of the deframed digital signals by the deframer and providing them to the input of the DAC 211, and the reverse digital signal and the second UTP cable 11a input from the ADC 212.
  • MUX for combining one or more digital signals input in a reverse direction through the PHY chip 231 from the side and the digital signals combined by the mux are scheduled and framed according to a preset program, and then a single first It may include a framer (Framer) for outputting to the UTP cable (11) side.
  • the PHY chip 230 extracts a signal carried in the physical layer of the digital frame signal received forward from the single UTP cable 11 through the serial port 240 to provide to the input of the FPGA 220, or the FPGA 220 In order to transmit the digital frame signal output backward from the physical layer to the donor unit 100 via a single first UTP cable 11, one end of which is connected to the serial port 240 of the RJ45 method.
  • the PHY chip 231 loads the forward digital frame signal output from the FPGA 220 on the physical layer through a single second UTP cable 11a having one end connected to an RJ45 serial port 241. Or a reverse digital signal received from the second service unit 200a via a single second UTP cable 11a to the input of the FPGA 220.
  • the first service unit 200 includes a clock unit CLOCK for providing a reference clock signal to the DAC 211, the ADC 212, and the PHY chips 230 and 231 as shown in FIG. 1. It may include, and may include a power (POWER) for supplying power to each component of the first service unit 200.
  • a clock unit CLOCK for providing a reference clock signal to the DAC 211, the ADC 212, and the PHY chips 230 and 231 as shown in FIG. 1. It may include, and may include a power (POWER) for supplying power to each component of the first service unit 200.
  • POWER power
  • the second service unit 200 is connected to the first service unit 200 via a single UTP cable 11a, and is essentially the same as the above-described function of the first service unit 200. And a digital / analog converter (DAC) 211a, an analog / digital converter (ADC) 212a, a field programmable gate array (FPGA) 220a, and a first And second PHY chips 230a and 231a.
  • DAC digital / analog converter
  • ADC analog / digital converter
  • FPGA field programmable gate array
  • the DAC 211a converts the second forward digital signal input from the FPGA 220a into an analog signal and provides it as an input of the second forward transmitter # 2, and the ADC 212a is received through the second reverse receiver # 2.
  • the second reverse analog signal is converted into a digital signal and provided to the input of the FPGA 220a.
  • the second forward transmitter # 2 converts the second forward analog signal (ie, the forward mobile communication signal) input from the DAC 211a into a high frequency signal and amplifies the user terminal through the second antenna # 2 (not shown).
  • the second forward analog signal ie, the forward mobile communication signal
  • the second antenna # 2 not shown.
  • the second reverse receiver # 2 converts the second reverse mobile communication signal received from the user terminal (not shown) through the second antenna # 2 into an intermediate frequency signal and amplifies the input signal (that is, the second signal) of the ADC 212a.
  • Reverse analog signal can be configured according to a general superheterodyne amplification scheme, and thus a detailed description thereof will be omitted.
  • reference numeral 20a denotes a duplexer for separating the forward signal and the reverse signal.
  • the FPGA 220a separates one of the one or more forward digital signals forwarded through the PHY chip 230a from the single second UTP cable 11a and provides them to the input of the DAC 211a, if any. Provide the remaining forward digital signal to the input of the PHY chip 231a for transmission to another service unit (not shown) via a single different UTP cable (not shown), or from the other UTP cable (PHY chip 231a). If there is one or more reverse digital signals input backward through the channel, the one or more reverse signals and one reverse digital signal input backward from the ADC 212a are combined with each other and transmitted backward through a single second UTP cable 11a. It is to make into a signal that can be.
  • the FPGA 220a may include, for example, a deframer and a deframer for inversely framing one or more digitally coupled signals input forward through the PHY chip 230a from a single second UTP cable 11a side.
  • Demux (DEMUX) for separating one of the deframed digital signals by the deframer and providing them to the input of the DAC 211a, and a PHY chip from the UTP cable side that is different from the reverse digital signal input from the ADC 212a.
  • a mux for combining one or more digital signals input in the reverse direction through 231a and a digital signal coupled by the mux are scheduled and framed according to a preset program, and then a single second UTP cable 11a It may include a framer (Framer) for output to the side.
  • a framer Frazier
  • the PHY chip 230a extracts the signal carried in the physical layer of the digital frame signal received forward from the single UTP cable 11a through the serial port 240a and provides it to the input of the FPGA 220a, or the FPGA 220a. In the reverse direction, the digital frame signal is outputted to the physical layer and transmitted to the first service unit 200 through a single second UTP cable 11a, one end of which is connected to the serial port 240a of the RJ45 method.
  • the PHY chip 231a if any remaining forward digital frame signal output from the FPGA 220a, is loaded on the physical layer to provide other services through a single different UTP cable (not shown), one end of which is connected to an RJ45 serial port 241a.
  • a reverse digital signal transmitted to a unit (not shown) or received from another service unit via another UTP cable.
  • the second service unit 200a may include a clock unit for providing a reference clock signal to the DAC 211a, the ADC 212a, and the PHY chips 230a and 231a, as shown in FIG. CLOCK), and a power (POWER) for supplying power to each component of the second service unit 200a.
  • a clock unit for providing a reference clock signal to the DAC 211a, the ADC 212a, and the PHY chips 230a and 231a, as shown in FIG. CLOCK
  • POWER power
  • FIG. 2 is an exemplary diagram in which the relay device of FIG. 1 is installed in a building.
  • the donor unit 100 and the first service unit 200 are connected to each other via a single first UTP cable 11.
  • the first service unit 200 and the second service unit 200a are connected to each other via a single second UP cable 11a and installed in the same service area in the building.
  • the donor unit 100 located in the distribution panel in the building transmits one or more mobile communication signals using a single first UTP cable 11, and in the first service unit 200.
  • the first mobile communication signal of the MIMO signal is serviced through the first antenna # 1
  • the second mobile communication signal of the MIMO signal is transmitted to the second service unit 200a by using a single second UTP cable 11a. It can be serviced through the second antenna # 2.
  • the SISO service may be provided when the second service unit 200a is removed.
  • FIG. 3 is a block diagram of a relay device of a wireless communication system according to another embodiment of the present invention, and may include a donor unit 100 and a service unit 300 as shown in the figure.
  • the donor unit 100 includes first and second analog / digital converters (ADCs) 111 and 112, and first and second digital / analog converters (DACs) ( 113 and 114, a field programmable gate array (FPGA) 120, and first and second PHY chips 130 and 131.
  • ADCs analog / digital converters
  • DACs digital / analog converters
  • FPGA field programmable gate array
  • the first ADC 111 converts the first forward analog signal received through the first forward receiver # 1 into a digital signal and provides it to the input of the FPGA 120
  • the second ADC 112 receives the second forward receiver #
  • the second forward analog signal received through 2 is converted into a digital signal and provided to the input of the FPGA 120.
  • the first forward receiver # 1 and the second forward receiver # 2 respectively form an intermediate frequency signal and amplify the first and second forward mobile communication signals received from the base station (not shown).
  • 111 and 112 are provided as input signals (i.e., first and second forward analog signals), and may be configured according to a general superheterodyne amplification scheme.
  • the first DAC 113 converts the first reverse digital signal input from the FPGA 120 into an analog signal and provides it as an input of the first reverse transmitter # 1, and the second DAC 114 is input from the FPGA 120.
  • the converted second reverse digital signal is converted into an analog signal and provided to the input of the second reverse transmission unit # 2.
  • the first reverse transmitter # 1 and the second reverse transmitter # 2 respectively transmit the first and second reverse analog signals (ie, reverse mobile communication signals) input from the first and second DACs 113 and 114, respectively, to a high frequency (or intermediate).
  • first and second reverse analog signals ie, reverse mobile communication signals
  • a base station for example, a detailed description thereof will be omitted since it can be configured according to a general superheterodyne amplification scheme.
  • the FPGA 120 combines one or more forward input digital signals inputted together into a signal that can be transmitted through a single UTP cable 11 or one or more reverse digital inputs reversed through a single UTP cable 11.
  • the signals are separated from each other and provided to the inputs of the first and second DACs 113 and 114, respectively.
  • a mux for combining one or more digital signals respectively input in the forward direction from the first and second ADCs 111 and 112, respectively.
  • Framer for outputting to the single UTP cable 11 side after scheduling and framing the digital signal combined by the MUX) and its mux according to a preset program, and the reverse direction from the single UTP cable 11 side.
  • a deframer for inversely framing one or more digitally coupled signals input to the It may include a demux (DEMUX) for outputting to the first and second DACs (113, 114), respectively, separated into a digital signal of the image.
  • DEMUX demux
  • the first PHY chip 130 loads the digital frame signal output from the FPGA 120 forward to the physical layer through a single UTP cable 11 having one end connected to the serial port 140 of the RJ45 method, or serially. It is to extract the signal carried in the physical layer of the digital frame signal received backward from the single UTP cable 11 through the port 140 to provide to the input of the FPGA (120).
  • the second PHY chip 131 and the RJ45 serial port 141 have the same function as the first PHY chip 130 and the RJ45 serial port 140.
  • 120 illustrates that the digital frame signal output from the forward layer may be transmitted to a physical layer through a single UTP cable (not shown) different from the single UTP cable 11.
  • the donor unit 100 includes a clock unit CLOCK for providing a reference clock signal to the ADCs 111 and 112, the DACs 113 and 114, and the PHY chips 130 and 131, as shown in FIG.
  • a power (POWER) for supplying power to each component of the donor unit 100 may be included.
  • the service unit 300 is connected to the donor unit 100 through a single UTP cable 11, and includes a digital / analog converter (DAC) 311 and 313 and an analog / digital converter. (Analogue / Digital Converter: ADC) 312 and 314, a field programmable gate array (FPGA) 320, and first and second PHY chips 330 and 331.
  • DAC digital / analog converter
  • ADC Analogue / Digital Converter
  • FPGA field programmable gate array
  • the first DAC 311 converts the first forward digital signal input from the FPGA 320 into an analog signal and provides it as an input of the first forward transmitter # 1, and the second DAC 313 is input from the FPGA 320. Converts the second forward digital signal into an analog signal and provides it to the input of the second forward transmitter # 2.
  • the first ADC 312 converts the first reverse analog signal received through the first reverse receiver # 1 into a digital signal and provides it to the input of the FPGA 320
  • the second ADC 314 receives the second reverse receiver # #.
  • the second reverse analog signal received through 2 is converted into a digital signal and provided to the input of the FPGA 320.
  • the first forward transmitter # 1 converts the first forward analog signal (ie, the first forward mobile communication signal) input from the DAC 311 into a high frequency signal and amplifies the user terminal through the first antenna # 1.
  • the second forward transmitter # 2 converts the second forward analog signal (ie, the second forward mobile communication signal) input from the DAC 313 into a high frequency signal and amplifies the signal through the second antenna # 2.
  • the first and second forward transmitters # 1 and # 2 may be configured according to a general superheterodyne amplification scheme, and thus detailed description thereof will be omitted.
  • the first reverse receiver # 1 converts the first reverse mobile communication signal received from the user terminal (not shown) through the first antenna # 1 into an intermediate frequency signal and amplifies the input signal of the ADC 312 (that is, the first signal). Reverse analog signal)
  • the second reverse receiver # 2 converts the second reverse mobile communication signal received from the user terminal (not shown) through the second antenna # 2 into an intermediate frequency signal and amplifies the input signal of the ADC 314 (that is, the second signal).
  • Reverse analog signal for example, the first and second reverse receivers # 1 and # 2 may be configured according to a general superheterodyne amplification scheme, and thus detailed description thereof will be omitted.
  • reference numerals 31 and 32 denote duplexers for separating the forward and reverse signals.
  • the FPGA 320 separates one or more forward digital signals forwarded through the PHY chip 330 from a single UTP cable 11 to each other and provides them to the inputs of one or more DACs 311 and 313, respectively, or one or more ADCs ( One or more reverse digital signals inputted backwards from 312 and 314 are combined with each other to form a signal that can be transmitted in the reverse direction through a single UTP cable 11.
  • the FPGA 220 is, for example, a deframer and its deframer for inversely framing one or more digitally coupled signals input forward through the PHY chip 330 from a single UTP cable 11 side.
  • a demux (DEMUX) for dividing a digital signal de-framed by the original into one or more original signals and providing them to the inputs of one or more DACs 311 and 313, respectively, and one or more reverse digital inputs from one or more ADCs 212 and 214.
  • a mux for combining signals and a digital signal coupled by the mux may include a framer configured to schedule and frame the digital signal coupled to the single UTP cable 11 after scheduling the frame. .
  • the PHY chip 330 extracts a signal carried in a physical layer of a digital frame signal received forward from a single UTP cable 11 through an RJ45 serial port 340 and provides it to an input of the FPGA 320, or The digital frame signal reversely output from the FPGA 320 is loaded on the physical layer and transmitted to the donor unit 100 through a single UTP cable 11 having one end connected to an RJ45 type serial port 340.
  • the PHY chip 331 loads the forward digital frame signal output from the FPGA 320 on the physical layer and is connected to another service unit (not shown) through another UTP cable (not shown), one end of which is connected to an RJ45 serial port 241. ) Or to provide the reverse digital signal received from another service unit via another UTP cable to the input of the FPGA 320.
  • the service unit 300 includes a clock unit CLOCK for providing a reference clock signal to the DACs 311 and 313, the ADCs 312 and 314, and the PHY chips 330 and 331 as shown in FIG. 3.
  • a power (POWER) for supplying power to each component of the service unit 300 may be included.
  • FIG. 4 is an exemplary diagram in which the relay device of FIG. 3 is installed in a building.
  • the donor unit 100 and the service unit 300 are connected via a single UTP cable 11.
  • the donor unit 100 and the other service unit may be connected via a single UTP cable, so that the service unit 300 and the other service unit may be installed in different service areas in the building, respectively.
  • the donor unit 100 located in the distribution panel in the building transmits the MIMO signals, that is, the first and second mobile communication signals together using a single UTP cable 11, and the service unit (
  • the MIMO signals, that is, the first and second mobile communication signals received from the donor unit 100 through the single UTP cable 11 may be serviced through the first antenna # 1 and the second antenna # 2, respectively.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

본 발명은 건물내부(In-Building)에서 UTP(Unshielded Twisted Pair) 케이블과 같은 랜(LAN) 케이블을 이용하여 분산된 다수의 커버리지를 효과적으로 확보할 수 있도록 하기 위한 무선 통신 시스템의 중계 장치에 관한 것이다.

Description

무선 통신 시스템의 중계 장치
본 발명은 무선 통신 시스템의 중계 장치에 관한 것으로, 특히 건물내부(In-Building)에서 UTP(Unshielded Twisted Pair) 케이블과 같은 랜(LAN) 케이블을 이용하여 분산된 다수의 커버리지를 효과적으로 확보할 수 있도록 하기 위한, 무선 통신 시스템의 중계 장치에 관한 것이다.
일반적으로, 무선 통신 시스템들은 음성, 데이터, 등과 같은 다양한 타입의 통신 콘텐츠를 제공하기 위하여 폭넓게 전개된다. 이러한 시스템들은 이용 가능한 시스템 리소스들(예를 들어, 대역폭, 전송 전력)을 공유함으로써 다수의 사용자들과의 통신을 지원할 수 있는 다중 접속 시스템들일 수 있다. 그러한 다중 접속 시스템들은 예를 들어 코드분할다중접속(CDMA) 시스템, 시분할다중접속(TDMA) 시스템, 주파수분할다중접속(FDMA) 시스템, 3GPP 롱텀에벌루션(LTE) 시스템, 및 직교주파수분할다중접속(OFDMA) 시스템 등을 포함한다.
무선 다중 접속 통신 시스템은 다수의 무선 단말들에 대한 통신을 동시에 지원할 수 있다. 각각의 단말은 순방향 링크 및 역방향 링크상의 전송들을 통해 하나 이상의 기지국들과 통신한다. 순방향 링크(또는 다운링크나 하향링크라 칭함)는 기지국들로부터 단말들로의 통신 링크를 지칭하고, 역방향 링크(또는 업링크나 상향링크라 칭함)는 단말들로부터 기지국들로의 통신 링크를 지칭한다. 이러한 통신 링크는 단일입력단일출력(SISO) 방식, 다중입력단일출력(MISO) 방식, 또는 다중입력다중출력(MIMO) 방식을 통해 설정될 수 있다.
MIMO 방식의 시스템들은 데이터 전송을 위해 다수의(NT) 전송 안테나들 및 다수의(NR) 수신 안테나들을 이용한다. NT 개의 전송 안테나들 및 NR개의 수신 안테나들에 의하여 형성되는 MIMO 채널은 NS개의 독립 채널들로 분해될 수 있으며, 독립 채널들은 공간 채널로서 지칭될 수 있다. NS개의 독립 채널들 각각은 디멘션(dimension)에 대응한다. 다수의 전송 및 수신 안테나들에 의하여 생성된 추가적 디멘션들이 이용된다면, MIMO 시스템은 개선된 성능(예를 들어, 더 높은 처리량 및/또는 더 큰 신뢰성)을 제공할 수 있다.
한편, 위와 같은 MIMO 통신방식에서도 전파음영지역을 커버하거나 기지국의 설치비용이 부담스러운 지역에 무선 중계기를 구성시킬 필요가 있다.
그러나, 중계기로부터 다수의 안테나들까지 MIMO 신호를 일정 거리 확장하거나 전달하기 위해서는 MIMO 안테나의 수에 대응하는 다수개의 급전선 케이블이 필요한데, 그 다수개의 급전선 케이블의 설치로 인하여 케이블 구입비, 작업 시간 및 인력 등이 늘어나 시설비가 대폭 상승하고 설치 공간에도 많은 제약이 따르는 문제점이 있었다.
본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로, 그 목적은 건물내부(In-Building)에서 랜(LAN) 케이블을 이용하여 분산된 다수의 커버리지를 효과적으로 확보할 수 있도록 하는, 무선 통신 시스템의 중계 장치를 제공하는 것이다.
전술한 목적을 달성하기 위하여 본 발명의 일 측면에 따른 무선 통신 시스템의 중계 장치는, 다운 링크 시 기지국으로부터 수신된 하나 이상의 순방향 아날로그 신호를 디지털 신호로 변환하고 그 변환된 하나 이상의 순방향 디지털 신호를 서로 결합하여 단일의 제1 UTP 케이블을 통해 전송하며, 업 링크 시 상기 제1 UTP 케이블을 통해 수신된 하나 이상의 역방향 디지털 신호를 서로 분리하고 그 분리된 하나 이상의 역방향 디지털 신호를 각각 아날로그 신호로 변환하여 상기 기지국 측으로 출력하기 위한 도너 유니트; 다운 링크 시 상기 제1 UTP 케이블을 통해 수신된 하나 이상의 순방향 디지털 신호 중 하나의 순방향 디지털 신호를 분리하고 아날로그 신호로 변환하여 제1 안테나를 통해 출력하고 나머지의 순방향 디지털 신호를 단일의 제2 UTP 케이블을 통해 전송하며, 업 링크 시 상기 제1 안테나를 통해 수신된 역방향 아날로그 신호를 디지털 신호로 변환하고 그 변환된 역방향 디지털 신호 및 상기 제2 UTP 케이블을 통해 수신된 역방향 디지털 신호를 서로 결합하여 상기 제1 UTP 케이블을 통해 상기 도너 유니트로 전송하기 위한 제1 서비스 유니트; 및 다운 링크 시 상기 제2 UTP 케이블을 통해 수신된 하나 이상의 순방향 디지털 신호 중 하나의 순방향 디지털 신호를 분리하고 아날로그 신호로 변환하여 제2 안테나를 통해 출력하고 나머지의 순방향 디지털 신호를 단일의 제3 UTP 케이블을 통해 전송하며, 업 링크 시 상기 제2 안테나를 통해 수신된 역방향 아날로그 신호를 디지털 신호로 변환하고 그 변환된 역방향 디지털 신호 및 상기 제3 UTP 케이블을 통해 수신된 역방향 디지털 신호를 서로 결합하여 상기 제2 UTP 케이블을 통해 상기 제1 서비스 유니트로 전송하기 위한 제2 서비스 유니트를 포함할 수 있다.
전술한 목적을 달성하기 위하여 본 발명의 다른 측면에 따른 무선 통신 시스템의 중계 장치는, 다운 링크 시 기지국으로부터 수신된 하나 이상의 순방향 아날로그 신호를 디지털 신호로 변환하고 그 변환된 하나 이상의 순방향 디지털 신호를 서로 결합하여 단일의 UTP 케이블을 통해 전송하며, 업 링크 시 상기 UTP 케이블을 통해 수신된 하나 이상의 역방향 디지털 신호를 서로 분리하고 그 분리된 하나 이상의 역방향 디지털 신호를 각각 역방향 아날로그 신호로 변환하여 상기 기지국 측으로 출력하기 위한 도너 유니트; 및 다운 링크 시 상기 UTP 케이블을 통해 수신된 하나 이상의 순방향 디지털 신호를 서로 분리하고 아날로그 신호로 변환하여 대응하는 하나 이상의 안테나를 통해 각각 출력하고, 업 링크 시 상기 하나 이상의 안테나를 통해 수신된 역방향 아날로그 신호를 각각 디지털 신호로 변환하고 그 변환된 하나 이상의 역방향 디지털 신호를 서로 결합하여 상기 UTP 케이블을 통해 상기 도너 유니트로 전송하기 위한 서비스 유니트를 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 무선통신 시스템의 중계장치의 구성도,
도 2는 도 1의 중계 장치를 건물 내에 시설한 예시도,
도 3은 본 발명의 타 실시예에 따른 무선통신 시스템의 중계장치의 구성도,
도 4는 도 3의 중계 장치를 건물 내에 시설한 예시도이다.
이하, 첨부도면을 참조하여 본 발명의 실시예에 대해 구체적으로 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 한다. 또한, 본 발명의 실시예에 대한 설명 시 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 무선 통신 시스템의 중계 장치의 구성도로, 동 도면에 도시된 바와 같이, 도너 유니트(100), 제1 서비스 유니트(200), 및 제2 서비스 유니트(200a)를 포함할 수 있다.
본 실시예에 따른 도너 유니트(100)는 제1 및 제2 아날로그/디지털 컨버터(Analogue/Digital Converter: ADC)(111,112), 제1 및 제2 디지털/아날로그 컨버터(Digital/ Analogue Converter: DAC)(113,114), FPGA(Field Programmable Gate Array)(120), 및 제1 및 제2 PHY 칩(130,131)을 포함할 수 있다.
제1 ADC(111)는 제1 순방향 수신부 #1을 통해 수신된 제1 순방향 아날로그 신호를 디지털 신호로 변환하여 FPGA(120)의 입력으로 제공하고, 제2 ADC(112)는 제2 순방향 수신부 #2를 통해 수신된 제2 순방향 아날로그 신호를 디지털 신호로 변환하여 FPGA(120)의 입력으로 제공한다.
본 실시예에서 제1 순방향 수신부 #1과 제2 순방향 수신부 #2는 각각 기지국(미도시) 측으로부터 수신된 제1,2 순방향 이동통신 신호를 중간주파 신호로 만들고 증폭하여 제1,2 ADC(111,112)의 입력신호(즉, 제1,2 순방향 아날로그 신호)로 제공하기 위한 것으로, 예를 들어, 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
제1 DAC(113)는 FPGA(120)로부터 입력된 제1 역방향 디지털 신호를 아날로그 신호로 변환하여 제1 역방향 송신부 #1의 입력으로 제공하고, 제2 DAC(114)는 FPGA(120)로부터 입력된 제2 역방향 디지털 신호를 아날로그 신호로 변환하여 제2 역방향 송신부 #2의 입력으로 제공한다.
본 실시예에서 제1 역방향 송신부 #1과 제2 역방향 송신부 #2는 각각 제1,2 DAC(113,114)로부터 입력된 제1,2 역방향 아날로그 신호(즉, 역방향 이동통신 신호)를 고주파(또는 중간주파) 신호로 만들고 증폭하여 기지국 측으로 전송하기 위한 것으로, 예를 들어, 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
FPGA(120)는 순방향 입력된 하나 이상의 순방향 디지털 신호를 서로 결합하여 단일의 제1 UTP 케이블(11)을 통해 전송할 수 있는 신호로 만들거나 또는 단일의 제1 UTP 케이블(11)을 통해 역방향 입력된 하나 이상의 역방향 디지털 신호를 서로 분리하여 제1,2 DAC(113,114)의 입력으로 각각 제공하기 위한 것으로, 예를 들어, 제1,2 ADC(111,112)로부터 순방향으로 각기 입력된 하나 이상의 디지털 신호를 결합하기 위한 먹스(MUX)와 그 먹스에 의해 결합된 디지털 신호를 기 설정된 프로그램에 따라 스케줄링하여 프레임화 한 후 단일의 제1 UTP 케이블(11)측으로 출력하기 위한 프레이머(Framer), 및 단일의 제1 UTP 케이블(11)측으로부터 역방향으로 입력된 하나 이상의 디지털 결합 신호를 역 프레임화하기 위한 디프레이머(DeFramer)와 그 디프레이머에 의해 역 프레임화된 디지털 신호를 하나 이상의 디지털 신호로 분리하여 제1,2 DAC(113,114)로 각각 출력하기 위한 디먹스(DEMUX)를 포함할 수 있다.
제1 PHY 칩(130)은 FPGA(120)로부터 순방향 출력된 디지털 프레임 신호를 물리계층에 실어 RJ45 방식의 직렬 포트(140)에 일단이 연결된 단일의 UTP 케이블(11)을 통해 전송하거나, 또는 직렬 포트(140)를 통해 단일의 UTP 케이블(11)로부터 역방향 수신된 디지털 프레임 신호의 물리계층에 실린 신호를 추출하여 FPGA(120)의 입력으로 제공하기 위한 것이다.
본 실시예에서 제2 PHY 칩(131)과 RJ45 방식의 직렬 포트(141)는 제1 PHY 칩(130)과 RJ45 방식의 직렬 포트(140)와 동일한 기능을 하는 것으로, 예를 들어, FPGA(120)로부터 순방향 출력된 디지털 프레임 신호를 물리계층에 실어 단일의 UTP 케이블(11)과는 다른 단일의 UTP 케이블(미도시)을 통해 전송할 수 있음을 예시한 것이다.
또한 본 실시예에 따른 도너 유니트(100)는 도 1에 도시된 바와 같이 ADC(111,112), DAC(113,114), 및 PHY 칩(130,131)에 기준 클럭 신호를 제공하기 위한 클럭부(CLOCK)를 포함하고, 도너 유니트(100)의 각 구성에 전원을 공급하기 위한 파워(POWER)를 포함할 수 있다.
본 실시예에 따른 제1 서비스 유니트(200)는 단일의 UTP 케이블(11)을 매개로 도너 유니트(100)와 연결된 것으로, 디지털/아날로그 컨버터(Digital/ Analogue Converter: DAC)(211), 아날로그/디지털 컨버터(Analogue/Digital Converter: ADC)(212), FPGA(Field Programmable Gate Array)(220), 및 제1 및 제2 PHY 칩(230,231)을 포함할 수 있다.
DAC(211)는 FPGA(220)로부터 입력된 제1 순방향 디지털 신호를 아날로그 신호로 변환하여 제1 순방향 송신부 #1의 입력으로 제공하고, ADC(212)는 제1 역방향 수신부 #1을 통해 수신된 제1 역방향 아날로그 신호를 디지털 신호로 변환하여 FPGA(220)의 입력으로 제공한다.
본 실시예에서 제1 순방향 송신부 #1는 DAC(211)로부터 입력된 제1 순방향 아날로그 신호(즉, 순방향 이동통신 신호)를 고주파 신호로 만들고 증폭하여 제1 안테나 #1를 통해 사용자 단말기(미도시) 측으로 전송하기 위한 것으로, 예를 들어, 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
제1 역방향 수신부 #1은 사용자 단말기(미도시) 측으로부터 제1 안테나 #1를 통해 수신된 제1 역방향 이동통신 신호를 중간주파 신호로 만들고 증폭하여 ADC(212)의 입력신호(즉, 제1 역방향 아날로그 신호)로 제공하기 위한 것으로, 예를 들어, 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
본 실시예에서 참조부호 20은 순방향 신호와 역방향 신호를 분리하기 위한 듀플렉서를 나타내는 것이다.
FPGA(220)는 단일의 제1 UTP 케이블(11)로부터 PHY 칩(230)을 통해 순방향 입력된 하나 이상의 순방향 디지털 신호 중 하나를 분리하여 DAC(211)의 입력으로 제공하고 나머지의 순방향 디지털 신호를 PHY 칩(231)의 입력으로 제공하여 단일의 제2 UTP 케이블(11a)을 통해 제2 서비스 유니트(200a) 측으로 전송할 수 있도록 하거나, 또는 ADC(212)로부터 역방향 입력된 하나의 역방향 디지털 신호와 단일의 제2 UTP 케이블(11a)로부터 PHY 칩(231)을 통해 역방향 입력된 하나 이상의 역방향 디지털 신호를 서로 결합하여 단일의 제1 UTP 케이블(11)을 통해 역방향으로 전송할 수 있는 신호로 만들기 위한 것이다.
FPGA(220)는, 예를 들어, 단일의 제1 UTP 케이블(11)측으로부터 PHY 칩(230)을 통해 순방향으로 입력된 하나 이상의 디지털 결합 신호를 역 프레임화하기 위한 디프레이머(DeFramer)와 그 디프레이머에 의해 역 프레임화된 디지털 신호 중 하나를 분리하여 DAC(211)의 입력으로 제공하기 위한 디먹스(DEMUX), 및 ADC(212)로부터 입력된 역방향 디지털 신호와 제2 UTP 케이블(11a)측으로부터 PHY 칩(231)을 통해 역방향으로 입력된 하나 이상의 디지털 신호를 결합하기 위한 먹스(MUX)와 이 먹스에 의해 결합된 디지털 신호를 기 설정된 프로그램에 따라 스케줄링하여 프레임화 한 후 단일의 제1 UTP 케이블(11)측으로 출력하기 위한 프레이머(Framer)를 포함할 수 있다.
PHY 칩(230)은 직렬 포트(240)를 통해 단일의 UTP 케이블(11)로부터 순방향 수신된 디지털 프레임 신호의 물리계층에 실린 신호를 추출하여 FPGA(220)의 입력으로 제공하거나, 또는 FPGA(220)로부터 역방향 출력된 디지털 프레임 신호를 물리계층에 실어 RJ45 방식의 직렬 포트(240)에 일단이 연결된 단일의 제1 UTP 케이블(11)을 통해 도너 유니트(100)로 전송하기 위한 것이다.
PHY 칩(231)은 FPGA(220)로부터 출력된 순방향 디지털 프레임 신호를 물리계층에 실어 RJ45 방식의 직렬 포트(241)에 일단이 연결된 단일의 제2 UTP 케이블(11a)을 통해 제2 서비스 유니트(200a)로 전송하거나, 또는 단일의 제2 UTP 케이블(11a)을 통해 제2 서비스 유니트(200a)로부터 수신된 역방향 디지털 신호를 FPGA(220)의 입력으로 제공하기 위한 것이다.
또한 본 실시예에 따른 제1 서비스 유니트(200)는 도 1에 도시된 바와 같이 DAC(211), ADC(212), 및 PHY 칩(230,231)에 기준 클럭 신호를 제공하기 위한 클럭부(CLOCK)를 포함하고, 제1 서비스 유니트(200)의 각 구성에 전원을 공급하기 위한 파워(POWER)를 포함할 수 있다.
본 실시예에 따른 제2 서비스 유니트(200)는 단일의 UTP 케이블(11a)을 매개로 제1 서비스 유니트(200)와 연결된 것으로, 제1 서비스 유니트(200)의 전술한 기능과 본질적으로 동일한 기능을 수행하고, 디지털/아날로그 컨버터(Digital/ Analogue Converter: DAC)(211a), 아날로그/디지털 컨버터(Analogue/Digital Converter: ADC)(212a), FPGA(Field Programmable Gate Array)(220a), 및 제1 및 제2 PHY 칩(230a,231a)을 포함할 수 있다.
DAC(211a)는 FPGA(220a)로부터 입력된 제2 순방향 디지털 신호를 아날로그 신호로 변환하여 제2 순방향 송신부 #2의 입력으로 제공하고, ADC(212a)는 제2 역방향 수신부 #2을 통해 수신된 제2 역방향 아날로그 신호를 디지털 신호로 변환하여 FPGA(220a)의 입력으로 제공한다.
본 실시예에서 제2 순방향 송신부 #2는 DAC(211a)로부터 입력된 제2 순방향 아날로그 신호(즉, 순방향 이동통신 신호)를 고주파 신호로 만들고 증폭하여 제2 안테나 #2를 통해 사용자 단말기(미도시) 측으로 전송하기 위한 것으로, 예를 들어, 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
제2 역방향 수신부 #2는 사용자 단말기(미도시) 측으로부터 제2 안테나 #2를 통해 수신된 제2 역방향 이동통신 신호를 중간주파 신호로 만들고 증폭하여 ADC(212a)의 입력신호(즉, 제2 역방향 아날로그 신호)로 제공하기 위한 것으로, 예를 들어, 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
본 실시예에서 참조부호 20a는 순방향 신호와 역방향 신호를 분리하기 위한 듀플렉서를 나타내는 것이다.
FPGA(220a)는 단일의 제2 UTP 케이블(11a)로부터 PHY 칩(230a)을 통해 순방향 입력된 하나 이상의 순방향 디지털 신호 중 하나를 분리하여 DAC(211a)의 입력으로 제공하고 만일 나머지 신호가 있다면 그 나머지의 순방향 디지털 신호를 PHY 칩(231a)의 입력으로 제공하여 단일의 다른 UTP 케이블(미도시)을 통해 다른 서비스 유니트(미도시) 측으로 전송할 수 있도록 하거나, 또는 다른 UTP 케이블로부터 PHY 칩(231a)을 통해 역방향 입력된 하나 이상의 역방향 디지털 신호가 존재할 경우 그 하나 이상의 역방향 신호와 ADC(212a)로부터 역방향 입력된 하나의 역방향 디지털 신호를 서로 결합하여 단일의 제2 UTP 케이블(11a)을 통해 역방향으로 전송할 수 있는 신호로 만들기 위한 것이다.
FPGA(220a)는, 예를 들어, 단일의 제2 UTP 케이블(11a)측으로부터 PHY 칩(230a)을 통해 순방향으로 입력된 하나 이상의 디지털 결합 신호를 역 프레임화하기 위한 디프레이머(DeFramer)와 그 디프레이머에 의해 역 프레임화된 디지털 신호 중 하나를 분리하여 DAC(211a)의 입력으로 제공하기 위한 디먹스(DEMUX), 및 ADC(212a)로부터 입력된 역방향 디지털 신호와 다른 UTP 케이블측으로부터 PHY 칩(231a)을 통해 역방향으로 입력된 하나 이상의 디지털 신호를 결합하기 위한 먹스(MUX)와 이 먹스에 의해 결합된 디지털 신호를 기 설정된 프로그램에 따라 스케줄링하여 프레임화 한 후 단일의 제2 UTP 케이블(11a)측으로 출력하기 위한 프레이머(Framer)를 포함할 수 있다.
PHY 칩(230a)은 직렬 포트(240a)를 통해 단일의 UTP 케이블(11a)로부터 순방향 수신된 디지털 프레임 신호의 물리계층에 실린 신호를 추출하여 FPGA(220a)의 입력으로 제공하거나, 또는 FPGA(220a)로부터 역방향 출력된 디지털 프레임 신호를 물리계층에 실어 RJ45 방식의 직렬 포트(240a)에 일단이 연결된 단일의 제2 UTP 케이블(11a)을 통해 제1 서비스 유니트(200)로 전송하기 위한 것이다.
PHY 칩(231a)은 FPGA(220a)로부터 출력된 나머지 순방향 디지털 프레임 신호가 있다면 이를 물리계층에 실어 RJ45 방식의 직렬 포트(241a)에 일단이 연결된 단일의 다른 UTP 케이블(미도시)을 통해 다른 서비스 유니트(미도시)로 전송하거나, 또는 다른 UTP 케이블을 통해 다른 서비스 유니트로부터 수신된 역방향 디지털 신호를 FPGA(220a)의 입력으로 제공하기 위한 것이다.
또한 본 실시예에 따른 제2 서비스 유니트(200a)는 도 1에 도시된 바와 같이 DAC(211a), ADC(212a), 및 PHY 칩(230a,231a)에 기준 클럭 신호를 제공하기 위한 클럭부(CLOCK)를 포함하고, 제2 서비스 유니트(200a)의 각 구성에 전원을 공급하기 위한 파워(POWER)를 포함할 수 있다.
도 2는 도 1의 중계 장치를 건물 내에 시설한 예시도로, 동 도면에 도시된 바와 같이, 도너 유니트(100)와 제1 서비스 유니트(200)가 단일의 제1 UTP 케이블(11)을 매개로 연결되어 있고, 제1 서비스 유니트(200)와 제2 서비스 유니트(200a)가 단일의 제2 UP 케이블(11a)을 매개로 연결되어 건물내 동일한 서비스 영역에 설치되어 있다.
도 1,2의 실시예에 따르면, 건물내의 분전반에 위치한 도너 유니트(100)에서 단일의 제1 UTP 케이블(11)을 이용하여 하나 이상의 이동통신 신호를 전송하고, 제1 서비스 유니트(200)에서 MIMO 신호 중 제1 이동통신 신호를 제1 안테나 #1를 통해 서비스하며, 단일의 제2 UTP 케이블(11a)을 이용하여 MIMO 신호 중 제2 이동통신 신호를 제2 서비스 유니트(200a)에 전달하여 제2 안테나 #2를 통해 서비스 할 수 있다. 또한, 제2 서비스 유니트(200a)의 제거 시 SISO 서비스를 제공할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 무선 통신 시스템의 중계 장치의 구성도로, 동 도면에 도시된 바와 같이, 도너 유니트(100) 및 서비스 유니트(300)를 포함할 수 있다.
본 실시예에 따른 도너 유니트(100)는 제1 및 제2 아날로그/디지털 컨버터(Analogue/Digital Converter: ADC)(111,112), 제1 및 제2 디지털/아날로그 컨버터(Digital/ Analogue Converter: DAC)(113,114), FPGA(Field Programmable Gate Array)(120), 및 제1 및 제2 PHY 칩(130,131)을 포함할 수 있다.
제1 ADC(111)는 제1 순방향 수신부 #1을 통해 수신된 제1 순방향 아날로그 신호를 디지털 신호로 변환하여 FPGA(120)의 입력으로 제공하고, 제2 ADC(112)는 제2 순방향 수신부 #2를 통해 수신된 제2 순방향 아날로그 신호를 디지털 신호로 변환하여 FPGA(120)의 입력으로 제공한다.
본 실시예에서 제1 순방향 수신부 #1과 제2 순방향 수신부 #2는 각각 기지국(미도시) 측으로부터 수신된 제1,2 순방향 이동통신 신호를 중간주파 신호로 만들고 증폭하여 제1,2 ADC(111,112)의 입력신호(즉, 제1,2 순방향 아날로그 신호)로 제공하기 위한 것으로, 예를 들어, 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
제1 DAC(113)는 FPGA(120)로부터 입력된 제1 역방향 디지털 신호를 아날로그 신호로 변환하여 제1 역방향 송신부 #1의 입력으로 제공하고, 제2 DAC(114)는 FPGA(120)로부터 입력된 제2 역방향 디지털 신호를 아날로그 신호로 변환하여 제2 역방향 송신부 #2의 입력으로 제공한다.
본 실시예에서 제1 역방향 송신부 #1과 제2 역방향 송신부 #2는 각각 제1,2 DAC(113,114)로부터 입력된 제1,2 역방향 아날로그 신호(즉, 역방향 이동통신 신호)를 고주파(또는 중간주파) 신호로 만들고 증폭하여 기지국 측으로 전송하기 위한 것으로, 예를 들어, 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
FPGA(120)는 순방향 입력된 하나 이상의 순방향 디지털 신호를 서로 결합하여 단일의 UTP 케이블(11)을 통해 전송할 수 있는 신호로 만들거나 또는 단일의 UTP 케이블(11)을 통해 역방향 입력된 하나 이상의 역방향 디지털 신호를 서로 분리하여 제1,2 DAC(113,114)의 입력으로 각각 제공하기 위한 것으로, 예를 들어, 제1,2 ADC(111,112)로부터 순방향으로 각기 입력된 하나 이상의 디지털 신호를 결합하기 위한 먹스(MUX)와 그 먹스에 의해 결합된 디지털 신호를 기 설정된 프로그램에 따라 스케줄링하여 프레임화 한 후 단일의 UTP 케이블(11)측으로 출력하기 위한 프레이머(Framer), 및 단일의 UTP 케이블(11)측으로부터 역방향으로 입력된 하나 이상의 디지털 결합 신호를 역 프레임화하기 위한 디프레이머(DeFramer)와 그 디프레이머에 의해 역 프레임화된 디지털 신호를 하나 이상의 디지털 신호로 분리하여 제1,2 DAC(113,114)로 각각 출력하기 위한 디먹스(DEMUX)를 포함할 수 있다.
제1 PHY 칩(130)은 FPGA(120)로부터 순방향 출력된 디지털 프레임 신호를 물리계층에 실어 RJ45 방식의 직렬 포트(140)에 일단이 연결된 단일의 UTP 케이블(11)을 통해 전송하거나, 또는 직렬 포트(140)를 통해 단일의 UTP 케이블(11)로부터 역방향 수신된 디지털 프레임 신호의 물리계층에 실린 신호를 추출하여 FPGA(120)의 입력으로 제공하기 위한 것이다.
본 실시예에서 제2 PHY 칩(131)과 RJ45 방식의 직렬 포트(141)는 제1 PHY 칩(130)과 RJ45 방식의 직렬 포트(140)와 동일한 기능을 하는 것으로, 예를 들어, FPGA(120)로부터 순방향 출력된 디지털 프레임 신호를 물리계층에 실어 단일의 UTP 케이블(11)과는 다른 단일의 UTP 케이블(미도시)을 통해 전송할 수 있음을 예시한 것이다.
또한 본 실시예에 따른 도너 유니트(100)는 도 3에 도시된 바와 같이 ADC(111,112), DAC(113,114), 및 PHY 칩(130,131)에 기준 클럭 신호를 제공하기 위한 클럭부(CLOCK)를 포함하고, 도너 유니트(100)의 각 구성에 전원을 공급하기 위한 파워(POWER)를 포함할 수 있다.
본 실시예에 따른 서비스 유니트(300)는 단일의 UTP 케이블(11)을 매개로 도너 유니트(100)와 연결된 것으로, 디지털/아날로그 컨버터(Digital/ Analogue Converter: DAC)(311,313), 아날로그/디지털 컨버터(Analogue/Digital Converter: ADC)(312,314), FPGA(Field Programmable Gate Array)(320), 및 제1 및 제2 PHY 칩(330,331)을 포함할 수 있다.
제1 DAC(311)는 FPGA(320)로부터 입력된 제1 순방향 디지털 신호를 아날로그 신호로 변환하여 제1 순방향 송신부 #1의 입력으로 제공하고, 제2 DAC(313)는 FPGA(320)로부터 입력된 제2 순방향 디지털 신호를 아날로그 신호로 변환하여 제2 순방향 송신부 #2의 입력으로 제공한다.
제1 ADC(312)는 제1 역방향 수신부 #1를 통해 수신된 제1 역방향 아날로그 신호를 디지털 신호로 변환하여 FPGA(320)의 입력으로 제공하고, 제2 ADC(314)는 제2 역방향 수신부 #2를 통해 수신된 제2 역방향 아날로그 신호를 디지털 신호로 변환하여 FPGA(320)의 입력으로 제공한다.
본 실시예에서 제1 순방향 송신부 #1는 DAC(311)로부터 입력된 제1 순방향 아날로그 신호(즉, 제1 순방향 이동통신 신호)를 고주파 신호로 만들고 증폭하여 제1 안테나 #1를 통해 사용자 단말기(미도시) 측으로 전송하고, 제2 순방향 송신부 #2는 DAC(313)로부터 입력된 제2 순방향 아날로그 신호(즉, 제2 순방향 이동통신 신호)를 고주파 신호로 만들고 증폭하여 제2 안테나 #2를 통해 사용자 단말기(미도시) 측으로 전송하기 위한 것으로, 예를 들어, 제1,2 순방향 송신부 #1,#2는 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
제1 역방향 수신부 #1은 사용자 단말기(미도시) 측으로부터 제1 안테나 #1를 통해 수신된 제1 역방향 이동통신 신호를 중간주파 신호로 만들고 증폭하여 ADC(312)의 입력신호(즉, 제1 역방향 아날로그 신호)로 제공하기 위한 것이고,
제2 역방향 수신부 #2는 사용자 단말기(미도시) 측으로부터 제2 안테나 #2를 통해 수신된 제2 역방향 이동통신 신호를 중간주파 신호로 만들고 증폭하여 ADC(314)의 입력신호(즉, 제2 역방향 아날로그 신호)로 제공하기 위한 것으로, 예를 들어, 제1,2 역방향 수신부 #1,#2는 일반적인 슈퍼헤테로다인 증폭 방식에 따라 구성할 수 있으므로 자세한 설명은 생략한다.
본 실시예에서 참조부호 31과 32는 순방향 신호와 역방향 신호를 분리하기 위한 듀플렉서를 나타내는 것이다.
FPGA(320)는 단일의 UTP 케이블(11)로부터 PHY 칩(330)을 통해 순방향 입력된 하나 이상의 순방향 디지털 신호를 서로 분리하여 하나 이상의 DAC(311,313)의 입력으로 각각 제공하거나, 또는 하나 이상의 ADC(312,314)로부터 역방향 입력된 하나 이상의 역방향 디지털 신호를 서로 결합하여 단일의 UTP 케이블(11)을 통해 역방향으로 전송할 수 있는 신호로 만들기 위한 것이다.
FPGA(220)는, 예를 들어, 단일의 UTP 케이블(11)측으로부터 PHY 칩(330)을 통해 순방향으로 입력된 하나 이상의 디지털 결합 신호를 역 프레임화하기 위한 디프레이머(DeFramer)와 그 디프레이머에 의해 역 프레임화된 디지털 신호를 원래의 하나 이상의 신호로 분리하여 하나 이상의 DAC(311,313)의 입력으로 각각 제공하기 위한 디먹스(DEMUX), 및 하나 이상의 ADC(212,214)로부터 입력된 하나 이상의 역방향 디지털 신호를 결합하기 위한 먹스(MUX)와 이 먹스에 의해 결합된 디지털 신호를 기 설정된 프로그램에 따라 스케줄링하여 프레임화 한 후 단일의 UTP 케이블(11)측으로 출력하기 위한 프레이머(Framer)를 포함할 수 있다.
PHY 칩(330)은 RJ45 방식의 직렬 포트(340)를 통해 단일의 UTP 케이블(11)로부터 순방향 수신된 디지털 프레임 신호의 물리계층에 실린 신호를 추출하여 FPGA(320)의 입력으로 제공하거나, 또는 FPGA(320)로부터 역방향 출력된 디지털 프레임 신호를 물리계층에 실어 RJ45 방식의 직렬 포트(340)에 일단이 연결된 단일의 UTP 케이블(11)을 통해 도너 유니트(100)로 전송하기 위한 것이다.
PHY 칩(331)은 FPGA(320)로부터 출력된 순방향 디지털 프레임 신호를 물리계층에 실어 RJ45 방식의 직렬 포트(241)에 일단이 연결되는 다른 UTP 케이블(미도시)을 통해 다른 서비스 유니트(미도시)로 전송하거나, 또는 다른 UTP 케이블을 통해 다른 서비스 유니트로부터 수신된 역방향 디지털 신호를 FPGA(320)의 입력으로 제공하기 위한 것이다.
또한 본 실시예에 따른 서비스 유니트(300)는 도 3에 도시된 바와 같이 DAC(311,313), ADC(312,314), 및 PHY 칩(330,331)에 기준 클럭 신호를 제공하기 위한 클럭부(CLOCK)를 포함하고, 서비스 유니트(300)의 각 구성에 전원을 공급하기 위한 파워(POWER)를 포함할 수 있다.
도 4는 도 3의 중계 장치를 건물 내에 시설한 예시도로, 동 도면에 도시된 바와 같이, 도너 유니트(100)와 서비스 유니트(300)가 단일의 UTP 케이블(11)을 매개로 연결되어 있고, 또한 도너 유니트(100)와 다른 서비스 유니트가 단일의 UTP 케이블을 매개로 연결되어, 서비스 유니트(300)와 다른 서비스 유니트를 건물내 다른 서비스 영역에 각각 설치할 수 있다.
도 3,4의 실시예에 따르면, 건물내의 분전반에 위치한 도너 유니트(100)에서 단일의 UTP 케이블(11)을 이용하여 MIMO 신호 즉, 제1,2 이동통신 신호를 함께 전송하고, 서비스 유니트(200)에서 단일의 UTP 케이블(11)을 통해 도너 유니트(100)로부터 수신한 MIMO 신호 즉, 제1,2 이동통신 신호를 각각 제1 안테나 #1와 제2 안테나 #2를 통해 서비스 할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
이상에서 설명한 바와 같이 본 발명의 다양한 측면에 따르면, 건물내부(In-Building)에서 다수개의 급전선 케이블 대신 단일의 UTP 케이블을 이용하여 분산된 다수의 커버리지를 효과적으로 확보하고 MIMO 서비스를 구현할 수 있으므로, 기존과 비교하여 케이블 구입비, 작업 시간 및 인력 등이 감소할 수 있어 시설비가 대폭 줄어들고 설치 공간의 제약도 극복할 수 있는 효과가 있다.

Claims (2)

  1. 다운 링크 시 기지국으로부터 수신된 하나 이상의 순방향 아날로그 신호를 디지털 신호로 변환하고 그 변환된 하나 이상의 순방향 디지털 신호를 서로 결합하여 단일의 제1 UTP 케이블을 통해 전송하며, 업 링크 시 상기 제1 UTP 케이블을 통해 수신된 하나 이상의 역방향 디지털 신호를 서로 분리하고 그 분리된 하나 이상의 역방향 디지털 신호를 각각 아날로그 신호로 변환하여 상기 기지국 측으로 출력하기 위한 도너 유니트;
    다운 링크 시 상기 제1 UTP 케이블을 통해 수신된 하나 이상의 순방향 디지털 신호 중 하나의 순방향 디지털 신호를 분리하고 아날로그 신호로 변환하여 제1 안테나를 통해 출력하고 나머지의 순방향 디지털 신호를 단일의 제2 UTP 케이블을 통해 전송하며, 업 링크 시 상기 제1 안테나를 통해 수신된 역방향 아날로그 신호를 디지털 신호로 변환하고 그 변환된 역방향 디지털 신호 및 상기 제2 UTP 케이블을 통해 수신된 역방향 디지털 신호를 서로 결합하여 상기 제1 UTP 케이블을 통해 상기 도너 유니트로 전송하기 위한 제1 서비스 유니트; 및
    다운 링크 시 상기 제2 UTP 케이블을 통해 수신된 하나 이상의 순방향 디지털 신호 중 하나의 순방향 디지털 신호를 분리하고 아날로그 신호로 변환하여 제2 안테나를 통해 출력하고 나머지의 순방향 디지털 신호를 단일의 제3 UTP 케이블을 통해 전송하며, 업 링크 시 상기 제2 안테나를 통해 수신된 역방향 아날로그 신호를 디지털 신호로 변환하고 그 변환된 역방향 디지털 신호 및 상기 제3 UTP 케이블을 통해 수신된 역방향 디지털 신호를 서로 결합하여 상기 제2 UTP 케이블을 통해 상기 제1 서비스 유니트로 전송하기 위한 제2 서비스 유니트를 포함하는 무선 통신 시스템의 중계 장치.
  2. 다운 링크 시 기지국으로부터 수신된 하나 이상의 순방향 아날로그 신호를 디지털 신호로 변환하고 그 변환된 하나 이상의 순방향 디지털 신호를 서로 결합하여 단일의 UTP 케이블을 통해 전송하며, 업 링크 시 상기 UTP 케이블을 통해 수신된 하나 이상의 역방향 디지털 신호를 서로 분리하고 그 분리된 하나 이상의 역방향 디지털 신호를 각각 역방향 아날로그 신호로 변환하여 상기 기지국 측으로 출력하기 위한 도너 유니트; 및
    다운 링크 시 상기 UTP 케이블을 통해 수신된 하나 이상의 순방향 디지털 신호를 서로 분리하고 아날로그 신호로 변환하여 대응하는 하나 이상의 안테나를 통해 각각 출력하고, 업 링크 시 상기 하나 이상의 안테나를 통해 수신된 역방향 아날로그 신호를 각각 디지털 신호로 변환하고 그 변환된 하나 이상의 역방향 디지털 신호를 서로 결합하여 상기 UTP 케이블을 통해 상기 도너 유니트로 전송하기 위한 서비스 유니트를 포함하는 무선 통신 시스템의 중계 장치.
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