WO2014135595A1 - Procede de surveillance de communications pour systeme sur puce - Google Patents

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WO2014135595A1
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WO
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transaction
signal
module
bus
communication link
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Céline LIU
Nicolas Charrier
Nicolas MARTI
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Sagem Defense Securite
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    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Definitions

  • AMBA Advanced Microcontroller Bus Architecture
  • AHB Advanced High-Performance Bus
  • AXI Advanced Extensible Interface
  • the signals that pass over the communication link between the secondary master module and the bus and / or the communication link between the bus and the slave module can comply with the AXI communication protocol.
  • FIG. 1 schematically represents a known on-chip system.
  • the signals To perform a read or write data transaction the signals must be positioned in an ordered sequence.
  • AMBA Advanced Driver Assistance
  • An absence of a falling edge on the signal RLAST after detection of a rising edge on the signal ARVALID in the delay T max thus makes it possible to detect a slowness or a blocking caused by the bus B or the slave module Sj during a reading.
  • the signal U1 can be a rising edge of the AWVALID signal.
  • the AWVALID signal is held at one during the transmission of a write address on the AWADDR signal which the master module wants to access on the slave module.
  • the signal U2 can itself be a falling edge of the signal WLAST or BVALID:
  • the injection can be performed on a communication link according to the AXI protocol by a sequence of on-the-fly positioning of signals to the master module:
  • the signal BVALID is set to one
  • the signal BRESP is set to the value SLVERR during minus one clock stroke
  • the BVALID signal is then set to 0.
  • the invention also relates to a transaction monitoring device WDi, i G [1, / C] comprising signal detection means, storage means, N counters and processing means configured to implement N times in parallel the transaction monitoring method already described.
  • the storage means of the device are provided for storing N delays, for example one or more flash memories or EEPROMs. Stored deadlines can be written once before the system-on-a-chip is put into service, or dynamically reconfigured; a delay is read at least once during an execution of the monitoring method according to the invention.
  • the number of devices used is adapted to the number of slave ports of the bus B used in the circuit; unsolicited slave ports do not need to be monitored.
  • a monitoring device WDa can be placed on each link between a main master module Ma and the bus B.

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Abstract

L'invention concerne un procédé de surveillance de transactions dans un système sur puce comprenant au moins un module maître principal, au moins un module maître secondaire, au moins un module esclave et un bus connecté à chaque module, le bus comprenant des moyens d'interconnexion pour faire communiquer un module esclave commun avec au moins un module maître principal et avec au moins un module maître secondaire, le procédé comprenant les étapes suivantes mises en œuvre au cours de chaque transaction entre un module maître secondaire et un module esclave commun : un démarrage d'un compteur lors d'une détection initiale d'un signal de début de transaction, une attente d'une détection finale d'un signal de fin de transaction dans un délai T max prédéterminé, une clôture de la transaction si le temps écoulé tc depuis le démarrage du compteur est supérieur au délai T max prédéterminé, et une réinitialisation du compteur.

Description

Procédé de surveillance de communications pour système sur puce DOMAINE DE L'INVENTION
L'invention se rapporte au domaine des systèmes sur puce souvent désigné par le terme anglais System on chip ou son abréviation SoC.
L'invention concerne plus particulièrement les systèmes sur puce dans lesquels les interconnexions entre modules sont réalisées par des bus informatiques internes. ART ANTERIEUR
Un système sur puce (SoC), est un système complet embarqué sur une puce pouvant comprendre un ou plusieurs processeurs, de la mémoire, des périphériques d'interface et/ou d'autres composants nécessaires à la réalisation d'une fonction complexe.
Les SoC présentent généralement une architecture hiérarchisée : des modules « maîtres » effectuent des requêtes d'accès en lecture ou écriture à des modules dits « esclaves ». Par exemple, des maîtres typiques sont les processeurs ou les contrôleurs d'accès direct à la mémoire (DMA) ; des esclaves typiques sont les mémoires de stockage ou les périphériques réseau.
Les interconnexions entre des maîtres et des esclaves sont typiquement prises en charge par des bus informatiques internes compatibles avec un ou plusieurs protocoles de communication.
Par exemple, le protocole AMBA (« Advanced Microcontroller Bus Architecture ») est un standard de communication aujourd'hui largement utilisé notamment sur les SoC multiprocesseurs. Ce protocole se décline en plusieurs versions et variantes, dont par exemple AHB (« Advanced High- performance Bus ») et AXI (« Advanced extensible Interface ») qui sont plus particulièrement dédiées aux transferts de données haut-débit par salves (« bursts »).
En référence à la figure 1 , un bus informatique B assure des interconnexions entre k modules maîtres Mi, i e l, kj et n modules esclaves Sj, j e ll, n\. Le bus B comprend k ports esclaves PSi, i e Hl, /c] sur chacun desquels est connecté un module maître, et n ports maîtres PMj, j e [l, n], sur chacun desquels est connecté un module esclave. Ainsi, le bus est vu comme un esclave par chaque module maître, et vu comme un maître par chaque module esclave. Sur chaque liaison entre un port du bus et un module, des données peuvent être transmises selon un protocole de communication spécifique.
Le bus B comprend des moyens de routage internes, par exemple un ou plusieurs étages de commutateurs (« switches ») représentés sur la figure 1 par des flèches en pointillés. Ces moyens assurent le routage de communications entre un maître et un esclave.
Le bus B illustré sur la figure 1 réalise toutes les interconnexions possibles entre un des k maîtres et un des n esclaves, soit k * n interconnexions. Ainsi, l'esclave S1 peut par exemple recevoir des requêtes émises par les plusieurs maîtres, et être en accès partagé alternativement entre ceux-ci. Lors d'un accès concurrent, le maître M1 peut être en cours d'accès à S1 , tandis que le maître M2 reste en attente. Une fois l'accès par M1 terminé, le maître M2 peut à son tour réaliser un accès à S1 .
Cependant, si un maître tombe en panne alors qu'une transaction est en cours entre ce maître et un esclave, tous les autres maîtres en attente d'un accès au même esclave sont maintenus en attente puisque la transaction en cours n'est pas terminée.
Ces attentes peuvent notamment s'avérer gênantes dans le cas ou des accès de haute priorité doivent être réalisés très rapidement. C'est le cas par exemple des systèmes sur puce de niveau de criticité A selon le standard RTCA DO-254, sur lesquels des pannes ou même des lenteurs de transaction peuvent avoir des conséquences catastrophiques, comme par exemple, des systèmes sur puce dédiés au contrôle des commandes d'un aéronef.
On connaît de l'état de la technique des mécanismes de gestion de priorité visant à éviter de telles attentes. Ces mécanismes de gestion nécessitent cependant la transmission d'informations de messages de priorité supplémentaires, et une étape d'arbitrage entre de tels messages de priorités au niveau du bus d'interconnexion.
Cependant, de tels mécanismes de gestion de priorité présentent plusieurs inconvénients. D'une part, certaines protocoles de communication (tel que le protocole AMBA) ne prévoient pas par défaut l'inclusion de données de priorité dans une seule requête. Ces données de priorité sont en outre susceptibles de diminuer la bande passante du système. Enfin, ces mécanismes de gestion de priorité nécessitent une modification interne au bus d'interconnexion afin qu'il puisse mettre en œuvre l'arbitrage entre plusieurs requêtes concurrentes.
Par ailleurs, certains systèmes sur puce font une distinction physique, c'est-à-dire fixe et permanente, entre des maîtres principaux de haute priorité et des maîtres secondaires de plus basse priorité. Sur de tels systèmes sur puce, appelés dans la suite systèmes sur puce asymétriques, les accès demandés par un maître principal doivent être toujours prioritaires par rapport aux accès demandés par un module esclave, quel que soit leur contenu ; par conséquent, le blocage d'une transaction en cours impliquant un module maître secondaire alors qu'un maître principal est maintenu en attente peut avoir des conséquences dramatiques.
PRESENTATION DE L'INVENTION
L'invention vise à proposer un mécanisme limitant, dans un système sur puce asymétrique, les attentes subies par un module maître principal requérant un accès rapide à un module esclave.
Pour ce faire, l'invention concerne notamment un procédé de surveillance de transactions dans un système sur puce comprenant au moins un module maître principal , au moins un module maître secondaire, au moins un module esclave et un bus connecté à chaque module, le bus comprenant des moyens d'interconnexion pour faire communiquer un module esclave commun avec au moins un module maître principal et avec au moins un module maître secondaire, le procédé comprenant les étapes suivantes mises en œuvre au cours de chaque transaction entre un module maître secondaire et un module esclave commun : un démarrage d'un compteur lors d'une détection initiale d'un signal de début de transaction, une attente d'une détection finale d'un signal de fin de transaction dans un délai prédéterminé, une clôture de la transaction si le temps écoulé depuis le démarrage du compteur est supérieur au délai prédéterminé, et une réinitialisation du compteur.
Le procédé décrit permet notamment de détecter des blocages de transactions entre un module maître secondaire et un module esclave interconnectés au moyen de n'importe quel bus informatique AMBA vendu dans le commerce ou tout autre bus réalisation des interconnexions entre modules maîtres et esclaves. L'adaptation d'un bus informatique AMBA pour les besoins d'un système sur puce à haut niveau de criticité n'est donc pas nécessaire.
La détection de ces blocages provoqués par des maître secondaires rend possible la libération de l'accès à un module esclave commun au bénéfice d'un module maître principal ; le procédé permet ainsi de garantir un accès à un module esclave pour un maître principal dans un délai d'attente borné et connu.
Le procédé proposé peut être mis en œuvre dans un système sur puce asymétrique sans requérir de modifications internes aux modules maîtres ni de modifications internes au bus d'interconnexion.
De plus, le procédé proposé évite la transmission de données de gestion supplémentaire susceptibles de réduire la bande passante. Le procédé propose peut également être complété par les caractéristiques suivantes prises individuellement ou combinées lorsque cela est techniquement possible.
La détection initiale et/ou la détection finale peuvent être réalisées sur le lien de communication entre le module maître secondaire et le bus.
Les signaux qui transitent sur le lien de communication entre le module maître secondaire et le bus et/ou sur le lien de communication entre le bus et le module esclave peuvent être conformes au protocole de communication AXI.
DESCRIPTION DES FIGURES
D'autres caractéristiques, buts et avantages de l'invention ressortiront de la description qui suit, qui est purement illustrative et non limitative, et qui doit être lue en regard des dessins annexés sur lesquels :
- La figure 1 représente schématiquement un système sur puce connu.
- La figure 2 représente une séquence de signaux du protocole AXI émis au cours d'une lecture.
- La figure 3 représente une séquence de signaux du protocole AXI émis au cours d'une écriture.
- La figure 4 représente un diagramme d'étapes du procédé de surveillance selon l'invention.
- La figure 5 représente schématiquement un système sur puce protégé grâce à un dispositif de surveillance selon l'invention.
Sur l'ensemble des figures, les éléments similaires portent des références identiques. DESCRIPTION DETAILLEE DE L'INVENTION
Le protocole AXI définit une interface unique pour décrire les communications entre un module maître et un module esclave, un module maître et le port esclave d'un bus, ou le port maître d'un bus et un module esclave.
Cette interface se compose de cinq canaux :
- Deux canaux dédiés à la lecture (un canal de contrôle et un canal de données)
- Trois canaux dédiés à l'écriture (un canal de contrôle, un canal de données et un canal de réponse).
Les canaux transportent chacun un ensemble de signaux émis par une source et ce de manière unidirectionnelle. Par exemple, le canal de contrôle de lecture transporte des signaux de requête depuis un maître vers un esclave, tandis que le canal de données de lecture retourne alors des signaux porteurs de données depuis un esclave vers un maître.
Pour réaliser une transaction de données en lecture ou en écriture les signaux doivent être positionnés selon une séquence ordonnée.
Deux exemples de séquence de positionnement pour une lecture et une écriture selon le protocole AXI vont maintenant être détaillés. Tous les signaux cités dans ces exemples sont décrits dans la spécification du protocole AXI.
EXEMPLE DE TRANSACTION EN LECTURE
La figure 2 illustre par exemple une séquence de positionnement de signaux pour une lecture par salves selon le protocole AXI, réalisée en quatre transferts de données. Les fonctions des signaux utilisés sont récapitulées dans le tableau ci-dessous :
Signal Source Description
ACLK Source Horloge de référence.
d'horloge
ARADDR Maître Adresse de lecture.
ARVALID Maître Positionné à 1 pendant la transmission par le
maître d'une adresse de lecture valide, sinon à 0.
ARREADY Esclave Indique si l'esclave est prêt (1 ) ou non (0) pour accepter une adresse de lecture et des signaux de contrôle associés.
RREADY Maître Indique si le maître est prêt (1 ) ou non (0) pour recevoir des données de lectures.
RDATA Esclave Données de lectures.
RVALID Esclave Indique si les données de lecture attendues sont prêtes pour le transfert (1 ) ou non (0)
RLAST Esclave Indique le dernier transfert de données en lecture. En référence à la figure 2, une transaction en lecture selon le protocole AXI comprend les étapes suivantes.
Le signal ACLK est synchronisé sur l'horloge d'un maître. Le maître émet le signal ARADDR contenant une adresse de lecture A de l'esclave à laquelle il souhaite accéder en lecture. Parallèlement, le maître positionne à un le signal ARVALID pour signifier à l'esclave destinataire la validité de l'adresse A.
L'esclave confirme la disponibilité de l'adresse A en positionnant le signal ARREADY.
Le maître positionne ensuite le signal RREADY à un pour signifier à l'esclave qu'il est prêt à lire des données.
Les données de lecture sont ensuite transmises par l'esclave sur le signal RDATA. La figure 2 illustre une lecture de quatre transferts D(A0), D(A1 ), D(A2) et D(A3). Pendant chaque transfert, le signal RVALID est positionné à un par l'esclave pour signifier au maître la validité des données. Pour indiquer au maître qu'un transfert est le dernier, le signal RLAST est positionné à un au début du dernier transfert D(A3).
La lecture illustrée en figure 2 est réalisée en treize coups d'horloge (entre les coups d'horloge T0 et T13).
EXEMPLE DE TRANSACTION EN ECRITURE
La figure 3 présente un exemple une séquence de positionnement de signaux pour une écriture selon le protocole AXI également réalisée en quatre transferts de données. Les fonctions de ces signaux sont récapitulées dans le tableau ci-dessous :
Signal Source Description
ACLK Source Horloge de référence.
d'horloge
AWADDR Maître Adresse d'écriture.
AWVALID Maître Positionné à 1 pendant la transmission par le
maître d'une adresse d'écriture valide, sinon à 0. AWREADY Esclave Indique si l'esclave est prêt (1 ) ou non (0) pour accepter une adresse d'écriture et des signaux de contrôle associés.
WREADY Esclave Indique si l'esclave est prêt (1 ) ou non (0) pour recevoir des données d'écriture.
WDATA Maître Données d'écriture.
WVALID Maître Indique si les données d'écriture sont prêtes pour le transfert (1 ) ou non (0) à l'esclave.
BRESP Esclave Résultat de l'écriture (2 bits) : OKAY, EXOKAY,
SLVERR, ou DECERR.
BVALID Esclave Positionné à 1 pendant la transmission par le
l'esclave d'un résultat d'écriture valide, sinon à 0.
WLAST Maître Indique le dernier transfert de données en écriture.
BREADY Maître Positionné à 1 pour signifier que le maître est prêt à recevoir un résultat d'écriture, sinon à 0.
En référence à la figure 3, une transaction en écriture selon le protocole AXI comprend les étapes suivantes.
Le signal ACLK est synchronisé sur une horloge source. Un maître émet le signal AWADDR contenant une adresse d'écriture A de l'esclave à laquelle il souhaite accéder. Parallèlement, le maître positionne à un le signal AWVALID pour signifier à l'esclave destinataire la validité de l'adresse A. L'esclave confirme la disponibilité de l'adresse A en positionnant le signal AWREADY à un.
L'esclave positionne ensuite le signal WREADY à un pour signifier au maître qu'il est prêt à recevoir des données à écrire.
Les données d'écriture sont ensuite transmises par le maître sur le signal WDATA. La figure 3 illustre une salve de quatre transferts D(A0), D(A1 ), D(A2) et D(A3). Au début du premier transfert, le signal BREADY est positionné à un par le maître pour indiquer qu'il est prêt à recevoir un résultat d'écriture qui sera transmis à la fin de la séquence. Pendant chaque transfert, le signal WVALID est positionné à un par le maître pour signifier à l'esclave la validité des données à écrire. Pour indiquer à l'esclave qu'un transfert D(A3) est le dernier, le signal WLAST est positionné à un au début du dernier transfert.
Pour confirmer l'écriture au maître, l'esclave positionne ensuite le signal BRESP à la valeur OKAY. Ce positionnement est accompagné d'un positionnement du signal BVALID à un pendant la durée de transmission de la valeur OKAY. Le maître repositionne enfin le signal BREADY à zéro une fois cette valeur reçue.
L'écriture illustrée en figure 3 est réalisée en dix coups d'horloge (entre les coups d'horloge T0 et T10).
D'autres signaux du protocole AXI sont en pratique positionnés pendant une lecture ou une écriture mais ils ne sont pas détaillés dans le présent document dans un souci de simplicité.
D'autres protocoles de la famille AMBA (AHB, AHB-Lite,) suivent le même principe général de transaction en écriture/écriture avec des signaux différents.
Chaque interface entre un bus conforme au standard AMBA et un module esclave ou maître peut implémenter un des protocoles de la famille AMBA.
Le procédé de surveillance selon l'invention va maintenant être décrit en référence aux figures 4 et 5.
En référence à la figure 5, soit un système sur puce comprenant au moins un module maître principal Ma, au moins un maître secondaire M1 , Mi, Mk, au moins un module esclave S1 , Sj, Sn et un bus B.
Les modules maîtres principaux et les modules maîtres secondaires sont déterminés par leur emplacement dans le système sur puce, et sont donc figés. Le bus B comprend des moyens d'interconnexion pour faire communiquer au moins un module esclave commun Sj avec au moins un module maître principal Ma et au moins un module maître secondaire M1 , Mi, Mk. Dans le présent document, un module esclave dit « commun » désignera un module esclave sur lequel plusieurs modules maître concurrents peuvent accéder par l'intermédiaire du bus B.
La route de communication entre un module maître secondaire Mi et un module esclave Sj comprend au moins deux liens de communication: un premier lien de communication entre le module maître secondaire Mi et un port esclave PSi du bus B, et un deuxième lien de communication entre un port maître PMj du bus B et le module esclave Sj. Les signaux émis par le module maître secondaire Mi transitent par le port esclave PSi, puis sont routés par le bus B vers le port maître PMj puis sont transmis au module esclave Sj connecté à ce port maître PMj. Les signaux émis par le module esclave Sj à destination du maître secondaire Mi suivent la même route en sens inverse.
De manière similaire, la route de communication entre un module maître principal Ma et le module esclave Sj comprend deux liens de communication : un premier lien de communication entre le module maître Ma et un port esclave PSa du bus B, et un deuxième lien de communication entre le port maître PMj du bus B et le module esclave commun Sj. Les signaux émis par le module maître Ma transitent par le port esclave PSa, puis sont routés par le bus B vers le port maître PMj puis sont transmis au module esclave Sj connecté à ce port maître PMj. Les signaux émis par le module esclave Sj à destination du maître secondaire Mi suivent la même route en sens inverse.
Les deux routes de communications entre le module esclave partage Sj et les modules maître concurrents Ma et Mi ont donc une portion de route commune.
Une transaction est en cours entre un module maître secondaire Mi et un module esclave Sj commun.
En référence au diagramme de la figure 4, une première étape « DET » détecte sur la route entre le module maître secondaire Mi et le module esclave Sj un premier signal U1 marquant le début d'une transaction. Lorsque ce premier signal est détecté, un compteur est démarré « COUNT ». Dans le présent document, le terme démarrage » signifie que le compteur entre dans un état dans lequel il s'incrémente de manière autonome, et on définit la valeur du compteur tc comme l'incrément cumulé depuis l'instant de démarrage du compteur. L'instant de démarrage est sensiblement proche de l'instant de réception du premier signal U1 de sorte que la valeur du compteur est sensiblement proportionnelle au temps écoulé depuis l'instant de détection de ce premier signal.
Dans une deuxième étape « WAIT », un deuxième signal U2 marquant la fin d'une transaction est attendu. Cette étape d'attente WAIT est réalisée pendant un délai Tmax prédéterminé, et comprend au moins une comparaison de la valeur du compteur tc avec le délai Tmax :
- si le deuxième signal U2 est détecté dans le délai imparti (tc < Tmax), la durée de la transaction est considérée comme acceptable (« OK ») ;
- en revanche, si le délai prédéterminé délai expire (« TIMEOUT ») avant la détection du deuxième signal (tc > Tmax), la durée de la transaction est considérée comme anormalement longue, et une étape de clôture « TERM » de la transaction en cours est alors réalisée, permettant de libérer l'accès au module esclave Sj pour d'autres maîtres maintenus en attente.
Le compteur est ensuite réinitialisé « RESET », c'est-à-dire que d'une part l'incrémentation du compteur est arrêtée et que d'autre part le compteur est configuré pour un redémarrage ultérieur. Cette réinitialisation peut par exemple comprendre une remise à zéro du compteur, si la valeur mesurée par le compteur après son démarrage est comptée à partir de zéro.
A l'issue du procédé décrit, le module principal Ma peut accéder librement au module esclave commun Sj et initier des transactions plus prioritaires. Par ailleurs, si le module maître impliqué dans la transaction est un module maître principal, le procédé décrit permet de d'éviter un blocage permanent du module esclave commun, ce module étant par définition prioritaire par rapport aux modules maîtres secondaires.
Le protocole AXI peut être utilisé sur au moins une portion de route entre le module maître Mi secondaire et le module esclave Sj : par exemple, sur le lien de communication entre le module maître Mi secondaire et le port esclave PSi, sur le lien de communication entre le port maître PMj et le module esclave Sj, ou bien sur ces deux liens. Ainsi, des signaux du protocole AXI peuvent être détectés sur cette portion de route et utilisés comme premier signal U1 ou deuxième signal U2 dans le procédé selon l'invention.
L'étape de détection initiale DET du signal U1 marquant le début de la transaction peut être réalisée sur le lien de communication entre le module maître Mi et le port esclave PSi du bus B. Cet emplacement de détection permet de déterminer avec certitude le module maître Mi à l'origine de la transaction en cours parmi l'ensemble des modules maîtres secondaires M1 , Mk connectés au même bus B.
On peut également réaliser la détection finale du signal U2 marquant la fin de la transaction sur le lien de communication entre le module maître Mi et le port esclave PSi. Le signal U2 étant généralement émis par le module esclave, ce mode de réalisation permet de détecter des lenteurs de communication provoquées par le module esclave Sj, si celui-ci tarde à émettre le signal U2, mais aussi de détecter des problèmes de routage entre le module maître et le module esclave. On pourra par exemple dans ce mode de réalisation détecter des routages incorrects ou même bloqués suite à une défaillance du bus B.
Le compteur peut être synchronisé avec une horloge utilisée pour synchroniser des signaux de communication entre le module maître et le module esclave. Le compteur peut être incrémenté à chaque coup d'horloge, et l'étape d'attente WAIT comprendre une vérification de la détection finale du signal de fin de transaction pour chaque coup d'horloge : la détection initiale et la détection finale sont ainsi précises à un coup d'horloge près. On peut par exemple incrémenter le compteur pour chaque front montant détecté sur le signal ACLK d'un lien de communication suivant le protocole AXI ; le délai Tmax peut alors être vu comme un nombre maximal de coups d'horloge.
Dans une variante de réalisation, la détection initiale et la détection finale sont réalisées sur le lien de communication entre le module maître secondaire Mi et le port esclave PSi du bus B, ce lien de communication suivant le protocole AXI. Dans ce mode de réalisation préféré, les signaux de début de transaction U1 et de fin de transaction U2 sont des signaux définis par le protocole AXI pour des transactions en lecture ou en écriture. Si la transaction en cours est une lecture :
- le signal U1 peut être un front montant du signal ARVALID. Comme il a été exposé précédemment, le signal ARVALID est maintenu à un pendant la transmission d'une adresse de lecture sur le signal
ARADDR auquel le module maître veut accéder sur le module esclave.
- le signal U2 peut quant à lui être un front descendant du signal RLAST, signal positionné à un pendant le dernier transfert de données de la transaction en lecture.
Une absence de front descendant sur le signal RLAST après une détection d'un front montant sur le signal ARVALID dans le délai Tmax permet ainsi de détecter une lenteur ou un blocage provoqué par le bus B ou bien le module esclave Sj pendant une lecture.
Par ailleurs, si la transaction en cours est une écriture :
- le signal U1 peut être un front montant du signal AWVALID. Comme il a été également exposé, le signal AWVALID est maintenu à un pendant la transmission d'une adresse d'écriture sur le signal AWADDR auquel le module maître veut accéder sur le module esclave. - le signal U2 peut quant à lui être un front descendant du signal WLAST ou BVALID :
o un front descendant du signal WLAST est positionné par le module maître pendant le dernier transfert de données de la transaction en écriture ;
o un front descendant du signal BVALID est positionné à un pendant que le module esclave transmet le résultat de récriture sur le signal BRESP.
Une absence de front descendant sur le signal WLAST après une détection d'un front montant sur le signal ARVALID dans le délai Tmax permet ainsi de détecter une lenteur ou un blocage provoqué par le maître Mi pendant une écriture, tandis qu'une absence de front descendant sur le signal BVALID après une détection d'un front montant sur le signal ARVALID dans le délai Tmax permet de détecter une lenteur ou un blocage provoqué par le bus B ou bien le module esclave Sj pendant une écriture.
L'étape de clôture TERM peut comprendre une injection d'un message à destination du maître simulant un résultat erroné de transaction, par exemple la valeur SLVERR dans le cas du protocole AXI. Ainsi, la clôture de la transaction peut être effectuée immédiatement et de manière cohérente de sorte que le module maître puisse tenter ultérieurement une transaction du même type à la même adresse.
L'injection peut être réalisée sur un lien de communication suivant le protocole AXI par une séquence de positionnements à la volée de signaux à destination du module maître :
- Si la transaction est une lecture, le signal RVALID est positionné à un, le signal RRESP est positionné à la valeur SLVERR pendant au moins un coup d'horloge, et le signal RVALID est ensuite positionné à 0 ;
- Si la transaction est une écriture, le signal BVALID est positionné à un, le signal BRESP est positionné à la valeur SLVERR pendant au moins un coup d'horloge, et le signal BVALID est ensuite positionné à 0.
Le procédé peut en outre comporter une étape supplémentaire d'envoi « ERR » d'un message d'exception EX vers un contrôleur d'interruption (non représenté sur les figures) après la clôture TERM. Cette étape ERR permet notamment de notifier un problème de blocage ou de lenteur au module maître Mi initiateur de la transaction, le module esclave cible Sj, ou bien à tout autre module tiers du système sur puce. L'invention ne se limite pas uniquement à la surveillance de signaux définis par le protocole AXI et réalisée dans le mode de réalisation préféré décrit ci- dessus. En effet, le procédé de surveillance selon l'invention peut être généralisé à tout protocole du standard AMBA ou à toute combinaison de protocoles de la famille AMBA utilisée sur une route de communication entre un module maître et un module esclave interconnectés par au moins un bus B.
L'invention concerne par ailleurs un dispositif de surveillance WDi, i G [1, /C] de transactions comprenant des moyens de détection de signaux, des moyens de stockage, N compteurs et des moyens de traitement configurés pour mettre en œuvre N fois en parallèle le procédé de surveillance de transactions déjà décrit.
Les moyens de stockage du dispositif sont prévus pour le stockage de N délais, par exemple une ou plusieurs mémoires flash ou EEPROM. Les délais stockés peuvent être écrits une seule fois avant la mise en service du système sur puce, ou être reconfigurées dynamiquement ; un délai est lu au moins une fois au cours d'une exécution du procédé de surveillance selon l'invention.
Le dispositif de surveillance WDi, i G [1, /C] peut, au choix, être intégré à un bus, faire partie d'un module maître, ou bien être se présenter sous la forme d'un module autonome placé sur la liaison entre un module maître secondaire et un port esclave d'un bus, comme illustré en figure 5. Un dispositif de surveillance WDa peut être placé sur une liaison entre le bus et un module maître principal.
Ainsi, le nombre de dispositifs utilisés est adapté au nombre de ports esclaves du bus B utilisés dans le circuit ; les ports esclaves non sollicités n'ont en effet pas besoin d'être surveillés.
Dans une variante, le dispositif de surveillance surveille des transactions sur un lien de communication sur lequel transitent des signaux selon le protocole AXI. On a vu précédemment que deux signaux du protocole AXI marquant la fin d'une transaction en écriture peuvent être détectés : WLAST ou BVALID. Aussi, on peut prévoir pour une même transaction en écriture, deux exécutions parallèles du procédé de surveillance décrit, chacune sollicitant un compteur spécifique du dispositif de surveillance et attendant un signal spécifique de fin d'écriture (WLAST ou BVALID). Cette mise en œuvre simultanée permet de détecter une défaillance d'un module maître, d'un bus de communication et/ou d'un module esclave dans une même écriture.
En référence à la figure 5, l'invention concerne également un ensemble comprenant au moins un module maître principal Ma, au moins un module maître secondaire Mi, i e [1, /c], au moins un module esclave Sj, j e [l, n] et un bus B connecté à chaque module par un lien de communication, et au moins un dispositif de surveillance WDi, i e l, kj tel que décrit précédemment.
Le bus B comprend des moyens d'interconnexion pour faire communiquer un module esclave commun Sj avec au moins un module maître principal Ma et avec au moins un module maître secondaire Mi. Le bus B illustré en figure 5 réalise par exemple toutes les interconnexions possibles entre des modules maîtres et des modules esclaves, si bien que tous les modules esclaves sont des modules communs partagés entre plusieurs modules maîtres.
Chaque dispositif de surveillance de transactions WDi, i e l, kj est placé sur un lien de communication entre un module maître secondaire Mi, ί e [1, /c] et le bus B. L'ensemble peut donc comporter autant de dispositifs de surveillance que de modules maîtres secondaires, comme illustré en figure 5. Un tel ensemble permet de surveiller la durée de toutes les transactions demandées par tous les modules maîtres secondaires du système.
De même, un dispositif de surveillance WDa peut être placé sur chaque liaison entre un module maître principal Ma et le bus B.
L'invention concerne enfin un système sur puce comprenant au moins un ensemble tel que décrit précédemment.

Claims

REVENDICATIONS
Procédé de surveillance de transactions dans un système sur puce comprenant au moins un module maître principal (Ma), au moins un module maître secondaire (M1 , Mi, Mk), au moins un module esclave (S1 , Sj, Sn) et un bus (B) connecté à chaque module par un lien de communication, le bus (B) comprenant des moyens d'interconnexion pour faire communiquer un module esclave commun (Sj) avec au moins un module maître principal (Ma) et avec au moins un module maître secondaire (M1 , Mi, Mk), le procédé comprenant les étapes suivantes mises en œuvre au cours de chaque transaction entre un module maître secondaire (Mi) et un module esclave commun (Sj) :
- un démarrage (COUNT) d'un compteur lors d'une détection initiale (DET1 ) d'un signal (U1 ) de début de transaction,
- une attente (WAIT) d'une détection finale (DET2) d'un signal (U2) de fin de transaction dans un délai Tmax prédéterminé,
- une clôture (TERM) de la transaction si le temps écoulé tc depuis le démarrage du compteur est supérieur au délai Tmax prédéterminé,
- une réinitialisation (RESET) du compteur.
Procédé selon la revendication 1 , dans lequel la détection initiale (DET1 ) est réalisée sur le lien de communication entre le module maître secondaire (Mi) et le bus (B).
Procédé selon l'une des revendications 1 et 2, dans lequel la détection finale (DET2) est réalisée sur le lien de communication entre le module maître secondaire (Mi) et le bus (B).
Procédé selon l'une des revendications 1 à 3, dans lequel les signaux qui transitent sur le lien de communication entre le module maître secondaire (Mi) et le bus (B), et/ou sur le lien de communication entre le bus (B) et le module esclave (Sj) sont conformes au protocole de communication AXI. 5. Procédé selon la revendication 4, dans lequel l'étape d'attente (WAIT) comprend une vérification de la détection finale (DET2) du signal de fin de transaction pour chaque incrémentation du compteur, ledit compteur étant incrémenté à chaque détection sur un lien de communication selon le protocole AXI d'un front montant du signal ACLK.
6. Procédé selon l'une des revendications 4 à 5, la détection initiale (DET1 ) est réalisée sur un lien de communication selon le protocole AXI, la transaction est une lecture, et le signal (U1 ) de début de transaction est un front montant du signal ARVALID.
7. Procédé selon l'une des revendications 4 à 6, dans lequel la détection finale (DET2) est réalisée sur un lien de communication selon le protocole AXI, la transaction est une lecture, et le signal (U2) de fin de transaction est un front descendant du signal RLAST.
8. Procédé selon l'une des revendications 4 à 7, dans lequel la détection initiale (DET1 ) est réalisée sur un lien de communication selon le protocole AXI, la transaction est une écriture, et le signal (U1 ) de début de transaction est un front montant du signal AWVALID.
9. Procédé selon l'une des revendications 4 à 8, dans lequel la détection finale (DET2) est réalisée sur un lien de communication selon le protocole AXI, la transaction est une écriture, et le signal (U2) de fin de transaction est un front descendant du signal BVALID.
10. Procédé selon l'une des revendications 4 à 9, dans lequel la détection finale (DET2) est réalisée sur un lien de communication suivant le protocole AXI, la transaction est une écriture, et le signal (U2) de fin de transaction est un front descendant du signal WLAST.
1 1 . Procédé selon l'une des revendications 4 à 10, dans lequel l'étape de clôture (TERM) comprend une injection sur un lien de communication suivant le protocole AXI de la valeur SLVERR à destination du module maître.
12. Dispositif (WD1 , WDi, WDk) de surveillance de transactions comprenant des moyens de détection de signaux, des moyens de stockage, N compteurs et des moyens de traitement configurés pour mettre en œuvre N fois en parallèle le procédé de surveillance de transactions selon l'une des revendications 1 à 1 1 . 13. Système sur puce comprenant au moins un module maître principal (Ma), au moins un maître secondaire (M1 , Mi, Mk), au moins un module esclave (S1 , Sj, Sn) et un bus (B) connecté à chaque module par un lien de communication, le bus (B) comprenant des moyens d'interconnexion pour faire communiquer un module esclave commun (Sj) avec au moins un module maître principal (Ma) et avec au moins un module maître secondaire (M1 , Mi, Mk), et au moins un dispositif de surveillance de transactions (WD1 , ... , WDi, ... , WDk) selon la revendication 12, chaque dispositif de surveillance étant placé sur un lien de communication entre un module maître secondaire (M1 , Mi, Mk) et le bus (B).
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