WO2014121540A1 - 半导体器件及其制造方法 - Google Patents

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WO2014121540A1
WO2014121540A1 PCT/CN2013/072526 CN2013072526W WO2014121540A1 WO 2014121540 A1 WO2014121540 A1 WO 2014121540A1 CN 2013072526 W CN2013072526 W CN 2013072526W WO 2014121540 A1 WO2014121540 A1 WO 2014121540A1
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back gate
semiconductor
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layer
field effect
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PCT/CN2013/072526
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朱慧珑
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中国科学院微电子研究所
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Definitions

  • the present invention relates to semiconductor technology and, more particularly, to a semiconductor device including a fin (Fin) and a method of fabricating the same.
  • Background technique
  • a FinFET formed on an SOI wafer or a bulk semiconductor substrate is proposed.
  • the FinFET includes a channel region formed in the middle of the fins of the semiconductor material, and source/drain regions formed at both ends of the fin.
  • the gate electrode surrounds the channel region (i.e., the double gate structure) at least on both sides of the channel region, thereby forming an inversion layer on each side of the channel. Since the entire channel region can be controlled by the gate, it is possible to suppress the short channel effect.
  • UTBB ultra-thin buried oxide body
  • the UTBB type FET includes an ultra-thin buried oxide layer in a semiconductor substrate, a front gate and source/drain regions over the ultra-thin oxide buried layer, and a back gate under the ultra-thin buried oxide layer.
  • power consumption can be significantly reduced while maintaining the same speed.
  • the formation of the back gate on the SOI wafer requires precise controlled ion implantation through the top semiconductor layer to form an implant region for the back gate under the buried insulating layer, resulting in process difficulties resulting in low yield, and due to the trench Unintentional doping of the track region causes device performance to fluctuate.
  • An object of the present invention is to provide a semiconductor device including a back gate isolation structure to improve the adjustment capability of a threshold voltage.
  • a semiconductor device comprising: a semiconductor substrate; a back gate isolation structure in the semiconductor substrate; and an adjacent field effect transistor on the back gate isolation structure, wherein the phase
  • Each of the adjacent field effect transistors includes a sandwich structure on the back gate isolation structure, the sandwich structure including a back gate conductor, semiconductor fins on both sides of the back gate conductor, and a back gate conductor and the semiconductor fin Opening respective back gate dielectrics, wherein the back gate isolation structure is part of a conductive path of the back gate conductor of the adjacent field effect transistor and between the back gate conductors of the adjacent field effect transistors A PP junction or a PN junction is formed.
  • a method of fabricating a semiconductor device comprising: forming a back gate isolation structure in a semiconductor substrate such that a portion of the semiconductor substrate over the back gate isolation structure forms a semiconductor layer;
  • Forming adjacent field effect transistors on the back gate isolation structure comprising: forming a plurality of mask layers on the semiconductor layer; forming an opening in one of the topmost ones of the plurality of mask layers; forming an inner wall of the opening Another mask layer in the form of a wall; using the other mask layer as a hard mask, extending an opening through the plurality of mask layers and the semiconductor layer to the back gate isolation structure; forming a back on the inner wall of the opening a gate dielectric; forming a back gate conductor in the opening; forming an insulating cap including the another mask layer in the opening, the insulating cap covering the back gate dielectric and the back gate conductor; using an insulating cap as a hard mask, Patterning the semiconductor layer into a semiconductor fin; wherein, the back gate conductor, the semiconductor fin formed by the semiconductor layer on both sides of the back gate conductor, and the respective back gate dielectric separating the back gate conductor from the semiconductor fin Forming a sandwich structure, wherein the insulating cap separates the back gate conductor
  • the semiconductor device of the present invention includes a back gate conductor adjacent to a respective one side of the two semiconductor fins. Since the back gate conductor is not formed under the semiconductor fins, the contact area between the back gate conductor and the well region as a part of the conductive path can be independently determined as needed to avoid the self-heating effect generated by the back gate conductor. Also, since it is not necessary to perform ion implantation through the semiconductor fins when forming the back gate conductor, unintentional doping of the channel region can be avoided to cause fluctuation in device performance.
  • the semiconductor device combines the advantages of FinFET and UTBB type FETs.
  • the back gate conductor can be used to control or dynamically adjust the threshold voltage of the semiconductor device, and the power consumption can be significantly reduced while maintaining the speed.
  • Fin can be utilized. The short channel effect is suppressed, and the performance of the semiconductor device is maintained when the semiconductor device is shrunk. Therefore, the semiconductor device can reduce power consumption while reducing the size of the semiconductor device to improve integration.
  • the manufacturing method of the semiconductor device is compatible with the existing semiconductor process, the manufacturing cost is low.
  • PNP junctions or NPN junctions are formed between the back gates of adjacent field effect transistors, thereby causing adjacent field effect crystals
  • the back gates of the body tubes are spaced apart and the threshold voltage of the field effect transistors can be adjusted independently of each other.
  • FIGS. 1-13 are schematic views showing semiconductor structures at various stages of a method of fabricating a semiconductor device in accordance with an embodiment of the present invention.
  • FIGS. 14-15 are schematic diagrams showing a portion of a semiconductor structure of a method of fabricating a semiconductor device in accordance with a further preferred embodiment of the present invention.
  • 16-18 are schematic diagrams showing a portion of a semiconductor structure of a method of fabricating a semiconductor device in accordance with a further preferred embodiment of the present invention.
  • Figure 19 shows an exploded perspective view of a semiconductor device in accordance with a preferred embodiment of the present invention. detailed description
  • semiconductor structure refers to a general term for the entire semiconductor structure formed in the various steps of fabricating a semiconductor device, including all layers or regions that have been formed.
  • semiconductor structure refers to a general term for the entire semiconductor structure formed in the various steps of fabricating a semiconductor device, including all layers or regions that have been formed.
  • the semiconductor material includes, for example, a III-V semiconductor such as GaAs, InP, GaN, SiC, And Group IV semiconductors, such as Si, Ge.
  • the gate conductor may be formed of various materials capable of conducting electricity, such as a metal layer, a doped polysilicon layer, or a stacked gate conductor including a metal layer and a doped polysilicon layer, or other conductive materials such as TaC, TiN TaTbN, TaErN, TaYbN TaSiN HfSiN MoSiN RuTax, NiTax, MoNx TiSiN, TiCN, TaAlC, TiAlN TaN, PtSix, Ni 3 Si, Pt, Ru, Ir, Mo, W, HfR U , RuOx and combinations of the various conductive materials.
  • conductive materials such as TaC, TiN TaTbN, TaErN, TaYbN TaSiN HfSiN MoSiN RuTax, NiTax, MoNx TiSiN, TiCN, TaAlC, TiAlN TaN, PtSix, Ni 3 Si, Pt, Ru, Ir, Mo,
  • the gate dielectric may be composed of SiO 2 or a material having a dielectric constant greater than SiO 2 , and includes, for example, an oxide, a nitride, an oxynitride, a silicate, an aluminate, a titanate, wherein the oxide includes, for example, SiO 2 , Hro 2, Zr0 2, A1 2 0 3, Ti0 2, La 2 0 3, for example, comprises nitride Si 3 N 4, including silicates such as HfSiOx, e.g. aluminates including LaA10 3, SrTi0 3 titanates comprise e.g.
  • the oxynitride includes, for example, SiON.
  • the gate dielectric may be formed not only by materials well known to those skilled in the art, but also materials developed for the gate dielectric in the future.
  • the present invention can be embodied in various forms, some of which are described below.
  • FIG. 13a An exemplary flow of a method of fabricating a semiconductor device in accordance with one embodiment of the present invention is described with reference to Figures 1-13, wherein a top view and a cross-sectional view of the cross-sectional view of the semiconductor structure are shown in Figure 13a, in Figures 1-12 and 13b
  • a cross-sectional view of the semiconductor structure taken along line AA in the width direction of the semiconductor fin is shown, and a cross-sectional view of the semiconductor structure taken along line BB in the width direction of the semiconductor fin is shown in FIG. 13c, which is shown in FIG. 13d.
  • FIG. 13d A cross-sectional view of the semiconductor structure taken along line CC in the length direction of the semiconductor fin.
  • the method begins with a bulk semiconductor substrate 101.
  • Two well regions 102, 103 are formed in the bulk semiconductor substrate 101.
  • the well regions 103 are located above the well regions 102, respectively.
  • a portion of the semiconductor substrate 101 above the well region 103 forms the semiconductor layer 104, and the well regions 102 and 103 separate the semiconductor layer 104 from the semiconductor substrate 101.
  • a process of forming well regions 102 and 103 in semiconductor substrate 101 is known, for example, using ion implantation to form doped regions in a semiconductor layer and then annealing to activate dopants in the doped regions.
  • the dopant atom concentration of the well region 102 and 103 are about 10,160 to ⁇ 3 10 19 cm_ 3.
  • Shallow trench isolation (STI) 105 is then formed in accordance with conventional processes to define the active regions of the FETs and to separate adjacent FETs.
  • the shallow trench isolation 105 extends through the semiconductor layer 104, the well region 103, and reaches a predetermined depth in the well region 102.
  • the trench isolation 105 not only separates the semiconductor layers 104 of adjacent FETs, but also separates the adjacent FETs, and separates the well regions 103 into a first portion and a second portion, and only a common well exists between adjacent FETs. Area 102.
  • an N-type well region 103 and P-type well regions 102a, 102b may be formed, and for the N-type FET, a P-type well region 103 and N-type well regions 102a, 102b may be formed. Formed separately in the semiconductor layer on the well region 103 become the same type of FET.
  • the doping type of well regions 102 and 103 is related to the conductivity type of the FET, forming a conductive path of the back gate, and forming a back for separating one FET from the adjacent FET and semiconductor substrate 101 together with the shallow trench isolation.
  • Gate isolation structure causes the path formed by the first portion of the well region 103 - the well region 102 - the second portion of the well region 103 to always constitute a PNP junction or a PN junction.
  • the first mask layer 106 is sequentially formed on the semiconductor layer 104 by a known deposition process such as electron beam evaporation (EBM), chemical vapor deposition (CVD), atomic layer deposition (ALD), sputtering, or the like.
  • EBM electron beam evaporation
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • sputtering or the like.
  • a photoresist layer PR is formed on the third mask layer 108, for example, by spin coating, and the photoresist layer PR is formed to define a pattern of the back gate by a photolithography process including exposure and development therein. (For example, an opening having a width of about 15 nm to 100 nm), as shown in FIG.
  • the semiconductor substrate 101 is composed of one selected from the group consisting of Si, Ge, SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, and InGaSb.
  • the semiconductor substrate 101 is, for example, a single crystal silicon substrate.
  • the semiconductor layer 104 will form semiconductor fins and determine the approximate height of the semiconductor fins. Process parameters that control ion implantation and annealing can be controlled as needed to control the depth and extent of well regions 102 and 103. As a result, the semiconductor layer 104 of a desired thickness can be obtained.
  • the first mask layer 106, the second mask layer 107, and the third mask layer 108 may be composed of materials of desired chemical and physical properties to achieve desired etch selectivity in the etching step, and/or in chemistry It is used as a stop layer in mechanical polishing (CMP), and/or as an insulating layer in the final semiconductor device. Also, the first mask layer 106, the second mask layer 107, and the third mask layer 108 may be formed using the same or different deposition processes described above, depending on the materials used.
  • the first mask layer 106 is a silicon oxide layer having a thickness of about 5-15 nm formed by thermal oxidation
  • the second mask layer 107 is amorphous silicon having a thickness of about 50 nm to 200 nm formed by sputtering
  • the third mask layer 108 is a silicon nitride layer having a thickness of about 5-15 ⁇ formed by sputtering.
  • etching such as ion milling etching, plasma etching, reactive ion etching, laser ablation, or by wet etching using an etchant solution, from top to bottom
  • dry etching such as ion milling etching, plasma etching, reactive ion etching, laser ablation, or by wet etching using an etchant solution
  • etching step is stopped at the top of the first mask layer due to the selectivity of the etching, or by controlling the etching time. Different layers can be etched separately by etching in multiple steps.
  • the first step of etching includes using a reactive ion etch to remove a third, for example, silicon nitride, from a second mask layer 107, such as comprised of amorphous silicon, using a suitable etchant.
  • the exposed portion of the mask layer 108, the second step of etching includes The reactive ion etching removes the exposed portion of the second mask layer 107, for example, composed of amorphous silicon, with respect to a first mask layer 106 composed of, for example, silicon oxide, using another suitable etchant.
  • a conformal fourth mask layer 109 is formed on the surface of the semiconductor structure by the above-described known deposition process.
  • the portion of the fourth mask layer 109 that extends laterally over the third mask layer 108 and the bottom portion of the opening (ie, the first mask layer 106) are removed by an anisotropic etching process (eg, reactive ion etching).
  • an anisotropic etching process eg, reactive ion etching.
  • the portion of the fourth mask layer 109 on the inner wall of the opening is left to form a side wall, as shown in FIG.
  • the fourth mask layer 109 will be used to define the width of the semiconductor fins.
  • the thickness of the fourth mask layer 109 can be controlled according to the width of the desired semiconductor fin.
  • the fourth mask layer 109 is a silicon nitride layer having a thickness of about 3 nm to 28 nm formed by atomic layer deposition.
  • the exposed portion of the first mask layer 106 is removed through the opening by the above-described known etching process. And the exposed portions of the semiconductor layer 104 and the well region 103 are further etched until passing through the semiconductor layer 104 and reaching a predetermined depth in the well region 103, as shown in FIG.
  • the depth of the portion of the opening in the well region 103 can be determined according to design needs, and the depth of the portion can be controlled by controlling the etching time. In one example, the depth of the portion is, for example, about 10 nm to 30 nm, and thus may be large enough to prevent dopants in the well region 103 from diffusing into the semiconductor fins in a subsequent step.
  • a conformal dielectric layer is then formed over the surface of the semiconductor structure by the known deposition process described above. Removing the portion of the dielectric layer that extends laterally over the third mask layer 108 and the bottom portion of the opening (ie, the exposed surface of the well region 103 within the opening) is removed by an anisotropic etch process (eg, reactive ion etching) In part, the portion of the dielectric layer on the inner wall of the opening remains such that a back gate dielectric 110 in the form of a sidewall is formed.
  • an anisotropic etch process eg, reactive ion etching
  • the back gate dielectric 110 in the form of an oxide spacer can be formed directly on the sidewalls of the semiconductor layer 104 and the well region 103 located within the opening by thermal oxidation, thereby eliminating the need for subsequent anisotropic etching. This can further simplify the process.
  • the back gate dielectric 110 is a silicon oxide layer having a thickness of about 10 nm to 30 nm.
  • a conductor layer is formed on the surface of the semiconductor structure by the above-described known deposition process.
  • the conductor layer fills at least the opening.
  • the conductor layer is etched back to remove a portion located outside the opening, and a portion of the conductor layer located inside the opening is further removed, thereby forming a back gate conductor 111 in the opening, as shown in FIG.
  • the back gate conductor 111 and the semiconductor layer 104 are separated by a back gate dielectric 110.
  • the back gate conductor 111 is selected from the group consisting of TaC, TiN TaTbN, TaErN TaYbN TaSiN HfSiN MoSiN RuTax, NiTax, MoNx At least one of TiSiN, TiCN, TaAlC, TiAlN TaN, PtSix, Ni 3 Si, Pt, Ru, Ir, Mo, W, HfRu, RuOx, doped polysilicon.
  • the back gate conductor 111 is doped with N-type or P-type polysilicon, the doping concentration of for example 1 X 10 18 cm_ 3 -l X 10 21 cm_ 3.
  • the etch back used to form the back gate conductor 111 is such that the top of the back gate conductor 111 is below the back gate dielectric 110.
  • the back gate dielectric 110 can be selectively etched back relative to the back gate conductor 111 such that the tops of the back gate dielectric 110 and the back gate conductor 111 are flush.
  • the third mask layer 108 located above the second mask layer 107 is selectively completely removed with respect to the second mask layer 107 by the above-described known etching process, thereby The surface of the second mask layer 107 is exposed.
  • silicon oxide can be selectively removed using hydrofluoric acid as an etchant.
  • An insulating layer is formed on the surface of the semiconductor structure by the above-described known deposition process. The insulating layer fills at least the opening to cover the top surface of the back gate conductor 111. The insulating layer is etched back to remove a portion located outside the opening.
  • the insulating layer is a silicon nitride layer formed by sputtering.
  • the insulating layer forms an insulating cap 109' with the fourth mask layer 109, as shown in FIG.
  • the etching may further remove a portion of the insulating layer that is located within the opening. By controlling the time of the etch back, the portion of the insulating layer located within the opening covers the top of the back gate conductor 111 and provides the desired electrical insulating properties.
  • the second mask layer 107 is selectively completely removed with respect to the insulating cap 109' and the first mask layer 106 by the above-described known etching process, thereby exposing the first
  • the surface of the mask layer 106 is as shown in FIG.
  • the first mask layer 106 is composed of silicon oxide
  • the second mask layer 107 is composed of amorphous silicon
  • the insulating cap 109' is composed of silicon nitride
  • Ammonium (TMAH) selectively removes amorphous silicon as an etchant.
  • the exposed portions of the first mask layer 106 and the semiconductor layer 104 are removed by the above-described known etching process. And the exposed portion of the well region 103 is further etched until a predetermined depth is reached, as shown in FIG.
  • the shallow trench isolation 105 may also be etched, but due to the selectivity of the etch and by controlling the etch time, the top of the shallow trench isolation 105 is located above the top of the well region 103, so that The well region 103 is separated.
  • well region 103 will be part of the conductive path of the back gate.
  • the depth of the etch can be controlled by controlling the etch time such that the well region 103 maintains a certain thickness to reduce the associated parasitic resistance.
  • the etch engraves the semiconductor layer 104 into two semiconductor fins 104' on either side of the back gate conductor 111, and the back gate conductor 111 and the two semiconductor fins 104' are separated by respective back gate dielectrics 110 to form Fin-back Gate-Fin sandwich structure.
  • the semiconductor fin 104' is part of the initial semiconductor substrate 101 and is therefore also comprised of a group selected from the group consisting of Si, Ge, SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, and InGaSb. A composition. In the example shown in FIG.
  • the semiconductor fin 104' is in the form of a strip having a length along a direction perpendicular to the plane of the paper, a width along a lateral direction in the plane of the paper, and a height along the plane of the paper. Vertical direction.
  • the height of the semiconductor fin 104' is substantially determined by the thickness of the initial semiconductor layer 104
  • the width of the semiconductor fin 104' is substantially determined by the thickness of the initial fourth mask layer 109
  • the length of the semiconductor fin 104' can be designed according to the design. Need to be defined by an additional etching step. In this etching step and subsequent process steps, the previously formed back gate conductor 111 provides mechanical support and protection for the semiconductor fins 104', so that high yields can be obtained.
  • a first insulating layer 112 is formed on the surface of the semiconductor structure by the above-described known deposition process, as shown in FIG.
  • the first insulating layer 112 is composed of, for example, silicon oxide formed by sputtering.
  • the thickness of the first insulating layer 112 is sufficient to fill the opening on the side of the semiconductor fin 104' formed in the etching step of forming the semiconductor fin 104', and also to cover the insulating cap 109'.
  • the surface of the first insulating layer 112 may be further planarized by in-situ sputtering or additional chemical mechanical polishing.
  • the first insulating layer 112 and the shallow trench isolation 105 are etched back by a selective etching process (e.g., reactive ion etching).
  • the etching not only removes the portion of the first insulating layer 112 on the top of the insulating cap 109', but also reduces the thickness of the portion of the first insulating layer 112 located in the opening on both sides of the semiconductor fin 104', as shown in FIG. .
  • the etching time is controlled such that the surface of the first insulating layer 112 is higher than the top of the well region 103 and exposes the side of the semiconductor fin 104' over the well region.
  • the shallow trench isolation 105 may also be etched when the first insulating layer 112 is removed.
  • dopants are implanted into the first insulating layer 112 by ion implantation, as shown in FIG. Due to ion scattering of the surface, the dopant can easily enter the lower portion of the semiconductor fin 104' from the vicinity of the surface of the first insulating layer 112 such that the lower portion of the semiconductor fin 104' forms the punch-through blocking layer 113.
  • an additional thermal anneal may be used to drive dopants from the first insulating layer 112 into the semiconductor fins 104' to form the punch-through blocking layer 113.
  • the punch-through blocking layer 113 may also include a portion of the well region 103 located near the surface of the first insulating layer 112.
  • the active region of the FET of the second conductivity type may be masked by a mask, and the ion implantation described above is performed for the FET of the first conductivity type to form a second conductivity type.
  • the punch-through blocking layer 113 The active region of the FET of the first conductivity type is then masked by a mask, and the ion implantation described above is performed for the FET of the second conductivity type to form a punch-through blocking layer 113 of the first conductivity type.
  • Different dopants can be used for different types of FETs.
  • a P-type dopant such as B may be used in the N-type FET, and an N-type dopant such as P, As may be used in the P-type FET.
  • the punch-through blocking layer 113 separates the semiconductor fins 104 ' from the well regions 103 in the semiconductor substrate 10 .
  • the doping type of the punch-through blocking layer 113 is opposite to that of the source and drain regions, and is higher than the doping concentration of the well region 103 in the semiconductor substrate 101.
  • the well region 103 can break the leakage current path between the source region and the drain region to a certain extent functioning as a punch-through blocking layer
  • the additional highly doped through-stop layer 113 located under the semiconductor fin 104' can further The effect of suppressing leakage current between the source and drain regions is improved.
  • a front gate dielectric 114 (silicon oxide or silicon nitride) is formed on the surface of the semiconductor structure by the above-described known deposition process.
  • the front gate dielectric 114 is a silicon oxide layer that is about 0.8-1.5 nm thick.
  • Front gate dielectric 114 covers each of the sides of the two semiconductor fins 104'.
  • a front gate conductor 115 e.g., doped polysilicon is formed on the surface of the semiconductor structure by the above-described known deposition process, as shown in FIG. If necessary, the front gate conductor 115 can be subjected to chemical mechanical polishing (CMP) to obtain a flat surface.
  • CMP chemical mechanical polishing
  • the conductor layer is then patterned into a front gate conductor 115 that intersects the semiconductor fin 104' using a photoresist mask.
  • the photoresist layer is then removed by dissolving or ashing in a solvent.
  • a nitride layer is formed on the surface of the semiconductor structure by the above-described known deposition process.
  • the nitride layer is a silicon nitride layer having a thickness of about 5-20 nm.
  • the laterally extending portion of the nitride layer is removed by an anisotropic etching process (eg, reactive ion etching) such that a vertical portion of the nitride layer on the side of the front gate conductor 115 remains, thereby forming a gate spacer 116, This is shown in Figures 13a, 13b, 13c and 13d.
  • anisotropic etching process eg, reactive ion etching
  • the nitride layer on the side of the semiconductor fin 104' is due to a form factor (eg, a gate conductor layer (eg, doped polysilicon) having a thickness greater than twice the height of the fin, or a top and bottom fin shape)
  • a form factor eg, a gate conductor layer (eg, doped polysilicon) having a thickness greater than twice the height of the fin, or a top and bottom fin shape
  • the thickness is smaller than the thickness of the nitride layer on the side of the front gate conductor 115, so that the nitride layer on the side of the semiconductor fin 104' can be completely removed in this etching step. Otherwise, the nitride layer on the side of the semiconductor fin 104' will affect the formation of subsequent source/drain regions.
  • the nitride layer on the side of the semiconductor fin 104' can be further removed using an additional mask.
  • the front gate conductor 115 and the front gate dielectric 114 together form a gate stack.
  • the front gate conductor 115 is in the form of a strip and extends in a direction perpendicular to the length of the semiconductor fin.
  • the source and drain regions associated with the channel regions provided by the semiconductor fins 104' may be formed in a conventional process with the front gate conductor 115 and the gate spacers 116 as hard masks.
  • the source and drain regions may be doped regions formed by ion implantation or in-situ doping at both ends of the semiconductor fin 104'.
  • the source and drain regions can be doped regions formed by ion implantation or in-situ doping in an additional semiconductor layer in contact with both ends or sides of the semiconductor fins 104'.
  • FIGS. 14a and 15a An exemplary flow of a portion of a stage of a method of fabricating a semiconductor device in accordance with a further preferred embodiment of the present invention is described with reference to Figures 14-15, wherein the top and bottom views of the semiconductor structure are shown in Figures 14a and 15a, A cross-sectional view of the semiconductor structure taken along line AA in the width direction of the semiconductor fin is shown in FIGS. 14b and 15b, and a cross-sectional view of the semiconductor structure taken along line BB in the width direction of the semiconductor fin is shown in FIGS. 14c and 15c. A cross-sectional view of the semiconductor structure taken along line CC in the length direction of the semiconductor fin is shown in FIGS. 14d and 15d.
  • the steps shown in Figs. 14 and 15 are further performed after the step shown in Fig. 13 to form a stress acting layer.
  • a stress acting layer 117 is epitaxially grown on the exposed side of the semiconductor fin 104' by the above-described known deposition process, as shown in Figs. 14a, 14b, 14c and 14d.
  • a stress acting layer 117 is also formed on the front gate conductor 115. The thickness of the stressed layer 117 should be sufficient to apply the desired stress on the semiconductor fins 104'.
  • Different stress layers 117 can be formed for different types of FinFETs.
  • the stressor layer 117 is formed using a semiconductor material different from the material of the semiconductor fin 104' to produce a desired stress.
  • the stress acting layer 117 is, for example, a Si:C layer having a C content of about 0.2 to 2% by atom on the Si substrate, and a tensile stress is applied to the channel region along the longitudinal direction of the channel region.
  • the stress acting layer 117 is, for example, a SiGe layer having a Ge content of about 155% by atom on the Si substrate, and compressive stress is applied to the channel region along the longitudinal direction of the channel region.
  • a second insulating layer 118 is formed on the surface of the semiconductor structure by the above-described known deposition process.
  • the second insulating layer 118 is, for example, a silicon oxide layer and is thick enough to fill the opening on the side of the semiconductor fin 104' formed in the etching step of forming the semiconductor fin 104', and also covers the front gate conductor 115.
  • the second insulating layer 118 is chemically mechanically polished with the gate spacer 116 as a stop layer to obtain a flat surface as shown in Figs. 15a, 15b, 15c and 15d.
  • the chemical mechanical polishing removes the portion of the stressor layer 117 above the front gate conductor 115 and exposes the top surface of the front gate conductor 115.
  • the conventional gate process may be followed by the gate conductor 115.
  • the gate spacers 116 serve as a hard mask to form source and drain regions connected to the channel regions provided by the semiconductor fins 104'.
  • the source and drain regions can be doped regions formed by ion implantation or in-situ doping at both ends of the semiconductor fin 104'.
  • the source and drain regions can be doped regions formed by ion implantation or in-situ doping in an additional semiconductor layer in contact with both ends or sides of the semiconductor fins 104'.
  • FIGS. 16b, 17b, and 18b A cross-sectional view of the semiconductor structure taken along line AA in the width direction of the semiconductor fin is shown in FIGS. 16b, 17b, and 18b, and is shown in FIGS. 16c, 17c, and 18c along the line BB in the width direction of the semiconductor fin.
  • FIGS. 16d, 17d and 18d A cross-sectional view of the semiconductor structure is shown in Figs. 16d, 17d and 18d as a cross-sectional view of the semiconductor structure taken along line CC in the length direction of the semiconductor fin.
  • the sacrificial gate conductor 114' and the sacrificial gate dielectric 113' are formed in the step of FIG. 12, and the stress acting layer 117 is formed after the step shown in FIG. 17, and the source and drain regions have been formed, and then The steps of FIGS. 18 and 19 are further performed to replace the sacrificial gate stack including the sacrificial gate conductor 114' and the sacrificial gate dielectric 113' with a replacement gate stack including a replacement gate conductor and a replacement gate dielectric.
  • the sacrificial gate conductor 114' is removed by the above-described known etching process (eg, reactive ion etching) to form a gate opening, as shown in FIGS. 16a, 16b, 16c. And shown in 16d.
  • the portion of the sacrificial gate dielectric 113' located at the bottom of the gate opening may be further removed.
  • a replacement gate dielectric 119 is formed in the gate opening, as shown in Figures 17a, 17b, 17c and 17d, and the gate opening is filled with a conductive material to form a replacement gate conductor 120, as in Figures 18a, 18b, 18c And shown in 18d.
  • the replacement gate conductor 120 and the replacement gate dielectric 119 together form a replacement gate stack.
  • the replacement gate dielectric 119 is an HfO 2 layer having a thickness of about 0.3 nm to 1.2 nm, and the replacement gate conductor 120 is, for example, a TiN layer.
  • an interlayer insulating layer after forming the source and drain regions, an interlayer insulating layer, a plug in the interlayer insulating layer, a wiring on the upper surface of the interlayer insulating layer, or The electrodes, thereby completing other parts of the semiconductor device.
  • Figure 19 shows an exploded perspective view of a semiconductor device 100 in accordance with a preferred embodiment of the present invention, wherein the second insulating layer 118 is not shown for clarity.
  • the semiconductor device 100 is formed using the steps illustrated in Figures 1-18 to include various preferred aspects of the present invention, but should not be construed as limiting the present invention to a combination of the various preferred aspects. Moreover, the materials already mentioned above are not repeated for the sake of brevity.
  • the semiconductor device 100 includes a semiconductor substrate 101, well regions 102 and 103 in the semiconductor substrate 101, and A back gate isolation structure composed of shallow trench isolations 105.
  • the semiconductor device 100 includes the same type of FETs 100a, 100b formed separately in the semiconductor layers on the well region 103.
  • the doping type of well regions 102 and 103 is related to the conductivity type of the FET and forms a conductive path for the back gate and a back gate isolation structure that separates one FET from the adjacent FET and semiconductor substrate 101.
  • the back gate isolation structure causes the path formed by the first portion of the well region 103 - the well region 102 - the second portion of the well region 103 to always constitute a PNP junction or a PN junction.
  • the well region 103 also serves as a part of the conductive path of the back gate conductor 111.
  • the FETs 100a, 100b include a sandwich structure on the well region 103, respectively.
  • the sandwich structure includes a back gate conductor 111, two semiconductor fins 104' on either side of the back gate conductor 111, and a respective back gate dielectric 110 separating the back gate conductor 111 from the two semiconductor fins 104', respectively.
  • the punch-through blocking layer 113 is located below the semiconductor fin 104'.
  • the front gate stack intersects the semiconductor fins 104', which include a front gate dielectric and a front gate conductor, and the front gate dielectric separates the front gate conductor from the semiconductor fins 104'.
  • the front gate dielectric is a replacement gate dielectric 119 formed in accordance with a back gate process, which is a replacement gate conductor 120 formed in accordance with a back gate process.
  • the gate spacers 116 are located on the side of the replacement gate conductor 120. During the back gate process, although the portion of the sacrificial gate dielectric 113' located within the gate opening is removed, the portion below the gate spacer 116 remains.
  • the insulating cap 109' is located above the back gate conductor 111 and separates the back gate conductor 111 from the replacement gate conductor 120.
  • the first insulating layer 112 is located between the replacement gate dielectric 119 and the well region 103 and separates the replacement gate dielectric 119 from the well region 103.
  • Semiconductor device 100 also includes source and drain regions associated with the channel regions provided by semiconductor fins 104'.
  • the source and drain regions may be doped regions formed by ion implantation or in-situ doping at both ends of the semiconductor fin 104'.
  • An additional stressor layer 117 is in contact with the side of the semiconductor fin 104'.
  • Two of the same type of FETs 100a, 100b each include two semiconductor fins 104'.
  • Plungers 121 are connected through the interlayer insulating layers to the source and drain regions of respective semiconductor fins 104' of each FET, respectively.
  • Additional plugs 121 are respectively connected to the replacement gate conductors 120 of each of the FETs, and other additional plugs 121 are connected to the well regions 102 and 103 through the interlayer insulating layer and the first insulating layer 112, respectively, so that a voltage can be applied.
  • the well regions 102 and 103 and the shallow trench isolation 105 form a back gate isolation structure such that different voltages can be applied to the back gates 111 of two identical types of FETs via the well regions 103, respectively, thereby adjusting the threshold voltages of the respective FETs accordingly. .

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Abstract

公开了一种半导体器件及其制造方法，该半导体器件包括：半导体衬底；半导体衬底中的背栅隔离结构；以及背栅隔离结构上的相邻的场效应晶体管，其中，所述相邻的场效应晶体管中的每一个包括位于背栅隔离结构上的夹层结构，该夹层结构包括背栅导体、位于背栅导体两侧的半导体鰭片、以及将背栅导体与半导体鰭片分别隔开的各自的背栅电介质，其中，背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一部分，并且，在所述相邻的场效应晶体管的背栅导体之间形成PNP结或NPN结。该半导体器件由于采用背栅隔离结构，可分别地向场效应晶体管的背栅施加不同的电压，从而相应地调节各个场效应晶体管的阈值电压。

Description

半导体器件及其制造方法 技术领域
本发明涉及半导体技术， 更具体地， 涉及包含鰭片 （Fin) 的半导体器件及其制 造方法。 背景技术
随着半导体技术的发展， 希望在减小半导体器件的尺寸以提高集成度的同时减 小功耗。 为了抑制由于尺寸缩小而导致的短沟道效应， 提出了在 SOI晶片或块状半 导体衬底上形成的 FinFET。 FinFET包括在半导体材料的鰭片的中间形成的沟道区， 以及在鰭片两端形成的源 /漏区。 栅电极至少在沟道区的两个侧面包围沟道区 （即双 栅结构）， 从而在沟道各侧上形成反型层。 由于整个沟道区都能受到栅极的控制， 因 此能够起到抑制短沟道效应的作用。 为了减小由于漏电导致的功耗， 提出了在半导 体衬底中形成的 UTBB (ultra-thin buried oxide body) 型 FET。 UTBB型 FET包括位 于半导体衬底中的超薄掩埋氧化物层、 位于超薄氧化物埋层上方的前栅和源 /漏区、 以及位于超薄掩埋氧化物层下方的背栅。 在工作中， 通过向背栅施加偏置电压， 可 以在维持速度不变的情形下显著减小功耗。
尽管存在着各自的优点， 但还没有提出一种将两种的优点结合在一起的半导体 器件， 这是因为在 FinFET 中形成背栅存在着许多困难。 在基于块状半导体衬底的 FinFET中， 由于半导体鰭片与半导体衬底的接触面积很小， 所形成的背栅将导致严 重的自热效应。 在基于 SOI晶片的 FinFET中， 由于 SOI晶片的价格昂贵而导致高 成本的问题。 而且， 在 SOI晶片形成背栅需要采用精确控制的离子注入， 穿过顶部 半导体层在掩埋绝缘层下方形成用于背栅的注入区， 从而导致工艺上的困难使得成 品率低， 以及由于对沟道区的非有意掺杂而导致器件性能波动。 发明内容
本发明的目的是提供一种包括背栅隔离结构的半导体器件， 以改善阈值电压的 调节能力。
根据本发明的一方面， 提供了一种半导体器件， 包括： 半导体衬底； 半导体衬 底中的背栅隔离结构； 以及背栅隔离结构上的相邻的场效应晶体管， 其中， 所述相 邻的场效应晶体管中的每一个包括位于背栅隔离结构上的夹层结构， 该夹层结构包 括背栅导体、 位于背栅导体两侧的半导体鰭片、 以及将背栅导体与半导体鰭片分别 隔开的各自的背栅电介质， 其中， 背栅隔离结构作为所述相邻的场效应晶体管的背 栅导体的导电路径的一部分， 并且， 在所述相邻的场效应晶体管的背栅导体之间形 成 P P结或 PN结。
根据本发明的另一方面， 提供了一种制造半导体器件的方法， 包括： 在半导体 衬底中形成背栅隔离结构， 使得半导体衬底位于背栅隔离结构上方的部分形成半导 体层； 以及
在背栅隔离结构上形成相邻的场效应晶体管， 包括： 在半导体层上形成多个掩 模层； 在所述多个掩模层中的最顶部的一个中形成开口； 在开口内壁形成侧墙形式 的另一个掩模层； 采用所述另一个掩模层作为硬掩模， 将开口穿过所述多个掩模层 和所述半导体层延伸到背栅隔离结构； 在开口内壁形成背栅电介质； 在开口中形成 背栅导体； 在开口中形成包括所述另一个掩模层的绝缘帽盖， 该绝缘帽盖覆盖背栅 电介质和背栅导体； 采用绝缘帽盖作为硬掩模， 将半导体层图案化为半导体鰭片； 其中， 背栅导体、 位于背栅导体两侧的由半导体层形成的半导体鰭片、 以及将背栅 导体与半导体鰭片分别隔开的各自的背栅电介质形成夹层结构， 其中绝缘帽盖将背 栅导体与前栅导体隔开， 其中， 背栅隔离结构作为所述相邻的场效应晶体管的背栅 导体的导电路径的一部分， 并且， 在所述相邻的场效应晶体管的背栅导体之间形成 P P结或 PN结。
本发明的半导体器件包括与两个半导体鰭片的各自一个侧面相邻的背栅导体。 由于背栅导体未形成在半导体鰭片下方， 因此可以根据需要独立地确定该背栅导体 与作为导电路径的一部分的阱区之间的接触面积， 以避免背栅导体产生的自热效应。 并且， 由于在形成背栅导体时不需要执行穿过半导体鰭片的离子注入， 因此可以避 免对沟道区的非有意掺杂而导致器件性能波动。
该半导体器件结合了 FinFET和 UTBB型 FET的优点， 一方面可以利用背栅导 体控制或动态调整半导体器件的阈值电压，在维持速度不变的情形下显著减小功耗， 另一方面可以利用 Fin抑制短沟道效应， 在缩小半导体器件时维持半导体器件的性 能。 因此， 该半导体器件可以在减小半导体器件的尺寸以提高集成度的同时减小功 耗。 并且， 并且该半导体器件的制造方法与现有的半导体工艺兼容， 因而制造成本 低。 相邻的场效应晶体管的背栅之间形成 PNP结或 NPN结， 从而使得相邻场效应晶 体管的背栅隔开， 并且可以相互独立地调节场效应晶体管的阈值电压。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征 和优点将更为清楚， 在附图中：
图 1-13是示出了根据本发明的一个实施例的制造半导体器件的方法的各个阶段 的半导体结构的示意图。
图 14-15 示出了根据本发明的进一步优选实施例的制造半导体器件的方法的一 部分阶段的半导体结构的示意图。
图 16-18示出了根据本发明的进一步优选实施例的制造半导体器件的方法的一 部分阶段的半导体结构的示意图。
图 19示出了根据本发明的优选实施例的半导体器件的分解透视图。 具体实施方式
以下将参照附图更详细地描述本发明。 在各个附图中， 相同的元件采用类似的 附图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例绘制。
为了简明起见， 可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解， 在描述器件的结构时， 当将一层、 一个区域称为位于另一层、 另一 个区域 "上面 "或"上方"时， 可以指直接位于另一层、 另一个区域上面， 或者在其与 另一层、 另一个区域之间还包含其它的层或区域。 并且， 如果将器件翻转， 该一层、 一个区域将位于另一层、 另一个区域"下面"或"下方"。
如果为了描述直接位于另一层、 另一个区域上面的情形， 本文将采用"直接 在 ... ...上面"或"在 ... ...上面并与之邻接"的表述方式。
在本申请中， 术语"半导体结构"指在制造半导体器件的各个步骤中形成的整个 半导体结构的统称， 包括已经形成的所有层或区域。 在下文中描述了本发明的许多 特定的细节， 例如器件的结构、 材料、 尺寸、 处理工艺和技术， 以便更清楚地理解 本发明。 但正如本领域的技术人员能够理解的那样， 可以不按照这些特定的细节来 实现本发明。
除非在下文中特别指出， 半导体器件的各个部分可以由本领域的技术人员公知 的材料构成。 半导体材料例如包括 III-V族半导体， 如 GaAs、 InP、 GaN、 SiC， 以 及 IV族半导体， 如 Si、 Ge。 栅导体可以由能够导电的各种材料形成， 例如金属层、 掺杂多晶硅层、 或包括金属层和掺杂多晶硅层的叠层栅导体或者是其他导电材料， 例如为 TaC、 TiN TaTbN、 TaErN、 TaYbN TaSiN HfSiN MoSiN RuTax、 NiTax, MoNx TiSiN、 TiCN、 TaAlC、 TiAlN TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 W、 HfRU、RuOx和所述各种导电材料的组合。栅电介质可以由 Si02或介电常数大于 Si02 的材料构成， 例如包括氧化物、 氮化物、 氧氮化物、 硅酸盐、 铝酸盐、 钛酸盐， 其 中，氧化物例如包括 Si02、 Hro2、Zr02、 A1203、 Ti02、 La203，氮化物例如包括 Si3N4， 硅酸盐例如包括 HfSiOx, 铝酸盐例如包括 LaA103， 钛酸盐例如包括 SrTi03， 氧氮 化物例如包括 SiON。并且，栅电介质不仅可以由本领域的技术人员公知的材料形成， 也可以采用将来开发的用于栅电介质的材料。
本发明可以各种形式呈现， 以下将描述其中一些示例。
参照图 1-13 描述根据本发明的一个实施例的制造半导体器件的方法的示例流 程， 其中， 在图 13a中示出了半导体结构的俯视图及截面图的截取位置， 在图 1-12 和 13b中示出在半导体鰭片的宽度方向上沿线 A-A截取的半导体结构的截面图， 在 图 13c中示出在半导体鰭片的宽度方向上沿线 B-B截取的半导体结构的截面图， 在 图 13d中示出在半导体鰭片的长度方向上沿线 C-C截取的半导体结构的截面图。
该方法开始于块状的半导体衬底 101。 在块状的半导体衬底 101 中形成两个阱 区 102、 103。 阱区 103分别位于阱区 102的上方。 半导体衬底 101位于阱区 103上 方的部分形成半导体层 104，并且阱区 102和 103将半导体层 104和半导体衬底 101 隔开。 在半导体衬底 101中形成阱区 102和 103的工艺是已知的， 例如采用离子注 入从而在半导体层中形成掺杂区然后进行退火以激活掺杂区中的掺杂剂。 在一个示 例中， 阱区 102和 103的掺杂原子浓度分别为约 10160^3到 1019cm_3。正如下文将要 描述的， 在阱区 103上方的半导体层 104中将形成相同类型的 FET。 然后， 按照常 规的工艺形成浅沟槽隔离 （STI) 105， 以限定 FET的有源区并且分隔相邻的 FET。 浅沟槽隔离 105延伸穿过半导体层 104、阱区 103，并且到达阱区 102中的预定深度。 沟槽隔离 105不仅分隔相邻的 FET的半导体层 104， 使得相邻的 FET分隔开， 而且 将阱区 103 分隔为第一部分和第二部分， 相邻的 FET之间仅仅存在着公共的阱区 102。
针对 P型 FET，可以形成 N型阱区 103和 P型阱区 102a、 102b,针对 N型 FET， 可以形成 P型阱区 103和 N型阱区 102a、 102b。在阱区 103上的半导体层中分别形 成相同类型的 FET。 阱区 102和 103的掺杂类型与 FET的导电类型相关， 形成背栅 的导电路径，并且与浅沟槽隔离一起形成用于将一个 FET与相邻的 FET以及半导体 衬底 101隔开的背栅隔离结构。该背栅隔离结构使得阱区 103的第一部分 -阱区 102- 阱区 103的第二部分形成的路径始终构成 PNP结或 PN结。
进一步地，通过已知的沉积工艺，如电子束蒸发（EBM)、化学气相沉积（CVD)、 原子层沉积 （ALD)、 溅射等， 在半导体层 104上依次形成第一掩模层 106、 第二掩 模层 107和第三掩模层 108。 然后， 例如通过旋涂在第三掩模层 108上形成光致抗 蚀剂层 PR， 并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层 PR形成用于限 定背栅的图案 （例如， 宽度约为 15nm-100nm的开口）， 如图 1所示。
半导体衬底 101由选自 Si、 Ge、 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs、 InSb和 InGaSb构成的组中的一种组成。 在一个示例中， 半导体衬底 101例如是单晶硅衬底。 正如下文将要描述的， 半导体层 104将形成半导体鰭片， 并且决定了半导体鰭片的大致高度。 可以根据需要控制控制离子注入和退火的工艺 参数， 以控制阱区 102和 103的深度及延伸范围。 结果， 可以获得所需厚度的半导 体层 104。
第一掩模层 106、 第二掩模层 107和第三掩模层 108可以由所需化学和物理性 质的材料组成， 从而在蚀刻步骤中获得所需的蚀刻选择性， 和 /或在化学机械抛光 (CMP) 中作为停止层， 和 /或在最终的半导体器件中进一步作为绝缘层。 并且， 根 据使用的材料， 第一掩模层 106、 第二掩模层 107和第三掩模层 108可以采用相同 或不同的上述沉积工艺形成。 在一个示例中， 第一掩模层 106是通过热氧化形成的 厚度约为 5-15nm 的氧化硅层， 第二掩模层 107 是通过溅射形成的厚度约为 50nm-200nm的非晶硅层， 第三掩模层 108是通过溅射形成的厚度约为 5-15匪的氮 化硅层。
然后， 采用光致抗蚀剂层 PR作为掩模， 通过干法蚀刻， 如离子铣蚀刻、 等离 子蚀刻、 反应离子蚀刻、 激光烧蚀， 或者通过使用蚀刻剂溶液的湿法蚀刻， 从上至 下去除第三掩模层 108和第二掩模层 107的暴露部分而形成开口， 如图 2所示。 由 于蚀刻的选择性， 或者通过控制蚀刻时间， 使得该蚀刻步骤停止在第一掩模层的顶 部。 可以多个步骤的蚀刻分别蚀刻不同层。 在一个示例中， 第一步蚀刻包括采用反 应离子蚀刻， 使用一种合适的蚀刻剂， 相对于例如由非晶硅组成的第二掩模层 107 去除上面的例如由氮化硅组成的第三掩模层 108的暴露部分， 第二步蚀刻包括采用 反应离子蚀刻， 使用另一种合适的蚀刻剂， 相对于例如由氧化硅组成的第一掩模层 106去除上面的例如由非晶硅组成的第二掩模层 107的暴露部分。
然后， 通过在溶剂中溶解或灰化去除光致抗蚀剂层 PR。通过上述已知的沉积工 艺， 在半导体结构的表面上形成共形的第四掩模层 109。 通过各向异性的蚀刻工艺 (例如， 反应离子蚀刻）， 去除第四掩模层 109在第三掩模层 108上方横向延伸的部 分以及位于开口的底部 （即第一掩模层 106上） 的部分， 使得第四掩模层 109位于 开口内壁上的部分保留而形成侧墙， 如图 3所示。 正如下文将要描述的， 第四掩模 层 109将用于限定半导体鰭片的宽度。 可以根据所需的半导体鰭片的宽度控制第四 掩模层 109的厚度。 在一个示例中， 第四掩模层 109是通过原子层沉积形成的厚度 约为 3nm-28nm的氮化硅层。
然后， 采用第三掩模层 108和第四掩模层 109作为硬掩模， 通过上述已知的蚀 刻工艺经由开口去除第一掩模层 106的暴露部分。 并且进一步蚀刻半导体层 104和 阱区 103的暴露部分， 直至穿过半导体层 104并且在阱区 103中达到预定的深度， 如图 4所示。 可以根据设计需要确定开口在阱区 103中的部分的深度， 并且通过控 制蚀刻时间来控制该部分的深度。 在一个示例中， 该部分的深度例如是约 10nm-30nm, 从而可以足够大以阻止阱区 103 中的掺杂剂在随后的步骤中扩散到半 导体鰭片中。
然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成共形的电介质层。 通过各向异性的蚀刻工艺 （例如， 反应离子蚀刻）， 去除该电介质层在第三掩模层 108上方横向延伸的部分以及位于开口的底部 （即阱区 103在开口内的暴露表面上） 的部分， 使得该电介质层位于开口内壁上的部分保留而形成侧墙形式的背栅电介质 110。 代替其中沉积电介质层的工艺， 可以通过热氧化直接在半导体层 104 和阱区 103位于开口内的侧壁上形成氧化物侧墙形式的背栅电介质 110，从而不需要随后的 各向异性蚀刻， 这可以进一步简化工艺。 在一个示例中， 背栅电介质 110是厚度约 为 10nm-30nm的氧化硅层。
然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成导体层。 该导体 层至少填满开口。 对该导体层进行回蚀刻， 去除位于开口外部的部分， 并且进一步 去除该导体层位于开口内的一部分， 从而在开口内形成背栅导体 111， 如图 5所示。 背栅导体 111与半导体层 104之间由背栅电介质 110隔开。背栅导体 111由选自 TaC、 TiN TaTbN、 TaErN TaYbN TaSiN HfSiN MoSiN RuTax、 NiTax, MoNx TiSiN、 TiCN、 TaAlC、 TiAlN TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 W、 HfRu、 RuOx、 掺杂的多晶硅中的至少一种组成。 在一个示例中， 背栅导体 111由掺杂为 N 型或 P型的多晶硅组成， 掺杂浓度例如为 1 X 1018 cm_3-l X 1021 cm_3。
用于形成背栅导体 111 的回蚀刻使得背栅导体 111 的顶部位于背栅电介质 110 的下方。 可选地， 可以进一步相对于背栅导体 111选择性地回蚀刻背栅电介质 110， 使得背栅电介质 110和背栅导体 111的顶部齐平。
然后， 在未使用掩模的情形下， 通过上述已知的蚀刻工艺， 相对于第二掩模层 107， 选择性地完全去除位于第二掩模层 107上方的第三掩模层 108， 从而暴露第二 掩模层 107的表面。 在一个示例中， 在第二掩模层 107由非晶硅组成以及第三掩模 层 108 由氧化硅组成的情形下， 可以使用氢氟酸作为蚀刻剂选择性地去除氧化硅。 通过上述已知的沉积工艺， 在半导体结构的表面上形成绝缘层。 该绝缘层至少填满 开口， 从而覆盖背栅导体 111 的顶部表面。 对该绝缘层进行回蚀刻， 去除位于开口 外部的部分。 在一个示例中， 该绝缘层是通过溅射形成的氮化硅层。 该绝缘层与第 四掩模层 109—起形成绝缘帽盖 109'， 如图 6所示。 该蚀刻可能进一步去除该绝缘 层位于开口内的一部分。 通过控制回蚀刻的时间， 使得该绝缘层位于开口内的部分 覆盖背栅导体 111的顶部， 并且提供所需的电绝缘特性。
然后，在未使用掩模的情形下，通过上述已知的蚀刻工艺，相对于绝缘帽盖 109' 和第一掩模层 106， 选择性地完全去除第二掩模层 107， 从而暴露第一掩模层 106的 表面， 如图 7所示。 在一个示例中， 在第一掩模层 106由氧化硅组成、 第二掩模层 107由非晶硅组成以及绝缘帽盖 109' 由氮化硅组成的情形下， 可以使用四甲基氢氧 化铵 （TMAH) 作为蚀刻剂选择性地去除非晶硅。
然后， 采用绝缘帽盖 109' 作为硬掩模， 通过上述已知的蚀刻工艺去除第一掩 模层 106和半导体层 104的暴露部分。 并且进一步蚀刻阱区 103的暴露部分直至达 到预定的深度， 如图 8所示。 在去除第一掩模层 106时， 浅沟槽隔离 105也可能受 到蚀刻， 但由于蚀刻的选择性以及通过控制蚀刻时间， 浅沟槽隔离 105的顶部位于 阱区 103 的顶部上方， 从而仍然可以隔开阱区 103。 正如下文将描述的， 阱区 103 将作为背栅的导电路径的一部分。 可以通过控制蚀刻时间来控制蚀刻的深度， 使得 阱区 103维持一定的厚度以减小相关的寄生电阻。
该蚀刻将半导体层 104图案化成位于背栅导体 111两侧的两个半导体鰭片 104'， 背栅导体 111与两个半导体鰭片 104'之间由各自的背栅电介质 110隔开，从而形成 鰭片 -背栅 -鰭片 （Fin-Back Gate-Fin) 的夹层结构。 半导体鰭片 104' 是初始的半导 体衬底 101的一部分， 因此同样由选自 Si、 Ge、 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs、 InSb和 InGaSb构成的组中的一种组成。 在图 8所示的示 例中， 半导体鰭片 104' 的形状为条带， 其长度沿着垂直于纸面的方向， 其宽度沿 着纸面内的横向方向， 其高度沿着纸面内的垂直方向。 半导体鰭片 104' 的高度大 致由初始的半导体层 104的厚度决定， 半导体鰭片 104' 的宽度大致由初始的第四 掩模层 109的厚度决定， 半导体鰭片 104' 的长度则可以根据设计需要通过附加的 蚀刻步骤限定。 在该蚀刻步骤以及随后的工艺步骤中， 先前形成的背栅导体 111 为 半导体鰭片 104' 提供了机械支撑和保护， 从而可以获得高成品率。
然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成第一绝缘层 112， 如图 9所示。 在一个示例中， 第一绝缘层 112例如由通过溅射形成的氧化硅组成。 第一绝缘层 112 的厚度足以填充在形成半导体鰭片 104' 的蚀刻步骤中形成的位于 半导体鰭片 104' 侧面的开口， 并且还覆盖绝缘帽盖 109'。 如果需要， 可以进一步 通过原位溅射或者附加的化学机械抛光平整第一绝缘层 112的表面。
然后， 通过选择性的蚀刻工艺 （例如， 反应离子蚀刻）， 回蚀刻第一绝缘层 112 和浅沟槽隔离 105。 该蚀刻不仅去除第一绝缘层 112位于绝缘帽盖 109' 的顶部上的 部分， 而且减小第一绝缘层 112位于半导体鰭片 104' 两侧的开口内的部分的厚度， 如图 10所示。 控制蚀刻的时间， 使得第一绝缘层 112的表面高于阱区 103的顶部， 并且暴露位于阱区上方的半导体鰭片 104' 的侧面。 在去除第一绝缘层 112时， 浅 沟槽隔离 105也可能受到蚀刻。
作为可选的步骤，采用离子注入在第一绝缘层 112中注入掺杂剂，如图 11所示。 由于表面的离子散射， 掺杂剂可以容易地从第一绝缘层 112的表面附近进入半导体 鰭片 104' 的下部使得半导体鰭片 104' 的下部形成穿通阻止层 113。 替代地， 可以 采用附加的热退火将掺杂剂从第一绝缘层 112推入 （drive-in) 半导体鰭片 104' 中 而形成穿通阻止层 113。 穿通阻止层 113还可能包括阱区 103位于第一绝缘层 112 的表面附近的一部分。 针对在同一个半导体衬底上形成的相同类型的 FET， 可以先 采用掩模遮挡第二导电类型的 FET的有源区，针对第一导电类型的 FET进行上述的 离子注入以形成第二导电类型的穿通阻止层 113。 然后采用掩模遮挡第一导电类型 的 FET的有源区，针对第二导电类型的 FET进行上述的离子注入以形成第一导电类 型的穿通阻止层 113。 针对不同类型的 FET可以采用不同的掺杂剂。 在 N型 FET中可以使用 P型掺 杂剂， 例如 B， 在 P型 FET中可以使用 N型掺杂剂， 例如 P、 As。 结果， 穿通阻止 层 113将半导体鰭片 104' 与半导体衬底 10ι中的阱区 103隔开。 并且， 穿通阻止 层 113的掺杂类型与源区和漏区的掺杂类型相反， 并且高于半导体衬底 101中的阱 区 103的掺杂浓度。 虽然阱区 103可以断开源区和漏区之间的漏电流路径， 在一定 程度上起到穿通阻止层的作用， 但位于半导体鰭片 104' 下方附加的高掺杂的穿通 阻止层 113可以进一步改善抑制源区和漏区之间的漏电流的效果。
然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成前栅电介质 114 (氧化硅或氮化硅）。 在一个示例中， 该前栅电介质 114为约 0.8-1.5nm厚的氧化硅 层。 前栅电介质 114覆盖两个半导体鰭片 104' 的各自的一个侧面。 然后， 通过上 述已知的沉积工艺， 在半导体结构的表面上形成前栅导体 115 (例如， 掺杂多晶硅）， 如图 12所示。 如果需要， 可以对前栅导体 115进行化学机械抛光 （CMP)， 以获得 平整的表面。
然后， 采用光致抗蚀剂掩模， 将该导体层图案化为与半导体鰭片 104' 相交的 前栅导体 115。 然后， 通过在溶剂中溶解或灰化去除光致抗蚀剂层。 通过上述已知 的沉积工艺， 在半导体结构的表面上形成氮化物层。 在一个示例中， 该氮化物层为 厚度约 5-20nm的氮化硅层。 通过各向异性的蚀刻工艺 （例如， 反应离子蚀刻）， 去 除氮化物层的横向延伸的部分， 使得氮化物层位于前栅导体 115 的侧面上的垂直部 分保留， 从而形成栅极侧墙 116， 如图 13a、 13b、 13c和 13d所示。
通常， 由于形状因子 （例如栅导体层 （例如， 掺杂多晶硅） 的厚度大于两倍的 鰭的高度， 或者采用上大下小的鰭片形状）， 半导体鰭片 104' 侧面上的氮化物层厚 度比前栅导体 115 的侧面上的氮化物层厚度小， 从而在该蚀刻步骤中可以完全去除 半导体鰭片 104' 侧面上的氮化物层。 否则， 半导体鰭片 104' 侧面上的氮化物层会 影响后续源 /漏区的形成。 可以采用附加的掩模进一步去除半导体鰭片 104' 侧面上 的氮化物层。
前栅导体 115和前栅电介质 114一起形成栅堆叠。 在图 13a、 13b、 13c和 13d 所示的示例中， 前栅导体 115 的形状为条带， 并且沿着与半导体鰭片的长度垂直的 方向延伸。
在随后的步骤中， 可以按照常规的工艺， 以前栅导体 115和栅极侧墙 116作为 硬掩模， 形成与半导体鰭片 104' 提供的沟道区相连的源区和漏区。 在一个示例中， 源区和漏区可以是半导体鰭片 104' 两端的通过离子注入或原位掺杂形成的掺杂区。 在另一个示例中， 源区和漏区可以是与半导体鰭片 104' 的两端或侧面接触的附加 的半导体层中通过离子注入或原位掺杂形成的掺杂区。
参照图 14-15 描述根据本发明的进一步优选实施例的制造半导体器件的方法的 一部分阶段的示例流程， 其中， 在图 14a和 15a 中示出了半导体结构的俯视图及截 面图的截取位置， 在图 14b和 15b中示出在半导体鰭片的宽度方向上沿线 A-A截取 的半导体结构的截面图，在图 14c和 15c中示出在半导体鰭片的宽度方向上沿线 B-B 截取的半导体结构的截面图， 在图 14d和 15d中示出在半导体鰭片的长度方向上沿 线 C-C截取的半导体结构的截面图。
根据该优选实施例，在图 13所示的步骤之后进一步执行图 14和 15所示的步骤 以形成应力作用层。
然后， 通过上述已知的沉积工艺， 在半导体鰭片 104' 的暴露侧面上外延生长 应力作用层 117， 如图 14a、 14b、 14c和 14d所示。 应力作用层 117还形成在前栅导 体 115上。该应力作用层 117的厚度应当足以在半导体鰭片 104'上施加期望的应力。
针对不同类型的 FinFET可以形成不同的应力作用层 117。 通过应力作用层 117 向 FinFET的沟道区施加合适的应力，可以提高载流子的迁移率， 从而减小导通电阻 并提高器件的开关速度。 为此， 采用与半导体鰭片 104' 的材料不同的半导体材料 形成应力作用层 117， 可以产生期望的应力。 对于 N型 FinFET, 应力作用层 117例 如是在 Si衬底上形成的 C的含量约为原子百分比 0.2-2%的 Si: C层，沿着沟道区的 纵向方向对沟道区施加拉应力。 对于 P型 FinFET, 应力作用层 117例如是在 Si衬 底上形成的 Ge的含量约为原子百分比 15-75%的 SiGe层，沿着沟道区的纵向方向对 沟道区施加压应力。
然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成第二绝缘层 118。 在一个示例中， 第二绝缘层 118例如是氧化硅层， 并且厚度足以填充在形成半导体 鰭片 104' 的蚀刻步骤中形成的位于半导体鰭片 104' 侧面的开口， 并且还覆盖前栅 导体 115的顶部表面。 以栅极侧墙 116作为停止层， 对第二绝缘层 118进行化学机 械抛光， 以获得平整的表面， 如图 15a、 15b、 15c和 15d所示。 该化学机械抛光去 除应力作用层 117的位于前栅导体 115上方的部分， 并且暴露前栅导体 115的顶部 表面。
进一步地， 如前所述， 在随后的步骤中， 可以按照常规的工艺， 以前栅导体 115 和栅极侧墙 116作为硬掩模， 形成与半导体鰭片 104' 提供的沟道区相连的源区和 漏区。 在一个示例中， 源区和漏区可以是半导体鰭片 104 ' 两端的通过离子注入或 原位掺杂形成的掺杂区。 在另一个示例中， 源区和漏区可以是与半导体鰭片 104' 的两端或侧面接触的附加的半导体层中通过离子注入或原位掺杂形成的掺杂区。
参照图 16-18描述根据本发明的进一步优选实施例的制造半导体器件的方法的 一部分阶段的示例流程， 其中， 在图 16a、 17a和 18a 中示出了半导体结构的俯视图 及截面图的截取位置， 在图 16b、 17b和 18b中示出在半导体鰭片的宽度方向上沿线 A-A截取的半导体结构的截面图， 在图 16c、 17c和 18c中示出在半导体鰭片的宽度 方向上沿线 B-B截取的半导体结构的截面图，在图 16d、 17d和 18d中示出在半导体 鰭片的长度方向上沿线 C-C截取的半导体结构的截面图。
根据该优选实施例， 在图 12 的步骤中形成牺牲栅导体 114 ' 和牺牲栅电介质 113 '，并且在图 17所示的步骤之后形成应力作用层 117，并且已经形成源区和漏区， 然后进一步执行图 18和 19所示的步骤采用包括替代栅导体和替代栅介质的替代栅 堆叠代替包括牺牲栅导体 114' 和牺牲栅电介质 113 ' 的牺牲栅堆叠。
采用第二绝缘层 118和栅极侧墙 116作为硬掩模，通过上述已知的蚀刻工艺（例 如反应离子蚀刻） 去除牺牲栅导体 114'， 从而形成栅极开口， 如图 16a、 16b、 16c 和 16d所示。 可选地， 可以进一步去除牺牲栅电介质 113 ' 位于栅极开口底部的部 分。 按照后栅工艺， 在栅极开口中形成替代栅电介质 119， 如图 17a、 17b、 17c和 17d所示， 以及利用导电材料填充栅极开口以形成替代栅导体 120， 如图 18a、 18b、 18c和 18d所示。替代栅导体 120和替代栅电介质 119一起形成替代栅堆叠。在一个 示例中， 替代栅电介质 119介是厚度约为 0.3nm-1.2nm的 Hf02层， 替代栅导体 120 例如是 TiN层。
根据上述的各个实施例， 在形成源区和漏区之后， 可以在所得到的半导体结构 上形成层间绝缘层、 位于层间绝缘层中的柱塞、 位于层间绝缘层上表面的布线或电 极， 从而完成半导体器件的其他部分。
图 19示出了根据本发明的优选实施例的半导体器件 100的分解透视图，其中为 了清楚而未示出第二绝缘层 118。该半导体器件 100是采用图 1-18所示的步骤形成， 从而包括本发明的多个优选方面， 然而不应理解为将本发明限制为这多个优选方面 的组合。 此外， 为了简明起见不再重复在上文中已经提及的材料。
半导体器件 100包括半导体衬底 101、 半导体衬底 101中的阱区 102和 103与 浅沟槽隔离 105组成的背栅隔离结构。 半导体器件 100包括在阱区 103上的半导体 层中分别形成的相同类型的 FET 100a、 100b。 阱区 102和 103的掺杂类型与 FET的 导电类型相关，并且形成背栅的导电路径以及将一个 FET与相邻的 FET以及半导体 衬底 101隔开的背栅隔离结构。该背栅隔离结构使得阱区 103的第一部分 -阱区 102- 阱区 103的第二部分形成的路径始终构成 PNP结或 PN结。 阱区 103还作为背栅 导体 111的导电路径的一部分。 FET 100a、 100b分别包括位于阱区 103上的夹层结 构。 该夹层结构包括背栅导体 111、 位于背栅导体 111两侧的两个半导体鰭片 104'、 以及将背栅导体 111与两个半导体鰭片 104' 分别隔开的各自的背栅电介质 110。 穿 通阻止层 113位于半导体鰭片 104' 下部。 前栅堆叠与半导体鰭片 104' 相交， 该前 栅堆叠包括前栅电介质和前栅导体， 并且前栅电介质将前栅导体和半导体鰭片 104' 隔开。
在图 19所示的示例中， 前栅电介质是按照后栅工艺形成的替代栅电介质 119， 前栅导体是按照后栅工艺形成的替代栅导体 120。栅极侧墙 116位于替代栅导体 120 的侧面上。 在后栅工艺期间， 虽然去除了牺牲栅电介质 113 ' 位于栅极开口内的部 分， 但保留了位于栅极侧墙 116下方的部分。
此外， 绝缘帽盖 109' 位于背栅导体 111上方， 并且将背栅导体 111与替代栅导 体 120隔开。 第一绝缘层 112位于替代栅电介质 119和阱区 103之间， 并且将替代 栅电介质 119和阱区 103隔开。
半导体器件 100还包括与半导体鰭片 104' 提供的沟道区相连的源区和漏区。 在图 19所示的示例中， 源区和漏区可以是半导体鰭片 104' 两端的通过离子注入或 原位掺杂形成的掺杂区。 附加的应力作用层 117与半导体鰭片 104' 的侧面接触。 两个相同类型的 FET 100a、 100b各自包括两个半导体鰭片 104'。柱塞 121穿过层间 绝缘层分别连接到每一个 FET的各自的半导体鰭片 104' 的源区和漏区。 附加的柱 塞 121分别连接到每一个 FET的替代栅导体 120， 另一些附加的柱塞 121穿过层间 绝缘层和第一绝缘层 112分别连接到阱区 102和 103， 从而可以施加电压。 阱区 102 和 103与浅沟槽隔离 105组成背栅隔离结构， 使得可以经由阱区 103分别地向两个 相同类型的 FET的背栅 111施加不同的电压，从而相应地调节各个 FET的阈值电压。
在以上的描述中， 对于各层的构图、 蚀刻等技术细节并没有做出详细的说明。 但是本领域技术人员应当理解， 可以通过各种技术手段， 来形成所需形状的层、 区 域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法 并不完全相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着 各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是， 这些实施例仅仅是为了说明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物限定。 不 脱离本发明的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和修改都 应落在本发明的范围之内。

Claims

权 利 要 求
1、 一种半导体器件， 包括：
半导体衬底；
半导体衬底中的背栅隔离结构； 以及
背栅隔离结构上的相邻的场效应晶体管，
其中， 所述相邻的场效应晶体管中的每一个包括位于背栅隔离结构上的夹层结 构， 该夹层结构包括背栅导体、 位于背栅导体两侧的半导体鰭片、 以及将背栅导体 与半导体鰭片分别隔开的各自的背栅电介质，
其中， 背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一 部分， 并且， 在所述相邻的场效应晶体管的背栅导体之间形成 P P结或 PN结。
2、根据权利要求 1所述的半导体器件， 还包括位于半导体鰭片下部的穿通阻止 层。
3、根据权利要求 2所述的半导体器件， 其中穿通阻止层的掺杂类型与场效应晶 体管的导电类型相反。
4、根据权利要求 1所述的半导体器件， 还包括与半导体鰭片的侧面接触的附加 的应力作用层。
5、 根据权利要求 1所述的半导体器件， 其中背栅隔离结构包括：
半导体衬底中的第一阱区；
位于第一阱区上方并且与第一阱区邻接的第二阱区； 以及
将第二阱区隔开为第一部分和第二部分的浅沟槽隔离，
其中， 所述相邻的场效应晶体管中的第一场效应晶体管的背栅导体与第二阱区 的第一部分接触， 第二场效应晶体管的背栅导体与第二阱区的第二部分接触。
6、根据权利要求 5所述的半导体器件， 其中第一晶体管的导电类型与第二晶体 管的导电类型相同， 第一阱区的掺杂类型与第一场效应晶体管和第二场效应晶体管 的导电类型相同， 第二阱区的掺杂类型与第一场效应晶体管和第二场效应晶体管的 导电类型相反。
7、 根据权利要求 6所述的场效应晶体管， 其中在第二阱区的第一部分-第一阱 区-第二阱区的第二部分的路径上形成 P P结或 PN结。
8、 一种制造半导体器件的方法， 包括： 在半导体衬底中形成背栅隔离结构， 使得半导体衬底位于背栅隔离结构上方的 部分形成半导体层； 以及
在背栅隔离结构上形成相邻的场效应晶体管， 包括：
在半导体层上形成多个掩模层；
在所述多个掩模层中的最顶部的一个中形成开口；
在开口内壁形成侧墙形式的另一个掩模层；
采用所述另一个掩模层作为硬掩模， 将开口穿过所述多个掩模层和所述半 导体层延伸到背栅隔离结构；
在开口内壁形成背栅电介质；
在开口中形成背栅导体；
在开口中形成包括所述另一个掩模层的绝缘帽盖， 该绝缘帽盖覆盖背栅电 介质和背栅导体；
采用绝缘帽盖作为硬掩模， 将半导体层图案化为半导体鰭片； 其中， 背栅导体、 位于背栅导体两侧的由半导体层形成的半导体鰭片、 以及将 背栅导体与半导体鰭片分别隔开的各自的背栅电介质形成夹层结构， 其中绝缘帽盖 将背栅导体与前栅导体隔开，
其中， 背栅隔离结构作为所述相邻的场效应晶体管的背栅导体的导电路径的一 部分， 并且， 在所述相邻的场效应晶体管的背栅导体之间形成 P P结或 PN结。
9、根据权利要求 8所述的半导体器件， 在图案化半导体层的步骤和形成前栅堆 叠的步骤之间， 还包括在半导体鰭片下部形成穿通阻止层。
10、 根据权利要求 9所述的方法， 其中形成穿通阻止层包括进行离子注入而在 半导体鰭片与阱区相邻的部分中引入掺杂剂。
11、根据权利要求 10所述的方法， 其中形成穿通阻止层包括在进行离子注入之 前， 形成绝缘层限定穿通阻止层的位置。
12、根据权利要求 10所述的方法， 其中在形成穿通阻止层的步骤中使用的掺杂 剂类型与场效应晶体管的导电类型相反。
13、 根据权利要求 8所述的方法， 还包括形成与半导体鰭片的侧面上外延生长 应力作用层。
14、 根据权利要求 8所述的方法， 其中形成背栅隔离结构包括：
在半导体衬底中形成第一阱区； 在第一阱区上形成第二阱区；
形成浅沟槽隔离将第二阱区隔开为第一部分和第二部分隔开，
其中，所述相邻的场效应晶体管中的第一场效应晶体管的背栅导体与第二阱区 的第一部分接触， 第二场效应晶体管的背栅导体与第二阱区的第二部分接触。
15、根据权利要求 14所述的方法，其中在第二阱区的第一部分-第一阱区 -第二 阱区的第二部分的路径上形成 P P结或 PN结。
16、 根据权利要求 14所述的方法， 其中形成第一阱区的方法是离子注入。
17、根据权利要求 14所述的方法，其中第一阱区中的掺杂原子浓度在 1016cm— 3 到 1019cm-3。
18、根据权利要求 14所述的方法， 其中形成形成第二阱区的方法是离子注入。
19、 根据权利要求 14所述的方法， 其中第二阱区中的掺杂原子浓度在 1016cm— 3到
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