WO2014110769A1 - 栅极驱动器及液晶显示器 - Google Patents

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王念茂
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Definitions

  • the present invention belongs to the field of liquid crystal display, and more particularly to a gate driver and a liquid crystal display.
  • FIG. 1 is a low color shift liquid crystal.
  • the existing driving diagram of the display the low color liquid crystal display is usually a FHD High Definition (HD) TFT-LCD 0.
  • the liquid crystal display 1 includes a display panel 2, source drivers SD1, SD2, ..., SD6, gate drivers GD1, GD2, GD3, GD4, the timing controller 3 is integrated on the control board 4, and the control board 4 is connected to the driving board X Board through the flexible wiring FFC to make the timing controller 3 to the source
  • the pole drivers SD1, SD2, ..., SD6 provide control signals.
  • the Low Color Shift architecture requires that the number of total output channels of the plurality of gate drivers (gate drivers) arranged on one side of the display panel be higher than that of the TFTs. -
  • the number of lines displayed by the LCD (the number of pixels in the FHD TFT-LCD display is 1080).
  • the number of output channels of the commonly used Gate Driver can be divided by 1080.
  • the Gate Driver has 270 output channels, 360 output channels or 540 output channels, so that four 270 output channels and three 360 output channels are used respectively.
  • the Gate Driver cascading of two 540 output channels can realize the output of 1080 output channels, but there is no way to support the last one of the Low Color Shift architecture in Figure 2, that is, the driving of the 1081th scan line.
  • the existing method is to use more Gate Driver to drive the 1081 scan line, so that the excess output channel of the Gate Driver will be discarded, causing some output channels to be wasted.
  • the cascaded Gate Driver output channels will be different, which makes the setting of the related pin of the Gate Driver output channel high or low.
  • an object of the present invention is to provide a gate drive For driving a scan line in a liquid crystal display
  • the gate driver includes: an input buffer for receiving a clock signal, a first frame start pulse signal, and a second frame start pulse signal; and a shift register, including n+2 flip-flops, the first flip-flop to the n+1th flip-flop are sequentially connected in series, and the trigger signal input end of the n+2th flip-flop is connected to the output end of the n-th flip-flop, the The clock signal input end of the n+2 flip-flops is connected to the clock signal transmission line, wherein n is a natural number, and when the first frame start pulse signal starts, the shift register moves the vertical peer according to the clock signal a signal pulse and outputting an output of n+1 shift registers; a level shifter that shifts an output of the shift register to a predetermined level to sequentially output the shifted result; and an output buffer
  • the clock signal includes n+1 clock signal pulses, wherein the n+1th flip-flop is triggered on the falling edge of the nth clock signal pulse and the second frame start pulse signal is output, The n+2th flip-flop is triggered on the rising edge of the n+1 clock signal pulses and outputs the output of the n+1th shift register.
  • the n is 540.
  • Another object of the present invention is to provide a liquid crystal display comprising: a display panel comprising 2n rows of pixels and 2n+1 scan lines, wherein ⁇ is a natural number, wherein each two adjacent scan lines drives a row of pixels; a source driver for receiving a clock signal and a plurality of horizontal homogenous signal pulses for controlling driving of the 2n rows of pixels; and a plurality of gate drivers for selectively driving 2n+1 scans in the display panel
  • the gate driver includes: an input buffer for receiving a clock signal, a first frame start pulse signal, and a second frame start pulse signal; and a shift register including n+2 flip-flops, n a natural number, wherein the first trigger to the n+1th trigger are sequentially connected in series, and the trigger signal input end of the n+2th flip-flop is connected to the output end of the nth flip-flop, the n+th a clock signal input end of the two flip-flops is connected to the clock signal transmission line; when the first frame start pulse signal
  • a first driver and a second driver are disposed on one side of the display panel, and a third driver and a fourth driver are disposed on the other side of the display panel; wherein the second gate driver and the first The four-gate driver is connected to the first to nth scan lines and simultaneously drives the first to nth scans Depicting one scan line, the first gate driver and the third gate driver are connected to the n+1th to 2n+1th scan lines and simultaneously driving the n+1th to 2n+th One of the scan lines of the l scan lines.
  • the clock signal includes n+1 clock signal pulses, wherein the n+1th flip-flop is triggered on the falling edge of the nth clock signal pulse and the second frame start pulse signal is output, The n+2th flip-flop is triggered on the rising edge of the n+1 clock signal pulses and outputs the output of the n+1th shift register.
  • the n is 540.
  • FIG. 1 is a schematic view of a conventional driving of a low color shift liquid crystal display.
  • 2 is a schematic view showing the circuit structure inside the display panel in the dotted line frame of FIG. 1.
  • 3 is a block diagram of a gate driver of an embodiment of the present invention.
  • 4 is a schematic diagram showing the circuit structure of a shift register according to an embodiment of the present invention.
  • Fig. 5 is a timing chart showing the operation of the shift register of the embodiment of the present invention.
  • Fig. 6 is a schematic view showing the driving of the liquid crystal display of the embodiment of the present invention.
  • FIG. 3 is a block diagram showing a gate driver of an embodiment of the present invention.
  • FIG. 4 is a schematic diagram showing the circuit structure of a shift register according to an embodiment of the present invention.
  • Fig. 5 is a timing chart showing the operation of the shift register of the embodiment of the present invention.
  • the gate driver 100 includes an input buffer 10, a shift register 20, a level shifter 30, and an output buffer 40.
  • shift register 20 includes 542 flip-flops.
  • the present invention is not limited thereto.
  • the shift register may include any number of flip-flops, but the number of flip-flops is determined according to actual needs in an actual process.
  • 542 triggers are triggers Q1, Q2, Q3, ⁇ , Q541, Q542, wherein the triggers Q1, Q2, Q3, ⁇ , Q541 are connected in series, that is, each trigger
  • the clock signal input end of the device is connected to the CPV transmission line, and the trigger signal input end of the trigger Q1 is used for receiving the first frame start pulse signal, and the trigger signal input ends of the flip-flops Q2, Q3, ..., Q541 are respectively connected to the front.
  • the input buffer 10 is configured to receive the clock signal CPV, the first frame start pulse signal STV1, and the second frame start pulse signal STV2; when the first frame start pulse signal STV1 starts, the shift register 20, according to the clock signal CPV, moving the vertical synchronizing signal pulse, specifically, the clock signal CPV includes 541 clock signal pulses, and the 541 clock signal pulses are respectively CPV1.
  • the CPV 540 triggers the respective flip-flops Q1, Q2, Q3, ..., Q540 at the rising edge to output the outputs 01, 02, 03, ..., 0540 of the shift register, and the CPV 540 triggers the flip-flop Q541 at the falling edge.
  • Outputting a second frame start pulse signal STV2 CPV 541 triggers flip-flop Q542 at the rising edge to output the output 0541 of the shift register
  • level shifter 30 shifts the output of each shift register to a predetermined level, in order The result of the shift is output; the output buffer 40 sequentially applies the output of the level shifter to the scan line through the output channels Out1, Out2, Out3, . . . , and Out541.
  • FIG. 6 is a schematic view showing the driving of the liquid crystal display of the embodiment of the present invention.
  • the liquid crystal display 1 includes a display panel 2, source drivers SD1, SD2, ..., SD6, gate drivers GD1, GD2, GD3, GD4, notably, gate drivers GD1, GD2 GD3 and GD4 are all the above-mentioned gate drivers, and the timing controller 3 is integrated on the control board 4, and the control board 4 passes the flexible wiring FFC and the driving board X Board, so that the timing controller 3 is directed to the source.
  • the drivers SD1, SD2, ..., SD6 provide control signals.
  • the resolution of the display panel 2 may be 1920*1080, that is, having 1080 rows of pixels, which are driven by 1081 scanning lines, that is, each adjacent two scanning lines drive one row of pixels.
  • the 1081 scan lines are scan line 1, scan line 2, scan line 3, ..., scan line 540, sweep
  • the trace line 541, the scan line 542, the scan line 1080, the scan line 1081, and the source drivers SD1, SD2, ..., SD6 receive the clock signal CPV and the corresponding horizontal homologous signal pulse to the 1080 line pixels. Any row of pixels provides a pixel voltage.
  • the gate driver GDI and the gate driver GD2 are disposed on one side of the display panel 2, and the gate driver GD3 and the gate driver GD4 are disposed on the other side of the display panel 2.
  • the gate driver GDI and the gate driver GD2 are disposed on the right side of the display panel 2
  • the gate driver GD3 and the gate driver GD4 are disposed on the left side of the display panel 2; wherein, the output channel of the gate driver GD2 Outl, Out2, Out3, ..., Out540 are connected to the right end of the scan line 1, the scan line 2, the scan line 3, ..., the scan line 540, and the output channels Outl, Out2, Out3, ⁇ of the gate driver GD4 ⁇ , Out540 is connected to the left end of the scan line 1, the scan line 2, the scan line 3, ..., the scan line 540, and the output channel Out541 of the gate driver GD2 and the gate driver GD4 is suspended, that is, not connected to the display panel 2 Any one of the scan lines, such that
  • ⁇ , SD6 driver provides pixel voltage; Gate driver GDI output channels Outl, Out2, Out3, ..., Out540, Out541 and scan line 541, scan line 542, ..., scan line 1080, scan The right end of the 1081 is connected, and the output channels Outl, Out2, Out3, ..., Out540, Out541 of the gate driver GD3 are connected to the left end of the scan line 541, the scan line 542, ..., the scan line 1080, and the scan line 1081. Any of the pixels 541 to 1080 of pixels is simultaneously driven by the gate driver GDI and the gate driver GD3, and is driven by the source drivers SDK SD2, ..., SD6 to supply pixel voltages.
  • the gate driver GD2 and the gate driver GD4 simultaneously drive the scan line 540, that is, the rising edge of the CPV 540
  • the gate driver GD2 and the output buffer 40 of the gate driver GD4 simultaneously output the respective level shifters.
  • the second frame start pulse signal STV2 is outputted as the frame start pulse signal of the gate driver GDI and the gate driver GD3 on the falling edge of the CPV 540, thereby making the display panel 2 high-definition intact. display.
  • the gate driver and the liquid crystal display of the present invention by modifying the number of flip-flops and the connection manner, the number of output channels of the gate driver can be arbitrarily increased or decreased, so that the gate driver can be arbitrarily more in the liquid crystal display.
  • the scan lines are driven, and the gate driver has the same versatility as a normal gate driver.

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Abstract

一种栅极驱动器及液晶显示器，该栅极驱动器在液晶显示器中驱动扫描线，该栅极驱动器包括：输入缓冲器（10），用于接收时钟信号、第一帧起始脉冲信号及第二帧起始脉冲信号；移位寄存器（20），包括n+2个触发器，第1个触发器至第n+1个触发器依次串接，第n+2个触发器的触发信号输入端连接于第n个触发器的输出端，所述第n+2个触发器的时钟信号输入端连接于时钟信号传输线，其中，n为自然数，当所述第一帧起始脉冲信号开始时，所述移位寄存器根据所述时钟信号移动垂直同步信号脉冲并输出n+1个移位寄存器的输出；电平移位器（30），将所述移位寄存器（20）的输出移动到预定的电平，以依次地输出所移动的结果；以及输出缓冲器（40），依次地将电平移位器（30）的输出施加到扫描线。

Description

说 明 书 栅极驱动器及液晶显示器 技术领域
本发明属于液晶显示领域， 更具体地讲， 是涉及一种栅极驱动器及液晶显 不器。
背景技术
在大尺寸薄膜场效应晶体管液晶显示器 （TFT-LCD) 中， 为了解决大视角 色偏的问题， 通常会采用低色偏 (LCS: Low Color Shift)的技术， 图 1是一种 低色偏液晶显示器现有的驱动示意图， 该低色偏液晶显示器通常为大尺寸全高 清 (FHD: Ful l High Definition) TFT-LCD 0 该液晶显示器 1包括显示面板 2， 源极驱动器 SD1、 SD2、 ……、 SD6， 栅极驱动器 GD1、 GD2、 GD3、 GD4， 时序控 制器 3集成于控制板（Control Board) 4上， 控制板 4通过软性排线 FFC与驱 动板 X Board连接使得时序控制器 3向源极驱动器 SD1、 SD2、 ……、 SD6提供 控制信号。 图 2是图 1中虚线框内显示面板内部的电路结构示意图， 这种 Low Color Shift 架构要求设置于显示面板一侧级联的多个栅极驱动器 （Gate Driver) 的总输出通道数要比 TFT-LCD显示的行数 （FHD TFT-LCD显示的像素 行数是 1080) 要多一条， 这就需要该多个 Gate Driver具有总共 1081条输出 通道。 目前常用的 Gate Driver的输出通道数都是可以整除 1080， 比如 Gate Driver具有 270条输出通道、 360条输出通道或 540条输出通道， 这样分别使 用 4颗 270条输出通道、 3颗 360条输出通道或 2颗 540条输出通道的 Gate Driver级联就可以实现 1080条输出通道的输出， 但是没有办法支援图 2中的 Low Color Shift架构最后一条即第 1081条扫描线的驱动。 现有的做法是用更 多一颗 Gate Driver来驱动第 1081条扫描线， 这样该颗 Gate Driver多余的 输出通道将被舍弃， 造成一些输出通道的浪费。 而且级联的各颗 Gate Driver 输出通道会不一样， 使得 Gate Driver输出通道数的相关针脚为高电平或者低 电平的设定也较为复杂。
发明内容 为了解决上述现有技术存在的问题， 本发明的目的在于提供一种栅极驱动 器， 用于在液晶显示器中驱动扫描线， 所述栅极驱动器包括： 输入缓冲器， 用 于接收时钟信号、 第一帧起始脉冲信号及第二帧起始脉冲信号； 移位寄存器， 包括 n+2个触发器，第 1个触发器至第 n+1个触发器依次串接，第 n+2个触发 器的触发信号输入端连接于第 n个触发器的输出端，所述第 n+2个触发器的时 钟信号输入端连接于时钟信号传输线， 其中， n为自然数， 当所述第一帧起始 脉冲信号开始时， 所述移位寄存器根据所述时钟信号移动垂直同歩信号脉冲并 输出 n+1个移位寄存器的输出； 电平移位器， 将所述移位寄存器的输出移动到 预定的电平， 以依次地输出所移动的结果； 以及输出缓冲器， 依次地将电平移 位器的输出施加到扫描线。 此外， 所述时钟信号包括 n+1个时钟信号脉冲， 其中， 在第 n个时钟信号 脉冲的下降沿时触发第 n+1 个触发器并输出所述第二帧起始脉冲信号， 在第 n+1个时钟信号脉冲的上升沿时触发所述第 n+2个触发器并输出第 n+1个移位 寄存器的输出。 此外， 所述 n为 540。 本发明的另一目的还在于提供一种液晶显示器， 包括： 显示面板， 包含 2η 行像素及 2η+1条扫描线， η为自然数， 其中， 每两条相邻的扫描线驱动一行像 素； 多个源极驱动器， 用以接受时钟信号及多个水平同歩信号脉冲来控制驱动 所述 2η行像素； 多个栅极驱动器， 用以选择性地驱动所述显示面板中的 2η+1 条扫描线； 其中， 所述栅极驱动器包括： 输入缓冲器， 用于接收时钟信号、 第 一帧起始脉冲信号及第二帧起始脉冲信号； 移位寄存器， 包括 n+2个触发器， n为自然数， 其中， 第 1个触发器至第 n+1个触发器依次串接， 第 n+2个触发 器的触发信号输入端连接于第 n个触发器的输出端，所述第 n+2个触发器的时 钟信号输入端连接于时钟信号传输线； 当所述第一帧起始脉冲信号开始时， 所 述移位寄存器根据所述时钟信号移动垂直同歩信号脉冲并输出 n+1个移位寄存 器的输出； 电平移位器， 将所述移位寄存器的输出移动到预定的电平， 以依次 地输出所移动的结果； 以及输出缓冲器， 依次地将电平移位器的输出施加到扫 描线。 此外， 第一驱动器及第二驱动器放置在所述显示面板的一侧， 第三驱动器 及第四驱动器放置在所述显示面板的另一侧； 其中， 所述第二栅极驱动器及所 述第四栅极驱动器连接到第 1条至第 n条扫描线并同时驱动第 1条至第 n条扫 描线中的一条扫描线， 所述第一栅极驱动器及所述第三栅极驱动器连接到第 n+1条至第 2n+l条扫描线并同时驱动第 n+1条至第 2n+l条扫描线中的一条扫 描线。 此外， 所述时钟信号包括 n+1个时钟信号脉冲， 其中， 在第 n个时钟信号 脉冲的下降沿时触发第 n+1 个触发器并输出所述第二帧起始脉冲信号， 在第 n+1个时钟信号脉冲的上升沿时触发所述第 n+2个触发器并输出第 n+1个移位 寄存器的输出。 此外， 所述 n为 540。 根据本发明的栅极驱动器及液晶显示器， 通过修改触发器的数量及连接方 式， 使得该栅极驱动器的输出通道数可任意的增减， 使得该栅极驱动器在液晶 显示器中能够对任意的多条扫描线进行驱动， 且该栅极驱动器和普通的栅极驱 动器有一样的通用性。
附图说明 图 1是一种低色偏液晶显示器现有的驱动示意图。 图 2是图 1中虚线框内显示面板内部的电路结构示意图。 图 3是本发明实施例的栅极驱动器的模块示意图。 图 4是本发明实施例的移位寄存器的电路结构示意图。 图 5是本发明实施例的移位寄存器的工作时序图。
图 6是本发明实施例的液晶显示器的驱动示意图。
具体实施方式 为了更好地阐述本发明所采取的技术手段及其效果， 以下结合本发明的实 施例及其附图进行详细描述， 其中， 相同的标号始终表示相同的部件。 图 3所示是本发明实施例的栅极驱动器的模块示意图。 图 4所示是本发明 实施例的移位寄存器的电路结构示意图。 图 5所示是本发明实施例的移位寄存 器的工作时序图。 参照图 3至图 5， 该栅极驱动器 100包括输入缓冲器 10、 移位寄存器 20、 电平移位器 30及输出缓冲器 40。具体地讲，移位寄存器 20包括 542个触发器， 但本发明并不限于此， 理论上讲移位寄存器可以包括任意多个触发器， 但在实 际过程中根据实际需求来确定触发器的数量。 542个触发器分别为触发器 Ql、 Q2、 Q3、 ··· ···、 Q541、 Q542, 其中， 触发器 Ql、 Q2、 Q3、 ··· ···、 Q541依次 串接， 即各个触发器的时钟信号输入端连接于 CPV传输线上， 触发器 Q1的触 发信号输入端用于接收第一帧起始脉冲信号， 触发器 Q2 、 Q3、 ……、 Q541 的触发信号输入端分别连接于前一个触发器的输出端； 触发器 Q542的触发信 号输入端连接于触发器 Q540的输出端， 触发器 Q542的时钟信号输入端连接 于 CPV传输线。 在本实施例中， 输入缓冲器 10用于接收时钟信号 CPV、 第一帧起始脉冲 信号 STV1及第二帧起始脉冲信号 STV2; 当第一帧起始脉冲信号 STV1开始 时， 移位寄存器 20根据时钟信号 CPV移动垂直同歩信号脉冲， 具体地讲， 时 钟信号 CPV包括 541个时钟信号脉冲， 541个时钟信号脉冲分别为 CPV1、
CPV2、 CPV3、 CPV4、 、 CPV540、 CPV541，其中， CP V 1、 CPV2、 CPV3、 、
CPV540分别在上升沿时触发各自对应的触发器 Ql、 Q2、 Q3、 ……、 Q540以 输出移位寄存器的输出 01、 02、 03、 ……、 0540， CPV540在下降沿时触发 触发器 Q541以输出第二帧起始脉冲信号 STV2, CPV541在上升沿时触发触发 器 Q542以输出移位寄存器的输出 0541 ; 电平移位器 30将各个移位寄存器的 输出移动到预定的电平， 以依次地输出所移动的结果； 输出缓冲器 40依次地 将电平移位器的输出通过输出通道 Outl、 Out2、 Out3、 ··· ···、 Out541 施加到 扫描线。 本实施例中的栅极驱动器用于在液晶显示器中驱动扫描线。 图 6所示是本 发明实施例的液晶显示器的驱动示意图。 参照图 4、 图 6， 该液晶显示器 1 包括显示面板 2， 源极驱动器 SD1、 SD2、 ……、 SD6, 栅极驱动器 GD1、 GD2、 GD3、 GD4, 值得注意地是， 栅 极驱动器 GD1、 GD2、 GD3、 GD4都为上述的栅极驱动器， 时序控制器 3集成 于控制板（Control Board ) 4上，控制板 4通过软性排线 FFC与驱动板 X Board, 使得时序控制器 3向源极驱动器 SD1、 SD2、 ……、 SD6提供控制信号。 在本实施例中，显示面板 2的分辨率可为 1920* 1080，即具有 1080行像素， 该 1080行像素由 1081条扫描线驱动， 即每相邻的两条扫描线驱动一行像素。 所述 1081条扫描线为扫描线 1、 扫描线 2、 扫描线 3、 ……、 扫描线 540、 扫 描线 541、 扫描线 542、 ……、 扫描线 1080、 扫描线 1081， 源极驱动器 SD1、 SD2、……、SD6接受时钟信号 CPV及各自对应的水平同歩信号脉冲来向 1080 行像素中的任一行像素提供像素电压。 栅极驱动器 GDI及栅极驱动器 GD2配置于显示面板 2的一侧， 栅极驱动 器 GD3及栅极驱动器 GD4配置于显示面板 2的另一侧。 本实施例中， 栅极驱 动器 GDI及栅极驱动器 GD2配置于显示面板 2的右侧， 栅极驱动器 GD3及 栅极驱动器 GD4配置于显示面板 2的左侧； 其中， 栅极驱动器 GD2的输出通 道 Outl、 Out2、 Out3、 ……、 Out540与扫描线 1、 扫描线 2、 扫描线 3、 ……、 扫描线 540的右端连接，栅极驱动器 GD4的输出通道 Outl、 Out2、 Out3、 ······、 Out540与扫描线 1、 扫描线 2、 扫描线 3、 ……、 扫描线 540的左端连接， 栅 极驱动器 GD2及栅极驱动器 GD4的输出通道 Out541悬空， 即未连接到显示 面板 2中的任何一条扫描线， 这样， 第 1行至第 540行像素中的任一行像素由 栅极驱动器 GD2与栅极驱动器 GD4同时驱动， 并且该任一行像素由源极驱动 器 SD1、 SD2、 ······、 SD6驱动提供像素电压； 栅极驱动器 GDI 的输出通道 Outl、 Out2、 Out3、 ……、 Out540、 Out541与扫描线 541、 扫描线 542、 ……、 扫描线 1080、 扫描线 1081的右端连接， 栅极驱动器 GD3的输出通道 Outl、 Out2、 Out3、 ……、 Out540、 Out541与扫描线 541、 扫描线 542、 ……、 扫描 线 1080、扫描线 1081的左端连接， 这样， 第 541行至第 1080行像素中的任一 行像素由栅极驱动器 GDI 与栅极驱动器 GD3 同时驱动， 并且由源极驱动器 SDK SD2、 ……、 SD6驱动提供像素电压。 这样在栅极驱动器 GD2及栅极驱 动器 GD4同时驱动完扫描线 540后， 即 CPV540的上升沿时使得栅极驱动器 GD2及栅极驱动器 GD4的输出缓冲器 40同时将各自的电平移位器的输出通过 输出通道 Out540施加到扫描线 540后， 在 CPV540的下降沿输出第二帧起始 脉冲信号 STV2作为栅极驱动器 GDI及栅极驱动器 GD3的帧起始脉冲信号， 进而使得显示面板 2高清完整地显示。 根据本发明的栅极驱动器及液晶显示器， 通过修改触发器的数量及连接方 式， 使得该栅极驱动器的输出通道数可任意的增减， 使得该栅极驱动器在液晶 显示器中能够对任意的多条扫描线进行驱动， 且该栅极驱动器和普通的栅极驱 动器有一样的通用性。
虽然本发明是参照其示例性的实施例被具体描述和显示的， 但是本领域的 普通技术人员应该理解， 在不脱离由权利要求限定的本发明的精神和范围的情 况下， 可以对其进行形式和细节的各种改变。

Claims

权利要求书
1、 一种栅极驱动器， 用于在液晶显示器中驱动扫描线， 其中， 所述栅极 驱动器包括： 输入缓冲器， 用于接收时钟信号、 第一帧起始脉冲信号及第二帧起始脉冲 信号； 移位寄存器， 包括 n+2个触发器， 第 1个触发器至第 n+1个触发器依次串 接， 第 n+2个触发器的触发信号输入端连接于第 n个触发器的输出端， 所述第 n+2个触发器的时钟信号输入端连接于时钟信号传输线， 其中， n为自然数， 当所述第一帧起始脉冲信号开始时， 所述移位寄存器根据所述时钟信号移动垂 直同歩信号脉冲并输出 n+1个移位寄存器的输出； 电平移位器， 将所述移位寄存器的输出移动到预定的电平， 以依次地输出 所移动的结果； 以及 输出缓冲器， 依次地将电平移位器的输出施加到扫描线。
2、 根据权利要求 1所述的栅极驱动器， 其中， 所述时钟信号包括 n+1个 时钟信号脉冲， 其中， 在第 n个时钟信号脉冲的下降沿时触发第 n+1个触发器 并输出所述第二帧起始脉冲信号，在第 n+1个时钟信号脉冲的上升沿时触发所 述第 n+2个触发器并输出第 n+1个移位寄存器的输出。
3、 根据权利要求 1所述的栅极驱动器， 其中， 所述 n为 540。
4、 根据权利要求 2所述的栅极驱动器， 其中， 所述 n为 540。
5、 一种液晶显示器， 其中， 包括： 显示面板， 包含 2η行像素及 2n+l条扫描线， n为自然数， 其中， 每两条 相邻的扫描线驱动一行像素； 多个源极驱动器， 用以接受时钟信号及多个水平同歩信号脉冲来控制驱动 所述 2n行像素； 多个栅极驱动器， 用以选择性地驱动所述显示面板中的 2n+l条扫描线； 其中， 所述栅极驱动器包括: 输入缓冲器， 用于接收时钟信号、 第一帧起始脉冲信号及第二帧起始脉冲 信号； 移位寄存器， 包括 n+2个触发器， n为自然数， 其中， 第 1个触发器至第 n+1个触发器依次串接， 第 n+2个触发器的触发信号输入端连接于第 n个触发 器的输出端， 所述第 n+2个触发器的时钟信号输入端连接于时钟信号传输线； 当所述第一帧起始脉冲信号开始时， 所述移位寄存器根据所述时钟信号移动垂 直同歩信号脉冲并输出 n+1个移位寄存器的输出； 电平移位器， 将所述移位寄存器的输出移动到预定的电平， 以依次地输出 所移动的结果； 以及 输出缓冲器， 依次地将电平移位器的输出施加到扫描线。
6、 根据权利要求 5所述的液晶显示器， 其中， 第一驱动器及第二驱动器 放置在所述显示面板的一侧， 第三驱动器及第四驱动器放置在所述显示面板的 另一侧； 其中， 所述第二栅极驱动器及所述第四栅极驱动器连接到第 1条至第 n条扫描线并同时驱动第 1条至第 n条扫描线中的一条扫描线， 所述第一栅极 驱动器及所述第三栅极驱动器连接到第 n+1条至第 2n+l条扫描线并同时驱动 第 n+1条至第 2n+l条扫描线中的一条扫描线。
7、 根据权利要求 5所述的液晶显示器， 其中， 所述时钟信号包括 n+1个 时钟信号脉冲， 其中， 在第 n个时钟信号脉冲的下降沿时触发第 n+1个触发器 并输出所述第二帧起始脉冲信号，在第 n+1个时钟信号脉冲的上升沿时触发所 述第 n+2个触发器并输出第 n+1个移位寄存器的输出。
8、 根据权利要求 5所述的液晶显示器， 其中， 所述 n为 540。
9、 根据权利要求 6所述的液晶显示器， 其中， 所述 n为 540。
10、 根据权利要求 7所述的液晶显示器， 其中， 所述 n为 540。
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