WO2014083285A1 - Ecran d'affichage a diodes electroluminescentes organiques - Google Patents

Ecran d'affichage a diodes electroluminescentes organiques Download PDF

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WO2014083285A1
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tft
metal
screen
transistors
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PCT/FR2013/052887
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Umberto Rossini
Henri Doyeux
Bernard Aventurier
Eva SERRES
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Commissariat A L'energie Atomique Et Aux Energies Alternatives
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    • H10K59/1201—Manufacture or treatment

Definitions

  • the present disclosure relates to a display screen organic light-emitting diodes, including a display screen for a head-up display.
  • the head-up displays also called head-up displays, head-up displays or head-up display systems, also known as the HUD, of the English Head-Up Display
  • HUD head-up display systems
  • augmented reality display systems that allow integrate visual information on a real scene seen by an observer.
  • such systems can be placed in the visor of a helmet, in the cockpit of an aircraft or within the cabin of a vehicle. They are thus positioned at a small distance from the eyes of the user, for example a few centimeters or tens of centimeters.
  • the visual information is provided by a display screen. Conventionally, it is a cathode ray tube screen.
  • the current trend is to replace CRTs with head-up displays by less bulky matrix display screens. It would be desirable to be able to use matrix diode screens organic luminescent devices which include display pixels arranged in rows and columns.
  • the display screen in a head-up display, the display screen must be able to provide a luminance of at least 70000 candelas per square meter. This may correspond to the provision of too high intensity currents incompatible with the proper functioning of display screens beachlumines diodes ⁇ conventional organic Centes.
  • an embodiment provides a matrix display screen comprising successively:
  • a stack of layers including transistors; and organic electroluminescent diodes.
  • the first metal portion is connected to at least one of the transistors.
  • the first metal portion extends vis-à-vis several display pixels.
  • the first metal portion extends vis-à-vis all the display pixels.
  • each display pixel comprises at least one of said transistors, the first metal portion being connected to said transistor for each display pixel.
  • the metal portion is full.
  • the metal portion comprises through openings.
  • the screen further comprises an electrode connected to the cathode of each light emitting diode, and at least a second metal portion, at the same level as the first metal portion, connected to the electrode.
  • the second metal portion extends along an edge of the first metal portion.
  • the screen comprises a plurality of second metal portions, each second metal portion extending along an edge of the first metal portion and being connected to the electrode.
  • the stack comprises third metal portions, the thickness of the third metal portions being strictly less than the thickness of the first metal portion.
  • the transistors comprise thin-film transistors.
  • An embodiment also provides a head-up viewfinder comprising a display screen as defined above.
  • the method comprises, after the step of forming the stack and before the step of forming organic light-emitting diodes, the step of depositing a planarization layer on the stack.
  • the transistors are made of polycrystalline silicon deposited at low temperature or LTPS technology.
  • the first metal portion is made by a damascene method.
  • the method comprises performing at least one contact recovery between one of the transistors and the first metal portion.
  • Figure 1 shows, in the form of a schematic block, an example of a head-up viewfinder
  • FIG. 2 is a partial and diagrammatic representation of the equivalent circuit of an exemplary display pixel of an organic electroluminescent diode matrix screen
  • FIG. 3 shows a partial and schematic cross section of the display pixel of FIG. 2 according to an example in which the display pixel is made with thin-film transistors;
  • FIG. 4 is a cross section, partial and schematic, of an embodiment of a matrix screen with light-emitting diodes
  • Figure 5 is a section of Figure 4 along the line V-V;
  • Figure 6 is a section similar to Figure 3 of a display pixel of the screen of Figure 4;
  • Figure 7 is a section similar to Figure 5, partial and enlarged, of a variant of the display screen of Figure 4.
  • FIGS. 8A to 8D are partial and schematic sections of structures obtained at steps of an embodiment of a method of manufacturing the matrix screen shown in FIG. 4.
  • Figure 1 illustrates, schematically, the operation of a head-up viewfinder 5.
  • a semi-transparent plate 10 is placed between the eye of a user 12 and a scene to be observed 14.
  • the objects of the scene to be observed 14 are generally located at infinity or at a significant distance from the observer 12.
  • the semi-transparent plate 10 is inclined at an angle of 45 ° with respect to an axis connecting the scene 14 and the observer 12. The plate 10 makes it possible to transmit the information coming from the scene 14 to the observer 12, without alter this information.
  • a projection system 15 is provided to project an image seen by the observer 12 at the same distance as the real image of the scene 14 and superimpose it on it.
  • This system comprises a display screen 16 located at the focal point object of an optical system 18.
  • the display screen 16 is controlled by a display screen control module 20 which determines the images to be displayed by example from signals provided by unrepresented sensors.
  • the projection system 15 is placed perpendicular to the axis connecting the scene 14 and the observer 12 so that the beam from the optical system 18 reaches the semi-transparent plate 10 perpendicular to this axis.
  • the beam from the optical system 18 thus reaches the semi-transparent plate 10 at an angle of 45 ° with respect to its surface and is reflected towards the observer 12.
  • the image displayed on the screen 16 is collimated to infinity by the optical system 18.
  • the observer 12 does not have to make accommodation effort, which limits the visual fatigue of the latter.
  • the semi-circular blade transparent 10 combines the image of the scene 14 and the image from the projection system 15, whereby the observer 12 displays an image comprising the projected image superimposed on the image of the scene 14.
  • the display screen 16 is generally a CRT screen. It would be desirable to be able to use a matrix screen instead of a cathode ray tube screen, in particular to reduce the size of the screen.
  • the smallest element of a digital image that can be displayed by the matrix screen 16 is called the image pixel.
  • the smallest element of the screen 16 is called display pixel to display an image.
  • the display of an image pixel may require several display pixels, for example red, green and blue display pixels.
  • the display pixels of a matrix screen are regularly divided into rows and columns.
  • a monochrome display screen 16 used in a head-up display, can typically comprise 300 to 1500 rows and 300 to 1500 columns, for example 640 columns and 480 rows.
  • all the screens adapted to the VGA display standard English acronym for Video Graphics Array
  • OLED organic light-emitting diode
  • FIG. 2 is a partial and schematic representation of an exemplary display pixel 22 of an OLED matrix screen.
  • Each display pixel 22 comprises an organic light-emitting diode 32, two P-type field-effect transistors TFT 1 and TFT 2 , and a capacitor C S.
  • the cathode of the diode 32 is connected to a cathode electrode V C which may be common to all the display pixels 22 of the screen.
  • a selection line V SELECTION is connected to the gate of the transistor TFT 1 of all the pixels display of the row.
  • a transmission line of a data signal V DATA is connected to one of the conduction terminals of the TFT transistor 1 of each display pixel of the column.
  • the other conduction terminal of the TFT transistor 1 is connected to an armature of the capacitor C S and to the gate of the transistor TFT 2 .
  • a supply line V DD is connected, for each display pixel 22 of the column, to the other armature of the capacitor C S and to a conduction terminal of the transistor TFT 2 .
  • other conduction terminal of the TFT transistor 2 being connected to the anode of the diode 32.
  • the activation of the display pixel 22 comprises a selection phase and a transmission phase.
  • the TFT transistor 1 is on.
  • the capacitor C S is charged by the potential applied to the line V DATA which depends on the desired emission light intensity for the diode 32.
  • the line V DD is set to a reference potential.
  • the cathode electrode V C is set to a low reference potential.
  • a current flows in the diode 32 whose intensity is controlled by the TFT transistor 2 and depends on the voltage across the capacitor C S.
  • FIG. 3 represents the pixel 22, seen in cross section, in the case where the transistors TFT 1 and TFT 2 are thin-film transistors.
  • Each display pixel 22 comprises successively from bottom to top:
  • a zone 42 comprising transistors TFT 1 and TFT 2 and conductive lines V DATA , V SELECTION and V DD ;
  • zone 44 comprising the diode 32 and the cathode electrode V C ;
  • a substrate 50 is conventionally used to produce the zone 40.
  • the light radiation emitted by the diodes 32 is intended to be seen from the top in FIG. 3.
  • the substrate 50 may be made of an insulating or conductive material.
  • the substrate 50 is made of a good heat-conducting material, for example a semiconductor material to facilitate the evacuation of the heat produced by the transistors and the diodes, in particular silicon, or a metallic material.
  • the transistors of the zone 42 are thin-film transistors.
  • the source, drain and channel regions of the transistors are then produced in thin layers of a semiconductor material having a thickness of the order of or less than a hundred nanometers, for example amorphous silicon, microcrystalline silicon, polycrystalline silicon, monocrystalline silicon, cadmium selenide, or zinc oxide.
  • a semiconductor material having a thickness of the order of or less than a hundred nanometers, for example amorphous silicon, microcrystalline silicon, polycrystalline silicon, monocrystalline silicon, cadmium selenide, or zinc oxide.
  • Any type of thin film transistor manufacturing process can be implemented.
  • the process for manufacturing the thin-film transistors may be a low-temperature polycrystalline silicon process or a low-temperature polysilicon (LTPS) process.
  • LTPS low-temperature polysilicon
  • the zone 42 comprises:
  • an insulating layer 52 for example made of silicon oxide, covering the substrate 50;
  • the portion 54 comprises portions 58, 60 corresponding to the source or drain regions of the transistor
  • the portion 56 comprises portions 66, 68 corresponding to the source or drain regions of the TFT transistor 2 and a portion 70 corresponding to the channel region of the TFT transistor 2 ;
  • a dielectric layer 72 for example made of silicon oxide, covering the portions of the semiconductor material 54, 56 and the layer 52, and acting as gate insulator 74 for the dielectric layer TFT 1 transistor, for the capacitor C S and gate insulator 78 for the TFT transistor 2 ;
  • metal portions formed on the dielectric layer 72, in particular a metal portion 80 forming the metal gate of the TFT transistor 1 , a metal track, not shown, forming the selection line V SELECTION , a metal portion forming the upper electrode 82 of the capacitor C S , and a metal portion 84 forming the metal gate of the TFT transistor 2 ;
  • a dielectric layer 86 for example made of silicon oxide, covering the dielectric layer 72 and the metal portions 80, 82, 84;
  • an insulating layer 104 also called a smoothing layer or planarization layer, covering the insulating layer 86 and the metal tracks 96, 98, 100 and 102 and used to obtain a planar face 105 on which the light-emitting diode 32 is formed.
  • the tracks, the vias and the metal portions of zone 42 are made of molybdenum, titanium, tungsten, an alloy of tungsten and molybdenum or aluminum.
  • the zone 42 represented in FIG. 3 is manufactured by the formation of successive layers on the substrate 50.
  • the zone 42 is formed on an intermediate support and then is transferred to the substrate 50, the support intermediate being removed.
  • An opening 106 is formed in the layer 104 and exposes the metal portion 100.
  • Area 44 includes:
  • an anode electrode 108 of the light-emitting diode 32 covering the layer 104 and extending into the aperture 106 so that the electrode 108 is electrically connected to the drain region 66 of the TFT transistor 2 ;
  • a light-emitting diode 112 formed on the electrode 108 which may itself comprise a stack of several layers;
  • the cathode 114 is made of a conductive material and at least partly transparent, for example a silver layer having a thickness of between 10 and 25 nm.
  • Area 46 may include:
  • a color filter 116 covering the cathode 114; and a protective layer 118 covering the color filter 116.
  • a metal track covering the insulating layer 86 is provided at the periphery of the matrix screen and is connected to the cathode electrode 114.
  • the thickness of the metal tracks provided on the insulating layer 86 is, for a conventional electroluminescent diode screen, generally of the order of a few tenths of a micrometer.
  • the supply line V DD has a width of 10 ⁇ m for a display pixel having a width of 40 ⁇ m and the metal track connected to the cathode electrode 104 has a width of 2 mm.
  • the power supply line V DD must be able to transmit several milliamperes and the current collected by the cathode electrode can reach several amperes.
  • the power line V DD For a conventional LED array screen, with the dimensions of the metal tracks used to make the power line V DD , would result in significant voltage drops on the V DD line, which could affect the smooth operation of the screen , especially because of crosstalk phenomena.
  • the metal track connected to the cathode electrode should have a thickness of several micrometers, or even more than 10 microns to have a sufficiently low resistance, which is not possible. Indeed, it is not possible to form an organic light-emitting diode on a too irregular surface induced by the thickness of the underlying metal tracks because the organic layers of the diode are very thin and generally deposited by evaporation. Too irregular a surface can cause discontinuities in deposited organic layers and thus induce short circuits between anode and cathode. It is therefore necessary, if the surface is too irregular, to deposit a smoothing layer, for example polyimide, deposited in particular by spinning, before forming the diodes.
  • a smoothing layer for example polyimide
  • an object of an embodiment is to provide a matrix screen with organic light-emitting diodes at least partially overcoming some of the disadvantages of existing screens.
  • Another object is that the luminance of the LED array is increased relative to a conventional organic LED array screen.
  • Another object is that the thickness of the smoothing layer 104 is reduced compared to a conventional LED array screen.
  • Another object is that the thickness of the metal tracks on the insulating layer 86 is reduced compared to a conventional organic LED array screen.
  • the present invention consists in producing the supply lines V DD of the display pixels and / or the metal tracks connected to the cathode electrode by conductive tracks, preferably metal tracks, different from those formed on the insulating layer. 86.
  • Figures 4 to 6 are sectional views of a display screen 150 according to one embodiment. In Figure 4, the area 46 is not shown.
  • the display screen 150 further comprises an additional zone 152 between the zone 42 in which the transistors TFT 1 and TFT are formed. 2 and the substrate 50.
  • the zone 152 comprises an insulating layer 154 and metal portions 155 made on the surface of the insulating layer 154. According to one embodiment, a layer additional may be provided between these metal portions and the insulating layer 154.
  • the metal portions 155 are advantageously made of copper, but they may be of other metals, for example aluminum.
  • the underlying additional layer is Ti / TiN or Ta / TaN, conventionally used as copper diffusion barrier.
  • the thickness of the metal portions 155 is from 1 to 10 ⁇ m, for example 2 ⁇ m, and the thickness of the portion of the insulating layer 154 interposed between the metal portions 155 and the substrate 50 is approximately 100 to 1000 nm.
  • the portion of the insulating layer 154 interposed between the metal portions 155 and the substrate 50 electrically isolates the metal portions 155 from the substrate 50 in the case where the substrate is an electrically conductive material.
  • the conductive portions 155 may be formed directly on the substrate 50.
  • the metal portions 155 comprise a metal portion 156 comprising a central zone 157, visible in FIG. 5, extending substantially under the whole of the zone 42 in which the transistors are formed and extending by connection pads 158.
  • the central zone 157 has, in the sectional plane of FIG. 5, a square section whose side measures, for example, from 10 mm to 200 mm, for example approximately 70 mm, extending at two opposite corners , by two connection pads 158.
  • Each connection portion 158 is intended, in operation, to be connected to a source of a reference potential.
  • the central zone 157 is a continuous metal zone.
  • the metal portions 155 further include two metal tracks 160, 162 which extend along two contiguous sides of the central zone 157 and meet at a connection pad 164.
  • the metal portions 155 further comprise two metal tracks 166, 168 which extend along the other two contiguous sides of the central zone. 157 and meet at a connection pad 170.
  • each metal track 160, 162, 166, 168 has a length of the order of the dimension of the sides of the screen, or between 10 mm to 200 mm, for example about 70 mm, and a width of 1 mm to 10 mm, for example about 2 mm.
  • the cathode electrode 114 extends laterally to be connected at its periphery to the metal tracks 160, 162, 166, 168.
  • the metal portion 156 plays the role of the supply line V DD described above.
  • the zone 42 is made analogously to what has been described previously with reference to FIG. 3 except that the feed line V DD described previously is no longer produced by a track metal formed on the insulating layer 86 and that each display pixel comprises a conductive via 172 passing through the insulating layer 52 to connect the source region 56 of the TFT control transistor 2 to the metal portion 156, as shown in FIG. 4, or through the insulating layers 52 and 86 to connect the upper electrode of the capacitor C S to the metal portion 156.
  • the metal portions 155 are produced according to an etching process similar to the damascene etching method used in particular in the manufacture of integrated circuits.
  • the insulating layer 154 is deposited on the substrate 50. Apertures are then made in the insulating layer 154 at the intended locations of the metal portions 155, these openings not extending over the entire thickness of the insulating layer 154.
  • a Ti / TiN or Ta / TaN layer can stage may be deposited on the entire surface.
  • a copper layer is deposited on the entire structure obtained and penetrates in particular in the recesses.
  • a chemical mechanical planarization step or CMP Chemical Mechanical Planarization is performed to remove the copper layer surface portion until reaching the surface of the insulating layer 154 and delimit the metal portions 155 in the recesses.
  • the formation of the portions 155 may comprise the deposition of a metal layer on an insulating layer and the etching of the metal layer to define the metal portions 155.
  • the layer 52 can then be formed on and between the metal portions 155.
  • the metal tracks of the display screen in which the currents of the highest intensities circulate are made by the metal portions 155 in the present embodiment, and not by metal portions of the zone 42 in which the transistors of the display pixels.
  • the dimensions of the portions 155 are adapted to allow the circulation of such currents.
  • the thickness of the metal portions 96, 98, 100, 102 of the zone 42 is small, less than one micrometer, typically of the order of 0.1 or 0.2 ⁇ m, which does not induce a too irregular surface. It is then not necessary to deposit a smoothing layer 104 of too great a thickness which would harm the evacuation of calories through the substrate. This also limits the risk of short circuits at the light emitting diodes.
  • the thickness of the metal portions 96, 98, 100, 102 of the zone 42 is at least twice, preferably at least 5 times, more preferably at least 10 times, still more preferably at least 20 times, smaller than the thickness of the metal portions 155.
  • Figure 7 shows another embodiment of the metal portion 156 in which the central zone 157 is traversed by openings 174 filled with an insulating material 176 and disjoined from each other.
  • the openings 174 are divided into rows and columns.
  • the embodiment shown in FIG. 7 facilitates the formation of the metal portions 155.
  • FIGS. 8A to 8D are sections of structures obtained at steps of an embodiment of a method of manufacturing the display screen 150 shown in FIG. 4 in which the source and drain regions of the TFT transistors 1 and TFT 2 are made in a silicon layer, in particular of monocrystalline silicon, which is transferred to a multilayer structure comprising the metal portions 155.
  • FIG. 8A shows a multilayer structure successively comprising the substrate 50, the insulating layer 154, the metal portions 155 and an insulating layer 180.
  • FIG. 8B there is shown a multilayer structure 182 of the SOI (Silicon On Insulator) type successively comprising a substrate 184, an insulating layer 186, a semiconductor layer 188, for example monocrystalline silicon, and an insulating layer 190 .
  • SOI Silicon On Insulator
  • FIG. 8C represents the structure obtained after bonding between the insulating layers 180 and 190.
  • Figure 8D shows the structure obtained after removing the substrate 184 and the insulating layer 186, for example by etching.
  • the following steps of the method include forming the areas 42, 44 and 46 described above.
  • the source and drain regions of the transistors TFT 1 and TFT 2 can be produced in the semiconductor layer 188.
  • the insulating layer 186 of the multilayer structure 182 may be replaced by a weakened zone of the semiconductor material composing the substrate 184 and the semiconductor layer 188.
  • the multilayer structure 182 is divided into two parts at the weakened zone.
  • each display pixel may have a structure different from that shown in FIG. 3 and comprise a larger number of transistors.

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Abstract

L'invention concerne un écran d'affichage matriciel comprenant successivement : un support (50); au moins une première portion métallique (156); un empilement de couches (52, 72, 86, 104) incluant des transistors (TFT1, TFT2); et des diodes électroluminescentes organiques (32).

Description

ECRAN D ' AFFICHAGE A DIODES ELECTROLUMINESCENTES ORGANIQUES
Domaine
La présente description concerne un écran d'affichage à diodes électroluminescentes organiques, notamment un écran d'affichage pour un viseur tête haute.
Exposé de l'art antérieur
Les viseurs tête haute, également appelés afficheurs tête haute, collimateurs tête haute ou systèmes de visualisation tête haute, encore connus sous le sigle HUD, de l'anglais Head- Up Display, sont des systèmes d'affichage en réalité augmentée qui permettent d'intégrer une information visuelle sur une scène réelle vue par un observateur. En pratique, de tels systèmes peuvent être placés dans la visière d'un casque, dans le cockpit d'un avion ou au sein de l'habitacle d'un véhicule. Ils sont ainsi positionnés à faible distance des yeux de l'utilisateur, par exemple à quelques centimètres ou dizaines de centimètres.
Les informations visuelles sont fournies par un écran d'affichage. De façon classique, il s'agit d'un écran à tube cathodique. La tendance actuelle est de remplacer les écrans à tube cathodique des viseurs tête haute par des écrans d'affichage matriciels moins encombrants. Il serait souhaitable de pouvoir utiliser des écrans matriciels à diodes électro- luminescentes organiques qui comprennent des pixels d'affichage disposés en rangées et en colonnes.
Toutefois, dans un viseur tête haute, l'écran d'affichage doit pouvoir fournir une luminance d'au moins 70000 candelas par mètre carré. Ceci peut correspondre à la fourniture de courants d'intensités trop élevées incompatibles avec le bon fonctionnement des écrans d'affichage à diodes électrolumines¬ centes organiques classiques.
Résumé
Ainsi, un mode de réalisation prévoit un écran d'affichage matriciel comprenant successivement :
un support ;
au moins une première portion métallique ;
un empilement de couches incluant des transistors ; et des diodes électroluminescentes organiques.
Selon un mode de réalisation, la première portion métallique est connectée à au moins l'un des transistors.
Selon un mode de réalisation, la première portion métallique s'étend en vis-à-vis de plusieurs pixels d'affichage.
Selon un mode de réalisation, la première portion métallique s'étend en vis-à-vis de tous les pixels d'affichage.
Selon un mode de réalisation, chaque pixel d'affichage comprend au moins l'un desdits transistors, la première portion métallique étant connectée audit transistor pour chaque pixel d'affichage.
Selon un mode de réalisation, la portion métallique est pleine.
Selon un mode de réalisation, la portion métallique comprend des ouvertures traversantes.
Selon un mode de réalisation, l'écran comprend, en outre, une électrode reliée à la cathode de chaque diode électroluminescente, et au moins une deuxième portion métallique, au même niveau que la première portion métallique, connectée à l'électrode. Selon un mode de réalisation, la deuxième portion métallique s'étend le long d'un bord de la première portion métallique .
Selon un mode de réalisation, l'écran comprend plusieurs deuxièmes portions métalliques, chaque deuxième portion métallique s 'étendant le long d'un bord de la première portion métallique et étant connectée à l'électrode.
Selon un mode de réalisation, l'empilement comprend des troisièmes portions métalliques, l'épaisseur des troisièmes portions métalliques étant strictement inférieure à l'épaisseur de la première portion métallique.
Selon un mode de réalisation, les transistors comprennent des transistors à couches minces.
Un mode de réalisation prévoit également un viseur tête haute comprenant un écran d'affichage tel que défini précédemment .
Un mode de réalisation prévoit également un procédé de réalisation d'un écran d'affichage matriciel comprenant les étapes successives suivantes :
- fournir un support ;
former sur le support au moins une première portion métallique ;
former, sur la première portion métallique, un empilement de couches incluant des transistors ; et
- former des diodes électroluminescentes organiques sur l'empilement.
Selon un mode de réalisation, le procédé comprend, après l'étape de formation de l'empilement et avant l'étape de formation des diodes électroluminescentes organiques, l'étape de dépôt d'une couche de planarisation sur l'empilement.
Selon un mode de réalisation, les transistors sont réalisés en silicium polycristallin déposé à basse température ou technologie LTPS.
Selon un mode de réalisation, la première portion métallique est réalisée par un procédé damascène. Selon un mode de réalisation, le procédé comprend la réalisation d'au moins une reprise de contact entre l'un des transistors et la première portion métallique.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 représente, sous la forme d'un schéma- bloc, un exemple de viseur tête haute ;
la figure 2 représente, de façon partielle et schématique, le circuit équivalent d'un exemple de pixel d'affichage d'un écran matriciel à diodes électroluminescentes organiques ;
la figure 3 représente une coupe transversale, partielle et schématique, du pixel d'affichage de la figure 2 selon un exemple dans lequel le pixel d'affichage est réalisé avec des transistors à couches minces ;
la figure 4 est une coupe transversale, partielle et schématique, d'un mode de réalisation d'un écran matriciel à diodes électroluminescentes ;
la figure 5 est une coupe de la figure 4 selon la ligne V-V ;
la figure 6 est une coupe analogue à la figure 3 d'un pixel d'affichage de l'écran de la figure 4 ;
la figure 7 est une coupe analogue à la figure 5, partielle et agrandie, d'une variante de l'écran d'affichage de la figure 4 ; et
les figures 8A à 8D sont des coupes, partielles et schématiques, de structures obtenues à des étapes d'un mode de réalisation d'un procédé de fabrication de l'écran matriciel représenté en figure 4.
Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits, les diverses figures ne sont pas tracées à l'échelle. Description détaillée
Dans la suite de la description, sauf indication contraire, les termes "quasiment", "sensiblement", "environ" et "de l'ordre de" signifient "à 10 % près" .
La figure 1 illustre, de façon schématique, le fonctionnement d'un viseur tête haute 5.
Une lame semi-transparente 10 est placée entre l'oeil d'un utilisateur 12 et une scène à observer 14. Les objets de la scène à observer 14 sont généralement situés à l'infini ou à une distance importante de l'observateur 12. La lame semi- transparente 10 est inclinée selon un angle de 45° par rapport un axe reliant la scène 14 et l'observateur 12. La lame 10 permet de transmettre les informations provenant de la scène 14 à destination de l'observateur 12, sans altérer ces informations .
Un système de projection 15 est prévu pour projeter une image vue par l'observateur 12 à la même distance que l'image réelle de la scène 14 et la superposer à celle-ci. Ce système comprend un écran d'affichage 16 situé au point focal objet d'un système optique 18. L'écran d'affichage 16 est commandé par un module de commande d'écran d'affichage 20 qui détermine les images à afficher, par exemple à partir de signaux fournis par des capteurs non représentés.
Le système de projection 15 est placé perpendiculairement à l'axe reliant la scène 14 et l'observateur 12 de façon que le faisceau issu du système optique 18 atteigne la lame semi-transparente 10 perpendiculairement à cet axe. Le faisceau issu du système optique 18 atteint ainsi la lame semi- transparente 10 avec un angle de 45° par rapport à sa surface et est réfléchi vers l'observateur 12. L'image affichée sur l'écran 16 est collimatée à l'infini par le système optique 18. L'observateur 12 n'a pas à faire d'effort d'accommodation, ce qui limite la fatigue visuelle de ce dernier. La lame semi- transparente 10 combine l'image de la scène 14 et l'image issue du système de projection 15, d'où il résulte que l'observateur 12 visualise une image comprenant l'image projetée superposée à l'image de la scène 14.
L'écran d'affichage 16 est généralement un écran à tube cathodique. Il serait souhaitable de pouvoir utiliser un écran matriciel à la place d'un écran à tube cathodique, notamment pour réduire l'encombrement de l'écran. On appelle pixel d'image, le plus petit élément d'une image numérique susceptible d'être affichée par l'écran matriciel 16. On appelle pixel d'affichage, le plus petit élément de l'écran 16 pour afficher une image. Pour un écran couleur, l'affichage d'un pixel d'image peut nécessiter plusieurs pixels d'affichage, par exemple des pixels d'affichage rouge, vert et bleu. Les pixels d'affichage d'un écran matriciel sont régulièrement répartis en rangées et en colonnes. A titre d'exemple, un écran d'affichage 16 monochrome, utilisé dans un viseur tête haute, peut comprendre typiquement de 300 à 1500 rangées et de 300 à 1500 colonnes, par exemple 640 colonnes et 480 rangées. A titre d'exemple, tous les écrans adaptés à la norme d'affichage VGA (sigle anglais pour Video Graphics Array) peuvent être envisagés .
Il serait souhaitable de pouvoir utiliser un écran d'affichage matriciel à diodes électroluminescentes organiques, ou OLED (sigle anglais pour Organic Light-Emitting Diode) comme écran d'affichage 16 d'un viseur tête haute.
La figure 2 représente, de façon partielle et schématique, un exemple de pixel d'affichage 22 d'un écran matriciel OLED. Chaque pixel d'affichage 22 comprend une diode électroluminescente organique 32, deux transistors à effet de champ de type P TFT1 et TFT2, et un condensateur CS. La cathode de la diode 32 est reliée à une électrode de cathode VC qui peut être commune à tous les pixels d'affichage 22 de l'écran. Pour chaque rangée de l'écran, une ligne de sélection VSELECTION est connectée à la grille du transistor TFT1 de tous les pixels d'affichage de la rangée. Pour chaque colonne de l'écran, une ligne de transmission d'un signal de donnée VDATA est connectée à l'une des bornes de conduction du transistor TFT1 de chaque pixel d'affichage de la colonne. L'autre borne de conduction du transistor TFT1 est connectée à une armature du condensateur CS et à la grille du transistor TFT2. Pour chaque colonne de l'écran, une ligne d'alimentation VDD est connectée, pour chaque pixel d'affichage 22 de la colonne, à l'autre armature du condensateur CS et à une borne de conduction du transistor TFT2, l'autre borne de conduction du transistor TFT2 étant connectée à l'anode de la diode 32.
L'activation du pixel d'affichage 22 comprend une phase de sélection et une phase d'émission. Pendant la phase de sélection, le transistor TFT1 est passant. Le condensateur CS est chargé par le potentiel appliqué à la ligne VDATA qui dépend de l'intensité lumineuse d'émission souhaitée pour la diode 32. Pendant la phase d'émission, la ligne VDD est mise à un potentiel de référence haut et l'électrode de cathode VC est mise à un potentiel de référence bas. Un courant circule dans la diode 32 dont l'intensité est commandée par le transistor TFT2 et dépend de la tension aux bornes du condensateur CS .
La figure 3 représente le pixel 22, vu selon une coupe transversale, dans le cas où les transistors TFT1 et TFT2 sont des transistors à couches minces.
Chaque pixel d'affichage 22 comprend successivement du bas vers le haut :
une zone 40 servant notamment de support à l'ensemble de l ' écran ;
une zone 42 comprenant les transistors TFT1 et TFT2 et les lignes conductrices VDATA, VSELECTION et VDD ;
une zone 44 comprenant la diode 32 et l'électrode de cathode VC ; et
une zone 46 servant notamment de revêtement de protection. On utilise de façon classique un substrat 50 pour réaliser la zone 40. Dans le présent exemple, le rayonnement lumineux émis par les diodes 32 est destiné à être vu depuis le haut en figure 3. Le substrat 50 peut être en un matériau isolant ou conducteur. De préférence, le substrat 50 est en un matériau bon conducteur de la chaleur, par exemple un matériau semiconducteur pour faciliter l'évacuation de la chaleur produite par les transistors et les diodes, notamment du silicium, ou un matériau métallique.
A titre d'exemple, les transistors de la zone 42 sont des transistors à couches minces. Les régions de source, de drain et de canal des transistors sont alors réalisées dans des couches minces d'un matériau semiconducteur ayant une épaisseur de l'ordre ou inférieure à une centaine de nanomètres, par exemple du silicium amorphe, du silicium microcristallin, du silicium polycristallin, du silicium monocristallin, du sélé- niure de cadmium, ou de l'oxyde de zinc. Tout type de procédé de fabrication de transistor à couches minces peut être mis en oeuvre. A titre d'exemple, lorsque le matériau semiconducteur est du silicium polycristallin, le procédé de fabrication des transistors à couches minces peut être un procédé à base de silicium polycristallin déposé à basse température ou procédé LTPS (Sigle anglais pour Low Température Polysilicium) .
Plus précisément, la zone 42 comprend :
une couche isolante 52, par exemple en oxyde de silicium, recouvrant le substrat 50 ;
des portions 54, 56 d'un matériau semiconducteur, notamment du silicium polycristallin ou amorphe, formées sur la couche 52. La portion 54 comprend des portions 58, 60 correspondant aux régions de source ou de drain du transistor
TFT1, une portion 62 correspondant à la région de canal du transistor TFT1, et une portion 64 constituant une électrode inférieure du condensateur CS. La portion 56 comprend des portions 66, 68 correspondant aux régions de source ou de drain du transistor TFT2 et une portion 70 correspondant à la région de canal du transistor TFT2 ;
une couche diélectrique 72 , par exemple en oxyde de silicium, recouvrant les portions du matériau semiconducteur 54 , 56 et la couche 52 , et servant d'isolant de grille 74 pour le transistor TFT1, de couche diélectrique 7 6 pour le condensateur CS et d'isolant de grille 78 pour le transistor TFT2 ;
des portions métalliques, formées sur la couche diélectrique 72 , notamment une portion métallique 80 formant la grille métallique du transistor TFT1, une piste métallique, non représentée, formant la ligne de sélection VSELECTION, une portion métallique formant l'électrode supérieure 82 du condensateur CS, et une portion métallique 84 formant la grille métallique du transistor TFT2 ;
une couche diélectrique 8 6 , par exemple en oxyde de silicium, recouvrant la couche diélectrique 72 et les portions métalliques 8 0 , 82 , 84 ;
des vias métalliques, seuls quatre vias 88 , 90 , 92 et 94 étant visibles en figure 3 , traversant les couches diélectriques 8 6 et 72 et venant au contact des régions 58 , 60 de source et de drain du transistor TFT1, de l'électrode supérieure 82 du condensateur de stockage C5, de la grille métallique 84 du transistor du transistor TFT2, des régions 66 et 68 de source et de drain du transistor TFT2 ;
des pistes ou portions métalliques 96 , 98 , 10 0 et 1 02 , formées sur la couche diélectrique 8 6 au contact des vias 88 , 90 , 92 , 94 , la piste métallique 102 formant notamment la ligne VDD et la piste métallique 96 formant la ligne VDATA ;
une couche isolante 104 , également appelée couche de lissage ou couche de planarisation, recouvrant la couche isolante 8 6 et les pistes métalliques 96 , 98 , 10 0 et 102 et utilisée pour obtenir une face 105 plane sur laquelle est formée la diode électroluminescente 32 .
A titre d'exemple, les pistes, les vias et les portions métalliques de la zone 42 sont réalisés en molybdène, en titane, en tungstène, en un alliage de tungstène et de molybdène ou en aluminium.
A titre d'exemple, la zone 42 représentée en figure 3 est fabriquée par la formation de couches successives sur le substrat 50. A titre de variante, la zone 42 est formée sur un support intermédiaire puis est reportée sur le substrat 50, le support intermédiaire étant alors retiré.
Une ouverture 106 est formée dans la couche 104 et expose la portion métallique 100.
La zone 44 comprend :
une électrode d'anode 108 de la diode électroluminescente 32 recouvrant la couche 104 et s 'étendant dans l'ouverture 106 de façon que l'électrode 108 soit connectée électriquement à la région de drain 66 du transistor TFT2 ;
une couche isolante 110 formée sur la couche 104 et une partie de l'électrode 108 ;
une diode électroluminescente 112 formée sur l'électrode 108, pouvant elle-même comprendre un empilement de plusieurs couches ; et
une électrode de cathode 114 de la diode électroluminescente recouvrant la diode 112 et la couche isolante 110 et s 'étendant sur la totalité de l'écran d'affichage. La cathode 114 est en un matériau conducteur et au moins en partie transparent, par exemple une couche d'argent ayant une épaisseur comprise entre 10 et 25 nm.
La zone 46 peut comprendre :
un filtre coloré 116 recouvrant la cathode 114 ; et une couche de protection 118 recouvrant le filtre coloré 116.
En outre, une piste métallique recouvrant la couche isolante 86 est prévue à la périphérie de l'écran matriciel et est connectée à l'électrode de cathode 114.
L'épaisseur des pistes métalliques prévues sur la couche isolante 86 est, pour un écran à diodes électro- luminescentes classique, généralement de l'ordre de quelques dixièmes de micromètres. De façon classique, la ligne d'alimentation VDD a une largeur de 10 μm pour un pixel d'affichage ayant une largeur de 40 μm et la piste métallique connectée à l'électrode de cathode 104 a une largeur de 2 mm.
Pour une application dans un viseur tête haute, la ligne d'alimentation VDD doit pouvoir transmettre plusieurs milliampères et le courant collecté par l'électrode de cathode peut atteindre plusieurs ampères. Pour un écran matriciel à diodes électroluminescents classique, avec les dimensions des pistes métalliques utilisées pour réaliser la ligne d'alimentation VDD, on obtiendrait des chutes de tension importantes sur la ligne VDD, ce qui pourrait nuire au bon fonctionnement de l'écran, notamment en raison de phénomènes de diaphonie.
En outre, la piste métallique connectée à l'électrode de cathode devrait avoir une épaisseur de plusieurs micromètres, voire de plus de 10 μm pour avoir une résistance suffisamment faible, ce qui n'est pas envisageable. En effet, il n'est pas possible de former une diode électroluminescente organique sur une surface trop irrégulière induite par l'épaisseur des pistes métalliques sous-jacentes car les couches organiques de la diode sont très fines et généralement déposées par évaporation. Une surface trop irrégulière peut engendrer des discontinuités au niveau des couches organiques déposées et induire ainsi des courts-circuits entre anode et cathode. Il est donc nécessaire, si la surface est trop irrégulière, de déposer une couche de lissage, par exemple en polyimide, déposée notamment à la tournette, avant la formation des diodes. Mais plus les irrégularités de surface à combler sont importantes, plus cette couche de lissage doit être épaisse. Dans ces conditions, l'évacuation calorique vers le substrat peut être dégradée. Par ailleurs, le via de contact vers l'électrode à travers cette couche de lissage doit être d'autant plus grand que la couche à traverser est épaisse car il est difficile de faire un front raide de petite dimension dans une grosse épaisseur de matériau organique. Ceci engendre une perte de surface utile au niveau du pixel .
Il est donc difficile d'utiliser des structures classiques d'écran matriciel à diodes électroluminescentes organiques pour une application de viseur tête haute.
Ainsi, un objet d'un mode de réalisation est de prévoir un écran matriciel à diodes électroluminescentes organiques palliant au moins en partie certains des inconvénients des écrans existants.
Un autre objet est que la luminance de l'écran matriciel à diodes électroluminescentes est augmentée par rapport à un écran matriciel à diodes électroluminescentes organiques classique.
Un autre objet est que l'épaisseur de la couche de lissage 104 est réduite par rapport à un écran matriciel à diodes électroluminescentes classique.
Un autre objet est que l'épaisseur des pistes métalliques situées sur la couche isolante 86 est réduite par rapport à un écran matriciel à diodes électroluminescentes organiques classique.
La présente invention consiste à réaliser les lignes d'alimentation VDD des pixels d'affichage et/ou les pistes métalliques connectées à l'électrode de cathode par des pistes conductrices, de préférence des pistes métalliques, différentes de celles formées sur la couche isolante 86.
Les figures 4 à 6 sont des vues en coupe d'un écran d'affichage 150 selon un mode de réalisation. En figure 4, la zone 46 n'est pas représentée.
Par rapport à l'écran d'affichage représenté en figure 3, l'écran d'affichage 150 selon le présent mode de réalisation comprend, en outre, une zone supplémentaire 152 entre la zone 42 dans laquelle sont formés les transistors TFT1 et TFT2 et le substrat 50. La zone 152 comprend une couche isolante 154 et des portions métalliques 155 réalisées en surface de la couche isolante 154. Selon un mode de réalisation, une couche supplémentaire peut être prévue entre ces portions métalliques et la couche isolante 154.
A titre d'exemple, les portions métalliques 155 sont avantageusement en cuivre, mais elles peuvent être en d'autres métaux, par exemple en aluminium.
A titre d'exemple, si les portions métalliques 155 sont en cuivre, la couche supplémentaire sous-jacente est en Ti/TiN ou Ta/TaN, classiquement utilisée comme barrière de diffusion du cuivre.
A titre d'exemple, l'épaisseur des portions métalliques 155 est de 1 à 10 μm, par exemple 2 μm et l'épaisseur de la partie de la couche isolante 154 interposée entre les portions métalliques 155 et le substrat 50 est d'environ 100 à 1000 nm. La partie de la couche isolante 154 interposée entre les portions métalliques 155 et le substrat 50 isole électriquement les portions métalliques 155 par rapport au substrat 50 dans le cas où le substrat est en un matériau conducteur de l'électricité. Dans le cas où le substrat 50 est en un matériau qui est un isolant électrique, les portions conductrices 155 peuvent être formées directement sur le substrat 50.
Les portions métalliques 155 comprennent une portion métallique 156 comportant une zone centrale 157, visible en figure 5, s 'étendant sensiblement sous la totalité de la zone 42 dans laquelle sont formés les transistors et se prolongeant par des plots de connexion 158. A titre d'exemple, la zone centrale 157 a, dans le plan de coupe de la figure 5, une section carrée dont le côté mesure, par exemple, de 10 mm à 200 mm, par exemple environ 70 mm, se prolongeant, à deux coins opposés, par deux plots de connexion 158. Chaque portion de connexion 158 est destinée, en fonctionnement, à être connectée à une source d'un potentiel de référence. Dans le présent mode de réalisation, la zone centrale 157 est une zone métallique continue.
Les portions métalliques 155 comprennent, en outre, deux pistes métalliques 160, 162 qui s'étendent le long de deux côtés contigus de la zone centrale 157 et se rejoignent au niveau d'un plot de connexion 164. Les portions métalliques 155 comprennent, en outre, deux pistes métalliques 166, 168 qui s'étendent le long des deux autres côtés contigus de la zone centrale 157 et se rejoignent au niveau d'un plot de connexion 170. A titre d'exemple, chaque piste métallique 160, 162, 166, 168 a une longueur de l'ordre de la dimension des côtés de l'écran, soit entre 10 mm à 200 mm, par exemple environ 70 mm, et une largeur de 1 mm à 10 mm, par exemple d'environ 2 mm. Comme cela est visible en figure 4, l'électrode de cathode 114 se prolonge latéralement pour être connectée à sa périphérie aux pistes métalliques 160, 162, 166, 168.
La portion métallique 156 joue le rôle de la ligne d'alimentation VDD décrite précédemment. Comme cela est visible en figure 6, la zone 42 est réalisée de façon analogue à ce qui a été décrit précédemment en relation avec la figure 3 à la différence que la ligne d'alimentation VDD décrite précédemment n'est plus réalisée par une piste métallique formée sur la couche isolante 86 et que chaque pixel d'affichage comprend un via conducteur 172 traversant la couche isolante 52 pour venir connecter la région de source 56 du transistor de commande TFT2 à la portion métallique 156, comme cela est représenté en figure 4, ou traversant les couches isolantes 52 et 86 pour connecter l'électrode supérieure du condensateur CS à la portion métallique 156.
Selon un mode de réalisation, notamment lorsque les portions métalliques 155 sont en cuivre, les portions métalliques 155 sont réalisées selon un procédé de gravure analogue au procédé de gravure de type damascène mis en oeuvre notamment dans la fabrication de circuits intégrés. Selon un tel procédé, la couche isolante 154 est déposée sur le substrat 50. On réalise ensuite des ouvertures dans la couche isolante 154 aux emplacements prévus des portions métalliques 155, ces ouvertures ne s 'étendant pas sur la totalité de l'épaisseur de la couche isolante 154. Une couche Ti/TiN ou Ta/TaN peut à ce stade éventuellement être déposée sur toute la surface. Puis une couche de cuivre, est déposée sur la totalité de la structure obtenue et pénètre en particulier dans les évidements . Une étape de planarisation mécano-chimique ou CMP (sigle anglais pour Chemical Mechanical Planarisation) est réalisée pour éliminer la partie superficielle de couche de cuivre jusqu'à atteindre la surface de la couche isolante 154 et délimiter les portions métalliques 155 dans les évidements.
Selon un autre mode de réalisation, dans le cas où les portions métalliques 155 sont dans un matériau qui peut être gravé par une gravure chimique, la formation des portions 155 peut comprendre le dépôt d'une couche métallique sur une couche isolante et la gravure de la couche métallique pour définir les portions métalliques 155. La couche 52 peut alors être formée sur et entre les portions métalliques 155.
Les pistes métalliques de l'écran d'affichage dans lesquelles circulent les courants d'intensités les plus élevées sont réalisées par les portions métalliques 155 dans le présent mode de réalisation, et non par des portions métalliques de la zone 42 dans laquelle sont formés les transistors des pixels d'affichage. Les dimensions des portions 155 sont adaptées pour permettre la circulation de tels courants. En particulier, selon un mode de réalisation, l'épaisseur des portions métalliques 96, 98, 100, 102 de la zone 42 est faible, inférieur au micromètre, typiquement de l'ordre de 0,1 ou 0,2 μm, ce qui n'induit pas une surface trop irrégulière. Il n'est alors pas nécessaire de déposer de couche de lissage 104 d'épaisseur trop importante qui nuirait à l'évacuation de calories à travers le substrat. On limite ainsi également les risques de courts-circuits au niveau des diodes électroluminescentes. Ainsi, l'épaisseur des portions métalliques 96, 98, 100, 102 de la zone 42 est au moins deux fois, de préférence au moins 5 fois, plus préférentiellement au moins 10 fois, encore plus préférentiellement au moins 20 fois, plus petite que l'épaisseur des portions métalliques 155. On a par exemple 2 μm d'épaisseur pour la zone 155 et 0,1 μm pour les pistes de la zone 42) .
La figure 7 représente un autre mode de réalisation de la portion métallique 156 dans lequel la zone centrale 157 est traversée par des ouvertures 174 remplies d'un matériau isolant 176 et disjointes les unes des autres. A titre d'exemple, les ouvertures 174 sont réparties en rangées et en colonnes. De façon avantageuse, le mode de réalisation représenté en figure 7 facilite la formation des portions métalliques 155. En effet, dans le cas où un procédé de gravure de type damascène est mis oeuvre, il est généralement préférable d'avoir une densité sensiblement uniforme de portions métalliques et isolantes sur l'ensemble de la surface à traiter pour réduire les défauts de non planéité, et notamment la formation de profil en cuvette (en anglais "dishing") lors de l'étape de polissage mécano-chimique, liée à la différence de vitesse de polissage entre les portions métalliques et isolantes.
Les figures 8A à 8D sont des coupes de structures obtenues à des étapes d'un mode de réalisation d'un procédé de fabrication de l'écran d'affichage 150 représenté en figure 4 dans lequel les régions de source et de drain des transistors TFT1 et TFT2 sont réalisées dans une couche de silicium, notamment de silicium monocristallin, qui est reportée sur une structure multicouches comprenant les portions métalliques 155.
En figure 8A, on a représenté une structure multicouches comprenant successivement le substrat 50, la couche isolante 154, les portions métalliques 155 et une couche isolante 180.
En figure 8B, on a représenté une structure multicouches 182 du type SOI (de l'anglais Silicon On Insulator) comprenant successivement un substrat 184, une couche isolante 186, une couche semiconductrice 188, par exemple du silicium monocristallin, et une couche isolante 190.
La figure 8C représente la structure obtenue après avoir réalisé un collage entre les couches isolantes 180 et 190. La figure 8D représente la structure obtenue après avoir retiré le substrat 184 et la couche isolante 186, par exemple par gravure .
Les étapes suivantes du procédé comprennent notamment la formation des zones 42, 44 et 46 décrites précédemment. En particulier, les régions de source et de drain des transistors TFT1 et TFT2 peuvent être réalisées dans la couche semiconductrice 188.
A titre de variante, la couche isolante 186 de la structure multicouches 182 peut être remplacée par une zone fragilisée du matériau semiconducteur composant le substrat 184 et la couche semiconductrice 188. De ce fait, après l'étape de collage de la structure multicouches 182, la structure multicouches 182 est divisée en deux parties au niveau de la zone fragilisée.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, chaque pixel d'affichage peut avoir une structure différente de celle représentée en figure 3 et comprendre un nombre plus important de transistors.

Claims

REVENDICATIONS
1. Ecran d'affichage matriciel (16) comprenant successivement :
un support (50) ;
au moins une première portion métallique (156) et une deuxième portion métallique (160, 162, 166, 168), au même niveau que la première portion métallique (156) ;
un empilement de couches (52, 72, 86, 104) incluant des transistors (TFT1, TFT2) ;
des diodes électroluminescentes organiques (32) ; et une électrode (114) reliée à la cathode de chaque diode électroluminescente (32) , la deuxième portion métallique (160, 162, 166, 168) étant connectée à l'électrode.
2. Ecran selon la revendication 1, dans lequel la première portion métallique (156) est connectée à au moins l'un des transistors (TFT1, TFT2) .
3. Ecran selon la revendication 1, dans lequel la première portion métallique (156) s'étend en vis-à-vis de plusieurs pixels d'affichage (22) .
4. Ecran selon la revendication 3, dans lequel la première portion métallique (156) s'étend en vis-à-vis de tous les pixels d'affichage (22).
5. Ecran selon la revendication 4, dans lequel chaque pixel d'affichage (22) comprend au moins l'un desdits transistors (TFT1, TFT2), la première portion métallique (156) étant connectée audit transistor pour chaque pixel d'affichage.
6. Ecran selon l'une quelconque des revendications 1 à 5, dans lequel la portion métallique (156) est pleine.
7. Ecran selon l'une quelconque des revendications 1 à 5, dans lequel la portion métallique (156) comprend des ouvertures traversantes (174) .
8. Ecran selon la revendication 1, dans lequel la deuxième portion métallique (160, 162, 166, 168) s'étend le long d'un bord de la première portion métallique (156) .
9. Ecran selon la revendication 1 ou 8, comprenant plusieurs deuxièmes portions métalliques (160, 162, 166, 168) , chaque deuxième portion métallique s 'étendant le long d'un bord de la première portion métallique (156) et étant connectée à l'électrode (114).
10. Ecran selon l'une quelconque des revendications 1 à 9, dans lequel l'empilement comprend des troisièmes portions métalliques (96, 98, 100, 102), l'épaisseur des troisièmes portions métalliques étant strictement inférieure à l'épaisseur de la première portion métallique (156) .
11. Ecran selon l'une quelconque des revendications 1 à 9, dans lequel les transistors (TFT1, TFT2) comprennent des transistors à couches minces.
12. Viseur tête haute (5) comprenant un écran d'affichage (16) selon l'une quelconque des revendications 1 à
11.
13. Procédé de réalisation d'un écran d'affichage matriciel (16) comprenant les étapes successives suivantes :
fournir un support (50) ;
- former sur le support au moins une première portion métallique (156) et une deuxième portion métallique (160, 162, 166, 168) au même niveau que la première portion métallique (156) ;
former, sur la première portion métallique, un empilement de couches (52, 72, 86, 104) incluant des transistors (TFT1, TFT2) ;
former des diodes électroluminescentes organiques (32) sur l'empilement ; et
une électrode (114) reliée à la cathode de chaque diode électroluminescente (32), la deuxième portion métallique (160, 162, 166, 168) étant connectée à l'électrode.
14. Procédé selon la revendication 13, comprenant, après l'étape de formation de l'empilement et avant l'étape de formation des diodes électroluminescentes organiques (32) , l'étape de dépôt d'une couche de planarisation (104) sur l ' empilement .
15. Procédé selon la revendication 13 ou 14, dans lequel les transistors (TFT1, TFT2) sont réalisés en silicium polycristallin déposé à basse température ou technologie LTPS.
16. Procédé selon l'une quelconque des revendications 13 à 15, dans lequel la première portion métallique (156) est réalisée par un procédé damascène.
17. Procédé selon l'une quelconque des revendications 13 à 16, comprenant la réalisation d'au moins une reprise de contact entre l'un des transistors (TFT1, TFT2) et la première portion métallique (156) .
18. Procédé selon l'une quelconque des revendications 13 à 17, comprenant les étapes suivantes :
prévoir une structure multicouches comprenant le support (50) , la première portion métallique (156) et la deuxième portion métallique (160, 162, 166, 168) ;
prévoir un support supplémentaire (182) comprenant une couche (188) d'un matériau semiconducteur ;
coller le support supplémentaire sur la structure multicouches ;
retirer une partie du support supplémentaire pour exposer la couche du matériau semiconducteur ; et
former les transistors (TFT1, TFT2) au moins en partie dans la couche du matériau semiconducteur.
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