WO2014030387A1 - キャッシュメモリコントローラ及びキャッシュメモリコントロール方法 - Google Patents

キャッシュメモリコントローラ及びキャッシュメモリコントロール方法 Download PDF

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WO2014030387A1
WO2014030387A1 PCT/JP2013/061244 JP2013061244W WO2014030387A1 WO 2014030387 A1 WO2014030387 A1 WO 2014030387A1 JP 2013061244 W JP2013061244 W JP 2013061244W WO 2014030387 A1 WO2014030387 A1 WO 2014030387A1
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transfer
cache memory
access
instruction
reservation information
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PCT/JP2013/061244
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Inventor
沙織 田中
淳子 貴島
内藤　正博
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三菱電機株式会社
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    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/6028—Prefetching based on hints or prefetch instructions

Definitions

  • the present invention relates to a cache memory controller and a cache memory control method.
  • the main memory is divided into an instruction area and a data area.
  • instructions such as programs are stored
  • data such as images used for processing by these instructions are stored. Since the operating frequency of the main memory is lower than the operating frequency of an access master such as a CPU, a cache memory that can be accessed at high speed is generally used. The access master can read and write data at a higher speed by accessing the cache memory.
  • the cache memory has a small capacity per unit area and is expensive, in many cases, it is difficult to replace the entire main memory with the cache memory. For this reason, a method of transferring a part of the data in the main memory to the cache memory is taken. Transfer from the main memory to the cache memory is performed in units of cache lines, which are units of management of the cache memory.
  • the access master can read and write data at high speed when the necessary data is stored in the cache memory and can be accessed reliably. This case is called a cache hit.
  • Patent Document 1 describes an information processing apparatus that stores an instruction from an access master in a buffer, prefetches data based on a past interrupt instruction history, and stores it in a cache memory as a data prefetching technique. As a result, when an interrupt instruction executed in the past by the access master is executed again, it becomes a cache hit, speeding up the branch to the interrupt routine, and speeding up the return from the interrupt routine or subroutine. it can.
  • an object of the present invention is to ensure that a cache hit can be made even for instructions and data that have not been accessed by an access master.
  • a cache memory controller includes a main memory having an instruction area for storing a first program and a data area for storing data used in a specific instruction included in the first program; A cache memory controller connected to an access master that executes an instruction included in the first program; a cache memory that stores a part of data of the main memory; and a start address of the specific instruction Before the access master executes the specific instruction, based on the number of remaining instruction steps from the address of the instruction being executed in the access master to the start address of the specific instruction. An interval is calculated, and the data used in the specific instruction is calculated at the access interval. Characterized in that it comprises a data processing unit to be transferred from the in-memory to the cache memory.
  • a cache memory control method includes a main memory having an instruction area for storing a first program and a data area for storing data used in a specific instruction included in the first program.
  • a transfer process of transferring from the main memory to the cache memory, and a providing process of providing data used by the specific instruction from the cache memory to the access master when the access master executes the specific instruction It is characterized by having.
  • a cache hit can be reliably performed even for instructions and data that have not been accessed by the access master.
  • FIG. 1 is a block diagram schematically showing a configuration of a cache memory controller according to a first embodiment.
  • FIG. 3 is a schematic diagram showing a transfer reservation function for operating the cache memory controller according to the first embodiment.
  • FIG. 11 is a schematic diagram illustrating an example in which a transfer reservation function is applied to a second program in the first embodiment.
  • 4 is a flowchart illustrating processing for compiling a second program into a first program in the first embodiment.
  • FIG. 3 is a schematic diagram showing a relationship between an input to compilation and an output in the first embodiment.
  • FIG. 3 is a schematic diagram illustrating an example of a first program generated by compiling a second program in the first embodiment.
  • FIG. 3 is a schematic diagram showing an example of arrangement of a first program in a main memory in the first embodiment.
  • 4 is a flowchart illustrating processing performed by a process switching unit of the data processing unit in the first embodiment.
  • 6 is a schematic diagram illustrating an example of a timing chart of processing in a processing switching unit in the first embodiment.
  • FIG. 4 is a flowchart illustrating processing performed by a request processing unit of a data processing unit in the first embodiment.
  • 5 is a flowchart illustrating processing performed by a reservation processing unit of the data processing unit in the first embodiment.
  • (A)-(c) is the schematic which shows the transition of the data transfer by the reservation process part in Embodiment 1.
  • FIG. 6 is a schematic diagram illustrating an example of a timing chart of processing performed by a reservation processing unit in the first embodiment.
  • FIG. 4 is a flowchart illustrating processing performed by the release processing unit of the data processing unit in the first embodiment.
  • FIG. 10 is a schematic diagram showing a modification of the second program in the first embodiment.
  • FIG. 6 is a block diagram schematically showing a configuration of a cache memory controller according to a second embodiment. 10 is a table stored in a reservation processing unit according to the second embodiment.
  • FIG. 10 is a diagram illustrating a first example of two pieces of transfer reservation information included in the first program, in which the priority determination unit of the data processing unit determines the priority in the second embodiment.
  • FIG. 25 is a diagram illustrating a second example of two pieces of transfer reservation information included in the first program, in which the priority determination unit of the data processing unit determines the priority according to the second embodiment.
  • FIG. 25 is a diagram illustrating a third example of two pieces of transfer reservation information included in the first program, in which the priority determination unit of the data processing unit determines the priority according to the second embodiment.
  • FIG. 25 is a diagram illustrating a fourth example of two pieces of transfer reservation information included in the first program, in which the priority determination unit of the data processing unit determines the priority according to the second embodiment.
  • FIG. 25 is a diagram illustrating a fifth example of two pieces of transfer reservation information included in the first program, in which the priority determination unit of the data processing unit determines the priority according to the second embodiment.
  • 10 is a schematic diagram illustrating an example of a timing chart of processing in a priority determination unit of a data processing unit in Embodiment 2.
  • FIG. 10 is a flowchart illustrating processing performed by a reservation processing unit of a data processing unit in the second embodiment.
  • 10 is a schematic diagram illustrating an example of a timing chart of processing in a priority determination unit of a data processing unit in Embodiment 2.
  • FIG. FIG. 10 is a block diagram schematically showing a modification of the cache memory controller according to the second embodiment.
  • FIG. 10 is a schematic diagram showing a modification of transfer reservation management information in the second embodiment.
  • FIG. 10 is a schematic diagram illustrating an example of progress address management information in the second embodiment.
  • FIG. 1 is a block diagram schematically showing the configuration of the cache memory controller 100 according to the first embodiment.
  • the cache memory controller 100 includes a cache memory 110, a memory management unit 120, a hit detection unit 130, and a data processing unit 140.
  • the connection relationship between the access master 1, the cache memory controller 100, and the main memory 10 is simply shown.
  • the cache memory controller 100 accesses data stored in the cache memory 110 or the main memory 10 to be described later based on the instruction command C1 from the access master 1.
  • the instruction command C 1 is an access request from the access master 1 to an address on the main memory 10.
  • the instruction command C 1 is a read request
  • the instruction command C 1 from the access master 1 and the instruction address A 1 indicating the address on the main memory 10 are input to the cache memory controller 100.
  • the cache memory controller 100 outputs the read data D1 corresponding to the instruction command C1 and the instruction address A1 to the access master 1.
  • FIG. 1 shows the cache memory controller 100 including one access master 1, but a plurality of access masters 1 may share the cache memory controller 100.
  • the access master 1 is configured by a control unit such as a CPU, for example, and executes instructions according to a process of a computer program (first program) stored in the main memory 10.
  • the main memory 10 includes an instruction area and a data area.
  • a command executed by the access master 1 is stored in the command area, and data used by the access master 1 for processing is stored in the data area.
  • data used by the access master 1 for processing is stored in the data area.
  • a first program is stored in the instruction area, and data used for instructions included in the first program is stored in the data area.
  • the cache memory 110 stores a part of the data stored in the main memory 10.
  • the cache memory 110 is composed of a semiconductor memory such as SRAM (Static Random Access Memory), and can access data faster than the main memory 10.
  • SRAM Static Random Access Memory
  • the cache memory 110 is divided every 64 bytes, and this divided unit is called a cache line.
  • the cache line stores continuous 64-byte data in the main memory 10.
  • the memory management unit 120 manages the cache memory 110.
  • the memory management unit 120 includes a tag memory 121 as a management information storage unit, and manages the cache memory 110 using the tag memory 121.
  • the tag memory 121 includes address information Ta in the main memory 10 of data stored in each cache line of the cache memory 110, a status flag Fs that is status identification information indicating whether data exists in each cache line, An access flag Fa, which is access identification information indicating whether or not the access master 1 has accessed each cache line, is stored as management information.
  • the status flag Fs indicates “valid” when data exists in each cache line of the cache memory 110, and indicates “invalid” when no data exists.
  • the access flag Fa indicates “valid” when the access master 1 accesses each cache line of the cache memory 110, and indicates “invalid” when the access master 1 does not access.
  • the memory management unit 120 determines whether a predetermined time has elapsed, for example, with a timer (not shown), based on a LRU (Least Recently Used) method for checking whether a predetermined residence time has been accessed.
  • the access flag Fa is reset at the measured timing. Accordingly, the memory management unit 120 can obtain a cache line that has not been accessed recently.
  • the hit detection unit 130 determines whether or not the access requested data of the address on the main memory 10 is stored in the cache memory 110.
  • the hit detection unit 130 detects a cache hit when such data is stored in the cache memory 110, and detects a hit when the data is not stored in the cache memory 110. The result is given to the data processing unit 140.
  • the hit detection unit 130 determines whether such data is stored in the cache memory 110 by referring to the cache line address information Ta in which the status flag Fs in the tag memory 121 indicates “valid”.
  • a cache hit occurs when the address information Ta that matches the address requested to be accessed is stored on the memory management unit 120, and a cache miss occurs when such address information Ta is not stored.
  • the data processing unit 140 transfers the data stored in the main memory 10 to the cache memory 110.
  • the data processing unit 140 includes the access master 1 in the first program according to transfer reservation information including an address in which data used in a specific instruction is stored in the main memory 10.
  • the data used in the specific instruction is transferred from the main memory 10 to the cache memory 110.
  • the data processing unit 140 reads data from the cache memory 110 or the main memory 10 in response to a request from the access master 1.
  • the data processing unit 140 writes data into the cache memory 110 or the main memory 10 in response to a request from the access master 1.
  • the data processing unit 140 includes a process switching unit 141, a request processing unit 142, a reservation processing unit 143, a release processing unit 144, a cache memory access arbitration unit 145, and a main memory access arbitration unit 146.
  • the process switching unit 141 analyzes the instruction command C1 from the access master 1, and switches the data output destination between the request processing unit 142 and the reservation processing unit 143. For example, when the instruction command C1 indicates read or write, the process switching unit 141 gives the instruction command C1 as the request command C2 and the instruction address A1 as the request address A2, respectively, to the request processing unit 142. Further, when the command command C1 indicates a read, the process switching unit 141 stores the command address A1 as the progress address A3 in the memory (progress address storage unit) 141a. Here, the progress address A3 indicates an address that the access master 1 is executing.
  • the process switching unit 141 uses the instruction command C1 as the transfer reservation command C3 and performs a reservation process together with the progress address A3 stored in the memory 141a. Part 143.
  • the request processing unit 142 receives data in the cache memory 110 or the main memory 10 according to the request command C2 and the request address A2 input from the process switching unit 141 and the hit detection result R1 input from the hit detection unit 130. Read or write. For example, upon receiving the request address A2 from the process switching unit 141, the request processing unit 142 gives the request address A2 to the hit detection unit 130. Then, as a response, the request processing unit 142 acquires the hit detection result R1 of the request address A2 from the hit detection unit 130. When the request command C2 input from the process switching unit 141 indicates a read, the request processing unit 142 outputs the read data D1 read from the cache memory 110 or the main memory 10 to the access master 1. Information exchange between the request processing unit 142 and the cache memory access arbitration unit 145 is performed via the signal S1. In addition, information is exchanged between the request processing unit 142 and the main memory access arbitration unit 146 via a signal S4.
  • the reservation processing unit 143 transfers data from the main memory 10 to the cache memory 110 according to the progress address A3 and transfer reservation command C3 input from the process switching unit 141 and the hit detection result R2 input from the hit detection unit 130. Transfer data. For example, when the reservation processing unit 143 receives the transfer reservation command C3 from the process switching unit 141, the reservation processing unit 143 specifies the address (transfer reservation address) where the data to be transferred is stored in the main memory 10, and uses the specified address A4. This is given to the hit detection unit 130. Then, as a response, the reservation processing unit 143 acquires the hit detection result R2 of the address A4 from the hit detection unit 130.
  • the reservation processing unit 143 transfers the data at that address from the main memory 10 to the cache memory 110. Further, when the reservation processing unit 143 starts the transfer based on the transfer reservation command C3, the reservation processing unit 143 provides the release processing unit 144 with the reserved area information I1 indicating the storage destination cache line. Information exchange between the reservation processing unit 143 and the cache memory access arbitration unit 145 is performed via the signal S2. In addition, information exchange between the reservation processing unit 143 and the main memory access arbitration unit 146 is performed via a signal S5.
  • the release processing unit 144 selects a cache line to be released when the memory management unit 120 determines that the free capacity of the cache memory 110 has decreased. For example, the release processing unit 144 monitors the status flag Fs of the tag memory 121 of the memory management unit 120, and the status flag Fs indicating “invalid” is equal to or less than a predetermined number (threshold value) such as T. If it becomes, it is determined that the free capacity of the cache memory 110 has decreased. Here, the release processing unit 144 selects a cache line to be released based on the access flag Fa of the tag memory 121 and the reserved area information I1 from the reservation processing unit 143. When the release processing unit 144 selects a cache line to be released, the release processing unit 144 provides release information indicating that the data of the selected cache line is written back to the main memory 10 to the cache memory access arbitration unit 145.
  • a predetermined number such as T.
  • the release processing unit 144 refers to the reserved area information I1 from the reservation processing unit 143 when selecting a cache line to be released. For example, the release processing unit 144 monitors the access flag Fa of the cache line in which data is stored by the reservation processing unit 143 based on the reserved area information I1, and the access master 1 is stored in those cache lines one or more times. The data is accessed and whether or not the access flag Fa is valid is recorded in the memory (access history information storage unit) 144a as a reserved area access flag Fra. When the access master 1 has never accessed the data of those cache lines, the release processing unit 144 does not target the cache lines for release. The release processing unit 144 resets the reserved area access flag Fra when the cache line is released. Information exchange between the release processing unit 144 and the cache memory access arbitration unit 145 is performed via a signal S3. In addition, information is exchanged between the release processing unit 144 and the main memory access arbitration unit 146 via a signal S6.
  • the cache memory access arbitration unit 145 transfers the cache memory 110 to the cache memory 110 based on signals S1 to S3 input from the request processing unit 142, the reservation processing unit 143, and the release processing unit 144 based on a predetermined priority order. Arrange the access order. Then, the cache memory access arbitration unit 145 provides the signals S1 to S3 to the cache memory 110 according to the arbitrated order. For example, it is assumed that the priority order is the request processing unit 142, the release processing unit 144, and the reservation processing unit 143 in descending order.
  • the cache memory access arbitration unit 145 is based on the lower priority signal. Access to the cache memory 110 is stopped, and access to the cache memory 110 based on the higher priority signal is performed with the highest priority. The access based on the signal with the lower priority among the simultaneously input signals is started as soon as the access based on the signal with the higher priority is completed.
  • the main memory access arbitration unit 146 is sent to the main memory 10 based on signals S4 to S6 input from the request processing unit 142, the reservation processing unit 143, and the release processing unit 144 based on a predetermined priority order. Arrange the access order. For example, the priority is assumed to be the request processing unit 142, the release processing unit 144, and the reservation processing unit 143 in order from the highest, as in the order of the cache memory access arbitration unit 145.
  • the signal is based on the signal with the lower priority. Access to the main memory 10 is stopped, and access to the main memory 10 based on the higher priority signal is performed with the highest priority. The access based on the signal with the lower priority among the simultaneously input signals is started as soon as the access based on the signal with the higher priority is completed.
  • the main memory access arbitration unit 146 validates only the access request from the request processing unit 142.
  • the main memory access arbitration unit 146 outputs to the reservation processing unit 143 a reservation transfer completion flag Ftf indicating that the transfer of data at that address has been completed.
  • FIG. 2 is a schematic diagram showing a transfer reservation function 160 for operating the cache memory controller 100.
  • the transfer reservation function 160 is a code indicating a transfer reservation command for transferring specific data from the main memory 10 to the cache memory 110.
  • the transfer reservation function 160 refers to the start address MM_ADDR of the continuous area referred to by the access master 1 after execution of this function, the size H * V of this continuous area, and this continuous area.
  • a start address PROC of a function which is an instruction group is defined.
  • the continuous area is a partial area where the addresses of the instruction area or the data area on the main memory 10 are continuous.
  • the start address MM_ADDR, the size H * V, and the start address PROC are transfer reservation information.
  • the access master 1 executes a first program described in a format that can be executed by the access master 1, such as an assembly language.
  • the transfer reservation function 160 shown in FIG. 2 is included in a second program described in a format that cannot be executed by the access master 1 in a high-level language such as C language.
  • the first program is generated by compiling the second program.
  • FIG. 3 is a schematic diagram showing an example in which the transfer reservation function 160 shown in FIG. 2 is applied to the second program.
  • the second program 170 shown in FIG. 3 is arranged in a function 173 constituted by an instruction that the access master 1 refers to data arranged in a continuous area on the main memory 10 and another continuous area.
  • the transfer reservation function 171 and the transfer reservation function 172 are processed before the functions 173 and 174 are executed.
  • the second program is written so that the transfer reservation function 160 is processed before the access master 1 performs processing for referring to the data in the continuous area.
  • a command for transferring from the memory 10 to the cache memory 110 can be inserted into the first program in a format that can be executed by the access master 1.
  • FIG. 4 is a flowchart showing a process for compiling (converting) the second program 170 shown in FIG. 3 into the first program.
  • the flow shown in FIG. 4 is executed when the second program is input to the compiler Cgc, as shown in FIG.
  • the compiler Cgc is a program conversion unit having a function of compiling the transfer reservation function 160 shown in FIG. 2 in accordance with generally used specifications. Further, it is assumed that the second program 170 is stored in a storage unit (not shown).
  • the compiler Cgc determines whether or not the source code to be compiled in the second program is the transfer reservation function 160 shown in FIG. 2 (step S10). If the source code is the transfer reservation function 160 (S10: Yes), the process proceeds to step S11. If the source code is not the transfer reservation function 160 (S10: No), the process proceeds to step S12. move on.
  • step S11 the compiler Cgc compiles the source code into a command corresponding to the first program.
  • step S12 the compiler Cgc compiles the source code according to generally used specifications.
  • the compiler Cgc determines whether the source code to be compiled is the end of the second program (S13). If the source code is not the end (S13: No), the compiler Cgc updates the compile target to the next source code, and proceeds to step S10. If the source code is at the end (S13: Yes), the compiler Cgc ends the flow.
  • FIG. 6 is a schematic diagram showing an example of a first program obtained by compiling the second program 170 shown in FIG. 3 by the compiler Cgc.
  • addresses are shown in the left column, and instruction words are written in hexadecimal numbers in the right column. Since the instruction format depends on the compiler Cgc, description on the instruction word format is omitted here, and the operation indicated by each instruction will be described.
  • the instructions 181a to 181c shown in FIG. 6 are transfer reservation instructions generated based on the transfer reservation function 171 shown in FIG.
  • the command 181a is a command for notifying the process switching unit 141 of the start address MM_ADDR1 of the continuous area described in the transfer reservation function 171 shown in FIG.
  • the command 181b is a command for notifying the process switching unit 141 of the size H1 * V1 of the continuous area described in the transfer reservation function 171 shown in FIG.
  • the command 181c is a command for notifying the process switching unit 141 of the head address PROC1 described in the transfer reservation function 171 shown in FIG.
  • Instructions 182a to 182c are transfer reservation instructions generated based on the transfer reservation function 172 in FIG.
  • the command 182a is a command for notifying the process switching unit 141 of the start address MM_ADDR2 of the continuous area described in the transfer reservation function 172 shown in FIG.
  • the command 182b is a command for notifying the process switching unit 141 of the size H2 * V2 of the continuous area described in the transfer reservation function 172 shown in FIG.
  • the command 182c is a command for notifying the process switching unit 141 of the head address PROC2 described in the transfer reservation function 172 shown in FIG.
  • the transfer reservation instructions 181a to 181c and 182a to 182c execute a group of instructions 1831 for executing processes P1 and P2 performed using data in the main memory 10.
  • 1832, 1833,..., 1841, 1842, 1843,... So that the access master 1 has transfer reservation instructions 181a to 181c, 182a to 182c are executed. Therefore, the access master 1 can send an instruction command C1 indicating transfer reservation information to the process switching unit 141 in accordance with the transfer reservation instructions 181a to 181c and 182a to 182c before executing these instruction groups. Thereby, before the access master 1 executes these instruction groups, data used in these instruction groups is transferred from the main memory 10 to the cache memory 110.
  • FIG. 7 is a schematic diagram showing an example of arrangement of the first program 180 shown in FIG. 6 in the main memory 10.
  • the first program 180 shown in FIG. 6 is stored in the instruction area 190 on the main memory 10.
  • instructions 181a to 181c compiled from the transfer reservation function 171 shown in FIG. 3 are arranged in the area 191p, and instructions 182a to 182c compiled from the transfer reservation function 172 shown in FIG. Placed in.
  • the access master 1 executes the instruction 181a (see FIG. 6) arranged in the area 191p, the start address of the continuous area 197d referred to by the function 173 shown in FIG. 3 is notified to the reservation processing unit 143. Is done. Subsequently, the access master 1 executes the instruction 181b (see FIG. 6) arranged in the area 191p, thereby notifying the reservation processing unit 143 of the size of the continuous area 197d. Furthermore, when the access master 1 executes the instruction 181c (see FIG. 6) arranged in the area 191p, the start address of the area 193p storing the command corresponding to the function 173 shown in FIG. 3 is reserved. To the unit 143.
  • the access master 1 executes the instructions 182a to 182c (see FIG. 6) arranged in the area 192p, the start address and size of the continuous area 198d referred to in the function 174 shown in FIG. And the reservation processing unit 143 is notified of the start address of the area 194p in which the command corresponding to the function 174 shown in FIG.
  • FIG. 8 is a flowchart showing processing performed by the processing switching unit 141 of the data processing unit 140.
  • the process switching unit 141 starts the process.
  • the process switching unit 141 determines whether or not the input instruction address A1 is an address included in the instruction area 190 shown in FIG. 7 (S20). If the instruction address A1 is the address of the instruction area 190 (S20: Yes), the process proceeds to step S21. If the instruction address A1 is not the address of the instruction area 190 (S20: No), the process is step. Proceed to S22.
  • step S21 the process switching unit 141 stores the input instruction address A1 as the progress address A3 in the memory 141a. If the progress address A3 is already stored, the process switching unit 141 updates the value. On the other hand, when the instruction address A1 is not the address of the instruction area 190, the progress address A3 is not updated.
  • step S22 the process switching unit 141 gives the reservation processing unit 143 the progress address A3 stored in the memory 141a.
  • the process switching unit 141 determines whether or not the command command C1 input from the access master 1 is either read or write (S23). If the command command C1 is either read or write (S23: Yes), the process proceeds to step S24. If the command command C1 is neither read nor write (S23: No), the process is performed. Proceed to step S25.
  • step S24 the process switching unit 141 gives the input command command C1 and command address A1 to the request processing unit 142 as the request command C2 and the request address A2, respectively.
  • step S25 the process switching unit 141 gives the instruction command C1 to the reservation processing unit 143 as the transfer reservation command C3.
  • the transfer reservation command C3 is, for example, the instructions 181a to 181c and the instructions 182a to 182c shown in FIG.
  • the process switching unit 141 determines whether the data processing unit 140 has an instruction command C1 from the access master 1 (whether there is an unprocessed instruction command C1) (S26). If there is an unprocessed instruction command C1 (S26: Yes), the process proceeds to step S20. If there is no unprocessed instruction command C1 (S26: No), the process switching unit 141 ends the flow. To do.
  • FIG. 9 is a schematic diagram illustrating an example of a timing chart of processing in the processing switching unit 141.
  • FIG. 9 shows the timing at which the command command C1 is input from the access master 1 to the process switching unit 141, the timing at which data is output to the request processing unit 142, and the timing at which data is output to the reservation processing unit 143. Yes.
  • the process switching unit 141 receives the request command C2 and the request address A2 at time t11, respectively. To the request processing unit 142. Further, the process switching unit 141 updates the value of the progress address A3 to a value indicating the instruction address A2, and gives it to the reservation processing unit 143.
  • the process switching unit 141 transmits the request command C2 and the instruction command C2 respectively at time t13.
  • the request address A2 is given to the request processing unit 142.
  • the process switching unit 141 does not update the value of the progress address A3, but gives the progress address A3 recorded in the memory 141a to the reservation processing unit 143.
  • the request command unit 142 sets the request command C2 and the request address A2 as the request command C2 and the request address A2, respectively. give. Further, the process switching unit 141 updates the value of the progress address A3 to the value indicated by the instruction address A1, and gives it to the reservation processing unit 143.
  • the process switching unit 141 switches the output destination to the request processing unit 142 or the reservation processing unit 143 according to the instruction command C1 and the instruction address A1 input from the access master 1.
  • FIG. 10 is a flowchart showing processing performed by the request processing unit 142 of the data processing unit 140.
  • the request processing unit 142 starts processing.
  • the request processing unit 142 determines whether the data requested by the request command C2 exists in the cache memory 110 based on the hit detection result R1 from the hit detection unit 130 (S30). If the data requested by the request command C2 does not exist in the cache memory 110 (S30: No), in other words, if the hit result R1 indicates a cache miss, the process proceeds to step S31. On the other hand, if the data requested by the request command C2 exists in the cache memory 110 (S30: Yes), in other words, if the hit result R1 indicates a cache hit, the process proceeds to step S32.
  • the request processing unit 142 gives an instruction to transfer data to the main memory access arbitration unit 146 in order to transfer data from the main memory 10 to the cache memory 110.
  • This instruction includes the request address A2.
  • the main memory access arbitration unit 146 performs a process of transferring data stored at the address indicated by the request address A2 from the main memory 10 to the cache memory 110.
  • the main memory access arbitration unit 146 reads data stored in the address indicated by the request address A2 from the main memory 10 and supplies the data to the request processing unit 142.
  • the request processing unit 142 gives the given data to the cache memory access arbitration unit 145 and causes the cache memory 110 to write the data.
  • the memory management unit 120 stores the address of the data written in the tag memory 121 as the address information Ta, and the corresponding status flag Fs has data. Update to show that.
  • step S32 the request processing unit 142 accesses the cache memory 110.
  • the request processing unit 142 gives the request command C2 and the request address A2 to the cache memory access arbitration unit 145 in order to write the data indicated by the request command C2 to the cache line.
  • the request processing unit 142 gives the request address A2 to be read to the cache memory access arbitration unit 145 in order to read the data indicated by the request command C2 from the cache line.
  • the data acquired in this way is given to the access master 1 as read data D1.
  • the memory management unit 120 updates the access flag Fa stored in the tag memory 121 to indicate that it has been accessed.
  • the request processing unit 142 reads the data read from the main memory 10 via the main memory access arbitration unit 146. May be transferred to the cache memory 110 via the cache memory access arbitration unit 145 and output to the access master 1 as read data. In this case, the process of step S32 in FIG. 10 is not performed. However, the memory management unit 120 updates the access flag Fa stored in the tag memory 121 to indicate that it has been accessed.
  • FIG. 11 is a flowchart showing processing performed by the reservation processing unit 143 of the data processing unit 140.
  • the reservation processing unit 143 receives, from the process switching unit 141, the progress address A3, the start address MM_ADDR of the continuous area in which the data to be transferred is stored, the size H * V of the continuous area in which the data to be transferred is stored, and the transfer
  • a head address PROC of an instruction group that refers to a continuous area in which data to be stored and a hit detection result R2 indicating a cache hit or a cache miss are input from the hit detection unit 130, processing is started.
  • the reservation processing unit 143 calculates an interval for accessing the main memory 10 (hereinafter referred to as an access interval Da) (S40).
  • the calculation of the access interval Da uses the number of instruction steps Ds from the progress address A3 to the head address PROC of the instruction group that refers to the continuous area in which the data to be transferred is stored.
  • the instruction step number Ds refers to a continuous area in which data to be transferred is stored from an advance address A3 that is an instruction address at the time when reservation processing is started. It can be calculated by the difference up to the head address PROC of the instruction group.
  • Ds (start address PROC of instruction group) ⁇ (progress address A3) (1)
  • the reservation processing unit 143 performs transfer among the size H * V of the continuous area in which the data to be transferred input from the process switching unit 141 is stored.
  • the number of instruction steps Dspu required for transfer per unit size can be calculated.
  • the reservation processing unit 143 uses the instruction step number Dspu required for transfer per unit size as the access interval Da.
  • Dspu (number of instruction steps Ds) / (size Rs of remaining continuous area) (2)
  • the reservation processing unit 143 determines whether the data to be transferred next exists in the cache memory 110 among the continuous area data to be transferred (S41).
  • the data to be transferred next is data of the transfer unit length to be transferred next in the continuous area data to be transferred. If the data to be transferred next does not exist in the cache memory 110 (S41: No), in other words, if the hit detection result R2 of the data to be transferred next indicates a cache miss, Since it is necessary to transfer the data from the main memory 10 to the cache memory 110, the reservation processing unit 143 advances the processing to step S42.
  • step S42 the reservation processing unit 143 provides the main memory access arbitration unit 146 with an instruction to transfer data from the main memory 10 to the cache memory 110 at the access interval Da calculated in step S40.
  • the reservation processing unit 143 gives a transfer instruction to the main memory access arbitration unit 146 at any one of the eight steps, for example, at the first step among the eight steps.
  • the main memory access arbitration unit 146 reads data to be transferred from the main memory 10 and provides the data to the reservation processing unit 143.
  • the reservation processing unit 143 gives the given data to the cache memory access arbitration unit 145 and causes the cache memory 110 to write the data.
  • the memory management unit 120 stores the address of the data written in the tag memory 121 as the address information Ta, and the corresponding status flag Fs has data. Update to show that.
  • the reservation processing unit 143 updates the transfer completion size indicating the total size of the already transferred data (S43).
  • the reservation processing unit 143 determines whether or not the transfer completion size is equal to or larger than the size H * V of the continuous area in which the data to be transferred input from the process switching unit 141 is stored (S44). If the transfer completion size is less than the size H * V of the continuous area in which the data to be transferred is stored (S44: No), the process proceeds to step S45, and the size of the continuous area in which the data to be transferred is stored If it is equal to or higher than H * V (S44: Yes), the flow ends.
  • step S45 the reservation processing unit 143 determines whether or not the updated progress address A3 is acquired from the process switching unit 141. If the progress address A3 is acquired (S45: Yes), the process proceeds to step S40. If the progress address A3 is not acquired (S45: No), the process proceeds to step S41.
  • the reservation processing unit 143 transfers the necessary data to the cache memory 110 based on the transfer reservation command C3, so that even in the area on the main memory 10 that has not been accessed by the access master 1, The hit rate can be improved reliably.
  • FIG. 12 (a) to 12 (c) are schematic diagrams showing transition of data transfer by the reservation processing unit 143.
  • FIG. 12 (a) shows the transition of the progress address A3
  • FIG. 12 (b) shows the transition of the remaining size of the continuous area in which the data to be transferred is stored, and
  • FIG. 12 (c) is accessed.
  • the transition of the interval Da is shown.
  • the access interval Da0 at time t0 is calculated when the transfer reservation command C3 is input to the reservation processing unit 143.
  • the reservation processing unit 143 calculates the access interval Da1 again. (Refer to FIG. 12C), the interval for accessing the main memory 10 is adjusted.
  • the reservation processing unit 143 calculates the access interval Da again, and transfers the continuous area at the access interval Da.
  • the remaining size of the continuous area in which the data to be transferred is stored is “0” by the time tn when the progress address A3 becomes the start address PROC of the instruction group that refers to the continuous area, that is, the transfer is completed.
  • the transfer process is performed as follows. At time tn, since the progress address A3 is the start address PROC of the instruction group that refers to the continuous area, the access interval Dan is “0”.
  • FIG. 13 is a schematic diagram illustrating an example of a timing chart of processing performed by the reservation processing unit 143.
  • FIG. 13 illustrates the timing at which the progress address A3 and the size H * V of the continuous area in which the data to be transferred are stored are input from the process switching unit 141 and the remaining continuous areas in the continuous area in which the data to be transferred are stored.
  • the timing at which the area size is switched, the timing for calculating the access interval Da, and the timing for accessing the main memory 10 are shown.
  • the reservation processing unit 143 calculates the access interval Da0.
  • the reservation processing unit 143 accesses the main memory 10 at the calculated access interval Da0 until time t1 when the progress address A3 from the processing switching unit 141 is updated.
  • the reservation processing unit 143 calculates the access interval Da1, and the calculated access interval until time t2 when the progress address A3 is updated.
  • the main memory 10 is accessed with Da1.
  • the reservation processing unit 143 calculates the access interval Da2, and the calculated access until the progress address A3 is updated.
  • the main memory 10 is accessed at the interval Da2.
  • the reservation processing unit 143 accesses the main memory 10 at the access interval Da calculated every time the progress address A3 input from the process switching unit 141 is updated, and the progress address A3 is notified by the transfer reservation command C3. The transfer is completed until the head address PROC of the instruction group that refers to the continuous area.
  • the cache memory 110 is efficiently accessed by adjusting the interval for accessing the main memory 10 with reference to the progress address A3 and completing the transfer before the instruction group referring to the continuous area is executed. Can be used.
  • FIG. 14 is a flowchart showing processing performed by the release processing unit 144 of the data processing unit 140.
  • the release processing unit 144 constantly monitors whether the status flag Fs indicating invalidity (no data is stored) in the tag memory 121 of the memory management unit 120 is a predetermined number, for example, T or less.
  • the release processing unit 144 determines whether the status flag Fs is T or less (S50). If there are more than T status flags Fs (S50: No), the release processing unit 144 stands by and continues monitoring the status flag Fs of the memory management unit 120. On the other hand, if the number of status flags Fs is T or less (S50: Yes), the process proceeds to step S51.
  • step S51 the release processing unit 144 selects a cache line that is a candidate for release from among the cache lines on the cache memory 110.
  • a method for selecting a cache line to be a release candidate for example, an LRU method for selecting a cache line that has not been referenced for the longest time is applied.
  • the release processing unit 144 determines whether or not the cache line selected in Step S51 is a target to be released (S52). Of each cache line of the cache memory 110, a cache line that stores data transferred by the transfer reservation command C3 and has not been accessed once by the access master 1 is not subject to release.
  • the release target is the reserved area in the cache line selected as the release candidate, the cache line transferred to the cache memory 110 by the request command C2, and the cache line selected as the release candidate.
  • the cache line indicated that the access flag Fa has become valid by the access flag Fra.
  • the release processing unit 144 monitors the access flag Fa of the cache line in which the reservation processing unit 143 stores data based on the reservation area information I1 from the reservation processing unit 143, and the access flag Fa becomes valid one or more times. Is recorded in the memory 144a as a reserved area access flag Fra.
  • step S51 If the cache line selected in step S51 is not a release target (S52: No), the process proceeds to step S51, and the release processing unit 144 again selects a cache line as a release candidate by the LRU method. select. On the other hand, when the cache line selected in step S51 is a target to be released (S52: Yes), the process proceeds to step S53.
  • step S53 the release processing unit 144 gives an instruction to the cache memory access arbitration unit 145 to rewrite the data stored in the cache line targeted for release to the main memory 10 (S53).
  • the cache memory access arbitration unit 145 reads the data stored in the cache line targeted for release, and provides this data to the release processing unit 144.
  • the release processing unit 144 gives the data to the main memory access arbitration unit 146 and causes the main memory 10 to write the data.
  • step S50 the release processing unit 144 continues to monitor the status flag Fs of the tag memory 121.
  • the data transferred by the transfer reservation command C3 is stored, and the cache line that has not been accessed by the access master 1 is not subject to release, so that the data referred to by the access master is reliably cached. Stored in the memory 110.
  • the transfer reservation functions 171 and 172 are described in the second program 170 as shown in FIG. 3, and these are generated by the compiler Cgc compiling them.
  • the transfer reservation command only needs to be described in the first program. Accordingly, a compiler that generates the first program 180 having the transfer reservation commands 181a to 181c and 182a to 182c shown in FIG. 6 from the second program 270 as shown in FIG. 15 may be used.
  • the compiler may generate a transfer reservation instruction by analyzing a code indicating an instruction that uses data stored in the data area of the main memory 10 included in the second program.
  • the transfer reservation instruction may not be included in the first program executed by the access master 1.
  • the reservation processing unit 143 analyzes the first program stored in the predetermined program area on the main memory 10 stored in the cache memory 110, and refers to it in a process executed later. Transfer reservation information for transferring the data to be transferred from the main memory 10 to the cache memory 110 may be generated.
  • the first program is generated from the second program using a general-purpose compiler, and the data referred to by the access master 1 can be reliably stored in the cache memory 110.
  • FIG. 2 Embodiment 2.
  • FIG. 16 to 30 Embodiment 2.
  • FIG. 16 is a block diagram schematically showing the configuration of the cache memory controller 200 according to the second embodiment.
  • the cache memory controller 200 includes a cache memory 110, a memory management unit 120, a hit detection unit 130, and a data processing unit 240.
  • FIG. 16 simply shows the connection relationship between the access master 1, the cache memory controller 200, and the main memory 10.
  • the main memory 10 is collectively managed by a certain capacity called a bank.
  • the bank is divided into an instruction area and a data area.
  • a specific continuous area can be accessed by specifying a row address and a column address for the main memory 10.
  • the data processing unit 240 transfers the data stored in the main memory 10 to the cache memory 110.
  • the data processing unit 240 stores the received transfer reservation information every time it receives transfer reservation information including an address where data used in a specific command is stored in the main memory 10. Then, when a plurality of transfer reservation information is stored, the data processing unit 240 arbitrates these.
  • the data processing unit 240 is used in the specific instruction before the access master 1 executes the specific instruction included in the first program according to the transfer reservation information determined to have a high priority by arbitration. Data to be transferred from the main memory 10 to the cache memory 110. Further, the data processing unit 240 writes data into the cache memory 110 or the main memory 10 in response to a request from the access master 1.
  • the data processing unit 240 includes a processing switching unit 141, a request processing unit 142, a reservation processing unit 243, a release processing unit 144, a cache memory access arbitration unit 145, a main memory access arbitration unit 146, and a priority determination unit. 247 and an access management unit 248.
  • processing switching unit 141 The functions of the processing switching unit 141, the request processing unit 142, the release processing unit 144, the cache memory access arbitration unit 145, and the main memory access arbitration unit 146 are the same as those in the first embodiment and have already been described. Description of is omitted.
  • the priority determination unit 247 receives the progress address A3 and the transfer reservation command C3 from the process switching unit 141. Then, the priority determination unit 247 stores the transfer reservation information represented by the received transfer reservation command C3 in the memory 247a (transfer reservation storage unit). The priority determination unit 247 calculates an access interval Da for each stored transfer reservation information. The method for calculating the access interval Da is the same as in the first embodiment. Based on the calculated access interval Da and the access elapsed time R5 obtained from the access management unit 248, the priority determination unit 247 determines transfer reservation information that causes the reservation processing unit 243 to perform processing with the highest priority.
  • the priority determination unit 247 gives the access management unit 248 the start address Am of the continuous area in which the data to be transferred, which is indicated by the transfer reservation information, is stored as the address A5, and, as a response, the access elapsed time R5, Received from the access management unit 248. Further, the priority determination unit 247 determines the access interval Da to the continuous area on the main memory 10 of the determined transfer reservation information with the highest priority and the start address Am of the continuous area in which data to be transferred is stored. This is given to the reservation processing unit 243.
  • the priority The determination unit 247 erases the transfer reservation information from the memory 247a.
  • FIG. 17 is a schematic diagram showing the transfer reservation management information 201 stored in the memory 247 a of the priority determination unit 247.
  • the transfer reservation management information 201 includes an arrival order column 201a, a reference instruction group start address column 201b, a continuous area start address column 201c, a transfer remaining size column 201d, and a transfer status column 201e.
  • the arrival order column 201a stores information indicating the arrival order of the transfer reservation information.
  • the reference instruction group head address column 201b stores a head address PROC of a function that is an instruction group included in the transfer reservation command C3 and refers to a continuous area in which data to be transferred is stored.
  • the continuous area head address column 201c stores the head address of the continuous area in which the data to be transferred is stored in the main memory 10 in accordance with the transfer reservation command C3.
  • the initial value of the continuous area head address column 201c is the head address MM_ADDR of the continuous area that is included in the transfer reservation command C3 and referred to by the access master 1.
  • the remaining transfer size column 201d stores the remaining size of data to be transferred according to the transfer reservation command C3.
  • the initial value of the remaining transfer size column 201d is the size H * V of the continuous area that is included in the transfer reservation command C3 and stores the data to be transferred.
  • the transfer status column 201e includes transfer status information indicating whether data is being transferred based on transfer reservation information corresponding to information stored in the reference instruction group start address column 201b and the continuous area start address column 201c. Store. For example, in this embodiment, if this field is “1”, it indicates that transfer is in progress, and if “0”, it indicates that transfer is waiting.
  • the priority determination unit 247 in the order in which the transfer reservation command C3 is received, indicates the continuous area start address MM_ADDR indicated by the transfer reservation command C3 and the data to be transferred. And the head address PROC of a function that is a command group that refers to a continuous area in which data to be transferred is stored are stored in the transfer reservation management information 201 as transfer reservation information.
  • the priority determination unit 247 receives the reservation transfer status signal V1 from the reservation processing unit 243, the content stored in the memory 247a is updated.
  • the access management unit 248 monitors the request address A2 from the process switching unit 141, measures the time elapsed since the previous access as the access elapsed time Td with a timer (not shown), and is measured.
  • the access elapsed time Td is stored in the memory 248a (access elapsed time storage unit).
  • the access management unit 248 sets the request address A2 from the process switching unit 141 to the request processing unit with a continuous area composed of a plurality of addresses divided by row addresses and column addresses belonging to each bank on the main memory 10 as one unit. Each time it is sent to 142, the continuous area to which the request address A2 belongs is specified, and the access elapsed time Td of the specified continuous area is reset.
  • the access management unit 248 identifies the continuous area to which the address A5 belongs, and the access elapsed time Td of the identified continuous area is set as the response R5 to the memory 248a. And give this to the priority determination unit 247.
  • FIG. 18 is a schematic diagram showing the access management information 202 stored in the memory 248 a of the access management unit 248.
  • the access management information 202 includes a bank number column 202a, a row address column 202b, a column address column 202c, and an access elapsed time column 202d.
  • the bank number column 202a stores a bank number for identifying the bank of the main memory 10.
  • the row address column 202b stores the row address range of the continuous area formed in the bank of the main memory 10.
  • the column address column 202 c stores the column address range of the continuous area formed in the bank of the main memory 10.
  • the access elapsed time column 202d displays an access elapsed time Td indicating the elapsed time since the last access to the continuous area specified by the row address column 202b and the column address column 202c of the bank specified by the bank No column 202a.
  • Td the access elapsed time since the cache memory controller 200 was activated.
  • the reservation processing unit 243 receives the hit detection result R2 given from the hit detection unit 130, the start address Am and the main memory of the continuous area given from the priority determination unit 247 in which the data to be transferred is stored.
  • the main memory 10 is accessed according to the access interval Da to 10 and data for one line, which is a preset transfer unit, is transferred to the cache memory 110.
  • the reservation processing unit 243 updates the reservation transfer status signal V1 to a value indicating that the transfer is completed, thereby transferring the data for one line.
  • the priority determination unit 247 is notified of the completion.
  • the reservation processing unit 243 provides the hit detection unit 130 with the head address Am of the continuous area received from the priority determination unit 247 and storing the data to be transferred as the address A4. And the reservation process part 243 acquires the hit detection result R2 of the address A4 from the hit detection part 130 as the response.
  • the hit detection result R2 is a cache miss
  • the reservation processing unit 243 transfers the data at that address from the main memory 10 to the cache memory 110.
  • the reservation processing unit 243 starts transferring the start address Am of the continuous area in which the data to be transferred is stored, the reservation processing unit 243 provides the release processing unit 144 with reserved area information I1 indicating the storage destination cache line.
  • the reservation processing unit 243 sends a reservation transfer status signal V1 to indicate that the transfer is complete. Update and notify the priority determination unit 247.
  • the reserved transfer status signal V1 is, for example, a 1-bit signal.
  • FIG. 19 is a flowchart showing processing when the priority determination unit 247 mediates a plurality of transfer reservation information.
  • the priority determination unit 247 receives, from the process switching unit 141, the progress address A3, the start address MM_ADDR of the continuous area in which the data to be transferred is stored, the size H * V of the continuous area in which the data to be transferred is stored, and When the transfer reservation command C3 including the start address PROC of the instruction group referring to the continuous area in which the data to be transferred is stored is received, the processing is started.
  • step S61 the priority determination unit 247 determines whether there is transfer reservation information indicating that the transfer status column 201e of the transfer reservation management information 201 stored in the memory 247a indicates that transfer is in progress. In any one of the stored transfer reservation information, when “1” indicating that transfer is in progress is stored in the transfer status column 201e of the transfer reservation management information 201 (S61: Yes), priority is given. The degree determining unit 247 advances the processing to step S62. On the other hand, when “0” representing transfer waiting is stored in the transfer status column 201e of all stored transfer reservation information (S61: No), the priority determination unit 247 performs the process in step S63. Proceed to
  • step S62 the priority determination unit 247 updates a record in which “1” indicating that transfer is in progress is stored in the transfer status column 201e of the transfer reservation management information 201. Specifically, the priority determination unit 247 determines the size of one line of the cache memory 10 (in this case, for example, from the value of the transfer remaining size column 201d of the corresponding record of the transfer reservation management information 201). , “1”) is subtracted and updated. The priority determination unit 247 deletes the transfer reservation information (record) when the value of the remaining transfer size column 201d becomes “0”.
  • the priority determination unit 247 sets the continuous area top address column 201c to One line is added to the head address of the stored continuous area. In other words, the priority determination unit 247 updates the start address of the continuous area to the address after one line. Furthermore, the priority determination unit 247 updates the transfer status column 201e of the corresponding record to “0” indicating standby, and advances the process to step S63.
  • step S63 the priority determination unit 247 determines the number of transfer reservation information waiting for transfer stored in the memory 247a. When the number of transfer reservation information is “0”, the priority determination unit 247 ends the flow. If the number of pieces of transfer reservation information is “1”, the priority determination unit 247 advances the process to step S64. If the number of pieces of transfer reservation information is “2” or more, the priority determination unit 247 advances the process to step S65.
  • step S64 the priority determination unit 247 determines the single transfer reservation information received from the process switching unit 141, in other words, the only transfer reservation information stored in the memory 247a as the highest priority transfer reservation information. Then, the process proceeds to step S69.
  • step S65 the priority determination unit 247 calculates the access interval Da of each transfer reservation information stored in the memory 247a. Then, the process proceeds to step S66.
  • the access interval Da is calculated by the equation (2) in the first embodiment.
  • step S66 the priority determination unit 247 determines whether the access intervals Da of the transfer reservation information calculated in step S65 are similar. At this time, when the access interval Da of each transfer reservation information is within the preset allowable error range, the priority determination unit 247 determines that the access interval Da is approximately the same (S66: Yes), and advances the processing to step S67. When it is not the same degree (S66: No), the priority determination part 247 advances a process to step S68.
  • the allowable error of the access interval Da is a predetermined value, for example, “ ⁇ 10”.
  • step S67 the priority determination unit 247 determines the highest priority transfer reservation information based on the access elapsed time R5 for each transfer reservation information from the access management unit 248. For example, the priority determination unit 247 gives the address A5 stored in the continuous area head address 201c column of the transfer reservation management information 201 stored in the memory 247a to the access management unit 248, and, as a response, the access elapsed time Get R5. Then, the priority determination unit 247 determines the transfer reservation information having the longest access elapsed time R5 as the highest priority transfer reservation information. Then, the process proceeds to step S69.
  • step S68 the priority determination unit 247 determines the transfer reservation information having the smallest access interval Da among the access intervals Da of all transfer reservation information calculated in step S65 as the highest priority transfer reservation information. Then, the process proceeds to step S69.
  • step S69 the priority determination unit 247 addresses based on the highest priority transfer reservation information determined in step S64, S67, or S68 and stored in the corresponding continuous area head address column 201c of the transfer reservation management information 201. Is the start address Am of the continuous area in which the data to be transferred is stored. Then, the priority determination unit 247 gives the reservation processing unit 243 the head address Am of the continuous area where the data to be transferred is stored and the access interval Da. Then, the process proceeds to step S70.
  • step S70 the transfer status of the transfer reservation information given to the reservation processing unit 243 in step S69 out of the transfer reservation management information 201 stored in the memory 247a is changed from "0 (waiting for transfer)" to "1 (during transfer). ) ”. Then, the process proceeds to step S60.
  • the priority determination unit 247 determines the highest priority transfer reservation information from all the transfer reservation information stored in the memory 247a on the basis of the access interval Da calculated from the progress address A3, thereby making it more tight. Even for the transfer reservation information, the necessary data transfer can be completed before the access master 1 executes the instruction group indicated by the head address PROC, and the waste of the cache memory 110 can be prevented.
  • the priority determination unit 247 determines the highest priority transfer reservation information from all transfer reservation information stored in the memory 247a based on the access interval Da calculated from the progress address A3 and the access elapsed time R5 from the access management unit 248.
  • the cache hit rate can be improved even for a continuous area on the main memory 10 that is likely to be released from the cache memory 110.
  • FIGS. 20 to 24 show the sizes of the continuous areas in which the data to be transferred of the two transfer reservation information received by the priority determination unit 247 from the process switching unit 141 and the continuous data in which the data to be transferred are stored. It is the schematic which shows the relationship with the head address of the instruction group which refers to an area
  • the priority determination unit 247 starts the process of determining the priority of the transfer reservation information # 1 and the transfer reservation information # 2 received from the process switching unit 141 at time “0”.
  • T # 1 and t # 2 indicated on the horizontal axis are continuous areas storing transfer data indicated by transfer reservation information # 1 and transfer reservation information # 2 received from the process switching unit 141, respectively.
  • H1 * V1 and H2 * V2 indicate the size of the continuous area storing the data to be transferred, indicated by transfer reservation information # 1 and transfer reservation information # 2 received from the process switching unit 141, respectively.
  • 20 and 21 are examples in which it is determined in step S66 of FIG. 19 that the access interval Da of all transfer reservation information is not the same level.
  • FIG. 20 shows an instruction for referring to a continuous area in which transfer data is stored in transfer reservation information # 1 in comparison with transfer reservation information # 2 in which the size of the continuous area is large.
  • This is an example indicating that the number of instruction steps to the head address of the group is small, in other words, the time until the execution of the instruction group that refers to the continuous area in which the data to be transferred is stored is short.
  • the access interval Da calculated in step S65 in FIG. 19 is smaller than the value of the transfer reservation information # 2 and the value of the transfer reservation information # 1 exceeds the allowable error. Accordingly, in step S66 of FIG. 19, it is determined that the access interval Da of the transfer reservation information is not the same (S66: No), and transfer reservation information # 1 having a small access interval Da is determined as the highest priority transfer reservation information. .
  • FIG. 21 is an example in which the transfer reservation information # 2 is determined as the highest priority transfer reservation information by the priority determination unit 247, contrary to FIG.
  • the size of the continuous area in which the data to be transferred is stored is large, and the instruction refers to the continuous area in which the data to be transferred is stored.
  • the number of instruction steps up to the head address of the group is also large. In other words, it takes a long time to start executing an instruction group that refers to a continuous area in which data to be transferred is stored.
  • step S65 of FIG. 19 the access interval Da calculated in step S65 of FIG. 19 is smaller than the value of the transfer reservation information # 1 and the value of the transfer reservation information # 2 exceeds the allowable error. Therefore, in step S66 of FIG. 19, it is determined that the access interval Da of the transfer reservation information is not the same (S66: No), and transfer reservation information # 2 having a small access interval Da is determined as the highest priority transfer reservation information.
  • the priority determination unit 247 determines the transfer reservation information having the smallest access interval Da as the highest priority transfer reservation information, and transfers the calculated access interval Da and the highest priority transfer reservation information.
  • the reservation processing unit 243 is given the start address Am of the continuous area in which data is stored. As a result, it is not necessary for the reservation processing unit 243 to calculate the access interval Da, and the start of the reservation process is accelerated, so that the data transfer efficiency from the main memory 10 to the cache memory 110 can be improved.
  • step S66 of FIG. 19 it is determined in step S66 of FIG. 19 that the access interval Da of all transfer reservation information is approximately the same.
  • step S67 of FIG. Information # 1 is determined as the highest priority transfer reservation information.
  • the transfer reservation information # 2 with the longer access elapsed time R5 is the highest priority transfer reservation information in step S67 of FIG. As determined.
  • a group of instructions that refer to a continuous area in which the calculated access interval Da is small and is included in transfer reservation information # 1 and transfer reservation information # 2 and in which data to be transferred is stored.
  • the priority determination unit 247 has determined the transfer reservation information with the largest access elapsed time R5 as the highest priority transfer reservation information, but is not limited thereto. It is not a thing.
  • the access interval Da is equal to or less than a preset first threshold, and the difference between the start addresses PROC1 and PROC2 of the instruction group that refers to the continuous area in which the data to be transferred is stored is set in advance.
  • the priority determination unit 247 determines the transfer reservation information with the smallest start address of the instruction group referring to the continuous area in which the data to be transferred is stored as the highest priority transfer reservation information. May be. Thereby, the cache memory 110 does not store data unnecessarily, and waste of the cache memory 110 can be prevented.
  • the priority determination unit 247 determines whether the access interval Da is equal to or less than the first threshold or the next transfer reservation information is You may wait until it is entered.
  • the priority determination unit 247 can preferentially process transfer reservation information having a smaller access interval Da.
  • the cache memory 110 can be used efficiently.
  • the present invention is not limited to this. Even when three or more pieces of transfer reservation information are stored in the memory 247a, the cache memory 110 is wasted by determining the highest priority transfer reservation information from the access interval Da and the access elapsed time in the same manner as described above. Can be prevented.
  • FIG. 25 is a schematic diagram illustrating an example of a timing chart of processing performed by the priority determination unit 247.
  • FIG. 25 shows the timing at which the progress address A3 and the command command C3 are input from the process switching unit 141, the timing at which the highest priority transfer reservation information is determined, and the plurality of times received by the priority determination unit 247 from the process switching unit 141. Based on the transfer reservation information, the timing at which the size of the remaining data among the data to be transferred is switched is shown.
  • the priority determination unit 247 determines the transfer reservation information ( TR # 1) is stored in the memory 247a. Then, the priority determination unit 247 determines the highest priority transfer reservation information. At the stage of time t20, since the transfer reservation information received by the priority determination unit 247 is only TR # 1, the priority determination unit 247 determines TR # 1 as the highest priority transfer reservation information. Then, the priority determination unit 247 outputs the start address Am and the access interval Da of the continuous area to the reservation processing unit 243, and the reservation processing is started.
  • the priority determination unit 247 starts the determination process of the highest priority transfer reservation information. .
  • the priority determination unit 247 determines that the highest priority transfer reservation information is TR # 3, outputs the start address Am of the continuous area and the access interval Da to the reservation processing unit 243, and the reservation processing is started. .
  • the priority determination unit 247 determines from the total transfer reservation information stored in the memory 247a. Data transfer efficiency to the access master 1 can be improved by determining the priority transfer reservation information and completing the transfer before the instruction group referring to each continuous area is executed.
  • FIG. 26 is a flowchart showing processing when the reservation processing unit 243 transfers data based on the transfer reservation command C3.
  • the reservation processing unit 243 accesses the hit detection result R2 indicating a cache hit or a cache miss from the hit detection unit 130, the start address Am of the continuous area in which the data to be transferred from the priority determination unit 247 is stored, and access to the main memory.
  • the processing is started.
  • the reservation processing unit 243 determines whether data corresponding to the head address Am exists in the cache memory 110 (S80).
  • the data corresponding to the head address Am is data of the transfer unit length stored from the head address Am.
  • the reservation processing unit 243 makes this determination based on the hit detection result R2 from the hit detection unit 130. If the data corresponding to the head address Am does not exist in the cache memory 110 (S80: No), it is necessary to transfer the data from the main memory 10 to the cache memory, so that the reservation processing unit 243 performs step S81. Proceed with the process. On the other hand, if the data corresponding to the head address Am exists in the cache memory 110 (S80: Yes), the reservation processing unit 243 does not need to transfer the data from the main memory 10 to the cache memory 110. The process proceeds to step S82 without transferring the data.
  • the reservation processing unit 243 provides the main memory access arbitration unit 146 with an instruction to transfer data from the main memory 10 to the cache memory 110 at the access interval Dd input from the priority determination unit 247.
  • the main memory access arbitration unit 146 that has received the instruction to perform the transfer reads the data to be transferred from the main memory 10 and gives it to the reservation processing unit 243.
  • the reservation processing unit 243 gives the given data to the cache memory arbitration unit 145 and causes the cache memory arbitration unit 145 to write the data. Note that the subsequent processing of the memory management unit 120 is the same as that of the first embodiment, and thus description thereof is omitted.
  • the reservation processing unit 243 determines whether or not the transfer completion size is equal to or larger than the size of one line as a transfer unit (S82). If the transfer completion size is less than one line size (S82: No), the process returns to step S80. If the transfer completion size is one line size or more (S82: Yes), the process proceeds to S83.
  • the reservation processing unit 243 can efficiently use the cache memory 110 by transferring the transfer reservation information input from the priority determination unit 247 line by line.
  • the priority determination unit 247 determines the highest priority transfer reservation information every time the progress address A3 is input from the process switching unit 141 to the priority determination unit 247, and outputs the reservation information to the reservation processing unit 243. May perform transfer reservation processing accordingly.
  • the priority determination unit 247 determines whether it is necessary to consider the precharge time.
  • the precharge time occurs when the Row address on the main memory 10 is different. For this reason, the priority determination unit 247 stores the address of the continuous area of the data transferred with the previously determined highest priority transfer reservation information in the memory 247a, and compares the row address with the previous transfer target. It is determined whether or not the Row address of the transfer reservation information that has become different from the Row address of the transfer reservation information that is the current transfer target. When the Row address is different, the priority determination unit 247 considers the precharge time.
  • the precharge time Tpri (Cycle) is converted into the number of instruction steps. Conversion of the precharge time Tpri to the number of instruction steps is performed by the following equation (3).
  • the priority determination unit 247 holds a timer in advance, measures the number of cycles Tos required for execution of one measured instruction step, and uses the value for conversion of the precharge time Tpri.
  • the cycle number Tos required for execution of one instruction step is the average number of cycles required for execution of one instruction from the previous instruction to the current instruction or the current instruction. .
  • the access interval Dap considering the precharge time is calculated by the equation (4) using the converted precharge Spri calculated by the equation (3).
  • the reservation processing unit 243 may use the size H * V of the continuous area in which the data to be transferred, which is indicated by the transfer reservation information, is stored as a transfer unit.
  • FIG. 27 shows the processing performed by the priority determination unit 247 when the transfer unit of the reservation processing unit 243 is the size H * V of the continuous area in which the data to be transferred is stored, which is indicated by the transfer reservation information. It is the schematic which shows an example of a timing chart.
  • FIG. 27 illustrates the timing at which the progress address A3 and the command command C3 are input from the process switching unit 141, the timing at which the highest priority transfer reservation information is determined, and the plurality of times received by the priority determination unit 247 from the process switching unit 141. The timing at which the size of the remaining continuous area among the continuous areas in which the data to be transferred is stored is switched based on the transfer reservation information.
  • the priority determination unit 247 determines the transfer reservation information ( TR # 1) is stored in the memory 247a. Then, the priority determination unit 247 determines the highest priority transfer reservation information. At the stage of time t30, since the transfer reservation information received by the priority determination unit 247 is only TR # 1, the priority determination unit 247 determines TR # 1 as the highest priority transfer reservation information. Then, the priority determination unit 247 calculates the start address PROC1 of the continuous area in which the data to be transferred, which is indicated by TR # 1, and the size H1 * V1 of the continuous area in which the data to be transferred is stored. The accessed access interval Da is output to the reservation processing unit 243, and the reservation process is started.
  • the priority determination unit 247 determines the next highest priority transfer reservation information.
  • the start address PROC2 of the continuous area storing the data to be transferred and the size H2 * V2 of the continuous area storing the data to be transferred, which are indicated by the transfer reservation information # 2 which is the priority transfer reservation information, are calculated.
  • the time elapsed since the previous access is stored in the memory 248a as the access elapsed time Td.
  • the present invention is not limited to this.
  • the access management unit 248 displays the corresponding access progress.
  • the time Td may be reset.
  • the transfer reservation information for transferring the data stored in the continuous area on the main memory 10 stored in the cache line that is more likely to be released from the cache memory 110 is given priority to the reservation processing unit 243.
  • FIG. 28 is a schematic diagram illustrating an example in which two access masters 1 # 1 and 1 # 2 are connected to the cache memory controller 300.
  • the process switching unit 341 stores a progress address A3 for each access master 1 in the memory 341a. Therefore, when the instruction address A1 # 1 or A1 # 2 input from the connected access master 1 # 1 or 1 # 2 is an address included in the instruction area 190 shown in FIG. 341 is stored as the progress address A3 of the access master 1 # 1 or 1 # 2 to which the instruction address is input in the memory 341a, or the progress address A3 of the access master 1 # 1 or 1 # 2 is already stored. If so, update that value.
  • the process switching unit 341 determines the priority of the instruction address stored as the progress address A3 and the access master number Mn preset for each access master indicating the access master 1 # 1 or 1 # 2. To the unit 347. Further, when the instruction command C1 # 1 or C1 # 2 input from the access master 1 # 1 or 1 # 2 is neither read nor write, the instruction command C1 # 1 or C1 # 2 is transferred to the transfer reservation command C3. Is output to the priority determination unit 347.
  • the priority determination unit 347 receives the transfer reservation command C3, the progress address A3, and the access master number Mn from the process switching unit 341. Then, the priority determination unit 347 receives the access master number Mn, the start address MM_ADDR of the continuous area referred to by the access master 1 indicated by the received transfer reservation command C3, the size H * V of the continuous area, and the The start address PROC of the function, which is an instruction group that refers to the continuous area, is stored in the memory 347a (transfer reservation storage unit). Further, the priority determination unit 347 stores the received access master number Mn and the received progress address A3 in the memory 347b (progress address storage unit). The priority determination unit 347 calculates the access interval Da based on the progress address of each access master 1 stored in the memory 347b, and determines the highest priority transfer reservation information.
  • FIG. 29 is a schematic diagram showing the transfer reservation management information 301 stored in the memory 347a of the priority determination unit 347.
  • the transfer reservation management information 301 includes an arrival order column 301a, an access master number column 301f, a reference instruction group start address column 301b, a continuous area start address column 301c, a transfer remaining size column 301d, and a transfer status column 301e.
  • Have. 29, the arrival order column 301a, the reference instruction group start address column 301b, the continuous area start address column 301c, the transfer remaining size column 301d, and the transfer status column 301e are the arrival order column 201a, reference instruction group start address in FIG. Since this is the same as the column 201b, the continuous area top address column 201c, the remaining transfer size column 201d, and the transfer status column 201e, description thereof will be omitted.
  • the access master number column 301f stores the access master number Mn given from the process switching unit 341.
  • FIG. 30 is a schematic diagram showing the progress address management information 303 stored in the memory 347b of the priority determination unit 347.
  • the progress address management information has an access master number column 303a and a progress address column 303b.
  • the access master number column 303a stores the access master number Mn given from the process switching unit 341.
  • the progress address column 303b stores the progress address A3 given from the process switching unit 341.
  • the priorities of the plurality of transfer reservation information input from the plurality of access masters 1 connected to the cache memory controller 300 are determined, and the main memory 10 determines the priority of the access master 1 according to the progress of the program.
  • the main memory 10 determines the priority of the access master 1 according to the progress of the program.
  • the data area on the main memory 10 is designated as the continuous area in which the data to be transferred indicated by the transfer reservation information is stored.
  • the continuous area in which data to be transferred is stored may be an instruction area on the main memory 10.
  • the start address PROC of the instruction group referring to the continuous area storing the data to be transferred, designated by the transfer reservation information is the instruction of the continuous area belonging to the instruction area on the main memory 10 to be transferred. May be the address of the instruction immediately before execution. Thereby, for example, even when the instruction executed by the access master 1 is a branch instruction, the branch destination instruction group can be transferred to the cache memory 110 before they are executed, thereby preventing a decrease in the operating speed of the access master 1. can do.
  • the process switching units 141 and 341 described above have analyzed the instruction command C1 from the connected access master 1 to determine whether it is a read or write, and switched the process.
  • the present invention is not limited to this.
  • the instruction command C1 input from the access master 1 is either read or write, and the addresses of the memories 247a and 347a of the priority determination units 247 and 347 are attached to the instruction command C1.
  • the process switching units 141 and 341 may switch the process by decoding the input address.
  • the process switching units 141 and 341 It can be determined that this is transfer reservation information.
  • a general-purpose bus such as AMBA AXI (Advanced Extensible Interface) is used for connection between the access master 1 and the cache memory controllers 100 to 300, for example, as hardware for the access master 1 and for use with the access master 1. Therefore, the versatility of the cache memory controllers 100 to 300 can be improved.
  • the hit detection result R2 is a cache miss
  • the data at the address is transferred from the main memory 10 to the cache memory 110, and the reservation indicating the cache line of the storage destination is stored.
  • the area information I1 is given to the release processing unit 144, but the present invention is not limited to this.
  • the reserved area information I1 indicating the storage destination cache line may be given to the release processing unit 144.
  • the release processing unit 144 receives the reserved area information I1
  • the access master 1 does not access the access flag Fa of the cache line indicated by the reserved area information I1 stored in the tag memory 121 “invalid.
  • the reserved area access flag Fra is set so as to indicate that the access flag Fa has never been valid.
  • 1 access master 10 main memory, 100, 200, 300 cache memory controller, 110 cache memory, 120 memory management unit, 130 hit detection unit, 140, 240, 340 data processing unit, 141, 341 processing switching unit, 142 request processing Sections, 143, 243 reservation processing section, 144 release processing section, 145 cache memory access arbitration section, 146 main memory access arbitration section, 247, 347 priority determination section, 248 access management section.

Landscapes

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Abstract

　第１のプログラムを格納する命令領域及び第１のプログラムに含まれる特定の命令で利用されるデータを格納するデータ領域を有するメインメモリ（１０）と、第１のプログラムに含まれている命令を実行するアクセスマスタ（１）と、に接続されたキャッシュメモリコントローラ（１００）であって、メインメモリ（１０）の一部のデータを格納するキャッシュメモリ（１１０）と、特定の命令の先頭アドレスを含む転送予約情報に従って、アクセスマスタ（１）が特定の命令を実行する前に、アクセスマスタ（１）で実行中の命令のアドレスから特定の命令の先頭アドレスまでの残りの命令ステップ数に基づいてアクセス間隔を算出し、このアクセス間隔で、特定の命令で利用されるデータをメインメモリ（１０）からキャッシュメモリ（１１０）に転送するデータ処理部（１４０）とを備える。

Description

キャッシュメモリコントローラ及びキャッシュメモリコントロール方法
　本発明は、キャッシュメモリコントローラ及びキャッシュメモリコントロール方法に関する。
　近年、機器で扱うコンピュータプログラム及び映像等のデータ量が増大しており、機器に搭載されるハードディスク及びメインメモリも大容量化している。メインメモリは、命令領域とデータ領域に分けられる。命令領域には、プログラム等の命令が格納され、データ領域には、それらの命令が処理に使用する映像等のデータが格納される。メインメモリの動作周波数は、ＣＰＵ等のアクセスマスタの動作周波数に比べて低速なため、一般的に、高速にアクセス可能なキャッシュメモリが用いられる。アクセスマスタは、キャッシュメモリにアクセスすることで、より高速なデータのリード及びライトが可能となる。
　しかしながら、キャッシュメモリは、単位面積当たりの容量が小さく、高価なため、多くの場合、メインメモリ全体をキャッシュメモリに置き換えることは困難である。このため、メインメモリのデータの一部をキャッシュメモリに転送する方法が取られる。メインメモリからキャッシュメモリへの転送は、キャッシュメモリの管理単位であるキャッシュライン単位で行われる。アクセスマスタが高速にデータのリード及びライトを行うことができるようになるのは、キャッシュメモリに必要なデータが格納されており、かつ、確実にアクセスできる場合である。この場合をキャッシュヒットという。
　これに対して、アクセスマスタがアクセスした際に、アクセス要求されたアドレスのデータがキャッシュメモリに格納されていない場合をキャッシュミスという。この場合、アクセス要求されたデータをメインメモリからキャッシュメモリへ転送する必要がある。これによって、プログラムの待ち時間の発生による低速化、及び、消費電力の増大が発生する。そのため、アクセスマスタが必要とするデータを予めメインメモリから先読みして、キャッシュメモリに転送しておくことで、確実にデータにアクセスできる確率（キャッシュヒット率）を向上させることが望まれる。
　特許文献１には、データの先読み手法として、アクセスマスタからの命令をバッファに格納し、過去の割込み命令履歴を基にデータを先読みしてキャッシュメモリに格納する情報処理装置が記載されている。これにより、アクセスマスタが過去に実行した割込み命令を再度実行する場合には、キャッシュヒットとなり、割込みルーチンへの分岐を高速化すること、及び、割込みルーチン又はサブルーチンからの復帰を高速化することができる。
特許第４７３９３８０号公報
　しかしながら、特許文献１に記載された情報処理装置では、先読みできるデータは過去に実行した履歴のある割り込み命令のみである。そのため、アクセスマスタが未だ実行していない割り込み命令、及び、過去に実行した際とは異なる分岐先となったデータを先読みすることはできない。このため、キャッシュミスが発生する問題がある。
　そこで、本発明は、アクセスマスタがアクセスしたことのない命令及びデータに対しても確実にキャッシュヒットできるようにすることを目的とする。
　本発明の一態様に係るキャッシュメモリコントローラは、第１のプログラムを格納する命令領域及び当該第１のプログラムに含まれる特定の命令で利用されるデータを格納するデータ領域を有するメインメモリと、前記第１のプログラムに含まれている命令を実行するアクセスマスタと、に接続されたキャッシュメモリコントローラであって、前記メインメモリの一部のデータを格納するキャッシュメモリと、前記特定の命令の先頭アドレスを含む転送予約情報に従って、前記アクセスマスタが前記特定の命令を実行する前に、前記アクセスマスタで実行中の命令のアドレスから前記特定の命令の先頭アドレスまでの残りの命令ステップ数に基づいてアクセス間隔を算出し、前記アクセス間隔で、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送するデータ処理部と、を備えることを特徴とする。
　本発明の一態様に係るキャッシュメモリコントロール方法は、第１のプログラムを格納する命令領域及び当該第１のプログラムに含まれる特定の命令で利用されるデータを格納するデータ領域を有するメインメモリから、前記第１のプログラムに含まれている命令を実行するアクセスマスタに、キャッシュメモリを用いて前記特定の命令で利用されるデータを提供するキャッシュメモリコントロール方法であって、前記特定の命令の先頭アドレスを含む転送予約情報に従って、前記アクセスマスタが前記特定の命令を実行する前に、前記アクセスマスタで実行中の命令のアドレスから前記特定の命令の先頭アドレスまでの残りの命令ステップ数に基づいてアクセス間隔を算出し、前記アクセス間隔で、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送する転送過程と、前記アクセスマスタが前記特定の命令を実行する際に、前記キャッシュメモリから前記特定の命令で利用されるデータを前記アクセスマスタに提供する提供過程と、を有することを特徴とする。
　本発明の一態様によれば、アクセスマスタがアクセスしたことのない命令及びデータに対しても確実にキャッシュヒットできるようになる。
実施の形態１に係るキャッシュメモリコントローラの構成を概略的に示すブロック図である。 実施の形態１に係るキャッシュメモリコントローラを動作させるための転送予約関数を示す概略図である。 実施の形態１における、第２のプログラムに転送予約関数を適用した例を示す概略図である。 実施の形態１における、第２のプログラムを第１のプログラムにコンパイルする処理を示すフローチャートである。 実施の形態１における、コンパイルへの入力と出力との関係を示す概略図である。 実施の形態１における、第２のプログラムをコンパイラがコンパイルすることで生成された第１のプログラムの一例を示す概略図である。 実施の形態１における、第１のプログラムのメインメモリへの配置例を示す概略図である。 実施の形態１における、データ処理部の処理切換部が行う処理を示すフローチャートである。 実施の形態１における処理切換部での処理のタイミングチャートの一例を示す概略図である。 実施の形態１における、データ処理部の要求処理部が行う処理を示すフローチャートである。 実施の形態１における、データ処理部の予約処理部が行う処理を示すフローチャートである。 （ａ）～（ｃ）は、実施の形態１における、予約処理部によるデータ転送の推移を示す概略図である。 実施の形態１における、予約処理部が行う処理のタイミングチャートの一例を示す概略図である。 実施の形態１における、データ処理部の開放処理部が行う処理を示すフローチャートである。 実施の形態１における、第２のプログラムの変形例を示す概略図である。 実施の形態２に係るキャッシュメモリコントローラの構成を概略的に示すブロック図である。 実施の形態２における、予約処理部が記憶するテーブルである。 実施の形態２における、アクセス管理情報の一例を示す概略図である。 実施の形態２における、データ処理部の優先度決定部が行う処理を示すフローチャートである。 実施の形態２における、データ処理部の優先度決定部が優先度を決定する、第１のプログラムに含まれる２つの転送予約情報の第１の例を示す図である。 実施の形態２における、データ処理部の優先度決定部が優先度を決定する、第１のプログラムに含まれる２つの転送予約情報の第２の例を示す図である。 実施の形態２における、データ処理部の優先度決定部が優先度を決定する、第１のプログラムに含まれる２つの転送予約情報の第３の例を示す図である。 実施の形態２における、データ処理部の優先度決定部が優先度を決定する、第１のプログラムに含まれる２つの転送予約情報の第４の例を示す図である。 実施の形態２における、データ処理部の優先度決定部が優先度を決定する、第１のプログラムに含まれる２つの転送予約情報の第５の例を示す図である。 実施の形態２における、データ処理部の優先度決定部での処理のタイミングチャートの一例を示す概略図である。 実施の形態２における、データ処理部の予約処理部が行う処理を示すフローチャートである。 実施の形態２における、データ処理部の優先度決定部での処理のタイミングチャートの一例を示す概略図である。 実施の形態２に係るキャッシュメモリコントローラの変形例を概略的に示すブロック図である。 実施の形態２における、転送予約管理情報の変形例を示す概略図である。 実施の形態２における、進行アドレス管理情報の一例を示す概略図である。
実施の形態１．
　図１は、実施の形態１に係るキャッシュメモリコントローラ１００の構成を概略的に示すブロック図である。キャッシュメモリコントローラ１００は、キャッシュメモリ１１０と、メモリ管理部１２０と、ヒット検出部１３０と、データ処理部１４０とを備える。
　図１では、アクセスマスタ１と、キャッシュメモリコントローラ１００と、メインメモリ１０との接続関係が簡単に示されている。キャッシュメモリコントローラ１００は、アクセスマスタ１からの命令コマンドＣ１に基づき、後述するキャッシュメモリ１１０又はメインメモリ１０に格納されたデータへのアクセスを行う。ここで、命令コマンドＣ１は、アクセスマスタ１からの、メインメモリ１０上のアドレスへのアクセス要求である。例えば、命令コマンドＣ１がリード要求であれば、アクセスマスタ１から命令コマンドＣ１と、メインメモリ１０上のアドレスを示す命令アドレスＡ１がキャッシュメモリコントローラ１００に入力される。そして、キャッシュメモリコントローラ１００は、命令コマンドＣ１及び命令アドレスＡ１に対応するリードデータＤ１をアクセスマスタ１に出力する。
　なお、図１は、アクセスマスタ１が１つで構成されるキャッシュメモリコントローラ１００を表しているが、複数のアクセスマスタ１がキャッシュメモリコントローラ１００を共有しても良い。また、アクセスマスタ１は、例えばＣＰＵ等の制御部で構成され、メインメモリ１０に格納されたコンピュータプログラム（第１のプログラム）のプロセスに従って命令を実行する。
　メインメモリ１０は、命令領域とデータ領域とを備える。命令領域にはアクセスマスタ１が実行する命令が格納され、データ領域にはアクセスマスタ１が処理に利用するデータが格納される。例えば、本実施の形態においては、命令領域には、第１のプログラムが格納され、データ領域には、第１のプログラムに含まれている命令で利用されるデータが格納される。
　キャッシュメモリ１１０は、メインメモリ１０に格納されているデータの一部を格納する。キャッシュメモリ１１０は、例えばＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のような半導体メモリで構成され、メインメモリ１０よりも高速にデータのアクセスができる。例えば、キャッシュメモリ１１０は、６４バイト毎に分割され、この分割された単位をキャッシュラインと呼ぶ。そして、キャッシュラインには、メインメモリ１０の、連続した６４バイトのデータが格納される。
　メモリ管理部１２０は、キャッシュメモリ１１０の管理を行う。例えば、メモリ管理部１２０は、管理情報記憶部としてのタグメモリ１２１を備え、このタグメモリ１２１を用いて、キャッシュメモリ１１０の管理を行う。
　タグメモリ１２１は、キャッシュメモリ１１０の各キャッシュラインに格納されたデータの、メインメモリ１０におけるアドレス情報Ｔａと、各キャッシュラインにデータが存在するかどうかを示すステータス識別情報であるステータスフラグＦｓと、各キャッシュラインにアクセスマスタ１がアクセスしたかどうかを示すアクセス識別情報であるアクセスフラグＦａとを管理情報として記憶する。
　ステータスフラグＦｓは、キャッシュメモリ１１０の各キャッシュラインにデータが存在する場合に「有効」、データが存在しない場合に「無効」を示す。
　アクセスフラグＦａは、キャッシュメモリ１１０の各キャッシュラインにアクセスマスタ１がアクセスした場合に「有効」、アクセスマスタ１がアクセスしていない場合に「無効」を示す。メモリ管理部１２０は、例えば、所定の滞留時間にアクセスされたかを調べるＬＲＵ（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ）方式に基づき、所定のタイミングで、例えば、タイマー（図示せず）で予め定められた時間の経過が計測されたタイミングで、アクセスフラグＦａをリセットする。これにより、メモリ管理部１２０は、最近アクセスされていないキャッシュラインを求めることができる。
　ヒット検出部１３０は、アクセス要求される、メインメモリ１０上のアドレスのデータがキャッシュメモリ１１０に格納されているかどうかを判断する。そして、ヒット検出部１３０は、そのようなデータがキャッシュメモリ１１０に格納されている場合にはキャッシュヒットを、そのようなデータがキャッシュメモリ１１０に格納されていない場合にはキャッシュミスを示すヒット検出結果をデータ処理部１４０に与える。ヒット検出部１３０は、タグメモリ１２１内のステータスフラグＦｓが「有効」を示すキャッシュラインのアドレス情報Ｔａを参照することで、そのようなデータがキャッシュメモリ１１０に格納されているかどうかを判断する。アクセス要求されたアドレスと一致するアドレス情報Ｔａがメモリ管理部１２０上に格納されている場合はキャッシュヒットとなり、そのようなアドレス情報Ｔａが格納されていない場合はキャッシュミスとなる。
　データ処理部１４０は、メインメモリ１０に記憶されているデータをキャッシュメモリ１１０に転送する。例えば、本実施の形態においては、データ処理部１４０は、特定の命令で利用されるデータがメインメモリ１０に記憶されているアドレスを含む転送予約情報に従って、アクセスマスタ１が第１のプログラムに含まれているこの特定の命令を実行する前に、この特定の命令で利用されるデータをメインメモリ１０からキャッシュメモリ１１０に転送する。また、データ処理部１４０は、アクセスマスタ１からの要求に応じて、キャッシュメモリ１１０又はメインメモリ１０からデータを読み出す。さらに、データ処理部１４０は、アクセスマスタ１からの要求に応じて、キャッシュメモリ１１０又はメインメモリ１０にデータを書き込む。データ処理部１４０は、処理切換部１４１と、要求処理部１４２と、予約処理部１４３と、開放処理部１４４と、キャッシュメモリアクセス調停部１４５と、メインメモリアクセス調停部１４６とを備える。
　処理切換部１４１は、アクセスマスタ１からの命令コマンドＣ１を解析し、データの出力先を要求処理部１４２及び予約処理部１４３の間で切り換える。例えば、命令コマンドＣ１がリード又はライトを示す場合は、処理切換部１４１は、命令コマンドＣ１を要求コマンドＣ２として、また、命令アドレスＡ１を要求アドレスＡ２として、それぞれを要求処理部１４２に与える。さらに、処理切換部１４１は、命令コマンドＣ１がリードを示す場合には、その命令アドレスＡ１を進行アドレスＡ３として、メモリ（進行アドレス記憶部）１４１ａに記憶させる。ここで、進行アドレスＡ３は、アクセスマスタ１が実行中のアドレスを示す。一方、命令コマンドＣ１がデータ転送の予約を表す転送予約情報を示す場合は、処理切換部１４１は、命令コマンドＣ１を転送予約コマンドＣ３として、メモリ１４１ａに記憶されている進行アドレスＡ３とともに、予約処理部１４３に与える。
　要求処理部１４２は、処理切換部１４１から入力される要求コマンドＣ２及び要求アドレスＡ２と、ヒット検出部１３０から入力されるヒット検出結果Ｒ１とに応じて、キャッシュメモリ１１０又はメインメモリ１０上のデータをリード又はライトする。例えば、要求処理部１４２は、処理切換部１４１から要求アドレスＡ２を受け取ると、その要求アドレスＡ２をヒット検出部１３０に与える。そして、要求処理部１４２は、その応答として、ヒット検出部１３０から、要求アドレスＡ２のヒット検出結果Ｒ１を取得する。処理切換部１４１から入力される要求コマンドＣ２がリードを示す場合、要求処理部１４２は、キャッシュメモリ１１０又はメインメモリ１０からリードしたリードデータＤ１をアクセスマスタ１へ出力する。
　なお、要求処理部１４２とキャッシュメモリアクセス調停部１４５との間の情報の受け渡しは、信号Ｓ１を介して行われる。また、要求処理部１４２とメインメモリアクセス調停部１４６との間の情報の受け渡しは、信号Ｓ４を介して行われる。
　予約処理部１４３は、処理切換部１４１から入力される進行アドレスＡ３及び転送予約コマンドＣ３と、ヒット検出部１３０から入力されるヒット検出結果Ｒ２とに応じて、メインメモリ１０からキャッシュメモリ１１０へのデータの転送を行う。例えば、予約処理部１４３は、処理切換部１４１から転送予約コマンドＣ３を受け取ると、転送を行うデータがメインメモリ１０に格納されているアドレス（転送予約アドレス）を特定し、特定されたアドレスＡ４をヒット検出部１３０に与える。そして、予約処理部１４３は、その応答として、ヒット検出部１３０から、アドレスＡ４のヒット検出結果Ｒ２を取得する。そして、予約処理部１４３は、ヒット検出結果Ｒ２がキャッシュミスである場合には、そのアドレスのデータをメインメモリ１０からキャッシュメモリ１１０に転送する。また、予約処理部１４３は、転送予約コマンドＣ３に基づいて転送を開始すると、格納先のキャッシュラインを示す予約領域情報Ｉ１を開放処理部１４４に与える。
　なお、予約処理部１４３とキャッシュメモリアクセス調停部１４５との間の情報の受け渡しは、信号Ｓ２を介して行われる。また、予約処理部１４３とメインメモリアクセス調停部１４６との間の情報の受け渡しは、信号Ｓ５を介して行われる。
　開放処理部１４４は、メモリ管理部１２０を介して、キャッシュメモリ１１０の空き容量が少なくなったと判断した場合に、開放するキャッシュラインを選択する。例えば、開放処理部１４４は、メモリ管理部１２０のタグメモリ１２１のステータスフラグＦｓを監視し、「無効」を示すステータスフラグＦｓが、例えばＴ個のような予め定められた個数（閾値）以下となった場合に、キャッシュメモリ１１０の空き容量が少なくなったと判断する。ここで、開放処理部１４４は、タグメモリ１２１のアクセスフラグＦａと、予約処理部１４３からの予約領域情報Ｉ１とに基づいて、開放されるキャッシュラインを選択する。開放処理部１４４は、開放するキャッシュラインを選択すると、選択されたキャッシュラインのデータをメインメモリ１０へ書き戻すことを示す開放情報を、キャッシュメモリアクセス調停部１４５に与える。
　開放処理部１４４は、開放されるキャッシュラインを選択する際には、予約処理部１４３からの予約領域情報Ｉ１を参照する。例えば、開放処理部１４４は、予約領域情報Ｉ１に基づき、予約処理部１４３によりデータが格納されたキャッシュラインのアクセスフラグＦａを監視し、アクセスマスタ１が１回以上それらのキャッシュラインに格納されたデータにアクセスし、アクセスフラグＦａが有効となったかどうかを、予約領域アクセスフラグＦｒａとして、メモリ（アクセス履歴情報記憶部）１４４ａに記録する。アクセスマスタ１がそれらのキャッシュラインのデータに１回もアクセスしていない場合、開放処理部１４４は、そのキャッシュラインを開放の対象としない。なお、開放処理部１４４は、キャッシュラインが開放されると、その予約領域アクセスフラグＦｒａをリセットする。
　なお、開放処理部１４４とキャッシュメモリアクセス調停部１４５との間の情報の受け渡しは、信号Ｓ３を介して行われる。また、開放処理部１４４とメインメモリアクセス調停部１４６との間の情報の受け渡しは、信号Ｓ６を介して行われる。
　キャッシュメモリアクセス調停部１４５は、予め定められた優先順位に基づき、要求処理部１４２と、予約処理部１４３と、開放処理部１４４とから入力される信号Ｓ１～Ｓ３に基づいて、キャッシュメモリ１１０へアクセスする順番を調停する。そして、キャッシュメモリアクセス調停部１４５は、調停された順番に従って、信号Ｓ１～Ｓ３をキャッシュメモリ１１０に与える。例えば、その優先順位は、高いものから順に、要求処理部１４２、開放処理部１４４及び予約処理部１４３であるものとする。
　従って、キャッシュメモリアクセス調停部１４５に対して、要求処理部１４２、予約処理部１４３及び開放処理部１４４のいずれか２つ以上から同時に信号が入力された場合、優先順位の低い方の信号に基づくキャッシュメモリ１１０へのアクセスは停止され、優先順位の高い方の信号に基づくキャッシュメモリ１１０へのアクセスが最優先に行われる。同時に入力された信号のうち、優先順位の低い方の信号に基づくアクセスは、優先順位の高い方の信号に基づくアクセスが終了次第、開始される。
　メインメモリアクセス調停部１４６は、予め定められた優先順位に基づき、要求処理部１４２と、予約処理部１４３と、開放処理部１４４とから入力される信号Ｓ４～Ｓ６に基づいて、メインメモリ１０へアクセスする順番を調停する。例えば、その優先順位は、キャッシュメモリアクセス調停部１４５の順位と同様に、高いものから順に、要求処理部１４２、開放処理部１４４及び予約処理部１４３であるものとする。
　従って、メインメモリアクセス調停部１４６に対して、要求処理部１４２、予約処理部１４３及び開放処理部１４４のいずれか２つ以上から同時に信号が入力された場合、優先順位の低い方の信号に基づくメインメモリ１０へのアクセスは停止され、優先順位の高い方の信号に基づくメインメモリ１０へのアクセスが最優先に行われる。同時に入力された信号のうち、優先順位の低い方の信号に基づくアクセスは、優先順位の高い方の信号に基づくアクセスが終了次第、開始される。
　このとき、要求処理部１４２及び予約処理部１４３から同時に同じアドレスのデータに対してアクセスが要求された場合において、そのアドレスのデータがキャッシュメモリ１１０上に格納されていないときには、メインメモリアクセス調停部１４６は、要求処理部１４２からのアクセス要求のみを有効とする。メインメモリアクセス調停部１４６は、予約処理部１４３へは、そのアドレスのデータの転送が完了したことを示す予約転送完了フラグＦｔｆを出力する。
　図２は、キャッシュメモリコントローラ１００を動作させるための転送予約関数１６０を示す概略図である。転送予約関数１６０は、特定のデータをメインメモリ１０からキャッシュメモリ１１０に転送する転送予約命令を示すコードである。図２に示されているように、転送予約関数１６０は、この関数実行後にアクセスマスタ１が参照する連続領域の先頭アドレスＭＭ＿ＡＤＤＲと、この連続領域のサイズＨ＊Ｖと、この連続領域を参照する命令群である関数の先頭アドレスＰＲＯＣとを定義する。連続領域は、メインメモリ１０上の命令領域又はデータ領域のアドレスが連続した一部の領域である。なお、本実施の形態においては、先頭アドレスＭＭ＿ＡＤＤＲ、サイズＨ＊Ｖ及び先頭アドレスＰＲＯＣが転送予約情報である。
　アクセスマスタ１は、例えばアセンブリ言語等、アクセスマスタ１が実行できる形式で記述された第１のプログラムを実行する。一方、図２に示されている転送予約関数１６０は、例えばＣ言語といった高級言語で、アクセスマスタ１が実行できない形式で記述された第２のプログラムに含まれている。第１のプログラムは、第２のプログラムをコンパイルすることで生成される。
　図３は、第２のプログラムに、図２に示されている転送予約関数１６０を適用した例を示す概略図である。図３に示されている第２のプログラム１７０は、アクセスマスタ１がメインメモリ１０上の連続領域に配置されたデータを参照する命令で構成される関数１７３と、別の連続領域に配置されたデータを参照する命令で構成される関数１７４とを含む。プログラム１７０では、関数１７３及び１７４の実行前に、転送予約関数１７１及び転送予約関数１７２が処理される。
　第２のプログラムは、アクセスマスタ１が連続領域のデータを参照する処理を行う前に、転送予約関数１６０が処理されるように記述されているため、確実にキャッシュヒットしたい連続領域のデータをメインメモリ１０からキャッシュメモリ１１０へ転送するためのコマンドを、アクセスマスタ１が実行可能な形式で第１のプログラムに挿入することができる。
　図４は、図３に示されている第２のプログラム１７０を第１のプログラムにコンパイル（変換）する処理を示すフローチャートである。図４に示されているフローは、図５に示されているように、第２のプログラムがコンパイラＣｇｃに入力されることで実行される。コンパイラＣｇｃは、一般に使用される仕様に従い、図２に示されている転送予約関数１６０をコンパイルする機能を備えているプログラム変換部である。また、第２のプログラム１７０は、図示しない記憶部に記憶されているものとする。
　コンパイラＣｇｃは、コンパイルを開始すると、第２のプログラム中のコンパイル対象となっているソースコードが、図２に示されている転送予約関数１６０かどうかを判定する（ステップＳ１０）。そして、ソースコードが転送予約関数１６０である場合（Ｓ１０：Ｙｅｓ）には、処理はステップＳ１１に進み、ソースコードが転送予約関数１６０ではない場合（Ｓ１０：Ｎｏ）には、処理はステップＳ１２に進む。
　ステップＳ１１では、コンパイラＣｇｃは、ソースコードを第１のプログラムに対応したコマンドにコンパイルする。一方、ステップＳ１２では、コンパイラＣｇｃは、ソースコードを、一般に使用される仕様に従ってコンパイルする。
　そして、コンパイラＣｇｃは、コンパイル対象となっているソースコードが、第２のプログラムの終端かどうかを判定する（Ｓ１３）。ソースコードが終端ではない場合（Ｓ１３：Ｎｏ）には、コンパイラＣｇｃは、コンパイル対象を次のソースコードに更新して、ステップＳ１０に処理を進める。ソースコードが終端である場合（Ｓ１３：Ｙｅｓ）には、コンパイラＣｇｃは、フローを終了する。
　図６は、図３に示されている第２のプログラム１７０をコンパイラＣｇｃがコンパイルした第１のプログラムの一例を示す概略図である。図６に示されている第１のプログラム１８０は、左列にアドレス、右列に命令語が１６進数で表記される。命令の形式は、コンパイラＣｇｃに依存するので、ここでは、命令語形式に関する説明を省略し、各命令が示す動作について説明する。
　図６に示されている命令１８１ａ～１８１ｃは、図３に示されている転送予約関数１７１を基に生成される転送予約命令である。命令１８１ａは、図３に示されている転送予約関数１７１に記述された連続領域の先頭アドレスＭＭ＿ＡＤＤＲ１を処理切換部１４１へ通知する命令である。命令１８１ｂは、図３に示されている転送予約関数１７１に記述された連続領域のサイズＨ１＊Ｖ１を処理切換部１４１へ通知する命令である。命令１８１ｃは、図３に示されている転送予約関数１７１に記述された先頭アドレスＰＲＯＣ１を処理切換部１４１へ通知する命令である。また、命令１８２ａ～１８２ｃは、図３における転送予約関数１７２を基に生成される転送予約命令である。命令１８２ａは、図３に示されている転送予約関数１７２に記述された連続領域の先頭アドレスＭＭ＿ＡＤＤＲ２を処理切換部１４１へ通知する命令である。命令１８２ｂは、図３に示されている転送予約関数１７２に記述された連続領域のサイズＨ２＊Ｖ２を処理切換部１４１へ通知する命令である。命令１８２ｃは、図３に示されている転送予約関数１７２に記述された先頭アドレスＰＲＯＣ２を処理切換部１４１へ通知する命令である。
　図６に示されているように、第１のプログラム１８０では、転送予約命令１８１ａ～１８１ｃ、１８２ａ～１８２ｃが、メインメモリ１０のデータを利用して行われる処理Ｐ１、Ｐ２を実行する命令群１８３１、1８３２、１８３３、・・・、１８４１、１８４２、１８４３、・・・、よりも先に記載されているため、アクセスマスタ１は、これらの命令群よりも先に、転送予約命令１８１ａ～１８１ｃ、１８２ａ～１８２ｃを実行する。このため、アクセスマスタ１は、これらの命令群を実行する前に、転送予約命令１８１ａ～１８１ｃ、１８２ａ～１８２ｃに従って、転送予約情報を示す命令コマンドＣ１を処理切換部１４１に送ることができる。これにより、アクセスマスタ１がこれらの命令群を実行する前に、これらの命令群で利用されるデータがメインメモリ１０からキャッシュメモリ１１０に転送される。
　図７は、図６に示されている第１のプログラム１８０のメインメモリ１０への配置例を示す概略図である。図７において、図６に示されている第１のプログラム１８０は、メインメモリ１０上の命令領域１９０に格納される。特に、図３に示されている転送予約関数１７１をコンパイルした命令１８１ａ～１８１ｃは、領域１９１ｐに配置され、図３に示されている転送予約関数１７２をコンパイルした命令１８２ａ～１８２ｃは、領域１９２ｐに配置される。
　アクセスマスタ１が領域１９１ｐに配置された命令１８１ａ（図６参照）を実行することにより、図３に示されている関数１７３にて参照される連続領域１９７ｄの先頭アドレスが予約処理部１４３に通知される。続いて、アクセスマスタ１が領域１９１ｐに配置された命令１８１ｂ（図６参照）を実行することにより、連続領域１９７ｄのサイズが予約処理部１４３に通知される。さらに、アクセスマスタ１が領域１９１ｐに配置された命令１８１ｃ（図６参照）を実行することにより、図３に示されている関数１７３に対応するコマンドが格納された領域１９３ｐの先頭アドレスが予約処理部１４３に通知される。
　同様に、アクセスマスタ１が領域１９２ｐに配置された命令１８２ａ～１８２ｃ（図６参照）を実行することにより、図３に示されている関数１７４にて参照される連続領域１９８ｄの先頭アドレス及びサイズと、図３に示されている関数１７４に対応するコマンドが格納された領域１９４ｐの先頭アドレスとが予約処理部１４３に通知される。
　次に、キャッシュメモリコントローラ１００での処理の流れについて、フローチャートを用いて説明する。
　図８は、データ処理部１４０の処理切換部１４１が行う処理を示すフローチャートである。処理切換部１４１は、アクセスマスタ１から命令コマンドＣ１と命令アドレスＡ１とが入力されると処理を開始する。
　まず、処理切換部１４１は、入力された命令アドレスＡ１が、図７に示されている命令領域１９０に含まれるアドレスであるかどうかを判定する（Ｓ２０）。命令アドレスＡ１が命令領域１９０のアドレスである場合（Ｓ２０：Ｙｅｓ）には、処理はステップＳ２１に進み、命令アドレスＡ１が命令領域１９０のアドレスではない場合（Ｓ２０：Ｎｏ）には、処理はステップＳ２２に進む。
　ステップＳ２１では、処理切換部１４１は、入力された命令アドレスＡ１を進行アドレスＡ３としてメモリ１４１ａに記憶する。なお、既に進行アドレスＡ３が記憶されている場合には、処理切換部１４１はその値を更新する。一方、命令アドレスＡ１が命令領域１９０のアドレスではない場合には、進行アドレスＡ３は更新されない。
　ステップＳ２２では、処理切換部１４１は、メモリ１４１ａに記憶されている進行アドレスＡ３を予約処理部１４３に与える。
　次に、処理切換部１４１は、アクセスマスタ１から入力される命令コマンドＣ１が、リード及びライトの何れかであるか否かを判定する（Ｓ２３）。命令コマンドＣ１がリード及びライトの何れかである場合（Ｓ２３：Ｙｅｓ）には、処理はステップＳ２４に進み、命令コマンドＣ１がリード及びライトの何れでもない場合（Ｓ２３：Ｎｏ）には、処理はステップＳ２５に進む。
　ステップＳ２４では、処理切換部１４１は、入力された命令コマンドＣ１及び命令アドレスＡ１を、それぞれ要求コマンドＣ２及び要求アドレスＡ２として要求処理部１４２に与える。一方、ステップＳ２５では、処理切換部１４１は、命令コマンドＣ１を転送予約コマンドＣ３として予約処理部１４３に与える。転送予約コマンドＣ３は、例えば、図６に示されている命令１８１ａ～１８１ｃ及び命令１８２ａ～１８２ｃである。
　次に、処理切換部１４１は、データ処理部１４０に、アクセスマスタ１からの命令コマンドＣ１があるかどうか（未処理の命令コマンドＣ１があるかどうか）を判定する（Ｓ２６）。未処理の命令コマンドＣ１がある場合（Ｓ２６：Ｙｅｓ）には、処理はステップＳ２０に進み、未処理の命令コマンドＣ１がない場合（Ｓ２６：Ｎｏ）には、処理切換部１４１は、フローを終了する。
　図９は、処理切換部１４１での処理のタイミングチャートの一例を示す概略図である。図９では、アクセスマスタ１から処理切換部１４１に命令コマンドＣ１が入力されるタイミングと、要求処理部１４２へデータを出力するタイミングと、予約処理部１４３へデータを出力するタイミングとが示されている。
　処理切換部１４１は、時刻ｔ１０において、アクセスマスタ１からリード要求を示す命令コマンドＣ１と、プログラム領域を示す命令アドレスＡ１とが入力されると、時刻ｔ１１において、それぞれを要求コマンドＣ２及び要求アドレスＡ２として要求処理部１４２へ出力する。また、処理切換部１４１は、進行アドレスＡ３の値を、命令アドレスＡ２を示す値に更新し、予約処理部１４３に与える。
　次に、時刻ｔ１２において、処理切換部１４１は、アクセスマスタ１からライト要求を示す命令コマンドＣ１と、データ領域を示す命令アドレスＡ１とが入力されると、時刻ｔ１３において、それぞれを要求コマンドＣ２及び要求アドレスＡ２として要求処理部１４２に与える。また、命令アドレスＡ１がデータ領域を示すため、処理切換部１４１は、進行アドレスＡ３の値は更新せず、メモリ１４１ａに記録されている進行アドレスＡ３を予約処理部１４３に与える。
　時刻ｔ１３において、アクセスマスタ１からデータの転送予約を示す命令コマンドＣ１（ＴＲＩ）と、転送予約を示す命令アドレスＡ１（ＴＲＩＡ）とが入力されると、処理切換部１４１は、要求処理部１４２への出力は行わず、時刻ｔ１４において、メモリ１４１ａに記録されている進行アドレスＡ３を予約処理部１４３に与えるとともに、命令コマンドＣ１を転送予約コマンドＣ３として予約処理部１４３に与える。
　時刻ｔ１４において、アクセスマスタ１からリード要求を示す命令コマンドＣ１と、プログラム領域を示す命令アドレスＡ１とが入力されると、時刻ｔ１５において、それぞれを要求コマンドＣ２及び要求アドレスＡ２として要求処理部１４２に与える。また、処理切換部１４１は、進行アドレスＡ３の値を命令アドレスＡ１で示される値に更新し、予約処理部１４３に与える。
　以上のように、処理切換部１４１は、アクセスマスタ１から入力される命令コマンドＣ１及び命令アドレスＡ１に応じて、出力先を要求処理部１４２又は予約処理部１４３に切り換える。
　図１０は、データ処理部１４０の要求処理部１４２が行う処理を示すフローチャートである。要求処理部１４２は、処理切換部１４１からの要求コマンドＣ２及び要求アドレスＡ２と、ヒット検出部１３０からのキャッシュヒット又はキャッシュミスを示すヒット検出結果Ｒ１とが入力されると、処理を開始する。
　まず、要求処理部１４２は、ヒット検出部１３０からのヒット検出結果Ｒ１により、要求コマンドＣ２で要求されるデータがキャッシュメモリ１１０に存在するかを判定する（Ｓ３０）。要求コマンドＣ２で要求されるデータがキャッシュメモリ１１０に存在しない場合（Ｓ３０：Ｎｏ）、言い換えると、ヒット結果Ｒ１がキャッシュミスを示す場合には、処理はステップＳ３１に進む。一方、要求コマンドＣ２で要求されるデータがキャッシュメモリ１１０に存在する場合（Ｓ３０：Ｙｅｓ）、言い換えると、ヒット結果Ｒ１がキャッシュヒットを示す場合には、処理はステップＳ３２に進む。
　ステップＳ３１では、要求処理部１４２は、メインメモリ１０からキャッシュメモリ１１０へデータの転送を行うため、データの転送を行う命令をメインメモリアクセス調停部１４６に与える。この命令には、要求アドレスＡ２が含まれているものとする。そして、メインメモリアクセス調停部１４６は、要求アドレスＡ２で示されるアドレスに格納されているデータをメインメモリ１０からキャッシュメモリ１１０に転送する処理を行う。例えば、メインメモリアクセス調停部１４６は、要求アドレスＡ２で示されるアドレスに格納されているデータをメインメモリ１０から読み出し、このデータを要求処理部１４２に与える。要求処理部１４２は、与えられたデータをキャッシュメモリアクセス調停部１４５に与え、キャッシュメモリ１１０に書き込ませる。なお、キャッシュメモリ１１０にデータが書き込まれた場合には、メモリ管理部１２０は、タグメモリ１２１に書き込まれたデータのアドレスをアドレス情報Ｔａとして格納するとともに、対応するステータスフラグＦｓがデータが存在することを示すように更新する。
　ステップＳ３２では、要求処理部１４２は、キャッシュメモリ１１０へのアクセスを行う。要求コマンドＣ２がライト命令を示す場合、要求コマンドＣ２が示すデータをキャッシュラインにライトするため、要求処理部１４２は、キャッシュメモリアクセス調停部１４５へ要求コマンドＣ２と要求アドレスＡ２とを与える。一方、要求コマンドＣ２がリード命令を示す場合、要求コマンドＣ２が示すデータをキャッシュラインからリードするため、要求処理部１４２は、キャッシュメモリアクセス調停部１４５へリード対象の要求アドレスＡ２を与える。このようにして取得されたデータは、リードデータＤ１としてアクセスマスタ１に与えられる。また、キャッシュメモリ１１０にアクセスがあった場合には、メモリ管理部１２０は、タグメモリ１２１に格納されているアクセスフラグＦａがアクセスしたことを示すように更新する。
　ここで、要求コマンドＣ２がリード要求を示し、かつ、ヒット検出結果Ｒ１がキャッシュミスを示す場合、要求処理部１４２は、メインメモリアクセス調停部１４６を介して、メインメモリ１０から読み出されたデータを、キャッシュメモリアクセス調停部１４５を介してキャッシュメモリ１１０へ転送するとともに、リードデータとしてアクセスマスタ１に出力してもよい。この場合には、図１０のステップＳ３２の処理は行われない。但し、メモリ管理部１２０は、タグメモリ１２１に格納されているアクセスフラグＦａがアクセスしたことを示すように更新する。
　図１１は、データ処理部１４０の予約処理部１４３が行う処理を示すフローチャートである。予約処理部１４３は、処理切換部１４１から、進行アドレスＡ３、転送するデータが記憶されている連続領域の先頭アドレスＭＭ＿ＡＤＤＲ、転送するデータが記憶されている連続領域のサイズＨ＊Ｖ、及び、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスＰＲＯＣと、ヒット検出部１３０からキャッシュヒット又はキャッシュミスを示すヒット検出結果Ｒ２とが入力されると、処理を開始する。
　まず、予約処理部１４３は、メインメモリ１０へアクセスする間隔（以下、アクセス間隔Ｄａという）を算出する（Ｓ４０）。アクセス間隔Ｄａの算出には、進行アドレスＡ３から、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスＰＲＯＣまでの命令ステップ数Ｄｓが使用される。命令ステップ数Ｄｓは、下記の（１）式で示されているように、予約処理を開始した時点での命令アドレスである進行アドレスＡ３から、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスＰＲＯＣまでの差分で算出できる。
　Ｄｓ＝（命令群の先頭アドレスＰＲＯＣ）－（進行アドレスＡ３）　　　　　（１）
　そして、予約処理部１４３は、下記の（２）式で示されているように、処理切換部１４１から入力された転送するデータが記憶されている連続領域のサイズＨ＊Ｖのうち、転送が完了していない残りの連続領域のサイズＲｓで、命令ステップ数Ｄｓを割ることで、単位サイズ当たりの転送に要する命令ステップ数Ｄｓｐｕを算出することができる。予約処理部１４３は、この単位サイズ当たりの転送に要する命令ステップ数Ｄｓｐｕをアクセス間隔Ｄａとして使用する。
　Ｄｓｐｕ＝（命令ステップ数Ｄｓ）÷（残りの連続領域のサイズＲｓ）　　　　（２）
　次に、予約処理部１４３は、転送する連続領域のデータの内、次に転送する対象となるデータがキャッシュメモリ１１０に存在するか判定する（Ｓ４１）。ここで、次に転送する対象となるデータは、転送する連続領域のデータの内、次に転送する転送単位長のデータである。そして、次に転送する対象となるデータがキャッシュメモリ１１０に存在しない場合（Ｓ４１：Ｎｏ）、言い換えると、次に転送する対象となるデータのヒット検出結果Ｒ２が、キャッシュミスを示す場合には、メインメモリ１０からキャッシュメモリ１１０へそのデータを転送する必要があるため、予約処理部１４３は、ステップＳ４２に処理を進める。一方、次に転送する対象となるデータがキャッシュメモリ１１０に存在する場合（Ｓ４１：Ｙｅｓ）、言い換えると、次に転送する対象となるデータのヒット検出結果Ｒ２が、キャッシュヒットを示す場合には、メインメモリ１０からキャッシュメモリ１１０へそのデータを転送する必要がないため、予約処理部１４３は、そのデータを転送せずに、ステップＳ４３に処理を進める。
　ステップＳ４２では、予約処理部１４３は、ステップＳ４０で算出されたアクセス間隔Ｄａで、メインメモリ１０からキャッシュメモリ１１０へデータの転送を行う命令をメインメモリアクセス調停部１４６に与える。例えば、アクセス間隔Ｄａが「８」である場合には、進行アドレスＡ３が８ステップ分進むまでに、転送単位長のデータを転送する必要がある。このため、予約処理部１４３は、その８ステップの何れか、例えば、その８ステップの内の最初のステップで、メインメモリアクセス調停部１４６に転送命令を与える。このような転送命令を受けたメインメモリアクセス調停部１４６は、メインメモリ１０から、転送対象となるデータを読み出し、予約処理部１４３に与える。予約処理部１４３は、与えられたデータをキャッシュメモリアクセス調停部１４５に与えて、キャッシュメモリ１１０に書き込ませる。なお、キャッシュメモリ１１０にデータが書き込まれた場合には、メモリ管理部１２０は、タグメモリ１２１に書き込まれたデータのアドレスをアドレス情報Ｔａとして格納するとともに、対応するステータスフラグＦｓがデータが存在することを示すように更新する。
　次に、予約処理部１４３は、既に転送したデータの合計サイズを示す転送完了サイズを更新する（Ｓ４３）。
　次に、予約処理部１４３は、転送完了サイズが、処理切換部１４１から入力された、転送するデータが記憶されている連続領域のサイズＨ＊Ｖ以上かどうか判定する（Ｓ４４）。転送完了サイズが、転送するデータが記憶されている連続領域のサイズＨ＊Ｖ未満の場合（Ｓ４４：Ｎｏ）には、処理はステップＳ４５に進み、転送するデータが記憶されている連続領域のサイズＨ＊Ｖ以上の場合（Ｓ４４：Ｙｅｓ）には、フローを終了する。
　ステップＳ４５では、予約処理部１４３は、処理切換部１４１から更新された進行アドレスＡ３を取得したか否かを判断する。進行アドレスＡ３が取得された場合（Ｓ４５：Ｙｅｓ）には、処理はステップＳ４０に進み、進行アドレスＡ３が取得されていない場合（Ｓ４５：Ｎｏ）には、処理はステップＳ４１に進む。
　以上のように、予約処理部１４３は、転送予約コマンドＣ３に基づいて必要なデータをキャッシュメモリ１１０へ転送することで、アクセスマスタ１がアクセスしたことのないメインメモリ１０上の領域においても、キャッシュヒット率を確実に向上させることができる。
　図１２（ａ）～（ｃ）は、予約処理部１４３によるデータ転送の推移を示す概略図である。図１２（ａ）は、進行アドレスＡ３の推移を示し、図１２（ｂ）は、転送するデータが記憶されている連続領域の残りのサイズの推移を示し、図１２（ｃ）は、アクセスする間隔Ｄａの推移を示す。
　図１２（ｃ）に示されているように、時刻ｔ０におけるアクセス間隔Ｄａ０は、予約処理部１４３に転送予約コマンドＣ３が入力された時点で計算される。
　図１２（ａ）に示されているように、時刻ｔ１において、進行アドレスＡ３の値が更新されると、その時点で転送するデータが記憶されている連続領域の残りのサイズ（図１２（ｂ）参照）と、進行アドレスＡ３から連続領域を参照する命令群の先頭アドレスＰＲＯＣまでの残りのステップ数（図１２（ａ）参照）とから、予約処理部１４３は、アクセス間隔Ｄａ１を再度算出し（図１２（ｃ）参照）、メインメモリ１０へアクセスする間隔を調節する。
　このように、予約処理部１４３は、進行アドレスＡ３が更新されるとアクセス間隔Ｄａを再度計算し、そのアクセス間隔Ｄａで連続領域の転送を行う。そして、進行アドレスＡ３が、連続領域を参照する命令群の先頭アドレスＰＲＯＣになる時刻ｔｎまでに、転送するデータが記憶されている連続領域の残りのサイズが「０」、即ち、転送が完了するように転送処理を行う。時刻ｔｎにおいては、進行アドレスＡ３が連続領域を参照する命令群の先頭アドレスＰＲＯＣとなるため、アクセス間隔Ｄａｎは「０」となる。
　図１３は、予約処理部１４３が行う処理のタイミングチャートの一例を示す概略図である。図１３は、処理切換部１４１から進行アドレスＡ３及び転送するデータが記憶されている連続領域のサイズＨ＊Ｖが入力されるタイミングと、転送するデータが記憶されている連続領域のうち残りの連続領域のサイズが切り換わるタイミングと、アクセス間隔Ｄａを算出するタイミングと、メインメモリ１０へアクセスするタイミングとを示す。
　時刻ｔ０において、処理切換部１４１から進行アドレスＡ３及び転送予約コマンドＣ３が入力されると、予約処理部１４３は、アクセス間隔Ｄａ０を算出する。処理切換部１４１からの進行アドレスＡ３が更新される時刻ｔ１まで、予約処理部１４３は、算出されたアクセス間隔Ｄａ０で、メインメモリ１０へのアクセスを行う。
　時刻ｔ１において、処理切換部１４１から入力される進行アドレスＡ３が更新されると、予約処理部１４３は、アクセス間隔Ｄａ１を算出し、進行アドレスＡ３が更新される時刻ｔ２まで、算出されたアクセス間隔Ｄａ１で、メインメモリ１０へアクセスを行う。
　同様に、時刻ｔ２において、処理切換部１４１から入力される進行アドレスＡ３が更新されると、予約処理部１４３は、アクセス間隔Ｄａ２を算出し、進行アドレスＡ３が更新されるまで、算出されたアクセス間隔Ｄａ２で、メインメモリ１０へアクセスを行う。
　以降、予約処理部１４３は、処理切換部１４１から入力される進行アドレスＡ３が更新される度に算出されるアクセス間隔Ｄａでメインメモリ１０にアクセスし、進行アドレスＡ３が、転送予約コマンドＣ３で通知される連続領域を参照する命令群の先頭アドレスＰＲＯＣとなるまでに転送を完了する。
　上記のように、進行アドレスＡ３を参照してメインメモリ１０にアクセスする間隔を調節し、連続領域を参照する命令群が実行される前までに転送を完了することで、キャッシュメモリ１１０を効率良く使用できる。
　図１４は、データ処理部１４０の開放処理部１４４が行う処理を示すフローチャートである。開放処理部１４４は、メモリ管理部１２０のタグメモリ１２１において、無効（データが格納されていないこと）を示すステータスフラグＦｓが予め定められた個数、例えばＴ個以下かどうかを常時監視する。
　開放処理部１４４は、ステータスフラグＦｓがＴ個以下かどうかを判定する（Ｓ５０）。ステータスフラグＦｓがＴ個より多い場合（Ｓ５０：Ｎｏ）には、開放処理部１４４は待機し、メモリ管理部１２０のステータスフラグＦｓの監視を続行する。一方、ステータスフラグＦｓがＴ個以下である場合（Ｓ５０：Ｙｅｓ）には、処理はステップＳ５１に進む。
　ステップＳ５１では、開放処理部１４４は、キャッシュメモリ１１０上の各キャッシュラインのうち、開放の候補となるキャッシュラインを選択する。開放候補とするキャッシュラインを選択する方法としては、例えば、参照されていない時間が最も長いキャッシュラインを選択するＬＲＵ方式が適用される。
　そして、開放処理部１４４は、ステップＳ５１で選択されたキャッシュラインが開放の対象であるか否かを判定する（Ｓ５２）。キャッシュメモリ１１０の各キャッシュラインのうち、転送予約コマンドＣ３によって転送されたデータが格納され、かつ、アクセスマスタ１から１回もアクセスされていないキャッシュラインは、開放の対象とはならない。言い換えると、開放の対象となるのは、開放候補として選択されたキャッシュラインの内、要求コマンドＣ２によりキャッシュメモリ１１０に転送されたキャッシュラインと、開放候補として選択されたキャッシュラインの内、予約領域アクセスフラグＦｒａにより、アクセスフラグＦａが有効となったことがあると示されたキャッシュラインとである。そのため、開放処理部１４４は、予約処理部１４３からの予約領域情報Ｉ１に基づき、予約処理部１４３がデータを格納したキャッシュラインのアクセスフラグＦａを監視し、アクセスフラグＦａが１回以上有効となったかどうかを予約領域アクセスフラグＦｒａとしてメモリ１４４ａに記録する。
　そして、ステップＳ５１で選択されたキャッシュラインが開放の対象ではない場合（Ｓ５２：Ｎｏ）には、処理はステップＳ５１に進み、開放処理部１４４は、再度ＬＲＵ方式により、開放候補とするキャッシュラインを選択する。一方、ステップＳ５１で選択されたキャッシュラインが開放の対象である場合（Ｓ５２：Ｙｅｓ）には、処理はステップＳ５３に進む。
　ステップＳ５３では、開放処理部１４４は、開放の対象とされたキャッシュラインに格納されているデータを、メインメモリ１０に書き戻す命令をキャッシュメモリアクセス調停部１４５に与える（Ｓ５３）。このような命令を受けたキャッシュメモリアクセス調停部１４５は、開放の対象とされたキャッシュラインに格納されたデータを読み出し、このデータを開放処理部１４４に与える。開放処理部１４４は、そのデータをメインメモリアクセス調停部１４６に与えて、メインメモリ１０にそのデータを書き込ませる。
　キャッシュメモリ１１０からメインメモリ１０へキャッシュラインの書き戻しが完了すると、処理はステップＳ５０に進み、開放処理部１４４は、タグメモリ１２１のステータスフラグＦｓの監視を続行する。
　以上のように、転送予約コマンドＣ３によって転送されたデータが格納され、かつ、アクセスマスタ１がアクセスしたことのないキャッシュラインを開放の対象としないことで、アクセスマスタが参照するデータが確実にキャッシュメモリ１１０に格納される。
　以上に記載した実施の形態１においては、図３に示されているような第２のプログラム１７０に転送予約関数１７１、１７２を記述し、これらをコンパイラＣｇｃがコンパイルすることで生成された第１のプログラム１８０（図６参照）を使用して、キャッシュメモリコントローラ１００を動作させる例を説明したが、このような例に限定されるものではない。第１のプログラム中に転送予約コマンドが記述されていればよい。従って、図１５に示すような第２のプログラム２７０から、図６に示されている転送予約コマンド１８１ａ～１８１ｃ、１８２ａ～１８２ｃを有する第１のプログラム１８０を生成するコンパイラを使用してもよい。言い換えると、コンパイラは、第２のプログラムに含まれている、メインメモリ１０のデータ領域に格納されているデータを利用する命令を示すコードを解析することで、転送予約命令を生成すればよい。これにより、第２のプログラム２７０に転送予約関数１６０が意識的に記述されていないものであっても、適切な位置に確実に転送予約コマンドを記述でき、所望の目的を達成することができる。
　また、以上に記載した実施の形態１においては、アクセスマスタ１から転送予約コマンドが発行される例を説明したが、このような例に限定されるものではない。例えば、アクセスマスタ１が実行する第１のプログラムに転送予約命令が含まれていなくてもよい。このような場合には、予約処理部１４３が、キャッシュメモリ１１０内に格納されたメインメモリ１０上の所定のプログラム領域に格納されている第１のプログラムを解析し、後に実行される処理で参照されるデータをメインメモリ１０からキャッシュメモリ１１０へ転送する転送予約情報を生成すればよい。これにより、汎用的なコンパイラを使用して第２のプログラムから第１のプログラムを生成して、アクセスマスタ１が参照するデータを確実にキャッシュメモリ１１０に格納できる。
実施の形態２．
　実施の形態２を、図１６～図３０に基づいて説明する。
　図１６は、実施の形態２に係るキャッシュメモリコントローラ２００の構成を概略的に示すブロック図である。キャッシュメモリコントローラ２００は、キャッシュメモリ１１０と、メモリ管理部１２０と、ヒット検出部１３０と、データ処理部２４０とを備える。
　図１６では、アクセスマスタ１と、キャッシュメモリコントローラ２００と、メインメモリ１０との接続関係が簡単に示されている。
　メインメモリ１０は、バンクと呼ばれる、ある程度の容量ごとにまとめて管理される。バンク内は、命令領域とデータ領域とに分けられる。また、メインメモリ１０に対して、行（Ｒｏｗ）アドレスと、列（Ｃｏｌｕｍｎ）アドレスとを指定することにより、特定の連続領域にアクセスすることができる。
　キャッシュメモリ１１０、メモリ管理部１２０及びヒット検出部１３０の機能は、実施の形態１と同様であり、既に説明されているので、ここでの説明は省略する。
　データ処理部２４０は、メインメモリ１０に記憶されているデータをキャッシュメモリ１１０に転送する。本実施の形態においては、データ処理部２４０は、特定の命令で利用されるデータがメインメモリ１０に記憶されているアドレスを含む転送予約情報を受け取る度に、受け取った転送予約情報を記憶する。そして、データ処理部２４０は、転送予約情報が複数記憶されている場合に、これらを調停する。データ処理部２４０は、調停により優先度が高いと判定された転送予約情報に従い、第１のプログラムに含まれている特定の命令をアクセスマスタ１が実行する前に、この特定の命令で利用されるデータをメインメモリ１０からキャッシュメモリ１１０に転送する。また、データ処理部２４０は、アクセスマスタ１からの要求に応じて、キャッシュメモリ１１０又はメインメモリ１０にデータを書き込む。データ処理部２４０は、処理切換部１４１と、要求処理部１４２と、予約処理部２４３と、開放処理部１４４と、キャッシュメモリアクセス調停部１４５と、メインメモリアクセス調停部１４６と、優先度決定部２４７と、アクセス管理部２４８とを備える。
　処理切換部１４１、要求処理部１４２、開放処理部１４４、キャッシュメモリアクセス調停部１４５及びメインメモリアクセス調停部１４６の機能は、実施の形態１と同様であり、既に説明されているので、ここでの説明は省略する。
　優先度決定部２４７は、処理切換部１４１から進行アドレスＡ３及び転送予約コマンドＣ３を受け取る。そして、優先度決定部２４７は、受け取った転送予約コマンドＣ３で表される転送予約情報をメモリ２４７ａ（転送予約記憶部）に記憶する。優先度決定部２４７は、記憶されている転送予約情報毎にアクセス間隔Ｄａを算出する。アクセス間隔Ｄａの算出方法は、実施の形態１と同様である。優先度決定部２４７は、算出されたアクセス間隔Ｄａと、アクセス管理部２４８から得られるアクセス経過時間Ｒ５とに基づき、最優先に予約処理部２４３に処理を行わせる転送予約情報を決定する。優先度決定部２４７は、アクセス管理部２４８へ、転送予約情報で示される、転送するデータが記憶されている連続領域の先頭アドレスＡｍをアドレスＡ５として与え、その応答として、アクセス経過時間Ｒ５を、アクセス管理部２４８より受け取る。さらに、優先度決定部２４７は、決定された最優先の転送予約情報の、メインメモリ１０上の連続領域へのアクセス間隔Ｄａと、転送するデータが記憶されている連続領域の先頭アドレスＡｍとを予約処理部２４３に与える。予約処理部２４３からの予約転送状況信号Ｖ１が転送完了を示し、転送予約情報として記憶されている、転送するデータが記憶されている連続領域のサイズＨ＊Ｖが全て転送されると、優先度決定部２４７は、その転送予約情報をメモリ２４７ａから消去する。
　図１７は、優先度決定部２４７のメモリ２４７ａに記憶されている転送予約管理情報２０１を示す概略図である。転送予約管理情報２０１は、到着順欄２０１ａと、参照命令群先頭アドレス欄２０１ｂと、連続領域先頭アドレス欄２０１ｃと、転送残サイズ欄２０１ｄと、転送状況欄２０１ｅとを有する。
　到着順欄２０１ａは、転送予約情報の到着順を示す情報を格納する。
　参照命令群先頭アドレス欄２０１ｂは、転送予約コマンドＣ３に含まれている、転送するデータが記憶されている連続領域を参照する命令群である関数の先頭アドレスＰＲＯＣを格納する。
　連続領域先頭アドレス欄２０１ｃは、転送予約コマンドＣ３に応じて、転送するデータがメインメモリ１０に格納されている連続領域の先頭アドレスを格納する。なお、連続領域先頭アドレス欄２０１ｃの初期値は、転送予約コマンドＣ３に含まれている、アクセスマスタ１が参照する連続領域の先頭アドレスＭＭ＿ＡＤＤＲである。
　転送残サイズ欄２０１ｄは、転送予約コマンドＣ３に応じて転送するデータの残りのサイズを格納する。なお、転送残サイズ欄２０１ｄの初期値は、転送予約コマンドＣ３に含まれている、転送するデータが記憶されている連続領域のサイズＨ＊Ｖである。
　転送状況欄２０１ｅは、参照命令群先頭アドレス欄２０１ｂ及び連続領域先頭アドレス欄２０１ｃに格納された情報に対応する転送予約情報に基づいて、データが転送中であるか否かを示す転送状況情報を格納する。例えば、本実施の形態においては、この欄が「１」であれば、転送中であることを示し、「０」であれば、転送待機中であることを示す。
　なお、優先度決定部２４７は、転送予約コマンドＣ３を受け取った順に、転送予約コマンドＣ３で示される、アクセスマスタ１が参照する連続領域の先頭アドレスＭＭ＿ＡＤＤＲと、転送するデータが記憶されている連続領域のサイズＨ＊Ｖと、転送するデータが記憶されている連続領域を参照する命令群である関数の先頭アドレスＰＲＯＣとを、転送予約情報として、転送予約管理情報２０１に格納する。優先度決定部２４７が、予約処理部２４３から予約転送状況信号Ｖ１を受け取ると、メモリ２４７ａに記憶している内容を更新する。
　図１６に戻り、アクセス管理部２４８は、処理切換部１４１からの要求アドレスＡ２を監視し、前回アクセスされてから経過した時間をアクセス経過時間Ｔｄとしてタイマー（図示せず）で計測し、計測されたアクセス経過時間Ｔｄをメモリ２４８ａ（アクセス経過時間記憶部）に記憶させる。アクセス管理部２４８は、メインメモリ１０上の各バンクに属する行アドレスと、列アドレスとで分割される複数のアドレスからなる連続領域を１単位として、処理切換部１４１から要求アドレスＡ２が要求処理部１４２に送られるたびに、要求アドレスＡ２が属する連続領域を特定し、特定された連続領域のアクセス経過時間Ｔｄをリセットする。また、優先度決定部２４７からアドレスＡ５が与えられた場合に、アクセス管理部２４８は、アドレスＡ５が属する連続領域を特定し、特定した連続領域のアクセス経過時間Ｔｄを、応答Ｒ５として、メモリ２４８ａから読み出し、これを優先度決定部２４７に与える。
　図１８は、アクセス管理部２４８のメモリ２４８ａに記憶されているアクセス管理情報２０２を示す概略図である。
　アクセス管理情報２０２は、バンクＮｏ欄２０２ａと、行アドレス欄２０２ｂと、列アドレス欄２０２ｃと、アクセス経過時間欄２０２ｄとを有する。
　バンクＮｏ欄２０２ａは、メインメモリ１０のバンクを識別するためのバンクＮｏを格納する。
　行アドレス欄２０２ｂは、メインメモリ１０のバンクに形成された連続領域の行アドレスの範囲を格納する。
　列アドレス欄２０２ｃは、メインメモリ１０のバンクに形成された連続領域の列アドレスの範囲を格納する。
　アクセス経過時間欄２０２ｄは、バンクＮｏ欄２０２ａで特定されるバンクの、行アドレス欄２０２ｂ及び列アドレス欄２０２ｃで特定される連続領域に、前回アクセスされてからの経過時間を示すアクセス経過時間Ｔｄを格納する。アクセスマスタ１から一度もアクセスされていない連続領域に関しては、アクセス経過時間Ｔｄは、キャッシュメモリコントローラ２００が起動されてからの経過時間となる。
　図１６に戻り、予約処理部２４３は、ヒット検出部１３０から与えられるヒット検出結果Ｒ２と、優先度決定部２４７から与えられる、転送するデータが記憶されている連続領域の先頭アドレスＡｍ及びメインメモリ１０へのアクセス間隔Ｄａとに応じて、メインメモリ１０へアクセスして、キャッシュメモリ１１０に、予め設定された転送単位である１ライン分のデータの転送を行う。キャッシュメモリ１１０への１ライン分のデータの転送が完了すると、予約処理部２４３は、予約転送状況信号Ｖ１を転送が完了したことを示す値に更新することで、１ライン分のデータの転送が完了したことを優先度決定部２４７に通知する。例えば、予約処理部２４３は、優先度決定部２４７から受け取った、転送するデータが記憶されている連続領域の先頭アドレスＡｍを、アドレスＡ４として、ヒット検出部１３０に与える。そして、予約処理部２４３は、その応答として、ヒット検出部１３０から、アドレスＡ４のヒット検出結果Ｒ２を取得する。そして、予約処理部２４３は、ヒット検出結果Ｒ２がキャッシュミスである場合には、そのアドレスのデータをメインメモリ１０からキャッシュメモリ１１０に転送する。また、予約処理部２４３は、転送するデータが記憶されている連続領域の先頭アドレスＡｍの転送を開始すると、格納先のキャッシュラインを示す予約領域情報Ｉ１を開放処理部１４４に与える。最後に、予約処理部２４３は、転送するデータが記憶されている連続領域の先頭アドレスＡｍから１ライン分のデータの転送を完了すると、転送が完了したことを示すように予約転送状況信号Ｖ１を更新し、優先度決定部２４７に通知を行う。予約転送状況信号Ｖ１は、例えば、１ビットの信号とし、転送が完了しており、次の転送予約を受け付け可能な場合にはＨ（１）、反対に、他の転送予約を受け付け不可能な場合にはＬ（０）とする。
　次に、優先度決定部２４７での処理の流れについて、フローチャートを用いて説明する。
　図１９は、優先度決定部２４７が、複数の転送予約情報を調停する際の処理を示すフローチャートである。優先度決定部２４７は、処理切換部１４１から、進行アドレスＡ３と、転送するデータが記憶されている連続領域の先頭アドレスＭＭ＿ＡＤＤＲ、転送するデータが記憶されている連続領域のサイズＨ＊Ｖ、及び、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスＰＲＯＣを含む転送予約コマンドＣ３とを受け取ると、処理を開始する。
　まず、優先度決定部２４７は、予約処理部２４３が処理中かどうか判定する（Ｓ６０）。予約処理部２４３からの予約転送状況信号Ｖ１が転送予約受付不可（Ｖ１＝Ｌ）を表している場合（Ｓ６０：Ｎｏ）、転送が完了するまで待機する。予約処理部２４３からの予約転送状況信号Ｖ１が転送予約受付可能（Ｖ１＝Ｈ）を表している場合（Ｓ６０：Ｙｅｓ）、優先度決定部２４７は、ステップＳ６１へ処理を進める。
　次に、ステップＳ６１にて、優先度決定部２４７は、メモリ２４７ａに記憶されている転送予約管理情報２０１の転送状況欄２０１ｅが転送中を表す転送予約情報があるか否かを判定する。記憶されている転送予約情報のうち、何れか１つにおいて、転送予約管理情報２０１の転送状況欄２０１ｅに、転送中を表す「１」が格納されている場合（Ｓ６１：Ｙｅｓ）には、優先度決定部２４７は、処理をステップＳ６２に進める。一方、記憶されている全ての転送予約情報の転送状況欄２０１ｅに転送待機中を表す「０」が格納されている場合（Ｓ６１：Ｎｏ）には、優先度決定部２４７は、処理をステップＳ６３に進める。
　ステップＳ６２では、優先度決定部２４７は、転送予約管理情報２０１の転送状況欄２０１ｅに転送中を表す「１」が格納されているレコードを更新する。具体的には、優先度決定部２４７は、転送予約管理情報２０１の該当するレコードの転送残サイズ欄２０１ｄの値から、転送単位である、キャッシュメモリ１０の１ライン分のサイズ（ここでは、例えば、「１」とする）を差し引くことで更新する。なお、優先度決定部２４７は、転送残サイズ欄２０１ｄの値が「０」になった場合、その転送予約情報（レコード）を削除する。一方、転送残サイズ欄２０１ｄの値から１ライン分のサイズを差し引いた後でも、転送残サイズ欄２０１ｄの値が「１」以上の場合、優先度決定部２４７は、連続領域先頭アドレス欄２０１ｃに格納されている連続領域の先頭アドレスを１ライン分加算する。言い換えると、優先度決定部２４７は、連続領域の先頭アドレスを１ライン分後のアドレスに更新する。更に、優先度決定部２４７は、該当するレコードの転送状況欄２０１ｅを、待機中を表す「０」に更新し、処理をステップＳ６３に進める。
　ステップＳ６３では、優先度決定部２４７は、メモリ２４７ａに記憶されている、転送待機中の転送予約情報の個数を判定する。転送予約情報の個数が「０」個の場合には、優先度決定部２４７は、フローを終了する。転送予約情報の個数が「１」個の場合には、優先度決定部２４７は、処理をステップＳ６４に進める。また、転送予約情報の個数が「２」個以上の場合は、優先度決定部２４７は、処理をステップＳ６５に進める。
　ステップＳ６４では、優先度決定部２４７は、処理切換部１４１から受け取った１つの転送予約情報、言い換えると、メモリ２４７ａに記憶されている唯一の転送予約情報を、最優先転送予約情報と決定する。そして、処理はステップＳ６９へ進む。
　ステップＳ６５では、優先度決定部２４７は、メモリ２４７ａに記憶されている各転送予約情報のアクセス間隔Ｄａを算出する。そして、処理は、ステップＳ６６に進む。アクセス間隔Ｄａは、実施の形態１における（２）式により算出される。
　次にステップＳ６６では、優先度決定部２４７は、ステップＳ６５で算出された各転送予約情報のアクセス間隔Ｄａが同程度か判定する。このとき、各転送予約情報のアクセス間隔Ｄａが予め設定された許容誤差範囲内の場合、優先度決定部２４７は、同程度と判定し（Ｓ６６：Ｙｅｓ）、処理をステップＳ６７に進める。同程度ではない場合（Ｓ６６：Ｎｏ）、優先度決定部２４７は、処理をステップＳ６８に進める。アクセス間隔Ｄａの許容誤差は、予め定められた値、例えば、「±１０」とする。
　ステップＳ６７では、優先度決定部２４７は、アクセス管理部２４８からの、各転送予約情報に対するアクセス経過時間Ｒ５に基づき、最優先転送予約情報を決定する。例えば、優先度決定部２４７は、メモリ２４７ａに記憶されている転送予約管理情報２０１の連続領域先頭アドレス２０１ｃ欄に格納されているアドレスＡ５をアクセス管理部２４８に与え、その応答として、アクセス経過時間Ｒ５を取得する。そして、優先度決定部２４７は、アクセス経過時間Ｒ５が最も大きい値の転送予約情報を、最優先転送予約情報と決定する。そして、処理は、ステップＳ６９に進む。
　ステップＳ６８では、優先度決定部２４７は、ステップＳ６５で算出された全転送予約情報のアクセス間隔Ｄａのうち、最もアクセス間隔Ｄａが小さい転送予約情報を最優先転送予約情報と決定する。そして、処理は、ステップＳ６９に進む。
　ステップＳ６９では、優先度決定部２４７は、ステップＳ６４、Ｓ６７又はＳ６８にて決定された最優先転送予約情報に基づき、転送予約管理情報２０１の対応する連続領域先頭アドレス欄２０１ｃに格納されているアドレスを、転送するデータが記憶されている連続領域の先頭アドレスＡｍとする。そして、優先度決定部２４７は、転送するデータが記憶されている連続領域の先頭アドレスＡｍと、アクセス間隔Ｄａとを予約処理部２４３に与える。そして、処理はステップＳ７０に進む。
　ステップＳ７０では、メモリ２４７ａに記憶されている転送予約管理情報２０１のうち、ステップＳ６９で予約処理部２４３に与えた転送予約情報の転送状況を「０（転送待機中）」から「１（転送中）」へと変更する。そして、処理は、ステップＳ６０に進む。
　以上のように、優先度決定部２４７は、進行アドレスＡ３から算出されるアクセス間隔Ｄａに基づき、メモリ２４７ａに記憶されている全転送予約情報から最優先転送予約情報を決定することで、より逼迫した転送予約情報に対しても、アクセスマスタ１が先頭アドレスＰＲＯＣで示される命令群を実行する前までに、必要なデータの転送を完了でき、キャッシュメモリ１１０の浪費を防止できる。
　また、優先度決定部２４７は、進行アドレスＡ３から算出されるアクセス間隔Ｄａ及びアクセス管理部２４８からのアクセス経過時間Ｒ５に基づき、メモリ２４７ａに記憶されている全転送予約情報から最優先転送予約情報を決定することで、キャッシュメモリ１１０から開放される可能性の高いメインメモリ１０上の連続領域に対しても、キャッシュヒット率を向上させることができる。
　図２０から図２４は、それぞれ優先度決定部２４７が処理切換部１４１から受け取る２つの転送予約情報の、転送するデータが記憶されている連続領域のサイズと、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスとの関係を示す概略図である。図２０～図２４の縦軸は、転送するデータが記憶されている連続領域のサイズを表し、その横軸は時間を表す。優先度決定部２４７は、時間「０」で、処理切換部１４１から受け取った転送予約情報＃１及び転送予約情報＃２の優先度を決定する処理を開始する。横軸に記載されたｔ＃１及びｔ＃２は、それぞれ、処理切換部１４１から受け取った転送予約情報＃１及び転送予約情報＃２で示される、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスＰＲＯＣ１及び先頭アドレスＰＲＯＣ２がそれぞれ実行されるタイミングを表す。また、図中のＨ１＊Ｖ１及びＨ２＊Ｖ２はそれぞれ、処理切換部１４１から受け取った転送予約情報＃１及び転送予約情報＃２で示される、転送するデータが記憶されている連続領域のサイズを表す。
　図２０及び図２１は、それぞれ、図１９のステップＳ６６にて、全転送予約情報のアクセス間隔Ｄａが同程度ではないと判断される例である。
　図２０は、転送予約情報＃２と比較して、転送予約情報＃１において、転送するデータが記憶されている連続領域のサイズが大きく、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスまでの命令ステップ数が小さい、言い換えると、転送するデータが記憶されている連続領域を参照する命令群の実行が開始されるまでの時間が短いことを表す一例である。この場合、図１９のステップＳ６５にて算出されるアクセス間隔Ｄａは、転送予約情報＃２の値よりも転送予約情報＃１の値の方が許容誤差を超えて小さくなる。従って、図１９のステップＳ６６にて、転送予約情報のアクセス間隔Ｄａは同程度でないと判定され（Ｓ６６：Ｎｏ）、アクセス間隔Ｄａの小さい転送予約情報＃１が最優先転送予約情報として決定される。
　図２１は、図２０とは反対に、優先度決定部２４７にて、最優先転送予約情報として転送予約情報＃２が決定される例である。図２１では、転送予約情報＃１と比較して、転送予約情報＃２において、転送するデータが記憶されている連続領域のサイズが大きく、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスまでの命令ステップ数も大きい、言い換えると、転送するデータが記憶されている連続領域を参照する命令群の実行が開始されるまでの時間が長い。従って、転送予約情報＃２においては、転送するデータが記憶されている連続領域を参照する命令群の実行が開始されるまでの時間は長いが、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスＰＲＯＣ１とＰＲＯＣ２との差分が小さい。このため、図１９のステップＳ６５にて算出されるアクセス間隔Ｄａは、転送予約情報＃１の値よりも転送予約情報＃２の値の方が許容誤差を超えて小さくなる。従って、図１９のステップＳ６６にて、転送予約情報のアクセス間隔Ｄａは同程度ではないと判定され（Ｓ６６：Ｎｏ）、アクセス間隔Ｄａの小さい転送予約情報＃２が最優先転送予約情報として決定される。
　以上のように、優先度決定部２４７は、アクセス間隔Ｄａが最も小さい転送予約情報を最優先転送予約情報と決定し、算出されたアクセス間隔Ｄａと、最優先転送予約情報で示される、転送するデータが記憶されている連続領域の先頭アドレスＡｍとを予約処理部２４３に与える。これにより、予約処理部２４３でアクセス間隔Ｄａを算出する必要が無くなり、予約処理の開始が早くなるため、メインメモリ１０からキャッシュメモリ１１０へのデータ転送効率を向上させることができる。
　図２２から図２４はそれぞれ、図１９のステップＳ６６にて、全転送予約情報のアクセス間隔Ｄａが同程度であると判断される例である。
　図２２では、転送予約情報＃１及び転送予約情報＃２の両方において、転送するデータが記憶されている連続領域のサイズに対して、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスまでの命令ステップ数が小さい。このため、図１９のステップＳ６５にて算出されるアクセス間隔Ｄａの値が何れも同程度に小さくなり、ステップＳ６６において、何れの転送予約情報のアクセス間隔Ｄａも同程度であると判断される。
　図２３では、転送予約情報＃１において、転送するデータが記憶されている連続領域のサイズが非常に小さいが、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスまでの命令ステップ数も小さい。一方、転送予約情報＃２において、転送するデータが記憶されている連続領域のサイズは大きいが、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスまでの命令ステップ数も大きい。このため、図１９のステップＳ６５にて算出されるアクセス間隔Ｄａの値が何れも同程度に小さくなり、ステップＳ６６において、何れの転送予約情報のアクセス間隔Ｄａも同程度であると判断される。
　図２４では、転送予約情報＃１において、転送するデータが記憶されている連続領域のサイズは大きいが、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスまでの命令ステップ数もとても大きい。また、転送予約情報＃２においても、転送するデータが記憶されている連続領域のサイズは非常に大きいが、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスまでの命令ステップ数も非常に大きい。このため、図１９のステップＳ６５にて算出されるアクセス間隔Ｄａの値が何れも同程度に大きくなり、ステップＳ６６において、何れの転送予約情報のアクセス間隔Ｄａも同程度であると判断される。
　図２２から図２４の何れの場合においても、転送予約情報＃１に対して転送予約情報＃２のアクセス経過時間Ｒ５が短い場合、図１９のステップＳ６７にて、アクセス経過時刻Ｒ５の長い転送予約情報＃１が最優先転送予約情報として決定される。反対に、転送予約情報＃１に対して転送予約情報＃２のアクセス経過時間Ｒ５が長い場合、図１９のステップＳ６７にて、アクセス経過時間Ｒ５の長い転送予約情報＃２が最優先転送予約情報として決定される。
　上記のように、アクセス経過時間Ｒ５が最も大きい転送予約情報を最優先転送予約情報として決定することで、優先度決定部２４７が算出したアクセス間隔Ｄａが同程度の複数の転送予約情報に対しても、キャッシュメモリ１１０から開放される可能性の高い連続領域の開放を防ぎ、キャッシュメモリコントローラ２００の処理を高速化することができる。
　図２３に示されているように、算出されるアクセス間隔Ｄａがともに小さく、転送予約情報＃１と転送予約情報＃２に含まれる、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスＰＲＯＣ１とＰＲＯＣ２との差分が大きい場合には、優先度決定部２４７は、アクセス経過時刻Ｒ５が最も大きい転送予約情報を最優先転送予約情報として決定していたが、これに限定されるものではない。例えば、アクセス間隔Ｄａが予め設定された第１の閾値以下であり、さらに、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスＰＲＯＣ１とＰＲＯＣ２との差分が、予め設定された第２の閾値以上である場合には、優先度決定部２４７は、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスが最も小さい転送予約情報を最優先転送予約情報と決定してもよい。これにより、キャッシュメモリ１１０がデータを不要に格納せず、キャッシュメモリ１１０の浪費を防ぐことができる。
　図２４に示されているように、転送予約情報＃１と比較して、転送予約情報＃２において、転送するデータが記憶されている連続領域のサイズと、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスまでの命令ステップ数とが共に大きく、図１９のステップＳ６５で算出されるアクセス間隔Ｄａの値が何れも同程度に大きい場合においても、優先度決定部２４７は、アクセス経過時間Ｒ５が最も大きい転送予約情報を最優先転送予約情報として決定していたが、これに限定されるものではない。例えば、算出されたアクセス間隔Ｄａが、予め設定された第１の閾値以上の場合には、優先度決定部２４７は、アクセス間隔Ｄａが第１の閾値以下となるか、次の転送予約情報が入力されるまで待機してもよい。これにより、先に受け取った転送予約情報よりもアクセス間隔Ｄａが小さい転送予約情報を受け取った場合においても、優先度決定部２４７は、アクセス間隔Ｄａの小さい転送予約情報を優先して処理することができ、キャッシュメモリ１１０を効率的に使用できる。
　上記では、優先度決定部２４７のメモリ２４７ａに記憶された転送予約情報が２つである場合の例について説明したが、実際にはこれに限らない。メモリ２４７ａに転送予約情報が３つ以上記憶されている場合であっても、上記と同様にアクセス間隔Ｄａとアクセス経過時間とから、最優先転送予約情報を決定することで、キャッシュメモリ１１０の浪費を防ぐことができる。
　図２５は、優先度決定部２４７が行う処理のタイミングチャートの一例を示す概略図である。図２５は、処理切換部１４１から進行アドレスＡ３及び命令コマンドＣ３が入力されるタイミングと、最優先転送予約情報が決定されるタイミングと、優先度決定部２４７が処理切換部１４１から受け取った複数の転送予約情報に基づき、転送するデータのうち残りのデータのサイズが切り替わるタイミングとを示す。
　時刻ｔ２０において、処理切換部１４１から進行アドレスＡ３（１ｆｃ００ｆｆｆ）及び転送予約コマンドＣ３（ＴＲＩ＃１）が入力されると、優先度決定部２４７は、転送予約コマンドＣ３に基づいて、転送予約情報（ＴＲ＃１）をメモリ２４７ａに記憶させる。そして、優先度決定部２４７は、最優先転送予約情報を決定する。時刻ｔ２０の段階では、優先度決定部２４７が受け取っている転送予約情報はＴＲ＃１のみのため、優先度決定部２４７は、ＴＲ＃１を最優先転送予約情報として決定する。そして、優先度決定部２４７は、その連続領域の先頭アドレスＡｍとアクセス間隔Ｄａとを予約処理部２４３へ出力し、予約処理が開始される。予約処理部２４３が、ＴＲ＃１で指定された転送するデータが記憶されている連続領域のサイズＨ１＊Ｖ１のうち、１ライン分の転送を完了し、予約転送状況信号Ｖ１が転送予約受付可能状態（Ｖ１＝Ｈ）となる時刻ｔ２４まで、優先度決定部２４７は処理を待機する。
　時刻ｔ２１～ｔ２３において、処理切換部１４１から優先度決定部２４７へ入力される進行アドレスＡ３及び転送予約コマンドＣ３が更新される。優先度決定部２４７は、時刻ｔ２１において入力される転送予約コマンドＣ３（ＴＲＩ＃２）に基づいて、転送予約情報（ＴＲ＃２）をメモリ２４７ａに記憶させ、また、時刻ｔ２３において入力される転送予約コマンドＣ３（ＴＲＩ＃３）に基づいて、転送予約情報（ＴＲ＃３）をメモリ２４７ａに記憶させる。しかしながら、予約処理部２４３からの予約転送状況信号Ｖ１が転送予約受付不可状態（Ｖ１＝Ｌ）のため、優先度決定部２４７は処理を待機する。
　次に時刻ｔ２４において、予約処理部２４３からの予約転送状況信号Ｖ１が転送予約受付可能状態（Ｖ１＝Ｈ）となるため、優先度決定部２４７は、最優先転送予約情報の決定処理を開始する。
　時刻ｔ２５において、優先度決定部２４７は、最優先転送予約情報をＴＲ＃３と決定し、その連続領域の先頭アドレスＡｍとアクセス間隔Ｄａを予約処理部２４３へ出力し、予約処理が開始される。
　時刻ｔ２７において、ＴＲ＃３における１ライン分の連続領域の転送が完了し、予約処理部２４３からの予約転送状況信号Ｖ１が転送予約受付可能状態（Ｖ１＝Ｈ）となったため、時刻ｔ２４と同様に、優先度決定部２４７は、最優先転送予約情報の決定処理を開始する。ここでは、ＴＲ＃２が最優先転送予約情報として決定される。
　以降、同様に、各時刻において予約処理部２４３からの予約転送状況信号Ｖ１が転送予約受付可能状態（Ｖ１＝Ｈ）となる度に、優先度決定部２４７は、最優先転送予約情報を決定し、予約処理部２４３へ最優先転送予約情報の連続領域の先頭アドレスＡｍとアクセス間隔Ｄａとを出力する。そして、優先度決定部２４７は、予約処理部２４３からの予約転送状況信号Ｖ１が転送予約受付不可状態（Ｖ１＝Ｌ）ならば処理を待機する。
　最後に時刻ｔ３１において、優先度決定部２４７のメモリ２４７ａが記憶している最後の転送予約情報（ＴＲ＃２）の転送が完了すると、処理切換部１４１から転送予約コマンドＣ３が入力されるまで、予約処理部２４３からの予約転送状況信号Ｖ１は転送予約受付可能状態（Ｖ１＝Ｈ）を保持し、優先度決定部２４７は処理を待機する。
　上記のように、優先度決定部２４７は、転送予約情報に従って、予め設定された転送単位サイズである１ライン分の転送を完了する毎に、メモリ２４７ａに記憶されている全転送予約情報から最優先転送予約情報を決定し、各連続領域を参照する命令群が実行される前までに転送を完了することで、アクセスマスタ１へのデータ転送効率を向上することができる。
　次に、データ処理部２４０の予約処理部２４３が行う処理の流れについて、フローチャートを用いて説明する。
　図２６は、予約処理部２４３が、転送予約コマンドＣ３に基づきデータを転送する際の処理を示すフローチャートである。予約処理部２４３は、ヒット検出部１３０からキャッシュヒット又はキャッシュミスを示すヒット検出結果Ｒ２と、優先度決定部２４７から転送するデータが記憶されている連続領域の先頭アドレスＡｍとメインメモリへのアクセス間隔Ｄａとが入力されると、処理を開始する。
　まず、予約処理部２４３は、先頭アドレスＡｍに対応するデータがキャッシュメモリ１１０に存在するか判定する（Ｓ８０）。ここで、先頭アドレスＡｍに対応するデータは、先頭アドレスＡｍから記憶されている転送単位長のデータである。予約処理部２４３は、ヒット検出部１３０からヒット検出結果Ｒ２により、この判定を行う。そして、先頭アドレスＡｍに対応するデータがキャッシュメモリ１１０に存在しない場合（Ｓ８０：Ｎｏ）には、そのデータをメインメモリ１０からキャッシュメモリへ転送する必要があるため、予約処理部２４３は、ステップＳ８１に処理を進める。一方、先頭アドレスＡｍに対応するデータがキャッシュメモリ１１０に存在する場合（Ｓ８０：Ｙｅｓ）には、そのデータをメインメモリ１０からキャッシュメモリ１１０へ転送する必要がないため、予約処理部２４３は、そのデータを転送せずに、ステップＳ８２に処理を進める。
　ステップＳ８１では、予約処理部２４３は、優先度決定部２４７から入力されたアクセス間隔Ｄｄで、メインメモリ１０からキャッシュメモリ１１０へデータの転送を行う命令をメインメモリアクセス調停部１４６に与える。転送を行う命令を受けたメインメモリアクセス調停部１４６は、メインメモリ１０から、転送対象となるデータを読み出し、予約処理部２４３に与える。予約処理部２４３は、与えられたデータをキャッシュメモリ調停部１４５に与えて、キャッシュメモリ１１０に書き込ませる。なお、これ以降のメモリ管理部１２０の処理は、実施の形態１と同様であるため、説明を省略する。
　次に、予約処理部２４３は、転送完了サイズが、転送単位である１ラインのサイズ以上かどうか判定する（Ｓ８２）。転送完了サイズが１ラインサイズ未満の場合（Ｓ８２：Ｎｏ）には、処理はステップＳ８０に戻り、転送完了サイズが１ラインサイズ以上の場合（Ｓ８２：Ｙｅｓ）には、処理はＳ８３に進む。
　ステップＳ８３では、予約処理部２４３は、予約転送状況信号Ｖ１を、転送するデータが記憶されている連続領域の先頭アドレスＡｍから１ライン分の転送を完了したことを示す、転送予約受付可能状態（Ｖ１＝Ｈ）に設定して優先度決定部２４７へ出力し、予約処理を終了する。
　以上のように、予約処理部２４３は、優先度決定部２４７から入力された転送予約情報のうち１ラインずつ転送することで、キャッシュメモリ１１０を効率良く使用できる。
　なお、以上に記載した予約処理部２４３の処理の流れでは、転送予約コマンドＣ３にて指定された転送するデータが記憶されている連続領域のうち、１ラインずつ転送する例を説明したが、このような例に限定されるものではない。例えば、優先度決定部２４７は、処理切換部１４１から優先度決定部２４７に進行アドレスＡ３が入力される度に最優先転送予約情報を決定して予約処理部２４３へ出力し、予約処理部２４３は、それに従い転送予約処理を行ってもよい。このような場合には、メインメモリ１０の行（Ｒｏｗ）アドレスが異なる領域にアクセスする度に発生するプリチャージ時間を考慮してアクセス間隔Ｄａを算出する必要がある。これにより、アクセス間隔Ｄａが小さい複数の転送予約情報に対しても、メインメモリ１０からキャッシュメモリ１１０への転送ができ、キャッシュヒット率を向上させることができる。
　ここで、プリチャージ時間を考慮したアクセス間隔Ｄａの算出方法の一例を説明する。
　まず、優先度決定部２４７は、プリチャージ時間の考慮が必要かどうかを判定する。プリチャージ時間は、メインメモリ１０上のＲｏｗアドレスが異なる場合に発生する。このため、優先度決定部２４７は、前回決定した最優先転送予約情報にて転送したデータの連続領域のアドレスをメモリ２４７ａに記憶しておき、Ｒｏｗアドレスの比較をすることで、前回転送対象となった転送予約情報のＲｏｗアドレスと、今回転送対象となった転送予約情報のＲｏｗアドレスとが異なるかどうかを判定する。Ｒｏｗアドレスが異なる場合、優先度決定部２４７は、プリチャージ時間を考慮する。アクセス間隔Ｄａは、転送単位サイズ当たりの転送に要する命令ステップ数であるため、プリチャージ時間Ｔｐｒｉ（Ｃｙｃｌｅ）を命令ステップ数に変換する。プリチャージ時間Ｔｐｒｉの命令ステップ数への変換は、下記の（３）式により行われる。
Figure JPOXMLDOC01-appb-M000001
 　ここで式（３）では、優先度決定部２４７は、予めタイマーを保持し、計測した１命令ステップの実行にかかるサイクル数Ｔｏｓを計測して、その値をプリチャージ時間Ｔｐｒｉの変換に使用する。また、１命令ステップの実行にかかるサイクル数Ｔｏｓは、前回の命令から今回の命令までにかかったサイクル数、又は、今回の命令までの、１命令の実行にかかったサイクル数の平均値とする。
　そして、プリチャージ時間を考慮したアクセス間隔Ｄａｐは、（３）式で算出される変換後プリチャージＳｐｒｉを用いて、（４）式で算出される。
Figure JPOXMLDOC01-appb-M000002
　また、予約処理部２４３は、転送予約情報で示された、転送するデータが記憶されている連続領域のサイズＨ＊Ｖを転送単位としてもよい。この場合、優先度決定部２４７から予約処理部２４３へ、転送するデータが記憶されている連続領域のサイズＨ＊Ｖを与え、転送が完了したら予約転送状況信号Ｖ１を転送予約受付可能状態（Ｖ１＝Ｈ）とする。これにより、最優先転送予約情報を決定する処理を少なくでき、最優先転送予約情報の決定に必要な計算時間を短縮し、メインメモリ１０からキャッシュメモリ１１０へのデータ転送効率を向上することができる。
　図２７は、予約処理部２４３の転送単位を、転送予約情報で示された、転送するデータが記憶されている連続領域のサイズＨ＊Ｖとした場合の、優先度決定部２４７が行う処理のタイミングチャートの一例を示す概略図である。図２７は、処理切換部１４１から進行アドレスＡ３及び命令コマンドＣ３が入力されるタイミングと、最優先転送予約情報が決定されるタイミングと、優先度決定部２４７が処理切換部１４１から受け取った複数の転送予約情報に基づき、転送するデータが記憶されている連続領域のうち残りの連続領域のサイズが切り替わるタイミングとを示す。
　時刻ｔ３０において、処理切換部１４１から進行アドレスＡ３（１ｆｃ００ｆｆｆ）及び転送予約コマンドＣ３（ＴＲＩ＃１）が入力されると、優先度決定部２４７は、転送予約コマンドＣ３に基づいて、転送予約情報（ＴＲ＃１）をメモリ２４７ａに記憶させる。そして、優先度決定部２４７は、最優先転送予約情報を決定する。時刻ｔ３０の段階では、優先度決定部２４７が受け取っている転送予約情報はＴＲ＃１のみのため、優先度決定部２４７は、ＴＲ＃１を最優先転送予約情報として決定する。そして、優先度決定部２４７は、ＴＲ＃１で示される、転送するデータが記憶されている連続領域の先頭アドレスＰＲＯＣ１と、転送するデータが記憶されている連続領域のサイズＨ１＊Ｖ１と、算出されたアクセス間隔Ｄａとを、予約処理部２４３へ出力し、予約処理が開始される。
　時刻ｔ３１～ｔ３５において、処理切換部１４１から優先度決定部２４７へ入力される進行アドレスＡ３及び転送予約コマンドＣ３が更新される。優先度決定部２４７は、時刻ｔ３１において入力される転送予約コマンドＣ３（ＴＲＩ＃２）に基づいて、転送予約情報（ＴＲ＃２）をメモリ２４７ａに記憶させ、また、時刻ｔ３３において入力される転送予約コマンドＣ３（ＴＲＩ＃３）に基づいて、転送予約情報（ＴＲ＃３）をメモリ２４７ａに記憶させる。しかしながら、予約処理部２４３からの予約転送状況信号Ｖ１が転送予約受付不可状態（Ｖ１＝Ｌ）のため、優先度決定部２４７は処理を待機する。
　時刻ｔ３５において、予約処理部２４３から入力される予約転送状況信号Ｖ１が転送予約受付可能状態（Ｖ１＝Ｈ）となるため、優先度決定部２４７は、次の最優先転送予約情報を決定する。
　時刻ｔ３６において、優先度決定部２４７は、最優先転送予約情報としてＴＲ＃３を決定する。そして、優先度決定部２４７は、最優先転送予約情報として決定されたＴＲ＃３で示される、転送するデータが記憶されている連続領域の先頭アドレスＰＲＯＣ３及び転送するデータが記憶されている連続領域のサイズＨ３＊Ｖ３と、算出されたアクセス間隔Ｄａと、を予約処理部２４３へ出力し、予約処理が開始される。そして、優先度決定部２４７は、予約処理部２４３から入力される予約転送状況信号Ｖ１が転送予約受付可能状態（Ｖ１＝Ｈ）となるまで処理を待機する。
　以降、上記と同様に、時刻ｔ３７において、優先度決定部２４７は、予約転送状況信号Ｖ１が転送予約受付可能状態（Ｖ１＝Ｈ）となると、最優先転送予約情報を再度決定し、決定した最優先転送予約情報である転送予約情報＃２で示される、転送するデータが記憶されている連続領域の先頭アドレスＰＲＯＣ２と、転送するデータが記憶されている連続領域のサイズＨ２＊Ｖ２と、算出されたアクセス間隔Ｄａとを、予約処理部２４３へ出力する。そして、予約処理部２４３から入力される予約転送状況信号Ｖ１が転送予約受付可能状態（Ｖ１＝Ｈ）となるまで処理を待機する。
　以上に記載されたアクセス管理部２４８では、前回アクセスされてから経過した時間をアクセス経過時間Ｔｄとしてメモリ２４８ａに記憶しているが、これに限定されるものではない。例えば、前回アクセスされてから経過した時間が、キャッシュメモリ１１０の各キャッシュラインのうち、開放候補を決定するＬＲＵ方式で設定されている時間を経過した場合、アクセス管理部２４８は、対応するアクセス経過時間Ｔｄをリセットしてもよい。これにより、キャッシュメモリ１１０から開放される可能性がより高いキャッシュラインに格納されているメインメモリ１０上の連続領域に記憶されているデータを転送する転送予約情報を優先して予約処理部２４３へ出力できる。従って、開放処理部１４４が開放処理を行う回数を減らし、キャッシュメモリコントローラ２００の処理を高速化することができる。
　以上に記載されたキャッシュメモリコントローラ２００は、アクセスマスタ１が１つの場合について説明したが、このような例に限定されるものではない。アクセスマスタ１はキャッシュメモリコントローラ２００に、複数接続されていてもよい。図２８は、アクセスマスタ１＃１及びアクセスマスタ１＃２の２台が、キャッシュメモリコントローラ３００に接続されている例を示す概略図である。
　キャッシュメモリコントローラ３００に接続されるアクセスマスタ１が複数の場合、処理切換部３４１は、メモリ３４１ａ内に、アクセスマスタ１毎の進行アドレスＡ３を記憶する。従って、接続されているアクセスマスタ１＃１又は１＃２から入力された命令アドレスＡ１＃１又はＡ１＃２が、図７に示されている命令領域１９０に含まれるアドレスの場合、処理切換部３４１は、メモリ３４１ａ内の、命令アドレスを入力したアクセスマスタ１＃１又は１＃２の進行アドレスＡ３として記憶し、又は、既にそのアクセスマスタ１＃１又は１＃２の進行アドレスＡ３が記憶されている場合には、その値を更新する。そして、処理切換部３４１は、進行アドレスＡ３として記憶された命令アドレスと、そのアクセスマスタ１＃１又は１＃２を示す、アクセスマスタ毎に予め設定されたアクセスマスタ番号Ｍｎとを、優先度決定部３４７へ出力する。さらに、アクセスマスタ１＃１又は１＃２から入力された命令コマンドＣ１＃１又はＣ１＃２が、リード及びライトの何れでもない場合、命令コマンドＣ１＃１又はＣ１＃２を、転送予約コマンドＣ３として優先度決定部３４７へ出力する。
　次に、優先度決定部３４７は、処理切換部３４１から転送予約コマンドＣ３と進行アドレスＡ３とアクセスマスタ番号Ｍｎとを受け取る。そして、優先度決定部３４７は、受け取ったアクセスマスタ番号Ｍｎと、受け取った転送予約コマンドＣ３で示される、アクセスマスタ１が参照する連続領域の先頭アドレスＭＭ＿ＡＤＤＲ、この連続領域のサイズＨ＊Ｖ及びこの連続領域を参照する命令群である関数の先頭アドレスＰＲＯＣと、をメモリ３４７ａ（転送予約記憶部）に記憶させる。さらに、優先度決定部３４７は、受け取ったアクセスマスタ番号Ｍｎと、受け取った進行アドレスＡ３と、をメモリ３４７ｂ（進行アドレス記憶部）に記憶させる。優先度決定部３４７は、メモリ３４７ｂに記憶されている各アクセスマスタ１の進行アドレスを基にアクセス間隔Ｄａを算出し、最優先転送予約情報を決定する。
　図２９は、優先度決定部３４７のメモリ３４７ａに記憶されている転送予約管理情報３０１を示す概略図である。転送予約管理情報３０１は、到着順欄３０１ａと、アクセスマスタ番号欄３０１ｆと、参照命令群先頭アドレス欄３０１ｂと、連続領域先頭アドレス欄３０１ｃと、転送残サイズ欄３０１ｄと、転送状況欄３０１ｅとを有する。なお、図２９における到着順欄３０１ａ、参照命令群先頭アドレス欄３０１ｂ、連続領域先頭アドレス欄３０１ｃ、転送残サイズ欄３０１ｄ及び転送状況欄３０１ｅは、図１７における到着順欄２０１ａ、参照命令群先頭アドレス欄２０１ｂ、連続領域先頭アドレス欄２０１ｃ、転送残サイズ欄２０１ｄ及び転送状況欄２０１ｅと同様であるため、説明を省略する。
　アクセスマスタ番号欄３０１ｆは、処理切換部３４１から与えられたアクセスマスタ番号Ｍｎを格納する。
　図３０は、優先度決定部３４７のメモリ３４７ｂに記憶されている進行アドレス管理情報３０３を示す概略図である。進行アドレス管理情報は、アクセスマスタ番号欄３０３ａと、進行アドレス欄３０３ｂとを有する。
　アクセスマスタ番号欄３０３ａは、処理切換部３４１から与えられたアクセスマスタ番号Ｍｎを格納する。
　進行アドレス欄３０３ｂは、処理切換部３４１から与えられた進行アドレスＡ３を格納する。
　以上のように、キャッシュメモリコントローラ３００に接続された複数のアクセスマスタ１から入力される複数の転送予約情報の優先度を決定し、各アクセスマスタ１のプログラムの進行状況に合わせてメインメモリ１０からキャッシュメモリ１１０へのデータ転送を可能とすることで、キャッシュメモリコントローラ３００に複数のアクセスマスタ１が接続されるシステムを設計することができる。このため、構築するシステムの規模を拡大することができる。
　以上に記載されたキャッシュメモリコントローラ１００～３００では、転送予約情報が示す、転送するデータが記憶されている連続領域としてメインメモリ１０上のデータ領域を指定していたが、これに限定されるものではない。転送するデータが記憶されている連続領域は、メインメモリ１０上の命令領域としてもよい。このような場合には、転送予約情報で指定する、転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスＰＲＯＣは、転送するメインメモリ１０上の命令領域に属する連続領域の命令が実行される直前の命令のアドレスとすればよい。これにより、例えばアクセスマスタ１が実行する命令が分岐命令の場合においても、分岐先の命令群を、それらが実行される前にキャッシュメモリ１１０へ転送でき、アクセスマスタ１の動作速度の低下を防止することができる。
　以上に記載された処理切換部１４１、３４１は、接続されているアクセスマスタ１からの命令コマンドＣ１を解析することで、リード及びライトの何れかであるかを判断し、処理を切り換えていたが、これに限定されるものではない。例えば、アクセスマスタ１から入力される命令コマンドＣ１がリード及びライトの何れかであり、かつ、このような命令コマンドＣ１に優先度決定部２４７、３４７のメモリ２４７ａ、３４７ａのアドレスが添付されている場合には、処理切換部１４１、３４１は、入力されるアドレスをデコードすることにより、処理を切り換えてもよい。この場合、命令コマンドＣ１に添付されているアドレスがメインメモリ１０上のアドレスではなく、優先度決定部２４７、３４７のメモリ２４７ａ、３４７ａのアドレスを示す場合には、処理切換部１４１、３４１は、転送予約情報であると判断することができる。これにより、アクセスマスタ１として汎用的なＣＰＵ等のハードウェアの使用や、アクセスマスタ１とキャッシュメモリコントローラ１００～３００との接続に、例えば、ＡＭＢＡ　ＡＸＩ（Ａｄｖａｎｃｅｄ　ｅＸｔｅｎｓｉｂｌｅ　Ｉｎｔｅｒｆａｃｅ）等の汎用的なバスを使用することができ、キャッシュメモリコントローラ１００～３００の汎用性を向上できる。
　以上に記載された予約処理部１４３、２４３では、ヒット検出結果Ｒ２がキャッシュミスである場合には、そのアドレスのデータをメインメモリ１０からキャッシュメモリ１１０に転送し、格納先のキャッシュラインを示す予約領域情報Ｉ１を開放処理部１４４に与えていたが、これに限定されるものではない。例えば、ヒット検出結果Ｒ２がキャッシュヒットである場合においても、格納先のキャッシュラインを示す予約領域情報Ｉ１を開放処理部１４４に与えてもよい。この場合、開放処理部１４４は、予約領域情報Ｉ１を受け取ると、タグメモリ１２１に記憶されている、予約領域情報Ｉ１が示すキャッシュラインのアクセスフラグＦａを、アクセスマスタ１がアクセスしていない「無効」を示すよう設定するとともに、アクセスフラグＦａが１回も有効になっていないことを示すように予約領域アクセスフラグＦｒａを設定する。これにより、転送予約情報で示される、転送するデータが記憶されている連続領域を参照する命令群をアクセスマスタ１が実行するまでに時間がかかった場合でも、そのキャッシュラインを開放することなく、確実にキャッシュヒットすることができる。
　１　アクセスマスタ、　１０　メインメモリ、　１００，２００，３００　キャッシュメモリコントローラ、　１１０　キャッシュメモリ、　１２０　メモリ管理部、　１３０　ヒット検出部、　１４０，２４０，３４０　データ処理部、　１４１，３４１　処理切換部、　１４２　要求処理部、　１４３，２４３　予約処理部、　１４４　開放処理部、　１４５　キャッシュメモリアクセス調停部、　１４６　メインメモリアクセス調停部、　２４７，３４７　優先度決定部、　２４８　アクセス管理部。

Claims (36)

  1. 　第１のプログラムを格納する命令領域及び当該第１のプログラムに含まれる特定の命令で利用されるデータを格納するデータ領域を有するメインメモリと、前記第１のプログラムに含まれている命令を実行するアクセスマスタと、に接続されたキャッシュメモリコントローラであって、
    　前記メインメモリの一部のデータを格納するキャッシュメモリと、
    　前記特定の命令の先頭アドレスを含む転送予約情報に従って、前記アクセスマスタが前記特定の命令を実行する前に、前記アクセスマスタで実行中の命令のアドレスから前記特定の命令の先頭アドレスまでの残りの命令ステップ数に基づいてアクセス間隔を算出し、前記アクセス間隔で、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送するデータ処理部と、を備えること
    　を特徴とするキャッシュメモリコントローラ。
  2. 　前記第１のプログラムは、前記特定の命令の先頭アドレスを有する第１の転送予約命令を含み、
    　前記アクセスマスタが前記特定の命令よりも先に前記第１の転送予約命令を実行することで、前記データ処理部は、前記アクセスマスタから前記転送予約情報を取得し、前記アクセスマスタが前記特定の命令を実行する前に、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送すること
    　を特徴とする請求項１に記載のキャッシュメモリコントローラ。
  3. 　前記データ処理部は、前記アクセスマスタで実行中の命令のアドレスが更新される毎に、前記アクセス間隔を算出すること
    　を特徴とする請求項２に記載のキャッシュメモリコントローラ。
  4. 　前記データ処理部は、前記第１の転送予約命令に従って前記キャッシュメモリに格納されたデータの内、前記アクセスマスタからアクセスされていない時間が最も長く、かつ、前記アクセスマスタが１回以上アクセスしたことのあるデータを、前記キャッシュメモリから開放すること
    　を特徴とする請求項２又は３に記載のキャッシュメモリコントローラ。
  5. 　前記第１の転送予約命令を示すコードを含む第２のプログラムを、前記第１のプログラムに変換するプログラム変換部をさらに備えること
    　を特徴とする請求項２から４の何れか１項に記載のキャッシュメモリコントローラ。
  6. 　前記特定の命令を示すコードを含む第２のプログラムを、前記第１のプログラムに変換するプログラム変換部をさらに備え、
    　前記プログラム変換部は、前記特定の命令を示すコードを解析して前記第１の転送予約命令を生成すること
    　を特徴とする請求項２から４の何れか１項に記載のキャッシュメモリコントローラ。
  7. 　前記データ処理部は、前記第１のプログラムを解析することにより、前記転送予約情報を生成し、前記アクセスマスタが前記特定の命令を実行する前に、前記生成された転送予約情報に従って、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送すること
    　を特徴とする請求項１に記載のキャッシュメモリコントローラ。
  8. 　前記データ処理部は、前記アクセスマスタから受け取った複数の前記転送予約情報のうち、前記アクセス間隔に基づいて、最優先の転送予約情報を決定すること
    　を特徴とする請求項２から７の何れか１項に記載のキャッシュメモリコントローラ。
  9. 　前記データ処理部は、前記アクセスマスタから受け取った複数の前記転送予約情報のうち、前記アクセス間隔と、前記アクセスマスタから前記メインメモリにおいて予め定められた複数の連続領域の各々へアクセスしていない経過時間であるアクセス経過時間とに基づいて、最優先の転送予約情報を決定すること
    　を特徴とする請求項２から７の何れか１項に記載のキャッシュメモリコントローラ。
  10. 　前記データ処理部は、前記アクセスマスタから受け取った複数の前記転送予約情報のうち、前記アクセス間隔が最も小さい転送予約情報を、最優先の転送予約情報と決定すること
    　を特徴とする請求項８又は９に記載のキャッシュメモリコントローラ。
  11. 　前記データ処理部は、前記アクセスマスタから受け取った複数の前記転送予約情報に対して算出された前記アクセス間隔が全て同程度である場合には、
    　前記アクセス経過時間が最も長い連続領域に格納されているデータにアクセスする転送予約情報を、最優先の転送予約情報と決定すること
    　を特徴とする請求項８又は９に記載のキャッシュメモリコントローラ。
  12. 　前記データ処理部は、前記アクセスマスタから受け取った複数の前記転送予約情報に対して算出された前記アクセス間隔が予め設定された第１の閾値以下であり、かつ、前記転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスの内、最も小さい先頭アドレスと、その次に小さい先頭アドレスとの差分が予め設定された第２の閾値以上である場合には、前記転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスが最も小さい転送予約情報を、最優先の転送予約情報と決定すること
    　を特徴とする請求項８又は９に記載のキャッシュメモリコントローラ。
  13. 　前記データ処理部は、前記アクセスマスタから受け取った複数の前記転送予約情報に対して算出された前記アクセス間隔が第１の閾値以上である場合には、最優先の転送予約命令を決定せず、前記アクセスマスタから受け取った複数の前記転送予約情報に対して再度算出されたアクセス間隔が前記第１の閾値以下となるまで処理を待機すること
    を特徴とする請求項８又は９に記載のキャッシュメモリコントローラ。
  14. 　前記データ処理部は、決定された前記最優先の転送予約情報に従って転送される連続領域のうち、予め設定された転送単位サイズの転送を完了する毎に、再度、最優先の転送予約情報を決定すること
    　を特徴とする請求項８から１３の何れか１項に記載のキャッシュメモリコントローラ。
  15. 　前記データ処理部は、前記アクセスマスタで実行中の命令のアドレスが進む度に、前記最優先の転送予約情報を決定すること
    　を特徴とする請求項８から１４の何れか１項に記載のキャッシュメモリコントローラ。
  16. 　前記データ処理部は、決定された前記最優先の転送予約情報で示された、連続領域に記憶されている全てのデータの転送が完了する毎に、再度、最優先の転送予約情報を決定すること
    　を特徴とする請求項８から１５の何れか１項に記載のキャッシュメモリコントローラ。
  17. 　前記データ処理部は、前記アクセスマスタから受け取った命令コマンドに添付されているアドレスに基づいて前記転送予約情報であることを判断し、前記転送予約情報に従って、前記アクセスマスタが前記特定の命令を実行する前に、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送すること
    　を特徴とする請求項２から１６の何れか１項に記載のキャッシュメモリコントローラ。
  18. 　前記データ処理部は、前記転送予約情報に従って転送する連続領域のデータが前記キャッシュメモリに格納されている場合には、当該データを前記キャッシュメモリから開放しないこと
    　を特徴とする請求項２から１７の何れか１項に記載のキャッシュメモリコントローラ。
  19. 　第１のプログラムを格納する命令領域及び当該第１のプログラムに含まれる特定の命令で利用されるデータを格納するデータ領域を有するメインメモリから、前記第１のプログラムに含まれている命令を実行するアクセスマスタに、キャッシュメモリを用いて前記特定の命令で利用されるデータを提供するキャッシュメモリコントロール方法であって、
    　前記特定の命令の先頭アドレスを含む転送予約情報に従って、前記アクセスマスタが前記特定の命令を実行する前に、前記アクセスマスタで実行中の命令のアドレスから前記特定の命令の先頭アドレスまでの残りの命令ステップ数に基づいてアクセス間隔を算出し、前記アクセス間隔で、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送する転送過程と、
    　前記アクセスマスタが前記特定の命令を実行する際に、前記キャッシュメモリから前記特定の命令で利用されるデータを前記アクセスマスタに提供する提供過程と、を有すること
    　を特徴とするキャッシュメモリコントロール方法。
  20. 　前記第１のプログラムは、前記特定の命令の先頭アドレスを有する第１の転送予約命令を含み、
    　前記アクセスマスタが前記特定の命令よりも先に前記第１の転送予約命令を実行することで、前記転送過程は、前記アクセスマスタから前記転送予約情報を取得し、前記アクセスマスタが前記特定の命令を実行する前に、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送すること
    　を特徴とする請求項１９に記載のキャッシュメモリコントロール方法。
  21. 　前記転送過程は、前記アクセスマスタで実行中の命令のアドレスが更新される毎に、前記アクセス間隔を算出すること
    　を特徴とする請求項２０に記載のキャッシュメモリコントロール方法。
  22. 　前記第１の転送予約命令に従って前記キャッシュメモリに格納されたデータの内、前記アクセスマスタからアクセスされていない時間が最も長く、かつ、前記アクセスマスタが１回以上アクセスしたことのあるデータを、前記キャッシュメモリから開放する開放過程をさらに有すること
    　を特徴とする請求項２０又は２１に記載のキャッシュメモリコントロール方法。
  23. 　前記第１の転送予約命令を示すコードを含む第２のプログラムを、前記第１のプログラムに変換するプログラム変換過程をさらに有すること
    　を特徴とする請求項２０から２２の何れか１項に記載のキャッシュメモリコントロール方法。
  24. 　前記特定の命令を示すコードを含む第２のプログラムを、前記第１のプログラムに変換するプログラム変換過程をさらに有し、
    　前記プログラム変換過程は、前記特定の命令を示すコードを解析して前記第１の転送予約命令を生成すること
    　を特徴とする請求項２０から２２の何れか１項に記載のキャッシュメモリコントロール方法。
  25. 　前記転送過程は、前記第１のプログラムを解析することにより、前記転送予約情報を生成し、前記アクセスマスタが前記特定の命令を実行する前に、前記生成された転送予約情報に従って、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送すること
    　を特徴とする請求項１９に記載のキャッシュメモリコントロール方法。
  26. 　前記転送過程は、前記アクセスマスタから受け取った複数の前記転送予約情報のうち、前記アクセス間隔に基づいて、最優先の転送予約情報を決定すること
    　を特徴とする請求項２０から２５の何れか１項に記載のキャッシュメモリコントロール方法。
  27. 　前記転送過程は、前記アクセスマスタから受け取った複数の前記転送予約情報のうち、前記アクセス間隔と、前記アクセスマスタから前記メインメモリにおいて予め定められた複数の連続領域の各々へアクセスしていない経過時間であるアクセス経過時間とに基づいて、最優先の転送予約情報を決定すること
    　を特徴とする請求項２０から２５の何れか１項に記載のキャッシュメモリコントロール方法。
  28. 　前記転送過程は、前記アクセスマスタから受け取った複数の前記転送予約情報のうち、前記アクセス間隔が最も小さい転送予約命令を、最優先の転送予約情報と決定すること
    　を特徴とする請求項２６又は２７に記載のキャッシュメモリコントロール方法。
  29. 　前記転送過程は、前記アクセスマスタから受け取った複数の前記転送予約情報に対して算出された前記アクセス間隔が全て同程度である場合には、
    　前記アクセス経過時間が最も長い連続領域に格納されているデータにアクセスする転送予約情報を、最優先の転送予約情報と決定すること
    　を特徴とする請求項２６又は２７に記載のキャッシュメモリコントロール方法。
  30. 　前記転送過程は、前記アクセスマスタから受け取った複数の前記転送予約情報に対して算出された前記アクセス間隔が予め設定された第１の閾値以下であり、かつ、前記転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスの内、最も小さい先頭アドレスと、その次に小さい先頭アドレスとの差分が予め設定された第２の閾値以上である場合には、前記転送するデータが記憶されている連続領域を参照する命令群の先頭アドレスが最も小さい転送予約情報を、最優先の転送予約情報と決定すること
    　を特徴とする請求項２６又は２７に記載のキャッシュメモリコントロール方法。
  31. 　前記転送過程は、前記アクセスマスタから受け取った複数の前記転送予約情報に対して算出された前記アクセス間隔が第１の閾値以上である場合には、最優先の転送予約情報を決定せず、前記アクセスマスタから受け取った複数の前記転送予約情報に対して再度算出されたアクセス間隔が前記第１の閾値以下となるまで処理を待機すること
    　を特徴とする請求項２６又は２７に記載のキャッシュメモリコントロール方法。
  32. 　前記転送過程は、決定された前記最優先の転送予約情報に従って転送される連続領域のうち、予め設定された転送単位サイズの転送を完了する毎に、再度、最優先の転送予約情報を決定すること
    　を特徴とする請求項２６から３１の何れか１項に記載のキャッシュメモリコントロール方法。
  33. 　前記転送過程は、前記アクセスマスタで実行中の命令のアドレスが進む度に、最優先の転送予約情報を決定すること
    　を特徴とする請求項２６から３２の何れか１項に記載のキャッシュメモリコントロール方法。
  34. 　前記転送過程は、決定された前記最優先の転送予約情報で示された、連続領域に記憶されている全てのデータの転送が完了すると、再度、最優先の転送予約情報を決定すること
    　を特徴とする請求項２６から３３の何れか１項に記載のキャッシュメモリコントロール方法。
  35. 　前記転送過程は、前記アクセスマスタから受け取った命令コマンドに添付されているアドレスに基づいて前記転送予約情報であることを判断し、前記転送予約情報に従って、前記アクセスマスタが前記特定の命令を実行する前に、前記特定の命令で利用されるデータを前記メインメモリから前記キャッシュメモリに転送すること
    　を特徴とする請求項２０から３４の何れか１項に記載のキャッシュメモリコントロール方法。
  36. 　前記転送過程は、前記転送予約情報に従って転送する連続領域のデータが前記キャッシュメモリに格納されている場合には、当該データを前記キャッシュメモリから開放しないこと
    　を特徴とする請求項２０から３５の何れか１項に記載のキャッシュメモリコントロール方法。
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