WO2013128624A1 - マイクロコンピュータおよび不揮発性半導体装置 - Google Patents

マイクロコンピュータおよび不揮発性半導体装置 Download PDF

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WO2013128624A1
WO2013128624A1 PCT/JP2012/055341 JP2012055341W WO2013128624A1 WO 2013128624 A1 WO2013128624 A1 WO 2013128624A1 JP 2012055341 W JP2012055341 W JP 2012055341W WO 2013128624 A1 WO2013128624 A1 WO 2013128624A1
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code
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多実結 加藤
由紀子 丸山
伸也 和泉
中木村　清
瀬口　禎浩
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ルネサスエレクトロニクス株式会社
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    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices

Definitions

  • the device of Patent Document 1 Japanese Patent Laid-Open No. 10-27704 includes a modified address register and a comparison circuit.
  • the ROM fetch address and the value of the modified address register are compared by the comparison circuit, and the result is sent to the instruction decoder.
  • the instruction decoder detects a match in the comparison circuit, the microinstruction is executed to start from a predetermined address on the RAM.
  • the configuration is such that the start address of the correction program is acquired and execution of the program is branched to the start address of the correction program in the same RAM.
  • the device disclosed in Japanese Patent Application Laid-Open No. 8-95946 discloses an instruction queue, a fetch pointer, a register for storing the address of a bug portion of the built-in ROM, and a memory based on an output result of a comparison circuit that compares the contents of the register and the fetch pointer.
  • a selection circuit for outputting the above program or a specific branch instruction is provided. When the content of the fetch pointer matches the content of the register, the branch instruction is transferred from the selection circuit to the instruction queue, and the CPU shifts to the correction program by executing the branch instruction, and the execution of the bug portion is avoided.
  • Patent Document 1 and Patent Document 2 can insert and change codes, there is a problem that a large amount of hardware is required. In addition, the performance of the apparatus deteriorates due to the overhead time associated with the branch jump.
  • a microcomputer includes a program counter that updates an address by adding a first value or a second value, and stops updating the address when a multi-cycle instruction is executed, and a program counter A selection circuit that selects either the insertion code corresponding to the address specified by the program counter in the register or the original code of the address specified by the program counter in the ROM according to the address of the register, and selection by the selection circuit An instruction execution unit for executing the generated code.
  • microcomputer and the nonvolatile semiconductor device of one embodiment of the present invention it is possible to insert a code and execute a multi-cycle instruction.
  • (A) is a figure showing the example of the code (original code) currently recorded on ROM, and the code inserted.
  • (B) is a figure showing the code after a change of the microcomputer A provided with the code change function.
  • (C) is a figure showing the code after change of ROM of the microcomputer B provided with the code insertion function.
  • (A) is a figure showing the example of the code (original code) currently recorded on ROM, and the code to change.
  • (B) is a figure showing the code after a change of the microcomputer A provided with the code change function.
  • (C) is a figure showing the code after the change of the microcomputer B provided with the code insertion function.
  • (A) is a diagram showing instruction fetch and execution timing in a single cycle system.
  • (A) is a diagram showing an example of values held in the address register 31 of the code insertion register set 29-i.
  • (B) is a diagram showing an original code and an insertion code.
  • (C) is a timing chart under the conditions shown in (a) and (b).
  • (A) is a diagram showing an example of values held in the address register 31 of the code insertion register set 29-i.
  • (B) is a diagram showing an original code and an insertion code.
  • (C) is a timing chart under the conditions shown in (a) and (b). It is a figure showing the structure of the flash memory control part 102 of 2nd Embodiment. It is a figure showing the structure of the program counter 51.
  • FIG. 22 is a diagram illustrating a configuration of a code insertion register set 40-0 included in an insertion code register set block 396. It is a figure showing the structure of the flash memory control part 423 of 6th Embodiment.
  • FIG. 6 is a diagram illustrating a configuration of a program counter 72.
  • FIG. 10 is a diagram showing a configuration of an insertion code register set block 743.
  • FIG. 22 is a diagram illustrating a configuration of a code insertion register set 88-0 included in an insertion code register set block 743.
  • (A) is a diagram showing an example of values held in the address register 31 of the code insertion register set 88-i.
  • (B) is a timing chart under the conditions of (a). It is a figure showing the structure of the flash memory control part 388 of 9th Embodiment.
  • FIG. 11 is a diagram illustrating a configuration of an insertion code register set block 389.
  • FIG. 25 is a diagram illustrating a configuration of a code insertion register set 86-0 included in an insertion code register set block 389.
  • A) is a diagram showing an example of values held in the address register 31 of the code insertion register set 86-i.
  • (B) is a timing chart under the conditions of (a).
  • FIG. 1A shows an example of a code (original code) recorded in the ROM and a code to be inserted.
  • the original code is the instructions 0 to 10, 11, and 12, and the code inserted after the instruction 3 is the instruction 3 ′.
  • FIG. 1B is a diagram showing the code after the change of the microcomputer A having the code change function.
  • the instruction 3 ′ is stored at the address “0x0108”. Since the NOP area before the change is the address “0x0116”, the storage positions of the instruction 4 to the instruction 10 are moved to the addresses “0x010A” to “0x0116”. Therefore, the necessary change code amount is “8”. That is, since it is necessary to change from the area to be inserted to the NOP area, a huge amount of change is required depending on the position of the NOP area. It is necessary to provide only a register set for the change, and the hardware becomes large-scale. As a countermeasure against this, it is conceivable to provide a large NOP area. However, since the redundant processing time increases, the processing performance of the CPU deteriorates.
  • FIG. 1 (c) is a diagram showing the code after the ROM of the microcomputer B having the code insertion function is changed.
  • the instruction 3 ' is stored at the address "0x0106". Therefore, the necessary change code amount is “1”.
  • FIG. 2A shows an example of a code (original code) recorded in the ROM and a code to be changed.
  • the original codes are the instructions 0 to 10, 11, and 12, indicating that the instruction 3 is changed to the instruction 3 '.
  • FIG. 2 (b) is a diagram showing the code after the change of the microcomputer A having the code change function.
  • the instruction 3 stored in the address “0x0106” is changed to the instruction 3 ′. Therefore, the necessary change code amount is “1”.
  • FIG. 2 (c) is a diagram showing the code after the change of the microcomputer B having the code insertion function.
  • the instruction 3 ′ and the jump instruction “JUMP0108” are stored at the address “0x0104”. Therefore, the necessary change code amount is “2”.
  • a cycle is a cycle of a so-called constant frequency reference clock signal that serves as a reference for operation timing.
  • the program counter is updated in conjunction with this cycle.
  • FIG. 3A is a diagram showing instruction fetch and execution timing in the single cycle method.
  • FIG. 3B is a diagram showing instruction fetch and execution timing in the multi-cycle method.
  • the single cycle method has the disadvantages that the time of one cycle is limited by the longest path (longest instruction execution time), the time of one cycle becomes long, and the required amount of hardware increases. Therefore, it can be said that it is desirable to adopt a multi-cycle method.
  • the code insertion function needs to correspond to the multi-cycle method.
  • the PC update stop signal is for one cycle as described in paragraph [0049], and is not compatible with the multi-cycle method.
  • FIG. 4 is a timing diagram in the case of inserting a single cycle instruction in Patent Document 3 when a part of the code (original code) recorded in the ROM is a multi-cycle instruction.
  • R0106 which is a part of the original code is a multi-cycle instruction (3-cycle instruction).
  • “0x...” Represents a hexadecimal display.
  • a PC stall signal which is a signal for stopping the update of the program counter for a period of (multi-cycle number-1), is output from the instruction execution unit.
  • the PC stall signal is a signal output when a multi-cycle instruction is executed by a general processor. Then, a simple logic is generated from the PC stall signal and the address coincidence signal, and it is considered to realize a code insertion function in multicycle instruction execution.
  • FIG. 5A is a timing chart in the case where a normal operation is performed even if a single cycle instruction is inserted when a part of the code (original code) recorded in the ROM is a multi-cycle instruction.
  • the timing diagram of the IF execution code, address, IF stage execution code, and EX stage execution code is an expected value necessary for realizing the code insertion.
  • the timing chart of the PC stall signal shows the operation in a general multi-cycle microcomputer, and the timing chart of the address match signal shows the operation when a simple comparator is used.
  • the address match signal and the PC stall signal are both at the “H” level in the previous cycle, the address match signal is at the “H” level in the current cycle, and the PC stall signal is “ In such a case, it is necessary to provide a logic circuit so that the newly provided PC update stop signal becomes “H” level.
  • FIG. 5B is a timing chart when the code (original code) recorded in the ROM is a single cycle instruction and operates normally even if a multi-cycle instruction is inserted.
  • the address match signal and the PC stall signal are both at the “L” level in the previous cycle, the address match signal is at the “H” level, and the PC stall signal is “ In such a case, it is necessary to provide a logic circuit in which the PC update stop signal becomes “H” level.
  • the address match signal and the PC The level of the stall signal is the same.
  • the code to be fetched is the CodeReg side that holds the insertion code in FIG. 5A, and the ROM side that holds the original code in FIG. 5B, and they do not match.
  • FIG. 6 is a diagram showing the configuration of the microcomputer according to the present embodiment.
  • the microcomputer shown in the figure is not particularly limited, but is formed on a semiconductor substrate (chip) by a known semiconductor integrated circuit manufacturing technique.
  • CPU 4 controls the entire processing of the microcomputer 1.
  • the CPU 4 can access the flash memory 3.
  • the RAM 5 stores various data and is used as a work area for the CPU 4.
  • the peripheral device 6 exchanges data with the outside via the I / O port 11.
  • the AD converter 7 converts an analog signal input from the analog input terminal 9 into a digital signal.
  • the DA converter 8 converts the digital signal into an analog signal and outputs the analog signal to the analog output terminal 10.
  • the flash memory 3 is a non-volatile memory, and can be electrically erased and written on the semiconductor substrate.
  • the flash memory 3 stores an operation program of the CPU 4 or various data, although not particularly limited.
  • the flash memory control unit 2 controls the flash memory 3 in a predetermined sequence according to the access from the CPU 3.
  • the flash memory control unit 2 stores a program for controlling operations such as erasing, writing, and reading of the flash memory 3, and also executes the program.
  • This program includes, for example, an instruction for monitoring an error in rewriting operation of the flash memory.
  • the flash memory control unit 2 checks the register indicating the error, and if there is an error, transmits the error to the CPU 4.
  • the instruction for monitoring such an error is arranged for every fixed address in the program so that it is read at a fixed time interval. Execution of this instruction causes other processing performance to deteriorate. Therefore, it is necessary to arrange this program at an appropriate interval. On the other hand, there is a case where safety is emphasized and the error monitoring time interval is shortened even at the expense of some degradation in processing performance.
  • the flash memory control unit 2 has a function of inserting a new code into a program made up of an original code that is an instruction incorporated in advance, so that the hardware of the microcomputer is not changed. It becomes possible to respond to the request.
  • FIG. 7 is a diagram illustrating a configuration of the flash memory control unit 2 according to the first embodiment.
  • the flash memory control unit 2 includes a program counter 12, a flash control code ROM 13, an insertion code register set block 17, a register selection signal generation circuit 18, a code selection circuit 14, an instruction An execution unit 15 and an interface controller 16 are provided.
  • the flash control code ROM 13 stores a plurality of original codes which are pre-installed instructions.
  • the flash control code ROM 13 outputs the original code stored at the address output from the program counter 12.
  • the second and higher bits from the least significant bit of the output of the program counter are valid.
  • the flash control code ROM 13 according to the present embodiment is functionally equivalent to a mask ROM, but is not in a so-called large-capacity memory write-in-prohibited state, but is assumed to be fixedly incorporated in advance by a logic circuit or the like. is doing.
  • the insertion code register set block 17 has at least one insertion code and a register set that holds the address of the insertion code.
  • the insertion code register set block 17 sends the first signal to the program counter when the bit excluding the least significant bit of the address of the insertion code held matches the bit excluding the least significant bit of the address of the program counter 12. 12 and output (that is, the address match signal is set to the “H” level).
  • the insertion code register set block 17 outputs the first signal and outputs the second signal to the code selection circuit 14 when the least significant bit of the address of the program counter 12 is “1” (that is, the address The complete match signal is set to the “H” level), and the held insertion code is output as a code register output signal.
  • the program counter 12 updates the address that is the counter value by adding the first value or the second value. That is, the program counter 12 updates the counter value based on the address match signal and the PC control signal, and outputs an address that is the counter value to the internal address bus 23.
  • the program counter 12 stops updating the address when the multi-cycle instruction is executed. More specifically, when receiving the first signal, the program counter 12 adds “1” to the least significant bit, and when not receiving the first signal, the program counter 12 is the second least significant bit. "1" is added to.
  • the register selection signal generation circuit 18 supplies code register selection signals 0 to n and address register selection signals 0 to n, which will be described later, to the insertion code register set block 17.
  • the code register selection signals 0 to n and the address register selection signals 0 to n are activated as selection signals when the code to be inserted and the address to insert the code are set in the insertion code register set block 17.
  • the code selection circuit 14 inserts the original code output from the flash control code ROM 13 and the insertion code output from the insertion code register set block 17 on the basis of the address complete match signal that changes according to the address output from the program counter 12.
  • One of the codes is output to the instruction execution unit 15 as an execution code. More specifically, the code selection circuit 14 selects the insertion code when receiving the second signal, and selects the original code when not receiving the second signal.
  • the instruction execution unit 15 fetches the execution code output from the code selection circuit 14 and executes the fetched execution code.
  • At least one of a plurality of original codes and insertion codes is a multi-cycle instruction. That is, in the control of the flash memory 3, processing with a multi-cycle instruction is required.
  • the interface controller 16 is connected to the main data bus 273, receives an interrupt from the outside of the flash memory control unit, and outputs an interrupt signal to the instruction execution unit 15.
  • the instruction execution unit 15 and the interface controller 16 are connected to the flash memory 3 via the internal data bus 21.
  • FIG. 8 is a diagram for explaining the functions of the instruction execution unit 15 and the program counter 12.
  • the instruction execution unit 15 includes a fetch unit 35 and an execution unit 36.
  • the fetch unit 35 fetches the execution code output from the code selection circuit 14 and outputs it to the execution unit 35.
  • the execution unit 36 executes the fetched execution code.
  • the execution unit 36 outputs to the program counter 12 a calculation result PC indicating an immediate value, a calculation result PC selection signal for instructing selection of an immediate value, and a PC control signal such as a PC stall signal.
  • the PC stall signal is set to the “H” level when the multi-cycle instruction is executed.
  • FIG. 9 is a diagram showing the configuration of the program counter 12. As shown in FIG. 9, the program counter 12 includes a selector 24, an adder 25, a selector 26, a selector 27, and a PC register 28.
  • the selector 24 outputs “0x01” when the address match signal output from the insertion code register set block 17 is “H” level, and outputs “0x02” when the address match signal is “L” level.
  • the selector 26 receives the output of the adder 25 and the calculation result PC (that is, the immediate value) output from the instruction execution unit 15.
  • the selector 26 outputs the operation result PC when the operation result PC selection signal output from the instruction execution unit 15 is “H” level, and outputs the output of the adder 25 when the operation result PC selection signal is “L” level. Output.
  • the selector 27 receives the output of the selector 26 and the address output from the PC register 28.
  • the selector 27 outputs the address output from the PC register 28 when the PC stall signal output from the instruction execution unit 15 is “H” level, and outputs the output of the selector 26 when the PC stall signal is “L” level. Output.
  • the PC register 28 latches the output of the selector 27 and outputs it to the internal address bus 23 as the address of the flash control code ROM 13.
  • the logic circuit OR2 outputs a logical sum of (n + 1) code register output signals 0 to n as a code register output signal. That is, when at least one of the (n + 1) code register output signals 0 to n has an “H” level bit (that is, when an insertion code is output), the code register output signal becomes an insertion code. That is, when all the bits of (n + 1) code register output signals 0 to n are at “L” level (that is, when no insertion code is output), all the bits of the code register output signal are “L”. Become.
  • the logic circuit OR3 outputs a logical sum of (n + 1) address complete match signals 0 to n as an address complete match signal. That is, when at least one of (n + 1) address complete match signals 0 to n is at “H” level, the address complete match signal is at “H” level.
  • FIG. 11 is a diagram showing the configuration of the code insertion register set 29-0.
  • the configuration of the code insertion register sets 29-1 to 29-n is the same as that of the code insertion register set 29-0 in FIG.
  • the logic circuit AND1 outputs an “H” level signal to the control terminal of the address register 31 when the clock clk and the address register selection signal 0 are both “H” level.
  • the logic circuit AND2 has a complete address when the address match signal 0 is “H” level and the least significant bit (address [0]) of the 16-bit address output from the program counter 12 is “1”.
  • Match signal 0 is set to "H" level.
  • the least significant bit that is not valid as the address of the plurality of original codes in the flash control code ROM 13 is “1”, it means that an address that is not in the flash control code ROM 13 is designated. Become.
  • the logic circuit AND4 outputs an “H” level signal to the control terminal of the code register 32 when the clock clk and the code register selection signal 0 are both at the “H” level.
  • FIG. 12 is a diagram showing the configuration of the code selection circuit 14. As shown in FIG. 12, the code selection circuit 14 includes a selector 33.
  • the code selection circuit 14 outputs the original code “R0102” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0100” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R0104” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0102” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 12 outputs “0x02”.
  • the output address of the program counter 12 becomes “0x0106” added by “0x02”.
  • the upper 15 bits of the address “0x0106” match the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal becomes “H” level (because address match signal 0 becomes “H” level).
  • the least significant bit of the output address of the program counter 12 is “0”.
  • the address complete match signal remains at “L” level, and the code register output signal remains “0x0000”.
  • R0106 which is the original code of the address “0x0106”
  • the code selection circuit 14 outputs the original code “R0106” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0104” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 12 outputs “0x01”.
  • the output address of the program counter 12 becomes “0x0107” added by “0x01”.
  • the upper 15 bits of the address “0x0107” match the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal becomes “H” level (because address match signal 0 becomes “H” level).
  • the least significant bit of the output address of the program counter 12 is “1”.
  • the address complete match signal becomes “H” level (because the address complete match signal 0 becomes “H” level).
  • the code register output signal becomes the insertion code “Code Reg. 0” held in the code register 32 (because the code register output signal 0 becomes “Code Reg. 0”). Since the address complete match signal is at “H” level, the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15. The execution unit 36 of the instruction execution unit 15 executes the original code “R0106” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R0108” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 0” output to the fetch unit 35 in the previous cycle.
  • FIG. 14A shows an example of values held in the address register 31 of the code insertion register set 29-i (hereinafter, code insertion register set #i).
  • code insertion register set #i the upper 15 bits (2nd to 16th bits) of “0x0106” are held in the address register 31 of the code insertion register set # 0 and stored in the address register 31 of the code insertion register set # 1.
  • the upper 15 bits of “0x8000” are held, and the upper 15 bits of “0x8002” are held in the address register 31 of the code insertion register set # 2.
  • the insertion code “Code Reg. 0” is held in the code register 32 of the register set for code insertion # 0.
  • the original code “R0106” is a 3-cycle instruction
  • the other original code is a 1-cycle instruction
  • the insertion code “Code Reg. 0” is a 1-cycle instruction.
  • FIG. 14 (c) is a timing chart under the conditions shown in FIGS. 14 (a) and 14 (b).
  • the 16-bit address (PC value [15: 0]) output from the program counter 12 is “0x0102”.
  • the upper 15 bits of the address “0x0102” are different from the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal and the address complete match signal become “L” level, and the code register output signal becomes “0x0000”.
  • “R0102” that is the original code of the address “0x0102” is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R0102” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0100” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R0104” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0102” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 12 outputs “0x02”.
  • the output address of the program counter 12 becomes “0x0106” added by “0x02”.
  • the upper 15 bits of the address “0x0106” match the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal becomes “H” level (because address match signal 0 becomes “H” level).
  • the least significant bit of the output address of the program counter 12 is “0”.
  • the address complete match signal remains at “L” level, and the code register output signal remains “0x0000”.
  • the selector 24 of the program counter 12 outputs “0x01”.
  • the output address of the program counter 12 becomes “0x0107” added by “0x01”.
  • the upper 15 bits of the address “0x0107” match the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal becomes “H” level (because address match signal 0 becomes “H” level).
  • the output address of the program counter 12 is “1” because the least significant bit is “0x01” added.
  • the address complete match signal becomes “H” level (because the address complete match signal 0 becomes “H” level).
  • the code register output signal becomes the insertion code “Code Reg. 0” held in the code register 32 (because the code register output signal 0 becomes “Code Reg. 0”). Since the address complete match signal is at “H” level, the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0106” output to the fetch unit 35 in the previous cycle.
  • the execution unit 36 sets the PC stall signal to the “H” level.
  • the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15.
  • the execution unit 36 of the instruction execution unit 15 continues to execute the original code “R0106” of the three-cycle instruction (end of execution for two cycles).
  • the program counter 12 outputs the same address “0x0107” as in the previous cycle.
  • the upper 15 bits of the address “0x0107” match the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal becomes “H” level (because address match signal 0 becomes “H” level).
  • the address complete match signal becomes “H” level (because the address complete match signal 0 becomes “H” level).
  • the code register output signal becomes the insertion code “Code Reg.
  • the code selection circuit 14 outputs the original code “R0108” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 0” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R010A” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0108” output to the fetch unit 35 in the previous cycle.
  • FIG. 15A shows an example of values held in the address register 31 of the code insertion register set 29-i (hereinafter, code insertion register set #i).
  • code insertion register set #i the upper 15 bits of “0x0106” are held in the address register 31 of the code insertion register set # 0
  • the upper 15 bits of “0x8000” are held in the address register 31 of the code insertion register set # 1.
  • the upper 15 bits of “0x8002” are held in the address register 31 of the code insertion register set # 2.
  • the insertion code “Code Reg. 0” is held in the code register 32 of the register set for code insertion # 0.
  • the original code “R0106” is a one-cycle instruction
  • the other original codes are also one-cycle instructions
  • the insertion code “Code Reg.0” is a three-cycle instruction.
  • FIG. 15 (c) is a timing chart under the conditions shown in FIGS. 15 (a) and 15 (b).
  • the 16-bit address (PC value [15: 0]) output from the program counter 12 is “0x0102”.
  • the upper 15 bits of the address “0x0102” are different from the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal and the address complete match signal become “L” level, and the code register output signal becomes “0x0000”.
  • “R0102” that is the original code of the address “0x0102” is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R0102” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0100” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R0104” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0102” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 12 outputs “0x02”.
  • the output address of the program counter 12 becomes “0x0106” added by “0x02”.
  • the upper 15 bits of the address “0x0106” match the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal becomes “H” level (because address match signal 0 becomes “H” level).
  • the address complete match signal remains “L” level and the code register output signal remains “0x0000”.
  • R0106 which is the original code of the address “0x0106”
  • the code selection circuit 14 outputs the original code “R0106” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0104” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 12 outputs “0x01”.
  • the output address of the program counter 12 becomes “0x0107” added by “0x01”.
  • the upper 15 bits of the address “0x0107” match the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal becomes “H” level (because address match signal 0 becomes “H” level).
  • the output address of the program counter 12 is “1” because the least significant bit is “0x01” added.
  • the address complete match signal becomes “H” level (because the address complete match signal 0 becomes “H” level).
  • the code register output signal becomes the insertion code “Code Reg. 0” held in the code register 32 (because the code register output signal 0 becomes “Code Reg. 0”). Since the address complete match signal is at “H” level, the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15. The execution unit 36 of the instruction execution unit 15 executes the original code “R0106” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R0108” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 0” output to the fetch unit 35 in the previous cycle.
  • the execution unit 36 sets the PC stall signal to the “H” level.
  • the program counter 12 outputs the same address “0x0108” as in the previous cycle.
  • the upper 15 bits of the address “0x0108” are different from the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal and the address complete match signal become “L” level, and the code register output signal becomes “0x0000”.
  • the execution unit 36 of the instruction execution unit 15 continues to execute the insertion code “Code Reg. 0” of the 3-cycle instruction (end of execution for two cycles).
  • the program counter 12 outputs the same address “0x0108” as in the previous cycle.
  • the upper 15 bits of the address “0x0108” are different from the upper 15 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal and the address complete match signal become “L” level, and the code register output signal becomes “0x0000”.
  • the execution unit 36 of the instruction execution unit 15 continues to execute the insertion code “Code Reg. 0” of the 3-cycle instruction (end of execution for 3 cycles).
  • the execution unit 36 ends the execution of the insertion code “Code Reg. 0”, which is a three-cycle instruction, and sets the PC stall signal to the “L” level.
  • the code selection circuit 14 outputs the original code “R010A” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0108” output to the fetch unit 35 in the previous cycle.
  • the addresses of the plurality of original codes are valid from the least significant bit to the (k + 1) th bit or more.
  • k is a natural number of 1 or more.
  • FIG. 16 is a diagram illustrating the configuration of the flash memory control unit 102 according to the second embodiment.
  • 16 differs from the flash memory control unit 2 in FIG. 7 in a program counter 51 and an insertion code register set block 52.
  • the insertion code register set block 52 holds a maximum of 2k-1 insertion codes and the address of the insertion code.
  • the insertion code register set block 52 determines that when the bit excluding the k bits from the least significant bit of the held insertion code address matches the bit excluding the k bits from the least significant address of the program counter 51.
  • the first signal is output (that is, the address match signal is set to the “H” level).
  • the insertion code register set block 52 outputs the first signal and holds the k bits from the least significant bit of the address of the insertion code held therein and the k bits from the least significant address of the program counter 51 address.
  • the second signal is output (that is, the address complete match signal is set to the “H” level), and the insertion code held corresponding to the address of the program counter 51 is output.
  • the insertion code register set block 52 outputs a second signal and simultaneously outputs an insertion end signal indicating an insertion end when outputting the last insertion code when a plurality of insertion codes are successively inserted. To do. The generation of the insertion end signal will be described later.
  • the program counter 51 adds “1” to the least significant bit when receiving the first signal, and “1” to the (k + 1) th bit from the least significant bit when not receiving the first signal. Is added. When receiving the insertion end signal, the program counter 51 adds “1” to the (k + 1) th bit from the least significant bit and sets the k bits from the least significant bit to “0” even when the first signal is received. "
  • FIG. 17 is a diagram showing the configuration of the program counter 51.
  • the program counter 51 includes a selector 53, an adder 25, a logic circuit AND74, a selector 26, a selector 27, and a PC register 28.
  • the selector 53 receives the address match signal and the insertion end signal from the insertion code register set block 52.
  • the selector 53 outputs “0x01” when the address match signal is at “H” level and the insertion end signal is at “L” level.
  • the selector 53 receives the address match signal when the address match signal is “L” level and the insertion end signal is “H” level.
  • the “L” level and the insertion end signal are “L” level, “0x20” is output.
  • the adder 25 adds the 20-bit address output from the PC register 28 and the value output from the selector 53.
  • the logic circuit AND74 outputs a logical product of the negative 5 bits of the 20 bits output from the adder 25 and the negative of the insertion end signal. In other words, the logic circuit AND74 outputs the lower 5 bits of the 20 bits output from the adder 25 when the insertion end signal is at the “L” level.
  • the logic circuit AND74 outputs 5-bit “0b00000” when the insertion end signal is at “H” level.
  • “0b...” Represents binary display.
  • the selector 26 includes a signal in which the upper 15 bits of the 20 bits output from the adder 25 are set to the upper 15 bits, and the 5-bit signal output from the logic circuit AND 74 is set to the lower 5 bits.
  • the output calculation result PC is received.
  • the selector 26 outputs the operation result PC when the operation result PC selection signal output from the instruction execution unit 15 is at “H” level, and the adder 25 and the logic circuit when the operation result PC selection signal is at “L” level.
  • the signal from the AND 74 is output.
  • the selector 27 receives the output of the selector 26 and the address output from the PC register 28.
  • the selector 27 outputs an address output from the PC register 28 when the PC stall signal output from the instruction execution unit 15 is “H” level, and receives from the selector 26 when the PC stall signal is “L” level. Output a signal.
  • the PC register 28 latches the output of the selector 27 and outputs it to the internal address bus 23 as the address of the flash control code ROM.
  • FIG. 18 is a diagram illustrating the configuration of the insertion code register set block 52.
  • the code insertion register set 54-i receives an address output from the program counter 51 and data transmitted through the data bus, and further receives a code register selection signal i, an address register selection signal i, an address from the code selection circuit 14. In response to the less register 2 selection signal i and the insertion end register selection signal i, an address match signal i, an address complete match signal i, an insertion end signal i, and a code register output signal i are output.
  • the logic circuit OR1 outputs a logical sum of (n + 1) address match signals 0 to n as an address match signal. That is, when at least one of (n + 1) address match signals 0 to n is at “H” level, the address match signal is at “H” level.
  • the logic circuit OR2 outputs a logical sum of (n + 1) code register output signals 0 to n as a code register output signal. That is, when at least one of the (n + 1) code register output signals 0 to n has an “H” level bit (that is, when an insertion code is output), the code register output signal becomes an insertion code. That is, when all the bits of (n + 1) code register output signals 0 to n are at “L” level (that is, when no insertion code is output), all the bits of the code register output signal are “L”. Become.
  • the logic circuit OR3 outputs a logical sum of (n + 1) address complete match signals 0 to n as an address complete match signal. That is, when at least one of (n + 1) address complete match signals 0 to n is at “H” level, the address complete match signal is at “H” level.
  • the logic circuit OR 54 outputs a logical sum of (n + 1) insertion end signals 0 to n as an insertion end signal. That is, when at least one of (n + 1) insertion end signals 0 to n is at “H” level, the insertion end signal is at “H” level.
  • the address match signals 0 to n and the address match signal are 1-bit signals.
  • the address complete match signals 0 to n and the address complete match signal are 1-bit signals.
  • the insertion end signals 0 to n and the insertion end signal are 1-bit signals.
  • the code register output signals 0 to n and the code register output signal are 16-bit signals.
  • FIG. 19 is a diagram showing the configuration of the code insertion register set 54-0.
  • the configuration of the code insertion register sets 54-1 to 54-n is the same as the configuration of the code insertion register set 54-0 in FIG.
  • the code insertion register set 54-0 includes a logic circuit AND1, an address register 31, an address comparator 30, a logic circuit AND4, a code register 32, a logic circuit 54, and an address register. 56, an address comparator 57, a logic circuit 56, an insertion end register 59, a logic circuit AND2, a logic circuit 55, and a logic circuit AND3.
  • the logic circuit AND1 outputs an “H” level signal to the control terminal of the address register 31 when the clock clk and the address register selection signal 0 are both “H” level.
  • the address register 31 latches and holds the 15-bit address (that is, the address to insert the insertion code) sent through the data bus when the input to the control terminal is at “H” level.
  • the address comparator 30 matches the upper 15 bits (address [19: 5]) of the 20-bit address output from the program counter 12 with the 15-bit address held in the address register 31.
  • the address match signal 0 is set to the “H” level.
  • the logic circuit AND 54 outputs an “H” level signal to the control terminal of the code register 32 when the clock clk and the address register 2 selection signal 0 are both “H” level.
  • the address register 56 latches and holds the 5-bit address sent through the data bus when the input to the control terminal is at “H” level.
  • the address register 56 holds an address indicating the insertion order when a plurality of insertion codes are successively inserted.
  • the logic circuit AND 56 outputs a signal of “H” level to the control terminal of the insertion end register 59 when the clock clk and the insertion end register selection signal 0 are both “H” level.
  • the logic circuit AND55 receives the address complete match signal 0 and the output of the insertion end register 59.
  • the logic circuit AND55 outputs 1-bit data (insertion end) held in the insertion end register 59 as the insertion end signal 0 when the address complete match signal 0 is at “H” level.
  • the logic circuit AND4 outputs an “H” level signal to the control terminal of the code register 32 when the clock clk and the code register selection signal 0 are both at the “H” level.
  • the logic circuit AND3 receives the address complete match signal 0 and the output of the code register 32.
  • the logic circuit AND3 outputs 16-bit data (that is, an insertion code) held in the code register 32 as the code register output signal 0 when the address complete match signal 0 is at “H” level.
  • the logic circuit AND3 outputs 16-bit “0x0000” as the code register output signal 0 when the address complete match signal 0 is at “L” level.
  • the address match signal 0 is a 1-bit signal.
  • the address complete match signal 0 is a 1-bit signal.
  • the insertion end signal 0 is a 1-bit signal.
  • the code register output signal 0 is a 16-bit signal.
  • the upper 15 bits of “0x01062” are held in the address register 31 of the code insertion register set # 1, and the lower 5 bits of “0x01062” are held in the address register 56. Further, the insertion code “Code Reg. 1” is held in the code register 32 of the code insertion register set # 1, and the insertion end “0b1” is held in the insertion end register 59 of the code insertion register set # 1. Further, it is assumed that the original code “R...” Is held at the address “0x...” Of the flash control code ROM 13.
  • R01020 which is the original code of the address “0x01020”, is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R01020” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R01000” output to the fetch unit 35 in the previous cycle.
  • the selector 53 of the program counter 51 outputs “0x20”.
  • the output address of the program counter 51 becomes “0x01040” added by “0x20”.
  • the upper 15 bits of the address “0x01040” are different from the upper 15 bits of the address “0x01061” held in the address register 31 of the code insertion register set # 0, and the address of the code insertion register set # 1. This is also different from the upper 15 bits of the address “0x01062” held in the register 31.
  • the selector 53 of the program counter 51 outputs “0x20”.
  • the output address of the program counter 51 becomes “0x01060” added by “0x20”.
  • the upper 15 bits of the address “0x01060” match the upper 15 bits of the address “0x01061” held in the address register 31 of the code insertion register set # 0, and the address of the code insertion register set # 1 This also matches the upper 15 bits of the address “0x01062” held in the register 31.
  • the address match signal becomes “H” level (because address match signal 0 and address match signal 1 become “H” level).
  • the lower 5 bits of the address “0x01060” are different from the lower 5 bits of the address “0x01061” held in the address register 56 of the code insertion register set # 0, and the address of the code insertion register set # 1. This is different from the lower 5 bits of the address “0x01062” held in the register 56.
  • the address complete match signal remains at “L” level (because address complete match signal 0 and address complete match signal 1 remain at “L” level). Since the address complete match signal is “L” level, the code register output signal is “0x0000” and the insertion end signal is “0b0”.
  • “R01060”, which is the original code of the address “0x01060”, is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R01060” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R01040” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 51 outputs “0x01”. Therefore, the output address of the program counter 51 is “0x01061” added by “0x01”.
  • the upper 15 bits of the address “0x01061” match the upper 15 bits of the address “0x01061” held in the address register 31 of the code insertion register set # 0, and the address of the code insertion register set # 1 This matches the upper 15 bits of the address “0x01062” held in the register 31.
  • the address match signal becomes “H” level (because address match signal 0 and address match signal 1 become “H” level).
  • the address complete match signal is at the “H” level. (Because the address complete match signal 0 is at “H” level). Since the address complete match signal 0 becomes “H” level, the code register output signal 0 becomes the insertion code “Code Reg. 0” held in the code register 32 of the code insertion register set # 0. As a result, the code register output signal becomes the insertion code “Code Reg. 0”.
  • the insertion end signal 0 becomes the insertion end “0b0” held in the insertion end register 59 of the code insertion register set # 0. As a result, the insertion end signal becomes “0b0”. Since the address complete match signal is at “H” level, the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15. The execution unit 36 of the instruction execution unit 15 executes the original code “R01060” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 51 outputs “0x01”. Therefore, the output address of the program counter 51 is “0x01062” added by “0x01”.
  • the upper 15 bits of the address “0x01062” match the upper 15 bits of the address “0x01061” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. Matches the upper 15 bits of the address “0x01062” held in the. As a result, the address match signal becomes “H” level (because address match signal 0 and address match signal 1 become “H” level).
  • the address complete match signal is at the “H” level. (Because the address complete match signal 1 is at "H” level). Since the address complete match signal 1 becomes “H” level, the code register output signal 1 becomes the insertion code “Code Reg. 1” held in the code register 32 of the code insertion register set # 1. As a result, the code register output signal becomes the insertion code “Code Reg. 1”. Since the address complete match signal 1 becomes “H” level, the insertion end signal 1 becomes the insertion end “0b1” held in the insertion end register 59 of the code insertion register set # 1.
  • the code selection circuit 14 outputs the insertion code “Code Reg. 1” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at “H” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 0” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 51 outputs “0x20”. Since the insertion end signal is “0b1”, the lower 5 bits of the output of the adder 25 are set to “0” by the logic circuit 74. As a result, the output address of the program counter 51 is “0x01080”. The upper 15 bits of the address “0x01080” are different from the upper 15 bits of the address “0x01061” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. This is different from the upper 15 bits of the address “0x01062” held in.
  • the selector 53 of the program counter 51 outputs “0x20”.
  • the output address of the program counter 51 becomes “0x010A0” added by “0x20”.
  • the upper 15 bits of the address “0x010A0” are different from the upper 15 bits of the address “0x01061” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. This is different from the upper 15 bits of the address “0x01062” held in.
  • the address match signal and the address complete match signal become “L” level
  • the code register output signal becomes “0x0000”
  • the insertion end signal becomes “0b0”.
  • “R010A0” which is the original code of the address “0x010A0”
  • the code selection circuit 14 outputs the original code “R010A0” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R01080” output to the fetch unit 35 in the previous cycle.
  • the operation is the same as in the sixth cycle.
  • the address of the original code is designated by bits other than the predetermined number of bits from the least significant bit of the program counter address, and the code is inserted using the predetermined number of bits from the least significant bit. Therefore, one or more codes can be inserted between two original codes, and a multi-cycle instruction can be executed.
  • the output of the program counter 12 has been described as 16 bits. However, in this embodiment, since a plurality of instruction codes are inserted, the output of the program counter 51 is 20 bits. Assumed.
  • FIG. 21 is a diagram illustrating a configuration of the flash memory control unit 312 according to the third embodiment.
  • the insertion code register set block 164 outputs the first signal when the bit except the least significant bit of the held insertion code address matches the bit except the least significant bit of the address of the program counter 12. (That is, the address match signal is set to the “H” level).
  • the insertion code register set block 164 outputs the first signal and outputs the second signal when the least significant bit of the address of the insertion code that is held matches the least significant bit of the address of the program counter 12. Output (that is, set the address match signal to “H” level) and output the held insertion code.
  • FIG. 22 is a diagram showing the configuration of the code insertion register set 64-0 included in the insertion code register set block 164.
  • the configuration of the code insertion register sets 64-1 to 64-n is the same as that of the code insertion register set 64-0 in FIG.
  • the address register 131 latches and holds the 16-bit address sent through the data bus when the output of the logic circuit AND1 is at “H” level.
  • the coincidence circuit XNOR1 has the least significant bit (address [0]) of the 16-bit address output from the program counter 12 and the least significant bit of the 16-bit address held in the address register 131. When they match, the match signal is set to the “H” level.
  • the logic circuit AND2 sets the address complete match signal 0 to “H” level when the address match signal 0 is “H” level and the match signal output from the match circuit NROR1 is “H” level.
  • FIG. 23A is a diagram showing an example of values held in the address register 31 of the code insertion register set 64-i (hereinafter, code insertion register set #i).
  • code insertion register set #i 16-bit “0x0106” is held in the address register 131 of the code insertion register set # 0.
  • the insertion code “Code Reg. 0” is held in the code register 32 of the register set for code insertion # 0.
  • the original code “R...” Is held at the address “0x...” Of the flash control code ROM 13.
  • FIG. 23B is a timing chart under the conditions of FIG. In the 0th cycle, the 16-bit address (PC value [15: 0]) output from the program counter 12 is “0x0102”.
  • the upper 15 bits of the address “0x0102” are different from the upper 15 bits of the address “0x0106” held in the address register 131.
  • the address match signal and the address complete match signal become “L” level, and the code register output signal becomes “0x0000”.
  • “R0102” that is the original code of the address “0x0102” is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R0102” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0100” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R0104” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0102” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 12 outputs “0x02”, so that the output address of the program counter 12 is added by “0x02”. It becomes “0x0106”. Since the upper 15 bits of the address “0x0106” match the upper 15 bits of the address “0x0106” held in the address register 131, the address match signal becomes “H” level (the address match signal 0 is “H”). To become a level). Further, since the lower 1 bit of the address “0x0106” matches the lower 1 bit of the address “0x0106” held in the address register 131, the address complete match signal becomes “H” level (address complete match signal 0). Is at “H” level).
  • the code register output signal becomes the insertion code “Code Reg. 0” held in the code register 32 (because the code register output signal 0 becomes “Code Reg. 0”). Since the address complete match signal is at “H” level, the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15. The execution unit 36 of the instruction execution unit 15 executes the original code “R0104” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 12 outputs “0x01”.
  • the output address of the program counter 12 becomes “0x0107” added by “0x01”. Since the upper 15 bits of the address “0x0107” match the upper 15 bits of the address “0x0106” held in the address register 131, the address match signal becomes “H” level (the address match signal 0 is “H”). To become a level).
  • the lower 1 bit of the address “0x0107” is different from the lower 1 bit of the address “0x0106” held in the address register 131.
  • the address complete match signal becomes “L” level (because the address complete match signal 0 and the address complete match signal become “L” level), and the code register output signal becomes “0x0000”.
  • the code selection circuit 14 outputs the original code “R0106” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 0” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R0108” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R0106” output to the fetch unit 35 in the previous cycle.
  • the operation is the same as the fourth cycle.
  • the address of the original code is designated by bits other than the least significant bit of the address of the program counter, and the code is coded using the least significant bit. Since the insertion is controlled, one code can be inserted between two original codes, and a multi-cycle instruction can be executed. Further, according to the present embodiment, it is possible to select whether to execute the inserted code after the original code (post-insertion) or before the original code (pre-insertion).
  • FIG. 24 is a diagram illustrating a configuration of the flash memory control unit 103 according to the fourth embodiment.
  • the flash memory control unit 103 in FIG. 24 is different from the flash memory control unit 102 in the second embodiment in FIG.
  • the program counter 65 When the program counter 65 receives the insertion end signal, the k bits from the least significant bit are set to “1”.
  • FIG. 25 is a diagram illustrating the configuration of the program counter 65 according to the fourth embodiment.
  • the program counter 65 includes a selector 68, an adder 25, a logic circuit OR68, a selector 26, a selector 27, and a PC register 28.
  • the selector 68 receives an address match signal from the insertion code register set block 52.
  • the selector 68 outputs “0x01” when the address match signal is at “H” level.
  • the selector 68 outputs “0x20” when the address match signal is at “L” level.
  • the adder 25 adds the 20-bit address “19: 0” output from the PC register 28 and the value output from the selector 68.
  • the logic circuit OR68 outputs the logical sum of the lower 5 bits of the 20 bits output from the adder 25 and the insertion end signal. That is, logic circuit OR 68 outputs the lower 5 bits of the 20 bits output from adder 25 when the insertion end signal is at “L” level. The logic circuit OR68 outputs 5-bit “0b11111” when the insertion end signal is at “H” level.
  • the selector 26 sets the upper 15 bits (6th to 20th bits) of the 20 bits output from the adder 25 as the upper 15 bits, and sets the 5-bit signal output from the logic circuit OR68 as the lower 5 bits. And the calculation result PC output from the instruction execution unit 15 are received.
  • the selector 26 outputs the operation result PC when the operation result PC selection signal output from the instruction execution unit 15 is at “H” level, and the adder 25 and the logic circuit when the operation result PC selection signal is at “L” level. 58 signals are output.
  • the selector 27 receives the output of the selector 26 and the address output from the PC register 28.
  • the selector 27 outputs the address output from the PC register 28 when the PC stall signal output from the instruction execution unit 15 is “H” level, and outputs the output of the selector 26 when the PC stall signal is “L” level. Output.
  • the PC register 28 latches the output of the selector 27 and outputs it to the internal address bus 23 as the address of the flash control code ROM.
  • FIG. 26B is a timing chart under the condition of FIG. In the 0th cycle, the 20-bit address (PC value [19: 0]) output from the program counter 65 is “0x01020”.
  • the upper 15 bits of the address “0x01020” are different from the upper 15 bits of the address “0x01060” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. This is different from the upper 15 bits of the address “0x01061” held in.
  • the address match signal and the address complete match signal become “L” level
  • the code register output signal becomes “0x0000”
  • the insertion end signal becomes “0b0”.
  • R01020 which is the original code of the address “0x01020”, is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R01020” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R01000” output to the fetch unit 35 in the previous cycle.
  • the selector 68 of the program counter 65 outputs “0x20”.
  • the output address of the program counter 65 becomes “0x01040” added by “0x20”.
  • the upper 15 bits of the address “0x01040” are different from the upper 15 bits of the address “0x01061” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. This is different from the upper 15 bits of the address “0x01062” held in.
  • the address match signal and the address complete match signal become “L” level, the code register output signal becomes “0x0000”, and the insertion end signal becomes “0b0”.
  • R01040 which is the original code of the address “0x01040” is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R01040” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R01020” output to the fetch unit 35 in the previous cycle.
  • the selector 68 of the program counter 65 outputs “0x20”.
  • the output address of the program counter 65 becomes “0x01060” added by “0x20”.
  • the upper 15 bits of the address “0x01060” match the upper 15 bits of the address “0x01060” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1 Since the upper 15 bits of the address “0x01061” held in the address match, the address match signal becomes “H” level (because the address match signal 0 and the address match signal 1 become “H” level).
  • the address complete match signal is “H” level. (Because the address complete match signal 0 is at “H” level). Since the address complete match signal 0 becomes “H” level, the code register output signal 0 becomes the insertion code “Code Reg. 0” held in the code register 32 of the code insertion register set # 0. As a result, the code register output signal becomes the insertion code “Code Reg. 0”.
  • the insertion end signal 0 becomes the insertion end “0b0” held in the insertion end register 59 of the code insertion register set # 0. As a result, the insertion end signal becomes “0b0”. Since the address complete match signal is at “H” level, the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15. The execution unit 36 of the instruction execution unit 15 executes the original code “R01040” output to the fetch unit 35 in the previous cycle.
  • the selector 68 of the program counter 65 outputs “0x01”.
  • the output address of the program counter 65 becomes “0x01061” added by “0x01”.
  • the upper 15 bits (6th to 20th bits) of the address “0x01061” match the upper 15 bits of the address “0x01060” held in the address register 31 of the code insertion register set # 0, and the code is inserted. This corresponds to the upper 15 bits of the address “0x01061” held in the address register 31 of the register set # 1.
  • the address match signal becomes “H” level (because address match signal 0 and address match signal 1 become “H” level).
  • the lower 5 bits of the address “0x01061” match the lower 5 bits of the address “0x01061” held in the address register 56 of the code insertion register set # 1.
  • the address complete match signal becomes “H” level (because the address complete match signal 1 becomes “H” level).
  • the code register output signal 1 becomes the insertion code “Code Reg. 1” held in the code register 32 of the code insertion register set # 1.
  • the code register output signal becomes the insertion code “Code Reg. 1”. Since the address complete match signal 1 becomes “H” level, the insertion end signal 1 becomes the insertion end “0b1” held in the insertion end register 59 of the code insertion register set # 1.
  • the code selection circuit 14 outputs the insertion code “Code Reg. 1” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at “H” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 0” output to the fetch unit 35 in the previous cycle.
  • the selector 68 of the program counter 65 outputs “0x01”. Since the insertion end signal is “0b1”, the lower 5 bits of the 20-bit address output from the adder 25 are set to “1” by the logic circuit OR68. As a result, the output address of the program counter 65 is “0x0107F”. The upper 15 bits (6th to 20th bits) of the address “0x0107F” match the upper 15 bits of the address “0x01060” held in the address register 31 of the code insertion register set # 0, and the code is inserted. This matches the upper 15 bits of the address “0x01061” held in the address register 31 of the register set # 1.
  • the address match signal becomes “H” level (because address match signal 0 and address match signal 1 become “H” level).
  • the lower 5 bits of the address “0x0107F” are different from the lower 5 bits of the address “0x01060” held in the address register 56 of the code insertion register set # 0, and the address of the code insertion register set # 1. This is different from the lower 5 bits of the address “0x01061” held in the register 56.
  • the address complete match signal is at the “L” level (because the address complete match signal 0 and the address complete match signal are at the “L” level). Since the address complete match signal becomes “L” level, the code register output signal becomes “0x0000” and the insertion end signal becomes “0b0”.
  • the selector 68 of the program counter 65 outputs “0x01”. Since the insertion end signal is “0b0”, the lower 5 bits of the 20-bit address output from the adder 25 are output as they are by the logic circuit OR68. As a result, the output address of the program counter 65 is “0x01080”. The upper 15 bits of the address “0x01080” are different from the upper 15 bits of the address “0x01060” held in the address register 31 of the code insertion register set # 0, and the address of the code insertion register set # 1 This is different from the upper 15 bits of the address “0x01061” held in the register 31.
  • the address match signal becomes “L” level (because address match signal 0 and address match signal 1 become “L” level).
  • the lower 5 bits of the address “0x01080” are different from the lower 5 bits of the address “0x01060” held in the address register 56 of the code insertion register set # 0, and the address register of the code insertion register set # 1 This is different from the lower 5 bits of the address “0x01061” held in 56.
  • the address complete match signal becomes “L” level (because address complete match signal 0 and address complete match signal 1 become “L” level). Since the address complete match signal is “L” level, the code register output signal is “0x0000” and the insertion end signal is “0b0”.
  • R01080 which is the original code of the address “0x01080”, is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R01080” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R01060” output to the fetch unit 35 in the previous cycle.
  • the selector 68 of the program counter 65 outputs “0x20”, so that the output address of the program counter 65 is incremented by “0x20”. It becomes “0x010A0”.
  • the upper 15 bits of the address “0x010A0” are different from the upper 15 bits of the address “0x01060” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. This is different from the upper 15 bits of the address “0x01061” held in.
  • the operation is the same as in the sixth cycle.
  • the address of the original code is specified by bits other than the predetermined number of bits from the least significant bit of the address of the program counter, and the predetermined address from the least significant bit is designated. Since the insertion of the code is controlled using the number of bits, it is possible to insert one or more codes between two original codes and to execute a multi-cycle instruction. Further, according to the present embodiment, when the address from the program counter matches the value of the address register, the insertion code is executed with respect to the second embodiment in which the execution of the insertion code is executed before the original code. Is executed after the original code.
  • FIG. 27 is a diagram illustrating the configuration of the flash memory control unit 395 according to the fifth embodiment.
  • the flash memory control unit 395 in FIG. 27 is different from the flash memory control unit 2 in the first embodiment in FIG. 7 in an insertion code register set block 396.
  • FIG. 28 is a diagram showing the configuration of the code insertion register set 40-0 included in the insertion code register set block 396.
  • the configuration of the code insertion register sets 40-1 to 40-n is the same as that of the code insertion register set 40-0 in FIG.
  • the code insertion register set 40-0 in FIG. 28 is different from the code insertion register set 29-0 in the first embodiment in FIG. 11 in the logic circuit AND6, the status register 34, and the logic circuit AND5. is there.
  • the logic circuit AND6 outputs an “H” level signal to the control terminal of the status register 34 when the clock clk and the status register selection signal 0 are both at the “H” level.
  • the status register 34 latches and holds the 1-bit status value sent through the data bus when the input to the control terminal is at “H” level.
  • the logic circuit AND5 outputs a logical product of the output of the status register 34 and the output of the address comparator 30 as an address match signal 0. Therefore, when the status value is set to “0”, the address match signal 0 and the address complete match signal 0 are always at the “L” level. As a result, when the stator value is “0”, the code selection circuit 12 selects the original code output from the flash control code ROM 13 regardless of the address of the program counter 12. As a result, the code insertion function described in this embodiment is disabled.
  • the validity / invalidity of the code insertion function can be switched according to the status value.
  • FIG. 29 is a diagram illustrating a configuration of the flash memory control unit 423 according to the sixth embodiment.
  • the insertion code register set block 424 outputs the first signal when the bit except the most significant bit of the held insertion code address matches the bit other than the most significant bit of the address of the program counter 72. (That is, the address match signal is set to the “H” level).
  • the insertion code register set block 424 outputs the first signal and outputs the second signal when the most significant bit of the address of the program counter 72 is “1” (that is, the address complete match signal “ And the held insertion code is output.
  • the program counter 72 adds “1” to the most significant bit when receiving the first signal, and adds “1” to the second least significant bit when not receiving the first signal.
  • FIG. 30 shows a configuration of program counter 72.
  • the program counter 72 includes a selector 73, an adder 25, a logic circuit AND 72, a selector 26, a selector 27, and a PC register 28.
  • the selector 73 receives the address match signal and the address complete match signal from the insertion code register set block 424.
  • the selector 73 outputs “0x10000” when the address match signal is “H” level and the address complete match signal is “L” level.
  • the selector 73 is operable when the address match signal is “L” level and the address complete match signal is “H” level, when the address match signal is “L” level and the address complete match signal is “L” level, or When the coincidence signal is “H” level and the address complete coincidence signal is “H” level, “0x02” is output.
  • the adder 25 adds the 17-bit address “16: 0” output from the PC register 28 and the value output from the selector 73.
  • the output of the program counter 72 is assumed to be 17 bits.
  • the logic circuit AND72 outputs the logical product of the most significant 1 bit of the 17 bits output from the adder 25 and the negative of the address complete match signal. That is, the logic circuit AND 72 outputs the most significant 1 bit of the 17 bits output from the adder 25 when the address complete match signal is at “L” level. Logic circuit AND72 outputs 1-bit “0b0” when the address complete match signal is at “H” level.
  • the selector 26 sets the lower 16 bits of the 17 bits output from the adder 25 as the lower 16 bits, the 1 bit signal output from the logic circuit AND 72 as the highest 1 bit, and the instruction execution unit 15. And the calculation result PC output from.
  • the selector 26 outputs the operation result PC when the operation result PC selection signal output from the instruction execution unit 15 is at “H” level, and the adder 25 and the logic circuit when the operation result PC selection signal is at “L” level.
  • the signal from the AND 72 is output.
  • the selector 27 receives the output of the selector 26 and the address output from the PC register 28.
  • the selector 27 outputs the address output from the PC register 28 when the PC stall signal output from the instruction execution unit 15 is “H” level, and outputs the output of the selector 26 when the PC stall signal is “L” level. Output.
  • the PC register 28 latches the output of the selector 27 and outputs it to the internal address bus 23 as the address of the flash control code ROM.
  • FIG. 31 is a diagram showing the configuration of the code insertion register set 71-0 included in the insertion code register set block 424.
  • the configuration of the code insertion register sets 71-1 to 71-n is the same as that of the code insertion register set 71-0 in FIG.
  • the code insertion register set 71-0 includes a logic circuit AND1, an address register 31, an address comparator 30, a logic circuit AND4, a code register 32, and a logic circuit AND71.
  • the logic circuit AND1 outputs an “H” level signal to the control terminal of the address register 31 when the clock clk and the address register selection signal 0 are both “H” level.
  • the address register 31 latches and holds the 16-bit address sent through the data bus when the input to the control terminal is at “H” level.
  • the address comparator 30 matches the lower 16 bits (address [15: 0]) of the 17-bit address output from the program counter 72 with the 16-bit address held in the address register 31.
  • the address match signal 0 is set to the “H” level.
  • the logic circuit AND4 outputs an “H” level signal to the control terminal of the code register 32 when the clock clk and the code register selection signal 0 are both at the “H” level.
  • the code register 32 latches and holds 16-bit data (that is, an insertion code) sent through the data bus when the input to the control terminal is at “H” level.
  • FIG. 32A shows an example of values held in the address register 31 of the code insertion register set 71-i (hereinafter, code insertion register set #i).
  • code insertion register set #i the lower 16 bits of “0x00106” are held in the address register 31 of the code insertion register set # 0.
  • the insertion code “Code Reg. 0” is held in the code register 32 of the code insertion register set # 0. Further, it is assumed that the original code “R...” Is held at the address “0x...” Of the flash control code ROM 13.
  • FIG. 32B is a timing chart under the condition of FIG. In the 0th cycle, the 17-bit address (PC value [16: 0]) output from the program counter 72 is “0x00102”.
  • the lower 16 bits of the address “0x00102” are different from the lower 16 bits of the address “0x00106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal and the address complete match signal become “L” level, and the code register output signal becomes “0x00000”.
  • “R00102” which is the original code of the address “0x00102” is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R00102” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00100” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R00104” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00102” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 72 outputs “0x02”.
  • the output address of the program counter 72 becomes “0x00106” added by “0x02”.
  • the lower 16 bits of the address “0x00106” match the lower 16 bits of the address “0x00106” held in the address register 31 of the code insertion register set # 0.
  • the address match signal becomes “H” level (because address match signal 0 becomes “H” level).
  • the address complete match signal remains “L” level and the code register output signal remains “0x00000”.
  • R00106 which is the original code of the address “0x00106”
  • the code selection circuit 14 outputs the original code “R00106” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00104” output to the fetch unit 35 in the previous cycle.
  • the selector 73 of the program counter 72 outputs “0x10000”. As a result, the output address of the program counter 72 becomes “0x10106” added by “0x10000”. Since the lower 16 bits of the address “0x10106” match the lower 16 bits of the address “0x00106” held in the address register 31 of the code insertion register set # 0, the address match signal becomes “H” level ( This is because the address match signal 0 becomes “H” level). Since the most significant bit of the output address of the program counter 72 is “1”, the address complete match signal becomes “H” level (because the address match signal 0 becomes “H” level).
  • the code register output signal becomes the insertion code “Code Reg. 0” held in the code register 32 (because the code register output signal 0 becomes “Code Reg. 0”). Since the address complete match signal is at “H” level, the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15. The execution unit 36 of the instruction execution unit 15 executes the original code “R00106” output to the fetch unit 35 in the previous cycle.
  • R00108 which is the original code of the address “0x00108”
  • the code selection circuit 14 outputs the original code “R00108” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 0” output to the fetch unit 35 in the previous cycle.
  • the addresses of the plurality of original codes are valid from the second least significant bit, but the present invention is not limited to this, and the addresses of the plurality of original codes are the least significant bits.
  • the nth bit or more may be effective. However, n is a natural number of 1 or more.
  • the program counter 72 may add “1” to the nth bit from the least significant bit when the first signal is not received (when the address match signal is “L” level).
  • the address input to each program counter and insertion code register set may be [15: 1], but [15: 0] It is written.
  • FIG. 33 is a diagram illustrating a configuration of the flash memory control unit 623 according to the seventh embodiment.
  • the flash memory control unit 623 in FIG. 33 is different from the flash memory control unit 102 in the second embodiment in FIG. 16 in an insertion code register set block 624 and a program counter 74.
  • the insertion code register set block 624 holds a maximum of 2k-1 insertion codes and the address of the insertion code.
  • the insertion code register set block 624 is configured such that when the bit excluding the k bits from the most significant address of the held insertion code matches the bit excluding the k bits from the most significant address of the program counter 74.
  • the first signal is output (that is, the address match signal is set to the “H” level).
  • the insertion code register set block 624 outputs the first signal and holds the k bits from the most significant bit of the address of the insertion code held therein and the k bits from the most significant address of the program counter 74 address. When this occurs, the second signal is output (the address complete match signal is set to the “H” level), and the inserted code corresponding to the address of the program counter 74 is output.
  • the insertion code register set block 624 outputs a second signal and simultaneously outputs an insertion end signal indicating an insertion end when outputting the last insertion code when a plurality of insertion codes are successively inserted. To do.
  • the program counter 74 When the program counter 74 receives the first signal, the program counter 74 adds “1” to the kth bit from the most significant bit, and when not receiving the first signal, the program counter 74 adds “1” to the mth bit from the least significant bit. Add 1 ”.
  • the program counter 74 When receiving the insertion end signal, the program counter 74 adds “1” to the mth bit from the least significant bit and “0” the k bits from the most significant bit even when receiving the first signal. To.
  • FIG. 34 shows a configuration of program counter 74.
  • the program counter 74 includes a selector 77, an adder 25, a logic circuit AND74, a selector 26, a selector 27, and a PC register 28.
  • the selector 77 receives the address match signal and the insertion end signal from the insertion code register set block 624.
  • the selector 77 outputs “0x10000” when the address match signal is “H” level and the insertion end signal is “L” level.
  • the selector 73 selects the address match signal when the address match signal is “L” level and the insertion end signal is “H” level, when the address match signal is “L” level and when the insertion end signal is “L” level, or the address match signal. Is “H” level and the insertion end signal is “H” level, “0x02” is output.
  • the adder 25 adds the 20-bit address output from the PC register 28 and the value output from the selector 73.
  • the logic circuit AND74 outputs the logical product of the upper 4 bits of the 20 bits output from the adder 25 and the negative of the insertion end signal. That is, logic circuit AND 74 outputs the upper 4 bits of the 20 bits output from adder 25 when the insertion end signal is at “L” level. The logic circuit AND74 outputs 4-bit “0b0000” when the insertion end signal is at “H” level.
  • the selector 26 sets the lower 16 bits of the 20 bits output from the adder 25 as lower 16 bits, the 4-bit signal output from the logic circuit AND 74 as upper 4 bits, and the instruction execution unit 15
  • the output calculation result PC is received.
  • the selector 26 outputs the operation result PC when the operation result PC selection signal output from the instruction execution unit 15 is at “H” level, and the adder 25 and the logic circuit when the operation result PC selection signal is at “L” level.
  • the signal from the AND 74 is output.
  • the selector 27 receives the output of the selector 26 and the address output from the PC register 28.
  • the selector 27 outputs the address output from the PC register 28 when the PC stall signal output from the instruction execution unit 15 is “H” level, and outputs the output of the selector 26 when the PC stall signal is “L” level. Output.
  • the PC register 28 latches the output of the selector 27 and outputs it to the internal address bus 23 as the address of the flash control code ROM.
  • FIG. 35 is a diagram showing a configuration of a code insertion register set 78-0 included in the insertion code register set block 624.
  • the configuration of the code insertion register sets 78-1 to 78-n is the same as that of the code insertion register set 78-0 in FIG.
  • the code insertion register set 78-0 includes a logic circuit AND1, an address register 31, an address comparator 30, a logic circuit AND4, a code register 32, a logic circuit 54, and an address register. 156, an address comparator 157, a logic circuit 56, an insertion end register 59, a logic circuit AND2, a logic circuit 55, and a logic circuit AND3.
  • the logic circuit AND1 outputs an “H” level signal to the control terminal of the address register 31 when the clock clk and the address register selection signal 0 are both “H” level.
  • the address register 31 latches and holds the 16-bit address sent through the data bus when the input to the control terminal is at “H” level.
  • the address comparator 30 matches the lower 16 bits (address [15: 0]) of the 20-bit address output from the program counter 74 with the 16-bit address held in the address register 31.
  • the address match signal 0 is set to the “H” level.
  • the logic circuit AND 54 outputs an “H” level signal to the control terminal of the code register 32 when the clock clk and the address register 2 selection signal 0 are both “H” level.
  • the address register 156 latches and holds the 4-bit address sent through the data bus when the input to the control terminal is at “H” level.
  • the address comparator 57 determines that the upper 4 bits (address [19:16]) of the 20-bit address output from the program counter 74 and the 4-bit address held in the address register 156 match. In addition, an “H” level coincidence signal is output.
  • the logic circuit AND2 sets the address complete match signal 0 to “H” level when the address match signal 0 is “H” level and the match signal output from the address comparator 157 is “H” level.
  • the insertion end register 59 latches and holds 1-bit data (insertion end) sent through the data bus when the input to the control terminal is at “H” level.
  • the logic circuit AND55 receives the address complete match signal 0 and the output of the insertion end register 59.
  • the logic circuit AND55 outputs 1-bit data (insertion end) held in the insertion end register 59 as the insertion end signal 0 when the address complete match signal 0 is at “H” level.
  • the logic circuit AND4 outputs an “H” level signal to the control terminal of the code register 32 when the clock clk and the code register selection signal 0 are both at the “H” level.
  • the code register 32 latches and holds 16-bit data (that is, an insertion code) sent through the data bus when the input to the control terminal is at “H” level.
  • the logic circuit AND3 receives the address complete match signal 0 and the output of the code register 32.
  • the logic circuit AND3 outputs 16-bit data (that is, an insertion code) held in the code register 32 as the code register output signal 0 when the address complete match signal 0 is at “H” level.
  • the logic circuit AND3 outputs 16-bit “0x0000” as the code register output signal 0 when the address complete match signal 0 is at “L” level.
  • the lower 16 bits “0x20106” are held in the address register 31 of the code insertion register set # 1, and the upper 4 bits “0x20106” are held in the address register 156.
  • the insertion code “Code Reg. 1” is held in the code register 32 of the code insertion register set # 01.
  • the insertion end “0b1” is held in the insertion end register 59 of the code insertion register set # 1. Further, it is assumed that the original code “R...” Is held at the address “0x...” Of the flash control code ROM 13.
  • FIG. 36B is a timing chart under the condition of FIG. In the 0th cycle, the 20-bit address (PC value [19: 0]) output from the program counter 74 is “0x00102”.
  • the upper 15 bits of the address “0x00102” are different from the lower 16 bits of the address “0x10106” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. This is different from the lower 16 bits of the address “0x20106” held in.
  • the address match signal and the address complete match signal become “L” level
  • the code register output signal becomes “0x0000”
  • the insertion end signal becomes “0b0”.
  • R00102 which is the original code of the address “0x00102” is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R00102” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00100” output to the fetch unit 35 in the previous cycle.
  • the selector 77 of the program counter 74 outputs “0x02”.
  • the output address of the program counter 74 is “0x00104” added by “0x02”.
  • the lower 16 bits of the address “0x00104” are different from the lower 16 bits of the address “0x10106” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. This is different from the lower 16 bits of the address “0x20106” held in.
  • the address match signal and the address complete match signal become “L” level
  • the code register output signal becomes “0x0000”
  • the insertion end signal becomes “0b0”.
  • “R00104” which is the original code of the address “0x00104”
  • the code selection circuit 14 outputs the original code “R00104” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00102” output to the fetch unit 35 in the previous cycle.
  • the upper 4 bits of the address “0x00106” are different from the upper 4 bits of the address “0x10106” held in the address register 156 of the code insertion register set # 0, and the address of the code insertion register set # 1 This is different from the upper 4 bits of the address “0x20106” held in the register 156.
  • the address complete match signal remains at “L” level (because address complete match signal 0 and address complete match signal 1 remain at “L” level). Since the address complete match signal is “L” level, the code register output signal is “0x0000” and the insertion end signal is “0b0”.
  • “R00106”, which is the original code of the address “0x00106”, is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R00106” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00104” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 74 outputs “0x10000”. Therefore, the output address of the program counter 74 is “0x10106” added by “0x10000”.
  • the lower 16 bits of the address “0x10106” match the lower 16 bits of the address “0x10106” held in the address register 31 of the code insertion register set # 0, and the address of the code insertion register set # 1 Since it matches the lower 16 bits of the address “0x20106” held in the register 31, the address match signal becomes “H” level (because the address match signal 0 and the address match signal 1 become “H” level).
  • the upper 4 bits of the address “0x10106” match the upper 4 bits of the address “0x10106” held in the address register 156 of the code insertion register set # 0.
  • the address complete match signal becomes “H” level (because the address complete match signal 0 becomes “H” level).
  • the code register output signal 0 becomes the insertion code “Code Reg. 0” held in the code register 32 of the code insertion register set # 0.
  • the code register output signal becomes the insertion code “Code Reg. 0”. Since the address complete match signal 0 becomes “H” level, the insertion end signal 0 becomes the insertion end “0b0” held in the insertion end register 59 of the code insertion register set # 0.
  • the insertion end signal becomes “0b0”. Since the address complete match signal is at “H” level, the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15. The execution unit 36 of the instruction execution unit 15 executes the original code “R00106” output to the fetch unit 35 in the previous cycle.
  • the selector 77 of the program counter 74 outputs “0x10000”. Therefore, the output address of the program counter 74 is “0x20106” added by “0x10000”.
  • the lower 16 bits of the address “0x20106” match the lower 16 bits of the address “0x10106” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. Matches the lower 16 bits of the address “0x20106” held in the. As a result, the address match signal becomes “H” level (because address match signal 0 and address match signal 1 become “H” level).
  • the upper 4 bits of the address “0x20106” match the upper 4 bits of the address “0x20106” held in the address register 156 of the code insertion register set # 1.
  • the address complete match signal becomes “H” level (because the address complete match signal 1 becomes “H” level).
  • the code register output signal 1 becomes the insertion code “Code Reg. 1” held in the code register 32 of the code insertion register set # 1.
  • the code register output signal becomes the insertion code “Code Reg. 1”. Since the address complete match signal 1 becomes “H” level, the insertion end signal 1 becomes the insertion end “0b1” held in the insertion end register 59 of the code insertion register set # 1.
  • the code selection circuit 14 outputs the insertion code “Code Reg. 1” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at “H” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 0” output to the fetch unit 35 in the previous cycle.
  • the selector 24 of the program counter 74 outputs “0x02”. Further, since the insertion end signal is “0b1”, the upper 4 bits (17th to 20th bits) of the output of the adder 25 are set to “0” by the logic circuit AND74. As a result, the output address of the program counter 74 is “0x00108”. The lower 16 bits of the address “0x00108” are different from the lower 16 bits of the address “0x10106” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1.
  • the address match signal becomes “L” level (because address match signal 0 and address match signal 1 become “L” level).
  • the upper 4 bits of the address “0x00108” are different from the upper 4 bits of the address “0x10106” held in the address register 156 of the code insertion register set # 0, and the address register of the code insertion register set # 1 This is different from the upper 4 bits of the address “0x20106” held in 156.
  • the address complete match signal becomes “L” level (because address complete match signal 0 and address complete match signal 1 become “L” level).
  • the code register output signal is “0x0000” and the insertion end signal is “0b0”.
  • “R00108”, which is the original code of the address “0x00108”, is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R00108” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 1” output to the fetch unit 35 in the previous cycle.
  • the selector 77 of the program counter 74 outputs “0x02”.
  • the output address of the program counter 74 is “0x0010A” added by “0x02”.
  • the lower 16 bits of the address “0x0010A” are different from the lower 16 bits of the address “0x10106” held in the address register 31 of the code insertion register set # 0, and the address register 31 of the code insertion register set # 1. This is different from the lower 16 bits of the address “0x20106” held in.
  • the m address coincidence signal and the address complete coincidence signal become “L” level
  • the code register output signal becomes “0x0000”
  • the insertion end signal becomes “0b0”.
  • “R0010A” which is the original code of the address “0x0010A”
  • the code selection circuit 14 outputs the original code “R0010A” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00108” output to the fetch unit 35 in the previous cycle.
  • the operation is the same as in the sixth cycle.
  • the address of the original code is specified by bits other than the predetermined number of bits from the most significant bit of the program counter address, and the code is inserted using the predetermined number of bits from the most significant bit. Therefore, one or more codes can be inserted between two original codes, and a multi-cycle instruction can be executed.
  • the addresses of the plurality of original codes are valid for the second and higher bits from the least significant bit and excluding the most significant bit.
  • FIG. 37 is a diagram illustrating the configuration of the flash memory control unit 742 according to the eighth embodiment.
  • the flash memory control unit 742 in FIG. 37 is different from the flash memory control unit 2 in the first embodiment in FIG. 7 in an insertion code register set block 743 and a program counter 91.
  • the insertion code register set block 743 matches the bits other than the most significant bit of the address of the insertion code that is held with the bits other than the most significant bit of the address of the program counter 91, and the most significant of the address of the program counter 91.
  • the bit is “1”
  • the first signal is output (the address complete match signal is set to “H” level), and the held insertion code is output.
  • the program counter 91 adds “1” to the most significant bit when receiving the first signal, and adds “1” to the second least significant bit when not receiving the first signal, The most significant bit is set to “0”.
  • FIG. 38 is a diagram showing the configuration of program counter 91.
  • the program counter 91 of FIG. 38 is different from the program counter 72 of the sixth embodiment of FIG. 30 in a selector 92 and a logic circuit AND92.
  • the selector 92 receives an address complete match signal from the insertion code register set block 743.
  • the selector 92 outputs “0x10000” when the address complete match signal is at “H” level.
  • the selector 92 outputs “0x02” when the address complete match signal is “L”.
  • the logic circuit AND92 outputs the logical product of the most significant bit of the 17 bits output from the adder 25 and the address complete match signal. In other words, logic circuit AND 92 outputs the most significant bit of the 17 bits output from adder 25 when the address complete match signal is at “H” level. Logic circuit AND92 outputs 1-bit “0b0” when the address complete match signal is at “L” level.
  • FIG. 39 shows a structure of insertion code register set block 743.
  • the code insertion register set 88-i receives an address output from the program counter 91 and data transmitted in the data bus, and further receives a code register selection signal i and an address register selection signal i from the code selection circuit 14. In response, an address complete match signal i and a code register output signal i are output.
  • the logic circuit OR 88 outputs a logical sum of (n + 1) code register output signals 0 to n as a code register output signal. That is, when at least one of the (n + 1) code register output signals 0 to n has an “H” level bit (that is, when an insertion code is output), the code register output signal becomes an insertion code. That is, when all the bits of (n + 1) code register output signals 0 to n are at “L” level (that is, when no insertion code is output), all the bits of the code register output signal are “L”. Become.
  • the logic circuit OR89 outputs a logical sum of (n + 1) address complete match signals 0 to n as an address complete match signal. That is, when at least one of (n + 1) address complete match signals 0 to n is at “H” level, the address complete match signal is at “H” level.
  • FIG. 40 is a diagram showing the configuration of the code insertion register set 88-0 included in the insertion code register set block 743.
  • the configuration of the code insertion register sets 88-1 to 88-n is the same as that of the code insertion register set 88-0 in FIG.
  • the code insertion register set 88-0 in FIG. 40 is different from the code insertion register set 71-0 in the sixth embodiment in FIG. 31 in that an address match signal is not output from the address comparator 30 to the outside. And a logic circuit AND88.
  • FIG. 41A shows an example of values held in the address register 31 of the code insertion register set 88-i (hereinafter, code insertion register set #i).
  • code insertion register set #i the lower 16 bits of “0x00106” are held in the address register 31 of the code insertion register set # 0.
  • the insertion code “Code Reg. 0” is held in the code register 32 of the code insertion register set # 0. Further, it is assumed that the original code “R...” Is held at the address “0x...” Of the flash control code ROM 13.
  • FIG. 41 (b) is a timing chart under the conditions of FIG. 41 (a).
  • the 17-bit address output from the program counter 91 (PC value [16: 0] is “0x00102”.
  • the lower 16 bits of the address “0x00102” are the register set # for code insertion. This is different from the lower 16 bits of the address “0x00106” held in the address register 31 of 0.
  • the address complete match signal becomes “L” level and the code register output signal becomes “0x00000”.
  • “R00102”, which is the original code of the address “0x00102” is output from the ROM 13. Since the address complete match signal is at the “L” level, the code selection circuit 14 uses the original code “R00102” as the instruction execution unit 15.
  • Execution unit 36 of the line section 15 executes the original code "R00100" outputted to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R00104” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00102” output to the fetch unit 35 in the previous cycle.
  • the selector 92 of the program counter 91 outputs “0x02”.
  • the output address of the program counter 91 becomes “0x00106” added by “0x02”.
  • the lower 16 bits of the address “0x00106” match the lower 16 bits of the address “0x0106” held in the address register 31 of the code insertion register set # 0.
  • the most significant bit (17th bit: address [16]) of the address “0x00106” is “0”.
  • the address complete match signal becomes “H” level (because the address complete match signal 0 becomes “H” level).
  • the code register output signal becomes the insertion code “Code Reg.
  • the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at “H” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00106” output to the fetch unit 35 in the previous cycle.
  • the selector 92 of the program counter 91 outputs “0x10000”. As a result, the output address of the program counter 91 becomes “0x10106” added by “0x10000”.
  • the lower 16 bits of the address “0x10106” match the lower 16 bits of the address “0x00106” held in the address register 31 of the code insertion register set # 0, but the most significant bit (17 bits) of the address “0x10106” Eye: Address [16]) is “1”.
  • the address complete match signal becomes “L” level (because the address complete match signal 0 becomes “L” level).
  • the code register output signal becomes “0x00000”.
  • the flash control code ROM 13 outputs “R00106” which is the original code of the address “0x00106” in which the most significant bit (17th bit) of the output address “0x10106” of the program counter 91 is set to “0”.
  • the selector 92 of the program counter 91 outputs “0x00002”. Further, since the address complete match signal is at “L” level, the most significant bit (17th bit) of the output address of the adder 25 becomes “0”. As a result, the output address of the program counter 91 is “0x00108”. The lower 16 bits of the address “0x00108” are different from the lower 16 bits of the address “0x00106” held in the address register 31 of the code insertion register set # 0. As a result, the address complete match signal becomes “L” level and the code register output signal becomes “0x00000”.
  • the operation is the same as the fourth cycle.
  • the address of the original code is designated by bits other than the most significant bit of the address of the program counter, and the code is coded using the most significant bit. Since the insertion is controlled, one or more codes can be inserted between two original codes, and a multi-cycle instruction can be executed. Further, according to the present embodiment, when the address from the program counter matches the value of the address register, the insertion code is executed in comparison with the sixth embodiment in which the execution of the insertion code is executed after the original code. Execute before the original code.
  • the addresses of the plurality of original codes are valid for the second and higher bits from the least significant bit and excluding the most significant bit.
  • the address may be valid for the nth bit from the least significant bit and excluding the most significant bit.
  • n is a natural number of 1 or more.
  • the program counter 91 adds “1” to the nth bit from the least significant bit, and the most significant bit.
  • the bit can be set to “0”.
  • FIG. 42 is a diagram illustrating the configuration of the flash memory control unit 388 of the ninth embodiment.
  • the flash memory control unit 388 of FIG. 42 is different from the flash memory control unit 102 of the second embodiment of FIG. 16 in an insertion code register set block 389 and a program counter 94.
  • the insertion code register set block 389 holds a maximum of 2k-1 insertion codes and the address of the insertion code.
  • the bits excluding the k bits from the most significant bit of the held insertion code address match the bits excluding the k bits from the most significant address of the program counter 94, and
  • a first signal is output (address complete match signal is At the same time, the inserted insertion code corresponding to the address of the program counter 94 is output.
  • the program counter 94 When receiving the first signal, the program counter 94 adds “1” to the kth bit from the most significant bit, and when not receiving the first signal, the program counter 94 adds “1” to the mth bit from the least significant bit. 1 ”is added, and k bits from the most significant bit are set to“ 0 ”.
  • FIG. 43 is a diagram showing the configuration of program counter 94.
  • the selector 92 receives an address complete match signal from the insertion code register set block 389.
  • the selector 92 outputs “0x10000” when the address complete match signal is at “H” level.
  • the selector 92 outputs “0x02” when the address complete match signal is “L”.
  • the logic circuit AND94 outputs a logical product of the upper 4 bits (17th to 19th bits) of the 20 bits output from the adder 25 and the address complete match signal. That is, logic circuit AND 94 outputs the upper 4 bits of the 20 bits output from adder 25 when the address complete match signal is at “H” level. The logic circuit AND94 outputs 4-bit “0b0” when the address complete match signal is at “L” level.
  • FIG. 44 shows a structure of insertion code register set block 389.
  • the code insertion register set 86-i receives an address output from the program counter 94 and data transmitted through the data bus, and further receives a code register selection signal i, an address register selection signal i and an address from the code selection circuit 14. In response to the register 2 selection signal i, an address complete match signal i and a code register output signal i are output.
  • the logic circuit OR 88 outputs a logical sum of (n + 1) code register output signals 0 to n as a code register output signal. That is, when at least one of the (n + 1) code register output signals 0 to n has an “H” level bit (that is, when an insertion code is output), the code register output signal becomes an insertion code. That is, when all the bits of (n + 1) code register output signals 0 to n are at “L” level (that is, when no insertion code is output), all the bits of the code register output signal are “L”. Become.
  • FIG. 45 is a diagram showing the configuration of the code insertion register set 86-0 included in the insertion code register set block 389. As shown in FIG. The configuration of the code insertion register sets 86-1 to 86-n is the same as that of the code insertion register set 86-0 in FIG.
  • the lower 16 bits of “0x10106” are held in the address register 31 of the code insertion register set # 1, and the upper 4 bits (17th to 20th bits) of “0x10106” are held in the address register 156. Also, the insertion code “Code Reg. 1” is held in the code register 32 of the code insertion register set # 1. Further, it is assumed that the original code “R...” Is held at the address “0x...” Of the flash control code ROM 13.
  • FIG. 46B is a timing chart under the condition of FIG. In the 0th cycle, the 20-bit address (PC value [19: 0]) output from the program counter 94 is “0x00102”.
  • the lower 16 bits of the address “0x00102” are different from the lower 16 bits of the address “0x00106” held in the address register 31 of the code insertion register set # 0.
  • the address complete match signal becomes “L” level and the code register output signal becomes “0x00000”.
  • “R00102” which is the original code of the address “0x00102” is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R00102” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00100” output to the fetch unit 35 in the previous cycle.
  • the code selection circuit 14 outputs the original code “R00104” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00102” output to the fetch unit 35 in the previous cycle.
  • the selector 92 of the program counter 94 outputs “0x02”. As a result, the output address of the program counter 94 becomes “0x00106” added by “0x02”.
  • the lower 16 bits of the address “0x00106” match the lower 16 bits of the address “0x00106” held in the address register 31 of the code insertion register set # 0.
  • the upper 4 bits (17th to 20th bits) address [16] to [19] of address “0x00106” are the addresses “0x0106” held in address register 156 of code insertion register set # 0. Matches the upper 4 bits of.
  • the address complete match signal becomes “H” level (because the address complete match signal 0 becomes “H” level).
  • the code register output signal becomes the insertion code “Code Reg. 0” held in the code register 32 (because the code register output signal 0 becomes “Code Reg. 0”). Since the address complete match signal is at “H” level, the code selection circuit 14 outputs the insertion code “Code Reg. 0” to the fetch unit 35 of the instruction execution unit 15.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00104” output to the fetch unit 35 in the previous cycle.
  • the selector 92 of the program counter 94 outputs “0x10000”. As a result, the output address of the program counter 94 becomes “0x10106” added by “0x10000”.
  • the lower 16 bits of the address “0x10106” match the lower 16 bits of the address “0x10106” held in the address register 31 of the code insertion register set # 1.
  • the upper 4 bits (17th to 20th bits) addresses [16] to [19] of the address “0x10106” are the addresses “0x10106” held in the address register 156 of the code insertion register set # 1. Matches the upper 4 bits of.
  • the address complete match signal becomes “H” level (because the address complete match signal 1 becomes “H” level).
  • the code register output signal becomes the insertion code “Code Reg. 1” held in the code register 32 (because the code register output signal 0 becomes “Code Reg. 1”).
  • the code selection circuit 14 outputs the insertion code “Code Reg. 1” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at “H” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 0” output to the fetch unit 35 in the previous cycle.
  • the selector 92 of the program counter 94 outputs “0x10000”.
  • the output address of the program counter 94 becomes “0x20106” added by “0x10000”.
  • the lower 16 bits of the address “0x20106” match the lower 16 bits of the addresses “0x00106” and “0x10106” held in the address registers 31 of the code insertion register sets # 0 and # 1.
  • the upper 4 bits (17th to 20th bits) addresses [16] to [19] of the address “0x20106” are the addresses held in the address registers 156 of the code insertion register sets # 0 and # 1.
  • the address complete match signal becomes “L” level (because the address complete match signal 0 and the address complete match signal become “L” level).
  • the code register output signal becomes “0x00000”.
  • the flash control code ROM 13 outputs “R00106”, which is the original code of the address “0x00106” in which the upper 4 bits (17th to 20th bits) of the output address “0x20106” of the program counter 94 are set to “0”.
  • the code selection circuit 14 outputs the original code “R00106” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the insertion code “Code Reg. 1” output to the fetch unit 35 in the previous cycle.
  • the selector 92 of the program counter 94 outputs “0x02”. Further, since the address complete match signal is at “L” level, the upper 4 bits (17th to 20th bits) of the output address of the adder 25 become “0”. As a result, the output address of the program counter 94 is “0x00108”. Further, since the lower 16 bits of the address “0x00108” are different from the lower 16 bits of the address “0x00106” held in the address register 31, the address complete match signal becomes “L” level, and the code register output signal becomes “ 0x00000 ". “R00108”, which is the original code of the address “0x00108”, is output from the flash control code ROM 13.
  • the code selection circuit 14 outputs the original code “R00108” to the fetch unit 35 of the instruction execution unit 15 because the address complete match signal is at the “L” level.
  • the execution unit 36 of the instruction execution unit 15 executes the original code “R00106” output to the fetch unit 35 in the previous cycle.
  • the operation is the same as the fifth cycle.
  • the address of the original code is designated by bits other than the predetermined number of bits from the most significant bit of the program counter address, and the predetermined value is designated from the most significant bit. Since the insertion of the code is controlled using the number of bits, it is possible to insert one or more codes between two original codes and to execute a multi-cycle instruction. Further, according to the present embodiment, when the address from the program counter matches the value of the address register, the insertion code is executed with respect to the seventh embodiment in which the execution of the insertion code is executed after the original code. Execute before the original code.
  • the present invention is not fixed to the above embodiment.
  • the code register value may be fixed to a specific value.
  • the code types that can be inserted are limited, but the size of the register can be reduced.
  • code register value may be stored in the ROM, or may be stored in a circuit combining logic circuits. Only a specific command (for example, an error monitor command) may be inserted.
  • the flash memory control unit can also have a general-purpose processor having the same function.
  • the flash memory 3 and the flash memory control unit 2 shown in FIG. 6 may constitute a nonvolatile semiconductor device formed on one semiconductor substrate (chip).

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Abstract

　プログラムカウンタ（１２）は、第１の値または第２の値を加算することによって、アドレスを更新する。コード選択回路（１４）は、プログラムカウンタ（１２）のアドレスに応じて、挿入コードレジスタセットブロック（１７）内のプログラムカウンタ（１２）で指定されるアドレスに対応する挿入コードか、フラッシュ制御コード用ＲＯＭ（１３）内のプログラムカウンタ（１２）で指定されるアドレスのオリジナルコードのいずれかを選択する。命令実行部（１５）は、選択されたコードを実行する。複数のオリジナルコードおよび挿入コードのうちの少なくとも１つが、マルチサイクル命令である。プログラムカウンタ（１４）は、マルチサイクル命令の実行時には、アドレスの更新を停止する。

Description

マイクロコンピュータおよび不揮発性半導体装置
　本発明は、マイクロコンピュータおよび不揮発性半導体装置に関し、特にオリジナルのコードに追加のコードを挿入する機能を備えたマイクロコンピュータおよび不揮発性半導体装置に関する。
　従来から、マイクロコンピュータのＲＯＭ（Read　Only　Memory)に記録されたプログラムを変更する方法が知られている。
　特許文献１（特開平１０－２７７０４号公報）の装置は、修正アドレスレジスタと比較回路とを備える。ＲＯＭフェッチアドレスと修正アドレスレジスタの値を比較回路で比較し、その結果を命令解読器へ送出し、命令解読器では比較回路での一致を検出するとマイクロ命令の実行によりＲＡＭ上の所定のアドレスから修正プログラムの開始アドレスを取得し、プログラムの実行を同ＲＡＭ内の修正プログラムの開始番地へ分岐させるという構成を有する。
　特許文献２（特開平８－９５９４６号公報）の装置は、命令キュー、フェッチポインタ、内蔵ＲＯＭのバグ部分のアドレスを格納するレジスタ、レジスタとフェッチポインタの内容を比較する比較回路の出力結果によりメモリ上のプログラム又は特定の分岐命令を出力する選択回路を備える。フェッチポインタの内容がレジスタの内容と一致した時点で、選択回路から分岐命令を命令キューへ転送し、ＣＰＵは該分岐命令の実行により修正プログラムに移行し、バグ部分の実行が回避される。
　特許文献３（特開２００４－４６３１８号公報）の装置は、命令データ列が記憶されたメモリと、命令レジスタ、及び、メモリに記憶された命令データのうち命令レジスタに出力すべき特定命令データが記憶された特定命令アドレスを示すプログラムカウンタを有するＣＰＵとを備える。さらに、この装置は、外部から書き込み可能で、命令データ列に追加する追加命令データとこの追加命令データを追加する位置を示す追加アドレスとからなるデータ－アドレス対を記憶可能に構成されてなる追加命令記憶手段と、プログラムカウンタの示す特定命令アドレスと追加命令記憶手段に記憶された追加アドレスとを比較して特定命令データと追加命令データのいずれかを選択する。特定命令アドレスと追加アドレスとが一致したとき、プログラムカウンタは特定命令アドレスの更新を停止する。
特開平１０－２７７０４号公報 特開平８－９５９４６号公報 特開２００４－４６３１８号公報
　しかしながら、特許文献１および特許文献２の装置では、コードの挿入と変更が可能であるが、必要とするハードウエア量が大きいという問題がある。また、分岐ジャンプに伴うオーバーヘッド時間によって、装置の性能が劣化する。
　特許文献３の装置では、コードの挿入が可能であるが、コードの挿入時にプログラムカウンタが１サイクル停止するため、マルチサイクル命令への適用が困難である。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本実施の一実施形態のマイクロコンピュータは、第１の値または第２の値を加算することによって、アドレスを更新し、マルチサイクル命令の実行時には、アドレスの更新を停止するプログラムカウンタと、プログラムカウンタのアドレスに応じて、レジスタ内のプログラムカウンタで指定されるアドレスに対応する挿入コードか、ＲＯＭ内のプログラムカウンタで指定されるアドレスのオリジナルコードのいずれかを選択する選択回路と、選択回路で選択されたコードを実行する命令実行部とを備える。
　本発明の一実施形態のマイクロコンピュータおよび不揮発性半導体装置によれば、コードの挿入が可能で、かつマルチサイクル命令の実行が可能となる。
（ａ）は、ＲＯＭに記録されているコード（オリジナルコード）と、挿入するコードの例を表わす図である。（ｂ）は、コード変更機能を備えたマイクロコンピュータＡの変更後のコードを表わす図である。（ｃ）は、コード挿入機能を備えたマイクロコンピュータＢのＲＯＭの変更後のコードを表わす図である。 （ａ）は、ＲＯＭに記録されているコード（オリジナルコード）と、変更するコードの例を表わす図である。（ｂ）は、コード変更機能を備えたマイクロコンピュータＡの変更後のコードを表わす図である。（ｃ）は、コード挿入機能を備えたマイクロコンピュータＢの変更後のコードを表わす図である。 （ａ）は、単一サイクル方式における命令のフェッチおよび実行のタイミングを表わす図である。（ｂ）は、マルチサイクル方式における命令のフェッチおよび実行のタイミングを表わす図である。 特許文献３において、ＲＯＭに記録されているコード（オリジナルコード）の一部がマルチサイクル命令の場合において単一サイクル命令を挿入する場合のタイミング図である。 （ａ）は、ＲＯＭに記録されているコード（オリジナルコード）の一部がマルチサイクル命令の場合において、単一サイクル命令を挿入しても、正常に動作する場合のタイミング図である。（ｂ）は、ＲＯＭに記録されているコード（オリジナルコード）が単一サイクル命令の場合において、マルチサイクル命令を挿入しても、正常に動作する場合のタイミング図である。 本実施の形態のマイクロコンピュータの構成を表わす図である。 第１の実施形態のフラッシュメモリ制御部２の構成を表わす図である。 命令実行部１５とプログラムカウンタ１２の機能を説明するための図である。 プログラムカウンタ１２の構成を表わす図である。 挿入コードレジスタセットブロック１７の構成を表わす図である。 コード挿入用レジスタセット２９－０の構成を表わす図である。 コード選択回路１４の構成を表わす図である。 （ａ）は、コード挿入用レジスタセット２９－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、（ａ）の条件下でのタイミング図である。 （ａ）は、コード挿入用レジスタセット２９－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、オリジナルコードと挿入コードを表わす図である。（ｃ）は、（ａ）および（ｂ）に示す条件下でのタイミング図である。 （ａ）は、コード挿入用レジスタセット２９－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、オリジナルコードと挿入コードを表わす図である。（ｃ）は、（ａ）および（ｂ）に示す条件下でのタイミング図である。 第２の実施形態のフラッシュメモリ制御部１０２の構成を表わす図である。 プログラムカウンタ５１の構成を表わす図である。 挿入コードレジスタセットブロック５２の構成を表わす図である。 コード挿入用レジスタセット５４－０の構成を表わす図である。 （ａ）は、コード挿入用レジスタセット２９－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、（ａ）の条件下でのタイミング図である。 第３の実施形態のフラッシュメモリ制御部３１２の構成を表わす図である。 挿入コードレジスタセットブロック１６４に含まれるコード挿入用レジスタセット６４－０の構成を表わす図である。 （ａ）は、コード挿入用レジスタセット６４－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、（ａ）の条件下でのタイミング図である。 第４の実施形態のフラッシュメモリ制御部１０３の構成を表わす図である。 第４の実施形態のプログラムカウンタ６５の構成を表わす図である。 （ａ）は、コード挿入用レジスタセット５４－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、（ａ）の条件下でのタイミング図である。 第５の実施形態のフラッシュメモリ制御部３９５の構成を表わす図である。 挿入コードレジスタセットブロック３９６に含まれるコード挿入用レジスタセット４０－０の構成を表わす図である。 第６の実施形態のフラッシュメモリ制御部４２３の構成を表わす図である。 プログラムカウンタ７２の構成を表わす図である。 挿入コードレジスタセットブロック４２４に含まれるコード挿入用レジスタセット７１－０の構成を表わす図である。 （ａ）は、コード挿入用レジスタセット７１－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、（ａ）の条件下でのタイミング図である。 第７の実施形態のフラッシュメモリ制御部６２３の構成を表わす図である。 プログラムカウンタ７４の構成を表わす図である。 挿入コードレジスタセットブロック６２４に含まれるコード挿入用レジスタセット７８－０の構成を表わす図である。 （ａ）は、コード挿入用レジスタセット７８－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、（ａ）の条件下でのタイミング図である。 第８の実施形態のフラッシュメモリ制御部７４２の構成を表わす図である。 プログラムカウンタ９４の構成を表わす図である。 挿入コードレジスタセットブロック７４３の構成を表わす図である。 挿入コードレジスタセットブロック７４３に含まれるコード挿入用レジスタセット８８－０の構成を表わす図である。 （ａ）は、コード挿入用レジスタセット８８－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、（ａ）の条件下でのタイミング図である。 第９の実施形態のフラッシュメモリ制御部３８８の構成を表わす図である。 プログラムカウンタ９４の構成を表わす図である。 挿入コードレジスタセットブロック３８９の構成を表わす図である。 挿入コードレジスタセットブロック３８９に含まれるコード挿入用レジスタセット８６－０の構成を表わす図である。 （ａ）は、コード挿入用レジスタセット８６－ｉのアドレスレジスタ３１に保持されている値の例を示す図である。（ｂ）は、（ａ）の条件下でのタイミング図である。
　以下、本発明の実施形態について、図面を用いて説明する。
　［第１の実施形態］
　（コード挿入とコード変更について）
　まず、コード変更機能を備えたマイクロコンピュータＡと、コード追加機能を備えたマイクロコンピュータＢにおいて、コード挿入に伴う変更が必要なコード量について説明する。
　図１（ａ）は、ＲＯＭに記録されているコード（オリジナルコード）と、挿入するコードの例を表わす図である。図１（ａ）の例では、オリジナルコードが命令０～１０、１１、１２であり、命令３の後に挿入するコードが命令３′である。
　図１（ｂ）は、コード変更機能を備えたマイクロコンピュータＡの変更後のコードを表わす図である。
　図１（ｂ）に示すように、アドレス「０ｘ０１０８」に命令３′が記憶される。変更前のＮＯＰ領域がアドレス「０ｘ０１１６」であるため、命令４～命令１０の格納位置がアドレス「０ｘ０１０Ａ」～「０ｘ０１１６」に移動する。したがって、必要な変更コード量は「８」である。つまり、挿入する領域からＮＯＰ領域まで変更が必要なため、ＮＯＰ領域の位置によって、膨大な量の変更が必要となる。変更する分だけのレジスタセットを設ける必要となり、ハードウエアが大規模化する。この対策として、ＮＯＰ領域を多く設けることが考えられるが、冗長な処理時間が増えるので、ＣＰＵの処理性能が劣化する。
　図１（ｃ）は、コード挿入機能を備えたマイクロコンピュータＢのＲＯＭの変更後のコードを表わす図である。
　図１（ｃ）に示すように、アドレス「０ｘ０１０６」に命令３′が記憶される。したがって、必要な変更コード量は「１」である。
　次に、コード変更機能を備えたマイクロコンピュータＡと、コード追加機能を備えたマイクロコンピュータＢにおけるコード変更に伴って、変更が必要なコード量について説明する。
　図２（ａ）は、ＲＯＭに記録されているコード（オリジナルコード）と、変更するコードの例を表わす図である。図２（ａ）の例では、オリジナルコードが命令０～１０、１１、１２であり、命令３を命令３′に変更することが示されている。
　図２（ｂ）は、コード変更機能を備えたマイクロコンピュータＡの変更後のコードを表わす図である。
　図２（ｂ）に示すように、アドレス「０ｘ０１０６」に記憶される命令３が命令３′に変更される。したがって、必要な変更コード量は「１」である。
　図２（ｃ）は、コード挿入機能を備えたマイクロコンピュータＢの変更後のコードを表わす図である。
　図２（ｃ）に示すように、アドレス「０ｘ０１０４」に命令３′とジャンプ命令「ＪＵＭＰ０１０８」が記憶される。したがって、必要な変更コード量は「２」である。
　以上説明したように、コード変更機能を備えたマイクロコンピュータにおいて、コードを挿入する場合に、膨大な量のコードの変更が必要となる場合があり、変更する分だけのレジスタセットを設けることが必要となる。したがって、コード変更機能によって、コードを挿入するのは効率が悪いといえる。
　（単一サイクル方式とマルチサイクル方式）
　次に、単一サイクル方式とマルチサイクル方式について説明する。以下、サイクルとは、動作タイミングの基準となる、所謂一定周波数の基準クロック信号のサイクルである。
そして、このサイクルに連動してプログラムカウンタの更新が実施されるものとする。
　図３（ａ）は、単一サイクル方式における命令のフェッチおよび実行のタイミングを表わす図である。
　各サイクルで、プログラムカウンタで示されるＲＯＭのアドレスから命令がフェッチされ（ＩＦステージ）、同時に１つ前のサイクルでフェッチされた命令が実行される（ＥＸステージ）。単一サイクルでは、すべてのサイクルの時間が同一である。
　図３（ｂ）は、マルチサイクル方式における命令のフェッチおよび実行のタイミングを表わす図である。
　マルチサイクル方式でも、単一サイクル方式と同様に、各サイクルで、プログラムカウンタで示されるＲＯＭのアドレスから命令がフェッチされ（ＩＦステージ）、同時に１つ前のサイクルでフェッチされた命令が実行される（ＥＸステージ）。マルチサイクルでは、少なくとも１つの命令実行が、複数のサイクルに跨って行われる。
　単一サイクル方式では、最長パス（最長の命令実行時間）により1サイクルの時間が律速され１サイクルの時間が長くなる、必要ハードウェア量が多くなるなどの欠点がある。そのため、マルチサイクル方式を採用するのが望ましいといえる。マルチサイクル方式を採用する場合には、コード挿入機能もマルチサイクル方式に対応する必要がある。しかしながら、特許文献３の装置は、段落［００４９］に記載されているようにＰＣ更新停止信号は１サイクル分となっており、マルチサイクル方式に対応していない。
　（マルチサイクル方式でコード挿入機能を設ける場合の問題点）
　次に、ＲＯＭに記録されているコード（オリジナルコード）の一部がマルチサイクル命令の場合において単一サイクル命令を挿入する場合の問題点を説明する。
　図４は、特許文献３において、ＲＯＭに記録されているコード（オリジナルコード）の一部がマルチサイクル命令の場合において単一サイクル命令を挿入する場合のタイミング図である。
　図４の例では、オリジナルコードの一部である「Ｒ０１０６」がマルチサイクル命令（３サイクル命令）である。このコードのアドレスが「０ｘ０１０６」であり、このコードの後に単一サイクルの挿入コード「Ｃｏｄｅ　０」を挿入する場合の例が示されている。ここで、「０ｘ・・・・」は、１６進数表示であることを表わす。
　第３サイクルにおいて、プログラムカウンタの値がアドレス「０ｘ０１０８」と一致すると、挿入コードＣｏｄｅ０がフェッチされるとともに、プログラムカウンタ更新停止信号は有効となる。しかしながら、第３サイクルにおいては、プログラムカウンタは、マルチサイクル命令を実行するため停止中であるので、プログラムカウンタ更新停止信号は、挿入のためにプログラムカウンタを停止するという役割を果たすことができない。その結果、アドレス「０ｘ０１０８」のＲＯＭのコードがフェッチされず、実行されないことになる。アドレス「０ｘ０１０８」のＲＯＭのコードを実行するために、図４に示すように、ＰＣ更新停止を３サイクル期間停止させる必要があるが、そのためには複雑な制御が必要となる。以下、その理由について説明する。
　マルチサイクル命令実行時には、命令実行部からプログラムカウンタの更新を（マルチサイクル数―１）の期間停止するための信号であるＰＣストール信号が出力される。ＰＣストール信号とは、一般的なプロセッサでマルチサイクル命令を実行した時に出力される信号である。そして、このＰＣストール信号とアドレス一致信号から単純な論理を生成し、マルチサイクル命令実行でのコード挿入機能を実現することを検討してみる。
　図５（ａ）は、ＲＯＭに記録されているコード（オリジナルコード）の一部がマルチサイクル命令の場合において、単一サイクル命令を挿入しても、正常に動作する場合のタイミング図である。尚、IF実行コード、アドレス、IFステージの実行コード、EXステージの実行コードのタイミング図は、コード挿入を実現するために必要な期待値である。
PCストール信号のタイミング図は、一般的なマルチサイクル方式のマイクロコンピュータにおける動作を示したもの、アドレス一致信号のタイミング図は、単純な比較器を用いた場合の動作を示したものである。
　図５（ａ）の例では、オリジナルコードの一部である「Ｒ０１０６」がマルチサイクル命令（３サイクル命令）であり、このコードのアドレスが「０ｘ０１０６」であり、このコードの後に単一サイクルの挿入コード「Ｃｏｄｅ　０」を挿入する場合の例が示されている。
　第３サイクルにおいて、プログラムカウンタの値がアドレス「０ｘ０１０８」と一致すると、アドレス一致信号が４つのサイクルの期間「Ｈ」レベルとなり、ＰＣストール信号が２つのサイクルの期間「Ｈ」レベルとなる。図５（ａ）に示すように、アドレス「０ｘ０１０８」のＲＯＭのコードをフェッチして実行するためには、ＰＣストール信号が「Ｌ」レベルである第５サイクルにおいて、プログラムカウンタの更新を停止させるためのＰＣ更新停止信号を別途発生させる必要がある。図５（ａ）の場合は、１つ前のサイクルでアドレス一致信号とＰＣストール信号がいずれも「Ｈ」レベルであり、かつ現サイクルでアドレス一致信号が「Ｈ」レベル、ＰＣストール信号が「Ｌ」レベルとなるような場合に、新たに設けたＰＣ更新停止信号が「Ｈ」レベルとなるような論理回路を設ける必要がある。
　図５（ｂ）は、ＲＯＭに記録されているコード（オリジナルコード）が単一サイクル命令の場合において、マルチサイクル命令を挿入しても、正常に動作する場合のタイミング図である。
　図５（ｂ）の例では、オリジナルコードの一部である「Ｒ０１０６」の後に、３サイクル命令である挿入コード「Ｃｏｄｅ　０」を挿入する場合の例が示されている。
　第３サイクルにおいて、プログラムカウンタの値がアドレス「０ｘ０１０８」と一致すると、アドレス一致信号が４つのサイクルの期間「Ｈ」レベルとなり、ＰＣストール信号が第４サイクルから２サイクルの期間「Ｈ」レベルとなる。図５（ｂ）に示すように、アドレス「０ｘ０１０８」のＲＯＭのコードをフェッチして実行するためには、ＰＣストール信号が「Ｌ」レベルである第３サイクルにおいて、プログラムカウンタの更新を停止させるためのＰＣ更新停止信号を発生させる必要がある。図５（ｂ）の場合は、１つ前のサイクルでアドレス一致信号とＰＣストール信号がいずれも「Ｌ」レベルであり、かつ現サイクルでアドレス一致信号が「Ｈ」レベル、ＰＣストール信号が「Ｌ」レベルとなるような場合に、ＰＣ更新停止信号が「Ｈ」レベルとなるような論理回路を設ける必要がある。
　以上のように、図５（ａ）と図５（ｂ）の場合では、ＰＣ更新停止信号を生成するために別個の論理回路が必要となる。
　また、図５（ａ）の第５サイクルと１つ前のサイクルの第４サイクルと、図５（ｂ）の第６サイクルと１つ前のサイクルの第５サイクルとでは、アドレス一致信号とＰＣストール信号のレベルが同一である。しかしながら、フェッチされるコードは、図５（ａ）では、挿入コードを保持するＣｏｄｅＲｅｇ側であり、図５（ｂ）では、オリジナルコードを保持するＲＯＭ側であり、両者は一致しない。
　したがって単純に論理回路を追加するだけでは、コード挿入機能を実現するためのＰＣ更新停止信号と、オリジナルコートか挿入コードかを選択して命令実行部に送るセレクタを切替えるための切り替え信号を生成すること困難である。本実施の形態では、これらの課題を解決して、コード挿入を可能とするマルチサイクル方式のマイクロコンピュータでを実現する。
　（第１の実施形態の構成）
　図６は、本実施の形態のマイクロコンピュータの構成を表わす図である。同図に示されるマイクロコンピュータは、特に制限されないが、公知の半導体集積回路製造技術により、半導体基板（チップ）に形成される。
　図６に示すように、このマイクロコンピュータ１は、ＣＰＵ（Central　Processing　Unit）４と、ＲＡＭ（Random　Access　Memory）５と、周辺装置６と、アナログ入力端子９と、Ａ－Ｄ変換器７と、アナログ出力端子１０と、Ｄ－Ａ変換器８と、Ｉ／Ｏポート１１と、フラッシュメモリ３と、主に、このフラッシュメモリ３の制御を行うフラッシュメモリ制御部２、これらの各種回路間の信号伝達のためのメインデータバス２７３とを備える。
　ＣＰＵ４は、マイクロコンピュータ１の全体の処理を制御する。ＣＰＵ４は、フラッシュメモリ３へのアクセスが可能である。
　ＲＡＭ５は、各種のデータを記憶し、ＣＰＵ４のワーク領域などに利用される。
　周辺装置６は、Ｉ／Ｏポート１１を介して外部との間でデータを授受する。
　Ａ－Ｄ変換器７は、アナログ入力端子９から入力されるアナログ信号をデジタル信号に変換する。
　Ｄ－Ａ変換器８は、デジタル信号をアナログ信号に変換して、アナログ出力端子１０に出力する。
　フラッシュメモリ３は、不揮発性メモリであって、半導体基板に電気的に消去および書込みが可能である。フラッシュメモリ３は、特に制限されないが、ＣＰＵ４の動作プログラムもしくは各種のデータを記憶する。
　フラッシュメモリ制御部２は、ＣＰＵ３からのアクセスに従い所定のシーケンスで、フラッシュメモリ３の制御を行なう。フラッシュメモリ制御部２は、フラッシュメモリ３の消去、書込み、読出し等の動作制御をするプログラムが格納されていると共に、それのプログラムの実行も行う。このプログラムには、例えば、フラッシュメモリの書換え動作のエラーをモニタする命令を含む。フラッシュメモリ制御部２は、このエラーをモニタする命令を読み出したときには、エラーを示すレジスタをチェックし、エラーがあればＣＰＵ４にエラーを伝達する。
　このようなエラーをモニタする命令は、一定の時間間隔で読み出されるようにプログラム中の一定のアドレスごとに配置されている。この命令の実行は、他の処理性能の劣化を招く。そのため、このプログラムは、適度な間隔で配置する必要がある。一方、処理性能の多少の劣化を犠牲にしても、安全性を重視し、エラーモニタの時間間隔を短縮したい場合がある。
　本実施の形態のフラッシュメモリ制御部２は、予め組み込まれ命令であるオリジナルコードからなるプログラムに新たなコードを挿入する機能を有することによって、マイクロコンピュータのハードウェアを変更することなく、このような要求に対応することが可能となる。
　図７は、第１の実施形態のフラッシュメモリ制御部２の構成を表わす図である。
　図７に示すように、このフラッシュメモリ制御部２は、プログラムカウンタ１２と、フラッシュ制御コード用ＲＯＭ１３と、挿入コードレジスタセットブロック１７と、レジスタ選択信号生成回路１８と、コード選択回路１４と、命令実行部１５と、インタフェースコントローラ１６とを備える。
　フラッシュ制御コード用ＲＯＭ１３は、予め組み込まれた命令である複数のオリジナルコードを記憶する。フラッシュ制御コード用ＲＯＭ１３は、プログラムカウンタ１２から出力されるアドレスに格納されているオリジナルコードを出力する。ここで、フラッシュ制御コード用ＲＯＭ１３内の複数のオリジナルコードのアドレスは、プログラムカウンタの出力の最下位から２ビット目以上のビットが有効である。また、本実施の形態におけるフラッシュ制御コード用ＲＯＭ１３は、機能的にはマスクＲＯＭに相当するが、所謂大容量メモリの書込み禁止状態ではなく、予め論理回路等で固定的に組み込まれたものを想定している。
　挿入コードレジスタセットブロック１７は、少なくとも１つの挿入コードと、挿入コードのアドレスを保持するレジスタセットを有する。挿入コードレジスタセットブロック１７は、保持している挿入コードのアドレスの最下位ビットを除くビットとプログラムカウンタ１２のアドレスの最下位ビットを除くビットとが一致したときに、第１の信号をプログラムカウンタ１２へ出力し出力する（すなわち、アドレス一致信号を「Ｈ」レベルに設定する。）。挿入コードレジスタセットブロック１７は、第１の信号を出力し、かつプログラムカウンタ１２のアドレスの最下位ビットが「１」のときに、第２の信号をコード選択回路１４へ出力する（すなわち、アドレス完全一致信号を「Ｈ」レベルに設定する）とともに、保持している挿入コードをコードレジスタ出力信号として出力する。
　プログラムカウンタ１２は、第１の値または第２の値を加算することによって、カウンタ値であるアドレスを更新する。すなわち、プログラムカウンタ１２は、アドレス一致信号およびＰＣ制御信号に基づいて、カウンタ値を更新し、カウンタ値であるアドレスを内部アドレスバス２３に出力する。プログラムカウンタ１２は、マルチサイクル命令の実行時には、アドレスの更新を停止する。より、具体的には、プログラムカウンタ１２は、第１の信号を受けたときに、最下位ビットに「１」を加算し、第１の信号を受けないときに、最下位から２番目のビットに「１」を加算する。
　レジスタ選択信号生成回路１８は、挿入コードレジスタセットブロック１７へ後述するコードレジスタ選択信号０～ｎおよびアドレスレジスタ選択信号０～ｎを供給する。コードレジスタ選択信号０～ｎおよびアドレスレジスタ選択信号０～ｎは、挿入したいコードと、そのコードを挿入するアドレスとを挿入コードレジスタセットブロック１７に設定する際、選択信号として活性化される。
　コード選択回路１４は、プログラムカウンタ１２から出力されるアドレスに応じて変化するアドレス完全一致信号に基づいて、フラッシュ制御コード用ＲＯＭ１３から出力されたオリジナルコードおよび挿入コードレジスタセットブロック１７から出力された挿入コードのいずれかを実行コードとして命令実行部１５に出力する。より具体的には、コード選択回路１４は、第２の信号を受けたときに、挿入コードを選択し、第２の信号を受けなかったときに、オリジナルコードを選択する。
　命令実行部１５は、コード選択回路１４から出力される実行コードをフェッチし、フェッチした実行コードを実行する。
　本実施の形態では、複数のオリジナルコードおよび挿入コードのうちの少なくとも１つが、マルチサイクル命令であるものとする。すなわち、フラッシュメモリ３の制御において、マルチサイクル命令での処理が必要とされるものとする。
　インタフェースコントローラ１６は、メインデータバス２７３に接続され、フラッシュメモリ制御部の外部からの割込みを受けて、命令実行部１５に割込信号を出力する。
　命令実行部１５およびインタフェースコントローラ１６は、内部データバス２１を介してフラッシュメモリ３に接続される。
　図８は、命令実行部１５とプログラムカウンタ１２の機能を説明するための図である。
　図８に示すように、命令実行部１５は、フェッチ部３５と、実行部３６とを備える。フェッチ部３５は、コード選択回路１４から出力される実行コードをフェッチし、実行部３５に出力する。実行部３６は、フェッチされた実行コードを実行する。実行部３６は、即値を示す演算結果ＰＣ、即値の選択を指示する演算結果ＰＣ選択信号、およびＰＣストール信号などのＰＣ制御信号をプログラムカウンタ１２へ出力する。ＰＣストール信号は、マルチサイクル命令の実行時に「Ｈ」レベルに設定される。
　図９は、プログラムカウンタ１２の構成を表わす図である。
　図９に示すように、プログラムカウンタ１２は、セレクタ２４と、加算器２５と、セレクタ２６と、セレクタ２７と、ＰＣ用レジスタ２８とを備える。
　セレクタ２４は、挿入コードレジスタセットブロック１７から出力されるアドレス一致信号が「Ｈ」レベルのときには「０ｘ０１」を出力し、アドレス一致信号が「Ｌ」レベルのときには「０ｘ０２」を出力する。
　加算器２５は、ＰＣ用レジスタ２８から出力される１６ビットのアドレスとセレクタ２４から出力される値を加算する。
　セレクタ２６は、加算器２５の出力と、命令実行部１５から出力される演算結果ＰＣ（すなわち、即値）とを受ける。セレクタ２６は、命令実行部１５から出力される演算結果ＰＣ選択信号が「Ｈ」レベルのときには演算結果ＰＣを出力し、演算結果ＰＣ選択信号が「Ｌ」レベルのときには、加算器２５の出力を出力する。
　セレクタ２７は、セレクタ２６の出力と、ＰＣ用レジスタ２８から出力されるアドレスとを受ける。セレクタ２７は、命令実行部１５から出力されるＰＣストール信号が「Ｈ」レベルのときにはＰＣ用レジスタ２８から出力されるアドレスを出力し、ＰＣストール信号が「Ｌ」レベルのときにはセレクタ２６の出力を出力する。
　ＰＣ用レジスタ２８は、セレクタ２７の出力をラッチして、フラッシュ制御コード用ＲＯＭ１３のアドレスとして内部アドレスバス２３へ出力する。
　図１０は、挿入コードレジスタセットブロック１７の構成を表わす図である。
　図１０に示すように、挿入コードレジスタセットブロック１７は、挿入するコードおよびこのコードを挿入する場所（アドレス）を保持するコード挿入用レジスタセット２９－ｉ（ｉ＝０～ｎ）と、論理回路ＯＲ１，ＯＲ２，ＯＲ３とを備える。
　コード挿入用レジスタセット２９－ｉは、プログラムカウンタ１２から出力されるアドレスと、データバス内を伝送するデータとを受け、さらに、レジスタ選択信号生成回路１８からコードレジスタ選択信号ｉおよびアドレスレジスタ選択信号ｉとを受けて、コード選択回路１４へアドレス一致信号ｉ、アドレス完全一致信号ｉ、およびコードレジスタ出力信号ｉを出力する。付言すれば、コードレジスタ選択信号ｉおよびアドレスレジスタ選択信号ｉにより挿入コードレジスタセットブロック１７内のコード挿入用レジスタセット２９－ｉが選択され、内部データバス２１から伝送される挿入コードおよびアドレスが、選択されたコード挿入用レジスタセット２９－ｉのコード用レジスタおよびアドレス用レジスタに書き込まれる。
　論理回路ＯＲ１は、（ｎ＋１）個のアドレス一致信号０～ｎの論理和をアドレス一致信号として出力する。すなわち、アドレス一致信号０～ｎの少なくとも１つが「Ｈ」レベルのときに、アドレス一致信号が「Ｈ」レベルとなる。
　論理回路ＯＲ２は、（ｎ＋１）個のコードレジスタ出力信号０～ｎの論理和をコードレジスタ出力信号として出力する。すなわち、（ｎ＋１）個のコードレジスタ出力信号０～ｎの少なくとも１つが「Ｈ」レベルのビットを有するとき（すなわち、挿入コードが出力されたとき）に、コードレジスタ出力信号が挿入コードとなる。すなわち、（ｎ＋１）個のコードレジスタ出力信号０～ｎの全ビットのすべてが「Ｌ」レベルのとき（すなわち、挿入コードが出力されないとき）に、コードレジスタ出力信号の全ビットが「Ｌ」となる。
　論理回路ＯＲ３は、（ｎ＋１）個のアドレス完全一致信号０～ｎの論理和をアドレス完全一致信号として出力する。すなわち、（ｎ＋１）個のアドレス完全一致信号０～ｎの少なくとも１つが「Ｈ」レベルのときに、アドレス完全一致信号が「Ｈ」レベルとなる。
　図１１は、コード挿入用レジスタセット２９－０の構成を表わす図である。コード挿入用レジスタセット２９－１～２９－ｎの構成も、図１１のコード挿入用レジスタセット２９－０の構成と同様である。
　図１１に示すように、コード挿入用レジスタセット２９－０は、論理回路ＡＮＤ１と、アドレスレジスタ３１と、アドレス比較器３０と、論理回路ＡＮＤ４と、コードレジスタ３２と、論理回路ＡＮＤ２と、論理回路ＡＮＤ３とを備える。
　論理回路ＡＮＤ１は、クロックｃｌｋと、アドレスレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をアドレスレジスタ３１の制御端子に出力する。
　アドレスレジスタ３１は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１５ビットのアドレス（つまり、挿入コードを挿入するアドレス）をラッチして保持する。すなわち、クロックｃｌｋに同期してアドレスレジスタ選択信号０を受けつけ、データバスからの信号を挿入コードの挿入先アドレスとして選択されたアドレスレジスタ３１に記憶させる。
　アドレス比較器３０は、プログラムカウンタ１２から出力される１６ビットのアドレスのうちの上位１５ビット（アドレス［１５：１］）と、アドレスレジスタ３１に保持されている１５ビットのアドレスとが一致するときに、アドレス一致信号０を「Ｈ」レベルに設定する。
　論理回路ＡＮＤ２は、アドレス一致信号０が「Ｈ」レベルであり、プログラムカウンタ１２から出力される１６ビットのアドレスのうちの最下位ビット（アドレス［０］）が「１」のときに、アドレス完全一致信号０を「Ｈ」レベルに設定する。ここで、フラッシュ制御コード用ＲＯＭ１３内の複数のオリジナルコードのアドレスとして有効でない最下位ビットが「１」である時とは、フラッシュ制御コード用ＲＯＭ１３内にないアドレスが指定されていた時ということになる。
　論理回路ＡＮＤ４は、クロックｃｌｋと、コードレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をコードレジスタ３２の制御端子に出力する。
　コードレジスタ３２は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１６ビットのデータ（つまり、挿入コード）をラッチして保持する。すなわち、クロックｃｌｋに同期してコードレジスタ選択信号０を受けつけ、データバスからの信号を挿入コードとして選択されたコードレジスタに記憶させる。
　論理回路ＡＮＤ３は、アドレス完全一致信号０と、コードレジスタ３２の出力とを受ける。論理回路ＡＮＤ３は、アドレス完全一致信号０が「Ｈ」レベルのときに、コードレジスタ３２に保持された１６ビットのデータ（挿入コード）をコードレジスタ出力信号０として出力する。論理回路ＡＮＤ３は、アドレス完全一致信号０が「Ｌ」レベルのときに、１６ビットの「０ｘ００００」をコードレジスタ出力信号０として出力する。
　図１２は、コード選択回路１４の構成を表わす図である。
　図１２に示すように、コード選択回路１４は、セレクタ３３を含む。
　セレクタ３３は、フラッシュ制御コード用ＲＯＭ１３から出力されるオリジナルコードと、挿入コードレジスタセットブロック１７から出力されるコードレジスタ出力信号（挿入コード）とを受ける。セレクタ３３は、アドレス完全一致信号に基づいて、入力される２つの信号のいずれかを出力する。セレクタ３３は、アドレス完全一致信号が「Ｈ」レベルのときには、コードレジスタ出力信号（挿入コード）を出力し、アドレス完全一致信号が「Ｌ」レベルのときには、オリジナルコードを実行コードとして出力する。
　（第１の実施形態の動作例１）
　次に、オリジナルコードおよび挿入コードが単一サイクル命令の場合の動作例を説明する。
　図１３（ａ）は、コード挿入用レジスタセット２９－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ３１に「０ｘ０１０６」の上位１５ビット（第２ビット目～第１６ビット目）が保持されている。ただし、ここで、第１ビット目をＬＳＢ（Least　Significant　bit）とし、第Ｘビット目をＬＳＢよりも（Ｘ－１）ビットだけ上位のビットとする。
　また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持されている。さらに、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図１３（ｂ）は、図１３（ａ）の条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ１２から出力される１６ビットのアドレス（ＰＣ（Program　Counter)値［１５：０］）は、「０ｘ０１０２」である。また、アドレス「０ｘ０１０２」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０２」のアドレスのオリジナルコードである「Ｒ０１０２」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０２」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１００」を実行する。
　第１サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０４」となる。また、アドレス「０ｘ０１０４」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０４」のアドレスのオリジナルコードである「Ｒ０１０４」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０４」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０２」を実行する。
　第２サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０６」となる。アドレス「０ｘ０１０６」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。一方、プログラムカウンタ１２の出力アドレスの最下位ビットが「０」である。その結果、アドレス完全一致信号が「Ｌ」レベルのままで、コードレジスタ出力信号が「０ｘ００００」のままである。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０６」のアドレスのオリジナルコードである「Ｒ０１０６」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０６」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０４」を実行する。
　第３サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０１」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０７」となる。アドレス「０ｘ０１０７」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。また、プログラムカウンタ１２の出力アドレスの最下位ビットが「１」である、その結果、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．０」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０６」を実行する。
　第４サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０１」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０８」となる。アドレス「０ｘ０１０８」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０８」の上位１５ビットと相違する。その結果、アドレス一致信号およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０８」のアドレスのオリジナルコードである「Ｒ０１０８」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０８」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。
　第５サイクル以降は、第４サイクルと同様に動作する。
　（第１の実施形態の動作例２）
　次に、オリジナルコードの一部がマルチサイクル命令であり、挿入コードが単一サイクル命令の場合の動作を説明する。
　図１４（ａ）は、コード挿入用レジスタセット２９－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ３１に「０ｘ０１０６」の上位１５ビット（第２ビット目～第１６ビット目）が保持され、コード挿入用レジスタセット＃１のアドレスレジスタ３１に「０ｘ８０００」の上位１５ビットが保持され、コード挿入用レジスタセット＃２のアドレスレジスタ３１に「０ｘ８００２」の上位１５ビットが保持されている。また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持されている。また、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図１４（ｂ）に示すように、オリジナルコード「Ｒ０１０６」は３サイクル命令、他のオリジナルコードは１サイクル命令、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」は１サイクル命令とする。
　図１４（ｃ）は、図１４（ａ）および（ｂ）に示す条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ１２から出力される１６ビットのアドレス（ＰＣ値［１５：０］）は、「０ｘ０１０２」である。また、アドレス「０ｘ０１０２」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０２」のアドレスのオリジナルコードである「Ｒ０１０２」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０２」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１００」を実行する。
　第１サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０４」となる。アドレス「０ｘ０１０４」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０４」のアドレスのオリジナルコードである「Ｒ０１０４」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０４」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０２」を実行する。
　第２サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０６」となる。アドレス「０ｘ０１０６」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。一方、プログラムカウンタ１２の出力アドレスの最下位ビットが「０」である。その結果、アドレス完全一致信号が「Ｌ」レベルのままで、コードレジスタ出力信号が「０ｘ００００」のままである。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０６」のアドレスのオリジナルコードである「Ｒ０１０６」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０６」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０４」を実行する。
　第３サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０１」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０７」となる。また、アドレス「０ｘ０１０７」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。プログラムカウンタ１２の出力アドレスは、「０ｘ０１」の加算が行われたため最下位ビットが「１」である。その結果、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．０」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０６」を実行する。ここで、オリジナルコード「Ｒ０１０６」は３サイクル命令のため、実行部３６は、ＰＣストール信号を「Ｈ」レベルに設定する。
　第４サイクルでは、前サイクルでＰＣストール信号が「Ｈ」レベルに設定されたため、プログラムカウンタ１２は、前サイクルと同じアドレス「０ｘ０１０７」を出力する。アドレス「０ｘ０１０７」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。また、プログラムカウンタ１２の出力アドレスの最下位ビットが「１」である。その結果、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．０」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、３サイクル命令のオリジナルコード「Ｒ０１０６」を引き続き実行する（２サイクル分の実行終了）。
　第５サイクルでは、前サイクルでＰＣストール信号が「Ｈ」レベルに設定されたため、プログラムカウンタ１２は、前サイクルと同じアドレス「０ｘ０１０７」を出力する。また、アドレス「０ｘ０１０７」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。プログラムカウンタ１２の出力アドレスの最下位ビットが「１」のため、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．０」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、３サイクル命令のオリジナルコード「Ｒ０１０６」を引き続き実行する（３サイクル分の実行終了）。実行部３６は、３サイクル命令であるオリジナルコード「Ｒ０１０６」の実行を終了したので、ＰＣストール信号を「Ｌ」レベルに設定する。
　第６サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０１」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０８」となる。また、アドレス「０ｘ０１０８」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０８」のアドレスのオリジナルコードである「Ｒ０１０８」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０８」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。
　第７サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０Ａ」となる。アドレス「０ｘ０１０Ａ」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０Ａ」のアドレスのオリジナルコードである「Ｒ０１０Ａ」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０Ａ」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０８」を実行する。
　第８サイクル以降は、第７サイクルと同様に動作する。
　（第１の実施形態の動作例３）
　次に、オリジナルコードが単一サイクル命令であり、挿入コードがマルチサイクル命令の場合の動作を説明する。
　図１５（ａ）は、コード挿入用レジスタセット２９－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ３１に「０ｘ０１０６」の上位１５ビットが保持され、コード挿入用レジスタセット＃１のアドレスレジスタ３１に「０ｘ８０００」の上位１５ビットが保持され、コード挿入用レジスタセット＃２のアドレスレジスタ３１に「０ｘ８００２」の上位１５ビットが保持されている。また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持されている。また、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図１５（ｂ）に示すように、オリジナルコード「Ｒ０１０６」は１サイクル命令、他のオリジナルコードも同様に１サイクル命令、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」は３サイクル命令とする。
　図１５（ｃ）は、図１５（ａ）および（ｂ）に示す条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ１２から出力される１６ビットのアドレス（ＰＣ値［１５：０］）は、「０ｘ０１０２」である。また、アドレス「０ｘ０１０２」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０２」のアドレスのオリジナルコードである「Ｒ０１０２」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０２」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１００」を実行する。
　第１サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０４」となる。また、アドレス「０ｘ０１０４」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０４」のアドレスのオリジナルコードである「Ｒ０１０４」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０４」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０２」を実行する。
　第２サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０６」となる。アドレス「０ｘ０１０６」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。一方、プログラムカウンタ１２の出力アドレスの最下位ビットが「０」のため、アドレス完全一致信号が「Ｌ」レベルのままで、コードレジスタ出力信号が「０ｘ００００」のままである。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０６」のアドレスのオリジナルコードである「Ｒ０１０６」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０６」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０４」を実行する。
　第３サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０１」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０７」となる。アドレス「０ｘ０１０７」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。プログラムカウンタ１２の出力アドレスは、「０ｘ０１」の加算が行われたため最下位ビットが「１」である。その結果、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．０」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０６」を実行する。
　第４サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０１」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０８」となる。アドレス「０ｘ０１０８」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０８」のアドレスのオリジナルコードである「Ｒ０１０８」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０８」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。ここで、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」は３サイクル命令のため、実行部３６は、ＰＣストール信号を「Ｈ」レベルに設定する。
　第５サイクルでは、前サイクルでＰＣストール信号が「Ｈ」レベルに設定されたため、プログラムカウンタ１２は、前サイクルと同じアドレス「０ｘ０１０８」を出力する。アドレス「０ｘ０１０８」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。命令実行部１５の実行部３６は、３サイクル命令の挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を引き続き実行する（２サイクル分の実行終了）。
　第６サイクルでは、前サイクルでＰＣストール信号が「Ｈ」レベルに設定されたため、プログラムカウンタ１２は、前サイクルと同じアドレス「０ｘ０１０８」を出力する。また、アドレス「０ｘ０１０８」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。命令実行部１５の実行部３６は、３サイクル命令の挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を引き続き実行する（３サイクル分の実行終了）。実行部３６は、３サイクル命令である挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」の実行を終了したので、ＰＣストール信号を「Ｌ」レベルに設定する。
　第７サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０Ａ」となる。また、アドレス「０ｘ０１０Ａ」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０Ａ」のアドレスのオリジナルコードである「Ｒ０１０Ａ」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０Ａ」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０８」を実行する。
　第８サイクル以降は、第７サイクルと同様に動作する。
　［第２の実施形態］
　本実施の形態では、複数のオリジナルコードのアドレスは、最下位から（ｋ＋１）ビット目以上のビットが有効である。ただし、ｋは１以上の自然数である。
　（構成）
　図１６は、第２の実施形態のフラッシュメモリ制御部１０２の構成を表わす図である。
　図１６のフラッシュメモリ制御部１０２が、図７のフラッシュメモリ制御部２と相違する点は、プログラムカウンタ５１と、挿入コードレジスタセットブロック５２である。
　挿入コードレジスタセットブロック５２は、最大で２k-１個の挿入コードと、挿入コードのアドレスを保持する。挿入コードレジスタセットブロック５２は、保持している挿入コードのアドレスの最下位からｋ個のビットを除くビットとプログラムカウンタ５１のアドレスの最下位からｋ個のビットを除くビットとが一致したときに、第１の信号を出力する（すなわち、アドレス一致信号を「Ｈ」レベルに設定する）。
　挿入コードレジスタセットブロック５２は、第１の信号を出力し、かつ保持している挿入コードのアドレスの最下位からｋ個のビットとプログラムカウンタ５１のアドレスの最下位からｋ個のビットとが一致したときに、第２の信号を出力する（すなわち、アドレス完全一致信号を「Ｈ」レベルに設定する）とともに、プログラムカウンタ５１のアドレスに対応する保持している挿入コードを出力する。
　挿入コードレジスタセットブロック５２は、複数の挿入コードを連続して挿入するときに最後の挿入コードを出力する場合には、第２の信号を出力するとともに、同時に挿入エンドを示す挿入エンド信号を出力する。挿入エンド信号の発生については、後述する。
　プログラムカウンタ５１は、第１の信号を受けたときに、最下位ビットに「１」を加算し、第１の信号を受けなかったときに、最下位から（ｋ＋１）番目のビットに「１」を加算する。プログラムカウンタ５１は、挿入エンド信号を受けたときには、第１の信号を受けたときでも、最下位から（ｋ＋１）番目のビットに「１」を加算し、最下位からｋ個のビットを「０」にする。
　以下の説明では、ｋを５として説明する。
　図１７は、プログラムカウンタ５１の構成を表わす図である。
　図１７に示すように、プログラムカウンタ５１は、セレクタ５３と、加算器２５と、論理回路ＡＮＤ７４と、セレクタ２６と、セレクタ２７と、ＰＣ用レジスタ２８とを備える。
　セレクタ５３は、挿入コードレジスタセットブロック５２からアドレス一致信号と挿入エンド信号とを受ける。セレクタ５３は、アドレス一致信号が「Ｈ」レベル、かつ挿入エンド信号が「Ｌ」レベルのときには、「０ｘ０１」を出力する。セレクタ５３は、アドレス一致信号が「Ｈ」レベル、かつ挿入エンド信号が「Ｈ」レベルのとき、アドレス一致信号が「Ｌ」レベル、かつ挿入エンド信号が「Ｈ」レベルのとき、アドレス一致信号が「Ｌ」レベル、かつ挿入エンド信号が「Ｌ」レベルのときには、「０ｘ２０」を出力する。
　加算器２５は、ＰＣ用レジスタ２８から出力される２０ビットのアドレスとセレクタ５３から出力される値を加算する。
　論理回路ＡＮＤ７４は、加算器２５から出力される２０ビットのうちの下位５ビットと、挿入エンド信号の否定の論理積を出力する。すなわち、論理回路ＡＮＤ７４は、挿入エンド信号が「Ｌ」レベルのときには、加算器２５から出力される２０ビットのうちの下位５ビットを出力する。論理回路ＡＮＤ７４は、挿入エンド信号が「Ｈ」レベルのときには、５ビットの「０ｂ０００００」を出力する。ここで、「０ｂ・・・・」は、２進数表示であることを表わす。
　セレクタ２６は、加算器２５から出力される２０ビットのうちの上位１５ビットを上位１５ビットとし、論理回路ＡＮＤ７４から出力される５ビットの信号を下位５ビットとした信号と、命令実行部１５から出力される演算結果ＰＣとを受ける。セレクタ２６は、命令実行部１５から出力される演算結果ＰＣ選択信号が「Ｈ」レベルのときには演算結果ＰＣを出力し、演算結果ＰＣ選択信号が「Ｌ」レベルのときには、加算器２５および論理回路ＡＮＤ７４からの信号を出力する。
　セレクタ２７は、セレクタ２６の出力と、ＰＣ用レジスタ２８から出力されるアドレスとを受ける。セレクタ２７は、命令実行部１５から出力されるＰＣストール信号が「Ｈ」レベルのときにはＰＣ用レジスタ２８から出力されるアドレスを出力し、ＰＣストール信号が「Ｌ」レベルのときにはセレクタ２６から受けた信号を出力する。
　ＰＣ用レジスタ２８は、セレクタ２７の出力をラッチして、フラッシュ制御用コード用ＲＯＭのアドレスとして内部アドレスバス２３へ出力する。
　図１８は、挿入コードレジスタセットブロック５２の構成を表わす図である。
　図１８に示すように、挿入コードレジスタセットブロック５２は、コード挿入用レジスタセット５４－ｉ（ｉ＝０～ｎ）と、論理回路ＯＲ１，ＯＲ２，ＯＲ３，ＯＲ５４とを備える。
　コード挿入用レジスタセット５４－ｉは、プログラムカウンタ５１から出力されるアドレスと、データバス内を伝送するデータとを受け、さらにコード選択回路１４からコードレジスタ選択信号ｉ、アドレスレジスタ選択信号ｉ、アトレスレジスタ２選択信号ｉ、挿入エンドレジスタ選択信号ｉとを受けて、アドレス一致信号ｉ、アドレス完全一致信号ｉ、挿入エンド信号ｉおよびコードレジスタ出力信号ｉを出力する。
　論理回路ＯＲ１は、（ｎ＋１）個のアドレス一致信号０～ｎの論理和をアドレス一致信号として出力する。すなわち、（ｎ＋１）個のアドレス一致信号０～ｎの少なくとも１つが「Ｈ」レベルのときに、アドレス一致信号が「Ｈ」レベルとなる。
　論理回路ＯＲ２は、（ｎ＋１）個のコードレジスタ出力信号０～ｎの論理和をコードレジスタ出力信号として出力する。すなわち、（ｎ＋１）個のコードレジスタ出力信号０～ｎの少なくとも１つが「Ｈ」レベルのビットを有するとき（すなわち、挿入コードが出力されたとき）に、コードレジスタ出力信号が挿入コードとなる。すなわち、（ｎ＋１）個のコードレジスタ出力信号０～ｎの全ビットのすべてが「Ｌ」レベルのとき（すなわち、挿入コードが出力されないとき）に、コードレジスタ出力信号の全ビットが「Ｌ」となる。
　論理回路ＯＲ３は、（ｎ＋１）個のアドレス完全一致信号０～ｎの論理和をアドレス完全一致信号として出力する。すなわち、（ｎ＋１）個のアドレス完全一致信号０～ｎの少なくとも１つが「Ｈ」レベルのときに、アドレス完全一致信号が「Ｈ」レベルとなる。
　論理回路ＯＲ５４は、（ｎ＋１）個の挿入エンド信号０～ｎの論理和を挿入エンド信号として出力する。すなわち、（ｎ＋１）個の挿入エンド信号０～ｎの少なくとも１つが「Ｈ」レベルのときに、挿入エンド信号が「Ｈ」レベルとなる。
　図１８において、アドレス一致信号０～ｎ、アドレス一致信号は、１ビットの信号である。アドレス完全一致信号０～ｎ、アドレス完全一致信号は、１ビットの信号である。挿入エンド信号０～ｎ、挿入エンド信号は、１ビットの信号である。コードレジスタ出力信号０～ｎ、コードレジスタ出力信号は、１６ビットの信号である。
　図１９は、コード挿入用レジスタセット５４－０の構成を表わす図である。コード挿入用レジスタセット５４－１～５４－ｎの構成も、図１９のコード挿入用レジスタセット５４－０の構成と同様である。
　図１９に示すように、コード挿入用レジスタセット５４－０は、論理回路ＡＮＤ１と、アドレスレジスタ３１と、アドレス比較器３０と、論理回路ＡＮＤ４と、コードレジスタ３２と、論理回路５４と、アドレスレジスタ５６と、アドレス比較器５７と、論理回路５６と、挿入エンドレジスタ５９と、論理回路ＡＮＤ２と、論理回路５５と、論理回路ＡＮＤ３とを備える。
　論理回路ＡＮＤ１は、クロックｃｌｋと、アドレスレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をアドレスレジスタ３１の制御端子に出力する。
　アドレスレジスタ３１は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１５ビットのアドレス（つまり、挿入コードを挿入するアドレス）をラッチして保持する。
　アドレス比較器３０は、プログラムカウンタ１２から出力される２０ビットのアドレスのうちの上位１５ビット（アドレス［１９：５］）と、アドレスレジスタ３１に保持されている１５ビットのアドレスとが一致するときに、アドレス一致信号０を「Ｈ」レベルに設定する。
　論理回路ＡＮＤ５４は、クロックｃｌｋと、アドレスレジスタ２選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をコードレジスタ３２の制御端子に出力する。
　アドレスレジスタ５６は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた５ビットのアドレスをラッチして保持する。このアドレスレジスタ５６には、複数個の挿入コードを連続して挿入する際の挿入順番を示すアドレスが保持される。
　アドレス比較器５７は、プログラムカウンタ１２から出力される２０ビットのアドレスのうちの下位５ビット（アドレス［４：０］）と、アドレスレジスタ５６に保持されている５ビットのアドレスとが一致するときに、「Ｈ」レベルの一致信号を出力する。
　論理回路ＡＮＤ２は、アドレス一致信号０が「Ｈ」レベルで、アドレス比較器５７から出力される一致信号が「Ｈ」レベルのときに、アドレス完全一致信号０を「Ｈ」レベルに設定する。
　論理回路ＡＮＤ５６は、クロックｃｌｋと、挿入エンドレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号を挿入エンドレジスタ５９の制御端子に出力する。
　挿入エンドレジスタ５９は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１ビットのデータ（挿入エンド）をラッチして保持する。コード挿入用レジスタセット５４－０のうち、対応の挿入エンドレジスタ５９に「Ｈ」（「１」）のデータが保持されているということは、その対応のコード挿入用レジスタセットの挿入コードの挿入でコード挿入が一端終了することを示している。
　論理回路ＡＮＤ５５は、アドレス完全一致信号０と、挿入エンドレジスタ５９の出力とを受ける。論理回路ＡＮＤ５５は、アドレス完全一致信号０が「Ｈ」レベルのときに、挿入エンドレジスタ５９に保持された１ビットのデータ（挿入エンド）を挿入エンド信号０として出力する。
　論理回路ＡＮＤ４は、クロックｃｌｋと、コードレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をコードレジスタ３２の制御端子に出力する。
　コードレジスタ３２は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１６ビットのデータ（つまり、挿入コード）をラッチして保持する。
　論理回路ＡＮＤ３は、アドレス完全一致信号０と、コードレジスタ３２の出力とを受ける。論理回路ＡＮＤ３は、アドレス完全一致信号０が「Ｈ」レベルのときに、コードレジスタ３２に保持された１６ビットのデータ（つまり、挿入コード）をコードレジスタ出力信号０として出力する。論理回路ＡＮＤ３は、アドレス完全一致信号０が「Ｌ」レベルのときに、１６ビットの「０ｘ００００」をコードレジスタ出力信号０として出力する。
　図１９において、アドレス一致信号０は、１ビットの信号である。アドレス完全一致信号０は、１ビットの信号である。挿入エンド信号０は、１ビットの信号である。コードレジスタ出力信号０は、１６ビットの信号である。これらの事項は、他の図面でも同様である。
　（第２の実施形態の動作例）
　図２０（ａ）は、コード挿入用レジスタセット２９－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ３１に「０ｘ０１０６１」の上位１５ビット（第６ビット目～第２０ビット目）が保持され、アドレスレジスタ５６に「０ｘ０１０６１」の下位５ビット（第１ビット目～第５ビット目）が保持されている。また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持され、コード挿入用レジスタセット＃０の挿入エンドレジスタ５９に挿入エンド「０ｂ０」が保持されている。
　コード挿入用レジスタセット＃１のアドレスレジスタ３１に「０ｘ０１０６２」の上位１５ビットが保持され、アドレスレジスタ５６に「０ｘ０１０６２」の下位５ビットが保持されている。また、コード挿入用レジスタセット＃１のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」が保持され、コード挿入用レジスタセット＃１の挿入エンドレジスタ５９に挿入エンド「０ｂ１」が保持されている。また、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図２０（ｂ）は、図２０（ａ）の条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ５１から出力される２０ビットのアドレス（ＰＣ値［１９：０］）は、「０ｘ０１０２０」である。また、アドレス「０ｘ０１０２０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６２」の上位１５ビットとも相違するため、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０２０」のアドレスのオリジナルコードである「Ｒ０１０２０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０２０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０００」を実行する。
　第１サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ５１のセレクタ５３が「０ｘ２０」を出力する。これにより、プログラムカウンタ５１の出力アドレスは、「０ｘ２０」だけ加算された「０ｘ０１０４０」となる。また、アドレス「０ｘ０１０４０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６２」の上位１５ビットとも相違する。したがって、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０２０」のアドレスのオリジナルコードである「Ｒ０１０４０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０４０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０２０」を実行する。
　第２サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ５１のセレクタ５３が「０ｘ２０」を出力する。これにより、プログラムカウンタ５１の出力アドレスは、「０ｘ２０」だけ加算された「０ｘ０１０６０」となる。また、アドレス「０ｘ０１０６０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと一致し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６２」の上位１５ビットとも一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｈ」レベルとなるため）。また、アドレス「０ｘ０１０６０」の下位５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６１」の下位５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６２」の下位５ビットと相違する。その結果、アドレス完全一致信号が「Ｌ」レベルのままである（アドレス完全一致信号０およびアドレス完全一致信号１が「Ｌ」レベルのままのため）。アドレス完全一致信号が「Ｌ」レベルのため、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０６０」のアドレスのオリジナルコードである「Ｒ０１０６０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０６０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０４０」を実行する。
　第３サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ５１のセレクタ２４が「０ｘ０１」を出力する。そのため、プログラムカウンタ５１の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０６１」となる。また、アドレス「０ｘ０１０６１」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと一致し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６２」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｈ」レベルとなるため）。また、アドレス「０ｘ０１０６１」の下位５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６１」の下位５ビットと一致するため、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。アドレス完全一致信号０が「Ｈ」レベルとなるので、コードレジスタ出力信号０は、コード挿入用レジスタセット＃０のコードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる。これにより、コードレジスタ出力信号は、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる。アドレス完全一致信号０が「Ｈ」レベルとなるので、挿入エンド信号０は、コード挿入用レジスタセット＃０の挿入エンドレジスタ５９に保持された挿入エンド「０ｂ０」となる。これにより、挿入エンド信号は、「０ｂ０」となる。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０６０」を実行する。
　第４サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ５１のセレクタ２４が「０ｘ０１」を出力する。そのため、プログラムカウンタ５１の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０６２」となる。アドレス「０ｘ０１０６２」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと一致し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６２」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｈ」レベルとなるため）。また、アドレス「０ｘ０１０６２」の下位５ビットは、コード挿入用レジスタセット＃１のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６２」の下位５ビットと一致するため、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号１が「Ｈ」レベルとなるため）。アドレス完全一致信号１が「Ｈ」レベルとなるので、コードレジスタ出力信号１は、コード挿入用レジスタセット＃１のコードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」となる。これにより、コードレジスタ出力信号は、挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」となる。アドレス完全一致信号１が「Ｈ」レベルとなるので、挿入エンド信号１は、コード挿入用レジスタセット＃１の挿入エンドレジスタ５９に保持された挿入エンド「０ｂ１」となる。これにより、挿入エンド信号は、「０ｂ１」となる。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。
　第５サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであり、挿入エンド信号が「０ｂ１」であるため、プログラムカウンタ５１のセレクタ２４が「０ｘ２０」を出力する。また、挿入エンド信号が「０ｂ１」であるので、論理回路７４によって、加算器２５の出力の下位５ビットが「０」となる。その結果、プログラムカウンタ５１の出力アドレスは、「０ｘ０１０８０」となる。アドレス「０ｘ０１０８０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６２」の上位１５ビットと相違する。その結果、アドレス一致信号が「Ｌ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｌ」レベルとなるため）。また、アドレス「０ｘ０１０８０」の下位５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６１」の下位５ビットと相違し、コード挿入用レジスタセット＃１のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６２」の下位５ビットと相違する。その結果、アドレス完全一致信号は「Ｌ」レベルとなる（アドレス完全一致信号０およびアドレス完全一致信号１が「Ｌ」レベルとなるため）。アドレス完全一致信号が「Ｌ」レベルのため、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０８０」のアドレスのオリジナルコードである「Ｒ０１０８０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０８０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」を実行する。
　第６サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ５１のセレクタ５３が「０ｘ２０」を出力する。これによって、プログラムカウンタ５１の出力アドレスは、「０ｘ２０」だけ加算された「０ｘ０１０Ａ０」となる。アドレス「０ｘ０１０Ａ０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６２」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０Ａ０」のアドレスのオリジナルコードである「Ｒ０１０Ａ０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０Ａ０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０８０」を実行する。
　第７サイクル以降は、第６サイクルと同様に動作する。
　以上のように、本実施の形態によれば、プログラムカウンタのアドレスの最下位から所定個数のビット以外のビットでオリジナルコードのアドレスを指定し、最下位から所定個数のビットを用いてコードの挿入を制御するので、２つのオリジナルコードの間に１個以上のコードの挿入が可能で、かつマルチサイクル命令の実行が可能となる。また、第１の実施の形態によれば、プログラムカウンタ１２の出力は１６ビットとして説明したが、本実施の形態では、複数個の命令コードを挿入する為、プログラムカウンタ５１の出力は２０ビットと仮定した。
　［第３の実施形態］
　（構成）
　図２１は、第３の実施形態のフラッシュメモリ制御部３１２の構成を表わす図である。
　図２１のフラッシュメモリ制御部３１２が、図７の第１の実施形態のフラッシュメモリ制御部２と相違する点は、挿入コードレジスタセットブロック１６４である。
　挿入コードレジスタセットブロック１６４は、保持している挿入コードのアドレスの最下位ビットを除くビットとプログラムカウンタ１２のアドレスの最下位ビットを除くビットとが一致したときに、第１の信号を出力する（すなわち、アドレス一致信号を「Ｈ」レベルに設定する）。挿入コードレジスタセットブロック１６４は、第１の信号を出力し、かつ保持している挿入コードのアドレスの最下位ビットとプログラムカウンタ１２のアドレスの最下位ビットが一致するときに、第２の信号を出力する（すなわち、アドレス一致信号を「Ｈ」レベルに設定する）とともに、保持している挿入コードを出力する。
　図２２は、挿入コードレジスタセットブロック１６４に含まれるコード挿入用レジスタセット６４－０の構成を表わす図である。コード挿入用レジスタセット６４－１～６４－ｎの構成も、図２２のコード挿入用レジスタセット６４－０の構成と同様である。
　図２２のコード挿入用レジスタセット６４－０が、図１１の第１の実施形態のコード挿入用レジスタセット２９－０と相違する点は、アドレスレジスタ１３１と、一致回路ＮＥＯＲ１を備える点である。
　アドレスレジスタ１３１は、論理回路ＡＮＤ１の出力が「Ｈ」レベルのときに、データバスを通じて送られてきた１６ビットのアドレスをラッチして保持する。
　一致回路ＸＮＯＲ１は、プログラムカウンタ１２から出力される１６ビットのアドレスのうちの最下位ビット（アドレス［０］）と、アドレスレジスタ１３１に保持されている１６ビットのアドレスのうちの最下位ビットとが一致するときに、一致信号を「Ｈ」レベルに設定する。
　論理回路ＡＮＤ２は、アドレス一致信号０が「Ｈ」レベルで、一致回路ＮＲＯＲ１から出力される一致信号が「Ｈ」レベルのときに、アドレス完全一致信号０を「Ｈ」レベルに設定する。
　（第３の実施形態の動作例）
　挿入前のオリジナルコードおよび挿入コードが単一サイクル命令の場合の動作例を説明する。
　図２３（ａ）は、コード挿入用レジスタセット６４－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ１３１に１６ビットの「０ｘ０１０６」が保持されているとする。また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持されている。また、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図２３（ｂ）は、図２３（ａ）の条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ１２から出力される１６ビットのアドレス（ＰＣ値［１５：０］）は、「０ｘ０１０２」である。アドレス「０ｘ０１０２」の上位１５ビットは、アドレスレジスタ１３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０２」のアドレスのオリジナルコードである「Ｒ０１０２」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０２」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１００」を実行する。
　第１サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０４」となる。アドレス「０ｘ０１０４」の上位１５ビットは、アドレスレジスタ１３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０４」のアドレスのオリジナルコードである「Ｒ０１０４」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０４」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０２」を実行する。
　第２サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０２」を出力するため、プログラムカウンタ１２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ０１０６」となる。アドレス「０ｘ０１０６」の上位１５ビットは、アドレスレジスタ１３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致するため、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。また、アドレス「０ｘ０１０６」の下位１ビットは、アドレスレジスタ１３１に保持されているアドレス「０ｘ０１０６」の下位１ビットと一致するため、アドレス完全一致信号が「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．０」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０４」を実行する。
　第３サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０１」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０７」となる。アドレス「０ｘ０１０７」の上位１５ビットは、アドレスレジスタ１３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと一致するため、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。また、アドレス「０ｘ０１０７」の下位１ビットは、アドレスレジスタ１３１に保持されているアドレス「０ｘ０１０６」の下位１ビットと相違する。その結果、アドレス完全一致信号が「Ｌ」レベルとなり（アドレス完全一致信号０およびアドレス完全一致信号が「Ｌ」レベルとなるため）、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３からプログラムカウンタ１２の出力アドレス「０ｘ０１０７」の下位１ビットだけを無視することによって同一となる「０ｘ０１０６」のアドレスのオリジナルコードである「Ｒ０１０６」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０６」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。
　第４サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ１２のセレクタ２４が「０ｘ０１」を出力する。これにより、プログラムカウンタ１２の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０８」となる。アドレス「０ｘ０１０８」の上位１５ビットは、アドレスレジスタ１３１に保持されているアドレス「０ｘ０１０６」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０８」のアドレスのオリジナルコードである「Ｒ０１０８」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０８」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０６」を実行する。
　第５サイクル以降は、第４サイクルと同様に動作する。
　以上のように、本実施の形態によれば、第１の実施形態と同様に、プログラムカウンタのアドレスの最下位ビット以外のビットでオリジナルコードのアドレスを指定し、最下位ビットを用いてコードの挿入を制御するので、２つのオリジナルコードの間に１個のコードの挿入が可能で、かつマルチサイクル命令の実行が可能となる。また、本実施の形態によれば、挿入コードの実行を　オリジナルコードの後に実行するか（後挿入）かオリジナルコードの前に実行するか（前挿入）を選択することができる。
　［第４の実施形態］
　（構成）
　図２４は、第４の実施形態のフラッシュメモリ制御部１０３の構成を表わす図である。
　図２４のフラッシュメモリ制御部１０３が、図１６の第２の実施形態のフラッシュメモリ制御部１０２と相違する点は、プログラムカウンタ６５である。
　プログラムカウンタ６５は、挿入エンド信号を受けたときには、最下位からｋ個のビットを「１」にする。
　以下では、ｋ＝５として説明する。
　図２５は、第４の実施形態のプログラムカウンタ６５の構成を表わす図である。
　図２５に示すように、プログラムカウンタ６５は、セレクタ６８と、加算器２５と、論理回路ＯＲ６８と、セレクタ２６と、セレクタ２７と、ＰＣ用レジスタ２８とを備える。
　セレクタ６８は、挿入コードレジスタセットブロック５２からアドレス一致信号を受ける。セレクタ６８は、アドレス一致信号が「Ｈ」レベルのときには、「０ｘ０１」を出力する。セレクタ６８は、アドレス一致信号が「Ｌ」レベルのときには、「０ｘ２０」を出力する。
　加算器２５は、ＰＣ用レジスタ２８から出力される２０ビットのアドレス「１９：０］とセレクタ６８から出力される値を加算する。
　論理回路ＯＲ６８は、加算器２５から出力される２０ビットのうちの下位５ビットと、挿入エンド信号の論理和を出力する。すなわち、論理回路ＯＲ６８は、挿入エンド信号が「Ｌ」レベルのときには、加算器２５から出力される２０ビットのうちの下位５ビットを出力する。論理回路ＯＲ６８は、挿入エンド信号が「Ｈ」レベルのときには、５ビットの「０ｂ１１１１１」を出力する。
　セレクタ２６は、加算器２５から出力される２０ビットのうちの上位１５ビット（６ビット目～２０ビット目）を上位１５ビットとし、論理回路ＯＲ６８から出力される５ビットの信号を下位５ビットとした信号と、命令実行部１５から出力される演算結果ＰＣとを受ける。セレクタ２６は、命令実行部１５から出力される演算結果ＰＣ選択信号が「Ｈ」レベルのときには演算結果ＰＣを出力し、演算結果ＰＣ選択信号が「Ｌ」レベルのときには、加算器２５および論理回路５８の信号を出力する。
　セレクタ２７は、セレクタ２６の出力と、ＰＣ用レジスタ２８から出力されるアドレスとを受ける。セレクタ２７は、命令実行部１５から出力されるＰＣストール信号が「Ｈ」レベルのときにはＰＣ用レジスタ２８から出力されるアドレスを出力し、ＰＣストール信号が「Ｌ」レベルのときにはセレクタ２６の出力を出力する。
　ＰＣ用レジスタ２８は、セレクタ２７の出力をラッチして、フラッシュ制御用コード用ＲＯＭのアドレスとして内部アドレスバス２３へ出力する。
　（第４の実施形態の動作例）
　図２６（ａ）は、コード挿入用レジスタセット５４－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ３１に「０ｘ０１０６０」の上位１５ビットが保持され、アドレスレジスタ５６に「０ｘ０１０６０」の下位５ビットが保持されている。また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持されている。また、コード挿入用レジスタセット＃０の挿入エンドレジスタ５９に挿入エンド「０ｂ０」が保持されている。コード挿入用レジスタセット＃１のアドレスレジスタ３１に「０ｘ０１０６１」の上位１５ビットが保持され、アドレスレジスタ５６に「０ｘ０１０６１」の下位５ビットが保持されている。また、コード挿入用レジスタセット＃０１コードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」が保持されている。また、コード挿入用レジスタセット＃１の挿入エンドレジスタ５９に挿入エンド「０ｂ１」が保持されている。また、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図２６（ｂ）は、図２６（ａ）の条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ６５から出力される２０ビットのアドレス（ＰＣ値［１９：０］）は、「０ｘ０１０２０」である。アドレス「０ｘ０１０２０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６０」の上位１５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０２０」のアドレスのオリジナルコードである「Ｒ０１０２０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０２０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０００」を実行する。
　第１サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ６５のセレクタ６８が「０ｘ２０」を出力する。これにより、プログラムカウンタ６５の出力アドレスは、「０ｘ２０」だけ加算された「０ｘ０１０４０」となる。アドレス「０ｘ０１０４０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６２」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０４０」のアドレスのオリジナルコードである「Ｒ０１０４０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０４０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０２０」を実行する。
　第２サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるため、プログラムカウンタ６５のセレクタ６８が「０ｘ２０」を出力する。これにより、プログラムカウンタ６５の出力アドレスは、「０ｘ２０」だけ加算された「０ｘ０１０６０」となる。アドレス「０ｘ０１０６０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６０」の上位１５ビットと一致し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと一致するため、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｈ」レベルとなるため）。また、アドレス「０ｘ０１０６０」の下位５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６０」の下位５ビットと一致するため、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。アドレス完全一致信号０が「Ｈ」レベルとなるので、コードレジスタ出力信号０は、コード挿入用レジスタセット＃０のコードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる。これにより、コードレジスタ出力信号は、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる。アドレス完全一致信号０が「Ｈ」レベルとなるので、挿入エンド信号０は、コード挿入用レジスタセット＃０の挿入エンドレジスタ５９に保持された挿入エンド「０ｂ０」となる。これにより、挿入エンド信号は、「０ｂ０」となる。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０４０」を実行する。
　第３サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ６５のセレクタ６８が「０ｘ０１」を出力する。これにより、プログラムカウンタ６５の出力アドレスは、「０ｘ０１」だけ加算された「０ｘ０１０６１」となる。アドレス「０ｘ０１０６１」の上位１５ビット（６ビット目～２０ビット目）は、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６０」の上位１５ビットと一致し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと一致するたる。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｈ」レベルとなるため）。また、アドレス「０ｘ０１０６１」の下位５ビットは、コード挿入用レジスタセット＃１のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６１」の下位５ビットと一致する。その結果、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号１が「Ｈ」レベルとなるため）。アドレス完全一致信号１が「Ｈ」レベルとなるので、コードレジスタ出力信号１は、コード挿入用レジスタセット＃１のコードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」となる。これにより、コードレジスタ出力信号は、挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」となる。アドレス完全一致信号１が「Ｈ」レベルとなるので、挿入エンド信号１は、コード挿入用レジスタセット＃１の挿入エンドレジスタ５９に保持された挿入エンド「０ｂ１」となる。これにより、挿入エンド信号は、「０ｂ１」となる。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。
　第４サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるため、プログラムカウンタ６５のセレクタ６８が「０ｘ０１」を出力する。また、挿入エンド信号「０ｂ１」のため、論理回路ＯＲ６８によって、加算器２５から出力される２０ビットのアドレスの下位５ビットが「１」となる。その結果、プログラムカウンタ６５の出力アドレスは、「０ｘ０１０７Ｆ」となる。アドレス「０ｘ０１０７Ｆ」の上位１５ビット（６ビット目～２０ビット目）は、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６０」の上位１５ビットと一致し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｈ」レベルとなるため）。また、アドレス「０ｘ０１０７Ｆ」の下位５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６０」の下位５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６１」の下位５ビットと相違する。その結果、アドレス完全一致信号は「Ｌ」レベルとなる（アドレス完全一致信号０およびアドレス完全一致信号が「Ｌ」レベルとなるため）。アドレス完全一致信号が「Ｌ」レベルとなるのでコードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０７Ｆ」のアドレスの下位５ビットを無視することによって同一となるアドレス「０ｘ０１０６０」のオリジナルコードである「Ｒ０１０６０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０６０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」を実行する。
　第５サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであるので、プログラムカウンタ６５のセレクタ６８が「０ｘ０１」を出力する。また、挿入エンド信号が「０ｂ０」のため、論理回路ＯＲ６８によって、加算器２５から出力される２０ビットのアドレスの下位５ビットがそのまま出力される。その結果、プログラムカウンタ６５の出力アドレスは、「０ｘ０１０８０」となる。また、アドレス「０ｘ０１０８０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６０」の上位１５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと相違する。その結果、アドレス一致信号が「Ｌ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｌ」レベルとなるため）。また、アドレス「０ｘ０１０８０」の下位５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６０」の下位５ビットと相違し、コード挿入用レジスタセット＃１のアドレスレジスタ５６に保持されているアドレス「０ｘ０１０６１」の下位５ビットと相違する。その結果、アドレス完全一致信号は「Ｌ」レベルとなる（アドレス完全一致信号０およびアドレス完全一致信号１が「Ｌ」レベルとなるため）。アドレス完全一致信号が「Ｌ」レベルのため、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０８０」のアドレスのオリジナルコードである「Ｒ０１０８０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０８０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０６０」を実行する。
　第６サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであるので、プログラムカウンタ６５のセレクタ６８が「０ｘ２０」を出力するため、プログラムカウンタ６５の出力アドレスは、「０ｘ２０」だけ加算された「０ｘ０１０Ａ０」となる。アドレス「０ｘ０１０Ａ０」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６０」の上位１５ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６１」の上位１５ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ０１０Ａ０」のアドレスのオリジナルコードである「Ｒ０１０Ａ０」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ０１０Ａ０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ０１０８０」を実行する。
　第７サイクル以降は、第６サイクルと同様に動作する。
　以上のように、本実施の形態によれば、第２の実施形態と同様に、プログラムカウンタのアドレスの最下位から所定個数のビット以外のビットでオリジナルコードのアドレスを指定し、最下位から所定個数のビットを用いてコードの挿入を制御するので、２つのオリジナルコードの間に１個以上のコードの挿入が可能で、かつマルチサイクル命令の実行が可能となる。また、本実施の形態によれば、プログラムカウンタからのアドレスがアドレスレジスタの値と一致した場合、挿入コードの実行をオリジナルコードの前に実行していた第２の実施の形態に対し、挿入コードの実行をオリジナルコードの後に実行する。
　［第５の実施形態］
　（構成）
　図２７は、第５の実施形態のフラッシュメモリ制御部３９５の構成を表わす図である。
　図２７のフラッシュメモリ制御部３９５が、図７の第１の実施形態のフラッシュメモリ制御部２と相違する点は、挿入コードレジスタセットブロック３９６である。
　図２８は、挿入コードレジスタセットブロック３９６に含まれるコード挿入用レジスタセット４０－０の構成を表わす図である。コード挿入用レジスタセット４０－１～４０－ｎの構成も、図２８のコード挿入用レジスタセット４０－０の構成と同様である。
　図２８のコード挿入用レジスタセット４０－０が、図１１の第１の実施形態のコード挿入用レジスタセット２９－０と相違する点は、論理回路ＡＮＤ６と、ステータスレジスタ３４と、論理回路ＡＮＤ５である。
　論理回路ＡＮＤ６は、クロックｃｌｋと、ステータスレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をステータスレジスタ３４の制御端子に出力する。
　ステータスレジスタ３４は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１ビットのステータス値をラッチして保持する。
　論理回路ＡＮＤ５は、ステータスレジスタ３４の出力と、アドレス比較器３０の出力との論理積をアドレス一致信号０として出力する。したがって、ステータス値が「０」に設定されるときには、アドレス一致信号０、アドレス完全一致信号０が常に「Ｌ」レベルとなる。その結果、コード選択回路１２は、ステータ値が「０」のときに、プログラムカウンタ１２のアドレスに係わらず、フラッシュ制御コード用ＲＯＭ１３から出力されるオリジナルコードを選択する。これによって、本実施の形態で説明するコードの挿入機能が無効となる。
　以上のように、本実施の形態によれば、ステータス値に応じて、コードの挿入機能の有効／無効を切替えることができる。
　［第６の実施形態］
　（構成）
　図２９は、第６の実施形態のフラッシュメモリ制御部４２３の構成を表わす図である。
　図２９のフラッシュメモリ制御部４２３が、図７の第１の実施形態のフラッシュメモリ制御部１０２と相違する点は、挿入コードレジスタセットブロック４２４とプロラムカウンタ７２である。
　挿入コードレジスタセットブロック４２４は、保持している挿入コードのアドレスの最上位ビットを除くビットとプログラムカウンタ７２のアドレスの最上位ビットを除くビットとが一致したときに、第１の信号を出力する（すなわち、アドレス一致信号を「Ｈ」レベルに設定する）。
　挿入コードレジスタセットブロック４２４は、第１の信号を出力し、かつプログラムカウンタ７２のアドレスの最上位ビットが「１」のときに、第２の信号を出力する（すなわち、アドレス完全一致信号を「Ｈ」レベルに設定する）とともに、保持している挿入コードを出力する。
　プログラムカウンタ７２は、第１の信号を受けたときに、最上位ビットに「１」を加算し、第１の信号を受けないときに、最下位から２ビット目に「１」を加算する。
　図３０は、プログラムカウンタ７２の構成を表わす図である。
　図３０に示すように、プログラムカウンタ７２は、セレクタ７３と、加算器２５と、論理回路ＡＮＤ７２と、セレクタ２６と、セレクタ２７と、ＰＣ用レジスタ２８とを備える。
　セレクタ７３は、挿入コードレジスタセットブロック４２４からアドレス一致信号とアドレス完全一致信号とを受ける。セレクタ７３は、アドレス一致信号が「Ｈ」レベル、かつアドレス完全一致信号が「Ｌ」レベルのときには、「０ｘ１００００」を出力する。セレクタ７３は、アドレス一致信号が「Ｌ」レベル、かつアドレス完全一致信号が「Ｈ」レベルのとき、アドレス一致信号が「Ｌ」レベル、かつアドレス完全一致信号が「Ｌ」レベルのとき、またはアドレス一致信号が「Ｈ」レベル、かつアドレス完全一致信号が「Ｈ」レベルのときには、「０ｘ０２」を出力する。
　加算器２５は、ＰＣ用レジスタ２８から出力される１７ビットのアドレス「１６：０］とセレクタ７３から出力される値を加算する。本実施の形態では、１個の命令コードを挿入する為、プログラムカウンタ７２の出力は１７ビットと仮定した。
　論理回路ＡＮＤ７２は、加算器２５から出力される１７ビットのうちの最上位１ビットと、アドレス完全一致信号の否定の論理積を出力する。すなわち、論理回路ＡＮＤ７２は、アドレス完全一致信号が「Ｌ」レベルのときには、加算器２５から出力される１７ビットのうちの最上位１ビットを出力する。論理回路ＡＮＤ７２は、アドレス完全一致信号が「Ｈ」レベルのときには、１ビットの「０ｂ０」を出力する。
　セレクタ２６は、加算器２５から出力される１７ビットのうちの下位１６ビットを下位１６ビットとし、論理回路ＡＮＤ７２から出力される１ビットの信号を最上位１ビットとした信号と、命令実行部１５から出力される演算結果ＰＣとを受ける。セレクタ２６は、命令実行部１５から出力される演算結果ＰＣ選択信号が「Ｈ」レベルのときには演算結果ＰＣを出力し、演算結果ＰＣ選択信号が「Ｌ」レベルのときには、加算器２５および論理回路ＡＮＤ７２からの信号を出力する。
　セレクタ２７は、セレクタ２６の出力と、ＰＣ用レジスタ２８から出力されるアドレスとを受ける。セレクタ２７は、命令実行部１５から出力されるＰＣストール信号が「Ｈ」レベルのときにはＰＣ用レジスタ２８から出力されるアドレスを出力し、ＰＣストール信号が「Ｌ」レベルのときにはセレクタ２６の出力を出力する。
　ＰＣ用レジスタ２８は、セレクタ２７の出力をラッチして、フラッシュ制御用コード用ＲＯＭのアドレスとして内部アドレスバス２３へ出力する。
　図３１は、挿入コードレジスタセットブロック４２４に含まれるコード挿入用レジスタセット７１－０の構成を表わす図である。コード挿入用レジスタセット７１－１～７１－ｎの構成も、図３１のコード挿入用レジスタセット７１－０の構成と同様である。
　図３１に示すように、コード挿入用レジスタセット７１－０は、論理回路ＡＮＤ１と、アドレスレジスタ３１と、アドレス比較器３０と、論理回路ＡＮＤ４と、コードレジスタ３２と、論理回路ＡＮＤ７１とを備える。
　論理回路ＡＮＤ１は、クロックｃｌｋと、アドレスレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をアドレスレジスタ３１の制御端子に出力する。
　アドレスレジスタ３１は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１６ビットのアドレスをラッチして保持する。
　アドレス比較器３０は、プログラムカウンタ７２から出力される１７ビットのアドレスのうちの下位１６ビット（アドレス［１５：０］）と、アドレスレジスタ３１に保持されている１６ビットのアドレスとが一致するときに、アドレス一致信号０を「Ｈ」レベルに設定する。
　論理回路ＡＮＤ７１は、アドレス一致信号０が「Ｈ」レベルで、プログラムカウンタ７２から出力される１７ビットのアドレスのうちの最上位１ビット（アドレス［１６］）が「１」のときに、アドレス完全一致信号０を「Ｈ」レベルに設定する。
　論理回路ＡＮＤ４は、クロックｃｌｋと、コードレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をコードレジスタ３２の制御端子に出力する。
　コードレジスタ３２は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１６ビットのデータ（つまり、挿入コード）をラッチして保持する。
　（第６の実施形態の動作例）
　図３２（ａ）は、コード挿入用レジスタセット７１－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ３１に「０ｘ００１０６」の下位１６ビットが保持されている。また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持されている。また、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図３２（ｂ）は、図３２（ａ）の条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ７２から出力される１７ビットのアドレス（ＰＣ値［１６：０］）は、「０ｘ００１０２」である。また、アドレス「０ｘ００１０２」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０２」のアドレスのオリジナルコードである「Ｒ００１０２」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０２」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１００」を実行する。
　第１サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであり、アドレス完全一致信号が「Ｌ」レベルであるため、プログラムカウンタ７２のセレクタ７３が「０ｘ０２」を出力する。これにより、プログラムカウンタ７２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ００１０４」となる。アドレス「０ｘ００１０４」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと相違する。その結果、アドレス一致信号、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０４」のアドレスのオリジナルコードである「Ｒ００１０４」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０４」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０２」を実行する。
　第２サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであり、アドレス完全一致信号が「Ｌ」レベルであるため、プログラムカウンタ７２のセレクタ２４が「０ｘ０２」を出力する。これにより、プログラムカウンタ７２の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ００１０６」となる。アドレス「０ｘ００１０６」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。一方、プログラムカウンタ７２の出力アドレスの最上位ビットが「０」のため、アドレス完全一致信号が「Ｌ」レベルのままで、コードレジスタ出力信号が「０ｘ０００００」のままである。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０６」のアドレスのオリジナルコードである「Ｒ００１０６」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０６」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０４」を実行する。
　第３サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであり、アドレス完全一致信号が「Ｌ」レベルのため、プログラムカウンタ７２のセレクタ７３が「０ｘ１００００」を出力する。これにより、プログラムカウンタ７２の出力アドレスは、「０ｘ１００００」だけ加算された「０ｘ１０１０６」となる。アドレス「０ｘ１０１０６」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと一致するため、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。プログラムカウンタ７２の出力アドレスの最上位ビットが「１」のため、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス一致信号０が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．０」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０６」を実行する。
　第４サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであり、アドレス完全一致信号が「Ｈ」レベルのため、プログラムカウンタ７２のセレクタ７３が「０ｘ０２」を出力する。アドレス完全一致信号が「Ｈ」レベルなので、論理回路ＡＮＤ７２によって、加算器２５の出力の最上位ビット（１７ビット目）が「０」となる。その結果、プログラムカウンタ７２の出力アドレスは、「０ｘ００１０８」となる。アドレス「０ｘ００１０８」の下位１６ビットは、アドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと相違する。その結果、アドレス一致信号、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０８」のアドレスのオリジナルコードである「Ｒ００１０８」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０８」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。
　第５サイクル以降は、第４サイクルと同様に動作する。
　以上のように、本実施の形態によれば、プログラムカウンタのアドレスの最上位ビット以外のビットでオリジナルコードのアドレスを指定し、最上位ビットを用いてコードの挿入を制御するので、２つのオリジナルコードの間に１個のコードの挿入が可能で、かつマルチサイクル命令の実行が可能となる。
　なお、本実施の形態では、複数のオリジナルコードのアドレスは、最下位から２ビット目以上のビットが有効としたが、これに限定されるものではなく、複数のオリジナルコードのアドレスは、最下位からｎビット目以上のビットが有効としてもよい。ただし、ｎは１以上の自然数である。この場合には、プログラムカウンタ７２は、第１の信号を受けないとき（アドレス一致信号が「Ｌ」レベルのとき）に、最下位からｎビット目に「１」を加算すればよい。尚、本実施の形態以降では、最下位ビットは使用しない構成であるため、各プログラムカウンタおよび挿入コードレジスタセットへのアドレス入力は[１５：１]でも構わないが、[１５：０]でとして記してある。
　［第７の実施形態］
　本実施の形態では、複数のオリジナルコードのアドレスは、最下位からｍビット目以上のビットが有効であるとする。
　図３３は、第７の実施形態のフラッシュメモリ制御部６２３の構成を表わす図である。
　図３３のフラッシュメモリ制御部６２３が、図１６の第２の実施形態のフラッシュメモリ制御部１０２と相違する点は、挿入コードレジスタセットブロック６２４とプロラムカウンタ７４である。
　挿入コードレジスタセットブロック６２４は、最大で２k-１個の挿入コードと、挿入コードのアドレスを保持する。挿入コードレジスタセットブロック６２４は、保持している挿入コードのアドレスの最上位からｋ個のビットを除くビットとプログラムカウンタ７４のアドレスの最上位からｋ個のビットを除くビットとが一致したときに、第１の信号を出力する（すなわち、アドレス一致信号を「Ｈ」レベルに設定する。）。
　挿入コードレジスタセットブロック６２４は、第１の信号を出力し、かつ保持している挿入コードのアドレスの最上位からｋ個のビットとプログラムカウンタ７４のアドレスの最上位からｋ個のビットとが一致したときに、第２の信号を出力する（アドレス完全一致信号を「Ｈ」レベルに設定する）とともに、プログラムカウンタ７４のアドレスに対応する保持している挿入コードを出力する。
　挿入コードレジスタセットブロック６２４は、複数の挿入コードを連続して挿入するときに最後の挿入コードを出力する場合には、第２の信号を出力するとともに、同時に挿入エンドを示す挿入エンド信号を出力する。
　プログラムカウンタ７４は、第１の信号を受けたときに、最上位からｋ番目のビットに「１」を加算し、第１の信号を受けなかったときに、最下位からｍ番目のビットに「１」を加算する。
　プログラムカウンタ７４は、挿入エンド信号を受けたときには、第１の信号を受けたときでも、最下位からｍ番目のビットに「１」を加算し、かつ最上位からｋ個のビットを「０」にする。
　本実施の形態では、ｍ＝２、ｋ＝４として説明する。
　図３４は、プログラムカウンタ７４の構成を表わす図である。
　図３４に示すように、プログラムカウンタ７４は、セレクタ７７と、加算器２５と、論理回路ＡＮＤ７４と、セレクタ２６と、セレクタ２７と、ＰＣ用レジスタ２８とを備える。
　セレクタ７７は、挿入コードレジスタセットブロック６２４からアドレス一致信号と挿入エンド信号とを受ける。セレクタ７７は、アドレス一致信号が「Ｈ」レベル、かつ挿入エンド信号が「Ｌ」レベルのときには、「０ｘ１００００」を出力する。セレクタ７３は、アドレス一致信号が「Ｌ」レベル、かつ挿入エンド信号が「Ｈ」レベルのとき、アドレス一致信号が「Ｌ」レベル、かつ挿入エンド信号が「Ｌ」レベルのとき、またはアドレス一致信号が「Ｈ」レベル、かつ挿入エンド信号が「Ｈ」レベルのときには、「０ｘ０２」を出力する。
　加算器２５は、ＰＣ用レジスタ２８から出力される２０ビットのアドレスとセレクタ７３から出力される値を加算する。
　論理回路ＡＮＤ７４は、加算器２５から出力される２０ビットのうちの上位４ビットと、挿入エンド信号の否定の論理積を出力する。すなわち、論理回路ＡＮＤ７４は、挿入エンド信号が「Ｌ」レベルのときには、加算器２５から出力される２０ビットのうちの上位４ビットを出力する。論理回路ＡＮＤ７４は、挿入エンド信号が「Ｈ」レベルのときには、４ビットの「０ｂ００００」を出力する。
　セレクタ２６は、加算器２５から出力される２０ビットのうちの下位１６ビットを下位１６ビットとし、論理回路ＡＮＤ７４から出力される４ビットの信号を上位４ビットとした信号と、命令実行部１５から出力される演算結果ＰＣとを受ける。セレクタ２６は、命令実行部１５から出力される演算結果ＰＣ選択信号が「Ｈ」レベルのときには演算結果ＰＣを出力し、演算結果ＰＣ選択信号が「Ｌ」レベルのときには、加算器２５および論理回路ＡＮＤ７４からの信号を出力する。
　セレクタ２７は、セレクタ２６の出力と、ＰＣ用レジスタ２８から出力されるアドレスとを受ける。セレクタ２７は、命令実行部１５から出力されるＰＣストール信号が「Ｈ」レベルのときにはＰＣ用レジスタ２８から出力されるアドレスを出力し、ＰＣストール信号が「Ｌ」レベルのときにはセレクタ２６の出力を出力する。
　ＰＣ用レジスタ２８は、セレクタ２７の出力をラッチして、フラッシュ制御用コード用ＲＯＭのアドレスとして内部アドレスバス２３へ出力する。
　図３５は、挿入コードレジスタセットブロック６２４に含まれるコード挿入用レジスタセット７８－０の構成を表わす図である。コード挿入用レジスタセット７８－１～７８－ｎの構成も、図３５のコード挿入用レジスタセット７８－０の構成と同様である。
　図３５に示すように、コード挿入用レジスタセット７８－０は、論理回路ＡＮＤ１と、アドレスレジスタ３１と、アドレス比較器３０と、論理回路ＡＮＤ４と、コードレジスタ３２と、論理回路５４と、アドレスレジスタ１５６と、アドレス比較器１５７と、論理回路５６と、挿入エンドレジスタ５９と、論理回路ＡＮＤ２と、論理回路５５と、論理回路ＡＮＤ３とを備える。
　論理回路ＡＮＤ１は、クロックｃｌｋと、アドレスレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をアドレスレジスタ３１の制御端子に出力する。
　アドレスレジスタ３１は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１６ビットのアドレスをラッチして保持する。
　アドレス比較器３０は、プログラムカウンタ７４から出力される２０ビットのアドレスのうちの下位１６ビット（アドレス［１５：０］）と、アドレスレジスタ３１に保持されている１６ビットのアドレスとが一致するときに、アドレス一致信号０を「Ｈ」レベルに設定する。
　論理回路ＡＮＤ５４は、クロックｃｌｋと、アドレスレジスタ２選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をコードレジスタ３２の制御端子に出力する。
　アドレスレジスタ１５６は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた４ビットのアドレスをラッチして保持する。
　アドレス比較器５７は、プログラムカウンタ７４から出力される２０ビットのアドレスのうちの上位４ビット（アドレス［１９：１６］）と、アドレスレジスタ１５６に保持されている４ビットのアドレスとが一致するときに、「Ｈ」レベルの一致信号を出力する。
　論理回路ＡＮＤ２は、アドレス一致信号０が「Ｈ」レベルで、アドレス比較器１５７から出力される一致信号が「Ｈ」レベルのときに、アドレス完全一致信号０を「Ｈ」レベルに設定する。
　論理回路ＡＮＤ５６は、クロックｃｌｋと、挿入エンドレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号を挿入エンドレジスタ５９の制御端子に出力する。
　挿入エンドレジスタ５９は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１ビットのデータ（挿入エンド）をラッチして保持する。
　論理回路ＡＮＤ５５は、アドレス完全一致信号０と、挿入エンドレジスタ５９の出力とを受ける。論理回路ＡＮＤ５５は、アドレス完全一致信号０が「Ｈ」レベルのときに、挿入エンドレジスタ５９に保持された１ビットのデータ（挿入エンド）を挿入エンド信号０として出力する。
　論理回路ＡＮＤ４は、クロックｃｌｋと、コードレジスタ選択信号０とがいずれも「Ｈ」レベルのときに、「Ｈ」レベルの信号をコードレジスタ３２の制御端子に出力する。
　コードレジスタ３２は、制御端子への入力が「Ｈ」レベルのときに、データバスを通じて送られてきた１６ビットのデータ（つまり、挿入コード）をラッチして保持する。
　論理回路ＡＮＤ３は、アドレス完全一致信号０と、コードレジスタ３２の出力とを受ける。論理回路ＡＮＤ３は、アドレス完全一致信号０が「Ｈ」レベルのときに、コードレジスタ３２に保持された１６ビットのデータ（つまり、挿入コード）をコードレジスタ出力信号０として出力する。論理回路ＡＮＤ３は、アドレス完全一致信号０が「Ｌ」レベルのときに、１６ビットの「０ｘ００００」をコードレジスタ出力信号０として出力する。
　（第７の実施形態の動作例）
　図３６（ａ）は、コード挿入用レジスタセット７８－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ３１に「０ｘ１０１０６」の下位１６ビットが保持され、アドレスレジスタ１５６に「０ｘ１０１０６」の上位４ビットが保持されている。また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持されている。また、コード挿入用レジスタセット＃０の挿入エンドレジスタ５９に挿入エンド「０ｂ０」が保持されている。コード挿入用レジスタセット＃１のアドレスレジスタ３１に「０ｘ２０１０６」の下位１６ビットが保持され、アドレスレジスタ１５６に「０ｘ２０１０６」の上位４ビットが保持されている。また、コード挿入用レジスタセット＃０１のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」が保持されている。また、コード挿入用レジスタセット＃１の挿入エンドレジスタ５９に挿入エンド「０ｂ１」が保持されている。また、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図３６（ｂ）は、図３６（ａ）の条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ７４から出力される２０ビットのアドレス（ＰＣ値［１９：０］）は、「０ｘ００１０２」である。アドレス「０ｘ００１０２」の上位１５ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ１０１０６」の下位１６ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ２０１０６」の下位１６ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０２」のアドレスのオリジナルコードである「Ｒ００１０２」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０２」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１００」を実行する。
　第１サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ７４のセレクタ７７が「０ｘ０２」を出力する。プログラムカウンタ７４の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ００１０４」となる。アドレス「０ｘ００１０４」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ１０１０６」の下位１６ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ２０１０６」の下位１６ビットと相違する。その結果、アドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０４」のアドレスのオリジナルコードである「Ｒ００１０４」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０４」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０２」を実行する。
　第２サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ７４のセレクタ７７が「０ｘ０２」を出力する。その結果、プログラムカウンタ７４の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ００１０６」となる。アドレス「０ｘ００１０６」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ１０１０６」の下位１６ビットと一致し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ２０１０６」の下位１６ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｈ」レベルとなるため）。また、アドレス「０ｘ００１０６」の上位４ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ１５６に保持されているアドレス「０ｘ１０１０６」の上位４ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ１５６に保持されているアドレス「０ｘ２０１０６」の上位４ビットと相違する。その結果、アドレス完全一致信号が「Ｌ」レベルのままである（アドレス完全一致信号０およびアドレス完全一致信号１が「Ｌ」レベルのままのため）。アドレス完全一致信号が「Ｌ」レベルのため、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０６」のアドレスのオリジナルコードである「Ｒ００１０６」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０６」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０４」を実行する。
　第３サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ７４のセレクタ２４が「０ｘ１００００」を出力する。そのため、プログラムカウンタ７４の出力アドレスは、「０ｘ１００００」だけ加算された「０ｘ１０１０６」となる。また、アドレス「０ｘ１０１０６」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ１０１０６」の下位１６ビットと一致し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ２０１０６」の下位１６ビットと一致するため、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｈ」レベルとなるため）。また、アドレス「０ｘ１０１０６」の上位４ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ１５６に保持されているアドレス「０ｘ１０１０６」の上位４ビットと一致する。その結果、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。アドレス完全一致信号０が「Ｈ」レベルとなるので、コードレジスタ出力信号０は、コード挿入用レジスタセット＃０のコードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる。これにより、コードレジスタ出力信号は、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる。アドレス完全一致信号０が「Ｈ」レベルとなるので、挿入エンド信号０は、コード挿入用レジスタセット＃０の挿入エンドレジスタ５９に保持された挿入エンド「０ｂ０」となる。これにより、挿入エンド信号は、「０ｂ０」となる。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０６」を実行する。
　第４サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ７４のセレクタ７７が「０ｘ１００００」を出力する。そのため、プログラムカウンタ７４の出力アドレスは、「０ｘ１００００」だけ加算された「０ｘ２０１０６」となる。アドレス「０ｘ２０１０６」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ１０１０６」の下位１６ビットと一致し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ２０１０６」の下位１６ビットと一致する。その結果、アドレス一致信号が「Ｈ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｈ」レベルとなるため）。また、アドレス「０ｘ２０１０６」の上位４ビットは、コード挿入用レジスタセット＃１のアドレスレジスタ１５６に保持されているアドレス「０ｘ２０１０６」の上位４ビットと一致する。その結果、アドレス完全一致信号は「Ｈ」レベルとなる（アドレス完全一致信号１が「Ｈ」レベルとなるため）。アドレス完全一致信号１が「Ｈ」レベルとなるので、コードレジスタ出力信号１は、コード挿入用レジスタセット＃１のコードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」となる。これにより、コードレジスタ出力信号は、挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」となる。アドレス完全一致信号１が「Ｈ」レベルとなるので、挿入エンド信号１は、コード挿入用レジスタセット＃１の挿入エンドレジスタ５９に保持された挿入エンド「０ｂ１」となる。これにより、挿入エンド信号は、「０ｂ１」となる。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。
　第５サイクルでは、前サイクルのアドレス一致信号が「Ｈ」レベルであり、挿入エンド信号が「０ｂ１」であるため、プログラムカウンタ７４のセレクタ２４が「０ｘ０２」を出力する。また、挿入エンド信号が「０ｂ１」なので、論理回路ＡＮＤ７４によって、加算器２５の出力の上位４ビット（１７ビット目～２０ビット目）が「０」となる。その結果、プログラムカウンタ７４の出力アドレスは、「０ｘ００１０８」となる。アドレス「０ｘ００１０８」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ１０１０６」の下位１６ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ２０１０６」の下位１６ビットと相違する。その結果、アドレス一致信号が「Ｌ」レベルとなる（アドレス一致信号０およびアドレス一致信号１が「Ｌ」レベルとなるため）。また、アドレス「０ｘ００１０８」の上位４ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ１５６に保持されているアドレス「０ｘ１０１０６」の上位４ビットと相違し、コード挿入用レジスタセット＃１のアドレスレジスタ１５６に保持されているアドレス「０ｘ２０１０６」の上位４ビットと相違する。その結果、アドレス完全一致信号は「Ｌ」レベルとなる（アドレス完全一致信号０およびアドレス完全一致信号１が「Ｌ」レベルとなるため）。アドレス完全一致信号が「Ｌ」レベルのため、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０８」のアドレスのオリジナルコードである「Ｒ００１０８」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０８」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」を実行する。
　第６サイクルでは、前サイクルのアドレス一致信号が「Ｌ」レベルであり、挿入エンド信号が「０ｂ０」であるため、プログラムカウンタ７４のセレクタ７７が「０ｘ０２」を出力する。これにより、プログラムカウンタ７４の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ００１０Ａ」となる。アドレス「０ｘ００１０Ａ」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ１０１０６」の下位１６ビットと相違し、かつコード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ２０１０６」の下位１６ビットと相違する。その結果、ｍアドレス一致信号、およびアドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ００００」となり、挿入エンド信号が「０ｂ０」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０Ａ」のアドレスのオリジナルコードである「Ｒ００１０Ａ」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０Ａ」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０８」を実行する。
　第７サイクル以降は、第６サイクルと同様に動作する。
　以上のように、本実施の形態によれば、プログラムカウンタのアドレスの最上位から所定個数のビット以外のビットでオリジナルコードのアドレスを指定し、最上位から所定個数のビットを用いてコードの挿入を制御するので、２つのオリジナルコードの間に１個以上のコードの挿入が可能で、かつマルチサイクル命令の実行が可能となる。
　［第８の実施形態］
　本実施の形態では、複数のオリジナルコードのアドレスは、最下位から２ビット目以上、かつ最上位ビットを除くビットが有効である。
　図３７は、第８の実施形態のフラッシュメモリ制御部７４２の構成を表わす図である。
　図３７のフラッシュメモリ制御部７４２が、図７の第１の実施形態のフラッシュメモリ制御部２と相違する点は、挿入コードレジスタセットブロック７４３とプログラムカウンタ９１である。
　挿入コードレジスタセットブロック７４３は、保持している挿入コードのアドレスの最上位ビットを除くビットとプログラムカウンタ９１のアドレスの最上位ビットを除くビットとが一致し、かつプログラムカウンタ９１のアドレスの最上位ビットが「１」のときに、第１の信号を出力する（アドレス完全一致信号を「Ｈ」レベルに設定する）とともに、保持している挿入コードを出力する。
　プログラムカウンタ９１は、第１の信号を受けたときに、最上位ビットに「１」を加算し、第１の信号を受けないときに、最下位から２ビット目に「１」を加算し、かつ最上位ビットを「０」にする。
　図３８は、プログラムカウンタ９１の構成を表わす図である。
　図３８のプログラムカウンタ９１が、図３０の第６の実施形態のプログラムカウンタ７２と相違する点は、セレクタ９２と論理回路ＡＮＤ９２である。
　セレクタ９２は、挿入コードレジスタセットブロック７４３からアドレス完全一致信号を受ける。セレクタ９２は、アドレス完全一致信号が「Ｈ」レベルのときには、「０ｘ１００００」を出力する。セレクタ９２は、アドレス完全一致信号が「Ｌ」のときには、「０ｘ０２」を出力する。
　論理回路ＡＮＤ９２は、加算器２５から出力される１７ビットのうちの最上位ビットと、アドレス完全一致信号の論理積を出力する。すなわち、論理回路ＡＮＤ９２は、アドレス完全一致信号が「Ｈ」レベルのときには、加算器２５から出力される１７ビットのうちの最上位ビットを出力する。論理回路ＡＮＤ９２は、アドレス完全一致信号が「Ｌ」レベルのときには、１ビットの「０ｂ０」を出力する。
　図３９は、挿入コードレジスタセットブロック７４３の構成を表わす図である。
　図３９に示すように、挿入コードレジスタセットブロック７４３は、挿入するコードおよび挿入するアドレスを保持するコード挿入用レジスタセット８８－ｉ（ｉ＝０～ｎ）と、論理回路ＯＲ８８，ＯＲ８９とを備える。
　コード挿入用レジスタセット８８－ｉは、プログラムカウンタ９１から出力されるアドレスと、データバス内を伝送するデータとを受け、さらにコード選択回路１４からコードレジスタ選択信号ｉおよびアドレスレジスタ選択信号ｉとを受けて、アドレス完全一致信号ｉ、およびコードレジスタ出力信号ｉを出力する。
　論理回路ＯＲ８８は、（ｎ＋１）個のコードレジスタ出力信号０～ｎの論理和をコードレジスタ出力信号として出力する。すなわち、（ｎ＋１）個のコードレジスタ出力信号０～ｎの少なくとも１つが「Ｈ」レベルのビットを有するとき（すなわち、挿入コードが出力されたとき）に、コードレジスタ出力信号が挿入コードとなる。すなわち、（ｎ＋１）個のコードレジスタ出力信号０～ｎの全ビットのすべてが「Ｌ」レベルのとき（すなわち、挿入コードが出力されないとき）に、コードレジスタ出力信号の全ビットが「Ｌ」となる。
　論理回路ＯＲ８９は、（ｎ＋１）個のアドレス完全一致信号０～ｎの論理和をアドレス完全一致信号として出力する。すなわち、（ｎ＋１）個のアドレス完全一致信号０～ｎの少なくとも１つが「Ｈ」レベルのときに、アドレス完全一致信号が「Ｈ」レベルとなる。
　図４０は、挿入コードレジスタセットブロック７４３に含まれるコード挿入用レジスタセット８８－０の構成を表わす図である。コード挿入用レジスタセット８８－１～８８－ｎの構成も、図３５のコード挿入用レジスタセット８８－０の構成と同様である。
　図４０のコード挿入用レジスタセット８８－０が、図３１の第６の実施形態のコード挿入用レジスタセット７１－０と相違する点は、アドレス比較器３０からアドレス一致信号が外部に出力されない点と、論理回路ＡＮＤ８８である。
　論理回路ＡＮＤ８８は、アドレス比較器３０から出力される信号が「Ｈ」レベルで、プログラムカウンタ９１から出力される１７ビットのアドレスのうちの最上位ビット（アドレス［１６］）が「０」のときに、アドレス完全一致信号０を「Ｈ」レベルに設定する。
　（第８の実施形態の動作例）
　図４１（ａ）は、コード挿入用レジスタセット８８－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ３１に「０ｘ００１０６」の下位１６ビットが保持されている。また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持されている。また、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図４１（ｂ）は、図４１（ａ）の条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ９１から出力される１７ビットのアドレス（ＰＣ値［１６：０］は、「０ｘ００１０２」である。また、アドレス「０ｘ００１０２」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと相違する。その結果、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０２」のアドレスのオリジナルコードである「Ｒ００１０２」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０２」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１００」を実行する。
　第１サイクルでは、前サイクルのアドレス完全一致信号が「Ｌ」レベルであるため、プログラムカウンタ９１のセレクタ９２が「０ｘ０２」を出力する。その結果、プログラムカウンタ９１の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ００１０４」となる。アドレス「０ｘ００１０４」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと相違する。その結果、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０４」のアドレスのオリジナルコードである「Ｒ００１０４」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０４」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０２」を実行する。
　第２サイクルでは、前サイクルのアドレス完全一致信号が「Ｌ」レベルであるため、プログラムカウンタ９１のセレクタ９２が「０ｘ０２」を出力する。これにより、プログラムカウンタ９１の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ００１０６」となる。アドレス「０ｘ００１０６」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ０１０６」の下位１６ビットと一致する。また、アドレス「０ｘ００１０６」の最上位ビット（１７ビット目：アドレス［１６］）は「０」である。その結果、アドレス完全一致信号が「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．０」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０６」を実行する。
　第３サイクルでは、前サイクルのアドレス完全一致信号が「Ｈ」レベルのため、プログラムカウンタ９１のセレクタ９２が「０ｘ１００００」を出力する。これにより、プログラムカウンタ９１の出力アドレスは、「０ｘ１００００」だけ加算された「０ｘ１０１０６」となる。アドレス「０ｘ１０１０６」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと一致するが、アドレス「０ｘ１０１０６」の最上位ビット（１７ビット目：アドレス［１６］）は「１」である。その結果、アドレス完全一致信号が「Ｌ」レベルとなる（アドレス完全一致信号０が「Ｌ」レベルとなるため）。さらに、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３からプログラムカウンタ９１の出力アドレス「０ｘ１０１０６」の最上位ビット（１７ビット目）を「０」にした「０ｘ００１０６」のアドレスのオリジナルコードである「Ｒ００１０６」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０６」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。
　第４サイクルでは、前サイクルのアドレス完全一致信号が「Ｌ」レベルのため、プログラムカウンタ９１のセレクタ９２が「０ｘ００００２」を出力する。さらに、アドレス完全一致信号が「Ｌ」レベルのため、加算器２５の出力アドレスの最上位ビット（１７ビット目）が「０」となる。その結果、プログラムカウンタ９１の出力アドレスは、「０ｘ００１０８」となる。アドレス「０ｘ００１０８」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと相違する。その結果、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０８」のアドレスのオリジナルコードである「Ｒ００１０８」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０８」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０６」を実行する。
　第５サイクル以降は、第４サイクルと同様に動作する。
　以上のように、本実施の形態によれば、第６の実施形態と同様に、プログラムカウンタのアドレスの最上位ビット以外のビットでオリジナルコードのアドレスを指定し、最上位ビットを用いてコードの挿入を制御するので、２つのオリジナルコードの間に１個以上のコードの挿入が可能で、かつマルチサイクル命令の実行が可能となる。また、本実施の形態によれば、プログラムカウンタからのアドレスがアドレスレジスタの値と一致した場合、挿入コードの実行をオリジナルコードの後に実行していた第６の実施の形態に対し、挿入コードの実行をオリジナルコードの前に実行する。
　なお、本実施の形態では、複数のオリジナルコードのアドレスは、最下位から２ビット目以上かつ最上位ビットを除くビットが有効としたが、これに限定されるものではなく、複数のオリジナルコードのアドレスは、最下位からｎビット目以上かつ最上位ビットを除くビットが有効としてもよい。ただし、ｎは１以上の自然数である。この場合には、プログラムカウンタ９１は、第１の信号を受けないとき（アドレス完全一致信号が「Ｌ」レベルのとき）に、最下位からｎビット目に「１」を加算し、かつ最上位ビットを「０」にすることができる。
　［第９の実施形態］
　本実施の形態では、複数のオリジナルコードのアドレスは、最下位からｍビット目以上のビットが有効であるとする。
　図４２は、第９の実施形態のフラッシュメモリ制御部３８８の構成を表わす図である。
　図４２のフラッシュメモリ制御部３８８が、図１６の第２の実施形態のフラッシュメモリ制御部１０２と相違する点は、挿入コードレジスタセットブロック３８９と、プロラムカウンタ９４である。
　挿入コードレジスタセットブロック３８９は、最大で２k-１個の挿入コードと、挿入コードのアドレスを保持する。挿入コードレジスタセットブロック３８９は、保持している挿入コードのアドレスの最上位からｋ個のビットを除くビットとプログラムカウンタ９４のアドレスの最上位からｋ個のビットを除くビットとが一致し、かつ保持している挿入コードのアドレスの最上位からｋ個のビットとプログラムカウンタ９４のアドレスの最上位からｋ個のビットとが一致したときに、第１の信号を出力する（アドレス完全一致信号を「Ｈ」レベルに設定する）とともに、プログラムカウンタ９４のアドレスに対応する保持している挿入コードを出力する。
　プログラムカウンタ９４は、第１の信号を受けたときに、最上位からｋ番目のビットに「１」を加算し、第１の信号を受けなかったときに、最下位からｍ番目のビットに「１」を加算し、かつ最上位からｋ個のビットを「０」にする。
　以下、本実施の形態では、ｍ＝２、ｋ＝４として説明する。
　図４３は、プログラムカウンタ９４の構成を表わす図である。
　図４３のプログラムカウンタ９４が、図３４の第７の実施形態のプログラムカウンタ７４と相違する点は、セレクタ９２と論理回路ＡＮＤ９４である。
　セレクタ９２は、挿入コードレジスタセットブロック３８９からアドレス完全一致信号を受ける。セレクタ９２は、アドレス完全一致信号が「Ｈ」レベルのときには、「０ｘ１００００」を出力する。セレクタ９２は、アドレス完全一致信号が「Ｌ」のときには、「０ｘ０２」を出力する。
　論理回路ＡＮＤ９４は、加算器２５から出力される２０ビットのうちの上位４ビット（１７ビット目～１９ビット目）と、アドレス完全一致信号の論理積を出力する。すなわち、論理回路ＡＮＤ９４は、アドレス完全一致信号が「Ｈ」レベルのときには、加算器２５から出力される２０ビットのうちの上位４ビットを出力する。論理回路ＡＮＤ９４は、アドレス完全一致信号が「Ｌ」レベルのときには、４ビットの「０ｂ０」を出力する。
　図４４は、挿入コードレジスタセットブロック３８９の構成を表わす図である。
　図４４に示すように、挿入コードレジスタセットブロック３８９は、挿入するコードおよび挿入するアドレスを保持するコード挿入用レジスタセット８６－ｉ（ｉ＝０～ｎ）と、論理回路ＯＲ８８，ＯＲ８９とを備える。
　コード挿入用レジスタセット８６－ｉは、プログラムカウンタ９４から出力されるアドレスと、データバス内を伝送するデータとを受け、さらにコード選択回路１４からコードレジスタ選択信号ｉ、アドレスレジスタ選択信号ｉおよびアドレスレジスタ２選択信号ｉとを受けて、アドレス完全一致信号ｉ、およびコードレジスタ出力信号ｉを出力する。
　論理回路ＯＲ８８は、（ｎ＋１）個のコードレジスタ出力信号０～ｎの論理和をコードレジスタ出力信号として出力する。すなわち、（ｎ＋１）個のコードレジスタ出力信号０～ｎの少なくとも１つが「Ｈ」レベルのビットを有するとき（すなわち、挿入コードが出力されたとき）に、コードレジスタ出力信号が挿入コードとなる。すなわち、（ｎ＋１）個のコードレジスタ出力信号０～ｎの全ビットのすべてが「Ｌ」レベルのとき（すなわち、挿入コードが出力されないとき）に、コードレジスタ出力信号の全ビットが「Ｌ」となる。
　論理回路ＯＲ８９は、（ｎ＋１）個のアドレス完全一致信号０～ｎの論理和をアドレス完全一致信号として出力する。すなわち、（ｎ＋１）個のアドレス完全一致信号０～ｎの少なくとも１つが「Ｈ」レベルのときに、アドレス完全一致信号が「Ｈ」レベルとなる。
　図４５は、挿入コードレジスタセットブロック３８９に含まれるコード挿入用レジスタセット８６－０の構成を表わす図である。コード挿入用レジスタセット８６－１～８６－ｎの構成も、図４５のコード挿入用レジスタセット８６－０の構成と同様である。
　図４５のコード挿入用レジスタセット６４－０が、図３５の第７の実施形態のコード挿入用レジスタセット７８－０と相違する点は、アドレス比較３０から出力されるアドレス一致信号が外部に出力されない点と、論理回路ＡＮＤ５６および挿入エンドレジスタ５９を含まない点である。
　（第９の実施形態の動作例）
　図４６（ａ）は、コード挿入用レジスタセット８６－ｉ（以下、コード挿入用レジスタセット＃ｉ）のアドレスレジスタ３１に保持されている値の例を示す図である。この例では、コード挿入用レジスタセット＃０のアドレスレジスタ３１に「０ｘ００１０６」の下位１６ビットが保持され、アドレスレジスタ１５６に「０ｘ００１０６」の上位４ビット（１７ビット目～２０ビット目）が保持されている。また、コード挿入用レジスタセット＃０のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」が保持されている。コード挿入用レジスタセット＃１のアドレスレジスタ３１に「０ｘ１０１０６」の下位１６ビットが保持され、アドレスレジスタ１５６に「０ｘ１０１０６」の上位４ビット（１７ビット目～２０ビット目）が保持されている。また、コード挿入用レジスタセット＃１のコードレジスタ３２に挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」が保持されている。また、フラッシュ制御コード用ＲＯＭ１３のアドレス「０ｘ・・・・」には、オリジナルコード「Ｒ・・・・」が保持されているものとする。
　図４６（ｂ）は、図４６（ａ）の条件下でのタイミング図である。
　第０サイクルでは、プログラムカウンタ９４から出力される２０ビットのアドレス（ＰＣ値［１９：０］）は、「０ｘ００１０２」である。アドレス「０ｘ００１０２」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと相違する。その結果、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０２」のアドレスのオリジナルコードである「Ｒ００１０２」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０２」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１００」を実行する。
　第１サイクルでは、前サイクルのアドレス完全一致信号が「Ｌ」レベルであるため、プログラムカウンタ９４のセレクタ９２が「０ｘ０２」を出力する。これにより、プログラムカウンタ９４の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ００１０４」となる。アドレス「０ｘ００１０４」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと相違する。その結果、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０４」のアドレスのオリジナルコードである「Ｒ００１０４」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０４」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０２」を実行する。
　第２サイクルでは、前サイクルのアドレス完全一致信号が「Ｌ」レベルであるため、プログラムカウンタ９４のセレクタ９２が「０ｘ０２」を出力する。これにより、プログラムカウンタ９４の出力アドレスは、「０ｘ０２」だけ加算された「０ｘ００１０６」となる。アドレス「０ｘ００１０６」の下位１６ビットは、コード挿入用レジスタセット＃０のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと一致する。また、アドレス「０ｘ００１０６」の上位４ビット（１７ビット目～２０ビット目」アドレス［１６］～［１９］）は、コード挿入用レジスタセット＃０のアドレスレジスタ１５６に保持されているアドレス「０ｘ０１０６」の上位４ビットと一致する。その結果、アドレス完全一致信号が「Ｈ」レベルとなる（アドレス完全一致信号０が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．０」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０４」を実行する。
　第３サイクルでは、前サイクルのアドレス完全一致信号が「Ｈ」レベルのため、プログラムカウンタ９４のセレクタ９２が「０ｘ１００００」を出力する。これにより、プログラムカウンタ９４の出力アドレスは、「０ｘ１００００」だけ加算された「０ｘ１０１０６」となる。アドレス「０ｘ１０１０６」の下位１６ビットは、コード挿入用レジスタセット＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ１０１０６」の下位１６ビットと一致する。また、アドレス「０ｘ１０１０６」の上位４ビット（１７ビット目～２０ビット目」アドレス［１６］～［１９］）は、コード挿入用レジスタセット＃１のアドレスレジスタ１５６に保持されているアドレス「０ｘ１０１０６」の上位４ビットと一致する。その結果、アドレス完全一致信号が「Ｈ」レベルとなる（アドレス完全一致信号１が「Ｈ」レベルとなるため）。さらに、コードレジスタ出力信号は、コードレジスタ３２に保持された挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」となる（コードレジスタ出力信号０が「Ｃｏｄｅ　Ｒｅｇ．１」となるため）。コード選択回路１４は、アドレス完全一致信号が「Ｈ」レベルであるので、挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．０」を実行する。
　第４サイクルでは、前サイクルのアドレス完全一致信号が「Ｈ」レベルのため、プログラムカウンタ９４のセレクタ９２が「０ｘ１００００」を出力する。これにより、プログラムカウンタ９４の出力アドレスは、「０ｘ１００００」だけ加算された「０ｘ２０１０６」となる。アドレス「０ｘ２０１０６」の下位１６ビットは、コード挿入用レジスタセット＃０および＃１のアドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」，「０ｘ１０１０６」の下位１６ビットと一致する。しかし、アドレス「０ｘ２０１０６」の上位４ビット（１７ビット目～２０ビット目」アドレス［１６］～［１９］）は、コード挿入用レジスタセット＃０および＃１のアドレスレジスタ１５６に保持されているアドレス「０ｘ００１０６」、「０ｘ１０１０６」の上位４ビットと相違する。その結果、アドレス完全一致信号が「Ｌ」レベルとなる（アドレス完全一致信号０およびアドレス完全一致信号が「Ｌ」レベルとなるため）。さらに、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３からプログラムカウンタ９４の出力アドレス「０ｘ２０１０６」の上位４ビット（１７ビット目～２０ビット目）を「０」にした「０ｘ００１０６」のアドレスのオリジナルコードである「Ｒ００１０６」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０６」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力された挿入コード「Ｃｏｄｅ　Ｒｅｇ．１」を実行する。
　第５サイクルでは、前サイクルのアドレス完全一致信号が「Ｌ」レベルのため、プログラムカウンタ９４のセレクタ９２が「０ｘ０２」を出力する。さらに、アドレス完全一致信号が「Ｌ」レベルのため、加算器２５の出力アドレスの上位４ビット（１７ビット目～２０ビット目）が「０」となる。その結果、プログラムカウンタ９４の出力アドレスは、「０ｘ００１０８」となる。また、アドレス「０ｘ００１０８」の下位１６ビットは、アドレスレジスタ３１に保持されているアドレス「０ｘ００１０６」の下位１６ビットと相違するため、アドレス完全一致信号が「Ｌ」レベルとなり、コードレジスタ出力信号が「０ｘ０００００」となる。フラッシュ制御コード用ＲＯＭ１３から「０ｘ００１０８」のアドレスのオリジナルコードである「Ｒ００１０８」が出力される。コード選択回路１４は、アドレス完全一致信号が「Ｌ」レベルであるので、オリジナルコード「Ｒ００１０８」を命令実行部１５のフェッチ部３５に出力する。命令実行部１５の実行部３６は、１つ前のサイクルでフェッチ部３５に出力されたオリジナルコード「Ｒ００１０６」を実行する。
　第６サイクル以降は、第５サイクルと同様に動作する。
　以上のように、本実施の形態によれば、第７の実施形態と同様に、プログラムカウンタのアドレスの最上位から所定個数のビット以外のビットでオリジナルコードのアドレスを指定し、最上位から所定個数のビットを用いてコードの挿入を制御するので、２つのオリジナルコードの間に１個以上のコードの挿入が可能で、かつマルチサイクル命令の実行が可能となる。また、本実施の形態によれば、プログラムカウンタからのアドレスがアドレスレジスタの値と一致した場合、挿入コードの実行をオリジナルコードの後に実行していた第７の実施の形態に対し、挿入コードの実行をオリジナルコードの前に実行する。
　（変形例）
　本発明は、上記の実施形態に固定されるものではない。たとえば、コードレジスタ値を特定の値に固定することとしてもよい。これにより、挿入可能なコード種類は限定されるが、レジスタのサイズを縮小可能である。
　さらに、コードレジスタ値をＲＯＭに記憶させてもよいし、または論理回路の組み合わせた回路に記憶させることとしてもよい。特定コマンドのみ（たとえばエラーモニタ用コマンド）のみを挿入できるものとしてもよい。
　また、本実施の形態では、フラッシュメモリ制御部が、汎用のプロセッサにも同様の機能を持たせるようにすることも可能である。また、図６に示されるフラッシュメモリ３とフラッシュメモリ制御部２で一つの半導体基板（チップ）に形成された不揮発性半導体装置が構成されることもある。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲はした説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　マイクロコンピュータ、２，１０２，１０３，３１２，３９５，４２３，６２３，７４２　フラッシュメモリ制御部、３　フラッシュメモリ、４　ＣＰＵ、５　ＲＡＭ、６　周辺装置、７　Ａ－Ｄ変換器、８　Ｄ－Ａ変換器、９　アナログ入力端子、１０　アナログ出力端子、１１　Ｉ／Ｏポート、１２，５１，６５，７２，７４，９１，９４　プログラムカウンタ、１３　フラッシュ制御コード用ＲＯＭ、１４　コード選択回路、１５　命令実行部、１６　インタフェースコントローラ、１７，５２，１６４，３９６，３９９，４２４，６２４，７４３　挿入コードレジスタセットブロック、１８　レジスタ選択信号生成回路、２１　内部データバス、２２，２３　内部アドレスバス、２４，２６，２７，３３，５３，６８，７３，７７，９２　セレクタ、２５　加算器、２８　ＰＣ用レジスタ、２９－０～２９－ｎ，４０－０，５４－０～５４－ｎ，６４－０，７１－０，７８－０，８６－０～８６－ｎ，８８－０～８８－ｎ　コード挿入用レジスタセット、３０，１５７　アドレス比較器、３１，５６，１５６　アドレスレジスタ、３２　コードレジスタ、３４　ステータスレジスタ、３５　フェッチ部、３６　実行部、５９　挿入エンドレジスタ、２７３　メインデータバス、ＯＲ１，ＯＲ２，ＯＲ３，ＯＲ５４，ＯＲ６８，ＯＲ８８，ＯＲ８９，ＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＡＮＤ４，ＡＮＤ５，ＡＮＤ６，ＡＮＤ５４，ＡＮＤ５５，ＡＮＤ５６，ＡＮＤ７１，ＡＮＤ７２，ＡＮＤ７４，ＡＮＤ８８，ＡＮＤ９２　論理回路、ＮＥＯＲ１　一致回路。

Claims (17)

  1. 　複数のオリジナルコードを記憶したＲＯＭと、
    　第１の値または第２の値を加算することによって、アドレスを更新するプログラムカウンタと、
    　少なくとも１つの挿入コードと、前記挿入コードのアドレスを保持したレジスタと、
    　前記プログラムカウンタのアドレスに応じて、前記レジスタ内の前記プログラムカウンタで指定されるアドレスに対応する挿入コードか、前記ＲＯＭ内の前記プログラムカウンタで指定されるアドレスのオリジナルコードのいずれかを選択する選択回路と、
    　前記選択回路で選択されたコードを実行する命令実行部とを備え、
    　前記複数のオリジナルコードおよび前記挿入コードのうちの少なくとも１つが、マルチサイクル命令であり、
    　前記プログラムカウンタは、マルチサイクル命令の実行時には、アドレスの更新を停止する、マイクロコンピュータ。
  2. 　前記ＲＯＭ内の複数のオリジナルコードのアドレスは、最下位から２ビット目以上のビットが有効であり、
    　前記レジスタは、
    　前記保持している挿入コードのアドレスの最下位ビットを除くビットと前記プログラムカウンタのアドレスの最下位ビットを除くビットとが一致したときに、第１の信号を出力し、
    　前記第１の信号を出力し、かつ前記プログラムカウンタのアドレスの最下位ビットが「１」のときに、第２の信号を出力するとともに、前記保持している挿入コードを出力し、
    　前記プログラムカウンタは、前記第１の信号を受けたときに、最下位ビットに「１」を加算し、前記第１の信号を受けないときに、最下位から２番目のビットに「１」を加算し、
    　前記選択回路は、前記第２の信号を受けたときに、前記挿入コードを選択し、前記第２の信号を受けなかったときに、前記オリジナルコードを選択する、請求項１に記載のマイクロコンピュータ。
  3. 　前記ＲＯＭ内の複数のオリジナルコードのアドレスは、最下位から２ビット目以上のビットが有効であり、
    　前記レジスタは、
    　前記保持している挿入コードのアドレスの最下位ビットを除くビットと前記プログラムカウンタのアドレスの最下位ビットを除くビットとが一致したときに、第１の信号を出力し、
    　前記第１の信号を出力し、かつ前記保持している挿入コードのアドレスの最下位ビットと前記プログラムカウンタのアドレスの最下位ビットが一致する
    ときに、第２の信号を出力するとともに、前記保持している挿入コードを出力し、
    　前記プログラムカウンタは、前記第１の信号を受けたときに、最下位ビットに「１」を加算し、前記第１の信号を受けないときに、最下位から２番目のビットに「１」を加算し、
    　前記選択回路は、前記第２の信号を受けたときに、前記挿入コードを選択し、前記第２の信号を受けなかったときに、前記オリジナルコートを選択する、請求項１に記載のマイクロコンピュータ。
  4. 　前記ＲＯＭ内の複数のオリジナルコードのアドレスは、最下位からｎビット目以上のビットが有効であり、
    　前記レジスタは、
    　前記保持している挿入コードのアドレスの最上位ビットを除くビットと前記プログラムカウンタのアドレスの最上位ビットを除くビットとが一致したときに、第１の信号を出力し、
    　前記第１の信号を出力し、かつ前記プログラムカウンタのアドレスの最上位ビットが「１」のときに、第２の信号を出力するとともに、前記保持している挿入コードを出力し、
    　前記プログラムカウンタは、前記第１の信号を受けたときに、最上位ビットに「１」を加算し、前記第１の信号を受けないときに、最下位からｎビット目に「１」を加算し、
    　前記選択回路は、前記第２の信号を受けたときに、前記挿入コードを選択し、前記第２の信号を受けなかったときに、前記オリジナルコートを選択する、請求項１に記載のマイクロコンピュータ。
  5. 　前記ＲＯＭ内の複数のオリジナルコードのアドレスは、最下位からｎビット目以上かつ最上位ビットを除くビットが有効であり、
    　前記レジスタは、
    　前記保持している挿入コードのアドレスの最上位ビットを除くビットと前記プログラムカウンタのアドレスの最上位ビットを除くビットとが一致し、かつ前記プログラムカウンタのアドレスの最上位ビットが「１」のときに、第１の信号を出力するとともに、前記保持している挿入コードを出力し、
    　前記プログラムカウンタは、前記第１の信号を受けたときに、最上位ビットに「１」を加算し、前記第１の信号を受けないときに、最下位からｎビット目に「１」を加算し、かつ最上位ビットを「０」にし、
    　前記選択回路は、前記第１の信号を受けたときに、前記挿入コードを選択し、前記第１の信号を受けなかったときに、前記オリジナルコードを選択する、請求項１に記載のマイクロコンピュータ。
  6. 　前記ＲＯＭ内の複数のオリジナルコードのアドレスは、最下位から（ｎ＋１）ビット目以上のビットが有効であり、
    　前記レジスタは、
    　最大で２n-１個の挿入コードと、前記挿入コードのアドレスを保持し、
    　前記保持している挿入コードのアドレスの最下位からｎ個のビットを除くビットと前記プログラムカウンタのアドレスの最下位からｎ個のビットを除くビットとが一致したときに、第１の信号を出力し、
    　前記第１の信号を出力し、かつ前記保持している挿入コードのアドレスの最下位からｎ個のビットと前記プログラムカウンタのアドレスの最下位からｎ個のビットとが一致したときに、第２の信号を出力するとともに、前記プログラムカウンタのアドレスに対応する前記保持している挿入コードを出力し、
    　前記プログラムカウンタは、前記第１の信号を受けたときに、最下位ビットに「１」を加算し、前記第１の信号を受けなかったときに、最下位から（ｎ＋１）番目のビットに「１」を加算し、
    　前記選択回路は、前記第２の信号を受けたときに、前記挿入コードを選択し、前記第２の信号を受けなかったときに、前記オリジナルコードを選択する、請求項１に記載のマイクロコンピュータ。
  7. 　前記レジスタは、
    　複数の挿入コードを連続して挿入するときに最後の挿入コードを出力する場合には、前記第２の信号を出力するとともに、同時に挿入エンドを示す挿入エンド信号を出力する、請求項６に記載のマイクロコンピュータ。
  8. 　前記プログラムカウンタは、前記挿入エンド信号を受けたときには、前記第１の信号を受けたときでも、最下位から（ｎ＋１）番目のビットに「１」を加算し、最下位からｎ個のビットを「０」にする、請求項７に記載のマイクロコンピュータ。
  9. 　前記プログラムカウンタは、前記挿入エンド信号を受けたときには、最下位からｎ個のビットを「１」にする、請求項７に記載のマイクロコンピュータ。
  10. 　前記ＲＯＭ内の複数のオリジナルコードのアドレスは、最下位からｍビット目以上のビットが有効であり、
    　前記レジスタは、
    　最大で２n-１個の挿入コードと、前記挿入コードのアドレスを保持し、
    　前記保持している挿入コードのアドレスの最上位からｎ個のビットを除くビットと前記プログラムカウンタのアドレスの最上位からｎ個のビットを除くビットとが一致したときに、第１の信号を出力し、
    　前記第１の信号を出力し、かつ前記保持している挿入コードのアドレスの最上位からｎ個のビットと前記プログラムカウンタのアドレスの最上位からｎ個のビットとが一致したときに、第２の信号を出力するとともに、前記プログラムカウンタのアドレスに対応する前記保持している挿入コードを出力し、
    　前記プログラムカウンタは、前記第１の信号を受けたときに、最上位からｎ番目のビットに「１」を加算し、前記第１の信号を受けなかったときに、最下位からｍ番目のビットに「１」を加算し、
    　前記選択回路は、前記第２の信号を受けたときに、前記挿入コードを選択し、前記第２の信号を受けなかったときに、前記オリジナルコードを選択する、請求項１に記載のマイクロコンピュータ。
  11. 　前記レジスタは、
    　複数の挿入コードを連続して挿入するときに最後の挿入コードを出力する場合には、前記第２の信号を出力するとともに、同時に挿入エンドを示す挿入エンド信号を出力する、請求項１０に記載のマイクロコンピュータ。
  12. 　前記プログラムカウンタは、前記挿入エンド信号を受けたときには、前記第１の信号を受けたときでも、最下位からｍ番目のビットに「１」を加算し、かつ最上位からｎ個のビットを「０」にする、請求項１１に記載のマイクロコンピュータ。
  13. 　前記ＲＯＭ内の複数のオリジナルコードのアドレスは、最下位からｍビット目以上のビットが有効であり、
    　前記レジスタは、
    　最大で２n-１個の挿入コードと、前記挿入コードのアドレスを保持し、
    　前記保持している挿入コードのアドレスの最上位からｎ個のビットを除くビットと前記プログラムカウンタのアドレスの最上位からｎ個のビットを除くビットとが一致し、かつ前記保持している挿入コードのアドレスの最上位からｎ個のビットと前記プログラムカウンタのアドレスの最上位からｎ個のビットとが一致したときに、第１の信号を出力するとともに、前記プログラムカウンタのアドレスに対応する前記保持している挿入コードを出力し、
    　前記プログラムカウンタは、前記第１の信号を受けたときに、最上位からｎ番目のビットに「１」を加算し、前記第１の信号を受けなかったときに、最下位からｍ番目のビットに「１」を加算し、かつ最上位からｎ個のビットを「０」にし、
    　前記選択回路は、前記第１の信号を受けたときに、前記挿入コードを選択し、前記第１の信号を受けなかったときに、前記オリジナルコードを選択する、請求項１に記載のマイクロコンピュータ。
  14. 　前記レジスタは、ステータスビットを保持し、
    　前記選択回路は、前記ステータスビットの値が第１の値のときに、前記プログラムカウンタのアドレスに係わらず、前記オリジナルコードを選択する、請求項１に記載のマイクロコンピュータ。
  15. 　半導体基板に電気的に消去および書込みが可能な不揮発性メモリと、前記不揮発性メモリをアクセス可能な中央処理装置と、前記中央処理装置からのアクセスに従い所定のシーケンスで前記不揮発性メモリの制御を行う不揮発性メモリ制御回路を備え、
    前記不揮発性メモリ制御回路は、
    所定のシーケンスで実行される複数の命令コードがＭ個の有効ビットで指定されるアドレスに格納されたＲＯＭと、
    　前記ＲＯＭに格納された命令コードを選択するアドレス更新するＫ（＞Ｍ）ビット出力のプログラムカウンタと、
    　前記所定のシーケンスで実行される複数の命令コードの間に挿入する挿入コードと前記挿入コードの挿入先を示すアドレスを保持したレジスタ回路と、
    　前記プログラムカウンタからのアドレスと前記レジスタ回路に保持された挿入コードの挿入先を示すアドレスとの一致検出結果に応じて、前記ＲＯＭに格納された命令コードと前記レジスタ回路に保持された挿入コードのいずれかを選択するコード選択回路と、
    　前記選択回路で選択されたコードを実行する命令実行部とを備え、
    　前記プログラムカウンタは、コード挿入時に前記Ｍ個の有効ビット中の最下位ビットへの1ビット加算を前記Ｍ個の有効ビット外の出力ビットへの１ビット加算に切り替える加算値選択回路を備え、
    　前記命令実行部は、少なくとも１つのマルチサイクル命令を実行可能であり、前記マルチサイクル命令の実行時に前記プログラムカウンタへアドレスの更新停止を指示する、マイクロコンピュータ。
  16. 　前記挿入コードの挿入先を示すアドレスを保持したレジスタは、前記プログラムカウンタの出力と同じビット数（Ｋビット）のビットデータを保持する、請求項１５記載のマイクロコンピュータ。
  17. 　半導体基板に電気的に消去および書込みが可能な不揮発性メモリと、所定のシーケンスで前記不揮発性メモリの制御を行う不揮発性メモリ制御回路を備え、
    前記不揮発性メモリ制御回路は、
    所定のシーケンスで実行される複数の命令コードがＭ個の有効ビットで指定されるアドレスに格納されたＲＯＭと、
    　前記ＲＯＭに格納された命令コードを選択するアドレス更新するＫ（＞Ｍ）ビット出力のプログラムカウンタと、
    　前記所定のシーケンスで実行される複数の命令コードの間に挿入する挿入コードと前記挿入コードの挿入先を示すアドレスを保持したレジスタ回路と、
    　前記プログラムカウンタからのアドレスと前記レジスタ回路に保持された挿入コードの挿入先を示すアドレスとの一致検出結果に応じて、前記ＲＯＭに格納された命令コードと前記レジスタ回路に保持された挿入コードのいずれかを選択するコード選択回路と、
    　前記選択回路で選択されたコードを実行する命令実行部とを備え、
    　前記プログラムカウンタは、コード挿入時に前記Ｍ個の有効ビット中の最下位ビットへの1ビット加算を前記Ｍ個の有効ビットと異なる出力ビットへの1ビット加算に切り替える加算値選択回路を備え、
    　前記命令実行部は、少なくとも１つのマルチサイクル命令を実行可能であり、前記マルチサイクル命令の実行時に前記プログラムカウンタへアドレスの更新停止を指示する、不揮発性半導体装置。
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