WO2013105237A1 - 試験プログラム、試験方法、及び処理装置 - Google Patents

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WO2013105237A1
WO2013105237A1 PCT/JP2012/050403 JP2012050403W WO2013105237A1 WO 2013105237 A1 WO2013105237 A1 WO 2013105237A1 JP 2012050403 W JP2012050403 W JP 2012050403W WO 2013105237 A1 WO2013105237 A1 WO 2013105237A1
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WO
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test
processor
processing
unit
data
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PCT/JP2012/050403
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English (en)
French (fr)
Inventor
岡村則彦
市川文男
Original Assignee
富士通株式会社
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G06F11/2242—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors in multi-processor systems, e.g. one processor becoming the test master

Definitions

  • the present invention relates to a technique for performing a test for confirming the operation of a plurality of processing devices.
  • test program In a processing device that can execute a program such as a CPU (Central Processing Unit), a dedicated program (hereinafter referred to as a “test program”) is executed to perform a test for verifying the microarchitecture, that is, the internal structure design. Is called.
  • a test program having a subprogram for performing the test and another subprogram for starting the subprogram is used as the test program.
  • a subprogram for performing a test is referred to as a “test unit”, and a subprogram for starting the test unit is referred to as a “control unit”.
  • the above test program verifies the microarchitecture of each processing device, for example, stand-alone.
  • One of the plurality of processing devices that execute the test program causes the processing unit to start the test program by executing the control unit, and realizes start of the test unit by the control unit executed by the start .
  • One of the plurality of processing devices outputs a test result obtained in another processing device by executing the test unit.
  • one of the plurality of processing devices functions as a test management device that advances a test of the entire processing device and outputs a test result (for example, error information regarding an error that has occurred).
  • a processing device functioning as a test management device will be referred to as a “management processing device” for convenience.
  • Tests by the test unit are usually performed on all available resources of the processing device for microarchitecture verification. For this reason, the control unit executed in each processing apparatus activates the test unit, passes control to the activated test unit, and then enters a sleep state.
  • the resource data used on the processing device by the control unit before passing control to the testing unit is saved in a memory usable by the processing device by the activated testing unit.
  • the data saved on the memory is, for example, data stored in various registers. The saved data is returned to the processing device when the control is transferred from the test unit to the control unit, so that the state before the control is transferred from the control unit to the test unit is restored.
  • a defect in the microarchitecture may hang up the test unit.
  • a processing device in which a hang-up occurs during execution of the test unit cannot execute the control unit again. This is because if the management processing device hangs up during execution of the test unit, even if there is a processing device that has passed control from the test unit to the control unit among other processing devices, This means that the test result cannot be output. For this reason, it is necessary to cause each processing apparatus to execute a test program from the beginning.
  • One aspect of the present invention provides a technique for enabling a processing device functioning as a management processing device to respond to a hang-up that occurs during execution of a test and to output a test result of a processing device that has not hung up.
  • the purpose is to do.
  • the processing apparatus is caused to determine whether or not to operate as a first processing apparatus that outputs a result of a test executed by each of the plurality of processing apparatuses, and operates as a first processing apparatus among the processing apparatuses that have completed the test.
  • the processing apparatus determined to be operated is operated as the first processing apparatus.
  • the test result of the processing device that has not hung up can be output.
  • FIG. 1 is a diagram illustrating a configuration example of a multiprocessor system including a plurality of processors capable of executing a test program according to the present embodiment.
  • the multiprocessor system 1 includes a total of N + 1 processors 11 (11-0 to 11-N), a memory (for example, a memory module) 12, an I / 0 (Input / Output) device 13, and a display device. 14, an input device 15, an interface (I / F) 16, and a bus 17 that connects the units 11 to 14 and 16 to each other.
  • the I / O device 13 is a storage device such as a hard disk device or a semiconductor storage device, and the test program 20 according to the present embodiment is stored in the I / O device 13.
  • the memory 12 is a storage device accessible to all the processors 11, and an area 12 a for each processor 11 to execute the test program 20 is secured.
  • the area 12a is hereinafter referred to as a “data management area”.
  • the test program 20 is a program for verifying the operation of each processor 11, for example, its microarchitecture (internal structure design), and is an execution target for all the processors 11.
  • the test program 20 includes a test unit 22 that is a subprogram for performing a test for verifying the microarchitecture, and a control unit 21 that is another subprogram that starts the test unit 22.
  • the processing apparatus according to the present embodiment is realized by the processor 11 executing the test program 20.
  • the control unit 21 of the test program 20 controls one of the N + 1 processors 11 to control the operation of the other processors 11 and outputs a test result. make it happen.
  • the control unit 21 that realizes the management function activates the test unit 22 and activates the test program 20 in the other processor 11.
  • the other processor 11 that activated the test program 20 executes the control unit 21 and activates the test unit 22.
  • the control unit 21 that realizes the management function causes each processor 11 to perform a test in parallel.
  • the processor 11 in which the management function is realized is referred to as “management processor 11” for convenience.
  • the processor 11 serving as the management processor 11 reads the test program 20 stored in the I / O device 13 into the memory 12 in accordance with the tester's instruction from the input device 15 via the bus 17 and the interface 16, for example, and the test program 20 Start up. As a result of the execution of the control unit 21 being started by the activation of the test program 20, the processor 11 operates as the management processor 11.
  • Whether or not the processor 11 that executes the test program 20 operates as the management processor 11 can be controlled by data that is taken into the test program 20 at the time of execution, for example.
  • the control can also be realized by causing the processor 11 that has activated the control unit 21 to check the presence or absence of the processor 11 that has activated the other control unit 21.
  • the former is assumed for convenience.
  • the test unit 22 performs a test on all the resources that can be used by the activated processor 11 in order to verify the microarchitecture. For this reason, the test unit 22 activated by each processor 11 stores data to be saved in the data of resources used by the control unit 21 in the activated processor 11 on the memory 12 before performing the test. The data is saved in the data management area 12a.
  • FIG. 4 is a diagram illustrating a configuration example of a processor.
  • a configuration example of the processor 11 to be executed by the test program 20 and data to be saved in the processor 11 of the configuration example will be specifically described.
  • the processor 11 shown in FIG. 4 corresponds to MTP (Multi Threaded Processing), and includes one SX unit (Secondary Cache and External Access Unit) 41 and four processor cores 42.
  • Each processor core 42 includes an S unit (Storage unit) 45, an I unit (Instruction unit) 46, and an E unit (Execution unit) 47.
  • the SX unit 41 includes a level 2 unified cache (indicated as “U2 Cache” in FIG. 4) 41b, and the unified cache 41b is used to exchange data with the S unit 45 of each processor core 42. Perform input / output.
  • the SX unit 41 includes an interface logic 41a for transmitting and receiving data via the bus 15.
  • the interface logic 41 a includes a move-in buffer 41 a 1 that stores data received from the bus 15 and a move-out buffer 41 a 2 that stores data to be transmitted to the bus 15.
  • Data received from the bus 15 is data from the memory 12, and data to be transmitted to the bus 14 is data stored in the memory 12.
  • the S unit 45 of each processor core 42 handles the supply and receipt of all data for load and store instructions.
  • the S unit 45 includes an interface for the SX unit 41 (indicated as “SX Interface” in FIG. 4) 45a, a level 1 cache for instructions (indicated as “L1I Cache” in FIG. 4) 45b, and a level for data. 1 cache (indicated as “L1D Cache” in FIG. 4) 45c, instruction TLB (Translation Look-aside Buffer. Indicated in FIG. 4 as “I-TLB”) 45d, and data TLB (in FIG. 4, “D 45e ”).
  • the interface 45a is a buffer (noted as “SX Order Queue” in FIG. 4) 45a1 used for storing data (including instructions) input from the SX unit 41, and a buffer used for storing data from the E unit 47 ( In FIG. 4, it is represented as “Store Queue”) 45a2.
  • Instructions and data from the SX unit 45 are stored in the buffer 45a of the interface 45a, and further stored in the cache 45b or 45c.
  • the address of the instruction or data stored in the cache 45b or 45c is a logical address (virtual address).
  • the TLB 45d converts the logical address of the instruction into a corresponding physical address (real address) and stores the corresponding relationship.
  • the logical address is treated as a tag, and the instruction is stored in the entry specified by that tag in the cache 45b.
  • the TLB 45d includes a table in which a plurality of entries that can store, for example, tags (logical addresses (for example, virtual page numbers), physical addresses (for example, physical page numbers)), and status flags are secured.
  • tags logical addresses (for example, virtual page numbers), physical addresses (for example, physical page numbers)
  • status flags are secured.
  • 32 entries are a full associative system capable of storing different logical addresses for each entry
  • 2048 entries are a 2-way set associative system capable of storing the same logical address in two entries. The same applies to the TLB 45e.
  • Instructions are pipelined. In the pipeline processing, instructions are speculatively input.
  • the buffer 45a2 is for separating the latency of the store instruction from the pipeline processing, and stores that the pipeline processing is continued while the store instruction is waiting for data.
  • the I unit 46 includes an instruction fetch pipeline 46a, a branch history 46b, an instruction buffer 46c, a commit stack entry 46d, a reservation station group 46e, and a register group 46f.
  • the instruction buffer 46c, the commit stack entry 46d, and the register group 46f are duplicated.
  • the instruction fetch pipeline 46a performs address generation of an instruction to be fetched, access to the cache 45b, writing of an instruction to the instruction buffer 46c, and the like.
  • the branch history 46b is a table for predicting the branch destination and branch direction of an instruction.
  • the instruction fetch pipeline 46a refers to the branch history 46b, fetches an instruction, and writes it to the instruction buffer 46c.
  • the instruction buffer 46c is a buffer for holding the instruction fetched in this way.
  • the commit stack entry 46d is a buffer for holding information on the instruction being executed.
  • Each reservation station constituting the reservation station group 46e is a buffer for holding the associated type of instruction until it can be executed.
  • the instruction that can be executed is read from the corresponding reservation station and output to the E unit 47.
  • the register group 46f is various registers visible in the program for instruction execution control.
  • PC, nPC, CCR, and FSR shown in FIG. 4 represent different register types.
  • PC is an abbreviation for “Program Counter”.
  • nPC is an abbreviation for “next Program Counter”, CCR for “Condition Code ⁇ Register ”, and FSR for“ Floating-Point State Register ”.
  • PC holds the address of the next instruction to be input.
  • nPC holds the address to be stored next in the PC.
  • the CCR holds, for example, a condition code having a plurality of flags.
  • the FSR holds an execution mode and state information of an ALU (Arithmetic and Logic Unit) that processes floating point data in the E unit 47.
  • ALU Arimetic and Logic Unit
  • the E unit 47 includes an ALU group 47a for processing instructions.
  • ALUs constituting the ALU group 47a two integer execution pipelines (indicated as “EXA” and “EXB” in FIG. 4) and two floating-point execution pipelines (“FLA” and “FLB” in FIG. 4) Notation)
  • the ALU in which the execution mode is stored in the FSR of the register group 46f included in the I unit 46 is a floating point execution pipeline.
  • the control logic 47b accesses the reservation station group 46 of the I unit 46, reads out the instruction that can be executed (input) from the corresponding reservation station, and supplies it to the corresponding ALU of the ALU group 47a.
  • Data necessary for executing the instruction of the ALU group 47a is acquired from the buffer 45a2, the cache 45c, or the register group 46f via the register group 47c.
  • Data obtained by executing the instruction of the ALU group 47a is stored in any of the registers of the buffer 45a2, the cache 45c, or the register group 46f via the register group 47c.
  • the E unit 47 includes a GUB (GPR Update Buffer) 47d, a CWR (Current Window Register) 47e, a GPR (General Purpose Register) 47f, a FUB (FPR Update Buffer) 47g, and an FPR (Floating Point Register). 47h. These are duplicated to support MTP. Although not clearly shown in FIG. 4, there are a plurality of these GUB 47d, GPR 47f, FUB 47g, and FPR 47h.
  • the GPR 47f is a general-purpose register used for holding integer data.
  • the CWR 47e is a register used for copying the GPR 47f.
  • GUB 47d is a renaming register file for GPR 47f.
  • the FPR 47h is a register used for holding floating point data.
  • FUB 47g is a renaming register file for FPR 47h.
  • the data held in the respective registers of the register group 46f provided in the I unit 46 and the data held in the GPR 47f and FPR 47h of the E unit 47 are to be saved.
  • the processor 11 in which the test unit 22 is activated saves the data held in those registers in the memory 12.
  • the data to be saved is not particularly limited because it depends on the configuration of the processor 11 and the like.
  • the test unit 22 restores the state before the control is transferred from the control unit 21 to the test unit 22 by returning the data saved in the memory 12 to the processor 11 when the control is transferred to the control unit 21. By restoring the state, the processor 11 shifts to a state where the control unit 21 can be executed.
  • the management processor 11 to which control is transferred from the test unit 22 to the control unit 21 collects and outputs the results of the tests by the other processors 11.
  • the output is performed using the display device 14 in the configuration shown in FIG.
  • Test results of other processors 11 can be collected by communication via the bus 17 or by obtaining test results via the memory 12.
  • test results of the other processors 11 are collected by communication via the bus 17.
  • the processor 11 By restoring the state before the control is transferred from the control unit 21 to the test unit 22, the processor 11 becomes ready to execute the control unit 21. Therefore, in the processor 11 in which the test unit 22 is hung up for some reason, the control unit 21 cannot be executed again.
  • the processor 11 is the management processor 11, the test result of the processor 11 in which no hang-up has occurred cannot be output. For this reason, in the present embodiment, when control is transferred from the test unit 22 to the control unit 21, the processor 11 that operates as the management processor 11 among the plurality of processors 11 is autonomously determined. As described above, since the management processor 11 is not fixed and one of the processors 11 in which no hang-up has occurred is operated as the management processor 11, the test result of the processor 11 in which no hang-up has occurred is reliably output. Can be made.
  • the management processor 11 newly determined from among the processors 11 that have passed control from the test unit 22 to the control unit 21 is the same as the management processor 11 that was operating before passing control from the control unit 21 to the test unit 22. There is a possibility not to. Accordingly, when it is necessary to distinguish between the two management processors 11, the newly determined management processor 11 is referred to as "second management processor 11". The management processor 11 that was operating before passing control from the control unit 21 to the test unit 22 is referred to as “first management processor 11”.
  • the second management processor 11 takes in the data saved in the memory 12 and controls the control unit 21 to the test unit 22. Restore the state before passing.
  • the second management processor 11 is not the data saved in the memory 12 itself but the first management processor which is another processor 11. 11 retrieves the data saved in the memory 12 and restores the state of the first management processor 11 before the control is transferred from the control unit 21 to the test unit 22.
  • identification information for individually identifying each processor 11 is assigned to each processor 11.
  • the processor 11 configured as shown in FIG. 4 holds the assigned identification information in a register, for example, one of GPR 47f. Such identification information should not be taken into another processor 11 even if it is data saved in the memory 12.
  • the data saved from each processor 11 to the memory 12 includes data that other processors 11 may capture (hereinafter referred to as “general-purpose data”) and data that should not be captured by other processors 11 (hereinafter referred to as “general data”). It is called “dedicated data”). Accordingly, in this embodiment, the data to be saved in each processor 11 is divided into general-purpose data and dedicated data and saved in the memory 12. Therefore, when the first management processor 11 and the second management processor 11 are not the same, the second management processor 11 sends its own dedicated data and general-purpose data of the first management processor 11 from the memory 12. The state in which the control and the control unit 21 can be executed is restored.
  • an area is secured on the memory 12 so that each processor 11 can recognize the first management processor 11, and the first management processor is made to write its identification information in the area. ing.
  • the identification information written in the area is hereinafter referred to as “flag A”.
  • the area in which the flag A is written is hereinafter referred to as “flag area”.
  • each processor 11 other than the first management processor 1 activates the test program 20 under the control of the first management processor 11 and activates the test unit 22 by the control unit 21. If the hang-up does not occur, the processor 11 that has passed control to the test unit 22 takes in the data saved in the memory 12 after executing the test.
  • the processor 11 that first accessed the memory 12 for the capture is set as the second management processor 11 so that each processor 11 can capture appropriate data.
  • the first management processor 11 writes the flag for determination to the flag area in addition to writing the flag A so that each processor 11 can determine whether or not the access is the first. It has become.
  • the flag is information indicating, for example, whether or not the test is completed in any of the processors 11.
  • the first management processor 11 writes information indicating that the test has not ended as the flag.
  • the flag is hereinafter referred to as “test end flag” or “flag B”.
  • the processor 11 that has completed the test accesses the memory 12 and refers to the flag B to check whether or not the flag B indicates the end of the test. Accordingly, the processor 11 confirming that the flag B does not indicate the end of the test updates the flag B with information indicating the end of the test, and updates the flag A with its own identification information.
  • the processor 11 operates as the second management processor 11.
  • FIG. 3 is a diagram for explaining an example of an area secured on a memory by each processor that executes a test program.
  • the data management area 12 a for each processor 11 (11-0 to 11 -N) to execute the test program 20 is secured on the memory 12.
  • the flag area 31 in which the flag A 311 and the flag B 312 are stored and the processors 11 (11-0 to 11-N) are stored as sub areas.
  • Register save areas 32 (32-0 to 32-N), which are areas used for save, are secured.
  • a dedicated register storage area 321 for storing dedicated data and a general register save area 322 for storing general data are secured.
  • the location where the data management area 12a is secured on the memory 12 and the location of the register save area 32 used by each processor 11 can be specified by each processor 11 by data taken when the test program 20 is started, for example.
  • each processor 11 and the register save area 32 used by the processor 11 to save data is associated, and dedicated data and general-purpose data are stored in the register save area 32. Separately stored. In this way, any processor 11 different from the first management processor 11 restores the state before the control is transferred from the control unit 21 to the test unit 22 by using the general-purpose data of the first management processor 11. I can do it.
  • the processor 11 that has completed the test accesses the memory 12 and refers to the flag B312 to check whether or not the flag B indicates the end of the test. Thereby, the processor 11 confirming that the flag B312 does not indicate the end of the test refers to the flag A311 and further determines whether or not the first management processor 11 is itself. Based on the determination, the processor 11 that has confirmed that it is not the first management processor 11 replaces the general-purpose data saved by itself with the general-purpose data of the first management processor 11 on the memory 12.
  • each processor 11 restores the state before the control is transferred from the control unit 21 to the test unit 22 using the data on the corresponding register save area 32. For this reason, the restoration itself can be performed in the same manner as in the past, avoiding complicated processing. This is why the processor 11 that functions as the second management processor 11 performs the above replacement.
  • the processors 11 that have not been replaced do not function as the second management processor 11, including those that function as the first management processor 11.
  • the test program 20 has the following functional configuration. This will be specifically described with reference to FIGS. 2A and 2B.
  • FIG. 2A is a diagram illustrating a functional configuration example of the control unit 21
  • FIG. 2B is a diagram illustrating a functional configuration example of the test unit 22.
  • the control unit 21 includes a flag A setting unit 211, a flag B setting unit 212, a test unit activation unit 213, an end monitoring unit 214, and a test result output unit 215 as functional configurations (for example, subprograms).
  • the test unit 22 includes, as a functional configuration (for example, a subprogram), a register saving unit 221, a test execution unit 222, a flag B determination unit 223, a general-purpose register switching unit 224, a flag A resetting unit 225, And a register restoration unit 226.
  • the flag A setting unit 211 is a function for storing the flag A 311 on the memory 12.
  • the flag B setting unit 212 is a function for storing the flag B 312 on the memory 12. Therefore, both the flag A setting unit 211 and the flag B setting unit 212 operate only on the first management processor 11.
  • the test unit activation unit 213 is a function for activating the test unit 22.
  • the operation content differs between the first management processor 11 and the other processors 11.
  • the end monitoring unit 214 is a function for monitoring the end of the test of the other processor 11.
  • the end monitoring unit 214 operates only in the processor 11 that functions as the second management processor 11 among the processors 11 to which control is transferred from the test unit 22 to the control unit 22.
  • the test result output unit 215 is a function for outputting the result of the test by the test unit 22.
  • the test result output unit 215 causes the second management processor 11 to output the test result based on the above assumption in the processors 11 other than the second management processor 11.
  • the test result output unit 215 outputs its own test results and the test results collected from the other processors 11.
  • the register saving unit 221 of the test unit 22 is a function for saving data to be saved.
  • the register saving unit 221 roughly divides the data to be saved into dedicated data and general-purpose data, and stores the data in the corresponding register saving area 32 on the memory 12.
  • the test execution unit 222 is a function for performing a test.
  • the flag B determination unit 223 is a function for determining the contents of the flag B 312 on the memory 12 when the test by the test execution unit 222 is completed.
  • the determination of the content of the flag B312 is a determination as to whether or not the flag B312 represents the end of the test as described above.
  • the general-purpose register replacement unit 224 is a function for updating the flag B312 to the content indicating the end of the test and replacing the general-purpose data as necessary.
  • the general-purpose register switching unit 224 operates when the flag B determination unit 223 determines that the flag B 312 does not indicate the end of the test.
  • the necessity for replacing the general-purpose data is determined with reference to the flag A311. Thereby, the replacement of the general-purpose data is performed when it is determined that the content (identification information) of the flag A 311 does not represent the processor (hereinafter referred to as “own processor”) 11 executing the flag B determination unit 223. .
  • the flag A resetting unit 225 is a function for writing the identification information of its own processor in the memory 12 as the flag A311.
  • the flag A resetting unit 225 operates in the same manner as the general-purpose register switching unit 224, when the flag B determination unit 223 determines that the flag B312 does not indicate the end of the test.
  • the register restoration unit 226 is a function for reading data on the corresponding register save area 32 and restoring the state before transferring control from the control unit 21 to the test unit 22 on the own processor 11. When the general-purpose register switching unit 224 operates, the register restoration unit 226 operates after the general-purpose register switching unit 224 operates.
  • a flag A setting unit 211 and a flag B setting unit 212 are added to the control unit 21, and a flag B determination unit 223, a general-purpose register switching unit 224, and a flag A resetting unit 225 are added to the test unit 22.
  • a processor 11 different from the first management processor 11 can function as the second management processor 11.
  • the functional configurations of the control unit 21 and the test unit 22 shown in FIGS. 2A and 2B are examples, and are not limited to such functional configurations.
  • FIG. 5 is a diagram for explaining the operation of each processor that executes the test program. Next, the operation of each processor 11 when the test program 20 is executed will be specifically described with reference to FIG.
  • the number of processors 11 is three. It is assumed that the processor 11-0 is the first management processor 11. As a code of the processor, a symbol string (for example, “11-0”) in which “11” is followed by a hyphen and a number other than the unidentifiable processor is used. “111” and “112” shown in FIG. 5 are one or more resources (hereinafter referred to as “dedicated registers”) in which dedicated data is stored, and a plurality of registers in which general-purpose data is stored. Group (hereinafter referred to as “general-purpose register group”).
  • the processor 11-0 set in advance as the first management processor 11 loads the test program 20 from the I / O device 13 to the memory 12 and starts the test program 20 according to an instruction via the input device 15 (S1). ). With this activation, the processor 11-0 executes the control unit 21.
  • the processor 11-0 that has started the execution of the control unit 21 writes its own identification information (for example, processor ID (identifier)) in the memory 12 as the flag A311 (S2).
  • the processor 11-0 writes information indicating that the test has not been completed into the memory 12 as a flag B312 (S3).
  • the processor 11-0 activates the test program 20 in the processors 11-1 and 11-2 (S4). With this activation, each of the processors 11-1 and 11-2 starts execution of the control unit 21.
  • the processor 11-0 activates the test unit 22 (S5).
  • the other processors 11-1 and 11-2 automatically activate the test unit 22 by the control unit 21 that is started by the activation of the test program 20 (S5 ').
  • Each of the processors 11-0 to 11-2 that activated the test unit 22 transfers the dedicated data stored in the dedicated register 111 in the corresponding register save areas 32-0 to 32-2 on the memory 12, respectively. Write to the dedicated register save area 321 (S6). Further, each of the processors 11-0 to 11-2 transfers the general-purpose data stored in the general-purpose register group 112 to the general-purpose register save area 322 in the corresponding register save area 32-0 to 32-2 on the memory 12. (S7).
  • “000011111”, “00110011”, and “01010101” represent the contents of dedicated data saved from the processors 11-0 to 11-2, respectively.
  • FIG. 5 In FIG. 5, “11110000”, “11001100”, and “101010” represent the contents of general-purpose data saved from the processors 11-0 to 11-2, respectively.
  • Each of the processors 11-0 to 11-2 executing the test unit 22 performs a test next, and refers to the flag B312 after the test ends.
  • the processor 11 confirming that the value of the flag B312 is 0 by the reference updates the value of the flag B312 from 0 to 1, and further refers to the flag A311 to replace the general-purpose data (here, the processor 11).
  • the processor 11-0) is specified (S8). Thereby, the processor 11 that has confirmed that the value of the flag A311 is not a value representing the own processor 11 replaces the specified general-purpose data of the processor 11 and the general-purpose data of the own processor 11 on the memory 12 (S9).
  • FIG 5 shows a state in which the processor 11-2 replaces the general-purpose data of the processor 11-2 with the general-purpose data of the processor 11-0 when the processor 11-2 first completes the test.
  • the processor 11 that has confirmed that the value of the flag A 311 represents the own processor 11 does not perform such replacement.
  • the processor 11 that has confirmed that the value of the flag B312 is 0 next writes a value representing the processor 11 as the flag A311 (S10).
  • the processor 11 reads the dedicated data saved in the dedicated register save area 321 in the corresponding register save area 32 and stores it in the dedicated register 111 (S11).
  • the processor 11 further reads the general-purpose data saved in the general-purpose register save area 322 in the corresponding register save area 32 and stores it in the general-purpose register group 112 (S12).
  • the processor 11 that has restored the state before the control is transferred from the control unit 21 to the test unit 22 passes control from the test unit 22 to the control unit 21 (S13).
  • the other processor 11 refers to the flag B312 after the test is completed, and confirms the existence of the processor 11 that has completed the test earlier (S8). As a result, the other processor 11 returns the saved dedicated data and general-purpose data to the dedicated register 111 and general-purpose register group 112, respectively (S11, S12), and passes control from the test unit 22 to the control unit 21 (S13). ).
  • FIG. 5 shows that the contents of the general-purpose data of the processors 11-0 and 11-2 change between before and after the saving due to the replacement of the general-purpose data.
  • FIG. 6 is a flowchart showing processing executed by each processor under the control of the test program.
  • the processing shown in FIG. 6 is realized when one of the processors 11 starts the test program 20.
  • the processing executed by each processor 11 under the control of the test program 20 will be specifically described.
  • the process shown in FIG. 6 is the instruction of the test program 20 that is sequentially supplied from one of the four processor cores 42 via the SX unit 41. It is realized by executing.
  • FIG. 6 shows a flowchart assuming that the processor 11-0 is the first management processor 11 and the second management processor 11.
  • S100, S120, and S300 are processes realized by the control unit 21, and S200 is a process realized by the test unit 22.
  • S100 and S120 are processes realized by the processor 11 before passing control to the test unit 22. More specifically, S100 is a process realized by the first management processor 11, and S120 is a process realized by the other processor 11. S300 is a process realized by the second management processor 11 whose control is transferred from the test unit 22 to the control unit 21. The processing realized by the processors 11 other than the second management processor 11 for which control is transferred from the test unit 22 to the control unit 21 is omitted.
  • the processor 11-0 loads the test program 20 on the I / O device 13 into the memory 12 and starts the test program 20 according to the tester's instruction from the input device 15 input via the interface 16 and the bus 17. To do. With the activation, the processor 11-0 executes S100 by the control unit 21. In S100, the following processing is performed.
  • the processor 11-0 sets its own processor ID as a history of operation as the first management processor 11, and writes the processor ID as a flag A311 on the memory 12 (S101).
  • the processor 11-0 writes a flag B312 indicating that the test has not ended in the memory 12 (in FIG. 6, "reset test end flag") (S102).
  • the processor 11-0 activates the test unit 22 and instructs the other processors 11 to activate the test program 20 (S103). Since the control is transferred from the control unit 21 to the test unit 22 by the activation of the test unit 22, the series of processing of S100 ends here.
  • S101 is realized by the flag A setting unit 211 shown in FIG. 2A.
  • S ⁇ b> 102 is realized by the flag B setting unit 212.
  • S103 is realized by the test unit activation unit 213.
  • S120 executed by the other processor 11, the following processing is performed.
  • the other processor 11 is in a standby state waiting for receiving an instruction to start the test program 20 from the processor 11-0 (S121).
  • the other processor 11 Upon receiving the activation instruction, the other processor 11 that has received the activation instruction activates the test unit 22 (S122). Due to the activation of the test unit 22, the series of processing in S120 ends here.
  • FIG. 6 shows S121 in order to clarify that the other processor 11 has a standby state in which it waits for reception of the start instruction of the test program 20.
  • control is transferred from the control unit 21 to the test unit 22 by the activation of the test program 20, so that S121 does not actually exist.
  • the control unit 21 that starts executing when the test program 20 is activated may cause the test unit 22 to be activated by an activation instruction from the processor 11-0 (first management processor 11). good. For this reason, FIG. 6 shows S121.
  • Each processor 11 to which control is passed to the test unit 22 executes S200.
  • S200 the following processing is performed.
  • the processor 11-0 is assumed as the processor 11 that executes S200.
  • the processor 11-0 saves the data in the dedicated register 111 to the dedicated register save area 321 in the corresponding register save area 32 on the memory 12 (S201).
  • the processor 11-0 saves the data of the general-purpose register group 112 to the general-purpose register save area 322 in the corresponding register save area 32 on the memory 12 (S202).
  • the processor 11-0 executes a test (S203).
  • S201 and S202 are implemented by the register saving unit 221 illustrated in FIG. 2B.
  • S203 is realized by the test execution unit 222.
  • the processor 11-0 that has completed the test refers to the flag B312 on the memory 12 and first determines whether or not the test has ended (S204). If the flag B312 indicates that the test has not been completed, that is, if the value of the flag B312 is 0, the determination in S204 is YES and the process proceeds to S205. If the flag B indicates the end of the test, the determination in S204 is NO and the process proceeds to S207. This S204 is realized by the flag B determination unit 223 of FIG. 2B.
  • the processor 11-0 executing S205 updates the value of the flag B312 from 0 to 1. Further, the processor 11-0 refers to the flag A311, determines whether or not the general-purpose data should be replaced, and determines that the replacement should be performed, the processor 11-0 and the processor 11-0 identified from the flag A311 The general-purpose data is exchanged on the memory 12. This S205 is realized by the general-purpose register switching unit 224 in FIG. 2B.
  • the processor 11-0 sets its own processor ID as a history of operating as the second management processor 11, and newly writes the processor ID as a flag A311 on the memory 12 (S206).
  • This S208 is realized by the flag A resetting unit 225 in FIG. 3B.
  • the processor 11-0 executing S207 reads the dedicated data saved by itself from the memory 12, and stores the read dedicated data in the dedicated register 111. Subsequently, the processor 11-0 reads the general-purpose data stored in the general-purpose register save area 322 in the corresponding register save area 32 on the memory 12 and stores the read general-purpose data in the general-purpose register group 112. Thus, after restoring the state before the control is transferred from the control unit 21 to the test unit 22, the control is transferred from the test unit 22 to the control unit 21, and the series of processes in S200 is completed. S207 and S208 are implemented by the register restoration unit 226 illustrated in FIG. 2B.
  • the processor 11 operating as the second management processor 11 among the processors 11 whose control is transferred to the control unit 21 executes S300.
  • S300 the following processing is performed. Again, the processor 11-0 is assumed as the processor 11 that executes S300.
  • the processors 11 other than the second management processor 11 notify the end of the test by, for example, transmitting the test result to the second management processor 11, and then terminate the execution of the control unit 21.
  • the processor 11-0 waits for notification of the end of the test from all the other processors 11 (S301).
  • the test end notification waits within a predetermined time range.
  • the process proceeds from S301 to S302.
  • This S301 is realized by the end monitoring unit 214 shown in FIG. 2A.
  • the processor 11-0 executing S302 outputs its own test results and the test results collected from the other processors 11 on the display device 14 shown in FIG. Thereafter, for example, in accordance with the tester's instruction via the input device 15, the series of processing in S300 is terminated.
  • S302 is realized by the test result output unit 215 illustrated in FIG. 2A.
  • an arrow indicating a transfer destination when the determination in S ⁇ b> 204 is NO is represented by a one-dot chain line.
  • the one-dot chain line arrow represents the processor 11 to which a process flow in the case where the second management processor 11 does not operate or a test end notification is performed.
  • the processor 11-0 does not operate as the second management processor 11
  • the processor 11-0 notifies the end of the test to any of the other processors 11 after the control is transferred to the control unit 21.
  • the transmission of the test result including the notification of the end of the test is realized by the test result output unit 215 shown in FIG. 2A.
  • the test result is output on the display device 14, but the output result may be a storage device or an external device that can be connected via a communication network.
  • the flag area 31 is secured on the same memory 12 as each register save area 32. However, in an environment where a plurality of memories can be used, the flag area 31 and each register save area 32 are divided into arbitrary memories. May be secured.
  • the test program 20 is designed to perform only one type of test.
  • the test program 20 is a multi-functional program that can perform multiple types of tests in any combination and order (for example, different test units 22). It is also possible to install a plurality of the above.
  • Such a multi-functional test program 20 is easy to apply because the management processor 11 may be determined autonomously for each test or for a plurality of tests for which the order and combination are determined. is there. For this reason, the type and number of tests are not particularly limited.

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Abstract

　本発明を適用した１システムでは、複数の処理装置の動作を確認するための試験を行う場合、複数の処理装置に、試験を並行して実行させる。複数の処理装置のなかで試験を終了した処理装置に、複数の処理装置がそれぞれ実行した試験の結果を出力する第１の処理装置として動作すべきか否かを判定させ、試験を終了した処理装置のなかで第１の処理装置として動作すべきと判定した処理装置に、第１の処理装置として動作させる。

Description

試験プログラム、試験方法、及び処理装置
　本発明は、複数の処理装置を対象に、その動作を確認するための試験を行うための技術に関する。
　ＣＰＵ（Central Processing Unit）等のプログラムを実行可能な処理装置では、専用のプログラム（以降「試験プログラム」と呼ぶ）を実行させて、そのマイクロアーキテクチャ、つまり内部構造設計を検証するための試験が行われる。処理装置を複数、備えたシステムでは、試験プログラムとして、その試験を行うためのサブプログラム、及びそのサブプログラムを起動する別のサブプログラムを有する試験プログラムが用いられる。ここでは以降、試験を行うためのサブプログラムを「試験部」、その試験部を起動するサブプログラムを「制御部」とそれぞれ呼ぶことにする。
　上記試験プログラムは、例えばスタンドアロンで各処理装置のマイクロアーキテクチャの検証を行う。その試験プログラムを実行する複数の処理装置のうちの一つは、制御部の実行により、他の処理装置に試験プログラムを起動させ、その起動によって実行される制御部による試験部の起動を実現させる。複数の処理装置のうちの一つは、その試験部の実行によって他の処理装置で得られる試験結果の出力を行う。それにより、複数の処理装置のうちの一つは、処理装置全体の試験を進行させ、試験結果（例えば発生したエラーに関するエラー情報）を出力する試験管理装置として機能する。以降、試験管理装置として機能する処理装置は便宜的に「管理処理装置」と呼ぶことにする。
　試験部による試験は、普通、マイクロアーキテクチャの検証のために、処理装置の使用可能な資源を全て対象にして行われる。そのため、各処理装置で実行される制御部は、試験部を起動させ、起動させた試験部に制御を渡した後、スリープ状態となる。試験部に制御を渡す前に制御部によって処理装置上で使用されていた資源のデータは、起動された試験部によって、処理装置が使用可能なメモリ上に退避される。メモリ上に退避されるデータは、例えば各種レジスタに格納されていたデータである。退避されたデータは、試験部から制御部に制御を渡す際に、処理装置に戻されることにより、制御部から試験部に制御を渡す前の状態が復元される。
　マイクロアーキテクチャに存在する不具合は、試験部をハングアップさせる可能性がある。試験部の実行中にハングアップが発生した処理装置は、再度、制御部を実行することはできない。これは、管理処理装置が試験部の実行中にハングアップを起こした場合、他の処理装置のなかに試験部から制御部に制御を渡した処理装置が存在していても、その処理装置の試験結果は出力できないことを意味する。このため、各処理装置に試験プログラムを最初から実行させなければならない。
　各処理装置に試験プログラムを最初から実行させることは、それまでに試験者が行った作業が無駄になることを意味する。各処理装置のなかで管理処理装置として機能させる処理装置を変更しても、変更後の処理装置が試験（試験部）の実行中にハングアップを起こす可能性がある。各処理装置のなかで試験の実行中にハングアップしなかった処理装置の存在、及びその処理装置の試験結果は、ハングアップを発生させた原因の解析を行ううえで有用な情報となる可能性がある。これらのことを考慮するならば、処理装置が試験の実行中に発生したハングアップに対応させ、ハングアップしなかった処理装置の試験結果を確実に出力できるようにすることが考えられる。
特開平１－２２４８６１号公報
　本発明の１側面は、管理処理装置として機能する処理装置が試験の実行中に発生するハングアップに対応し、ハングアップしなかった処理装置の試験結果を出力できるようにするための技術を提供することを目的とする。
　本発明を適用した１システムでは、複数の処理装置の動作を確認するための試験を行う場合、複数の処理装置に、試験を並行して実行させ、複数の処理装置のなかで試験を終了した処理装置に、該複数の処理装置がそれぞれ実行した試験の結果を出力する第１の処理装置として動作すべきか否かを判定させ、試験を終了した処理装置のなかで第１の処理装置として動作すべきと判定した処理装置に、該第１の処理装置として動作させる。
　本発明を適用した１システムでは、管理処理装置として機能する処理装置が試験の実行中にハングアップした場合であっても、ハングアップしなかった処理装置の試験結果を出力することができる。
本実施形態による試験プログラムを実行可能なプロセッサを複数、備えたマルチプロセッサシステムの構成例を説明する図である。 本実施形態による試験プログラムに搭載された制御部の機能構成例を表す図である。 本実施形態による試験プログラムに搭載されたテスト部の機能構成例を表す図である。 試験プログラムを実行する各プロセッサによってメモリ上に確保される領域例を説明する図である。 プロセッサの構成例を説明する図である。 試験プログラムを実行する各プロセッサの動作を説明する図である。 試験プログラムの制御により各プロセッサが実行する処理を表すフローチャートである。
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
　図１は、本実施形態による試験プログラムを実行可能なプロセッサを複数、備えたマルチプロセッサシステムの構成例を説明する図である。図１に表すように、マルチプロセッサシステム１は、計Ｎ＋１個のプロセッサ１１（１１－０～１１－Ｎ）、メモリ（例えばメモリモジュール）１２、Ｉ／０（Input/Output）装置１３、表示装置１４、入力装置１５、インターフェース（Ｉ／Ｆ）１６及び各部１１～１４、１６を互いに接続するバス１７を備えている。
　Ｉ／Ｏ装置１３は、ハードディスク装置、或いは半導体記憶装置等の記憶装置であり、本実施形態による試験プログラム２０は、このＩ／Ｏ装置１３に格納されている。メモリ１２は、全てのプロセッサ１１がアクセス可能な記憶装置であり、各プロセッサ１１が試験プログラム２０の実行のための領域１２ａが確保される。その領域１２ａは、以降、「データ管理領域」と呼ぶことにする。
　試験プログラム２０は、各プロセッサ１１の動作、例えばそのマイクロアーキテクチャ（内部構造設計）を検証するためのプログラムであり、全てのプロセッサ１１にとって実行の対象となる。その試験プログラム２０は、マイクロアーキテクチャを検証する試験を行うためのサブプログラムであるテスト部２２、及びそのテスト部２２を起動する別のサブプログラムである制御部２１を含む。本実施形態による処理装置は、プロセッサ１１が試験プログラム２０を実行することで実現される。
　試験プログラム２０の制御部２１は、図１に表す構成のマルチプロセッサシステムでは、Ｎ＋１個のプロセッサ１１のうちの１つに、他のプロセッサ１１の動作を制御し、試験結果を出力する管理機能を実現させる。その管理機能を実現させる制御部２１は、テスト部２２を起動させ、他のプロセッサ１１に試験プログラム２０を起動させる。試験プログラム２０を起動させた他のプロセッサ１１は、制御部２１を実行し、テスト部２２を起動させる。この結果、管理機能を実現させる制御部２１は、各プロセッサ１１に並行に試験を実施させる。以降、管理機能が実現されるプロセッサ１１は便宜的に「管理プロセッサ１１」と表記する。
　管理プロセッサ１１となるプロセッサ１１は、例えばバス１７及びインターフェース１６を介した入力装置１５からの試験者の指示に従い、Ｉ／０装置１３に格納された試験プログラム２０をメモリ１２に読み出し、試験プログラム２０を起動する。試験プログラム２０の起動により、制御部２１の実行が開始される結果、プロセッサ１１は管理プロセッサ１１として動作する。
　試験プログラム２０を実行するプロセッサ１１が管理プロセッサ１１として動作するか否かは、例えば実行時に試験プログラム２０に取り込ませるデータにより制御することができる。その制御は、制御部２１を起動したプロセッサ１１に、他の制御部２１を起動したプロセッサ１１の有無を確認させることでも実現できる。ここでは便宜的に前者を想定する。
　テスト部２２は、マイクロアーキテクチャの検証のために、起動したプロセッサ１１の使用可能な資源を全て対象にした試験を行う。このため、各プロセッサ１１で起動されたテスト部２２は、試験を実施する前に、起動したプロセッサ１１で制御部２１によって使用されていた資源のデータのなかで退避すべきデータをメモリ１２上のデータ管理領域１２ａ内に退避させる。
　図４は、プロセッサの構成例を説明する図である。ここで図４を参照し、試験プログラム２０を実行させる対象となるプロセッサ１１の構成例、及びその構成例のプロセッサ１１で退避の対象となるデータについて具体的に説明する。
　図４に表すプロセッサ１１は、ＭＴＰ（Multi Threaded Processing）に対応したものであり、１つのＳＸユニット（Secondary Cache and External Access Unit）４１と、４つのプロセッサ・コア４２とを備えている。各プロセッサ・コア４２は、Ｓユニット（Storage Unit）４５、Ｉユニット（Instruction Control Unit）４６、及びＥユニット（Execution Unit）４７を備えている。
　ＳＸユニット４１は、レベル２のユニファイドキャッシュ（図４中「Ｕ２　Ｃａｃｈｅ」と表記）４１ｂを備え、このユニファイドキャッシュ４１ｂを用いて、各プロセッサ・コア４２のＳユニット４５との間でデータの入出力を行う。ＳＸユニット４１は、バス１５を介したデータの送受信を行うためにインターフェース・ロジック４１ａを備えている。このインターフェース・ロジック４１ａは、バス１５から受信したデータを格納するムーブイン・バッファ４１ａ１、及びバス１５に送信するデータを格納するムーブアウト・バッファ４１ａ２を備えている。バス１５から受信されるデータは、メモリ１２からのデータであり、バス１４に送信するデータは、メモリ１２に格納されるデータである。
　各プロセッサ・コア４２のＳユニット４５は、ロード及びストア命令のために全てのデータの供給、及び受給を扱う。そのために、Ｓユニット４５は、ＳＸユニット４１用のインターフェース（図４中「ＳＸ　Ｉｎｔｅｒｆａｃｅ」と表記）４５ａ、命令用のレベル１キャッシュ（図４中「Ｌ１Ｉ　Ｃａｃｈｅ」と表記）４５ｂ、データ用のレベル１キャッシュ（図４中「Ｌ１Ｄ　Ｃａｃｈｅ」と表記）４５ｃ、命令用のＴＬＢ（Translation Look-aside Buffer。図４中「Ｉ－ＴＬＢ」と表記）４５ｄ、及びデータ用のＴＬＢ（図４中「Ｄ－ＴＬＢ」と表記）４５ｅを備えている。インターフェース４５ａは、ＳＸユニット４１から入力したデータ（命令を含む）の格納に用いられるバッファ（図４中「ＳＸ　Ｏｒｄｅｒ　Ｑｕｅｕｅ」と表記）４５ａ１、及びＥユニット４７からのデータの格納に用いられるバッファ（図４中「Ｓｔｏｒｅ　Ｑｕｅｕｅ」と表記）４５ａ２を備える。
　ＳＸユニット４５からの命令及びデータは、インターフェース４５ａのバッファ４５ａに格納され、更にキャッシュ４５ｂ或いは４５ｃに格納される。このとき、キャッシュ４５ｂ或いは４５ｃに格納される命令、或いはデータのアドレスは論理アドレス（仮想アドレス）である。
　ＴＬＢ４５ｄは、命令の論理アドレスを対応する物理アドレス（実アドレス）に変換し、その対応関係を格納する。論理アドレスは、タグとして扱われ、命令は、キャッシュ４５ｂのそのタグにより特定されるエントリに格納される。そのためにＴＬＢ４５ｄは、例えばタグ（論理アドレス（例えば仮想ページ番号）、物理アドレス（例えば物理ページ番号）、及び状態フラグを格納可能なエントリが複数、確保されたテーブルを備えている。そのテーブルのエントリのうち、３２のエントリは、エントリ毎に異なる論理アドレスを格納可能なフルアソシアティブ（Full Associative）方式である。２０４８のエントリは、同一の論理アドレスを２つのエントリに格納可能な２ウェイセットアソシアティブ方式である。これは、ＴＬＢ４５ｅも同様である。
　命令は、パイプライン処理される。そのパイプライン処理では、命令は投機的に投入される。バッファ４５ａ２は、ストア命令のレイテイシをパイプライン処理から分離するためのものであり、ストア命令がデータを待っている間、パイプライン処理を継続させることを格納にする。
　Ｉユニット４６は、命令フェッチパイプライン４６ａ、ブランチヒストリ４６ｂ、命令バッファ４６ｃ、コミットスタックエントリ４６ｄ、リザベーションステーション群４６ｅ、及びレジスタ群４６ｆを備える。ＭＴＰをサポートするために、命令バッファ４６ｃ、コミットスタックエントリ４６ｄ及びレジスタ群４６ｆはそれぞれ二重化されている。
　命令フェッチパイプライン４６ａは、フェッチすべき命令のアドレス生成、キャッシュ４５ｂへのアクセス、命令の命令バッファ４６ｃへの書き込み、等を行う。ブランチヒストリ４６ｂは、命令の分岐先と分岐方向を予測するためのテーブルである。命令フェッチパイプライン４６ａは、ブランチヒストリ４６ｂを参照して、命令をフェッチし、命令バッファ４６ｃに書き込む。命令バッファ４６ｃは、そのようにしてフェッチされた命令を保持するためのバッファである。
　コミットスタックエントリ４６ｄは、実行中の命令の情報を保持するためのバッファである。リザベーションステーション群４６ｅを構成する各リザベーションステーションは、対応付けられた種類の命令が実行可能になるまで保持するためのバッファである。実行可能になった命令は、対応するリザベーションステーションから読み出され、Ｅユニット４７に出力される。
　レジスタ群４６ｆは、命令実行制御のためのプログラム可視の各種レジスタである。図４中に表記のＰＣ、ｎＰＣ、ＣＣＲ、及びＦＳＲは、それぞれ、異なるレジスタの種類を表している。ＰＣは「Program Counter」の略記である。同様に、ｎＰＣは「next Program Counter」、ＣＣＲは「Condition Code Register」、及びＦＳＲは「Floating-Point State Register」の略記である。
　ＰＣは、次に投入すべき命令のアドレスを保持する。ｎＰＣは、次にＰＣに格納すべきアドレスを保持する。ＣＣＲは、例えば複数のフラグを有するコンディションコードを保持する。ＦＳＲは、Ｅユニット４７内の浮動小数点データを処理するＡＬＵ（Arithmetic and Logic Unit）の実行モードと状態情報とを保持する。
　Ｅユニット４７は、命令を処理するためのＡＬＵ群４７ａを備える。ＡＬＵ群４７ａを構成するＡＬＵとしては、２つの整数実行パイプライン（図４中「ＥＸＡ」、「ＥＸＢ」と表記）、２つの浮動小数点実行パイプライン（図４中「ＦＬＡ」、「ＦＬＢ」と表記）、２つの仮想アドレス加算器（図４中「ＥＡＧＡ」、「ＥＡＧＢ」と表記）がある。Ｉユニット４６が有するレジスタ群４６ｆのＦＳＲに実行モードが格納されるＡＬＵは、浮動小数点実行パイプラインである。
　コントロール・ロジック４７ｂは、Ｉユニット４６のリザベーションステーション群４６にアクセスし、実行（投入）可能になった命令を対応するリザベーションステーションから読み出し、ＡＬＵ群４７ａの対応するＡＬＵに供給する。ＡＬＵ群４７ａの命令の実行に必要なデータは、レジスタ群４７ｃを介して、バッファ４５ａ２、キャッシュ４５ｃ、或いはレジスタ群４６ｆから取得される。ＡＬＵ群４７ａの命令の実行によって得られたデータは、レジスタ群４７ｃを介して、バッファ４５ａ２、キャッシュ４５ｃ、或いはレジスタ群４６ｆの何れかのレジスタに格納される。
　Ｅユニット４７は、上記構成要素の他に、ＧＵＢ（GPR Update Buffer）４７ｄ、ＣＷＲ（Current Window Register）４７ｅ、ＧＰＲ（General Purpose register）４７ｆ、ＦＵＢ（FPR Update Buffer）４７ｇ及びＦＰＲ（Floating Point Register）４７ｈを備える。これらは、ＭＴＰをサポートするために二重化されている。図４では明確にしていないが、これらＧＵＢ４７ｄ、ＧＰＲ４７ｆ、ＦＵＢ４７ｇ及びＦＰＲ４７ｈは、それぞれ複数、存在する。
　上記ＧＰＲ４７ｆは、整数データの保持に用いられる汎用のレジスタである。ＣＷＲ４７ｅは、ＧＰＲ４７ｆのコピーに用いられるレジスタである。ＧＵＢ４７ｄは、ＧＰＲ４７ｆ用のリネーミングレジスタファイルである。ＦＰＲ４７ｈは、浮動小数点データの保持に用いられるレジスタである。ＦＵＢ４７ｇは、ＦＰＲ４７ｈ用のリネーミングレジスタファイルである。
　上記のような構成のプロセッサ１１では、Ｉユニット４６が備えたレジスタ群４６ｆの各レジスタにそれぞれ保持されたデータ、及びＥユニット４７のＧＰＲ４７ｆ及びＦＰＲ４７ｈにそれぞれ保持されたデータが退避対象となる。それにより、テスト部２２が起動されたプロセッサ１１は、それらのレジスタに保持されたデータをメモリ１２に退避させる。なお、退避対象となるデータは、プロセッサ１１の構成等に依存することから、特に限定されるものではない。
　テスト部２２は、メモリ１２に退避させたデータを、制御部２１に制御を渡す際にプロセッサ１１に戻すことにより、制御部２１からテスト部２２に制御が渡される前の状態を復元する。その状態を復元することにより、プロセッサ１１は制御部２１を実行可能な状態に移行する。
　テスト部２２から制御部２１に制御が渡された管理プロセッサ１１は、他のプロセッサ１１による試験の結果を収集して出力する。その出力は、図１に表す構成では表示装置１４を用いて行われる。他のプロセッサ１１の試験結果は、バス１７を介した通信により、或いはメモリ１２を介した試験結果の取得により収集することができる。ここでは、便宜的に、他のプロセッサ１１の試験結果はバス１７を介した通信により収集されると想定する。
　制御部２１からテスト部２２に制御が渡される前の状態を復元することにより、プロセッサ１１は制御部２１を実行可能な状態になる。そのため、テスト部２２が何らかの原因によってハングアップしたプロセッサ１１では、制御部２１を再度、実行できなくなる。そのプロセッサ１１が管理プロセッサ１１であった場合、ハングアップが発生していないプロセッサ１１の試験結果も出力できなくなる。このことから、本実施形態では、テスト部２２から制御部２１に制御が渡される場合、複数のプロセッサ１１のなかで管理プロセッサ１１として動作するプロセッサ１１を自律的に決定させるようにしている。そのように管理プロセッサ１１を固定とせず、ハングアップが発生していないプロセッサ１１のなかの１つを管理プロセッサ１１として動作させるため、ハングアップが発生していないプロセッサ１１の試験結果を確実に出力させることができる。
　テスト部２２から制御部２１に制御を渡したプロセッサ１１のなかから新たに決定される管理プロセッサ１１は、制御部２１からテスト部２２に制御を渡す前に動作していた管理プロセッサ１１とは一致しない可能性がある。このことから、それら２つの管理プロセッサ１１を区別する必要がある場合、新たに決定される管理プロセッサ１１は「第２の管理プロセッサ１１」と表記する。制御部２１からテスト部２２に制御を渡す前に動作していた管理プロセッサ１１は「第１の管理プロセッサ１１」と表記する。
　第１の管理プロセッサ１１と第２の管理プロセッサ１１とが同じであった場合、第２の管理プロセッサ１１は、自身がメモリ１２に退避させたデータを取り込み、制御部２１からテスト部２２に制御を渡す前の状態を復元する。第１の管理プロセッサ１１と第２の管理プロセッサ１１とが同じでない場合、第２の管理プロセッサ１１は、自身がメモリ１２に退避させたデータではなく、別のプロセッサ１１である第１の管理プロセッサ１１がメモリ１２に退避させたデータを取り込み、制御部２１からテスト部２２に制御を渡す前の第１の管理プロセッサ１１の状態を復元する。
　図１に表すようなマルチプロセッサシステム１では、各プロセッサ１１には各プロセッサ１１を個別に識別するための識別情報が割り当てられる。図４に表すような構成のプロセッサ１１は、割り当てられた識別情報をレジスタ、例えばＧＰＲ４７ｆの一つに保持する。そのような識別情報は、例えメモリ１２に退避させるデータであっても、他のプロセッサ１１に取り込ませるべきではない。
　このようなことから、各プロセッサ１１からメモリ１２に退避させるデータは、他のプロセッサ１１が取り込んでも良いデータ（以降「汎用データ」と呼ぶ）と、他のプロセッサ１１に取り込ませるべきでないデータ（以降「専用データ」と呼ぶ）と、に大別することができる。それにより、本実施形態では、各プロセッサ１１に、退避させるデータを汎用データと専用データとに分けてメモリ１２に退避させるようにしている。このため、第１の管理プロセッサ１１と第２の管理プロセッサ１１とが同じでない場合、第２の管理プロセッサ１１は、自身の専用データと、第１の管理プロセッサ１１の汎用データとをメモリ１２から取り込み、制御部２１を実行可能な状態を復元にする。第１の管理プロセッサ１１を各プロセッサ１１が認識できるように、本実施形態では、メモリ１２上に領域を確保し、第１の管理プロセッサに、自身の識別情報をその領域内に書き込ませるようにしている。その領域内に書き込まれる識別情報は以降「フラグＡ」と表記する。そのフラグＡが書き込まれる領域は以降「フラグ領域」と表記する。
　上記のように、第１の管理プロセッサ１以外の各プロセッサ１１は、その第１の管理プロセッサ１１の制御により、試験プログラム２０を起動し、制御部２１によってテスト部２２を起動させる。テスト部２２に制御を渡したプロセッサ１１は、ハングアップが発生しない場合、試験を実行した後、メモリ１２に退避させたデータを取り込む。本実施形態では、各プロセッサ１１が適切なデータを取り込めるように、その取り込みのためにメモリ１２に最初にアクセスしたプロセッサ１１を第２の管理プロセッサ１１とさせている。そのアクセスが最初のものか否かを各プロセッサ１１が判定できるように、第１の管理プロセッサ１１は、フラグＡの書き込みの他に、その判定用のフラグのフラグ領域への書き込みを行うようになっている。そのフラグは、例えば何れかのプロセッサ１１で試験が終了したか否かを表す情報である。第１の管理プロセッサ１１は、そのフラグとして、試験が終了していないことを表す情報を書き込む。そのフラグは以降「試験終了フラグ」或いは「フラグＢ」と表記する。
　試験が終了したプロセッサ１１は、メモリ１２にアクセスしてフラグＢを参照し、そのフラグＢが試験の終了を表しているか否かを確認する。それにより、フラグＢが試験の終了を表していないことを確認したプロセッサ１１は、試験の終了を表す情報にフラグＢを更新し、自身の識別情報にフラグＡを更新する。そのプロセッサ１１が、第２の管理プロセッサ１１として動作する。
　図３は、試験プログラムを実行する各プロセッサによってメモリ上に確保される領域例を説明する図である。
　上記のように、メモリ１２上には、各プロセッサ１１（１１－０～１１－Ｎ）が試験プログラム２０の実行のためのデータ管理領域１２ａが確保される。そのデータ管理領域１２ａ内には、図３に表すように、サブ領域として、フラグＡ３１１、及びフラグＢ３１２が格納されるフラグ領域３１、及び各プロセッサ１１（１１－０～１１－Ｎ）がデータの退避に用いる領域であるレジスタ退避領域３２（３２－０～３２－Ｎ）が確保される。各レジスタ退避領域３２内には、専用データ格納用の専用レジスタ格納領域３２１、及び汎用データ格納用の汎用レジスタ退避領域３２２が確保される。メモリ１２上でデータ管理領域１２ａが確保される場所、各プロセッサ１１が用いるレジスタ退避領域３２の場所は、例えば試験プログラム２０の起動時に取り込ませるデータにより各プロセッサ１１に特定させることができる。
　本実施形態では、図３に表すように、各プロセッサ１１と、プロセッサ１１がデータの退避に用いるレジスタ退避領域３２との関係を対応付け、レジスタ退避領域３２内には専用データと汎用データとを分けて格納するようにしている。そのようにして、第１の管理プロセッサ１１とは異なる何れのプロセッサ１１も、第１の管理プロセッサ１１の汎用データを用いて、制御部２１からテスト部２２に制御が渡される前の状態を復元できるようにしている。
　試験が終了したプロセッサ１１は、メモリ１２にアクセスしてフラグＢ３１２を参照し、そのフラグＢが試験の終了を表しているか否かを確認する。それにより、フラグＢ３１２が試験の終了を表していないことを確認したプロセッサ１１は、フラグＡ３１１を参照し、更に第１の管理プロセッサ１１が自身であったか否か判定する。その判定により、自身が第１の管理プロセッサ１１でないことを確認したプロセッサ１１は、自身が退避させた汎用データと、第１の管理プロセッサ１１の汎用データとをメモリ１２上で入れ替える。
　上記のような入れ替えにより、各プロセッサ１１は、対応するレジスタ退避領域３２上のデータを用いて、制御部２１からテスト部２２に制御が渡される前の状態を復元する。そのため、復元自体は、処理が複雑になるのが回避され、従来と同様に行うことができる。第２の管理プロセッサ１１として機能させるプロセッサ１１に上記のような入れ替えを行わせるのは、このためである。その入れ替えを行わなかったプロセッサ１１は、第１の管理プロセッサ１１として機能したものを含め、第２の管理プロセッサ１１として機能しない。
　第１の管理プロセッサ１１と第２の管理プロセッサ１１とを異なるプロセッサ１１に機能させることを可能とするために、本実施形態では、試験プログラム２０は以下のような機能構成となっている。図２Ａ及び図２Ｂを参照して、具体的に説明する。図２Ａは制御部２１の機能構成例を表す図であり、図２Ｂはテスト部２２の機能構成例を表す図である。
　図２Ａに表すように、制御部２１は、機能構成（例えばサブプログラム）として、フラグＡ設定部２１１、フラグＢ設定部２１２、テスト部起動部２１３、終了監視部２１４、及び試験結果出力部２１５を含む。図２Ｂに表すように、テスト部２２は、機能構成（例えばサブプログラム）として、レジスタ退避部２２１、試験実行部２２２、フラグＢ判定部２２３、汎用レジスタ入れ替え部２２４、フラグＡ再設定部２２５、及びレジスタ復元部２２６を含む。
　フラグＡ設定部２１１は、メモリ１２上にフラグＡ３１１を格納するための機能である。フラグＢ設定部２１２は、メモリ１２上にフラグＢ３１２を格納するための機能である。そのため、フラグＡ設定部２１１及びフラグＢ設定部２１２は共に、第１の管理プロセッサ１１でのみ動作する。
　テスト部起動部２１３は、テスト部２２を起動するための機能である。動作内容は、第１の管理プロセッサ１１とそれ以外のプロセッサ１１とで異なる。終了監視部２１４は、他のプロセッサ１１の試験の終了を監視するための機能である。その終了監視部２１４は、テスト部２２から制御部２２に制御が渡されたプロセッサ１１のなかで第２の管理プロセッサ１１として機能するプロセッサ１１でのみ動作する。
　試験結果出力部２１５は、テスト部２２による試験の結果を出力するための機能である。試験結果出力部２１５は、第２の管理プロセッサ１１以外のプロセッサ１１では、上記想定から、試験結果を第２の管理プロセッサ１１に出力させる。第２の管理プロセッサ１１では、試験結果出力部２１５は、自身の試験結果と、他のプロセッサ１１から収集した試験結果とを出力させる。
　一方、テスト部２２のレジスタ退避部２２１は、退避の対象となるデータを退避するための機能である。レジスタ退避部２２１は、退避の対象となるデータを専用データ、汎用データとに大別し、メモリ１２上の対応するレジスタ退避領域３２に格納させる。試験実行部２２２は、試験を実施するための機能である。フラグＢ判定部２２３は、試験実行部２２２による試験が終了した場合に、メモリ１２上のフラグＢ３１２の内容を判定するための機能である。フラグＢ３１２の内容の判定とは、上記のように、フラグＢ３１２が試験の終了を表しているか否かの判定である。
　汎用レジスタ入れ替え部２２４は、試験の終了を表す内容へのフラグＢ３１２の更新、及び必要に応じた汎用データの入れ替えを行うための機能である。汎用レジスタ入れ替え部２２４は、フラグＢ判定部２２３により、フラグＢ３１２が試験の終了を表していないと判定された場合に動作する。汎用データの入れ替えを行う必要性は、フラグＡ３１１を参照して判定される。それにより、汎用データの入れ替えは、フラグＡ３１１の内容（識別情報）が、フラグＢ判定部２２３を実行しているプロセッサ（以降「自プロセッサ」）１１を表していないと判定された場合に行われる。
　フラグＡ再設定部２２５は、フラグＡ３１１として、自プロセッサの識別情報をメモリ１２に書き込むための機能である。このフラグＡ再設定部２２５は、上記汎用レジスタ入れ替え部２２４と同様に、フラグＢ判定部２２３により、フラグＢ３１２が試験の終了を表していないと判定された場合に動作する。レジスタ復元部２２６は、対応するレジスタ退避領域３２上のデータを読み出し、制御部２１からテスト部２２に制御を渡す前の状態を自プロセッサ１１上に復元するための機能である。汎用レジスタ入れ替え部２２４が動作する場合、レジスタ復元部２２６は、汎用レジスタ入れ替え部２２４が動作した後に動作する。
　本実施形態では、制御部２１に、フラグＡ設定部２１１、及びフラグＢ設定部２１２を追加し、テスト部２２に、フラグＢ判定部２２３、汎用レジスタ入れ替え部２２４、及びフラグＡ再設定部２２５を追加している。それにより、第１の管理プロセッサ１１と異なるプロセッサ１１が第２の管理プロセッサ１１として機能するのを可能にさせている。図２Ａ及び図２Ｂにそれぞれ表す制御部２１及びテスト部２２の機能構成は一例であり、そのような機能構成に限定されるものではない。
　図５は、試験プログラムを実行する各プロセッサの動作を説明する図である。次に図５を参照して、試験プログラム２０を実行した場合の各プロセッサ１１の動作について具体的に説明する。
　図５では、説明上、便宜的に、プロセッサ１１の数は３つとしている。プロセッサ１１－０が第１の管理プロセッサ１１と想定している。プロセッサの符号としては、特定できないプロセッサ以外、「１１」にハイフンと数字が続くシンボル列（例えば「１１－０」）を用いる。図５中に表記の「１１１」及び「１１２」は、それぞれ、専用データが格納された１つ以上の資源であるレジスタ（以降「専用レジスタ」と呼ぶ）、汎用データが格納された複数のレジスタ群（以降「汎用レジスタ群」と呼ぶ）、を表している。
　予め第１の管理プロセッサ１１として設定されたプロセッサ１１－０は、入力装置１５を介した指示により、Ｉ／０装置１３からメモリ１２に試験プログラム２０をロードし、試験プログラム２０を起動する（Ｓ１）。その起動により、プロセッサ１１－０は、制御部２１を実行する。
　制御部２１の実行を開始したプロセッサ１１－０は、自身の識別情報（例えばプロセッサＩＤ（identifier））をフラグＡ３１１としてメモリ１２に書き込む（Ｓ２）。次に、プロセッサ１１－０は、試験が終了していないことを表す情報をフラグＢ３１２としてメモリ１２に書き込む（Ｓ３）。その後、プロセッサ１１－０は、プロセッサ１１－１及び１１－２に試験プログラム２０を起動させる（Ｓ４）。その起動により、各プロセッサ１１－１及び１１－２は、制御部２１の実行を開始する。
　図５では、フラグＡ３１１及びフラグＢ３１２のそれぞれの内容として「０」を表記している。フラグＡ３１１の内容として表記した「０」は、プロセッサ１１－０に識別情報として割り当てられたプロセッサＩＤの値である。フラグＢ３１２の内容として表記の「０」は、試験の未終了を表している。フラグＢ３１２で試験の終了を表す値は「１」を想定する。
　次にプロセッサ１１－０は、テスト部２２を起動する（Ｓ５）。他のプロセッサ１１－１及び１１－２は、試験プログラム２０の起動によって実行が開始される制御部２１によってテスト部２２を自動的に起動する（Ｓ５’）。
　テスト部２２を起動させた各プロセッサ１１－０～１１－２は、それぞれ、専用レジスタ１１１に格納されている専用データを、メモリ１２上の対応するレジスタ退避領域３２－０～３２－２内の専用レジスタ退避領域３２１に書き込む（Ｓ６）。更に各プロセッサ１１－０～１１－２は、それぞれ、汎用レジスタ群１１２に格納されている汎用データを、メモリ１２上の対応するレジスタ退避領域３２－０～３２－２内の汎用レジスタ退避領域３２２に書き込む（Ｓ７）。図５中に表記の「００００１１１１」「００１１００１１」及び「０１０１０１０１」は、それぞれ、各プロセッサ１１－０～１１－２から退避される専用データの内容を表している。図５中に表記の「１１１１００００」「１１００１１００」及び「１０１０１０１０」は、それぞれ、各プロセッサ１１－０～１１－２から退避される汎用データの内容を表している。
　テスト部２２を実行している各プロセッサ１１－０～１１－２は、次に試験を行い、その試験の終了後、フラグＢ３１２を参照する。その参照により、フラグＢ３１２の値が０であることを確認したプロセッサ１１は、フラグＢ３１２の値を０から１に更新すると共に、更にフラグＡ３１１を参照し、汎用データを入れ替えるべきプロセッサ１１（ここではプロセッサ１１－０）を特定する（以上Ｓ８）。それにより、フラグＡ３１１の値が自プロセッサ１１を表す値でないことを確認したプロセッサ１１は、特定したプロセッサ１１の汎用データと自プロセッサ１１の汎用データとをメモリ１２上で入れ替える（Ｓ９）。図５は、プロセッサ１１－２が最初に試験を終了したことにより、プロセッサ１１－２が、自身の汎用データとプロセッサ１１－０の汎用データとを入れ替える様子を表している。フラグＡ３１１の値が自プロセッサ１１を表す値であることを確認したプロセッサ１１は、そのような入れ替えは行わない。
　フラグＢ３１２の値が０であることを確認したプロセッサ１１は、次に、フラグＡ３１１として、自プロセッサ１１を表す値を書き込む（Ｓ１０）。次に、そのプロセッサ１１は、対応するレジスタ退避領域３２内の専用レジスタ退避領域３２１に退避させた専用データを読み出し、専用レジスタ１１１に格納する（Ｓ１１）。プロセッサ１１は、更に、対応するレジスタ退避領域３２内の汎用レジスタ退避領域３２２に退避させた汎用データを読み出し、汎用レジスタ群１１２に格納する（Ｓ１２）。そのようにして、制御部２１からテスト部２２に制御を渡す前の状態を復元させたプロセッサ１１は、テスト部２２から制御部２１に制御を渡す（Ｓ１３）。
　他のプロセッサ１１は、試験の終了後、フラグＢ３１２を参照し、より早く試験を終了したプロセッサ１１の存在を確認する（Ｓ８）。それにより、他のプロセッサ１１は、退避させた専用データ、及び汎用データをそれぞれ専用レジスタ１１１、及び汎用レジスタ群１１２に戻し（Ｓ１１、Ｓ１２）、テスト部２２から制御部２１に制御を渡す（Ｓ１３）。
　図５に表すように、プロセッサ１１－２が、自身の汎用データとプロセッサ１１－０の汎用データとを入れ替えた場合、プロセッサ１１－２は、プロセッサ１１－０の汎用データを用いて復元を行う。他方のプロセッサ１１－０は、プロセッサ１１－２の汎用データを用いて復元を行う。その結果、プロセッサ１１－２は、テスト部２２から制御部２１に制御を渡した後、第２の管理プロセッサ１１として機能することとなる。図５には、汎用データの入れ替えにより、プロセッサ１１－０及び１１－２の各汎用データの内容が、退避前と復元後とで変化したことを表している。
　図６は、試験プログラムの制御により各プロセッサが実行する処理を表すフローチャートである。図６に表す処理は、各プロセッサ１１のうちの１つが試験プログラム２０を起動することによって実現される。最後に図６を参照して、試験プログラム２０の制御によって各プロセッサ１１が実行する処理について具体的に説明する。各プロセッサ１１が図４に表すような構成であった場合、図６に表す処理は、４つのプロセッサ・コア４２の何れかが、ＳＸユニット４１を介して順次、供給される試験プログラム２０の命令を実行することで実現される。
　図６では、プロセッサ１１－０が第１の管理プロセッサ１１、及び第２の管理プロセッサ１１と想定し、フローチャートを表している。Ｓ１００、Ｓ１２０、及びＳ３００は、制御部２１によって実現される処理であり、Ｓ２００はテスト部２２によって実現される処理である。
　Ｓ１００、Ｓ１２０、及びＳ３００において、Ｓ１００及びＳ１２０は、テスト部２２に制御を渡す前のプロセッサ１１によって実現される処理である。より具体的には、Ｓ１００は第１の管理プロセッサ１１によって実現される処理であり、Ｓ１２０は他のプロセッサ１１によって実現される処理である。Ｓ３００は、テスト部２２から制御部２１に制御が渡された第２の管理プロセッサ１１によって実現される処理である。テスト部２２から制御部２１に制御が渡された、第２の管理プロセッサ１１以外のプロセッサ１１によって実現される処理は省略している。
　プロセッサ１１－０は、インターフェース１６、及びバス１７を介して入力する入力装置１５から試験者の指示に従って、Ｉ／Ｏ装置１３上の試験プログラム２０をメモリ１２上にロードし、試験プログラム２０を起動する。その起動によって、プロセッサ１１－０は、制御部２１によりＳ１００を実行する。そのＳ１００では、以下のような処理が行われる。
　先ず、プロセッサ１１－０は、自身が第１の管理プロセッサ１１として動作した履歴として、自身のプロセッサＩＤを設定し、そのプロセッサＩＤをフラグＡ３１１としてメモリ１２上に書き込む（Ｓ１０１）。次にプロセッサ１１－０は、試験の未終了を表すフラグＢ３１２をメモリ１２上に書き込む（図６では「試験終了フラグをリセット」と表記）（Ｓ１０２）。その後、プロセッサ１１－０は、テスト部２２を起動すると共に、他のプロセッサ１１に試験プログラム２０の起動を指示する（Ｓ１０３）。テスト部２２の起動により、制御は制御部２１からテスト部２２に渡ることから、Ｓ１００の一連の処理はここで終了する。
　上記Ｓ１０１は、図２Ａに表すフラグＡ設定部２１１によって実現される。Ｓ１０２は、フラグＢ設定部２１２によって実現される。Ｓ１０３は、テスト部起動部２１３によって実現される。
　他のプロセッサ１１で実行されるＳ１２０では、以下のような処理が行われる。
　他のプロセッサ１１は、プロセッサ１１－０から試験プログラム２０の起動指示を受信するのを待つ待機状態にある（Ｓ１２１）。その起動指示を受信した他のプロセッサ１１は、起動指示を受信すると、テスト部２２を起動する（Ｓ１２２）。そのテスト部２２の起動により、Ｓ１２０の一連の処理はここで終了する。
　図６では、他のプロセッサ１１には、試験プログラム２０の起動指示の受信を待つ待機状態が存在することを明確にするために、Ｓ１２１を表している。他のプロセッサ１１では、試験プログラム２０の起動によって、制御部２１→テスト部２２と制御が渡ることから、実際にはＳ１２１は存在しない。しかし、他のプロセッサ１１において、試験プログラム２０の起動によって実行を開始する制御部２１に、プロセッサ１１－０（第１の管理プロセッサ１１）からの起動指示によりテスト部２２を起動させるようにしても良い。このこともあり、図６ではＳ１２１を表している。
　テスト部２２に制御が渡った各プロセッサ１１は、Ｓ２００を実行する。そのＳ２００では、以下のような処理が行われる。ここでは、Ｓ２００を実行するプロセッサ１１としてプロセッサ１１－０を想定する。
　先ず、プロセッサ１１－０は、専用レジスタ１１１のデータをメモリ１２上の対応するレジスタ退避領域３２内の専用レジスタ退避領域３２１に退避させる（Ｓ２０１）。次にプロセッサ１１－０は、汎用レジスタ群１１２のデータをメモリ１２上の対応するレジスタ退避領域３２内の汎用レジスタ退避領域３２２に退避させる（Ｓ２０２）。そのような退避を行った後、プロセッサ１１－０は、試験を実行する（Ｓ２０３）。Ｓ２０１及びＳ２０２は、図２Ｂに表すレジスタ退避部２２１によって実現される。Ｓ２０３は、試験実行部２２２によって実現される。
　試験が終了したプロセッサ１１－０は、メモリ１２上のフラグＢ３１２を参照し、最初に試験を終了したか否か判定する（Ｓ２０４）。フラグＢ３１２が試験の未終了を表していた場合、つまりフラグＢ３１２の値が０であった場合、Ｓ２０４の判定はＹＥＳとなってＳ２０５に移行する。フラグＢが試験の終了を表していた場合、Ｓ２０４の判定はＮＯとなってＳ２０７に移行する。このＳ２０４は、図２ＢのフラグＢ判定部２２３によって実現される。
　Ｓ２０５を実行するプロセッサ１１－０は、フラグＢ３１２の値を０から１に更新する。また、プロセッサ１１－０は、フラグＡ３１１を参照して、汎用データの入れ替えを行うべきか否か判定し、その入れ替えを行うべきと判定した場合に、フラグＡ３１１から特定されるプロセッサ１１と自身との間で汎用データの入れ替えをメモリ１２上で行う。このＳ２０５は、図２Ｂの汎用レジスタ入れ替え部２２４によって実現される。
　次にプロセッサ１１－０は、自身が第２の管理プロセッサ１１として動作する履歴として、自身のプロセッサＩＤを設定し、そのプロセッサＩＤをフラグＡ３１１としてメモリ１２上に新たに書き込む（Ｓ２０６）。このＳ２０８は、図３ＢのフラグＡ再設定部２２５によって実現される。
　Ｓ２０７を実行するプロセッサ１１－０は、自身が退避させた専用データをメモリ１２から読み出し、読み出した専用データを専用レジスタ１１１に格納する。続けてプロセッサ１１－０は、メモリ１２上の対応するレジスタ退避領域３２内の汎用レジスタ退避領域３２２に格納されている汎用データを読み出し、読み出した汎用データを汎用レジスタ群１１２に格納する。そのようにして、制御部２１からテスト部２２に制御を渡す前の状態を復元した後、テスト部２２から制御部２１に制御が渡され、Ｓ２００の一連の処理が終了する。Ｓ２０７及びＳ２０８は、図２Ｂに表すレジスタ復元部２２６によって実現される。
　制御部２１に制御が渡った各プロセッサ１１のなかで第２の管理プロセッサ１１として動作するプロセッサ１１は、Ｓ３００を実行する。そのＳ３００では、以下のような処理が行われる。ここでも、Ｓ３００を実行するプロセッサ１１としてプロセッサ１１－０を想定する。
　第２の管理プロセッサ１１以外のプロセッサ１１は、第２の管理プロセッサ１１に、例えば試験結果を送信することにより、試験の終了を通知した後、制御部２１の実行を終了する。このことから、先ず、プロセッサ１１－０は、他の全てのプロセッサ１１から試験の終了が通知されるのを待つ（Ｓ３０１）。テスト部２２の実行中にハングアップしたプロセッサ１１が存在する可能性を想定し、試験の終了通知は、予め定められた時間の範囲内で待つ。それにより、他の全てのプロセッサから試験の終了が通知されるか、或いはその時間が経過した場合、Ｓ３０１からＳ３０２に移行する。このＳ３０１は、図２Ａに表す終了監視部２１４によって実現される。
　Ｓ３０２を実行するプロセッサ１１－０は、自身の試験結果と、他のプロセッサ１１から収集した試験結果とを、図１に表す表示装置１４上に出力する。その後、例えば入力装置１５を介した試験者の指示により、Ｓ３００の一連の処理を終了する。Ｓ３０２は、図２Ａに表す試験結果出力部２１５によって実現される。
　図６では、Ｓ２０４の判定がＮＯとなった場合の移行先を表す矢印を一点鎖線で表している。この一点鎖線の矢印は、第２の管理プロセッサ１１として動作しないケースでの処理の流れ、或いは試験の終了通知が行われるプロセッサ１１を表している。プロセッサ１１－０が第２の管理プロセッサ１１として動作しない場合、プロセッサ１１－０は、制御部２１に制御が渡った後、他の何れかのプロセッサ１１に試験の終了を通知する。その試験の終了の通知を含む試験結果の送信は、図２Ａに表す試験結果出力部２１５によって実現される。
　なお、本実施形態では、試験結果は表示装置１４上に出力するようになっているが、出力結果は記憶装置、或いは通信ネットワークを介して接続可能な外部装置であっても良い。フラグ領域３１は、各レジスタ退避領域３２と同じメモリ１２上に確保するようにしているが、複数のメモリを使用可能な環境では、フラグ領域３１、及び各レジスタ退避領域３２は任意のメモリに分けて確保するようにしても良い。
　また、試験プログラム２０は、１種類の試験のみを実施するようになっているが、試験プログラム２０は、複種類の試験を任意の組み合わせ、順序で実施できる多機能のもの（例えば異なるテスト部２２を複数、搭載したもの）であっても良い。そのような多機能の試験プログラム２０では、１つの試験毎に、或いは順序と組み合わせが決定された複数の試験毎に、管理プロセッサ１１を自律的に決定させれば良いことから、適用は容易である。このこともあり、試験の種類、その数等は特に限定されるものではない。

Claims (6)

  1. 　複数の処理装置に、
    　処理装置の動作を確認するための試験を行う試験機能と、
    　前記試験機能を起動する制御機能と、を実現させ、
    　前記制御機能は、前記複数の処理装置のうちの１つである第１の処理装置に、該複数の処理装置に前記試験機能を起動させる起動機能、該複数の処理装置が該試験機能による試験を実行した結果を出力する出力機能、及び該第１の処理装置の識別情報を第１の記憶装置上に格納する格納機能、を実現させ、
    　前記試験機能は、前記複数の処理装置に、該試験機能が起動された処理装置である自処理装置から前記制御機能の動作に必要なデータを第２の記憶装置上に退避させる退避機能、前記試験が終了した場合に、該第１の処理装置として動作すべきか否か判定する判定機能、及び該第１の処理装置として動作すべきと該判定機能により判定した場合に、前記第１の記憶装置上の識別情報を参照し、該自処理装置に該第１の処理装置のデータを前記第２の記憶装置から取り込む復元機能、を実現させる、
    　ことを特徴とする試験プログラム。
  2. 　請求項１記載の試験プログラムであって、
    　前記格納機能は、前記識別情報の他に、前記試験の未終了を表す状況情報を前記第１の記憶装置に格納させ、
    　前記判定機能は、前記第１の記憶装置上の前記状況情報が前記試験の未終了を表している場合に、前記第１の処理装置として動作すべきと判定し、該試験の終了を表す状況情報に該第１の記憶装置上の該状況情報を更新する。
  3. 　請求項１、または２記載の試験プログラムであって、
    　前記復元機能は、前記第１の記憶装置上の識別情報が前記自処理装置を表していない場合に、該自処理装置のデータと前記第１の処理装置のデータとを前記第２の記憶装置上で入れ替え、該第１の処理装置のデータを該自処理装置に取り込む。
  4. 　請求項３記載の試験プログラムであって、
    　前記退避機能は、前記データを、他の処理装置に取り込ませるべきでない専用データと、該他の処理装置に取り込ませても良い汎用データとに分けて退避させ、
    　前記復元機能は、前記汎用データのみを対象に、前記第２の記憶装置上での入れ替えを行う。
  5. 　複数の処理装置の動作を確認するための試験に適用される試験方法であって、
    　前記複数の処理装置に、前記試験を並行して実行させ、
    　前記複数の処理装置のなかで前記試験を終了した処理装置に、該複数の処理装置がそれぞれ実行した試験の結果を出力する第１の処理装置として動作すべきか否かを判定させ、
    　前記試験を終了した処理装置のなかで前記第１の処理装置として動作すべきと判定した処理装置に、該第１の処理装置として動作させる、
    　ことを特徴とする試験方法。
  6. 　接続された記憶装置にアクセス可能な処理装置において、
    　前記記憶装置にアクセス可能な１つ以上の他の処理装置と共に、動作を確認するための試験を行う試験手段と、
    　前記試験手段が前記試験を終了した場合に、所定の出力装置に該試験の結果を出力すべきか否かを判定する判定手段と、
    　前記試験の結果を出力すべきと前記判定手段が判定した場合に、前記試験手段による試験の結果、及び前記他の処理装置が行った試験の結果を前記所定の出力装置に出力する出力手段と、
    　を具備することを特徴とする処理装置。
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